(57)【要約】      （修正有）【課題】  オフセット型のトランジスタを含む半導体装置であって、信頼性が向上した半導体装置の製造方法を提供すること。【解決手段】  半導体層１０に、第１素子形成領域１０ＨＶ、第１素子分離絶縁層２０、第２素子形成領域１０ＬＶに、第２素子分離絶縁層２２を形成する工程と、第１素子形成領域１０ＨＶに、第１トランジスタ１００を、第２素子形成領域１０ＬＶに、チャネルの導電型が同一である第２トランジスタ２００の形成工程と、第１素子形成領域１０ＨＶに、チャネル領域１０８、ソース・ドレイン領域１１０、１２２、オフセット絶縁層２４、第１ウエル１２とガードリング形成領域１２０ａを含む不純物領域１２２の形成工程と、第１ウエル１２、第２ウェル１４の上方にゲート絶縁層１０２、２０２、ゲート電極１０４、２０４の形成工程と、第２ウエル１４に、ソース・ドレイン領域２１２，２１０を形成する。【選択図】      図２
2007080957.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層に第１素子形成領域を画定する第１素子分離絶縁層を形成する工程と、
（Ｂ）前記半導体層に第２素子形成領域を画定する第２素子分離絶縁層を形成する工程と、
（Ｃ）前記第１素子形成領域に前記第１トランジスタを形成する工程と、
（Ｄ）前記第２素子形成領域に、前記第１トランジスタとチャネルの導電型が同一である前記第２トランジスタを形成する工程と、を含み、
前記（Ｃ）は、
（Ｃ−１）前記第１素子形成領域において、チャネル形成領域、ソース形成領域、ドレイン形成領域およびガードリング形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
（Ｃ−２）前記半導体層に第１ウェルを形成する工程と、
（Ｃ−３）前記ガードリング形成領域を含む不純物領域を形成する工程と、
（Ｃ−４）前記第１ウェルの上方にゲート絶縁層を形成する工程と、
（Ｃ−５）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｃ−６）前記ゲート電極、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有する第１マスク層を用いて不純物を導入し、ソース領域およびドレイン領域を形成する工程と、
（Ｃ−７）前記ガードリング形成領域に不純物を導入して、前記不純物領域に内包されるガードリング領域を形成する工程と、を含み、
前記（Ｄ）工程は、
（Ｄ−１）前記半導体層に第２ウェルを形成する工程と、
（Ｄ−２）前記第２ウェルの上方にゲート絶縁層を形成する工程と、
（Ｄ−３）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｄ−４）前記第２ウェルにソース領域およびドレイン領域を形成する工程と、を含み、
前記（Ｄ−１）工程では、
前記第２素子形成領域の上方に形成された第１開口と、
前記第１素子形成領域のうち前記第１トランジスタの前記ゲート電極を幅方向に見たときの該ゲート電極の端部と、前記ガードリング形成領域の端部とに挟まれた領域の上方に形成された第２開口と、を有するマスク層を形成した後、不純物を導入することにより行われる、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１素子形成領域では、前記チャネル形成領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記第２開口は、前記ゲート電極を幅方向にみたときの該ゲート電極と前記オフセット絶縁層との重なり部以外の領域の上方に形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記オフセット絶縁層は、ＬＯＣＯＳ法により形成される、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１素子分離絶縁層および前記オフセット絶縁層は、同一の工程で形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このＩＣには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域（この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。）との相互間が半導体層中に形成された絶縁層による離間されているオフセット構造をとるＭＯＳトランジスタが用いられている。
【特許文献１】特開昭６４−０５１６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、オフセット構造のＭＯＳトランジスタを含む半導体装置であって、信頼性が向上した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明にかかる半導体装置の製造方法は、
（Ａ）半導体層に第１素子形成領域を画定する第１素子分離絶縁層を形成する工程と、
（Ｂ）前記半導体層に第２素子形成領域を画定する第２素子分離絶縁層を形成する工程と、
（Ｃ）前記第１素子形成領域に第１トランジスタを形成する工程と、
（Ｄ）前記第２素子形成領域に、前記第１トランジスタとチャネルの導電型が同一である第２トランジスタを形成する工程と、を含み、
前記（Ｃ）工程は、
（Ｃ−１）前記第１素子形成領域において、チャネル形成領域、ソース形成領域、ドレイン形成領域およびガードリング形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
（Ｃ−２）前記半導体層に第１ウェルを形成する工程と、
（Ｃ−３）前記ガードリング形成領域を含む不純物領域を形成する工程と、
（Ｃ−４）前記第１ウェルの上方にゲート絶縁層を形成する工程と、
（Ｃ−５）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｃ−６）前記ゲート電極、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有する第１マスク層を用いて不純物を導入し、ソース領域およびドレイン領域を形成する工程と、
（Ｃ−７）前記ガードリング形成領域に不純物を導入して、前記不純物領域に内包されるガードリング領域を形成する工程と、を含み、
前記（Ｄ）工程は、
（Ｄ−１）前記半導体層に第２ウェルを形成する工程と、
（Ｄ−２）前記第２ウェルの上方にゲート絶縁層を形成する工程と、
（Ｄ−３）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｄ−４）前記第２ウェルにソース領域およびドレイン領域を形成する工程と、を含み、
前記（Ｄ−１）工程では、
前記第２素子形成領域の上方に形成された第１開口と、
前記第１素子形成領域のうち前記第１トランジスタの前記ゲート電極を幅方向に見たときの該ゲート電極の端部と、前記ガードリング形成領域の端部とに挟まれた領域の上方に形成された第２開口と、を有するマスク層を形成した後、不純物を導入することにより行われる。
【０００５】
本発明にかかる半導体装置の製造方法によれば、第２素子形成領域に第２ウェルを形成する際、前記第１素子形成領域のうち前記第１トランジスタの前記ゲート電極を幅方向に見たときの該ゲート電極の端部と、前記ガードリング形成領域の端部とに挟まれた領域にも、同じ導電型の不純物が導入される。第１トランジスタのソース領域およびドレイン領域形成工程では、第１トランジスタのゲート電極の上方にも開口を有するマスク層を用いて半導体層に不純物を導入するため、ゲート電極を幅方向にみたときの端部の外側にソース領域およびドレイン領域と同じ導電型の不純物が半導体層に導入されてしまうことがある。これにより、ソース領域とドレイン領域とが連続してしまい、第１トランジスタのゲート電極に電圧が印加されていない状態（オフ時）であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つであるが、本発明にかかる半導体装置の製造方法によれば、ゲート電極を幅方向にみたときの端部の外側には、ソース領域およびドレイン領域とは異なる不純物が導入され、その不純物濃度が高い領域が設けられている。そのため、上述のように、ドレイン領域とソース領域が連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【０００６】
なお、本発明にかかる記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
なお、本発明にかかる半導体装置の製造方法は、さらに、下記の態様をとることができる。
【０００８】
（２）本発明にかかる半導体装置の製造方法において、
前記第１素子形成領域では、前記チャネル形成領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記第２開口は、前記ゲート電極を幅方向にみたときの該ゲート電極と前記オフセット絶縁層との重なり部以外の領域の上方に形成されることができる。
【０００９】
（３）本発明にかかる半導体装置の製造方法において、前記オフセット絶縁層は、ＬＯＣＯＳ法により形成されることができる。
【００１０】
（４）本発明にかかる半導体装置の製造方法において、前記第１素子分離絶縁層および前記オフセット絶縁層は、同一の工程で形成されることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の一形態について図面を参照しつつ説明する。
【００１２】
１．半導体装置
まず、本実施の形態にかかる半導体装置の製造方法により形成される半導体装置の構造について図１ないし図３を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図２は、図１のＩ−Ｉ線に沿った断面図である。図３は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００１３】
図１に示すように、本実施の形態にかかる半導体装置は、第１素子形成領域１０ＨＶと第２素子形成領域１０ＬＶとを有する。第１素子形成領域１０ＨＶ内には、第１トランジスタ１００（高電圧駆動のトランジスタ）が設けられている。第２素子形成領域１０ＬＶには、第２トランジスタ２００（低電圧駆動のトランジスタ）が設けられている。第１トランジスタ１００と第２トランジスタ２００とは、チャネルの導電型が同一である。また、本実施の形態では、第１トランジスタ１００は、ドレイン領域とチャネル領域との間であって、半導体層１０内に形成されたオフセット絶縁層が設けられる構造を有するオフセット構造のＭＯＳトランジスタであり、第２トランジスタ２００は、オフセット絶縁層を有しない構造のＭＯＳトランジスタである。
【００１４】
第１トランジスタ１００は、ゲート電極１０４を挟んでソース領域１１０ａおよびドレイン領域１１０ｂとが設けられている。ゲート電極１０４の下方に位置するチャネル領域１０８は、ソース領域１１０ａおよびドレイン領域１１０ｂとオフセット絶縁層２４（図２および図３参照）により離間されている。ソース領域１１０ａを内包するようにオフセット不純物領域１１２ａが設けられ、同様に、ドレイン領域１１０ｂを内包するようにオフセット不純物領域１１２ｂが設けられている。第１素子形成領域１０ＨＶ内では、第１トランジスタ１００を囲むようにガードリング領域１２０が設けられている。
【００１５】
第２トランジスタ２００は、ゲート電極２０４を挟んでソース領域２１０ａおよびドレイン領域２１０ｂが設けられている。ゲート電極２０４の下方に位置するチャネル領域２０８と、ソース領域２１０ａおよびドレイン領域２１０ｂとは、ゲート電極２０４の側面に形成される側壁絶縁層（後述参照）により離間されている。
【００１６】
次に、図２および図３を参照しつつ本実施の形態にかかる半導体装置の断面構造について説明する。
【００１７】
図２に示すように、半導体層１０に設けられた第１素子分離絶縁層２０により、第１素子形成領域１０ＨＶが画定され、第２素子分離絶縁層２２により、第２素子分離領域１０ＬＶが画定されている。
【００１８】
まず、第１素子形成領域１０ＨＶについて説明する。第１素子形成領域１０ＨＶには、ウェル１２が設けられ、このウェル１２に高電圧駆動の第１トランジスタ１００が設けられている。第１トランジスタ１００は、ウェル１２の上に設けられたゲート絶縁層１０２と、ゲート絶縁層１０２の上に設けられたゲート電極１０４と、側壁絶縁層１０６と、ソース領域１１０ａおよびドレイン領域１１０ｂと、を含んでなる。ゲート電極１０４の下方の半導体層１０に位置するチャネル領域１０８とソース領域１１０ａおよびドレイン領域１１０ｂとの間は、オフセット絶縁層２４により離間されている。つまり、ゲート絶縁層１０２の両端にオフセット絶縁層２４が設けられている。そして、ソース領域１１０ａおよびオフセット絶縁層２４を内包するようにオフセット不純物領域１１２ａが設けられている。同様に、ドレイン領域１１０ｂおよびオフセット絶縁層２４を内包するようにオフセット不純物領域１１２ｂが設けられている。
【００１９】
また、素子分離絶縁層２０とオフセット絶縁層２４とに挟まれた半導体層１０には、ガードリング領域１２０が設けられている。ガードリング領域１２０を内包するように、その不純物濃度が低い不純物領域１２２が設けられている。
【００２０】
次に、図３を参照しつつ第１トランジスタ１００のチャネルの幅方向における断面構造について説明する。図３に示すように、半導体層１０には、ウェル１２が形成されている。ウェル１２の上には、ゲート絶縁層１０２が形成され、ゲート絶縁層１０２の両端には、オフセット絶縁層２４が設けられている。ゲート絶縁層１０２の上にはゲート電極１０４が設けられ、ゲート電極１０４の端部は、オフセット絶縁層２４の上に設けられている。オフセット絶縁層２４と素子分離絶縁層２０とに挟まれた位置には、第１トランジスタ１００を囲むガードリング領域１２０が設けられている。ガードリング領域１２０を内包するように、低濃度の不純物領域１２２が設けられている。
【００２１】
次に、図２を参照しつつ、第２素子形成領域１０ＬＶについて説明する。第２素子形成領域１０ＬＶには、ウェル１４が設けられ、ウェル１４には、低電圧駆動の第２トランジスタ２００が設けられている。ウェル１２とウェル１４とは、同一の導電型である。第２トランジスタ２００は、ゲート絶縁層２０２と、ゲート電極２０４と、側壁絶縁層２０６と、チャネル領域２０８と、ソース領域２１０ａおよびドレイン領域２１０ｂとを含む。ゲート絶縁層２０２は、ウェル１４の上に設けられている。ゲート電極２０４は、ゲート絶縁層２０２の上に設けられている。第２トランジスタ２００は、さらに、側壁絶縁層２０６の下方のウェル１４内に設けられ、ソース領域２１０ａおよびドレイン領域２１０ｂと比してその不純物濃度が低い不純物領域２１２ａおよび２１２ｂとを含む。
【００２２】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図４ないし図１３を参照しつつ説明する。図４ないし図１３は、本実施の形態にかかる半導体装置の製造工程を説明する図であり、図４ないし図１１（Ａ）、図１２および図１３は、図２に対応する断面を示す図である。図１１（Ｂ）は、図３に対応する断面を示す図である。
【００２３】
（１）図４に示すように、まず、半導体層１０を準備する。半導体層１０としては、シリコン基板を用いることができる。半導体層１０には、第１素子分離絶縁層２０とオフセット絶縁層２４とを形成する。この工程は、セミリセスＬＯＣＯＳ法により行うことができる。具体的には、半導体層１０の上に、犠牲膜３０および窒化膜３２を形成する。その後、素子分離絶縁層２０およびオフセット絶縁層２４が形成される領域の上方に開口を有するマスク層（図示せず）を形成する。このマスク層を用いて犠牲膜３０および窒化膜３２を図４に示すようにパターニングする。ついで、パターニング後の犠牲膜３０および窒化膜３２をマスクとして、半導体層１０をエッチングし溝１８を形成する。
【００２４】
（２）次に、熱酸化を施すことで、図５に示すように、半導体層１０に第１素子分離絶縁層２０およびオフセット絶縁層２４を形成することができる。これにより、第１素子形成領域１０ＨＶが画定される。また、オフセット絶縁層２４は、チャネル形成領域１０８ａと、ソース形成領域１１０およびドレイン形成領域１１０と、ガードリング形成領域１２０ａ以外に形成されることとなる。ここで、ソース形成領域１１０およびドレイン形成領域１１０は、後の工程で不純物が導入され、ソース領域およびドレイン領域となる領域をいう。その後、犠牲膜３０および窒化膜３２は、それぞれの膜質に応じた除去方法により除去される。なお、この工程以降の製造工程を示す図面においては、チャネル形成領域１０８ａと、ソース形成領域１１０およびドレイン形成領域１１０と、ガードリング形成領域１２０ａの図示を省略することもある。
【００２５】
（３）次に、図６に示すように、第１素子形成領域１０ＨＶにウェル１２を形成する。ウェル１２の形成では、第１素子形成領域１０ＨＶ以外を覆うマスク層（図示せず）を形成し、第１の導電型の不純物を公知の技術により半導体層１０に導入し、熱拡散処理を施すことにより形成される。
【００２６】
（４）次に、図７に示すように、半導体層１０に第２素子分離絶縁層２２を形成する。第２素子分離絶縁層２２の形成方法の一例として、ＳＴＩ法で形成した場合について説明する。まず、半導体層１０の上に、犠牲膜および窒化膜（共に図示せず）を形成する。ついで、第２素子分離絶縁層２２を形成する領域に開口を有するマスク層（図示せず）を形成し、犠牲膜、窒化膜および半導体層１０をエッチングして溝（図示せず）を形成し、この溝に絶縁層を埋め込むことで第２素子分離絶縁層２２が形成される。
【００２７】
（５）次に、図８に示すように、第１素子形成領域１０ＨＶにおいて、第１トランジスタ１００のオフセット不純物領域１１２ａ、１１２ｂ（図１ないし図３参照）を形成する。オフセット不純物領域１１２ａ、１１２ｂの形成では、図８に示すように、所定のパターンを有するマスク層Ｍ１を形成し、このマスク層Ｍ１をマスクとして不純物を導入することでオフセット不純物領域１１２ａ、１１２ｂを形成することができる。また、必要に応じて熱拡散を行ってもよい。
【００２８】
（６）次に、図９に示すように、第１トランジスタ１００のガードリング領域１２０を内包する不純物領域１２２（図２ないし図３参照）を形成する。不純物領域１２２の形成では、所定のパターンのマスク層Ｍ２を形成した後、公知の方法により不純物をウェル１２に導入することで形成される。また、必要に応じて拡散のための熱処理を行うことができる。
【００２９】
（７）次に、図１０に示すように、第１トランジスタ１００のゲート絶縁層１０２（図２および図３参照）を形成する。ゲート絶縁層１０２の形成は、耐熱酸化のためのマスク層３６を形成する。マスク層３６としては、たとえば、犠牲膜と窒化膜の積層膜を用いることができる。ついで、マスク層３６をマスクとして、熱酸化によりゲート絶縁層１０２を形成する。ついで、その膜質に応じた除去方法を用いてマスク層３６を除去する。
【００３０】
（８）次に、図１１（Ａ）に示すように、第２素子形成領域１０ＬＶにウェル１４を形成する。ウェル１４の形成では、まず、所定のパターンを有するマスク層Ｍ３を形成する。このマスク層Ｍ３のパターンについて、図１１（Ａ）および図１１（Ｂ）を参照しつつ説明する。マスク層Ｍ３は、図１１（Ａ）に示すように、第２素子形成領域１０ＬＶの上方に形成された第１開口４０と、第１素子形成領域１０ＨＶにおいては、少なくとも第１トランジスタ１００のゲート電極１０４（後述の工程で形成される）を幅方向に見たときのゲート電極１０４の端部と、ガードリング形成領域１２０ａの端部とに挟まれた領域の上方に形成された第２開口４２と、を有している。つまり、第２開口４２は、ゲート電極１０４を幅方向にみたとき、オフセット絶縁層２４の上方であって、ゲート電極１０４と重ならない領域の上方に位置している。なお、本実施の形態では、第２開口４２は不純物領域１２２の上方に設けられている場合を示す。よって、このウェル１４の形成では、第２トランジスタのウェル１４の形成と同時に、第１素子形成領域１０ＨＶの所定の位置に不純物が導入されることとなる。その後、マスク層Ｍ３を用いて半導体層１０に不純物を導入する。これにより、第２素子形成領域１０ＬＶにウェル１４が形成され、第１素子形成領域１０ＨＶでは、後の工程で形成されるゲート電極１０４を幅方向にみたときの端部の外側にその不純物濃度が高くなった不純物領域１２２を形成することができる。
【００３１】
（９）次に、図１２に示すように、第２トランジスタ２００のゲート絶縁層２０２の形成を行う。ゲート絶縁層２０２の形成は、たとえば、熱酸化法により行うことができる。また、この工程により第１素子形成領域１０ＨＶにおいても、ウェル１２の上にゲート絶縁層２０２は形成されることとなる。
【００３２】
（１０）次に、図１３に示すように、第１トランジスタ１００のゲート電極１０４および第２トランジスタ２００のゲート電極２０４の形成を行う。ゲート電極１０４およびゲート電極２０４の形成は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることにより行うことができる。導電層としては、たとえば、多結晶ポリシリコン層などを挙げることができる。ついで、ゲート電極１０４の側面に側壁絶縁層１０６およびゲート電極２０４の側面に側壁絶縁層２０６を形成する。側壁絶縁層１０６および側壁絶縁層２０６は、半導体層１０の上方の全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことにより形成することができる。
【００３３】
（１１）次に、図２に参照されるように、第１トランジスタ１００のソース領域１１０ａおよびドレイン領域１１０ｂおよび第２トランジスタ２００のソース領域２１０ａおよびドレイン領域２１０ｂを形成する。この工程では、まず、第１素子形成領域１０ＨＶにおいては、ゲート電極１０４とソース／ドレイン形成領域１１０の上方に連続した開口を有し、第２素子形成領域１０ＬＶにおいては、ゲート電極２０４と、ソース領域およびドレイン領域を形成したい領域の上方に開口を有するマスク層（図示せず）を形成する。ついで、このマスク層を用いて半導体層１０に不純物の導入が行われることで形成される。
【００３４】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３５】
本実施の形態にかかる半導体装置の製造方法によれば、第２素子形成領域１０ＬＶに第２ウェル１４を形成する際、第１素子形成領域１０ＨＶのうち第１トランジスタ１００のゲート電極１０４を幅方向に見たときの該ゲート電極１０４の端部と、前記ガードリング形成領域の端部とに挟まれた領域にも、同じ導電型の不純物が導入される。第１トランジスタ１００のソース領域およびドレイン領域の形成工程では、第１トランジスタ１００のゲート電極１０４の上方にも開口を有するマスク層を用いて半導体層１０に不純物を導入するため、ゲート電極１０４を幅方向にみたときの端部の外側にソース領域１１０ａおよびドレイン領域１１０ｂと同じ導電型の不純物が半導体層に導入されてしまうことがある。これにより、ソース領域１１０ａとドレイン領域１１０ｂとが連続してしまい、第１トランジスタ１００のゲート電極１０４に電圧が印加されていない状態（オフ時）であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つであるが、本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極１０４を幅方向にみたときの端部の外側には、ソース領域１１０ａおよびドレイン領域１１０ｂとは異なる不純物濃度の高い領域が形成されていることとなる。そのため、上述のように、ドレイン領域１１０ｂとソース領域１１０ａが連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【００３６】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３７】
【図１】本実施の形態にかかる半導体装置を説明する平面図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】図１のＩＩ−ＩＩ線に沿った断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図１０】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図１１】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図１２】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【図１３】本実施の形態にかかる半導体装置の製造工程を説明する断面図。
【符号の説明】
【００３８】
１０…半導体層、  １０ＨＶ…第１素子形成領域、  １０ＬＶ…第２素子形成領域、  １２…ウェル、  １４…ウェル、  ２０…素子分離絶縁層、  ２２…素子分離絶縁層、  ２４…オフセット絶縁層、  ３０…犠牲膜、  ３２…窒化膜、  ３６…マスク層、  １００…第１トランジスタ、  １０２…ゲート絶縁層、  １０４…ゲート電極、  １０６…側壁絶縁層、  １０８…チャネル領域、  １１０…ソース／ドレイン形成領域、  １１０ａ…ソース領域  １１０ｂ…ドレイン領域、  １１２ａ、１１２ｂ…オフセット不純物領域、  １２０…ガードリング領域、  １２２…不純物領域、  ２００…第２トランジスタ、  ２０２…ゲート絶縁層、  ２０４…ゲート電極、  ２０６…側壁絶縁層、  ２０８…チャネル領域、  ２１０ａ…ソース領域  ２１０ｂ…ドレイン領域
【図１】
2007080957.tif 000003
【図２】
2007080957.tif 000004
【図３】
2007080957.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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