(57)【要約】【課題】  プロセスが容易で安価に製造でき、温度が上昇してもしきい値電圧のデプレッション側へのシフトを抑制できる、駆動回路の低消費電流と高速動作を両立できる。【解決手段】  基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する不純物を用いてベース領域６１を形成することで、ベース領域６１のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有する。すなわち、ｎ型ＭＯＳトランジスタでは、Ｐ型ベース領域を、Ｂに加えて、深い準位を有するＢｅを用いて形成している。このため温度の上昇によってＰ型ベース領域のフリーキャリア濃度Ｎａを所定量大きくできる。その結果しきい値電圧Ｖｔｈのデプレッション方向へのシフト抑制が可能である。しきい値電圧制御は、特にＣＭＯＳ構成において、回路の消費電力を増加させることなく、しきい値電圧を零電圧に近づけて動作速度を速くする場合に極めて有効な方法である。【選択図】  図１
2007088342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体表層の所定領域に形成された第１導電型のドレイン領域と、前記半導体基体表層の所定領域に前記ドレイン領域から離れて形成された第１導電型のソース領域と、前記半導体基体表層に、前記ドレイン領域および前記ソース領域に接続して形成された第２導電型のベース領域と、前記ベース領域上に、少なくとも前記ドレイン領域から前記ソース領域まで延在して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えた半導体装置であって、
前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いて前記ベース領域を形成することで、前記ベース領域のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有することを特徴とする半導体装置。
【請求項２】
前記ベース領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有する請求項１記載の半導体装置。
【請求項３】
半導体基体中に形成された第１導電型のドレイン領域と、前記半導体基体表層の所定領域に形成された第１導電型のソース領域と、前記半導体基体表層の所定領域に前記ソース領域に隣接して形成された第２導電型のゲート領域と、前記ゲート領域および前記ソース領域に接続して、前記半導体基体中に形成された第１導電型のチャネル領域とを備えた半導体装置であって、
前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いて前記ゲート領域を形成することで、前記ゲート領域のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有することを特徴とする半導体装置。
【請求項４】
前記ゲート領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有する請求項３記載の半導体装置。
【請求項５】
半導体基体表層にベース領域を形成する工程と、前記ベース領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基体表層の所定領域に前記ベース領域に接続したドレイン領域およびソース領域を形成する工程とを含む半導体装置の製造方法であって、前記半導体基体表層に前記ベース領域を形成する工程は、前記ベース領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いて前記ベース領域を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基体表層に前記ベース領域を形成する工程は、前記第１の不純物と、前記第１の不純物と同じ導電型でかつ前記第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いる請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基体中にドレイン領域を形成する工程と、前記半導体基体表層の所定領域にゲート領域を形成する工程と、前記半導体基体表層の所定領域に前記ゲート領域に隣接してソース領域を形成する工程とを含み、前記ソース領域を形成する工程で、前記半導体基体中に前記ゲート領域および前記ソース領域に接続したチャネルが形成される半導体装置の製造方法であって、前記半導体基体表層にゲート領域を形成する工程は、前記ゲート領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いて前記ゲート領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基体表層に前記ゲート領域を形成する工程は、前記第１の不純物と、前記第１の不純物と同じ導電型でかつ前記第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いる請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＣＭＯＳ構成をとる半導体集積回路装置、高電圧で動作可能な電界効果トランジスタ等についての半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
一般的なｎ型ＭＯＳトランジスタの一例を図６に断面図で示す。
【０００３】
図６に示すように、Ｐ型Ｓｉ基板１０表層にＮ＋型ドレイン領域２０とＮ＋型ソース領域３０が形成される。さらにＳｉ基板１０表層にはドレイン領域２０とソース領域３０に接続されて、Ｐ型ベース領域６０が形成される。通常ベース領域６０は不純物準位の浅い、例えばＢ（ほう素）をＳｉ基板１０表層に導入して形成される。
【０００４】
そのベース領域６０上には、少なくともドレイン領域２０からソース領域３０まで延設されてゲート絶縁膜４０が形成される。ゲート絶縁膜４０上にはゲート電極５０が配置され、ゲート電極５０は層間膜７０で覆われる。また、ドレイン領域２０とソース領域３０に接続されて、それぞれドレイン電極８０とソース電極９０が形成される。
【０００５】
このｎ型ＭＯＳトランジスタの動作としては、ゲート電極５０に以下の（式１）で決定されるしきい値電圧Ｖｔｈ以上の電圧を印加すると、Ｂ（ほう素）不純物を導入して形成されたベース領域６０表層にｎ型の反転層が形成され、ドレイン電極８０からソース電極９０へと電流が流れる。一方でゲート電極５０への入力電圧をＶｔｈより小さくするか電圧を入力しなければ、ドレイン電極８０とソース電極９０との間は電気的に絶縁される。
【０００６】
Ｖｔｈ＝φｍｓ＋{2・εｓ・ｑ・Ｎａ・（2φＢ）}0.5/Ｃｏｘ＋2φＢ      …（式１）
ここで、
φｍｓ：ゲート電極５０とＳｉとの仕事関数差
εｓ：Ｓｉの誘電率
ｑ：素電荷
Ｎａ：ベース領域６０のフリーキャリア濃度
φＢ：ベース領域６０のフェルミレベルと真性半導体のフェルミレベルとのエネルギー差
Ｃｏｘ：ゲート絶縁膜の容量
【非特許文献１】Ref.文献[ S．M．Sze, Physics of Semiconductor Devices 2nd Edition (1981) p. 442 ]）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら上記（式１）で示したしきい値電圧Ｖｔｈは温度依存性を示し、通常温度が上昇するとＶｔｈはデプレッション方向にシフトする。なぜなら温度が上昇すると半導体のフェルミ準位が下降し、このフェルミ準位と真性半導体におけるフェルミ準位との差が小さくなる。即ち（式１）においてφＢが温度に対して負の依存性を示すためである。
次に、Ｖｔｈの温度依存性について、以下の構成のｎ型ＭＯＳトランジスタで計算値を示す。
ゲート電極５０：Ｎ＋ポリシリコン
ベース領域６０：Ｂ（ほう素）不純物濃度１Ｅ１６/ｃｍ3
ゲート絶縁膜４０：厚さ５０ｎｍ
ベース領域６０を形成するＢ（ほう素）はバレンスバンド端から０.０４５（ｅＶ）の位置に不純物準位を形成する（Ref.文献[ S．M．Sze, Physics of Semiconductor Devices 2nd Edition (1981) p. 21 ]）ため、室温（０〜３０℃）で１００％キャリアを放出すると仮定してＮａ＝１Ｅ１６/ｃｍ3で一定とし、（式１）より、温度を変えてしきい値電圧Ｖｔｈを計算した結果を図７に示す。
【０００８】
このようにしきい値電圧Ｖｔｈを計算した結果、例えば３００ＫでＶｔｈ＝０.４９Ｖが、４００ＫではＶｔｈがデプレッション側へシフトし、Ｖｔｈ＝０.２７Ｖまで小さくなるのである。
【０００９】
次に、ｎ型ＭＯＳトランジスタ1を用いて構成したＣＭＯＳ回路を示す図８を用いて、Ｖｔｈがデプレッション側へシフトすることの問題点について説明する。ｎ型ＭＯＳトランジスタ1においてＶｔｈがデプレッション側にシフトすると、入力信号レベルが“Ｌ”のときにｎ型ＭＯＳトランジスタ1が完全に遮断されず、貫通電流と呼ばれるリーク電流がＶｄｄ（電源電位）からＧＮＤ（接地電位）へと流れることになる。そしてＶｔｈがデプレッション側にシフトするほど貫通電流が大きくなる。同様に、ｐ型ＭＯＳトランジスタ2において温度が上昇しＶｔｈがデプレッション方向にシフトしても、入力信号レベルが“Ｈ”のときに貫通電流が発生する。そして貫通電流が発生するとＣＭＯＳ回路の消費電力が大幅に増加してしまう。そのため、通常ｎ型ＭＯＳトランジスタ１及びｐ型ＭＯＳトランジスタ2のＶｔｈの絶対値は、“０”よりもかなり大きい値としていた。しかしながら高速動作のためにはＶｔｈは０電圧に近い方がよく、即ち貫通電流を抑制するために高速動作を犠牲にしていたという問題があった。
【００１０】
したがって、本発明の目的は、上記のごとき従来技術の問題を解決するためになされたものであり、しきい値電圧Ｖｔｈを高精度に制御し温度係数を小さくして、駆動回路の低消費電流と高速動作を両立できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体基体表層の所定領域に形成された第１導電型のドレイン領域と、前記半導体基体表層の所定領域に前記ドレイン領域から離れて形成された第１導電型のソース領域と、前記半導体基体表層に、前記ドレイン領域および前記ソース領域に接続して形成された第２導電型のベース領域と、前記ベース領域上に、少なくとも前記ドレイン領域から前記ソース領域まで延在して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えた半導体装置であって、前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いて前記ベース領域を形成することで、前記ベース領域のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有する。
【００１２】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記ベース領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有する。
【００１３】
請求項３記載の半導体装置は、半導体基体中に形成された第１導電型のドレイン領域と、前記半導体基体表層の所定領域に形成された第１導電型のソース領域と、前記半導体基体表層の所定領域に前記ソース領域に隣接して形成された第２導電型のゲート領域と、前記ゲート領域および前記ソース領域に接続して、前記半導体基体中に形成された第１導電型のチャネル領域とを備えた半導体装置であって、前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いて前記ゲート領域を形成することで、前記ゲート領域のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有する。
【００１４】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記ゲート領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有する。
【００１５】
請求項５記載の半導体装置の製造方法は、半導体基体表層にベース領域を形成する工程と、前記ベース領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基体表層の所定領域に前記ベース領域に接続したドレイン領域およびソース領域を形成する工程とを含む半導体装置の製造方法であって、前記半導体基体表層に前記ベース領域を形成する工程は、前記ベース領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いて前記ベース領域を形成する。
【００１６】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記半導体基体表層に前記ベース領域を形成する工程は、前記第１の不純物と、前記第１の不純物と同じ導電型でかつ前記第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いる。
【００１７】
請求項７記載の半導体装置の製造方法は、半導体基体中にドレイン領域を形成する工程と、前記半導体基体表層の所定領域にゲート領域を形成する工程と、前記半導体基体表層の所定領域に前記ゲート領域に隣接してソース領域を形成する工程とを含み、前記ソース領域を形成する工程で、前記半導体基体中に前記ゲート領域および前記ソース領域に接続したチャネルが形成される半導体装置の製造方法であって、前記半導体基体表層にゲート領域を形成する工程は、前記ゲート領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ前記基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いて前記ゲート領域を形成する。
【００１８】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、前記半導体基体表層に前記ゲート領域を形成する工程は、前記第１の不純物と、前記第１の不純物と同じ導電型でかつ前記第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いる。
【発明の効果】
【００１９】
本発明の請求項１記載の半導体装置によれば、基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いてベース領域を形成することで、ベース領域のフリーキャリア濃度が温度の上昇に伴って増加する温度依存性を有するので、従来の半導体装置で問題となっていた、駆動回路の低消費電流と高速動作のトレードオフを解決できる。すなわち本半導体装置では、高速動作のためにしきい値電圧Ｖｔｈを“０”に近い値に設定しても、温度の上昇によってフリーキャリア濃度が所定量大きくなるから、しきい値のデプレッション方向へのシフトが抑制され、貫通電流も発生しない。したがって本発明によればしきい値電圧Ｖｔｈを高精度に制御し、駆動回路の低消費電流と高速動作を両立できる半導体装置を実現できる。
【００２０】
請求項２では、ベース領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有するので、深い準位の不純物を用いて高温でのベース領域のフリーキャリア濃度を設計し、また、浅い準位の不純物を用いて低温でのベース領域のフリーキャリア濃度を設計することが可能である。このため、しきい値変動の抑制をより高精度に実現できる。
【００２１】
本発明の請求項３記載の半導体装置によれば、基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第２導電型の不純物を用いてゲート領域を形成することで、ゲート領域のフリーキャリア濃度が、温度の上昇に伴って増加する温度依存性を有するので、接合ゲート型電界効果トランジスタの半導体装置においても、温度上昇におけるしきい値電圧の変動を抑制でき、請求項１と同様の効果が得られる。
【００２２】
請求項４では、ゲート領域は、前記不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２導電型の別の不純物を有するので、深い準位の不純物を用いて高温でのゲート領域のフリーキャリア濃度を設計し、また、浅い準位の不純物を用いて低温でのゲート領域のフリーキャリア濃度を設計することが可能である。このため、しきい値変動の抑制をより高精度に実現できる。
【００２３】
本発明の請求項５記載の半導体装置の製造方法によれば、半導体基体表層にベース領域を形成する工程は、ベース領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いてベース領域を形成するので、請求項１記載の半導体装置を製造できる。この場合、第1の不純物を用いてベース領域を形成できるから、温度の上昇によってフリーキャリア濃度が所定量大きくなり、しきい値のデプレッション方向へのシフトがおこらない半導体装置を、一般的な製造プロセスで実現できる。
【００２４】
請求項６では、半導体基体表層にベース領域を形成する工程は、第１の不純物と、第１の不純物と同じ導電型でかつ第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いるので、第1の不純物を用いて高温でのベース領域のフリーキャリア濃度を設計し、また、第2の不純物を用いて低温でのベース領域のフリーキャリア濃度を設計することが可能である。そのため請求項５記載の製造方法では、第1の不純物が形成する不純物準位の深さによって低温と高温の両方のフリーキャリア濃度が決まっていたが、本製造方法を用いれば、高温でのフリーキャリア濃度と低温でのフリーキャリア濃度を別々に設計できる。このため、請求項５記載の製造方法に比べてしきい値変動の抑制をより高精度に実現できる。
【００２５】
本発明の請求項７記載の半導体装置の製造方法によれば、半導体基体表層にゲート領域を形成する工程は、ゲート領域のフリーキャリア濃度が、温度が大きくなるに従って所定量だけ大きくなるような、所定の導電型でかつ基体として用いた半導体のバンドギャップ端から所定深さの不純物準位を形成する第１の不純物を用いてゲート領域を形成するので、請求項３記載の半導体装置を製造できる。この場合、第1の不純物を用いてゲート領域を形成できるから、温度の上昇によってフリーキャリア濃度が所定量大きくなり、しきい値のデプレッション方向へのシフトがおこらない半導体装置を、一般的な製造プロセスで実現できる。
【００２６】
請求項８では、半導体基体表層にゲート領域を形成する工程は、第１の不純物と、第１の不純物と同じ導電型でかつ第１の不純物よりもバンドギャップ端から浅い深さの不純物準位を形成する第２の不純物との、少なくとも２つ以上の不純物を用いるので、第1の不純物を用いて高温でのゲート領域のフリーキャリア濃度を設計し、また、第2の不純物を用いて低温でのゲート領域のフリーキャリア濃度を設計することが可能である。そのため請求項７記載の製造方法では、第1の不純物が形成する不純物準位の深さによって低温と高温の両方のフリーキャリア濃度が決まっていたが、本製造方法を用いれば、高温でのフリーキャリア濃度と低温でのフリーキャリア濃度を別々に設計できる。このため、請求項７記載の製造方法に比べてしきい値変動の抑制をより高精度に実現できる。
【発明を実施するための最良の形態】
【００２７】
（第1の実施の形態）
以下、この発明の第１の実施形態を図1〜図３に基づいて説明する。
【００２８】
図１は本発明の第１の実施形態によるゲート絶縁型電界効果トランジスタの一例として、ｎ型ＭＯＳトランジスタの断面図を示している。
【００２９】
Ｐ型Ｓｉ基板１０表層にＮ＋型ドレイン領域２０とＮ＋型ソース領域３０が形成される。さらにＳｉ基板１０表層にはドレイン領域２０とソース領域３０に接続されて、Ｐ型ベース領域６１が形成される。
【００３０】
ここでＰ型ベース領域６１は、通常ｐ型不純物として用いられるＢ（ほう素）に加えて、シリコン半導体中にＢよりも深い準位を形成する、例えばＢｅ（ベリリウム）を用いて形成されており、温度の上昇に伴ってフリーキャリア濃度が増加するという特徴を有している。Ｂｅ（ベリリウム）は文献[ S．M．Sze, Physics of Semiconductor Devices ２ndEdition (1981) p. 21 ]によれば、シリコン半導体基体中にバレンスバンド端から約０.１７（ｅＶ）の位置に不純物準位を形成することがわかっている。
【００３１】
なお、Ｐ型ベース領域６１のフリーキャリア濃度は深い準位を形成するＢｅの影響で温度とともに増加するが、その増加量は温度が上昇してもしきい値電圧Ｖｔｈが変動しないよう、特にデプレッション側へのシフトが防止できるように設計されている。
【００３２】
ベース領域６１上には、少なくともドレイン領域２０からソース領域３０まで延設されてゲート絶縁膜４０が形成される。ゲート絶縁膜４０上にはゲート電極５０が配置され、ゲート電極５０は層間膜７０で覆われる。また、ドレイン領域２０とソース領域３０に接続されて、それぞれドレイン電極８０とソース電極９０が形成される。
【００３３】
次に本実施形態におけるｎ型ＭＯＳトランジスタの製造方法を、図２（ａ）〜（ｅ）の断面図を用いて説明する。
【００３４】
まず図２（ａ）の工程においては、不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３のＰ−型Ｓｉ基板１０が作製される。
【００３５】
図２（ｂ）の工程においては、第１の不純物として、例えばベリリウムイオン１７０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で注入し、Ｐ型ベース領域６１を形成する。総ドーズ量は例えば１Ｅ１２〜１Ｅ１６/ｃｍ２である。
【００３６】
図２（ｃ）の工程においては、第２の不純物として、例えばほう素イオン１８０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧でＰ型ベース領域６１に注入する。総ドーズ量は例えば１Ｅ１２〜１Ｅ１５/ｃｍ２である。
【００３７】
なお、第１の不純物としては、シリコン半導体中に第２の不純物よりも深い準位を形成する不純物が望ましく、本実施例では第１の不純物としてＢｅ（ベリリウム）、第２の不純物としてＢ（ほう素）を用いた。シリコン半導体中に深い準位を形成する第１の不純物としては、Ｂｅ（ベリリウム）の他にもＩｎ（インジウム）やＴｌ（タリウム）等を用いることもできる。
【００３８】
図２（ｄ）の工程においては、１０００℃程度で酸化して厚さ５０ｎｍ程度のゲート絶縁膜４０を形成し、その後ポリシリコンをパターニングしてゲート絶縁膜４０上にゲート電極５０を形成する。次に例えばゲート電極５０をマスクとして燐イオン１７２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で注入し、Ｎ＋型ドレイン領域２０及びＮ＋型ソース領域３０を形成する。総ドーズ量は例えば１Ｅ１４〜１Ｅ１６/ｃｍ２である。
【００３９】
各領域を形成するイオン注入を行う順番についてはこの限りではなく、例えば第２の不純物であるほう素イオン１８０の注入を、第１の不純物であるベリリウムイオン１７０よりも先に行っても構わない。
【００４０】
図２（ｅ）の工程においては、例えば１０００℃程度で熱処理を行い、イオン注入した不純物をシリコン半導体中の格子位置に置換させ、次にゲート電極５０が覆われるよう層間膜７０としてＣＶＤ酸化膜を堆積する。
【００４１】
その後は特に図示しないが、Ｎ＋型ドレイン領域２０及びＮ＋型ソース領域３０上にコンタクトホールを開孔して、それぞれドレイン電極８０、ソース電極９０を形成して図１に示す実施例１のｎ型ＭＯＳトランジスタが完成する。
【００４２】
本実施形態のｎ型ＭＯＳトランジスタはソース電極９０を接地しドレイン電極８０に正の電圧を印加して使用する。そして、ゲート電極５０に（式１）で決定されるしきい値電圧Ｖｔｈ以上の電圧を印加すると、ゲート絶縁膜４０直下のベース領域６１にｎ型の反転層が形成され、ドレイン電極８０からソース電極９０へと電流が流れる。一方でゲート電極５０への入力電圧をＶｔｈより小さくするか電圧を入力しなければ、ドレイン電極８０とソース電極９０との間は電気的に絶縁される。
【００４３】
ここで、従来のＭＯＳトランジスタでは、温度が大きくなると半導体のフェルミ準位が下降し、このフェルミ準位と真性半導体におけるフェルミ準位との差が小さくなる。即ち（式１）においてφＢが温度の増加に従って減少し、しきい値電圧Ｖｔｈがデプレッション側にシフトするのである。
【００４４】
ところが本半導体装置では、前述したようにＰ型ベース領域６１が、Ｂ（ほう素）に加えてＢｅ（ベリリウム）を用いて形成されており、温度の上昇に伴ってフリーキャリア濃度が増加するという特徴を有している。このため温度が上昇しても、（式１）においてＮａが大きくなり、またその結果φＢの減少を抑えられるので、しきい値電圧Ｖｔｈのデプレッション側シフトを防止できるのである。なお、Ｐ型ベース領域６１のフリーキャリア濃度の増加については後でさらに詳しく説明する。
【００４５】
このように、本発明の実施形態によるｎ型ＭＯＳトランジスタでは、温度の上昇によってＰ型ベース領域６１のフリーキャリア濃度Ｎａを所定量大きくできるのでしきい値電圧Ｖｔｈのデプレッション方向へのシフト抑制が可能である。従って本発明によるしきい値電圧制御は、特にＣＭＯＳ構成をとる半導体集積回路装置において、回路の消費電力を増加させることなく、しきい値電圧を零電圧に近づけて動作速度を速くする場合に極めて有効な方法である。
【００４６】
ここで本実施形態におけるＰ型ベース領域６１のフリーキャリア濃度が温度とともに大きくなることについて、さらに詳しく説明する。
【００４７】
今、Ｐ型ベース領域６１に形成される不純物濃度をＮＡとすると、Ｐ型ベース領域６１中のフリーキャリア濃度Ｎａは以下の（式２）で求められる。
【００４８】
Ｎａ＝ＮＡ[１＋ｇ・ｅｘｐ｛ｑ(ＥＡ−ＥＦｐ)/ｋＴ｝]−１              …（式２）
ここでＥＦｐはＰ型ベース領域６１中のフェルミ準位、ＥＡは不純物準位を表し、ｇはdegeneracy factorでＰ型では“＝４”とした。ｋはボルツマン定数、Ｔは絶対温度である。
【００４９】
本実施形態のＭＯＳ型トランジスタでは、Ｂ（ほう素）に加えて、シリコン半導体基体のバレンスバンド端から約０.１７（ｅＶ）に不純物準位を形成するＢｅ（ベリリウム）を用いてＰ型ベース領域６１を形成した。このようなＰ型ベース領域６１における温度３００Ｋでのフリーキャリア濃度Ｎａは、例えばＢの不純物濃度が３.６Ｅ１５/ｃｍ３、Ｂｅの不純物濃度が１.８Ｅ１６/ｃｍ３の時、Ｂは室温（０〜３０℃）で１００％キャリアを放出すると仮定して、（式２）より、
Ｎａ＝３.６Ｅ１５（Ｂのフリーキャリア濃度）＋６.４Ｅ１５（Ｂｅのフリーキャリア濃度）＝１.０Ｅ１６/ｃｍ３、４００Ｋでは、
Ｎａ＝３.６Ｅ１５＋１.２５Ｅ１６＝１.６１Ｅ１６/ｃｍ３
となって、Ｐ型ベース領域６１のフリーキャリア濃度は温度とともに大きくなるのである。
【００５０】
次に、本実施形態のｎ型ＭＯＳトランジスタのＶｔｈの温度依存性について、以下の構成の場合で計算値を示す。
ゲート電極５０：Ｎ＋ポリシリコン
ベース領域６０：Ｂ（ほう素）不純物濃度３.６Ｅ１５/ｃｍ３、Ｂｅ（ベリリウム）不純物濃度１.８Ｅ１６/ｃｍ３
ゲート絶縁膜４０：厚さ５０ｎｍ
ただしＢのフリーキャリア濃度(1)は３.６Ｅ１５/ｃｍ３で一定とし、（式１）より、温度をかえてしきい値電圧Ｖｔｈを計算した。結果を図３に示す。
【００５１】
しきい値電圧Ｖｔｈを計算した結果、例えば３００ＫでＶｔｈ=０.４９Ｖが、４００ＫでもＶｔｈ＝０.４７Ｖであり、しきい値電圧の変動が抑制されている。
【００５２】
このように、Ｂｅのような深い不純物準位を形成する不純物を用いてベース領域６１を形成すると、温度の上昇に伴ってフリーキャリア濃度が増加し、このため温度が上昇しても、（式１）においてＮａが大きくなり、またその結果φＢの減少を抑えられるので、しきい値電圧Ｖｔｈのデプレッション側シフトを防止できるのである。
【００５３】
なお、本実施形態では例えばバンドギャップ端から０.１７ｅＶの不純物準位を形成する第１の不純物Ｂｅ（ベリリウム）と、浅い不純物準位を形成する第２の不純物Ｂ（ほう素）との、２つの不純物を用いてＰ型ベース領域６１を形成した。このように、深い準位を形成する不純物と、浅い準位を形成する不純物の、少なくとも２つの不純物を用いることで、室温でのフリーキャリア濃度と高温でのフリーキャリア濃度が別々に設計できるからである。
【００５４】
しかしながら例えば第１の不純物Ｂｅ（ベリリウム）だけを用いてＰ型ベース領域６１を形成し、それでしきい値電圧Ｖｔｈのデプレッション方向へのシフトを抑制するように設計することももちろん可能である。このため、特に実施形態としてとりあげないが、第１の不純物Ｂｅ（ベリリウム）だけを用いてＰ型ベース領域６１を形成したＭＯＳトランジスタにおいても本発明が適用できる。
（第２の実施の形態）
本発明の第２の実施形態を図４および図５に基づいて説明する。
【００５５】
図４は本発明による第２の実施形態として、接合ゲート型電界効果トランジスタとして機能する炭化珪素半導体装置を示している。
【００５６】
ドレイン領域となるＮ＋型ＳｉＣ基板１００上にＮ−型エピタキシャル領域１１０が積層される。そしてＮ−型エピタキシャル領域１１０表層にはＮ＋型ソース領域３１とＰ型ゲート領域１２０が形成される。このゲート領域１２０はＡｌ（アルミニウム）を用いて形成されている。アルミニウムは、文献「O. Takemura,T. Kimoto, H. Matsunami, T. Nakata, M. Watanabe and M. Inoue, Materials Science Forum Vols. 264-268 (1998) pp. 701-704」によれば、炭化珪素半導体基体中にバレンスバンド端から約０.２ｅＶの位置に不純物準位を形成することがわかっており、ゲート領域１２０内では温度の上昇に伴ってフリーキャリア濃度が増加するという特徴を有している。なお、ゲート領域１２０のフリーキャリア濃度は、温度が上昇してもゲートしきい値電圧Ｖｔｈが変動しないよう、特にデプレッション側へのシフトが防止できるように設計されている。
【００５７】
また、ゲート領域１２０及びソース領域３１に接続して、エピタキシャル領域１１０中にＮ型チャネル領域２００が形成されている。ソース領域３１はソース電極１５０に接続され、ゲート領域１２０はゲート電極１４０に接続される。またＮ+型ＳｉＣ基板１００裏面にはドレイン電極１６０が形成されている。なお、１３０は層間絶縁膜であり、表面や接合表面の保護、安定化の作用をする。
【００５８】
次に本実施形態における炭化珪素半導体装置の製造方法を、図５（ａ）〜（ｄ）の断面図を用いて説明する。
【００５９】
まず図５（ａ）の工程においては、ドレイン領域となるＮ＋型ＳｉＣ基板１００の上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域１１０が形成されている。
【００６０】
図５（ｂ）の工程においては、マスク材１９０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１７１を１０Ｋ〜５Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ゲート領域１２０を形成する。総ドーズ量は例えば１Ｅ１４〜１Ｅ１６/ｃｍ２である。
【００６１】
図５（ｃ）の工程においては、マスク材１９１を用いて、例えば１００〜１０００℃の高温で燐イオン１８２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋型ソース領域３１を形成する。総ドーズ量は例えば１Ｅ１４〜１Ｅ１６/ｃｍ２である。
【００６２】
ここで、ゲート領域１２０及びソース領域３１に接続して、エピタキシャル領域１１０中にＮ型チャネル領域２００が形成される。
【００６３】
図５（ｄ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、イオン注入した不純物を炭化珪素半導体中の格子位置に置換させ、その後層間膜１３０としてＣＶＤ酸化膜を堆積する。
【００６４】
その後は特に図示しないが、Ｎ＋型ソース領域３１及びＰ型ゲート領域１２０上にコンタクトホールを開孔して、それぞれソース電極１５０、ゲート電極１４０を形成する。また、Ｎ＋基板１００裏面にドレイン電極１６０として金属膜を蒸着し、例えば６００〜１４００℃で熱処理してオーミック電極として、図４に示す第２の実施形態の炭化珪素半導体装置が完成する。
【００６５】
本実施形態の接合ゲート型電界効果トランジスタ（ＪＦＥＴ）はソース電極１５０を接地しドレイン電極１６０に正の電圧を印加して使用する。そしてゲート電極１４０に、理想的には（式３）で決定されるしきい値電圧Ｖｔｈ以上の電圧を印加すると、
Ｖｔｈ＝ｋＴ/ｑ・{ＬＮ（Ｎａ/Ｎｉ）＋ＬＮ（Ｎｄ/Ｎｉ）}              …（式３）
ｑ：素電荷
Ｎａ：ゲート領域１２０のフリーキャリア濃度
Ｎｄ：チャネル領域２００のフリーキャリア濃度
Ｎｉ：真性キャリア濃度
ｋはボルツマン定数、Ｔは絶対温度である
チャネル領域２００に蓄積層が形成され、ドレイン電極１６０からソース電極１５０へと電流が流れる。一方でゲート電極１４０への入力電圧をＶｔｈより小さくするか電圧を入力しなければ、ドレイン電極１６０とソース電極１５０との間は電気的に絶縁される。
ここで、温度が大きくなると(式３)において真性キャリア濃度Ｎｉが増加し、しきい値電圧Ｖｔｈがデプレッション側にシフトする。
【００６６】
ところが本半導体装置では、前述したようにＰ型ゲート領域１２０が、Ａｌ（アルミニウム）を用いて形成されており、温度の上昇に伴ってフリーキャリア濃度が増加するという特徴を有している。このため温度が上昇しても、（式３）式においてＮａが大きくなり、しきい値電圧Ｖｔｈのデプレッション側シフトを防止できるのである。
【００６７】
このように、本発明の実施形態による接合ゲート型電界効果トランジスタ（ＪＦＥＴ）では、温度の上昇によってＰ型ゲート領域１２０のフリーキャリア濃度Ｎａを所定量大きくできるのでしきい値電圧Ｖｔｈのデプレッション方向へのシフト抑制が可能である。
【００６８】
なお、本実施形態では例えばバンドギャップ端から０.２ｅＶの不純物準位を形成する第１の不純物Ａｌ（アルミニウム）だけを用いてＰ型ゲート領域１２０を形成した。しかしながら例えば第２の不純物としてＢ（ほう素）などを用いてＰ型ゲート領域１２０を形成し、それでしきい値電圧Ｖｔｈのデプレッション方向へのシフトを抑制するように設計することももちろん可能である。
【００６９】
また、本発明の実施形態を、実施形態１では絶縁ゲート型電界効果トランジスタ、実施形態２では接合ゲート型電界効果トランジスタで説明した。本発明で重要なことは、フリーキャリア濃度を温度とともに増加させしきい値電圧のデプレッション方向シフトを抑制することであって、絶縁ゲート型電界効果トランジスタだけに適用されるわけではなく、実施形態２で説明した通り接合ゲート型トランジスタにおいても同様に有効に活用できるのである。
【００７０】
本発明の実施形態を、半導体基体としてシリコン半導体（実施形態１）、または炭化珪素半導体（実施形態２）を用いて説明したが、半導体基体としてはシリコンや炭化珪素だけに限定されるものではなく、例えばＧａＡｓ、Ｇｅ、ダイヤモンド、ＧａＮ等のすべての半導体で、絶縁ゲート型や接合ゲート型電界効果トランジスタを作製したときにも成立するものである。
【００７１】
また本発明は実施形態１、実施形態２で示したｎ型の電界効果トランジスタに限定されるものでなく、ｐ型の電界効果トランジスタの場合であっても、所定量の不純物準位をもつｎ型不純物を導入した場合は前述の議論が成り立ち、この場合も実施形態１、実施形態２の効果が得られる。
【産業上の利用可能性】
【００７２】
本発明の半導体装置およびその製造方法は、しきい値電圧Ｖｔｈを高精度に制御し、駆動回路の低消費電流と高速動作を両立できる半導体装置を実現できるという効果を有し、特にＣＭＯＳ構成をとる半導体集積回路装置、高電圧で動作可能な電界効果トランジスタとして有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態を示す断面図である。
【図２】本発明の第１の実施形態の製造工程を示す断面図である。
【図３】本発明の第１の実施形態のｎ型ＭＯＳトランジスタにおけるしきい値電圧の温度依存性計算値を示す説明図である。
【図４】本発明の第２の実施形態を示す断面図である。
【図５】本発明の第２の実施形態の製造工程を示す断面図である。
【図６】従来例のｎ型ＭＯＳトランジスタの断面図である。
【図７】従来例のｎ型ＭＯＳトランジスタにおけるしきい値電圧の温度依存性計算値を示す説明図である。
【図８】ＣＭＯＳ回路におけるしきい値Ｖｔｈ変動の問題点を説明する模式図である。
【符号の説明】
【００７４】
１  ｎ型ＭＯＳトランジスタ
２  ｐ型ＭＯＳトランジスタ
１０  Ｐ−型Ｓｉ基板
２０  Ｎ＋型ドレイン領域
３０，３１  Ｎ＋型ソース領域
４０  ゲート絶縁膜
５０  ゲート電極
６０、６１  Ｐ型ベース領域
７０  層間絶縁膜
８０  ドレイン電極
９０  ソース電極
１００  Ｎ＋型ＳｉＣ基板
１１０  Ｎ−型ＳｉＣエピタキシャル領域
１２０  Ｐ型ベース領域
１３０  層間絶縁膜
１４０  ゲート電極
１５０  ソース電極
１６０  ドレイン電極
１７０，１７１  第1の不純物イオン
１８０  第2の不純物イオン
１７２，１８２  燐イオン
１９０，１９１  マスク材
２００  Ｎ型チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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