(57)【要約】【課題】デジタルＴＶ放送用フロントエンドＬＳＩの出力において、パケット周期のジッタを小さく抑えることができるようにする。【解決手段】ＦＩＦＯ１０１は、クロックＡに同期させてＴＳ信号Ａを記憶し、クロックＢに同期させてＴＳ信号Ｂを読み出す。Ｎカウンタクロック生成部１０２は、与えられたＮ値と内部クロックを入力とし、Ｎ値制御信号に基づいて、内部クロックの１／Ｎ分周クロックと１／（Ｎ＋１）分周クロックとを切り替えてクロックＢとして出力する。Ｌカウンタ１０３は、クロックＢに基づいてカウントしたカウント値を出力する。制御部１０５は、与えられたＭ値を入力とし、残存容量算出部１０４で算出された残存容量がある閾値以上のときはＭを、それ以外のときはＭ＋１を出力する。比較部１０６は、Ｌカウンタ１０３の出力と制御部１０５の出力との比較を行い、その比較結果をＮ値制御信号として出力する。【選択図】図１
2007110184.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックに同期させて入力データを記憶し、出力クロックに同期させて出力データを読み出すＦＩＦＯ（First-In-First-Out）式記憶手段と、
内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロック（Ｎ，Ａは自然数）とを切り替えて前記出力クロックを生成するクロック生成手段と、
前記出力クロックに基づいて、１から１パケットのデータ数Ｌ（Ｌは自然数）までのカウントを繰り返し行い、該カウント値を出力するカウンタ手段と、
前記入力クロックと前記出力クロックとに基づいて、前記ＦＩＦＯ式記憶手段の残存容量を算出する残存容量算出手段と、
前記算出された残存容量を閾値と比較することで、出力値としてＭとＭ＋Ｂ（Ｍ，Ｂは自然数）とを切り替えて出力する制御手段と、
前記制御手段の出力と前記カウンタ手段の出力とを比較し、その比較結果を出力する比較手段とを備え、
前記クロック生成手段は、前記比較結果に基づいて、前記クロック生成手段における１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックとを切り替えるように構成されていることを特徴とするジッタ補正回路。
【請求項２】
請求項１に記載されたジッタ補正回路において、
前記制御手段は、前記残存容量が閾値より大きいときは出力値としてＭ＋Ｂを出力する一方、前記残存容量が閾値より小さいときは出力値としてＭを出力するように構成され、
前記クロック生成手段は、前記制御手段の出力が前記カウンタ手段の出力より大きいときは、前記内部クロックの１／Ｎ分周クロックを前記出力クロックとして出力する一方、前記制御手段の出力が前記カウンタ手段の出力より小さいときは、前記内部クロックの１／（Ｎ＋Ａ）分周クロックを前記出力クロックとして出力するように構成されていることを特徴とするジッタ補正回路。
【請求項３】
請求項１に記載されたジッタ補正回路において、
前記入力クロックと前記内部クロックとに基づいて前記入力クロックの平均的な周期を算出し、算出結果に基づいて前記ＮとＭとの値を決定する伝送レート算出手段をさらに備えたことを特徴とするジッタ補正回路。
【請求項４】
請求項１又は２に記載されたジッタ補正回路において、
前記カウンタ手段は、１からＬまでの値をランダムな順番で出力するように構成されていることを特徴とするジッタ補正回路。
【請求項５】
内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロック（Ｎ，Ａは自然数）との２つのクロックを切り替えて出力クロックを生成し、該出力クロックに同期させて信号を出力するジッタ補正方法であって、
前記内部クロックの１／Ｎ分周クロックの個数をＭ（Ｍは自然数）、１／（Ｎ＋Ａ）分周クロックの個数をＬ−ＭとするＬ（Ｌは自然数）個の出力クロックと、前記内部クロックの１／Ｎ分周クロックの個数をＭ＋Ｂ（Ｂは自然数）、１／（Ｎ＋Ａ）分周クロックの個数をＬ−Ｍ−ＢとするＬ個の出力クロックとを、Ｌ個の出力クロック単位で切り替える手順と、
前記内部クロックの周期をＺ（Ｚは自然数）、ジッタ補正を行う信号の平均的な周期をＲ（Ｒは実数）とし、Ｎ、Ｍが、
Ｎ＜（Ｒ／Ｚ）＜Ｎ＋Ａ  ・・・（１）
Ｍ＜Ｌ×（Ｎ＋Ａ−Ｒ／Ｚ）＜Ｍ＋Ｂ  ・・・（２）
という（１）式及び（２）式の条件を満たすように、前記出力クロックを生成する手順とを備えたことを特徴とするジッタ補正方法。
【請求項６】
請求項５に記載されたジッタ補正方法において、
前記内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックとの２つのクロックを切り替えて出力クロックを生成する際に、Ｌ個の出力クロックに含まれる１／Ｎ分周クロックの個数と、１／（Ｎ＋Ａ）分周クロックの個数とを指定する手順をさらに備えたことを特徴とするジッタ補正方法。
【請求項７】
請求項１乃至４のうち何れか１項に記載されたジッタ補正回路を備え、
前記ジッタ補正回路は、デジタル無線通信におけるトランスポートストリーム信号及びパケットのジッタを補正するように構成されていることを特徴とする復調装置。
【請求項８】
請求項５又は６に記載されたジッタ補正方法を用いて、デジタル無線通信におけるトランスポートストリーム信号及びパケットのジッタを補正することを特徴とする復調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル無線通信に用いられる復調装置に関し、特にトランスポートストリーム信号（以下、ＴＳ信号）のジッタ、及び冗長信号（同期パターン信号を含む）の除去等によって生じるパケット周期のジッタ補正を行うジッタ補正回路を設けた復調装置に関する。
【背景技術】
【０００２】
デジタル無線通信に用いられる復調装置では、復調装置内で発生するＴＳ信号のジッタ除去のためのジッタ補正回路を備えており、発生したＴＳ信号のジッタの抑制を行っている。
【０００３】
特許文献１には、ＰＬＬによって互いに位相の異なる複数のクロックを出力し、ＦＩＦＯの使用量によって、ＰＬＬからの出力クロックを選択し、選択したクロックに基づいて出力クロックを生成する、と記載されている。
【特許文献１】特開平７−５８７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の復調装置では、ＴＳ信号のデータ周期のジッタに加えて、冗長信号（同期パターン信号を含む）の除去等によって、パケット周期で大きなジッタが生じるため、ＴＳ信号のデータ周期のジッタ、及びパケット周期のジッタをできるだけ小さく抑制する必要がある。また、パケット以外の周期におけるジッタの抑制も必要となる。
【０００５】
特に、特許文献１に開示されているジッタ補正回路の構成では、ＰＬＬを用いているため、アナログ素子の特性バラツキによって生じる性能のバラツキや、回路面積の巨大化という課題があり、さらに、複数の異なる平均周期（以下、伝送レート）のＴＳ信号のジッタ補正を行う場合、それぞれの伝送レートに対応した基準クロックの入力及び設定の変更が必要となるという課題があった。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、回路面積の増大を抑えつつ、複数の異なる伝送レートの入力データのジッタ補正を自動で行うことができるようにすることにある。
【課題を解決するための手段】
【０００７】
すなわち、本発明のジッタ補正回路は、入力クロックに同期させて入力データを記憶し、出力クロックに同期させて出力データを読み出すＦＩＦＯ（First-In-First-Out）式記憶手段と、
内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロック（Ｎ，Ａは自然数）とを切り替えて前記出力クロックを生成するクロック生成手段と、
前記出力クロックに基づいて、１から１パケットのデータ数Ｌ（Ｌは自然数）までのカウントを繰り返し行い、該カウント値を出力するカウンタ手段と、
前記入力クロックと前記出力クロックとに基づいて、前記ＦＩＦＯ式記憶手段の残存容量を算出する残存容量算出手段と、
前記算出された残存容量を閾値と比較することで、出力値としてＭとＭ＋Ｂ（Ｍ，Ｂは自然数）とを切り替えて出力する制御手段と、
前記制御手段の出力と前記カウンタ手段の出力とを比較し、その比較結果を出力する比較手段とを備え、
前記クロック生成手段は、前記比較結果に基づいて、前記クロック生成手段における１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックとを切り替えるように構成されていることを特徴とするものである。
【０００８】
従って、本発明によれば、ＴＳ信号等のデータ周期のジッタ、及びパケット等のＬ個分のデータ周期のジッタを内部クロックの１レート分まで補正可能なジッタ補正回路をデジタル回路のみで実現できる。
【０００９】
また、前記制御手段は、前記残存容量が閾値より大きいときは出力値としてＭ＋Ｂを出力する一方、前記残存容量が閾値より小さいときは出力値としてＭを出力するように構成され、
前記クロック生成手段は、前記制御手段の出力が前記カウンタ手段の出力より大きいときは、前記内部クロックの１／Ｎ分周クロックを前記出力クロックとして出力する一方、前記制御手段の出力が前記カウンタ手段の出力より小さいときは、前記内部クロックの１／（Ｎ＋Ａ）分周クロックを前記出力クロックとして出力するように構成されていることを特徴とするものであってもよい。
【００１０】
また、本発明は、前記入力クロックと前記内部クロックとに基づいて前記入力クロックの平均的な周期を算出し、算出結果に基づいて前記ＮとＭとの値を決定する伝送レート算出手段をさらに備えたことを特徴とするものであってもよい。
【００１１】
従って、本発明によれば、複数の異なる伝送レートの入力データのジッタ補正を自動で行うことが可能となる。
【００１２】
また、本発明は、前記カウンタ手段は、１からＬまでの値をランダムな順番で出力するように構成されていることを特徴とするものであってもよい。
【００１３】
従って、本発明によれば、Ｌ個の出力クロックに含まれる１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックの生成箇所を分散させて出力クロックを生成でき、パケット以外の周期のジッタ抑制が可能となる。
【００１４】
また、本発明のジッタ補正方法は、内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロック（Ｎ，Ａは自然数）との２つのクロックを切り替えて出力クロックを生成し、該出力クロックに同期させて信号を出力するジッタ補正方法であって、
前記内部クロックの１／Ｎ分周クロックの個数をＭ（Ｍは自然数）、１／（Ｎ＋Ａ）分周クロックの個数をＬ−ＭとするＬ（Ｌは自然数）個の出力クロックと、前記内部クロックの１／Ｎ分周クロックの個数をＭ＋Ｂ（Ｂは自然数）、１／（Ｎ＋Ａ）分周クロックの個数をＬ−Ｍ−ＢとするＬ個の出力クロックとを、Ｌ個の出力クロック単位で切り替える手順と、
前記内部クロックの周期をＺ（Ｚは自然数）、ジッタ補正を行う信号の平均的な周期をＲ（Ｒは実数）とし、Ｎ、Ｍが、
Ｎ＜（Ｒ／Ｚ）＜Ｎ＋Ａ  ・・・（１）
Ｍ＜Ｌ×（Ｎ＋Ａ−Ｒ／Ｚ）＜Ｍ＋Ｂ  ・・・（２）
という（１）式及び（２）式の条件を満たすように、前記出力クロックを生成する手順とを備えたことを特徴とするものである。
【００１５】
なお、（１）式は、１／Ｎ分周クロックの平均的な個数がＲ／Ｚであることから、このような関係式で表すことができる。
【００１６】
また、（２）式は、Ｌ個の出力クロックに含まれる１／Ｎ分周クロックの平均的な個数をＩ（Ｉは実数）としたとき、
Ｎ×Ｚ×Ｉ＋（Ｎ＋Ａ）×Ｚ×（Ｌ−Ｉ）＝Ｌ×Ｒ
の関係から、
Ｉ＝Ｌ×（Ｎ＋Ａ−Ｒ／Ｚ）
となり、１／Ｎ分周クロックの平均的な個数Ｉが算出でき、このような関係式で表すことができる。
【００１７】
従って、本発明によれば、受信信号の伝送レートと内部クロックとからＮ値、Ｍ値の算出を可能とすることで、異なる伝送レートの入力データのジッタ補正をすることができる。
【００１８】
また、本発明は、前記内部クロックの１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックとの２つのクロックを切り替えて出力クロックを生成する際に、Ｌ個の出力クロックに含まれる１／Ｎ分周クロックの個数と、１／（Ｎ＋Ａ）分周クロックの個数とを指定する手順をさらに備えたことを特徴とするものであってもよい。
【００１９】
従って、本発明によれば、データ周期及びＬ個の出力データ周期のジッタを、内部クロックのＡレート分まで補正することが可能になる。
【００２０】
また、本発明の復調装置は、デジタル無線通信におけるトランスポートストリーム信号及びパケットのジッタを補正するジッタ補正回路を備えたことを特徴とするものである。
【００２１】
従って、本発明によれば、パケット周期のジッタを内部クロックの１レート分まで補正可能な復調装置を小面積で実現できる。
【００２２】
また、本発明では、デジタル無線通信におけるトランスポートストリーム信号及びパケットのジッタを補正する手順を備えたことを特徴とするものであってもよい。
【００２３】
従って、本発明によれば、パケット周期のジッタを内部クロックの１レート分まで補正可能な復調装置を小面積で実現できる。
【発明の効果】
【００２４】
以上のように、本発明によれば、ＰＬＬのような大規模な回路を使うこと無く、データ周期及びパケット周期のジッタを内部クロックの１レート分まで補正することが可能で、同時にパケット以外の周期のジッタの抑制が可能なジッタ補正回路をデジタル回路のみで実現できる。
【００２５】
また、伝送レートの算出、又は受信モード判定の結果より、Ｍ，Ｎ値を自動で設定する構成にすることで、異なる伝送レートの信号を受信する場合にも自動でジッタ補正を行うことが可能である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００２７】
＜実施形態１＞
図１は、本発明の実施形態１に係る復調装置の構成を示すブロック図である。図１に示すように、チューナーから復調装置１０に入力されたＩＦ信号は、装置内部の検波部１１に入力される。
【００２８】
前記検波部１１は、ＩＦ信号の検波を行うものであり、検波後の信号がＩＱ信号として識別部１２に出力される。
【００２９】
前記識別部１２は、信号の識別、誤り訂正、冗長信号の除去等を行うものであり、信号処理後のＴＳ信号Ａと、該ＴＳ信号Ａに同期したクロックＡとがジッタ補正回路１３に出力される。
【００３０】
前記ジッタ補正回路１３は、前記識別部１２から出力されたＴＳ信号Ａ及びクロックＡの他に、クロック生成回路１４で生成された内部クロックを入力とし、データ、及びパケットのジッタを補正するものであり、補正後のＴＳ信号Ｂと、該ＴＳ信号Ｂに同期したクロックＢとが装置外部に出力される。
【００３１】
ここで、前記識別部１２は、冗長信号（同期パターン信号を含む）の除去を行うことで、ＴＳ信号Ａの出力が、パケットの周期とは無関係に停止してしまうため、パケットの周期でジッタが発生してしまう。
【００３２】
また、本実施形態１に係る復調装置１０は、ＰＬＬ等でＴＳ出力の伝送レートと同じ周波数のクロック再生を行わない構成であるため、ジッタ補正回路１３によって、１／Ｎ分周クロック（伝送レートより少し早いクロック）と、１／（Ｎ＋１）分周クロック（伝送レートより少し遅いクロック）とを切り替えて、クロックＢとして生成する必要がある。
【００３３】
以下、具体的に、１パケットが１８８個のＴＳ信号で構成されている場合について検討する。図５（ａ）は、ＴＳ信号Ａ及びクロックＡが理想的な伝送レートである場合における、理想的な１パケットの周期と、ＴＳ信号Ａ及びクロックＡとの関係を示す図である。
【００３４】
図５（ｂ）は、冗長信号の除去等によってＴＳ信号Ａ及びクロックＡの出力が停止した場合における、理想的な１パケットの周期と、ＴＳ信号Ａ及びクロックＡとの関係を示す図である。
【００３５】
図６（ａ）、図６（ｂ）は、１／Ｎ分周クロックと１／（Ｎ＋１）分周クロックを切り替えてクロックＢを生成した場合における、理想的な１パケットの周期と、ＴＳ信号Ｂ及びクロックＢの関係を示す図である。
【００３６】
ここで、本実施形態１では、図５（ｂ）に示すようなパケットジッタを持つＴＳ信号Ａ及びクロックＡが、図６（ａ）、図６（ｂ）に示すようなＴＳ信号Ｂ及びクロックＢとなるようなジッタ補正を行うものとする。
【００３７】
図２は、本実施形態１におけるジッタ補正回路の構成を示すブロック図である。図２に示すように、ジッタ補正回路１３に入力されたＴＳ信号Ａ及びクロックＡは、回路内部のＦＩＦＯ１０１に入力される。
【００３８】
前記ＦＩＦＯ１０１は、入力クロックであるクロックＡに同期させてＴＳ信号Ａを記憶する一方、出力クロックであるクロックＢに同期させてＴＳ信号Ｂを読み出すものである。
【００３９】
前記ジッタ補正回路１３には、さらに内部クロックが入力されており、この内部クロックは回路内部のＮカウンタクロック生成部１０２に入力される。
【００４０】
前記Ｎカウンタクロック生成部１０２は、与えられたＮ値（Ｎは自然数）、内部クロック、及び比較部１０６から入力されるＮ値制御信号を入力とし、Ｎ値制御信号が“０”のとき、内部クロックの１／Ｎ分周クロックをクロックＢとして出力し、Ｎ値制御信号が“１”のとき、内部クロックの１／（Ｎ＋１）分周クロックをクロックＢとして出力するものである。出力されたクロックＢは、Ｌカウンタ１０３に入力される。
【００４１】
前記Ｌカウンタ１０３は、クロックＢによって、１から１パケットのデータ数Ｌ（Ｌは自然数）までのカウントを繰り返し行い、ＣＮＴとして前記比較部１０６に出力するものである。
【００４２】
一方、残存容量算出部１０４は、入力クロックであるクロックＡと出力クロックであるクロックＢとを入力とし、クロックＡ及びクロックＢによってＦＩＦＯ１０１の残存容量を決定するものであり、その算出結果が制御部１０５に出力される。
【００４３】
前記制御部１０５は、前記残存容量算出部１０４からの出力と、与えられたＭ値（Ｍは自然数）とを入力とし、残存容量が所定の閾値以上のときにはＭを、それ以外のときはＭ＋１を前記比較部１０６に出力する。ここで、ＭかＭ＋１かの判定は、パケット周期で行われるものとする。
【００４４】
前記比較部１０６は、Ｌカウンタ１０３からの出力値と、制御部１０５からの出力値とを比較するものであり、Ｌカウンタ１０３の出力値が制御部１０５の出力値より小さいときは“０”が、それ以外のときは“１”がＮ値制御信号としてＮカウンタクロック生成部１０２に出力される。
【００４５】
なお、パケット周期で信号をリセット又は更新するのは、パケットの先頭信号を利用することでも実現できる。
【００４６】
以下、具体例として、北米ケーブルデジタル放送（６４ＱＡＭモード）を受信した場合について説明する。北米ケーブルデジタル放送（６４ＱＡＭモード）のＴＳ信号の伝送レートは、仕様により３．３７［ＭＨｚ／byte］と決まっているので、１byteのデータの理想周期は２９６．７３３［ns］となる。
【００４７】
また、仕様により１パケットに１８８byteのデータが存在するため、１パケットの理想周期は、２９６．７３３［ns］×１８８［byte］＝５５７８６．３５［ns］になる。
【００４８】
また、内部クロックの周期が２０［ns］の場合、内部クロックが１４回で１byte周期２８０［ns］のbyteクロック（以下、１／Ｎ分周バイトクロック）と、内部クロックが１５回で１byte周期３００［ns］のbyteクロック（以下、１／（Ｎ＋１）分周バイトクロック）を生成する。
【００４９】
ここで、１パケット内の理想周期を実現するには、１パケット内において、１／Ｎ分周バイトクロックの個数をａとし、１／（Ｎ＋１）分周バイトクロックの個数を（１８８−ａ）としたとき、ａが次式を満たせばよい。
【００５０】
２８０［ns］×ａ＋３００［ns］×（１８８−ａ）＝５５７８６．３５
従って、ａ＝３０．７［ns］となる。ただし、ａは整数であるため、１パケット内において、１／Ｎ分周バイトクロックを３０回、１／（Ｎ＋１）分周バイトクロックを１５８回としてデータを出力する場合と、１パケット内において、１／Ｎ分周バイトクロックを３１回、１／（Ｎ＋１）分周バイトクロックを１５７回としてデータを出力する場合とで切り替えればよい。
【００５１】
従って、周期が２０［ns］の内部クロックを用いたシステムにおいては、北米ケーブルデジタル放送（６４ＱＡＭモード）を受信した場合、前記ジッタ補正回路１３の構成において、Ｎ，Ｍの値を、Ｎ＝１４、Ｍ＝３０と設定することで、１パケット周期のジッタも内部クロックの１レート分に抑えることが可能である。
【００５２】
以上のように、本実施形態１によれば、ＴＳ信号等のデータ周期のジッタ、及びパケット等のＬ個分の出力データ周期のジッタを内部クロックの１レート分まで補正可能なジッタ補正回路をデジタル回路のみで実現できる。
【００５３】
なお、Ｎ，Ｍの値を自由に設定できるようにすることで、上述した具体例以外の伝送方式のデータを受信した場合にも、ジッタ補正が可能である。
【００５４】
また、ここでは、１パケット周期でのジッタ補正方法について述べたが、何パケットの周期でもジッタ補正を行うことは可能である。
【００５５】
＜実施形態２＞
図３は、本発明の実施形態２に係る復調装置におけるジッタ補正回路の構成を示すブロック図である。本実施形態２に係る復調装置の構成は実施形態１と同じであり、前記実施形態１との違いは、ジッタ補正回路の内部構成のみであるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００５６】
図３に示すように、ジッタ補正回路２３に入力されたＴＳ信号Ａ及びクロックＡは、回路内部のＦＩＦＯ１０１に入力される。
【００５７】
前記ジッタ補正回路２３には、さらに内部クロックが入力されており、この内部クロックは、回路内部のＮカウンタクロック生成部１０２と伝送レート算出部１０７とに入力される。
【００５８】
前記伝送レート算出部１０７は、内部クロックとクロックＡとを入力とし、入力されるクロックＡに含まれる内部クロックの個数Ｉn（Ｉnは自然数）を順次測定し、測定した個数Ｉnを平均化することで、クロックＡに含まれる内部クロックの平均の個数Ｉa（Ｉaは実数）として算出するものである。
【００５９】
以下、伝送レート算出部１０７において算出された個数Ｉaを用いたＮ、Ｍの設定手順について説明する。
【００６０】
出力クロックを生成する場合、内部クロックの１／Ｎ分周クロック（Ｎは自然数）の個数をＭ（Ｍは自然数）、１／（Ｎ＋Ａ）分周クロック（Ａは自然数）の個数をＬ−ＭとするＬ（Ｌは自然数）個の出力クロックと、内部クロックの１／Ｎ分周クロックの個数をＭ＋Ｂ（Ｂは自然数）、１／（Ｎ＋Ａ）分周クロックの個数をＬ−Ｍ−ＢとするＬ個の出力クロックを、Ｌ個の出力クロック単位で切り替えて、このときの内部クロックの周期をＺ（Ｚは自然数）、ジッタ補正を行う信号の平均的な周期をＲ（Ｒは実数）とし、Ｎ、Ｍが、
Ｎ＜（Ｒ／Ｚ）＜Ｎ＋Ａ  ・・・（１）
Ｍ＜Ｌ×（Ｎ＋Ａ−Ｒ／Ｚ）＜Ｍ＋Ｂ  ・・・（２）
という（１）式及び（２）式の条件を満たすように設定される。
【００６１】
なお、（１）式は、１／Ｎ分周クロックの平均的な個数がＲ／Ｚであることから、このような関係式で表すことができる。
【００６２】
また、（２）式は、Ｌ個の出力クロックに含まれる１／Ｎ分周クロックの平均的な個数をＩ（Ｉは実数）としたとき、
Ｎ×Ｚ×Ｉ＋（Ｎ＋Ａ）×Ｚ×（Ｌ−Ｉ）＝Ｌ×Ｒ
の関係から、
Ｉ＝Ｌ×（Ｎ＋Ａ−Ｒ／Ｚ）
となり、１／Ｎ分周クロックの平均的な個数Ｉが算出でき、このような関係式で表すことができる。
【００６３】
具体的に、（１）式において、Ｉa＝Ｒ／Ｚ、Ａ＝１としたとき、（１）式は以下のような関係式となる。
【００６４】
Ｎ＜Ｉa＜（Ｎ＋１）  ・・・（３）
（３）式において、Ｉaの値は決定しているため、（３）式からＩaの整数部を算出することでＮを決定することができる。
【００６５】
また、Ｂ＝１としたとき、（２）式は以下のような関係式となる。
【００６６】
Ｍ＜Ｌ×（Ｎ＋１−Ｉa）＜Ｍ＋１  ・・・（４）
（４）式において、Ｌ、Ｎ、Ｉaの値は決定しているため、（４）式からＬ×（Ｎ＋１−Ｉa）の整数部を算出することでＭを決定することができる。
【００６７】
例えば、Ｌ＝１８８の周期でジッタ補正を行うときに、クロックＡに含まれる内部クロックの平均個数がＩa＝１４．８４と測定された場合、（３）式よりＩaの整数部を算出して、Ｎ＝１４と決定する。
【００６８】
また、Ｌ×（Ｎ＋１−Ｉa）は、（４）式より、
Ｌ×（Ｎ＋１−Ｉa）＝１８８×（１４＋１−１４．８４）＝３０．０８
と算出され、Ｌ×（Ｎ＋１−Ｉa）の整数部として、Ｍ＝３０が決定される。
【００６９】
前記Ｎカウンタクロック生成部１０２は、伝送レート算出部１０７で算出されたＮ値（Ｎは自然数）、内部クロック、及び比較部１０６から入力されるＮ値制御信号を入力とし、Ｎ値制御信号が“０”のとき、内部クロックの１／Ｎ分周クロックをクロックＢとして出力し、Ｎ値制御信号が“１”のとき、内部クロックの１／（Ｎ＋１）分周クロックをクロックＢとして出力するものである。出力されたクロックＢは、Ｌカウンタ１０３に入力される。
【００７０】
前記Ｌカウンタ１０３は、クロックＢによって、１から１パケットのデータ数Ｌ（Ｌは自然数）までのカウントを繰り返し行い、ＣＮＴとして前記比較部１０６に出力するものである。
【００７１】
一方、残存容量算出部１０４は、入力クロックであるクロックＡと出力クロックであるクロックＢとを入力とし、クロックＡ及びクロックＢによってＦＩＦＯ１０１の残存容量を決定するものであり、その算出結果が制御部１０５に出力される。
【００７２】
前記制御部１０５は、前記残存容量算出部１０４からの出力と、伝送レート算出部１０７で算出されたＭ値（Ｍは自然数）とを入力とし、残存容量が所定の閾値以上のときにはＭを、それ以外のときはＭ＋１を前記比較部１０６に出力する。
【００７３】
前記比較部１０６は、Ｌカウンタ１０３からの出力値と、制御部１０５からの出力値とを比較するものであり、Ｌカウンタ１０３の出力値が制御部１０５の出力値より小さいときは“０”が、それ以外のときは“１”がＮ値制御信号としてＮカウンタクロック生成部１０２に出力される。
【００７４】
以上のように、本実施形態２によれば、異なる伝送レートの信号を受信する場合にも、Ｍ，Ｎ値を自動で設定し、ジッタ補正を行うことが可能である。
【００７５】
なお、現在の入力データの受信モード判定を行って、Ｎ，Ｍ値を自動で設定することも可能である。
【００７６】
＜実施形態３＞
図４は、本発明の実施形態３に係る復調装置におけるジッタ補正回路のＬカウンタの構成を示すブロック図である。本実施形態３に係る復調装置の構成、及びジッタ補正回路の構成は実施形態１又は２と同じであり、前記実施形態１又は２との違いは、Ｌカウンタの内部構成のみであるため、以下、実施形態１，２と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００７７】
図４に示すように、Ｌカウンタ２０３は、パケット周期カウンタ１０３１と、ＲＯＭテーブル１０３２とを備えている。
【００７８】
前記パケット周期カウンタ１０３１は、入力されたクロックＢによって１から１８８までのカウントを繰り返し行うものであり、その加算結果がＲＯＭテーブル１０３２に出力される。
【００７９】
前記ＲＯＭテーブル１０３２には、address値１から１８８までの領域に、１から１８８までの整数が不規則に格納されており、前記パケット周期カウンタ１０３１の加算結果より、加算結果の値に対応するaddressに格納されている整数を読み出し、ＣＮＴとして出力するようになっている。
【００８０】
以上のように、本実施形態３によれば、１パケットの出力クロックに含まれる１／Ｎ分周クロックと、１／（Ｎ＋Ａ）分周クロックとの生成箇所を分散させて出力クロックを生成することができ、パケット以外の周期のジッタ抑制を可能にする。
【００８１】
なお、本実施形態３では、ＲＯＭテーブルを使用した例について説明したが、ＲＡＭを使用して１から１８８まで不規則に並べられた整数を更新できるようにすることもできる。
【産業上の利用可能性】
【００８２】
以上説明したように、本発明は、データ周期及びパケット周期のジッタを内部クロックの１レート分まで補正することが可能で、同時にパケット以外の周期のジッタの抑制が可能なジッタ補正回路をデジタル回路のみで実現でき、また、伝送レートの算出、あるいは受信モード判定の結果より、Ｍ，Ｎ値を自動で設定する構成にすることで、異なる伝送レートの信号を受信する場合にも、自動でジッタ補正を行うことができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態に係るデジタル信号復調装置の構成を示すブロック図である。
【図２】本実施形態１におけるジッタ補正回路の構成を示すブロック図である。
【図３】本実施形態２におけるジッタ補正回路の構成を示すブロック図である。
【図４】本実施形態３におけるＬカウンタの構成を示すブロック図である。
【図５】理想的な１パケットの周期と、ＴＳ信号Ａ及びクロックＡとの関係を示す図である。
【図６】理想的な１パケットの周期と、ＴＳ信号Ｂ及びクロックＢとの関係を示す図である。
【符号の説明】
【００８４】
１０    復調装置
１１    検波部
１２    識別部
１３    ジッタ補正回路
１４    クロック生成回路
２３    ジッタ補正回路
１０１    ＦＩＦＯ
１０２    Ｎカウンタクロック生成部
１０３    Ｌカウンタ
１０４    残存容量算出部
１０５    制御部
１０６    比較部
１０７    伝送レート算出部
２０３    Ｌカウンタ
１０３１    パケット周期カウンタ
１０３２    ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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