(57)【要約】【課題】ドライバＩＣと走査線および信号線との間での抵抗値差を抑制したＬＣＤモジュールを提供する。【解決手段】ドライバＩＣ23a，23bの出力側に電気的に接続した抵抗部26の抵抗26a，26bの抵抗値分布を、ゲート線および信号線に電気的に接続した配線部の接続配線の抵抗値分布を吸収補正するように設定する。各抵抗26a，26bと各接続配線との接続により、ドライバＩＣ23a，23bとゲート線および信号線との間での抵抗値差を抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素と、これら画素に対応する複数の素子側配線とを備えた表示素子本体と、
前記画素を駆動する駆動手段と、
前記表示素子本体に設けられ、前記駆動手段と複数の前記素子側配線とを電気的に接続する複数の接続配線を備えた配線部と、
前記駆動手段の出力側に設けられ、前記配線部の複数の前記接続配線のそれぞれと電気的に接続される複数の抵抗を備えた抵抗部とを具備し、
前記抵抗部は、前記配線部の前記接続配線の抵抗値分布を吸収補正するように前記抵抗の抵抗値分布が設定されている
ことを特徴とした表示素子。
【請求項２】
前記抵抗部の抵抗の抵抗値分布は、前記配線部の前記接続配線の抵抗値分布に対して抵抗値の増減が対称に設定されている
ことを特徴とした請求項１記載の表示素子。
【請求項３】
前記抵抗部の抵抗の抵抗値分布は、互いに異なる第１抵抗値分布と第２抵抗値分布とのいずれかに切り換え可能である
ことを特徴とした請求項１または２記載の表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動手段と複数の素子側配線とを電気的に接続する複数の接続配線を備えた表示素子に関する。
【背景技術】
【０００２】
従来、例えば平面表示装置としての液晶表示装置などにおいては、表示素子としての液晶セルであるＬＣＤモジュールに複数の画素がマトリクス状に配設され、これら画素のそれぞれにスイッチング素子としての薄膜トランジスタ（ＴＦＴ）が電気的に接続され、さらに、これら薄膜トランジスタの駆動用の素子側配線としての信号線とゲート線とが格子状に複数配設されている。
【０００３】
そして、このＬＣＤモジュールの側部には、薄膜トランジスタを介して画素を駆動する駆動手段としてのドライバＩＣが実装されたテープ基板としてのポリイミドテープなどの可撓性を有するテープキャリアパッケージ（Tape Carrier Package、ＴＣＰ）を介して、各種回路が形成された基板が電気的に接続されている。
【０００４】
近年、ドライバＩＣの多チャンネル化が進んできており、１つのドライバＩＣに対して多数の信号線およびゲート線が、ＬＣＤモジュール上に形成された接続配線を介して電気的に接続されている。
【０００５】
したがって、接続配線は、ドライバＩＣから各信号線、あるいはゲート線へと放射状に引き出されることとなるため、これら接続配線の長さが異なり、結果としてこれら接続配線の抵抗値に分布が生じ、特に、ＴＣＰ端部近傍に位置する接続配線とＴＣＰ中心付近の接続配線とでは、ＬＣＤモジュール内での引き回し距離が大きく異なり、配線抵抗差が大きくなり、抵抗傾斜が顕著となっている。
【０００６】
そこで、このような接続配線の抵抗値差を抑制するために、接続配線の引き回し距離の差を抑制する構成が知られている。すなわち、このＬＣＤモジュールは、ＴＣＰ中心付近の接続配線をジグザグ状に形成することで、引き回し距離を稼ぎ、抵抗値差を抑制するように構成されている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−５６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のＬＣＤモジュールでは、ジグザグ状の引き回しにより抑制できる抵抗値差は充分とは言えず、また、狭額縁化が進む近年のＬＣＤモジュールにおいては、引き回し部分を形成するスペースを確保することも容易でないため、より多出力のドライバＩＣを使用すると、抵抗値差がより顕著となり、表示品位に好ましくない影響を与えるおそれがあるという問題点を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、駆動手段と素子側配線との間での抵抗値差を抑制した表示素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、複数の画素と、これら画素に対応する複数の素子側配線とを備えた表示素子本体と、前記画素を駆動する駆動手段と、前記表示素子本体に設けられ、前記駆動手段と複数の前記素子側配線とを電気的に接続する複数の接続配線を備えた配線部と、前記駆動手段の出力側に設けられ、前記配線部の複数の前記接続配線のそれぞれと電気的に接続される複数の抵抗を備えた抵抗部とを具備し、前記抵抗部は、前記配線部の前記接続配線の抵抗値分布を吸収補正するように前記抵抗の抵抗値分布が設定されているものである。
【００１０】
そして、駆動手段と素子側配線とを電気的に接続する配線部の接続配線の抵抗値分布を吸収補正するように、駆動手段の出力側に設けられた抵抗部の抵抗の抵抗値分布を設定する。
【発明の効果】
【００１１】
本発明によれば、各抵抗と各接続配線との接続により、駆動手段と素子側配線との間での抵抗値差を抑制できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の第１の実施の形態の表示素子の構成を図１ないし図４を参照して説明する。
【００１３】
図２において、１は表示素子としての液晶パネルすなわち液晶セルであるアクティブマトリクス型のＬＣＤモジュールであり、このＬＣＤモジュール１は、第１の基板としてのアレイ基板３と第２の基板としての対向基板４と、これらアレイ基板３および対向基板４の間に挟持されて保持された液晶層５（図３）とを有する表示素子本体としてのパネル本体６を備えている。そして、このパネル本体６の中央部には、画像表示が可能な画像表示領域である矩形状の有効表示部７が設けられている。この有効表示部７には、複数の画素８（図３）が縦方向および横方向のそれぞれに沿ったマトリクス状に配置されている。また、これらアレイ基板３および対向基板４それぞれの外側に位置する外表面には、互いの偏光軸が直交するように図示しない偏光板がそれぞれ配置されている。さらに、このパネル本体６の背面すなわちアレイ基板３の対向基板４と反対側には、図示しない照光手段としてのバックライトが配設されている。
【００１４】
アレイ基板３は、透光性を有する絶縁基板としてのガラス基板11を備えており、このガラス基板11の一主面である内表面には、素子側配線としての走査線すなわちゲート線12と信号線13とが互いに略直交するように配置され、図３に示すように、これらゲート線12および信号線13にて仕切られて囲まれた各領域のそれぞれに有効表示部７の画素８が位置している。また、これら画素８のそれぞれには、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）15と、画素電極とのそれぞれが設けられている。これら画素電極は、同一画素８内の薄膜トランジスタ15に電気的に接続され、この薄膜トランジスタ15にて制御される。
【００１５】
さらに、図２に戻って、ガラス基板11は、パネル本体６の有効表示部７から一側縁と一端縁とがそれぞれ突出し、この突出した一側縁と一端縁とが、それぞれ細長矩形状の実装部18，19とされている。そして、これら実装部18および実装部19には、複数、例えば２つのフレキシブル基板としてのテープ基板であるＴＣＰ（Tape Carrier Package）21aおよび複数、例えば４つのフレキシブル基板としてのテープ基板であるＴＣＰ21bがそれぞれ電気的および機械的に接続されている。
【００１６】
ＴＣＰ21a，21bは、例えばポリイミドなどの可撓性および絶縁性を有する部材にて長方形状に形成され、図１に示すように、駆動手段としての平面視長方形状のドライバＩＣ23a，23bが中央部に実装されている。このドライバＩＣ23aの一側部およびドライバＩＣ23bの一端部には、リード線24aおよびリード線24bがそれぞれ電気的に接続され、これらリード線24a，24bの先端部には、出力バッファ25a，25bを介して抵抗26a，26bがそれぞれ電気的に接続されている。これら抵抗26aおよび抵抗26bの先端部は、ＴＣＰ21aの一側部およびＴＣＰ21bの一端部に設けられた出力端子27aおよび出力端子27bに電気的に接続されている。さらに、これら出力端子27aおよび出力端子27bは、例えばＡＣＦ（Anisotropic Conductive Film）接続などにより、図１に示す接続配線28aおよび接続配線28bに電気的および機械的に接続され、これら接続配線28aおよび接続配線28bを介して、ゲート線12および信号線13に電気的に接続されている。そして、図１に示すように、各ＴＣＰ21a，21bに対応する複数の抵抗26a，26bにより、抵抗部26が構成され、図２に示すように、各ＴＣＰ21a，21bに対応する複数の接続配線28a，28bにより、配線部28が構成されている。
【００１７】
ここで、図１に示すように、各接続配線28aは、直線状に形成され、各ＴＣＰ21aの上下端部に位置するものが、ＴＣＰ21aの上下端部よりも上下方向に拡開されるように傾斜状となり、各ＴＣＰ21aの上下方向の中心域に位置するものが、ゲート線12と略平行に、図２に示す左右方向に形成されて、各ＴＣＰ21aの上下方向に対称な放射状に配設されている。
【００１８】
同様に、各接続配線28bは、直線状に形成され、各ＴＣＰ21bの左右側部に位置するものが、ＴＣＰ21bの左右側部よりも左右方向に拡開されるように傾斜状となり、各ＴＣＰ21bの左右方向の中心域に位置するものが、信号線13と略平行に、図２に示す上下方向に形成されて、各ＴＣＰ21bの左右方向に対称な放射状に配設されている。
【００１９】
したがって、各配線部28の接続配線28a，28bは、図４に示す抵抗値分布D1を有している。すなわち、抵抗値分布D1は、ＴＣＰ21a，21bの中心域に位置する接続配線28a，28bの抵抗値が最も小さく、その接続配線28a，28bから離間されるにつれて抵抗値が大きくなる、下に凸な放物線状である略Ｕ字状に形成され、図１に示す各ＴＣＰ21a，21bの中心位置に対して左右に対称となっている。
【００２０】
また、ＴＣＰ21aの他側部およびＴＣＰ21bの他端部には、図示しないＰＣＢが電気的および物理的にそれぞれ接続され、これらＰＣＢは、ドライバＩＣ23aの他側部およびドライバＩＣ23bの他端部に電気的に接続された図示しない配線を介して、ドライバＩＣ23a，23bに電気的に接続されている。
【００２１】
ドライバＩＣ23aは、ゲートドライバであり、ＰＣＢを介して出力された走査信号を、ゲート線12を介して各薄膜トランジスタ15（図３）のゲート電極に出力するものである。
【００２２】
ドライバＩＣ23bは、ソースドライバであり、ＰＣＢを介して出力された信号を、信号線13を介して各薄膜トランジスタ15（図３）のソース電極に出力するものである。
【００２３】
各ＴＣＰ21a，21bに対応する各抵抗部26は、抵抗26a，26bの抵抗値分布D2（図４）が、各配線部28の接続配線28a，28bの抵抗値分布D1（図４）を吸収補正するように、具体的には、抵抗値分布D1（図４）に対して抵抗値の増減が対称となるように、すなわち、図４に示す抵抗値分布D1に対して上下方向に対称となるように構成されている。言い換えると、抵抗値分布D2は、抵抗値分布D1の減少に対応して増加し、増加に対応して減少するように構成されている。このため、抵抗値分布D2は、上に凸の放物線状となっている。
【００２４】
すなわち、各ＴＣＰ21a，21bに対応する抵抗26a，26bは、抵抗値が相対的に大きい接続配線28a，28bに対応して抵抗値が相対的に小さい抵抗26a，26bが接続され、抵抗値が相対的に小さい接続配線28a，28bに対応して抵抗値が相対的に大きい抵抗26a，26bが接続されている。このため、抵抗26a，26bは、ＴＣＰ21a，21bの中心域に位置するものの抵抗値が最も大きく、その抵抗26a，26bから離間されるにつれて抵抗値が小さくなるように設定されている。
【００２５】
次に、上記第１の実施の形態の作用を説明する。
【００２６】
ＴＣＰ21a，21bを実装部18，19に実装する際には、例えばＡＣＦを介して出力端子27a，27bにてＴＣＰ21a，21bをアレイ基板３へと熱圧着することで、各ＴＣＰ21a，21bが電気的および機械的に接続される。
【００２７】
このとき、ＴＣＰ21a，21b側に実装された抵抗26a，26bが、出力端子27a，27bを介して各接続配線28a，28bに直列に接続されることで、抵抗26a，26bと接続配線28a，28bとの合成抵抗の抵抗値分布Ｄ（図４）が略一定値となる。
【００２８】
画像の表示に際しては、表示する画像に対応する画像信号がＰＣＢで生成され、このＰＣＢから各ＴＣＰ21a，21bの各ドライバＩＣ23a，23bへと画像信号が送信される。
【００２９】
次いで、この送信された画像信号に基づき、各ドライバＩＣ23a，23bが、リード線24a，24b、出力バッファ25a，25bおよび抵抗26a，26bを介して、出力端子27a，27bからパネル本体６側の接続配線28a，28bを経由してゲート線12および信号線13へと信号が送信される。
【００３０】
そして、ゲート線12によりゲート電極がオンになった薄膜トランジスタ15に対して、信号線13から送信された画像信号がソース電極に供給されることで、この薄膜トランジスタ15により画素電極に画像信号が書き込まれ、この画像信号に対応して液晶層５によるバックライトからの光の透過および遮断の程度が変化することで、所定の画像が有効表示部７に表示される。
【００３１】
上述したように、上記第１の実施の形態によれば、ドライバＩＣ23a，23bの出力側に電気的に接続された抵抗部26の抵抗26a，26bの抵抗値分布D2を、ゲート線12および信号線13に電気的に接続された配線部28の接続配線28a，28bの抵抗値分布D1を吸収補正するように設定することで、各抵抗26a，26bと各接続配線28a，28bとの接続により、ドライバＩＣ23a，23bとゲート線12および信号線13との間での抵抗値差を抑制できる。
【００３２】
具体的には、抵抗値分布D2を、抵抗値分布D1に対して、抵抗値の増減が対称となるように設定することで、抵抗26a，26bと接続配線28a，28bとの直列接続によりこれら抵抗26a，26bと接続配線28a，28bとの合成抵抗値が略一定となるようにできる。
【００３３】
この結果、ＴＣＰの中心域の接続配線をジグザグ状としてＴＣＰの端部近傍の接続配線との抵抗値差を抑制している従来の場合と比較して、接続配線28a，28bを直線状とすることができるので、製造性が向上し、かつ、実装部18，19側での配線抵抗を考慮することなく接続配線28a，28bを直線状とすることで配線部28のスペースを抑制でき、狭額縁化が可能になるとともに、ドライバＩＣ23a，23bの多チャンネル化にも対応できる。
【００３４】
次に、第２の実施の形態を図５および図６を参照して説明する。なお、上記第１の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。
【００３５】
この第２の実施の形態は、上記第１の実施の形態のパネル本体６の抵抗部26に代えて、抵抗31a，31bおよび抵抗31c，31dを備えた抵抗部31を設けたものである。
【００３６】
ここで、抵抗31a，31bは、各出力バッファ25aと各出力端子27aとの間に配設され、ドライバＩＣ23aの入力側に設けられた切換端子としての抵抗値切り換えピン33aへの入力によりいずれか一方が各出力バッファ25aと各出力端子27aとに選択的に接続されるように構成されている。
【００３７】
同様に、抵抗31c，31dは、各出力バッファ25bと各出力端子27bとの間に配設され、ドライバＩＣ23bの入力側に設けられた切換端子としての抵抗値切り換えピン33bへの入力によりいずれか一方が各出力バッファ25bと各出力端子27bとに選択的に接続されるように構成されている。
【００３８】
また、抵抗部31は、抵抗31a，31cと抵抗31b，31dとの切り換えにより、図６に示す抵抗値分布が、互いに異なる第１抵抗値分布D3と第２抵抗値分布D4とに切り換え可能となっている。
【００３９】
さらに、抵抗値切り換えピン33a，33bは、リード線35a，35bによりドライバＩＣ23a，23bの入力側に電気的に接続されており、例えば抵抗値切り換えピン33a，33bを“Ｈｉｇｈ”に設定することで抵抗31a，31cが選択され、抵抗値切り換えピン33a，33bを“Ｌｏｗ”に設定することで抵抗31b，31dが選択されるように構成されている。
【００４０】
そして、このように構成することにより、抵抗31a，31cと抵抗31b，31dとを切り換えることで、ドライバＩＣ23a，23bの出力本数やドライバＩＣ23a，23bを使用するパネル本体６のインチサイズなどに伴う配線部28の接続配線28a，28bの傾斜角度の変化による抵抗値分布の変化に対応でき、使い勝手を向上できる。
【００４１】
また、複数の異なる機種などにおいて部品を共通化できるので、製造性をより向上できる。
【００４２】
しかも、抵抗31a，31cと抵抗31b，31dとは、抵抗値切り換えピン33a，33bにより容易に切り換えできるので、構成を簡略化できる。
【００４３】
なお、上記第２の実施の形態において、抵抗部31の抵抗は２種類としたが、３種類以上の複数の抵抗を切り換えるように構成してもよい。
【００４４】
また、上記各実施の形態において、抵抗部26，31での抵抗値分布は、配線部28での抵抗値分布を吸収補正できれば、完全に対称に設定しなくてもよい。
【００４５】
さらに、表示素子をＬＣＤモジュール１として説明したが、他の任意の表示素子にも使用できることはいうまでもない。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態の表示素子の要部を示す説明回路図である。
【図２】同上表示素子を示す説明平面図である。
【図３】同上表示素子の一部を示す回路図である。
【図４】同上表示素子の抵抗部および配線部の抵抗値分布と、それらの合成抵抗値分布とを示すグラフである。
【図５】本発明の第２の実施の形態の表示素子の要部を示す説明回路図である。
【図６】同上表示素子の抵抗部の抵抗値分布を示すグラフである。
【符号の説明】
【００４７】
１    表示素子としてのＬＣＤモジュール
６    表示素子本体としてのパネル本体
８    画素
12    素子側配線としてのゲート線
13    素子側配線としての信号線
23a，23b    駆動手段としてのドライバＩＣ
26a，26b，31a，31b，31c，31d    抵抗
26，31    抵抗部
28a，28b    接続配線
28    配線部
D1    抵抗値分布
D2    抵抗値分布
D3    第１抵抗値分布
D4    第２抵抗値分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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