(57)【要約】【課題】  遅延時間以上の幅のノイズパルスが入力されたために完全にノイズが除去しきれなかった場合においても、ノイズパルスを後段へと通過させず、正規の信号パルスのみをクロック信号に同期させて出力させることができるノイズ除去回路を提供する。【解決手段】  前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させた正規の信号パルスとし、これに同期させる構成とした。【選択図】  図１
2007088712.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号データを、第１の遅延回路を有するノイズ除去回路を介し、フリップフロップにおいて第２の遅延回路によって遅延させたクロックに同期させて出力することを特徴とするノイズフィルタ回路。
【請求項２】
前記ノイズ除去回路の前段にローパスフィルタを有する請求項１に記載のノイズフィルタ回路。
【請求項３】
前記第２の遅延回路を介さず直接内部ロジックへクロックを入力する構成を有する請求項１あるいは２に記載のノイズフィルタ回路。
【請求項４】
前記第１の入力信号データとは別タイミングで入力される第２の入力信号データに対し、第３の遅延回路を介すことで前記フリップフロップにおいて前記第２の遅延回路によって遅延させたクロックに同期させて出力することを特徴とする請求項１乃至３のいずれか1項に記載のノイズフィルタ回路。
【請求項５】
前記第1から第３の３つの遅延回路が所望の遅延時間に調節できることを特徴とする請求項１乃至４のいずれか1項に記載のノイズフィルタ回路。
【請求項６】
前記ノイズ除去回路をローパスフィルタに置き換えた構成を有する請求項１に記載のノイズフィルタ回路。
【請求項７】
前記第１、または第２の入力信号データが初段としてESD/CDM保護回路を介する構成を有する請求項１乃至６のいずれか1項に記載のノイズフィルタ回路。
【請求項８】
前記ローパスフィルタをシュミットトリガ回路に置き換え、または前記ローパスフィルタの後段にシュミットトリガ回路を追加した構成を有する請求項２乃至７のいずれか1項に記載のノイズフィルタ回路。
【請求項９】
前記ノイズ除去回路はインバータ回路、前記インバータ回路に接続された前記第１の遅延回路およびノアゲート回路からなり、前記インバータおよび前記第1の遅延回路からの出力が前記ノアゲート回路に入力されている請求項１に記載のノイズフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ信号を除去し正規の信号パルスのみを出力する回路に関する。
【背景技術】
【０００２】
従来のディジタル信号のノイズ除去回路は、図２に示すように入力信号を分岐させて、一方をゲート回路（同図においてはアンドゲート回路１６）に入力し、他方を遅延回路１５に入力し、同遅延回路１５で入力信号を遅延させて出力し前記ゲート回路に入力し、同ゲート回路で前記両入力の論理積、あるいは論理和（同図においては論理積）をとって出力するようにしたものである。
【０００３】
遅延回路１５では、入力信号に含まれているノイズパルスの幅以上に少なくとも遅延させ、アンドゲート回路１６に入力している。アンドゲート回路１６では、入力信号と前記遅延回路により遅延した擬似入力信号との論理積をとることでノイズパルスを除去し、入力信号における信号成分の立下がりの位相を同一にして、最終的な出力信号となる。（例えば、特許文献１参照）。
【特許文献１】特開平６−１３２７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のノイズ除去回路を応用する場合、遅延回路における遅延時間以上のノイズパルスが入力された場合、除去しきれなかった幅のノイズパルスが正規の信号パルスと同様に通過してしまうという問題がある。
【０００５】
また、従来のノイズ除去回路の出力信号パルスは、入力信号パルスから遅延時間分が消去されたパルス幅となってしまい、後段でクロック信号に同期させるのが困難になるという問題がある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させ正規の信号パルスを同期させる構成とした。
【発明の効果】
【０００７】
本手法を取り入れることで、遅延回路を用いたノイズ除去回路においてその遅延時間以上の幅のノイズパルスが入力されたために完全にノイズが除去しきれなかった場合においても、後段のフリップフロップでのクロック信号の立上がりまたは立下がりに同期しない限りノイズパルスを後段へと通過させず、正規の信号パルスのみをクロック信号に同期させて出力させることができる。
【発明を実施するための最良の形態】
【０００８】
【実施例】
【０００９】
以下に、本発明の実施例を図面に基づいて詳細に説明する。図１は本発明におけるノイズフィルタ回路の回路図である。本回路は、第１の信号入力端子１、ESD/CDM保護回路２、ローパスフィルタ３、ノイズ除去回路７（インバータ回路４、第１の遅延回路５、およびノアゲート回路６により構成される）、クロック入力端子１１、第２の遅延回路１２、フリップフロップ１３、第２の信号入力端子８、第３の遅延回路９、およびオアゲート回路１０により構成される。
【００１０】
第１の信号入力端子１より入力された信号は、ローパスフィルタ３（図５参照）にて高周波ノイズ成分を除去し、ノイズ除去回路７にて内部遅延回路の遅延時間より幅の短いノイズパルスを除去し、後段のフリップフロップ１３において第２の遅延回路１２で遅延させたクロックに同期させて出力される。ここで前記ノイズ除去回路７は、インバータ回路４、第１の遅延回路５、およびノアゲート回路により構成されるノイズ除去回路である。本ノイズ除去回路７は、入力部のインバータ回路４をなくして、ノアゲート回路６をアンドゲート回路に置き換えても同じ動作になる。また、ノアゲート回路６をオアゲート回路やナンドゲート回路に置き換えて構成する方法もある。
【００１１】
以下、図３のタイミングチャートを用いて本発明によるノイズフィルタ回路を説明する。入力データ１に示すようなノイズと正規のパルス信号が入力端子１から入力されたとする。それらはインバータ回路４を通った後分岐され、一方は直接ノアゲート回路６に、他方は遅延回路５を介してノアゲート回路６に入力される。ここで入力信号は遅延回路５における遅延時間以下のノイズパルスが除去された信号となる。正規の信号パルスは遅延時間分だけ信号幅が短くなり立下がりの位相は元の信号と同じになる。ノイズパルスが遅延時間以上の幅を持つ場合は、ノイズパルス幅から遅延時間分の幅を引いたノイズパルスが後段へと出力される。
【００１２】
続いて、ノアゲート６より出力された信号はオアゲート回路１０を介してフリップフロップ１３に入力される。ここで、本フリップフロップ１３はクロック立上がり時の入力データを次のクロック立上がりまで保持する構成の回路とする。フリップフロップを介して１クロック幅のパルス信号を入力する場合、安定してパルスを出力させるためにその入力信号パルスのちょうど中央にクロック信号の立上がりを設定しておくのが一般的である。ノイズ除去回路７を通った正規の信号パルスは遅延時間分だけ立上がり側からパルスが消去されており、したがって、フリップフロップ１３に入力するクロック信号も、その消去されたパルス幅の分を考慮して第２の遅延回路１２を用いて遅延させる必要がある。この場合、クロック信号の遅延時間は、
(クロック信号の遅延時間)＝(ノイズ除去回路の遅延時間)÷２                        （１）
に設定すればよい。また、その他ノイズ除去回路における遅延時間以外の遅延（ローパスフィルタ、配線抵抗、または寄生容量によるもの）を考慮する場合は次のように設定する。
【００１３】
(クロック信号の遅延時間)＝(ノイズ除去回路の遅延時間)÷２＋(その他遅延時間合計)  （２）
以上により、ノイズ除去回路７で消去できなかったノイズを除去し、正規の信号パルスを遅延させたクロック信号に同期させて安定的に出力させることができる。
【００１４】
次に、第２の信号入力端子８から前記入力端子１から入力される信号とは別タイミングで正規の信号パルスが入力される場合、これはノイズ除去回路７を介さず直接フリップフロップに入力する構成としているため、第３の遅延回路９を用いて前記遅延回路１２によって遅延させられたクロック信号と同じ時間だけ遅延させることで安定してフリップフロップから同期信号を出力させることができる。（図３において、点線にて示したパルス信号を参照のこと。）
さらに、フリップフロップ１３以外の他のロジックで使用されるクロックとして前記クロック入力端子１１より入力されるクロック信号を、遅延回路を介さず直接入力する構成とすることで、フリップフロップ以外の内部ロジックはクロック入力端子１１から入力されるクロック信号に同期して動作する。したがって、フリップフロップ１３以外の他の内部ロジックは外部から入力してくるクロック信号に同期して動作するため、内部で積極的に遅延させたクロックを用いた場合と比べて位相の違うクロック信号同士が原因で発生する不必要なノイズを防止することができる。
【００１５】
また、図４は本発明の実施例に利用される遅延回路の回路図である。各キャパシタ２１の容量値、またはキャパシタ前段の各インバータ２２内トランジスタのチャネル抵抗値(ゲート長、ゲート幅)をトリミングやポリシリコン/アルミオプション切換により可変にできる構成とすることで、所望の遅延時間に調整することができる。
【００１６】
さらに、本発明における前記ノイズフィルタ回路では、前記入力端子１、または８より入力される信号に対して初段（各ゲート回路に繋がる前段）でESD/CDM保護回路を介す構成とすることで、急激なサージが端子から入力された場合やフローティング状態である入力端子のノードに電荷が蓄積された場合に生じる不具合を防止することができる。
【００１７】
また、本発明における前記ノイズフィルタ回路において、前記ローパスフィルタ３をシュミットトリガ回路に置き換える、または前記ローパスフィルタ３の後段にシュミットトリガ回路を追加する構成にすることで、前記入力端子１より入力される信号パルスの立上がり、または立下がり時のチャタリングを防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明のノイズフィルタ回路の回路図である。
【図２】従来のノイズ除去回路の回路図である。
【図３】本発明のノイズフィルタ回路におけるタイミングチャートである。
【図４】本発明の実施例に利用される遅延回路の回路図である。
【図５】本発明の実施例に利用されるローパスフィルタの回路図である。
【符号の説明】
【００１９】
１、８                データ入力端子
２                    ESD/CDM保護回路
３                    ローパスフィルタ
４                    インバータ回路
５、９、１２、１５    遅延回路
６                    ノアゲート回路
７                    ノイズ除去回路
１０                  オアゲート回路
１１                  クロック入力端子
１３                  フリップフロップ
１４                  内部ロジック
１６                  アンドゲート回路
２１                  キャパシタ
２２                  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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