(57)【要約】【課題】この発明は、クロックのデューティの変動を自動的に検出し、これを補正することを目的とし、さらにクロック波形に変動や歪み等が生じる場合においても正確に受信クロックのデューティを補正し良好なクロックを後段回路に供給するデューティ検出および補正回路を提供することを目的とする。【解決手段】クロックの電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移点とクロックの電圧レベルが第２の電圧レベルから第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えてクロックを遅延させる遅延回路を設け、クロックの第２の遷移点と遅延量により遅延されたクロックの第１の遷移点との位相差に基づいてクロックのデューティの変動を検出し、上記位相差に基づいてクロック生成回路の基準電圧を調整してデューティの補正を行う。【選択図】図５
2007151155.tif 000002
【特許請求の範囲】
【請求項１】
発振器から発振される電圧信号と前記電圧信号の振幅電圧の最大値から最小値の間に設定される基準電圧とを比較して第１の電圧レベルと第２の電圧レベルの両レベルを有するクロックを生成するクロック生成回路と、前記クロックの電圧レベルが前記第１の電圧レベルから前記第２の電圧レベルに遷移する第１の遷移点と前記クロックの電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えて前記クロックを遅延させる遅延回路とを備え、前記クロックの第２の遷移点と前記遅延量により遅延された前記クロックの第１の遷移点との位相差に基づいて前記クロックのデューティの変動を検出するクロックのデューティ検出回路。
【請求項２】
請求項１に記載のクロックのデューティ検出回路を含み、クロック生成回路から出力されるクロックの第１の遷移点と遅延回路により遅延される前記クロックの第２の遷移点とが略一致する点を始点として前記クロックの第２の遷移点に対する前記遅延回路により遅延された前記クロックの第１の遷移点の位相の遅れ量または進み量を表す電圧信号を出力する位相差検出回路を備え、前記位相差検出回路から出力される電圧信号に基づいて基準電圧を調整することにより前記クロックのデューティを補正することを特徴としたクロックのデューティ補正回路。
【請求項３】
請求項２に記載のクロックのデューティ補正回路を含み、位相差検出回路から出力される電圧信号に基づいて電圧値を発生保持する電圧保持回路を備え、前記電圧保持回路の出力に基づいて基準電圧を調整することにより前記クロックのデューティを補正することを特徴としたクロックのデューティ補正回路。
【請求項４】
請求項１に記載のクロックのデューティ検出回路を含み、クロック生成回路から出力されるクロックの第１の遷移点と遅延回路により遅延される前記クロックの第２の遷移点とが略一致する点を始点として前記クロックの第２の遷移点に対する前記遅延回路により遅延される前記クロックの第１の遷移点の位相が遅れ位相あるいは進み位相であるかに基づいてそのカウント値を変更するカウンタと、前記カウンタのカウント値を電圧値に変換するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力電圧に基づいて基準電圧を調整することによりクロックのデューティを補正することを特徴とするクロックのデューティ補正回路。
【請求項５】
請求項１に記載のクロックのデューティ検出回路において、第１の電圧レベルと第２の電圧レベルはそれぞれクロック生成回路から出力されるクロックのハイレベル電圧とローレベル電圧、またはハイレベル電圧とローレベル電圧のいずれかの組み合わせであることを特徴とするクロックのデューティ検出回路。
【請求項６】
請求項２〜４のいずれか１項に記載のクロックのデューティ補正回路において、位相差検出回路から出力される電圧信号は２値の電圧信号であることを特徴とするクロックのデューティ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はクロックのデューティ検出及び補正技術に関するものである。
【背景技術】
【０００２】
図１３は、一般的なクロックのデューティ補正回路である。１はクロックの送信部であり、基準周波数の電圧信号を発振する発振器２、後述する電圧比較器４に入力される基準電圧を発生する可変基準電圧発生回路３、発振器２の出力と可変基準電圧発生回路３から出力される基準電圧とを入力とする電圧比較器４、電圧比較器４の出力を入力とするバッファ５により構成される。６はクロックの受信部であり、バッファ５の出力を入力とするバッファ７、バッファ７から出力されるクロックを後段の回路へ出力する出力端子８により構成される。
【０００３】
発振器２から発振される基準周波数の電圧信号は、電圧比較器４によって可変基準電圧発生回路３から出力される基準電圧と比較され２値のクロックに変換される。電圧比較器４から出力されるクロックはバッファ５を経由してクロックの送信部１から出力される。送信部１から出力されたクロックはクロック受信部６でバッファ７を経由して受信され、出力端子８から後段回路に供給される。
このとき後段回路に供給されるクロックには、発振器での歪み、電圧オフセット、送受信バッファにおける信号のハイレベルからローレベルへの遅延時間およびローレベルからハイレベルへの遅延時間の差、伝送路による歪み等の影響等によりデューティ比に変動が発生じる。後段回路に供給されるクロックのデューティが許容範囲を超えて変動すると後段回路の正常な動作に影響が生じるため、クロックの受信部６内にあるバッファ７から出力されるクロックをオシロスコープ等で観測し、可変基準電圧発生回路３から出力される基準電圧を調整することにより、クロックのデューティ比が補正される。この様子を図１４に示す。図１４に示すように、基準電圧の大きさを調整することにより電圧比較器４から出力されるクロックのデューティが調整される。
【０００４】
上記のようなクロックのデューティ補正回路では、クロックの受信部６内にあるバッファから出力される受信クロックをオシロスコープで観測し、受信クロックのデューティが所定値となるように可変基準電圧発生回路３から出力される基準電圧を調整しなければならず、調整作業には大きな工数を必要とする問題があった。また、クロックのデューティを上述のような方法で調整しても、発振器や送受信バッファ等の温度ドリフト、電源電圧の変動、伝送路の周辺条件の変化による信号の歪み及び遅延変動等の影響によりデューティに変動が生じる。また、クロックのデューティを先に述べた方法で調整しても、可変基準電圧発生回路３等の経年変化によってデューティがずれ、再調整を要する問題があった。
【０００５】
こうした受信クロックのデューティの変動を自動的に補正する方法として、受信クロックとこの受信クロックを反転させた反転クロックをそれぞれローパスフィルタにより平滑化した電圧の差分値をクロックの送信部に帰還し、この差分が０になるように送信クロックを調整することによりデューティを補正する方法が紹介されている。（特許文献１参照）
【特許文献１】特開平５−２５２００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示す方法では、電源電圧の変動により受信クロックのハイレベルまたはローレベル電圧が変化した場合、また伝送路の周辺条件により受信クロック波形に歪みが生じた場合、クロックの送信部に帰還される差分値も変動するため検出精度が悪化し、正確に受信クロックのデューティの変動を補正することができないという問題があった。
【０００７】
この発明は、上述のような問題を解消するためになされたもので、クロックのデューティの変動を自動的に検出し、これを補正することを目的とし、さらにクロック波形に変動や歪み等が生じる場合においても正確に受信クロックのデューティを補正し良好なクロックを後段回路に供給するデューティ検出および補正回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明によるクロックデューティ検出回路は、発振器から発振される電圧信号と前記電圧信号の振幅電圧の最大値から最小値の間に設定される基準電圧とを比較して第１の電圧レベルと第２の電圧レベルの両レベルを有するクロックを生成するクロック生成回路と、前記クロックの電圧レベルが前記第１の電圧レベルから前記第２の電圧レベルに遷移する第１の遷移点と前記クロックの電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えて前記クロックを遅延させる遅延回路とを備え、前記クロックの第２の遷移点と前記遅延量により遅延された前記クロックの第１の遷移点との位相差に基づいて前記クロックのデューティの変動を検出するものである。
【０００９】
この発明によるクロックデューティ補正回路は、クロックデューティ検出回路を含み、クロック生成回路から出力されるクロックの第１の遷移点と遅延回路により遅延される前記クロックの第２の遷移点とが略一致する点を始点として前記クロックの第２の遷移点に対する前記遅延回路により遅延された前記クロックの第１の遷移点の位相の遅れ量または進み量を表す電圧信号を出力する位相差検出回路を備え、前記位相差検出回路から出力される電圧信号に基づいて基準電圧を調整することにより前記クロックのデューティを補正するものである。
【発明の効果】
【００１０】
この発明によるクロックデューティ検出回路は、第１の電圧レベルと第２の電圧レベルの両レベルを有するクロックをその電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移点と第２の電圧レベルから第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えて遅延させ、クロックの第２の遷移点と遅延されたクロックの第１の遷移点との位相差に基づいてクロックのデューティの変動を検出する構成としたので、クロック電圧のレベル変動、信号波形の歪み等によるよる検出精度の悪化を低減することができる。
【００１１】
また、この発明によるクロックデューティ補正回路は、発振器から発振される電圧信号とこの電圧信号の最大値から最小値の間に設定される基準電圧とを比較して生成される第１の電圧レベルと第２の電圧レベルの両レベルを有するクロックを、その電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移点と、第２の電圧レベルから第１の電圧レベルに遷移する第２の遷移点とが略一致するような遅延量を与えて遅延させ、クロックの第１の遷移点と遅延されたクロックの第２の遷移点とが略一致する点を始点として、クロックの第２の遷移点に対する遅延されたクロックの第１の遷移点の位相の遅れ量または進み量を表す電圧信号に基づいて基準電圧を調整するので、クロックのデューティの変動を自動的に補正することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１はこの発明の実施の形態１によるクロックのデューティ検出及び補正回路を示すものである。同図において、１はクロックの送信部であり、２は基準周波数の電圧信号を発振する発振器、４は発振器１の出力と後述する上下限回路１８から出力される基準電圧を入力とする電圧比較器、５は電圧比較器４の出力を入力とするバッファにより構成される。６はクロックの受信部であり、７はバッファ５の出力を入力とするバッファ、８はバッファ７の出力であるクロックを後段の回路へ出力する出力端子、９はバッファ７の出力を遅延する遅延回路、１０は遅延回路９の出力を入力とするドライバ、１１はバッファ７の出力とドライバ１０の非反転出力を入力とする第１のサンプルホールド回路、１２はバッファ７の出力とドライバ１０の反転出力を入力とする第２のサンプルホールド回路、１３、１４は第１のサンプルホールド回路と第２のサンプルホールド回路の出力を抵抗加算する抵抗、１５はバッファ７の出力を入力とするローパスフィルタ、１６は抵抗１３，１４の加算出力とローパスフィルタ１５の出力を入力とする電圧比較器、１７は電圧比較器１６の出力を入力とする積分回路、１８は積分回路１７の出力を入力とする上下限回路である。
【００１３】
発振器２で発振された基準周波数の電圧信号は、電圧比較器４により後述する上下限回路１８から出力された基準電圧と電圧比較され、２値のクロックに変換される。電圧比較器４から出力されるクロックは、バッファ５を経由してクロックの送信部１から出力される。送信部１から出力されるクロックはクロック受信部６でバッファ７を経由して受信され、出力端子８から後段回路に供給される。遅延回路９はバッファ７から出力される受信クロックを後述する第１のサンプルホールド回路１１及び第２のサンプルホールド回路１２におけるホールドセットアップ時間より十分長くかつクロックのハイレベル期間あるいはローレベル期間より十分短い時間遅延させる。遅延回路９から出力される遅延クロックはドライバ１０に入力され、ドライバ１０は遅延クロックの反転出力および比反転出力をそれぞれ出力する。第１のサンプルホールド回路１１及び第２のサンプルホールド回路１２はそれぞれドライバ１０から出力される遅延クロックの反転出力および非反転出力の立ち上がりタイミングで受信クロックの電圧レベルを保持する。この様子を図２に示す。これにより、受信クロックのハイレベル電圧とローレベル電圧が、第１のサンプルホールド回路および第２のサンプルホールド回路からそれぞれ出力される。
【００１４】
第１のサンプルホールド回路および第２のサンプルホールド回路から出力されるクロックのハイレベル及びローレベルの保持電圧は、抵抗１３及び抵抗１４により抵抗加算され、両電圧の平均又は重み付け平均された電圧（以下、平均電圧と称す）が電圧比較器１６に入力される。ここで、クロックのハイレベル電圧とローレベル電圧の重み付け平均は後段回路において規定されたデューティに基づいて行う。例えば後段回路で規定されたクロックのデューティが５０％より大きい場合はハイレベル電圧側に、５０％より小さい場合はローレベル電圧側に重み付けされた平均値が出力されるように抵抗１３，１４を調整する。
ローパスフィルタ１５からはバッファ７から出力される受信クロックを平滑化した電圧（以下、平滑電圧と称す）が電圧比較器１６に入力される。電圧比較器１６は、この平均電圧と平滑電圧とを比較し、平均電圧より平滑電圧の方が高い場合、つまり受信クロックのハイレベル期間が所定値より長ければＨレベルの電圧を出力し、平均電圧より平滑電圧の方が低い場合、つまり受信クロックのハイレベル期間が所定値より短ければＬレベルの電圧を出力する。
【００１５】
以上の動作により、受信クロックのハイレベル期間が所定値より長い場合、電圧比較器１６からはＨレベルの電圧が積分回路１７に入力され、積分回路１７から出力される基準電圧は上昇する。これにより、図３に示すように、基準電圧がａの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。また、受信クロックのハイレベル期間が所定値より短い場合、電圧比較器１６からはＬレベルの電圧が積分回路１７に入力され、積分回路１７から出力される基準電圧は下降する。これにより、図３に示すように、基準電圧がｃの方へ導かれ、クロックのハイレベル期間が長くなるようにデューティが補正される。上下限回路１８は、クロックが継続して出力されるように積分回路１７の出力に基づいて設定される基準電圧の範囲を制限する。
以上のように実施の形態１によれば、受信クロックのハイレベルおよびローレベル電圧の平均電圧と受信クロックの平滑電圧とを比較し、その大小関係に基づいて基準電圧を調整することにより受信クロックのデューティを補正するので、クロック電圧にレベル変動が生じる場合においても平均電圧がレベル変動に追従するので、正確にデューティの変動を検出し、補正することができる。
【００１６】
実施の形態２．
図４はこの発明の実施の形態２によるクロックのデューティ検出及び補正回路を示すものである。同図において、１９は後述するアップダウンカウンタ２０に入力される初期値、２０はバッファ５の出力と電圧比較器１６の出力と初期値１９を入力とするアップダウンカウンタ、２１はアップダウンカウンタ２０の出力が入力されるデジタル／アナログ変換器である。
【００１７】
アップダウンカウンタ２０には、電源投入と同時に任意の初期値１９が設定される。アップダウンカウンタ２０は、電圧比較器１６の出力電圧がＨレベルの場合、バッファ５から出力される送信クロックをトリガとしてカウント値に所定の値例えば１を加算し、電圧比較器１６の出力がＬレベルの場合、バッファ５から出力される送信クロックをトリガとしてカウント値に所定の値例えば１を減算する。デジタル／アナログ変換器２１は、アップダウンカウンタ２０のカウント値をアナログ値に変換した電圧を基準電圧として電圧比較器４に出力する。電圧比較器４は、このデジタル／アナログ変換器２１のから出力される基準電圧と発振器２で発振された基準周波数の電圧信号とを比較して２値信号のクロックに変換する。
【００１８】
以上の動作により、バッファ７から出力される受信クロックのハイレベル期間が所定値より長い場合、アップダウンカウンタ２０により受信クロック毎にカウント値が１づつ加算され、デジタル／アナログ変換器２１から出力される基準電圧は上昇する。これにより、図３に示すように基準電圧がａの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。また、バッファ７から出力される受信クロックのハイレベル期間が所定値より短い場合、アップダウンカウンタ２０により受信クロック毎にカウント値が１づつ減算され、デジタル／アナログ変換器２１から出力される基準電圧は下降し、図３に示すように基準電圧がｃの方へ導かれ、クロックのＨレベル期間が長くなるようにデューティが補正される。
【００１９】
実施の形態３．
図５はこの発明の実施の形態３によるクロックのデューティ検出及び補正回路を示すものである。同図において、２２はバッファ７より出力される受信クロックを任意の微小時間ずつ遅延させ位相のずれた複数のクロックを出力するマルチ出力遅延回路、２３は後述するアップダウンカウンタ２９のカウント値に応じてマルチ遅延出力回路２２から出力される位相のずれたクロックを選択する選択回路、２４はバッファ７の出力を入力とする第１のドライバ、２５は選択回路２３の出力を入力とする第２のドライバ、２６は第１のドライバ２４の非反転出力と第２のドライバ２５の反転出力を入力とする第１の位相比較器、２７は第１のドライバ２４の反転出力と第２のドライバ２５の非反転出力を入力とする第２の位相比較器、２８は後述するアップダウンカウンタに入力される初期値、２９は第１の位相比較器の出力と初期値２８が入力されるアップダウンカウンタ、３０は第２の位相比較器の出力を入力とするチャージポンプである。
【００２０】
以下、図５に示すデューティ検出及び補正回路の動作を説明する。
バッファ７から出力される受信クロックは第１のドライバ２４およびマルチ出力遅延回路２２に入力される。第１のドライバ７は受信クロックの非反転出力および反転出力を、それぞれ第１の位相比較器２６および第２の位相比較器２７に入力する。マルチ出力遅延回路２２は受信クロックを任意の微小時間ずつ遅延させ、位相のずれた複数の受信クロックをそれぞれ出力する。選択回路２３は、後述するアップダウンカウンタ２９のカウント値に応じてマルチ出力遅延回路２２から出力された遅延クロックを選択する。選択回路２３により選択  された遅延クロックは、第２のドライバ２５に入力され、第２のドライバ２５は、遅延クロックの反転出力および非反転出力を、それぞれ第１の位相比較器２６および第２の位相比較器２７に入力する。
【００２１】
第１の位相比較器２６には、受信クロックの非反転出力、および選択回路２３により選択された遅延クロックの反転出力がそれぞれ第１および第２のドライバ２４，２５を介して入力される。ここで、第１および後述する第２の位相比較器２６、２７の一例として、パルスの立ち上がりに応答する位相比較器の一般的な構成を図６に示す。また、第１のドライバ２４から出力される受信クロックの非反転出力、および第２のドライバ２５から出力される遅延クロックの反転出力をそれぞれｆｐ１，ｆｒ１とした場合の位相差信号Ｐｕ１，Ｐｄ１の入出力タイミングの一例を図７に示す。図６に示す位相比較器によれば第１の位相比較器は、図７に示すように、受信クロックの非反転出力ｆｐ１に対する遅延クロックｆｒ１の立ち上がり位相差を検出し、その遅れ量または進み量を表す信号Ｐｕ１およびＰｄ１をそれぞれ出力する。第１の位相比較器から出力されるこれらの位相差信号Ｐｕ１，Ｐｄ１はアップダウンカウンタ２９に入力される。
【００２２】
アップダウンカウンタ２９には、電源投入と同時に任意の初期値２８が入力され、第１の位相比較器２６から入力される位相差信号Ｐｕ１，Ｐｄ１に基づいてクロックをトリガとしてカウント値に１づつ加算または減算する。アップダウンカウンタ２９のカウント値は選択回路２３に入力され、選択回路２３はこのカウント値に応じて、第１の位相比較器２６において検出される位相差が小さくなるような遅延クロックをマルチ遅延回路２２の出力から選択する。以上の動作により第１の位相比較器２６に入力される受信クロックおよびこれを反転させた信号の立ち上がりは略一致する。つまり、選択回路２３はマルチ出力遅延回路２３の出力のうち、受信クロックの立ち上がりにその立ち下がりが一致する遅延クロックを選択し出力する。
【００２３】
第２の位相比較器２７には、受信クロックの反転出力、および選択回路２３によって選択される遅延クロックの非反転出力がそれぞれ第１および第２のドライバ２４，２５を介して入力される。上述した第１の位相比較器２６の作用により、第１の位相比較器２７に入力される両者のクロック波形の立ち下がりは略一致している。第２の位相比較器は第１および第２のドライバ２４，２５から出力される受信クロックの反転出力および遅延クロックの立ち下がりを始点として受信クロックの反転出力の立ち上がりに対する遅延クロックの立ち上がりの位相を検出し、その遅れ量または進み量を表す位相差信号を出力する。ここで、受信クロックのハイレベル期間がローレベル期間より長い場合、第１のドライバ２４から出力される受信クロックの反転出力の立ち上がりが、第２のドライバ２５から出力される遅延クロックの非反転出力の立ち上がりに対して遅れ位相となり、その遅れ量を表す位相差信号が出力される。反対に、受信クロックのハイレベル期間がローレベル期間より短い場合、第１のドライバ２４から出力される受信クロックの反転出力の立ち上がりが、第２のドライバ２５から出力される遅延クロックの非反転出力の立ち上がりに対して進み位相となり、その進み量を表す位相誤差信号が出力される。
【００２４】
第２の位相比較器２７から出力されるこれらの位相差信号は、チャージポンプ３０に入力される。チャージポンプ３０はこれらの位相差信号が遅れ量である場合は正極性のパルスを出力し、進み量である場合は負極性のパルス信号を出力する。図８にチャージポンプ３０の一構成例を示す。また、第１のドライバ２４から出力される受信クロックの反転出力、および第２のドライバ２５から出力される遅延クロックの非反転出力をそれぞれｆｐ２，ｆｒ２とした場合の位相差信号Ｐｕ２，Ｐｄ２とチャージポンプ３０により出力される制御信号Ｐｏｕｔのタイミングチャートを図９に示す。
【００２５】
以上の動作により、バッファ７から出力される受信クロックのハイレベル期間がローレベル期間より長い場合、チャージポンプからは正極性のパルスが積分回路１７に入力され、このとき積分回路１７から出力される基準電圧は上昇する。これにより、図３に示すように基準電圧がａの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。また、バッファ７から出力される受信クロックのハイレベル期間がローレベル期間より短い場合、チャージポンプからは負極性のパルスが積分回路１７に入力され、このとき積分回路１７から出力される基準電圧は下降する。これにより、図３に示すように基準電圧がｃの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。
【００２６】
以上のように実施の形態３におけるクロックデューティ検出及び補正回路は、受信クロックをその立ち下がりが立ち上がりに一致するように遅延させた遅延クロックの立ち上がりと、受信クロックの立ち下がりの位相差に基づいて受信クロックのデューティの変動を検出するので、受信クロックの信号波形に歪み等が生じる場合においても正確にデューティの変動を検出し、これを補正することができる。
また、受信クロックを、その立ち上がりが立ち下がりに一致するように遅延させた遅延クロックの立ち下がりと、受信クロックの立ち上がりの位相差によっても同様にデューティの変動を検出することができる。
【００２７】
実施の形態４．
図１０はこの発明の実施の形態４によるクロックのデューティ検出及び補正回路を示すものである。同図において、３１，３２はそれぞれ第２の位相比較器から出力される位相差信号を入力とする反転回路、３３は反転回路３１及び３２により反転された位相差信号を入力とするＲＳフリップフロップである。また図１１は、第２の位相比較器２７から出力される位相差信号Ｐｕ２，Ｐｄ２と、これらを反転回路３１，３２によって反転した出力Ｐｕ２’，Ｐｄ２’が入力されるＲＳフリップフロップ３３の出力を表すタイミングチャートである。
図１１に示すように、反転回路３１，３２は第２の位相比較器２７から出力される位相差信号Ｐｕ２，Ｐｄ２を反転し出力する。ＲＳフリップフロップ３３は位相差信号Ｐｕ２が出力されたときＲＳフリップフロップをセットしてＨレベル電圧を出力し、位相差信号Ｐｄ２が出力されたときＲＳフリップフロップをリセットしてＬレベル電圧を出力する。
【００２８】
これにより、位相差信号Ｐｕ２が出力される場合、すなわちバッファ７から出力される受信クロックのハイレベル期間がローレベル期間より長い場合、ＲＳフリップフロップ３３からはＨレベル電圧が出力され、積分回路１７から出力される基準電圧は上昇する。これにより、図３に示すように基準電圧がａの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。また、位相誤差信号Ｐｄ２が出力される場合、すなわちバッファ７から出力する受信クロックのハイレベル期間がローレベル期間より短い場合、ＲＳフリップフロップ３３からはＬレベルの電圧が出力され、積分回路１７から出力される基準電圧信号は下降する。これにより、図３に示すように基準電圧がｃの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。
【００２９】
実施の形態５．
図１２はこの発明の実施の形態５によるクロックのデューティ検出及び補正回路を示すものである。同図において、３４は後述するアップダウンカウンタ３５に入力される初期値、３５は、初期値３４を初期値とし、第２の位相比較器２７から出力される位相差信号に基づいてカウント値に所定の値例えば１を加算または減算するアップダウンカウンタである。
【００３０】
アップダウンカウンタ３５には、電源投入と同時に任意の初期値３４が設定される。アップダウンカウンタ３５は、第２の位相比較器２７から位相差信号Ｐｕ２が入力される場合、つまりバッファ７から出力される受信クロックのハイレベル期間がローレベル期間より長い場合、受信クロック周期でカウント値に１づつ加算し、位相差信号Ｐｄ２が入力される場合、すなわちバッファ７から出力される受信クロックのハイレベル期間がローレベル期間より短い場合、受信クロック周期でカウント値から１づつ減算する。デジタル／アナログ変換器２１はアップダウンカウンタ３５のカウント値をアナログ量に変換した電圧を基準電圧として電圧比較器４に出力する。電圧比較器４は発振器２で発振した基準周波数の電圧信号とデジタル／アナログ変換器２１のから出力される基準電圧とを比較して２値信号のクロックに変換する。
【００３１】
以上の動作によりバッファ７から出力される受信クロックのハイレベル期間がローレベル期間より短い場合、デジタル／アナログ変換器２１から出力される基準電圧は上昇する。これにより、図３に示すように基準電圧がａの方へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。また、バッファ７から出力される受信クロックのハイレベル期間がローレベル期間より短い場合、デジタル／アナログ変換器２１から出力されるアナログの基準電圧は下降する。これにより、図３に示すように基準電圧がｃの方向へ導かれ、クロックのハイレベル期間が短くなるようにデューティが補正される。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態１によるクロックのデューティ検出及び補正回路の構成を示すブロック図である。
【図２】この発明の実施の形態１における第１及び第２のサンプルホールド回路の動作を示す図である。
【図３】この発明の実施の形態１におけるクロックのデューティの補正方法を示す図である。
【図４】この発明の実施の形態２を示すクロックのデューティ検出及び補正回路の構成を示すブロック図である。
【図５】この発明の実施の形態３を示すクロックのデューティ検出及び補正回路の構成を示すブロック図である。
【図６】この発明の実施の形態３における第１及び第２の位相比較器の一構成例を示す図である。
【図７】この発明の実施の形態３における第１及び第２の位相比較器のタイミングチャートを示す図である。
【図８】この発明の実施の形態３におけるチャージポンプの一構成例を示す図である。
【図９】この発明の実施の形態３におけるチャージポンプのタイミングチャートを示す図である。
【図１０】この発明の実施の形態４におけるクロックのデューティ検出及び補正回路の構成を示すブロック図である。
【図１１】この発明の実施の形態４におけるＲＳフリップフロップのタイミングチャートを示す図である。
【図１２】この発明の実施の形態５におけるクロックのデューティ検出及び補正回路の構成を示すブロック図である。
【図１３】従来のクロックのデューティ補正回路を示すブロック図である。
【図１４】従来におけるクロックのデューティの補正方法を示す図である。
【符号の説明】
【００３３】
２：発振器、３：可変基準電圧発生回路、４：電圧比較器、９：遅延回路、
１１：第１のサンプルホールド回路、１２：第２のサンプルホールド回路、
１３，１４：加算抵抗、１５：ローパスフィルタ、１６：電圧比較器、
１７：積分回路、１８：上下限回路、１９：初期値、
２０：アップダウンカウンタ、２１：デジタル／アナログ変換器、
２２：マルチ出力遅延回路、２３：選択回路、２４：第１のドライバ、
２５：第２のドライバ、２６：第１の位相比較器、
２７：第２の位相比較器、２８：初期値、２９：アップダウンカウンタ、
３０：チャージポンプ、３１：反転回路、３２：反転回路、
３３：ＲＳフリップフロップ、３４：初期値、
３５：アップダウンカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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