(57)【要約】【課題】半導体チップの温度分布を極力均一にする半導体装置を提供する。  【解決手段】半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を小さく、チップ周辺に向かうに従って動作しないセル密度を大きくして、チップ内の温度分布を小さくしたことを特徴とする半導体装置。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体チップ内の電力密度分布を調整することにより、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【請求項２】
半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【請求項３】
セル形状を矩形、円形状又は楕円形状とし、半導体チップ内のセル密度を調整して、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【請求項４】
チップ表面のセル形状をストライプ状とし、半導体チップ内の中心のストライプ密度を調整して、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【請求項５】
チップ表面のストライプ状のセルを縦方向に分割し、半導体チップ内のストライプの縦方向の密度を調整して、チップ内の温度分布を小さくしたことを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を調整して、チップ内の温度分布を小さくしたことを特徴とする請求項４記載の半導体装置。
【請求項７】
半導体チップ内の縦型素子において、該縦型素子の一部に電流が流れない領域を形成して電力密度を調整し、チップ内の温度分布を小さくしたことを特徴とする請求項４記載の半導体装置。
【請求項８】
半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの温度分布を均一にする半導体装置に関する。
【背景技術】
【０００２】
近年、電力変換器等に用いられる電力用半導体素子の電流密度は増加する傾向にあり、また、チップ内のジャンクション温度は増加する傾向にある。したがって、チップ内の温度制御が重要になってきている。
電力用半導体は、チップ内の素子形成領域に一様に作成されるので、素子形成領域内の電力密度はほぼ均等である。電力損失は熱に変換され、チップからの熱抽出をヒートシンクで行っており、半導体チップと雰囲気との間に存在する熱抵抗とチップの電力損失によって、ジャンクション温度が決められる。
【０００３】
このジャンクション温度は半導体素子により許容値がある。図１にプリント基板２、チップ１、ヒートシンク３の実装形態の説明図を示す。熱発生源はチップ内からほぼ均一に発生し、ヒートシンク３とプリント基板２を熱が流れる。
この場合、ヒートシンク３を使用しても、チップ内の熱源と温度の関係から、チップ内の温度分布は図１に示すように、チップ中心の温度がチップ周辺の温度より高くなる問題がある。
図２にチップ表面の温度分布簡略的に示す。チップが許容できるジャンクション温度は、この温度分布の最大値によって決められる。もし、最大ジャンクション温度を同じにして、温度分布の幅を小さくできれば許容電力量を増加できるが、チップ内の電力密度分布が一定である従来技術では困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の問題点を解決することを目的とし、半導体チップの温度分布を極力均一にする半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本願は、上記の課題を解決するために、次の発明を提案する。
その１）半導体チップ内の電力密度分布を調整することにより、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップ内で適宜選択した箇所の電力密度を小さくすることにより、温度上昇を抑制できる。したがって、チップ内の電力密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
その２）半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内で適宜選択した箇所のセル密度を小さく、チップ内の温度分布を小さくした半導体装置を提供する。セル密度と電力密度は相関があり、セル密度が大きくなると必然的に電力密度も大きくなる。したがって、このセル密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
【０００６】
その３）セル形状を矩形、円形状又は楕円形状とし、半導体チップ内で適宜選択した箇所のセル密度を調整し、チップ内の温度分布を小さくした半導体装置を提供する。これは、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その４）セル形状をストライプ状とし、半導体チップ内の半導体チップ内で適宜選択した箇所のストライプ密度を調整して、チップ内の温度分布を小さくした半導体装置を提供する。これは、上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その５）上記その４）の半導体装置において、さらにストライプ状のセルを縦方向に分割し、同様に半導体チップ内で適宜選択した箇所の密度を調整して、チップ内の温度分布を小さくしたものである。これも上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
【０００７】
その６）半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を調整してチップ内の温度分布を小さくした半導体装置に関するものである。
この場合は、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子の非動作部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その７）半導体チップ内の縦型素子において、該縦型素子の一部に電流が流れない領域を形成して、電力密度を調整する半導体装置を提供することができる。この場合も同様に、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子に電流が流れない部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その８）半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップの中心部の電力密度を小さくすることにより、温度上昇を抑制できる。
【発明の効果】
【０００８】
上記の通り、半導体チップ内の電力密度を調整し、又は素子の形状、配置、配線等を調整することにより、チップ内ジャンクション温度分布の幅を小さくすることができるという優れた効果を有する。上記の通り、チップ内の温度分布差を小さくできるので、許容電流を増加させることができる。また、チップ面積拡大による電流密度を低減することができ、かつ熱抵抗の減少により更に許容電流量を増加させることができるという著しい効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の特徴を、図に沿って具体的に説明する。なお、以下の説明は、本願発明の理解を容易にするためのものであり、これに制限されるものではない。すなわち、本願発明の技術思想に基づく変形、実施態様、他の例は、本願発明に含まれるものである。
【００１０】
本発明で提案するセル密度の調整には、(1)非素子形成領域、と(2)デッド素子、の２つがある。非素子形成領域の形成は、素子のセルを作成しない領域をチップ内に作成しその面積密度によってセル密度を調整する方法である。
一方、デッド素子の方法とは、基板上には素子を従来方法と同じようにチップ内一様に形成するが、配線の工夫によって素子が動作しないように殺す素子を形成しする方法であり、デッド素子の密度によってセル密度を調整する方法である。
【００１１】
図３と図４は、本発明の例を示す。図３はセル４の構造が六角形の素子であり、チップ中心のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくしている。セル密度と電力密度は相関があり、セル密度が大きくなると電力密度も大きくなる。チップ中心の温度とチップ周辺の温度差は従来技術のそれより小さくなる。
上記において、セル４の構造を六角形にして説明したが、円形、楕円形及び四角形、三角形状等の矩形に形成することもできる。本願発明はこれらを全て包含する。
図４は、セル４の形状がストライプ状の素子の例である。チップ中心の温度とチップ周辺の温度の差は、x方向に対しては図３と同様に小さくなり、y方向に対しては図３程の効果はない。
【００１２】
図３は、チップ内の領域を中心から周辺に向かって3種類に分けて、3種類のセル密度を形成する例であるが、セル密度を何段階に分けてもよいし、徐々にセル密度を変化させてもよく、本発明で意図するのは、セル密度を変化させて電力密度を変化させることにある。
図４の、ストライプ形状のセル４の場合は、チップの端から端まで連続したストライプのセル４に固定したものではなく、ストライプ形状のセル４を縦方向に分割してチップ上に並べることで、ストライプ形状であってもｙ方向の温度分布の差を小さくすることが出来る。
図４０に横型ストライプ形状MOSFETのストライプ縦方向のセル密度を調整した具体例を示す。さらに、図４１に横型ストライプ形状MOSFETのストライプ形状の例で、ソース電極の幅とドレイン電極の幅を調節してセル密度を調整した具体例を示す。これによって、セル密度を変化させて電力密度を変化させることが可能となる。
【００１３】
図５は、GaN-HEMT（窒化ガリウム高電子移動度トランジスタ）に本発明を適用した例である。すなわち、素子が形成されない領域を形成しその近辺の平均的な電力密度を低下させたものである。
基板には、高抵抗材料、例えばGaN、サファイヤ、SiC、Siなどを使用する。基板の上にGaN層を形成し、その上にAlGaN（アルミニウム窒化ガリウム）層を形成する。AlGaN層とGaN層はヘテロ接合され、ヘテロ界面に２次元電子ガス（２DEG）が誘起しGaN-HEMT素子の電子輸送に寄与する。
AlGaN層の上に、ショットキーコンタクト特性を持つゲート電極１１を形成する。ゲート電極１１の材料は、例えば白金＋金などである。また、AlGaN層の上にオーミックコンタクト特性を持つソース電極９とドレイン電極１０を形成する。ソース電極９とドレイン電極１０の材料は、例えばチタン＋アルミ＋ニッケル＋金、などである。
【００１４】
図６は、GaN-HEMTにデッド素子１３の形成を適用した例である。前述したように形成されたソース電極９とゲート電極１１の配線工程の工夫でデッド素子１３を作っている。
デッド素子１３のセル４は、ソース電極９をチップのドレイン端子７に電気的に接続され、セル４のゲート電極１１はチップのソース端子６に電気的に接続されるように、配線を行っている。図６の等価回路を図７に示す。ドレイン端子７に電圧を印加し、ゲート端子８の入力信号を変化させても、デッド素子１３のセル４は全く動作せず常にドレイン電極１０とソース電極９の間には電流が流れない。
【００１５】
図８は、縦型MOSFETに非素子形成領域１２を作成した例である。縦型MOSFETの代表的なプロセス工程を述べる。N型の基板の上にN型のドリフト層２６をエピ成長する。表面全体にゲート酸化膜２３用のシリコン酸化膜（SiO2）を熱酸化によって形成し、その上にゲート電極１１用のポリシリコンをスパッタによって形成する。
ゲート酸化膜２３とゲート電極１１を選択的にエッチングにて形成し、ゲート電極１１の端からゲート電極１１の中に、期待するゲート長の長さのところからゲート電極１１の端を覆って電極がない領域全てに高エネルギのイオン注入によって高濃度のp型のベース層を形成し、ゲート電極１１を、セルフアライメントを利用して、ベース層の中に選択的に高濃度のN型のソース層２４を形成する。
次に、ソース層２４とベース層表面にオーミックコンタクト特性を持つソース電極９を形成し、基盤背面にオーミックコンタクト特性を持つドレイン電極１０を形成する。図８で示す非素子形成領域１２は、上記の通りゲート領域１５の形成をしないことで実現している例である。
【００１６】
図９は、IGBT素子に本発明の非素子形成領域１２の形成を施した実施例である。IGBT素子の作成プロセスは一般的なものでよいので説明は省く。図８の実施例と同様に、ゲート領域１５を作成しないことで非素子形成領域１２を実現している例である。
図１０は、GaNへテロダイオードに本発明の非素子形成領域１２の方法を施した例である。アノード電極２０とカソード電極１９を形成しないことで、非素子形成領域１２を実現している例である。GaNへテロダイオードの作成プロセスはGaN-HEMTと同じであり、ただし、ショットキーコンタクト特性を持つ電極をアノード電極２０とし、オーミックコンタクト特性を持つ電極をカソード電極１９となっている。
【００１７】
図１１は、縦型のpnダイオードに本発明の非素子形成領域１２の方法を施した例である。従来構造ではアノード電極２０に接続されるp+層はチップ内の素子形成領域全面に一様に形成されている。図１１はP+層を形成しない領域を形成している。
高い逆電圧が印加されたときに発生するｐ＋層の端への電界集中を緩和させ、耐圧を向上させるための一般的な終端構造と同じ構造を、素子を形成しない領域に形成する。例えば、図１１に示すｐ＋のガードリングである。縦型pnダイオードの作成プロセスは一般的なものなので説明を省略する。
【００１８】
図１２は縦型のショットキーバリアダイオード（SBD）に本発明の非素子形成領域１２の方法を施した例である。図１１のpnダイオードの実施例と同じく、素子を形成しない領域に耐圧向上のための一般的な終端構造を形成する。図１２の実施例では図１１と同様にｐ＋ガードリング終端構造を例としている。
図１３は横型のpnダイオードに本発明の非素子形成領域１２の方法を施した例である。基板の上に形成されたN型のエピ層の表面に、高濃度のp型のアノード層２１と高濃度のn型層を形成し、アノード層２１とカソード層２２の表面にオーミックコンタクト特性を持つそれぞれアノード電極２０とカソード電極１９を形成しする。素子を形成しない領域のアノード層２１とアノード電極２０とアノード層２１とアノード電極２０を形成しないで、非素子形成領域１２を作成している例である。
【００１９】
図１４は、横型SBDに本発明の非素子形成領域１２の方法を施した例である。簡単に作成プロセス工程を説明する。基板の上にN型のドリフト層２６をエピ成長し、その表面に、オーミックコンタクト特性を持つカソード電極１９を形成し、次にショットキーコンタクト特性を持つアノード電極２０を形成する。素子を形成しない領域に対しアノード電極２０とカソード電極１９を形成せず非素子形成領域１２を作成している例である。
図１５は、横型MOSFETに本発明のデッド素子１３の方法を施した例である。図１５は説明図であり、作成プロセスは一般的なものなので説明を省略する。ゲート電極１１をソース端子６に電気的に接続する配線を行うことでデッド素子１３を形成している。図１５の電気的な等価回路を図１６に示す。
【００２０】
図１７は縦型MOSFETに本発明のデッド素子１３の方法を施した例である。この図１７は概略説明図であり、作成プロセスは既に説明した通りなので、再度の説明は省略する。
ゲート電極１１をソース端子６に電気的に接続する配線を行うことでデッド素子１３を形成している。図１７の電気的な等価回路を図１６に示す。
図１８は、IGBTに本発明のデッド素子１３の方法を施した例である。図１８は概略説明図であり、作成プロセスは既に説明した通りなので、再度の説明は省略する。ゲート電極１１をソース端子６に電気的に接続する配線を行うことでデッド素子１３を形成している。図１８の電気的な等価回路を図１９に示す。
【００２１】
図２０は、縦型MOSFETに本発明のデッド素子１３の方法を施した例である。図２０は概略説明図であり、作成プロセスは既に説明したので、再度の説明は省略する。ソース端子６を電気的にフローティングにするような配線を行うことでデッド素子１３を形成している。
図２０の電気的な等価回路を図２１に示す。図２０の例と同様に、ドレイン電極１０を電気的にフローティングにすることでデッド素子１３を形成することが出来る。また、ソース電極９もしくはドレイン電極１０を電気的にフローティングにしてデッド素子１３を作成する例は同様にIGBT等にも適用できる。
【００２２】
図２２と図２３は、GaNへテロダイオードに本発明のデッド素子１３の方法を施した実施例である。図２２は、カソード電極１９をアノード端子１７に、図２３は、アノード電極２０のカソード端子１８に電気的に接続するように配線をすることでデッド素子１３を形成する例である。
図２２は、アノード電極１７の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層３３を形成する。図２３は、カソード電極１８の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層３３を形成する。
図２４は横型pnダイオードに本発明のデッド素子１３の方法を施した例である。カソード電極１９をアノード端子１７に電気的に接続するように配線をすることでデッド素子１３を形成する例である。同様にアノード電極２０をカソード端子１８に電気的に接続するように配線をすることでもデッド素子１３を形成することができる。P+基板を使用し、アノード電極の下に、半導体表面からP+基板表面までの間に横方向の電気的絶縁を行うためのアイソレーション層３３を形成する。
【００２３】
図２５は、横型SBDに本発明のデッド素子１３の方法を施した実施例である。カソード電極１９をアノード端子１７に電気的に接続するように配線をすることでデッド素子１３を形成する例である。同様にアノード電極２０をカソード端子１８に電気的に接続するように配線をすることでもデッド素子１３を形成することができる。P+基板を使用し、カソード電極の下に、半導体表面からP+基板表面までの間に横方向の電気的絶縁を行うためのアイソレーション層３３を形成する。
図２２〜図２５のアイソレーション層３３は、例えば、トレンチ構造の酸化膜やエッチングによって除去した溝である。
図２６は、図２４と図２５で示した横型ダイオード素子の等価回路である。図２７は横型ダイオードのアノード電極２０をカソード端子１８に電気的に接続するように配線した例の等価回路である。
【００２４】
図２８と図２９は、GaNへテロダイオードに本発明のデッド素子１３形成の方法を施した例であり、それぞれ、カソード電極１９を電気的にフローティングした例とアノード電極２０を電気的にフローティングにした例である。同様に、横型pnダイオードと横型SBDにも、この方法は適用可能である。図３０に図２８の等価回路を示し、図３１に図２９の等価回路を示す。
【００２５】
図３２は、デッド領域を縦型のPiNダイオードに適用した例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。P+N-N+ダイオードの場合はこの半導体層はp型半導体であり、n+p-n+ダイオードの場合はn型半導体である。電流が流れない領域が増加するので電流密度が低減される。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層２６のエピ層成長を繰り返し作成する。
【００２６】
図３３は、デッド領域を縦型のSBDに適用した例である。デッド領域は、半導体層もしくは酸化膜などの電流が流れない層である。半導体層の場合はn-ドリフト層２６のダイオードの場合はｐ型半導体であり、ｐ−ドリフト層２６のダイオードの場合はｎ型半導体である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成は図３３の例と同じである。
図３４は、図３２のデッド領域をpn接合からドリフト層２６の途中までの領域に形成した例である。図３４は図３２に比べデッド領域の深さが浅いため、プロセスコストの低減が可能である。
【００２７】
図３５は、図３３のデッド領域をエッチングによって形成した例である。電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。
図３６は、デッド領域をドリフト層２６内部に島状に形成したPiNダイオードの実施例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。P+N-N+ダイオードの場合はこの半導体層はp型半導体であり、n+p-n+ダイオードの場合はn型半導体である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層２６のエピ層成長を繰り返し作成する。
【００２８】
図３８は、デッド領域を縦型MOSFETに適用した実施例である。デッド領域はゲートの下に形成する例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。N-ドリフト層２６の場合はこの半導体層はp型半導体であり、p-ドリフト層２６の場合はn型半導体である。電流が流れない領域が増加するので電流密度が低減される。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層２６のエピ層成長を繰り返し作成する。図３７は、図３６の島状のデッド領域を縦方向に複数個形成した例である。図３９は図３８の実施例のデッド領域を形成する場所をp+ベース層の下に形成した例である。
上記本発明の例として、主としてSiとGaNの半導体材料を用いて説明しているが、これらの材料に限定されることはなく、SiC、GaN、ダイヤモンドなどの全半導体材料を用いた素子に適応できるものである。
【産業上の利用可能性】
【００２９】
本発明は、半導体チップ内の電力密度を調整し、又は素子の形状、配置、配線等を調整することにより、チップ中心の電力密度を小さくすると共に、チップ周辺に向かうに従って電力密度を大きくすることにより、チップ内ジャンクション温度分布の幅を小さくすることができるという優れた効果を有する。
このように、チップ内の温度分布差を小さくできるので、許容電力を増加させることができる。また、チップ面積拡大による電力密度を低減することができ、かつ熱抵抗の減少により更に許容電力量を増加させることができるという著しい効果があるので、特に電力変換器に使用される電力用半導体素子等に有用である。
【図面の簡単な説明】
【００３０】
【図１】半導体チップとヒートシンクとプリント基板の実装形態の説明図である。
【図２】従来のチップ内温度分布の説明図である。
【図３】本発明の例であるチップ内セル密度と温度分布の説明図（6角形セル）である。
【図４】本発明の例であるチップ内セル密度と温度分布の説明図（ストライプ形状セル）である。
【図５】GaN-HEMT素子に非素子形成領域を形成した例の説明図である。
【図６】GaN-HEMT素子にデッド素子を形成した例の説明図である。
【図７】図６の等価回路の説明図である。
【図８】縦型MOSFET素子に非素子形成領域を形成した例の説明図である。
【図９】IGBT素子に非素子形成領域を形成した例の説明図である。
【図１０】GaNへテロダイオード素子に非素子形成領域を形成した例の説明図である。
【図１１】縦型pnダイオード素子に非素子形成領域を形成した例の説明図である。
【図１２】縦型SBD素子に非素子形成領域を形成した例の説明図である。
【図１３】横型pnダイオード素子に非素子形成領域を形成した例の説明図である。
【図１４】横型SBD素子に非素子形成領域を形成した例の説明図である。
【図１５】横型MOSFET素子にデッド素子を形成した例（ゲート電極とソース電極を接続）の説明図である。
【図１６】図１５の等価回路の説明図である。
【図１７】縦型MOSFET素子にデッド素子を形成した例（ゲート電極とソース電極を接続）の説明図である。
【図１８】IGBT素子にデッド素子を形成した例（ゲート電極とソース電極を接続）の説明図である。
【図１９】図１８の等価回路の説明図である。
【図２０】縦型MOSFET素子にデッド素子を形成した例（ソース電極をフローティング）の説明図である。
【図２１】図２０の等価回路の説明図である。
【図２２】GaNへテロダイオード素子にデッド素子を形成した例（カソード電極をアノード端子に接続）の説明図である。
【図２３】GaNへテロダイオード素子にデッド素子を形成した例（アノード電極をカソード端子に接続）の説明図である。
【図２４】横型pnダイオード素子にデッド素子を形成した例（カソード電極をアノード端子に接続）の説明図である。
【図２５】横型SBD素子にデッド素子を形成した例（カソード電極をアノード端子に接続）の説明図である。
【図２６】図２２と図２４の等価回路の説明図である。
【図２７】図２３と図２５の等価回路の説明図である。
【図２８】GaNへテロダイオード素子にデッド素子を形成した例（カソード電極をフローティング）の説明図である。
【図２９】GaNへテロダイオード素子にデッド素子を形成した例（アノード電極をフローティング）の説明図である。
【図３０】図２８の等価回路の説明図である。
【図３１】図２９の等価回路の説明図である。
【図３２】電流が流れない領域を形成したPiNダイオードの例の説明図である。
【図３３】電流が流れない領域を形成したSBDダイオードの例の説明図である。
【図３４】電流が流れない領域を形成したPiNダイオードの例の説明図である。
【図３５】電流が流れない領域を形成したPiNダイオードの例の説明図である。
【図３６】電流が流れない領域をドリフト層内部に形成したPiNダイオードの例の説明図である。
【図３７】電流が流れない領域をドリフト層内部に形成したPiNダイオードの例の説明図である。
【図３８】電流が流れない領域を形成したMOSFETの例の説明図である。
【図３９】電流が流れない領域を形成したMOSFETの例の説明図である。
【図４０】横型ストライプ形状MOSFETのストライプ縦方向のセル密度を調整した説明図である。
【図４１】横型ストライプ形状MOSFETのストライプ形状の例で、ソース電極の幅とドレイン電極の幅を調節してセル密度を調整した説明図である。
【符号の説明】
【００３１】
１：半導体チップ
２：プリント基板
２´：基板
３：ヒートシンク
４：セル
５：セルが存在しない領域
６：ソース端子
７：ドレイン端子
８：ゲート端子
９：ソース電極
１０：ドレイン電極
１１：ゲート電極
１２：非素子形成領域
１３：デッド素子・デッド領域
１４：アライブ素子
１５：ゲート領域
１６：Ｐベース領域
１７：アノード端子
１８：カソード端子
１９：カソード電極
２０：アノード電極
２１：アノード層
２２：カソード層
２３：ゲート酸化膜
２４：ソース層
２５：Ｐベース層
２６：ドリフト層
２７：Ｎベース層
２８：ショットキー電極
２９：アノード
３０：カソード
３１：Ｎ＋ソース層
３２：Ｐ＋ベース層
３３：アイソレーション層
３４：ドレイン層
【図１】
2007027440.tif 000003
【図２】
2007027440.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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