(57)【要約】【課題】ネガティブワードライン方式を採用する半導体記憶装置において、低消費電力化を図るとともにチップのサイズダウン化を可能とすることを課題とする。【解決手段】本発明の一実施形態に係る半導体記憶装置は、半導体基板上に形成された電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイ１０と、前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線１４と、前記メモリセルユニットの一端に接続されたビット線１７と、前記メモリセルユニットの他端に接続されたソース線とを有する半導体記憶装置であって、ワード線ドライバ１５を介して前記ワード線１４に接続され、且つ前記複数のメモリセルの制御ゲートに接続される電位生成回路１９と、前記電位生成回路１９で生成された内部電圧を供給するためのキャパシタ２０を有することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する半導体記憶装置であって、
ワード線ドライバを介して前記ワード線に接続され、且つ、前記複数のメモリセルの制御ゲートに接続される電位生成回路と、
前記電位生成回路で生成された内部電圧を供給するためのキャパシタを有する半導体記憶装置。
【請求項２】
半導体基板上に形成された電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する半導体記憶装置であって、
ワード線ドライバを介して前記ワード線に接続され、且つ、前記複数のメモリセルの制御ゲートに接続される電位生成回路を有し、
前記メモリセルと半導体基板のＰウェルとの間の寄生容量をキャパシタとして用いることを特徴とする半導体記憶装置。
【請求項３】
前記電位生成回路は、メモリセルトランジスタのオフ時に制御ゲートに所定の負の電位を提供し、且つ、メモリセルトランジスタに所定の負の基板バイアス電位を提供することを特徴とする請求項１および請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルトランジスタのオフ時にゲート部に提供される前記所定の負の電圧と、前記メモリセルトランジスタに提供される前記所定の負の基板バイアス電位とが同一の電圧であることを特徴とする請求項１および請求項２に記載の半導体記憶装置。
【請求項５】
前記電位生成回路で生成された内部電圧は、前記キャパシタにより安定的に供給されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセルトランジスタに基板バイアス電位を負荷し、且つ、ネガティブワードライン方式を採用する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、メモリセルトランジスタに対して基板バイアス電位ＶＢＢを加えることで、欠陥等を有する信頼性の低いメモリセルのスクリーニングを行っており、このために、基板バイアス発生回路ＶＢＢＧを設けている。また隣接するビットラインからの影響を避けるために閾値電圧Ｖｔｈを高めに設定することも行っている。
更に近年、ネガティブワードライン方式を採用し、メモリセルトランジスタのオフ時に、ゲート部に負の電位（内部電圧ＶＮＮ）を加えることでメモリセルトランジスタのＧａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ電流(ＧＩＤＬ電流)と呼ばれるＰＮ接合の接合リーク電流の発生を防止している。このため内部電圧発生回路ＶＮＮＧを設けている。
【０００３】
従って、このような対策を同時に実施しようとした場合、基板バイアス発生回路ＶＢＢＧと内部電圧発生回路ＶＮＮＧをそれぞれ独立して設けることが必要となり、チップのダウンサイズ化に逆行する。
【０００４】
また、低消費電力が要求されるＬＰＳＤＲＡＭ（ロー・パワー・シンクロナス・ダイナミック・ランダム・アクセス・メモリ）やＰＳＲＡＭ（プログラム・スタティック・ランダム・アクセス・メモリ）においては、スタンドバイ時の電流を低く抑える要求が強いためスタンドバイ電流が増加するネガティブワードライン方式の採用は見送られてきている。
【０００５】
【特許文献１】特開平５−１８１９８３号文献
【特許文献２】特開平９−２０１０４０号文献
【特許文献３】特開平１１−３０６７５６号文献
【特許文献４】特開２０００−３５７９６２号文献
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決するために、ネガティブワードライン方式を採用する半導体記憶装置のチップのサイズダウンを可能とするとともに、特に低消費電力型のＬＰＳＤＲＡＭやＰＳＲＡＭにおいても、ネガティブワードライン方式の採用が可能となる低消費電力化を可能とすることを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明の一実施形態に係る半導体記憶装置においては、半導体基板上に形成された電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、前記メモリセルユニットの一端に接続されたビット線と、前記メモリセルユニットの他端に接続されたソース線と、を有する半導体記憶装置であって、ワード線ドライバを介して前記ワード線に接続され、且つ、前記複数のメモリセルの制御ゲートに接続される電位生成回路と、前記電位生成回路で生成された内部電圧を供給するためのキャパシタを有することを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態においては、ネガティブワードライン方式を採用する半導体記憶装置のチップのサイズダウンを可能とするとともに、特に低消費電力型のＬＰＳＤＲＡＭやＰＳＲＡＭにおいても、ネガティブワードライン方式の採用が可能となる低消費電力化が達成される。
【０００９】
また、本発明の一実施形態においては、ネガティブワードライン方式を採用した場合に必要となるＶＮＮ電位を安定的に供給するためのＶＮＮ安定化キャパシタを撤去して、チップのサイズダウン化を可能とする半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例に係る半導体記憶装置の製造方法について、図面を参照しながら詳細に説明する。なお、実施例においては、本発明の半導体記憶装置の例を示しており、本発明の半導体記憶装置は、それら実施例に限定されるわけではない。また、この説明においては、全図にわたり共通の部分には共通の符号を付す。
【００１１】
メモリセルは、低電圧になるにつれ読み出し書き込みの速度が低下する。そこで、低消費電力化を図るため、メモリセルトランジスタの閾値電圧を低く設定して速度低下を補うことが行われる。このため、より深い基板バイアスを印加し、スタンドバイ時とアクティブ時で閾値電圧を大きく変化させる対策が採られる。しかし、深い基板バイアスの印加はＭＯＳトランジスタのドレイン・ウェル間あるいはウェル・ウェル間等に大きな電位差を生じさせることによりｐｎ接合の多くの接合リークを生じさせる。特にゲート絶縁膜の薄いＭＯＳトランジスタにおいては、ある程度深い基板バイアスを印加してしまうとそれ以上深い基板バイアスを印加してもリーク電流は低減されず、むしろ、Ｇａｔｅ-Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ電流（ＧＩＤＬ電流）と呼ばれるｐｎ接合のリーク電流が流れることにより却ってリーク電流が増大し、スタンドバイ時における消費電力が増大するおそれがある。
【００１２】
このようなＧＩＤＬ電流対策としてネガティブワードライン方式が採用されている。この方式はワード線の非選択レベルを所定の負の電位として、メモリセルのアドレス選択ＭＯＳＦＥＴを完全なオフ状態とすることで、メモリセルのリーク電流を減らし、ＤＲＡＭ等の低消費電力化を図る方式である。また、この方法によれば、メモリセルトランジスタのオフ時に、マイナスの電位が負荷されるため、閾値電圧を低く設定しても遮断が十分となり、リフレッシュ特性の改善ができるため、メモリセルトランジスタのオン時に電流を多く得られる。従って、閾値電圧を低く設定できることと相俟って、メモリセルトランジスタの読み出し書き込み速度を高速化できる。
【００１３】
この所定の負の電圧は、チップ内部に設けられた内部電圧発生回路（以下、ＶＮＮ回路という。）から供給される。
【００１４】
以上述べたように、省電力化を図る一方でメモリセルの速度低下を抑制するためには、負の基板バイアス電位ＶＢＢを負荷する対策と同時にネガティブワードライン方式を採用することが必要となる。
【００１５】
しかし、上述したように、特に低消費電力型のＬＰＳＤＲＡＭやＰＳＲＡＭにおいては、消費電力の関係からネガティブワードライン方式を採用するのが見送られている。本発明はかかる低消費電力型の半導体においてもメモリセルの速度低下を抑制しながらネガティブワードライン方式の採用を可能とし、ＧＩＤＬ電流の発生を防止することを目的としてなされたものである。
【００１６】
本発明の一実施形態に係る半導体記憶装置を図１に示す。図１は、ネガティブワードライン方式を採用した、本発明の一実施形態に係る半導体記憶装置の等価回路図である。前記半導体記憶装置はネガティブワードライン方式を採用している。
【００１７】
図１に示すように、本発明の一実施形態に係る半導体記憶装置は、メモリセルアレイ１０内部に複数のメモリセルトランジスタＭＴ１１を有し、各メモリセルトランジスタＭＴ１１は、ゲートトランジスタ１２とキャパシタ１３を備える。前記複数のメモリセルトランジスタＭＴ１１のゲートトランジスタ１２は、一端がワード線ＷＬ０〜ＷＬｎ１４に電気的に接続され、他端がビット線ＢＬ０〜ＢＬｎに接続されている。ワード線１４を制御するワード線ドライバ１５は、複数のトランスファーゲートトランジスタ１６から構成される。
【００１８】
メモリセルトランジスタＭＴ１１の構成を、図３を基に詳述する。図３は、ネガティブワードライン方式を採用した、本発明の一実施形態に係る半導体記憶装置のメモリセルの概略を表す等価回路図である。図３において例示的に示すメモリセルトランジスタＭＴ１及びＭＴ２（１１）がそれぞれワード線１及びワード線２（１４）に接続され、ドレインは、ビット線１７に接続されている。一方ソースはキャパシタ１３を介してソース線に接続されている。
【００１９】
本発明の一実施形態に係る半導体記憶装置は、電位生成回路１９を有することを特徴とする。前記電位生成回路１９は、基板バイアス電圧ＶＢＢを提供するＶＢＢ回路の機能と、内部電圧ＶＮＮを提供するＶＮＮ回路の機能とを統合し、一つの回路で、基板バイアス電圧ＶＢＢに相当し、且つ内部電圧ＶＮＮに相当する電圧（以下、電位生成回路電圧という。）を提供する。
【００２０】
この電位生成回路１９とワード線ドライバ１５の間には、電位生成回路１９からの電位生成回路電圧を安定的に供給するための安定化キャパシタ２０が設けられている。
【００２１】
前記のような構成による本発明の一実施形態に係る半導体記憶装置に対して、従来の半導体記憶装置において、ネガティブワードライン方式を採用し、且つ、メモリセルトランジスタに基板バイアスＶＢＢを供給するためのＶＢＢ回路を設けた場合について説明する。
【００２２】
ネガティブワードライン方式を採用し、且つ、メモリセルトランジスタに基板バイアスＶＢＢを供給するためのＶＢＢ回路を有する従来の半導体記憶装置においては、メモリセルアレイ内部に複数のメモリセルトランジスタＭＴを有し、前記複数のメモリセルトランジスタＭＴが、一端がワード線に、他端がビット線に接続され、ワード線を制御するワード線ドライバを有する点は同様であるが、基板バイアスＶＢＢを提供するＶＢＢ回路と内部電圧ＶＮＮを提供するＶＮＮ回路がそれぞれ設けられ、それぞれの回路が所定の負の電圧を提供している点で、本発明の一実施形態に係る半導体記憶装置と異なる。
【００２３】
一般的に、ＶＢＢ回路は内部に基板に接続し実際の基板電位をモニタする基板モニタ回路と、基板モニタ回路のモニタ出力が入力されて所定の周波数の信号を発信するオシレータ回路と、オシレータ回路の発信信号であるオシレータ信号が入力されて基板バイアスＶＢＢを出力するチャージポンプ回路とを有している。この基板モニタ回路には常時３〜５μＡの電流が供給され、基板電位をモニタしている。ＶＢＢ回路は所定の負の基板バイアス電圧ＶＢＢを各メモリセルトランジスタの制御電極に提供し閾値を制御している。なお、前記ＶＢＢ回路の構成例は一例であって、必ずしもこの構成例に限定されるわけではない。
【００２４】
一方、一般的なＶＮＮ回路には、動作電源として電源電圧ＶＣＣ及び接地電位ＶＳＳが供給される。通常ＶＮＮ回路は比較的大きな供給能力を有し且つ選択的に動作状態とされる第１のチャージポンプ回路と、比較的小さな供給能力を有しかつ定常的に動作状態とされる第２のチャージポンプ回路の２個のチャージポンプ回路とＶＮＮモニタ回路を有する。
【００２５】
ここで、ＶＮＮ回路の概略構成について、図５を参照して説明する。図５は、ＶＮＮ回路内のチャージポンプ回路の原理図及び電圧推移図である。図５には、例示的にパルス発生回路２１とＶＮＮ回路１９中の一つのチャージポンプ回路２２とＶＮＮモニタ回路２３を示している。ＶＮＮモニタ回路２３は、２個のチャージポンプ回路の出力状況を受け、第１のチャージポンプ回路に前記出力状況を伝達する出力信号を発信する。そして各チャージポンプ回路２２には所定の周波数のパルス信号を生成するパルス発生回路２１と前記パルス信号を受けるキャパシタ（図示せず）とが接続される。また、半導体記憶装置は電源投入時において電源電圧ＶＣＣ等の電位が所定値に達したことを識別するためのパワーアップ検出回路を備えている。ＶＮＮモニタ回路は、前記パワーアップ検出回路からのパワーアップ検出信号及び第１及び第２のチャージポンプ回路の出力状況をモニタし、第１のチャージポンプ回路に前記出力状況を伝達する出力信号を発信することで内部電圧ＶＮＮの電位を切替えている。なお、前記ＶＮＮ回路の構成例は一例であって、必ずしもこの構成例に限定されるわけではない。
【００２６】
上述したように、ＶＢＢ回路とＶＮＮ回路はともにチャージポンプ回路を使用している。また、ＶＢＢ回路はメモリセルトランジスタＭＴのスタンドバイ時に、Ｎ型トランジスタのバックゲート基板に閾値を制御するための負の電位（基盤バイアス電位ＶＢＢ）を与え、ＶＮＮ回路はＧＩＤＬ電流を防止するためにメモリセルトランジスタＭＴのオフ時に、ゲート部に−０．３Ｖ〜-０．５Ｖ程度の負の電位（内部電圧ＶＮＮ）を与えている。即ち、いずれも所定の負の電位を与えるチャージポンプ回路である。このため両者の機能を統合し、図１に示す一つの電位生成回路１９にて所定の電圧を供給することが可能となる。
【００２７】
電位生成回路１９を採用した場合の、メモリセルトランジスタに負荷される電圧について図３を基に説明する。図３において、メモリセルトランジスタＭＴ１およびＭＴ２（１１）のゲートトランジスタ１２には、スタンバイ時に基板バイアス電圧ＶＢＢの代わりに電位生成回路１９からの所定の負の電圧が提供され閾値を制御する。一方、メモリセルトランジスタＭＴ１１のオフ時には、電位生成回路１９からワード線１およびワード線２（１４）を介して、ゲートトランジスタ１２に内部電圧ＶＮＮの代わりに電位生成回路１９からの所定の負の電圧が提供される。このように電圧が付加されることにより、従来のように、ＶＢＢ回路から基板バイアス電位ＶＢＢを負荷し、これとは別にＶＮＮ回路からの内部電圧ＶＮＮを負荷することが不要となる。
【００２８】
ＶＢＢ機能とＶＮＮ機能を統合化し、電位生成回路１９で所定の負の電圧を提供することで、実質的な面積として、従来必要であったＶＢＢ回路とＶＮＮ回路のうちの一つの面積が不要となるため、チップサイズの面積の削減に貢献できる。例えば、１１０ｎｍデザインの製品においては、ＶＢＢ回路は通常２個使われているため、約８０μｍ×５００μｍ×２＝８０，０００μｍ２の面積削減が可能となり、チップサイズの大幅なサイズダウンが可能となる。
【００２９】
更に、上述したようにＶＢＢ回路の基板モニタ回路には常時３〜５μＡの電流が供給され基板電位をモニタしている。即ち、ＶＢＢ回路は、常時３〜５μＡの回路貫通電流を垂れ流していることになる。本発明の一実施形態によれば、通常２個使用されているＶＢＢ回路を電位生成回路１９に統合できるため、スタンドバイ時において２個分で約１０μＡの電流を削減できる。一般的な６４Ｍサイズのチップにおいては、通常１００μＡの電流が消費されているため、本発明の一実施形態によれば、スタンドバイ時に約１０％の省電力化が可能となる。これによって、低消費電力型のＬＰＳＤＲＡＭやＰＳＲＡＭにおいてもネガティブワードライン方式の採用が可能となる。
【実施例１】
【００３０】
本発明の第２の実施形態に係る半導体記憶装置は、基板バイアス電圧ＶＢＢを提供するＶＢＢ回路の機能と、内部電圧ＶＮＮを提供するＶＮＮ回路の機能とを統合し、一つの回路で、基板バイアス電圧ＶＢＢに相当し、且つ内部電圧ＶＮＮに相当する電圧である電位生成回路電圧を提供する電位生成回路を有するするとともに、安定化キャパシタをメモリセルのキャパシタで代替することを特徴とする。
【００３１】
図２に、ネガティブワードライン方式を採用した本発明の第２の実施形態に係る半導体記憶装置の等価回路図を示す。図２に示すように、本発明の一実施形態に係る半導体記憶装置は、メモリセルアレイ１０内部にゲートトランジスタ１２とキャパシタ１３を備える複数のメモリセルトランジスタＭＴ１１を有する。各メモリセルトランジスタＭＴ１１は、制御電極がワード線ＷＬ０〜ＷＬｎ１４に電気的に接続され、ドレインがビット線ＢＬ０〜ＢＬｎに接続されている。ワード線１４を制御するワード線ドライバ１５は、複数のトランスファーゲートトランジスタ１６から構成される。
【００３２】
本発明の一実施形態に係る半導体記憶装置は、電位生成回路１９を有している。上述のように、前記電位生成回路１９は、一つの回路で、基板バイアス電圧ＶＢＢに相当し、且つ内部電圧ＶＮＮに相当する電圧である電位生成回路電圧を提供する。
【００３３】
これによって、図２において配線等は省略しているが、各メモリセルトランジスタ１１の制御電極には、基板バイアス電位ＶＢＢの代わりに電位生成回路１９からの所定の負の電圧である電位生成回路電圧が提供され閾値を制御する。    
【００３４】
この電位生成回路１９とワード線ドライバ１５の間には、図１に示した電位生成回路電圧を安定的に供給するための安定化キャパシタ２０は設けられていない。即ち、図１で示した電位生成回路１９とワード線ドライバ１５の間に設置されていた安定化キャパシタ２０が撤去されていることを特徴とする。
【００３５】
従来、ＶＮＮ回路を採用した場合、前記ＶＮＮ回路は内部にチャージポンプ回路を有するため、全てのワードラインに対して−０．３Ｖ〜−０．５Ｖ程度の所定の負の電圧を安定して供給するためにＶＮＮ安定化キャパシタが必要であった。このＶＮＮ安定化キャパシタは、チップ内部で相当の面積を占め、例えば、２５６ＭのＳＤＲＡＭにおいては２２０，０００μｍ２となっている。
【００３６】
ＶＮＮ安定化キャパシタが必要な理由は、ＶＮＮ回路がチャージポンプ回路を使用しているために一定の周期で充電を要しＶＮＮ対応遅れが生じること、及び電源線の寄生抵抗、容量等の影響で配線遅延が発生し、やはりＶＮＮ対応遅れが生じることによる。
【００３７】
前記の対応の遅れを、説明上図５に示したＶＮＮ回路の電圧推移図の例によって説明する。図５に示しように、チャージポンプ回路２２のノードＡの電位はリング周期２０ｎＳ〜４０ｎＳの周期で電位が充電されるため、周期的に駆動電圧ＶＣＣが所定の電圧からＧＮＤ（０Ｖ）に変化する。一方、ノードＢは接地電位ＶＳＳとＭＯＳＦＥＴａを介して接続され、ＶＮＮ設定電位はノードＢとＭＯＳＦＥＴｂを介して接続されることから、電位がゆっくり変化する。これがＶＮＮ対応遅れである。
【００３８】
図１及び図２には図示していないが、本発明の一実施形態に係る半導体記憶装置の電位生成回路１９は、ＶＢＢ回路やＶＮＮ回路と同様に所定の負の電圧を供給するために、その内部に図５に示したチャージポンプ回路２２と同様のチャージポンプ回路を備えている。従って、一定周期で電位を充電することにより、いわゆるＶＮＮ対応遅れと同様の遅れが発生する。更に電源線の寄生抵抗、容量等の影響で配線遅延が発生し、やはりＶＮＮ対応遅れと同様の遅れが発生する。また、図１及び図２に示すとおり、電源線の寄生抵抗、容量等の影響で配線遅延が発生することは、電位生成回路１９も電源線を使用する以上、ＶＮＮ回路と同様である。以上の理由により、前記のＶＮＮ対応遅れと同様の遅れに対処して安定的な電位を供給するために図１で示した安定化キャパシタ２０が必要となる。前記安定化キャパシタ２０は、チップ内部で相当の面積を占め、例えば、２５６ＭのＳＤＲＡＭにおいては２２０，０００μｍ２となっている。
【００３９】
ところで、図３に例示的に示すように、メモリセルアレイ内のメモリセルトランジスタＭＴ１及びＭＴ２（１１）のゲートトランジスタ１２は、制御電極がワード線１４に電気的に接続され、ドレインがビット線１７に接続され、ソースがキャパシタ１３を介してソース線（図示せず）に接続されている。
【００４０】
図４は、トレンチタイプＤＲＡＭのメモリセルの断面図であるが、図４に示すように、このメモリセルのキャパシタ１３は、半導体基板のＰウェル３０に深く埋め込まれた埋め込みポリシリコン３１からなっている。
【００４１】
本発明の一実施形態に係る半導体記憶装置においては、図１および図２に示すように、基板バイアス電位ＶＢＢを提供するＶＢＢ回路の機能と、内部電圧ＶＮＮを提供するＶＮＮ回路の機能が一つの電位生成回路１９によって統合され、基板バイアス電位ＶＢＢに相当し、且つ内部電圧ＶＮＮに相当する電位生成回路電圧として提供される。従って、従来ＶＢＢ回路により、スタンドバイ時にゲートトランジスタ１２に負荷されていた基板バイアス電位ＶＢＢは、電位生成回路１９からの電位生成回路電圧に代替されることになる。
【００４２】
即ち、電位生成回路１９から、直接ゲートトランジスタ１２に電位生成回路電圧が提供されるため、図５に示すメモリセルトランジスタＭＴ１及びＭＴ２（１１）内のＰウェル３０内に埋め込まれたキャパシタ１３と繋がるＰウェル３０の膨大な寄生容量を、ＶＮＮ電位の安定化のために利用することが可能となるのである。
【００４３】
このメモリセルトランジスタのキャパシタを利用したことによって、巨大な面積を要する安定化キャパシタを撤去して、更なるチップのダウンサイズ化が可能となる。
【００４４】
安定化キャパシタは、チップ内部で相当の面積を占め、例えば、２５６ＭのＳＤＲＡＭにおいては２２０，０００μｍ２となっていることから、前記安定化キャパシタを撤去することにより、チップのサイズダウンが可能となる。電位生成回路の採用による面積削減効果８０，０００μｍ２と相俟って３００，０００μｍ２の飛躍的なチップのサイズダウンが可能となる。
【００４５】
また、この空きスペースは巨大であるため、自己診断テスト回路等を搭載することが可能となる。前記自己診断テスト回路等を搭載した場合にはテスト時間等の工程を削減することができ、製品コストの引き下げに寄与することもできる。
【図面の簡単な説明】
【００４６】
【図１】は、ネガティブワードライン方式を採用した、本発明の一実施形態に係る半導体記憶装置の等価回路図である。
【図２】は、ネガティブワードライン方式を採用した、本発明の第２の実施形態に係る半導体記憶装置の等価回路図である。
【図３】は、ネガティブワードライン方式を採用した、本発明の一実施形態に係る半導体記憶装置のメモリセルの概略を表す等価回路図である。
【図４】は、トレンチタイプＤＲＡＭのメモリセルの断面図である。
【図５】は、ＶＮＮチャージポンプ回路の原理図及び電圧推移図である。
【符号の説明】
【００４７】
メモリセルアレイ：１０
メモリセルトランジスタ：１１
ゲートトランジスタ：１２
キャパシタ：１３
ワード線：１４
ワード線ドライバ：１５
トランスファーゲートトランジスタ：１６
ビット線：１７
電位生成回路：１９
ＶＮＮ安定化キャパシタ：２０
パルス発生回路：２１
チャージポンプ回路：２２
ＶＮＮモニタ回路：２３
Pウェル：３０
埋め込みポリシリコン：３１
素子分離ＳＴＩ：３４
ポロシリコン：３５
ＷＳｉ:３６
キャップＳｉＮ:３７
スペーサーＳｉＮ:３８
バリアＳｉＮ:３９
ビット線コンタクト：４０
【図１】
2007280561.tif 000003
【図２】
2007280561.tif 000004
【図３】
2007280561.tif 000005
【図４】
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【図５】
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