(57)【要約】【課題】従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。【解決手段】半導体試験装置１００は、被試験メモリＤＵＴのロウアドレスおよびカラムアドレスを決定するアドレス決定部ＡＬＰＧと、アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部ＰＤＳと、被試験メモリからの出力信号を期待値データと比較する比較部ＬＣと、比較部による比較結果に基づいて、メモリセルが良品であると判断された場合には比較結果を格納せず、メモリセルが不良であると判断された場合に該不良メモリセルの比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタ２１、２２とを備えている。【選択図】図１
2007280546.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、
前記アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部と、
前記被試験メモリからの出力信号を期待値データと比較する比較部と、
前記比較部による比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタとを備えた半導体試験装置。
【請求項２】
前記メモリセルの不良数をカウントする加算器と、
前記メモリセルの不良数が所定値を超えた場合にマスク信号を活性化するマスク信号生成部とをさらに備え、
前記比較部は、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、一定の論理値を出力することを特徴とする請求項1に記載の半導体試験装置。
【請求項３】
前記レジスタに格納された前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体試験装置。
【請求項４】
前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記レジスタへロードするフェイル情報メモリをさらに備えたことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体試験装置。
【請求項５】
被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記被試験メモリへ試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、不良メモリセルの情報を格納するレジスタとを備えた半導体試験装置を用いた半導体装置の試験方法であって、
前記アドレス決定部が前記被試験メモリのロウアドレスおよびカラムアドレスを決定するステップと、
前記試験信号生成部が前記ロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与えるステップと、
前記比較部が前記メモリセルに試験信号を与えた結果として出力される信号を期待値データと比較するステップと、
前記比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に、前記レジスタへ該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するステップとを具備する半導体装置の試験方法。
【請求項６】
前記半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えたことを示すマスク信号を活性化するマスク信号生成部とをさらに備え、
前記メモリセルが不良であると判断された場合に、前記加算器が前記メモリセルの不良数をカウントするステップと、
前記メモリセルの不良数が所定値を超えた場合に、前記マスク信号生成部が前記マスク信号を活性化するステップと、
前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、前記比較結果の格納ステップを停止するステップを具備することを特徴とする請求項５に記載の半導体装置の試験方法。
【請求項７】
前記半導体試験装置は、前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備え、
或るロウアドレスで特定される全メモリセルの試験の終了後、前記レジスタ内に格納されている前記比較結果および前記カラムアドレスを前記フェイル情報メモリへ格納するステップをさらに具備したことを特徴とする請求項５または請求項６に記載の半導体装置の試験方法。
【請求項８】
前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記フェイル情報メモリから前記レジスタへロードするステップをさらに具備することを特徴とする請求項７に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置および半導体装置の試験方法に係り、例えば、ＮＡＮＤ型フラッシュメモリを試験する半導体試験装置およびその試験方法に関する。
【背景技術】
【０００２】
従来の半導体メモリ試験装置は、アルゴリズミック・パターン発生器（以下、ＡＬＰＧ（Algorithmic Pattern Generator）という）と、プログラマブル・データ・セレクタ（以下、ＰＤＳ(Programmable Date Selector)という）と、論理比較器と、フェイル解析メモリ（以下、ＦＭ(Fail Memory)またはＡＦＭ（Address Fail Memory）という）とを備えていた。ＡＬＰＧは、アドレス信号、試験パターンデータ、および制御信号を発生し、これらの信号をＰＤＳへ送る。これらの信号のうちアドレス信号はＦＭにも送られる。ＰＤＳは、被試験メモリデバイスのピンにこれらの信号を入力し、アドレス信号で指定された被試験メモリデバイスのメモリセルに試験パターンデータを記憶する。また、ＰＤＳは、被試験メモリデバイスから出力されるべき期待値データを論理比較器に送る。論理比較器は、被試験メモリデバイスからの出力と期待値データとの論理比較を行うことによって、パス／フェイルの判定を行い、その結果得られた結果データをＦＭに送る。ＦＭはアドレス信号で指定されたアドレスに結果データを記憶する。試験終了後、ＦＭに格納された結果データを読み出すことによって被試験メモリデバイスの不良アドレスおよび不良データビット（メモリセル）の解析を行うことができる。
【特許文献１】特開平０８−８６８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ＦＭは、被試験メモリデバイスと同じアドレス領域を有する必要があった。即ち、ＦＭには、被試験メモリデバイスと同じだけの記憶容量が必要であった。被試験メモリデバイスの容量は年々大きくなる一方である。さらに、同時に試験する被試験メモリデバイスの個数は１２８個、２５６個、５１２個と増加しているため、ＦＭに必要な記憶容量が増大し、その結果、半導体試験装置のコストが高くなるという問題があった。即ち、半導体試験装置は、被試験メモリデバイスの容量Ｃ、同時に試験する被試験メモリデバイスの個数Ｓとすると、Ｃ×Ｓのメモリ容量を必要とした。
【０００４】
そこで、本発明は、上記課題を解決すべく、従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体試験装置は、被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、前記比較部による比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタとを備えている。
【０００６】
当該半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えた場合にマスク信号を活性化するマスク信号生成部とをさらに備え、前記比較部は、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、一定の論理値を出力してもよい。
【０００７】
当該半導体試験装置は、前記レジスタに格納された前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備えていてもよい。
【０００８】
当該半導体試験装置は、前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記レジスタへロードするフェイル情報メモリをさらに備えていてよい。
【０００９】
本発明に係る実施形態に従った半導体装置の試験方法は、被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記被試験メモリへ試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、不良メモリセルの情報を格納するレジスタとを備えた半導体試験装置を用いた半導体装置の試験方法であって、
前記アドレス決定部が前記被試験メモリのロウアドレスおよびカラムアドレスを決定するステップと、前記試験信号生成部が前記ロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与えるステップと、前記比較部が前記メモリセルに試験信号を与えた結果として出力される信号を期待値データと比較するステップと、前記比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に、前記レジスタへ該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するステップとを具備する。
【００１０】
前記半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えたことを示すマスク信号を活性化するマスク信号生成部とをさらに備え、
当該方法は、前記メモリセルが不良であると判断された場合に、前記加算器が前記メモリセルの不良数をカウントするステップと、前記メモリセルの不良数が所定値を超えた場合に、前記マスク信号生成部が前記マスク信号を活性化するステップと、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、前記比較結果の格納ステップを停止するステップを具備してもよい。
【００１１】
前記半導体試験装置は、前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備え、
当該方法は、或るロウアドレスで特定される全メモリセルの試験の終了後、前記レジスタ内に格納されている前記比較結果および前記カラムアドレスを前記フェイル情報メモリへ格納するステップをさらに具備してもよい。
【００１２】
当該方法は、前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記フェイル情報メモリから前記レジスタへロードするステップをさらに具備してもよい。
【発明の効果】
【００１３】
本発明による半導体試験装置は、従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができ、かつ、低コストである。また、本発明による半導体装置の試験方法は、従来よりも小さい記憶容量を有する半導体試験装置を用いて記憶容量の大きな被試験メモリデバイスを試験することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１５】
図１は、本発明に係る実施形態に従った半導体メモリ試験装置１００（以下、試験装置１００という）の概略的なブロック図である。試験装置１００は、アドレス決定部としてのパターン発生器ＡＬＰＧと、試験信号生成部としてのセレクタＰＤＳと、論理比較器ＬＣと、フェイル情報格納部ＦＭ１とを備えている。
【００１６】
パターン発生器ＡＬＰＧは、被試験メモリＤＵＴのロウアドレスを選択し、このロウアドレスをフェイル情報格納部ＦＭ１へ出力する。パターン発生器ＡＬＰＧは、例えば、ロウアドレスを昇順にインクリメントする。また、パターン発生器ＡＬＰＧは、制御信号Ａ、制御信号Ｂおよび制御信号Ｃをフェイル情報格納部ＦＭ１へ出力する。制御信号Ａは、カウンタ３０、加算器５０およびフェイルビットレジスタ２１、２２の初期化に用いられる信号である。制御信号Ｂは、カウンタ３０で生成されるカラムアドレス（以下、ビットアドレスともいう）をインクリメントし、カラムアドレスのうちフェイルビットアドレスを決定するための信号である。制御信号Ｃは、被試験メモリＤＵＴの或るページの試験が終了したときに、フェイル情報メモリ１０によるフェイルビット情報の獲得を許可する信号である。制御信号ＡおよびＣは、被試験メモリＤＵＴの或るページの試験の終了後に出力される。制御信号Ｂは、或るカラムアドレスの試験終了後に出力される。制御信号Ｂは、セレクタＰＤＳを介して被試験メモリＤＵＴにも送られる。被試験メモリＤＵＴは、制御信号Ｂを受けてビットアドレスをカウンタ３０と同様に決定する。
【００１７】
セレクタＰＤＳはパターン発生器ＡＬＰＧにより選択されたメモリセルへ試験信号を与えるとともに、それによって被試験メモリＤＵＴから出力されるべき期待値データを論理比較器ＬＣへ出力する。論理比較器ＬＣは、ＸＯＲゲートＧ１およびＡＮＤゲートＧ２を備えている。ＸＯＲゲートＧ１は、被試験メモリＤＵＴからの出力信号と期待値データとの異同を判断し、その異同を示す比較結果をフェイル情報格納部ＦＭ１へ送る。ＡＮＤゲートＧ２は、マスク信号に基づいて比較結果をフェイル情報格納部ＦＭ１へ出力するか否かを決定する。
【００１８】
論理比較器ＬＣからの比較結果がパスデータである場合、即ち、メモリセルが良品であると判断された場合には、フェイル情報格納部ＦＭ１は、そのメモリセルのアドレスおよび比較結果を格納しない。しかし、論理比較器ＬＣからの比較結果がフェイルデータである場合、即ち、メモリセルが不良であると判断された場合には、フェイル情報格納部ＦＭ１は、そのメモリセルのアドレスおよび論理比較器ＬＣからの比較結果をフェイルビットレジスタ２１または２２のいずれかに格納する。以下、フェイル情報格納部ＦＭ１のより詳細な構成を説明する。
【００１９】
加算器５０は、論理比較器ＬＣからの比較結果を入力し、被試験メモリＤＵＴ内のメモリセルの不良数をカウントするように構成されている。加算器５０は、フェイルデータのカウント数を記憶するカウンタレジスタをその内部に有し、フェイルデータを受け取るごとにそのカウント数をインクリメントする。即ち、加算器５０は、論理比較器ＬＣからの比較結果がパスデータである場合にはカウントせず、それがフェイルデータである場合にのみカウントする。例えば、ＸＯＲゲートＧ１の出力が“０”（ＬＯＷ）である場合には、被試験メモリＤＵＴからの出力が期待値データと論理的に一致しているので、比較結果はパスデータである。従って、比較結果が“０”である場合、加算器５０は動作しない。一方、ＸＯＲゲートＧ１の出力が“１”（ＨＩＧＨ）である場合には、被試験メモリＤＵＴからの出力が期待値データと論理的に異なっているので、比較結果はフェイルデータである。従って、比較結果が“１”である場合、加算器５０はそのフェイルデータをカウントする。
【００２０】
リミットレジスタ６０は、被試験メモリＤＵＴの１ページ内に存在するフェイルビット数（メモリセルの不良数）の所定の上限値を格納している。比較器７０は、リミットレジスタ６０に格納された上限値と加算器５０でカウントされたフェイルデータ数とを比較するように構成されている。フェイルデータ数が上限値以下である場合には、比較器７０はマスク信号を不活性の状態に維持する。フェイルデータ数が上限値を超えた場合には、比較器７０はマスク信号を活性化させる。マスク信号は、フェイルデータ数が上限値を超えたことを示す信号である。このマスク信号の活性化により、論理比較器ＬＣ内のＡＮＤゲートＧ２は、ＸＯＲゲートＧ１の出力信号に関わらず、一定の論理値“０”（ＬＯＷ）を出力する。これにより、フェイル情報格納部ＦＭ１は、マスク信号が活性化された後に発生するフェイルデータの格納を実質的に停止する。
【００２１】
フェイルビットレジスタ２１および２２は、図２に示すように、マスクデータ、フェイルビットアドレスＡ０〜Ａｎ（ｎは整数）およびフェイルビット情報ＩＯ１〜ＩＯ８を格納するように構成されている。フェイルビットアドレスＡ０〜Ａｎは、或るロウアドレスで特定されたページのうちフェイルビットを含むビットアドレスである。フェイルビット情報は、フェイルビットアドレスＡ０〜Ａｎで特定されたメモリセルのうち不良メモリセルの比較結果を示す情報である。本実施形態は、フェイルビットレジスタ２１および２２に対応して２つのフェイルビットアドレスＡｉを格納することができる。しかし、フェイルビットレジスタは、１個または３個以上設けてもよい。ただし、図１のリミットレジスタ６０に格納されたフェイルビット数の上限値とレジスタ数とは一致していることが好ましい。これにより、フェイルビットレジスタは、フェイルビット情報を過不足無く格納することができる。また、フェイルビットアドレスＡｉおよびフェイルビット情報が全てのフェイルビットレジスタに満たされたときにそのページの試験を終了させることができる。
【００２２】
フェイル情報メモリ１０は、フェイルビットレジスタ２１、２２に格納されたフェイルビットアドレスＡ０〜Ａｎとフェイルビット情報ＩＯ１〜ＩＯ８とをロウアドレス（ページ）ごとに格納する。
【００２３】
一般に、半導体装置の試験では、同じメモリセルを異なるテスト条件のもとで複数回テストする。フェイル情報メモリ１０は、ロウアドレスで特定されたページのメモリセルを別の条件のもとで再度試験するときに、それ以前の試験における不良メモリセルのフェイルビットアドレスＡ０〜Ａｎとフェイルビット情報ＩＯ１〜ＩＯ８とをフェイルビットレジスタ２１および／または２２へロードする。
【００２４】
カウンタ３０は、制御信号Ｂに従ってビットアドレスを生成するように構成されている。カウンタ３０は、各ページの試験開始前に制御信号Ａによって初期化され、その後、制御信号Ｂに基づいてビットアドレスを１つずつインクリメントする。これにより、フェイルビットが生じたときにそのフェイルビットアドレスをセレクタ４０へ供給することができる。
【００２５】
セレクタ４０は、論理比較器ＬＣから比較結果、比較器７０からマスク信号、カウンタ３０からフェイルビットアドレスをそれぞれ受け取るように構成されている。セレクタ４０は、比較結果がフェイルデータである場合に、セレクタ４１または４２のいずれかを選択して、その比較結果とフェイルビットアドレスＡ０〜Ａｎを、その選択したセレクタへ送る。セレクタ４１または４２の選択は、ＯＲゲートＧ３およびＧ４の出力信号およびアドレス検出部の出力信号に基づいて行われる。
【００２６】
セレクタ４１および４２は、セレクタ４０からの比較結果およびフェイルビットアドレスＡ０〜Ａｎ、または、フェイル情報メモリ１０からの過去の試験結果のいずれかを制御信号Ａに基づいて選択するように構成されている。或るページの試験が終了した後、制御信号Ａが活性化された場合には、セレクタ４１および４２は、フェイル情報メモリ１０からの過去の試験結果をフェイルビットレジスタ２１および２２へ送る。或るページを試験している期間の間においては、セレクタ４１および４２は、セレクタ４０からの比較結果およびフェイルビットアドレスＡ０〜Ａｎをフェイルビットレジスタ２１および２２へ送る。
【００２７】
アドレス検出部８０は、フェイルビットレジスタ２１および２２内に格納されたフェイルビットアドレスＡ０〜Ａｎとカウンタ３０からのビットアドレスとの異同を検出するように構成されている。その検出結果は、セレクタ４０へ出力される。セレクタ４０は、過去に試験されたフェイルビットアドレスＡ０〜Ａｎと今回試験の対象となっているビットアドレスとの異同によってセレクタ４１または４２のいずれかを選択する、あるいは、いずれも選択しない。
【００２８】
ＯＲゲートＧ３およびＧ４は、それぞれフェイルビットレジスタ２１および２２にフェイルビット情報が格納されているか否かを検出する。セレクタ４０は、ＯＲゲートＧ３およびＧ４からの出力を受けて、フェイルビットレジスタ２１および２２のいずれにもフェイルビット情報が格納されていない場合には、フェイルビットレジスタ２１を選択する。フェイルビットレジスタ２１にフェイルビット情報が格納されており、かつフェイルビットレジスタ２２にフェイルビット情報が格納されていない場合には、セレクタ４０は、フェイルビットレジスタ２２を選択する。フェイルビットレジスタ２１および２２にフェイルビット情報が格納されている場合には、マスク信号が活性状態であるので、セレクタ４０はフェイルビットレジスタ２１および２２のいずれも選択しない。セレクタ４０は、このように動作するように構成されたロジック回路である。
【００２９】
図３は、被試験メモリＤＵＴとしてＮＡＮＤ型フラッシュメモリの内部構成を概念的に示した図である。ＮＡＮＤ型フラッシュメモリは、ロウアドレスごとに複数のカラムアドレス（ビットアドレス）からなるページで構成されており、内部に１ページ分のデータを格納可能なページレジスタＲを有している。データ書込み動作およびデータ読出し動作は、ページレジスタＲとメモリセルアレイとの間においてページ単位でデータ転送を行う。データ消去動作は、複数のページからなるブロック単位で行う。アドレス、データ、コマンドは、Ｉ／Ｏ端子（８ビットまたは１６ビット）からシリアルに入出力される。これによりデータ書込み動作、データ読出し動作、データ消去動作を実行することができる。
【００３０】
エラー訂正コードＥＣＣは、通常、データ読出し時にメモリのコントローラ側で誤り訂正を行うために用いられる。この誤り訂正はページ単位に実行され、誤り訂正の数ｎはエラー訂正コードＥＣＣによって決定されている。このように誤り訂正機能を搭載した装置に使用されるＮＡＮＤ型フラッシュメモリは、不良メモリセルがページ単位でｎ個以下（ｎは誤り訂正できる数）の場合に良品として判断される。このため、半導体試験装置は、ページ単位でｎ個の不良メモリセルがあるか否かの判定機能を必要とする。
【００３１】
本実施形態では、図１のリミットレジスタ６０に格納されるフェイルデータ数の上限値をｎとする。これにより、比較器７０がページ単位でｎ個の不良メモリセルがあるか否かの判定を実行することができる。ｎ個のフェイルビット情報を過不足なく格納するために、フェイルビットレジスタの個数もｎ個とすることが好ましい。尚、本実施形態では、ｎ＝２である。
【００３２】
図４は、本実施形態による半導体装置の試験方法を示すフロー図である。まず、パターン発生器ＡＬＰＧから制御信号Ａを入力し、カウンタ３０、加算器５０およびフェイルビットレジスタ２１、２２を初期化する（Ｓ１０）。カウンタ３０は、初期化によって被試験メモリＤＵＴのページのうち先頭のカラムアドレスを示す。加算器５０は、初期化によってリセットされ、その内部に格納されたフェイルビット数をゼロにする。
【００３３】
被試験メモリＤＵＴの１回目の試験では、フェイル情報メモリ１０およびフェイルビットレジスタ２１、２２はフェイルビット情報を格納していない。被試験メモリＤＵＴの２回目以降の試験では、ロウアドレスで指定されたページの過去の試験結果が初期化の際にフェイル情報メモリ１０からセレクタ４１、４２を介してフェイルビットレジスタ２１、２２にロードされる（Ｓ２０）。ただし、過去の試験において当該ページにフェイルビットが無かった場合には、１回目の試験と同様に、フェイル情報メモリ１０およびフェイルビットレジスタ２１、２２にフェイルビット情報が無い状態で試験が実行される。
【００３４】
次に、パターン発生器ＡＬＰＧがロウアドレスを出力する。セレクタＰＤＳは、ロウアドレスおよびカラムアドレスに従ってメモリセルへ試験信号を与える（Ｓ３０）。被試験メモリＤＵＴは、試験信号を入力し、その結果を出力する。ロウアドレスは、フェイル情報メモリ１０に格納されるとともに、セレクタＰＤＳへも出力される。カラムアドレスの出力と同期して制御信号Ｂがカウンタ３０へ出力される。カウンタ３０は、制御信号Ｂのタイミングでカラムアドレスをインクリメントするので、パターン発生器ＡＬＰＧと同じカラムアドレスを出力することができる。
【００３５】
次に、論理比較器ＬＣが期待値データＧ１と被試験メモリＤＵＴからの出力信号を比較する（Ｓ５０）。なお、被試験メモリＤＵＴが８ビットのＩ／Ｏ端子を有するデバイスである場合、論理比較回路ＬＣは、被試験メモリＤＵＴからの８ビットの出力信号と期待値データとを比較し、８ビットの結果信号をフェイル情報格納部ＦＭ１へ送る。
【００３６】
比較結果がフェイルデータ“１（ＨＩＧＨ）”であり、かつ、マスク信号が不活性（ＬＯＷ）である場合、加算器５０はこのフェイルデータを受け取り、フェイルデータのカウント数をインクリメントする（Ｓ６０）。即ち、フェイルデータのカウント数がｍであるときに加算器５０がフェイルデータを受け取ると、このカウント数はｍ＋１になる。尚、初期状態においてフェイルデータのカウント数はゼロ（ｍ＝０）である。
【００３７】
比較結果がパスデータ“０（ＬＯＷ）”である場合、加算器５０は加算を実行せず、フェイルビットレジスタ２１または２２はパスデータを記憶しない（Ｓ６１）。この場合、半導体試験装置は、次のカラムアドレスの試験に移行する。
【００３８】
比較結果がフェイルデータである場合、次に、比較器７０がフェイルデータのカウント数ｍとフェイルデータ数の上限値ｎとを比較する（Ｓ７０）。ｍ＜ｎである場合、比較器７０は、マスク信号を不活性（ＬＯＷ）のままとする（Ｓ８０）。ｍ＞ｎである場合、比較器７０は、マスク信号を活性（ＨＩＧＨ）とする（Ｓ８１）。
【００３９】
セレクタ４０は、フェイルデータ、フェイルビットアドレスおよびマスク信号をフェイルビットレジスタ２１または２２のいずれかに送る（Ｓ９０）。例えば、セレクタ４０は、図５に示す表に従ってフェイルビットレジスタ２１または２２のいずれかを選択してよい。
【００４０】
図５は、フェイルビットレジスタ内に格納された過去のフェイルデータおよび過去のフェイルビットアドレスに基づいてフェイルデータの送り先の決定を示した表である。セレクタ４０は、この表に従って機能するように構成された論理回路を含む。フェイルビットレジスタ２１、２２内に過去のフェイルビットが格納されているか否かは、ゲートＧ３、Ｇ４からの信号によって判定することができる。過去のフェイルビットアドレスと今回試験対象であるフェイルビットアドレスとの異同は、アドレス検出部８０が判定する。
【００４１】
ケース１は、フェイルビットレジスタ２１および２２がともに過去のフェイルデータを有していないケースである。ケース１では、セレクタ４０は、フェイルビットレジスタ２１を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ４１へ送る。ケース１は、初期状態のようにフェイルデータがページ内でまだ発生していない状態を示す。
【００４２】
ケース２は、フェイルビットレジスタ２１が過去のフェイルデータを有し、そのデータのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース２では、セレクタ４０は、ケース１と同様にフェイルビットレジスタ２１を選択する。
【００４３】
ケース３は、フェイルビットレジスタ２１が過去のフェイルデータを有しているが、そのデータのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと異なり、かつ、フェイルビットレジスタ２２が過去のフェイルデータを有していないケースである。ケース３では、セレクタ４０は、フェイルビットレジスタ２２を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ４１へ送る。
【００４４】
ケース４は、フェイルビットレジスタ２１および２２がともに過去のフェイルデータを格納しており、フェイルビットレジスタ２１内のフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース４では、セレクタ４０は、ケース１と同様にフェイルビットレジスタ２１を選択する。
【００４５】
ケース５は、フェイルビットレジスタ２１および２２がともに過去のフェイルデータを格納しており、フェイルビットレジスタ２２内のフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース５では、セレクタ４０は、フェイルビットレジスタ２２を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ４１へ送る。
【００４６】
ケース６は、フェイルビットレジスタ２１および２２が過去のフェイルデータを有しているが、それらのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと異なるケースである。ケース６では、セレクタ４０は、いずれのフェイルビットレジスタも選択しない。このとき、フェイルビット数ｍは上限値ｎを超えるため、それ以上、フェイルデータおよびフェイルビットアドレスを格納する必要が無いからである。尚、次の試験以降、このページを試験する必要が無いことを示すために、フェイルビットレジスタ２１、２２へマスク信号を格納することが好ましい。
【００４７】
ステップＳ９０では、初期化に用いられる制御信号Ａは不活性状態であるので、フェイルデータ、フェイルビットアドレスおよびマスク信号はセレクタ４１またはセレクタ４２を通過してフェイルビットレジスタ２１または２２へ送られる。フェイルビットレジスタ２１または２２は、フェイルデータ、フェイルビットアドレスおよびマスク信号を格納する。
【００４８】
試験対象となっているカラムアドレスがページ内の最終カラムアドレスでない場合、カウンタ３０は制御信号Ｂを受けてカラムアドレスをインクリメントする（Ｓ１１０）。インクリメントされた次のカラムアドレスに対してステップＳ３０〜Ｓ１００を実行する。
【００４９】
試験対象となっているカラムアドレスがページ内の最終カラムアドレスである場合、パターン発生器ＡＬＰＧは制御信号Ｃを出力する。フェイル情報メモリ１０は、制御信号Ｃを受けて、データ入力部Ｄｉｎからフェイルビットレジスタ２１および２２からのデータを入力する（Ｓ１２０）。フェイル情報メモリ１０は、フェイルビットレジスタ２１および２２内のフェイルデータ、フェイルビットアドレスおよびマスク信号をページと関連付けて記憶する。このページのフェイルデータ、フェイルビットアドレスおよびマスク信号は、今回の試験条件とは異なる試験条件のもとで、このページのメモリセルを再度試験するときにフェイルビットレジスタ２１および２２へロードされる（Ｓ２０）。
【００５０】
試験対象となっているページが最終ページでない場合、次のページを試験対象とし（Ｓ１３０）、ステップＳ１０以降のステップを繰り返す。試験対象となっているページが最終ページである場合、その条件での試験は終了し、他の試験条件のもとで試験を開始する（Ｓ１４０）。全ページに対する全ての条件の試験が終了すると、その被試験メモリＤＵＴの試験は終了する。
【００５１】
本実施形態によれば半導体メモリ試験装置は、フェイルビット数の上限値に等しいｎ個のフェイルビットレジスタ２１、２２と、各ページにおけるフェイルデータ、フェイルビットアドレスおよびマスク信号を格納するフェイル情報メモリ１０とを備えていればよい。従って、半導体メモリ試験装置は、フェイルビット情報を格納すればよいので、従来の試験装置よりもメモリ容量が少なくて済む。
【００５２】
本実施形態による半導体メモリ試験装置は、ページ単位のフェイル情報を格納するメモリがあればよいので、例えば、被試験メモリＤＵＴが１ページに２０４８ワードを含み、８つのＩ／Ｏを備えているものとする。また、フェイル情報メモリ１０およびフェイルビットレジスタ２１、２２に格納するフェイルビット情報が３２ビットのデータであるとし、フェイルビットレジスタ２１、２２は、１ページあたり１つずつ、計２つのフェイルアドレス情報を格納するものとする。この場合、従来の試験装置におけるフェイルメモリＦＭのメモリ容量は、１ページあたり２０４８×８ビット必要であった。被試験メモリＤＵＴがｋページ有するとすると、フェイルメモリＦＭのメモリ容量は、被試験メモリＤＵＴ１つあたり２０４８×８×ｋビット必要となる。これに対して、本実施形態による半導体メモリ試験装置のフェイルビットレジスタ２１、２２は、３２×２ビットであり、半導体メモリ試験装置のフェイル情報メモリ１０は、３２×２×ｋビットである。従って、フェイルビットレジスタ２１、２２およびフェイル情報メモリ１０の合計容量は、３２×２＋３２×２×ｋビットである。本実施形態による半導体メモリ試験装置に必要なメモリ容量と従来のフェイルメモリＦＭのメモリ容量との比は、（３２×２＋３２×２×ｋ）／（２０４８×８×ｋ）＝（１＋ｋ）／２５６ｋである。ロウアドレス数ｋが２５６であるとすると、本実施形態による半導体メモリ試験装置に必要なメモリ容量は、従来のフェイルメモリＦＭのメモリ容量に比べて約１／２５６とすることができる。
【００５３】
本実施形態は、フェイルビット数ｍがリミット数ｎを超えた時点でマスク信号を活性化させ、それにより、そのページの試験を終了させることができる。これにより、被試験メモリＤＵＴの試験時間を短くすることができる。
【００５４】
本実施形態では、カウンタ３０がカラムアドレスを発生しているが、パターン発生器ＡＬＰＧがカラムアドレスを発生してもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る実施形態に従った半導体メモリ試験装置１００の概略的なブロック図。
【図２】フェイルビットレジスタ２１、２２の構成を示す概念図。
【図３】被試験メモリＤＵＴとしてＮＡＮＤ型フラッシュメモリの内部構成を概念的に示した図。
【図４】本実施形態による半導体装置の試験方法を示すフロー図。
【図５】フェイルビットレジスタ内に格納された過去のフェイルデータおよび過去のフェイルビットアドレスに基づいてフェイルデータの送り先の決定を示した表。
【符号の説明】
【００５６】
１００…半導体試験装置
ＤＵＴ…被試験メモリ
ＡＬＰＧ…アドレス決定部
ＰＤＳ…試験信号生成部
ＬＣ…比較部
ＦＭ１１…フェイル情報格納部
１０…フェイル情報メモリ
２１、２２…レジスタ
３０…カウンタ
４０、４１、４２…セレクタ
５０…加算器
６０…リミットレジスタ
７０…比較器
８０…アドレス検出部
【図１】
2007280546.tif 000003
【図２】
2007280546.tif 000004
【図３】
2007280546.tif 000005
【図４】
2007280546.tif 000006
【図５】
2007280546.tif 000007