(57)【要約】【課題】  半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供する。【解決手段】  半導体基板１の主表面上に第１絶縁膜２を形成する工程と、複数の導電膜５ａ〜５ｃを第１絶縁膜２上に形成する工程と、導電膜５ａ〜５ｄを覆う第２絶縁膜２５を形成する工程と、第２絶縁膜２５または、第１絶縁膜２および第２絶縁膜２５にドライエッチングを施し、導電膜５ａ〜５ｄ間に、第１絶縁膜２と第２絶縁膜２５との少なくとも一方を残留させる工程と、半導体基板１の主表面に残留した第１絶縁膜２または第２絶縁膜２５の少なくとも一方にウェットエッチングを施して、半導体基板の主表面を露出する工程と、を備える。【選択図】        図１
2007012906.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に第１絶縁膜を形成する工程と、
複数の導電膜を前記第１絶縁膜上に形成する工程と、
前記導電膜を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜または、前記第１絶縁膜および前記第２絶縁膜にドライエッチングを施し、前記導電膜間に、前記第１絶縁膜と前記第２絶縁膜との少なくとも一方を残留させる工程と、
前記半導体基板の主表面に残留した前記第１絶縁膜または前記第２絶縁膜の少なくとも一方にウェットエッチングを施して、前記半導体基板の主表面を露出する工程と、
を備えた不揮発性半導体装置の製造方法。
【請求項２】
前記第２絶縁膜は、前記第１絶縁膜と組成が異なり前記導電膜を覆うストッパ膜と、該ストッパ膜上に形成された第３絶縁膜とを含み、
前記第２絶縁膜を形成する工程は、前記導電膜を覆うように前記ストッパ膜を形成する工程と、
前記ストッパ膜上に前記第３絶縁膜を形成する工程とを含み、
前記第２絶縁膜または、前記第１絶縁膜および前記第２絶縁膜にドライエッチングを施す工程は、
前記第３絶縁膜にドライエッチングを施して、前記ストッパ膜にて前記ドライエッチングをストップさせる工程と、
前記ストッパ膜にドライエッチングを施して、前記第１絶縁膜にて前記ドライエッチングをストップさせる工程とを含み、
前記ウェットエッチングにより前記第１絶縁膜を除去して、前記半導体基板を露出する工程と、
を備える、
請求項１に記載の不揮発性半導体装置の製造方法。
【請求項３】
前記ストッパ膜を酸化する工程をさらに備える、請求項２に記載の不揮発性半導体装置の製造方法。
【請求項４】
前記ストッパ膜は、シリコン窒化膜または、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜を含む、請求項２または請求項３に記載の不揮発性半導体装置の製造方法。
【請求項５】
前記第２絶縁膜は、前記第３絶縁膜と、該第３絶縁膜上に形成された保護膜とを含み、
前記第２絶縁膜を形成する工程は、
前記導電膜を覆うように前記第３絶縁膜を形成する工程と、
前記導電膜を覆うように、前記第３絶縁膜上に前記保護膜を形成する工程とを含み、
前記第２絶縁膜にドライエッチングを施す工程は、
前記保護膜にドライエッチングを施して、前記導電膜の側壁上に位置する前記第３絶縁膜上に前記保護膜を残留させる一方で、前記第３絶縁膜の少なくとも一部を露出する工程とを含み、
前記保護膜によって前記導電膜の側壁上の前記第３絶縁膜を保護しながら、前記第３絶縁膜と前記第１絶縁膜とにウェットエッチングを施して、前記半導体基板の主表面を露出させる工程と、
を備える、請求項１に記載の不揮発性半導体装置の製造方法。
【請求項６】
前記保護膜を酸化する工程をさらに備える、請求項５に記載の不揮発性半導体装置の製造方法。
【請求項７】
シリコン窒化膜または、シリコン元素の含有量が酸素元素の減有料より多いシリコンリッチ酸化膜を含む、請求項５または請求項６に記載の不揮発性半導体装置の製造方法。
【請求項８】
半導体基板の主表面上に複数の導電膜を形成する工程と、
前記導電膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜にドライエッチングを施して、前記導電膜間に位置する前記主表面の少なくとも一部を露出する工程と、
露出した前記半導体基板の主表面に水素プラズマ処理を施すことにより、前記ドライエッチングにより、前記主表面に与えられたダメージを軽減する工程と、
を備えた不揮発性半導体装置の製造方法。
【請求項９】
前記主表面に与えられたダメージを軽減する工程は、
前記半導体基板中に含まれる炭素またはフッ素の少なくとも一方を排出する工程である、請求項８に記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体装置を製造する際には、メモリセル領域における半導体基板の主表面上に絶縁膜や導電膜を順次堆積し、各絶縁膜、導電膜にエッチングを施すことにより、ゲート絶縁膜や、ゲート電極等を形成して、不揮発性半導体装置を製造している。そして、従来から半導体基板の主表面上に形成された導電膜および絶縁膜にエッチングを施す際に、半導体基板の主表面に与えるダメージを軽減しつつ、エッチングを施す方法が提案されている。
【０００３】
たとえば、特開平６−３１０７３３号公報に記載された不揮発性半導体装置の製造方法においては、まず、メモリセル領域と、周辺回路領域とを有する半導体基板の主表面上にゲート絶縁膜を形成する。次に、全面に多結晶シリコン膜を堆積する。そして多結晶シリコン膜をエッチングし、メモリセル領域にフローティングゲートを形成する。しかる後、全面にＯＮＯ膜を形成する。次に、メモリセル領域の全体をレジストで覆い、このレジストをマスクとして周辺回路領域のＯＮＯ膜をドライエッチングにより全て除去する。この際、ＯＮＯ膜の下地に多結晶シリコン膜を残しているので、多結晶シリコン膜がエッチングストッパとして作用する。そして、酸化膜に対する選択比の高いガスを用いて、周辺回路領域の全て多結晶シリコンにウェットエッチングを施す。さらに、ウェット処理にて、周辺回路領域の全てゲート絶縁膜をウェット処理にて除去する。このようにして、周辺回路領域における半導体基板の主表面に与えられるダメージが軽減されている。
【０００４】
また、特開平５−１０９７６０号公報に記載された半導体装置の製造方法においては、まず、半導体基板の主表面側に素子分離膜と、ゲート絶縁膜と、ゲート電極とを形成し、ゲート酸化膜上にシリコン窒化膜を形成する。そして、シリコン窒化膜を異方的にエッチングする。そして、ゲート酸化膜をフッ酸によりエッチングする。これにより、素子分離膜のエッチングを防ぐことができる半導体装置の製造方法が記載されている。
【特許文献１】特開平６−３１０７３３号公報
【特許文献２】特開平５−１０９７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特開平６−３１０７３３号公報および特開平５−１０９７６０号公報に記載された半導体装置の製造方法は、いずれも、半導体基板の主表面に形成された複数の導電膜間に位置する絶縁膜にエッチングを施す際に、導電膜間に位置する半導体基板に与えるダメージを軽減するためのものではない。
【０００６】
その一方で、不揮発性半導体装置の製造過程においては、半導体基板の主表面上に形成された複数の導電膜間の狭小な範囲に形成された絶縁膜にエッチングを施す場合がある。このように、導電膜間に位置する半導体基板の主表面上に形成された絶縁膜にエッチングを施す際には、周囲の導電膜や絶縁膜への影響を抑えるために、一般にドライエッチングが用いられる。
【０００７】
しかし、導電膜間の絶縁膜をドライエッチングにより除去すると、半導体基板の主表面にダメージを与えるおそれがある。そこで、導電膜間のドライエッチングにより半導体基板の主表面に与えられたダメージを後処理により軽減する手段が提案されている。この半導体基板のダメージを軽減する後処理は、半導体基板の主表面のうち、ダメージを受けた部分をＣＦ／Ｏ２ガスによりエッチングする。これにより、半導体基板の主表面に与えられたダメージが効果的に除去される。
【０００８】
このようなＣＦ／Ｏ２ガスによる後処理は、たとえば、ＡＧ−ＡＮＤ型フラッシュメモリの製造方法等に適用される。このようなＡＧ−ＡＮＤ型フラッシュメモリの製造工程は、半導体基板の主表面上に絶縁膜を形成する工程と、一方向に向けて延在するアシストゲートを絶縁膜上に形成する工程と、このアシストゲート間の絶縁膜にドライエッチングを施して半導体基板の主表面を露出する工程と、この露出した半導体基板の主表面にＣＦ／Ｏ２ガスの後処理を施す工程と、この後処理が施された半導体基板の主表面上にゲート絶縁膜を形成する工程と、形成されたゲート絶縁膜上にフローティングゲートを形成する工程とを有している。
【０００９】
しかし、上記ＣＦ／Ｏ２ガスによる後処理をアシストゲート間等の狭小な範囲に適用すると、半導体基板の主表面上に下方に向けて湾曲した凹部が形成される。このように湾曲した凹部の表面に熱酸化膜を成長させると、熱酸化膜が上方に向けて成長するに従って、熱酸化膜内に圧縮応力が生じる。このため、熱酸化膜が成長し難く、形成された熱酸化膜の膜厚にばらつきが生じたり、熱酸化膜が所定の膜厚に成り難いという問題があった。
【００１０】
また、この熱酸化膜上にフローティングゲートを形成すると、各フローティングゲート下に形成された熱酸化膜の膜厚にばらつきが生じやすいため、書込み速度や消去動作にばらつきが生じ易いという問題があった。
【００１１】
そして、半導体基板に形成された湾曲状の凹部においては、界面の結晶方位が一様でないため、界面準位密度が高く欠陥が形成され易くなっている。この欠陥内に電子や正孔が入り込み電荷をもつことにより、半導体基板内の電子の走行等を阻害する。これにより、しきい値電圧にばらつきが生じたり、読出し不良が生じるという問題があった。
【００１２】
さらに、半導体基板に形成された凹部は、下方に向けて湾曲しているため、電磁気学的に凹部上に形成されたフローティングゲートから電子が放出される方向の電界が大きくなり易くなっている。このため、フローティングゲートの放置リテンションに対するマージンが低下するという問題もあった。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る不揮発性半導体装置の製造方法は、半導体基板の主表面上に第１絶縁膜を形成する工程と、第１絶縁膜上にて一方向に向けて延在する複数の導電膜を形成する工程と、導電膜を覆う第２絶縁膜を形成する工程と、導電膜間の第２絶縁膜または、第１絶縁膜および第２絶縁膜にドライエッチングを施し、導電膜間の主表面の少なくとも一部を覆うように、第１絶縁膜または、第１絶縁膜および第２絶縁膜を残留させる工程と、半導体基板の主表面上に残留した第１絶縁膜または、残留した第１絶縁膜および第２絶縁膜にウェットエッチングを施して、半導体基板の主表面を露出する工程とを備える。
【発明の効果】
【００１５】
本発明に係る不揮発性半導体装置の製造方法によれば、メモリセル領域において、エッチングにより半導体基板を露出させる際に、半導体基板の主表面に与えるダメージを軽減することができる。
【発明を実施するための最良の形態】
【００１６】
図１から図５７を用いて、本発明に係る不揮発性半導体装置の製造方法について説明する。
【００１７】
（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体装置１０の断面図である。この図１に示されるように、不揮発性半導体装置１０は、半導体基板１と、この半導体基板１の主表面上に形成された絶縁膜（第１絶縁膜）２と、この絶縁膜２上に複数形成されたアシストゲート５ａ〜５ｄと、アシストゲート５ａ〜５ｄの側面に形成されたサイドウォール２５と、アシストゲート５ａ〜５ｄの上面に形成されたキャップ膜６ａ〜６ｄと、アシストゲート５ａ〜５ｄ間に形成されたフローティングゲート２２ａ〜２２ｃと、フローティングゲート２２ａ〜２２ｃの表面上に形成されたＯＮＯ膜２０と、このＯＮＯ膜２０を介してフローティングゲート２２ａ〜２２ｃの上方に形成されたコントロールゲート２１とを備えている。
【００１８】
アシストゲート５ａ〜５ｄは、一方向に向けて延在しており、アシストゲート５ａ〜５ｄ同士は、間隔を隔てて形成されている。アシストゲート５ａ〜５ｄの幅は、たとえば、６５ｎｍ程度とされており、また、アシストゲート５ａ〜５ｄ同士の間隔は、たとえば、５０ｎｍ程度とされている。コントロールゲート２１は、アシストゲート５ａ〜５ｄと交差する方向に向けて延在しており、たとえば、低抵抗な多結晶シリコンからなる導体膜２１ａと、その上面に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜２１ｂとの積層膜により形成されている。サイドウォール２５は、アシストゲート５ａ〜５ｄの側面上に形成された絶縁膜９と、この絶縁膜９の側面上に形成された絶縁膜３ａと、この絶縁膜３ａの側面上に形成された絶縁膜４とを備えている。
【００１９】
上記のように構成された不揮発性半導体装置１０の製造方法を、図２から図１２を用いて説明する。図２は、不揮発性半導体装置１０の製造工程の第１工程を示す断面図である。不揮発性半導体装置１０の第１工程においては、まず、半導体基板１の主表面上にたとえば、酸化シリコンからなる絶縁膜２を、たとえば二酸化シリコン換算膜厚で５ｎｍ程度の厚さとなるように、たとえば水蒸気酸化法のような熱酸化法により形成する。その上に、たとえば低抵抗なポリシリコンからなる導電膜５を、たとえば７０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積する。さらにその上に、たとえば窒化シリコンからなるキャップ膜６を、たとえば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、キャップ膜６上に、たとえば酸化シリコンからなる絶縁膜７を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、その上に、たとえば低抵抗な多結晶シリコンからなるハードマスク膜２６ａをＣＶＤ法等により堆積する。さらに、その上に、たとえば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ａをプラズマＣＶＤ法等により堆積する。その後、その反射防止膜上２７ａに、アシストゲート形成用のレジストパターンを形成する。
【００２０】
そして、形成されたレジストパターンを用いて、絶縁膜７、キャップ膜６、導電膜５にパターニングを施す。図３は、不揮発性半導体装置１０の製造工程の第２工程を示した断面図である。この図３に示されるように、パターニングが施されることにより、半導体基板１の主表面上には、絶縁膜２と、この絶縁膜２上に間隔を隔てて形成されたアシストゲート５ａ〜５ｄと、このアシストゲート５ａ〜５ｄの上面上に形成されたキャップ膜６ａ〜６ｄと、このキャップ膜６ａ〜６ｄの上面上に形成された絶縁膜７ａ〜７ｄとが形成される。
【００２１】
図４は、不揮発性半導体装置１０の製造工程の第３工程を示す断面図である。この図４に示されるように、表面酸化を施して、アシストゲート５ａ〜５ｄ、キャップ膜６ａ〜６ｄの表面に絶縁膜９を形成する。図５は、不揮発性半導体装置１０の製造工程の第４工程を示す断面図である。この図５に示されるように、アシストゲート５ａ〜５ｄの側面側と、キャップ膜６ａ〜６ｄの側面と、絶縁膜７ａ〜７ｄの側面および上面と、アシストゲート５ａ〜５ｄ間に位置する絶縁膜２の上面を覆うようにシリコン窒化膜（ストッパ膜）３をＣＶＤ法により形成する。これにより、シリコン窒化膜３がアシストゲート５ａ〜５ｄを覆うように形成される。このシリコン窒化膜３は、たとえば、３ｎｍ〜７ｎｍ程度となるように形成する。
【００２２】
そして、このシリコン窒化膜３の上面上に、シリコン酸化膜等からなる絶縁膜４をＣＶＤ法により形成する。このシリコン酸化膜（第３絶縁膜）４は、アシストゲート５ａ〜５ｄ間に形成されるフローティングゲートと、アシストゲート５ａ〜５ｄ間のリークを抑制することができる程度の膜厚に形成する。このようにして、絶縁膜４と、シリコン窒化膜３と、絶縁膜９からなるカバー層（第２絶縁膜）２８が、アシストゲート５ａ〜５ｄを覆うように形成される。
【００２３】
なお、絶縁膜４を堆積した後に、絶縁膜４および絶縁膜７ａ〜７ｄにデンファイ（焼き締め）処理を施すのが好ましい。このように、デンシファイ処理を施すことにより、絶縁膜４および絶縁膜７ａ〜７ｄから余分な水分や不純物を除去することができる。これにより、絶縁膜４および絶縁膜７ａ〜７ｄの緻密化を図ることができ、耐希ＨＦエッチトレードの低減を図ることができる。ここで、シリコン窒化膜３は、アシストゲート５ａ〜５ｄの側面に配置されると共に、アシストゲート５ａ〜５ｄを覆うように形成されている。このため、絶縁膜４および絶縁膜７ａ〜７ｄにデンシファイ処理（デンシファイアニール）を施す際に、アシストゲート５ａ〜５ｄの酸化が抑制されている。これにより、絶縁膜４および絶縁膜７ａ〜７ｄに施すデンシファイ処理を、酸素雰囲気中や水蒸気雰囲気中で行なうことができ、絶縁膜４および絶縁膜７ａ〜７ｄの耐希ＨＦエッチトレードの低減が効果的に図られる。
【００２４】
図６は、不揮発性半導体装置１０の製造工程の第５工程を示す断面図である。この図６に示されるように、アシストゲート５ａ〜５ｄ間の絶縁膜４に異方性ドライエッチングを施す。この際、シリコン酸化膜とシリコン窒化膜との選択性を利用し、シリコン窒化膜３にて、異方性ドライエッチングをストップさせる。これにより、アシストゲート５ａ〜５ｄ間に位置するシリコン窒化膜３が露出する。そして、アシストゲート５ａ〜５ｄの側面上に絶縁膜４がサイドウォール状に残留する。なお、この際、絶縁膜７ａ〜７ｄの上端部に形成された絶縁膜４もエッチングされ、シリコン窒化膜３が外方に露出する。
【００２５】
図７は、不揮発性半導体装置１０の製造工程の第６工程を示す断面図である。この図７に示されるように、シリコン窒化膜３に異方性ドライエッチングを施す。この際、シリコン酸化膜とシリコン窒化膜との選択性を利用し、絶縁膜２にて異方性ドライエッチングをストップさせる。シリコン窒化膜３は、３ｎｍより厚く形成されているので、ストッパとしての機能が確保されている。なお、この際、絶縁膜７の上端部に形成されたシリコン窒化膜３もエッチングされ、絶縁膜７ａ〜７ｄが外方に露出する。
【００２６】
このように、カバー層２８にドライエッチングを施す第５、第６工程のうち、絶縁膜４にドライエッチングを施す際には、シリコン窒化膜３をストッパとして利用し、また、シリコン窒化膜３にドライエッチングを施す際には、絶縁膜２をストッパとして利用する。このため、半導体基板１の主表面が露出する前に、カバー層２８のドライエッチングが確実にストップする。これにより、ドライエッチングによる半導体基板へのダメージが抑制されている。
【００２７】
図８は、不揮発性半導体装置１０の製造工程の第７工程を示す断面図である。この図８に示されるように、絶縁膜２を希ＨＦ（フッ化水素）溶液で、半導体基板１の主表面が露出するまで、ウェットエッチングを施す。このように、絶縁膜２をウェットエッチングにより除去するため、絶縁膜２を除去する際に半導体基板１にダメージが生じることが回避されている。さらに、絶縁膜２の膜厚は、５ｎｍ程度とされており、絶縁膜４や、絶縁膜７ａ〜７ｄよりも遥かに薄膜に形成されている。このため、絶縁膜２にウェットエッチングを施す際に、絶縁膜４の側面や、絶縁膜７ａ〜７ｄの上端部に施されるがエッチング量も低減される。このため、絶縁膜４のサイドウォールとしての機能や、絶縁膜７７ａ〜７ｄの層間絶縁膜として機能が確保される。
【００２８】
特に、絶縁膜４および絶縁膜７ａ〜７ｄにデンファイ（焼き締め）処理が施された場合には、絶縁膜２にウェットエッチングを施す際に、絶縁膜４および絶縁膜７ａ〜７ｄの膜減りが抑制され、絶縁膜４および絶縁膜７ａ〜７ｄの各機能が確保される。
【００２９】
このように、本実施の形態１に係る不揮発性半導体装置１０の製造方法は、半導体基板１の主表面上に絶縁膜２を形成する工程と、複数のアシストゲート５ａ〜５ｄを間隔を隔てて絶縁膜２上に形成する工程と、アシストゲート５ａ〜５ｄを覆うようにカバー層２８を形成する工程と、カバー層２８にドライエッチングを施し絶縁膜２をアシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に残留させる工程と、半導体基板１の主表面上に残留した絶縁膜２にウェットエッチングを施して半導体基板１の主表面を露出する工程とを備えている。
【００３０】
アシストゲート５ａ〜５ｄ間に位置する半導体基板１の主表面が露出した後には、フローティングゲートを形成する。図９は、不揮発性半導体装置１０の製造工程の第８工程を示す断面図である。この図９に示されるように、アシストゲート５ａ〜５ｄの側面に残留したシリコン窒化膜３をラジカル酸化方法により酸化する。ラジカル酸化方法とは、励起状態が酸素原子ラジカルを主成分とする酸化源ガスを半導体基板１に供給し、Ｓｉ表面を酸化して高性能のシリコン酸化膜を低温で形成する方法である。ラジカル酸化方法によりシリコン窒化膜３を酸化する際には、たとえば、プラズマ法等により酸素ラジカルを発生させる。この酸素ラジカルが、シリコン窒化膜３と反応して、シリコン窒化膜３を酸化する。シリコン窒化膜３が酸化されることにより、シリコン窒化膜３内に電子が入り込んだり、シリコン窒化膜３内に入り込んだ電子が半導体基板１内に放出されたりすることが防止され、しきい値電圧等が抑制される。そして、シリコン窒化膜３が酸化され、酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜３ａは、アシストゲート５ａ〜５ｄのサイドウォールの一部となる。なお、ラジカル酸化の条件は、たとえば、温度９００℃、Ｈ２／Ｏ２雰囲気＝１２ｓｌｍ／６ｓｍｌ、圧力８６５Ｐａ（６．５Ｔｏｒｒ）とする。
【００３１】
また、酸素ラジカルは、浸透性が低いため、ラジカル酸化によりシリコン窒化膜３を酸化する際に、アシストゲート５ａ〜５ｄまでも酸化されることが抑制されている。特に、アシストゲート５ａ〜５ｄの側面には、絶縁膜９が形成されているため、ラジカル酸化によりアシストゲート５ａ〜５ｄまで酸化されることが抑制されている。さらに、シリコン窒化膜３の膜厚は、７ｎｍより薄く形成されているため、ラジカル酸化の酸化力を過度に強く設定する必要がなく、アシストゲート５ａ〜５ｄが同時に酸化されることが抑制されている。
【００３２】
なお、本実施の形態１においては、シリコン窒化膜３が用いられているが、これに限られない。すなわち、酸化シリコンと組成が異なり、酸化シリコンにドライエッチングを施す際に、ストッパとして機能するものであり、また、ラジカル酸化により酸化可能なものであればよい。特に、ラジカル酸化の際に、アシストゲート５ａ〜５ｄまでも酸化されることを抑制するために、７ｎｍより薄く形成することができるものであれば良く、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜でもよい。
【００３３】
そして、シリコン窒化膜３にラジカル酸化が施される際には、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面も酸化され、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に絶縁膜２が形成される。この際、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面には、凹部等のエッチングダメージが小さく抑制されているため、絶縁膜２が良好に形成される。そして、界面の結晶方位が、１−０−０と略均一となっており、界面準位密度が低くなっている。
【００３４】
図１０は、不揮発性半導体装置１０の製造工程の第９工程を示す断面図である。この図１０に示されるように、たとえば低抵抗な多結晶シリコンからなる導電膜２２をＣＶＤ法等により堆積する。この時、アシストゲート５ａ〜５ｄ間を導電膜２２で完全に埋め込み、「す」が形成されないようにする。
【００３５】
図１１は、不揮発性半導体装置１０の製造工程の第１０工程を示す断面図である。この図１１に示されるように、半導体基板１の主表面上の導電膜２２に対して、異方性ドライエッチングにより、エッチバック処理または、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。これにより、導電膜２２がアシストゲート５ａ〜５ｄのサイドウォール間に形成される。
【００３６】
図１２は、不揮発性半導体装置１０の製造工程の第１１工程を示す断面図である。図１１において、露出する絶縁膜７ａと、絶縁膜４と、絶縁膜３ａと、絶縁膜９にドライエッチングを施す。この際、酸化シリコンと、窒化シリコンとのエッチング選択比を大きくとることにより、キャップ膜６ａ〜６ｄをストッパとして機能させる。そして、図１２に示されるように、アシストゲート５ａ〜５ｄの側面側には、アシストゲート５ａ〜５ｄに沿って延在する導電膜２２ｄ〜２２ｆが形成される。
【００３７】
図１３は、不揮発性半導体装置１０の製造工程の第１２工程を示す断面図である。この図１３に示されるように、半導体基板１の主表面上に、たとえば、酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜をＣＶＤ法等により下層から順に堆積する。これにより、ＯＮＯ膜２０を形成する。このＯＮＯ膜２０上に、たとえば、低抵抗な多結晶シリコンからなる導体膜２１ａと、たとえばタングステンシリサイド等のような高融点金属シリサイド膜２１ｂとを下層から順にＣＶＤ法等により堆積する。この高融点金属シリサイド膜２１ｂ上に絶縁膜３０を形成する。そして、導体膜２１ａと、高融点金属シリサイド膜２１ｂと、絶縁膜３０にエッチングを施し、コントロールゲート２１を形成する。このようにして形成されたコントロールゲート２１を用いて、図１２に示される導電膜２２ｄ〜２２ｆエッチングを施すことによりフローティングゲート２２ａ〜２２ｄが形成される。
【００３８】
図１４は、不揮発性半導体装置１０の書込み動作を示す断面図である。この図１４に示されるように、選択されたフローティングゲート２２ｂに電気的情報を書き込む際には、選択されたフローティングゲート２２ｂの上方に配置されたコントロールゲート２１に１５Ｖ程度の電圧が印加される。
【００３９】
そして、選択されたフローティングゲート２２ｂに隣接するアシストゲート５ｂにたとえば、７Ｖ程度の電圧が印加され、アシストゲート５ｂの下面側の半導体基板の主表面側には、ドレインとしての反転層２３ｂが形成される。この反転層２３ｂには、たとえば、４Ｖ程度の電圧が印加される。また、選択されたフローティングゲート２２ｂをアシストゲート５ｂと協働して挟み込むように配置されたアシストゲート５ｃには、たとえば、１Ｖ程度の電圧が印加され、アシストゲート５ｃの下面側の半導体基板１の主表面側には、ソースとしての反転層２３ｃが形成される。この形成された反転層２３ｃには、たとえば、０Ｖ程度の電圧が印加される。さらに、選択されたアシストゲート５ｂ、５ｃ以外のアシストゲート５ａ、５ｄには、たとえば、０Ｖ程度の電圧が印加され、選択されたアシストゲート５ｂ、５ｃと区別されている。そして、形成された反転層２３ｃから反転層２３ｂに向けて電子が飛び出し、その一部がフローティングゲート２２ｂ内に注入される。このようにして、選択されたフローティングゲート２２ｂ内に情報が書き込まれる。
【００４０】
図１５は、不揮発性半導体装置１０の読出し動作における断面図である。この図１５に示されるように、選択されたフローティングゲート２２ｂの上方に配置されたコントロールゲート２１には、たとえば、２Ｖ〜５Ｖ程度の電圧が印加される。そして、選択されたフローティングゲート２２ｂに隣接するアシストゲート５ｂには、たとえば、５Ｖ程度の電圧が印加され、このアシストゲート５ｂの下面側の半導体基板１には、反転層２３ｂが形成される。この反転層２３ｂには、たとえば、１Ｖ程度の電圧が印加される。
【００４１】
また、アシストゲート５ｂと協働してフローティングゲート２２ｂを挟み込むように配置されたアシストゲート５ｃには、５Ｖ程度の電圧が印加され、アシストゲート５ｃの下面側の半導体基板１には、反転層２３ｃが形成される。この反転層２３ｃには、たとえば、０Ｖ程度の電圧が印加される。なお、選択されたアシストゲート５ｂ、５ｃ以外のアシストゲート５ａ、５ｄには、０Ｖ程度の電圧が印加され、これらアシストゲート５ａ、５ｄの下面側には、反転層が形成されることが抑制されている。
【００４２】
そして、選択されたフローティングゲート２２ｂ内に蓄積された電荷量により、選択されたフローティングゲート２２ｂのしきい値電圧が変動するので、形成された反転層２３ｃ、２３ｂ間を流れる電流の状況で選択されたフローティングゲート２２ｂ内の電気的情報を判断することができる。
【００４３】
図１６は、不揮発性半導体装置１０の消去動作に係る断面図である。この図１６に示されるように、選択されたフローティングゲート２２ａ〜２２ｃの上方に配置されたコントロールゲート２１には、たとえば、−１６Ｖ程度の電圧が印加され、半導体基板１には、たとえば、正の電圧が印加される。これにより、コントロールゲート２１下に形成されたフーティングゲート２２ａ〜２２ｃに蓄積された電荷が半導体基板１内に放出され、一括消去される。
【００４４】
本実施の形態１に係る不揮発性半導体装置１０の製造方法によれば、図５から図８において、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面を露出する際に、半導体基板１の主表面に与えられるエッチングダメージを低減することができる。すなわち、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に形成された絶縁膜にドライエッチングを施す際に、半導体基板１の主表面が露出しないように、絶縁膜２を残留させているので、半導体基板１に与えられるエッチングダメージを低減することができる。そして、シリコン窒化膜３をカバー層２８のエッチング後に酸化することとしたため、シリコン窒化膜３を絶縁膜４のドライエッチングのストッパとして機能させることができる。
【００４５】
また、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に絶縁膜２を形成する際には、半導体基板１の表面に凹部等のエッチングダメージが形成されていないため、略均一な膜厚で形成することができる。さらに、フローティングゲート２２ａ〜２２ｃ下の半導体基板１の界面において、結晶方位が一様となり、界面準位密度が低く、欠陥が形成され難く、Ｖｔｈの変動や、デトラップ等の発生を抑制することができる。また、フローティングゲート２２ａ〜２２ｃ下の半導体基板１の主表面には、凹部等が形成され難いため、書込み時にホットエレクトロンの発生するポイントがフローティングゲート２２ａ〜２２ｃから離間することを抑制することができる。これにより、書込み速度を確保することができる。
【００４６】
（実施の形態２）
図１７から図２０を用いて、実施の形態２に係る不揮発性半導体装置４０の製造方法について、説明する。図１７は、図３に示された第２工程後の不揮発性半導体装置４０の製造工程の第３工程を示す断面図である。この図１７において、まず、アシストゲート５ａ〜５ｄを覆うようにＣＶＤにより、シリコン酸化膜からなる絶縁膜４を形成する。この絶縁膜４は、アシストゲート５ａ〜５ｄと形成されるフローティングゲートとの間のリークの発生を抑制するために十分な膜厚とする。そして、この絶縁膜４上に、シリコン窒化膜（保護膜）３を、たとえば３ｎｍ以上７ｎｍ以下程度堆積する。このようにして、アシストゲート５ａ〜５ｄを覆うカバー層４１が、シリコン窒化膜３と、絶縁膜２とから形成される。
【００４７】
図１８は、不揮発性半導体装置４０の製造工程の第４工程を示す断面図である。この図１８に示されるように、シリコン窒化膜３にドライエッチングを施し、選択性を利用して、絶縁膜４をストッパとして、ドライエッチングをストップさせる。これにより、アシストゲート５ａ〜５ｄ間に位置する絶縁膜４が露出する。この際、アシストゲート５ａ〜５ｄの側面上に位置する絶縁膜４上には、シリコン窒化膜３が残留する。
【００４８】
図１９は、不揮発性半導体装置４０の製造工程の第５工程を示す断面図である。この図１９に示されるように、絶縁膜４および絶縁膜２を希ＨＦ溶液で半導体基板１の主表面まで、ウェットエッチングする。この際、アシストゲート５ａ〜５ｄの側面上に位置する絶縁膜４上には、シリコン窒化膜３が形成されているため、アシストゲート５ａ〜５ｄの側面上に形成された絶縁膜４もエッチングされることが抑制されている。これにより、絶縁膜４のアシストゲート５ａ〜５ｄのサイドウォールとしての機能が確保される。
【００４９】
図２０は、不揮発性半導体装置４０の製造工程の第６工程を示す断面図である。この図２０に示されるように、シリコン窒化膜３をラジカル酸化により酸化する。この際、アシストゲート５ａ〜５ｄ上には、絶縁膜４が形成されているため、アシストゲート５ａ〜５ｄがラジカル酸化により酸化されることが抑制されている。さらに、シリコン窒化膜３の膜厚が、７ｎｍ以下とされているため、ラジカル酸化の酸化力を過度に大きくする必要がなく、アシストゲート５ａ〜５ｄの酸化を抑制することができる。なお、本実施の形態２においては、絶縁膜４の保護膜として、シリコン窒化膜３を用いているが、これに限られず、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜でもよい。
【００５０】
本実施の形態２に係る不揮発性半導体装置４０の製造方法によれば、アシストゲート５ａ〜５ｄ間に残留した絶縁膜２にウェットエッチングを施す際において、アシストゲート５ａ〜５ｄの側面上の絶縁膜４の膜減りを抑制することができる。なお、本実施の形態２に係る不揮発性半導体装置４０の製造方法においては、上記実施の形態１の製造方法と同様に、アシストゲート５ａ〜５ｄ間の半導体基板１を露出する際には、半導体基板１を覆うカバー層４１にドライエッチングを施し、半導体基板１の主表面上に少なくとも絶縁膜２を残留させているため、半導体基板１へのエッチングダメージを低減することができる。
【００５１】
また、上記実施の形態１および本実施の形態２においては、アシストゲート５ａ〜５ｄ間の半導体基板の主表面を露出する際には、絶縁膜２をドライエッチングを施さずに、ウェットエッチングのみで除去しているが、これに限られない。たとえば、アシストゲート５ａ〜５ｄ間のカバー層４１にドライエッチングを施す際に、半導体基板１の主表面が露出しない程度に絶縁膜２にもドライエッチングを施し、残留した絶縁膜２をウェットエッチングにより除去してもよい。
【００５２】
（実施の形態３）
図２１から図５７を用いて、本実施の形態３に係る不揮発性半導体装置４５およびその製造方法について、説明する。図２１は、上記図３に示された第２工程後の不揮発性半導体装置４５の第３工程を示す断面図である。この図２１においては、まず、アシストゲート５ａ〜５ｄ、キャップ膜６ａ〜５ｄおよび絶縁膜７ａ〜７ｄを覆うように、ＣＶＤによりシリコン酸化膜からなる絶縁膜８を堆積する。図２２は、不揮発性半導体装置４５の製造工程の第４工程を示す断面図である。この図２２に示されるように、絶縁膜８にドライエッチングを施す。これにより、アシストゲート５ａ〜５ｄ、キャップ膜６ａ〜６ｄ、および絶縁膜７ａ〜７ｄの側面に絶縁膜８のサイドウォールを形成する。そして、アシストゲート５ａ〜５ｄ間の主表面上の少なくとも一部に絶縁膜２が残留するように、絶縁膜２にドライエッチングを施す。すなわち、オーバエッチングの発生を抑制して、半導体基板１に与えられるダメージを軽減する。
【００５３】
図２３は、不揮発性半導体装置４５の製造工程の第５工程を示す断面図である。この図２３に示されるように、まず、ウェットエッチングを施し、アシストゲート５ａ〜５ｄ間の主表面上に残留した絶縁膜２を除去する。そして、水素雰囲気中でプラズマ処理（水素プラズマ）を行なう。このように、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面を露出した状態で、プラズマ処理を施すことにより、露出した半導体基板の結晶配列が整理され、界面準位密度が低減する。さらに、露出した半導体基板１の主表面上に水素雰囲気中でプラズマ処理を施すことにより、エッチング工程中に半導体基板１内に入り込んだカーボンやフッ素等が排出され、エッチングダメージが低減される。
【００５４】
図２４は、不揮発性半導体装置４５の製造工程に第６工程を示す断面図である。この図２４に示されるように、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に絶縁膜２を形成する。そして、アシストゲート５ａ〜５ｄ間の絶縁膜２上に、フローティングゲートを形成し、不揮発性半導体装置４５を製造する。
【００５５】
図２５から図５７を用いて、上記のように水素雰囲気中でプラズマ処理を施すことにより半導体基板に与える影響について説明する。図２５から図３０は、不揮発性半導体装置４５の第４工程におけるＳＥＭ（scanning electron microscope）の写真または模式図である。この図２５は、第４工程における断面図を示すＳＥＭの写真である。図２６は、この図２５を模式的に示した模式図である。図２７は、第４工程における平面図を示すＳＥＭの写真である。図２８は、図２７を模式的に示した模式図である。図２９は、図２７の詳細を示したＳＥＭの拡大写真である。図３０は、図２９を模式的に示した模式図である。
【００５６】
図２５および図２６に示されるように、図２２に示すアシストゲート５ａ、５ｂ間の半導体基板１の主表面上には、凹部５２が形成されており、図２７から図３０に示されるように、凹部５２は、半導体基板１の主表面上で一方向に向けて延在している。図２５および図２６において、凹部５２は、半導体基板１の主表面から１０．６ｎｍ程度へこんでいる。
【００５７】
上記図２２のように、アシストゲート５ａ，５ｂの側面にサイドウォール形成した後に、酸素プラズマ処理を施し、その後、アシストゲート５ａ、５ｂ間にＣＤＥ（chemical dry Etching）を施し、図２５に示す凹部５２の底面を平坦化した様子を図３１から図３６に示す。図３１は、平坦化した後の断面図を示すＳＥＭの写真である。図３２は、図３１を模式的に示した模式図である。図３３は、平坦化した後の平面図を示すＳＥＭの写真である。図３４は、図３３を模式的に示した模式図である。図３５は、図３３の詳細を示したＳＥＭの拡大写真である。図３６は、図３５を模式的に示した模式図である。
【００５８】
図３１において、上記のように、酸素（Ｏ２）を含む処理ガスを用いた酸素プラズマとＣＤＥを施すと、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上には、凹部５１が形成され、この凹部５１は、図３３から図３６に示されるように、半導体基板１の主表面上にて一方向に向けて延在している。図３１および図３２において、凹部５１の底面は、半導体基板１の主表面から、１８．０ｎｍ程度へこんでいる。そして、図３５および図３６に示されるように、凹部５１の表面は荒れており、凹部５１の幅方向に向けて延びる傷が複数形成されている。
【００５９】
その一方で、上記図２２のように、アシストゲート５ａ，５ｂの側面にサイドウォールを形成した後に、半導体基板１にＳＰＭ（硫酸過水）とＡＰＭ（アンモニア過水）とを用いて洗浄した後、水素プラズマ（２５０℃、２５００Ｗ）を施した様子を、図３７から図４２に示す。図３７は、上記洗浄処理と水素プラズマ処理とが施されたときの断面図を示すＳＥＭの写真である。図３８は、図３７を模式的に示した模式図である。図３９は、上記洗浄工程と、水素プラズマ処理が施されたときの平面図を示すＳＥＭの写真である。図４０は、図３９を模式的に示した模式図である。図４１は、図３９の詳細を示したＳＥＭの拡大写真である。図４２は、図４１を模式的に示した模式図である。
【００６０】
図３７および図３８に示されるように、上記洗浄工程と、水素プラズマ処理が施されると、アシストゲート５ａ，５ｂ間の半導体基板１の主表面上には、凹部５０が形成される。この凹部５０は、図３９から図４２に示されるように半導体基板１にて一方向に向けて延在している。図３７および図３８において、凹部５０の底面は、半導体基板１の主表面から１２．６ｎｍ程度へこんでいる。すなわち、図２２に示す第４工程後に、酸素プラズマ処理およびＣＤＥを施して形成される凹部５１のへこみ具合よりも、上記洗浄工程後および水素プラズマ処理を施した場合に形成される凹部５０のへこみ具合の方が小さくなっているのが分かる。すなわち、図２３において、水素プラズマ処理を半導体基板１の主表面上に施すことにより、アシストゲート５ａ〜５ｄ間に形成される凹部のへこみ具合を低減することができる。このように、形成される凹部の湾曲形状を緩やかなものとすることができるので、図１に示すフローティングゲート２２ａ〜２２ｃ内の電荷が半導体基板１内に放出するような電界の発生を抑制することができる。これに伴い、フローティングゲート２２ａ〜２２ｃの放置リテンションのマージンを向上させることができる。
【００６１】
図４１および図４２において、凹部５０の底面は、滑らかな面とされており、傷などが形成されていないのが分かる。特に、図２２に示す第４工程後に、酸素プラズマ処理およびＣＤＥを施して形成される凹部５１の底面よりも、上記洗浄工程後および水素プラズマ処理を施した場合に形成される凹部５０の底面の方が滑らかであるのが分かる。
【００６２】
このため、図２４において、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上に形成される絶縁膜２の膜厚を略均一に形成することができる。これにより、図１に示される各フローティングゲート２２ａ〜２２ｃのしきい値電圧や書込み速度等にばらつきが生じることを抑制することができる。
【００６３】
図４３は、図２２において、半導体基板１の主表面上の絶縁膜にドライエッチングを施して、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面を露出させた後に、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面上にＣＤＥを施した場合と、フッ硝酸を用いて主表面を１５ｎｍ程度削った場合と、フッ硝酸を用いて主表面を３０ｎｍ程度削った場合と、ＡＰＭを用いて２０ｍｉｎ程度洗浄した場合と、ＡＰＭを用いて４０ｍｉｎ程度洗浄した場合と、水素雰囲気中で９００℃程度のＨ２アニールを施した場合と、２５００Ｗ程度のＨ２プラズマ処理を施した場合とにおいて、半導体基板１の主表面の平均粗さＲａ（ｎｍ）を示したグラフである。また、図４４は、これらの場合において、最大高さＲｍａｘ（ｎｍ）を示したグラフである。
【００６４】
図２２および図４３、図４４に示されるように、アシストゲート５ａ〜５ｄ間の露出した半導体基板１の主表面上にＣＤＥを施した場合には、半導体基板１の主表面の平均粗さＲａは、０．３２程度であり、最大高さＲｍａｘは、１２ｎｍ〜１５ｎｍ程度である。
【００６５】
また、アシストゲート５ａ〜５ｄ間の露出した半導体基板１の主表面上に水素プラズマ処理を施した場合には、半導体基板１の平均粗さＲａは、０．１２５程度であり、最大高さＲｍａｘは、２ｎｍ程度である。すなわち、ＣＤＥにより半導体基板１の主表面に与えられたエッチングダメージを除去するよりも、水素プラズマ処理によりエッチングダメージを除去する方が、半導体基板１の主表面に与える影響を小さくすることができることが分かる。
【００６６】
さらに、図４５から図４９において、半導体基板の主表面上に水素プラズマ処理が施されて製造した半導体装置と、水素プラズマ処理を施さずに製造された半導体装置とを比較して、水素プラズマ処理が半導体基板１の主表面に与える影響について示す。図４５は、一般的な半導体装置６０を示す断面図である。この半導体装置６０は、半導体基板１の主表面上に形成された複数のＬＯＣＯＳ分離６２と、ＬＯＣＯＳ分離６２間の半導体基板６１の主表面上に形成されたゲート絶縁膜６３と、このゲート絶縁膜６３上に形成された、ポリシリコンからなるゲート電極６４とを備えている。
【００６７】
このように構成された半導体装置６０を製造するにあたり、まず、半導体基板６１の主表面上に間隔を隔てて複数のＬＯＣＯＳ分離６２を形成する。そして、半導体基板６１の主表面上にＴＥＯＳ膜を堆積し、ＬＯＣＯＳ分離６２間の半導体基板６１上のＴＥＯＳ膜にエッチバックを施し、半導体基板１の主表面を露出する。
【００６８】
その後、ＳＰＭおよびＡＰＭを用いて、半導体基板１の主表面に洗浄処理を施す。さらに、水素プラズマ処理を施して、半導体基板１の主表面に与えられたエッチングダメージを除去する。そして、ＬＯＣＯＳ分離６２間の半導体基板１の主表面上にゲート酸化膜６３を形成し、このゲート酸化膜６３上にゲート電極６４を形成する。このように、ＬＯＣＯＳ分離６２間の半導体基板１の主表面に水素プラズマ処理を施して、製造された半導体装置６０を図４６および図４７に示す。図４６は、半導体装置６０の断面図を示すＳＥＭの写真である。図４７は、図４６を模式的に示した模式図である。
【００６９】
そして、半導体装置６０の製造過程において、上記水素プラズマ処理を施さずに形成された半導体装置６０を図４８および図４９に示す。図４８は、水素プラズマ処理を施さずに形成された半導体装置６０の断面図を示すＳＥＭの写真であり、図４９は、図４８を模式的に示した模式図である。ここで、図４６および図４７と、図４８および図４９とを比較すると、ＬＯＣＯＳ分離６２間の半導体基板６１の主表面に差異がないことが分かる。すなわち、半導体基板１の主表面に水素プラズマ処理を施すことにより、半導体基板６１の表面に与える影響は小さいことが分かる。このため、ドライエッチングにより半導体基板６１の主表面上に与えられたエッチングダメージを除去するために、半導体基板６１の主表面に水素プラズマ処理を施したとしても、プラズマ処理により新たに半導体基板６１に与えられるダメージは小さいことが分かる。
【００７０】
ここで、半導体基板１の主表面上に絶縁膜と導電膜とが順次堆積されて形成されたキャパシタを各種の製造方法により製造し、製造されたキャパシタの性能を比較する。これにより、図２２において、ＣＤＥを施して製造された不揮発性半導体装置や、水素プラズマ処理を施して製造された不揮発性半導体装置など、各種製造方法により製造された不揮発性半導体装置の性能を予測する。
【００７１】
図５０は、製造されたキャパシタに−０．１Ａ／ｃｍ２、１００℃、Ｓ＝０．０１ｍｍ２Ｆｌａｔという条件のもと定電流ストレスを印加しつづけた際に、各製造方法により製造されたキャパシタの寿命時間を示したものである。なお、縦軸の寿命時間（５０％ＴＴＦ（ｓｅｃ））は、キャパシタを複数サンプリングした中で、最も分布の大きかった寿命時間としている。そして、グラフ１０１〜１０７のキャパシタは、不純物が注入された半導体基板と、この半導体基板の主表面上に形成された絶縁膜と、この絶縁膜上に形成された導電膜とを備える。そして、グラフ１０１〜１０７のキャパシタは、半導体基板の主表面上にキャパシタが形成される前工程において、半導体基板に施される処理が異なるものとなっている。
【００７２】
この図５０において、グラフ１０１は、エッチングダメージが与えられていない半導体基板の主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、３２（ｓｅｃ）程度である。また、グラフ１０２は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタの寿命時間を示す。このようにして製造されたキャパシタの寿命時間は、１０（ｓｅｃ）程度である。さらに、グラフ１０３は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、露出した主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、２（ｓｅｃ）程度である。
【００７３】
そして、グラフ１０４は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、３０（ｓｅｃ）程度である。また、グラフ１０５は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、１５（ｓｅｃ）程度である。
【００７４】
そして、グラフ１０６は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理（２５０℃、２５００Ｗ、Ｈ２：Ｎ２＝１：１）を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、４７（ｓｅｃ）程度である。さらに、グラフ１０７は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、４７（ｓｅｃ）程度である。
【００７５】
ここで、グラフ１０１のキャパシタは、キャパシタが形成される半導体基板の主表面上に、エッチングダメージが与えられていないため、寿命時間が比較的長いことが分かる。その一方で、グラフ１０３のキャパシタは、エッチングダメージを受けた半導体基板上に形成されているため、エッチングダメージの影響により寿命が短いもとなっている。そして、水素プラズマ処理が施されたグラフ１０４のキャパシタは、エッチングダメージを受けていないグラフ１０１のキャパシタと略同程度の寿命を有している。このため、主表面上に形成された絶縁膜にエッチングを施すことにより、半導体基板の主表面に与えられたエッチングダメージは、水素プラズマ処理により除去され、エッチングダメージが与えられる前の半導体基板の状態まで略回復されていることが分かる。
【００７６】
このため、図２２において、絶縁膜２、８にドライエッチングを施すことにより、半導体基板１に与えられたエッチングダメージも、図２３に示すように、半導体基板１に水素プラズマ処理を施すことより、軽減することができ、寿命時間を回復させることができることが分かる。なお、図５０において、グラフ１０７に示されるように、エッチングダメージが与えられた半導体基板には、Ｎ２／Ｈ２プラズマ処理を施すことにより、寿命時間をさらに長くすることができることが分かる。
【００７７】
図５１は、半導体基板上に形成された導電膜と、この導電膜上に形成された絶縁膜と、この絶縁膜上に形成された導電膜とを備えるキャパシタにおいて、上記図５０と同様の定電流ストレスを印加した際の１．０ｃ／ｃｍ２注入後の電界の変動量（ΔＥｇ）を示したものである。
【００７８】
図５１において、グラフ１１１は、エッチングダメージが与えられていない半導体基板の主表面上に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．９（ＭＶ／ｃｍ）程度である。グラフ１１２は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．１（ＭＶ／ｃｍ）程度となっている。グラフ１１３は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０.２２（ＭＶ／ｃｍ）程度となっている。
【００７９】
グラフ１１４は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．６８（ＭＶ／ｃｍ）程度となっている。グラフ１１５は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．７４（ＭＶ／ｃｍ）程度となっている。
【００８０】
そして、グラフ１１６は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理を施して、その主表面上に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．１（ＭＶ／ｃｍ）程度となっている。さらに、グラフ１１７は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタのΔＥｇを示したものである。このキャパシタのΔＥｇは、−０．０８（ＭＶ／ｃｍ）程度となっている。
【００８１】
グラフ１１１およびグラフ１１３に示されるように、半導体基板にエッチングダメージが与えられることにより、ΔＥｇが大きくなることが分かる。そして、エッチングダメージが与えられた半導体基板に水素プラズマ処理を施すと、さらに、ΔＥｇが大きくなる一方で、Ｈ２／Ｎ２プラズマ処理を施すことにより、ΔＥｇを低減することができることが分かる。
【００８２】
すなわち、図２３において、Ｎ２／Ｈ２プラズマ処理を施すことにより、Ｖｔｈの変動等を抑制することができることが分かる。
【００８３】
図５２は、各種キャパシタについて、所定の条件（Ｆｌａｔ−Ｃａｐ：Ｓ＝０．０１ｍｍ２，ＣＣＳ：Ｊｇ＝−０．０２Ａ／ｃｍ２，ＲＴ，５０ｓｅｃ（Ｑｉｎｊ＝１．０Ｃ／ｃｍ２），Ｈｉｇｈ−ｆＣＶ：１００ｋＨｚ，ＱＣＶ：０．１Ｖ／ｓｅｃ，ＲＴ）の下電圧を印加した場合に、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによるフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。
【００８４】
この図５２において、グラフ１２１は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．６６（Ｖ）程度である。グラフ１２２は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．６６（Ｖ）程度である。グラフ１２３は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−１（Ｖ）程度である。
【００８５】
グラフ１２４は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．４（Ｖ）程度である。グラフ１２５は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．４（Ｖ）程度である。
【００８６】
グラフ１２６は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．７５（Ｖ）程度である。グラフ１２７は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタのフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。このキャパシタのフラットバンド電圧の変動量は、−０．９５（Ｖ）程度である。
【００８７】
グラフ１２１およびグラフ１２３に示されるように、半導体基板にエッチングダメージが与えられると、フラットバンド電圧の変動量が大きくなることが分かる。そして、グラフ１２４に示されるように、半導体基板にプラズマ処理を施すことにより、フラットバンド電圧の変動量を低減することができることが分かる。このため、図２３において、アシストゲート５ａ〜５ｄ間の半導体基板１の主表面に水素プラズマ処理を施すことにより、しきい値の変動等を小さくすることができることが分かる。
【００８８】
図５３は、所定の条件（Ｆｌａｔ−Ｃａｐ：Ｓ＝０．０１ｍｍ２，ＣＣＳ：Ｊｇ＝−０．０２Ａ／ｃｍ２，ＲＴ，５０ｓｅｃ（Ｑｉｎｊ＝１．０Ｃ／ｃｍ２），Ｈｉｇｈ−ｆＣＶ：１００ｋＨｚ，ＱＣＶ：０．１Ｖ／ｓｅｃ，ＲＴ）の下電圧を印加した場合に、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによる界面準位密度の変化量（ΔＤｉｔ）を示したグラフである。
【００８９】
この図５３において、グラフ１３１は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。グラフ１３１は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、１．４×１０１２（ｃｍ-2ｅＶ−１）程度である。
【００９０】
グラフ１３２は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、１．４×１０１２（ｃｍ-2ｅＶ−１）程度である。また、グラフ１３３は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、４．９×１０１２（ｃｍ-2ｅＶ−１）程度である。グラフ１３４は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、１．０×１０１２（ｃｍ-2ｅＶ−１）程度である。
【００９１】
グラフ１３５は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、２．１×１０１２（ｃｍ-2ｅＶ−１）程度である。グラフ１３６は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、２．４×１０１２（ｃｍ-2ｅＶ−１）程度である。グラフ１３７は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にＨ２／Ｎ２プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）を示したグラフである。このキャパシタの界面準位密度の変化量（ｃｍ-2ｅＶ−１）は、６．６×１０１２（ｃｍ-2ｅＶ−１）程度である。
【００９２】
グラフ１３１およびグラフ１３３に示されるように、半導体基板上に形成された絶縁膜にドライエッチングを施すことにより、半導体基板の主表面には、エッチングダメージが与えられ、界面準位密度が上昇することが分かる。そして、グラフ１３４に示されるように、エッチングダメージを受けた半導体基板の主表面に水素プラズマ処理を施すことにより、エッチングダメージを除去することができ、界面準位密度を低減することができることが分かる。特に、グラフ１３１およびグラフ１３４に示されるように、半導体基板に水素プラズマ処理を施すことにより、エッチングダメージが与えられていない半導体基板よりも界面準位密度が低いことが分かる。すなわち、図２２、図２３に示されるように、絶縁膜２および絶縁膜８にエッチングを施して、半導体基板１の主表面を露出させた後、半導体基板１の主表面に水素プラズマ処理を施すことにより、エッチングダメージを軽減することができ、界面準位密度を低減することができることが分かる。
【００９３】
このように、形成されるフローティングゲート下に位置する半導体基板の主表面の界面準位密度が低減されているため、欠陥の形成が抑制され、Ｖｔｈの変動や、書込み速度の変動を抑制することができる。
【００９４】
図５４〜図５７は、ＣＤＥが施された半導体基板の主表面に水素プラズマ処理（Ｈ２／Ｎ２＝１．０／０．１ｓｌｍ，２００℃）を施してしたときの、半導体基板の残留ダメージと、回復洗浄表面と、残留Ｃ量と、残留Ｏ、Ｆ量と、Ｒａ（平均粗さ）、Ｒｍｓ（二乗平均粗さ）、Ｒｍａｘ（最大高さ）とについて評価した結果を示すものである。図５４において、横軸には、水素プラズマ処理時間（ｓｅｃ）がとられている。そして、縦軸には、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比がとられている。なお、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積とは、ＦＴＩＲ（Fourier transform infrared spectroscopy）により解析される。
【００９５】
この図５４において、●は、ＣＤＥ（chemical dry Etching）処理により０ｎｍエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。
【００９６】
また、○は、ＣＤＥ処理により５．３ｎｍエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。
【００９７】
また、▲は、ＣＤＥ処理により９．８ｎｍエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。この図５４に示されるように、水素プラズマ処理の処理時間が長くなるに従って、ダメージが与えられた半導体基板の面積が小さくなることが分かる。
【００９８】
図５５において、縦軸は、洗浄表面の面積と、ダメージが除去された半導体基板の面積との比を示したものであり、洗浄面積を１００としたときに、ダメージが除去された半導体基板の面積を示したものである。そして、横軸には、水素プラズマ処理時間（ｓｅｃ）がとられている。
【００９９】
この図５５においては、●は、ＣＤＥ処理により半導体基板の主表面が０ｎｍエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。また、▲は、ＣＤＥ処理により半導体基板の主表面が９．８ｎｍエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。○は、ＣＤＥ処理により半導体基板の主表面が５．３ｎｍエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。この図５５に示されるように、水素プラズマ処理を施すことにより、洗浄表面が除々に回復することが分かる。
【０１００】
図５６において、左側の縦軸には、ＸＰＳ（X-ray Photoelectron Spectroscopy）により測定された残留Ｃ量がとられており、右側の縦軸には、残留Ｏ、Ｆ量がとられている。そして、横軸には、水素プラズマ処理時間（ｓｅｃ）がとられている。○は、水素プラズマ処理時間と、残留Ｃ量との関係を示すものであり、◇および●は、水素プラズマ処理時間と残留Ｏ、Ｆ量との関係を示すグラフである。この図５６に示されるように、水素プラズマ処理を半導体基板の主表面に施すことにより、残留Ｃ量および残留Ｏ、Ｆ量が減少することがわかる。
【０１０１】
図５７において、左側の縦軸には、半導体基板の主表面のＲａ、Ｒｍｓ（ｎｍ）がとられており、右側の縦軸には、Ｒｍａｘがとられている。そして、△は、Ｒａ（ｎｍ）と水素プラズマ処理時間との関係を示すものである。また、●は、Ｒｍｓ（ｎｍ）と水素プラズマ処理時間との関係を示すものである。また、■は、Ｒｍａｘと水素プラズマ処理時間との関係を示すものである。この図５７において、半導体基板に水素プラズマ処理を施すことにより、半導体基板の表面粗さの劣化は、僅かであることが分かる。
【０１０２】
すなわち、図２３において、水素プラズマ処理を施すことにより、アシストゲート５ａ〜５ｄ間に位置する半導体基板１の主表面に含まれるカーボン、フッ素等を低減することができると共に、洗浄表面を回復させることができ、ダメージを除去することができることが分かる。
【０１０３】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０４】
本発明は、不揮発性半導体装置の製造方法に好適である。
【図面の簡単な説明】
【０１０５】
【図１】本実施の形態１に係る不揮発性半導体装置の断面図である。
【図２】不揮発性半導体装置の製造工程の第１工程を示す断面図である。
【図３】不揮発性半導体装置の製造工程の第２工程を示した断面図である。
【図４】不揮発性半導体装置の製造工程の第３工程を示す断面図である。
【図５】不揮発性半導体装置の製造工程の第４工程を示す断面図である。
【図６】不揮発性半導体装置の製造工程の第５工程を示す断面図である。
【図７】不揮発性半導体装置の製造工程の第６工程を示す断面図である。
【図８】不揮発性半導体装置の製造工程の第７工程を示す断面図である。
【図９】不揮発性半導体装置の製造工程の第８工程を示す断面図である。
【図１０】不揮発性半導体装置の製造工程の第９工程を示す断面図である。
【図１１】不揮発性半導体装置の製造工程の第１０工程を示す断面図である。
【図１２】不揮発性半導体装置の製造工程の第１１工程を示す断面図である。
【図１３】不揮発性半導体装置の製造工程の第１２工程を示す断面図である。
【図１４】不揮発性半導体装置の書込み動作を示す断面図である。
【図１５】不揮発性半導体装置の読出し動作における断面図である。
【図１６】不揮発性半導体装置の消去動作に係る断面図である。
【図１７】図３に示された第２工程後の不揮発性半導体装置の製造工程の第３工程を示す断面図である。
【図１８】不揮発性半導体装置の製造工程の第４工程を示す断面図である。
【図１９】不揮発性半導体装置の製造工程の第５工程を示す断面図である。
【図２０】不揮発性半導体装置の製造工程の第６工程を示す断面図である。
【図２１】図３に示された第２工程後の不揮発性半導体装置の第３工程を示す断面図である。
【図２２】不揮発性半導体装置の製造工程の第４工程を示す断面図である。
【図２３】不揮発性半導体装置の製造工程の第５工程を示す断面図である。
【図２４】不揮発性半導体装置の製造工程に第６工程を示す断面図である。
【図２５】第４工程における断面図を示すＳＥＭの写真である。
【図２６】図２５を模式的に示した模式図である。
【図２７】第４工程における平面図を示すＳＥＭの写真である。
【図２８】図２７を模式的に示した模式図である。
【図２９】図２７の詳細を示したＳＥＭの拡大写真である。
【図３０】図２９を模式的に示した模式図である。
【図３１】平坦化した後の断面図を示すＳＥＭの写真である。
【図３２】図３１を模式的に示した模式図である。
【図３３】平坦化した後の平面図を示すＳＥＭの写真である。
【図３４】図３３を模式的に示した模式図である。
【図３５】図３３の詳細を示したＳＥＭの拡大写真である。
【図３６】図３５を模式的に示した模式図である。
【図３７】洗浄処理と水素プラズマ処理とが施されたときの断面図を示すＳＥＭの写真である。
【図３８】図３７を模式的に示した模式図である。
【図３９】洗浄工程と、水素プラズマ処理が施されたときの平面図を示すＳＥＭの写真である。
【図４０】図３９を模式的に示した模式図である。
【図４１】図３９の詳細を示したＳＥＭの拡大写真である。
【図４２】図４１を模式的に示した模式図である。
【図４３】半導体基板の主表面の平均粗さＲａ（ｎｍ）を示したグラフである。
【図４４】半導体基板の最大高さＲｍａｘ（ｎｍ）を示したグラフである。
【図４５】半導体装置を示す断面図である。
【図４６】半導体装置の断面図を示すＳＥＭの写真である。
【図４７】図４６を模式的に示した模式図である。
【図４８】水素プラズマ処理を施さずに形成された半導体装置の断面図を示すＳＥＭの写真である。
【図４９】図４８を模式的に示した模式図である。
【図５０】各製造方法により製造されたキャパシタの寿命時間を示したものである。
【図５１】キャパシタにおいて、定電流ストレス中の電界の変動量（ΔＥｇ）を示したものである。
【図５２】キャパシタにおいて、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによるフラットバンド電圧の変動量（ΔＶｆｂ）を示したものである。
【図５３】キャパシタにおいて、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによる界面準位密度の変化量（ΔＤｉｔ）を示したグラフである。
【図５４】半導体基板の主表面に施す水素プラズマ処理時間と、半導体基板の残留ダメージとの関係を示したグラフである。
【図５５】ＣＤＥが施された半導体基板の主表面に施す水素プラズマ処理時間と、半導体基板の回復洗浄表面との関係を示したグラフである。
【図５６】ＣＤＥが施された半導体基板の主表面に施す水素プラズマ処理時間と、残留Ｃ量と、残留Ｏ、Ｆ量との関係を示したグラフである。
【図５７】ＣＤＥが施された半導体基板の主表面に施す水素プラズマ処理時間と、Ｒａ，Ｒｍｓ，Ｒｍａｘとの関係を示したグラフである。
【符号の説明】
【０１０６】
１  半導体基板、３  シリコン窒化膜、１０  不揮発性半導体装置、２２ａ、２２ｂ、２２ｃ、２２ｄ  フーティングゲート、５０、５１、５２  凹部。
【図１】
2007012906.tif 000003
【図２】
2007012906.tif 000004
【図３】
2007012906.tif 000005
【図４】
2007012906.tif 000006
【図５】
2007012906.tif 000007
【図６】
2007012906.tif 000008
【図７】
2007012906.tif 000009
【図８】
2007012906.tif 000010
【図９】
2007012906.tif 000011
【図１０】
2007012906.tif 000012
【図１１】
2007012906.tif 000013
【図１２】
2007012906.tif 000014
【図１３】
2007012906.tif 000015
【図１４】
2007012906.tif 000016
【図１５】
2007012906.tif 000017
【図１６】
2007012906.tif 000018
【図１７】
2007012906.tif 000019
【図１８】
2007012906.tif 000020
【図１９】
2007012906.tif 000021
【図２０】
2007012906.tif 000022
【図２１】
2007012906.tif 000023
【図２２】
2007012906.tif 000024
【図２３】
2007012906.tif 000025
【図２４】
2007012906.tif 000026
【図２６】
2007012906.tif 000027
【図２８】
2007012906.tif 000028
【図３０】
2007012906.tif 000029
【図３２】
2007012906.tif 000030
【図３４】
2007012906.tif 000031
【図３６】
2007012906.tif 000032
【図３８】
2007012906.tif 000033
【図４０】
2007012906.tif 000034
【図４２】
2007012906.tif 000035
【図４３】
2007012906.tif 000036
【図４４】
2007012906.tif 000037
【図４５】
2007012906.tif 000038
【図４７】
2007012906.tif 000039
【図４９】
2007012906.tif 000040
【図５０】
2007012906.tif 000041
【図５１】
2007012906.tif 000042
【図５２】
2007012906.tif 000043
【図５３】
2007012906.tif 000044
【図５４】
2007012906.tif 000045
【図５５】
2007012906.tif 000046
【図５６】
2007012906.tif 000047
【図５７】
2007012906.tif 000048
【図２５】
2007012906.tif 000049
【図２７】
2007012906.tif 000050
【図２９】
2007012906.tif 000051
【図３１】
2007012906.tif 000052
【図３３】
2007012906.tif 000053
【図３５】
2007012906.tif 000054
【図３７】
2007012906.tif 000055
【図３９】
2007012906.tif 000056
【図４１】
2007012906.tif 000057
【図４６】
2007012906.tif 000058
【図４８】
2007012906.tif 000059