(57)【要約】【課題】  ＭＯＳトランジスタの拡散部における接合リーク電流のばらつきや、光電荷量を蓄える配線全体の容量の増加による特性低下防止したＣＭＯＳイメージセンサを提供する。【解決手段】  信号電荷を保持および蓄積する節に結線されるＭＯＳトランジスタのソース領域およびドレイン領域を、チャンネルストップ層と離間した位置であって、コンタクト領域と整合した位置に、コンタクト領域と略等しく従来に較べて極めて小さな面積（体積）をもって形成することによって、接合リーク電流や光信号の損失や複数のセンサ間でのリークのばらつきによる固定ノイズを抑制することができ、光に対する感度が上昇する。【選択図】  図１
2007088002.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードやＭＯＳトランジスタなどの素子を同一シリコン基板上に構成するＣＭＯＳイメージセンサＩＣにおいて、信号電荷を保持および蓄積する素子に結線されている前記ＭＯＳトランジスタのソース領域およびドレイン領域は、メタル配線と電気的接続を行うためのコンタクト領域と整合した位置に前記コンタクト領域と略等しい表面積をもって形成されているとともに、前記ＭＯＳトランジスタの前記ソース領域および前記ドレイン領域は、隣接する前記ＭＯＳトランジスタ同士が素子分離領域の導電性反転によって電気的導通をしてしまうことを防止するための拡散領域、いわゆるチャンネルストップ領域と離間して形成されていることを特徴とするＣＭＯＳイメージセンサＩＣ。
【請求項２】
前記ＭＯＳトランジスタが、前記フォトダイオードをリセットするリセットトランジスタであることを特徴とする請求項１記載のＣＭＯＳイメージセンサＩＣ。
【請求項３】
前記ＭＯＳトランジスタが、前記フォトダイオードの電荷を保持する容量に接続されたスイッチトランジスタであることを特徴とする請求項１記載のＣＭＯＳイメージセンサＩＣ。
【請求項４】
前記コンタクト領域は、前記ＭＯＳトランジスタのゲート電極および前記ゲート電極と同一材料からなるスペーサーの側壁に形成されたサイドスペーサー絶縁膜により囲まれていることを特徴とする請求項１記載のＣＭＯＳイメージセンサＩＣ。
【請求項５】
前記ゲート電極および前記スペーサーはポリシリコンからなり、前記サイドスペーサ絶縁膜はシリコン窒化膜からなる請求項４記載のＣＭＯＳイメージセンサＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像情報を読み取り電送する装置、ファクシミリ、イメージスキャナ、電子カメラに用いられるＣＭＯＳイメージセンサＩＣに関する。
【背景技術】
【０００２】
図２は従来のイメージセンサの一例を示す回路図である。ＣＭＯＳイメージセンサのセンサ回路１０では、ＰＮ接合を用いたフォトダイオード１２に、前記フォトダイオード１２を適当な電圧にリセットするためのスイッチング素子であるリセットトランジスタ１１と、前記フォトダイオード１２において蓄積された光電荷を増幅するための増幅回路１３とが結線されている。
【０００３】
リセットトランジスタ１１をＯＮしフォトダイオード１２が十分にリセット電圧となるリセット動作と、リセットトランジスタ１１をＯＦＦし、一定時間中フォトダイオード１２に光電荷を蓄積させる蓄積動作と、増幅回路１３をＯＮしフォトダイオード１２に蓄積された光電荷を増幅して読み出す読み出し動作で、連続的に光情報を読み取ることができる構成になっている。
【０００４】
また、読み出し動作後に増幅された信号を一時的に記憶することも、容量素子と２つのスイッチトランジスタからなる保持回路２０を用いて行うことができる。
【０００５】
読み出し動作中にスイッチトランジスタ２２ＡをＯＮし、増幅回路１３により保持容量２１へ信号を電荷として貯え、スイッチトランジスタ２２ＡをＯＦＦした後、任意の保持時間後にスイッチトランジスタ２２ＢをＯＮし保持容量２１から読み出すことができる。
【０００６】
リセット、蓄積、読み出しの一連の動作を複数のフォトダイオードに対して一括に処理し、保持回路から個別に任意に読み出すことが可能である。
【０００７】
図３は、従来のイメージセンサのフォトダイオードへ結線されるリセットトランジスタおよび保持容量へ結線されるスイッチトランジスタのドレインまたはソース部の拡散領域の断面図である。
【０００８】
Ｐ型シリコン基板１上にＰ型チャンネルストップ層２とＬＯＣＯＳ酸化膜３が重なるように形成され、それに接するようにＮ型ソース領域４とＮ型ドレイン領域５がある。ＬＯＣＯＳ酸化膜３の端部分の下で、Ｐ型チャンネルストップ層２とＮ型ソース領域４およびＮ型ドレイン領域５が接している。Ｎ型ソース領域４およびＮ型ドレイン領域５の間にはゲート絶縁層７を介してゲート６が設けられている。一般的には、Ｐ型チャンネルストップ層２とＮ型ソース領域４およびＮ型ドレイン領域５はＬＯＣＯＳ酸化膜３に対して自己整合的に形成される。また、Ｎ型ソース領域４およびＮ型ドレイン領域５上にはメタル配線３０と電気的接続を行うためのコンタクト領域９が例えばＢＰＳＧなどからなる中間絶縁膜８を貫通するように形成されている。
【０００９】
また、ＣＭＯＳイメージセンサのスイッチング素子であるＭＯＳトランジスタの拡散部の接合リーク電流を低減させるために、スイッチング素子であるＭＯＳトランジスタのドレインやソース領域と反転素子拡散領域を離間させて構成した例もある。（例えば、特許文献１参照。）
【特許文献１】特開平２００２−１２４６５６（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、この様なＣＯＭＳイメージセンサにおいては、ＬＯＣＯＳ酸化膜３の端部分の下で、比較的高濃度な拡散層同士であるＮ型ソース領域４およびＮ型ドレイン領域５とＰ型チャンネルストップ層２が接することにより、この部分からの接合リーク電流が生じ、回路の特性が製造上ばらつき易い。蓄積時間中のフォトダイオードや保持時間中の容量素子に貯えられている信号電荷が結線されているスイッチング素子であるＭＯＳトランジスタのソース領域またはドレイン領域の接合部分から徐々にリークし、光信号の損失や複数のセンサ間でのリークのばらつきによる固定ノイズがでるといった問題点があった。また、Ｎ型ソース領域４およびＮ型ドレイン領域５とＰ型チャンネルストップ層２との間に比較的不純物濃度の濃い接合が形成され、光電荷量を貯える配線全体の容量が増し、感度が低下するという問題点があった。
【００１１】
また、Ｎ型ソース領域４およびＮ型ドレイン領域５の形成後に形成されるメタル配線３０との電気的接続を行うためのコンタクト領域９は、ゲート電極６とショートしないようにするとともにＮ型ソース領域４およびＮ型ドレイン領域内からはみ出ることの無いように、所定のパタニングの合わせずれを考慮して形成しなければならず、翻って、Ｎ型ソース領域４およびＮ型ドレイン領域５の面積はコンタクト領域９の合わせズレを見込んだ大きさにて形成しなければならなかった。このためＮ型ソース領域４およびＮ型ドレイン領域５の底面積、側面積が大きくなり光電荷量を貯える配線全体の容量が増し、感度が低下するという問題点があった。
【００１２】
上記問題の改善策として、スイッチング素子であるＭＯＳトランジスタのドレイン領域やソース領域と反転素子拡散領域を離間させて構成した例の場合においても、コンタクト領域９のアライメントズレを考慮した余分な面積がソースおよびドレインに必要となってしまうため、接合容量は十分低下させることができず、特に微細な受光素子を有するＣＭＯＳイメージセンサにおいては十分な機能を発揮できないという問題点があった。
【課題を解決するための手段】
【００１３】
上記問題点を解決するために、本発明はＣＭＯＳイメージセンサを以下のように構成した。
【００１４】
フォトダイオードやＭＯＳトランジスタなどの素子を同一シリコン基板上に構成するＣＭＯＳイメージセンサＩＣにおいて、信号電荷を保持および蓄積する素子に結線されているＭＯＳトランジスタのソース領域およびドレイン領域が、メタル配線と電気的接続を行うためのコンタクト領域と整合した位置にコンタクト領域と略等しい極めて小さな面積をもって形成された構造とした。
【００１５】
また、Ｎ型ソース領域４およびＮ型ドレイン領域５とＰ型チャンネルストップ層２とを離間させて設置する構造とした。
【発明の効果】
【００１６】
以上説明したように、本発明は、ＭＯＳトランジスタの、ソース領域およびドレイン領域が、メタル配線と電気的接続を行うためのコンタクト領域と整合した位置にコンタクト領域と略等しい面積をもって形成された構造とした。また、Ｎ型ソース領域４およびＮ型ドレイン領域５とＰ型チャンネルストップ層２とを離間させて設置する構造とした。これらにより、従来のＭＯＳトランジスタに較べてソース領域およびドレイン領域の寄生容量を著しく低減でき、接合リーク電流を小さくし、光信号の損失や複数のセンサ間でのリークのばらつきによる固定ノイズを抑制し、光に対する感度が上昇し、蓄積時間と保持時間に無関係にノイズが小さく、感度の高いＣＭＯＳイメージセンサを供給することができる。
【発明を実施するための最良の形態】
【００１７】
【実施例１】
【００１８】
図１は、本発明によるＣＭＯＳイメージセンサのフォトダイオードおよび保持容量へ結線されるスイッチング素子であるＭＯＳトランジスタの実施例を示す模式的断面図である。
【００１９】
Ｐ型シリコン基板１上にＰ型チャンネルストップ層２とＬＯＣＯＳ酸化膜３が重なるように形成され、Ｐ型チャンネルストップ層２から離間した位置であって、メタル配線３０と電気的接続を行うためのコンタクト領域９と整合した位置に、コンタクト領域９と略等しい面積をもってＮ型ソース領域４とＮ型ドレイン領域５が形成される。
【００２０】
また、コンタクト領域９の側壁部分は、ポリシリコンなどからなるゲート電極６およびゲート電極と同一材料からなるスペーサー２０３の側壁に形成された、窒化シリコン膜などによるサイドスペーサー絶縁膜２０２により囲まれている。
【００２１】
Ｎ型ソース領域４およびＮ型ドレイン領域５の間のゲート絶縁層７上にはポリシリコンなどからなるゲート電極６が設けられており。説明が重複するが、Ｎ型ソース領域４およびＮ型ドレイン領域５上にはメタル配線３０と電気的接続を行うためのコンタクト領域９がゲート電極６およびゲート電極と同一材料からなるスペーサー２０３の側壁に形成されたサイドスペーサー絶縁膜２０２により囲まれた形状で形成されている。
【００２２】
ゲート電極６およびゲート電極と同一材料からなるスペーサー２０３の上部にはゲート電極６およびゲート電極と同一材料からなるスペーサー２０３をパタニングする際に使用する窒化シリコン膜などからなるゲートマスク絶縁膜２０１が形成されている。
【００２３】
上記構造および位置関係にあるＮ型ソース領域４およびＮ型ドレイン領域５は、例えばコンタクト領域９を形成した後に、ポリシリコンなどからなるゲート電極６およびゲート電極と同一材料からなるスペーサー２０３と、それらの側壁に形成された窒化シリコン膜などによるサイドスペーサー絶縁膜２０２、およびゲートマスク絶縁膜２０１を位置整合用のマスク材として使用して、イオン注入法などによって、Ｎ型ソース領域４とＮ型ドレイン領域５にＮ型の不純物を導入することにより形成することができる。これによってＮ型ソース領域４およびＮ型ドレイン領域５はコンタクト領域９と自己整合的に形成され、自動的に幅の狭いサイドスペーサー絶縁膜２０２を介してゲート電極６と絶縁された構造を取ることができるため、従来必要であったコンタクト領域９の位置合わせズレを考慮する必要がなくなる。
【００２４】
上述のように、Ｎ型ソース領域４およびＮ型ドレイン領域５は、Ｐ型チャンネルストップ層２と離間した位置であって、コンタクト領域９と整合した位置に、コンタクト領域９と略等しい大きさで従来に較べて極めて小さな面積（体積）をもって形成される。
【００２５】
これによって、ＭＯＳトランジスタのＮ型ソース領域４およびＮ型ドレイン領域５における寄生容量が著しく低減できるため、接合リーク電流を小さくし、光信号の損失や複数のセンサ間でのリークのばらつきによる固定ノイズを抑制でき、光に対する感度も上昇する。
【００２６】
以上、実施例１では、Ｐ型シリコン基板上にＮ型ソース領域およびＮ型ドレイン領域で構成したＣＭＯＳイメージセンサで説明したしたが、導電体が反転した構造であっても効果は同じである。
【図面の簡単な説明】
【００２７】
【図１】本発明のＣＭＯＳイメージセンサのフォトダイオードおよび保持容量へ結線されるスイッチング素子であるＭＯＳトランジスタの実施例を示す模式的断面図である。
【図２】従来のイメージセンサの一例を示す回路図である。
【図３】従来のイメージセンサのフォトダイオードおよび保持容量へ結線されるスイッチング素子であるＭＯＳトランジスタの一例を示す模式的断面図である。
【符号の説明】
【００２８】
１  Ｐ型シリコン基板
２  Ｐ型チャンネルストップ層
３  ＬＯＣＯＳ酸化膜
４  Ｎ型ソース領域
５  Ｎ型ドレイン領域
６  ゲート
７  ゲート酸化膜
８  中間絶縁膜
９  コンタクト領域
１０  センサ回路
１１  リセットトランジスタ
１２  フォトダイオード
１３  増幅回路
２０  保持回路
２１  保持容量
２２Ａ、２２Ｂ  スイッチトランジスタ
３０  メタル配線
２０１  ゲートマスク絶縁膜
２０２  サイドスペーサー絶縁膜
２０３  ゲート電極と同一材料からなるスペーサー
【図１】
2007088002.tif 000003
【図２】
2007088002.tif 000004
【図３】
2007088002.tif 000005