(57)【要約】【課題】主増幅器や誤差増幅器の群遅延時間の短縮を実現することができるフィードフォワード増幅器を得る。【解決手段】歪み抽出部を構成する主増幅器４または歪みキャンセル部を構成する誤差増幅器２の少なくとも一方に、負の群遅延時間を有する回路１または素子を前置または後置する。また、負の群遅延時間を有する回路１として、（Ａ）コンデンサ、インダクタおよび抵抗を用いた直列共振回路８を、信号線路に対して並列接続すると共に、所望の周波数近傍で共振させる負の群遅延時間を有する回路、または（Ｂ）コンデンサ、インダクタおよび抵抗を用いた並列共振回路を、信号線路に対して縦続接続すると共に、所望の周波数近傍で共振させる負の群遅延時間を有する回路の少なくとも１つを用いる。【選択図】図１
2007049689.tif 000002
【特許請求の範囲】
【請求項１】
歪み抽出部を構成する主増幅器または歪みキャンセル部を構成する誤差増幅器の少なくとも一方に、負の群遅延時間を有する回路または素子を前置または後置した
ことを特徴とするフィードフォワード増幅器。
【請求項２】
請求項１に記載のフィードフォワード増幅器において、
前記負の群遅延時間を有する回路として、
（Ａ）コンデンサ、インダクタおよび抵抗を用いた直列共振回路を、信号線路に対して並列接続すると共に、所望の周波数近傍で共振させる負の群遅延時間を有する回路、
（Ｂ）コンデンサ、インダクタおよび抵抗を用いた並列共振回路を、信号線路に対して縦続接続すると共に、所望の周波数近傍で共振させる負の群遅延時間を有する回路
の少なくとも１つを用いた
ことを特徴とするフィードフォワード増幅器。
【請求項３】
請求項２に記載のフィードフォワード増幅器において、
前記直列共振回路の１つと前記並列共振回路の２つをＴ字形に接続し、かつ、前記直列共振回路の共振周波数における抵抗分Ｒｓと並列共振回路の共振周波数における抵抗分Ｒｐが、特性インピーダンスＺｏの時に、Ｒｐ×Ｒｐ＋２×Ｒｓ×Ｒｐ＝Ｚｏ×Ｚｏの関係をおおむね満足する
ことを特徴とするフィードフォワード増幅器。
【請求項４】
請求項２に記載のフィードフォワード増幅器において、
前記直列共振回路の２つと前記並列共振回路の１つをπ字形に接続し、かつ、直列共振回路の共振周波数における抵抗分Ｒｓと並列共振回路の共振周波数における抵抗分Ｒｐが、特性インピーダンスＺｏの時に、２×Ｚｏ×Ｚｏ×Ｒｓ＋Ｚｏ×Ｚｏ×Ｒｐ＝Ｒｐ×Ｒｓ×Ｒｓの関係をおおむね満足する
ことを特徴とするフィードフォワード増幅器。
【請求項５】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記直列共振回路または前記並列共振回路を構成するインダクタとして、インダクタとコンデンサを直列接続した回路を用いた
ことを特徴とするフィードフォワード増幅器。
【請求項６】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記直列共振回路または前記並列共振回路を構成するインダクタとして、マイクロストリップ線路または同軸線路を用いた
ことを特徴とするフィードフォワード増幅器。
【請求項７】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記直列共振回路または前記並列共振回路を構成するコンデンサとして、逆バイアスされた可変容量ダイオードを用いた
ことを特徴とするフィードフォワード増幅器。
【請求項８】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記負の群遅延時間を有する回路を複数個縦続接続した
ことを特徴とするフィードフォワード増幅器。
【請求項９】
請求項８に記載のフィードフォワード増幅器において、
前記負の群遅延時間を有する回路の共振周波数をそれぞれ異なる周波数に設定した
ことを特徴とするフィードフォワード増幅器。
【請求項１０】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記負の群遅延時間を有する回路において、回路の損失を補う増幅器を前置または後置または段間に配置した
ことを特徴とするフィードフォワード増幅器。
【請求項１１】
請求項９に記載のフィードフォワード増幅器において、
複数個縦続接続した負の群遅延時間を有する回路において、周波数帯域両端の回路で発生させる負の群遅延時間より、周波数帯域の両端以外の回路で発生させる負の群遅延時間を０ｎｓｅｃに近づけた
ことを特徴とするフィードフォワード増幅器。
【請求項１２】
請求項２から４までのいずれか１項に記載のフィードフォワード増幅器において、
前記直列共振回路を構成するコンデンサとして、マイクロストリップ線路で構成されたオープンスタブで構成した
ことを特徴とするフィードフォワード増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はフィードフォワード増幅器に関し、より詳細には、主増幅器や誤差増幅器の群遅延時間の短縮に関する。
【背景技術】
【０００２】
近年の通信の急速な発達により周波数の有効利用が求められており、単位周波数あたりの情報伝送量を高めることが可能なＯＦＤＭやＣＤＭＡ変調が盛んに用いられるようになってきた。これらの変調波では信号の平均電力に対する瞬時電力が非常に大きく、増幅器には広い電力範囲に渡って低歪み特性と高効率特性の両立が求められている。
【０００３】
高効率特性を満足した上で、低歪み特性を実現する方法として歪み補償技術がある。歪み補償技術とは、発生した歪みを外部回路によって低減する技術であり、その１つとしてフィードフォワード方式がある。
【０００４】
フィードフォワード方式は、増幅器の歪み成分を抽出し、出力側に逆位相で合成することにより歪みを低減する方式である。大きな歪み補償量が得られるため、極低歪み特性が要求される基地局用増幅器などに適用されている。しかし、増幅器の出力側に大きな損失を有する遅延線路が必要であり、電力効率は高くない。そこで、以下に示す手法によりフィードフォワード増幅器の高効率化が行われてきた。
【０００５】
従来例１として、歪み抽出ループの遅延線側に低歪み増幅器を入れることにより補助増幅器で必要となる利得を低下させ、補助増帽器、遅延線の群遅延量を小さくし、その結果、遅延線の通過損失を小さくすることができ、主増幅器の消費電力を低減できるものがある（例えば、特許文献１参照）。
【０００６】
また、従来例２として、主増幅器の動作安定化のためのアイソレータを方向性結合器より後に移すことで、遅延線における遅延を従来に比べ少なく設定でき、また、高調波除去等のための低域通過フィルタを方向性結合器より前に移すことで、一層の遅延の短縮を図り、その結果、遅延線の通過損失が減少し、主増幅器の消費電力を低減できるものがある（例えば、特許文献２参照）。
【０００７】
また、従来例３として、増幅器の出力側に直列共振回路や並列共振回路を接続することで増幅器を高効率動作させ、動作周波数の２、４、６倍で短絡、３、５倍で開放のインピーダンスになるようにし、フィードフォワード増幅器の主増幅器、誤差増幅器に適用することで、フィードフォワード増幅器の高効率化を図るものがある（例えば、非特許文献１参照）。
【０００８】
また、従来例４として、信号線路に対し、インダクタとしての働きをする線路とコンデンサを縦続に接続し、インダクタが信号線路に対して並列接続した構造を有し、フィードフォワード増幅器の遅延線に適用することで大きな群遅延時間を発生させ、遅延線の損失を軽減して、フィードフォワード増幅器の高効率化を図るものがある（例えば、非特許文献２参照）。
【０００９】
さらに、従来例５として、信号線路に対し、コンデンサおよびインダクタからなる並列共振回路を信号線路に対して２個縦続接続すると共に、所望の周波数近傍で共振させるようにして、フィードフォワード増幅器の主増幅器のバイアス回路等に適用することで、バイアス回路等への基本波の漏れ込みを抑圧し、主増幅器の高効率化を図り、これにより、フィードフォワード増幅器の高効率化を図るものがある（例えば、非特許文献３参照）。
【００１０】
【特許文献１】特開平１１−１１２２４１号公報
【特許文献２】特開２０００−２５２７５９号公報
【非特許文献１】相川、本城、“完全集中定数化F級増幅回路の提案”、２００４年電子情報通信学会総合大会Ｃ−２−３７
【非特許文献２】大久保、鷹井、山根、堤、“左手系伝送線路に関する一考察”、２００４年電子情報通信学会総合大会Ｃ−２−９７
【非特許文献３】本城和彦、“超高周波エレクトロニクス入門”、日刊工業新聞社
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述した従来例１では、歪み抽出ループの遅延線側に低歪み増幅器を設け、補助増幅器に要求される利得を低下させている。これにより、補助増幅器の群遅延時間の減少を図り、遅延線の群遅延量を減少させている。
【００１２】
しかしながら、補助増幅器の入力信号は歪み抽出ループによって抽出された主増幅器の歪み成分であるため、補助増幅器の入力電力を大きくするためには主増幅器から分配させる信号の電力も大きくしなければならない。分配電力の増加は主増幅器の出力側の損失を増加させることと等価となる。その結果、補助増幅器の利得と主増幅器からの分配量はトレードオフの関係となり、遅延線の群遅延量低減には制限が発生する。
【００１３】
また、従来例２では、アイソレータを方向性結合器より後に移すことや、低域通過フィルタを方向性結合器より前に移すことで、遅延線における遅延を減少させている。しかしながら、低域通過フィルタやアイソレータを含めた遅延線トータルの群遅延量は変化せず、実質的な群遅延時間は短縮できていない問題がある。
【００１４】
また、従来例３では、並列共振回路や直列共振回路を増幅器に後置することで、増幅器で発生した２倍波、３倍波等の高調波を反射し、基本波の波形を矩形波に近づけることで高効率動作を達成している。高調波を反射するため、これらの共振回路の共振周波数は基本波以外に設定されている。また、これらの回路は増幅器の出力側に接続され、損失が発生し、効率が低下することを防ぐため、回路はリアクタンス素子のみで構成される。
【００１５】
また、従来例４では、信号線路に対し、インダクタの働きをする線路とコンデンサが縦続接続された構成になっており、直列共振回路を構成している。このため、発生する群遅延時間は正である。
【００１６】
さらに、従来例５では、信号線路に対し、コンデンサおよびインダクタからなる並列共振回路を信号線路に対して縦続接続している。また、所望の周波数近傍で共振させることで、インピーダンスを高め、並列共振回路を通過する信号に対し、損失を与えている。
【００１７】
この発明は上述した点に鑑みてなされたもので、主増幅器や誤差増幅器の群遅延時間の短縮を実現することができるフィードフォワード増幅器を得ることを目的とする。
【課題を解決するための手段】
【００１８】
この発明に係るフィードフォワード増幅器は、歪み抽出部を構成する主増幅器または歪みキャンセル部を構成する誤差増幅器の少なくとも一方に、負の群遅延時間を有する回路または素子を前置または後置したことを特徴とする。
【発明の効果】
【００１９】
この発明によれば、歪み抽出部を構成する主増幅器または歪みキャンセル部を構成する誤差増幅器の少なくとも一方に、負の群遅延時間を有する回路または素子を前置または後置することで、主増幅器や誤差増幅器の群遅延時間の短縮を実現することができる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１．
図１は、この発明の実施の形態１に係るフィードフォワード増幅器の構成図である。
図１に示すフィードフォワード増幅器は、主増幅器４で発生した歪み成分を抽出し、出力側に逆位相で合成することにより歪みを低減する歪み補償方式を適用した増幅器である。このフィードフォワード増幅器は、歪み抽出ループおよび歪み除去ループからなり、歪み抽出ループは、主増幅器４、第１の遅延線５で構成され、歪み除去ループは、第２の遅延線３、負の群遅延時間を有する回路１、誤差増幅器２で構成される。なお、６は入力端子、７は出力端子である。
【００２１】
次に、実施の形態１における動作について説明する。
入力端子６から入力された信号は、主線路と副線路に分配される。主線路の信号は、主増幅器４によって増幅され、再び主線路と副線路に２分配される。一方、入力端子６から入力され分配された副線路の信号は、第１の遅延線５によって群遅延特性が与えられた後、主増幅器４の出力側で分配された副線路の信号に逆位相で合成され、主増幅器４の歪み成分が抽出される。抽出された歪み成分は、負の群遅延特性を有する回路１によって負の群遅延時間が与えられた後、主線路の歪み成分と同じ振幅になるように誤差増幅器２で増幅される。歪み除去ループにおいて、この信号は、主増幅器４の出力側に逆位相で合成され、出力端子７へ導かれる。
【００２２】
フィードフォワード増幅器では、必要な帯域を確保するために、主増幅器４と第１の遅延線５の群遅延時間を一致させるとともに、誤差増幅器２と第２の遅延線３の群遅延時間を一致させる必要がある。つまり、主増幅器４や誤差増幅器２の群遅延時間が大きいほど、大きな群遅延時間を有する遅延線を用いる必要がある。大きな群遅延時間を得るためには、遅延線の線路長を長くしなければならず、損失が増加する問題がある。特に、第２の遅延線３は、主増幅器４の出力側に接続されため、損失の低減は、フィードフォワード増幅器の高効率化を行う上で非常に重要な課題である。そこで、誤差増幅器２および主増幅器４の群遅延時間低減を図る必要がある。
【００２３】
そこで、実施の形態１では、主増幅器４または誤差増幅器２の少なくとも一方に、負の群遅延時間を有する回路または素子を前置または後置することで、等価的に主増幅器４や誤差増幅器２の群遅延時間の短縮を実現する。
【００２４】
ここで、負の群遅延時間を発生させるためには、周波数の増加に対して通過位相が進む特性を発生させる必要があるが、線路やフィルタ、増幅器などの従来のコンポーネントでは、一般に周波数の増加に対して通過位相は遅れる特性を有し、群遅延時間は正の値となる。この発明では、実施の形態２に示す回路を用いることで、位相が進む特性を実現し、負の群遅延時間を発生させる。これにより、遅延線の群遅延時間を短縮することができ、フィードフォワード増幅器の高効率化が可能となる。
【００２５】
実施の形態２．
図２は、この発明の実施の形態２における負の群遅延時間を有する回路の構成を示す図である。
負の群遅延時間を有する回路としては、図２（Ａ）に示す直列共振回路８または図２（Ｂ）に示す並列共振回路９を少なくとも１つ用いる。
すなわち、図２（Ａ）に示す直列共振回路は、コンデンサＣｓ、インダクタＬｓおよび抵抗Ｒｓからなるもので、信号線路に対して並列接続すると共に、所望の周波数近傍で共振させた回路である。また、図２（Ｂ）に示す並列共振回路は、コンデンサＣｐおよびインダクタＬｐおよび抵抗Ｒｐからなるもので、信号線路に対して縦続接続すると共に、所望の周波数近傍で共振させた回路である。
【００２６】
実施の形態２における動作について説明する。
実施の形態２の動作を示すため、図２（Ａ）、図２（Ｂ）の回路の群遅延特性（ＧＤ：Group Delay）、反射特性（Ｓ１１、Ｓ２２）を計算した計算結果を、図３（Ａ）、（Ｂ）にそれぞれ示す。なお、図３（Ａ）は、Ｃｓ＝１ｐＦ、Ｌｓ＝１０１．３ｎＨ、Ｒｓ＝３７．５Ωとした結果であり、図３（Ｂ）は、Ｃｐ＝１００ｐＦ、Ｌｐ＝１．０１ｎＨ、Ｒｐ＝２５Ωとした結果である。図３（Ａ）、（Ｂ）に示すように、共振周波数の５００ＭＨｚ近傍で負の群遅延時間が得られていることがわかる。
【００２７】
実際に負の群遅延時間が発生することを確認するために、実施の形態２で示した図２（Ａ）および（Ｂ）の回路を組み合わせた回路を試作した。試作した回路を図４に示す。図４において、インダクタとしてＬｓ＝Ｌｐ＝８．９ｎＨ、コンデンサとしてＣｐ＝Ｃｓ＝１０ｐＦを用い、抵抗にはインダクタおよびコンデンサの寄生抵抗分を活用している。また、図５に測定した群遅延時間を示す。図５に示すように、周波数が５５０ＭＨｚで、負の群遅延時間−２．２ｎｓｅｃが発生していることが確認できる。
【００２８】
これにより、遅延線を短縮することができ、フィードフォワード増幅器の高効率化を図ることができる。なお、図２（Ａ）、（Ｂ）では抵抗が用いられているが、コンデンサおよびインダクタの損失分を抵抗として代用しても良い。
【００２９】
なお、図２（Ａ）、（Ｂ）に示す負の群遅延時間を有する回路の他に、これら回路と同等な特性を有する素子として、フェライト等の素子を用いることもできる。
【００３０】
実施の形態３．
図６は、この発明の実施の形態３における負の群遅延時間を有する回路の構成を示す図である。
図６に示す負の群遅延時間を有する回路は、図２（Ａ）に示す直列共振回路１つと図２（Ｂ）に示す並列共振回路２つをＴ字形に接続して構成している。このとき、直列共振回路の共振周波数における抵抗分Ｒｓと並列共振回路の共振周波数における抵抗分Ｒｐは、Ｒｐ×Ｒｐ＋２×Ｒｓ×Ｒｐ＝Ｚｏ×Ｚｏの関係をおおむね満足している。ここで、Ｚｏは特性インピーダンスである。
【００３１】
実施の形態３における動作について説明する。
実施の形態３における動作を示すため、図６の回路の群遅延特性、反射特性を計算した計算結果を図７に示す。なお、図７は、Ｃｐ＝１００ｐＦ、Ｌｐ＝１．０１ｎＨ、Ｒｐ＝２５Ω、Ｃｓ＝１ｐＦ、Ｌｓ＝１０１．３ｎＨ、Ｒｓ＝３７．５Ωとした結果である。図７に示すように、共振周波数の５００ＭＨｚ近傍で負の群遅延時間が得られているとともに、実施の形態２の場合より反射特性が改善されていることがわかる。
【００３２】
これにより、多重反射によるフィードフォワード増幅器を構成する他のコンポーネントへの影響を抑圧しつつ、フィードフォワード増幅器の高効率化を図ることができる。
【００３３】
実施の形態３で示した図６の回路により、実際に負の群遅延時間が発生することを確認するために回路を試作した。試作した回路を図８に示す。試作した図８に示す回路では、負の群遅延時間を有する回路を縦続接続すると共に、回路の共振周波数をそれぞれ異なる値に設定し、負の群遅延時間が得られる周波数を広帯域化した。また、回路損失を補う増幅器１１を段間に配置した。
【００３４】
図８に示す回路の群遅延特性、反射特性を計算した計算結果を図９及び図１０に示す。図９に示す群遅延特性では、周波数が４９５ＭＨｚで、負の群遅延時間−７．４ｎｓｅｃが発生していることが確認できる。また、図１０に示す反射特性では、周波数が４９５ＭＨｚ近傍で、反射−１５ｄＢ以下の良好な反射特性が得られていることが確認できる。
【００３５】
本回路を用いることで、フィードフォワード増幅器の遅延線路が短縮されることを確認するために、試作した回路をフィードフォワード増幅器の誤差増幅器に前置した。図１１にＯＦＤＭ変調波を入力したフィードフォワード増幅器の歪特性の測定結果を示す。負の群遅延時間を有する回路の有無にかかわらず、ほぼ同等の歪特性が得られており、フィードフォワード増幅器がいずれの状態でも正常に動作していることが確認できる。
【００３６】
このとき、フィードフォワード増幅器の遅延線路の群遅延時間は、負の群遅延時間を有する回路がない場合は２２ｎｓｅｃであるのに対し、本回路を用いることで群遅延時間を１７．５ｎｓｅｃに短縮することができ、遅延線路の線路長を１．４ｍ短縮することができた。遅延線路の短縮により、遅延線路の損失は１．７ｄＢから１．３ｄＢに短縮することができ、フィードフォワード増幅器の効率を５％から５．５％に向上することができた。また、遅延線路を短縮することで、装備性（線路引き回し）の向上や装置の小型化が図れた。
【００３７】
実施の形態４．
図１２は、この発明の実施の形態４における負の群遅延時間を有する回路の構成を示す図である。
図１２に示す負の群遅延時間を有する回路は、図２（Ａ）に示す直列共振回路２つと図２（Ｂ）に示す並列共振回路１つをπ字形に接続して構成している。このとき、直列共振回路の共振周波数における抵抗分Ｒｓと並列共振回路の共振周波数における抵抗分Ｒｐは、２×Ｚｏ×Ｚｏ×Ｒｓ＋Ｚｏ×Ｚｏ×Ｒｐ＝Ｒｐ×Ｒｓ×Ｒｓの関係をおおむね満足している。ここで、Ｚｏは特性インピーダンスである。
【００３８】
実施の形態４における動作について説明する。
実施の形態４の動作を示すため、図１２に示す回路の群遅延特性、反射特性を計算した計算結果を図１３に示す。なお、図１３は、Ｃｐ＝１００ｐＦ、Ｌｐ＝１．０ｎＨ、Ｒｐ＝３７．５Ω、Ｃｓ＝１ｐＦ、Ｌｓ＝１０１．３ｎＨ、Ｒｓ＝１５０Ωとした結果である。図１３に示すように、共振周波数の５００ＭＨｚ近傍で負の群遅延時間が得られているとともに、実施の形態２の場合より反射特性が改善されていることがわかる。
【００３９】
これにより、多重反射によるフィードフォワード増幅器を構成する他のコンポーネントへの影響を抑圧しつつ、フィードフォワード増幅器の高効率化を図ることができる。
【００４０】
実施の形態５．
図１４は、この発明の実施の形態５における負の群遅延時間を有する回路の構成を示す図である。
図１４に示す実施の形態５における負の群遅延時間を有する回路の基本的な構成、動作に関しては、図６に示す実施の形態３と同じであるが、並列共振回路を構成するインダクタＬｐにコンデンサＣｓｐを直列接続した回路を用いている点が異なる。コンデンサＣｓｐをインダクタＬｐに直列接続することで、より大きな負の群遅延時間を得ることができる。
【００４１】
このことを確認するため、コンデンサＣｓｐの有無に対する群遅延特性を計算した計算結果を図１５に示す。なお、図１５は、コンデンサがある場合、Ｃｐ＝１００ｐＦ、Ｌｐ＝２．０２ｎＨ、Ｒｐ＝２５Ω、Ｃｓｐ＝１００ｐＦ、Ｃｓ＝１ｐＦ、Ｌｓ＝１０１．３ｎＨ、Ｒｓ＝３７．５Ωとした結果であり、コンデンサがない場合、Ｃｐ＝１００ｐＦ、Ｌｐ＝１．０１ｎＨ、Ｒｐ＝２５Ω、Ｃｓ＝１ｐＦ、Ｌｓ＝１０１．３ｎＨ、Ｒｓ＝３７．５Ωとした結果である。図１５に示すように、コンデンサＣｓｐをインダクタＬｐに直列接続することで（図では、ありの場合）、より大きな負の群遅延時間を得られていることがわかる。これにより、遅延線を一層短縮することができ、フィードフォワード増幅器の高効率化を図ることができる。
【００４２】
なお、実施の形態２や４の場合でも、実施の形態５に示した場合と同様に、インダクタにコンデンサを直列接続しても良い。また、図１４では、並列共振回路のインダクタにのみコンデンサを直列接続しているが、直列共振回路のインダクタに対してもコンデンサを接続しても良い。
【００４３】
実施の形態６．
図１６は、この発明の実施の形態６における負の群遅延時間を有する回路の構成を示す図である。
図１６に示す実施の形態６における負の群遅延時間を有する回路の基本的な構成、動作に関しては、図６に示す実施の形態３と同じであるが、直列共振回路および並列共振回路を構成するインダクタにマイクロストリップ線路や同軸線路等の線路を用いている点が異なる。線路を用いることでインダクタの微調整が行うことができ、共振周波数の設定精度を高めることができる。これにより、帯域内での負の群遅延時間を有する回路の損失平坦性や群遅延時間偏差を抑圧でき、フィードフォワード増幅器の歪み補償量の増加を図ることができる。
【００４４】
なお、実施の形態２や４の場合でも、実施の形態６に示した場合と同様にマイクロストリップ線路や同軸線路等の線路を用いても良い。
【００４５】
実施の形態７．
図１７は、この発明の実施の形態７における負の群遅延時間を有する回路の構成を示す図である。図１７ではＲＦ等価回路を示した。
図１７に示す実施の形態７の基本的な構成、動作に関しては、図６に示す実施の形態３と同じであるが、直列共振回路および並列共振回路を構成するコンデンサとして、逆バイアスされた可変容量ダイオードを用いた点が異なる。可変容量ダイオードを用いることで共振周波数の微調整が行うことができ、負の群遅延時間を有する回路の帯域内での損失平坦性や群遅延時間偏差を抑圧できる。これにより、フィードフォワード増幅器の歪み補償量の増加を図ることができる。
【００４６】
なお、実施の形態２や４の場合でも、実施の形態７に示した場合と同様に可変容量ダイオードを用いても良い。
【００４７】
実施の形態８．
図１８は、この発明の実施の形態８における負の群遅延時間を有する回路の構成を示す図である。図中、１０は実施の形態３の負の群遅延時間を有する回路である。
【００４８】
図１８に示す実施の形態８の基本的な構成、動作に関しては、図６に示す実施の形態３と同じであるが、実施の形態３の回路を複数個縦続接続して多段化した点が異なる。多段化することで、大きな負の群遅延時間を得ることができる。
【００４９】
このことを確認するため、２段化した回路の群遅延特性を計算した計算結果を、図１９に示す。図１９に示すように、多段化する（２段にする）ことで、１段の場合よりも大きな負の群遅延時間を得られていることがわかる。これにより、遅延線を一層短縮することができ、フィードフォワード増幅器の高効率化を図ることができる。
【００５０】
なお、図１８の隣り合う直列共振回路や並列共振回路を一体化し、図２０や図２１に示すように１つの共振回路で構成しても良い。これにより、回路の小型化を図ることができる。
【００５１】
なお、実施の形態２や４の場合でも、実施の形態７に示した場合と同様に多段化しても良い。
【００５２】
実施の形態９．
実施の形態９の基本的な構成、動作に関しては、図１８に示す実施の形態８と同じであるが、縦続接続する負の群遅延時間を有する回路の共振周波数を、それぞれ異なる周波数に設定した点が異なる。共振周波数をそれぞれ異なる周波数に設定することで、負の群遅延時間を有する回路の帯域内での損失平坦性や群遅延時間偏差を抑圧できる。
【００５３】
このことを確認するため、共振周波数が１３％異なる回路（共振周波数は５００ＭＨｚおよび４７０ＭＨｚ）を縦続接続した回路の群遅延特性を計算した計算結果を、図２２に示す。図２２に示すように、縦続接続する負の群遅延時間を有する回路の共振周波数を、それぞれ異なる周波数に設定することで、広い周波数範囲に渡って負の群遅延時間が得られていることがわかる。これより、フィードフォワード増幅器の広帯域化が可能となる。
【００５４】
なお、実施の形態２や４の回路を多段化した場合でも、実施の形態９に示した場合と同様に回路の共振周波数をそれぞれ異なる周波数に設定しても良い。
【００５５】
実施の形態１０．
図２３は、この発明の実施の形態１０における負の群遅延時間を有する回路の構成を示す図である。図中、１１は増幅器である。
【００５６】
図２３に示す実施の形態１０の基本的な構成、動作に関しては、図１８に示す実施の形態８と同じであるが、回路の損失を補う増幅器１１を、前置または後置した点が異なる。増幅器１１を用いることで負の群遅延回路で発生する損失を補償することができる。これにより、負の群遅延回路の有無に対するフィードフォワード増幅器のレベル変化を防止できる。
【００５７】
なお、実施の形態２や４の場合でも、実施の形態１０に示した場合と同様に回路の損失を補う増幅器１１を前置または後置しても良い。
【００５８】
実施の形態１１．
実施の形態１１の基本的な構成、動作に関しては、実施の形態９と同じであるが、周波数帯域の両端以外の回路で発生させる負の群遅延時間を周波数帯域両端の回路で発生させる負の群遅延時間より０ｎｓｅｃに近づけた点が異なる。帯域内で発生させる負の群遅延時間を変えることで、負の群遅延時間を有する回路の帯域内での群遅延時間偏差を抑圧できる。
【００５９】
このことを確認するため、帯域の両端以外の回路で発生させる負の群遅延時間を帯域両端の回路で発生させる負の群遅延時間より０ｎｓｅｃに近づけた回路の群遅延特性を図２４に示す。図２４では、縦続接続した負の群遅延時間を有する回路として、例えば３つの回路を備え、それら回路の各群遅延特性Ｐ１〜Ｐ３とそれら回路の総合群遅延特性Ｐｍを示している。図２４に示すように、周波数帯域両端の回路（群遅延特性Ｐ２，Ｐ３を有する回路）で発生させる負の群遅延時間より、周波数帯域の両端以外の回路（群遅延特性Ｐ１を有する回路）で発生させる負の群遅延時間を０ｎｓｅｃに近づけることにより、総合群遅延特性Ｐｍは平坦化し、負の群遅延時間を有する回路の帯域内での群遅延時間偏差を抑圧できることが分かる。これより、フィードフォワード増幅器の広帯域化が可能となる。
【００６０】
なお、実施の形態２や４の回路を多段化した場合でも、実施の形態１１に示した場合と同様に回路の負の群遅延時間をそれぞれ異なる値に設定しても良い。
【００６１】
実施の形態１２．
図２５は、この発明の実施の形態１２における負の群遅延時間を有する回路の構成を示す図である。図２５ではＲＦ等価回路を示した。
図２５に示す実施の形態１２の基本的な構成、動作に関しては、図６に示す実施の形態３と同じであるが、直列共振回路を構成するコンデンサとして、マイクロストリップ線路で構成されたオープンスタブを用いる点が異なる。
【００６２】
直列共振回路を構成するコンデンサとして、マイクロストリップ線路で構成されたオープンスタブを用いることで、接地するためのグランドを形成する必要がなくなり、回路の製作を容易にすることが出来る。特に、基板厚が厚い場合やかたい場合、基板の低価格化を図りたい場合に有効である。また、オープンスタブの長さを調整することで共振周波数の微調整が可能になり、負の群遅延時間を有する回路の帯域内での損失平坦性や群遅延時間偏差を抑圧できる。これらにより、フィードフォワード増幅器の製作を容易にすると共に、歪み補償量の増加を図ることができる。
【図面の簡単な説明】
【００６３】
【図１】この発明の実施の形態１に係るフィードフォワード増幅器の構成を示す図である。
【図２】この発明の実施の形態２における負の群遅延時間を有する回路の構成を示す図である。
【図３】図２（Ａ）、図２（Ｂ）に示す回路の群遅延特性、反射特性を計算した計算結果をそれぞれ示す図である。
【図４】負の群遅延時間が発生することを確認するために、実施の形態２で示した図２（Ａ）および（Ｂ）の回路を組み合わせた試作回路の構成を示す図である。
【図５】図４に示す回路の群遅延特性を計算した計算結果を示す図である。
【図６】この発明の実施の形態３における負の群遅延時間を有する回路の構成を示す図である。
【図７】図６に示す回路の群遅延特性及び反射特性を計算した計算結果を示す図である。
【図８】図６の回路により、実際に負の群遅延時間が発生することを確認するために試作した回路を示す図である。
【図９】図８に示す回路の群遅延特性を計算した計算結果を示す図である。
【図１０】図８に示す回路の反射特性を計算した計算結果を示す図である。
【図１１】ＯＦＤＭ変調波を入力したフィードフォワード増幅器の歪特性の測定結果を示す図である。
【図１２】この発明の実施の形態４における負の群遅延時間を有する回路の構成を示す図である。
【図１３】図１２に示す回路の群遅延特性及び反射特性を計算した計算結果を示す図である。
【図１４】この発明の実施の形態５における負の群遅延時間を有する回路の構成を示す図である。
【図１５】図１４に示す回路の群遅延特性及び反射特性を計算した計算結果を示す図である。
【図１６】この発明の実施の形態６における負の群遅延時間を有する回路の構成を示す図である。
【図１７】この発明の実施の形態７における負の群遅延時間を有する回路の構成を示す図である。
【図１８】この発明の実施の形態８における負の群遅延時間を有する回路の構成を示す図である。
【図１９】図１８に示す回路の群遅延特性を計算した計算結果を示す図である。
【図２０】図１８の隣り合う直列共振回路や並列共振回路を一体化して構成した１つの共振回路の構成を示す図である。
【図２１】図１８の隣り合う直列共振回路や並列共振回路を一体化して構成した１つの共振回路の図２０とは異なる構成を示す図である。
【図２２】この発明の実施の形態９における負の群遅延時間を有する回路を説明するもので、共振周波数が異なる回路を縦続接続した回路の群遅延特性を計算した計算結果を示す図である。
【図２３】この発明の実施の形態１０における負の群遅延時間を有する回路の構成を示す図である。
【図２４】この発明の実施の形態１１における負の群遅延時間を有する回路を説明するもので、帯域両端の回路で発生させる負の群遅延時間より０ｎｓｅｃに近づけた回路の群遅延特性を示す図である。
【図２５】この発明の実施の形態１２における負の群遅延時間を有する回路の構成を示す図である。
【符号の説明】
【００６４】
１  負の群遅延時間を有する回路、２  誤差増幅器、３  第２の遅延線、４  主増幅器、５  第１の遅延線、６  入力端子、７  出力端子、８  直列共振回路、９  並列共振回路、１０  負の群遅延時間を有する回路、１１  増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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