(57)【要約】【課題】  拡散層を配線として用いる半導体装置において、大型化を防止しつつ拡散層配線の抵抗値を低減することにある。【解決手段】  半導体基板１０１と、前記半導体基板１０１の上方に第１方向に沿って配置された複数の第１配線１１６と、前記半導体基板１０１の表面に前記第１方向に直交する第２方向に沿って延在し、前記第１配線１１６と重なる第１拡散層部分を有する複数の拡散層と、前記半導体基板と前記第１配線との間において、各第１配線１１６に沿って配置された複数の第１拡散層部分のうち隣接する第１拡散層部分の間に配置され、前記第１配線１１６と電気的に接続された第１導電膜１０６と、第１導電膜１１６の側方において前記第１導電膜１１６に隣接する前記拡散層１１２との間に配置され前記拡散層１１２に沿って延在する側壁部と、前記側壁部の間に前記各拡散層上に各拡散層１１２に沿って延在するように所定の膜厚で埋め込まれた複数の第２導電膜１１４と、を備えることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に第１方向に沿って配置された複数の第１配線と、
前記半導体基板の表面に前記第１方向に直交する第２方向に沿って延在し、前記第１配線と重なる第１拡散層部分を有する複数の拡散層と、
前記半導体基板と前記第１配線との間において、各第１配線に沿って配置された複数の第１拡散層部分のうち隣接する第１拡散層部分の間に配置され、前記第１配線と電気的に接続された第１導電膜と、
第１導電膜の側方において前記第１導電膜に隣接する前記拡散層との間に配置され前記拡散層に沿って延在する側壁部と、
前記側壁部の間に前記各拡散層上に各拡散層に沿って延在するように所定の膜厚で埋め込まれた複数の第２導電膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記側壁部は、前記各拡散層を互いに分離するように延在していることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記側壁部は前記各拡散層ごとに拡散層を囲んでおり、前記第２導電膜は前記側壁部で囲まれた領域に埋め込まれていることを特徴とする、請求項２記載の半導体装置。
【請求項４】
前記側壁部は電荷蓄積膜を含むことを特徴とする、請求項１乃至３何れか記載の半導体装置。
【請求項５】
前記側壁部は、前記電荷蓄積膜を含む第１側壁部と、前記第１側壁部の外側に配置され、前記電荷蓄積膜と前記第２導電膜とを電気的に絶縁する第２側壁部と、を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記側壁部の間で前記第２導電膜上に埋め込まれ、前記第１配線と前記第２導電膜とを電気的に絶縁する第１絶縁膜をさらに備える、請求項１乃至５何れか記載の半導体装置。
【請求項７】
前記複数の拡散層は、前記複数の第１配線の外側で前記第２導電膜を介してコンタクトがとられていることを特徴とする、請求項１乃至６何れか記載の半導体装置。
【請求項８】
前記第１導電膜、前記第１電極の両側の第１拡散層部分は、それぞれ、メモリセルトランジスタのゲート電極、ソース／ドレインを構成し、
前記第１拡散層部分及び前記第１導電膜は、ビットラインを構成することを特徴とする、請求項１乃至７何れかに記載の半導体装置。
【請求項９】
前記半導体基板は、前記メモリセルトランジスタが形成されたメモリセル領域と、周辺回路トランジスタが形成された周辺回路領域とを有し、
前記周辺回路トランジスタのゲート電極には、電荷蓄積膜が形成されていないことを特徴とする、請求項８記載の半導体装置。
【請求項１０】
前記半導体基板は、前記メモリセルトランジスタが形成されたメモリセル領域と、周辺回路トランジスタが形成された周辺回路領域とを有し、
前記メモリセルトランジスタのゲート電極はシリサイド膜を含まず、前記周辺回路トランジスタのゲート電極はシリサイド膜を含むことを特徴とする、請求項８記載の半導体装置。
【請求項１１】
半導体基板を準備する工程と、
前記半導体基板上に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、
前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、
前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、
前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、
前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、
前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、
前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、
前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、
前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記多層積層膜を加工する工程では、前記各拡散層を互いに分離するように前記複数の線状パターンを互いに連結する前記パターンを形成することを特徴とする、請求項１1記載の半導体装置の製造方法。
【請求項１３】
前記多層積層膜を加工する工程では、前記各拡散層を囲むように前記パターンを形成することを特徴とする、請求項１2記載の半導体装置の製造方法。
【請求項１４】
前記側壁部を形成する工程は、電荷蓄積膜を形成する工程を含むことを特徴とする、請求項１1乃至１3記載の半導体装置の製造方法。
【請求項１５】
前記側壁部を形成する工程は、電荷蓄積膜を含む第１側壁部を形成する工程と、前記第１側壁部の外側に第２側壁部を形成する工程とを含むことを特徴とする、請求項１4記載の半導体装置の製造方法。
【請求項１６】
前記第１配線に覆われていない部分で前記第１導電膜を除去する工程の後に、
前記複数の第１配線、前記第３絶縁膜、前記第１絶縁膜を覆う第４絶縁膜を形成する工程と、
前記複数の第１配線の外側で前記第４絶縁膜、前記第３絶縁膜に開口部を形成して前記第２導電膜を露出する工程と、
前記開口部内に第４導電膜を形成する工程と、
をさらに含むことを特徴とする、請求項１1乃至１5記載の半導体装置の製造方法。
【請求項１７】
メモリセルトランジスタを形成するメモリセル領域と、周辺回路トランジスタを形成する周辺回路領域とを含む半導体基板を準備する工程と、
前記周辺回路領域を第５絶縁膜で覆う工程と、
前記メモリセル領域に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、
前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、
前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、
前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、
前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、
前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成して前記メモリセル領域を覆う工程と、
前記周辺回路領域を覆う前記第５絶縁膜を除去する工程と、
前記周辺回路領域に周辺回路トランジスタを形成する工程と、
前記周辺回路トランジスタ及び前記第３絶縁膜上に第４絶縁膜を形成する工程と、
前記第４絶縁膜及び前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、
前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、
前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、
前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記周辺回路トランジスタには電荷蓄積膜を形成しないことを特徴とする、請求項１7記載の半導体装置の製造方法。
【請求項１９】
前記周辺回路トランジスタの形成工程では、ゲート電極の一部としてシリサイド膜を形成する工程を含むことを特徴とする、請求項１7記載の半導体装置の製造方法。
【請求項２０】
メモリセルトランジスタを形成するメモリセル領域と、周辺回路トランジスタを形成する周辺回路領域とを含む半導体基板を準備する工程と、
前記メモリセル領域及び前記周辺回路領域に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、
前記メモリセル領域において、前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、
前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、
前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、
前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、
前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成して前記メモリセル領域を覆う工程と、
前記周辺回路領域において前記多層積層膜を加工して周辺回路トランジスタを形成する工程と、
前記周辺回路トランジスタ及び前記第３絶縁膜上に第４絶縁膜を形成する工程と、
前記第４絶縁膜及び前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、
前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、
前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、
前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
前記周辺回路トランジスタには電荷蓄積膜を形成しないことを特徴とする、請求項20記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に拡散層を配線として用いる半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、各メモリセルが２つの電荷蓄積部を有する、いわゆる１セル２ビット方式の不揮発性半導体記憶装置が存在する。この種の不揮発性半導体装置は、例えば、以下のように形成される。先ず、半導体基板上に素子分離用のフィールド酸化膜に囲まれたアクティブ領域を形成し、その上にゲート酸化膜、ポリシリコン膜、タングステンシリサイド膜（ＷＳｉ膜）、ゲート上ＮＳＧ膜、ゲート上窒化膜を形成する。その後、レジストをマスクとして、ゲート酸化膜、ポリシリコン膜、ＷＳｉ膜、ゲート上ＮＳＧ膜、ゲート上窒化膜を加工してセルトランジスタ及び周辺回路トランジスタのゲートを同時に形成する。このとき、メモリセル領域では、ゲートは第１の方向に沿って延びる複数のラインに加工する。
【０００３】
次に、イオン注入によりセルランジスタ及び周辺回路トランジスタのＬＤＤを形成し、ＮＳＧ膜、シリコン窒化膜（電荷蓄積膜）、ＮＳＧ膜を順次形成した後エッチバックして、セルトランジスタ及び周辺回路トランジスタの第１サイドウォール（電荷蓄積部）を形成する。その後、ゲート及び第１サイドウォールをマスクとしてイオン注入して、セルトランジスタ及び周辺回路トランジスタのＮ＋拡散層（ソース／ドレイン）を形成する。このとき、Ｎ＋拡散層は、第１方向に沿って延びるゲートに沿ってライン状に形成される。さらに、ＮＳＧ膜を積層した後エッチバックして第１サイドウォールの外側に第２サイドウォールを形成する。また、ゲート、第１サイドウォール及び第２サイドウォールをマスクとしてＮ＋拡散層上にコバルトシリサイドを形成する。
【０００４】
次に、第２サイドウォール間をＮＳＧ膜で埋めた後、ゲート上窒化膜をストッパとしてＮＳＧ膜をＣＭＰで平坦化し、その後、ゲート上窒化膜を除去し、レジストをマスクとしてゲート上ＮＳＧ膜を除去してＷＳｉ膜を露出させる。
【０００５】
その後、全面にタングステン膜（Ｗ膜）を形成し、レジストをマスクとしてＷ膜をエッチングし、ワードラインを形成する。さらに、ワードラインで覆われていない領域のＷＳｉ膜及びポリシリコン膜を除去して、ゲート電極を島状に加工する。その後、中間絶縁膜を形成した後、Ｎ＋拡散層（ソース／ドレイン）を露出するコンタクトホールを形成して、コンタクトを形成する。
【０００６】
この構成では、Ｎ＋拡散層が、複数のセルトランジスタのソース／ドレインと一体に形成され、配線（拡散層配線）として用いられる。
【０００７】
拡散層を配線として用いる場合に配線の抵抗値を低減することを目的としたメモリセル構造は、例えば特許文献１に記載されている。
【特許文献１】特開平６−２１６３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したような従来の不揮発性半導体装置の構成においては、セルトランジスタのＮ＋拡散層にコバルトサリサイドを形成して低抵抗化を図っているが、メタル配線に比較するとシート抵抗が１０倍以上になる。例えば、例えば、３００ｎｍのタングステンＷのシート抵抗はＲｓ＝０．７Ω／□であり、コバルトシリサイド６ｎｍのシート抵抗値はＲｓ＝１０Ω／□である。この為、上方の１Ｍ（第１メタル配線層）にＮ＋拡散層に並行してメタル配線を裏打ちする必要があり、その分セルブロックサイズが大きくなる問題がある。
【０００９】
また、セルトランジスタと周辺回路トランジスタとを同時に形成している為、周辺回路トランジスタにも電荷蓄積膜が形成され、その結果、電荷蓄積膜が形成されない場合に比較して周辺回路トランジスタのホットキャリア耐性が弱くなる。
【００１０】
さらに、セルトランジスタと周辺回路トランジスタとを同時に形成している為、セルトランジスタのゲート電極にもＷＳｉ膜を形成する必要がある。この為、ゲート電極を島状にエッチングする際に、ＷＳｉ及びポリシリコン膜をエッチングする必要があり、複数材料のエッチングとなり、エッチングプロセスが複雑になる問題がある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に第１方向に沿って配置された複数の第１配線と、前記半導体基板の表面に前記第１方向に直交する第２方向に沿って延在し、前記第１配線と重なる第１拡散層部分を有する複数の拡散層と、前記半導体基板と前記第１配線との間において、各第１配線に沿って配置された複数の第１拡散層部分のうち隣接する第１拡散層部分の間に配置され、前記第１配線と電気的に接続された第１導電膜と、第１導電膜の側方において前記第１導電膜に隣接する前記拡散層との間に配置され前記拡散層に沿って延在する側壁部と、前記側壁部の間に前記各拡散層上に各拡散層に沿って延在するように所定の膜厚で埋め込まれた複数の第２導電膜と、を備えることを特徴とする。
【００１２】
第１導電膜は、例えばメモリトランジスタのゲート電極を構成し、第１拡散層部分はソースドレインを構成する。また、拡散層及び第２導電膜はビットラインを構成し、第１配線はワードラインを構成する。
【００１３】
この半導体装置では、複数の第１配線と、複数の拡散層と間の線状部分との交差部に第１導電膜が形成される。第１導電膜の両側には側壁部が拡散層に沿って延在しており、側壁部の間に第２導電膜が埋め込まれている。この第２導電膜によって、拡散層の導電率を十分に補償することができる。言い換えれば、第２導電膜と拡散層とで構成される配線の抵抗値を低減することができる。
【００１４】
また、第２導電膜を側壁部の間に埋め込む構成であるので、第２導電膜の膜厚の調整が容易であり、膜厚の調整によって第２導電膜と拡散層とで構成される配線の抵抗値を容易に調整することができる。
【００１５】
また、上層にメタル配線を拡散層に沿って形成して、複数箇所でメタル配線と拡散層との間にコンタクトをとることで拡散層の導電率を補償する場合には、コンタクト形成の領域を確保する為に、半導体装置が大型化する虞がある。一方、本発明の構成では、第１導電膜によって拡散層の導電率を十分に補償することができるので、上層メタル配線により拡散層の導電率を補償する必要がなく、半導体装置が大型化することを防止できる。また、側壁部の間に第１導電膜を埋め込むだけであるので、第１導電膜を設けることによる半導体装置の大型化の虞はない。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成する工程と、前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする。
【００１７】
第１絶縁膜、第１導電膜、第２絶縁膜からなる線状パターンは、例えば、メモリトランジスタのゲートを構成する。また、拡散層及び第２導電膜はビットラインを構成し、第３導電膜はワードラインを構成する。
【００１８】
第１方向に沿って延在する複数の線状パターンの両側にゲートに沿って延在する側壁部を設る。側壁部の間に線状パターンに沿って延在する拡散層を形成し、各拡散層上に拡散層に沿って延在する第２導電膜を設けることで、拡散層及び第２導電膜からなる配線をを形成する。この製造方法では、側壁部間に埋め込まれた第２導電膜により拡散層の導電率を十分に補償することができる。言い換えれば、拡散層及び第２導電膜からなる配線の抵抗値を低減することができる。
【００１９】
また、第２導電膜を側壁部の間に埋め込むので、第１導電膜の膜厚の調整が容易であり、膜厚の調整によって拡散層及び第２導電膜からなる配線の抵抗値を容易に調整することができる。
【００２０】
また、側壁部の間に第２導電膜を埋め込むだけであるので、第２導電膜を設ける為の領域を別途設ける必要がなく、半導体装置の大型化を防止できる。また、第２導電膜によって拡散層の導電率を十分に補償することができるので、上層メタル配線により拡散層の導電率を補償する必要がなく、半導体装置の大型化を防止することができる。
【００２１】
他の本発明の半導体装置の製造方法は、メモリセルトランジスタを形成するメモリセル領域と、周辺回路トランジスタを形成する周辺回路領域とを含む半導体基板を準備する工程と、前記周辺回路領域を第５絶縁膜で覆う工程と、前記メモリセル領域に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成して前記メモリセル領域を覆う工程と、前記周辺回路領域を覆う前記第５絶縁膜を除去する工程と、前記周辺回路領域に周辺回路トランジスタを形成する工程と、前記周辺回路トランジスタ及び前記第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４絶縁膜及び前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする。
【００２２】
この製造方法では、側壁部間に埋め込まれた第２導電膜により拡散層の導電率を十分に補償することができる。言い換えれば、拡散層及び第２導電膜からなる配線の抵抗値を低減することができる。また、第２導電膜を側壁部の間に埋め込むので、第１導電膜の膜厚の調整が容易であり、膜厚の調整によって拡散層及び第２導電膜からなる配線の抵抗値を容易に調整することができる。また、側壁部の間に第２導電膜を埋め込むだけであるので、第２導電膜を設ける為の領域を別途設ける必要がなく、半導体装置の大型化を防止できる。また、第２導電膜によって拡散層の導電率を十分に補償することができるので、上層メタル配線により拡散層の導電率を補償する必要がなく、半導体装置の大型化を防止することができる。
【００２３】
この製造方法では、メモリセル領域と周辺回路領域とを別々に加工するので、周辺回路トランジスタに電荷蓄積膜を形成しないようにできる。これにより、周辺回路トランジスタのホットキャリア耐性が弱くなることを防止できる。
【００２４】
この製造方法では、メモリセル領域と周辺回路領域とを別々に加工するので、メモリセルトランジスタのゲート電極にシリサイドを形成しないようにできる。これにより、ゲート電極のエッチング工程が容易になる。
【００２５】
また、他の本発明の半導体装置の製造方法は、メモリセルトランジスタを形成するメモリセル領域と、周辺回路トランジスタを形成する周辺回路領域とを含む半導体基板を準備する工程と、前記メモリセル領域及び前記周辺回路領域に第１絶縁膜、第１導電膜、第２絶縁膜を順に形成して多層積層膜を形成する工程と、前記メモリセル領域において、前記多層積層膜を第１方向に沿って延びる複数の線状パターンを含むパターンに加工するステップと、前記複数の線状パターンの両側に各線状パターンに沿って延在する側壁部を形成する工程と、前記半導体基板の表面において前記側壁部の両側に前記側壁部に沿って延在する複数の拡散層を形成する工程と、前記側壁部の間に所定の膜厚で第２導電膜を埋め込んで、各拡散層上で拡散層に沿って延在するように第２導電膜を形成する工程と、前記側壁部の間を埋めると共に前記線状パターンを覆う第３絶縁膜を形成して前記メモリセル領域を覆う工程と、前記周辺回路領域において前記多層積層膜を加工して周辺回路トランジスタを形成する工程と、前記周辺回路トランジスタ及び前記第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４絶縁膜及び前記第３絶縁膜を前記側壁部の高さまで平坦化して前記線状パターンの第２絶縁膜を露出させる工程と、前記第２絶縁膜を除去して前記第１導電膜を露出する工程と、前記第１導電膜上及び前記第３絶縁膜上に第３導電膜を形成する工程と、前記第３導電膜を前記第１方向に略直交する第２方向に沿って延在する複数の第１配線に加工する工程と、前記第１配線に覆われていない部分で前記線状パターンの第１導電膜を除去する工程と、を含むことを特徴とする。
【００２６】
この製造方法では、側壁部間に埋め込まれた第２導電膜により拡散層の導電率を十分に補償することができる。言い換えれば、拡散層及び第２導電膜からなる配線の抵抗値を低減することができる。また、第２導電膜を側壁部の間に埋め込むので、第１導電膜の膜厚の調整が容易であり、膜厚の調整によって拡散層及び第２導電膜からなる配線の抵抗値を容易に調整することができる。また、側壁部の間に第２導電膜を埋め込むだけであるので、第２導電膜を設ける為の領域を別途設ける必要がなく、半導体装置の大型化を防止できる。また、第２導電膜によって拡散層の導電率を十分に補償することができるので、上層メタル配線により拡散層の導電率を補償する必要がなく、半導体装置の大型化を防止することができる。
【００２７】
この製造方法では、メモリセル領域と周辺回路領域とを別々に加工するので、周辺回路トランジスタに電荷蓄積膜を形成しないようにできる。これにより、周辺回路トランジスタのホットキャリア耐性が弱くなることを防止できる。
【００２８】
また、第１絶縁膜、第１導電膜、第２絶縁膜からなる多層積層膜をメモリセル領域及び周辺回路領域に形成し、この多層配線膜でメモリセルトランジスタ及び周辺回路トランジスタのゲートを形成する。即ち、共通の多層配線膜でメモリセル領域及び周辺回路領域のトランジスタを形成するので、ゲート形成の為の成膜工程が低減される。
【発明の効果】
【００２９】
本発明によれば、拡散層を配線として用いる半導体装置において、大型化を防止しつつ拡散層配線の抵抗値を低減することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００３１】
まず、本発明による実施例１について図面を用いて詳細に説明する。
【００３２】
（１）全体構成
図１は、本実施例による半導体装置１０００の構成を示す平面図である。図７（ｂ）は、図１におけるＡ−Ａ断面図であり、図８（ｃ）は図１におけるＣ−Ｃ断面図であり、図１２は図１におけるＢ−Ｂ断面図である。以下の説明では、紙面縦方向をｙ方向、紙面横方向をｘ方向とする。
【００３３】
図１に示すように、半導体装置１０００は、メモリセル領域１００１と、周辺回路領域１００２とを有している。半導体装置１０００は、各メモリセルが２つの電荷蓄積部を有する、いわゆる１セル２ビット方式の不揮発性半導体装置である。  メモリセル領域１００１には、フィールド絶縁膜１０２で囲まれたアクティブ領域１０３が形成されている。このアクティブ領域１０３には、複数のセルトランジスタＴｒ１が形成される。メモリセル領域１００１には、ｘ方向に沿って延びる複数のワードライン１１６と、ｙ方向に沿って延びる複数のＮ＋拡散層１１２と、複数のＮ＋拡散層１１２に沿って形成されると共にメモリセル領域１００１を囲むように形成されたゲートパターン１３０と、ゲートパターン１３０とワードライン１１６とが重なる領域に形成されたゲート電極（ポリシリコン膜）１０６とが形成されている。
【００３４】
ここで、ゲートパターン１３０は、図７（ｂ）及び図８（ｃ）に示すサイドウォール（１３１，１１３）の内側に規定される領域であり、ゲート絶縁膜１０４のパターンと同一である。製造工程において、ゲートパターン１３０には、図１に示すパターンでゲート電極としてのポリシリコン膜１０６が一旦形成され、その後、ワードライン１１６と重なる領域以外が除去される。従って、図７（ｂ）のＡ−Ａ断面では、ワードライン１１６の下方にはポリシリコン膜１０６が存在するが、図８（ｃ）のＣ−Ｃ断面では、上方にワードライン１１６がなく、ポリシリコン膜１０６に代わって中間絶縁膜１１８が埋め込まれている。
【００３５】
ゲートパターン１３０は、複数のＮ＋拡散層１１２を互いに分離するように形成されている。このためにゲートパターン１３０は、図１に示すように、ｙ方向に沿って延在する複数の部分と、ｙ方向に沿って延在する部分を端部付近で互いに接続する部分とを有して構成されている。また、ゲートパターン１３０は、メモリセル領域１００１を囲むように形成されている。これは、本半導体装置１０００では、ゲートパターン１３０の内側縁部形成されるサイドウォール（１３１，１１３）により各拡散層ごとに拡散層を互いに分離させて、電気的に絶縁する構成である。
【００３６】
図７（ｂ）に示すように、ワードライン１１６の下方では、ゲート絶縁膜１０４上にポリシリコン膜１０６が形成されている。ゲート絶縁膜１０４及びポリシリコン膜１０６の両側には、サイドウォール（１３１，１１３）が形成されている。一方、図８（ｃ）に示すように、ワードライン１１６の下方以外では、ゲート絶縁膜１０４上にはポリシリコン膜１０６が存在せず、中間絶縁膜１１８が埋め込まれている。ゲート絶縁膜１０４の両側にはサイドウォール（１３１，１１３）が形成されている。サイドウォール１３１は、Ｌ字状に形成されたシリコン酸化膜１０９と、Ｌ字状に形成されたシリコン窒化膜からなる電荷蓄積膜１１０と、電荷蓄積膜１１０のＬ字状部分を埋めるように形成されたシリコン酸化膜１１１とを含んでいる。サイドウォール１３１の構成は、電荷蓄積膜１１０をシリコン酸化膜１０９及び１１１からなる電荷障壁膜で挟んだ構造であり、電荷蓄積膜１１０に電子を蓄積する電荷保持部（電荷蓄積部）を構成する。サイドウォール１１３は、例えば、ＮＳＧ膜で形成されるシリコン酸化膜である。サイドウォール１１３は、図７（ｂ）に示すように、サイドウォール１３１と埋込導電膜１１４との間に配置される。これにより、サイドウォール１１３は、サイドウォール１３１と埋込導電膜１１４とを電気的に絶縁する。特に、サイドウォール１１３は、サイドウォール１３１の電荷蓄積膜１１０と埋込導電膜１１４との間を電気的に絶縁する。サイドウォール１３１は、図１に示すゲートパターン１３０の内側縁部に沿って形成されている。言い換えれば、サイドウォール１３１は、ゲートパターン１３０の開口部の縁部に沿って形成されており、各拡散層１１２を取り囲んでいる。
【００３７】
図７（ｂ）及び図８（ｃ）に示すように、半導体基板１０１の表面において、ゲート絶縁膜１０４及びポリシリコン膜１０６の両側において、サイドウォール１３１の下方には、低濃度拡散層としてのＬＤＤ１０８が形成されている。ＬＤＤ１０８は、Ｎ＋拡散層１１２に沿って形成されている。
【００３８】
また、図７（ｂ）及び図８（ｃ）に示すように、半導体基板１０１の表面においてサイドウォール１３１の両側には、Ｎ＋拡散層１１２が形成されている。Ｎ＋拡散層１１２は、ゲート絶縁膜１０４の下方及びＬＤＤ１０８を挟み込むように形成されている。また、Ｎ＋拡散層１１２は、隣接するセルトランジスタＴｒ１のサイドウォール１３１に両側から挟まれている。また、図１に示すように、Ｎ＋拡散層１１２は、サイドウォール１３１の内側縁部に沿って形成されたサイドウォール１３１に周囲を取り囲まれている。Ｎ＋拡散層１１２は、平面視において、図１に示すゲート絶縁膜１０４のパターンの開口部に形成されている。Ｎ＋拡散層１１２は、ゲートパターン１３１の開口部よりサイドウォール１３１の分だけ小さく形成される。なお、Ｎ＋拡散層１１２は、図１及び図７（ｂ）に示すポリシリコン膜１０６の両側でセルトランジスタＴｒ１ののソース／ドレインを構成する。即ち、ポリシリコン膜１０６と、ポリシリコン膜１０６の両側のソース／ドレインとがセルトランジスタＴｒ１を構成する。Ｎ＋拡散層１１２は、図１に示すように、一方の端部付近が他方の端部付近に比較してｘ方向に広く形成された拡張部分を有する。拡張部分は、隣接するＮ＋拡散層１１２ごとに、ｙ軸正方向側とｙ軸負方向側とに交互に形成される。拡張部分において、後述するように、コンタクト１２０が形成される。
【００３９】
ＬＤＤ１０８及びＮ＋拡散層１１２は、図１に示すように、複数のワードライン１１６を横切るようにｙ方向に沿って設けられている。Ｎ＋拡散層１１２は、図１のｙ方向に沿って並ぶ複数のセルトランジスタＴｒ１のソース／ドレイン同士を接続する。
【００４０】
図７（ｂ）及び図８（ｃ）に示すように、サイドウォール（１３１，１１３）の間には埋込導電膜１１４が埋め込まれ、Ｎ＋拡散層１１２上に埋込導電膜１１４が配置されている。埋込導電膜１１４は、例えば、タングステン膜により形成される。埋込導電膜１１４は、図１に示すｙ方向に沿って延在するＮ＋拡散層１１２上にＮ＋拡散層１１２に沿って形成されている。Ｎ＋拡散層１１２及び埋込導電膜１１４はビットラインを構成する。埋込導電膜１１４に沿って埋込導電膜１１４を設けることにより、埋込導電膜１１６の導電率を十分に補償することができる。この結果、Ｎ＋拡散層１１２及び埋込導電膜１１４からなる配線の抵抗を大幅に低減することができる。
【００４１】
サイドウォール（１３１，１１３）の間において、埋込導電膜１１４上には埋込絶縁膜１１５が形成されている。埋込絶縁膜１１５は、サイドウォール１３１及びサイドウォール１１３と略同一の高さまで形成されている。サイドウォール１１３間を完全に埋め込む構成となっている。埋込絶縁膜１１５は、図１に示すＮ＋拡散層１１２の上方にＮ＋拡散層１１２に沿って形成されている。埋込導電膜１１４及び埋込絶縁膜１１５は、Ｎ＋拡散層１１２とサイドウォール１３１，１１３との段差を埋めるように構成されている。
【００４２】
ワードライン１１６は、図７（ｂ）に示すように、ポリシリコン膜１０６とサイドウォール１３１との段差を埋めるように形成され、ポリシリコン膜１０６と接続されている。ワードライン１１６は、埋込絶縁膜１１５上にも形成されている。ワードライン１１６は、図１のｘ方向に並ぶ複数のポリシリコン膜１０６に沿って延在する。これにより、図１のｘ方向に並ぶ複数のポリシリコン膜１０６がワードライン１１６によって電気的に接続されている。ワードライン１１６上には、ワードライン加工の際に用いたシリコン酸化膜からなるハードマスク１１７が残っているが、ハードマスク１１７を除去する構成でも良い。
【００４３】
図８（ｃ）に示すように、ワードライン１１６の下方以外では、ポリシリコン膜１０６が除去されており、ゲート絶縁膜１０４とサイドウォール１３１との間の段差により形成される開口部には、中間絶縁膜１１８が埋め込まれている。中間絶縁膜１１８は、メモリセル領域１００１及び周辺回路領域１００２にわたって形成されている。中間絶縁膜１１８は、図７（ｂ）に示すようにワードライン１１６上のハードマスク１１７を覆うと共に、図８（ｃ）に示すように、ワードライン１１６下方以外ではゲート絶縁膜１０４及び埋込絶縁膜１１５上に形成されている。
【００４４】
図１に示すように、複数のＮ＋拡散層１１２の端部付近に設けられた拡張部分の上方には、コンタクト１２０が設けられている。コンタクト１２０は、図８（ｃ）に示すワードライン１１６下方以外の部分で、Ｎ＋拡散層１１２上方の中間絶縁膜１１８及び埋込絶縁膜１１５にコンタクトホール１２０ａを形成して埋込導電膜１１４を露出した後、コンタクトホール１２０ａを導電膜で埋め込んで形成されている。コンタクト１２０が形成される部分の断面は、図８（ｃ）と同様である為、図８（ｃ）中に、コンタクトホール１２０ａ、コンタクト１２０、１Ｍ配線１２１の構成を破線で例示する。コンタクト１２０は、埋込導電膜１１４を通じてＮ＋拡散層１１２と電気的に接続される。コンタクト１２０は、図１に示すように、Ｎ＋拡散層１１２ごとにｙ軸正方向側とｙ軸負方向側とに交互に設けられている。言い換えれば、隣接するＮ＋拡散層１１２ではコンタクト１２０は互いに逆の側に配置される。また、図１に示すように、コンタクト１２０と一体に１Ｍ配線１２１が形成されている。１Ｍ配線１２１は、図７（ｂ）及び図８（ｃ）に示す中間絶縁膜１１８上に形成される。１Ｍ配線１２１は、各Ｎ＋拡散層１１２を周辺回路領域１００２の周辺回路トランジスタＴｒ２に電気的に接続する。図１に示すように、Ｎ＋拡散層１１２の端部付近に設けられた拡張部分は、複数のワードライン１１６の外側に配置されており、複数のワードライン１１６の外側にコンタクト１２０が形成される。
【００４５】
図１及び図１２に示すように、周辺回路領域１００２においても、フィールド絶縁膜１０２によりアクティブ領域１０３が区画されている。アクティブ領域１０３には、ゲート絶縁膜１０４、ポリシリコン膜２０１及びＷＳｉ膜２０２からなるゲートと、ソース／ドレインとしてのＮ＋拡散層２０７とから構成される周辺回路トランジスタＴｒ２が形成されている。周辺回路領域１００２のアクティブ領域１０３において、半導体基板１０１上にはゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２及びゲート上絶縁膜２０３が順次積層されている。また、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２及びゲート上絶縁膜２０３の両側には、サイドウォール２０６が形成されている。サイドウォール２０６は、ゲート上絶縁膜２０３の上面よりも高く形成されており、サイドウォール２０６とゲート上絶縁膜２０３との間には段差が存在する。サイドウォール２０６の下方には、ゲート絶縁膜１０４下方の領域を挟むようにＬＤＤ２０５が形成されている。また、ゲート絶縁膜１０４下方及びサイドウォール２０６を両側から挟むように、Ｎ＋拡散層２０７が形成されている。各周辺回路トランジスタＴｒ２の間には、埋込絶縁膜２０８が形成されている。埋込絶縁膜２０８は、サイドウォール２０６と略同一の高さに形成されている。埋込絶縁膜２０８及びゲート上絶縁膜２０３上、サイドウォール２０６の内側には、中間絶縁膜１１８が形成されている。また、中間絶縁膜１１８及び埋込絶縁膜２０８にはＮ＋拡散層２０７を露出させるコンタクトホール２２１ａが形成されており、コンタクトホール２２１ａにはＡｌ等の導電膜が埋め込まれてコンタクト２２１が形成されている。コンタクト２２１は、上述した１Ｍ配線１２１と共に一体に形成される。
【００４６】
（２）製造方法
次に、本実施例による半導体装置１０００の製造方法を図面と共に詳細に説明する。図２から図１２は、半導体装置１０００の製造方法を示すプロセス図である。なお、以下では、適宜、図１におけるＡ−Ａ断面とＢ−Ｂ断面とＣ−Ｃ断面とに基づいて各工程を説明する。ここで、図２から図７は、図１におけるＡ−Ａ断面での製造プロセス図であり、図８は、図１におけるＣ−Ｃ断面での製造プロセス図であり、図９から図１２は、図１のＢ−Ｂ断面での製造プロセス図である。Ａ−Ａ断面及びＣ−Ｃ断面はメモリセル領域１００１における断面であり、一方、Ｂ−Ｂ断面は周辺回路領域１００２における断面である。
【００４７】
先ず、図２（ａ）及び図９（ａ）に示すように、シリコンからなる半導体基板１０１を準備する。半導体基板１０１は、バルク基板であっても、ＳＯＩ(Silicon on Insulator)基板、ＳＯＳ(Silicon on Saphire)基板であっても良い。ＬＯＣＯＳ(Local Oxidation Of Silicion)法又はＳＴＩShallow(Trench Isolation)法により半導体基板１０１にフィールド絶縁膜１０２を形成して、フィールド絶縁膜１０２により囲まれるアクティブ領域１０３を形成する。
【００４８】
次に、半導体基板１０１の表面に熱酸化することで、例えば膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜１０４を形成する。ゲート酸化膜１０４は、半導体基板１０１の全面に形成する。ゲート絶縁膜１０４の形成は、ＣＶＤ（Chemical Vapor Deposition）法により行っても良い。
【００４９】
次に、ゲート絶縁膜１０４上に、膜厚２０−３０ｎｍのシリコン窒化膜１０５を形成する。シリコン窒化膜１０５も半導体基板１０１の全面にわたって形成する。シリコン窒化膜１０５は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。
【００５０】
次に、シリコン窒化膜１０５上に周辺回路領域１００２を覆うレジストを形成し、このレジストをマスクとして、メモリセル領域１００１のシリコン窒化膜１０５を除去して、メモリセル領域１００１においてゲート絶縁膜１０４を露出させる。シリコン窒化膜１０５は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【００５１】
以降の工程では、周辺回路領域１００２はシリコン窒化膜１０５でマスクした状態で、メモリセル領域１００１においてセルトランジスタの形成を行う。
【００５２】
図２（ｂ）に示すように、メモリセル領域１００１において、ゲート絶縁膜１０４上に、例えば膜厚１００ｎｍのポリシリコン膜（ゲート電極）１０６、膜厚１５０ｎｍのシリコン窒化膜１０７を順次形成する。ポリシリコン膜１０６は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＳｉＨ４＝２５０ｓｃｃｍ、圧力０．２０Ｔｏｒｒ（２６．７Ｐａ）の条件で行うことができる。シリコン窒化膜１０７は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。シリコン窒化膜１０７は、後に、ＣＭＰ(Chemical Mechanical Polishing)の際のストッパとなる膜である。
【００５３】
次に、シリコン窒化膜１０７上に図１に示すゲートパターン１３０の形状のレジストパターンを形成する。このレジストパターンをマスクとして、シリコン窒化膜１０７、ポリシリコン膜１０６及びゲート絶縁膜１０４をゲートパターン１３０の形状に加工する。この結果、図３（ｃ）のようにポリシリコン膜１０６及びゲート絶縁膜１０４からなるゲートを形成する。また、シリコン窒化膜１０７及びポリシリコン膜１０６の両側に半導体基板１０１の表面が露出する。即ち、図１のゲートパターン１３０の開口部に対応する部分で半導体基板１０１の表面が露出する。
【００５４】
シリコン窒化膜１０７は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。ポリシリコン膜１０６は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。ゲート絶縁膜１０４は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【００５５】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図３（ａ）に示すように、シリコン窒化膜１０７及びポリシリコン膜１０６の両側の半導体基板１０１表面にＬＤＤ形成の為のイオン注入を行う。このイオン注入は、例えば、加速度３０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、ＬＤＤ１０８を形成する。ＬＤＤ１０８は、図１のゲートパターン１３０の開口部に対応する形状に形成される。その後、マスク酸化膜を除去する。
【００５６】
図３（ｂ）に示すように、半導体基板１０１全面にわたって、例えば膜厚１０ｎｍのシリコン酸化膜１０９、膜厚８ｎｍのシリコン窒化膜（電荷蓄積膜）１１０、シリコン酸化膜１１１を順次形成する。シリコン酸化膜１０９は、ＣＶＤ法または熱酸化にて形成することができる。電荷蓄積膜１１０は、例えば、例えばＣＶＤ法にて形成することができる。ＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。シリコン酸化膜１１１は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【００５７】
シリコン酸化膜１１１、電荷蓄積膜１１０、シリコン酸化膜１０７を半導体基板１０１の表面が露出するまでエッチバックして、図３（ｃ）に示すようにシリコン酸化膜１０９、電荷蓄積膜１１０及び膜厚５０ｎｍのシリコン酸化膜１１１からなるサイドウォール１３１を形成する。このとき、半導体基板１０１の露出部分は、図１のゲートパターン１３０の開口部よりも一回り小さい形状である。即ち、ゲートパターン１３０の開口部の内側縁部に沿ってサイドウォール１３０が形成された為、半導体基板１０１の露出部分はその分小さくなる。シリコン酸化膜１０９、電荷蓄積膜１１０及びシリコン酸化膜１１１は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【００５８】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図４（ａ）に示すように、サイドウォール１３０の両側の半導体基板１０１表面にＮ＋拡散層形成の為のイオン注入を行う。このイオン注入は、例えば、加速度５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図４（ａ）に示すＮ＋拡散層１１２を形成する。Ｎ＋拡散層１１２は、図１のゲートパターン１３０の開口部よりもサイドウォール１３０の分だけ小さい形状に形成される。その後、マスク酸化膜を除去する。
【００５９】
半導体基板１０１全面にわたって、例えば膜厚１０−２０ｎｍのシリコン酸化膜を形成し、その後半導体基板１０１の表面が露出するまでエッチバックして、図４（ｂ）に示すようにサイドウォール１１３を形成する。シリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、例えば、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。このとき、半導体基板１０１の露出部分は、図１のゲートパターン１３０の開口部よりも小さい形状であり、図３（ｃ）の露出部分よりもさらにサイドウォール１１３の膜厚分だけ小さくなる。シリコン酸化膜は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。サイドウォール１１３は、後の工程でＮ＋拡散層１１２に形成される埋込導電膜１１４とサイドウォール１３１を電気的に絶縁する。特に、サイドウォール１１３は、埋込導電膜１１４と電荷蓄積膜１１０とを電気的に絶縁する役割を果たす。
【００６０】
図４（ｃ）に示すように、半導体基板１０１の全面に初期膜厚３００ｎｍの埋込導電膜１１４を形成する。埋込導電膜１１４は、シリコン窒化膜１０８、サイドウォール１３１、サイドウォール１１３及び半導体基板１０１の表面を覆うように形成する。特に、サイドウォール（１３１，１１３）の間を埋めて、Ｎ＋拡散層１１２の露出部分を覆うように形成する。埋込導電膜１１４は、例えばＣＶＤ法にて形成することができる。ＣＶＤ法は、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ／Ｎ２＝２２／１０／４００／２５０／３５０ｓｃｃｍ、圧力５００Ｐａの条件で行うことができる。初期膜厚は、埋込導電膜１１４の平坦性を考慮して少なくとも２５０ｎｍ以上にする。また、初期膜厚が大きすぎる場合には、成膜時の膜厚のばらつきが大きくなり、後の工程のエッチング量も増加してエッチング量がばらつくので、最終的な残膜のばらつきが大きくなる可能性がある。従って、初期膜厚は、２５０ｎｍ以上で成膜時及びエッチング時のばらつきを考慮して、例えば、初期膜厚は、３００ｎｍとすることができる。
【００６１】
その後、埋込導電膜１１４を膜厚５０−１００ｎｍになるまでエッチバックして、図５（ａ）に示す埋込導電膜１１４を得る。埋込導電膜１１４は、例えばドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２／ＣＦ４＝２０／４０／８０ｓｃｃｍ、圧力５ｍＴｏｒｒ（０．６７Ｐａｓ）、ＲＦパワー上部／下部＝２２０／７５Ｗの条件で行うことができる。
【００６２】
〔埋込導電膜１１４の膜厚〕
ここでは、ゲート絶縁膜１０４、ポリシリコン膜１０６、シリコン窒化膜１０７をそれぞれ、１０ｎｍ、１００ｎｍ、１５０ｎｍの膜厚で形成したので、ゲート絶縁膜１０４、ポリシリコン膜１０６、シリコン窒化膜１０７を合わせた膜厚は２６０ｎｍである。サイドウォール（１３１，１１３）の高さも略同一である。埋込導電膜１１４の膜厚は、上述のように５０−１００ｎｍである。埋込導電膜１１４は、ゲート絶縁膜１０４、ポリシリコン膜１０６、シリコン窒化膜１０７からなる多層積層膜の膜厚の２分の１以下に形成される。
【００６３】
埋込導電膜１１４の膜厚は、以下の点を考慮して決定される。まず、埋込導電膜を形成せず、Ｎ＋拡散層の配線上にＣｏＳｉ膜を形成する従来の構成では、シート抵抗値Ｒｓ＝１０Ω／□である。セルスリット幅（ＣｏＳｉ膜の幅）が０．１４μｍ、セルピッチ（ＣｏＳｉ膜の長さ）が０．４μｍ×セル数１２８個＝５１．２μｍとすると、ＣｏＳｉ膜のビットラインとしての抵抗値Ｒは、Ｒ＝１０Ω／□×５１．２μｍ／０．１４μｍ＝３６５７Ωとなる。書き込み時に流れる電流Ｉが２００μＡとすると、電圧降下はＲＩ＝０．７３Ｖとなり、電圧が０．５Ｖ以上変動すると書き込み特性が悪化する可能性がある。従って、上層、例えば、１Ｍでのメタル配線の補助が必要となる。具体的には、ＣｏＳｉ膜に沿って形成し、複数箇所でメタル配線とＣｏＳｉ膜とのコンタクトをとる必要がある。      
【００６４】
一方、本実施例の構成では、埋込導電膜１１４が膜厚５０ｎｍとすると、タングステン膜のシート抵抗値Ｒｓ＝３Ω／□であるので、上記同様の条件で埋込導電膜１１４のビットラインとしての抵抗値Ｒを計算すると、Ｒ＝１０９７Ωとなる。書き込み時に流れる電流Ｉが２００μＡとすると、電圧降下はＲＩ＝０．２２Ｖとなり、上層でのメタル配線の補助が必要ないレベルである。従って、導電膜１１４の膜厚は５０ｎｍ以上であることが好ましい。
【００６５】
埋込導電膜１１４のビットラインとしての抵抗値Ｒは小さい程良いので、埋込導電膜１１４の膜厚を厚いほど良い。しかし、後の工程において、図７（ｃ）に示すように、埋込導電膜１１４上にシリコン窒化膜１０７の上面の高さまで埋込絶縁膜１１５形成され、埋込絶縁膜１１５の膜厚によって埋込導電膜１１４とワードライン１１６との間が電気的に絶縁される。埋込導電膜１１４を厚くすると埋込絶縁膜１１５の膜厚が小さくなり、結果、埋込導電膜１１４とワードライン１１６との間の距離が小さくなる。埋込導電膜１１４とワードライン１１６との間の距離が小さくなると、埋込導電膜１１４とワードライン１１６との間でリーク電流が発生する可能性がある。
【００６６】
埋込導電膜１１４とワードライン１１６との間の電気的な絶縁を考慮すると、埋込絶縁膜１１５の膜厚はサイドウォール１３１のシリコン酸化膜１１１の膜厚同様に５０ｎｍ以上確保する必要がある。そうすると、埋込導電膜１１４の膜厚は、半導体基板１０１表面からのシリコン窒化膜１０７上面の高さ２６０ｎｍ−埋込絶縁膜１１５の膜厚５０ｎｍ＝２１０ｎｍ以下に形成する必要がある。また、図３（ｃ）、図４（ｂ）のエッチバックでシリコン窒化膜１０７が削られる可能性がある。また、シリコン窒化膜１０７をストッパとしてシリコン酸化膜をＣＭＰで研磨する工程でもシリコン窒化膜１０７が削られる可能性があり、ＣＭＰ研磨後のシリコン窒化膜１０７の膜厚は、８０−１００ｎｍになると考えられる。即ち、５０−７０ｎｍ削られる。従って、削られる量５０−７０ｎｍを考慮すると、半導体基板１０１表面からのシリコン窒化膜１０７の高さは１９０−２１０ｎｍとなる。絶縁に必要な埋込絶縁膜１１５の膜厚５０ｎｍを考慮すると、埋込導電膜１１４の膜厚は１２０−１４０ｎｍとなる。さらに、埋込絶縁膜１１５の膜厚のばらつき等を考慮すると、埋込導電膜１１４の膜厚は１００ｎｍ以下であることが好ましい。
【００６７】
以上より、埋込導電膜１１４の導電性を確保する為には膜厚５０ｎｍ以上であることが好ましく、埋込導電膜１１４とワードライン１１６との絶縁性を確保する為には膜厚１００ｎｍ以下であることが好ましい。その結果、本実施例の構造では、埋込導電膜１１４の膜厚は、５０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００６８】
次に、図５（ａ）の工程で埋込導電膜１１４を形成した後の工程を説明する。
【００６９】
半導体基板１０１の全面にわたってシリコン酸化膜からなる埋込絶縁膜１１５を形成する。埋込絶縁膜１１５は、メモリセル領域１００１において図５（ｂ）に示すように、ゲート、サイドウォール（１３１，１１３）及び埋込導電膜１１４を覆い、周辺回路領域１００２でシリコン窒化膜１０５を覆う。特に、埋込絶縁膜１１５は、サイドウォール（１３１，１１３）の間に埋め込まれ、埋込導電膜１１４を覆うように形成される。
【００７０】
埋込絶縁膜１１５は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【００７１】
その後、周辺回路領域１００２のシリコン窒化膜１０５上の埋込絶縁膜１１５を除去し、埋込絶縁膜１１５をメモリセル領域１００１にのみ残す。埋込絶縁膜１１５は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【００７２】
以下の工程では、メモリセル領域１００１を埋込絶縁膜１１５で覆った状態で、周辺回路領域１００２でトランジスタの形成を行う。
【００７３】
図９（ｂ）に示すように、周辺回路領域１００２において、埋込絶縁膜１１５を除去し、ゲート絶縁膜１０４を露出する。埋込絶縁膜１１５は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【００７４】
図９（ｃ）に示すように、ゲート絶縁膜１０４上に、例えば、膜厚５０ｎｍのポリシリコン膜２０１、膜厚５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）２０２、膜厚３０ｎｍのシリコン酸化膜（ゲート上絶縁膜）２０３、膜厚１２０ｎｍのシリコン窒化膜２０４を順次形成する。ポリシリコン膜２０１は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＳｉＨ４＝２５０ｓｃｃｍ、圧力０．２０Ｔｏｒｒ（２６．７Ｐａ）の条件で行うことができる。ＷＳｉ膜２０２は、例えばスパッタ法にて形成することができる。このスパッタは、例えば、ターゲットＷＳｉ、雰囲気ガスＡｒ＝３３ｓｃｃｍ、圧力０．５６Ｐａ、ＤＣパワー２ｋＷの条件で行うことができる。シリコン酸化膜２０３は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン窒化膜２０４は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。シリコン窒化膜２０４は、後に、ＣＭＰ(Chemical Mechanical Polishing)の際のストッパとなる膜である。
【００７５】
次に、周辺回路トランジスタＴｒ２のゲートとなる領域をレジストで覆い、レジストをマスクとして、図１０（ａ）に示すように、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４をゲートの形状に加工する。この結果、ゲートの両側に半導体基板１０１が露出する。
【００７６】
シリコン窒化膜２０４及びゲート上絶縁膜（シリコン酸化膜）２０３は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。ＷＳｉ膜２０２は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２＝２０／２ｓｃｃｍ、圧力３ｍＴｏｒｒ（０．４Ｐａ）、ＲＦパワー上部／下部＝２２０／１２０Ｗの条件で行うことができる。ポリシリコン膜１０６は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。
【００７７】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図１０（ｂ）に示すように、ゲートの両側の半導体基板１０１表面にＬＤＤ形成の為のイオン注入を行う。このイオン注入は、例えば、加速度３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でリンＰを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、ＬＤＤ２０５を形成する。
【００７８】
半導体基板１０１全面にわたってシリコン酸化膜を形成した後、半導体基板１０１の表面が露出するまでエッチバックして、図１０（ｃ）に示すサイドウォール２０６をゲートの両側に形成する。シリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン酸化膜は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【００７９】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図１０（ｃ）に示すように、サイドウォール２０５の両側の半導体基板１０１表面にＮ＋拡散層形成の為のイオン注入を行う。このイオン注入は、例えば、加速度５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図１０（ｃ）に示すＮ＋拡散層２０７を形成する。
【００８０】
半導体基板１０１の全面にわたって、膜厚３００−４００ｎｍの埋込絶縁膜２０８を形成する。埋込絶縁膜２０８は、図１１（ａ）に示すように、周辺回路領域１００２においてゲート、サイドウォール２０６及び半導体基板１０１の表面を覆い、図５（ｂ）に示すように、メモリセル領域１００１において埋込絶縁膜１１５を覆うように形成される。埋込絶縁膜２０８は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【００８１】
以下、メモリセル領域１００１及び周辺回路領域１００２における配線の形成等について説明する。
【００８２】
図５（ｂ）及び図１１（ａ）に示す埋込絶縁膜１１５，２０８をＣＭＰにより研磨して平坦化及び薄膜化する。このＣＭＰでは、メモリセル領域１００１のシリコン窒化膜１０７と、周辺回路領域１００２のシリコン窒化膜２０４とをストッパとして研磨を行う。この為、メモリセル領域１００１のシリコン窒化膜１０７と、周辺回路領域１００２のシリコン窒化膜２０４とは、略同一の高さに形成されていることが好ましい。メモリセル領域１００１では、シリコン窒化膜１０７が露出するまで埋込絶縁膜１１５が研磨され、図６（ａ）に示すように、シリコン窒化膜１０７と略同一の高さの埋込絶縁膜１１５が形成される。周辺回路領域１００２では、シリコン窒化膜２０４が露出するまで埋込絶縁膜２０８が研磨され、図１１（ｂ）に示すように、シリコン窒化膜２０４と略同一の高さの埋込絶縁膜２０８が形成される。
【００８３】
図６（ｂ）及び図１１（ｃ）に示すように、ＣＭＰのストッパとして用いられたシリコン窒化膜１０７，２０４を除去する。この結果、メモリセル領域１００１では、図６（ｂ）に示すように、ポリシリコン膜１０６が露出する。また、周辺回路領域１００２では、図１１（ｃ）に示すように、ゲート上絶縁膜２０３が露出する。シリコン窒化膜１０７，２０４は、例えば熱リン酸によるウェットエッチングにて除去することができる。
【００８４】
図６（ｃ）に示すように、半導体基板１０１の全面にわたって、膜厚１００ｎｍのタングステン膜１１６ａを形成する。タングステン膜１１６ａは、ポリシリコン膜１０６を覆うように形成する。特に、サイドウォール（１３１，１１３）の内側を埋めて、ポリシリコン膜１０６を覆うように形成する。タングステン膜１１６ａは、例えばＣＶＤ法にて形成することができる。ＣＶＤ法は、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ／Ｎ２＝２２／１０／４００／２５０／３５０ｓｃｃｍ、圧力５００Ｐａの条件で行うことができる。
【００８５】
図７（ａ）に示すように、タングステン膜１１６ａ上に膜厚１００ｎｍのシリコン酸化膜を形成し、図１のワードライン１１６の形状に加工して、ハードマスク１１７を形成する。このシリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン酸化膜は、例えばドライエッチングにて加工することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【００８６】
このハードマスク１１７をマスクとして、タングステン膜１１６ａを図１に示すワードライン１１６の形状に加工して、図１及び図７（ａ）に示すワードライン１１６を得る。この結果、ハードマスク１１７に覆われていない部分では、図８（ａ）のＣ−Ｃ断面に示すように、タングステン膜１１６ａが除去され、ポリシリコン膜１０６が露出する。タングステン膜１１６ａは、例えば、ドライエッチングにて加工することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２／ＣＦ４＝２０／４０／８０ｓｃｃｍ、圧力５ｍＴｏｒｒ（０．６７Ｐａｓ）、ＲＦパワー上部／下部＝２２０／７５Ｗの条件で行うことができる。
【００８７】
引き続きハードマスク１１７をマスクとして、図８（ｂ）に示すように、ポリシリコン膜１０６を除去する。このとき、周辺回路領域１００２では、図１１（ｃ）に示すように、ポリシリコン膜２０１及びＷＳｉ膜２０２がゲート上絶縁膜（シリコン酸化膜）２０３にて覆われている為、ポリシリコン膜２０１及びＷＳｉ膜２０２は除去されない。ポリシリコン膜１０６は、例えば、ドライエッチングにて加工することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。
【００８８】
半導体基板１０１の全面にわたって中間絶縁膜１１８を形成する。中間絶縁膜１１８は、メモリセル領域１００１のワードライン１１６の領域では、図７（ｂ）に示すように、ハードマスク１１７を覆う。また、中間絶縁膜１１８は、ワードライン１１６の領域以外では、図８（ｃ）に示すように、サイドウォール（１１３，１３１）の間に埋め込まれてゲート絶縁膜１０４を覆うと共に、埋込絶縁膜１１５を覆う。また、中間絶縁膜１１８は、図１２に示すように、サイドウォール２０６の内側に埋め込まれてゲート上絶縁膜２０３を覆うと共に、埋込絶縁膜２０８を覆おう。中間絶縁膜１１８は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤは、例えば、ＳＨ４／Ｏ２／Ａｒ＝９０／１５５／１５０ｓｃｃｍ、圧力＝８Ｔｏｒｒ（１０６７Ｐａ）、ＲＦパワー上部／下部＝１８００／３５００Ｗの条件で行うことができる。
【００８９】
図１に示すコンタクト１２０、２２０の形成を説明する。ここでは、コンタクトホール１２０ａ、コンタクト１２０が形成される部分の断面が図８（ｃ）と同様である為、コンタクトホール１２０ａ、コンタクト１２０を破線で示して説明する。図１に示すコンタクト１２０及び２２１が形成される部分を露出するレジストパターンを中間絶縁膜１１８上に形成する。このレジストパターンをマスクとして、メモリセル領域１００１では、図８（ｃ）に示す中間絶縁膜１１８及び埋込絶縁膜１１５を加工して、埋込導電膜１１４を露出するコンタクトホール１２０ａを形成する。
【００９０】
また、図１２に示すように、周辺回路領域１００２では、中間絶縁膜１１８及び埋込絶縁膜２０８を加工して、Ｎ＋拡散層２０７を露出するコンタクトホール２２１ａを形成する。
【００９１】
中間絶縁膜１１８、埋込絶縁膜１１５，２０７は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【００９２】
中間絶縁膜１１８上にアルミニウムの導電膜を形成すると共に、導電膜でコンタクトホール１２０ａ及び２２１ａを埋め込み、埋込導電膜１１４及びＮ＋拡散層２０７に接続されるコンタクト１２０，２２１を形成する。その後、導電膜を所定の配線形状に加工することにより、１Ｍ配線１２１を形成する。
【００９３】
（３）作用効果
本実施例によれば、サイドウォール（１３１，１１３）の間に埋込導電膜１１４を埋め込んで、埋込導電膜１１４を拡散層１１２に沿って拡散層１１２上に設ける構成である為、埋込導電膜１１４によって拡散層１１２の導電率を十分に補償することができる。言い換えれば、埋込導電膜１１４と拡散層１１２とで構成される配線（ビットライン）の抵抗値を低減することができる。
【００９４】
また、埋込導電膜１１４をサイドウォール（１３１，１１３）の間に埋め込む構成であるので、埋込導電膜１１４の膜厚の調整が容易であり、膜厚の調整によって埋込導電膜１１４と拡散層１１２とで構成される配線の抵抗値を容易に調整することができる。
【００９５】
また、上層にメタル配線を拡散層に沿って形成して、複数箇所でメタル配線と拡散層との間にコンタクトをとる場合には、コンタクト形成の領域を確保する為に、半導体装置が大型化する虞がある。一方、本実施例の構成では、埋込導電膜１１４によって拡散層１１２の導電率を十分に補償することができるので、半導体装置１０００が大型化することを防止できる。また、側壁部（１３１，１１３）の間に埋込導電膜１１４を埋め込むだけであるので、埋込導電膜１１４を設けることによる半導体装置１０００の大型化の虞はない。
【００９６】
本実施例によれば、周辺回路領域１００２をシリコン窒化膜２０５で覆った状態で、メモリセル領域１００１のセルトランジスタＴｒ１を形成し、その後、メモリセル領域１００１を埋込絶縁膜１１５で覆って周辺回路領域１００２のシリコン窒化膜２０５を除去し、周辺回路領域１００２の周辺回路トランジスタＴｒ２を形成する。つまり、メモリセルトランジスタＴｒ１と周辺回路トランジスタＴｒ２の形成を別々に行うので、周辺回路トランジスタＴｒ２のゲートに電荷蓄積膜が形成されて周辺回路トランジスタのホットキャリア耐性が弱くなることを防止することができる。
【００９７】
本実施例によれば、周辺回路領域１００２をシリコン窒化膜２０５で覆った状態で、メモリセル領域１００１のセルトランジスタＴｒ１を形成し、その後、メモリセル領域１００１を埋込絶縁膜１１５で覆って周辺回路領域１００２のシリコン窒化膜２０５を除去し、周辺回路領域１００２の周辺回路トランジスタＴｒ２を形成する。つまり、メモリセルトランジスタＴｒ１と周辺回路トランジスタＴｒ２の形成を別々に行うので、メモリセルトランジスタＴＲ１のゲートにシリサイド膜が形成されるのを防止することができる。
【００９８】
本実施例によれば、メモリセルトランジスタＴｒ１のゲートにシリサイド膜が形成されて、多層膜のエッチングを行う必要がなく、エッチング工程が簡易になる。また、ゲート電極を構成する層数が少ないので、ゲート電極エッチングの際に形成されるテーパー、即ち上方の層ほど狭く下層ほど広くなるテーパーを低減することができる。従って、ゲート電極の側面が垂直に近くなり、エッチングが容易になる。
【実施例２】
【００９９】
（１）全体構成
本実施例の半導体装置１０００の平面図は、図１においてゲート電極がポリシリコン膜１０６に代わり、ポリシリコン膜２０１及びＷＳｉ膜２０２に置き換わる以外は実施例１の構成と同様である。
【０１００】
図１８は、図１におけるＡ−Ａ断面図であり、図１９は、図１におけるＢ−Ｂ断面図であり、図２２（ｂ）は図１におけるＣ−Ｃ断面図である。
【０１０１】
図１３、図１８、図２２（ｂ）に示すように、本実施例の半導体装置１０００は、メモリセルトランジスタＴｒ１のゲートの構造が異なる以外は、実施例１の構成と同様である。以下、実施例１の構成と異なる部分について説明し、同様の構成については説明を省略する。なお、実施例１と同様の構成については、同一の符号を付している。
【０１０２】
実施例１では、セルトランジスタＴｒ１のゲートは、図７（ｂ）に示すように、ゲート絶縁膜１０４及びポリシリコン膜１０６で構成されるが、本実施例では、図１８に示すように、セルトランジスタＴｒ１のゲートは、ゲート絶縁膜１０４、ポリシリコン膜２０１、タングステンシリサイド膜（ＷＳｉ膜）２０２から構成される。即ち、実施例１では、ゲート電極がポリシリコン膜１０６のみで構成されたが、本実施例では、ポリシリコン膜２０１とＷＳｉ膜２０２とで構成される。
【０１０３】
（２）製造方法
次に、本実施例による半導体装置１０００の製造方法を図面と共に詳細に説明する。図１３から図２２は、半導体装置１０００の製造方法を示すプロセス図である。なお、以下では、適宜、図１におけるＡ−Ａ断面とＢ−Ｂ断面とＣ−Ｃ断面とに基づいて各工程を説明する。ここで、図１３から図１８は、図１におけるＡ−Ａ断面での製造プロセス図であり、図１９は、図１におけるＣ−Ｃ断面での製造プロセス図であり、図２０から図２２は、図１のＢ−Ｂ断面での製造プロセス図である。Ａ−Ａ断面及びＣ−Ｃ断面はメモリセル領域１００１における断面であり、一方、Ｂ−Ｂ断面は周辺回路領域１００２における断面である。
【０１０４】
先ず、図１３（ａ）、図２０（ａ）に示すように、シリコンからなる半導体基板１０１を準備する。半導体基板１０１は、バルク基板であっても、ＳＯＩ(Silicon on Insulator)基板、ＳＯＳ(Silicon on Saphire)基板であっても良い。ＬＯＣＯＳ(Local Oxidation Of Silicion)法又はＳＴＩShallow(Trench Isolation)法により半導体基板１０１にフィールド絶縁膜１０２を形成して、フィールド絶縁膜１０２により囲まれるアクティブ領域１０３を形成する。
【０１０５】
図１３（ａ）及び図２０（ａ）に示すように、半導体基板１０１の全面に、例えば、膜厚１０ｎｍのゲート絶縁膜１０４、膜厚５０ｎｍのポリシリコン膜２０１、膜厚５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）２０２、膜厚３０ｎｍのシリコン酸化膜（ゲート上絶縁膜）２０３、膜厚１２０ｎｍのシリコン窒化膜２０４を順次形成する。
【０１０６】
ゲート絶縁膜１０４は、例えば、半導体基板１０１の表面に熱酸化することで形成することができる。ゲート絶縁膜１０４の形成は、ＣＶＤ（Chemical Vapor Deposition）法により行っても良い。ポリシリコン膜２０１は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＳｉＨ４＝２５０ｓｃｃｍ、圧力０．２０Ｔｏｒｒ（２６．７Ｐａ）の条件で行うことができる。ＷＳｉ膜２０２は、例えばスパッタ法にて形成することができる。このスパッタは、例えば、ターゲットＷＳｉ、雰囲気ガスＡｒ＝３３ｓｃｃｍ、圧力０．５６Ｐａ、ＤＣｏｒＲＦパワー２ｋＷの条件で行うことができる。シリコン酸化膜２０３は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン窒化膜２０４は、例えばＣＶＤ法にて形成することができる。このＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。シリコン窒化膜２０４は、後に、ＣＭＰ(Chemical Mechanical Polishing)の際のストッパとなる膜である。
【０１０７】
次に、メモリセル領域１００１においてセルトランジスタＴｒ１のゲートとなる領域と、周辺回路領域１００２の全域とをレジストで覆うレジストパターンを形成する。メモリセル領域１００１でゲートとなる領域は、図１に示すゲートパターン１３０の形状に対応する。このレジストパターンをマスクとして、シリコン窒化膜２０４、ゲート上絶縁膜２０３、ＷＳｉ膜２０２、ポリシリコン膜２０１、ゲート絶縁膜１０４を加工する。この結果、図１３（ｂ）に示すように、シリコン窒化膜２０４、ゲート上絶縁膜２０３、ＷＳｉ膜２０２、ポリシリコン膜２０１、ゲート絶縁膜１０４からなるゲートが形成される。また、ゲートの両側に半導体基板１０１の表面が露出する。即ち、図１のゲートパターン１３０の開口部に対応する部分で半導体基板１０１の表面が露出する。
【０１０８】
シリコン窒化膜２０４及びゲート上絶縁膜（シリコン酸化膜）２０３は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。ＷＳｉ膜２０２は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２＝２０／２ｓｃｃｍ、圧力３ｍＴｏｒｒ（０．４Ｐａ）、ＲＦパワー上部／下部＝２２０／１２０Ｗの条件で行うことができる。ポリシリコン膜２０１は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。
【０１０９】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図１３（ｃ）に示すように、ゲートの両側の半導体基板１０１表面にＬＤＤ形成の為のイオン注入を行う。このイオン注入は、例えば、加速度３０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図１３（ｃ）に示すように、ＬＤＤ１０８を形成する。ＬＤＤ１０８は、図１のゲートパターン１３０の開口部に対応する形状に形成される。その後、マスク酸化膜を除去する。
【０１１０】
図１４（ａ）に示すように、半導体基板１０１全面にわたって、例えば膜厚１０ｎｍのシリコン酸化膜１０９、膜厚８ｎｍのシリコン窒化膜（電荷蓄積膜）１１０、シリコン酸化膜１１１を順次形成する。シリコン酸化膜１０９は、ＣＶＤ法または熱酸化にて形成することができる。電荷蓄積膜１１０は、例えばＣＶＤ法にて形成することができる。ＣＶＤは、例えば、ＮＨ３／ＳｉＨ２Ｃｌ２＝１０００／１００ｓｃｃｍ、圧力＝０．３５Ｔｏｒｒ（４６．７Ｐａ）の条件で行うことができる。シリコン酸化膜１１１は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【０１１１】
シリコン酸化膜１１１、電荷蓄積膜１１０、シリコン酸化膜１０９を半導体基板１０１の表面が露出するまでエッチバックして、図１４（ｂ）に示すように、例えば、膜厚１０ｎｍのシリコン酸化膜１０９、膜厚８ｎｍの電荷蓄積膜１１０、膜厚５０ｎｍのシリコン酸化膜１１１からなるサイドウォール１３１を形成する。このとき、半導体基板１０１の露出部分は、図１のゲートパターン１３０の開口部よりも一回り小さい形状である。即ち、ゲートパターン１３０の開口部の内側縁部に沿ってサイドウォール１３０が形成された為、半導体基板１０１の露出部分はその分小さくなる。シリコン酸化膜１０９、電荷蓄積膜１１０及びシリコン酸化膜１１１は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【０１１２】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図１４（ｃ）に示すように、サイドウォール１３０の両側の半導体基板１０１表面にＮ＋拡散層形成の為のイオン注入を行う。このイオン注入は、例えば、加速度５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図１４（ｃ）に示すＮ＋拡散層１１２を形成する。Ｎ＋拡散層１１２は、図１のゲートパターン１３０の開口部よりもサイドウォール１３１の分だけ小さい形状に形成される。その後、マスク酸化膜を除去する。
【０１１３】
半導体基板１０１全面にわたって、例えば膜厚１０−２０ｎｍのシリコン酸化膜を形成し、その後半導体基板１０１の表面が露出するまでエッチバックして、図１５（ａ）に示すようにサイドウォール１１３を形成する。シリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、例えば、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。このとき、半導体基板１０１の露出部分は、図１のゲートパターン１３０の開口部よりも小さい形状であり、図３（ｃ）の露出部分よりもさらにサイドウォール１１３の膜厚分だけ小さくなる。シリコン酸化膜は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。サイドウォール１１３は、後の工程でＮ＋拡散層１１２上に形成される埋込導電膜１１４とサイドウォール１３１を電気的に絶縁する。特に、サイドウォール１１３は、埋込導電膜１１４と電荷蓄積膜１１０とを電気的に絶縁する役割を果たす。
【０１１４】
図１５（ｂ）に示すように、半導体基板１０１の全面に初期膜厚３００ｎｍの埋込導電膜１１４を形成する。埋込導電膜１１４は、ゲート、サイドウォール（１３１，１１３）及び半導体基板１０１の表面を覆うように形成する。特に、サイドウォール１１３の間を埋めて、Ｎ＋拡散層１１２の露出部分を覆うように形成する。埋込導電膜１１４は、例えばＣＶＤ法にて形成することができる。ＣＶＤ法は、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ／Ｎ２＝２２／１０／４００／２５０／３５０ｓｃｃｍ、圧力５００Ｐａの条件で行うことができる。初期膜厚は、埋込導電膜１１４の平坦性を考慮して少なくとも２５０ｎｍ以上にする。また、初期膜厚が大きすぎる場合には、成膜時の膜厚のばらつきが大きくなり、後の工程のエッチング量も増加してエッチング量がばらつくので、最終的な残膜のばらつきが大きくなる可能性がある。従って、初期膜厚は、２５０ｎｍ以上で成膜時及びエッチング時のばらつきを考慮して、例えば、初期膜厚は、３００ｎｍとすることができる。
【０１１５】
図１５（ｃ）に示すように、埋込導電膜１１４を膜厚５０−１００ｎｍになるまでエッチバックする。埋込導電膜１１４は、例えばドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２／ＣＦ４＝２０／４０／８０ｓｃｃｍ、圧力５ｍＴｏｒｒ（０．６７Ｐａｓ）、ＲＦパワー上部／下部＝２２０／７５Ｗの条件で行うことができる。
【０１１６】
〔埋込導電膜１１４の膜厚〕
ここでは、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４をそれぞれ、１０ｎｍ、５０ｎｍ、５０ｎｍ、３０ｎｍ、１２０ｎｍの膜厚で形成したので、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４を合わせた膜厚は２６０ｎｍである。サイドウォール（１３１，１１３）の高さも略同一である。埋込導電膜１１４の膜厚は、上述のように５０−１００ｎｍである。ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４からなる多層積層膜の膜厚の２分の１以下に形成される。
【０１１７】
埋込導電膜１１４の膜厚は、以下の点を考慮して決定される。まず、拡散層１１２の導電率を補償する観点では、実施形態１同様に、埋込導電膜１１４の膜厚は５０ｎｍ以上であることが好ましい。
【０１１８】
次に、ワードライン１１６との絶縁性の観点を検証する。埋込導電膜１１４の膜厚は、半導体基板１０１表面からのシリコン窒化膜２０４上面の高さ２６０ｎｍ−埋込絶縁膜１１５の膜厚５０ｎｍ＝２１０ｎｍ以下に形成する必要がある。また、図１３（ｂ）、図１４（ｂ）のエッチバックでシリコン窒化膜２０４が削られる可能性がある。また、シリコン窒化膜２０４をストッパとしてシリコン酸化膜をＣＭＰで研磨する工程でもシリコン窒化膜１０７が削られる可能性があり、ＣＭＰ研磨後のシリコン窒化膜２０４の膜厚は、５０−７０ｎｍになると考えられる。即ち、５０−７０ｎｍ削られる。従って、削られる量５０−７０ｎｍを考慮すると、半導体基板１０１表面からのシリコン窒化膜２０４の高さは１９０−２１０ｎｍとなる。絶縁に必要な埋込絶縁膜１１５の膜厚５０ｎｍを考慮すると、埋込導電膜１１４の膜厚は１２０−１４０ｎｍとなる。さらに、埋込絶縁膜１１５の膜厚のばらつき等を考慮すると、埋込導電膜１１４の膜厚は１００ｎｍ以下であることが好ましい。
【０１１９】
以上より、埋込導電膜１１４の導電性を確保する為には膜厚５０ｎｍ以上であることが好ましく、埋込導電膜１１４とワードライン１１６との絶縁性を確保する為には膜厚１００ｎｍ以下であることが好ましい。その結果、本実施例の構造では、埋込導電膜１１４の膜厚は、５０ｎｍ以上１００ｎｍ以下であることが好ましい。
【０１２０】
図１６（ａ）に示すように、半導体基板１０１の全面にわたって埋込絶縁膜１１５を形成する。埋込絶縁膜１１５は、メモリセル領域１００１において、ゲート、サイドウォール（１３１，１１３）及び埋込導電膜１１４を覆い、周辺回路領域１００２でシリコン窒化膜２０４を覆う。特に、埋込絶縁膜１１５は、サイドウォール１１３の間に埋め込まれ、埋込導電膜１１４を覆うように形成される。
【０１２１】
埋込絶縁膜１１５は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【０１２２】
その後、周辺回路領域１００２のシリコン窒化膜２０４上の埋込絶縁膜１１５を除去し、埋込絶縁膜１１５をメモリセル領域１００１にのみ残す。埋込絶縁膜１１５は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【０１２３】
以下の工程では、メモリセル領域１００１を埋込絶縁膜１１５で覆った状態で、周辺回路領域１００２において周辺回路トランジスタＴｒの形成を行う。
【０１２４】
周辺回路領域１００２において、周辺回路トランジスタのゲートとなる領域をレジストで覆い、レジストをマスクとして、図２０（ｂ）に示すように、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４からなる多層積層膜をゲートの形状に加工する。この結果、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２からなるゲートが形成される。このとき、ゲートの両側に半導体基板１０１が露出する。
【０１２５】
シリコン窒化膜２０４及びゲート上絶縁膜（シリコン酸化膜）２０３は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。ＷＳｉ膜２０２は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２＝２０／２ｓｃｃｍ、圧力３ｍＴｏｒｒ（０．４Ｐａ）、ＲＦパワー上部／下部＝２２０／１２０Ｗの条件で行うことができる。ポリシリコン膜２０１は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。
【０１２６】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図２０（ｃ）に示すように、ゲートの両側の半導体基板１０１表面にＬＤＤ形成の為のイオン注入を行う。このイオン注入は、例えば、加速度３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でリンＰを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図２０（ｃ）に示すようにＬＤＤ２０５を形成する。
【０１２７】
半導体基板１０１全面にわたってシリコン酸化膜を形成した後、半導体基板１０１の表面が露出するまでエッチバックして、図２１（ａ）に示すサイドウォール２０６をゲートの両側に形成する。シリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン酸化膜は、例えば、ドライエッチングにてエッチバックすることができる。このドライエッチングは、例えば、ＣＨＦ３／ＣＯ＝３０／１７０ｓｃｃｍ、圧力４０ｍＴｏｒｒ（５．３３Ｐａ）、ＲＦパワー８００Ｗの条件で行うことができる。
【０１２８】
半導体基板１０１の露出部分を覆うように、例えば１０ｎｍ程度のマスク酸化膜（図示せず）を熱酸化またはＣＶＤ法にて形成する。このマスク酸化膜を介して、図２０（ａ）に示すように、サイドウォール２０５の両側の半導体基板１０１表面にＮ＋拡散層形成の為のイオン注入を行う。このイオン注入は、例えば、加速度５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でヒ素Ａｓを注入して行うことができる。その後、半導体基板１０１を熱処理して、注入したイオンを拡散させ、図２０（ａ）に示すＮ＋拡散層２０７を形成する。
【０１２９】
半導体基板１０１の全面にわたって、膜厚３００−４００ｎｍの埋込絶縁膜２０８を形成する。埋込絶縁膜２０８は、図２１（ｂ）に示すように、周辺回路領域１００２においてゲート、サイドウォール２０６及び半導体基板１０１の表面を覆い、図１６（ａ）に示すように、メモリセル領域１００１において埋込絶縁膜１１５を覆うように形成される。埋込絶縁膜２０８は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。
【０１３０】
図１６（ａ）及び図２１（ｂ）に示す埋込絶縁膜１１５，２０８をＣＭＰにより研磨して平坦化及び薄膜化する。このＣＭＰでは、メモリセル領域１００１及び周辺回路領域１００２のシリコン窒化膜２０４をストッパとして研磨を行う。この為、メモリセル領域１００１及び周辺回路領域１００２のシリコン窒化膜２０４は、略同一の高さに形成されていることが好ましい。メモリセル領域１００１では、シリコン窒化膜２０４が露出するまで埋込絶縁膜１１５が研磨され、図１６（ｂ）に示すように、シリコン窒化膜２０４と略同一の高さの埋込絶縁膜１１５が形成される。周辺回路領域１００２では、シリコン窒化膜２０４が露出するまで埋込絶縁膜２０８が研磨され、図２１（ｃ）に示すように、シリコン窒化膜２０４と略同一の高さの埋込絶縁膜２０８が形成される。
【０１３１】
図１６（ｃ）及び図２２（ａ）に示すように、ＣＭＰのストッパとして用いられたシリコン窒化膜２０４を除去する。この結果、メモリセル領域１００１及び周辺回路領域１００２で、ゲート上絶縁膜２０３が露出する。シリコン窒化膜２０４は、例えば熱リン酸によるウェットエッチングにて除去することができる。
【０１３２】
周辺回路領域１００２の全域を覆い及びメモリセル領域１００１においてゲート上絶縁膜２０３を露出するレジストパターンを形成する。このレジストパターンをマスクとして、メモリセル領域１００１のゲート上絶縁膜２０３を除去する。このとき、周辺回路領域１００２ではゲート上絶縁膜２０３はレジストでマスクされているため除去されない。メモリセル領域１００１のゲート上絶縁膜２０３は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【０１３３】
図１７（ａ）に示すように、膜厚１００ｎｍのタングステン膜１１６ａを形成する。タングステン膜１１６ａは、半導体基板１０１の全面にわたって形成する。タングステン膜１１６ａは、ＷＳｉ膜２０２、埋込絶縁膜１１５を覆うように形成する。特に、サイドウォール１３１の内側を埋めて、ＷＳｉ膜２０２を覆うように形成する。タングステン膜１１６ａは、例えばＣＶＤ法にて形成することができる。ＣＶＤ法は、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ／Ｎ２＝２２／１０／４００／２５０／３５０ｓｃｃｍ、圧力５００Ｐａの条件で行うことができる。
【０１３４】
図１７（ｂ）に示すように、タングステン膜１１６ａ上に膜厚１００ｎｍのシリコン酸化膜を形成し、図１のワードライン１１６の形状に加工して、図１７（ｂ）に示すハードマスク１１７を形成する。このシリコン酸化膜は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤ法は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ６）４）＝１５０ｓｃｃｍ、圧力＝０．３Ｔｏｒｒ（４０Ｐａ）の条件で行うことができる。シリコン酸化膜は、例えばドライエッチングにて加工することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【０１３５】
このハードマスク１１７をマスクとして、タングステン膜１１６ａを図１に示すワードライン１１６の形状に加工して、図１及び図１７（ｂ）に示すワードライン１１６を得る。この結果、ハードマスク１１７に覆われていない部分では、図１９（ａ）のＣ−Ｃ断面に示すように、タングステン膜１１６ａが除去され、ＷＳｉ膜２０２が露出する。タングステン膜１１６ａは、例えば、ドライエッチングにて加工することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２／ＣＦ４＝２０／４０／８０ｓｃｃｍ、圧力５ｍＴｏｒｒ（０．６７Ｐａｓ）、ＲＦパワー上部／下部＝２２０／７５Ｗの条件で行うことができる。
【０１３６】
引き続きハードマスク１１７をマスクとして、図１９（ｂ）に示すように、ＷＳｉ膜２０２及びポリシリコン膜２０１を除去する。このとき、周辺回路領域１００２では、図２２（ａ）に示すように、ＷＳｉ膜２０２がゲート上絶縁膜（シリコン酸化膜）２０３にて覆われている為、除去されない。ＷＳｉ膜２０２は、例えばドライエッチングにて除去することができる。このドライエッチングは、例えば、Ｃｌ２／Ｏ２＝２０／２ｓｃｃｍ、圧力３ｍＴｏｒｒ（０．４Ｐａ）、ＲＦパワー上部／下部＝２２０／１２０Ｗの条件で行うことができる。ポリシリコン膜１０６は、例えば、ドライエッチングにて加工することができる。このドライエッチングは、例えば、ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、圧力＝５ｍＴｏｒｒ（０．６６７Ｐａ）、ＲＦパワー上部／下部＝３５０／３０Ｗの条件で行うことができる。
【０１３７】
半導体基板１０１の全面にわたって中間絶縁膜１１８を形成する。中間絶縁膜１１８は、メモリセル領域１００１のワードライン１１６の領域では、図１８（ｂ）に示すように、ハードマスク１１７を覆う。また、中間絶縁膜１１８は、ワードライン１１６の領域以外では、図１９（ｃ）に示すように、サイドウォール１３１の間に埋め込まれてゲート絶縁膜１０４を覆うと共に、埋込絶縁膜１１５を覆う。また、中間絶縁膜１１８は、図２２（ｂ）に示すように、サイドウォール２０６間に埋め込まれてゲート上絶縁膜２０３を覆うと共に、埋込絶縁膜２０８を覆う。中間絶縁膜１１８は、例えばＮＳＧ(Non-Doped Silicate Glass)をＣＶＤ法にて成膜して形成することができる。このＣＶＤは、例えば、ＳＨ４／Ｏ２／Ａｒ＝９０／１５５／１５０ｓｃｃｍ、圧力＝８Ｔｏｒｒ（１０６７Ｐａ）、ＲＦパワー上部／下部＝１８００／３５００Ｗの条件で行うことができる。
【０１３８】
図１に示すコンタクト１２０、２２０の形成を説明する。ここでは、コンタクトホール１２０ａ、コンタクト１２０が形成される部分の断面が図１９（ｃ）と同様である為、コンタクトホール１２０ａ、コンタクト１２０を破線で示して説明する。図１に示すコンタクトホール１２０ａ及び２２１ａに開口部を有するレジストパターンを中間絶縁膜１１８上に形成する。このレジストパターンをマスクとして、メモリセル領域１００１では、図８（ｃ）に示す中間絶縁膜１１８及び埋込絶縁膜１１５を加工して、埋込導電膜１１４を露出するコンタクトホール１２０ａを形成する。また、周辺回路領域１００２では、中間絶縁膜１１８及び埋込絶縁膜２０８を加工して、図２２に示すように、Ｎ＋拡散層２０７を露出するコンタクトホール２２１ａを形成する。中間絶縁膜１１８、埋込絶縁膜１１５，２０８は、例えば、ドライエッチングにて除去することができる。このドライエッチングは、例えば、ＣＦ４／ＣＨ２Ｆ２／Ｈｅ＝４５／３０／１００ｓｃｃｍ、圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＲＦパワー上部／下部＝９００／８０Ｗの条件で行うことができる。
【０１３９】
中間絶縁膜１１８上にアルミニウムの導電膜を形成すると共に、導電膜でコンタクトホール１２０ａ及び２２１ａを埋め込み、埋込導電膜１１４及びＮ＋拡散層２０７に接続されるコンタクト１２０，２２１を形成する。その後、導電膜を所定の配線形状に加工することにより、１Ｍ配線１２１を形成する。
【０１４０】
（３）作用効果
本実施例によれば、サイドウォール（１３１，１１３）の間に埋込導電膜１１４を埋め込んで、埋込導電膜１１４を拡散層１１２に沿って拡散層１１２上に設ける構成である為、埋込導電膜１１４によって拡散層１１２の導電率を十分に補償することができる。言い換えれば、埋込導電膜１１４と拡散層１１２とで構成される配線（ビットライン）の抵抗値を低減することができる。
【０１４１】
また、埋込導電膜１１４をサイドウォール（１３１，１１３）の間に埋め込む構成であるので、埋込導電膜１１４の膜厚の調整が容易であり、膜厚の調整によって埋込導電膜１１４と拡散層１１２とで構成される配線の抵抗値を容易に調整することができる。
【０１４２】
また、上層にメタル配線を拡散層に沿って形成して、複数箇所でメタル配線と拡散層との間にコンタクトをとる場合には、コンタクト形成の領域を確保する為に、半導体装置が大型化する虞がある。一方、本実施例の構成では、埋込導電膜１１４によって拡散層１１２の導電率を十分に補償することができるので、半導体装置１０００が大型化することを防止できる。また、側壁部（１３１，１１３）の間に埋込導電膜１１４を埋め込むだけであるので、埋込導電膜１１４を設けることによる半導体装置１０００の大型化の虞はない。
【０１４３】
本実施例によれば、周辺回路領域１００２をシリコン窒化膜２０５で覆った状態で、メモリセル領域１００１のセルトランジスタＴｒ１を形成し、その後、メモリセル領域１００１を埋込絶縁膜１１５で覆って周辺回路領域１００２のシリコン窒化膜２０５を除去し、周辺回路領域１００２の周辺回路トランジスタＴｒ２を形成する。つまり、メモリセルトランジスタＴｒ１と周辺回路トランジスタＴｒ２の形成を別々に行うので、周辺回路トランジスタＴｒ２のゲートに電荷蓄積膜が形成されて周辺回路トランジスタのホットキャリア耐性が弱くなることを防止することができる。
【０１４４】
また、本実施例によれば、ゲート絶縁膜１０４、ポリシリコン膜２０１、ＷＳｉ膜２０２、ゲート上絶縁膜２０３、シリコン窒化膜２０４からなる多層積層膜をメモリセル領域及び周辺回路領域に形成し、この多層配線膜でメモリセルトランジスタＴｒ１及び周辺回路トランジスタＴｒ２のゲートを形成する。即ち、共通の多層配線膜でメモリセル領域１００１及び周辺回路領域１００２のトランジスタを形成するので、ゲート形成の為の成膜工程が低減される。
【図面の簡単な説明】
【０１４５】
【図１】本発明の半導体装置１０００の概略構成を示す平面図である。
【図２】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（１）。
【図３】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（２）。
【図４】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（３）。
【図５】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（４）。
【図６】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（５）。
【図７】図１のＡ−Ａ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（６）。
【図８】図１のＣ−Ｃ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である。
【図９】図１のＢ−Ｂ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（１）。
【図１０】図１のＢ−Ｂ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（２）。
【図１１】図１のＢ−Ｂ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（３）。
【図１２】図１のＢ−Ｂ断面図における実施例１の半導体装置１０００の製造方法を示すプロセス図である（４）。
【図１３】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（１）。
【図１４】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（２）。
【図１５】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（３）。
【図１６】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（４）。
【図１７】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（５）。
【図１８】図１のＡ−Ａ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（６）。
【図１９】図１のＣ−Ｃ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である。
【図２０】図１のＢ−Ｂ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（１）。
【図２１】図１のＢ−Ｂ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（２）。
【図２２】図１のＢ−Ｂ断面図における実施例２の半導体装置１０００の製造方法を示すプロセス図である（３）。
【符号の説明】
【０１４６】
１０００  半導体装置
１００１  メモリセル領域
１００２  周辺回路領域
１０１  半導体基板
１０２  フィールド絶縁膜
１０３  アクティブ領域
１０４  ゲート絶縁膜
１０５  シリコン窒化膜（周辺回路領域マスク用）
１０６，２０１  ポリシリコン膜
２０２  タングステンシリサイド膜（ＷＳｉ膜）
２０３  ゲート上絶縁膜（シリコン酸化膜）
１０７，２０４  シリコン窒化膜
１０８，２０５  ＬＤＤ
１０９  シリコン酸化膜
１１０  電荷蓄積膜（シリコン窒化膜）
１１１  シリコン酸化膜
１１２，２０７  Ｎ＋拡散層
１１３，１３１，２０６  サイドウォール
１１４  タングステン膜（Ｗ膜）
１１５，２０８  埋込絶縁膜
１１６  タングステン膜（Ｗ膜）（ワードライン）
１１７  ハードマスク
１１８  中間絶縁膜
１２０ａ，２２１ａ  コンタクトホール
１２１  １Ｍ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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