(57)【要約】【課題】新規な構造を有するトランジスタ型強誘電体メモリを提供する。【解決手段】トランジスタ型強誘電体メモリ１００は、基板１０と、前記基板１０の上方に形成されたゲート電極２０と、前記ゲート電極２０を覆うように前記基板の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたソース電極４０と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と離間して位置するドレイン電極４２と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と前記ドレイン領域４２との間に位置するチャネル層５０と、を含む。【選択図】図１
2007157982.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極と、
前記ソース電極と離間して形成されたドレイン電極と、
前記ソース電極と前記ドレイン領域との間に形成されたチャネル層と、
前記ソース電極、前記ドレイン電極および前記チャネル層と接して形成された強誘電体層と、
前記ソース電極、前記ドレイン電極および前記チャネル層に対して、前記強誘電体層を挟むように形成されたゲート電極と、を含む、トランジスタ型強誘電体メモリ。
【請求項２】
基板と、
前記基板の上方に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたソース電極と、
前記強誘電体層の上方に形成され、前記ソース電極と離間して形成されたドレイン電極と、
前記強誘電体層の上方に形成され、前記ソース電極と前記ドレイン電極との間に形成されたチャネル層と、
を含む、トランジスタ型強誘電体メモリ。
【請求項３】
基板と、
前記基板の上方に形成されたソース電極と、
前記基板の上方に形成され、前記ソース電極と離間して形成されたドレイン電極と、
前記ソース電極と前記ドレイン領域との間に形成されたチャネル層と、
前記ソース電極、前記ドレイン電極および前記チャネル層の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたゲート電極と、
を含む、トランジスタ型強誘電体メモリ。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記チャネル層は、酸化物半導体からなる、トランジスタ型強誘電体メモリ。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記チャネル層は、該チャネル層を構成する酸化物半導体層を構成する金属元素と価数が異なり、ドナーあるいはアクセプタとして機能するドーパントを含む、トランジスタ型強誘電体メモリ。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記強誘電体層は、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなる、トランジスタ型強誘電体メモリ。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記チャネル層の上方に保護層を有する、トランジスタ型強誘電体メモリ。
【請求項８】
基板の上方にゲート電極を形成する工程と、
前記ゲート電極を覆うように前記基板の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にソース電極とドレイン電極とを形成する工程と、
前記強誘電体層の上方において、前記ソース電極と前記ドレイン電極との間に位置するようにチャネル層を形成する工程と、
を含む、トランジスタ型強誘電体メモリの製造方法。
【請求項９】
請求項８において、
前記チャネル層の上方に保護層を形成する工程を有する、トランジスタ型強誘電体メモリの製造方法。
【請求項１０】
請求項９において、
前記保護層は、シリコン−水素結合を有する、酸化シリコン層からなる、トランジスタ型強誘電体メモリの製造方法。
【請求項１１】
基板の上方にソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との間にチャネル層を形成する工程と、
前記ソース電極、前記ドレイン電極および前記チャネル層の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にゲート電極を形成する工程と、
を含む、トランジスタ型強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新規な構造を有するトランジスタ型強誘電体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
従来の１Ｔ（トランジスタ）型ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）としては、ＭＦＳ（Metal  Ferroelectric  Semiconductor）構造、ＭＦＩＳ（Metal  Ferroelectric  Insulator  Semiconductor）構造およびＭＦＭＩＳ（Metal  Ferroelectric  Metal  Insulator  Semiconductor）構造が知られている。しかしながら、これらのいずれのＦｅＲＡＭも、多くの課題を有する。
【０００３】
ＭＦＳ構造の場合、シリコンあるいはゲルマニウムからなるIV族半導体基板の表面が酸化されやすいため、該基板の表面上に酸化物強誘電体層を形成することが非常に困難であり、実用化に至っていない。その主な理由としては、IV族半導体（例えばシリコン）層上に酸化物強誘電体層を形成しようとすると、シリコン層と酸化物強誘電体層との界面に酸化シリコン膜などの不要な膜が形成されてしまう。このような膜が形成されると、該膜は比誘電率が小さいため、酸化物強誘電体を分極反転させるための動作電圧が増大するだけでなく、該膜でのトラップ準位の発生により膜中に電荷が注入され、残留分極による電荷が打ち消されてしまい充分な分極反転が行われない。
【０００４】
ＭＦＩＳ構造では、通常、Ｉ層（絶縁層）として酸化シリコン層が用いられるため、上述したＭＦＳと同様の問題がある。すなわち、酸化シリコンは比誘電率が小さいため、酸化物強誘電体を分極反転させるための動作電圧が増大するだけでなく、該酸化シリコン層でのトラップ準位の発生により膜中に電荷が注入され、残留分極による電荷が打ち消されてしまい充分な分極反転が行われない。また、Ｉ層としての酸化シリコン層はアモルファスであるため、該酸化シリコン層上に結晶構造を有する酸化物強誘電体を形成することが非常に困難である。
【０００５】
また、ＭＦＭＩＳ構造の場合には、酸化物強誘電体と結晶性の点で比較的相性の良い白金等の金属層をＩ層上に形成するため酸化物強誘電体層の成膜においてはＭＦＩＳ構造より有利である。しかしながら、Ｉ層を有する点でＭＦＩＳ構造と同様の問題を有する。
【０００６】
さらに、Ｉ層を有するＭＦＩＳおよびＭＦＭＩＳ構造では、不揮発性メモリとして以下のような問題を有する。すなわち、ＭＦＩＳおよびＭＦＭＩＳ構造では、Ｆ層（酸化物強誘電体層）とＩ層（絶縁層）の容量が結合されるため、電圧を印加してデータを書き込む際には、印加された電圧がＩ層とＦ層に対して、それぞれの比誘電率と膜厚に応じて分配され、それぞれの印加電圧に応じて電荷量が蓄積される。そして、その蓄積電荷の分極方向は、Ｉ層およびＦ層において印加電圧の方向と同じである。ところが、電圧の印加を行わず、データを保持する際には、Ｍ層（金属層）とＳ層（半導体層）とは短絡した状態となる。このとき、Ｆ層の分極方向は、残留分極によって固定されているため、Ｉ層には、Ｆ層によって形成される強誘電体キャパシタと同一の電荷量が誘起され、その方向は強誘電体キャパシタと逆方向となる。したがって、強誘電体キャパシタに対してＩ層によって形成されるキャパシタから大きな反電界を印加されることになる。その結果、Ｆ層の分極方向が反転し、蓄積データが消失する問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、新規な構造を有するトランジスタ型強誘電体メモリおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明にかかるトランジスタ型強誘電体メモリは、
ソース電極と、
前記ソース電極と離間して形成されたドレイン電極と、
前記ソース電極と前記ドレイン領域との間に形成されたチャネル層と、
前記ソース電極、前記ドレイン電極および前記チャネル層と接して形成された強誘電体層と、
前記ソース電極、前記ドレイン電極および前記チャネル層に対して、前記強誘電体層を挟むように形成されたゲート電極と、を含む。
【０００９】
本発明にかかるトランジスタ型強誘電体メモリは、
基板と、
前記基板の上方に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたソース電極と、
前記強誘電体層の上方に形成され、前記ソース電極と離間して形成されたドレイン電極と、
前記強誘電体層の上方に形成され、前記ソース電極と前記ドレイン電極との間に形成されたチャネル層と、
を含む。
【００１０】
本発明にかかるトランジスタ型強誘電体メモリは、
基板と、
前記基板の上方に形成されたソース電極と、
前記基板の上方に形成され、前記ソース電極と離間して形成されたドレイン電極と、
前記ソース電極と前記ドレイン領域との間に形成されたチャネル層と、
前記ソース電極、前記ドレイン電極および前記チャネル層の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成されたゲート電極と、
を含む。
【００１１】
本発明のトランジスタ型強誘電体メモリによれば、ゲート電極の電圧がゼロのときに２つの電流値（第１電流値、第２電流値）が存在するので、第１電流値と第２電流値を検出することで、読み出し時に記憶データを破壊することなく、メモリ機能を発揮することができる。
【００１２】
本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む。
【００１３】
本発明のトランジスタ型強誘電体メモリにおいて、
前記チャネル層は、酸化物半導体からなることができる。
【００１４】
本発明のトランジスタ型強誘電体メモリにおいて、
前記チャネル層は、該チャネル層を構成する酸化物半導体層を構成する金属元素と価数が異なり、ドナーあるいはアクセプタとして機能するドーパントを含むことができる。
【００１５】
本発明のトランジスタ型強誘電体メモリにおいて、
前記強誘電体層は、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなることができる。
【００１６】
本発明のトランジスタ型強誘電体メモリにおいて、
前記チャネル層の上方に保護層を有することができる。
【００１７】
本発明にかかるトランジスタ型強誘電体メモリの製造方法は、
基板の上方にゲート電極を形成する工程と、
前記ゲート電極を覆うように前記基板の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にソース電極とドレイン電極とを形成する工程と、
前記強誘電体層の上方において、前記ソース電極と前記ドレイン領域との間に位置するようにチャネル層を形成する工程と、
を含む。
【００１８】
本発明の製造方法によれば、比較的簡易なプロセスでトランジスタ型強誘電体メモリを製造することができる。
【００１９】
本発明の製造方法において、
前記チャネル層の上方に保護層を形成する工程を有することができる。
【００２０】
本発明の製造方法において、
前記保護層は、シリコン−水素結合を有する、酸化シリコン層からなることができる。
【００２１】
本発明にかかるトランジスタ型強誘電体メモリの製造方法は、
基板の上方にソース電極とドレイン電極とを離間して形成する工程と、
前記ソース電極と前記ドレイン電極との間にチャネル層を形成する工程と、
前記ソース電極、前記ドレイン電極および前記チャネル層の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方にゲート電極を形成する工程と、
を含む。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
【００２３】
１．第１の実施形態
１．１．第１の実施形態にかかるトランジスタ型強誘電体メモリ
図１は、本実施形態のトランジスタ型強誘電体メモリの一例を模式的に示す断面図である。
【００２４】
トランジスタ型強誘電体メモリ１００は、基板１０と、基板１０の上に形成されたゲート電極２０と、ゲート電極２０および基板１０の上に形成された強誘電体層３０と、強誘電体層３０の上に形成されたソース電極４０およびドレイン電極４２と、強誘電体層３０の上に形成されたチャネル層５０と、を有する。また、必要に応じて、チャネル層５０の上に保護層６０を有することができる。
【００２５】
基板１０は、特に限定されず、トランジスタ型強誘電体メモリ１００の用途に応じて選択される。基板１０は、ゲート電極２０と電気的に接続されないように、絶縁性もしくは少なくとも最表層は絶縁性を有するものを用いることができる。基板１０としては、ガラス、石英ガラス、プラスチックなどの絶縁性基板、シリコンなどの半導体層上に酸化シリコンなどの絶縁層を形成した多層基板などを例示できる。
【００２６】
ゲート電極２０は、基板１０上に所定パターンで形成される。ゲート電極２０は、少なくともチャネル層５０と対向する位置に形成される。ゲート電極２０の材質は、特に限定されず、強誘電体層３０の材質、成膜方法などによって適宜選択される。ゲート電極２０の材質としては、白金、イリジウムなどの白金族元素、ＩｒＯ２、ＩｎＯ２、ＩＴＯ（ＩｎＳｎＯ２）等の導電性酸化物、ＬａＮｉＯ３等のペロブスカイト型の導電性酸化物などを例示できる。
【００２７】
強誘電体層３０は、ゲート電極２０を覆うように、基板１０上に形成される。強誘電体層３０の膜厚は、実用上無理の無い膜厚であれば良く、例えば、３Ｖ以下の低電圧で分極反転させる場合には、２００ｎｍ以下の膜厚が好ましい。
【００２８】
強誘電体層３０の材質は、特に限定されず、以下のものを例示できる。すなわち、強誘電体層３０の強誘電体としては、ＡＢＯ３または（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、ＬａおよびＨｆから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏから選択される少なくとも１種の元素、ｍは５以下の自然数である。）、で表されるペロブスカイトまたはビスマス層状構造の酸化物、Ａ０．５ＢＯ３（正方ブロンズ構造）またはＡ０．３ＢＯ３（六方ブロンズ構造）（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａから選択される少なくとも１種の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、ＷおよびＭｏからなる群から選択される少なくとも１種の元素）、で表されるタングステンブロンズ構造の酸化物のいずれかから構成されることができる。図１に示す例では、ＰＺＴＮ（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３）から構成されている。
【００２９】
強誘電体層３０上には、ソース電極４０およびドレイン電極４２が形成されている。そして、ソース電極４０とドレイン電極４２との間にチャネル層５０が形成されている。
【００３０】
ソース電極４０およびドレイン電極４２は、ゲート電極２０と同様の導電性材料を用いることができる。
【００３１】
チャネル層５０は、酸化物半導体から構成される。酸化物半導体としては、ＺｎＯ、ＴｉＯ２、ＳｎＯ２、ＣｄＯ、ＭｎＯおよびＦｅＯなどのｎ型酸化物半導体、ＣｕＡｌＯ２、ＮｉＯ、ＣｏＯ、Ｃｕ２Ｏ、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４、Ｉｎ２Ｏ３、ＭｎＯおよびＦｅＯなどのｐ型酸化物半導体を例示できる。また、酸化物半導体としては、ＩｒＯ２、ＩｎＯ２、ＩＴＯ（ＩｎＳｎＯ２）等の酸化物半導体、ＬａＮｉＯ３等のペロブスカイト型の酸化物半導体などを例示できる。
【００３２】
チャネル層５０は、必要に応じて不純物を含むことができる。例えば、チャネル層５０は、該チャネル層５０を構成する酸化物半導体の金属元素と価数が異なり、ドナーあるいはアクセプターとして機能するドーパントを含むことができる。このようなドーパントを含むことにより、キャリアの移動度を大きくすることができ、動作速度を早くできる。
【００３３】
すなわち、ｎ型になりやすい酸化物半導体に、該酸化物半導体を構成する金属よりも原子価の大きい金属をドープすると、この金属はドナーとして機能する。ドナーとしては、例えば、酸化物半導体としてＴｉＯ２を用いた場合にはＮｂ、Ｔａを、酸化物半導体としてＺｎＯを用い場合にはＡｌを、酸化物半導体としてＢａＴｉＯ３を用いた場合には、Ｌａ、Ｔａを、酸化物半導体としてＳｎＯ２を用いた場合にはＳｂなどを用いることができる。
【００３４】
逆にｐ型になりやすい酸化物半導体に、該酸化物半導体を構成する金属より原子価の小さな金属をドープすると、この金属はアクセプターとして機能する。アクセプターとしては、例えば、酸化物半導体としてＮｉＯ、ＣｏＯ、ＦｅＯ、ＭｎＯを用いた場合にはＬｉを、酸化物半導体としてＢｉ２Ｏ３を用いた場合にはＢａを、酸化物半導体としてＣｒ２Ｏ３を用いた場合にはＭｇを、酸化物半導体としてＬａＣｒＯ３を用いた場合にはＳｒを用いることができる。
【００３５】
図１に示す例では、チャネル層５０は、ＺｎＯから構成されている。チャネル層５０の膜厚は、チャネル層５０が酸化物半導体であるがために、誘電体のように比誘電率を余り考慮する必要は無いが、実用上は１００ｎｍ以下が好ましい。
【００３６】
保護層６０としては、特に限定されず、酸化膜、窒化膜等を用いることができる。保護層６０として特定のものを用いることにより、保護層としての機能の他に、チャネル層５０の酸素欠損量を制御する機能も有することができる。例えば、図１に示す例では、トリメチルシランを反応ガスとして形成した酸化シリコン層を用いることができる。このような酸化シリコン層は、シリコン−水素結合を有するので、４００℃程度のプラズマ処理によって分解する際に水素が発生し、チャネル層５０を構成する酸化物半導体あるいは導電性酸化物を還元するので、チャネル層５０の酸素欠損を制御できる。このように、チャネル層５０の酸素欠損が多くなるように制御することにより、所望の半導体特性を得ることができる。
【００３７】
本実施形態にかかるトランジスタ型強誘電体メモリ１００は、以下の動作で不揮発性メモリとして機能する。
【００３８】
トランジスタ型強誘電体メモリ１００のトランジスタ特性は、図２の電流−電圧曲線で示すように、ゲート電極への電圧の印加方向を正側に変化させた場合（実線）と、電圧の印加方向を負側に変化させた場合（破線）とで、しきい値が異なる値をとる。これは、強誘電体層３０の分極方向によってドレイン電流の値が異なることによる。つまり、ゲート電極の電圧がゼロのときに２つの電流値（第１電流値（ＯＦＦ値）、第２電流値（ＯＮ値））が存在する。したがって、本実施形態のトランジスタ型強誘電体メモリでは、この第１電流値と第２電流値を検出することで、すなわち、一方の電流値を“０”、他方の電流値を“１”とすることで、読み出し時に記憶データを破壊することなく、メモリ機能を発揮することができる。
【００３９】
なお、図８に、本実施形態にかかるトランジスタ型強誘電体メモリを有するメモリアレイの等価回路図を示す。
【００４０】
本実施形態のトランジスタ型強誘電体メモリ１００によれば、以下の特徴を有する。
【００４１】
シリコンプロセスで作られた、いわゆるＭＯＳトランジスタ特性は、キャリアの伝導度（∝キャリア濃度×キャリア移動度）で決定される。シリコンの場合は、キャリアがバンド伝導する半導体であるため、キャリア密度が増大するにつれて、不純物ドーパントによるキャリア散乱が支配的になり、移動度が低下してしまう。一方、酸化物半導体の場合、キャリア密度の増大と共に移動度が増大することが知られており、このことはトランジスタ特性を向上させるために重要なメリットである。
【００４２】
シリコンのバンドギャップは１．１ｅＶであるが、酸化物半導体の場合、例えば、ＺｎＯでは３．４ｅＶとワイドバンドギャップを有しており、微細化した際に、ＯＦＦ電流を抑制することができる。
【００４３】
本発明の場合、２０μＣ／ｃｍ２以上の巨大電荷量を２Ｖ程度の低電界で誘起でき、非常に広いダイナミックレンジでキャリア濃度を抑制できる、強誘電体材料をゲート酸化膜に用いている。一方、シリコンプロセスでは、酸化シリコンからなるゲート酸化膜を用いるが、その蓄積電荷量は、酸化シリコン膜の誘電率で決まっており、最大で３．５μＣ／ｃｍ２（絶縁耐圧１０ＭＶ／ｃｍの場合）であり、通常使用できるのは１μＣ／ｃｍ２となり、強誘電体の１／２０程度である。これは、強誘電体をトランジスタのゲート酸化膜として用いることで、シリコンと比較して、ＭＯＳトランジスタのＯＮ／ＯＦＦ比が格段に向上することを意味している。
【００４４】
強誘電体を用いたゲート酸化膜は、シリコン半導体と組み合わせることが困難である。すなわち、シリコン上に直接強誘電体酸化物を形成すると、シリコンと強誘電体との間に酸化シリコンが必ず形成される。この際に、電界強度が低ければ、印加電圧の殆どが誘電率の小さな酸化シリコン膜に掛かってしまい、強誘電体での分極が反転しない。強誘電体が十分に分極反転するように電界強度を大きくすると、酸化シリコン膜が絶縁耐圧を超えてしまい、破壊してしまう。本発明では、ゲート絶縁膜としての強誘電体層と酸化物半導体からなるチャネル層とを組み合わせているのでかかる問題がなく、上述した機能を発揮できる。
【００４５】
１．２．第１の実施形態にかかるトランジスタ型強誘電体メモリの製造方法
本実施形態にかかるトランジスタ型強誘電体メモリの製造方法は、以下の工程を含むことができる。この製造方法について図１を参照しながら説明する。
【００４６】
（１）基板１０の上にゲート電極２０を形成する。
【００４７】
基板１０およびゲート電極２０の材質については、既に述べたのでここでは記載しない。ゲート電極２０の成膜方法は、材質によって異なるが特に限定されず、公知のスパッタ法、ＣＶＤ法、レーザーアブレーション法などを用いることができる。成膜後は、公知のリソグラフィーおよびエッチング技術を用いてゲート電極２０のパターニングを行う。
【００４８】
（２）ゲート電極２０を覆うように基板１０の上に強誘電体層３０を形成する。
【００４９】
強誘電体層３０の材質は、特に限定されないが、前述したものを用いることができる。
【００５０】
強誘電体としては、本願発明者によって既に提案されたＰＺＴＮ（特願２００３−３０２９００号、特願２００４−３８０９８７号）を好適に用いることもできる。ＰＺＴＮは、Ｐｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３で示され、Ｎｂは、ＺｒとＴｉとの合計に対して、好ましくは０．０５〜０．３の割合で含まれる。また、この強誘電体ＰＺＴＮは、好ましくは、Ｓｉ、あるいはＳｉおよびＧｅを０．５〜５モル％の割合で含むことができる。
【００５１】
かかるＰＺＴＮ強誘電体層は、例えば、Ｐｂ、Ｚｒ、Ｔｉ、およびＮｂの少なくともいずれかを含む第１〜第３の原料溶液からなる混合溶液を用意し、これらの混合液に含まれる酸化物を熱処理等により結晶化させて得ることができる。第１の原料溶液としては、ＰＺＴＮ強誘電体相の構成金属元素のうち、ＰｂおよびＺｒによるＰｂＺｒＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。第２の原料溶液としは、ＰＺＴＮ強誘電体相の構成金属元素のうち、ＰｂおよびＴｉによるＰｂＴｉＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。第３の原料溶液としては、ＰＺＴＮ強誘電体相の構成金属元素のうち、ＰｂおよびＮｂによるＰｂＮｂＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液が例示できる。
【００５２】
強誘電体としてＰＺＴＮを用いたキャパシタは、ヒステリシス特性が優れ、リーク電流が極めて少ないため、本発明の強誘電体層の材料として有用である。
【００５３】
強誘電体層３０の成膜は、公知の方法、例えば、ゾルゲル法、ＣＶＤ法、スパッタ法、ＬＳＭＣＤ（Liquid  Source  Misted  Chemical  Deposition）を用いることができる。
【００５４】
強誘電体層３０の上面は、必要に応じてＣＭＰ（Chemical  Mechanical  Polishing）法などによって平坦化することができる。
【００５５】
（３）強誘電体層３０の上にソース電極４０およびドレイン電極４２を形成する。
【００５６】
ソース電極４０およびドレイン電極４２の成膜方法は、その材料によって異なるが、公知の方法、例えば、ＣＶＤ法、スパッタ法、レーザーアブレーション法を用いることができる。成膜後は、公知のリソグラフィーおよびエッチング技術を用いてソース電極４０，ドレイン電極４２のパターニングを行う。また、ソース電極４０およびドレイン電極４２は、収束イオンビーム（ＦＩＢ：Focused  Ion  Beam）を用いた蒸着法などによって形成することもできる。
【００５７】
（４）ソース電極４０とドレイン電極４２との間に、チャネル層５０を形成する。
【００５８】
チャネル層５０の材質については既に述べたので、ここでは記載しない。チャネル層５０の形成方法は特に限定されないが、例えばリフトオフ法、研磨法によって形成することができる。リフトオフ法を用いる場合には、ソース電極４０およびドレイン電極４２の上にレジスト層（図示しない）を形成した後、チャネル層５０のための層を成膜する。その後、レジスト層を除去することにより、ソース電極４０とドレイン電極４２との間にチャネル層５０が形成される。また、研磨法を用いる場合には、チャネル層５０のための層を成膜した後、ＣＭＰ法などの研磨法を用いてソース電極４０およびドレイン電極４２を露出させる。また、チャネル層５０は、液滴吐出法（インクジェット法）や毛管現象を用いて、チャネル層の原料をソース電極４０とドレイン電極４２との間に供給して、原料層を酸化させる方法、ＦＩＢを用いた蒸着法などによって形成することもできる。
【００５９】
（５）必要に応じて、ソース電極４０，チャネル層５０およびドレイン電極４２の上に、酸化膜、窒化膜などからなる保護層６０を形成する。保護層６０は、ＣＶＤ法などによって形成することができる。
【００６０】
以上の工程によってトランジスタ型強誘電体メモリ１００を簡易なプロセスで製造することができる。上述した例では、ソース電極４０，ドレイン電極４２を形成した後にチャネル層５０を形成したが、チャネル層５０を形成した後にソース電極４０，ドレイン電極４２を形成してもよい。
【００６１】
２．第２の実施形態
２．１．第２の実施形態にかかるトランジスタ型強誘電体メモリ
図３は、第２の実施形態にかかるトランジスタ型強誘電体メモリ２００を模式的に示す断面図である。第１の実施形態にかかるトランジスタ型強誘電体メモリと実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。
【００６２】
トランジスタ型強誘電体メモリ２００は、基板１０と、基板１０の上に形成されたソース電極４０と、ソース電極４０と離間して形成されたドレイン電極４２と、ソース電極４０とドレイン領域４２との間に形成されたチャネル層５０と、ソース電極４０、ドレイン電極４２およびチャネル層５０の上に形成された強誘電体層３０と、強誘電体層３０の上に形成されたゲート電極２０と、を含む。
【００６３】
本実施形態のトランジスタ型強誘電体メモリ２００は、基板１０上における層の堆積順序が第１の実施形態にかかるトランジスタ型強誘電体メモリ１００と逆の関係にある。
【００６４】
基板１０，ソース電極４０，ドレイン電極４２，チャネル層５０，強誘電体層３０およびゲート電極２０の材質については、第１の実施形態で述べたと同様のものを用いることができる。
【００６５】
本実施形態においても、第１の実施形態にかかるトランジスタ型強誘電体メモリ１００と同様の動作および特徴を有する。
【００６６】
２．２．第２の実施形態にかかるトランジスタ型強誘電体メモリの製造方法
本実施形態にかかるトランジスタ型強誘電体メモリを有するメモリアレイの製造方法は、以下の工程を含むことができる。この製造方法について図４ないし図７を参照しながら説明する。
【００６７】
（１）基板１０の上に所定の間隔をおいて、ソース電極４０とドレイン電極４２とを形成する。基板１０およびソース電極４０，ドレイン電極４２の材質については、既に述べたのでここでは記載しない。ソース電極４０，ドレイン電極４２の成膜方法は、材質によって異なるが特に限定されず、公知のスパッタ法、ＣＶＤ法、レーザーアブレーション法などを用いることができる。成膜後は、公知のリソグラフィーおよびエッチング技術を用いてソース電極４０およびドレイン電極４２のパターニングを行う。また、ソース電極４０およびドレイン電極４２は、収束イオンビーム（ＦＩＢ：Focused  Ion  Beam）を用いた蒸着法などによって形成することもできる。
【００６８】
（２）ソース電極４０とドレイン電極４２との間に、チャネル層５０を形成する。
【００６９】
チャネル層５０の材質については既に述べたので、ここでは記載しない。チャネル層５０の形成方法は特に限定されないが、例えば第１の実施形態で用いたと同様なリフトオフ法、研磨法によって形成することができる。また、チャネル層５０は、液滴吐出法（インクジェット法）や毛管現象を用いて、チャネル層の原料をソース電極４０とドレイン電極４２との間に供給して、原料層を酸化させる方法、ＦＩＢを用いた蒸着法などによって形成することもできる。
【００７０】
（３）ソース電極４０，ドレイン電極４２およびチャネル層５０を覆うように、これらの層の上に強誘電体層３０を形成する。
【００７１】
強誘電体層３０の材質は、特に限定されないが、前述したものを用いることができる。
【００７２】
強誘電体層３０の成膜は、公知の方法、例えば、ゾルゲル法、ＣＶＤ法、スパッタ法、ＬＳＭＣＤを用いることができる。
【００７３】
強誘電体層３０の上面は、必要に応じてＣＭＰ法などによって平坦化することができる。
【００７４】
（４）強誘電体層３０の上にゲート電極２０を形成する。
【００７５】
ゲート電極２０の成膜方法は、その材料によって異なるが、公知の方法、例えば、ＣＶＤ法、スパッタ法、レーザーアブレーション法を用いることができる。成膜後は、公知のリソグラフィーおよびエッチング技術を用いてゲート電極２０のパターニングを行う。また、ゲート電極２０は、ＦＩＢを用いた蒸着法などによって形成することもできる。
【００７６】
（５）必要に応じて、強誘電体層３０およびゲート電極２０の上に、酸化膜、窒化膜などからなる保護層６０を形成する。保護層６０は、ＣＶＤ法などによって形成することができる。
【００７７】
以上の工程によってトランジスタ型強誘電体メモリ２００を簡易なプロセスで製造することができる。
【００７８】
３．実施例
３．１．実施例１
本実施例では、図１に示す構造のトランジスタ型強誘電体メモリを製造した。
【００７９】
基板（材質；シリコン基板上に酸化シリコン層を形成したもの）１０上に白金からなる膜厚１００ｎｍのゲート電極２０を形成した。ゲート電極２０は、白金層をスパッタ法で成膜した後にエッチングによってパターニングした。本実施例では、ゲート電極２０のゲート長は１μｍであり、ゲート幅は４μｍであった。
【００８０】
ついで、ゲート電極２０を覆うように、基板１０上に強誘電体層を形成した。本実施例では、強誘電体層は、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３からなる。具体的には、Ｐｂを１５％過剰に含んだＰｂＺｒ０．２５Ｔｉ０．５５Ｎｂ０．２Ｏ３形成用ゾルゲル溶液を用いて、焼成温度６５０℃で膜厚１２０ｎｍのＰｂＺｒ０．２５Ｔｉ０．５５Ｎｂ０．２Ｏ３層を形成した。
【００８１】
ついで、白金層をスパッタ法によって成膜した後パターニングしてソース電極４０とドレイン電極４２とを形成した。その後、スパッタ法によってソース電極４０とドレイン電極４２との間にＺｎＯ層からなるチャネル層５０を形成した。
【００８２】
このようにして得られたトランジスタ型強誘電体メモリのサンプルについて、電流―電圧曲線（Ｉ−Ｖ曲線）を求めたところ、図２に示す結果が得られた。図２から、強誘電体のヒステリシスを反映し、ゲート電圧がゼロＶのときに２つの電流値を持つＩ−Ｖ曲線が得られた。このことから、本発明の実施例のトランジスタ型強誘電体メモリは、良好なメモリ特性を有することを確認した。
【００８３】
なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態にかかるトランジスタ型強誘電体メモリを模式的に示す断面図。
【図２】本発明の実施例にかかるトランジスタ型強誘電体メモリの電流−電圧特性を示す図。
【図３】本発明の第２の実施形態にかかるトランジスタ型強誘電体メモリを模式的に示す断面図。
【図４】本発明の第２の実施形態にかかるトランジスタ型強誘電体メモリの製造方法を模式的に示す斜視図。
【図５】本発明の第２の実施形態にかかるトランジスタ型強誘電体メモリの製造方法を模式的に示す斜視図。
【図６】本発明の第２の実施形態にかかるトランジスタ型強誘電体メモリの製造方法を模式的に示す斜視図。
【図７】本発明の第２の実施形態にかかるトランジスタ型強誘電体メモリの製造方法を模式的に示す斜視図。
【図８】本発明の実施形態にかかるトランジスタ型強誘電体メモリのメモリアレイの等価回路図。
【符号の説明】
【００８５】
１０  基板、２０  ゲート電極、３０  強誘電体層、４０  ソース電極、４２  ドレイン電極、５０  チャネル層、６０  保護層、１００，２００  トランジスタ型強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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