(57)【要約】【課題】  本発明は、ＩＩＩ−Ｖ族化合物半導体素子の不必要なドーパントの拡散を抑えることにより、素子特性の劣化を抑制し、所望の特性のＩＩＩ−Ｖ族化合物半導体素子を提供する。【解決手段】  基板上に形成するＩＩＩ−Ｖ族化合物半導体素子において、第１の半導体層と第１の半導体層よりも低濃度にドーピングされた、もしくはドーパントがドーピングされていない第２の半導体層との間に、歪を有する半導体層が介在している構造を有することを特徴とするＩＩＩ−Ｖ族化合物半導体素子を提供する。また、前記歪を有する半導体層は、２以上の積層体で構成されていることを特徴とするＩＩＩ−Ｖ族化合物半導体素子を提供する。【選択図】        図１
2007088170.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成する化合物半導体素子において、
第１の半導体層と
第１の半導体層よりも低濃度にドーピングされた、もしくはドーパントがドーピングされていない第２の半導体層との間に、歪を有する半導体層が介在している構造を有することを特徴とするＩＩＩ−Ｖ族化合物半導体素子。
【請求項２】
前記歪を有する半導体層は、２以上の積層体で構成されていることを特徴とする請求項１に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項３】
前記歪を有する半導体層は、異なる歪量を有する複数の層からなることを特徴とする請求項２に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項４】
前記歪を有する半導体層は、圧縮歪を有する層と引っ張り歪を有する層が交互に積層されていることを特徴とする請求項２に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項５】
前記歪を有する半導体層の歪量の絶対値が０．５％以上、１０％以下であることを特徴とする請求項１に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項６】
前記歪を有する半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることを特徴とする請求項１に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項７】
前記基板がＧａＡｓであって、前記歪を有する半導体層がＩｎ1-xＧａxＡｓ1-yＰy（０≦ｘ、ｙ≦１）であることを特徴とする請求項１に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項８】
前記基板がＧａＡｓであって、前記歪を有する半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であることを特徴とする請求項１に記載のＩＩＩ−Ｖ族化合物半導体素子。
【請求項９】
前記二元化合物がＩｎＡｓであることを特徴とする請求項８に記載のＩＩＩ−Ｖ族化合物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ−Ｖ族化合物半導体素子に関し、詳しくは高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等および光ディスク装置や光通信システム等に好適に使用される半導体レーザや発光ダイオード等のＩＩＩ−Ｖ族化合物半導体素子に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族化合物半導体素子には、大きく分けて高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の電子デバイスと半導体レーザや発光ダイオード等の光デバイスがある。これらの素子では、半導体に極性を持たせるために不純物を混入させる技術が重要である。この技術を一般的にドーピングと呼び、その不純物をドーパントと呼ぶ。上記ＩＩＩ−Ｖ族化合物半導体素子ではドーピングによりドーパント濃度を適切に制御することによって所望の素子特性を実現している。
【０００３】
例えば、高電子移動度トランジスタでは、電子を供給するためのドーパントを添加した層と高純度チャネル層から構成されている。チャネル層はドーパントをほとんど含まないため、このチャネル層を通過する電子はドーパントとほとんど衝突せず、その結果電子の移動度は高くなる。また、例えば半導体レーザでは、ドーピングにより極性を持たせたｐ型半導体およびｎ型半導体を用いて、ノンドーピング半導体層を挟み、中央部で接合させたサンドイッチ構造を持ち、これらｐ型半導体とｎ型半導体で挟まれた半導体層が発光層に対応する。この発光層を活性層と呼び、さらに、この活性層を挟む両側の層をクラッド層と呼ぶ。このクラッド層と活性層とはバンドギャップの異なる半導体材料からなり、ダブルヘテロ接合を形成する。このダブルヘテロ接合において電子とホールが結合し、光に効率良く変換され、クラッド層で光が閉じ込められてレーザ発振する。
【０００４】
上述したようにＩＩＩ−Ｖ族化合物半導体素子には、電子デバイスと光デバイスがあるが、以下、光デバイスの中から半導体レーザを例に挙げて説明することにする。
【０００５】
従来の半導体レーザの技術としては、例えば、特許文献１に開示されたリッジ埋め込み型半導体レーザがある。この従来の半導体レーザの主な製造工程とその素子構造を図４（ａ）〜（ｄ）に基づいて、説明する。
【０００６】
まず、図４（ａ）に示すようにｎ型基板３０１上に、ｎ型バッファ層３０２を形成し、さらにその上にｎ型第１クラッド層３０３、活性層３０４、ｐ型第２クラッド層３０５とｐ型コンタクト層３０６を順番にＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相成長）法を用いて積層した後にこの積層体上の必要な部分にＳｉＯ2マスク３０７を形成する。
【０００７】
次に、図４（ｂ）に示すように硫酸と過酸化水素水の混合水溶液であるエッチング液を用いてｐ型第２クラッド層３０５に対してエッチングを行ない、ｐ型第２クラッド層３０５とｐ型コンタクト層３０６を含むメサ部３０８の側面を形成する。
【０００８】
さらに、図４（ｃ）に示すようにＭＯＣＶＤ法を用いて再成長を行ない、メサ部３０８の側面に接するようにＳｉＯ2マスク３０７により選択成長させたｎ型ＧａＡｓからなるｎ型電流阻止層３０９を埋め込む。
【０００９】
最後に、図４（ｄ）に示すようにＳｉＯ2マスク７を除去し、この積層体の上下にｐ型電極３１０およびｎ型電極３１１を形成し、へき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できる。
【特許文献１】特開平７−５０４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のような半導体レーザには様々な問題点が存在する。まず、ドーパントが熱履歴などの原因により第２クラッド層から活性層にまで拡散し、キャリアの非発光再結合中心となる結晶欠陥が形成され、素子特性が低下する。また、このドーパントが動作時の注入電流や発熱の影響により素子動作中にも容易に拡散し、その結果素子寿命が短くなる。また、ｐ型コンタクト層は低抵抗化のために高濃度にドーピングされているが、結晶成長またはその後の製造プロセスなどにおける熱履歴や素子動作中の注入電流や発熱の影響によりドーパントがコンタクト層から拡散し、その結果コンタクト層のキャリア濃度が低下して抵抗が高くなり、電流が流れにくくなる。
【００１１】
以上、光デバイスである半導体レーザを例として説明したが、電子デバイスでも同様である。例えば、高電子移動度トランジスタの場合、ドーパントを添加した層からチャネル層へドーパントが拡散により進入すると、このドーパントにより電子の移動が妨げられ、高い移動度が得られなくなり、素子の特性を低下させてしまう。
【００１２】
そこで、本発明の目的は、ドーパントの拡散を抑えることにより、素子特性の劣化を抑制し、所望の特性のＩＩＩ−Ｖ族化合物半導体素子を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、基板上に形成するＩＩＩ−Ｖ族化合物半導体素子において、第１の半導体層と第１の半導体層よりも低濃度にドーピングされた、もしくはドーパントがドーピングされていない第２の半導体層との間に、歪を有する半導体層が介在している構造を有することを特徴とするＩＩＩ−Ｖ族化合物半導体素子である。また、本発明は前記歪を有する半導体層は、２以上の積層体で構成されていることが望ましい。また、本発明は前記歪を有する半導体層は、異なる歪量を有する複数の層からなることが望ましい。また、本発明は前記歪を有する半導体層は、圧縮歪を有する層と引っ張り歪を有する層が交互に積層されていることが望ましい。また、本発明は前記歪を有する半導体層の歪量の絶対値が０．５％以上、１０％以下であることが望ましい。また、本発明は前記歪を有する半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることが望ましい。また、本発明は前記基板がＧａＡｓであって、前記歪を有する半導体層がＩｎ1-xＧａxＡｓ1-yＰy（０≦ｘ、ｙ≦１）であることが望ましい。また、本発明は前記基板がＧａＡｓであって、前記歪を有する半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であることが望ましい。また、本発明は前記二元化合物がＩｎＡｓであることが望ましい。
【発明の効果】
【００１４】
本発明によるＩＩＩ−Ｖ族化合物半導体素子によれば、ドーパントの拡散が抑制され、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できる。そのため、結晶性の劣化を防ぐことができるので、半導体レーザの場合は素子寿命の長いＩＩＩ−Ｖ族化合物半導体素子が得られ、高電子移動度トランジスタの場合は移動度が大きいＩＩＩ−Ｖ族化合物半導体素子が得られ、また電極と低抵抗で接続するＩＩＩ−Ｖ族化合物半導体素子が得られる。
【発明を実施するための最良の形態】
【００１５】
＜第１の半導体層＞
第１の半導体層は高濃度のドーピングを行なうが、そのドーピング濃度は２×１０18ｃｍ-3以上が好ましい。ドーパントを混入させた第１の半導体層は極性を有しており、それはｎ型半導体とｐ型半導体どちらでも差し支えない。また、第１の半導体層を製造するときに、熱履歴、素子動作中の注入電流、発熱の影響によって本半導体層から徐々に他の半導体層にドーパントが拡散されやすい。
【００１６】
第１の半導体層の例としては、リッジ埋め込み型半導体レーザにおいてはクラッド層、コンタクト層、電流阻止層などが挙げられる。また、一般に、第１の半導体層は第２の半導体層に用いられる半導体材料よりもバンドギャップの広い半導体材料が用いられる。
【００１７】
第１の半導体層の材料の例示としては、ＡｌＧａＡｓ、ＧａＩｎＰが挙げられる。ＡｌＧａＡｓでは、Ａｌの組成を変化することによって、ＧａＩｎＰはＩｎの組成を変化させることで、互いにバンドギャップを変化させることが可能である。
＜第２の半導体層＞
第２の半導体層は、第１の半導体層に比べて低濃度のドーパントをドーピングした、若しくは全くドーピングしないことによりＩＩＩ−Ｖ族化合物半導体素子において機能を有する半導体層である。前記低濃度のドーパントを意図的にドーピングしたものである必要はなく、第１の半導体層からのドーパント拡散により生じたものでもよい。
【００１８】
第２の半導体層の例としては、リッジ埋め込み型半導体レーザにおいては活性層が挙げられ、高電子移動度トランジスタにおいてはチャネル層が挙げられる。第２の半導体層として機能を果たすためには、できるだけ他の半導体層からのドーパントが熱履歴などにより拡散していないことが望ましい。
＜歪を有する半導体層＞
半導体の結晶のうち格子間結合に歪みがかかった半導体層である。歪を有する半導体層は２層以上の積層体も含む概念である。一般的に歪を有する半導体層の結晶は、無歪の場合に比べて結晶の内部エネルギーが高い状態になり、このために歪がかかった格子間をドーパントが拡散によって移動しようとするとき、ドーパント原子は、無歪の場合に比べてより大きなエネルギーを持つ必要がある。つまり、歪量の大きな半導体層ほどドーパント拡散が起こりにくい。
【００１９】
≪歪量≫
歪を有する半導体層には、２元系、３元系、４元系混晶が用いられる。混晶中の組成を変動させることで目的の歪量を作ることができるからである。
【００２０】
本発明による歪量の測定には、株式会社リガク製の薄膜構造評価用Ｘ線解析装置ＡＴＸ−Ｅ２を用い、Ｘ線出力の条件は４０ｋＶおよび２０ｍＡで測定した。
【００２１】
また、本発明は、歪を有する半導体層の歪量の絶対値が０．５％以上、１０％以下であることを特徴とするものである。このように歪を有する半導体層の歪量が０．５％以上、１０％以下の歪量にすることにより、結晶の内部エネルギーを高い状態に変化させ、ドーパントが格子間を通過できないようにする。もしくは、格子位置にある原子と置換できないようにするものである。０．５％より小さくなると、ドーパント拡散の防止効果が不十分になり、ドーパント拡散によって結晶性を劣化させる。また、１０％を超えると、ミスフィット転位を発生させることなく、平坦な結晶を単分子層以上形成することが困難となり、半導体層の結晶性を劣化させる。したがって、歪を有する半導体層の歪量を０．５％以上、１０％以下にすることにより、ドーパントの拡散を防ぎ、結晶性の劣化を防ぐことができるため、ＩＩＩ−Ｖ族化合物半導体素子の本来の特性を実現することができる。
【００２２】
歪を有する半導体層の材料がＩｎＧａＡｓのときは、Ｉｎを少し加えることでＧａＡｓコンタクト層と同じくらいのバンドギャップを保ちつつ、歪を発生させ、コンタクト層からのドーパントの拡散を防ぐことができる。例えばＩｎ0.3Ｇａ0.7Ａｓを使用した場合、歪量を約２％まで高くできる。なお、このとき５ｎｍを超えて結晶成長を行なうと、ミスフィット転位が発生し、素子としては使用できない結晶になる。
【００２３】
また、ＩｎＧａxＡｓＰy混晶（ｘ＞０．９、ｙ＞０．５３）とすると、歪量は符号も含めて−２％（厚さ５ｎｍにおける歪量）まで絶対値を大きくすることが可能であり、さらに拡散抑制の効果を高めることができる。
【００２４】
また、Ｉｎ0.37Ｇａ0.63Ａｓ0.101Ｐ0.899の組成の場合、歪量の絶対値０．５％である歪が形成される。
【００２５】
またさらに、歪を有する半導体層にＩｎＡｓを用いてもよい。ＩｎＡｓの単分子層を用いた場合、ＩｎＡｓは高い歪量（約７％）を有するので、単原子層でもドーパントの拡散を効果的に防止することができる。また、このＩｎＡｓ単原子層を複数枚無歪層と組み合わせた構造にしても良い。この場合、臨界膜厚を超えてドーパントの拡散防止層を形成できるため、より拡散防止の効果は高まる。つまり、二元化合物であるＩｎＡｓを単分子層形成しているので、結晶内に高い局所歪を有するＩｎからなる原子層が形成されているため、ドーパント原子がＩｎＡｓ層を通過する際には、必ずこのＩｎ原子による高い局所歪の影響を受ける。そのため、例えばＩｎＧａＡｓなどの混晶により歪層が形成され、局所歪が結晶中に離散的に形成される場合よりも、より薄い膜厚で、より効果的にドーパントの拡散を抑制することが可能となる。この際、ＩｎＡｓの他、ＩｎＳｂやＧａＳｂやＡｌＳｂなどを用いても同様の効果を得ることができる。
【００２６】
≪歪を有する半導体層の厚さ≫
歪を有する半導体層の層厚が単分子層厚以上であり、１０ｎｍ以下であることが望ましい。歪を有する半導体層の膜厚が単分子層厚より薄くなると、ドーパントの拡散を防止することが不十分になり、素子特性や信頼性が劣化し、また１０ｎｍより厚くなると、臨界膜厚を超え、結晶性が低下し、素子の特性を劣化させてしまうからである。
【００２７】
歪量の小さな半導体層は、層厚を大きくしても後述するミスフィット転移を起こしにくい。また、単層の歪量の絶対値０．５％以上で５ｎｍ程度以上の層厚があれば拡散防止効果を有する。該絶対値０．５％のときの臨界膜厚は１０ｎｍが好ましい。また、該絶対値が１０％のとき、臨界膜厚は２ｎｍが好ましい。
【００２８】
≪半導体層を２以上積層した積層体≫
歪を有する半導体層を積層体とした場合、単層のときよりも拡散抑制のさらに大きな効果が得られる。例えば、Ａ％の歪量の歪を有する半導体層を積層体にする場合には、Ａ％の歪量の歪を有する半導体層を形成し、その上に歪を有しない半導体層を積層し、さらにその上にＡ％の歪を有する半導体層を積層する。
【００２９】
また、異なる歪量の半導体層を複数積層することにより、様々な層厚を有する積層体を形成することは効率的に拡散防止機能を有することになる。つまり、高い歪量による拡散防止効果と大きな層厚による拡散防止効果の２つが同時に発揮され、より効率的にドーパントの拡散を防止できる。これは圧縮歪を有する層のみの組み合わせでも、引張歪を有する層のみの組み合わせでも差し支えない。このとき積層体の歪量の絶対値は０．５〜４％と５〜７％の組み合わせを選択するのが望ましい。
【００３０】
また、圧縮歪と引張歪を有する層を交互に積層することでより、全体としては歪が補償され、理論上の限界膜厚を超える範囲まで層厚を厚くすることが可能であるという効果を得ることもできる。交互に積層することで組成を調節することにより、歪の種類を圧縮と引張とを作り出して両者を積層することでドーパントの拡散を防ぐことができる。なお、ここでは圧縮歪の層と引張歪の層を２周期もしくはそれ以上積層することが望ましい。
【００３１】
さらに、歪量の異なる組み合わせの層、例えば、Ｂ％の歪量の圧縮歪を有する半導体層と、Ｃ％の歪量の圧縮歪を有する半導体層を１単位として数周期形成してもよい（Ｂ＞Ｃ）。高い歪量による拡散防止の効果と、歪量は少ないが膜厚が大きいことによる拡散防止の効果とが合わさって、高い効果を発揮する利点がある。
【００３２】
≪歪を有する半導体層のバンドギャップ≫
歪を有する半導体層のバンドギャップは、第２の半導体層、即ち活性層のバンドギャップよりも大きいことが望ましい。さらに第１の半導体層と同程度にバンドギャップが大きいことが望ましい。これは例えば、半導体レーザにおいて歪を有する半導体層によってドーパントの拡散抑制されている第２の半導体層が活性層である場合に、活性層からの発光を吸収するのを防ぐためである。
【００３３】
歪を有する半導体層が、ＩｎＧａＡｓＰ混晶の場合、直接遷移を満たすバンドギャップを考慮すると、下限は約０．３６ｅＶから上限は約２ｅＶまでの選択の幅がある。このようにＩｎＧａＡｓＰ材料を使用するとバンドギャップの選択の幅が広く、隣接する半導体層とのバンドギャップを調整しやすい利点がある。
【００３４】
≪半導体基板と歪を有する半導体層との関係≫
半導体素子の基板にＧａＡｓを用いる場合には歪を有する半導体層がＩｎ1-xＧａxＡｓ1-yＰy（０≦ｘ、ｙ≦１）であることが望ましい。ある一定のバンドギャップを保ちつつ、組成を調節することによって所望の歪量に調節することができるという利点があるからである。
【００３５】
また、半導体素子の基板にＧａＡｓを用いる場合には歪を有する半導体層がＧａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなると望ましい。単分子層であったとしても高い拡散抑制効果があるからである。上記の理由から、前記二元化合物がＩｎＡｓであるとさらに望ましい。
＜第１の半導体層、第２の半導体層、歪を有する半導体層を有する半導体素子の構造＞
第１の半導体層と第２の半導体層の間に歪を有する半導体層が介在しているサンドイッチ状態を形成しており、第１の半導体層のドーパントが第２の半導体層に拡散するのを防止している。ＩＩＩ−Ｖ族化合物半導体素子のどの部分にこの構造があってもかまわない。
【００３６】
ＩＩＩ−Ｖ族化合物半導体素子として、高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ層の電子デバイスと半導体レーザやダイオード等の光デバイスがある。
【００３７】
また、半導体レーザにおいて、第２の半導体層を活性層とし、第１の半導体層をクラッド層とした場合、それらの間にさらにノンドーピング光ガイド層を設け、その光ガイド層とクラッド層の間に歪を有する半導体層を設けてもよい。これにより、ドーパントがガイド層内に拡散した場合、ドーパントによって形成される欠陥がガイド層に分布した光の再結合中心となることで素子の特性を劣化させることを防ぐ効果がある。
＜製造方法形態１＞
本発明のリッジ埋め込み型半導体レーザの断面図は図１に示し、その製造過程を図２に示す。以下、図２に基づいて本発明を説明する。
【００３８】
まず、図２（ａ）に示すようにｎ型基板１０１上に、ｎ型バッファ層１０２を成長し、さらにその上にｎ型第１クラッド層１０３、活性層１０４、歪を有する半導体層１０５、ｐ型第２クラッド層１０６を積層した。そしてｐ型コンタクト層１０７を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク１０８を形成する。
【００３９】
次に、図２（ｂ）に示すようにエッチング液を用いてｐ型第２クラッド層１０６の厚さｈの部分だけ残すようにエッチングを行ない、ｐ型第２クラッド層１０６とｐ型コンタクト層１０７を含むメサ部１０９の側面を形成する。
【００４０】
さらに、図２（ｃ）に示すようにＭＯＣＶＤ法を用いて再成長を行ない、メサ部１０９の側面に接するようにＳｉＯ2マスク１０８により選択成長させたｎ型電流阻止層１１０を埋め込む。
【００４１】
最後に、図２（ｄ）に示すようにＳｉＯ2マスク１０８を除去し、ｐ型電極１１１を形成する。一方、ｎ型基板１０１の裏面側には、ｎ型電極１１２を形成する。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できる。
【００４２】
本製造方法によってドーパントの不必要な拡散が抑制され、良質の結晶性が確保できるため、良好な特性と高い信頼性を有するＩＩＩ−Ｖ族化合物半導体素子を得ることが可能となる。
＜製造方法形態２＞
本発明のリッジ埋め込み型半導体の製造過程を図３に示す。以下、図３に基づいて本発明を説明する。
【００４３】
まず、図３（ａ）に示すようにｎ型基板２０１上に、ｎ型バッファ層２０２を成長し、さらにその上にｎ型第１クラッド層２０３、活性層２０４、ｐ型第２クラッド層２０５と歪を有する半導体層２０６とｐ型コンタクト層２０７を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク２０８を形成する。
【００４４】
次に、図３（ｂ）に示すようにエッチング液を用いてｐ型第２クラッド層２０５の厚さｈの部分を０.３μｍだけ残すようにエッチングを行ない、ｐ型第２クラッド層２０５と歪を有する半導体層２０６とｐ型コンタクト層２０７を含むメサ部２０９の側面を形成する。
【００４５】
さらに、図３（ｃ）に示すようにＭＯＣＶＤ法を用いて再成長を行ない、メサ部２０９の側面に接するようにＳｉＯ2マスク２０８（厚さ０．３μｍ）により選択成長させたｎ型電流阻止層２１０を埋め込む。
【００４６】
最後に、図３（ｄ）に示すようにＳｉＯ2マスク２０８を除去し、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、ｐ型電極２１１を形成する。一方、ｎ型基板２０１の裏面側には、ｎ型電極２１２を形成する。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できる。
【００４７】
このように上述の半導体レーザの構成および製造方法では、歪を有する半導体層２０６が、ｐ型コンタクト層２０７からｐ型第２クラッド層２０５へ拡散してくるドーパントを通過させず、ｐ型コンタクト層２０７のキャリア濃度を低下させない。そのため、設計通りのドーピングプロファイルを形成でき、ｐ型コンタクト層２０７の低抵抗化を維持することができ、素子の本来の閾値電流を実現できる。
【００４８】
上記各製造方法によって、設計通りのドーピングプロファイルを形成できる。なお、各製造方法において、ｎ型、ｐ型半導体を各自入れ替えて実施することも可能である。
【実施例】
【００４９】
（実施例１）
本発明のリッジ埋め込み型半導体レーザの断面図は図１に示し、その製造過程を図２に示す。以下、図１および図２を例にして本発明を説明する。
【００５０】
なお、結晶成長はＭＯＣＶＤ法を用いて行ない、その成長条件は、成長温度が７５０℃、成長圧力は７６Ｔｏｒｒ、Ｖ／ＩＩＩ（Ｖ族元素とＩＩＩ族元素との供給量の比）＝１２０とした。また、ＩＩＩ族原料としてＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、Ｖ族原料としてＡｓＨ3（アルシン）、ｎ型、ｐ型ドーパント原料としてＳｉＨ4（シラン）、ＤＥＺｎ（ジエチルジンク）を用いた。キャリアガスはＨ2（水素）を用いた。
【００５１】
まず、図２（ａ）に示すようにＧａＡｓからなるｎ型基板１０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、Ａｌ0.5Ｇａ0.5Ａｓのｎ型バッファ層１０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にＡｌ0.4Ｇａ0.6Ａｓのｎ型第１クラッド層１０３（厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3）、第２の半導体層としてＡｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層１０４、Ｉｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53の歪を有する半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、第１の半導体層としてＡｌ0.4Ｇａ0.6Ａｓのｐ型第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)を積層した。そしてＧａＡｓのｐ型コンタクト層１０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク１０８（厚さ０．３μｍ）を形成した。
【００５２】
次に、図２（ｂ）に示すように硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて第２クラッド層１０６の厚さｈの部分を０.３μｍだけ残すようにエッチングを行ない、第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７を含むメサ部１０９の側面を形成した。
【００５３】
さらに、図２（ｃ）に示すようにＭＯＣＶＤ法を用いて再成長を行ない、メサ部１０９の側面に接するようにＳｉＯ2マスク１０８により選択成長させたＧａＡｓからなるｎ型電流阻止層１１０（厚さ０．６μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込んだ。
【００５４】
最後に、図２（ｄ）に示すようにＳｉＯ2マスク１０８を除去し、この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極１１１を形成した。一方、ＧａＡｓ基板の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極１１２を形成した。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できた。
【００５５】
ここでは歪を有する半導体層のバンドギャップを約１．９２ｅＶとしたが、これはｐ型第２クラッド層１０６のバンドギャップ１．９２ｅＶと同じであり、活性層１０４のバンドギャップよりも大きい。本発明はこのバンドギャップ１．９２ｅＶに限定されるものではない。
【００５６】
（実施例２）
本発明によるリッジ埋め込み型半導体レーザの製造過程を図３に示す。以下、図３を例にして本発明を説明する。
【００５７】
まず、図３（ａ）に示すようにＧａＡｓからなるｎ型基板２０１上（Ｓｉキャリア濃度２×１０18ｃｍ-3）に、Ａｌ0.5Ｇａ0.5Ａｓのｎ型バッファ層２０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にＡｌ0.4Ｇａ0.6Ａｓのｎ型第１クラッド層２０３（厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3）、Ａｌ0.1Ｇａ0.9Ａｓの活性層２０４（厚さ０．２μｍ）、第２の半導体層としてＡｌ0.4Ｇａ0.6Ａｓのｐ型第２クラッド層２０５（厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3）とＩｎ0.08Ｇａ0.92Ａｓの歪を有する半導体層２０６（厚さ５ｎｍ、歪量＋０．５％）と第１の半導体層としてＧａＡｓからなるｐ型コンタクト層２０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク２０８を形成した。
【００５８】
次に、図３（ｂ）に示すように硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて第２クラッド層２０５の厚さｈの部分０．３μｍだけ残すようにエッチングを行ない、第２クラッド層２０５と歪を有する半導体層２０６とＧａＡｓからなるｐ型コンタクト層２０７を含むメサ部２０９の側面を形成した。
【００５９】
さらに、図３（ｃ）に示すようにＭＯＣＶＤ法を用いて再成長を行ない、メサ部２０９の側面に接するようにＳｉＯ2マスク２０８（厚さ０．３μｍ）により選択成長させたＧａＡｓからなるｎ型電流阻止層２１０（厚さ０．６μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込んだ。
【００６０】
最後に、図３（ｄ）に示すようにＳｉＯ2マスク２０８を除去し、この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極２１１を形成した。一方、この積層体の下、つまりＧａＡｓ基板２０１の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極２１２を形成した。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できた。
【００６１】
（実施例３）
歪を有する半導体層１０５を複数積層する以外は実施例１と同様に実施した。活性層１０４側からＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53からなる歪を有する半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、Ａｌ0.4Ｇａ0.6Ａｓ（厚さ１ｎｍ）、歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）と繰り返し形成した。結果として、さらに大きな拡散防止効果が得られた。
【００６２】
（実施例４）
活性層とクラッド層の間にさらにノンドーピング光ガイド層を設け、その光ガイド層とクラッド層の間に歪を有する半導体層を設ける以外は実施例１と同様に実施した。これにより、ドーパントがガイド層内に拡散した場合、ドーパントによって形成される欠陥がガイド層に分布した光の再結合中心となることで素子の特性を劣化させることを防ぐ効果が見られた。
【００６３】
（実施例５）
歪を有する半導体層２０６にＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53材料を用いる以外は実施例２と同様に実施した。引っ張り歪を有する半導体層Ｉｎ0.37Ｇａ0.63Ａｓ0.101Ｐ0.899（厚さ５ｎｍ、歪量−０．５％）と圧縮歪を有する半導体層Ｉｎ0.27Ｇａ0.73Ａｓ0.59Ｐ0.41（厚さ５ｎｍ、歪量＋０．５％）とを順次２周期成長した構造にを形成した。組成を調節することにより、歪の種類を圧縮と引っ張りを作り出して両者を積層することでドーパントの拡散を防いだ。
【００６４】
（実施例６）
歪を有する層２０６をＩｎ0.08Ｇａ0.92Ａｓ半導体層（厚さ３ｎｍ、歪量＋０．５％）と、Ｉｎ0.08Ｇａ0.92Ａｓ半導体層（厚さ１ｎｍ、歪量＋１．４％）を単位として数周期形成した他は実施例２と同様に実施した。高い歪量による拡散防止の効果と、歪量は少ないが膜厚が大きいことによる拡散防止の効果とが合わさって、高い効果を発揮した。
【００６５】
（実施例７）
歪を有する半導体層２０６にＩｎＡｓを用いる以外には実施例２と同様に実施した。ＩｎＡｓの単分子層を用いた場合、ＩｎＡｓは高い歪量（約７％）を有するので、単原子層でもドーパントの拡散を効果的に防止した。
【００６６】
（実施例８）
実施例７のＩｎＡｓ単分子層を複数枚無歪層と組み合わせた構造にした以外は実施例２と同様に実施した。実施例７よりもさらにドーパントの拡散を効果的に防止した。
【００６７】
なお、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６８】
本発明におけるＩＩＩ−Ｖ族化合物半導体素子は、歪を有する半導体層が、第１の半導体層から第２の半導体層へ拡散してくるドーパントを通過させない。そのため、設計通りのドーピングプロファイルを形成でき、ＩＩＩ−Ｖ族化合物半導体素子の本来の素子特性を実現できる。
【図面の簡単な説明】
【００６９】
【図１】本発明のリッジ埋め込み型半導体レーザの断面図である。
【図２】本発明のＩＩＩ−Ｖ族化合物半導体素子の製造工程を示した図である。ここで、（ａ）は、各半導体層を積層し、ＳｉＯ2マスクをつけた状態を表す模式断面図、（ｂ）は、リッジストライプを形成した状態を表す模式断面図、（ｃ）は、電流阻止層を形成した状態を表す模式断面図、（ｄ）は、キャップ層を積層した状態を表す模式断面図である。
【図３】本発明のＩＩＩ−Ｖ族化合物半導体素子の製造工程を示した図である。ここで、（ａ）は、各半導体層を積層し、ＳｉＯ2マスクをつけた状態を表す模式断面図、（ｂ）は、リッジストライプを形成した状態を表す模式断面図、（ｃ）は、電流阻止層を形成した状態を表す模式断面図、（ｄ）は、キャップ層を積層した状態を表す模式断面図である。
【図４】従来の方法による半導体レーザの素子構造の製造工程を示した図である。ここで、（ａ）は、各半導体層を積層し、ＳｉＯ2マスクをつけた状態を表す模式断面図、（ｂ）は、リッジストライプを形成した状態を表す模式断面図、（ｃ）は、電流阻止層を形成した状態を表す模式断面図、（ｄ）は、キャップ層を積層した状態を表す模式断面図である。
【符号の説明】
【００７０】
１０１，２０１，３０１  ｎ型基板、１０２，２０２，３０２  ｎ型バッファ層、１０３，２０３，３０３  ｎ型第１クラッド層、１０４，２０４，３０４  活性層、１０５，２０６  歪を有する半導体層、１０６，２０５，３０５  ｐ型第２クラッド層、１０７，２０７，３０６  ｐ型コンタクト層、１０８，２０８，３０７  ＳｉＯ2マスク、１０９，２０９，３０８  メサ部、１１０，２１０，３０９  ｎ型電流阻止層、１１１，２１１，３１０  ｐ型電極、１１２，２１２，３１１  ｎ型電極。
【図１】
2007088170.tif 000003
【図２】
2007088170.tif 000004
【図３】
2007088170.tif 000005
【図４】
2007088170.tif 000006