(57)【要約】【課題】アスペクト比を低減し、メモリセルトランジスタの微細化・高集積化・加工容易性を実現する。【解決手段】素子分離領域３０で互いに分離され,列方向に延伸する複数の活性領域ＡＡと；複数の活性領域に直交し,行方向に延伸する複数のワード線ＷＬと；複数のワード線と複数の活性領域との交差部に配置され,ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４, ソース／ドレイン領域１６,ＳＯＩ半導体層上に配置されたトンネル絶縁膜１８, ソース／ドレイン領域に挟まれたＳＯＩ半導体層上のトンネル絶縁膜上に配置されたフローティングゲートポリシリコン電極層４,フローティングゲートポリシリコン電極層上に配置されたゲート間絶縁膜２５, フローティングゲートポリシリコン電極層４上にゲート間絶縁膜を介して配置されたコントロールゲート金属電極層７０とを有するメモリセルトランジスタとを備える不揮発性半導体記憶装置及びその製造方法。【選択図】図７
2007157854.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のワード線と、
前記複数の活性領域に設けられたソース／ドレイン領域,前記ソース／ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、前記フローティングゲートポリシリコン電極層上に配置されたゲート間絶縁膜、前記フローティングゲートポリシリコン電極層上に前記ゲート間絶縁膜を介して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、
前記複数の活性領域に設けられたソース／ドレイン領域、前記ソース／ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、前記フローティングゲートポリシリコン電極層の側壁及び前記ソース／ドレイン領域上の前記トンネル絶縁膜上に配置されたゲート間絶縁膜、前記トンネル絶縁膜及び前記ゲート間絶縁膜を介して前記ソース／ドレイン領域に面し,かつ前記フローティングゲートポリシリコン電極層の側壁に前記ゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、
前記半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
前記複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、
前記複数の活性領域に設けられたソース／ドレイン領域、前記ソース／ドレイン領域に挟まれ,前記半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲート金属電極層、前記フローティングゲート金属電極層の側壁及び前記ソース／ドレイン領域上に配置されたゲート間絶縁膜、前記ゲート間絶縁膜を介して前記ソース／ドレイン領域に面し,かつ前記フローティングゲート金属電極層の側壁に前記ゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、
前記フローティングゲートポリシリコン電極層, 前記トンネル絶縁膜, 前記半導体層,及び前記絶縁層をエッチング除去し、素子分離領域を形成する工程と、
前記フローティングゲートポリシリコン電極層及び前記素子分離領域上にゲート間絶縁膜,及び前記ゲート間絶縁膜上に窒化膜を順次堆積する工程と、
前記窒化膜, 前記ゲート間絶縁膜及び前記フローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、
前記半導体層中にソース／ドレイン領域を形成する工程と、
層間絶縁膜を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を平坦化し、前記窒化膜及び前記層間絶縁膜を露出する工程と、
前記窒化膜を除去後、コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を、前記層間絶縁膜を露出するまで平坦化し、前記コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、
前記フローティングゲートポリシリコン電極層, 前記トンネル絶縁膜, 前記半導体層,及び前記絶縁層をエッチング除去し、素子分離領域を形成する工程と、
前記フローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、
前記半導体層中に対向するソース／ドレイン領域を形成する工程と、
半導体デバイス表面全面にゲート間絶縁膜を堆積する工程と、
コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、
半導体デバイス表面全面を、前記ゲート間絶縁膜を露出するまで平坦化し、前記コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・インスレータ（ＳＯＩ：Silicon On Insulator）用いた不揮発性半導体記憶装置に係わり、特に不揮発性半導体記憶装置の微細化、高性能化に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、半導体基板上に、絶縁膜を介して電荷蓄積を目的とするフローティングゲート電極層と、コントロールゲート電極層が積層形成された「スタックゲート構造」を有している。複数個のメモリセルトランジスタを、隣接するメモリセルトランジスタ同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリセルトランジスタのコントロールゲートは、同一のコントロールゲート線に接続される。
【０００４】
メモリセルトランジスタの微細化に伴い、隣接するメモリセルトランジスタ間の容量、ショートチャネル効果、及びＳＴＩ容量、チャネル領域−半導体基板間などの寄生容量の影響が大きくなってきており、これらの低減が必要となる。またゲート加工に関しても、メモリセルトランジスタの微細化と共にアスペクト比が高くなり、難易度が増大してきている。
【０００５】
スタックゲート構造は、フローティングゲート及びコントロールゲートからなる２層のゲート構造を積層形成後、まとめて加工することによって形成される。
【０００６】
ＳＯＩ基板のＳＯＩ層に、シャロートレンチアイソレーション（ＳＴＩ）で分離された素子形成領域を格子状に形成し、その素子形成領域にメモリセルを設定したＮＡＮＤ−ＥＥＰＲＯＭについては、既に開示されている（例えば、特許文献１参照。）。
【０００７】
或いは又、ＳＯＩ層表面にシリコン酸化膜を介して、絶縁膜を堆積し、その絶縁膜のゲート電極形成領域に開口を設け、イオン注入工程、熱処理によりソース／ドレインを形成後、メタルゲートを埋め込み絶縁ゲートトランジスタを形成する製造方法についても、既に開示されている（例えば、特許文献２参照。）。
【特許文献１】特開平１１−１６３３０３号公報
【特許文献２】特開２００１−１８５７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、不揮発性半導体記憶装置及びその製造方法において、アスペクト比を低減可能とし、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、低消費電力化・高速化を実現する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、（イ）絶縁層上に半導体層が配置され,半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、（ロ）半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、（ハ）複数の活性領域に直交し,行方向に延伸する複数のワード線と、（ニ）複数の活性領域に設けられたソース／ドレイン領域,ソース／ドレイン領域に挟まれ,半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、フローティングゲートポリシリコン電極層上に配置されたゲート間絶縁膜、フローティングゲートポリシリコン電極層上にゲート間絶縁膜を介して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタとを備える不揮発性半導体記憶装置が提供される。
【００１０】
本発明の他の態様によれば、（イ）絶縁層上に半導体層が配置され,前記半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、（ロ）半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、（ハ）複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、（ニ）複数の活性領域に設けられたソース／ドレイン領域、ソース／ドレイン領域に挟まれ,半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲートポリシリコン電極層、フローティングゲートポリシリコン電極層の側壁及びソース／ドレイン領域上のトンネル絶縁膜上に配置されたゲート間絶縁膜、トンネル絶縁膜及びゲート間絶縁膜を介してソース／ドレイン領域に面し,かつフローティングゲートポリシリコン電極層の側壁にゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタとを備える不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の態様によれば、（イ）絶縁層上に半導体層が配置され,半導体層に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、（ロ）半導体層に配置され,素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、（ハ）複数の活性領域に直交し,行方向に延伸する複数のコントロールゲート線と、（ニ）複数の活性領域に設けられたソース／ドレイン領域、ソース／ドレイン領域に挟まれ,半導体層上に設けられたトンネル絶縁膜を介して配置されたフローティングゲート金属電極層、フローティングゲート金属電極層の側壁及びソース／ドレイン領域上に配置されたゲート間絶縁膜、ゲート間絶縁膜を介してソース／ドレイン領域に面し,かつフローティングゲート金属電極層の側壁にゲート間絶縁膜を介して接して配置されたコントロールゲート金属電極層とを有するメモリセルトランジスタとを備える不揮発性半導体記憶装置が提供される。
【００１２】
本発明の他の態様によれば、（イ）絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、（ロ）フローティングゲートポリシリコン電極層, トンネル絶縁膜, 半導体層,及び絶縁層をエッチング除去し、素子分離領域を形成する工程と、（ハ）フローティングゲートポリシリコン電極層及び素子分離領域上にゲート間絶縁膜,及びゲート間絶縁膜上に窒化膜を順次堆積する工程と、（ニ）窒化膜, ゲート間絶縁膜及びフローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、（ホ）半導体層中にソース／ドレイン領域を形成する工程と、（へ）層間絶縁膜を半導体デバイス表面全面に堆積する工程と、（ト）半導体デバイス表面全面を平坦化し、窒化膜及び層間絶縁膜を露出する工程と、（チ）窒化膜を除去後、コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、（リ）半導体デバイス表面全面を、層間絶縁膜を露出するまで平坦化し、コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１３】
本発明の他の態様によれば、（イ）絶縁層上に形成された半導体層上にトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲートポリシリコン電極層を形成する工程と、（ロ）フローティングゲートポリシリコン電極層, トンネル絶縁膜, 半導体層,及び絶縁層をエッチング除去し、素子分離領域を形成する工程と、（ハ）フローティングゲートポリシリコン電極層をエッチング除去し、トンネル絶縁膜を露出する工程と、（ニ）半導体層中に対向するソース／ドレイン領域を形成する工程と、（ホ）半導体デバイス表面全面にゲート間絶縁膜を堆積する工程と、（へ）コントロールゲート金属電極層を半導体デバイス表面全面に堆積する工程と、（ト）半導体デバイス表面全面を、ゲート間絶縁膜を露出するまで平坦化し、前記コントロールゲート金属電極層をメタルダマシンプロセスによって、埋め込み形成する工程とを備える不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明の不揮発性半導体記憶装置及びその製造方法によれば、アスペクト比を低減可能となり、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、低消費電力化・高速化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
[第１の実施の形態] 
（基本構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図１に示すように、半導体基板１０中に形成されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に形成されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されたｎ+ ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、ｎ+ ソース／ドレイン領域１６に挟まれたチャネル領域上にトンネル絶縁膜１８を介して配置されたフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４上にゲート間絶縁膜２５を介して配置されたコントロールゲート金属電極層７０とを備えるスタック型構造である。図１は、図３に示す平面パターン構造において、Ｉ−Ｉ線に沿う列方向で活性領域を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
【００１８】
（ＮＡＮＤ型回路構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ３３における模式的回路構成は、図２に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備える。
【００１９】
ＮＡＮＤセルユニット３２は、図２に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００２０】
各メモリセルトランジスタのｎ+ソース／ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬj-1，ＢＬj, ＢＬj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット３２が構成され、これらのＮＡＮＤセルユニット３２は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。
【００２１】
尚、メモリセルトランジスタＭ０〜Ｍ１５は、ｎ+ソース／ドレイン領域１６と同一導電型のチャネル領域を備えることにより、デプレッション型のＭＩＳトランジスタを構成することができる。同様に、メモリセルトランジスタＭ０〜Ｍ１５は、ｎ+ソース／ドレイン領域１６と反対導電型のチャネル領域を備えることにより、エンハンスメント型のＭＩＳトランジスタを構成することもできる。「ＭＩＳトランジスタ」とは、ゲート電圧によるチャネル電流の制御を、ゲート電極とチャネル間に配置された絶縁膜（ゲート絶縁膜）を介して行う電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）と定義される。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2）が用いられる場合には、金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
【００２２】
（平面パターン構造）
図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図を示す。
【００２３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、ＳＯＩ絶縁層上に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５とを備え、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５の交差部にフローティングゲートＦＧを備えるメモリセルトランジスタＭＣが配置される。
【００２４】
（素子構造）
図４乃至図７、及び図９は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２５】
図８、及び図１０は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図３において、Ｉ−Ｉ線は、活性領域ＡＡ３上における列方向に沿う切断線を表し、ＩＩ−ＩＩ線は、ワード線ＷＬ２上における列方向に沿う切断線を表す。
【００２６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、スタックゲート型構造のメモリセルトランジスタは、素子分離領域ＳＴＩで互いに分離され,列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５との交差部に配置され、例えば、図７及び図８或いは図９及び図１０に示すように、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層中に対向して配置されるｎ+ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、トンネル絶縁膜１８上に配置されるフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４上に配置されたゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置されたコントロールゲート金属電極層７０とを備える。
【００２７】
図７は、図３の活性領域ＡＡ３上におけるＩ−Ｉ線に沿う模式的断面構造であることから、図１に示したスタックゲート構造のメモリセルトランジスタが列方向に直列に配置され、ＮＡＮＤ列を構成した様子が示されている。各メモリセルトランジスタのフローティングゲートポリシリコン電極層４,ゲート間絶縁膜２５及びコントロールゲート金属電極層７０からなるスタック積層ゲート構造は、層間絶縁膜２８によって互いに分離されている。図７において、紙面に垂直方向に走るコントロールゲート金属電極層７０が、図２及び図３に示すワード線線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５に対応する。
【００２８】
図８は、図３のワード線ＷＬ２上におけるＩＩ−ＩＩ線に沿う模式的断面構造であることから、図７中に示すＩＩ−ＩＩ線に沿う模式的断面構造に相当する。図８から明らかなように、各メモリセルトランジスタのＳＯＩ半導体層１４,トンネル絶縁膜１８及びフローティングゲートポリシリコン電極層４からなる積層構造は、素子分離領域（ＳＴＩ）３０によって互いに分離されている。図８に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタが隣り合う行方向で確実に素子分離されていれば良い。
【００２９】
更に、図８から明らかなように、フローティングゲートポリシリコン電極層４及び素子分離領域３０からなるデバイス表面全体を平坦化した表面上にゲート間絶縁膜（ＯＮＯ膜）２５及びコントロールゲート金属電極層７０を形成することによって、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５が形成される。
【００３０】
（変形例）
本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、素子分離領域ＳＴＩで互いに分離され,列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５との交差部に配置され、例えば、図９及び図１０に示すように、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層中に対向して配置されるｎ+ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、トンネル絶縁膜１８上に配置されるフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４上に配置されたゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置されたバッファ層２６と、バッファ層２６上に配置されたコントロールゲート金属電極層７０とを備える。本発明の第１の実施の形態の変形例の特徴は、バッファ層２６をコントロールゲート金属電極層７０とゲート間絶縁膜２５との間に介在させた点にあり、このバッファ層２６によって、コントロールゲート金属電極層７０とゲート間絶縁膜２５との間の密着性を向上し、コントロールゲート金属電極層７０, ゲート間絶縁膜２５及びフローティングゲートポリシリコン電極層４からなるＭＩＳ構造の信頼性を更に向上させることができる。
【００３１】
図９は、図３の活性領域ＡＡ３上におけるＩ−Ｉ線に沿う模式的断面構造であることから、図１に示したスタックゲート構造のメモリセルトランジスタが列方向に直列に配置され、ＮＡＮＤ列を構成した様子が示されている。各メモリセルトランジスタのフローティングゲートポリシリコン電極層４,ゲート間絶縁膜２５,バッファ層２６及びコントロールゲート金属電極層７０からなるスタック積層ゲート構造は、層間絶縁膜２８によって互いに分離されている。図９において、紙面に垂直方向に走るコントロールゲート金属電極層７０が、図２及び図３に示すワード線線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５に対応する。
【００３２】
図１０は、図３のワード線ＷＬ２上におけるＩＩ−ＩＩ線に沿う模式的断面構造であることから、図９中に示すＩＩ−ＩＩ線に沿う模式的断面構造に相当する。図１０から明らかなように、各メモリセルトランジスタのＳＯＩ半導体層１４,トンネル絶縁膜１８及びフローティングゲートポリシリコン電極層４からなる積層構造は、素子分離領域（ＳＴＩ）３０によって互いに分離されている。図１０に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタが隣り合う行方向で確実に素子分離されていれば良い。
【００３３】
更に、図１０から明らかなように、フローティングゲートポリシリコン電極層４及び素子分離領域３０からなるデバイス表面全体を平坦化した表面上にゲート間絶縁膜（ＯＮＯ膜）２５,バッファ層２６及びコントロールゲート金属電極層７０を形成することによって、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５が形成される。
【００３４】
（選択ゲートトランジスタ）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、例えば、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層中に対向して配置されるｎ+ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、トンネル絶縁膜１８上に配置されるフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４上に配置され, 開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置されたコントロールゲート金属電極層７０とを備える。このようにして形成される選択ゲートトランジスタは、図２において、ゲート電極が選択ゲート線ＳＧＤ、ＳＧＳに接続されるトランジスタに相当する。
【００３５】
選択ゲートトランジスタのゲート電極となり,ワード線に平行に配置される選択ゲート線ＳＧＤ,ＳＧＳは、コントロールゲート金属電極層７０と同様に形成することができる。
【００３６】
（製造方法）
（ａ）まず、半導体基板１０, 半導体基板１０内に形成されたＳＯＩ絶縁層１２,及びＳＯＩ絶縁層１２上に形成されたＳＯＩ半導体層１４からなるＳＯＩ基板を準備し、ＳＯＩ半導体層１４上にトンネル絶縁膜１８を形成し、更にトンネル絶縁膜１８上にフローティングゲートポリシリコン電極層４を形成する。
【００３７】
ここで、ＳＯＩ構造を実現するＳＯＩ絶縁層１２の材料としては、ＳｉＯ2やサファイヤ（Ａｌ2Ｏ3）等が使用可能である。ＳＯＩ絶縁層１２上に設けられたＳＯＩ半導体層１４の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。又、ＳＯＩ絶縁層１２上にＳＯＩ半導体層１４を設ける手法として、サイモックス（ＳＩＭＯＸ）法や張り合わせ法等が使用可能である。ＳＩＭＯＸ法では、半導体基板１０の酸素をイオン注入して熱処理を行うことにより、半導体基板１０中にＳＯＩ絶縁層１２、ＳＯＩ絶縁層１２上にＳＯＩ半導体層１４を形成する。一方、張り合わせ法では、２枚のウェハの内、一方にＳＯＩ絶縁層１２を形成して互いに張り合わせて熱処理を行い、一方のウェハを平坦研削して薄膜化させることにより、ＳＯＩ絶縁層１２上にＳＯＩ半導体層１４を形成する。
【００３８】
トンネル絶縁膜１８の材料としては、シリコン酸化膜（ＳｉＯ2）が一般的であるが、シリコン酸化膜（ＳｉＯ2）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００３９】
（ｂ）次に、フローティングゲートポリシリコン電極層４をパターニングし、フローティングゲートポリシリコン電極層４, トンネル絶縁膜１８, ＳＯＩ半導体層１４,及びＳＯＩ絶縁層１２を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、ＴＥＯＳ（テトラエトキシジシラン）絶縁膜等を充填後、化学的機械的研磨技術（ＣＭＰ）により平坦化して、素子分離領域（ＳＴＩ）３０を形成する。
【００４０】
（ｃ）次に、フローティングゲートポリシリコン電極層４及び素子分離領域（ＳＴＩ）３０上にゲート間絶縁膜２５,及びゲート間絶縁膜２５上に窒化膜１１を順次堆積形成する。
【００４１】
ゲート間絶縁膜２５の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）及びポリイミド等の有機樹脂等が使用可能である。
【００４２】
（ｄ）次に、図４に示すように、窒化膜１１をパターニングし、窒化膜１１, ゲート間絶縁膜２５及びフローティングゲートポリシリコン電極層４を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、トンネル絶縁膜１８を露出する。
【００４３】
（ｅ）次に、図５に示すように、リン（31Ｐ+）若しくは砒素(75Ａｓ+)等のイオンをイオン注入技術を用いて、所定の加速エネルギーとドーズ量を設定して、イオン注入し、熱処理後、ＳＯＩ半導体層１４中にｎ+ソース／ドレイン領域１６を形成する。
【００４４】
（ｆ）次に、層間絶縁膜２８を半導体デバイス表面全面に堆積形成する。
【００４５】
（ｇ）次に、図６に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて、半導体デバイス表面全面を平坦化し、窒化膜１１及び層間絶縁膜２８を露出する。
【００４６】
結果として、図６に示すように、トンネル絶縁膜１８上のフローティングゲートポリシリコン電極層４, フローティングゲートポリシリコン電極層４上のゲート間絶縁膜２５及びゲート間絶縁膜２５上の窒化膜１１からなる積層構造は、層間絶縁膜２８によって分離される。
【００４７】
（ｈ）次に、窒化膜１１を除去後、コントロールゲート金属電極層７０を半導体デバイス表面全面に堆積形成する。
【００４８】
（ｉ）次に、図７及び図８に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて、半導体デバイス表面全面を、層間絶縁膜２８を露出するまで平坦化し、結果として、コントロールゲート金属電極層７０をメタルダマシンプロセスによって、層間絶縁膜２８によって両側を挟まれる形で埋め込み形成する。この結果として、行方向に延伸するコントロールゲート金属電極層７０がストライプ状に行方向に埋め込み形成され、ワード線ＷＬ０〜ＷＬ１５が形成される。即ち、図８から明らかなように、既に工程（ｃ）において、フローティングゲートポリシリコン電極層４及び素子分離領域３０からなるデバイス表面全体を平坦化した表面上にゲート間絶縁膜（ＯＮＯ膜）２５が形成されており、更に工程（ｈ）において、ゲート間絶縁膜（ＯＮＯ膜）２５上にコントロールゲート金属電極層７０を形成し、工程（ｉ）において、メタルダマシンプロセスによって、コントロールゲート金属電極層７０を分離形成することによって、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５が形成される。
【００４９】
コントロールゲート金属電極層７０はワード線に対応することから、金属シリサイド膜を用いて構成されていても良い。金属シリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【００５０】
本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法は、基本的に第１の実施の形態に係る不揮発性半導体記憶装置の製造方法と同様である。図９及び図１０に示すように、ゲート間絶縁膜２５とコントロールゲート金属電極層７０の間にバッファ層２６を備えることから、工程（ｃ）において、ゲート間絶縁膜２５を形成後にバッファ層２６を形成してもよい。その後の工程は第１の実施の形態と同様である。或いは又、工程（ｈ）において、窒化膜１１を除去後、露出したゲート間絶縁膜２５上に、バッファ層２６を形成しても良い。その後の工程は第１の実施の形態と同様である。
【００５１】
以上、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、フローティングゲートをポリシリコンで形成し、コントロールゲートを金属電極層で形成するスタックゲート型構造について、その製造方法を説明した。この後の工程は、一般的な配線工程とコンタクト工程を経て、ビット線や周辺回路配線を形成することになるため、説明は省略する。
【００５２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、メタルダマシンプロセスをコントロールゲート電極層の形成において用いることにより、アスペクト比を低減可能となり、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、低消費電力化・高速化を実現することができる。
【００５３】
[第２の実施の形態]
（基本構造）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図１１に示すように、半導体基板１０中に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されたｎ+ ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、ｎ+ ソース／ドレイン領域１６に挟まれたＳＯＩ半導体層１４上にトンネル絶縁膜１８を介して配置されたポリシリコン層からなるフローティングゲートポリシリコン電極層４と、ｎ+ ソース／ドレイン領域１６に面し、フローティングゲートポリシリコン電極層４の側壁にゲート間絶縁膜２５を介して接して形成されたコントロールゲート金属電極層７０とを備える側壁コントロールゲート型構造である。図１１は、図１２に示す平面パターン構造において、Ｉ−Ｉ線に沿う列方向で活性領域ＡＡ４を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
【００５４】
側壁コントロールゲート型構造によれば、フローティングゲートポリシリコン電極層４周辺の寄生容量を削減することができ、コントロールゲート金属電極層７０とフローティングゲートポリシリコン電極層４間の容量を増大することにより、書き込み電圧Ｖpgmを低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。一方、コントロールゲート線の本数は、側壁コントロールゲート型構造では２本必要であるのに対して、「スタックゲート型構造では１本で済み、スタックゲート型構造のメモリセルアレイのほうが回路構成は簡単である。但し、実際上は図２と図１３を比較すると明らかなように、側壁コントロールゲート型構造では、スタックゲート型構造に比べて、コントロールゲート線の本数はわずかに１本増加するのみである。１本のコントロールゲートで、２つのメモリセルをコントロールすることになるからである。
【００５５】
（平面パターン構造）
図１２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の側壁コントロールゲート型メモリセル構造を有するメモリセルアレイにおける模式的平面パターン構成図を示す。
【００５６】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図１１及び図１２に示すように、ＳＯＩ絶縁層上に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…を備え、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…の交差部に隣接してコントロールゲート線に挟まれたフローティングゲートＦＧを有するメモリセルトランジスタＭＣが配置される。
【００５７】
（ＮＡＮＤ型回路構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図１３に示すように、６本のＮＡＮＤメモリセルユニット２９ａ〜２９ｆと、制御ゲート線ＣＧ１〜ＣＧ１７と、選択ゲート線ＳＧ０１〜ＳＧ０３と、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１と、ソース線ＳＬと、ビット線駆動回路２１と、コントロールゲート線駆動回路２０と、選択ゲート線駆動回路２３と、ソース線駆動回路２４とから構成される。ＮＡＮＤメモリセルユニット２９ａ〜２９ｆは、図１３の例では、１６個直列に接続されたメモリセルトランジスタと、コントロールゲート線ＣＧ１７に隣接して配置される選択ゲート線ＳＧ０１若しくはＳＧ０２を備える１個のビット線側選択ゲートトランジスタＳＧ１若しくはＳＧ２と、コントロールゲート線ＣＧ１に隣接して配置される選択ゲート線ＳＧ０３を備える１個のソース線側選択ゲートトランジスタＳＧ３とを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬ、ソース線ＳＬに接続している。また、図１３において、例えば、２本のコントロールゲート線ＣＧ１２、ＣＧ１３に挟まれる全メモリセルトランジスタ２７によって、ページモードにおける１ページ分に相当するメモリセルの一行分を定義することもできる。
【００５８】
尚、第１の実施の形態と同様に、メモリセルトランジスタは、ｎ+ソース／ドレイン領域１６と同一導電型のチャネル領域を備えることにより、デプレッション型のＭＩＳトランジスタを構成することができる。或いは又、メモリセルトランジスタは、ｎ+ソース／ドレイン領域１６と反対導電型のチャネル領域を備えることにより、エンハンスメント型のＭＩＳトランジスタを構成することもできる。
【００５９】
（素子構造）
図１４、図１８乃至図１９は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００６０】
図１５、及び図２０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。
【００６１】
図１６乃至図１７、及び図２１乃至図２２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図を示す。図１２において、Ｉ−Ｉ線は、活性領域ＡＡ４上における列方向に沿う切断線を表し、ＩＩ−ＩＩ線は、コントロールゲート線ＣＧ１とコントロールゲート線ＣＧ２の中間部分におけるフローティングゲートＦＧ上を行方向に沿う切断線を表し、ＩＩＩ−ＩＩＩ線は、コントロールゲート線ＣＧ４上における行方向に沿う切断線を表す。
【００６２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、側壁コントロールゲート型構造のメモリセルトランジスタは、素子分離領域ＳＴＩで互いに分離され,列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…の交差部に隣接して配置され、例えば、図１９乃至図２１或いは図２２に示すように、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されるｎ+ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、トンネル絶縁膜１８上に配置されるフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４の側壁及びソース／ドレイン領域上のトンネル絶縁膜１８上に配置されたゲート間絶縁膜２５と、トンネル絶縁膜１８及びゲート間絶縁膜２５を介してｎ+ ソース／ドレイン領域１６に面し,フローティングゲートポリシリコン電極層４の側壁にゲート間絶縁膜２５を介して接して配置されたコントロールゲート金属電極層７０とを備える。
【００６３】
図１９は、図１２の活性領域ＡＡ４上におけるＩ−Ｉ線に沿う模式的断面構造であることから、図１１に示した側壁コントロールゲート構造のメモリセルトランジスタが列方向に直列に配置され、ＮＡＮＤ列を構成した様子が示されている。第２の実施の形態に係る側壁コントロールゲート構造のメモリセルトランジスタにおいては、各メモリセルトランジスタのフローティングゲートポリシリコン電極層４は、ゲート間絶縁膜２５を介してコントロールゲート金属電極層７０によって挟まれ、かつコントロールゲート金属電極層７０は隣接するメモリセルトランジスタによって共通に使用されることから、本発明の第１の実施の形態と異なり、層間絶縁膜２８によって列方向に配置されるメモリセルトランジスタを互いに分離する必要はない。
【００６４】
図１９において、紙面に垂直方向に走るコントロールゲート金属電極層７０が、図１２
に示すコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…或いは図１３に示すコントロールゲート線ＣＧ１,ＣＧ２,…,ＣＧ１７等に対応する。
【００６５】
図２０は、図１２のコントロールゲート線ＣＧ１とコントロールゲート線ＣＧ２で挟まれたフローティングゲートＦＧ上におけるＩＩ−ＩＩ線に沿う模式的断面構造であることから、図１９中に示すＩＩ−ＩＩ線に沿う模式的断面構造に相当する。図２０から明らかなように、各メモリセルトランジスタのＳＯＩ半導体層１４,トンネル絶縁膜１８及びフローティングゲートポリシリコン電極層４からなる積層構造は、素子分離領域（ＳＴＩ）３０によって互いに分離されている。図２０に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタが隣り合う行方向で確実に素子分離されていれば良い。
【００６６】
図２１は、図１２のコントロールゲート線ＣＧ４上におけるＩＩＩ−ＩＩＩ線に沿う模式的断面構造であることから、図１９中に示すＩＩＩ−ＩＩＩ線に沿う模式的断面構造に相当する。図２１から明らかなように、各メモリセルトランジスタのｎ+ソース／ドレイン領域１６及びｎ+ソース／ドレイン領域１６上のトンネル絶縁膜１８は、ＩＩＩ−ＩＩＩ線方向において、素子分離領域（ＳＴＩ）３０によって互いに分離されている。
【００６７】
更に、ｎ+ソース／ドレイン領域１６上には、トンネル絶縁膜１８,及びゲート間絶縁膜２５を介してコントロールゲート金属電極層７０が、図２１に示すように、行方向に延伸するように配置されている。
【００６８】
図２１に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタのｎ+ソース／ドレイン領域１６が隣り合う行方向で確実に素子分離されていれば良い。
【００６９】
更に、図２２から明らかなように、トンネル絶縁膜１８及び素子分離領域３０からなるデバイス表面全体を平坦化した表面上にゲート間絶縁膜（ＯＮＯ膜）２５及びコントロールゲート金属電極層７０を形成することによって、コントロールゲート金属電極層７０を形成する構造を用いても良い。
【００７０】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においても、本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置と同様に、ゲート間絶縁膜２５上にバッファ層２６を配置し、バッファ層２６上にコントロールゲート金属電極層７０を配置してもよいことはもちろんである。バッファ層２６をコントロールゲート金属電極層７０とゲート間絶縁膜２５との間に介在させ、このバッファ層２６によって、コントロールゲート金属電極層７０とゲート間絶縁膜２５との間の密着性を向上し、コントロールゲート金属電極層７０, ゲート間絶縁膜２５、及びフローティングゲートポリシリコン電極層４或いはｎ+ソース／ドレイン領域１６からなるＭＩＳ構造の信頼性を更に向上させることができる。
【００７１】
（選択ゲートトランジスタ）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタは、例えば、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層中に配置されるｎ+ソース／ドレイン領域１６と、ＳＯＩ半導体層１４上に配置されたトンネル絶縁膜１８と、トンネル絶縁膜１８上に配置されるフローティングゲートポリシリコン電極層４と、フローティングゲートポリシリコン電極層４の側壁及びｎ+ソース／ドレイン領域１６上のトンネル絶縁膜１８上に配置され, フローティングゲートポリシリコン電極層４の側壁部に開口部を備えるゲート間絶縁膜２５と、トンネル絶縁膜１８及びゲート間絶縁膜２５を介してｎ+ ソース／ドレイン領域１６に面し,フローティングゲートポリシリコン電極層４の側壁部に開口部を有するゲート間絶縁膜２５を介してフローティングゲートポリシリコン電極層４と接続されたコントロールゲート金属電極層７０とを備える。
【００７２】
このようにして形成される選択ゲートトランジスタは、図１３において、ゲート電極が選択ゲート線ＳＧ０１、ＳＧ０２、ＳＧ０３に接続されるトランジスタに相当する。
【００７３】
選択ゲートトランジスタのゲート電極となり,コントロールゲート線に平行に配置される選択ゲート線ＳＧ０１,ＳＧ０２,ＳＧ０３は、コントロールゲート金属電極層７０と同様に形成することができる。
【００７４】
尚、選択ゲートトランジスタのゲート構造は、上記に説明した構造に限定されるものではない。フローティングゲートポリシリコン電極層４に対してコンタクト電極が形成されていれば良い。一番簡単な方法は、フローティングゲートポリシリコン電極層４に対してコントロールゲート金属電極層７０と短絡することでゲート電極が形成される。上記説明のように、フローティングゲートポリシリコン電極層４の側壁部で接続する構造が簡便である。この構造以外にも、例えば、フローティングゲートポリシリコン電極層４の上部において、コントロールゲート金属電極層７０と短絡する構造を備えていても良い。更に、コントロールゲート金属電極層７０を用いるのではなく、フローティングゲートポリシリコン電極層４の上部にビアホールコンタクトを形成し、コントロールゲート金属電極層７０とは別の金属電極で接続してもよい。
【００７５】
（製造方法）
（ａ）まず、図１５に示すように、半導体基板１０, 半導体基板１０内に形成されたＳＯＩ絶縁層１２,及びＳＯＩ絶縁層１２上に形成されたＳＯＩ半導体層１４からなるＳＯＩ基板を準備し、ＳＯＩ半導体層１４上にトンネル絶縁膜１８を形成し、更にトンネル絶縁膜１８上にフローティングゲートポリシリコン電極層４を形成する。
【００７６】
ここで、ＳＯＩ構造を実現するＳＯＩ絶縁層１２の材料としては、ＳｉＯ2やサファイヤ（Ａｌ2Ｏ3）等が使用可能である。ＳＯＩ絶縁層１２上に設けられたＳＯＩ半導体層１４の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。
【００７７】
トンネル絶縁膜１８の材料としては、シリコン酸化膜（ＳｉＯ2）が一般的であるが、シリコン酸化膜（ＳｉＯ2）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００７８】
（ｂ）次に、図１５に示すように、フローティングゲートポリシリコン電極層４をパターニングし、フローティングゲートポリシリコン電極層４, トンネル絶縁膜１８, ＳＯＩ半導体層１４,及びＳＯＩ絶縁層１２を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、ＴＥＯＳ絶縁膜等を充填後、化学的機械的研磨技術（ＣＭＰ）により平坦化して、素子分離領域（ＳＴＩ）３０を形成する。
【００７９】
（ｃ）次に、図１４に示すように、フローティングゲートポリシリコン電極層４をパターニングし、フローティングゲートポリシリコン電極層４を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、トンネル絶縁膜１８を露出する。
【００８０】
（ｄ）次に、図１６或いは図１７に示すように、コントロールゲート線を配置する予定部分の素子分離領域（ＳＴＩ）３０をエッチングし、素子分離領域（ＳＴＩ）３０の表面高さを低く形成する。素子分離領域（ＳＴＩ）３０の表面高さとしては、図１６に示すように、トンネル絶縁膜１８の表面高さよりも高く設定しても良い。或いは又、図１７に示すように、トンネル絶縁膜１８の表面高さと同程度に設定しても良い。
【００８１】
（ｅ）次に、図１８に示すように、リン（31Ｐ+）若しくは砒素(75Ａｓ+)等のイオンをイオン注入技術を用いて、所定の加速エネルギーとドーズ量を設定して、イオン注入し、熱処理後、ＳＯＩ半導体層１４中にｎ+ソース／ドレイン領域１６を形成する。
【００８２】
（ｆ）次に、半導体デバイス表面全面にゲート間絶縁膜２５を堆積形成する。
【００８３】
ゲート間絶縁膜２５の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）及びポリイミド等の有機樹脂等が使用可能である。
【００８４】
（ｇ）次に、コントロールゲート金属電極層７０を半導体デバイス表面全面に堆積形成する。
【００８５】
（ｈ）次に、図１９乃至図２２に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて、半導体デバイス表面全面を、ゲート間絶縁膜２５を露出するまで平坦化し、結果として、コントロールゲート金属電極層７０をメタルダマシンプロセスによって、ゲート間絶縁膜２５によって両側を挟まれる形で埋め込み形成する。この結果として、行方向に延伸するコントロールゲート金属電極層７０がストライプ状に行方向に埋め込み形成され、コントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…が形成される。
【００８６】
コントロールゲート金属電極層７０はコントロールゲート線に対応することから、金属シリサイド膜を用いて構成されていても良い。金属シリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【００８７】
以上、本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、フローティングゲートをポリシリコンで形成し、コントロールゲートを金属電極層で形成する側壁コントロールゲート型構造について、その製造方法を説明した。この後の工程は、一般的な配線工程とコンタクト工程を経て、ビット線や周辺回路配線を形成することになるため、説明は省略する。
【００８８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、側壁コントロールゲート型構造のメモリセルトランジスタにおいて、メタルダマシンプロセスをコントロールゲート電極層の形成に用いることにより、アスペクト比を低減可能となり、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、低消費電力化・高速化を実現することができる。
【００８９】
[第３の実施の形態]
（基本構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図２３に示すように、半導体基板１０中に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されたｎ+ ソース／ドレイン領域１６と、ｎ+ ソース／ドレイン領域１６に挟まれたＳＯＩ半導体層１４上に配置されたトンネル絶縁膜３８と、トンネル絶縁膜３８上に配置されたフローティングゲート金属電極層４０と、フローティングゲート金属電極層４０の側壁及びｎ+ソース／ドレイン領域１６上に配置されたゲート間絶縁膜２５と、ｎ+ ソース／ドレイン領域１６に面し,かつフローティングゲート金属電極層４０の側壁にゲート間絶縁膜２５を介して接して配置されたコントロールゲート金属電極層７０とを備える側壁コントロールゲート型構造である。図２３は、図１２に示す平面パターン構造において、Ｉ−Ｉ線に沿う列方向で活性領域ＡＡ４を切断した断面構造の一つのメモリセルトランジスタ構造に対応している。
【００９０】
第２の実施の形態と同様に、側壁コントロールゲート型構造によれば、フローティングゲート金属電極層４０周辺の寄生容量を削減することができ、コントロールゲート金属電極層７０とフローティングゲート金属電極層４０間の容量を増大することにより、書き込み電圧Ｖpgmを低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。更に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートＣＧのみならず、フローティングゲートについてもメタルダマシンプロセスを用いることから、ゲート構造の微細化、薄膜化を更に促進することができる。
【００９１】
（ＮＡＮＤ型回路構成）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、第２の実施の形態と同様に表される。即ち、図１３に示すように、６本のＮＡＮＤメモリセルユニット２９ａ〜２９ｆと、制御ゲート線ＣＧ１〜ＣＧ１７と、選択ゲート線ＳＧ０１〜ＳＧ０３と、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１と、ソース線ＳＬと、ビット線駆動回路２１と、コントロールゲート線駆動回路２０と、選択ゲート線駆動回路２３と、ソース線駆動回路２４とから構成される。ＮＡＮＤメモリセルユニット２９ａ〜２９ｆは、図１３の例では、１６個直列に接続されたメモリセルトランジスタと、コントロールゲート線ＣＧ１７に隣接して配置される選択ゲート線ＳＧ０１若しくはＳＧ０２を備える１個のビット線側選択ゲートトランジスタＳＧ１若しくはＳＧ２と、コントロールゲート線ＣＧ１に隣接して配置される選択ゲート線ＳＧ０３を備える１個のソース線側選択ゲートトランジスタＳＧ３とを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬ、ソース線ＳＬに接続している。また、図１３において、例えば、２本のコントロールゲート線ＣＧ１２、ＣＧ１３に挟まれる全メモリセルトランジスタ２７によって、ページモードにおける１ページ分に相当するメモリセルの一行分を定義することもできる。
【００９２】
尚、第１及び第２の実施の形態と同様に、メモリセルトランジスタは、ｎ+ソース／ドレイン領域１６と同一導電型のチャネル領域を備えることにより、デプレッション型のＭＩＳトランジスタを構成することができる。或いは又、メモリセルトランジスタは、ｎ+ソース／ドレイン領域１６と反対導電型のチャネル領域を備えることにより、エンハンスメント型のＭＩＳトランジスタを構成することもできる。
【００９３】
（平面パターン構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成は、第２の実施の形態と同様に、図１２に示すように表される。
【００９４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図２３及び図１２に示すように、ＳＯＩ絶縁層上に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置であって、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…を備え、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…の交差部に隣接してコントロールゲート線に挟まれたフローティングゲートＦＧを有するメモリセルトランジスタＭＣが配置される。
【００９５】
（素子構造）
図２４乃至図２８は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００９６】
図２９は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。
【００９７】
図３０、及び図３１は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図を示す。
【００９８】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、側壁コントロールゲート型構造のメモリセルトランジスタは、素子分離領域ＳＴＩで互いに分離され,列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…との交差部に隣接して配置され、例えば、図２８乃至図３０或いは図３１に示すように、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されるｎ+ソース／ドレイン領域１６と、ｎ+ソース／ドレイン領域１６に挟まれたＳＯＩ半導体層１４上に配置されたトンネル絶縁膜３８と、トンネル絶縁膜３８上に配置されるフローティングゲート金属電極層４０と、フローティングゲート金属電極層４０の側壁及びｎ+ソース／ドレイン領域１６上に配置されたゲート間絶縁膜２５と、ｎ+ ソース／ドレイン領域１６に面し,かつフローティングゲート金属電極層４０の側壁にゲート間絶縁膜２５を介して接して配置されたコントロールゲート金属電極層７０とを備える。
【００９９】
図２８は、図１２の活性領域ＡＡ４上におけるＩ−Ｉ線に沿う模式的断面構造であることから、図２３に示した側壁コントロールゲート構造のメモリセルトランジスタが列方向に直列に配置され、ＮＡＮＤ列を構成した様子が示されている。第３の実施の形態に係る側壁コントロールゲート構造のメモリセルトランジスタにおいては、各メモリセルトランジスタのフローティングゲート金属電極層４０は、ゲート間絶縁膜２５を介してコントロールゲート金属電極層７０によって挟まれ、かつコントロールゲート金属電極層７０は隣接するメモリセルトランジスタによって共通に使用されることから、本発明の第１の実施の形態と異なり、層間絶縁膜２８によって列方向に配置されるメモリセルトランジスタを互いに分離する必要はない。
【０１００】
図２８において、紙面に垂直方向に走るコントロールゲート金属電極層７０が、図１２に示すコントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…或いは図１３に示すコントロールゲート線ＣＧ１,ＣＧ２,…,ＣＧ１７等に対応する。
【０１０１】
図２９は、図１２のコントロールゲート線ＣＧ１とコントロールゲート線ＣＧ２で挟まれたフローティングゲートＦＧ上におけるＩＩ−ＩＩ線に沿う模式的断面構造であることから、図２８中に示すＩＩ−ＩＩ線に沿う模式的断面構造に相当する。図２９から明らかなように、各メモリセルトランジスタのＳＯＩ半導体層１４,トンネル絶縁膜３８及びフローティングゲート金属電極層４０からなる積層構造は、素子分離領域（ＳＴＩ）３０によって互いに分離されている。図２９に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタが隣り合う行方向で確実に素子分離されていれば良い。
【０１０２】
図３０は、図１２のコントロールゲート線ＣＧ４上におけるＩＩＩ−ＩＩＩ線に沿う模式的断面構造であることから、図２８中に示すＩＩＩ−ＩＩＩ線に沿う模式的断面構造に相当する。図３０から明らかなように、各メモリセルトランジスタのｎ+ソース／ドレイン領域１６は、ＩＩＩ−ＩＩＩ線方向において、素子分離領域（ＳＴＩ）３０によって互いに分離されている。
【０１０３】
更に、ｎ+ソース／ドレイン領域１６上には、ゲート間絶縁膜２５を介してコントロールゲート金属電極層７０が、図３０に示すように、行方向に延伸するように配置されている。
【０１０４】
図３０に示す構造では、素子分離領域（ＳＴＩ）３０の底部はＳＯＩ絶縁層１２中に侵入して形成されている。ＳＴＩの深さは、ＳＴＩの形成時のエッチング深さを調整することによって、ＳＯＩ絶縁層１２表面と接触する程度に形成することも可能である。或いは又、ＳＯＩ絶縁層１２を貫通して半導体基板１０に到達するように深く形成されていても良い。要するに、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…上に形成されるメモリセルトランジスタのｎ+ソース／ドレイン領域１６が隣り合う行方向で確実に素子分離されていれば良い。
【０１０５】
更に、図３１から明らかなように、トンネル絶縁膜３８及び素子分離領域３０からなるデバイス表面全体を平坦化した表面上にゲート間絶縁膜（ＯＮＯ膜）２５及びコントロールゲート金属電極層７０を形成することによって、コントロールゲート金属電極層７０を形成する構造を用いても良い。
【０１０６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においても、本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置と同様に、ゲート間絶縁膜２５上にバッファ層２６を配置し、バッファ層２６上にコントロールゲート金属電極層７０を配置してもよいことはもちろんである。バッファ層２６をコントロールゲート金属電極層７０とゲート間絶縁膜２５との間に介在させ、このバッファ層２６によって、コントロールゲート金属電極層７０とゲート間絶縁膜２５との間の密着性を向上し、コントロールゲート金属電極層７０, ゲート間絶縁膜２５、及びフローティングゲート金属電極層４０或いはｎ+ソース／ドレイン領域１６からなるＭＩＳ構造の信頼性を更に向上させることができる。
【０１０７】
（選択ゲートトランジスタ）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、第２の実施の形態と同様に形成することができる。例えば、半導体基板１０と、半導体基板１０内に配置されたＳＯＩ絶縁層１２と、ＳＯＩ絶縁層１２上に配置されたＳＯＩ半導体層１４と、ＳＯＩ半導体層１４中に対向して配置されるｎ+ソース／ドレイン領域１６と、ｎ+ソース／ドレイン領域１６に挟まれたＳＯＩ半導体層１４上に配置されたトンネル絶縁膜３８と、トンネル絶縁膜３８上に配置されるフローティングゲート金属電極層４０と、フローティングゲート金属電極層４０の側壁,及びｎ+ソース／ドレイン領域１６上に配置され, フローティングゲート金属電極層４０の側壁部に開口部を備えるゲート間絶縁膜２５と、ゲート間絶縁膜２５を介してｎ+ ソース／ドレイン領域１６に面し,開口部を有するゲート間絶縁膜２５を介してフローティングゲート金属電極層４０と接続されたコントロールゲート金属電極層７０とを備える。
【０１０８】
このようにして形成される選択ゲートトランジスタは、図１３において、ゲート電極が選択ゲート線ＳＧ０１、ＳＧ０２、ＳＧ０３に接続されるトランジスタに相当する。
【０１０９】
選択ゲートトランジスタのゲート電極となり、コントロールゲート線に平行に配置される選択ゲート線ＳＧ０１、ＳＧ０２、ＳＧ０３は、コントロールゲート金属電極層７０と同様に形成することができる。
【０１１０】
尚、選択ゲートトランジスタのゲート構造は、上記に説明した構造に限定されるものではない。フローティングゲート金属電極層４０に対してコンタクト電極が形成されていれば良い。一番簡単な方法は、フローティングゲート金属電極層４０に対してコントロールゲート金属電極層７０と短絡することでゲート電極が形成される。上記説明のように、フローティングゲート金属電極層４０の側壁部で接続する構造が簡便である。この構造以外にも、例えば、フローティングゲート金属電極層４０の上部において、コントロールゲート金属電極層７０と短絡する構造を備えていても良い。更に、コントロールゲート金属電極層７０を用いるのではなく、フローティングゲート金属電極層４０の上部にビアホールコンタクトを形成し、コントロールゲート金属電極層７０とは別の金属電極で接続してもよい。
【０１１１】
（製造方法）
（ａ）まず、半導体基板１０, 半導体基板１０内に形成されたＳＯＩ絶縁層１２,及びＳＯＩ絶縁層１２上に形成されたＳＯＩ半導体層１４からなるＳＯＩ基板を準備し、ＳＯＩ半導体層１４上に窒化膜２２を形成する。
【０１１２】
ここで、ＳＯＩ構造を実現するＳＯＩ絶縁層１２の材料としては、ＳｉＯ2やサファイヤ（Ａｌ2Ｏ3）等が使用可能である。ＳＯＩ絶縁層１２上に設けられたＳＯＩ半導体層１４の材料としては、単結晶シリコンや、シリコンゲルマニウム（ＳｉＧｅ）等が使用可能である。
【０１１３】
（ｂ）次に、窒化膜２２をパターニングし、窒化膜２２、ＳＯＩ半導体層１４,及びＳＯＩ絶縁層１２を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、ＴＥＯＳ絶縁膜等を充填後、化学的機械的研磨技術（ＣＭＰ）により平坦化して、素子分離領域（ＳＴＩ）３０を形成する（図示省略）。結果として、図１２に示すように、活性領域ＡＡ以外の部分に、素子分離領域（ＳＴＩ）３０が形成される。
【０１１４】
（ｃ）次に、窒化膜２２をパターニングし、窒化膜２２を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、ＳＯＩ半導体層１４を露出する。
【０１１５】
（ｄ）次に、コントロールゲート線を配置する予定部分の素子分離領域（ＳＴＩ）３０をエッチングし、素子分離領域（ＳＴＩ）３０の表面高さを低く形成する。素子分離領域（ＳＴＩ）３０の表面高さとしては、ＳＯＩ半導体層１４の表面高さよりも高く設定しても良い。或いは又、ＳＯＩ半導体層１４の表面高さと同程度に設定しても良い。
【０１１６】
（ｅ）次に、図２４に示すように、リン（31Ｐ+）若しくは砒素(75Ａｓ+)等のイオンをイオン注入技術を用いて、所定の加速エネルギーとドーズ量を設定して、イオン注入し、熱処理後、ＳＯＩ半導体層１４中にｎ+ソース／ドレイン領域１６を形成する。
【０１１７】
（ｆ）次に、半導体デバイス表面全面にゲート間絶縁膜２５を堆積形成する。
【０１１８】
ゲート間絶縁膜２５の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）及びポリイミド等の有機樹脂等が使用可能である。
【０１１９】
（ｇ）次に、図２５に示すように、コントロールゲート金属電極層７０を半導体デバイス表面全面に堆積形成する。
【０１２０】
（ｈ）次に、図２６に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて、半導体デバイス表面全面を、ゲート間絶縁膜２５及び窒化膜２２の表面を露出するまで平坦化し、結果として、コントロールゲート金属電極層７０をメタルダマシンプロセスによって、ゲート間絶縁膜２５によって両側を挟まれる形で埋め込み形成する。この結果として、行方向に延伸するコントロールゲート金属電極層７０がストライプ状に行方向に埋め込み形成され、コントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ９,…が形成される。
【０１２１】
コントロールゲート金属電極層７０はコントロールゲート線に対応することから、金属シリサイド膜を用いて構成されていても良い。金属シリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【０１２２】
（ｉ）次に、窒化膜２２を反応性イオンエッチング（ＲＩＥ）等でエッチング除去し、ＳＯＩ半導体層１４を露出する。
【０１２３】
（ｊ）次に、図２７に示すように、露出されたＳＯＩ半導体層１４上に、トンネル絶縁膜３８を形成する。
【０１２４】
トンネル絶縁膜３８の材料としては、熱酸化膜、低温で形成するＣＶＤ絶縁膜等のシリコン酸化膜（ＳｉＯ2）が一般的であるが、シリコン酸化膜（ＳｉＯ2）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【０１２５】
（ｋ）次に、フローティングゲート金属電極層４０を半導体デバイス表面全面に堆積形成する。
【０１２６】
（ｌ）次に、図２８に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて、半導体デバイス表面全面を、ゲート間絶縁膜２５の表面を露出するまで平坦化し、結果として、フローティングゲート金属電極層４０をメタルダマシンプロセスによって、ゲート間絶縁膜２５によって両側を挟まれる形で埋め込み形成する。
【０１２７】
フローティングゲート金属電極層４０は不揮発性半導体記憶装置を構成するメモリセルトランジスタの電荷蓄積層に対応するが、金属シリサイド膜を用いて構成されていても良い。金属シリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【０１２８】
以上、本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、フローティングゲート及びコントロールゲートを共に金属電極層で形成する側壁コントロールゲート型構造について、その製造方法を説明した。この後の工程は、一般的な配線工程とコンタクト工程を経て、ビット線や周辺回路配線を形成することになるため、説明は省略する。
【０１２９】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、側壁コントロールゲート型構造のメモリセルトランジスタにおいて、メタルダマシンプロセスをコントロールゲート及びフローティングゲートの両方の金属電極層の形成に用いることにより、アスペクト比を低減可能となり、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、低消費電力化・高速化を実現することができる。
【０１３０】
[応用例]
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図３２乃至図３８に示す。
【０１３１】
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置及びその製造方法を適用する以下の適用例によれば、メモリセルトランジスタにおいて、メタルダマシンプロセスをコントロールゲート及びフローティングゲートの一方若しくは両方の金属電極層の形成に用いることにより、アスペクト比を低減可能となり、加工容易化、隣接セル間容量の低減を実現でき、メモリセルアレイの微細化・高集積化・加工容易性と共に、不揮発性半導体記憶装置のみならず、周辺回路を含めた適用例の係る装置全体の低消費電力化・高速化を実現することができる。
【０１３２】
（適用例１）
図３２は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図３２に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１３３】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１３４】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１３５】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１３６】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１３７】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１３８】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１３９】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１４０】
（メモリカード）
（適用例２）
一例として、半導体メモリデバイス２５０を含むメモリカード２６０は、図３３に示すように構成される。半導体メモリデバイス２５０には、本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード２６０は、図３３に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
【０１４１】
半導体メモリデバイス２５０を内蔵するメモリカード２６０に対しては、シグナルラインＤＡＴ,コマンドラインイネーブルシグナルラインＣＬＥ,アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス２５０がレディーか否かを示す信号を伝達する。
【０１４２】
（適用例３）
メモリカード２６０の別の具体例は、図３４に示すように、図３３のメモリカードの例とは異なり、半導体メモリデバイス２５０に加えて、更に、半導体メモリデバイス２５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ２７６を具備している。コントローラ２７６は、インタフェースユニット（Ｉ／Ｆ）２７１，２７２と、マイクロプロセッサユニット（ＭＰＵ）２７３と、バッファＲＡＭ２７４と、及びインタフェースユニット（Ｉ／Ｆ）２７２内に含まれるエラー訂正コードユニット（ＥＣＣ）２７５とを備える。
【０１４３】
インタフェースユニット（Ｉ／Ｆ）２７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）２７２は、半導体メモリデバイス２５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）２７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ２７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）２７５は、エラー訂正コードを発生する。
【０１４４】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード２６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ２７６の回路構成は適宜修正可能である。
【０１４５】
（適用例４）
更に別のメモリカード２６０の構成例は、図３５に示すように、インタフェースユニット（Ｉ／Ｆ）２７１，２７２、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、インタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード２６０内に搭載されている。
【０１４６】
（ＩＣカード）
（適用例５）
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図３６及び図３７に示すように、半導体メモリデバイス２５０，ＲＯＭ４１０，ＲＡＭ４２０及びＣＰＵ４３０から構成されたＭＰＵ４００と、プレーンターミナル６００を含むＩＣ(interface circuit:ＩＣ)カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス２５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。
【０１４７】
図３７において、半導体メモリデバイス２５０或いはＲＯＭ４１０に対して、本発明の第１乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１４８】
（適用例６）
更に別のＩＣカード５００の構成例は、図３８に示すように、ＲＯＭ４１０，ＲＡＭ４２０，ＣＰＵ４３０及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図３８において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１４９】
[その他の実施の形態]
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１５０】
第１乃至第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０１５１】
更に又、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１５２】
以上の説明では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを中心に説明したが、ＡＮＤ型、ＮＯＲ型、或いは２トランジスタ／セル型、３トランジスタ／セル型等による他の動作方式のメモリについても、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの構造及び製造方法は適用可能である。
【０１５３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルにおける模式的断面構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ構成の模式的回路構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の側壁コントロールゲート構造のメモリセルにおける模式的断面構成図。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置として、側壁コントロールゲート構造のメモリセルにおけるＮＡＮＤ型フラッシュメモリの模式的回路構成図。
【図１４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図１５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図１９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルにおける模式的断面構成図。
【図２４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２８】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩ−Ｉ線に沿う模式的断面構造図。
【図２９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す模式的断面構造であって、図１２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３２】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。
【図３３】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３４】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３５】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３６】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの模式的構成図。
【図３７】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３８】本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【０１５５】
４…フローティングゲートポリシリコン電極層
１０…半導体基板
１１,２２…窒化膜
１２…ＳＯＩ絶縁層
１４…ＳＯＩ半導体層
１６…ｎ+ソース／ドレイン領域
１８,３８…トンネル絶縁膜
２５…ゲート間絶縁膜（ＯＮＯ膜）
２６…バッファ層
２８…層間絶縁膜
３０…素子分離領域（ＳＴＩ）
３３…メモリセルアレイ
４０…フローティングゲート金属電極層
７０…コントロールゲート金属電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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