(57)【要約】【課題】信号振幅が小さい場合でも高速読み出しが可能にする。【解決手段】メモリセル１が、第２ビット線ＢＬ＿と電圧供給線ＣＳＬとの間に縦続接続されている第１アンプトランジスタＡＴ１及び第１読み出しトランジスタＲＴ１と、第１ビット線ＢＬと電圧供給線ＣＳＬとの間に縦続接続されている第２アンプトランジスタＡＴ２及び第２読み出しトランジスタＲＴ２と、第１アンプトランジスタＡＴの制御ノードと第１ビット線ＢＬとの間に接続されている第１書き込みトランジスタＷＴ１と、第２アンプトランジスタＡＴ２の制御ノードと第２ビット線ＢＬ＿との間に接続されている第２書き込みトランジスタＷＴ２とを有する。第１及び第２読み出しトランジスタＲＴ１,２の各制御ノードが読み出しワード線ＲＷＬに接続され、第１及び第２書き込みトランジスタＷＴ１,２の各制御ノードが書き込みワード線ＷＷＬに接続されている。【選択図】図１
2007157290.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ内で、第１及び第２ビット線からなるビット線対に設けられている各メモリセルが、
前記第２ビット線と電圧供給線との間に縦続接続されている第１アンプトランジスタ及び第１読み出しトランジスタと、
前記第１ビット線と前記電圧供給線との間に縦続接続されている第２アンプトランジスタ及び第２読み出しトランジスタと、
前記第１アンプトランジスタの制御ノードと前記第１ビット線との間に接続されている第１書き込みトランジスタと、
前記第２アンプトランジスタの制御ノードと前記第２ビット線との間に接続されている第２書き込みトランジスタと、を有し、
前記第１及び第２読み出しトランジスタの各制御ノードが読み出しワード線に接続され、
前記第１及び第２書き込みトランジスタの各制御ノードが書き込みワード線に接続されている
半導体メモリ装置。
【請求項２】
前記ビット線対の電圧をセンシングするクロス・カップル・ラッチ型センスアンプ回路と、
スイッチ回路と、
前記スイッチ回路を介して前記ビット線対に接続可能な書き込みバッファ回路と、
を有する請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１及び第２アンプトランジスタ、前記第１及び第２読み出しトランジスタ、並びに、前記第２及び第２書き込みトランジスタがＮチャネル型の絶縁ゲート電界効果トランジスタからなる
請求項１に記載の半導体メモリ装置。
【請求項４】
ビット線に設定されている第１レベル電圧を書き込み、当該第１レベル電圧を第２レベル電圧に変換して読み出す主セル部と、当該主セル部と同じ構成を備え補助ビット線に接続されている補助セル部とを、メモリセルアレイのメモリセルごとに有する半導体メモリ装置の動作方法であって、
前記第１レベル電圧と前記第２レベル電圧が相補的な電圧であり、
前記主セル部は、前記ビット線から書き込んだ第１レベル電圧を第２レベル電圧に変換して前記補助ビット線に読み出すことによって、前記補助セル部がリフレッシュ動作時に書き込むべき第２レベル電圧を前記補助ビット線に設定し、
前記補助セル部は、前記主セル部の書き込み時に、前記補助ビット線に設定されている前記第２レベル電圧を書き込み、前記主セル部の読み出し時に、前記書き込まれた第２レベル電圧を前記第１レベル電圧に変換して前記ビット線に読み出すことによって、前記主セル部がリフレッシュ動作時に書き込むべき第１レベル電圧を前記ビット線に設定する
半導体メモリ装置の動作方法。
【請求項５】
前記主セル部が、
前記補助ビット線と電圧供給線との間に縦続接続されている第１アンプトランジスタ及び第１読み出しトランジスタと、
前記第１アンプトランジスタの制御ノードと前記第１ビット線との間に接続されている第１書き込みトランジスタと、を備え、
前記補助セル部が、
前記ビット線と電圧供給線との間に縦続接続されている第２アンプトランジスタ及び第２読み出しトランジスタと、
前記第２アンプトランジスタの制御ノードと前記補助ビット線との間に接続されている第２書き込みトランジスタと、を備え、
前記第１及び第２読み出しトランジスタの各制御ノードが読み出しワード線に接続され、
前記第１及び第２書き込みトランジスタの各制御ノードが書き込みワード線に接続されている
ことによって上記動作を達成する
請求項４に記載の半導体メモリ装置の動作方法。
【請求項６】
前記ビット線と前記補助ビット線間の電圧を、クロス・カップル・ラッチ型センスアンプ回路を用いてセンシングする
請求項４に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線対に接続されている６トランジスタ型メモリセルを有する半導体メモリ装置と、ビット線から書き込まれた第１レベル電圧を相補的な第２レベル電圧に変換して読み出すメモリセルを有する半導体メモリ装置の動作方法とに関する。
【背景技術】
【０００２】
図１０に、ＤＲＡＭセルの一種である、３トランジスタ型のゲインセルを示す。
図示のゲインセル１００は、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びアンプトランジスタＡＴを有する。
【０００３】
書き込みトランジスタＷＴのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。読み出しトランジスタＲＴのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＡＴのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が読み出しトランジスタＲＴに接続され、ゲートがストレージノードＳＮに接続されている。
このようなゲインセル１００が、図１１（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４及び読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のゲインセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４及び読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のゲインセル１００で共有されている。
【０００４】
つぎに、図１１（Ａ）の２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
【０００５】
図１１（Ｂ）〜図１１（Ｆ）は、ワード線及びビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
【０００６】
書き込み対象のメモリセルに“１”データを格納する場合は、図１１（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１及びＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図１１（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２及びＷＢＬ４を０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１０に示すゲインセル１００は、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図１１（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図１１（Ｅ）及び図１１（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４及び読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
【０００７】
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
【０００８】
３トランジスタ型のメモリセル１００のデータ保持時に、メモリセルアレイ内の制御線（ビット線及びワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＷＴがオフし、全てのメモリセル１００のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線及びワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線及びワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
【０００９】
図１２に、ストレージノードＳＮに格納された“１”データのリークパスを示す。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＷＴを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＷＴのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＬＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＡＴのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。
【００１０】
図１３に、上記３つのパスＰ１〜Ｐ３を流れる電流の合計が１[pA]と仮定した場合に、“１”データのリークによる経時変化を計算した結果を示す。この計算では、ストレージノードＳＮの負荷容量を２[fF]、“１”データを書き込み直後のストレージノード電圧を１[Ｖ]としている。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。
【００１１】
図１４は、図１１に示す方法によって書き込まれたデータを読み出す動作を示す図である。図１４（Ａ）は、メモリセルアレイの等価回路図であり、図１４（Ｂ）〜図１４（Ｆ）は、ワード線及びビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
【００１２】
図１４（Ｃ）及び図１４（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図１４（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１４（Ｅ）及び図１４（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
【００１３】
読み出し対象のメモリセルのストレージノードＳＮに“１”が格納されている場合、アンプトランジスタＡＴがオン可能な状態になっている。このため、図１４（Ｃ）の時間Ｔ２にて当該メモリセルの読み出しトランジスタＲＴがオンすると、図１４（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、当該メモリセルの読み出しトランジスタＲＴとアンプトランジスタＡＴを介して、コモンソース線ＣＳＬに流れる。その結果、図１４（Ｃ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
【００１４】
一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＡＴがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図１４（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図１４（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、読み出しトランジスタＲＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
【００１５】
図１４（Ｃ）及び図１４（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、上記読み出し電流Ｉｒが流れる、流れないに応じた電圧変化を増幅して、読み出し信号として外部に出力する。
【００１６】
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
【００１７】
このメモリセルの読み出し方法は、前述したとおりデータ“１”を読み出す場合は、ビット線電圧が低下して信号を出力するが、データ“０”を読み出す場合はビット線電圧が変化しないため、データ“１”と“０”を判定するためのリファレンス電圧が必要となる。
つまり、リファレンス電圧を用いて出力信号のセンシングを行うシングルエンド型センスアンプ回路によって、上記信号を増幅し出力する。
【００１８】
リファレンス電圧の生成方法に関して、以下の提案がなされている（特許文献１及び２参照）。
特許文献１には、３トランジスタ型メモリセルの読み出しにおいて、リファレンス電圧の生成にダミーセルを用いた方式が提案されている。
図１５にその回路図を示す。
ここで符号１４に示す回路がダミーセルであり、符号１６に示す回路がメモリセルである。メモリセル１６から読み出しビット線ＲＢＬに信号を読み出し、ダミーセル１４から書き込みビット線ＷＢＬにリファレンス電圧が出力される。
【００１９】
特許文献２には、２本のデータ線ＤＬとＤＬＢに読み出し時に設定するプリチャージ電圧レベルにオフセットを持たせることでリファレンス信号とする方式が提案されている。
図１６にその回路図を示す。
データ線ＤＬＢ側のプリチャージ電圧レベルをＶdd／２として、データ線ＤＬ側のプリチャージ電圧レベルＶddより低い電圧に設定することにより、ＤＬＢ側にリファレンス電圧が設定され、その状態で読み出しを行う。
【特許文献１】米国特許第５８１２４７６号
【特許文献２】特開２００２−２９１３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
前述した３トランジスタ型メモリセル１００は、読み出し信号の出力がシングルエンド型のため、“０”データと“１”データを判定するためのリファレンス電圧が必要となる。
また、リファレンス電圧に関しては、ダミーセルを用いた方式や、プリチャージ電圧にオフセットを持たせる方式が提案されているが、ＳＲＡＭ等の相補データ出力方式と比較して“０”データと“１”データの信号を判定するためには、メモリセルからの信号電圧変化を、リファレンス電圧より高い側と低い側でそれぞれ所定の電圧変化があるまでセンスアンプ回路が駆動しない。このため、メモリデバイスの高速化の観点で不利である。
また、実際は非同期ノイズ等の影響を抑え安定した読み出しを行う観点では、必要な信号電圧変化（振幅）はさらに大きくすることが要求される。
【００２１】
しかし、メモリセルアレイの規模増大に伴ってビット線容量が増大し、信号振幅を大きくすることは限界がある。
また、前述した３トランジスタ型メモリセル１００等では、書き込んだハイレベル電圧をローレベル電圧で読み出すため、書き込みと読み出しで信号レベルが反転している。このためリフレッシュ時に読み出し電圧を反転してビット線に設定する必要があり、この点も読み出し速度を低下させている要因の１つとなっている。
【００２２】
本発明が解決しようとする課題は、書き込みと読み出しで信号レベルが反転するメモリセルにおいて、信号振幅が小さい場合でも高速読み出しが可能な構成の半導体メモリ装置と、その動作方法とを提供することである。
【課題を解決するための手段】
【００２３】
本発明に係る半導体メモリ装置は、メモリセルアレイ内で、第１及び第２ビット線からなるビット線対に設けられている各メモリセルが、前記第２ビット線と電圧供給線との間に縦続接続されている第１アンプトランジスタ及び第１読み出しトランジスタと、前記第１ビット線と前記電圧供給線との間に縦続接続されている第２アンプトランジスタ及び第２読み出しトランジスタと、前記第１アンプトランジスタの制御ノードと前記第１ビット線との間に接続されている第１書き込みトランジスタと、前記第２アンプトランジスタの制御ノードと前記第２ビット線との間に接続されている第２書き込みトランジスタとを有し、前記第１及び第２読み出しトランジスタの各制御ノードが読み出しワード線に接続され、前記第１及び第２書き込みトランジスタの各制御ノードが書き込みワード線に接続されている。
【００２４】
この構成では、第１ビット線から第１書き込みトランジスタを介して第１アンプトランジスタの制御ノードに電圧（以下、第１レベル電圧という）が書き込まれ、保持される。また、第２ビット線から第２書き込みトランジスタを介して第２アンプトランジスタの制御ノードに電圧（以下、第２レベル電圧）が書き込まれ保持される。
ただし、第１レベル電圧は第１アンプトランジスタを介して電圧変換され、選択状態の第１読み出しトランジスタを介して第２ビット線に読み出される。
同様に、第２レベル電圧は第２アンプトランジスタを介して電圧変換され、選択状態の第２読み出しトランジスタを介して第１ビット線に読み出される。
ここで上記構成では、第１レベル電圧と第２レベル電圧を相補的な電圧とし、第１レベル電圧の読み出しでは第２レベル電圧に変換され、逆に、第２レベル電圧の読み出しでは第１レベル電圧に変換されるようにすることが可能となる。
【００２５】
本発明に係る半導体メモリ装置の動作方法は、ビット線に設定されている第１レベル電圧を書き込み、当該第１レベル電圧を第２レベル電圧に変換して読み出す主セル部と、当該主セル部と同じ構成を備え補助ビット線に接続されている補助セル部とを、メモリセルアレイのメモリセルごとに有する半導体メモリ装置の動作方法であって、前記第１レベル電圧と前記第２レベル電圧が相補的な電圧であり、前記主セル部は、前記ビット線から書き込んだ第１レベル電圧を第２レベル電圧に変換して前記補助ビット線に読み出すことによって、前記補助セル部がリフレッシュ動作時に書き込むべき第２レベル電圧を前記補助ビット線に設定し、前記補助セル部は、前記主セル部の書き込み時に、前記補助ビット線に設定されている前記第２レベル電圧を書き込み、前記主セル部の読み出し時に、前記書き込まれた第２レベル電圧を前記第１レベル電圧に変換して前記ビット線に読み出すことによって、前記主セル部がリフレッシュ動作時に書き込むべき第１レベル電圧を前記ビット線に設定する。
【００２６】
この動作方法では、第１レベル電圧と前記第２レベル電圧が相補的な電圧である。また、主セル部は、第１レベル電圧の読み出し時に、補助セル部がリフレッシュ動作時に書き込むべき第２レベル電圧を補助ビット線に設定する。補助セル部は、主セル部の書き込み時に、補助ビット線に設定されている第２レベル電圧を書き込む。また、補助セル部は、主セル部の読み出し時に、自身に書き込まれた第２レベル電圧を第１レベル電圧に変換してビット線に読み出すことによって、主セル部がリフレッシュ動作時に書き込むべき第１レベル電圧をビット線に設定する。
第１レベル電圧と第２レベル電圧は、書き込む信号のビット論理、すなわち“１”，“０”に応じてハイレベルをとるかローレベルをとるかが決まるが、どちらの場合もビット線対には常に相補的な電圧が出力される。また、ビット線から書き込まれた第１レベル電圧の読み出しによって第２レベル電圧が補助ビット線に設定され、逆に、補助ビット線から書き込まれた第２レベル電圧の読み出しによって第１レベル電圧がビット線に設定される。つまり、書き込み時の状態が復元されるので、この状態で書き込みを行うことでリフレッシュ動作が可能である。
【発明の効果】
【００２７】
本発明によれば、書き込みと読み出しで信号レベルが反転するメモリセルにおいて、信号振幅が小さい場合でも高速読み出しが可能な構成の半導体メモリ装置と、その動作方法とを提供することができる。
【発明を実施するための最良の形態】
【００２８】
本発明は、ハイレベルの信号を書き込み、ローレベルの信号に変換して読み出す、或いは、ローレベルの信号を書き込んだ場合はハイレベルに変換して読み出すようなメモリセルを有する半導体メモリ装置に広く適用可能である。
以下、一例として３トランジスタ型のメモリセル（ゲインセル）を例として本発明の実施形態を説明する。
【００２９】
図１に、本実施形態のメモリセルの回路図を示す。
図示のメモリセル１は、３トランジスタ構成のセル部１Ａと、３トランジスタ構成の補助セル部１Ｂとを有する。
セル部１Ａは、第１書き込みトランジスタＷＴ１、第１読み出しトランジスタＲＴ１及び第１アンプトランジスタＡＴ１を備える。同様に、補助セル部１Ｂは、第２書き込みトランジスタＷＴ２、第２読み出しトランジスタＲＴ２及び第２アンプトランジスタＡＴ２を備える。
【００３０】
セル部１Ａにおいて、第１書き込みトランジスタＷＴ１のソースとドレインの一方がビット線ＢＬに接続され、他方がストレージノードＳＮ１に接続され、ゲートが書き込みワード線ＷＷＬに接続されている。第１読み出しトランジスタＲＴ１のソースとドレインの一方が補助ビット線ＢＬ＿に接続され、他方が第１アンプトランジスタＡＴ１に接続され、ゲートが読み出しワード線ＲＷＬに接続されている。第１アンプトランジスタＡＴ１のソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が第１読み出しトランジスタＲＴ１に接続され、ゲートがストレージノードＳＮ１に接続されている。
同様に、補助セル部１Ｂにおいて、第２書き込みトランジスタＷＴ２のソースとドレインの一方が補助ビット線ＢＬ＿に接続され、他方が補助ストレージノードＳＮ２に接続され、ゲートが書き込みワード線ＷＷＬに接続されている。第２読み出しトランジスタＲＴ２のソースとドレインの一方がビット線ＢＬに接続され、他方が第２アンプトランジスタＡＴ２に接続され、ゲートが読み出しワード線ＲＷＬに接続されている。第２アンプトランジスタＡＴ２のソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が第２読み出しトランジスタＲＴ２に接続され、ゲートが補助ストレージノードＳＮ２に接続されている。
【００３１】
このように、本実施形態のメモリセル１は、分離された２つのストレージノード（ストレージノードＳＮ１と補助ストレージノードＳＮ２）をもち、そのそれぞれに対して書き込みトランジスタ、アンプトランジスタ、読み出し選択トランジスタを有する。
【００３２】
このようなメモリセル１が、図２に示すようにマトリックス状に配置されメモリセルアレイ１０が形成されている。ビット線ＢＬ１〜ＢＬ４及び補助ビット線ＢＬ＿１〜ＢＬ＿４は、列（カラム）方向に並ぶ複数のゲインセルで共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４及び読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のゲインセルで共有されている。
【００３３】
メモリセルアレイ１０の周辺回路に、クロス・カップル・ラッチ型センスアンプ回路（以下、ＳＡ）１１のアレイが設けられ、更に４つのビット線対（ビット線ＢＬ１〜ＢＬ４、補助ビット線ＢＬ＿１〜ＢＬ＿４）にカラムスイッチ１２が接続されている。カラムスイッチ１２には書き込みバッファ回路１３が接続され、入力データＤinが書き込みバッファ回路１３、カラムスイッチ１２を介して、選択されたビット線対（ビット線ＢＬと補助ビット線ＢＬ＿）に設定されるようになっている。
本実施形態では、後述するようにリフレッシュ時にビット反転の必要がなく、このような簡素な構成で書き込み及び読み出しのための回路が実現できる。
【００３４】
図３〜図７に、メモリセル１の製造途中のレイアウト例を示す。
図３に示すように、周囲を素子分離絶縁層により囲まれたＰウェルのアクティブ領域２０Ａ,２０Ｂ,２０Ｃが図示のように配置されている。アクティブ領域２０Ａは読み出しトランジスタＲＴ１,ＲＴ２とアンプトランジスタＡＴ１,ＡＴ２の形成用である。アクティブ領域２０Ｂは第１書き込みトランジスタＷＴ１の形成用で、アクティブ領域２０Ｃは、第２書き込みトランジスタＷＴ２の形成用である。
第１及び第２アンプトランジスタＡＴ１,ＡＴ２のゲート電極２１Ａ,２１Ｂ、第１及び第２読み出しトランジスタＲＴ１,ＲＴ２のゲート電極２１Ｃ,２１Ｄ、並びに、第１及び第２書き込みトランジスタＷＴ１,ＷＴ２のゲート電極２１Ｅ,２１Ｆが図１のように配置されている。これらのゲート電極はポリシリコンからなる。
これらのポリシリコンと重なっていないアクティブ領域２０Ａ,２０Ｂ,２０Ｃの部分にＮ型不純物がイオン注入され、各トランジスタのソース・ドレイン領域が形成されている（符号省略）。
なお、図３の丸印Ｃ１とＣ３、Ｃ２とＣ４は上層配線により接続され、これによりビット線ＢＬ又は補助ビット線ＢＬ＿と第１又は第２読み出しトランジスタＲＴ１,ＲＴ２が接続されることになる。
【００３５】
第１コンタクトが図４のように配置されている。
また、第１層メタル（１ＭＴ）２２からなる内部配線が図４のように形成されている。これにより、第１及び第２読み出しトランジスタＲＴ１,ＲＴ２のゲート同士、第１及び第２書き込みトランジスタＷＴ１,ＷＴ２のゲート同士、ストレージノードＳＮ１、補助ストレージノードＳＮ２が形成されている。
【００３６】
図５に示すように、第２コンタクトが第１及び第２アンプトランジスタＡＴ１,ＡＴ２のソースを接続する１ＭＴ上に形成されている。
そして、第２層メタル（２ＭＴ）２３が図示のように形成されている。これによりコモンソース線ＣＳＬのセル間接続線と、ストレージノードＳＮ１,ＳＮ２の内部配線、その他の内部配線が形成されている。
【００３７】
図６に示すように、第３コンタクトが形成され、また、第３層メタル（３ＭＴ）２４が図示のように形成されている。
これにより、コモンソース線ＣＳＬ、ビット線ＢＬ及び補助ビット線ＢＬ＿が形成されている。
【００３８】
図７に示すように、第４コンタクトが形成され、また、第４層メタル（４ＭＴ）２５が図示のように形成されている。
これにより、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬが形成されている。
【００３９】
つぎに、図８（Ａ）の２行目のメモリセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
【００４０】
図８（Ｂ）〜図８（Ｆ）は、ワード線及びビット線対等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置されたビット線ＢＬ１〜ＷＢＬ２及び補助ビット線ＢＬ＿１〜ＢＬ＿４を選択する。
【００４１】
書き込み対象のメモリセルに“１”データを格納する場合は、図８（Ｃ１）と図８（Ｃ２）に示すように、該当するメモリセルが接続されたビット線ＢＬ１及びＷＢＬ３に電源電圧Ｖddを印加する。また、該当するメモリセルが接続された補助ビット線ＢＬ＿１及びＢＬ＿３を０[Ｖ]で維持する。
一方、書き込み対象メモリセルに“０”データを格納する場合は、図８（Ｄ１）及び図８（Ｄ２）に示すように、当該メモリセルに接続されたビット線ＢＬ２及びＢＬ４を０[Ｖ]で維持し、補助ビット線ＢＬ＿２及びＢＬ＿４に電源電圧Ｖddを印加する。
これらビット線電圧の制御とほぼ同じタイミングで、図８（Ｂ）に示すように、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１に示すメモリセル１は、その第１書き込みトランジスタＷＴ１にＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮ１に電源電圧Ｖddを設定するためには、図８（Ｂ）に示すように、選択された書き込みワード線ＷＷＬ２に、電源電圧Ｖddから閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮ１に電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図８（Ｅ）及び図８（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４及びコモンソース線ＣＳＬは０[Ｖ]で維持する。
【００４２】
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルのストレージノードＳＮ１に“０”または“１”のデータを任意に書き込むことが可能となる。このとき他の補助ストレージノードＳＮ２には、ストレージノードＳＮ１のデータを反転した“０”又は“１”データが書き込まれる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
【００４３】
３トランジスタ型のメモリセル１のデータ保持時に、メモリセルアレイ内の制御線（ビット線及びワード線）全てを０[Ｖ]にする。このとき、第１及び第２書き込みトランジスタＷＴ１,ＷＴ２がオフし、全てのメモリセル１のストレージノードＳＮ１,ＳＮ２が電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮ１に“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線及びワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮ１に“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線及びワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮ１に溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮ１のハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。これが、リフレッシュが必要な理由である。
【００４４】
図９は、図８に示す方法によって書き込まれたデータを読み出す動作を示す図である。図９（Ａ）は、メモリセルアレイの等価回路図であり、図９（Ｂ）〜図９（Ｆ）は、ワード線及びビット線対等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置されたビット線ＢＬ１〜ＢＬ４及び補助ビット線ＢＬ＿１〜ＢＬ＿４を選択する。この選択時に、以下の電圧設定を行う。
【００４５】
図９（Ｃ１）〜図９（Ｄ２）に示すように、時間Ｔ１にて、選択した全てのビット線ＢＬ１〜ＢＬ４及び補助ビット線ＢＬ＿１〜ＢＬ＿４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図９（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図９（Ｅ）及び図９（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
【００４６】
読み出し対象のメモリセルのストレージノードＳＮ１に“１”が格納されている場合、第１アンプトランジスタＡＴ１がオン可能な状態になっている。このため、図９（Ｃ１）の時間Ｔ２にて当該メモリセルの第１読み出しトランジスタＲＴ１がオンすると、図９（Ａ）に示すように、選択された補助ビット線ＢＬ＿１,ＢＬ＿３から読み出し電流Ｉｒ＿が流れ出す。読み出し電流Ｉｒ＿は、当該メモリセルの第１読み出しトランジスタＲＴ１と第１アンプトランジスタＡＴ１を介して、コモンソース線ＣＳＬに流れる。その結果、図９（Ｃ２）に示すように、選択された補助ビット線ＢＬ＿１,ＢＬ＿３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このときビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
また、このときストレージノードＳＮ１と反対の補助ストレージノードＳＮ２には“０”データが格納されている。このため、ビット線ＢＬ１,ＢＬ２の電位は変化しない（図９（Ｃ１））。
【００４７】
一方、読み出し対象メモリセルのストレージノードＳＮ１に“０”データが格納されている場合、第１アンプトランジスタＡＴ１がオン可能な状態にならないことから、読み出し電流Ｉｒ＿は流れず、図９（Ｄ２）に示すように、選択された補助ビット線ＢＬ＿２Ｒ,ＢＬ＿４はプリチャージレベルに保たれたままとなる。
また、このときストレージノードＳＮ１と反対の補助ストレージノードＳＮ２には“１”データが格納されている。このため、ビット線ＢＬ１,ＢＬ２から読み出し電流Ｉｒが流れ出し、その電位が低下する（図９（Ｄ１））。
なお、非選択のメモリセルは、図９（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、読み出しトランジスタＲＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
【００４８】
図９の時間Ｔ３にて、ビット線ＢＬ１〜ＢＬ４及び補助ビット線ＢＬ＿１〜ＢＬ＿４の各々に接続されているＳＡ１１（図２）を起動し、上記読み出し電流ＩｒとＩｒ＿が流れる、流れないに応じた電圧変化を増幅して、読み出し信号として外部に出力する。
【００４９】
このような読み出しワード線とビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
【００５０】
この読み出しでは、“１”データの読み出し時には、“１”データを書き込んだビット線ＢＬと対となっている補助ビット線ＢＬ＿から読み出し電流Ｉｒ＿を引き抜き、一方で、ビット線ＢＬの電位は変化しない。
逆に、“０”データの読み出し時には、“０”データを書き込んだビット線ＢＬと対となっている補助ビット線ＢＬ＿の電位は変化しないが、一方で、ビット線ＢＬから読み出し電流Ｉｒが引き抜かれ、その電位が低下する。
つまり、データを書き込み、そのデータの読み出しを行うと、そのデータと同じ電圧レベルのリフレッシュ電圧（再書き込み電圧）が、当該データを書き込んだビット線に設定される。
従って、前述した書き込み動作を再度行うと、リフレッシュが可能である。リフレッシュ動作は読み出し（リフレッシュ電圧設定）と書き込み（リフレッシュ）とを１サイクルとして定期的に繰り返される。
異なるデータを書き込むときは、図２の書き込みバッファ回路１３に新たなデータをセットし、リフレッシュ動作を停止してから、カラムスイッチ１２をオンしてビット線対に新たなデータをセットし、前述した書き込み動作を行う。そして、次に書き換え指令があるまで、上記リフレッシュ動作を定期的に繰り返す。
【００５１】
本実施形態によれば、前述した３トランジスタ型メモリセルの課題である読み出し高速化に関して、１つのメモリセルから相補データを出力することで、読み出しの高速化並びに安定化を図ることができる。
また、１つのメモリセルから相補データを出力可能なため、シングルエンド型のメモリセルと比較してリファレンス信号が不必要となるため、読み出し速度が向上する。また、ダミーセルや、プリチャージレベルにオフセットを持たせる方式では、メモリセル読み出し信号と、リファレンス信号に別相のノイズがのる可能性があるが、本発明メモリセルは、同相ノイズがのるため読み出しの安定性が向上する。
さらに読み出し時にリフレッシュ電圧の設定が可能であるため、ビット反転動作が不要であり、その点でも読み出し速度が向上する。
【図面の簡単な説明】
【００５２】
【図１】実施形態のメモリセルの等価回路である。
【図２】実施形態のメモリセルアレイと周辺回路の要部を示す図である。
【図３】ゲート電極までのレイアウト図である。
【図４】１ＭＴまでのレイアウト図である。
【図５】２ＭＴまでのレイアウト図である。
【図６】３ＭＴまでのレイアウト図である。
【図７】４ＭＴ形成後のレイアウト図である。
【図８】（Ａ）は書き込みセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は書き込み動作のタイミングチャートである。
【図９】（Ａ）は読み出しセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は読み出し動作のタイミングチャートである。
【図１０】３トランジスタ型のゲインセルの等価回路図である。
【図１１】（Ａ）は３トランジスタ型の書き込みセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は書き込み動作のタイミングチャートである。
【図１２】“１”データのリークパスを示すメモリセルの等価回路図である。
【図１３】“１”データのリークによる経時変化の計算例を示すグラフである。
【図１４】（Ａ）は３トランジスタ型の読み出しセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は読み出し動作のタイミングチャートである。
【図１５】特許文献１に記載された方式を説明するための回路図である。
【図１６】特許文献２に記載された方式を説明するための回路図である。
【符号の説明】
【００５３】
１…メモリセル、１Ａ…主セル部、１Ｂ…補助セル部、１０…メモリセルアレイ、１１…ＳＡ、１２…カラムスイッチ、１３…書き込みバッファ回路、１４…書き込みバッファ回路、ＷＴ１…第１書き込みトランジスタ、ＷＴ２…第２書き込みトランジスタ、ＲＴ１…第１読み出しトランジスタ、ＲＴ２…第２読み出しトランジスタ、ＡＴ１…第１アンプトランジスタ、ＡＴ２…第２アンプトランジスタ、ＳＮ１…ストレージノード、ＳＮ２…補助ストレージノード、ＢＬ…ビット線、ＢＬ＿…補助ビット線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＣＳＬ…コモンソース線、Ｉｒ,Ｉｒ＿…読み出し電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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