(57)【要約】【課題】  消去ベリファイを高速に実行する不揮発性半導体記憶装置を提供する。【解決手段】  制御部２は、メモリセルＭ１およびＭ２の制御ゲートへ消去しきい電圧を与え、ハイレベルのゲート信号５を与えて、トランジスタＴＲ５に反転層を形成する。そして、制御部２は、メモリセルＭ１のドレイン側をプリチャージする。プリチャージ完了後、制御部２は、メモリセルＭ２のソース側へ基準電圧ＶＳＳを印加する。メモリセルＭ１およびＭ２のいずれもが消去状態になっていれば、プリチャージされた電荷は、ソース側に移動してディスチャージされ、センスアンプ８．１は、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。制御部２は、センスアンプ８．１がローレベルの電圧を検出すれば、メモリセルＭ１およびＭ２のいずれもが消去状態になっていると判断する。【選択図】        図６
2007012113.tif 000002
【特許請求の範囲】
【請求項１】
制御部と、
記憶値に応じて導通に必要な制御ゲートのしきい電圧が変化する複数のメモリセルと、
プリチャージ電圧を与える第１の電圧供給部と、
基準電圧を与える第２の電圧供給部と、
消去状態のしきい電圧を与える第３の電圧供給部と、
電圧を検出するセンスアンプとを備え、
前記複数のメモリセルは、一連に接続されたメモリセル群を構成し、
前記制御部は、
前記複数のメモリセルに対する消去が実行されると、前記第１の電圧供給部から前記メモリセル群の一端へプリチャージ電圧を与えてプリチャージを行ない、かつ、前記第３の電圧供給部から前記メモリセル群を構成するそれぞれの前記メモリセルの制御ゲートへ前記消去状態のしきい電圧を与え、さらに、
前記第２の電圧供給部から前記メモリセル群の他端へ前記基準電圧を与えた場合において、前記センスアンプにより前記メモリセル群の一端における電圧を検出し、その検出電圧に基づいて前記メモリセル群を構成する前記メモリセルに対する消去が完了したか否かを検証する、不揮発性半導体記憶装置。
【請求項２】
前記メモリセル群は、メモリセルの一端と他のメモリセルの他端とが直列接続されて構成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
交互に配列された複数の第１および第２の配線と、
前記複数のメモリセルの制御ゲートと接続されるワード線とをさらに備え、
前記複数のメモリセルは、前記第１および第２の配線間にそれぞれ２つずつ配置され、
前記第１および第２の配線間に配置される２つのメモリセルは、それぞれ前記メモリセル群を構成し、
前記メモリセル群の各々は、その一端が前記第１の配線と接続され、その他端が前記第２の配線と接続され、
前記第１の電圧供給部は、前記複数の第１の配線を介して、それぞれの前記メモリセル群の一端へプリチャージ電圧を与え、
前記第２の電圧供給部は、前記複数の第２の配線を介して、それぞれの前記メモリセル群の他端へ基準電圧を与え、
前記第３の電圧供給部は、前記ワード線を介してそれぞれ前記複数のメモリセルの制御ゲートへ前記消去状態のしきい電圧を与える、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
配列された複数の配線と、
前記複数のメモリセルの制御ゲートと接続されるワード線とをさらに備え、
前記複数のメモリセルは、配線間にそれぞれ２つずつ配置され、かつ、全体として１または２以上の前記メモリセル群を構成し、
前記メモリセル群の各々は、その一端が第１の配線と接続され、その他端が第２の配線と接続され、
前記第１の電圧供給部は、前記第１の配線を介して、前記メモリセル群の一端へプリチャージ電圧を与え、
前記第２の電圧供給部は、前記第２の配線を介して、前記メモリセル群の他端へ基準電圧を与え、
前記第３の電圧供給部は、前記ワード線を介してそれぞれ前記複数のメモリセルの制御ゲートへ前記消去状態のしきい電圧を与える、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルのうち隣接する２つのメモリセルは、反転層または拡散層を介して接続される、請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルの制御ゲートとそれぞれ対応付けて接続される複数のワード線をさらに備え、
前記第３の電圧供給部は、前記複数のワード線を介して前記複数のメモリセルの制御ゲートの全てへ前記消去状態のしきい電圧を与える、請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
制御部と、
記憶値に応じて導通に必要な制御ゲートのしきい電圧が変化するメモリセルと、
プリチャージ電圧を与える第１の電圧供給部と、
基準電圧を与える第２の電圧供給部と、
消去状態のしきい電圧を与える第３の電圧供給部と、
電圧を検出するセンスアンプとを備え、
前記制御部は、
前記メモリセルに対する消去が実行されると、前記第１の電圧供給部から前記メモリセルの一端へプリチャージ電圧を与えてプリチャージを行ない、かつ、前記第３の電圧供給部から前記メモリセルの制御ゲートへ前記消去状態のしきい電圧を与え、さらに、
前記第２の電圧供給部から前記メモリセルの他端へ前記基準電圧を与えた場合において、前記センスアンプにより前記メモリセルの一端における電圧を検出し、その検出電圧に基づいて前記メモリセルに対する消去が完了したか否かを検証する、不揮発性半導体記憶装置。
【請求項８】
前記メモリセルは、２ビット以上の多値を記憶する、請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
メモリセルと、前記メモリセルの制御ゲートと接続されるワード線と、前記メモリセルの一端と接続される第１の配線と、前記メモリセルの他端と接続される第２の配線とを含む不揮発性半導体装置において、
前記メモリセルの制御ゲートへ所定のしきい電圧を与えるステップと、
前記メモリセルの一端へプリチャージ電圧を与えてプリチャージするステップと、
前記メモリセルの他端へ基準電圧を与えるステップと、
前記プリチャージされた前記メモリセルの電圧を検出し、その時間的な電圧変化に基づいて電流リーク量の大小を判定するステップとからなる、不揮発性半導体装置の良否判別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書換えが可能な不揮発性半導体記憶装置に関し、特にデータ消去後の消去ベリファイに特徴を有する不揮発性半導体記憶装置に関するものである。また、この発明は、不揮発性半導体装置の良否判別方法に関し、特に電流リーク量の大小を判定する不揮発性半導体装置の良否判別方法に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Personal Digital Assistance）、デジタルカメラおよび携帯用音楽プレイヤーなどの多くの小型電子機器における記憶媒体として、不揮発性半導体記憶装置が広く利用されている。代表的な不揮発性半導体記憶装置として、ＭＯＳトランジスタに絶縁膜を介して、浮遊ゲート（フローティングゲート）を配置したメモリセルからなるものが知られている。
【０００３】
このようなメモリセルでは、書込み動作および消去動作は、ドレイン、ソースおよび制御ゲートへ印加する電圧を制御して、浮遊ゲートに蓄えられる電荷量を変化させることにより実現される。一方、読出し動作は、浮遊ゲートに蓄えられる電荷量に応じてしきい電圧が変化するため、制御ゲートへ所定の電圧を加えた場合において、ドレイン−ソース間を流れるセル電流をセンスアンプで検出することにより実現される。
【０００４】
ところで、浮遊ゲートに蓄えられる電荷量は、メモリセルのしきい電圧を決定する重要な要素であるが、実際に浮遊ゲートに蓄えられている電荷量を直接測定することはできない。さらに、印加電圧の変動や周囲の温度変化などにより、同一の印加時間であっても、浮遊ゲートに蓄えられる電荷量は変化する。そこで、書込み動作または消去動作の直後において、それぞれ書込み検証（以下、書込みベリファイとも称す）または消去検証（以下、消去ベリファイとも称す）を行ない、その書込み動作または消去動作が正常に完了したこと検証することが一般的である。
【０００５】
特許文献１には、ＮＡＮＤストリング中の全メモリセルに対して消去バイアスを印加した後に消去ベリファイを行なう場合において、ソース線に逆方向電圧を印加することで、読出しベリファイの場合と同じセル電流の判定値を用いるＮＡＮＤ型の不揮発性半導体記憶装置が開示されている。
【０００６】
また、特許文献２には、ビット線と共にプリチャージされる予備負荷容量回路を設けることで、ビット線の負荷が小さい場合に生じる消去ベリファイの信頼性および読出しマージンの低下を抑制するＮＡＮＤ型の不揮発性半導体記憶装置が開示されている。
【０００７】
ところで、書込み動作では、各メモリセルに対してそれぞれ独立した値を書込むが、消去動作では、各メモリセルに同一の値を書込む。すなわち、消去動作では、対象となるメモリセルに対して一斉に消去バイアスが印加される。そのため、消去動作は、書込み動作および読出し動作を行なうメモリセルの単位（以下、ページ単位と称す）ではなく、複数のページ単位からなるブロック単位で実行される。
【特許文献１】特開２０００−２６８５８５号公報
【特許文献２】特開平１０−１８８５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の特許文献１に示されるように、消去ベリファイを読出しベリファイと同様の処理で実行しようとすると、ソース線に逆方向電圧を印加するための周辺回路が必要となる。これは、消去ベリファイが所定の電圧を印加した場合に生じるセル電流を検出することにより行なわれるためである。すなわち、メモリセルの状態を検証するには、セル電流の検出が必要であるため、セル電流の検出手段に多くの改良が加えられてきた。また、特許文献２は、予備負荷容量回路を設けることでセル電流の放電経路の改善を図ったものである。
【０００９】
しかしながら、特許文献１および２に開示される不揮発性半導体記憶装置では、周辺回路が付加されるため、全体の回路構成が複雑化するという問題点があった。
【００１０】
また、共通の電源線に複数のメモリセルの制御ゲートが接続される不揮発性半導体装置では、共通の電源線を介して一括して消去バイアスを印加することによりブロック単位で消去が行なわれる。一方、消去ベリファイは、データ読出しと同様に、ページ単位で行なわれるため、消去動作全体に要する時間が増大するという問題があった。
【００１１】
さらに、不揮発性半導体記憶装置を構成するメモリセルやビット線などに微小なリーク電流が生じると、不揮発性半導体記憶装置の動作に不具合を生じることがある。そのため、製造工程などにおいてリーク電流を測定し、良否を判定する必要がある。しかしながら、このような微小リーク電流をセンスアンプで検出しようとすると、高精度のセンスアンプを用いる必要があり、技術的に実現することは困難であった。
【００１２】
そこで、この発明は、かかる問題を解決するためになされたものであり、この発明の第１の目的は、消去ベリファイを高速に実行する不揮発性半導体記憶装置を提供することである。また、この発明の第２の目的は、簡素化された回路構成により消去ベリファイを実行する不揮発性半導体記憶装置を提供することである。さらに、この発明の第３の目的は、電流リーク量に基づいて良否を判別する不揮発性半導体記憶装置の良否判別方法を提供することである。
【課題を解決するための手段】
【００１３】
第１の発明によれば、制御部と、記憶値に応じて導通に必要な制御ゲートのしきい電圧が変化する複数のメモリセルと、プリチャージ電圧を与える第１の電圧供給部と、基準電圧を与える第２の電圧供給部と、消去状態のしきい電圧を与える第３の電圧供給部と、電圧を検出するセンスアンプとを備える不揮発性半導体記憶装置である。そして、複数のメモリセルは、一連に接続されたメモリセル群を構成し、制御部は、複数のメモリセルに対する消去が実行されると、第１の電圧供給部からメモリセル群の一端へプリチャージ電圧を与えてプリチャージを行ない、かつ、第３の電圧供給部からメモリセル群を構成するそれぞれのメモリセルの制御ゲートへ消去状態のしきい電圧を与え、さらに、第２の電圧供給部からメモリセル群の他端へ基準電圧を与えた場合において、センスアンプによりメモリセル群の一端における電圧を検出し、その検出電圧に基づいてメモリセル群を構成するメモリセルに対する消去が完了したか否かを検証する。
【００１４】
また、第２の発明によれば、制御部と、記憶値に応じて導通に必要な制御ゲートのしきい電圧が変化するメモリセルと、プリチャージ電圧を与える第１の電圧供給部と、基準電圧を与える第２の電圧供給部と、消去状態のしきい電圧を与える第３の電圧供給部と、電圧を検出するセンスアンプとを備える不揮発性半導体記憶装置である。そして、制御部は、メモリセルに対する消去が実行されると、第１の電圧供給部からメモリセルの一端へプリチャージ電圧を与えてプリチャージを行ない、かつ、第３の電圧供給部からメモリセルの制御ゲートへ消去状態のしきい電圧を与え、さらに、第２の電圧供給部からメモリセルの他端へ基準電圧を与えた場合において、センスアンプによりメモリセルの一端における電圧を検出し、その検出電圧に基づいてメモリセルに対する消去が完了したか否かを検証する。
【００１５】
また、第３の発明によれば、メモリセルと、メモリセルの制御ゲートと接続されるワード線と、メモリセルの一端と接続される第１の配線と、メモリセルの他端と接続される第２の配線とを含む不揮発性半導体装置において、メモリセルの制御ゲートへ所定のしきい電圧を与えるステップと、メモリセルの一端へプリチャージ電圧を与えてプリチャージするステップと、メモリセルの他端へ基準電圧を与えるステップと、プリチャージされたメモリセルの電圧を検出し、その時間的な電圧変化に基づいて電流リーク量の大小を判定するステップとからなる、不揮発性半導体装置の良否判別方法である。
【発明の効果】
【００１６】
この第１の発明によれば、複数のメモリセルが一連に接続されたメモリセル群の一端へプリチャージを行ない、かつ、当該メモリセル群を構成するそれぞれのメモリセルの制御ゲートへ消去しきい電圧を与え、メモリセル群を一括して消去状態であるか否かを検証する。よって、１つのメモリセル毎に検証する場合に比較して、消去ベリファイを高速に実行する不揮発性半導体記憶装置を実現できる。
【００１７】
また、この第２の発明によれば、メモリセルが消去状態であるか否かに応じて、プリチャージされたメモリセルの一端における電圧がプリチャージ電圧または基準電圧となる。よって、センスアンプによりメモリセルを流れるセル電流を測定する必要がなく、プリチャージ電圧または基準電圧のいずれであるかを検出できればよいので、簡素化された回路構成により消去ベリファイを実行する不揮発性半導体記憶装置を実現できる。
【００１８】
また、この第３の発明によれば、メモリセルに加えてメモリセルに接続されるビット線または／およびワード線に対してプリチャージ電圧が与えられるので、いずれかの部位において生じる電流リークがあればメモリセルの電圧は低下する。よって、その時間的な電圧変化を検出することにより、電流リーク量に基づいて良否を判別する不揮発性半導体記憶装置の良否判別方法を実現できる。
【発明を実施するための最良の形態】
【００１９】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００２０】
［実施の形態１］
図１は、実施の形態１に従う不揮発性半導体記憶装置１の概略構成図である。
【００２１】
図１を参照して、不揮発性半導体記憶装置１は、メモリセルアレイ１０１と、選択回路４と、電圧発生部６と、センスアンプ部８と、制御部２とからなる。
【００２２】
メモリセルアレイ１０１は、１または２以上のメモリセルから構成され、選択回路４により選択されたメモリセルに対して、電圧発生部６から所定の電圧が印加され、データ値の書込み（プログラム）、読出しおよび消去が行われる。
【００２３】
選択回路４は、制御部２からの選択指令を受けてゲート信号を発生し、メモリセルアレイ１０１に含まれるトランジスタなどのスイッチ素子を駆動して、各メモリセルに連結される回路を接続または遮断する。
【００２４】
電圧発生部６は、制御部２からの電圧指令を受けて、メモリセルに対するデータ値の書込み、読出しおよび消去を行うために必要な電圧を発生する。
【００２５】
センスアンプ部８は、メモリセルアレイ１０１を構成する各メモリセルの電圧レベルを検出し、その検出結果を制御部２へ出力する。
【００２６】
制御部２は、外部からメモリセルの消去指令を受けると、選択回路４および電圧発生部６へ指令を与えてメモリセルの消去を行なう。そして、制御部２は、選択回路４および電圧発生部６へ指令を与えて消去ベリファイ動作を行ない、センスアンプ部８から受けた検出結果に基づいて消去状態を検証する。
【００２７】
図２は、実施の形態１に従うメモリセルアレイ１０１の概略構成図である。
図２を参照して、メモリセルアレイ１０１は、グローバルビット線ＧＢＬ１，ＧＢＬ２と、ローカルビット線ＬＢＬ１，ＬＢＬ２と、ワード線ＷＬと、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６と、メモリセルＭ１，Ｍ２とからなる。
【００２８】
グローバルビット線ＧＢＬ１，ＧＢＬ２は、同一方向に配列され、それぞれセンスアンプ８．１，８．２と接続される。さらに、グローバルビット線ＧＢＬ１，ＧＢＬ２は、それぞれトランジスタＴＲ１，ＴＲ２を介して、ローカルビット線ＬＢＬ１，ＬＢＬ２と連結される。
【００２９】
ローカルビット線ＬＢＬ１，ＬＢＬ２は、それぞれメモリセルＭ１，Ｍ２の一端と接続される。
【００３０】
ワード線ＷＬは、メモリセルＭ１およびＭ２の制御ゲートと接続され、電圧発生部６（図示しない）からそれぞれの制御ゲートへ所定の電圧を印加する。
【００３１】
トランジスタＴＲ１，ＴＲ２は、選択回路４（図示しない）からゲート信号１を受けて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１、および、グローバルビット線ＧＢＬ２とローカルビット線ＬＢＬ２とを接続または遮断する。
【００３２】
トランジスタＴＲ３，ＴＲ４は、それぞれ選択回路４（図示しない）からゲート信号３，ゲート信号４を受けると、電圧発生部６（図示しない）から受けたプリチャージ電圧ＶＰＣをグローバルビット線ＧＢＬ１，ＧＢＬ２へ印加する。
【００３３】
メモリセルＭ１およびＭ２は、トランジスタＴＲ５を介して、ローカルビット線ＬＢＬ１とローカルビット線ＬＢＬ２との間に直列に連結される。
【００３４】
トランジスタＴＲ５は、メモリセルＭ１とメモリセルＭ２との間に介挿され、さらに、その基板層がトランジスタＴＲ６を介して、基準電圧（グランドレベル）ＶＳＳと連結される。
【００３５】
トランジスタＴＲ６は、選択回路４（図示しない）からゲート信号６を受けて、トランジスタＴＲ５の基板層と基準電圧ＶＳＳとを接続または遮断する。
【００３６】
図３は、メモリセルにおける記憶値としきい電圧との関係を示す図である。
図３を参照して、メモリセルは、浮遊ゲートに蓄積される電荷量に応じて、活性化するために必要な制御ゲート電圧が変化する。メモリセルは、この制御ゲート電圧のしきい電圧の変化に基づいて、記憶したデータ値が読出される。すなわち、制御ゲートへ所定のしきい値レベルの電圧を印加した場合において、メモリセルが活性化するか否かに応じて、記憶されているデータ値が判断される。そして、浮遊ゲートに何らの電荷も蓄積されていない消去状態には「１」が割当てられ、浮遊ゲートに電荷が蓄積されているプログラム状態には「０」が割当てられる。そこで、メモリセルが消去されたか否かを判断するためには、制御ゲートへ消去しきい電圧を印加して、メモリセルが活性化するか否かにより判断する。
【００３７】
再度、図２を参照して、メモリセルＭ１およびＭ２を消去する場合には、制御部２は、ワード線ＷＬを介してメモリセルＭ１およびＭ２の制御ゲートへ負電圧を印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く。
【００３８】
また、この浮遊ゲートに蓄積されている電荷を引き抜く別の方法として、制御部２がワード線ＷＬを介してメモリセルＭ１およびＭ２の制御ゲートへ基準電圧ＶＳＳを印加するとともに、メモリセルＭ１およびＭ２のソース側へ正電圧を印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く方法もある。
【００３９】
以下では、このようなメモリセルを消去するために印加する制御ゲートへの負電圧、または制御ゲートへの基準電圧ＶＳＳおよびソース側への印加電圧を消去バイアスとも称す。
【００４０】
メモリセルＭ１およびＭ２に対する消去を行なった後、制御部２は、消去ベリファイを行ない消去が正常に完了したか否かを検証する。もし消去が不十分である場合には、制御部２は、再度消去バイアスを印加する。
【００４１】
消去ベリファイを行なう場合には、制御部２は、まず、メモリセルＭ１の制御ゲートへ消去しきい電圧を印加する。そして、制御部２は、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１を介して、メモリセルＭ１のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【００４２】
メモリセルＭ１に対するプリチャージが完了すると、制御部２は、ハイレベルのゲート信号５を与えることによりトランジスタＴＲ５に反転層を形成し、この形成された反転層およびトランジスタＴＲ６を介して、メモリセルＭ１のソース側へ基準電圧ＶＳＳを印加する。
【００４３】
このとき、メモリセルＭ１が消去状態になっていれば、ワード線ＷＬを介して印加された消去しきい電圧によりメモリセルＭ１が活性化して、ドレイン側にプリチャージされた電荷は、ソース側に移動し、トランジスタＴＲ５に形成された反転層を介してディスチャージされる。そのため、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１を介して、メモリセルＭ１のドレイン側に接続されたセンスアンプ８．１は、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。
【００４４】
一方、メモリセルＭ１が消去状態になっていなければ、ワード線ＷＬを介して印加された消去しきい電圧により活性化することはなく、プリチャージされた電荷は、ドレイン側に存在し続ける。そのため、センスアンプ８．１は、プリチャージ電圧ＶＰＣにほぼ等しいハイレベルの電圧を検出する。
【００４５】
したがって、制御部２は、センスアンプ８．１がローレベルの電圧を検出すれば、メモリセルＭ１が消去状態になっていると判断し、センスアンプ８．１がハイレベルの電圧を検出すれば、メモリセルＭ１に対する消去が不十分であると判断する。
【００４６】
メモリセルＭ１に対する消去ベリファイが完了すると、制御部２は、メモリセルＭ２の制御ゲートへ消去しきい電圧を印加する。そして、制御部２は、グローバルビット線ＧＢＬ２およびローカルビット線ＬＢＬ２を介して、メモリセルＭ２のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【００４７】
メモリセルＭ２に対するプリチャージが完了すると、制御部２は、トランジスタＴＲ５に形成された反転層およびトランジスタＴＲ６を介して、メモリセルＭ２のソース側へ基準電圧ＶＳＳを印加する。以下同様にして、制御部２は、センスアンプ８．２が検出した電圧レベルに基づいて、メモリセルＭ２が消去状態になっている否かを判断する。
【００４８】
上述のような消去ベリファイが終了すると、制御部２は、メモリセルＭ１およびＭ２に対する消去を完了する。
【００４９】
図４は、消去ベリファイにおける各部のタイムチャートである。
図２および図４を参照して、制御部２は、ワード線ＷＬを消去しきい電圧に上げる。また、制御部２は、ゲート信号５をハイレベルに上げて、トランジスタＴＲ５に反転層を形成する。そして、制御部２は、トランジスタＴＲ３へプリチャージ電圧ＶＰＣを与えた後、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続する。さらに、制御部２は、ゲート信号３をハイレベルに上げてトランジスタＴＲ３を活性化し、メモリセルＭ１のドレイン側をプリチャージする。プリチャージが完了して、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧が飽和すると、制御部２は、ゲート信号３をローレベルに下げ、プリチャージ電圧ＶＰＣの印加を終了する。このようにして、制御部２は、メモリセルＭ１のドレイン側に対するプリチャージを行なう（ドレインプリチャージ期間）。
【００５０】
ドレインプリチャージ期間が終了すると、制御部２は、ゲート信号６をハイレベルに上げて、メモリセルＭ１のソース側へ基準電圧ＶＳＳを印加する。すると、メモリセルＭ１が消去状態であれば、プリチャージされた電荷がディスチャージされ、それに伴いグローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧が低下する。また、メモリセルＭ１が消去状態でなければ、プリチャージされた電荷はディスチャージされず、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧はプリチャージ時のまま維持される。このようにして、制御部２は、メモリセルＭ１に対するディスチャージを行なう（メモリディスチャージ期間）。
【００５１】
メモリディスチャージ期間が終了すると、制御部２は、センスアンプ８．１を活性化し、メモリセルＭ１のドレイン側と接続されるグローバルビット線ＧＢＬ１の電圧を検出する（センスアンプ活性期間）。
【００５２】
センスアンプ活性期間が終了すると、制御部２は、ワード線ＷＬを基準電圧ＶＳＳに下げる。そして、制御部２は、ゲート信号５をローレベルに下げて、トランジスタＴＲ５の反転層を消滅させる。さらに、制御部２は、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続し、かつ、ゲート信号３をハイレベルに上げて、グローバルビット線ＧＢＬ１へ基準電圧ＶＳＳを印加する。すると、メモリセルＭ１のドレイン側に残留している電荷は、ローカルビット線ＬＢＬ１、グローバルビット線ＧＢＬ１およびトランジスタＴＲ３を介して、ディスチャージされる。このようにして、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行ない、初期状態に戻す（ドレインディスチャージ期間）。
【００５３】
制御部２は、メモリセルＭ２に対しても同様の処理を実行するので、詳細な説明は繰返さない。
【００５４】
図５は、消去動作にかかる処理を示すフローチャートである。
図５を参照して、制御部２は、外部から消去指令を受けると、メモリセルＭ１およびＭ２に対して、消去バイアスを印加する（ステップＳ１００）。消去バイアス印加後、制御部２は、メモリセルＭ１のドレイン側に対するプリチャージを行なう（ステップＳ１０２）。そして、制御部２は、メモリセルＭ１のソース側に対するディスチャージを行なう（ステップＳ１０４）。さらに、制御部２は、メモリセルＭ１のドレイン側の電圧を検出する（ステップＳ１０６）。その後、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行なう（ステップＳ１０８）。
【００５５】
そして、制御部２は、メモリセルＭ１のドレイン側の電圧がローレベルであるか否かを判断する（ステップＳ１１０）。メモリセルＭ１のドレイン側の電圧がローレベルでない場合（ステップＳ１１０においてＮＯの場合）には、制御部２は、再度、消去バイアスを印加する（ステップＳ１００）。以下、制御部２は、メモリセルＭ１のドレイン側の電圧がローレベルとなるまでステップＳ１０２，Ｓ１０４，Ｓ１０６，Ｓ１０８を繰返す。
【００５６】
メモリセルＭ１のドレイン側の電圧がローレベルである場合（ステップＳ１１０においてＹＥＳの場合）には、制御部２は、メモリセルＭ２のドレイン側に対するプリチャージを行なう（ステップＳ１１２）。そして、制御部２は、メモリセルＭ２のソース側に対するディスチャージを行なう（ステップＳ１１４）。さらに、制御部２は、メモリセルＭ２のドレイン側の電圧を検出する（ステップＳ１１６）。その後、制御部２は、メモリセルＭ２のドレイン側に対するディスチャージを行なう（ステップＳ１１８）。
【００５７】
そして、制御部２は、メモリセルＭ２のドレイン側の電圧がローレベルであるか否かを判断する（ステップＳ１２０）。メモリセルＭ２のドレイン側の電圧がローレベルでない場合（ステップＳ１２０においてＮＯの場合）には、制御部２は、再度、消去バイアスを印加する（ステップＳ１００）。以下、制御部２は、メモリセルＭ２のドレイン側の電圧がローレベルとなるまでステップＳ１０２，Ｓ１０４，Ｓ１０６，Ｓ１０８，Ｓ１１０，Ｓ１１２，Ｓ１１４，Ｓ１１６，Ｓ１１８を繰返す。
【００５８】
メモリセルＭ２のドレイン側の電圧がローレベルである場合（ステップＳ１２０においてＹＥＳの場合）には、制御部２は、処理を終了する。
【００５９】
なお、実施の形態１においては、電圧発生部６および選択回路４が「第１の電圧供給部」、「第２の電圧供給部」および「第３の電圧供給部」を構成する。
【００６０】
この発明の実施の形態１によれば、消去が実行されたメモリセルのドレイン側に対するプリチャージが行なわれ、かつ、メモリセルの制御ゲートへ消去しきい電圧が与えられた後、メモリセルのソース側へ基準電圧を与えた場合において、メモリセルのドレイン側の電圧がプリチャージ電圧のまま維持されるか、または基準電圧に低下するかに応じて、メモリセルが消去状態であるか否かを検証する。よって、メモリセルのドレイン側の電圧を検出するセンスアンプは、メモリセルを流れるセル電流などを測定する必要はなく、プリチャージ電圧または基準電圧のいずれであるかを検出できればよいので、簡素化された回路構成により消去ベリファイを実現できる。
【００６１】
［実施の形態２］
上述の実施の形態１においては、１つのメモリセル毎にそれぞれ消去ベリファイを行う場合について説明した。一方、実施の形態２においては、２つのメモリセルに対して一括して消去ベリファイを行う場合について説明する。
【００６２】
実施の形態２に従う不揮発性半導体記憶装置は、図１に示す実施の形態１に従う不揮発性半導体記憶装置１において、メモリセルアレイ１０１をメモリセルアレイ１０２に代えたものである。
【００６３】
図６は、実施の形態２に従うメモリセルアレイ１０２の概略構成図である。
図６を参照して、メモリセルアレイ１０２は、図２に示すメモリセルアレイ１０１において、センスアンプ８．２およびゲート信号６を省略したものである。そして、メモリセルＭ１とメモリセルＭ２とは、「メモリセル群」を構成する。その他については、メモリセルアレイ１０１と同様であるので、詳細な説明は繰返さない。
【００６４】
実施の形態１と同様に、制御部２は、メモリセルＭ１およびＭ２に対して消去バイアスを印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く。その後、制御部２は、以下のように消去ベリファイを実行する。
【００６５】
制御部２は、まず、メモリセルＭ１およびＭ２の制御ゲートへ消去しきい電圧を印加する。そして、制御部２は、ハイレベルのゲート信号５をトランジスタＴＲ５へ与えて、トランジスタＴＲ５に反転層を形成する。さらに、制御部２は、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１を介して、メモリセルＭ１のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【００６６】
メモリセルＭ１に対するプリチャージが完了すると、制御部２は、ローカルビット線ＬＢＬ２およびグローバルビット線ＧＢＬ２を介して、メモリセルＭ２のソース側へ基準電圧ＶＳＳを印加する。
【００６７】
このとき、メモリセルＭ１およびＭ２のいずれもが消去状態になっていれば、ワード線ＷＬを介して印加された消去しきい電圧によりメモリセルＭ１およびＭ２が活性化して、メモリセルＭ１のドレイン側にプリチャージされた電荷は、トランジスタＴＲ５を介してメモリセルＭ２のソース側に移動し、さらに、ローカルビット線ＬＢＬ２およびグローバルビット線ＧＢＬ２を介して、ディスチャージされる。そのため、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１を介して、メモリセルＭ１のドレイン側に接続されたセンスアンプ８．１は、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。
【００６８】
一方、メモリセルＭ１またはＭ２の少なくとも一方が消去状態になっていなければ、ワード線ＷＬを介して印加された消去しきい電圧により活性化することはなく、プリチャージされた電荷は、メモリセルＭ１のドレイン側に存在し続ける。そのため、センスアンプ８．１は、プリチャージ電圧ＶＰＣにほぼ等しいハイレベルの電圧を検出する。
【００６９】
したがって、制御部２は、センスアンプ８．１がローレベルの電圧を検出すれば、メモリセルＭ１およびＭ２のいずれもが消去状態になっていると判断し、センスアンプ８．１がハイレベルの電圧を検出すれば、メモリセルＭ１またはＭ２に対する消去が不十分であると判断する。
【００７０】
すなわち、制御部２は、メモリセルＭ１およびＭ２をあたかも１つのメモリセルとみなして消去ベリファイを行なう。そのため、実施の形態１における消去ベリファイに比較して、１回の消去ベリファイ処理により検証できるメモリセルは２倍となる。
【００７１】
図７は、消去ベリファイにおける各部のタイムチャートである。
図６および図７を参照して、制御部２は、ワード線ＷＬを消去しきい電圧に上げる。また、制御部２は、ゲート信号５をハイレベルに上げて、トランジスタＴＲ５に反転層を形成する。そして、制御部２は、トランジスタＴＲ３へプリチャージ電圧ＶＰＣを与えた後、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続し、かつ、グローバルビット線ＧＢＬ２とローカルビット線ＬＢＬ２とを接続する。さらに、制御部２は、ゲート信号３をハイレベルに上げてトランジスタＴＲ３を活性化し、メモリセルＭ１のドレイン側をプリチャージする。プリチャージが完了して、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧が飽和すると、制御部２は、ゲート信号３をローレベルに下げ、プリチャージ電圧ＶＰＣの印加を終了する。このようにして、制御部２は、メモリセルＭ１のドレイン側に対するプリチャージを行なう（ドレインプリチャージ期間）。
【００７２】
ドレインプリチャージ期間が終了すると、制御部２は、ゲート信号４をハイレベルに上げてトランジスタＴＲ４を活性化し、グローバルビット線ＧＢＬ２およびローカルビット線ＬＢＬ２を介して、メモリセルＭ２のソース側へ基準電圧ＶＳＳを印加する。すると、メモリセルＭ１およびＭ２のいずれもが消去状態であれば、プリチャージされた電荷がディスチャージされ、それに伴いグローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧が低下する。また、メモリセルＭ１またはＭ２の少なくとも一方が消去状態でなければ、プリチャージされた電荷はディスチャージされず、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１の電圧はプリチャージ時のまま維持される。このようにして、制御部２は、メモリセルＭ１およびＭ２に対するディスチャージを行なう（メモリディスチャージ期間）。
【００７３】
メモリディスチャージ期間が終了すると、制御部２は、センスアンプ８．１を活性化し、メモリセルＭ１のドレイン側と接続されるグローバルビット線ＧＢＬ１の電圧を検出する（センスアンプ活性期間）。
【００７４】
センスアンプ活性期間が終了すると、制御部２は、ワード線ＷＬを基準電圧ＶＳＳに下げる。そして、制御部２は、ゲート信号５をローレベルに下げて、トランジスタＴＲ５の反転層を消滅させる。さらに、制御部２は、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続し、かつ、ゲート信号３をハイレベルに上げて、グローバルビット線ＧＢＬ１へ基準電圧ＶＳＳを印加する。すると、メモリセルＭ１のドレイン側に残留している電荷は、ローカルビット線ＬＢＬ１、グローバルビット線ＧＢＬ１およびトランジスタＴＲ３を介して、ディスチャージされる。このようにして、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行ない、初期状態に戻す（ドレインディスチャージ期間）。
【００７５】
図８は、消去動作にかかる処理を示すフローチャートである。
図８を参照して、制御部２は、外部から消去指令を受けると、メモリセルＭ１およびＭ２に対して、消去バイアスを印加する（ステップＳ２００）。消去バイアス印加後、制御部２は、メモリセルＭ１のドレイン側に対するプリチャージを行なう（ステップＳ２０２）。そして、制御部２は、メモリセルＭ２のソース側に対するディスチャージを行なう（ステップＳ２０４）。さらに、制御部２は、メモリセルＭ１のドレイン側の電圧を検出する（ステップＳ２０６）。その後、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行なう（ステップＳ２０８）。
【００７６】
そして、制御部２は、メモリセルＭ２のドレイン側の電圧がローレベルであるか否かを判断する（ステップＳ２１０）。メモリセルＭ１のドレイン側の電圧がローレベルでない場合（ステップＳ２１０においてＮＯの場合）には、制御部２は、メモリセルＭ１およびＭ２に対して、再度消去バイアスを印加する（ステップＳ２００）。以下、制御部２は、メモリセルＭ１のドレイン側の電圧がローレベルとなるまでステップＳ２０２，Ｓ２０４，Ｓ２０６，Ｓ２０８を繰返す。
【００７７】
メモリセルＭ１のドレイン側の電圧がローレベルである場合（ステップＳ２１０においてＹＥＳの場合）には、制御部２は、処理を終了する。
【００７８】
なお、実施の形態２においては、電圧発生部６および選択回路４が「第１の電圧供給部」、「第２の電圧供給部」および「第３の電圧供給部」を構成する。
【００７９】
この発明の実施の形態２によれば、２つのメモリセルをあたかも１つのメモリセルとみなして、その一端へプリチャージを行ない、かつ、それぞれの制御ゲートへ消去しきい電圧を与えることで、２つのメモリセルを一括して消去状態であるか否かを検証する。よって、１回の消去ベリファイ動作により２つのメモリセルを検証できるので、１つのメモリセル毎に検証する場合に比較して、より高速な消去ベリファイを実現できる。
【００８０】
［実施の形態３］
上述の実施の形態２においては、２つのメモリセルを一括して消去ベリファイする場合について説明した。一方、実施の形態３においては、４つのメモリセルを一括して消去ベリファイする場合について説明する。
【００８１】
実施の形態３に従う不揮発性半導体記憶装置は、図１に示す実施の形態１に従う不揮発性半導体記憶装置１において、メモリセルアレイ１０１をメモリセルアレイ１０３に代えたものである。
【００８２】
図９は、実施の形態３に従うメモリセルアレイ１０３の概略構成図である。
図９を参照して、メモリセルアレイ１０３は、グローバルビット線ＧＢＬ１ａ，ＧＢＬ２ａ，・・・，ＧＢＬｎａ，ＧＢＬ１ｂ，ＧＢＬ２ｂ，・・・，ＧＢＬｎｂと、ローカルビット線ＬＢＬ１ａ，ＬＢＬ２ａ，・・・，ＬＢＬｎａ，ＬＢＬ１ｂ，ＬＢＬ２ｂ，・・・，ＬＢＬｎｂと、ワード線ＷＬと、トランジスタＴＲ３．１，ＴＲ３．２，・・・，ＴＲ３．ｎ，ＴＲ４．１，ＴＲ４．２，・・・，ＴＲ４．ｎ，ＴＲ５．１ａ，ＴＲ５．２ａ，・・・，ＴＲ５．ｎａ，ＴＲ５．１ｂ，ＴＲ５．２ｂ，・・・，ＴＲ５．ｎｂ，ＴＲ７．１，ＴＲ７．２，・・・，ＴＲ７．ｎ，ＴＲ８．１，ＴＲ８．２，・・・，ＴＲ８．ｎ，ＴＲ９．１，ＴＲ９．２，・・・，ＴＲ９．ｎ，ＴＲ１０．１，ＴＲ１０．２，・・・，ＴＲ１０．ｎ，ＴＲ１１．１，ＴＲ１１．２，・・・，ＴＲ１１．ｎ，ＴＲ１２．１，ＴＲ１２．２，・・・，ＴＲ１２．ｎと、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１，Ｍ１．２，Ｍ２．２，・・・，Ｍｎ．２，Ｍ１．３，Ｍ２．３，・・・，Ｍｎ．３，Ｍ１．４，Ｍ２．４，・・・，Ｍｎ．４とからなる。
【００８３】
グローバルビット線ＧＢＬ１ａ，ＧＢＬ２ａ，・・・，ＧＢＬｎａおよびＧＢＬ１ｂ，ＧＢＬ２ｂ，・・・，ＧＢＬｎｂは、同一方向にそれぞれ交互に配列される。そして、グローバルビット線ＧＢＬ１ａ，ＧＢＬ２ａ，・・・，ＧＢＬｎａは、それぞれＴＲ１１．１，ＴＲ１１．２，・・・，ＴＲ１１．ｎを介して、ローカルビット線ＬＢＬ１ａ，ＬＢＬ２ａ，・・・，ＬＢＬｎａと連結される。また、グローバルビット線ＧＢＬ１ｂ，ＧＢＬ２ｂ，・・・，ＧＢＬｎｂは、それぞれＴＲ１２．１，ＴＲ１２．２，・・・，ＴＲ１２．ｎを介して、ローカルビット線ＬＢＬ１ｂ，ＬＢＬ２ｂ，・・・，ＬＢＬｎｂと連結される。
【００８４】
ワード線ＷＬは、すべてのメモリセルの制御ゲートと接続され、電圧発生部６（図示しない）から制御ゲートへ所定の電圧を印加する。
【００８５】
センスアンプ８．１は、トランジスタＴＲ９．１およびＴＲ１０．１を介して、それぞれグローバルビット線ＧＢＬ１ａおよびＧＢＬ１ｂと連結される。
【００８６】
トランジスタＴＲ９．１は、選択回路４（図示しない）からゲート信号９を受けて、センスアンプ８．１とグローバルビット線ＧＢＬ１ａとを接続または遮断する。また、トランジスタＴＲ１０．１は、選択回路４（図示しない）からゲート信号１０を受けて、センスアンプ８．１とグローバルビット線ＧＢＬ１ｂとを接続または遮断する。また、
トランジスタＴＲ１１．１は、選択回路４（図示しない）からゲート信号１１を受けて、グローバルビット線ＧＢＬ１．ａとローカルビット線ＬＢＬ１．ａとを接続または遮断する。また、トランジスタＴＲ１２．１は、選択回路４（図示しない）からゲート信号１２を受けて、グローバルビット線ＧＢＬ１．ｂとローカルビット線ＬＢＬ１．ｂとを接続または遮断する。
【００８７】
トランジスタＴＲ３．１は、選択回路４（図示しない）からゲート信号３を受けて、電圧発生部６（図示しない）から受けたプリチャージ電圧ＶＰＣをグローバルビット線ＧＢＬ１．ａへ印加する。また、トランジスタＴＲ４は、選択回路４（図示しない）からゲート信号４を受けて、電圧発生部６（図示しない）から受けた基準電圧ＶＳＳをグローバルビット線ＧＢＬ１．ｂへ印加する。
【００８８】
トランジスタＴＲ７．１，ＴＲ７．２は、それぞれグローバルビット線ＧＢＬ１．ａ，ＧＢＬ１．ｂと接続される。
【００８９】
メモリセルＭ１．１およびＭ１．２は、トランジスタＴＲ５．１ａを介して、ローカルビット線ＬＢＬ１．ａとＬＢＬ１．ｂとの間に直列に連結される。また、メモリセルＭ１．３およびＭ１．４は、トランジスタＴＲ５．１ｂを介して、ローカルビット線ＬＢＬ１．ｂとＬＢＬ２．ａとの間に直列に連結される。そして、メモリセルＭ１．１およびＭ１．２が「メモリセル群」を構成し、かつ、メモリセルＭ１．３およびＭ１．４が「メモリセル群」を構成する。
【００９０】
以下、同様のアレイ構成が連続して配置されるので、詳細な説明は繰返さない。
実施の形態２と同様に、制御部２は、ワード線ＷＬを介してすべてのメモリセルに対して消去バイアスを印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く。その後、制御部２は、以下のように消去ベリファイを実行する。
【００９１】
制御部２は、まず、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１，Ｍ１．２，Ｍ２．２，・・・，Ｍｎ．２，Ｍ１．３，Ｍ２．３，・・・，Ｍｎ．３，Ｍ１．４，Ｍ２．４，・・・，Ｍｎ．４の制御ゲートへ消去しきい電圧を印加する。そして、制御部２は、ハイレベルのゲート信号５ａをＴＲ５．１ａ，ＴＲ５．２ａ，・・・，ＴＲ５．ｎａへ与えてそれぞれに反転層を形成し、かつ、ハイレベルのゲート信号５ｂをＴＲ５．１ｂ，ＴＲ５．２ｂ，・・・，ＴＲ５．ｎｂへ与えてそれぞれに反転層を形成する。さらに、制御部２は、それぞれグローバルビット線ＧＢＬ１．ａ，ＧＢＬ２．ａ，・・・，ＧＢＬｎ．ａを介して、ローカルビット線ＬＢＬ１．ａ，ＬＢＬ２．ａ，・・・，ＬＢＬｎ．ａに接続されている、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１およびメモリセルＭ１．４，Ｍ２．４，・・・，Ｍｎ．４のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【００９２】
メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１およびメモリセルＭ１．４，Ｍ２．４，・・・，Ｍｎ．４に対するプリチャージが完了すると、制御部２は、それぞれグローバルビット線ＧＢＬ１．ｂ，ＧＢＬ２．ｂ，・・・，ＧＢＬｎ．ｂを介して、ローカルビット線ＬＢＬ１．ｂ，ＬＢＬ２．ｂ，・・・，ＬＢＬｎ．ｂに接続されている、メモリセルＭ１．２，Ｍ２．２，・・・，Ｍｎ．２およびメモリセルＭ１．３，Ｍ２．３，・・・，Ｍｎ．３のソース側へ基準電圧ＶＳＳを印加する。
【００９３】
また、制御部２は、ハイレベルのゲート信号９をトランジスタＴＲ９．１，ＴＲ９．２，・・・，ＴＲ９．ｎへ与えて、センスアンプ８．１，８．２，・・・，８．ｎをそれぞれグローバルビット線ＧＢＬ１．ａ，ＧＢＬ２．ａ，・・・，ＧＢＬｎ．ａと接続する。
【００９４】
このとき、たとえば、メモリセルＭ１．３およびＭ１．４がいずれも消去状態になっていれば、ワード線ＷＬを介して印加された消去しきい電圧によりメモリセルＭ１．３およびＭ１．４が活性化して、メモリセルＭ１．４のドレイン側にプリチャージされた電荷は、トランジスタＴＲ５．１ｂを介してメモリセルＭ１．３のソース側に移動し、さらに、ローカルビット線ＬＢＬ１．ｂおよびグローバルビット線ＧＢＬ１．ｂを介して、ディスチャージされる。同様に、メモリセルＭ２．１およびＭ２．２がいずれも消去状態になっていれば、メモリＭ２．１のドレイン側にプリチャージされた電荷は、ローカルビット線ＬＢＬ２．ｂおよびグローバルビット線ＧＢＬ２．ｂを介して、ディスチャージされる。
【００９５】
したがって、メモリセルＭ４．１およびＭ２．１のドレイン側と接続されるグローバルビット線ＧＢＬ２．ａの電圧を検出するセンスアンプ８．２は、メモリセルＭ１．３，Ｍ１．４，Ｍ２．１およびＭ２．２がいずれも消去状態になっている場合において、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。
【００９６】
一方、メモリセルＭ１．３，Ｍ１．４，Ｍ２．１およびＭ２．２のうちいずれか１つでも消去状態になっていなければ、プリチャージ電圧ＶＰＣにほぼ等しいハイレベルの電圧を検出する。
【００９７】
上述のように、制御部２は、センスアンプ８．１，８．２，・・・，８．ｎの検出結果に基づいて、それぞれ４つのメモリセルの消去状態を一括して検証することになる。すなわち、制御部２は、それぞれ４つのメモリセルをあたかも１つのメモリセルとみなして消去ベリファイを行なう。そのため、実施の形態２における消去ベリファイに比較して、１回の消去ベリファイ処理により検証できるメモリセルは２倍となる。
【００９８】
消去ベリファイ時の各部のタイムチャートは、図７に示す実施の形態２におけるタイムチャートと同様であるので、詳細な説明は繰返さない。
【００９９】
なお、実施の形態３においては、電圧発生部６および選択回路４が「第１の電圧供給部」、「第２の電圧供給部」および「第３の電圧供給部」を構成する。
【０１００】
この発明の実施の形態３によれば、複数のビット線を介して、プリチャージ電圧と基準電圧とを交互に与えるため、隣接する２つのビット線間にそれぞれ配置される２つのメモリセル（メモリセル群）に対してプリチャージできる。さらに、両端のビット線を除いて、１つのビット線には、２つのメモリセル群が接続されるので、１つのビット線を介して４つのメモリセルを一括してプリチャージできる。よって、１回の消去ベリファイ動作により４つのメモリセルを検証できるので、１つのメモリセル毎に検証する場合に比較して、より高速な消去ベリファイを実現できる。
【０１０１】
［実施の形態４］
上述の実施の形態３においては、４つのメモリセルを一括してプリチャージを行なった場合の電圧を１つのセンスアンプで検出する構成について説明した。一方、実施の形態４においては、すべてのメモリセルを一括してプリチャージを行なった場合の電圧を１台のセンスアンプで検出する構成について説明する。
【０１０２】
実施の形態４に従う不揮発性半導体記憶装置は、図１に示す実施の形態１に従う不揮発性半導体記憶装置１において、メモリセルアレイ１０１をメモリセルアレイ１０４に代えたものである。
【０１０３】
図１０は、実施の形態４に従うメモリセルアレイ１０４の概略構成図である。
図１０を参照して、メモリセルアレイ１０４は、図９に示すメモリセルアレイ１０３において、トランジスタＴＲ１３およびトランジスタＴＲ１４を付加したものである。そして、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１，Ｍ１．２，Ｍ２．２，・・・，Ｍｎ．２，Ｍ１．３，Ｍ２．３，・・・，Ｍｎ．３，Ｍ１．４，Ｍ２．４，・・・，Ｍｎ．４が「メモリセル群」を構成する。
【０１０４】
トランジスタＴＲ１３は、選択回路４（図示しない）からゲート信号１３を受けて、電圧発生部６（図示しない）から受けたプリチャージ電圧ＶＰＣをグローバルビット線ＧＢＬ１．ａへ印加する。また、トランジスタＴＲ１４は、選択回路４（図示しない）からゲート信号１４を受けて、電圧発生部６（図示しない）から受けた基準電圧ＶＳＳをグローバルビット線ＧＢＬ１．ｂへ印加する。
【０１０５】
その他については、メモリセルアレイ１０３と同様であるので、詳細な説明は繰返さない。
【０１０６】
実施の形態３と同様に、制御部２は、ワード線ＷＬを介してすべてのメモリセルに対して消去バイアスを印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く。その後、制御部２は、以下のように消去ベリファイを実行する。
【０１０７】
制御部２は、まず、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍｎ．１，Ｍ１．２，Ｍ２．２，・・・，Ｍｎ．２，Ｍ１．３，Ｍ２．３，・・・，Ｍｎ．３，Ｍ１．４，Ｍ２．４，・・・，Ｍｎ．４の制御ゲートへ消去しきい電圧を印加する。そして、制御部２は、ハイレベルのゲート信号５ａをＴＲ５．１ａ，ＴＲ５．２ａ，・・・，ＴＲ５．ｎａへ与えてそれぞれに反転層を形成し、かつ、ハイレベルのゲート信号５ｂをＴＲ５．１ｂ，ＴＲ５．２ｂ，・・・，ＴＲ５．ｎｂへ与えてそれぞれに反転層を形成する。さらに、制御部２は、グローバルビット線ＧＢＬ１．ａを介して、ローカルビット線ＬＢＬ１．ａに接続されている、メモリセルＭ１．１のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【０１０８】
メモリセルＭ１．１に対するプリチャージが完了すると、制御部２は、グローバルビット線ＧＢＬｎ．ｂを介して、ローカルビット線ＬＧＢＬｎ．ｂに接続されている、メモリセルＭｎ．４のソース側へ基準電圧ＶＳＳを印加する。
【０１０９】
また、制御部２は、ハイレベルのゲート信号９をトランジスタＴＲ９．１へ与えて、センスアンプ８．１をグローバルビット線ＧＢＬ１．ａと接続する。
【０１１０】
このとき、すべてのメモリセルは、直列に連結されるので、すべてのメモリセルが消去状態になっていれば、ワード線ＷＬを介して印加された消去しきい電圧によりすべてのメモリセルが活性化し、メモリセルＭ１．１のドレイン側にプリチャージされた電荷は、メモリセルＭｎ．４のソース側へ移動し、さらに、ローカルビット線ＬＢＬｎ．ｂおよびグローバルビット線ＧＢＬｎ．ｂを介して、ディスチャージされる。
【０１１１】
したがって、メモリセルＭ１．１のドレイン側と接続されるグローバルビット線ＧＢＬ１．ａの電圧を検出するセンスアンプ８．１は、すべてのメモリセルがいずれも消去状態になっている場合において、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。
【０１１２】
一方、いずれか１つのメモリセルが消去状態になっていなければ、センスアンプ８．１は、プリチャージ電圧ＶＰＣにほぼ等しいハイレベルの電圧を検出する。
【０１１３】
上述のように、制御部２は、センスアンプ８．１の検出結果に基づいて、すべてのメモリセルの消去状態を一括して検証することになる。すなわち、制御部２は、すべてのメモリセルをあたかも１つのメモリセルであるとみなして消去ベリファイを行なう。
【０１１４】
なお、消去ベリファイ時の各部のタイムチャートは、図７に示す実施の形態２におけるタイムチャートと同様であるので、詳細な説明は繰返さない。
【０１１５】
また、実施の形態４におけるメモリセルアレイ１０４においては、すべてのメモリセルを一括してプリチャージする構成について説明したが、プリチャージ電圧ＶＰＣを印加するトランジスタＴＲ１３および基準電圧ＶＳＳを印加するためのトランジスタＴＲ１４を所定の数のビット線、たとえば８本おきに配置することで、８つのメモリセル毎に一括してプリチャージすることができる。そのため、消去エラーの生じる確率や総メモリ数などを考慮して、所定のメモリセル単位で消去ベリファイを行なう構成としてもよい。
【０１１６】
なお、実施の形態４においては、電圧発生部６および選択回路４が「第１の電圧供給部」、「第２の電圧供給部」および「第３の電圧供給部」を構成する。
【０１１７】
［実施の形態４の変形例］
実施の形態４におけるメモリセル１０４においては、ビット線を介して連結される２つのメモリセルは、拡散層により接続される。そして、ビット線間に配置され、トランジスタを介して連結される２つのメモリセルは、トランジスタに形成される反転層により接続される。すなわち、メモリセルのドレイン側は、拡散層により形成され、ソース側は反転層により形成される。
【０１１８】
一方、実施の形態４の変形例においては、メモリセルのドレイン側およびソース側のいずれも反転層または拡散層で形成される場合について説明する。
【０１１９】
図１１は、実施の形態４の変形例に従うメモリセルアレイの要部を示す図である。
図１１を参照して、実施の形態４の変形例に従うメモリセルアレイでは、それぞれのメモリセルがトランジスタを介して互いに連結され、かつ、それぞれのトランジスタは、４つおきに異なるゲート信号を受ける。そして、各トランジスタは、ハイレベルのゲート信号を受けると、反転層を形成してメモリセル同士を接続する。
【０１２０】
図１２は、実施の形態４の変形例に従う別のメモリセルの要部を示す図である。
図１２を参照して、実施の形態４の変形例に従うメモリセルアレイでは、それぞれのメモリセルが拡散層を介して互いに連結される。そのため、隣接する２つのメモリセルは、それぞれ常時接続される。
【０１２１】
よって、メモリセルの製造プロセスなどに応じて、メモリセル間の最適な接続構成を選択することができる。
【０１２２】
この発明の実施の形態４によれば、メモリセルアレイを構成するすべてのメモリセルを１つのメモリセル群としてプリチャージを行ない、その電圧を検出することですべてのメモリセルを検証できる。よって、１つのメモリセル毎に検証する場合に比較して、より高速な消去ベリファイを実現でき、かつ、電圧を検出するためのセンスアンプは１つでよいので、より簡素化された回路構成を実現できる。
【０１２３】
［実施の形態５］
上述の実施の形態１〜４においては、複数のメモリセルがそれぞれ互いに異なるビット線に接続されるメモリセルアレイについて説明した。一方、実施の形態５においては、共通のビット線に複数のメモリセルが直列に接続されるメモリセルアレイについて説明する。
【０１２４】
実施の形態５に従う不揮発性半導体記憶装置は、図１に示す実施の形態１に従う不揮発性半導体記憶装置１において、メモリセルアレイ１０１をメモリセルアレイ１０５に代えたものである。
【０１２５】
図１３は、実施の形態５に従うメモリセルアレイ１０５の概略構成図である。
図１３を参照して、メモリセルアレイ１０５は、Ｐウェル上に形成され、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎと、ワード線ＷＬ１，ＷＬ２，・・・，ＷＬ３２と、メモリセルＭ１．１，Ｍ１．２，・・・，Ｍ１．ｎ，Ｍ２．１，・・・，Ｍ３２．ｎと、トランジスタＴＲ１５．１，ＴＲ１５．２，・・・，ＴＲ１５．ｎ，ＴＲ１６．１，ＴＲ１６．２，・・・，ＴＲ１６．ｎとからなる。
【０１２６】
ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎおよびワード線ＷＬ１，ＷＬ２，・・・，ＷＬ３２は、行列状に配列される。そして、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎは、それぞれセンスアンプ８．１，８．２，・・・，８．ｎと接続される。
【０１２７】
メモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１は、直列に接続され、その直列に接続された複数のメモリセルの一端は、トランジスタＴＲ１６．１を介してビット線ＢＬ１と連結され、また、その他端は、トランジスタＴＲ１５．１を介して基準電圧ＶＳＳと連結される。そして、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１が「メモリセル群」を構成する。以下、メモリセルＭ２．１，Ｍ２．２，・・・，Ｍ３２．２，Ｍ３．１，・・・，Ｍ３２．ｎについても同様である。
【０１２８】
さらに、メモリセルＭ１．１，Ｍ１．２，・・・，Ｍ１．ｎの制御ゲートは、同一のワード線ＷＬ１と接続される。以下、メモリセルＭ２．１，Ｍ２．２，・・・，Ｍ２．ｎ，Ｍ３．１，・・・，Ｍ３２．ｎについても同様に、ワード線ＷＬ２，・・・，ＷＬ３２と接続される。
【０１２９】
トランジスタＴＲ１６．１は、選択回路４（図示しない）からゲート信号１６を受けて、ビット線ＢＬ１と直列に接続されたメモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１とを接続または遮断する。また、トランジスタＴＲ１５．１は、選択回路４（図示しない）からゲート信号１５を受けて、直列に接続されたメモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１と基準電圧ＶＳＳとを接続または遮断する。
【０１３０】
制御部２は、同一のワード線に接続されたメモリセル単位で消去を行なう。たとえば、制御部２は、ＷＬ１を介してメモリセルＭ１．１，Ｍ１．２，・・・，Ｍ１．ｎに対して消去バイアスを印加して、それぞれの浮遊ゲートに蓄積されている電荷を引き抜く。以下同様にして、制御部２は、メモリセルの消去を行なう。その後、制御部２は、以下の様に消去ベリファイを実行する。
【０１３１】
制御部２は、それぞれワード線ＷＬ１，ＷＬ２，・・・，ＷＬ３２を介して、すべてのメモリセルの制御ゲートへ消去しきい電圧を印加する。また、制御部２は、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎへハイレベルの電圧を印加する。そして、制御部２は、ハイレベルのゲート信号１６をＴＲ１６．１，ＴＲ１６．２，・・・，ＴＲ１６．ｎへ与えて活性化し、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎを介して、メモリセルＭ１．１，１．２，・・・，Ｍ１．ｎのドレイン側に対するプリチャージを行なう。
【０１３２】
メモリセルＭ１．１，１．２，・・・，Ｍ１．ｎに対するプリチャージが完了すると、制御部２は、ハイレベルのゲート信号１５をＴＲ１５．１，ＴＲ１５．２，・・・，ＴＲ１５．ｎへ与えて活性化し、メモリセルＭ３２．１，Ｍ３２．２，・・・，Ｍ３２．ｎのソース側へ基準電圧ＶＳＳを印加する。
【０１３３】
このとき、たとえば、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１がいずれも消去状態になっていれば、それぞれワード線ＷＬ１，ＷＬ２，・・・，ＷＬ３２を介して印加された消去しきい電圧によりメモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１が活性化して、メモリセルＭ１．１のドレイン側にプリチャージされた電荷は、メモリセルＭ３２．１のソース側に移動し、トランジスタＴＲ１５．１を介してディスチャージされる。
【０１３４】
したがって、メモリセルＭ１．１のドレイン側と接続されるビット線ＢＬ１の電圧を検出するセンスアンプ８．１は、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１がいずれも消去状態になっている場合において、基準電圧ＶＳＳにほぼ等しいローレベルの電圧を検出する。一方、メモリセルＭ１．１，Ｍ２．１，・・・，Ｍ３２．１のうちいずれか１つでも消去状態になっていなければ、センスアンプ８．１は、プリチャージ電圧ＶＰＣにほぼ等しいハイレベルの電圧を検出する。
【０１３５】
以下、他のセンスアンプ８．２，・・・，８．ｎについても同様である。
上述のように、制御部２は、センスアンプ８．１，８．２，・・・，８．ｎの検出結果に基づいて、それぞれ直列に接続されたメモリセルの消去状態を一括して検証することになる。すなわち、制御部２は、それぞれ直列に接続された３２のメモリセルをあたかも１つのメモリセルとみなして消去ベリファイを行なう。
【０１３６】
なお、実施の形態５においては、電圧発生部６および選択回路４が「第１の電圧供給部」、「第２の電圧供給部」および「第３の電圧供給部」を構成する。
【０１３７】
この発明の実施の形態５によれば、同一のビット線に接続された複数のメモリセルを１つメモリセルとみなして、当該ビット線を介してプリチャージを行ない、当該複数のメモリセルを一括して消去状態であるか否かを検証する。よって、１回の消去ベリファイ動作により複数のメモリセルを検証できるので、１つのメモリセル毎に検証する場合に比較して、より高速な消去ベリファイを実現できる。
【０１３８】
［実施の形態６］
上述の実施の形態１〜５においては、「１」および「０」の２値を記憶するメモリセルに対して消去ベリファイを行なう場合について説明した。一方、実施の形態６においては、多値を記憶するメモリセルに対して消去ベリファイを行なう場合について説明する。
【０１３９】
図１４は、４値を記憶するメモリセルにおける記憶値としきい電圧との関係を示す図である。
【０１４０】
図１４を参照して、４値を記憶するメモリセルは、しきい電圧が低い順に「１１」、「１０」、「０１」、「００」の４値を記憶し、消去状態は「１１」である。そのため、消去状態である「１１」とプログラム状態である「１０」との間の消去しきい電圧を設定すれば、メモリセルが消去状態である場合にのみ活性化され、その他のプログラム状態においては、活性化されない。したがって、実施の形態１〜５のいずれに対しても、多値を記憶するメモリセルを適用することができる。
【０１４１】
この発明の実施の形態６によれば、多値を記憶するメモリセルから構成される大容量のメモリセルアレイに対しても、実施の形態１と同様に、簡素化された回路構成により消去ベリファイを実現でき、また、実施の形態２〜５と同様に、高速な消去ベリファイを実現できる。
【０１４２】
［実施の形態７］
上述の実施の形態１〜６においては、消去ベリファイの動作について説明した。一方、実施の形態７においては、同様の手法を用いて、メモリセルアレイの良否判別を行なう方法について説明する。
【０１４３】
メモリセルアレイでは、製造上の不具合などに起因して、メモリセル、グローバルビット線およびローカルビット線などに微小の電流リークが生じることがある。このような電流リークにより、メモリセルの動作不良などを生じるおそれがあるため、製造過程において取除く必要がある。
【０１４４】
そこで、製造過程のテスト工程や選別工程などにおいて、以下のような動作によりメモリセルアレイの良否判別を行なう。以下の説明では、一例として、図６に示す実施の形態２におけるメモリセルアレイ１０２に適用した場合について説明する。
【０１４５】
再度、図６を参照して、制御部２は、外部から電流リーク検出指令を受けると、メモリセルＭ１およびＭ２の制御ゲートへ所定のしきい電圧を印加する。なお、メモリセルＭ１およびＭ２を活性化させる必要があるので、プログラム状態におけるしきい電圧を印加してもよい。
【０１４６】
そして、制御部２は、ハイレベルのゲート信号５をトランジスタＴＲ５へ与えて、トランジスタＴＲ５に反転層を形成する。さらに、制御部２は、グローバルビット線ＧＢＬ１およびローカルビット線ＬＢＬ１を介して、メモリセルＭ１のドレイン側へハイレベルの電圧を印加してプリチャージを行なう。
【０１４７】
メモリセルＭ１に対するプリチャージが完了すると、制御部２は、センスアンプ８．１を活性化し、検出電圧を受ける。
【０１４８】
このとき、メモリセルＭ１．１およびＭ１．２、グローバルビット線ＧＢＬ１およびＧＢＬ２、ローカルビット線ＬＢＬ１およびＬＢＬ２のいずれかにおけるリーク電流が大きければ、メモリセルＭ１のドレイン側にプリチャージされた電荷は徐々に減少し、それに伴って、メモリセルＭ１のドレイン側に接続されたセンスアンプ８．１の検出電圧も低下する。
【０１４９】
そのため、制御部２は、センスアンプ８．１の検出電圧の変動を監視し、検出電圧が所定の監視時間内において一定レベルまで低下するか否かに基づいて、メモリセルアレイ１０２の良否を判定する。
【０１５０】
たとえば、制御部２は、グローバルビット線ＧＢＬ１へ１Ｖのプリチャージ電圧ＶＰＣを印加した後、たとえば１０秒後におけるセンスアンプ８．１の検出電圧が０．４Ｖ以上であれば「良」と判定する。なお、プリチャージ電圧ＶＰＣ、監視時間および判定電圧レベルなどは、対象とするメモリアレイセルに応じて決定される。
【０１５１】
図１５は、メモリセルアレイの良否判別動作における各部のタイムチャートである。
図６および図１５を参照して、制御部２は、ワード線ＷＬを所定のしきい電圧に上げる。また、制御部２は、ゲート信号５をハイレベルに上げて、トランジスタＴＲ５に反転層を形成する。そして、制御部２は、トランジスタＴＲ３へプリチャージ電圧ＶＰＣを与えた後、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続し、かつ、グローバルビット線ＧＢＬ２とローカルビット線ＬＢＬ２とを接続する。さらに、制御部２は、ゲート信号３をハイレベルに上げてトランジスタＴＲ３を活性化し、メモリセルＭ１のドレイン側をプリチャージする（ドレインプリチャージ期間）。
【０１５２】
メモリセルＭ１のドレイン側のプリチャージが完了すると、制御部２は、センスアンプ８．１を活性化し、メモリセルＭ１のドレイン側と接続されるグローバルビット線ＧＢＬ１の電圧を継続して検出する。監視時間の経過後、制御部２は、その検出電圧が所定の電圧レベル以上であるか否かに基づいて、良否を判別する（電圧監視期間）。
【０１５３】
電圧監視期間が終了すると、制御部２は、ワード線ＷＬを基準電圧ＶＳＳに下げる。そして、制御部２は、ゲート信号１をハイレベルに上げて、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１とを接続し、かつ、ゲート信号３をハイレベルに上げて、グローバルビット線ＧＢＬ１へ基準電圧ＶＳＳを印加する。すると、メモリセルＭ１のドレイン側に残留している電荷は、ローカルビット線ＬＢＬ１、グローバルビット線ＧＢＬ１およびトランジスタＴＲ３を介して、ディスチャージされる。このようにして、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行ない、初期状態に戻す（ドレインディスチャージ期間）。
【０１５４】
図１６は、メモリセルアレイの良否判別動作の処理を示すフローチャートである。
図１６を参照して、制御部２は、外部から電流リーク検出指令を受けると、メモリセルＭ１のドレイン側に対するプリチャージを行なう（ステップＳ３００）。そして、制御部２は、センスアンプ８．１を活性化し、検出電圧を取得する（ステップＳ３０２）。さらに、制御部２は、センスアンプ８．１を活性化した後、所定の監視時間が経過したか否かを判断する（ステップＳ３０４）。所定の監視時間が経過していない場合（ステップＳ３０４においてＮＯの場合）には、制御部２は、所定の監視時間が経過するまで待つ（ステップＳ３０４）。
【０１５５】
所定の監視時間が経過した場合（ステップＳ３０４においてＹＥＳの場合）には、制御部２は、検出電圧が所定の電圧レベル以上であるか否かを判断する（ステップＳ３０６）。検出電圧が所定の電圧レベル以上である場合（ステップＳ３０６においてＹＥＳの場合）には、制御部は、「良」と判断する（ステップＳ３０８）。
【０１５６】
また、検出電圧が所定の電圧レベル以上でない場合（ステップＳ３０６においてＮＯの場合）には、制御部は、「不良」と判断する（ステップＳ３１０）。
【０１５７】
その後、制御部２は、メモリセルＭ１のドレイン側に対するディスチャージを行なう（ステップＳ３１２）。そして、制御部２は、処理を終了する。
【０１５８】
なお、上述の説明では、実施の形態２におけるメモリセルアレイに適用した場合について説明したが、他の実施の形態におけるメモリセルアレイについても同様に適用できることは言うまでもない。
【０１５９】
この発明の実施の形態７によれば、メモリセルの制御ゲートへ所定のしきい電圧を与えてメモリセルを活性化した上でプリチャージを行なうので、メモリセルに接続されるビット線などに対してもプリチャージが行なわれる。そのため、メモリセルおよびビット線などのいずれかの部位において生じる電流リークがあればメモリセルの電圧は低下する。よって、電流リーク量に基づいて良否を判別する不揮発性半導体記憶装置の良否判別方法を実現できる。
【０１６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１６１】
【図１】実施の形態１に従う不揮発性半導体記憶装置の概略構成図である。
【図２】実施の形態１に従うメモリセルアレイの概略構成図である。
【図３】メモリセルにおける記憶値としきい電圧との関係を示す図である。
【図４】消去ベリファイにおける各部のタイムチャートである。
【図５】消去動作にかかる処理を示すフローチャートである。
【図６】実施の形態２に従うメモリセルアレイの概略構成図である。
【図７】消去ベリファイにおける各部のタイムチャートである。
【図８】消去動作にかかる処理を示すフローチャートである。
【図９】実施の形態３に従うメモリセルアレイの概略構成図である。
【図１０】実施の形態４に従うメモリセルアレイの概略構成図である。
【図１１】実施の形態４の変形例に従うメモリセルアレイの要部を示す図である。
【図１２】実施の形態４の変形例に従う別のメモリセルの要部を示す図である。
【図１３】実施の形態５に従うメモリセルアレイの概略構成図である。
【図１４】４値を記憶するメモリセルにおける記憶値としきい電圧との関係を示す図である。
【図１５】メモリセルアレイの良否判別動作における各部のタイムチャートである。
【図１６】メモリセルアレイの良否判別動作の処理を示すフローチャートである。
【符号の説明】
【０１６２】
１  不揮発性半導体記憶装置、２  制御部、４  選択回路、６  電圧発生部、８  センスアンプ部、８．１，８．２，・・・，８．ｎ  センスアンプ、１０１，１０２，１０３，１０４，１０５  メモリセルアレイ、ＢＬ１，ＢＬ２，・・・，ＢＬ３２，・・・，ＢＬｎ  ビット線、ＧＢＬ１，ＧＢＬ２，ＧＢＬ１ａ，ＧＢＬ２ａ，・・・，ＧＢＬｎａ，ＧＢＬ１ｂ，ＧＢＬ２ｂ，・・・，ＧＢＬｎｂ  グローバルビット線、ＬＢＬ１，ＬＢＬ２，ＬＢＬ１ａ，ＬＢＬ２ａ，・・・，ＬＢＬｎａ，ＬＢＬ１ｂ，ＬＢＬ２ｂ，・・・，ＬＢＬｎｂ  ローカルビット線、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ３．１，ＴＲ３．２，・・・，ＴＲ３．ｎ，ＴＲ４，ＴＲ４．１，ＴＲ４．２，・・・，ＴＲ４．ｎ，ＴＲ５，ＴＲ５．１ａ，ＴＲ５．２ａ，・・・，ＴＲ５．ｎａ，ＴＲ５．１ｂ，ＴＲ５．２ｂ，・・・，ＴＲ５．ｎｂ，ＴＲ６，ＴＲ７．１，ＴＲ７．２，・・・，ＴＲ７．ｎ，ＴＲ８．１，ＴＲ８．２，・・・，ＴＲ８．ｎ，ＴＲ９．１，ＴＲ９．２，・・・，ＴＲ９．ｎ，ＴＲ１０．１，ＴＲ１０．２，・・・，ＴＲ１０．ｎ，ＴＲ１１．１，ＴＲ１１．２，・・・，ＴＲ１１．ｎ，ＴＲ１２．１，ＴＲ１２．２，・・・，ＴＲ１２．ｎ，ＴＲ１３，ＴＲ１４，ＴＲ１５．１，ＴＲ１５．２，・・・，ＴＲ１５．ｎ，ＴＲ１６．１，ＴＲ１６．２，・・・，ＴＲ１６．ｎ  トランジスタ、Ｍ１，Ｍ２，Ｍ１．１，Ｍ２．１，・・・，Ｍｎ．１，Ｍ１．２，Ｍ２．２，・・・，Ｍｎ．２，Ｍ１．３，Ｍ２．３，・・・，Ｍｎ．３，Ｍ１．４，Ｍ２．４，・・・，Ｍｎ．４  メモリセル、ＷＬ，ＷＬ１，ＷＬ２，・・・，ＷＬ３２  ワード線、ＶＰＣ  プリチャージ電圧、ＶＳＳ  基準電圧。
【図１】
2007012113.tif 000003
【図２】
2007012113.tif 000004
【図３】
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【図４】
2007012113.tif 000006
【図５】
2007012113.tif 000007
【図６】
2007012113.tif 000008
【図７】
2007012113.tif 000009
【図８】
2007012113.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2007012113.tif 000016
【図１５】
2007012113.tif 000017
【図１６】
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