(57)【要約】【課題】  カラーフィルタオンチップのマルチチップイメージセンサにおいて、チップ端面からの迷光を防止し、混色のない高画質のカラーイメージセンサを実現する。【解決手段】  複数の光電変換素子と、前記光電変換素子上に設けられた絶縁膜と、該絶縁膜上に設けられ前記光電変換素子の受光部を画する遮光層と、少なくとも前記光電変換素子の受光部上に設けられたカラーフィルタとを基板上に有する光電変換装置であって、基板端部側に配置された前記光電変換素子の受光部上に設けられた第１カラーフィルタと同一の分光特性を有する第２カラーフィルタを、前記光電変換素子の受光部を画する遮光層から前記基板端部側へ延び、且つその間に位置する前記絶縁膜の側面の少なくとも一部を覆うように配置する。【選択図】  図１
2007027558.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と、前記光電変換素子上に設けられた絶縁膜と、該絶縁膜上に設けられ前記光電変換素子の受光部を画する遮光層と、少なくとも前記光電変換素子の受光部上に設けられたカラーフィルタとを基板上に有する光電変換装置であって、
基板端部側に配置された前記光電変換素子の受光部上に設けられた第１カラーフィルタと同一の分光特性を有する第２カラーフィルタを、前記光電変換素子の受光部を画する遮光層から前記基板端部側へ延び、且つその間に位置する前記絶縁膜の側面の少なくとも一部を覆うように配置したことを特徴とする光電変換装置。
【請求項２】
請求項１に記載の光電変換装置において、前記光電変換素子の受光部を画する遮光層は、前記光電変換素子のリセット又は信号読み出しに用いられるトランジスタの主電極領域を覆っており、
前記主電極領域は前記光電変換素子とともに前記基板端部に沿って配置されており、
前記第２カラーフィルタを、前記主電極領域を覆う前記遮光層から前記基板端部側へ延び、且つその間に位置する前記絶縁膜の側面の少なくとも一部を覆うように配置したことを特徴とする光電変換装置。
【請求項３】
複数の光電変換素子と、
前記複数の光電変換素子からの第１信号又は該第１信号を増幅した第２信号をそれぞれ保持する複数の保持容量と、
前記第１信号又は第２信号を前記保持容量に転送するために、前記光電変換素子と前記保持容量との間に設けられた転送トランジスタと、
前記転送トランジスタの主電極領域と前記保持容量とを接続する導電層と、
前記導電層の下および上に形成された絶縁膜と、
少なくとも前記光電変換素子の受光部上に設けられたカラーフィルタとを基板上に有する光電変換装置であって、
前記光電変換素子の受光部と転送トランジスタの主電極領域とが基板端部側に配置され、
前記受光部上に設けられた第１カラーフィルタと同一の分光特性を有する第２カラーフィルタを、前記転送トランジスタの主電極領域から前記基板端部側へ延び、且つ該主電極領域と前記基板端部との間に位置する絶縁膜の側面の少なくとも一部の領域を覆うように配置したことを特徴とする光電変換装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の光電変換装置において、前記遮光層は導電性を有し、前記第１及び第２カラーフィルタが絶縁性を有することを特徴とする光電変換装置。
【請求項５】
請求項１〜請求項３のいずれかに記載の光電変換装置において、前記絶縁膜の側面は前記基板端部と前記受光部の間に位置することを特徴とする光電変換装置。
【請求項６】
請求項１〜請求項３のいずれかに記載の光電変換装置において、前記絶縁膜の側面は前記基板端部と前記種電極領域の間に位置することを特徴とする光電変換装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の光電変換装置を前記基板端部どうしが隣接するように複数列状に配置したことを特徴とするマルチチップ型イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関わり、特に光電変換素子の受光部に設けられたカラーフィルタとを基板上に有する光電変換装置、該光電変換装置を複数列状に配置してなるマルチチップ型イメージセンサ、密着型イメージセンサ及び画像読取装置に関するものである。
【背景技術】
【０００２】
近年、情報処理システムの分野ではライン状の画像読取装置として、従来の光学系を用いた縮尺系のラインセンサに対して、複数の半導体光センサをマルチチップ実装した、等倍系の密着型イメージセンサの開発が積極的に行なわれている。
【０００３】
例えば、特許文献１にその構造が開示されている。図１０に従来例として下記特許文献１に記載されたイメージセンサチップの等価回路図を示す。
【０００４】
図１０において、光電変換装置たるイメージセンサチップ１，１'がマルチ実装されており、各イメージセンサチップを駆動するクロックCLK、及びスタートパルスSPが共通接続されている。また、各イメージセンサチップ１，１'はＮビットの遅延手段（Ｎビットプレシフトレジスタ）２，２'、Ｋビットのシフトレジスタ３，３'、Kビットの受光素子アレイ４，４'、タイミング発生回路５，５'、信号出力アンプ６，６'を有している。
【０００５】
また、次チップスタート信号ＳＤ，ＳＤ'は各イメージセンサチップのビットが読み出し終了する時よりNビット前（Ｋ‐Ｎビット）時の信号を、シフトレジスタ３，３'の最終レジスタの手前Ｎビット部分から次チップのスタート信号として出力する。
【０００６】
また、クロック信号ＣＬＫとスタートパルス信号ＳＰにより駆動されるタイミング発生回路５，５'は、受光素子アレイ４，４'を駆動するパルスと、シフトレジスタ３，３'を駆動するパルスφ１，φ２とを生成する。パルスφ１は駆動線７，７'に出力され、パルスφ２は駆動線８，８'に出力される。スタートパルス信号ＳＰが各イメージセンサに共通に接続されているのは、各イメージセンサチップの動作開始の同期をとるためである。
【０００７】
また、信号出力アンプ６，６'は、受光素子アレイ４，４'からシフトレジスタ３，３'のシフト信号によってオン／オフするスイッチを介して１本の信号出力線に読み出される画像信号を増幅し、タイミング発生回路５，５'の制御信号によって信号Ｖｏｕｔが出力される。なお、信号出力アンプ６，６'内には定電流回路が備えられ、スタート信号の入力と同時に、電源供給が始まり、スタート信号からＮビットのクロック信号入力時には定常の増幅動作を可能としている。
【０００８】
図１１はクロックＣＬＫに対するシフトレジスタ３の駆動パルスφ１、φ２のタイミングチャートである。
【０００９】
尚、図１１は図１０における遅延手段２を４ビットとした場合のタイミングである。従って、シフトレジスタ３，３'はスタートパルス信号ＳＰから４ビット遅延して、最初のシフトレジスタの動作を開始する。
【００１０】
ここで、図１１に示すように、シフトレジスタ３の駆動パルスφ１はクロックＣＬＫのハイレベルに同期したパルスとなり、駆動パルスφ２はクロックＣＬＫのローレベルに同期したパルスとなる。信号出力Ｖｏｕｔはφ１、φ２に同期して取り出される。従ってシフトレジスタ３の１ビット目が駆動パルスφ１に対応する場合、奇数ビットは駆動パルスφ１に同期の信号出力となり、偶数ビットは駆動パルスφ２に同期の信号出力となる。
【００１１】
同図のＳＡはイメージセンサチップ１の信号出力、同図のＳＣはイメージセンサチップ１'の信号出力であり、全体の信号出力Ｖｏｕｔは図に示すようになる。また、各々のイメージセンサチップは、最終ビットの４ビット前の信号を次の光電変換装置のスタート信号ＳＢとして出力している。
【００１２】
こうしてマルチチップ型イメージセンサとして大きな原稿を直接読み出すことが可能となり、チップ間の読み出し休息時間や信号出力レベルの差異をなくすことができる。
【００１３】
図１２は図１０における４画素の受光素子と４画素分を駆動するシフトレジスタの等価回路であり、各々の受光素子（画素）ａ１〜ｄ１は、光電変換素子となるフォトダイオードＰＤａ〜ＰＤｄ、読み出しトランジスタＭ１ａ〜Ｍ１ｄ、信号転送トランジスタＭ２ａ〜Ｍ２ｄ、ＭＯＳソースフォロワ（増幅トランジスタ）Ｍ３ａ〜Ｍ３ｄ、光電変換素子となるフォトダイオードＰＤａ〜ＰＤｄをリセットする手段であるリセットトランジスタＭ４ａ〜Ｍ４ｄ、一時的に電荷を蓄積する蓄積容量ＣＡＰａ〜ＣＡＰｄ、で構成されている。
【００１４】
図に示す各受光素子ａ１〜ｄ１において、フォトダイオードＰＤａ〜ＰＤｄにて光電変換により生成した光キャリアはＭＯＳソースフォロワＭ３ａ〜Ｍ３ｄで電荷電圧変換され、信号転送パルスφＴにて全画素一括で蓄積容量ＣAPａ〜ＣAPｄに転送される。ＣＳａ〜ＣＳｄはソースフォロワ回路の定電流負荷である。続いて、シフトレジスタ３から順次ハイになる読み出しパルスφａ１〜φｄ１によって順次読み出しトランジスタＭ１ａ〜Ｍ１ｄをオン状態にし、共通信号線１４に信号電圧が容量分割し信号出力アンプ６から読み出される。
【００１５】
図１３は図１２におけるフォトダイオードPD、MOSソースフォロワM３、リセットトランジスタM４を含む受光素子のチップ端部の一部レイアウトを示す平面図、図１４は図１３におけるＡ−Ａ'部の断面概略図及び図１３におけるＢ−Ｂ'部の断面概略図である。
【００１６】
図１３及び図１４はオンチップカラーフィルタをのせたカラーセンサの平面図および断面外略図を示している。図１３及び図１４において、Ｎ型半導体基板１００上に、Ｎ型埋め込み層１０１、Ｎ型エピタキシャル層１０２が形成されている。フォトダイオード部のエピタキシャル層の表面部には、Ｐ型領域１０３、Ｎ型領域１０４が形成されており、また、受光部周囲にはＮ型バリア領域１０５を有している。１０６〜１０９は絶縁膜、１１０はフォトダイオードＰＤのＰ型領域１０３とMOSソースフォロワM３のドレイン、およびリセットトランジスタＭ４のドレイン１１４を接続する配線層、１１１は受光部を画する金属材料等からなる遮光層、１１２は受光部上に設けられたカラーフィルタ層である。フォトダイオード上にカラーフィルタ１１２をのせることで所望の波長域の光に対応した光電変換を行なうことができる。例えばR、G、Bそれぞれの波長域に適合したカラーフィルタを別々の画素にのせておくことでR、G、Bの信号を外部に出力することができ、それらを合成することでカラー画像が得られるものである。１１３はセンサチップの端部であり、図１３は隣接するふたつのセンサチップの境界部を図示している。１１４はNMOSトランジスタからなるリセットNMOSトランジスタのドレイン、１１５はリセットNMOSトランジスタのP型ウエルである。リセットNMOSトランジスタのドレインはフォトダイオードの受光部とともにチップ端部に沿って配置されている。
【特許文献１】特開平１１−２３４４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら図１３及び図１４に示したように、例えばリセットトランジスタM4をNMOSトランジスタで形成した場合、そのP型ウエル１１５とドレイン１１４とでPN接合を形成するので光をそこに照射すると光電変換がおき、発生した光キャリヤは配線層１１０を通してフォトダイオードPDで発生した光キャリヤに加算されることとなる。これは実効的にフォトダイオード面積が設計値から変化したことに相当しセンサの感度が設計値から変動する要因となる。さらにカラーイメージセンサの場合はそれに留まらず、リセットトランジスタM4で発生した光キャリヤはカラーフィルタにより波長域が制限されていない光に対応して発生するために、フォトダイオードPDで発生した光キャリヤに加算されると混色が起こり、カラー画像の画質を著しくそこなうこととなる。
【００１８】
このような問題を起こさないために、一般的には遮光メタル層１１１をリセットトランジスタM4のドレイン上まで広げて遮光をおこないドレイン部で光電変換を起こさないようにする。
【００１９】
しかしながら図１０に示したマルチチップ型イメージセンサの場合は複数のイメージセンサチップをマルチチップ実装しているがゆえに、端の受光素子は各イメージセンサチップの端部１１３の極めて近傍に配置されることとなる。一般に半導体光センサはウエハ形態で半導体プロセスを行なった後にダイシング工程でチップごとに切り離す。このとき導電性の層（たとえば配線層１１０、遮光層１１１）上をダイシング工程で切り込むと下地半導体層（例えばＮ型半導体基板１００、Ｎ型埋め込み層１０１、Ｎ型エピタキシャル層１０２）と電気的にショートする恐れがあるため、通常ダイシングを行なう位置に対して十分な距離を離すように導電性の層（たとえば配線層１１０、遮光層１１１）を配置する。
【００２０】
密着型イメージセンサの場合、上記理由で遮光層１１１をチップ端部１１３の近傍まで広げることが困難なため、リセットトランジスタM4のドレイン部を十分に遮光することができず、図１４のＢ−Ｂ'部の断面図に示すように光Ｌがドレイン１１４に入射してそこで光キャリヤが発生し、混色をおこしてカラー画像の画質を損なう場合がある。
【００２１】
チップ端部のフォトダイオードの位置をチップ中央よりに配置して遮光層１１１の幅を十分に確保しようとすると、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまい、その部分だけ解像度が落ちてしまうため筋となって見えるという新たな問題を生じることになる。
【００２２】
また、図１４のＡ−Ａ'部の断面図に示すようにフォトダイオードそのものについても同じ問題が生じる。すなわち、フォトダイオードに波長域が制限されていない光Ｌ２が入射すると混色を生じるのでフォトダイオードとチップ端部１１３の距離を取りその間に十分な遮光領域を設けようとすると、その分チップの面積が増しコストが増大するという問題が生じる。図１４のＡ−Ａ'部だけでなく、図１４のＡ''−Ａ'''部でも同様な問題が生ずる。特に、Ａ''−Ａ'''部はＢ−Ｂ'部と同様に、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまうために遮光層１１１の幅がとれない問題をも有する。
【００２３】
また、専用の遮光層を設けないで配線層で遮光を兼用した場合には、配線間に間隔が生じてしまうため、そこから入射する光によって混色が生じるという問題が生ずる。
【課題を解決するための手段】
【００２４】
上記問題を解決するために本発明は、複数の光電変換素子と、前記光電変換素子上に設けられた絶縁膜と、該絶縁膜上に設けられ前記光電変換素子の受光部を画する遮光層と、少なくとも前記光電変換素子の受光部上に設けられたカラーフィルタとを基板上に有する光電変換装置であって、基板端部側に配置された前記光電変換素子の受光部上に設けられた第１カラーフィルタと同一の分光特性を有する第２カラーフィルタを、前記光電変換素子の受光部を画する遮光層から前記基板端部側へ延び、且つその間に位置する前記絶縁膜の側面の少なくとも一部を覆うように、配置したものである。
【発明の効果】
【００２５】
以上示したように本発明によれば、不要な波長域の光に対する光キャリアの発生を抑えることができ、混色の発生を抑え高画質のカラー画像が得られるものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【実施例１】
【００２７】
本実施例の光電変換装置はイメージセンサチップとして構成され、マルチチップ型イメージセンサに用いられるイメージセンサチップとして用いられるものである。ただし、チップ端部近傍まで光電変換素子の受光部を配置することが求められるものであればマルチチップ型イメージセンサに用いられるイメージセンサチップ以外の用途にも本実施形態の構成を用いることができる。
【００２８】
図1は本発明の光電変換装置の第１の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。図２は図１のC-C'断面図及びD-D'断面図である。マルチチップ型イメージセンサの構成は既に図１０〜図１２を用いて説明したので説明を省略する。また、光電変換装置としてのイメージセンサチップの構成も図１３及び図１４を用いて説明したので、ここでは図１３及び図１４との相違点について説明する。
【００２９】
本実施形態は、図１及び図２のC-C'断面図に示すように、カラーフィルタ１１２を遮光層１１１からチップ端部１１３寄りに延ばし、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うように配置することで、遮光層１１１で遮光できなかった光L2はカラーフィルタ１１２で波長域が制限された上でフォトダイオードに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。カラーフィルタが絶縁性であれば、例えダイシング工程で切り込まれても、金属等からなる遮光層のように電気的にショートを起こすことはなく、遮光層よりもチップ端部１１３寄りに延ばすことができる。かかる構成は、図２のC''-C'''断面方向においても同様に実施されている。図１０に示すようなマルチチップ型のイメージセンサに用いられるイメージセンサの場合、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまうために、C''-C'''断面方向において遮光層１１１の幅を取ることが難しく、C''-C'''断面方向においてカラーフィルタ１１２を遮光層１１１よりチップ端部１１３寄りに延伸し、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うように配置する重要性が高い。なおここでは遮光層１１１とチップ端部１１３との間に設けるカラーフィルタは受光部を覆うカラーフィルタを延伸させて形成しているが、受光部を覆うカラーフィルタと同一の分光特性を有していれば、受光部を覆うカラーフィルタとは別に設けてもよい。
【００３０】
また、本実施形態では、さらに図１及び図２のD-D'断面図に示したように、C''-C'''断面方向と同様に、リセットトランジスタM4の一主電極領域となるドレイン１１４上を覆う遮光層１１１からチップ端部１１３寄りにカラーフィルタ１１２を延ばし、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うようにカラーフィルタ１１２を配置している。なお、本実施形態ではカラーフィルタ１１２はリセットトランジスタM4と増幅トランジスタM3を覆っているが、リセットトランジスタM4と増幅トランジスタM3上には遮光層が設けられているので、リセットトランジスタM4と増幅トランジスタM3上に必ずしもカラーフィルタ１１２は形成しなくてよい。このような構造をとることにより、遮光層１１１で遮光できなかった光Lはカラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【実施例２】
【００３１】
本実施例では、実施例１の構成に加え、転送ＭＯＳトランジスタのドレイン１１４についても遮光層１１１で覆い、カラーフィルタ１１２を遮光層１１１から端部よりに延び、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うように形成したものである。
【００３２】
図３は本発明の光電変換装置の第２の実施形態の平面図、図４は図３のE-E'断面図である。マルチチップ型イメージセンサの構成は既に図１０〜図１２を用いて説明したので説明を省略する。また図１３及び図１４と同一構成部材については説明を省略する。
【００３３】
図３及び図４において、１１６はＮＭＯＳトランジスタで構成した信号転送トランジスタＭ２のゲートである。１１７は同じく転送NMOSトランジスタのドレイン、１１８はP型ウエル、１１９は転送NMOSトランジスタのドレインと蓄積容量を接続する配線層である。
【００３４】
前述したようにフォトダイオードＰＤにて光電変換により生成した光キャリアはＭＯＳソースフォロワＭ３で電荷電圧変換され、信号転送パルスφＴにて全画素一括で蓄積容量ＣAPに転送される。そのため転送ＭＯＳトランジスタのドレイン１１７を遮光層１１１で十分に遮光できずに光が入射してそこで光電変換をおこしその光キャリヤが蓄積容量ＣＡＰ上の信号に加算されると、同様に混色を発生することになる。
【００３５】
本実施形態は図３及び図４に示すように、蓄積容量ＣＡＰに接続する信号転送トランジスタＭ２のドレイン１１７上を覆う遮光層１１１からチップ端部１１３寄りにカラーフィルタ１１２を延ばし、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うようにカラーフィルタ１１２を配置している。なお、本実施形態ではカラーフィルタ１１２は転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳを覆っているが、転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳ上には遮光層が設けられているので、転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳ上に必ずしもカラーフィルタ１１２は形成しなくてよい。
【００３６】
このような構造をとることにより第１実施形態と同様に遮光層１１１で遮光できなかった光Lはカラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【実施例３】
【００３７】
実施例１では、リセットトランジスタ上に遮光層を設けているが、配線層１１０が遮光層として機能する場合には必ずしも遮光層を設けなくてもよい。
【００３８】
図５は本発明の光電変換装置の第３の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。マルチチップ型イメージセンサの構成は既に図９〜図１１を用いて説明したので説明を省略する。また図１３及び図１４と同一構成部材については説明を省略する。
【００３９】
本実施形態は図５に示すように、遮光層１１１はフォトダイオードの受光部を画するために設けられ、リセットトランジスタM4や増幅トランジスタM3上には設けられておらず、配線層が遮光層として機能する。カラーフィルタ１１２をリセットトランジスタM4の一主電極領域となるドレイン１１４からチップ端部１１３寄りに延ばし、且つドレイン１１４上の絶縁膜１０６〜１０９の側面の少なくとも一部を覆うように配置することで、カラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４０】
また、本実施形態では、配線層間に間隔が生じてしまうため、そこから光が入射する場合があるが、リセットトランジスタM4のドレイン１１４上の配線層で遮光されない部分（本実施形態ではリセットトランジスタをカラーフィルタで覆っている）をカラーフィルタ１１２で覆うことで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【実施例４】
【００４１】
実施例２では、転送トランジスタ上に遮光層を設けているが、配線層１１９が遮光層として機能する場合には必ずしも遮光層を設けなくてもよい。
【００４２】
図６は本発明の光電変換装置の第４の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。マルチチップ型イメージセンサの構成は既に図９〜図１１を用いて説明したので説明を省略する。また図３及び図４と同一構成部材については説明を省略する。
【００４３】
本実施形態は図６に示すように、遮光層１１１はフォトダイオードの受光部を画するために設けられ、リセットトランジスタM4、増幅トランジスタM3、転送トランジスタM2上には設けられておらず、配線層が遮光層として機能する。カラーフィルタ１１２を転送トランジスタM2の一主電極領域となるドレイン１１７上の絶縁膜１０６〜１０９の少なくとも一部の側面を覆うように延ばして配置することで、カラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４４】
また、本実施形態では、配線層間に間隔が生じてしまうため、そこから光が入射する場合があるが、ドレイン１１７上の配線層で遮光されない部分をカラーフィルタ１１２で覆うことで（本実施形態では転送トランジスタをカラーフィルタで覆っている）、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４５】
なお、配線層間の隙間は、実施形態３や実施形態４で説明したリセットトランジスタや転送トランジスタに限られず他のトランジスタでも生じ、その間から光が入射する場合があり、またチップ端部に配された受光素子（画素）に限られず、それ以外の位置に配された受光素子（画素）でも生ずる。かかる場合でも、配線層で遮光されない部分をカラーフィルタで覆うことで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【実施例５】
【００４６】
図７は本発明をＲＧＢ３ラインのイメージセンサに適用した例を示す図である。図７において、図１０と同一構成部材については同一符号を付して説明を省略する。同図に示したように光電変換素子およびリセットトランジスタＭ４を含めた受光素子アレイ４、４'をＲＧＢ各色ごとに互いに交互に配置する。このように配置することで、同色のカラーフィルタを各色に対応し互いに接続されているフォトダイオードＰＤとリセットトランジスタＭ４との上に連続して配置することができるので、フォトダイオードＰＤ、リセットトランジスタＭ４の間にカラーフィルタの隙間ができず、フィルタとフィルタの境から漏れこむ波長域が制御されていない光を最小源にとどめることができる。
【００４７】
そして、かかる構成において、実施形態１や実施形態３で説明したようにカラーフィルタを配置することで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがトランジスタのソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４８】
同様のことは蓄積容量部とそこに接続する転送トランジスタにも言える。転送トランジスタをＲＧＢ各色ごとに、対応するフォトダイオードの近傍に配置することで同色のカラーフィルタをすきまなく配置することができるため、同じようにフィルタとフィルタの境から漏れこむ波長域が制御されていない光を最小源にとどめることができるものである。
【００４９】
そして、かかる構成において、実施形態２や実施形態４で説明したようにカラーフィルタを配置することで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがトランジスタのソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５０】
上記実施形態はＲＧＢ３色のカラーフィルタを３列に配置した場合を例にとり説明したがこれに限るものではなく、勿論補色フィルタの場合であっても３列以外の組み合わせであっても本発明のカラーフィルタと素子の配置を行なえば同様の効果が得られることは言うまでもない。
【実施例６】
【００５１】
図８と図１５、は本発明の構造を実現するための製法を示したものである。
【００５２】
図８−a  N型半導体基板１００を用意
図８−b  Ｎ型半導体基板上にＮ型埋め込み層１０１をイオン注入により形成
図８−c  Ｎ型埋め込み層１０１上にＮ型エピタキシャル層１０２をエピタキシャル成長により形成
図８−d  複数回のイオン注入工程によりＮ型エピタキシャル層１０２中にＮ型バリア領域１０５、Ｐ型ウエルをそれぞれ形成
図８−e  熱酸化により選択的酸化絶縁膜１０６を形成し、素子領域とフィールド領域とを分離
図８−f  複数回のイオン注入により素子領域にＰ型領域１０３、Ｎ型領域１０４、ＮＭＯＳトランジスタのドレイン１１４をそれぞれ形成
図８−g  絶縁膜１０７を堆積、素子領域にコンタクトホールをエッチングにより形成、配線層をスパッタで堆積した後にエッチングでパターニングして配線層を形成。同様の工程を繰り返して絶縁膜１０８，１０９、及び遮光層１１１を形成
図１５−h  チップ端部の絶縁膜１０６〜１０９をエッチング除去。チップに切り離すダイシング工程時のストレスを低減するため、及び本発明よりなる絶縁膜側面のカラーフィルタ形成領域を設けるため
図１５−i  カラーフィルタ１１２をスピンコートなどにより形成。全体を一度に形成してもよいし、段差のあるチップ端部におよそ絶縁膜１０９の高さまでまずカラーフィルタを形成し、全体的に表面が平坦になった後に再度カラーフィルタを形成する多段階で形成しても良い。カラーフィルタ層を形成した後にエッチングにより所望のパターンにパターニングする。
【００５３】
図１５−j  ダイシングによりチップをそれぞれ切り離すと、カラーフィルタ１１２が遮光層１１１からチップ端部１１３寄りに伸び、且つ絶縁膜１０６〜１０９の側面の少なくとも一部を覆うように配置された本発明の構造を実現できるものである。
【実施例７】
【００５４】
図９はチップ端部のカラーフィルタ１１２をあらかじめエッチング除去して、ダイシング工程時にはカラーフィルタ部を避け半導体部のみをダイシングするように構成したものである。カラーフィルタは一般に顔料が分散されたカラーレジストを塗布して形成されるが、カラーフィルタ１１２と絶縁膜１０９の密着性が不十分な時にはダイシング工程時のストレスにより、カラーフィルタ１１２が剥がれてしまう場合がある。本実施形態のように、あらかじめチップ端部でカラーフィルタ１１２を除去しておくことでこのような問題を避けることができる。
【００５５】
上記各実施形態はホール蓄積型のフォトダイオード、ＮＭＯＳトランジスタを用いたリセットトランジスタ、転送トランジスタで構成された光電変換装置を例にとり説明したが、本発明は勿論この構成に限るものではなく、電子蓄積型のフォトダイオードを用いた場合、ＰＭＯＳトランジスタやＣＭＯＳでリセットトランジスタ、転送トランジスタを構成した場合にも、加算される信号の極性が異なるだけで同様の効果が得られることはいうまでもない。
【００５６】
また上記各実施形態ではソースフォロワで電荷増幅する場合を例にとり説明したが、本発明はこれに限るものではなく、フォトダイオードからの信号を直接読み出す場合や反転増幅アンプにて増幅してから読み出す場合にも同様の効果が得られるものである。
【００５７】
更に、本発明はＣＣＤイメージセンサチップや２次元状のエリアセンサも適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の光電変換装置の第１の実施形態の模式的平面図である。
【図２】本発明の光電変換装置の第１の実施形態の模式的断面図である。
【図３】本発明の光電変換装置の第２の実施形態の模式的平面図である。
【図４】本発明の光電変換装置の第２の実施形態の模式的断面図である。
【図５】本発明の光電変換装置の第３の実施形態の模式的平面図である。
【図６】本発明の光電変換装置の第４の実施形態の模式的平面図である。
【図７】本発明の光電変換装置の第５の実施形態におけるイメージセンサチップの等価回路図である。
【図８】本発明の製法の実施形態の説明図である。
【図９】本発明の光電変換装置の第７の実施形態の模式的平面図である。
【図１０】従来技術におけるイメージセンサチップの等価回路図である。
【図１１】従来技術におけるタイミングチャートである。
【図１２】従来技術における受光素子の等価回路図である。
【図１３】従来技術における受光素子の模式的平面図である。
【図１４】従来技術における受光素子の模式的断面図である。
【図１５】本発明の製法の実施形態の説明図である。
【符号の説明】
【００５９】
１、１'  光電変換装置
２、２'  プレシフトレジスタ
３、３'  シフトレジスタ
４、４'  受光素子アレイ
５、５'  タイミング発生回路
６、６'  信号出力アンプ
７、７'  シフトレジスタ駆動パルス（１）
８、８'  シフトレジスタ駆動パルス（２）
９、９'  次チップスタート信号線
ａ１〜ｄ１  受光素子
PD１〜PD4  フォトダイオード
Ｍ１ａ〜Ｍ１ｄ  読み出しスイッチ
Ｍ２ａ〜Ｍ２ｄ  信号転送スイッチ
Ｍ３ａ〜Ｍ３ｄ  MOSソースフォロワ
Ｍ４ａ〜Ｍ４ｄ  リセットスイッチ
ＣＡＰａ〜ＣＡＰｄ  蓄積容量
ＣＳａ〜ＣＳｄ  ソースフォロワ回路の定電流負荷
１００  N型半導体基板
１０１  N型埋め込み層
１０２  N型エピタキシャル層
１０３  N型領域
１０５  N型バリア領域
１０６  絶縁膜
１０８  絶縁膜
１０９  絶縁膜
１１０  配線層
１１１  遮光メタル層
１１２  カラーフィルタ層
１１３  光電変換装置の端部
１１４  リセットNMOSトランジスタのドレイン
１１５  リセットNMOSトランジスタのP型ウエル
１１６  転送NMOSトランジスタのゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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