(57)【要約】【課題】メモリチップを搭載した積層型半導体装置の小型化を目的とする。【解決手段】第１の半導体素子７を絶縁性フィルムを介して基板１に載置して熱圧着によって搭載し、その上に第２の半導体素子９を搭載し、基板電極４と素子電極１０との間を金属細線１４で接続した半導体装置であって、基板１の中心１７に対して第１の半導体素子７の中心１８を、基板電極４とは反対の方向にオフセットさせて搭載し、一辺のみに素子電極１０が形成された第２の半導体素子９を、素子電極１０が前記基板電極４と同じ側に向けて、かつ第１の半導体素子７の端に寄せて搭載した。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に、回路形成面が前記基板と対向するように第１の半導体素子を絶縁性フィルムを介して載置して熱圧着によって搭載し、前記第１の半導体素子に回路形成面を上にして第２の半導体素子を搭載し、前記基板の基板電極と第２の半導体素子の素子電極との間を金属細線で接続した半導体装置であって、
前記基板の中心に対して前記第１の半導体素子の中心を、前記基板電極とは反対の方向にオフセットさせて搭載し、
一辺のみに素子電極が形成された前記第２の半導体素子を、前記素子電極が前記基板電極と同じ側に向けて、かつ前記第１の半導体素子の端に寄せて搭載した
半導体装置。
【請求項２】
基板に回路形成面が前記基板と対向するように第１の半導体素子を搭載し、一辺のみに素子電極が設けられた第２の半導体素子を回路形成面を上にして前記第１の半導体素子に搭載し、前記基板の基板電極と第２の半導体素子の素子電極との間を金属細線で接続した半導体装置を製造するに際し、
前記基板の中心に対して前記第１の半導体素子の中心を前記基板の電極とは反対の方向にオフセットさせた位置に、絶縁性フィルムを介して載置して熱圧着によって搭載する工程と、
前記第２の半導体素子を、前記素子電極を前記基板電極と同じ側に向けて前記第１の半導体素子に搭載する工程と、
前記基板電極と第２の半導体素子の素子電極との間を金属細線で接続する工程と
を有してなる半導体装置の製造方法。
【請求項３】
前記第２の半導体素子がメモリチップである
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に複数の半導体素子を積層して搭載した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化に伴って、一つの半導体装置に複数の半導体素子を搭載した半導体装置が提供されている。この場合には、複数の半導体素子を個々に並べて配置するよりも、縦方向に積層して複数の半導体素子を配置することにより、半導体装置をより小型化できる。
【０００３】
（特許文献１）には図６に示す半導体装置が記載されている。
第１の半導体素子７と第２の半導体素子９を搭載したこの半導体装置は、下部の第１の半導体素子７は回路形成面が基板１に対向するようにフリップチップ実装され、上部の第２の半導体素子９は回路形成面を上にして第１の半導体素子７に搭載されている。基板１の中心と第１，第２の半導体素子７，９の中心は互いに一致している。１２は第１の半導体素子７と基板１とを固定する第１の接着層、１３は第１の半導体素子７と第２の半導体素子９とを固定する第２の接着層である。
【０００４】
基板１にフリップチップ実装された第１の半導体素子７のバンプ１１は、基板１に設けられている基板電極（図示せず）に電気的に接続され、基板１と第２の半導体素子９とは金属細線１４によって基板電極（図示せず）にワイヤボンディングされている。１５は封止樹脂で、基板１の半導体素子搭載面と第１の半導体素子７と第２の半導体素子９と金属細線１４とを封止している。１６は基板１に設けられた外部接続電極である。
【０００５】
この構成により、第１の半導体素子７の上に搭載された第２の半導体素子９は、第１の半導体素子７の素子電極（図示せず）の位置を考慮する必要がないため、第２の半導体素子９のサイズや種類の自由度が増し、さらに第１の半導体素子７は基板１にフリップチップ実装されるため、第１の半導体素子７と基板１とを接続する基板電極は第１の半導体素子７の搭載領域に収まり、第２の半導体素子９と接続する基板電極とそれに伴う配線（図示せず）のスペースも削減できるため、半導体装置の小型化が図れる。
【０００６】
また、（特許文献２）には図７に示す半導体装置が記載されている。これは、基板１に第１の半導体素子７を固定する工程が、図６に矢印２２で示した位置から基板１と第１の半導体基板７との間にアンダーフィル樹脂２３を注入して硬化させた場合には、注入口となる一辺のアンダーフィル樹脂２３のフィレットの形状が、第１の半導体素子７のその他の辺に比べて溜まり部の体積が大きくなって、基板１の基板電極の上に広がった場合にはワイヤーボンディング時に接触不良が発生するため、これを回避することを目的として（特許文献２）では基板１の中心Ａに対して第１の半導体素子７の中心Ｂを、アンダーフィル樹脂２３の前記注入口となる側とは反対側にオフセットして搭載する技術が記載されている。
【特許文献１】特開平１１−２１９９８４号公報
【特許文献２】特開２００５−２６５６４公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
第１の半導体素子７の基板１への固定を、アンダーフィル樹脂の注入に依らない場合、具体的には、絶縁性フィルムを介して載置して熱圧着によって固定する場合には、アンダーフィル樹脂のような大きな溜まり部が発生しないため、一辺のみに素子電極を有するメモリチップなどの第２の半導体素子９を第１の半導体素子７の中央に搭載する場合であっても、図６に示したように第１，第２の半導体素子７，９は、基板１の中心と第１，第２の半導体素子７，９の中心は互いに一致して搭載されている。
【０００８】
しかしながら、ワイヤーボンド接続用の基板電極がない辺においても、基板電極のある辺と同じだけ基板１にスペースができ、半導体装置の小型化が図れないという課題がある。
【０００９】
本発明は、絶縁性フィルムを介して基板１に第１の半導体素子７を載置して、熱圧着によって第１の半導体素子７を基板１に固定するとともに、一辺のみに素子電極を有するメモリチップなどの第２の半導体素子９を第１の半導体素子７の中央に搭載する場合に、従来よりも小型化が図れる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１記載の半導体装置は、基板に、回路形成面が前記基板と対向するように第１の半導体素子を絶縁性フィルムを介して載置して熱圧着によって搭載し、前記第１の半導体素子に回路形成面を上にして第２の半導体素子を搭載し、前記基板の基板電極と第２の半導体素子の素子電極との間を金属細線で接続した半導体装置であって、前記基板の中心に対して前記第１の半導体素子の中心を、前記基板電極とは反対の方向にオフセットさせて搭載し、一辺のみに素子電極が形成された前記第２の半導体素子を、前記素子電極が前記基板電極と同じ側に向けて、かつ前記第１の半導体素子の端に寄せて搭載したことを特徴とする。
【００１１】
本発明の請求項２記載の半導体装置の製造方法は、基板に回路形成面が前記基板と対向するように第１の半導体素子を搭載し、一辺のみに素子電極が設けられた第２の半導体素子を回路形成面を上にして前記第１の半導体素子に搭載し、前記基板の基板電極と第２の半導体素子の素子電極との間を金属細線で接続した半導体装置を製造するに際し、前記基板の中心に対して前記第１の半導体素子の中心を前記電極とは反対の方向にオフセットさせた位置に、絶縁性フィルムを介して載置して熱圧着によって搭載する工程と、前記第２の半導体素子を、前記素子電極を前記基板の基板電極と同じ側に向けて前記第１の半導体素子に搭載する工程と、前記基板の電極と第２の半導体素子の素子電極との間を金属細線で接続する工程とを有してなることを特徴とする。
【００１２】
本発明の請求項３記載の半導体装置は、請求項１において、前記第２の半導体素子がメモリチップであることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置は、第１の半導体素子を絶縁性フィルムを介して基板に載置して熱圧着によって搭載した半導体装置において、基板の中心と第１の半導体素子の中心とをオフセットさせることで、基板の無駄なスペースを無くして半導体装置を小型化できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）の半導体装置を示す。
【００１５】
図１（ａ）は本発明の半導体装置の断面図を示し、図１（ｂ）は基板の平面図を示す。
基板１に第１，第２の半導体素子７，９を縦方向に積層して配置したこの半導体装置は、次のように構成されている。
【００１６】
図１（ａ）（ｂ）に示すように、基板１には、配線２と、第１，第２の基板電極３，４と、ランド６とが形成されており、第１，第２の基板電極３，４とはビア５を介してランド６と接続されている。ランド６には外部接続電極１６が形成されている。なお、第２の基板電極４は、基板１の中心１７よりも右側にだけ設けられている。
【００１７】
第１の素子電極８を備えた半導体素子７は、回路形成面が基板１に対向し、基板１の中心１７と第１の半導体素子７の中心１８とがオフセットするように基板１に搭載され、第１の素子電極８と第１の基板電極３とはバンプ１１を介してフリップチップ接続されており、基板１と第１の半導体素子７とは絶縁性フィルムからなる第１の接着層１２を介して熱圧着されている。ここで、第１の半導体素子７の中心１８は基板１の中心１７に対して第２の基板電極４と反対の方向にオフセットされている。
【００１８】
一辺にのみ第２の素子電極１０を備えた第２の半導体素子９は、具体的にはメモリチップであって、回路形成面を上にして、第２の半導体素子９の中心１９と第１の半導体素子７の中心１８とがオフセットするように、第２の接着層１３を介して第１の半導体素子７に搭載されている。ここでは、第２の素子電極１０が第２の基板電極４と同じ側に向けて、かつ第１の半導体素子７の端に寄せて第１の半導体素子７に搭載されている。さらに具体例として、ここでは第２の半導体素子９の第２の素子電極１０が形成されている一辺９ａは、第１の半導体素子７の前記第２の基板電極４の側の辺に揃えて搭載されている。
【００１９】
そして、第２の素子電極１０と第２の基板電極４とが金属細線１４によってワイヤーボンディング接続され、基板１の半導体素子搭載面と半導体素子７，９と金属細線１４とが封止樹脂１５によって封止されている。
【００２０】
半導体装置は図２（ａ）〜（ｇ）の工程で製造されている。
まず図２（ａ）に示すように、第１の素子電極８を備えた第１の半導体素子７を準備し、第１の素子電極８にバンプ１１を形成する。このとき形成されるバンプ１１は金線を使用したスタッドバンプやめっきバンプを用いる。
【００２１】
次に図２（ｂ）に示すように、準備する基板１には、配線２と第１の基板電極３と第２の基板電極４とランド６とが形成されており、第１の基板電極３と第２の基板電極４とはビア５を介してランド６と接続されている。
【００２２】
図２（ｂ）〜図２（ｃ）に示すように、基板１に第１の接着層１２としての絶縁性フィルム１２ａを載置する。
次に第１の半導体素子７の中心１８が基板１の中心１７に対して、第２の基板電極４と反対の方向にオフセットするように、第１の半導体素子７を絶縁性フィルム１２ａの上に載置し、熱を加えて押し付ける。
【００２３】
このとき、バンプ１１は絶縁性フィルム１２ａを突き破り、第１の素子電極８と第１の基板電極３とをフリップチップ接続する。そして、絶縁性フィルム１２ａを硬化し、基板１と第１の半導体素子７との熱圧着が完了する。
【００２４】
次に図２（ｄ）に示すように、第２の半導体素子９の回路形成面と反対の面に第２の接着層１３を塗布し、第２の半導体素子９を第１の半導体素子７に搭載する。このとき、第２の半導体素子９の第２の素子電極１０が形成されている一辺９ａが、第１の半導体素子７の前記第２の基板電極４の側の辺に寄るように、第２の半導体素子９の中心１９は第１の半導体素子７の中心１８に対してオフセットさせる。
【００２５】
なお、『一辺９ａを、第１の半導体素子７の前記第２の基板電極４の側の辺に寄せる』とは、第２の素子電極１０における金属細線１４のワイヤーボンドの位置が、第１の半導体素子７の前記第２の基板電極４の側の辺から外側に突出していなければよく、第２の半導体素子９の第２の素子電極１０が形成されている一辺９ａが第１の半導体素子７の前記第２の基板電極４の側の辺に揃えて搭載することを限定するものではない。また、第２の接着層はペースト状のものやフィルム状のものを用いる。
【００２６】
次に図２（ｅ）に示すように、第２の基板電極４と第２の素子電極１０とを金属細線１４によりワイヤーボンディング接続する。
次に図２（ｆ）に示すように、基板１の半導体装置搭載面と第１の半導体素子７と第２の半導体素子９と金属細線１４とを封止樹脂１５で封止する。
【００２７】
最後に、図２（ｇ）に示すように、ランド６に外部接続電極１６を形成する。
このように、第１の半導体素子７と基板１との固定を、アンダーフィル樹脂の注入と硬化ではなくて、第１の半導体素子を絶縁性フィルムを介して基板に載置して熱圧着によって搭載する場合に、基板１の中心１７と第１の半導体素子７の中心１８とをオフセットさせているため、基板１の無駄なスペースを無くして半導体装置を小型化できる。
【００２８】
また、第２の半導体素子９の第２の素子電極１０を備えた一辺を第１の半導体素子７の端に寄せて搭載したため、第２の基板電極４と第２の素子電極１０とを電気的に接続する金属細線１４の長さを短くして高周波への対応も可能となる。
【００２９】
（実施の形態２）
図３と図４は本発明の第２の実施形態の半導体装置を示し、第１の実施形態と同じものには同一の符号を付けて説明する。
【００３０】
図１に示した半導体装置では、第２の半導体素子９の平面形状が第１の半導体素子７よりも小さくて、第２の半導体素子９の辺は平面的には何れも第１の半導体素子７から突出していなかったが、この図３では第２の素子電極１０が形成された辺と反対の辺が第１の第１の半導体素子７から突出して積層されている。これによって、第１の半導体素子７の中心１８に対して第２の半導体素子９の中心１９が第２の基板電極４の方向と反対の方向にオフセットしている点が異なっている。
【００３１】
具体的には、一辺にのみ第２の素子電極１０を備えた第２の半導体素子９は、第２の素子電極１０の形成された辺９ａが第２の基板電極４と同じ側で、かつ前記第１の半導体素子７の端に寄せるように、第２の半導体素子９の中心１９は第１の半導体素子７の中心１８に対して第２の基板電極４の方向と反対の方向にオフセットされている。２０は第２の半導体素子９の第１の半導体素子７の外形から突出部分を表している。その他は（実施の形態１）と同じであって、『一辺９ａを、第１の半導体素子７の前記第２の基板電極４の側の辺に寄せる』とは、第２の素子電極１０における金属細線１４のワイヤーボンドの位置が、第１の半導体素子７の前記第２の基板電極４の側の辺から外側に突出していなければよく、第２の半導体素子９の第２の素子電極１０が形成されている一辺９ａが第１の半導体素子７の前記第２の基板電極４の側の辺に揃えて搭載することを限定するものではない。
【００３２】
図４は図３に示した半導体装置の樹脂封止工程を示しており、その他は図２と同様である。このように、樹脂封止工程では、封止樹脂１５の流入方向２１が第２の半導体素子９の突出した辺と平行になるように樹脂を流入させている。これにより、第２の半導体素子９の突出部と基板１の間の空隙を確実に封止樹脂１５により封止でき、半導体装置の信頼性を向上させることができる。
【００３３】
（実施の形態３）
図５は本発明の第３の実施形態の半導体装置の樹脂封止工程を示している。完成した半導体装置の断面は図３と同様であるが、図５では第２の半導体素子９は隣り合う二辺９ｂ，９ｃが第１の半導体素子７から突出した状態となるように前記オフセットが設けられて、第１の半導体素子７の上に第２の半導体素子９が縦方向に積層されている。その他は（実施の形態２）と同じである。
【００３４】
この半導体装置の封止工程では、突出した二辺９ｂ，９ｃのうちの一辺９ｃに対向する流入方向２１から封止樹脂１５を流入させることによって、第２の半導体素子９の突出部と基板１の間の空隙を確実に封止樹脂１５により封止でき、半導体装置の信頼性を向上させることができる。
【産業上の利用可能性】
【００３５】
本発明の半導体装置及びその製造方法は、半導体装置の小型化を高めるものとして有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の（実施の形態１）に係る積層型半導体装置の断面図と配線基板を示す平面図
【図２】同実施の形態に係る積層型半導体装置の製造方法の工程図
【図３】本発明の（実施の形態２）に係る積層型半導体装置の断面図
【図４】同実施の形態の積層型半導体装置の製造方法の封止工程を示す平面図
【図５】本発明の（実施の形態３）に係る積層型半導体装置の製造方法の封止工程を示す平面図
【図６】従来の積層型半導体装置を示す断面図
【図７】別の従来例の積層型半導体装置を示す断面図
【符号の説明】
【００３７】
１    基板
２    配線
３    第１の基板電極
４    第２の基板電極
５    ビア
６    ランド
７    第１の半導体素子
８    第１の素子電極
９    第２の半導体素子
１０  第２の素子電極
１１  バンプ
１２  第１の接着層
１２ａ    絶縁性フィルム
１３  第２の接着層
１４  金属細線
１５  封止樹脂
１６  外部接続電極
１７  基板１の中心
１８  第１の半導体素子７の中心
１９  第２の半導体素子９の中心
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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