(57)【要約】【課題】簡易な構成により、電源投入時などにおいて発生する出力電圧のオーバシュートを防止できる半導体装置の提供。【解決手段】この発明は、差動増幅回路１、ソースホロワ回路２、出力トランジスタ３、分圧回路４、および電子スイッチ５などからなる。電子スイッチ５は、電源の投入時などに、ソースホロワ回路２の入力側を所定時間だけ電気的に接続させる。すなわち、電子スイッチ５は、電源投入時などに、ソースホロワ回路２の本来の機能を所定時間だけ制限させ、またはその本来の機能を所定時間だけ遅延させ、出力電圧ＶＯＵＴのオーバシュートを防止するためのものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に接続され、導通制御される出力トランジスタと、
前記出力端子に発生する出力電圧と所定の基準電圧との差を検出し、この検出した差に応じた信号を生成出力する差動増幅回路と、
前記差動増幅回路の出力信号に従って動作し、前記出力トランジスタを導通制御するバッファ回路と、
前記出力電圧を立ち上げるときに、前記バッファ回路の入力側を電気的に所定時間接続する電気的接続手段と、
を備えることを特徴とする半導体装置。
【請求項２】
前記バッファ回路は、ソースホロワ回路からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電気的接続手段は、前記ソースホロワ回路を構成するＭＯＳトランジスタの入力端子と出力端子との間をオンオフ制御する電子スイッチからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電子スイッチをオンオフ制御するための制御信号が入力される制御信号入力端子を、さらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力電圧を分圧する分圧回路を、さらに備え、
前記分圧回路の分圧電圧を前記差動増幅回路に入力される前記出力電圧として使用するようになっていることを特徴とする請求項１乃至請求項４のうちのいずれかに記載の半導体装置。
【請求項６】
前記差動増幅回路は、Ｎ型のＭＯＳトランジスタからなる差動対を含むことを特徴とする請求項１乃至請求項５のうちのいずれかに記載の半導体装置。
【請求項７】
前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのうちのいずれか一方からなり、
前記Ｎ型のＭＯＳトランジスタを使用する場合には自己の基板端子を接地端子に接続して使用し、
前記Ｐ型のＭＯＳトランジスタを使用する場合には自己の基板端子を電源端子または自己のソース端子に接続して使用するようにしたことを特徴とする請求項２乃至請求項６のうちのいずれかに記載の半導体装置。
【請求項８】
前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを並列接続したものからなり、
前記Ｎ型のＭＯＳトランジスタは自己の基板端子を接地端子に接続して使用し、
前記Ｐ型のＭＯＳトランジスタは自己の基板端子を電源端子または自己のソース端子に接続して使用するようにしたことを特徴とする請求項２乃至請求項６のうちのいずれかに記載の半導体装置。
【請求項９】
入力端子と出力端子との間に接続され、導通制御される出力トランジスタと、
前記出力端子に発生する出力電圧と所定の基準電圧との差を検出し、この検出した差に応じた信号に従って前記出力トランジスタを導通制御する差動増幅回路と、
前記出力電圧を立ち上げるときに、前記差動増幅回路の出力端子間を電気的に所定時間接続する電気的接続手段と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記電気的接続手段は、前記差動増幅回路の出力端子間をオンオフ制御する電子スイッチからなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記電子スイッチをオンオフ制御するための制御信号が入力される制御信号入力端子を、さらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記出力電圧を分圧する分圧回路を、さらに備え、
前記分圧回路の分圧電圧を前記差動増幅回路に入力される前記出力電圧として使用するようになっていることを特徴とする請求項９乃至請求項１１のうちのいずれかに記載の半導体装置。
【請求項１３】
前記差動増幅回路は、Ｎ型のＭＯＳトランジスタからなる差動対を含むことを特徴とする請求項９乃至請求項１２のうちのいずれかに記載の半導体装置。
【請求項１４】
前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのうちのいずれか一方からなり、
前記Ｎ型のＭＯＳトランジスタを使用する場合には自己の基板端子を接地端子に接続して使用し、
前記Ｐ型のＭＯＳトランジスタを使用する場合には自己の基板端子を電源端子または自己のソース端子に接続して使用するようにしたことを特徴とする請求項１０乃至請求項１３のうちのいずれかに記載の半導体装置。
【請求項１５】
前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを並列接続したものからなり、
前記Ｎ型のＭＯＳトランジスタは自己の基板端子を接地端子に接続して使用し、
前記Ｐ型のＭＯＳトランジスタは自己の基板端子を電源端子または自己のソース端子に接続して使用するようにしたことを特徴とする請求項１０乃至請求項１３のうちのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリーズレギュレータなどの電源装置やオペアンプに適用される半導体装置に関し、特に、電源の投入時に、出力電圧のオーバシュートを防止できる半導体装置に関するものである。
【背景技術】
【０００２】
従来、この種の半導体装置としては、図１８や図１９に示すものが知られている。
図１８の半導体装置（以下、第１従来装置という）は、ＭＯＳトランジスタＭ１〜Ｍ５からなる差動増幅回路１と、ＭＯＳトランジスタＭ６、Ｍ７からなるソースホロワ回路２と、ＭＯＳトランジスタＭ８からなる出力トランジスタ３と、抵抗Ｒ１、Ｒ２からなる分圧回路４と、を備えている。
【０００３】
このような第１従来装置では、電源投入後の定常状態では以下のような動作を行う。すなわち、出力電圧ＶＯＵＴが変化（増減）すると、差動増幅回路１の出力電圧が変化し、この変化がソースホロワ回路２を介して出力トランジスタ３のゲート電圧を変化させる。このため、出力トランジスタ３に流れる電流が変化し、出力電圧ＶＯＵＴのレベルが所定値（目標値）に保たれる。
【０００４】
次に、第１従来装置の電源の投入時における各部の波形を示すと、図２０に示すようになる。
この場合には、この第１従来装置を動作可能とするイネーブル信号ＣＥが立ち上がり（図２０（Ａ）参照）、これと同時に電源が投入されると、電源電圧ＶＤＤが図２０（Ｅ）に示すように立ち上がる。
【０００５】
これにより、差動増幅回路１の出力電圧ＶＯ１およびソースホロワ回路２の出力電圧ＶＯ２の各波形は、図２０（Ｃ）（Ｄ）に示すようになり、一時的に振動する。このため、出力端子からコンデンサ（図示せず）に流れ込む出力電流ＩＯＵＴは図２０（Ｂ）に示すようになる。これと同時に、出力電圧ＶＯＵＴは、図２０（Ｆ）に示すように急激に立ち上がる。このときの拡大波形は、図１１（Ａ）に示すようになり、目標値に直ちに収束できず、一時的に振動してオーバシュートが発生する。
このため、第１従来装置では、電源の投入時には、大きな突入電流が流れるとともに（図２０（Ｂ）参照）、出力電圧ＶＯＵＴがオーバシュートを起こすという不具合がある（図１１（Ａ）参照）。
【０００６】
次に、第１従来装置の動作であって、電源が投入されている状態でイネーブル信号が入力される場合の動作例について、図２１を参照して説明する。
この場合には、図２１（Ａ）に示すように、この第１従来装置を動作可能とするイネーブル信号ＣＥが立ち上がる。しかし、このときには、入力端子に電源電圧ＶＤＤが印加状態にあり（図２１（Ｅ）参照）、差動増幅回路１の出力電圧ＶＯ１およびソースホロワ回路２の出力電圧ＶＯ２はそれぞれ所定値となっている（図２１（Ｃ）（Ｄ）参照）。
【０００７】
そして、電源電圧ＶＤＤが立ち上がると、これに伴って、差動増幅回路１の出力電圧ＶＯ１とソースホロワ回路２の出力電圧ＶＯ２とが、図２１（Ｃ）（Ｄ）に示すように変化する。
このため、出力端子からコンデンサ（図示せず）に流れ込む出力電流ＩＯＵＴは図２１（Ｂ）に示すようになる。これと同時に、出力電圧ＶＯＵＴは、図２１（Ｆ）に示すように急激に立ち上がる。このときの拡大波形は、図１２（Ａ）に示す通りであり、目標値に直ちに収束できず、一時的に振動してオーバシュートが発生する。
【０００８】
図１９の半導体装置（以下、第２従来装置という）は、ＭＯＳトランジスタＭ２１〜Ｍ２５からなる差動増幅回路２１と、ＭＯＳトランジスタＭ２６からなる出力トランジスタ２２と、抵抗Ｒ３、Ｒ４からなる分圧回路２３と、を備えている。
このような第２従来装置では、電源投入後の定常状態では以下のような動作を行う。すなわち、出力電圧ＶＯＵＴが変化すると、差動増幅回路２１の出力電圧が変化し、これにより出力トランジスタ２２のゲート電圧が変化する。このため、出力トランジスタ２２に流れる電流が変化し、出力電圧ＶＯＵＴのレベルが所定値に保たれる。
【０００９】
しかし、第２従来装置は、第１従来装置と同様に、電源の投入時などには、大きな突入電流が流れるとともに、出力電圧ＶＯＵＴがオーバシュートを起こすという不具合がある。
そこで、このような不具合を解消するための従来装置としては、特許文献１に記載の装置（以下、第３従来装置という）などが知られている。
この第３従来装置は、定電圧電源装置において、電源の投入直後に発生する突入電流を、入力電圧に影響されずに一定の値以内に抑えるようにしたものである。
【００１０】
このために、比較回路に供給する基準電圧を発生させる基準電圧回路を備えている。そして、その基準電圧回路は、基準電圧を発生する際にその立ち上がりを、入力電圧によらずに一定の傾きの立ち上がり速度で緩やかに立ち上がるようにするものであり、具体的にはコンデンサや抵抗からなる積分回路を含んでいる。
しかし、第３従来装置では、基準電圧回路の回路構成が複雑になる上に、その回路規模が大きくなるという不具合が考えられる。
【特許文献１】特開平１０−２９３６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、上記の点に鑑み、簡易な構成により、電源投入時などにおいて発生する出力電圧のオーバシュートを防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、入力端子と出力端子との間に接続され、導通制御される出力トランジスタと、前記出力端子に発生する出力電圧と所定の基準電圧との差を検出し、この検出した差に応じた信号を生成出力する差動増幅回路と、前記差動増幅回路の出力信号に従って動作し、前記出力トランジスタを導通制御するバッファ回路と、前記出力電圧を立ち上げるときに、前記バッファ回路の入力側を電気的に所定時間接続する電気的接続手段と、を備えている。
【００１３】
第２の発明は、第１の発明において、前記バッファ回路はソースホロワ回路からなる。
第３の発明は、第２の発明において、前記電気的接続手段は、前記ソースホロワ回路を構成するＭＯＳトランジスタの入力端子と出力端子との間をオンオフ制御する電子スイッチからなる。
第４の発明は、第３の発明において、前記電子スイッチをオンオフ制御するための制御信号が入力される制御信号入力端子を、さらに備えている。
【００１４】
第５の発明は、第１乃至第４のうちのいずれかの発明において、前記出力電圧を分圧する分圧回路を、さらに備え、前記分圧回路の分圧電圧を前記差動増幅回路に入力される前記出力電圧として使用するようになっている。
第６の発明は、第１乃至第５のうちのいずれかの発明において、前記差動増幅回路は、Ｎ型のＭＯＳトランジスタからなる差動対を含んでいる。
【００１５】
第７の発明は、第２乃至第６のうちのいずれかの発明において、前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのうちのいずれか一方からなり、前記Ｎ型のＭＯＳトランジスタを使用する場合には自己の基板端子を接地端子に接続して使用し、前記Ｐ型のＭＯＳトランジスタを使用する場合には自己の基板端子を電源端子または自己のソース端子に接続して使用するようにした。
【００１６】
第８の発明は、第２乃至第６のうちのいずれかの発明において、前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを並列接続したものからなり、前記Ｎ型のＭＯＳトランジスタは自己の基板端子を接地端子に接続して使用し、前記Ｐ型のＭＯＳトランジスタは自己の基板端子を電源端子または自己のソース端子に接続して使用するようにした。
【００１７】
第９の発明は、入力端子と出力端子との間に接続され、導通制御される出力トランジスタと、前記出力端子に発生する出力電圧と所定の基準電圧との差を検出し、この検出した差に応じた信号に従って前記出力トランジスタを導通制御する差動増幅回路と、前記出力電圧を立ち上げるときに、前記差動増幅回路の出力端子間を電気的に所定時間接続する電気的接続手段と、を備えている。
【００１８】
第１０の発明は、第９の発明において、前記電気的接続手段は、前記差動増幅回路の出力端子間をオンオフ制御する電子スイッチからなる。
第１１の発明は、第１０の発明において、前記電子スイッチをオンオフ制御するための制御信号が入力される制御信号入力端子を、さらに備えている。
第１２の発明は、第９乃至第１１のうちのいずれの発明において、前記出力電圧を分圧する分圧回路を、さらに備え、前記分圧回路の分圧電圧を前記差動増幅回路に入力される前記出力電圧として使用するようになっている。
【００１９】
第１３の発明は、第９乃至第１２のうちのいずれかの発明において、前記差動増幅回路は、Ｎ型のＭＯＳトランジスタからなる差動対を含んでいる。
第１４の発明は、第１０乃至第１２のうちのいずれかの発明において、前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのうちのいずれか一方からなり、前記Ｎ型のＭＯＳトランジスタを使用する場合には自己の基板端子を接地端子に接続して使用し、前記Ｐ型のＭＯＳトランジスタを使用する場合には自己の基板端子を電源端子または自己のソース端子に接続して使用するようにした。
【００２０】
第１５の発明は、第１０乃至第１２のうちのいずれかの発明において、前記電子スイッチは、Ｎ型のＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを並列接続したものからなり、前記Ｎ型のＭＯＳトランジスタは自己の基板端子を接地端子に接続して使用し、前記Ｐ型のＭＯＳトランジスタは自己の基板端子を電源端子または自己のソース端子に接続して使用するようにした。
【００２１】
このような構成からなる本発明によれば、簡易な構成により、電源投入時などに発生する出力電圧のオーバシュートを防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の半導体装置を電源装置（シリーズレギュレータ）に適用した場合の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る電源装置は、図１に示すように、差動増幅回路１と、バッファ回路として機能するソースホロワ回路２と、出力トランジスタ３と、分圧回路４と、電子スイッチ５と、制御信号入力端子６と、基準電圧入力端子７と、バイアス入力端子８と、入力端子９と、出力端子１０と、接地端子（共通端子）１１とを備え、出力端子１０と接地端子１１との間に、図示しないコンデンサと負荷を並列に接続して使用するものである。
【００２３】
ここで、電子スイッチ５は、後述のように電源の投入時などこの実施形態の起動時（各部の起動時）において、出力電圧ＶＯＵＴを立ち上げるときに、ソースホロワ回路２の入力側を所定時間だけ電気的に接続する電気的接続手段として機能するものである。
すなわち、電子スイッチ５は、電源投入時などに、ソースホロワ回路２の本来の機能を所定時間だけ制限（抑制）させ、またはその本来の機能を所定時間だけ遅延させ、出力電圧ＶＯＵＴのオーバシュートを防止するためのものである。
【００２４】
差動増幅回路１は、出力電圧ＶＯＵＴを分圧回路４で分圧した分圧電圧と、基準電圧入力端子７に入力される所定の基準電圧ＶＲＥＦとの誤差を求め、その誤差に応じた信号である誤差電圧を生成し、これを出力電圧ＶＯ１として出力するようになっている。
このために、差動増幅回路１は、差動対を構成するＮ型のＭＯＳトランジスタＭ１、Ｍ２と、このＭＯＳトランジスタＭ１、Ｍ２の負荷として機能しカレントミラーを構成するＰ型のＭＯＳトランジスタＭ３、Ｍ４と、定電流源として機能するＮ型のＭＯＳトランジスタＭ５とから構成される。
【００２５】
さらに詳述すると、ＭＯＳトランジスタＭ１のゲートは、基準電圧入力端子７に接続され、基準電圧ＶＲＥＦが供給されるようになっている。ＭＯＳトランジスタＭ２のゲートには、出力電圧ＶＯＵＴを分圧回路４で分圧した分圧電圧が印加されるようになっている。ＭＯＳトランジスタＭ１、Ｍ２の各ソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ５のドレインに接続されている。ＭＯＳトランジスタＭ１、Ｍ２の各基板端子（バックゲート）は、接地端子１１に接続されて接地電位ＶＳＳが印加されるようになっている。
【００２６】
ＭＯＳトランジスタＭ１のドレインは、ＭＯＳトランジスタＭ３のドレインに接続されている。ＭＯＳトランジスタＭ３のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＭ４のゲートに接続されている。ＭＯＳトランジスタＭ３のソースおよび基板端子は、それぞれ入力端子９に接続されて、電源電圧ＶＤＤが印加されるようになっている。
【００２７】
ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ４のドレインに接続されるとともに、出力電圧ＶＯ１を取り出すようになっている。ＭＯＳトランジスタＭ４のソースおよび基板端子は、それぞれ入力端子９に接続されて電源電圧ＶＤＤが印加されるようになっている。
ＭＯＳトランジスタＭ５のゲートは、バイアス端子８に接続され、そのバイアス端子８に入力されるバイアス電圧ＶＢが印加されるようになっている。ＭＯＳトランジスタＭ５のソースおよび基板端子は、それぞれ接地端子１１に接続されて接地電位ＶＳＳが印加されるようになっている。
【００２８】
ソースホロワ回路２は、差動増幅回路１からの出力電圧ＶＯ１に従って動作し、出力電圧ＶＯ２を生成して出力するようになっている。このソースホロワ回路２は、インピーダンス変換機能を有している。
このために、ソースホロワ回路２は、Ｐ型のＭＯＳトランジスタＭ６と、この負荷として機能するＮ型のＭＯＳトランジスタＭ７とから構成される。
【００２９】
すなわち、ＭＯＳトランジスタＭ６のゲートは、差動増幅回路１の出力電圧ＶＯ１が入力されるようにＭＯＳトランジスタＭ２のドレインと接続されている。ＭＯＳトランジスタＭ６のソースおよび基板端子は、それぞれ入力端子９に接続されて電源電圧ＶＤＤが印加されるようになっている。
ＭＯＳトランジスタＭ６のドレインは、ＭＯＳトランジスタＭ７のドレインに接続されるとともに、ＭＯＳトランジスタＭ８のゲートに接続されている。ＭＯＳトランジスタＭ７のゲートは、バイアス端子８に接続されてバイアス電圧ＶＢが印加されるようになっている。ＭＯＳトランジスタＭ７のソースおよび基板端子は、それぞれ接地端子１１に接続されて接地電位ＶＳＳが印加されるようになっている。
【００３０】
出力トランジスタ３は、Ｐ型のＭＯＳトランジスタＭ８などからなり、入力端子９と出力端子１０との間に接続されている。この出力トランジスタ３は、ソースホロワ回路２の出力電圧ＶＯ２によって導通制御され、これにより、出力端子１０から出力される出力電流ＩＯＵＴが制御されて、出力電圧ＶＯＵＴが一定に保持されるようになっている。
すなわち、ＭＯＳトランジスタＭ８のゲートは、ＭＯＳトランジスタＭ６のドレインに接続されている。また、ＭＯＳトランジスタＭ８のソースおよび基板端子は、それぞれ入力端子９に接続されて電源電圧ＶＤＤが印加されるようになっている。さらに、ＭＯＳトランジスタＭ８のドレインは、出力端子１０に接続されている。
【００３１】
分圧回路４は、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２によって分圧し、その分圧電圧を差動増幅回路１に供給するようになっている。
すなわち、分圧回路４は、抵抗Ｒ１と抵抗Ｒ２とが直列接続され、その一端側が出力端子１０に接続され、その他端側が接地端子１１に接続されている。また、抵抗Ｒ１と抵抗Ｒ２の共通接続部が、ＭＯＳトランジスタＭ２のゲートに接続されている。
【００３２】
電子スイッチ５は、ソースホロワ回路２を構成するＭＯＳトランジスタＭ６の入力端子と出力端子との間、すなわちそのゲートとドレインとの間を、電源の投入時などに、電気的に接続（短絡）するようになっている。
このため、電子スイッチ５は、Ｎ型のＭＯＳトランジスタＭ９からなり、制御信号入力端子６に入力される制御信号Ｓ１によってオンオフ制御されるようになっている。
【００３３】
すなわち、ＭＯＳトランジスタＭ９のゲートは、制御信号入力端子６に接続され、その制御信号入力端子６に入力される制御信号Ｓ１が供給されるようになっている。また、ＭＯＳトランジスタＭ９のソースは、ＭＯＳトランジスタＭ６のドレインに接続されている。さらに、ＭＯＳトランジスタＭ９のドレインは、ＭＯＳトランジスタＭ６のゲートに接続されている。
【００３４】
次に、このような構成からなる第１実施形態の電源投入時の動作例について、図２を参照して説明する。
この場合には、この第１実施形態を動作可能とするイネーブル信号ＣＥが立ち上がる（図２（Ａ）参照）。ここで、図１の回路では、この発明に直接関係しないので特に図示しないが、そのイネーブル信号ＣＥが供給されると、動作可能になるように構成されている。この点は、後述の他の回路の場合も同様である。
【００３５】
そして、そのイネーブル信号ＣＥが立ち上がると、これと同時に、ＭＯＳトランジスタＭ９のゲートに供給される制御信号Ｓ１と入力端子９に供給される電源電圧ＶＤＤとが、それぞれ急激に立ち上がる（図２（Ｅ）（Ｆ）参照）。
これに伴って、差動増幅回路１の出力電圧ＶＯ１とソースホロワ回路２の出力電圧ＶＯ２とが急激に立ち上がる（図２（Ｃ）（Ｄ）参照）。この立ち上がり時には、差動増幅回路１の出力電圧ＶＯ１は２〔Ｖ〕程度まで立ち上がり、ソースホロワ回路２の出力電圧ＶＯ２は１．５〔Ｖ〕程度まで立ち上がる。また、このときには、ＭＯＳトランジスタＭ９のゲートに供給される制御信号Ｓ１は、２．７〔Ｖ〕程度まで立ち上がる。
【００３６】
このため、それらの各電圧などが立ち上がると、これによってＭＯＳトランジスタＭ９がオンとなり、ＭＯＳトランジスタＭ６のゲートとドレインとの間が電気的に接続され、ほぼ短絡された状態になる。
すなわち、差動増幅回路１がその動作を開始してその出力電圧ＶＯ１が２〔Ｖ〕程度になっても、ソースホロワ回路２は本来の動作ができない状態にある。この結果、ソースホロワ回路２の出力電圧ＶＯ２は、直ちに２〔Ｖ〕程度にならず、いったん１．５〔Ｖ〕程度になり、その所定時間後に２〔Ｖ〕程度になる（図２（Ｄ）参照）。
【００３７】
このため、その所定時間の間は、ＭＯＳトランジスタＭ８は本来の動作よりも能力が低下した状態となるので、出力端子１０と接地端子１１との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは、図２（Ｂ）に示すようになり、突入電流を防止できる。
従って、出力電圧ＶＯＵＴは、上記の所定時間の間に増加していき、立ち上がり時にオーバシュートすることがない（図２（Ｇ）参照）。ここで、図２（Ｇ）の拡大波形は、図１１（Ｂ）のようになる。
【００３８】
その後、図２（Ｅ）に示すように制御信号Ｓ１が立ち下がるので、ＭＯＳトランジスタＭ９がオフとなる。これにより、差動増幅回路１、ソースホロワ回路２、および出力トランジスタ３はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
すなわち、差動増幅回路１は、出力電圧ＶＯＵＴを分圧回路４で分圧した分圧電圧と、基準電圧ＶＲＥＦとの誤差を求め、その誤差に応じた信号である誤差電圧を生成し、これを出力電圧ＶＯ１として出力する。
【００３９】
この出力電圧ＶＯ１は、ソースホロワ回路２で出力電圧ＶＯ２に変換され、この変換さされた出力電圧ＶＯ２がＭＯＳトランジスタＭ８のゲートに供給される。これにより、ＭＯＳトランジスタＭ８が導通制御されて、出力端子１０から出力される出力電流ＩＯＵＴが制御され、出力電圧ＶＯＵＴが一定に保持される。
以上のように、この第１実施形態によれば、簡易な構成により、電源投入時における出力電圧ＶＯＵＴのオーバシュートを防止できる（図１１（Ｂ）参照）。
【００４０】
次に、第１実施形態の動作であって、電源が投入されている状態でイネーブル信号ＣＥが入力される場合の動作例について、図３を参照して説明する。
この場合には、図３（Ａ）に示すように、この第１実施形態を動作可能とするイネーブル信号ＣＥが立ち上がる。しかし、このときには、入力端子９には電源電圧ＶＤＤが印加状態にあり（図３（Ｆ）参照）、差動増幅回路１の出力電圧ＶＯ１およびソースホロワ回路２の出力電圧ＶＯ２はそれぞれ所定値となっている（図３（Ｃ）（Ｄ）参照）。
【００４１】
そして、そのイネーブル信号ＣＥが立ち上がると、これと同時に、ＭＯＳトランジスタＭ９のゲートに供給される制御信号Ｓ１が急激に立ち上がる（図３（Ｅ）参照）。その制御信号Ｓ１が立ち上がると、これに伴って、差動増幅回路１の出力電圧ＶＯ１とソースホロワ回路２の出力電圧ＶＯ２とが立ち上がる（図３（Ｃ）（Ｄ）参照）。
この立ち下がり時には、差動増幅回路１の出力電圧ＶＯ１は２〔Ｖ〕程度まで立ち下がり、ソースホロワ回路２の出力電圧ＶＯ２は１．５〔Ｖ〕程度まで立ち下がる。また、このときには、ＭＯＳトランジスタＭ９のゲートに供給される制御信号Ｓ１は、２．７〔Ｖ〕程度となっている。
【００４２】
これによってＭＯＳトランジスタＭ９がオンとなり、ＭＯＳトランジスタＭ６のゲートとドレインとの間が電気的に接続され、ほぼ短絡された状態になる。
すなわち、差動増幅回路１がその動作を開始してその出力電圧ＶＯ１が２〔Ｖ〕程度になっても、ソースホロワ回路２は本来の動作ができない状態にある。この結果、ソースホロワ回路２の出力電圧ＶＯ２は、直ちに２〔Ｖ〕程度にならず、いったん１．５〔Ｖ〕程度になり、その所定時間後に２〔Ｖ〕程度になる（図３（Ｄ）参照）。
【００４３】
このため、その所定時間の間は、ＭＯＳトランジスタＭ８は本来の動作よりも能力が低下した状態となるので、出力端子１０と接地端子１１との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは、図３（Ｂ）に示すようになり、突入電流を防止できる。
従って、出力電圧ＶＯＵＴは、上記の所定時間の間に増加していき、立ち上がり時にオーバシュートすることがない（図３（Ｇ）参照）。ここで、図３（Ｇ）の拡大波形は、図１２（Ｂ）のようになる。
【００４４】
その後、図３（Ｅ）に示すように制御信号Ｓ１が立ち下がるので、ＭＯＳトランジスタＭ９がオフとなる。これにより、差動増幅回路１、ソースホロワ回路２、および出力トランジスタ３はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
以上のように、この第１実施形態によれば、簡易な構成により、電源が投入されている状態でイネーブル信号ＣＥの入力時において、出力電圧ＶＯＵＴのオーバシュートを防止できる（図１２（Ｂ）参照）。
【００４５】
次に、この第１実施形態において、電源電圧ＶＤＤを変動させた場合の出力電圧ＶＯＵＴの波形例を図４に示す。ここで、図４（Ｂ）は電源電圧ＶＤＤであり、２．８〔Ｖ〕の直流電圧に±０．５〔Ｖ〕の正弦波を加えたものである。図４（Ａ）は、それに対応する出力電圧ＶＯＵＴの波形である。
ここで、この結果を比較するために、図１８に示す第１従来装置において同一の条件で試験を行い、図４と同様の波形を得ることができた。
従って、第１実施形態において、スイッチ素子５を設けることにより、ＰＳＲＲ（電源電圧変動除去率）が低下することがないことが確認された。
【００４６】
（第２実施形態）
本発明の半導体装置を電源装置に適用した場合の第２実施形態の構成について、図５を参照して説明する。
この第２実施形態に係る電源装置は、図１に示す第１実施形態の構成を基本とし、図１に示す電子スイッチ５を構成するＮ型のＭＯＳトランジスタＭ９を、図５に示すようにＰ型のＭＯＳトランジスタＭ１１に置き換えたものである。
従って、この第２実施形態では、第１実施形態の構成と共通する部分を有するので、その共通部分については同一符号を付してその説明を省略し、その異なる構成部分について説明する。
【００４７】
Ｐ型のＭＯＳトランジスタＭ１１は、図５に示すように、制御信号Ｓ１によってオンオフ制御され、オンのときに、ＭＯＳトランジスタＭ６のゲートとドレインとの間を電気的に接続して、その間を短絡できるようになっている。
このために、ＭＯＳトランジスタＭ１１のゲートは、制御信号入力端子６に接続され、制御信号Ｓ１’が入力されるようになっている。ＭＯＳトランジスタＭ１１のドレインは、ＭＯＳトランジスタ６のドレインに接続されている。また、ＭＯＳトランジスタＭ１１のソースは、ＭＯＳトランジスタＭ６のゲートに接続されている。さらに、ＭＯＳトランジスタＭ１１の基板端子は、入力端子９に接続されて電源電圧ＶＤＤが印加されるようになっている。
【００４８】
次に、このような構成からなる第２実施形態の電源投入時の動作例について、図６を参照して説明する。
この場合には、この第２実施形態を動作可能とするイネーブル信号ＣＥが立ち上がる（図６（Ａ）参照）。
そして、そのイネーブル信号ＣＥが立ち上がると、これと同時に、ＭＯＳトランジスタＭ１１のゲートに供給される制御信号Ｓ１’が立ち下がるとともに、入力端子９に供給される電源電圧ＶＤＤが立ち上がる（図６（Ｅ）（Ｆ）参照）。
【００４９】
これに伴って、差動増幅回路１の出力電圧ＶＯ１とソースホロワ回路２の出力電圧ＶＯ２とが急激に立ち上がる（図６（Ｃ）（Ｄ）参照）。この立ち上がり時には、差動増幅回路１の出力電圧ＶＯ１は２〔Ｖ〕程度まで立ち上がり、ソースホロワ回路２の出力電圧ＶＯ２は２〔Ｖ〕程度まで立ち上がる。また、このときには、ＭＯＳトランジスタＭ１１のゲートに供給される制御信号Ｓ１’は、２．７〔Ｖ〕程度まで立ち上がる。
【００５０】
このため、それらの各電圧などが立ち上がると、これによってＭＯＳトランジスタＭ１１がオンとなり、ＭＯＳトランジスタＭ６のゲートとドレインとの間が電気的に接続され、ほぼ短絡された状態になる。すなわち、差動増幅回路１がその動作を開始してその出力電圧ＶＯ１が２〔Ｖ〕程度になっても、ソースホロワ回路２は本来の動作ができない状態にある。
【００５１】
この結果、ＭＯＳトランジスタＭ８は本来の動作よりも能力が低下した状態となるので、出力端子１０と接地端子１１との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは、図６（Ｂ）に示すように僅かしか流れない。従って、出力電圧ＶＯＵＴは、ほとんど上昇できずに、図６（Ｇ）に示すような状態になる。
その後、図６（Ｅ）に示すように制御信号Ｓ１’が立ち下がるので、ＭＯＳトランジスタＭ１１がオフとなる。これにより、ソースホロワ回路２および出力トランジスタ３はそれぞれ本来の機能を行える状態になる。
【００５２】
この結果、その制御信号Ｓ１’の立ち下がりで、差動増幅回路１の出力電圧ＶＯ１が一時的に上昇する一方、ソースホロワ回路２の出力電圧Ｖ０２が一時的に低下する（図６（Ｃ）（Ｄ）参照）。このため、出力トランジスタ３に一時的に電流が流れ、これにより出力電流ＩＯＵＴが図６（Ｂ）のようになる。
これにより、出力電圧ＶＯＵＴが短時間に立ち上がる（図６（Ｇ）参照）。ここで、図６（Ｇ）の拡大波形は、図１１（Ｃ）のようになる。このとき、オーバシュートが発生するが、従来に比べて低減される。
以上のように、この第２実施形態によれば、簡易な構成により、電源投入時における出力電圧ＶＯＵＴのオーバシュートを、従来に比べて低減できる（図１１（Ａ）（Ｃ）参照）。
【００５３】
次に、第２実施形態の動作であって、電源が投入されている状態でイネーブル信号ＣＥが入力される場合の動作例について、図７を参照して説明する。
この場合には、図７（Ａ）に示すように、この第７実施形態を動作可能とするイネーブル信号ＣＥが立ち上がる。しかし、このときには、入力端子９には電源電圧ＶＤＤが印加状態にあり（図７（Ｆ）参照）、差動増幅回路１の出力電圧ＶＯ１およびソースホロワ回路２の出力電圧ＶＯ２はそれぞれ所定値となっている（図７（Ｃ）（Ｄ）参照）。
【００５４】
そして、そのイネーブル信号ＣＥが立ち上がると、これと同時に、ＭＯＳトランジスタＭ１１のゲートに供給される制御信号Ｓ１’が急激に立ち下がる（図７（Ｅ）参照）。その制御信号Ｓ１’が立ち下がると、これに伴って、差動増幅回路１の出力電圧ＶＯ１とソースホロワ回路２の出力電圧ＶＯ２とが立ち下がる（図７（Ｃ）（Ｄ）参照）。
この立ち下がり時には、差動増幅回路１の出力電圧ＶＯ１は２〔Ｖ〕程度まで立ち下がり、ソースホロワ回路２の出力電圧ＶＯ２は２〔Ｖ〕程度まで立ち下がる。また、このときには、ＭＯＳトランジスタＭ１１のゲートに供給される制御信号Ｓ１’は、２．７〔Ｖ〕程度となっている。
【００５５】
これによってＭＯＳトランジスタＭ１１がオンとなり、ＭＯＳトランジスタＭ６のゲートとドレインとの間が電気的に接続され、ほぼ短絡された状態になる。すなわち、差動増幅回路１がその動作を開始してその出力電圧ＶＯ１が２〔Ｖ〕程度になっても、ソースホロワ回路２は本来の動作ができない状態にある。
この結果、ＭＯＳトランジスタＭ８は本来の動作よりも能力が低下した状態となるので、出力端子１０と接地端子１１との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは、図７（Ｂ）に示すように僅かしか流れない。従って、出力電圧ＶＯＵＴは、ほとんど上昇できずに、図７（Ｇ）に示すような状態になる。
【００５６】
その後、図７（Ｅ）に示すように制御信号Ｓ１’が立ち上がるので、ＭＯＳトランジスタＭ１１がオフとなる。これにより、ソースホロワ回路２および出力トランジスタ３はそれぞれ本来の機能を行える状態になる。
この結果、その制御信号Ｓ１’の立ち上がりで、差動増幅回路１の出力電圧ＶＯ１が一時的に上昇する一方、ソースホロワ回路２の出力電圧Ｖ０２が一時的に低下する（図７（Ｃ）（Ｄ）参照）。このため、出力トランジスタ３に一時的に電流が流れ、これにより出力電流ＩＯＵＴが図７（Ｂ）のようになる。
【００５７】
これにより、出力電圧ＶＯＵＴが短時間に立ち上がる（図７（Ｇ）参照）。ここで、図７（Ｇ）の拡大波形は、図１２（Ｃ）に示すようになる。このとき、オーバシュートが発生するが、従来に比べて低減される。
この第２実施形態において、電源電圧ＶＤＤを変動させた場合の出力電圧ＶＯＵＴの波形例は図４に示すようになる。従って、第２実施形態において、スイッチ素子５としてＭＯＳトランジスタＱ１１を設けることにより、ＰＳＲＲが低下することはない。
【００５８】
（第３実施形態）
本発明の半導体装置を電源装置に適用した場合の第３実施形態の構成について、図８を参照して説明する。
この第３実施形態に係る電源装置は、図５に示す第２実施形態と同様に、電子スイッチ５をＰ型のＭＯＳトランジスタＭ１１で構成するが、その基板端子の接続先を電源端子９から自己のソースまたはＭＯＳトランジスタＭ６のゲートに変更するようにしたものである。
【００５９】
この第３実施形態は、以上の構成を除いて第２実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略する。
このような構成からなる第３実施形態によれば、第２実施形態と同様の動作を実現できる上に、同様の作用効果が実現できる。
【００６０】
（第４実施形態）
本発明の半導体装置を電源装置に適用した場合の第４実施形態の構成について、図９を参照して説明する。
この第４実施形態に係る電源装置は、図１に示す第１実施形態の構成を基本とし、電子スイッチ５を、図１に示すＮ型のＭＯＳトランジスタＭ９の構成に代えて、図９に示すＮ型のＭＯＳトランジスタＭ１２およびＰ型のＭＯＳトランジスタＭ１３で構成するようにしたものである。
【００６１】
従って、この第４実施形態では、第１実施形態の構成と共通する部分を有するので、その共通部分については同一符号を付してその説明を省略し、その異なる構成部分について説明する。
Ｎ型のＭＯＳトランジスタＭ１２は、図９に示すように、制御信号Ｓ１によってオンオフ制御され、オンのときに、ＭＯＳトランジスタＭ６のゲートとドレインとの間を電気的に接続して、その間を短絡できるようになっている。
【００６２】
このために、ＭＯＳトランジスタＭ１２のゲートは、制御信号入力端子６Ａに接続され、その制御信号入力端子６Ａに入力される制御信号Ｓ１が供給されるようになっている。また、ＭＯＳトランジスタＭ１２のソースは、ＭＯＳトランジスタＭ６のドレインに接続されている。さらに、ＭＯＳトランジスタＭ１２のドレインは、ＭＯＳトランジスタＭ６のゲートに接続されている。
Ｐ型のＭＯＳトランジスタＭ１３は、図９に示すように、制御信号Ｓ１’によってオンオフ制御され、オンのときに、ＭＯＳトランジスタＭ６のゲートとドレインとの間を電気的に接続して、その間を短絡できるようになっている。ここで、制御信号Ｓ１’は、制御信号Ｓ１を反転した信号である。
【００６３】
このために、ＭＯＳトランジスタＭ１３のゲートは、制御信号入力端子６Ｂに接続され、制御信号Ｓ１’が入力されるようになっている。ＭＯＳトランジスタＭ１３のドレインは、ＭＯＳトランジスタ６のドレインに接続されている。また、ＭＯＳトランジスタＭ１３のソースは、ＭＯＳトランジスタＭ６のゲートに接続されている。さらに、ＭＯＳトランジスタＭ１３の基板端子は、入力端子９に接続されて電源電圧ＶＤＤが印加されるようになっている。
【００６４】
このような構成からなる第４実施形態によれば、第２実施形態の動作と同様の動作を実現できる。この結果、電源の投入時には、図１１（Ｄ）に示すような出力電圧ＶＯＵＴが得られる。また、電源が投入されている状態でイネーブル信号が入力される場合には、図１２（Ｄ）に示すような出力電圧ＶＯＵＴが得られる。
さらに、この第４実施形態において、電源電圧ＶＤＤを変動させた場合の出力電圧ＶＯＵＴの波形例は図４に示すようになる。従って、第４実施形態において、スイッチ素子５としてＭＯＳトランジスタＱ１２、Ｑ１３を設けることにより、ＰＳＲＲが低下することはない。
【００６５】
（第５実施形態）
本発明の半導体装置を電源装置に適用した場合の第５実施形態の構成について、図１０を参照して説明する。
この第５実施形態に係る電源装置は、図９に示す第４実施形態と同様に、電子スイッチ５をＮ型のＭＯＳトランジスタＭ１２およびＰ型のＭＯＳトランジスタＭ１３で構成するが、そのＰ型のＭＯＳトランジスタＭ１３の基板端子の接続先を電源端子９から自己のソースまたはＭＯＳトランジスタＭ６のゲートに変更するようにしたものである。
【００６６】
この第５実施形態は、以上の構成を除いて第４実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明を省略する。
このような構成からなる第５実施形態によれば、第４実施形態と同様の動作を実現できる上に、同様の作用効果が実現できる。
【００６７】
（第６実施形態）
本発明の半導体装置を電源装置に適用した場合の第６実施形態の構成について、図１３を参照して説明する。
この第６実施形態に係る電源装置は、図１３に示すように、差動増幅回路２１と、出力トランジスタ２２と、分圧回路２３と、電子スイッチ２４と、制御信号入力端子２５と、基準電圧入力端子２６と、バイアス入力端子２７と、入力端子２８と、出力端子２９と、接地端子（共通端子）３０とを備え、出力端子２９と接地端子３０との間に、図示しないコンデンサと負荷とを並列に接続して使用するものである。
【００６８】
ここで、電子スイッチ２４は、電源の投入時などこの実施形態の起動時（各部の起動時）において、出力電圧ＶＯＵＴを立ち上げるときに、差動増幅回路２１の出力端子間を所定時間だけ電気的に接続する電気的接続手段として機能するものである。
すなわち、電子スイッチ２４は、電源投入時などに、差動増幅回路２１の本来の機能を所定時間だけ制限（抑制）させ、またはその本来の機能を所定時間だけ遅延させ、出力電圧ＶＯＵＴのオーバシュートを防止するためのものである。
【００６９】
差動増幅回路２１は、出力電圧ＶＯＵＴを分圧回路２３で分圧した分圧電圧と、基準電圧入力端子２６に入力される所定の基準電圧ＶＲＥＦとの誤差を求め、その誤差に応じた信号である誤差電圧を生成し、これを出力電圧ＶＯ１として出力するようになっている。
このために、差動増幅回路２１は、差動対を構成するＮ型のＭＯＳトランジスタＭ２１、Ｍ２２と、このＭＯＳトランジスタＭ２１、Ｍ２２の負荷として機能しカレントミラーを構成するＰ型のＭＯＳトランジスタＭ２３、Ｍ２４と、定電流源として機能するＮ型のＭＯＳトランジスタＭ２５とから構成される。
【００７０】
さらに詳述すると、ＭＯＳトランジスタＭ２１のゲートは、基準電圧入力端子２６に接続され、基準電圧ＶＲＥＦが供給されるようになっている。ＭＯＳトランジスタＭ２２のゲートには、出力電圧ＶＯＵＴを分圧回路２３で分圧した分圧電圧が印加されるようになっている。ＭＯＳトランジスタＭ２１、Ｍ２２の各ソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ２５のドレインに接続されている。ＭＯＳトランジスタＭ２１、Ｍ２２の各基板端子（バックゲート）は、接地端子３０に接続されて接地電位ＶＳＳが印加されるようになっている。
【００７１】
ＭＯＳトランジスタＭ２１のドレインは、ＭＯＳトランジスタＭ２３のドレインに接続されるとともに、出力電圧ＶＯ１を取り出すようになっている。ＭＯＳトランジスタＭ２３のソースおよび基板端子は、それぞれ入力端子２８に接続されて電源電圧ＶＤＤが印加されるようになっている。
ＭＯＳトランジスタＭ２２のドレインは、ＭＯＳトランジスタＭ２４のドレインに接続されている。ＭＯＳトランジスタＭ２４のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＭ２３のゲートに接続されている。ＭＯＳトランジスタＭ２４のソースおよび基板端子は、それぞれ入力端子２８に接続されて、電源電圧ＶＤＤが印加されるようになっている。
【００７２】
ＭＯＳトランジスタＭ２５のゲートは、バイアス端子２７に接続されてバイアス電圧ＶＢが印加されるようになっている。ＭＯＳトランジスタＭ２５のソースおよび基板端子は、それぞれ接地端子３０に接続されて接地電位ＶＳＳが印加されるようになっている。
出力トランジスタ２２は、Ｐ型のＭＯＳトランジスタＭ２６などからなり、入力端子２８と出力端子２９との間に接続されている。この出力トランジスタ２２は、差動増幅回路２１の出力電圧ＶＯ１によって導通制御され、これにより、出力端子２９から出力される出力電流ＩＯＵＴが制御されて、出力電圧ＶＯＵＴが一定に保持されるようになっている。
【００７３】
すなわち、ＭＯＳトランジスタＭ２６のゲートは、差動増幅回路２１を構成するＭＯＳトランジスタＭ２１のドレインに接続されている。また、ＭＯＳトランジスタＭ２６のソースおよび基板端子は、それぞれ入力端子２８に接続されて電源電圧ＶＤＤが印加されるようになっている。さらに、ＭＯＳトランジスタＭ２６のドレインは、出力端子２９に接続されている。
【００７４】
分圧回路２３は、出力電圧ＶＯＵＴを抵抗Ｒ３、Ｒ４によって分圧し、その分圧電圧を差動増幅回路２１に供給するようになっている。
すなわち、分圧回路２３は、抵抗Ｒ３と抵抗Ｒ４とが直列接続され、その一端側が出力端子２９に接続され、その他端側が接地端子３０に接続されている。また、抵抗Ｒ３と抵抗Ｒ４の共通接続部が、差動増幅回路２１を構成するＭＯＳトランジスタＭ２２のゲートに接続されている。
【００７５】
電子スイッチ２４は、差動増幅回路２１の出力端子間、すなわち差動増幅回路２１を構成するＭＯＳトランジスタ２１のドレインとＭＯＳトランジスタ２２のドレインとの間を、電源の投入時などに、所定時間だけ電気的に接続（短絡）するようになっている。
このため、電子スイッチ２４は、Ｎ型のＭＯＳトランジスタＭ２７から構成され、制御信号入力端子２５に入力される制御信号Ｓ２によってオンオフ制御されるようになっている。
【００７６】
すなわち、ＭＯＳトランジスタＭ２７のゲートは、制御信号入力端子２５に接続されて制御信号Ｓ２が供給されるようになっている。ＭＯＳトランジスタＭ２７のソースは、ＭＯＳトランジスタＭ２１の出力端子であるドレインに接続されている。また、ＭＯＳトランジスタＭ２７のドレインは、ＭＯＳトランジスタＭ２２の出力端子であるドレインに接続されている。さらに、ＭＯＳトランジスタＭ２７の基板端子は、接地端子３０に接続されて接地電位ＶＳＳが印加されるようになっている。
【００７７】
次に、このような構成からなる第６実施形態の電源投入時の動作例について、図１３を参照して説明する。
いま、電源が投入されると、ＭＯＳトランジスタＭ２７のゲートに供給される制御信号Ｓ２と入力端子２８に供給される電源電圧ＶＤＤとが、それぞれ急激に立ち上がる。
それらが立ち上がると、これによって電子スイッチ２４であるＭＯＳトランジスタＭ２７がオンとなり、差動増幅回路２１の出力端子間が電気的に接続され、ほぼ短絡された状態になる。
【００７８】
すなわち、差動増幅回路２１は、本来の動作を開始しようとするが、そのＭＯＳトランジスタＭ２７のオンによって本来の機能が抑制される。このため、差動増幅回路２１からは本来の出力電圧ＶＯ１が出力されないので、その出力電圧ＶＯ１で動作するＭＯＳトランジスタＭ２６に流れる電流が制限される。
このため、出力端子２９と接地端子３０との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは制限される。従って、出力電圧ＶＯＵＴは、その出力電流ＩＯＵＴがコンデンサを充電することにより増加していき、立ち上がり時にオーバシュートすることがない。そのときの出力電圧ＶＯＵＴの波形は、例えば図１１（Ｂ）のようになる。
【００７９】
その後、制御信号Ｓ２が立ち下がるので、ＭＯＳトランジスタＭ２７がオフとなる。これにより、差動増幅回路２１、および出力トランジスタ２２はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
すなわち、差動増幅回路２１は、出力電圧ＶＯＵＴを分圧回路２３で分圧した分圧電圧と、基準電圧ＶＲＥＦとの誤差を求め、その誤差に応じた信号である誤差電圧を生成し、これを出力電圧ＶＯ１として出力する。
【００８０】
この出力電圧ＶＯ１は、ＭＯＳトランジスタＭ２６のゲートに供給される。これにより、ＭＯＳトランジスタＭ２６が導通制御されて、出力端子２９から出力される出力電流ＩＯＵＴが制御され、出力電圧ＶＯＵＴが一定に保持される。
以上のように、この第６実施形態によれば、簡易な構成により、電源投入時における出力電圧ＶＯＵＴのオーバシュートを防止できる（図１１（Ｂ）参照）。
【００８１】
次に、第６実施形態の動作であって、電源が投入されている状態でイネーブル信号が入力される場合の動作例について、図１３を参照して説明する。
ここで、この動作例は、第１実施形態の同様の動作例に相当するものである。
この場合には、この第６実施形態を動作可能とするイネーブル信号（図示せず）が立ち上がる。しかし、このときには、入力端子２８には電源電圧ＶＤＤが印加状態にあり、差動増幅回路２１の出力電圧ＶＯ１は所定値となっている。
【００８２】
そして、その図示しないイネーブル信号が立ち上がると、これと同時に、ＭＯＳトランジスタＭ２７のゲートに供給される制御信号Ｓ２が急激に立ち上がる。その制御信号Ｓ２が立ち上がると、これに伴って、差動増幅回路２１の出力電圧ＶＯ１が立ち下がる。
これによってＭＯＳトランジスタＭ２７がオンとなり、差動増幅回路２１の出力端子間が電気的に接続され、ほぼ短絡された状態になる。
【００８３】
すなわち、差動増幅回路２１は、本来の動作を開始しようとするが、そのＭＯＳトランジスタＭ２７のオンによって本来の機能が抑制される。このため、差動増幅回路２１からは本来の出力電圧ＶＯ１が出力されないので、その出力電圧ＶＯ１で動作するＭＯＳトランジスタＭ２６に流れる電流が制限される。
このため、出力端子２９と接地端子３０との間に接続されるコンデンサ（図示せず）を充電する出力電流ＩＯＵＴは制限される。従って、出力電圧ＶＯＵＴは、その出力電流ＩＯＵＴがコンデンサを充電することにより増加していき、立ち上がり時にオーバシュートすることがない。従って、そのときの出力電圧ＶＯＵＴの波形は、例えば図１２（Ｂ）のようになる。
【００８４】
その後、制御信号Ｓ２が立ち下がるので、ＭＯＳトランジスタＭ２７がオフとなる。これにより、差動増幅回路２１、および出力トランジスタ２２はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
以上のように、この第６実施形態によれば、簡易な構成により、電源が投入されている状態でイネーブル信号の入力時において、出力電圧ＶＯＵＴのオーバシュートを防止できる（図１２（Ｂ）参照）。
【００８５】
この第６実施形態において、電源電圧ＶＤＤを変動させた場合の出力電圧ＶＯＵＴの波形例は図４に示すようになる。従って、第６実施形態において、スイッチ素子２４としてＭＯＳトランジスタＱ２７を設けることにより、ＰＳＲＲが低下することはない。
【００８６】
（第７実施形態）
本発明の半導体装置を電源装置に適用した場合の第７実施形態の構成について、図１４を参照して説明する。
この第７実施形態に係る電源装置は、図１３に示す第６実施形態の構成を基本とし、図１３に示す電子スイッチ２４を構成するＮ型のＭＯＳトランジスタＭ２７を、図１４に示すようにＰ型のＭＯＳトランジスタＭ２８に置き換えたものである。
従って、この第７実施形態は、第６実施形態の構成と共通する部分を有するので、その共通部分については同一符号を付してその説明を省略し、その異なる構成部分について説明する。
【００８７】
Ｐ型のＭＯＳトランジスタＭ２８は、図１４に示すように、制御信号Ｓ２’によってオンオフ制御され、オンのときに、差動増幅回路２１の出力端子間を電気的に接続して、その間を短絡できるようになっている。
このために、ＭＯＳトランジスタＭ２８のゲートは、制御信号入力端子２５に接続され、制御信号Ｓ２’が入力されるようになっている。ＭＯＳトランジスタＭ２８のドレインは、差動増幅回路２１を構成するＭＯＳトランジスタＭ２１のドレインに接続されている。また、ＭＯＳトランジスタＭ２８のソースは、差動増幅回路２１を構成するＭＯＳトランジスタＭ２２のドレインに接続されている。さらに、ＭＯＳトランジスタＭ２８の基板端子は、入力端子２８に接続されて電源電圧ＶＤＤが印加されるようになっている。
【００８８】
次に、このような構成からなる第７実施形態の電源投入時の動作例について、図１４を参照して説明する。
いま、電源が投入されると、ＭＯＳトランジスタＭ２８のゲートに供給される制御信号Ｓ２’が急激に立ち下がり、入力端子２８に供給される電源電圧ＶＤＤが急激に立ち上がる。これに伴って、差動増幅回路２１の出力電圧ＶＯ１が急激に立ち上がる。
【００８９】
それらが立ち上がると、これによってＭＯＳトランジスタＭ２８がオンとなり、差動増幅回路２１の出力端子間が電気的に接続され、ほぼ短絡された状態になる。
すなわち、差動増幅回路２１は、本来の動作を開始しようとするが、そのＭＯＳトランジスタＭ２８のオンによって本来の機能が発揮できない。このため、差動増幅回路２１からの出力電圧ＶＯ１で動作するＭＯＳトランジスタＭ２６には、僅かの電流しか流すことができない。従って、出力電圧ＶＯＵＴは、徐々に上昇していき立ち上がることができない。そのときの出力電圧ＶＯＵＴの波形は、例えば図１１（Ｃ）のようになる。
【００９０】
その後、制御信号Ｓ２が立ち上がると、ＭＯＳトランジスタＭ２８がオフとなる。これにより、差動増幅回路２１は、本来の機能を行える状態になる。
この結果、その制御信号Ｓ２’の立ち上がりで、差動増幅回路２１の出力電圧ＶＯ１が一時的に低下するので、出力トランジスタ２２に一時的に電流が流れ、これにより出力電流ＩＯＵＴが一時的に増加してコンデンサ（図示せず）を充電する。
【００９１】
これにより、出力電圧ＶＯＵＴが短時間に立ち上がる。そのときの出力電圧ＶＯＵＴの波形は、例えば図１１（Ｃ）のようになる。
このようにして出力電圧ＶＯＵＴが立ち上がると、差動増幅回路２１、および出力トランジスタ２２はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
以上のように、この第７実施形態によれば、簡易な構成により、電源投入時における出力電圧ＶＯＵＴのオーバシュートを低減できる。
【００９２】
次に、第７実施形態の動作であって、電源が投入されている状態でイネーブル信号が入力される場合の動作例について、図１４を参照して説明する。
ここで、この動作例は、第２実施形態の同様の動作例に相当するものである。
この場合には、この第７実施形態を動作可能とするイネーブル信号（図示せず）が立ち上がる。しかし、このときには、入力端子２８には電源電圧ＶＤＤが印加状態にあり、差動増幅回路２１の出力電圧ＶＯ１は所定値となっている。
【００９３】
そして、その図示しないイネーブル信号が立ち上がると、これと同時に、ＭＯＳトランジスタＭ２８のゲートに供給される制御信号Ｓ２’が急激に立ち下がる。その制御信号Ｓ２’が立ち下がると、これに伴って、差動増幅回路２１の出力電圧ＶＯ１が立ち下がる。
これによってＭＯＳトランジスタＭ２８がオンとなり、差動増幅回路２１の出力端子間が電気的に接続され、ほぼ短絡された状態になる。
【００９４】
すなわち、差動増幅回路２１は、本来の動作を開始しようとするが、そのＭＯＳトランジスタＭ２８のオンによって本来の機能が発揮できない。このため、差動増幅回路２１からの出力電圧ＶＯ１で動作するＭＯＳトランジスタＭ２６には、僅かの電流しか流すことができない。従って、出力電圧ＶＯＵＴは、徐々に上昇していき立ち上がることができない。そのときの出力電圧ＶＯＵＴの波形は、例えば図１２（Ｃ）のようになる。
目標値に達することができない。
【００９５】
その後、制御信号Ｓ２’が立ち上がると、ＭＯＳトランジスタＭ２８がオフとなる。これにより、差動増幅回路２１は、本来の機能を行える状態になる。
この結果、その制御信号Ｓ２’の立ち上がりで、差動増幅回路２１の出力電圧ＶＯ１が一時的に低下するので、出力トランジスタ２２に一時的に電流が流れ、これにより出力電流ＩＯＵＴが一時的に増加してコンデンサ（図示せず）を充電する。
【００９６】
これにより、出力電圧ＶＯＵＴが短時間に目標値になる。そのときの出力電圧ＶＯＵＴの波形は、例えば図１２（Ｃ）のようになる。このとき、オーバシュートが発生するが、従来に比べて低減される。
このようにして出力電圧ＶＯＵＴが立ち上がると、差動増幅回路２１、および出力トランジスタ２２はそれぞれ本来のフィードバック制御を行い、出力電圧ＶＯＵＴが一定となる。
この第７実施形態において、電源電圧ＶＤＤを変動させた場合の出力電圧ＶＯＵＴの波形例は図４に示すようになる。従って、第７実施形態において、スイッチ素子２４としてＭＯＳトランジスタＱ２８を設けることにより、ＰＳＳＲが低下することはない。
【００９７】
（第８実施形態）
本発明の半導体装置を電源装置に適用した場合の第８実施形態の構成について、図１５を参照して説明する。
この第８実施形態に係る電源装置は、図１４に示す第７実施形態と同様に、電子スイッチ２４をＰ型のＭＯＳトランジスタＭ２８で構成するが、その基板端子の接続先を電源端子２８から自己のソースまたはＭＯＳトランジスタＭ２２のドレインに変更するようにしたものである。
【００９８】
この第８実施形態は、以上の構成を除いて第７実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略する。
このような構成からなる第８実施形態によれば、第７実施形態と同様の動作を実現できる上に、同様の作用効果が実現できる。
【００９９】
（第９実施形態）
本発明の半導体装置を電源装置に適用した場合の第９実施形態の構成について、図１６を参照して説明する。
この第９実施形態に係る電源装置は、図１３に示す第６実施形態の構成を基本とし、電子スイッチ２４を、図１３に示すＮ型のＭＯＳトランジスタＭ２７の構成に代えて、図１６に示すＮ型のＭＯＳトランジスタＭ２９およびＰ型のＭＯＳトランジスタＭ３０で構成するようにしたものである。
【０１００】
従って、この第９実施形態は、第６実施形態の構成と共通する部分を有するので、その共通部分については同一符号を付してその説明を省略し、その異なる構成部分について説明する。
Ｎ型のＭＯＳトランジスタＭ２９は、図１６に示すように、制御信号Ｓ２によってオンオフ制御され、オンのときに、差動増幅回路２１の出力端子間を電気的に接続して、その間を短絡できるようになっている。
【０１０１】
このために、ＭＯＳトランジスタＭ２９のゲートは、制御信号入力端子２５Ａに接続されて制御信号Ｓ２が供給されるようになっている。また、ＭＯＳトランジスタＭ２９のソースは、ＭＯＳトランジスタ２１のドレインに接続されている。さらに、ＭＯＳトランジスタＭ２９のドレインは、ＭＯＳトランジスタＭ２２のドレインに接続されている。ＭＯＳトランジスタ２９の基板端子は、接地端子３０に接続されて接地電位ＶＳＳが印加されるようになっている。
Ｐ型のＭＯＳトランジスタＭ３０は、図１６に示すように、制御信号Ｓ２’によってオンオフ制御され、オンのときに、差動増幅回路２１の出力端子間を電気的に接続して、その間を短絡できるようになっている。
【０１０２】
ＭＯＳトランジスタＭ３０のゲートは、制御信号入力端子２５Ａに接続され、制御信号Ｓ２’が入力されるようになっている。ＭＯＳトランジスタＭ３０のドレインは、ＭＯＳトランジスタＭ２１のドレインに接続されている。また、ＭＯＳトランジスタＭ３０のソースは、ＭＯＳトランジスタＭ２２のドレインに接続されている。さらに、ＭＯＳトランジスタＭ３０の基板端子は、入力端子２８に接続されて電源電圧ＶＤＤが印加されるようになっている。
このような構成からなる第９実施形態によれば、第７実施形態の動作と同様の動作を実現できる。この結果、電源の投入時には、図１１（Ｄ）に示すような出力電圧ＶＯＵＴが得られる。また、電源が投入されている状態でイネーブル信号が入力される場合には、図１２（Ｄ）に示すような出力電圧ＶＯＵＴが得られる。
【０１０３】
（第１０実施形態）
本発明の半導体装置を電源装置に適用した場合の第１０実施形態の構成について、図１７を参照して説明する。
この第１０実施形態に係る電源装置は、図１６に示す第９実施形態と同様に、電子スイッチ２４をＮ型のＭＯＳトランジスタＭ２９およびＰ型のＭＯＳトランジスタＭ３０で構成する。しかし、そのＰ型のＭＯＳトランジスタＭ３０の基板端子の接続先を、図１７に示すように、電源端子２８から自己のソースまたはＭＯＳトランジスタＭ２２のドレインに変更するようにしたものである。
【０１０４】
この第１０実施形態は、以上の構成を除いて第９実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略する。
このような構成からなる第１０実施形態によれば、第９実施形態と同様の動作を実現できる上に、同様の作用効果が実現できる。
【０１０５】
（その他の実施形態）
上述の各実施形態は、本発明を電源装置に適用した場合である。しかし、本発明は、オペアンプ（演算増幅器）に適用することも可能であり、その回路構成は上記の各実施形態と基本的に同様である。
【０１０６】
また、上述の各実施形態は、ＭＯＳトランジスタを使用した場合について説明した。しかし、ＭＯＳトランジスタに代えて、バイポーラトランジスタだけで構成するようにし、またはＭＯＳトランジスタとバイポーラトランジスタとを組み合わせて構成するようにしても良い。
さらに、誤差増幅器の構成についてもＮ型ＭＯＳ入力にて説明したが、Ｐ型ＭＯＳ入力の誤差増幅器でも同様に構成が可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態の電源投入時における各部の波形例を示す波形図である。
【図３】第１実施形態において、電源が投入されている状態でイネーブル信号が入力された場合の各部の波形例を示す波形図である。
【図４】第１実施形態において、電源電圧を変動させた場合の出力電圧の波形例を示す波形図である。
【図５】本発明の第２実施形態の構成を示す回路図である。
【図６】第２実施形態の電源投入時における各部の波形例を示す波形図である。
【図７】第２実施形態において、電源が投入されている状態でイネーブル信号が入力された場合の各部の波形例を示す波形図である。
【図８】本発明の第３実施形態の構成を示す回路図である。
【図９】本発明の第４実施形態の構成を示す回路図である。
【図１０】本発明の第５実施形態の構成を示す回路図である。
【図１１】電源投入時における、各実施形態の出力電圧と従来技術の出力電圧の各波形の比較例を示す図である。
【図１２】電源が投入されている状態でイネーブル信号が入力された場合における、各実施形態の出力電圧と従来技術の出力電圧の各波形の比較例を示す図である。
【図１３】本発明の第６実施形態の構成を示す回路図である。
【図１４】本発明の第７実施形態の構成を示す回路図である。
【図１５】本発明の第８実施形態の構成を示す回路図である。
【図１６】本発明の第９実施形態の構成を示す回路図である。
【図１７】本発明の第１０実施形態の構成を示す回路図である。
【図１８】第１従来装置の構成を示す回路図である。
【図１９】第２従来装置の構成を示す回路図である。
【図２０】第１従来装置の電源投入時における各部の波形例を示す波形図である。
【図２１】第１従来装置において、電源が投入されている状態でイネーブル信号が入力された場合の各部の波形例を示す波形図である。
【符号の説明】
【０１０８】
１、２１・・・差動増幅回路、２・・・ソースホロワ回路（バッファ回路）、３、２２・・・出力トランジスタ、４、２３・・・分圧回路、５、２４・・・電子スイッチ（電気的接続手段）、９、２８・・・入力端子、１０、２９・・・出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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