(57)【要約】【課題】  ちらつきを抑えつつメモリの削減が可能なメモリ制御回路を実現する。【解決手段】  本発明のメモリ制御回路は、画像信号を上位桁および下位桁データに分離するビット分離部１２と、まだ読み込まれていない上位桁データ用領域に上書きしないように記録するメモリ領域を選択する記録メモリ選択部１４と、上位桁および下位桁データを選択されたメモリ領域に書き込むメモリ書込部１６と、メモリ領域から次に出力する上位桁および下位桁データを選択し読み出す表示メモリ選択部４２と、読み出した上位桁および下位桁データを合成し出力するビット合成部４４と、画像信号を出力する画面表示部４６とを備えているので、下位桁分データのメモリを削減しつつちらつきを抑えることができる。【選択図】  図１
2007017714.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像信号をデータとしてメモリに書き込み、該メモリからデータを読み出して出力するメモリ制御回路において、
入力された画像信号を上位桁データおよび下位桁データに分離する分離手段と、
メモリ上の複数の領域から書き込む領域を選択する記録メモリ領域選択手段と、
前記上位桁データを上位桁データ用領域に書き込み、前記下位桁データを下位桁データ用領域に書き込み、前記上位桁データ用領域に保存されているデータが少なくとも１回は読み出しされるまでは、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むメモリ書込手段と、
前記メモリ上の複数の領域から次に出力する画像信号に対応する前記上位桁データおよび前記下位桁データを選択し読み出す出力メモリ領域選択手段と、
前記複数の領域から読み出した前記上位桁データおよび前記下位桁データを合成し、次に出力する画像信号とする合成手段とを備えることを特徴とするメモリ制御回路。
【請求項２】
前記メモリ書込手段は、前記上位桁データ用領域に書き込まれたデータが次に出力する画面に対応する画像信号の上桁桁データとして必要な場合、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むことを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記メモリ書込手段は、前記上位桁データ用領域に保存されているデータが所定の回数読み出しされるまでは、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むことを特徴とする請求項２に記載のメモリ制御回路。
【請求項４】
前記メモリ書込手段は、前記下位桁データ中の所定の桁を省略してメモリ領域に書き込むことを特徴とする請求項１に記載のメモリ制御回路。
【請求項５】
メモリ制御回路と、画面の表示完了を監視する表示監視手段とを備えた駆動回路であって、
前記メモリ制御回路は、請求項１記載のメモリ制御回路であり、
前記メモリ書込手段は、前記表示監視手段からの出力に基づいて前記上位桁データの書き込みを決定することを特徴とする駆動回路。
【請求項６】
メモリ制御回路と、メモリ制御回路によって制御される複数のメモリとを備えた表示装置であって、
前記メモリ制御回路は、請求項１記載のメモリ制御回路であり、
前記複数のメモリは、複数の前記上位桁データ記録用メモリ領域と、および前記下位桁データ記録用メモリ領域とを備えることを特徴とする表示装置。
【請求項７】
入力された画像信号をデータとしてメモリに書き込み、該メモリからデータを読み出して出力するメモリ制御方法であって、
分離手段が、入力された画像信号を上位桁データおよび下位桁データに分離するステップと、
記録メモリ領域選択手段が、メモリ上の複数の領域から書き込む領域を選択するステップと、
前記上位桁データを上位桁データ用領域に書き込み、前記下位桁データを下位桁データ用領域に書き込み、前記上位桁データ用領域に保存されているデータが少なくとも１回は読み出しされるまでは、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むステップと、
出力メモリ領域選択手段が、前記メモリ上の複数の領域から次に出力する画像信号に対応する前記上位桁データおよび前記下位桁データを選択し読み出すステップと、
合成手段が、前記複数の領域から読み出した前記上位桁データおよび前記下位桁データを合成し、次に出力する画像信号とするステップとを備えることを特徴とするメモリ制御方法。
【請求項８】
請求項１ないし３の何れか１項に記載のメモリ制御回路を動作させるための制御プログラムであって、コンピュータを上記各手段として機能させるための制御プログラム。
【請求項９】
請求項８に記載の制御プログラムが記録されたコンピュータ読取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路、メモリ制御方法、メモリ制御プログラム、および該プログラムを記録した記録媒体、ならびに該メモリ制御回路を備えた駆動回路および表示装置に関するものである。特に、表示装置に使用される画像用メモリの制御回路に関するものである。
【背景技術】
【０００２】
従来、画像表示用メモリを備えた表示装置が広く使われている。
【０００３】
図６は、上述の画像表示用メモリを備えた従来の表示装置の要部構成を示す図である。
【０００４】
まず、信号入力部１１０は、メモリ書込部１１６に画像信号を送信する。メモリ書込部１１６は、上記画像信号を受け取り、表示用メモリ１２６の所定のアドレスに書き込む。表示用メモリ１２６は、例えばキャッシュメモリなどで、表示画面１画面分の画像信号に対応するデータを保存できるサイズを持つ。
【０００５】
画面表示部１４６は、タイミング管理部１４０から送られてくるタイミング信号を基に、表示用メモリの所定の領域からデータを読み出し、縦および横方向の走査線に対応する駆動回路１５０に送信する。駆動回路１５０は、画面表示部１４６からのデータを受け取り、表示素子１５２の各素子に対して表示させる。
【０００６】
しかしながら、上記従来の構成では、信号入力部１１０から入力される画像信号の送信タイミングによって、画像表示部１４６によって表示用メモリ２６の内容が読み出されて駆動回路１５０を介して表示素子１５２に画面が表示されるまえに、表示用メモリ１２６の内容がメモリ書込部１１６によって書き換えられてしまうという問題がある。
【０００７】
この場合、本来表示されるべき画面の次の画面が表示されてしまうため、表示素子１５２の表示内容にちらつきが生じる場合がある。
【０００８】
上記課題を解決するために、表示用メモリとは別に保存用メモリをさらに備え、表示用と保存用との２つの用途で２つのメモリを切り替えてメモリに書き込み・読み出しすることで、上述の原因による画像のちらつきを抑える画像メモリがある（例えば、特許文献１参照）。
【０００９】
図８は、上述の２つの画像表示用メモリを備えた表示装置の要部構成を示す図である。
【００１０】
記録メモリ選択部２１４は、タイミング管理部２４０からのタイミング信号を基に、書き込むメモリを表示用メモリ２２６および保存用メモリ２２８から選択し、メモリ書込部２１６に指示するためものもである。メモリ書込部２１６は、記録メモリ選択部２１４からの指示を受け取り、対応するメモリの所定の領域に書き込む。
【００１１】
表示用メモリ２２６および保存用メモリ２２８は、同一の構成で、タイミングによって表示用または保存用の用途を切り替えるものであってもよい。表示用メモリ２２６および保存用メモリ２２８は、図６の例と同じく、１画面分の画像信号に対応するデータを保存できるサイズをそれぞれ持っている。
【００１２】
表示メモリ選択部２４２は、タイミング管理部２４０からのタイミング信号を基に、現在、どちらのメモリ上に記録されているデータを表示するべきかを判断し、表示用メモリ２２６または保存用メモリ２２８からデータを読み出し、画面表示部２４６に送信する。
【００１３】
画面表示部２４６は、表示メモリ選択部２４２から送られてくるデータを受信し、縦および横方向の走査線に対応する駆動回路２５０に送信する。駆動回路２５０は、画面表示部２４６からのデータを受け取り、表示素子２５２の各素子に対して表示させる。
【００１４】
タイミング管理部２４０は、記憶メモリ選択部２１４および表示メモリ選択部２４２に、表示素子２５２の表示完了を伝える信号や、カウンタ信号などの他に、現在表示している画面の情報および次に表示する画面と、表示用メモリ２２６および保存用メモリ２２８に記憶されているデータの対応関係を考慮したタイミング信号を送信する。
【００１５】
以上のように、次の画面の画像情報を書き込むためのメモリと、次の画面の画像情報で上書きされないように保存しておくためのメモリとを用意し、表示が完了するまでは保存しておくためのメモリから読み出して駆動回路に送信し、表示が完了した後で次の画面の画像情報を記録したメモリから読み出す構成とすることで、画面表示が完了する前に表示メモリが次の画面の情報で上書きされてしまうために生じるちらつきを低減することができる。
【特許文献１】特開平１−１３５１８９号公報（１９８９年５月２６日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記の構成では、表示用メモリ１画面分および保存用メモリ１画面分の記憶容量をメモリに必要とするため２倍の記憶容量が必要となり、メモリの必要領域が図６に示す従来例に比べ大幅に増大するという問題がある。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、表示画像のちらつきを抑えつつメモリの必要領域の増大を抑える、バランスの良いメモリ制御回路を実現することにある。
【課題を解決するための手段】
【００１８】
本発明のメモリ制御回路は、上記問題を解決するために、入力された画像信号をデータとしてメモリに書き込み、該メモリからデータを読み出して出力するメモリ制御回路において、入力された画像信号を上位桁データおよび下位桁データに分離する分離手段と、メモリ上の複数の領域から書き込む領域を選択する記録メモリ領域選択手段と、前記上位桁データを上位桁データ用領域に書き込み、前記下位桁データを下位桁データ用領域に書き込み、前記上位桁データ用領域に保存されているデータがまだ読み出しされてない場合は、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むメモリ書込手段と、前記メモリ上の複数の領域から次に出力する画像信号に対応する前記上位桁データおよび前記下位桁データを選択し読み出す出力メモリ領域選択手段と、前記複数の領域から読み出した前記上位桁データおよび前記下位桁データを合成し、次に出力する画像信号とする合成手段とを備えることを特徴としている。
【００１９】
上記構成によれば、入力された画像信号を上位桁および下位桁データに分離し、重要度・影響度の高い上位桁データに対しては、少なくとも１回は読み出しされるまでは、書き込まれたデータを上書きしないように別の領域に書き込みを行うことで、読み出しされるまでに上書きしてしまうことによって発生する表示の不良および表示画面のちらつきを防止することができる。
【００２０】
また、重要度・影響度の少ない下位桁データに対しては、表示の不良および表示画面のちらつきに与える影響が低いため必要メモリ領域を低減することができる。上述の構成を組み合わせることで、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現できる。
【００２１】
なお、上記構成によれば、上位桁データに対して内容を保証するためちらつきの発生を抑制するのに対して、下位桁データに対してはちらつきの発生を抑制する効果は低いが、上位桁データがちらつき発生に与える影響に比べ、下位桁データがちらつき発生に与える影響は少なく、特に動画を表示し、かつ人間が見るような自然画においては、十分に区別するのは人間の目の特性から難しい為、ちらつきを抑制する性能が十分に高く、かつ必要なメモリ領域を低減したメモリ制御回路を実現することができる。
【００２２】
また、本発明のメモリ制御回路では、前記メモリ書込手段は、前記上位桁データ用領域に書き込まれたデータが次に出力する画面に対応する画像信号の上桁桁データとして必要な場合、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むことが好ましい。
【００２３】
上記構成によれば、メモリ上の上位桁用データ領域に保存されているデータが駆動回路や表示素子などの表示部にデータが転送されるといった、次に表示する画面の画像信号を出力するためにデータが必要とされる間は、データ領域に保存されているデータを上書きしないので、読み出しされるまでに上書きしてしまうことによって発生する表示の不良および表示画面のちらつきを防止することができるという効果を奏する。
【００２４】
また、本発明のメモリ制御回路では、前記メモリ書込手段は、前記上位桁データ用領域に保存されているデータが所定の回数読み出しされるまでは、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むことが好ましい。
【００２５】
上記構成によれば、データが読み出しされる回数を計測することで、画面の表示が完了するまでに必要な時間と照らし合わせて画面の表示完了を認識し、画面の表示が完了するまで保存されているデータを上書きしないので、読み出しされるまでに上書きしてしまうことによって発生する表示の不良および表示画面のちらつきを防止することができるという効果を奏する。
【００２６】
本発明のメモリ制御回路では、前記メモリ書込手段は、前記下位桁データ中の所定の桁を省略してメモリ領域に書き込むことが好ましい。
【００２７】
上記構成によれば、下位桁データから、特に影響の少ないデータを更に所定桁分省略することで、必要メモリ領域をさらに低減することができるという効果を奏する。
【００２８】
本発明のメモリ制御回路を備えた駆動回路では、メモリ制御回路と、画面の表示完了を監視する表示監視手段とを備えた駆動回路であって、前記メモリ制御回路は、上記のメモリ制御回路を備え、前記メモリ書込手段は、前記表示監視手段からの出力に基づいて前記上位データの書き込みを決定することが好ましい。
【００２９】
上記構成によれば、画面の表示完了を検出してメモリ領域にデータを保存するタイミングを決定することができるので、駆動回路および表示素子に表示画面データを送信してから実際に表示素子の出力に反映されるまでのタイムラグに起因する表示の不具合およびちらつきを抑制するタイミングで、メモリへの書き込みおよびメモリから表示素子への読み出しのタイミングを決定することができるという効果を奏する。
【００３０】
なお、上述の表示監視手段からの出力は、表示素子の表示完了通知であってもよいし、駆動回路から表示素子へのデータ送信の完了通知であってもよい。また、表示素子のリフレッシュ完了通知であってもよいし、その他の表示に関わる動作の完了通知であってもよい。
【００３１】
また、本発明のメモリ制御回路と、メモリ制御回路によって制御される複数のメモリとを備えて、前記複数のメモリが複数の前記上位桁データ記録用メモリ領域および前記下位桁データ記録用メモリ領域とを備える表示装置を構成し、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現することができる。
【００３２】
また、本発明のメモリ制御方法は、入力された画像信号をデータとしてメモリに書き込み、該メモリからデータを読み出して出力するメモリ制御方法であって、分離手段が、入力された画像信号を上位桁データおよび下位桁データに分離するステップと、記録メモリ領域選択手段が、メモリ上の複数の領域から書き込む領域を選択するステップと、メモリ書込手段が、前記上位桁データを上位桁データ用領域に書き込み、前記下位桁データを下位桁データ用領域に書き込み、前記上位桁データ用領域に保存されているデータがまだ読み出しされてない場合は、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むステップと、出力メモリ領域選択手段が、前記メモリ上の複数の領域から次に出力する画像信号に対応する前記上位桁データおよび前記下位桁データを選択し読み出すステップと、合成手段が、前記複数の領域から読み出した前記上位桁データおよび前記下位桁データを合成し、次に出力する画像信号とするステップとを備えていることを特徴とする。
【００３３】
上記方法によれば、入力された画像信号を上位桁および下位桁データに分離し、重要度・影響度の高い上位桁データに対しては、少なくとも１回は読み出しされるまでは、書き込まれたデータを上書きしないように別の領域に書き込みを行うことで、読み出しされるまでに上書きしてしまうことによって発生する表示の不良および表示画面のちらつきを防止する方法ができる。
【００３４】
また、重要度・影響度の少ない下位桁データに対しては、表示の不良および表示画面のちらつきに与える影響が低いため必要メモリ領域を低減することができる。上述の構成を組み合わせることで、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現できる。
【００３５】
なお、上記制御装置の各手段を、制御プログラムによりコンピュータ上で実行させることができる。さらに、上記制御プログラムをコンピュータ読取り可能な記録媒体に記憶させることにより、任意のコンピュータ上で上記制御プログラムを実行させることができる。
【発明の効果】
【００３６】
本発明のメモリ制御回路は、入力された画像信号を上位桁および下位桁のデータに分離し、重要度・影響度の高い上位桁データに対しては、読み出しされる前に上書きしないように別の領域に書き込みを行うことで、読み出しされるまでに上書きしてしまうことに起因する表示の不良および表示画面のちらつきを防止しつつ、重要度・影響度の少ない下位桁データに対しては表示の不良および表示画面のちらつきに与える影響が低いため、必要メモリ領域を低減することができるので、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現できる。
【発明を実施するための最良の形態】
【００３７】
［実施形態１］
本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。
【００３８】
まず、本実施形態における表示装置の構成について説明する。図１は、本実施形態を示すものであり、表示装置１の要部構成を示すブロック図である。
【００３９】
表示装置１は、信号入力部１０、ビット分離部１２、記録メモリ選択部１４、およびメモリ書込部１６を含むメモリ書込制御部と、上位メモリＡ（上位メモリ２０）、上位メモリＢ（上位メモリ２２）および下位メモリＣ（下位メモリ３０）を含むメモリ部と、表示メモリ選択部４２、ビット合成部４４、および画面表示部４６を含むメモリ読出制御部と、駆動回路５０および表示素子５２を含む表示部と、表示部を監視しメモリ書込制御部およびメモリ読出制御部にタイミングを伝えるタイミング管理部４０とを備えている。
【００４０】
信号入力部１０は、画像信号をビット分離部１２に出力するためのものである。画像信号は、本実施形態では、連続して出力される動画像であるものとするが、これに限るものではない。ビット分離部１２は、信号入力部１０から出力された画像信号を受け取り、上位桁データおよび下位桁データの画像データに分離し、記録メモリ選択部１４へ送信する。上位桁データと下位桁データは、下記のようにデータを重み付けによって分割したものである。
【００４１】
画像データは、本実施形態では、ＲＧＢ形式で表現され、Ｒ（赤）、Ｇ（緑）、およびＢ（青）がそれぞれ６ビットで表される。各桁のビットで重みがつけられ、上位桁ビットから順番に、３２、１６、８、４、２、１の数値変化が各ビットの変化によって発生する（図３参照）。ここでは、各ビットの変化により、３２、１６、８の値が変化するビットを上位桁データと呼び、４、２、１の値が変化するビットを下位桁データと呼ぶ。
【００４２】
なお、上位桁データおよび下位桁データの分割方法はこれに限らない。上位桁データのビット幅と下位桁データのビット幅は均等でなくてもよい。また、６ビットで表現されるものでなくても、ビットの変化によって表現される値の変化がより大きいものを上位桁とし、下位の桁であるほど、より値の変化がより小さくなるものであればよい。
【００４３】
記録メモリ選択部１４は、タイミング管理部４０からの出力を基に書き込むメモリを選択して、メモリ書込部１６に指示するためのものである。記録メモリ選択部１４は、例えば、最初のタイミングでは上位メモリＡ（上位メモリ２０）に上位桁データを書き込むとともに下位メモリＣ（下位メモリ３０）に下位桁データを書き込む指示を与え、次のタイミングでは上位メモリＢ２２に上位桁データを書き込むとともに下位メモリＣ（下位メモリ３０）に下位桁データを書き込む指示を与える。
【００４４】
なお、各メモリへの書き込む順序は上記の例に限らず、メモリに書き込んだ上位桁データが読み出しされるまでは上書きされないような構成であればよい。書き換えるデータの内容や書き換えるタイミングについては、詳細を後述する。
【００４５】
メモリ書込部１６は、記録メモリ選択部１４の指示を受け取り、指示された各メモリ（上位メモリ２０、上位メモリ２２、下位メモリ３０）にデータを書き込む。このとき、各メモリに設定されたフラグによって書き込み可能状態であるか確認してもよいし、タイミング管理部４０が書き込み可能状態であるかテーブルを使用して管理していてもよい。
【００４６】
上位メモリ２０、上位メモリ２２、および下位メモリ３０は、それぞれ表示する画面の半画面分のデータを記録する容量をもったメモリ領域である。各メモリに構造的な違いはなく、保存するデータの内容によって上位桁データ用のメモリ領域および下位桁データ用のメモリ領域と呼んでいる。
【００４７】
本実施形態では、上位桁データ用メモリには上位桁データのみ、下位桁データ用メモリには下位桁データのみを保存するものとし、上位桁データ用メモリの領域を２つ（各半画面分の容量）、下位桁データ用メモリ領域を１つ（半画面分の容量）に対して書き込み、読み出すものとする。
【００４８】
また、各画面のデータはまとまった単位、例えばデータが格納されるメモリ上の連続したアドレス番号としてメモリ内に格納される必要はなく、所定の方法でデータの書き込みと書き込んだデータの参照・読み出しが可能であれば、どのような記録方式であってもよい。
【００４９】
タイミング管理部４０は、駆動回路５０を通して表示素子５２の状態を監視し、また、現在表示している画面情報および現在メモリに書き込みしている画面情報を管理し、現時点でいずれのメモリに書き込み、いずれのメモリから読み出すかを判断するためのタイミング信号を記録メモリ選択部１４および表示メモリ選択部４２に送信する。
【００５０】
表示メモリ選択部４２は、タイミング管理部４０からのタイミング信号を受け取って、どのメモリから読み出すかを判断し、各メモリ（上位メモリ２０、上位メモリ２２、下位メモリ３０）からデータを読み出す。データを読み出したメモリをタイミング管理部４０に伝えることで、記録メモリ選択部１４にどのメモリが書き込み可能であるかを間接的に指示できるようになる。
【００５１】
その後、表示メモリ選択部４２は、読み出したデータをビット合成部４４に送信する。読み出したデータは、上位桁データおよび下位桁データをセットにして送信する。または、上位桁データを送信後に続けて下位桁データを送信する。
【００５２】
ビット合成部４４は、表示メモリ選択部４２から送信された上位桁データおよび下位桁データを受信し、画像データとして合成する。ビット合成部４４は、合成した画像データを画面表示部４６に送信する。画面表示部４６は、ビット合成部４４によって合成された画像データを元に、縦および横の画素を駆動するそれぞれの駆動回路５０に表示データを送信する。
【００５３】
駆動回路５０は、画面表示部４６から送信されたデータを元に、表示素子５２を駆動して画面を表示する。また、駆動装置５０は、表示素子５２の画面の表示完了を監視し、タイミング管理部４０に表示状態信号を送信する。タイミング管理部４０は、送信された表示状態信号を基に、表示素子５２による画面の表示完了を検出し、上記タイミング信号として、記録メモリ選択部１４が、上位メモリＡおよびＢのうち、入力画面が切り替わる度にそれまでとは異なるメモリを選択するとともに、上記表示メモリ選択部４２が上位メモリＡおよびＢのうち、上記記録メモリ選択部１４が選択していない方のメモリを選択し、当該メモリから、次画面の最初の上位桁データから順番に読み出すように制御する。
【００５４】
表示素子５２は、液晶や有機ＥＬ（Electro Luminescence）などで構成された画像表示用の素子であるが、各画素を画素単位で指定して表示することができるものであれば、これに限らない。表示素子５２は、駆動回路５０からの駆動信号に基づき、画像を表示する。
【００５５】
なお、表示素子５２における各素子が表示している画面と、各メモリ（上位メモリ２０、上位メモリ２２、下位メモリ３０）に記録されている画面データとは、完全には同期していない。上位桁データに対応する画面と下位桁データに対応する画面とでは、別の画面が表示画素５２に表示されている場合がある。
【００５６】
また、下位メモリＣ（下位メモリ３０）に記憶されている画面データは、表示素子５２が表示している画面と同期していない。上記の各メモリのデータの書き換えタイミングについては、以下で詳細を説明する。
【００５７】
以上の処理を繰り返し、信号入力部１０で入力された画像信号を表示素子５２上に表示を行う。
【００５８】
次に、各メモリに送信されるデータの内容および書き込み／読み出しのタイミングについて、図２を参照して説明する。図２は、本実施形態における、メモリに入出力されるデータの書き込み／読み出しのタイミングを示すタイミングチャートである。
【００５９】
上から順番に、入力データ、上位メモリＡ（上位メモリ２０）、上位メモリＢ（上位メモリ２２）、下位メモリＣ（下位メモリ３０）、および表示素子５２上の状態を示している。各チャートの下側の矢印はデータの出力を、チャートの上側の矢印はデータの入力（書き込み）を示している。
【００６０】
Ｒ１、Ｒ２は、各画面の表示における１回目、２回目の表示のための読み出し（出力）を示している。通常、メモリへの書き込み１回に対し、画面に出力表示するための読み出しは複数回行っている。本実施形態では、説明の簡単のために１画面を表示する間に２回メモリからデータを読み出して表示するものとするが、これに限るものではない。
【００６１】
また、左から右に時刻ｔ０〜ｔ２４での時系列に沿ったデータの変化を示している。Ｆ１、Ｆ２、Ｆ３、およびＦ４は、１番目、２番目、３番目および４番目に表示する画面に対応する画像データを示すものである。Ｆ０は、まだ、画像が表示されていない状態である。
【００６２】
Ｐ１、Ｐ２、Ｐ３、およびＰ４は、表示素子５２の１画素目、２画素目、３画素目、および４画素目の画素に対応するデータの状態を代表して示したものである。表示装置の総画素数はそれぞれの設定によって異なるが、ここでは説明の簡単のために全画素が４画素で構成され、Ｐ１（０，０）、Ｐ２（１，０）、Ｐ３（０，１）、Ｐ４（１，１）の各座標を示す画素であるものとして説明を行う。
【００６３】
まず、入力データについて説明する。入力データは、ｔ０〜ｔ７まではＦ２の、ｔ８〜ｔ１６まではＦ３の、ｔ１６〜ｔ２３まではＦ４の画像データ全体を示している。
【００６４】
ｔ０の最後では、Ｐ１にＦ２の画像データを書き込んでいる。ｔ１、ｔ２、およびｔ３の最後では、Ｐ２、Ｐ３、およびＰ４の画素にＦ２の画像データを書き込んでいる。ｔ４〜ｔ７では、出力を行っていない。
【００６５】
同様に、ｔ８、ｔ９、ｔ１０、およびｔ１１の最後では、Ｐ１、Ｐ２、Ｐ３、およびＰ４にＦ３の画像データを出力し、ｔ１２〜ｔ１５では出力を行っていない。ｔ１６、ｔ１７、ｔ１８、およびｔ１９の最後では、Ｐ１、Ｐ２、Ｐ３、およびＰ４にＦ４の画像データを出力し、ｔ２０〜ｔ２３では出力を行っていない。
【００６６】
上記の出力を使用して、記録メモリ選択部１４の指示に応じて、Ｆ２の上位桁分の画像データはメモリＢに、Ｆ３の上位桁分の画像データはメモリＡに、Ｆ４の上位桁分の画像データはメモリＢにと交互に書き込みされる。言い換えれば、入力される画面の画像データの順序に対応して、フレーム単位で画面の画像データをメモリＡおよびメモリＢに交替で書き込みされる。
【００６７】
次に、上位メモリＡ（上位メモリ２０）において入出力されるデータについて説明する。
【００６８】
Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するメモリ領域には、１番目に表示する画面Ｆ１の上位桁分データがあらかじめ入力されている。Ｐ１に対応するデータ領域では、ｔ０の最初では１回目の読み込みＲ１が、ｔ４の最初では２回目の読み込みＲ２が行われ、ｔ９の最後ではＦ３のデータが書き込まれている。
【００６９】
同様に、Ｐ２、Ｐ３、およびＰ４に対応するデータ領域では、ｔ１、ｔ２、ｔ３の最初ではＰ２、Ｐ３、Ｐ４に対応する１回目の読み込みＲ１が行われる。ｔ５、ｔ６、ｔ７の最初では、Ｐ２、Ｐ３、Ｐ４に対する２回目の読み込みＲ２が行われる。
【００７０】
Ｒ１およびＲ２で読み込んだデータをもとに、駆動回路５０によって表示素子５２が駆動され画面が表示される。メモリからの読み込みが完了し、画面の表示完了を駆動回路５０によって検知することで、Ｆ１の上位桁データに対しての上書きの許可をｔ７において認識する。言い換えれば、Ｆ１の上位桁データを記憶しているメモリＡへの書き込み禁止を解除する。
【００７１】
なお、本実施形態では、１画面を表示する間に２回メモリからデータを読み出して表示するものとするため、２回目の表示が完了した後、表示素子５２の画面表示完了を示すタイミング信号がタイミング管理部４０から記録メモリ選択部１４および表示メモリ選択部４２へ出力する許可を与える。
【００７２】
具体的には、メモリＡ上のＰ１、Ｐ２、Ｐ３、Ｐ４対応するデータの記憶された領域に対して、ｔ４、ｔ５、ｔ６、ｔ７における２回目の読み込みＲ２が終了した後のタイミングで書き込み許可が与えられる。
【００７３】
ｔ１において、Ｐ１に対してＦ２の書き込み信号が入力されるが、メモリＡではまだ１回しか読み込みが行われていないので、代わりにメモリＢに記録し、メモリＡの記録内容を上書きしないように保護する。Ｐ２、Ｐ３、Ｐ４についても、同様である。
【００７４】
ｔ１０、ｔ１１、ｔ１２の最後では、Ｐ２、Ｐ３、Ｐ４に対してＦ３の各画素に対応するデータが書き込まれる。ｔ１７、ｔ１８、ｔ１９の最初ではＰ２、Ｐ３、Ｐ４に対応するＦ３の１回目の読み込みＲ１が行われる。ｔ２１、ｔ２２、ｔ２３の最初では、Ｐ２、Ｐ３、Ｐ４に対応するＦ３の２回目の読み込みＲ２が行われる。以後、同様に繰り返す。
【００７５】
また、上記と同様に、Ｐ２、Ｐ３、Ｐ４では、ｔ６、ｔ７、ｔ８以降のタイミングでは書き込み許可が与えられる。
【００７６】
このように、上位メモリＡ（上位メモリ２０）には、Ｆ１、Ｆ３、Ｆ５、Ｆ７…の上位桁分データが１画面おきに交互で記憶され、各２回ずつ読み出しされる。
【００７７】
次に、上位メモリＢ（上位メモリ２２）において入出力されるデータについて説明する。
【００７８】
Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するメモリ領域には、初期状態ではデータが記録されていない。ｔ０、ｔ１、ｔ２、ｔ３の最後では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ２の上位桁分のデータが書き込まれている。
【００７９】
ｔ８、ｔ９、ｔ１０、ｔ１１の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ２の上位桁分データの、１回目の読み込みＲ１が、ｔ１２、ｔ１３、ｔ１４、ｔ１５ではＰ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ２の上位桁分データの、２回目の読み込みＲ２が行われる。ｔ１７、ｔ１８、ｔ１９、ｔ２０の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ４の上位桁分のデータが書き込まれている。以後、同様に繰り返す。
【００８０】
なお、本実施形態では、Ｐ１に対してｔ１２における２回目の表示が完了したｔ１２より後のタイミングで書き込み許可が与えられる。
【００８１】
ｔ９において、Ｐ１に対してＦ３の書き込み信号が入力されるが、メモリＢではまだ１回しか表示が行われていないので、代わりにメモリＡに記録し、メモリＢの記録内容を上書きしないように保護する。Ｐ２、Ｐ３、Ｐ４についても、同様である。
【００８２】
このように、上位メモリＢ（上位メモリ２２）には、Ｆ２、Ｆ３、Ｆ４、Ｆ８…の上位桁分のデータが１画面おきに交互で記憶され、各２回ずつ読み出しされる。
【００８３】
次に、上位メモリＣ（下位メモリ３０）において入出力されるデータについて説明する。
【００８４】
Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するメモリ領域には、初期状態ではＦ１の下位桁分のデータが書き込まれている。ｔ０、ｔ１、ｔ２、ｔ３の最初ではＰ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ１の下位桁分データの、１回目の読み出しＲ１が行われる。ｔ０、ｔ１、ｔ２、ｔ３の最後では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ２の下位桁分のデータが書き込まれる。
【００８５】
ｔ４、ｔ５、ｔ６、ｔ７の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ１の下位桁分データの、２回目の読み込みＲ２が行われる。しかしながら、既にｔ０、ｔ１、ｔ２、ｔ３の最後でそれぞれＦ２の画面データに書き換えられている為、ここではＦ２の画面データに対応する下位桁分データが出力される。
【００８６】
ｔ８、ｔ９、ｔ１０、ｔ１１の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ２の下位桁分データの、１回目の読み込みＲ１が行われる。しかしながら、既にｔ４、ｔ５、ｔ６、ｔ７での出力により、Ｆ２の下位桁分のデータは１回出力されているので、実際は２回目の出力となる。ｔ８、ｔ９、ｔ１０、ｔ１１の最後では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ３の下位桁分のデータが書き込まれる。
【００８７】
ｔ１２、ｔ１３、ｔ１４、ｔ１５の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ３の下位桁分データの、２回目の読み込みＲ２が行われる。しかしながら、１回目の読み込みＲ１が行われたｔ８、ｔ９、ｔ１０、ｔ１１の最初では、Ｆ２の下位桁分データが読み込まれていた為、実際は１回目の読み込みとなる。
【００８８】
ｔ１６、ｔ１７、ｔ１８、ｔ１９の最初では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ４
の下位桁分データの、１回目の読み込みＲ１が行われる。しかしながら、既にｔ４、ｔ５、ｔ６、ｔ７での出力により、Ｆ２の下位桁分のデータは１回出力されているので、実際は２回目の出力となる。ｔ１６、ｔ１７、ｔ１８、ｔ１９の最後では、Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応するＦ４の下位桁分データが書き込まれる。以後、同様に繰り返す。
【００８９】
このように、下位メモリＣ（下位メモリ３０）には、Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５…の下位桁分のデータが記憶され、各２回ずつ読み出しされる。
【００９０】
以上の入出力から、表示素子５２には、以下の図に示す表示状態が表示される。
【００９１】
すなわち、ｔ０で画素Ｐ１に、ｔ１で画素Ｐ２に、ｔ２で画素Ｐ３に、ｔ３で画素Ｐ４に、Ｆ１の上位桁および下位桁画像が順に表示されてゆく。
【００９２】
しかしながら、ｔ４の最初で下位メモリＣ（下位メモリ３０）からＰ１にＦ２の下位桁分データが出力されるため、画面には上位桁がＦ１で下位桁がＦ２のデータになった画像が画素Ｐ１に表示されることになる。同様に、ｔ５ではＰ２に、ｔ６ではＰ３に、ｔ７ではＰ４に上位桁がＦ１で下位桁がＦ２のデータになった画像が表示されることになる。
【００９３】
ｔ８の最初に、上位メモリＢ（上位メモリ２２）からＦ２の上位桁分データが出力される為、画素Ｐ１にＦ２の上位桁および下位桁画像が正常に出力される。以後、ｔ９で画素Ｐ２に、ｔ１０で画素Ｐ３に、ｔ１１で画素Ｐ４にＦ２の上位桁および下位桁画像が出力される。
【００９４】
しかしながら、ｔ１２の最初でＰ１に、ｔ１３の最初でＰ２に、ｔ１４の最初でＰ３に、ｔ１５の最初でＰ４にＦ２の上位桁データおよびＦ３の下位桁データが表示されため、画面には上位桁がＦ２で下位桁がＦ３のデータになった画像が画素Ｐ１、Ｐ２、Ｐ３、Ｐ４に表示されることになる。
【００９５】
ｔ１６〜ｔ２３においても、同様である。
【００９６】
上記のように、現在表示する画面データＦnと、次に表示する画面データＦn+1とを、上位メモリＡ（上位メモリ２０）および上位メモリＢ（上位メモリ２２）に交互に保存しつつ、下位メモリＣ（下位メモリ３０）については半画面分のデータ領域のみとすることで、ちらつきの発生を抑えつつ必要なメモリ領域の少ないメモリ制御回路を実現することができる。
【００９７】
なお、ｔ４〜ｔ７、ｔ１２〜ｔ１５、ｔ２０〜ｔ２３において、上位桁データが現在表示する画面データであり、下位桁データが次に表示する画面データとなっている時間が存在するが、現在表示する画面データを保持するためのメモリ領域を持たない構成と比較して、表示が完了する前にメモリ上のデータが書き換えられることに起因する表示画面のちらつきの発生を十分に抑制することができる。
【００９８】
言い換えれば、表示している画面の途中から、画面データが更新されて次の画面が表示されることによるちらつきの発生を、重みの少ない下位桁データに限定することができる。
【００９９】
具体的に、表示画面の画素がＲＧＢの各６ビットで構成されている場合を示す。Ｒだけに着目して、上位からデータ構成をｒ５、ｒ４、ｒ３、ｒ２、ｒ１、ｒ０とした場合、上位桁３ビット（ｒ５、ｒ４、ｒ３）の重みは、２６＋２５＋２４＝６４＋３２＋１６＝１２２となる。下位桁３ビット（ｒ２、ｒ１、ｒ０）の重みは、２３＋２２＋２１＝８＋４＋２＝１４となる。上位桁３ビットおよび下位桁３ビットの重みの比は１１２：１４で、約１／１０の比率となり、数量的に下位桁３ビットがちらつきに与える影響は約１／１０となる。
【０１００】
なお、ＲＧＢが各６ビットの構成では、６４×６４×６４＝２６２，１４４色の表現が可能となるが、動画を表示し、かつ人間が見るような自然画においては約２６万色を十分に区別することは人間の目の特性から難しいため、多くの場合、動画においてはさらにちらつきの発生および認識に与える影響は少なくなる。
【０１０１】
次に、本実施形態におけるメモリ制御回路で使用する画面データの具体例について図３および図４を参照して説明する。
【０１０２】
図３は、本実施形態を示すものであり、各画素に対応する上位桁データおよび下位桁データの具体例を表形式で示す図である。
【０１０３】
左上の表が、座標（０，０）における画素Ｐ１に対するデータを示している。上から画素のＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれの色要素に対する数値を示している。ここでは、画素（０，０）におけるＲが４６、Ｇが２７、Ｂが４６の場合を示し、６ビットで０〜２５５までの２５６階調を表現可能な例を示している。
【０１０４】
同様に、右上の表が、座標（１，０）における画素Ｐ２に対して、Ｒが６０、Ｇが９、Ｂが４５の例を、左下の表が、座標（０，１）における画素Ｐ３に対して、Ｒが１７、Ｇが３６、Ｂが２５の例を、右下の表が、座標（１，１）における画素Ｐ４に対して、Ｒが３６、Ｇが１８、Ｂが３６の例を示したものである。
【０１０５】
本実施形態では、Ｒ、Ｇ、Ｂを示す各列の左から３ビット分を上位桁データ、右から３ビット分を下位桁データとしている。座標（０，０）における画素Ｐ１を例にとると、上位桁データは、Ｒ、Ｇ、Ｂを連続してビット表現した場合、（１０１０１１１０１）となり、下位桁データは（１１００１１１１０）となる。（１０１０１１１０１）および（１１００１１１１０）の２つのデータを元に、上位桁ビットおよび下位桁ビットの合成を行ってＲ＝４６、Ｇ＝２７、Ｂ＝４６の値を復元する。
【０１０６】
上述のように、本実施形態の構成によれば、入力された画像信号をデータとしてメモリに書き込み、該メモリからデータを読み出して出力するメモリ制御回路において、入力された画像信号を上位桁データおよび下位桁データに分離するビット分離部１２と、メモリ上の複数の領域から書き込む領域を選択する記録メモリ領域選択部１４と、上位桁データを上位桁データ用領域に書き込み、下位桁データを下位桁データ用領域に書き込み、上位桁データ用領域に保存されているデータがまだ読み出しされてない場合は、該上位桁データ用領域とは別の上位桁データ用領域に前記上位桁データを書き込むメモリ部１６と、メモリ上の複数の領域から次に出力する画像信号に対応する上位桁データおよび下位桁データを選択し読み出す表示メモリ選択部４２と、複数の領域から読み出した上位桁データおよび下位桁データを合成し、次に出力する画像信号とするビット合成部４４とを備えるので、入力された画像信号を上位桁および下位桁データに分離し、重要度・影響度の高い上位桁データに対しては、読み出しされる前に上書きしないように別の領域に書き込みを行うことで、読み出しされるまでに上書きしてしまうことに起因する表示の不良および表示画面のちらつきを防止しつつ、重要度・影響度の少ない下位桁データに対しては表示の不良および表示画面のちらつきに与える影響が低いため、必要メモリ領域を低減することができるので、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現できる。
【０１０７】
また、本実施形態のメモリ制御回路を備えた駆動回路では、メモリ制御回路と、表示素子の画面の表示完了を監視する表示監視手段とを備えた駆動回路であって、メモリ制御回路は、上記のメモリ制御回路を備え、メモリ書込部１６は、駆動回路５０からの出力に基づいて上位データの書き込みを決定するので、表示素子５２の画面の表示完了に応じて上位メモリ１０、上位メモリ２２、下位メモリ３０にデータを保存するタイミングを決定することができるので、駆動回路および表示素子５２に表示画面データを送信してから実際に表示素子５２の出力に反映されるまでのタイムラグに起因する表示の不具合およびちらつきを抑制するタイミングで、上位メモリ１０、上位メモリ２２、下位メモリ３０への書き込みおよび上位メモリ１０、上位メモリ２２、下位メモリ３０から表示素子５２への読み出しのタイミングを決定することができるという効果を奏する。
【０１０８】
また、本実施形態のメモリ制御回路と、メモリ制御回路によって制御される複数の上位メモリ１０、上位メモリ２２、下位メモリ３０とを使用して、上位桁データ記録用メモリ領域である上位メモリ１０・上位メモリ２２および下位桁データ記録用メモリ領域である下位メモリ３０とを備える表示装置１を構成することができる。
【０１０９】
なお、上記では、記録メモリ選択部１４および表示メモリ選択部４２が画面の表示完了を示すタイミング信号に基づいて、上位メモリＡおよびＢの一方を選択していたが、これに限るものではない。
【０１１０】
例えば、記録メモリ選択部１４および表示メモリ選択部４２がメモリへの書き込み回数／読み出し回数を計数し、表示メモリ選択部４２が上位メモリＡおよびＢのうちの選択している方のメモリから、予め定められた回数（図２の例では２回）読み出しされるまでは、上記記録メモリ選択部１４が、表示メモリ選択部４２の選択していない方のメモリに前記上位桁データを書き込んでも良い。
【０１１１】
いずれの場合であっても、前記上位桁データ用領域に書き込まれたデータが次に出力する画面に対応する画像信号の上位桁データとして必要な場合、すなわち、表示素子５２が、ある画面を表示している間、該上位メモリＡおよびＢのうち、表示メモリ選択部４２が選択しているメモリとは別のメモリに上記上位桁データを書き込むことができれば、同様の効果が得られる。
【０１１２】
［実施形態２］
次に、メモリに保存する上位桁データおよび下位桁データについて、別のデータ構成実施形態について例を示す。図４は、別の実施形態を示すものであり、各画素に対応する上位桁データおよび下位桁データの具体例を表形式で示す図である。
【０１１３】
各表の示す意味は図３と同様であるが、各画素の最下位ビットが省略されているデータ構造である点がことなる。各画素を示すデータの内最下位ビットが省略された場合、各画素データに０〜１の誤差が発生する。
【０１１４】
図４の例では、座標（１，０）における画素Ｐ２のＲ、Ｂのデータに各１の誤差が、座標（０，１）における画素Ｐ３のＲ、Ｂのデータに各１の誤差が発生しているが、座標（０，０）における画素Ｐ１および座標（１，１）における画素Ｐ４には誤差は発生していない。
【０１１５】
以上のことから、各画素の最下位ビットが省略されているデータを使用することによって、必要なメモリ領域を抑えながらも、誤差の発生が低く、かつ発生した場合でも軽微であることが分かる。なお、省略するビットは、与える影響を考慮して最下位ビットとしたが、これに限るものではない。最下位からいくつかの桁を省略してもよいし、特定の桁を省略してもよい。
【０１１６】
なお、各画素の最下位ビットが省略されているデータを使用することによって、表示素子５２に表示した際に、擬似輪郭が発生する場合がある。その場合、擬似輪郭を補正するための回路を表示装置に備え、補正によって擬似輪郭の発生を低減することが可能である。また、同様の機能をもったＩＣチップを駆動回路に組み込むことによって、上述の補正を行うことにしてもよい。
【０１１７】
以上のように、本実施形態のメモリ制御回路では、メモリ書込部１６は、下位桁データ中の所定の桁を省略して下位メモリＣ（下位メモリ３０）に書き込むので、下位桁データから、特に影響の少ないデータを更に所定桁分省略することで、必要メモリ領域をさらに低減することができるという効果を奏する。
【０１１８】
また、静止画のように画面の切り替えが動画に比べて遅い画面データの表示を行う場合、上位桁データ用メモリ領域および下位桁データ用メモリ領域を組み合わせて、通常の表示方法と切り替えることも可能である。
【０１１９】
以上のように、上述のメモリ制御回路では、特許文献１に記載のように、メモリからデータを読み出した後、デジタル値からパルス幅に変換するとともに、パルス幅変換の際、上位ビットに対応するパルス幅のパルスと、下位ビットに対応するパルス幅のパルスとを、それぞれ別個に基準値との順次比較で求める構成で発生する画面のちらつきの発生を抑制することができるが、上記構成に限るものではない。
【０１２０】
一定の期間、値が固定されていないと、出力が変化する回路であって、しかも、上記一定の期間中に値が大きく変化するほど、出力の変化幅が大きくなるような回路であれば、本実施形態と略同様の効果が得られる。以下に、パルス幅変換を使用しない出力回路の例について説明する。
【０１２１】
図５は、パルス幅変換を使用しない出力回路の出力信号を示す図である。図５のグラフは、アナログ信号の信号レベルの時系列に沿った変化を示している。
【０１２２】
液晶ディスプレイでは、ＰＣやビデオデッキなどからアナログ信号の画像信号が入力され、液晶ディスプレイの入力部においてＡＤ変換を行い、デジタル信号を表示する方式がある。上記の方式では、サンプリング時間毎にアナログ信号をデジタル信号に変換する。
【０１２３】
そのため、サンプリング間隔が揺らぐ場合、サンプリングとサンプリングとの間にアナログ信号が変化するため、得られるデジタル信号に揺らぎが生じる。アナログ信号の変化が大きな状態でサンプリング間隔が大きく揺らいだ場合、出力されるデジタル信号にも大きな揺らぎが発生する。
【０１２４】
図５において、横軸は時間経過を示し、Ｔは本来サンプリングする予定であった時刻、Ｔ−ｎはＴよりｎだけ早くサンプリングを行った時刻、Ｔ＋ｍはｍだけ遅くサンプリングを行った時刻を示す。Ｔ−ｎ、Ｔ、Ｔ＋ｍに対応するデジタル信号は、ＡＤ変換後には、Ｄ（Ｔ＋ｎ）、Ｄ（Ｔ）、Ｄ（Ｔ−ｍ）となる。
【０１２５】
上述のような表示装置においても、本実施形態のメモリ制御回路を備えることによって、画面のちらつきの発生を抑制しつつ必要メモリ領域を削減することができる。
【０１２６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１２７】
最後に、メモリ制御回路の各ブロック、特に記録メモリ選択部１４、メモリ書込部１６、および表示メモリ選択部４２を、ハードウェアロジックによって構成してもよいし、次のようにＣＰＵを用いてソフトウェアによって実現してもよい。
【０１２８】
すなわち、メモリ制御回路は、各機能を実現する制御プログラムの命令を実行するＣＰＵ（central processing unit）、上記プログラムを格納したＲＯＭ（read only memory）、上記プログラムを展開するＲＡＭ（random access memory）、上記プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアであるメモリ制御回路の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読取り可能に記録した記録媒体を、上記メモリ制御回路に供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。
【０１２９】
上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。
【０１３０】
また、メモリ制御回Ｘを通信ネットワークと接続可能に構成し、通信ネットワークを介して上記プログラムコードを供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。
【産業上の利用可能性】
【０１３１】
本発明のメモリ制御回路は、重要度・影響度の高い上位桁データに対しては、読み出しされる前に上書きしないように別の領域に書き込みを行うことで、読み出しされるまでに上書きしてしまうことに起因する表示の不良および表示画面のちらつきを防止しつつ、重要度・影響度の少ない下位桁データに対しては必要メモリ領域を低減することができるので、上位桁データが原因となるちらつきの発生を抑えつつ、下位桁データ用に必要なメモリ領域を削減することができるバランスの良いメモリ制御回路を実現することができ、表示部にＬＣＤ（Liquid Crystal Display）や有機ＥＬＤ（Electro Luminescence Display）などを使用した表示装置などに好適に用いることができる。
【図面の簡単な説明】
【０１３２】
【図１】本発明の一実施形態を示すものであり、表示装置の要部構成を示すブロック図である。
【図２】本発明の一実施形態を示すものであり、メモリに入出力されるデータの書き込みおよび読み出しのタイミングを示すタイミングチャートである。
【図３】本発明の一実施形態を示すものであり、各画素に対応する上位桁データおよび下位桁データの具体例を表形式で示す図である。
【図４】本発明の別の実施形態を示すものであり、各画素に対応する上位桁データおよび下位桁データの具体例を表形式で示す図である。
【図５】本発明の別の実施形態を示すものであり、パルス幅変換を使用しない出力回路の出力信号を示す図である。
【図６】従来技術を示すものであり、表示装置の要部構成を示すブロック図である。
【図７】従来技術を示すものであり、メモリに入出力されるデータの書き込みおよび読み出しのタイミングを示すタイミングチャートである。
【図８】従来技術の別の構成例を示すものであり、表示装置の要部構成を示すブロック図である。
【図９】従来技術の別の構成例を示すものであり、メモリに入出力されるデータの書き込みおよび読み出しのタイミングを示すタイミングチャートである。
【符号の説明】
【０１３３】
１      表示装置
１０    信号入力部
１２    ビット分離部（分離手段）
１４    記録メモリ選択部（記録メモリ領域選択手段）
１６    メモリ書込部（メモリ書込手段）
２０    上位メモリＡ（メモリ）
２２    上位メモリＢ（メモリ）
３０    下位メモリＣ（メモリ）
４０    タイミング管理部
４２    表示メモリ選択部（出力メモリ領域選択手段）
４４    ビット合成部（合成手段）
４６    画面表示部（出力手段）
【図１】
2007017714.tif 000003
【図２】
2007017714.tif 000004
【図３】
2007017714.tif 000005
【図４】
2007017714.tif 000006
【図５】
2007017714.tif 000007
【図６】
2007017714.tif 000008
【図７】
2007017714.tif 000009
【図８】
2007017714.tif 000010
【図９】
2007017714.tif 000011