(57)【要約】【課題】オフセット電圧の発生を好適に抑制することのできるオペアンプ回路を提供することにある。【解決手段】出力段回路３０のトランジスタＰ３のドレインにソースが接続され、トランジスタＮ５のドレインにドレインが接続されるトランジスタＰ１１を備えた。このトランジスタＰ１１のゲートには、トランジスタＮ１２のソースが接続される。このトランジスタＮ１２のゲートには、第１入力信号ＩＰが印加される。すなわち、トランジスタＰ３，Ｐ１１間のノードＣの電位Ｖ３は、第１入力信号ＩＰからトランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１分低下し、トランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２分上昇した電圧になる。【選択図】図１
2007318571.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに第１入力信号が印加される第１トランジスタと、ゲートに第２入力信号が印加される第２トランジスタとを含み、前記第１入力信号及び前記第２入力信号に基づいた信号を出力する差動入力回路と、
前記第２トランジスタのドレインの電位がゲートに印加される第３トランジスタと、前記第３トランジスタと直列に接続される第４トランジスタと、前記第１トランジスタのドレインの電位がゲートに与えられる第５トランジスタと、前記第４トランジスタとカレントミラー接続されて、前記第５トランジスタと直列に接続される第６トランジスタとを含んで構成され、前記第５トランジスタと前記第６トランジスタ間の接続点の電位を出力信号として出力する出力段回路とを備え、
前記出力信号を、前記第２入力信号として前記第２トランジスタのゲートに与えるボルテージフォロア接続されるオペアンプ回路において、
前記第３トランジスタと前記第４トランジスタ間の接続点の電位を、前記第１入力信号に基づいて制御する制御回路を備えたことを特徴とするオペアンプ回路。
【請求項２】
前記制御回路は、前記第３トランジスタと前記第４トランジスタとの間に接続される第７トランジスタを含み、同第７トランジスタのゲート電圧を前記第１入力信号に基づいて制御することを特徴とする請求項１に記載のオペアンプ回路。
【請求項３】
前記制御回路は、前記第７トランジスタのゲートがソースに接続される前記第７トランジスタと導電型の異なる第８トランジスタと、同第８トランジスタのソースに接続される第１定電流源とを含み、前記第８トランジスタのゲートに前記第１トランジスタのゲートが接続されたことを特徴とする請求項２に記載のオペアンプ回路。
【請求項４】
ゲートに第１入力信号が印加される第１導電型の第１トランジスタと、ゲートに第２入力信号が印加される第１導電型の第２トランジスタとを含み、前記第１入力信号及び前記第２入力信号に基づいた信号を出力する差動入力回路と、
前記第２トランジスタのドレインの電位がゲートに印加される前記第１導電型と異なる第２導電型の第３トランジスタと、前記第３トランジスタのドレインにドレインが接続される第１導電型の第４トランジスタと、前記第１トランジスタのドレインの電位がゲートに与えられる第２導電型の第５トランジスタと、前記第４トランジスタとカレントミラー接続されて、ドレインに前記第５トランジスタのドレインが接続される第１導電型の第６トランジスタとを含んで構成され、共通に接続されたそれら第５及び第６トランジスタのドレインの電位を出力信号として出力する出力段回路とを備え、
前記出力信号を、前記第２入力信号として第２トランジスタのゲートに与えるボルテージフォロア接続されるオペアンプ回路において、
前記第３トランジスタのドレインにソースが接続され、前記第４トランジスタのドレインにドレインが接続されて、ゲートに前記第１入力信号に応じた電圧が印加される第２導電型の第７トランジスタを備えたことを特徴とするオペアンプ回路。
【請求項５】
前記第７トランジスタのゲートにソースが接続され、同ソースが第１定電流源に接続されて、ゲートに前記第１トランジスタのゲートが接続される第１導電型の第８トランジスタを備えたことを特徴とする請求項４に記載のオペアンプ回路。
【請求項６】
前記第８トランジスタのドレインに、ダイオード接続された第２導電型の第９トランジスタをさらに接続したことを特徴とする請求項５に記載のオペアンプ回路。
【請求項７】
前記差動入力回路には、第２定電流源にドレインが接続された第１導電型の第１０トランジスタとカレントミラー接続される第１導電型の第１１トランジスタからバイアス電流が供給され、
前記第１定電流源は、前記第１０トランジスタとカレントミラー接続される第１導電型の第１２トランジスタから構成されることを特徴とする請求項５又は６に記載のオペアンプ回路。
【請求項８】
前記第１トランジスタ及び前記第２トランジスタには、ドレインが前記第１トランジスタのドレインに接続される第２導電型の第１３トランジスタと、ドレインが前記第２トランジスタのドレインに接続される第２導電型の第１４トランジスタとから構成されるカレントミラー回路が接続されて、
前記第３トランジスタが前記第１４トランジスタとカレントミラー接続されることを特徴とする請求項４〜７のいずれか１つに記載のオペアンプ回路。
【請求項９】
前記第７トランジスタのゲート・ソース間電圧と前記第８トランジスタのゲート・ソース間電圧とを等しくするように、第３、第４、第７、第８、第９及び第１２のトランジスタの素子サイズを設定したことを特徴とする請求項７又は８に記載のオペアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ回路に関するものである。
半導体集積回路装置には、基本動作回路としてオペアンプ回路が広く用いられている。半導体集積回路装置の高集積化及び低消費電力化に伴い、これらの基本動作回路の諸特性の向上が益々必要となっている。
【背景技術】
【０００２】
この種のオペアンプ回路としては、例えば特許文献１に開示されている。この従来のオペアンプ回路を図４に従って説明する。
このオペアンプ回路１０は、定電流源１１、カレントミラー回路１２，差動入力回路２０、出力段回路３０を備える。定電流源１１は、定電流Ｉ１をカレントミラー回路１２に供給する。カレントミラー回路１２は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構成され、トランジスタＮ１のドレインが定電流源１１に接続される。両トランジスタＮ１，Ｎ２のソースは低電位電源ＶＳに接続され、トランジスタＮ１のドレインは両トランジスタＮ１，Ｎ２のゲートに接続され、トランジスタＮ２のドレインは差動入力回路２０に接続される。
【０００３】
差動入力回路２０は、差動対２１とカレントミラー回路２２とから構成される。この差動対２１は、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４から構成され、両トランジスタＮ３，Ｎ４のソースの接続ノードがトランジスタＮ２のドレインに接続される。トランジスタＮ３，Ｎ４のドレインはカレントミラー回路２２を構成するＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインにそれぞれ接続される。両トランジスタＰ１，Ｐ２のソースは高電位電源ＶＤに接続され、トランジスタＰ２のドレインは両トランジスタＰ１，Ｐ２のゲートに接続される。
【０００４】
差動対２１を構成するトランジスタＮ３，Ｎ４のゲートはそれぞれ第１及び第２入力端子Ｔ１，Ｔ２に接続され、それぞれ第１及び第２入力信号ＩＰ，ＩＭを受ける。従って、差動入力回路２０は、トランジスタＮ２から供給されるバイアス電流Ｉ２に基づいて動作し、第１及び第２入力信号ＩＰ，ＩＭの電位差に応じて流す電流により、トランジスタＮ３，Ｐ１間のノードＡの電位Ｖ１と、トランジスタＮ４，Ｐ２間のノードＢの電位Ｖ２とを相補的に変更する。
【０００５】
差動入力回路２０のノードＡ，Ｂは、出力段回路３０に接続される。
出力段回路３０はＰチャネルＭＯＳトランジスタＰ３，Ｐ４とカレントミラー回路３１を備え、カレントミラー回路３１はＮチャネルＭＯＳトランジスタＮ５，Ｎ６から構成され、トランジスタＰ３，Ｐ４のゲートが各ノードＢ，Ａにそれぞれ接続される。そして、ノードＢは、トランジスタＰ２のドレイン及びゲートに接続される。従って、トランジスタＰ３は、トランジスタＰ２とカレントミラー接続されている。
【０００６】
トランジスタＰ３はソースが高電位電源ＶＤに接続され、ドレインがトランジスタＮ５のドレインに接続される。また、トランジスタＰ４は、最終出力段の上段トランジスタであり、ソースが高電位電源ＶＤに接続され、ドレインが出力端子Ｔｏに接続される。トランジスタＰ４は、そのゲート電圧に応じたドレイン電流Ｉ６を出力端子Ｔｏに供給する。
【０００７】
トランジスタＮ５は、カレントミラー回路１２のトランジスタＮ１と等しい素子サイズを有し、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＰ３とトランジスタＮ５，Ｎ６のゲートに接続される。トランジスタＮ６は最終出力段の下段トランジスタである。トランジスタＮ６は、そのソースが低電位電源ＶＳに接続され、そのドレインが出力端子Ｔｏに接続される。そして、トランジスタＰ４，Ｎ６のドレイン電圧が出力端子Ｔｏから出力信号Ｖｏｕｔとして出力される。なお、トランジスタＮ６は、トランジスタＮ５との素子サイズ比に応じたドレイン電流Ｉ７を出力端子Ｔｏから引き込む。
【０００８】
このように構成されたオペアンプ回路１０は、出力信号Ｖｏｕｔを第２入力信号ＩＭに入力する、すなわち第２入力端子Ｔ２と出力端子Ｔｏを接続したボルテージフォロア接続されると、第１入力信号ＩＰと第２入力信号ＩＭが等しくなる。従って、トランジスタＰ３のゲート電圧と出力トランジスタＰ４のゲート電圧とが同一な電圧、すなわちトランジスタＰ１とトランジスタＰ２によるカレントミラー回路２２が同一な電流を伝達する時、第１入力信号ＩＰと第２入力信号ＩＭを等しくする。
【特許文献１】特開平９−２１９６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記ボルテージフォロア接続において、第１入力信号ＩＰが変動すると以下のような問題が発生する。
例えば、第１入力信号ＩＰが上昇して、第１入力信号ＩＰが第２入力信号ＩＭよりも高くなると、ノードＡの電位Ｖ１が下降する。このノードＡの電位Ｖ１、すなわちトランジスタＰ４のゲート電圧の低下によって、出力信号Ｖｏｕｔが上昇し、その出力信号Ｖｏｕｔの電位が第１入力信号ＩＰに等しくなる。このように、オペアンプ回路１０は、第１入力信号ＩＰ＝出力信号Ｖｏｕｔ（第２入力信号ＩＭ）の状態に推移するように動作する。
【００１０】
上述のように第１入力信号ＩＰに追随して上昇した出力信号Ｖｏｕｔが第２入力信号ＩＭに入力されると、ノードＢの電位Ｖ２はノードＡの電位Ｖ１と同様に下降する。このノードＢの電位Ｖ２の変動、すなわちトランジスタＰ３のゲート電圧の変動に伴って、そのトランジスタＰ３はドレイン電流Ｉ５を変動させるように動作しようとする。しかし、トランジスタＰ３のドレイン電圧（ノードＣの電位Ｖ３）は、ダイオード接続されたトランジスタＮ５のドレイン電圧であるため、そのドレイン電圧はドレイン電流Ｉ５の電流値に関わらず略一定になる。これにより、トランジスタＰ３のドレイン電圧が略一定となるため、そのドレイン電流Ｉ５も略一定（図２の一点鎖線参照）となる。
【００１１】
一方、トランジスタＰ４のドレイン電流Ｉ６は、出力信号Ｖｏｕｔの上昇に伴って減少する。これによって、トランジスタＰ３のドレイン電流Ｉ５とトランジスタＰ４のドレイン電流Ｉ６との比が理想である素子サイズ比から変動することになる。また、トランジスタＮ５，Ｎ６から構成されるカレントミラー回路３１により、トランジスタＮ６は、トランジスタＮ５との素子サイズに応じた電流値のドレイン電流Ｉ７を流す。このとき、出力信号Ｖｏｕｔの上昇に伴ってトランジスタＰ４のドレイン電流Ｉ６が減少しているため、トランジスタＮ６のドレイン電流Ｉ７による要求電流値に対するトランジスタＰ４のドレイン電流Ｉ６の供給電流が不足し、オペアンプ回路１０としては出力信号Ｖｏｕｔを低下させるように動作する。その結果、第１入力信号ＩＰと出力信号Ｖｏｕｔとの間に差が生じて、オフセット電圧が発生する。なお、この出力信号Ｖｏｕｔの低下に伴ってドレイン電流Ｉ６は増大するため、結果的にドレイン電流Ｉ６はドレイン電流Ｉ５と同様に第１入力信号ＩＰの変動に関わらず略一定（図２の一点鎖線参照）となる。
【００１２】
図５に、このオペアンプ回路１０における第１入力信号ＩＰと出力信号Ｖｏｕｔとの入出力特性を示した。なお、一点鎖線はオペアンプ回路の理想の入出力特性を示し、実線はオペアンプ回路１０の実際の入出力特性を示している。出力信号Ｖｏｕｔは、第１入力信号ＩＰが高電位電源ＶＤに近づくほど、その電位が理想の電位、すなわち第１入力信号ＩＰよりも低くなり第１入力信号ＩＰとの差が増大する。換言すれば、第１入力信号ＩＰが高電位電源ＶＤに近づくほど、オフセット電圧が増大する。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、オフセット電圧の発生を抑制することのできるオペアンプ回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１に記載の発明は、ゲートに第１入力信号が印加される第１トランジスタと、ゲートに第２入力信号が印加される第２トランジスタとを含み、前記第１入力信号及び前記第２入力信号に基づいた信号を出力する差動入力回路と、前記第２トランジスタのドレインの電位がゲートに印加される第３トランジスタと、前記第３トランジスタと直列に接続される第４トランジスタと、前記第１トランジスタのドレインの電位がゲートに与えられる第５トランジスタと、前記第４トランジスタとカレントミラー接続されて、前記第５トランジスタと直列に接続される第６トランジスタとを含んで構成され、前記第５トランジスタと前記第６トランジスタ間の接続点の電位を出力信号として出力する出力段回路とを備え、前記出力信号を、前記第２入力信号として前記第２トランジスタのゲートに与えるボルテージフォロア接続されるオペアンプ回路において、前記第３トランジスタと前記第４トランジスタ間の接続点の電位を、前記第１入力信号に基づいて制御する制御回路を備えた。
【００１５】
このような構成によれば、第３トランジスタと第４トランジスタ間の接続点の電位が第１入力信号に依存した電圧となる。従って、第３トランジスタのドレイン電流は、第１入力信号の変動に応じて変動する。これによって、第１入力信号が上昇しても、第３トランジスタのドレイン電流と、第５トランジスタのドレイン電流とが、それらトランジスタの素子サイズ比に近似した比の電流値になる。その結果、第５トランジスタのドレイン電流と第６トランジスタのドレイン電流との間に生じる電流値の差を抑制することができるため、第１入力信号の上昇に伴う出力信号の低下を抑制することができる。すなわち、第１入力信号と出力信号との差、いわゆるオフセット電圧の発生を好適に抑制することができる。
【００１６】
請求項２に記載の発明によれば、前記制御回路は、前記第３トランジスタと前記第４トランジスタとの間に接続される第７トランジスタを含み、同第７トランジスタのゲート電圧を前記第１入力信号に基づいて制御する。このような構成によれば、第７トランジスタのゲートには、第１入力信号に依存した電圧が印加される。そのため、第７トランジスタと第３トランジスタ間の接続点の電位は第１入力信号に依存した電圧となる。従って、請求項１に記載の発明と同様に、オフセット電圧の発生を抑制することができる。
【００１７】
請求項３に記載の発明によれば、前記制御回路は、前記第７トランジスタのゲートがソースに接続される前記第７トランジスタと導電型の異なる第８トランジスタと、同第８トランジスタのソースに接続される第１定電流源とを含み、前記第８トランジスタのゲートに前記第１トランジスタのゲートが接続された。このような構成によれば、第８トランジスタのゲートに第１入力信号が印加される。従って、第３トランジスタと第７トランジスタの接続点には、第１入力信号から第８トランジスタのゲート・ソース間電圧分上昇し、第７トランジスタのゲート・ソース間電圧分低下した電圧が印加される。あるいは、第３トランジスタと第７トランジスタの接続点には、第１入力信号から第８トランジスタのゲート・ソース間電圧分低下し、第７トランジスタのゲート・ソース間電圧分上昇した電圧が印加される。従って、第３トランジスタと第７トランジスタ間の接続点の電位が第１入力信号と近似した電圧となるため、オフセット電圧の発生を好適に抑制することができる。
【００１８】
請求項４に記載の発明は、ゲートに第１入力信号が印加される第１導電型の第１トランジスタと、ゲートに第２入力信号が印加される第１導電型の第２トランジスタとを含み、前記第１入力信号及び前記第２入力信号に基づいた信号を出力する差動入力回路と、前記第２トランジスタのドレインの電位がゲートに印加される前記第１導電型と異なる第２導電型の第３トランジスタと、前記第３トランジスタのドレインにドレインが接続される第１導電型の第４トランジスタと、前記第１トランジスタのドレインの電位がゲートに与えられる第２導電型の第５トランジスタと、前記第４トランジスタとカレントミラー接続されて、ドレインに前記第５トランジスタのドレインが接続される第１導電型の第６トランジスタとを含んで構成され、共通に接続されたそれら第５及び第６トランジスタのドレインの電位を出力信号として出力する出力段回路とを備え、前記出力信号を、前記第２入力信号として第２トランジスタのゲートに与えるボルテージフォロア接続されるオペアンプ回路において、前記第３トランジスタのドレインにソースが接続され、前記第４トランジスタのドレインにドレインが接続されて、ゲートに前記第１入力信号に応じた電圧が印加される第２導電型の第７トランジスタを備えた。
【００１９】
このような構成によれば、第７トランジスタのゲートに第１入力信号に応じた電圧が印加される。そのため、第７トランジスタと第３トランジスタ間の接続点の電位、すなわち第３トランジスタのドレイン電圧は第１入力信号に依存した電圧となる。従って、第３トランジスタのドレイン電流は、第１入力信号の変動に応じて変動する。これによって、第１入力信号が上昇しても、第３トランジスタのドレイン電流と、第５トランジスタのドレイン電流とが、その各トランジスタの素子サイズ比に近似した比の電流値になる。その結果、第５トランジスタのドレイン電流と第６トランジスタのドレイン電流との間に生じる電流値の差を抑制することができるため、第１入力信号の上昇に伴う出力信号の低下を抑制することができる。すなわち、第１入力信号と出力信号との差、いわゆるオフセット電圧の発生を好適に抑制することができる。
【００２０】
請求項５に記載の発明は、前記第７トランジスタのゲートにソースが接続され、同ソースが第１定電流源に接続されて、ゲートに前記第１トランジスタのゲートが接続される第１導電型の第８トランジスタを備えた。例えば、第１導電型をＮ型とし、第２導電型をＰ型とすると、第７トランジスタのゲートには、第１入力信号から第８トランジスタのゲート・ソース間電圧分低下した電圧が印加される。そして、第３トランジスタのドレイン電圧は、第７トランジスタのゲートに印加される電圧からその第７トランジスタのゲート・ソース間電圧分上昇した電圧となる。すなわち、第３トランジスタのドレイン電圧は、第１入力信号から第８トランジスタのゲート・ソース間電圧分低下し、さらに第７トランジスタのゲート・ソース間電圧分上昇した電圧となる。従って、第３トランジスタのドレイン電圧が第１入力信号と近似した電圧となるため、オフセット電圧の発生を好適に抑制することができる。
【００２１】
請求項６に記載の発明は、前記第８トランジスタのドレインに、ダイオード接続された第２導電型の第９トランジスタをさらに接続した。このような構成によれば、第７トランジスタのドレインに接続された第４トランジスタに対応するトランジスタとして、第９トランジスタを備えたため、第３トランジスタのドレイン電圧を第１入力信号により近似させることができる。
【００２２】
請求項７に記載の発明によれば、前記差動入力回路には、第２定電流源にドレインが接続された第１導電型の第１０トランジスタとカレントミラー接続される第１導電型の第１１トランジスタからバイアス電流が供給され、前記第１定電流源は、前記第１０トランジスタとカレントミラー接続される第１導電型の第１２トランジスタから構成される。このような構成によれば、第１２トランジスタは、第２定電流源の電流と相関のあるドレイン電流を流すことができる。なお、第８トランジスタのゲート・ソース間電圧は、その第８トランジスタのドレイン電圧及びドレイン電流によって決定され、そのうちのドレイン電流は第１２トランジスタのドレイン電流と等しくなる。
【００２３】
請求項８に記載の発明によれば、前記第１トランジスタ及び前記第２トランジスタには、ドレインが前記第１トランジスタのドレインに接続される第２導電型の第１３トランジスタと、ドレインが前記第２トランジスタのドレインに接続される第２導電型の第１４トランジスタとから構成されるカレントミラー回路が接続されて、前記第３トランジスタが前記第１４トランジスタとカレントミラー接続される。
【００２４】
請求項９に記載の発明は、前記第７トランジスタのゲート・ソース間電圧と前記第８トランジスタのゲート・ソース間電圧とを等しくするように、第３、第４、第７、第８、第９及び第１２のトランジスタの素子サイズを設定した。このような構成によれば、第３トランジスタのドレイン電圧を、第１入力信号と等しくすることができるため、オフセット電圧の発生をより好適に抑制することができる。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、オフセット電圧の発生を好適に抑制することのできるオペアンプ回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を具体化した一実施形態を図１及び図２に従って説明する。
図１は、本実施形態のオペアンプ回路１の回路図である。なお、説明の便宜上、図４のオペアンプ回路１０と同様の構成については同一の符号を付してその説明を一部割愛する。
【００２７】
オペアンプ回路１は、定電流源１１、カレントミラー回路１２，差動入力回路２０、出力段回路３０，制御回路４０を備える。定電流源１１は、定電流Ｉ１をカレントミラー回路１２に供給する。カレントミラー回路１２は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構成され、トランジスタＮ１のドレインが定電流源１１に接続される。両トランジスタＮ１，Ｎ２のソースは低電位電源ＶＳに接続され、トランジスタＮ１のドレインは両トランジスタＮ１，Ｎ２のゲートに接続され、トランジスタＮ２のドレインは差動入力回路２０に接続される。トランジスタＮ２は入力側のトランジスタＮ１の２倍の素子サイズを有する。従って、カレントミラー回路１２は、トランジスタＮ１のドレイン電流、すなわち定電流源１１の定電流Ｉ１の２倍のバイアス電流Ｉ２を差動入力回路２０に供給する。
【００２８】
差動入力回路２０は、第１及び第２入力端子が接続されて第１及び第２入力信号ＩＰ，ＩＭをゲートにそれぞれ受けるＮチャネルＭＯＳトランジスタＮ３，Ｎ４から構成される差動対２１と、一対のＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成されるカレントミラー回路２２とから構成される。なお、トランジスタＰ１，Ｐ２は同一サイズを有しており、トランジスタＰ１はトランジスタＰ２のドレイン電流と同一の電流値のドレイン電流を流す。
【００２９】
そして、トランジスタＮ３，Ｐ１間のノードＡ及びトランジスタＮ４，Ｐ２間のノードＢが出力段回路３０のトランジスタＰ４，Ｐ３のゲートにそれぞれ接続される。トランジスタＰ３は、ソースが高電位電源ＶＤに接続され、ゲートがトランジスタＰ２のドレイン及びゲートに接続される。従って、トランジスタＰ３は、トランジスタＰ２とカレントミラー接続されている。なお、トランジスタＰ３は、トランジスタＰ２と同一の素子サイズを有しており、そのゲート電圧（ノードＢの電位Ｖ２）に応じたドレイン電流Ｉ５を流す。一方、トランジスタＰ４は、最終出力段の上段トランジスタであり、ソースが高電位電源に接続されるとともに、ドレインが出力端子Ｔｏに接続される。なお、トランジスタＰ１の１０倍の素子サイズを有しており、その素子サイズ及びゲート電圧（ノードＡの電位Ｖ１）に応じたドレイン電流Ｉ６を出力端子Ｔｏに供給する。
【００３０】
また、トランジスタＮ１のドレイン及びゲートは、制御回路４０のＮチャネルＭＯＳトランジスタＮ１１のゲートに接続される。トランジスタＮ１１は、ソースが低電位電源ＶＳに接続されるとともに、ドレインがＮチャネルＭＯＳトランジスタＮ１２のソースに接続される。すなわち、トランジスタＮ１１は、トランジスタＮ１とカレントミラー接続されている。従って、トランジスタＮ１１は、トランジスタＮ１との素子サイズ比に応じたドレイン電流Ｉ１１をトランジスタＮ１２に供給する。
【００３１】
トランジスタＮ１２のソースはトランジスタＮ１１のドレインに接続されるとともに、ＰチャネルＭＯＳトランジスタＰ１１のゲートに接続される。トランジスタＮ１２のドレインは、ダイオード接続されたＰチャネルＭＯＳトランジスタＰ１２のドレインとゲートに接続される。トランジスタＮ１２のゲートは、差動対２１を構成するＮチャネルＭＯＳトランジスタＮ３のゲートに接続される。すなわち、トランジスタＮ１２のゲートは、第１入力信号ＩＰを受ける。
【００３２】
トランジスタＰ１２は、ドレインがゲートに接続されるとともに、トランジスタＮ１２のドレインに接続される。トランジスタＰ１２のソースは高電位電源ＶＤに接続される。
トランジスタＰ１１は、ゲートがトランジスタＮ１２とトランジスタＮ１１間のノードＤ（トランジスタＮ１２のソース）に接続されるとともに、ソースがＰチャネルＭＯＳトランジスタＰ３のドレインに接続されて、ドレインがカレントミラー回路３１のトランジスタＮ５のドレインに接続される。このとき、トランジスタＰ１１とトランジスタＰ３の接続点をノードＣとする。なお、本実施形態では、トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１とトランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２とが略同一になるように、トランジスタＮ１２及びトランジスタＰ１１の素子サイズが設定されるとともに、トランジスタＰ３，Ｎ５に対して、トランジスタＮ１１，Ｐ１２の素子サイズがそれぞれ設定されている。また、制御回路４０は、トランジスタＮ１１，Ｎ１２，Ｐ１１，Ｐ１２によって構成されている。
【００３３】
カレントミラー回路３１は、一対のＮチャネルＭＯＳトランジスタＮ５，Ｎ６から構成される。そのトランジスタＮ５は、カレントミラー回路１２のトランジスタＮ１と等しい素子サイズを有し、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＰ１１のドレインとトランジスタＮ５，Ｎ６のゲートに接続される。また、トランジスタＮ６は最終出力段の下段トランジスタである。トランジスタＮ６は、そのソースが低電位電源ＶＳに接続され、そのドレインが出力端子Ｔｏに接続される。そして、トランジスタＰ４，Ｎ６のドレイン電圧が出力端子Ｔｏから出力信号Ｖｏｕｔとして出力される。なお、トランジスタＮ６は、トランジスタＮ５の１０倍の素子サイズを有しており、トランジスタＮ５のドレイン電流の１０倍のドレイン電流Ｉ７を出力端子Ｔｏから引き込む。
【００３４】
そして、このように構成されたオペアンプ回路１は、出力信号Ｖｏｕｔを第２入力信号ＩＭとして入力する、すなわち第２入力端子Ｔ２と出力端子Ｔｏを接続したボルテージフォロア接続されている。
【００３５】
次に、このように構成されたオペアンプ回路１の作用を説明する。
・第１及び第２入力信号ＩＰ，ＩＭの電位が等しい（ＩＰ＝ＩＭ）時
定電流源１１の定電流Ｉ１は、トランジスタＮ１，Ｎ２によるカレントミラー回路により、２倍の電流値のバイアス電流Ｉ２としてトランジスタＮ３，Ｎ４による差動対２１へ伝えられる。
【００３６】
トランジスタＮ３，Ｎ４により、バイアス電流Ｉ２はトランジスタＮ３，Ｎ４へ均一に分配され、それらのドレイン電流Ｉ３，Ｉ４は等しく（Ｉ３＝Ｉ４）なり、その電流値はバイアス電流Ｉ２の１／２（Ｉ３＝Ｉ４＝Ｉ２×１／２＝Ｉ１）となる。
【００３７】
トランジスタＰ１，Ｐ２によるカレントミラー回路２２及びトランジスタＰ２，Ｐ３のカレントミラー接続により、トランジスタＰ３のドレイン電流Ｉ５は、トランジスタＮ４のドレイン電流Ｉ４と等しく（Ｉ５＝Ｉ４＝Ｉ１）なる。そして、トランジスタＮ５，Ｎ６によるカレントミラー回路３１により、トランジスタＮ６のドレイン電流Ｉ７は、その電流値がトランジスタＮ５のドレイン電流Ｉ５の１０倍（Ｉ７＝Ｉ５×１０）になる。
【００３８】
一方、ドレイン電流Ｉ３，Ｉ４が等しくなると、ノードＡ，Ｂの電位Ｖ１，Ｖ２が等しくなり、トランジスタＰ３，Ｐ４のゲート電圧が等しくなるため、トランジスタＰ３，Ｐ４のドレイン電流Ｉ５，Ｉ６はその素子サイズ比によって決定される。すなわち、トランジスタＰ４は、その素子サイズがトランジスタＰ３（トランジスタＰ１，Ｐ２）の１０倍であることから、トランジスタＰ４のドレイン電流Ｉ６は、その電流値がトランジスタＰ３のドレイン電流Ｉ５の１０倍（Ｉ６＝Ｉ５×１０）となる。
【００３９】
従って、トランジスタＰ４のドレイン電流Ｉ６と、トランジスタＮ６のドレイン電流Ｉ７とが等しい（Ｉ６＝Ｉ７＝Ｉ５×１０）ため、第１入力信号ＩＰと第２入力信号ＩＭとの電位が等しい（ＩＰ＝ＩＭ）安定状態が保持される。
【００４０】
・第１及び第２入力信号ＩＰ，ＩＭの電位が等しい（ＩＰ＝ＩＭ）安定状態から第１入力信号ＩＰが第２入力信号ＩＭ（出力信号Ｖｏｕｔ）よりも高くなる（ＩＰ＞ＩＭ）時
定電流源１１の定電流Ｉ１は、トランジスタＮ１，Ｎ２によるカレントミラー回路により、２倍の電流値のバイアス電流Ｉ２としてトランジスタＮ３，Ｎ４による差動対２１へ伝えられる。
【００４１】
トランジスタＮ３，Ｎ４よりなる差動対２１は、第１及び第２入力信号ＩＰ，ＩＭによりバイアス電流Ｉ２をトランジスタＮ３側へ多く分配する。従って、トランジスタＮ３のドレイン電流Ｉ３は、トランジスタＮ２のバイアス電流Ｉ２の１／２より多く（Ｉ３＞Ｉ２×１／２＝Ｉ１）なる。
【００４２】
トランジスタＮ３のドレイン電流Ｉ３が増大し、トランジスタＮ４のドレイン電流Ｉ４が減少すると、ノードＡの電位Ｖ１が低下し、ノードＢの電位Ｖ２が上昇（Ｖ１＜Ｖ２）する。ノードＡの電位Ｖ１が低下すると、トランジスタＰ４のゲート電圧が低下することになるため、出力信号Ｖｏｕｔが上昇する。そして、出力信号Ｖｏｕｔの上昇によって、トランジスタＰ４のドレイン電流Ｉ６は減少する。
【００４３】
一方、トランジスタＰ３のドレイン電流Ｉ５は以下のようになる。
まず、トランジスタＮ１１，Ｎ１２間のノードＤの電位Ｖ１１は、トランジスタＮ１２のゲート電圧（第１入力信号ＩＰの電位）からトランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１を差し引いた電圧値（Ｖ１１＝ＩＰ−Ｖｇｓ１）となる。このノードＤの電位Ｖ１１がトランジスタＰ１１のゲート電圧となる。従って、ノードＣの電位Ｖ３は、トランジスタＰ１１のゲート電圧（ノードＤの電位Ｖ１１）にトランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２を加えた電圧値（Ｖ３＝Ｖ１１＋Ｖｇｓ２＝ＩＰ−Ｖｇｓ１＋Ｖｇｓ２）となる。ここで、本実施形態では、前述のように各トランジスタＮ５，Ｎ１１，Ｎ１２，Ｐ３，Ｐ１１，Ｐ１２の素子サイズによって、トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１とトランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２とが略同一になるように設定されている。従って、ノードＣの電位Ｖ３は、下記式より第１入力信号ＩＰと同一になる。
【００４４】
Ｖ３＝ＩＰ−Ｖｇｓ１＋Ｖｇｓ２
＝ＩＰ−Ｖｇｓ１＋Ｖｇｓ１
＝ＩＰ
なお、トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１は、トランジスタＮ１２のドレイン電圧及びドレイン電流によって決定される。換言すると、トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓ１は、トランジスタＰ１２のドレイン電圧とトランジスタＮ１１のドレイン電流Ｉ１１とによって決定される。また、トランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２は、トランジスタＰ１１のドレイン電圧及びドレイン電流によって決定される。換言すると、トランジスタＰ１１のゲート・ソース間電圧Ｖｇｓ２は、トランジスタＮ５のドレイン電圧とトランジスタＰ３のドレイン電流Ｉ５とによって決定される。
【００４５】
このようにノードＣの電位Ｖ３、すなわちトランジスタＰ３のドレイン電圧が第１入力信号ＩＰと等しいため、第１入力信号ＩＰの上昇に伴って、トランジスタＰ３のドレイン電圧が上昇してドレイン電流Ｉ５が減少する。
【００４６】
このときのドレイン電流Ｉ５及びドレイン電流Ｉ６について詳述すると、トランジスタＰ３とトランジスタＰ４のドレイン電圧が等しくなる、すなわちトランジスタＰ３，Ｐ４のドレイン電圧が共に第１入力信号ＩＰとなるため、その各トランジスタＰ３，Ｐ４のドレイン電流Ｉ５，Ｉ６はその素子サイズ比に応じた電流値となる。すなわち、図２の実線で示すように、ドレイン電流Ｉ５，Ｉ６は、第１入力信号ＩＰの上昇に伴って、その電流値の比を理想の１：１０（Ｉ６＝Ｉ５×１０）に維持した状態で共に減少する。より詳しくは、第１入力信号ＩＰが低電位電源ＶＳのときのドレイン電流Ｉ５の電流値を「Ｅ」とすると、ドレイン電流Ｉ６の電流値は「１０×Ｅ」になる。そして、第１入力信号ＩＰが高電位電源ＶＤに変動すると、ドレイン電流Ｉ５の電流値が「Ｅ」から「Ｆ」に減少するとともに、ドレイン電流Ｉ６の電流値が「１０×Ｅ」から「１０×Ｆ」に減少する。これによって、本実施形態のオペアンプ回路１では、第１入力信号ＩＰが上昇した際に、トランジスタＰ３，Ｐ４のドレイン電流Ｉ５，Ｉ６が従来のオペアンプ回路１０の場合（図２の一点鎖線参照）よりも小さい電流値になるため、消費電力が低減される。
【００４７】
一方、トランジスタＮ６のドレイン電流Ｉ７は、カレントミラー回路３１によって、その電流値がトランジスタＮ５のドレイン電流Ｉ５の１０倍（Ｉ７＝Ｉ５×１０）になる。従って、第１入力信号ＩＰが上昇しても、トランジスタＰ４のドレイン電流Ｉ６とトランジスタＮ６のドレイン電流Ｉ７とは等しく（Ｉ６＝Ｉ７＝Ｉ５×１０）なるため、第１入力信号ＩＰと第２入力信号ＩＭとの電位が等しい（ＩＰ＝ＩＭ）安定状態が保持される。
【００４８】
・第１及び第２入力信号ＩＰ，ＩＭの電位が等しい（ＩＰ＝ＩＭ）安定状態から第１入力信号ＩＰが第２入力信号ＩＭ（出力信号Ｖｏｕｔの電位）よりも低くなる（ＩＰ＜ＩＭ）時
定電流源１１の定電流Ｉ１は、トランジスタＮ１，Ｎ２によるカレントミラー回路により、２倍の電流値のバイアス電流Ｉ２としてトランジスタＮ３，Ｎ４による差動対２１へ伝えられる。
【００４９】
トランジスタＮ３，Ｎ４よりなる差動対２１は、第１及び第２入力信号ＩＰ，ＩＭによりバイアス電流Ｉ２をトランジスタＮ４側へ多く分配する。従って、トランジスタＮ３のドレイン電流Ｉ３は、トランジスタＮ２のバイアス電流Ｉ２の１／２より少なく（Ｉ３＜Ｉ２×１／２＝Ｉ１）なる。
【００５０】
トランジスタＮ３のドレイン電流Ｉ３が減少し、トランジスタＮ４のドレイン電流Ｉ４が増大すると、ノードＡの電位Ｖ１が上昇し、ノードＢの電位Ｖ２が低下（Ｖ１＞Ｖ２）する。ノードＡの電位Ｖ１が上昇すると、トランジスタＰ４のゲート電圧が上昇することになるため、出力信号Ｖｏｕｔが低下する。そして、出力信号Ｖｏｕｔの低下によって、トランジスタＰ４のドレイン電流Ｉ６は増大する。
【００５１】
一方、トランジスタＰ３のドレイン電流Ｉ５は以下のようになる。
まず、トランジスタＰ３，Ｐ１１間のノードＣの電位Ｖ３は、前述のように第１入力信号ＩＰと等しく（Ｖ３＝ＩＰ）なる。ノードＣの電位Ｖ３、すなわちトランジスタＰ３のドレイン電圧が第１入力信号ＩＰと等しいため、第１入力信号ＩＰの低下に伴って、トランジスタＰ３のドレイン電圧が低下してドレイン電流Ｉ５が増大する。
【００５２】
このときのドレイン電流Ｉ５，Ｉ６について詳述すると、トランジスタＰ３とトランジスタＰ４のドレイン電圧が等しくなる、すなわちトランジスタＰ３，Ｐ４のドレイン電圧が共に第１入力信号ＩＰとなるため、そのトランジスタＰ３，Ｐ４のドレイン電流Ｉ５，Ｉ６はその素子サイズ比に応じた電流値となる。すなわち、ドレイン電流Ｉ５，Ｉ６は、第１入力信号ＩＰの低下に伴って、その電流値の比を理想の１：１０（Ｉ６＝Ｉ５×１０）に維持した状態で共に増大する。
【００５３】
一方、トランジスタＮ６のドレイン電流Ｉ７は、カレントミラー回路３１によって、その電流値がトランジスタＮ５のドレイン電流Ｉ５の１０倍（Ｉ７＝Ｉ５×１０）になる。従って、第１入力信号ＩＰが低下しても、トランジスタＰ４のドレイン電流Ｉ６とトランジスタＮ６のドレイン電流Ｉ７とは等しく（Ｉ６＝Ｉ７＝Ｉ５×１０）なるため、第１入力信号ＩＰと第２入力信号ＩＭとの電位が等しい（ＩＰ＝ＩＭ）安定状態が保持される。
【００５４】
図３は、図１に示したオペアンプ回路１と図４に示したオペアンプ回路１０とにおいて、両オペアンプ回路１，１０の消費電力を同一にしたときのそれぞれ周波数特性についてシミュレーションした結果を示したものである。図３において、横軸は第１入力信号ＩＰを示し、縦軸は単位利得周波数を示している。
【００５５】
これらオペアンプ回路１，１０の周波数特性から明らかなように、単位利得周波数は、第１入力信号ＩＰが高電位電源ＶＤに近づくほど増大するように変動する。その変動は、オペアンプ回路１０の場合に比べてオペアンプ回路１の場合の方が緩やかになる。詳述すると、オペアンプ回路１は、従来のオペアンプ回路１０に比べて、第１入力信号ＩＰの変動に伴う単位利得周波数の変動幅が小さくなる。すなわち、オペアンプ回路１は、第１入力信号ＩＰが高電位電源ＶＤのときの単位利得周波数と、第１入力信号ＩＰが低電位電源ＶＳのときの単位利得周波数との差が小さくなる。これによって、オペアンプ回路１は、第１入力信号ＩＰの変動による反応速度の変化が小さくなり、反応速度を安定させることができる。
【００５６】
さらに、第１入力信号ＩＰが低電位電源ＶＳのときの単位利得周波数を比較すると明らかなように、従来のオペアンプ回路１０に比べてオペアンプ回路１の単位利得周波数は大幅に増大している。すなわち、トランジスタＮ１１，Ｎ１２，Ｐ１１，Ｐ１２、すなわち制御回路４０を追加することによって、オペアンプ回路１の反応速度を大幅に向上させることができる。
【００５７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態によれば、第１入力信号ＩＰの変動に追随してノードＣの電位Ｖ３が変動するようにした。すなわち、トランジスタＰ３とトランジスタＮ５との間にＰチャネルＭＯＳトランジスタＰ１１を介在させて設け、そのトランジスタＰ１１のゲートに、ＮチャネルＭＯＳトランジスタＮ１２を介して第１入力端子Ｔ１を接続した。これによって、第１入力信号ＩＰの変動に追随してノードＣの電位Ｖ３が変動するようになる。さらに、トランジスタＮ１２，Ｐ１１の各ゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２を略同一にするように、トランジスタＮ５，Ｎ１１，Ｎ１２，Ｐ３，Ｐ１１，Ｐ１２の素子サイズを設定した。これによって、第１入力信号ＩＰが変動しても、とくに第１入力信号ＩＰの上昇によって第１入力信号ＩＰが高電位電源ＶＤに近づいても、第１入力信号ＩＰと第２入力信号ＩＭとが略等しい（ＩＰ≒ＩＭ）安定状態を維持することができるため、オフセット電圧の発生が好適に抑制される。その結果、第１入力信号ＩＰの変動に伴うオフセット電圧の変動を抑制することができる。
【００５８】
なお、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態におけるＰチャネルＭＯＳトランジスタＰ１２を省略するようにしてもよい。すなわち、ＮチャネルＭＯＳトランジスタＮ１２のドレインを高電位電源ＶＤに直接接続するようにしてもよい。
【００５９】
・上記実施形態におけるＰチャネルＭＯＳトランジスタＰ１１をＮチャネルＭＯＳトランジスタとし、ＮチャネルＭＯＳトランジスタＮ１２をＰチャネルＭＯＳトランジスタとしてもよい。
【００６０】
・上記実施形態におけるＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２及びＰチャネルＭＯＳトランジスタＰ１２を省略するようにしてもよい。すなわち、ＰチャネルＭＯＳトランジスタＰ１１のゲートに、第１入力端子Ｔ１を直接接続するようにしてもよい。また、このときＰチャネルＭＯＳトランジスタＰ１１をＮチャネルＭＯＳトランジスタに変更してもよい。
【００６１】
・上記実施形態における出力段回路を構成するＰチャネルＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳトランジスタＮ５，Ｎ６を、全てＰチャネルＭＯＳトランジスタもしくはＮチャネルＭＯＳトランジスタから構成するようにしてもよい。
【００６２】
・上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、高電位電源ＶＤと低電位電源ＶＳとを入れ替えて供給することはいうまでもない。
【００６３】
・上記実施形態では、制御回路４０をＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２及びＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２とから構成するようにした。これに代えて、例えばトランジスタＰ３とトランジスタＮ５の間に可変抵抗を接続し、制御回路によって第１入力信号ＩＰの変動に応じてその可変抵抗の抵抗値を変動させる制御回路としてもよい。詳述すると、制御回路は、第１入力信号ＩＰが上昇するほど可変抵抗の抵抗値を上昇させ、第１入力信号ＩＰが低下するほど可変抵抗の抵抗値を低下させる。これによって、トランジスタＰ３のドレイン電圧がダイオード接続されたトランジスタＮ５の電圧に依存されずに、第１入力信号ＩＰの変動に伴って変動するようになる。その結果、上記実施形態と略同様の効果を得ることができる。
【００６４】
・上記実施形態における各トランジスタをＭＯＳトランジスタに具体化したが、各トランジスタをバイポーラトランジスタにしてもよい。
【図面の簡単な説明】
【００６５】
【図１】一実施形態のオペアンプ回路の回路図。
【図２】オペアンプ回路の出力電流の変動を示す特性図。
【図３】周波数特性を示す説明図。
【図４】従来のオペアンプ回路の回路図。
【図５】従来のオペアンプ回路の入出力特性を示す特性図。
【符号の説明】
【００６６】
Ｎ１  ＮチャネルＭＯＳトランジスタ（第１０トランジスタ）
Ｎ２  ＮチャネルＭＯＳトランジスタ（第１１トランジスタ）
Ｎ３  ＮチャネルＭＯＳトランジスタ（第１トランジスタ）
Ｎ４  ＮチャネルＭＯＳトランジスタ（第２トランジスタ）
Ｎ５  ＮチャネルＭＯＳトランジスタ（第４トランジスタ）
Ｎ６  ＮチャネルＭＯＳトランジスタ（第６トランジスタ）
Ｎ１１  ＮチャネルＭＯＳトランジスタ（第１２トランジスタ，第１定電流源）
Ｎ１２  ＮチャネルＭＯＳトランジスタ（第８トランジスタ）
Ｐ１  ＰチャネルＭＯＳトランジスタ（第１３トランジスタ）
Ｐ２  ＰチャネルＭＯＳトランジスタ（第１４トランジスタ）
Ｐ３  ＰチャネルＭＯＳトランジスタ（第３トランジスタ）
Ｐ４  ＰチャネルＭＯＳトランジスタ（第５トランジスタ）
Ｐ１１  ＰチャネルＭＯＳトランジスタ（第７トランジスタ）
Ｐ１２  ＰチャネルＭＯＳトランジスタ（第９トランジスタ）
１１  定電流源（第２定電流源）
１２，２２，３１  カレントミラー回路
２０  差動入力回路
３０  出力段回路
４０  制御回路
【図１】
2007318571.tif 000003
【図２】
2007318571.tif 000004
【図３】
2007318571.tif 000005
【図４】
2007318571.tif 000006
【図５】
2007318571.tif 000007