(57)【要約】【課題】  無線装置において、ベースバンド回路と、無線部間のデータ信号の本数を低減する。【解決手段】  アナログフロントエンド回路１００は、ベースバンド回路２００と無線部間のデータの送受信を行う。アナログデジタル変換器２２は、無線部から出力されるアナログの受信信号Ｒｘ’をアナログデジタル変換する。補間器２４は、アナログデジタル変換器２２の出力信号ＲｘＤをアップサンプリングして補間する。ΣΔ変調器２６は、補間器２４の出力信号ＲｘＤＵに対し４次のΣΔ変調を行う。低電圧差動信号送信部２８は、ΣΔ変調器２６の出力信号ＲｘＢを低電圧差動信号ＲｘＤＳに変換し、差動信号線Ｌ１を介してベースバンド回路２００へと送信する。【選択図】  図２
2007088618.tif 000002
【特許請求の範囲】
【請求項１】
ベースバンド回路と無線部間のデータの送受信を行うアナログフロントエンド回路であって、
前記無線部から出力されるアナログの受信信号をアナログデジタル変換するアナログデジタル変換器と、
前記アナログデジタル変換器の出力信号をアップサンプリングして補間する補間器と、
前記補間器の出力信号をΣΔ変調する高次ΣΔ変調器と、
前記ΣΔ変調器の出力信号を低電圧差動信号に変換し、差動信号線を介して前記ベースバンド回路へと送信する低電圧差動信号送信部と、
を備えることを特徴とするアナログフロントエンド回路。
【請求項２】
前記ベースバンド回路から出力される高次でΣΔ変調された１ビットの送信信号を、差動信号線を介して受信する低電圧差動信号受信部と、
前記低電圧差動信号受信部において受信した前記１ビットの送信信号を積算してダウンサンプリングするデシメーション回路と、
前記デシメーション回路の出力信号をデジタルアナログ変換して前記無線部へと出力するデジタルアナログ変換器と、
をさらに備えることを特徴とする請求項１に記載のアナログフロントエンド回路。
【請求項３】
ＣＭＯＳプロセスにより１つの半導体基板上に一体集積化されたことを特徴とする請求項１または２に記載のアナログフロントエンド回路。
【請求項４】
前記半導体基板は、シリコン基板であることを特徴とする請求項３に記載のアナログフロントエンド回路。
【請求項５】
前記補間器は、１０倍でアップサンプリングを行うものであり、前記ΣΔ変調器の次数は４次であることを特徴とする請求項１または２に記載のアナログフロントエンド回路。
【請求項６】
無線部とアナログフロントエンド回路を介して接続されるベースバンド回路であって、
所定の方式により変調された送信信号を出力する変調器と、
前記変調器から出力される前記送信信号をアップサンプリングして補間する補間器と、
前記補間器の出力信号をΣΔ変調する高次ΣΔ変調器と、
前記ΣΔ変調器の出力信号を低電圧差動信号に変換し、差動信号線を介して前記アナログフロントエンド回路へと出力する低電圧差動信号送信部と、
を備えることを特徴とするベースバンド回路。
【請求項７】
前記アナログフロントエンド回路から出力される高次でΣΔ変調された１ビットの受信信号を、差動信号線を介して受信する低電圧差動信号受信部と、
前記低電圧差動信号受信部において受信した前記１ビットの受信信号を積算してダウンサンプリングするデシメーション回路と、
前記デシメーション回路の出力信号を所定の方式で復調する復調器と、
をさらに備えることを特徴とする請求項６に記載のベースバンド回路。
【請求項８】
ベースバンド回路と、
無線部と、
前記ベースバンド回路と前記無線部間を低電圧差動信号によって接続するアナログフロントエンド回路と、
を備え、
前記ベースバンド回路は、前記無線部に出力すべき送信信号を、アップサンプリングおよび補間した後、高次でΣΔ変調し、低電圧差動信号に変換して前記アナログフロントエンド回路へと出力し、
前記アナログフロントエンド回路は、前記低電圧差動信号を、積算してダウンサンプリングした後、デジタルアナログ変換して前記無線部へと出力することを特徴とする無線装置。
【請求項９】
前記アナログフロントエンド回路は、前記無線部から出力される受信信号を、アナログデジタル変換し、アップサンプリングおよび補間した後、高次でΣΔ変調し、低電圧差動信号に変換して前記ベースバンド回路へと出力することを特徴とする請求項８に記載の無線装置。
【請求項１０】
Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式で変調された信号を送受信することを特徴とする請求項８または９に記載の無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線装置におけるベースバンド回路と無線部間に設けられるアナログフロントエンド回路に関する。
【背景技術】
【０００２】
近年、携帯電話の通信方式として、ＣＤＭＡ２０００（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−ＣＤＭＡ）などの第３世代が主流となりつつある。これらの通信方式では、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式やＰＤＣ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ）方式などの第２世代の通信方式と比べて、非常に高いチップレート（あるいはビットレート）で通信を行っている。
【０００３】
たとえば、第３世代のＷ−ＣＤＭＡ方式では、デジタルベースバンド回路（以下、単にベースバンド回路ともいう）とアナログ無線部（以下、ＲＦＩＣともいう）間は、送信側１０ビット、受信側８ビットのＩ／Ｑ信号が十ＭＨｚ以上の速度で送受信される。ベースバンド回路間と、ＲＦＩＣ間をパラレル接続した場合、数十本の信号線でベースバンド回路とＲＦＩＣ間を接続する必要がある。信号線の本数の増加は、小型化が求められる携帯電話端末においては、非常に重要な問題となる。
【０００４】
このような問題を解決するために、特許文献１に記載されるように、１０ビットあるいは８ビットの信号に対してパラレルシリアル変換を行い、高い周波数に変換することにより、信号線の本数を減らす手法が考えられる。
【特許文献１】特表２００４−５１９９４３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、パラレルシリアル変換された信号を、シリアルパラレル変換する際に、ビット列、すなわち１ワードの区切りを識別するために同期用の信号を用いる必要があり、そのための信号線を追加し、あるいはビットストリーム信号にプリアンブルを挿入するといった対策を行う必要がある。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、その目的は、無線装置において、ベースバンド回路と、無線部間のデータ信号の本数を減少することにある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、ベースバンド回路と無線部間のデータの送受信を行うアナログフロントエンド回路に関する。このアナログフロントエンド回路は、無線部から出力されるアナログの受信信号をアナログデジタル変換するアナログデジタル変換器と、アナログデジタル変換器の出力信号をアップサンプリングして補間する補間器と、補間器の出力信号をΣΔ変調する高次ΣΔ変調器と、ΣΔ変調器の出力信号を低電圧差動信号に変換し、差動信号線を介してベースバンド回路へと送信する低電圧差動信号送信部と、を備える。
【０００８】
この態様によると、無線部において受信した同相成分（以下、Ｉ成分という）、直交成分（以下、Ｑ成分という）の受信信号をそれぞれ、高次でΣΔ変調された１ビットのデジタル信号に変換してベースバンド回路に送信するため、信号線の本数を削減できるとともに、無線部とベースバンド回路間の同期処理を不要とすることができる。
【０００９】
アナログフロントエンド回路は、ベースバンド回路から出力される高次でΣΔ変調された１ビットの送信信号を、差動信号線を介して受信する低電圧差動信号受信部と、低電圧差動信号受信部において受信した１ビットの送信信号を積算してダウンサンプリングするデシメーション回路と、デシメーション回路の出力信号をデジタルアナログ変換して無線部へと出力するデジタルアナログ変換器と、をさらに備えてもよい。
【００１０】
この態様によると、ベースバンド回路において生成したＩ、Ｑ成分の送信信号をそれぞれ、高次でΣΔ変調された１ビットのデジタル信号に変換して無線部へと送信するため、信号線の本数を削減できるとともに、無線部とベースバンド回路間の同期処理を不要とすることができる。
【００１１】
アナログフロントエンド回路は、ＣＭＯＳプロセスにより１つの半導体基板上に一体集積化されてもよい。さらに、前記半導体基板は、シリコン基板であってもよい。上述のアナログフロントエンド回路は、アナログデジタル変換器、デジタルアナログ変換器、ΣΔ変調器、補間器、デシメーション回路といった、通常のシリコンプロセスを用いて容易に実現できる回路ブロックを用いて構成されるため、集積化を容易に行い、回路面積を削減することができる。また、これらの回路ブロックは、シリコンプロセスで実現できるため、シリコンゲルマニウムプロセスなどを用いた場合に比べて低コスト化を図ることができる。
【００１２】
補間器は、１０倍でアップサンプリングを行うものであり、ΣΔ変調器の次数は４次であってもよい。この場合、Ｗ−ＣＤＭＡ方式に必要とされる変調精度を保つことができる。
【００１３】
本発明の別の態様は、無線部とアナログフロントエンド回路を介して接続されるベースバンド回路に関する。このベースバンド回路は、所定の方式により変調された送信信号を出力する変調器と、変調器から出力される送信信号をアップサンプリングして補間する補間器と、補間器の出力信号をΣΔ変調する高次ΣΔ変調器と、ΣΔ変調器の出力信号を低電圧差動信号に変換し、差動信号線を介してアナログフロントエンド回路へと出力する低電圧差動信号送信部と、を備える。
【００１４】
この態様によると、変調器により生成したＩ・Ｑ成分の送信信号を、高次でΣΔ変調された１ビットのデジタル信号に変換して無線部へと送信するため、信号線の本数を削減できるとともに、無線部とベースバンド回路間の同期処理を不要とすることができる。
【００１５】
ベースバンド回路は、アナログフロントエンド回路から出力される高次でΣΔ変調された１ビットの受信信号を、差動信号線を介して受信する低電圧差動信号受信部と、低電圧差動信号受信部において受信した１ビットの受信信号を積算してダウンサンプリングするデシメーション回路と、デシメーション回路の出力信号を所定の方式で復調する復調器と、をさらに備えてもよい。
【００１６】
無線部において受信したＩ／Ｑ成分の受信信号は、アナログフロントエンド回路においてΣΔ変調され、１ビットに変換されて本ベースバンド回路に入力される。ベースバンド回路において、この１ビットの受信信号を、積算、ダウンサンプリングすることにより、デジタル信号に復元することができる。
【００１７】
本発明のさらに別の態様は、無線装置である。この無線装置は、ベースバンド回路と、無線部と、ベースバンド回路と無線部間を低電圧差動信号によって接続するアナログフロントエンド回路と、を備える。ベースバンド回路は、無線部に出力すべき送信信号を、アップサンプリングおよび補間した後、高次でΣΔ変調し、低電圧差動信号に変換してアナログフロントエンド回路へと出力し、アナログフロントエンド回路は、低電圧差動信号を、積算してダウンサンプリングした後、デジタルアナログ変換して無線部へと出力する。
この態様によれば、ベースバンド回路と、無線部間のデータ信号の本数を減少することができ、端末を小型化することができる。
【００１８】
また、この無線装置において、アナログフロントエンド回路は、無線部から出力される受信信号を、アナログデジタル変換し、アップサンプリングおよび補間した後、高次でΣΔ変調し、低電圧差動信号に変換してベースバンド回路へと出力してもよい。
【００１９】
無線装置は、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式で変調された信号を送受信してもよい。
【００２０】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明に係るアナログフロントエンド回路、ベースバンド回路、無線装置によれば、
ベースバンド回路と無線部間のデータ信号の本数を削減することができる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の実施の形態に係る無線装置４００の構成を示すブロック図である。本実施の形態において、無線装置４００は、Ｗ−ＣＤＭＡ方式の携帯電話端末として説明する。
【００２３】
無線装置４００は、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００を備える。アナログフロントエンド回路１００は、ベースバンド回路２００と無線部３００間のデータの送受信を行う回路ブロックであり、受信ブロック２０と送信ブロック３０および、前置フィルタ１２ａ、１２ｂ、後置フィルタ１４ａ、１４ｂを含む。ベースバンド回路２００もまた、受信ブロック４０と送信ブロック５０を含む。アナログフロントエンド回路１００の受信ブロック２０と、ベースバンド回路２００の受信ブロック４０は、対となってデータの送受信を行う。また、アナログフロントエンド回路１００の送信ブロック３０と、ベースバンド回路２００の送信ブロック５０が対となってデータの送受信を行う。
はじめに、本実施の形態に係る無線装置４００の受信信号および送信信号の流れについて説明する。
【００２４】
無線部３００は、ＲＦＩＣ１０ならびに図示しないパワーアンプなどの増幅回路や、アンテナを含む。ＲＦＩＣ１０は、図示しないアンテナにおいて受信したＲＦ受信信号を増幅し、中間周波数（以下、ＩＦ周波数）に周波数変換する。ＩＦ周波数に変換されたＩＦ受信信号は、自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）増幅器によって増幅された後、直交検波によってＩ成分およびＱ成分に分解し、受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）として出力される。受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）はそれぞれ、アナログフロントエンド回路１００の入力端子１０２ａ、１０２ｂに入力され、前置フィルタ１２ａ、１２ｂにより帯域制限される。
【００２５】
詳しくは後述するが、アナログフロントエンド回路１００の受信ブロック２０は、受信信号Ｒｘ’（Ｉ）、Ｒｘ’（Ｑ）をアナログデジタル変換し、さらにΣΔ変調を行ってビットストリーム信号に変換した後に、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）に変換する。低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）は、差動信号線Ｌ１、Ｌ２を介してベースバンド回路２００へと出力される。
ベースバンド回路２００は、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）として入力されたビットストリーム信号を、ΣΔ復調する。その後、内部の復調器において逆拡散してデータ再生を行う。
【００２６】
また、ベースバンド回路２００の送信ブロック５０は、内部の変調器においてデータ変調を行い、Ｉ成分、Ｑ成分をマッピングし、さらに拡散したチップデータ列を出力する。このチップデータ列は、ΣΔ変調によってビットストリーム信号に変換された後、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）に変換されて差動信号線Ｌ３、Ｌ４を介してアナログフロントエンド回路１００へと送信される。アナログフロントエンド回路１００の送信ブロック３０は、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）として入力されたビットストリーム信号をΣΔ復調し、さらにデジタルアナログ変換し、送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）として無線部３００に出力する。
【００２７】
デジタルアナログ変換された送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）は、アナログフィルタ（図示せず）および後置フィルタ１４ａ、１４ｂにおいてそれぞれ帯域制限され、Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）としてＲＦＩＣ１０へと出力される。
【００２８】
ＲＦＩＣ１０は、送信信号Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）を、ＩＦ周波数で直交変調し、さらに２ＧＨｚ帯のＲＦ信号に変換する。ＲＦ信号は、後段のパワーアンプ（図示せず）において増幅され、アンテナから電波として送信される。
【００２９】
次に、アナログフロントエンド回路１００およびベースバンド回路２００の内部構成について詳細に説明する。図２は、図１のアナログフロントエンド回路１００、ベースバンド回路２００の内部構成を示すブロック図である。図２は、見やすくするためにＩ成分、Ｑ成分のうち一方のみを示しているが、実際の回路では、Ｉ、Ｑ両成分について実装される。さらに、簡潔化のため、Ｉ成分とＱ成分を区別するために信号に付された符号（Ｉ）、（Ｑ）は省略する。
【００３０】
上述したようにアナログフロントエンド回路１００は、受信ブロック２０と送信ブロック３０に分けられ、ベースバンド回路２００は、受信ブロック４０と送信ブロック５０に分けられる。はじめに、アナログフロントエンド回路１００の受信ブロック２０ならびにベースバンド回路２００の受信ブロック４０の構成について説明する。
【００３１】
アナログフロントエンド回路１００の受信ブロック２０は、アナログデジタル変換器２２、補間器２４、ΣΔ変調器２６、低電圧差動信号送信部（以下、ＬＶＤＳトランスミッタという）２８を備える。
アナログデジタル変換器２２は、無線部３００から出力され、入力端子１０２に入力されたアナログの受信信号Ｒｘ’を、分解能ｍ＝８ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚでアナログデジタル変換する。
【００３２】
補間器２４は、いわゆる補間フィルタであって、アナログデジタル変換器２２から出力されるデジタル信号ＲｘＤを、基準サンプリングレートｆｓの１０倍の周波数でアップサンプリングし、データ補間を行う。補間器２４からは、サンプリングレートｆｓ’＝１５３．６ＭＨｚ、分解能８ビットのデジタル信号ＲｘＤＵが出力される。
【００３３】
ΣΔ変調器２６は、補間器２４から出力されるデジタル信号ＲｘＤＵを高次（２次以上）でΣΔ変調する。本実施の形態において、ΣΔ変調器２６は４次のΣΔ変調器である。ΣΔ変調器２６の次数の下限は、信号の精度の観点から３次以上であることが望ましい。また、ΣΔ変調器２６の次数の上限は、主に回路面積から制約を受け、５次以下であることがのぞましい。ΣΔ変調器２６の次数は、アップサンプリングレートｆｓ’／ｆｓと、所望される信号の精度に応じて３次から５次の間で適宜選択すればよい。
【００３４】
ΣΔ変調器２６からは、１ビット、１５３．６ＭＨｚのΣΔ変調されたビットストリーム信号ＲｘＢが出力される。このビットストリーム信号ＲｘＢは、ＬＶＤＳトランスミッタ２８に入力される。ＬＶＤＳトランスミッタ２８は、ビットストリーム信号ＲｘＢを低電圧差動信号ＲｘＤＳに変換し、差動信号線Ｌ１を介してベースバンド回路２００へと送信する。
【００３５】
次に、ベースバンド回路２００の受信ブロック４０の構成について説明する。ベースバンド回路２００の受信ブロック４０は、低電圧差動信号受信部（以下ＬＶＤＳレシーバ４２という）、デシメーション回路４４、復調器４６を含む。
【００３６】
ＬＶＤＳレシーバ４２は、アナログフロントエンド回路１００から出力されるΣΔ変調された１ビットの低電圧差動信号ＲｘＤＳを、差動信号線Ｌ１を介して受信し、ビットストリーム信号ＲｘＢ’に変換する。
デシメーション回路４４は、いわゆるデシメーションフィルタであって、ＬＶＤＳレシーバ４２から出力されるビットストリーム信号ＲｘＢ’を積算し、基準サンプリングレートｆｓ＝１５．３６ＭＨｚにダウンサンプリングする。デシメーション回路４４の出力信号ＲｘＤ’は、８ビット・１５．３６ＭＨｚのデジタル信号となる。復調器４６は、デシメーション回路４４の出力信号ＲｘＤ’を所定の方式で復調する。
【００３７】
以上のように、構成されたアナログフロントエンド回路１００の受信ブロック２０およびベースバンド回路２００の受信ブロック４０の動作について説明する。図３（ａ）〜（ｅ）は、図２のアナログフロントエンド回路１００およびベースバンド回路２００の信号波形図である。図３（ａ）は、アナログの受信信号Ｒｘ’およびアナログデジタル変換器２２の出力信号ＲｘＤを、同図（ｂ）は、補間器２４の出力信号ＲｘＤＵを、同図（ｃ）は、ΣΔ変調器２６から出力されるビットストリーム信号ＲｘＢを、同図（ｄ）は、デシメーション回路４４においてΔΣ復調された信号ＲｘＤＵ’を、同図（ｅ）は、デシメーション回路４４の出力信号ＲｘＤ’を示す。
【００３８】
図３（ａ）に示すように、アナログデジタル変換器２２によってアナログの受信信号Ｒｘ’が基準サンプリングレートｆｓでアナログデジタル変換され、８ビットのデジタル受信信号ＲｘＤが生成される。このデジタル受信信号ＲｘＤは、後段の補間器２４へと入力され、図３（ｂ）に示すようにアップサンプリングおよび補間される。補間器２４の出力信号ＲｘＤＵは、ΣΔ変調器２６において図３（ｃ）に示すビットストリーム信号ＲｘＢに変換される。ビットストリーム信号ＲｘＢは、アナログフロントエンド回路１００のＬＶＤＳトランスミッタ２８において一旦、低電圧差動信号ＲｘＤＳに変換され、ベースバンド回路２００に送信される。
【００３９】
低電圧差動信号ＲｘＤＳは、ベースバンド回路２００のＬＶＤＳレシーバ４２によって、ビットストリーム信号ＲｘＢに変換され、デシメーション回路４４に入力される。デシメーション回路４４は、図３（ｃ）のビットストリーム信号ＲｘＢを積算し、図３（ｄ）に示すデジタル受信信号ＲｘＤＵ’に変換し、さらにダウンサンプリングによって図３（ｅ）に示すデジタル受信信号ＲｘＤ’を生成し、復調器４６へと出力する。
【００４０】
このように本実施の形態に係る無線装置４００によれば、無線部３００において受信した受信信号を、高次でΣΔ変調された１ビットのデジタル信号に変換してベースバンド回路に送信する。その結果、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００間を接続する信号線の本数を削減できる。
【００４１】
さらに、アナログフロントエンド回路１００において、ΔΣ変調によってビットストリーム信号に変換されたデータは、ベースバンド回路２００において、順次、積算処理を行うことにより復調することができるため、アナログフロントエンド回路１００とベースバンド回路２００間で厳密な同期処理が不要となり、回路を簡素化することができる。
【００４２】
つぎに、図２に戻り、ベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０の構成について説明する。
【００４３】
ベースバンド回路２００の送信ブロック５０は、変調器５２、補間器５４、ΣΔ変調器５６、ＬＶＤＳトランスミッタ５８を含む。
変調器５２は、所定の方式によりデータ変調されたデジタル送信信号ＴｘＤを、分解能１０ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚで出力する。変調器５２から出力されるデジタル送信信号ＴｘＤは、補間器５４へと入力される。
【００４４】
補間器５４は、デジタル送信信号ＴｘＤを、アップサンプリングおよび補間して、１５３．６ＭＨｚ、１０ビットのデジタル送信信号ＴｘＤＵに変換する。ΣΔ変調器５６は、補間器５４から出力されるデジタル送信信号ＴｘＤＵをΣΔ変調して、ビットストリーム信号ＴｘＢに変換する。ΣΔ変調器５６の次数はについても、アナログフロントエンド回路１００のΣΔ変調器２６の場合と同様に、３次以上であることが望ましく、本実施の形態では４次で設計される。
【００４５】
ビットストリーム信号ＴｘＢは、ＬＶＤＳトランスミッタ５８は、ΣΔ変調器５６から出力されるビットストリーム信号ＴｘＢを低電圧差動信号ＴｘＤＳに変換し、差動信号線Ｌ３を介してアナログフロントエンド回路１００へと出力する。
【００４６】
次に、アナログフロントエンド回路１００の送信ブロック３０の構成について説明する。アナログフロントエンド回路１００の送信ブロック３０は、ＬＶＤＳレシーバ３２、デシメーション回路３４、デジタルアナログ変換器３６を含む。
【００４７】
ＬＶＤＳレシーバ３２は、ベースバンド回路２００から出力される低電圧差動信号ＴｘＤＳを受信し、ビットストリーム信号ＴｘＢ’に変換する。デシメーション回路３４は、ＬＶＤＳレシーバ３２において受信したビットストリーム信号ＴｘＢ’を積算し、ダウンサンプリングする。デシメーション回路３４の出力信号ＴｘＤ’は、８ビット／１５．３６ＭＨｚのデジタル信号である。
【００４８】
デジタルアナログ変換器３６は、デシメーション回路３４の出力信号ＴｘＤ’をデジタルアナログ変換し、出力端子１０４から無線部３００からアナログ送信信号Ｔｘを出力する。
【００４９】
このように構成されたベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０によれば、上述した受信ブロック２０および受信ブロック４０と同様に、ベースバンド回路２００において生成したデジタル送信信号ＴｘＤを、高次でΣΔ変調された１ビットのデジタル信号に変換してアナログフロントエンド回路１００に送信する。その結果、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００間を接続する信号線の本数を削減できる。さらに、アナログフロントエンド回路１００およびベースバンド回路２００間での厳密な同期処理が不要となるため、回路を簡素化することができる。
【００５０】
本実施の形態に係るアナログフロントエンド回路１００は、アナログデジタル変換器２２、デジタルアナログ変換器３６、ΣΔ変調器２６、補間器２４、デシメーション回路３４といった、通常のシリコンプロセスを用いて容易に実現できる回路ブロックを用いて構成されるため、集積化を容易に行うことができ、回路面積を削減することができる。また、高次のΣΔ変調を行う場合、高速なアナログデジタル変換、デジタルアナログ変換が不要となる。その結果、これらの回路ブロックは、シリコンプロセスで実現できるため、シリコンゲルマニウムプロセスなどを用いた場合に比べて低コスト化を図ることができる。
【００５１】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５２】
実施の形態では、アナログフロントエンド回路１００の受信ブロック２０およびベースバンド回路２００の送信ブロック５０において、基準サンプリングレートｆｓの１０倍の周波数でオーバーサンプリングしたが、これには限定されず、別の周波数でオーバーサンプリングしてもよい。オーバーサンプリングの周波数およびΔΣ変調器の次数は、所望の精度が得られるように選択すればよい。
【００５３】
本実施の形態においては、Ｗ−ＣＤＭＡ方式の無線装置４００について説明したが、通信方式はＣＤＭＡ２０００や、第４世代の通信方式、あるいは携帯電話以外の無線装置についても、本発明は有効である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態に係る無線装置の構成を示すブロック図である。
【図２】図１のアナログフロントエンド回路、ベースバンド回路の内部構成を示すブロック図である。
【図３】図３（ａ）〜（ｅ）は、図２のアナログフロントエンド回路およびベースバンド回路の信号波形図である。
【符号の説明】
【００５５】
４００  無線装置、  １０  ＲＦＩＣ、  ２０  受信ブロック、  ２２  アナログデジタル変換器、  ２４  補間器、  ２６  ΣΔ変調器、  ２８  ＬＶＤＳトランスミッタ、  ３０  送信ブロック、  ３２  ＬＶＤＳレシーバ、  ３４  デシメーション回路、  ３６  デジタルアナログ変換器、  ４０  受信ブロック、  ４２  ＬＶＤＳレシーバ、  ４４  デシメーション回路、  ４６  復調器、  ５０  送信ブロック、  ５２  変調器、  ５４  補間器、  ５６  ΣΔ変調器、  ５８  ＬＶＤＳトランスミッタ、  １００  アナログフロントエンド回路、  ２００  ベースバンド回路、  ３００  無線部、  ３１０  ＲＦＩＣ、  ３２０  増幅部、  Ｌ１  差動信号線、  Ｌ２  差動信号線、  Ｌ３  差動信号線、  Ｌ４  差動信号線。
【図１】
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【図２】
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【図３】
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