(57)【要約】【課題】  複数のビット線出力をその出力配列順に従って処理するという制約なしに、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置を提供すること。【解決手段】  集積回路装置２０は、複数のワード線ＷＬ、複数のビット線ＢＬ及び複数のメモリセルＭＣを有するメモリセルアレイ３１２と、メモリ出力回路３２０とを有するデータメモリを備えている。メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序（２画素分Ｒ＜１＞，Ｒ＜１＞，Ｇ＜１＞，…，＜Ｒ０＞）と、メモリ出力回路３２０からのデータ出力配列順序（２画素分Ｒ＜０＞，Ｂ＜０＞，Ｇ＜０＞，Ｒ＜１＞，…Ｒ＜０＞）とが異なっている。メモリ出力回路３２０の領域に並べ替え配線領域４１０を有し、並べ替え配線領域４１０は、データ読み出し配列順序で入力されたデータを配線ＡＬＢ，ＡＬＣにより並べ替えて、データ出力配列順序で出力する。【選択図】      図１５
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【特許請求の範囲】
【請求項１】
複数のワード線、複数のビット線及び複数のメモリセルを有するメモリセルアレイと、メモリ出力回路とを有するデータメモリを備え、
前記メモリセルアレイでの前記複数のビット線の配列に従ったデータ読出し配列順序と、前記メモリ出力回路からのデータ出力配列順序とが異なり、
前記メモリ出力回路の領域に並べ替え配線領域を有し、前記並べ替え配線領域は、前記データ読み出し配列順序で入力されたデータを配線により並べ替えて、前記データ出力配列順序で出力することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記並べ替え配線領域は、前記複数のビット線が延びる第１の方向に沿って延びる複数の第１の配線を有する第１の配線層と、前記複数のワード線が延びる第２の方向に沿って延びる複数の第２の配線を有する第２の配線層と、前記第１，第２の配線層間で、前記複数の第１の配線と前記第２の配線とを選択的に接続する複数のビアとを有することを特徴とする集積回路装置。
【請求項３】
請求項１または２において、
前記メモリ出力回路は、前記複数のビット線から出力された各１ビットのデータを検出するセンスアンプと、前記センスアンプの出力を増幅するバッファとを含み、
前記並べ替え配線領域は、前記バッファが形成される領域に配置されていることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記センスアンプは、前記複数のビット線が延びる第１の方向で最端部に位置し、かつ前記複数のワード線が延びる第２の方向で隣接するＬ（Ｌは２以上の整数）個のメモリセルに隣接させて、前記第１の方向にＬ個のセンスアンプセルを有し、前記Ｌ個のメモリセルから読み出されたデータを、Ｌ個のセンスアンプセルの異なる一つにそれぞれ入力させることを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記バッファは、前記Ｌ個のセンスアンプセルの出力をそれぞれ増幅するＬ個のバッファセルを有することを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１の方向で、前記Ｌ個のセンスアンプセルが隣接して配置され、前記Ｌ個のセンスアンプセルの次段に、前記Ｌ個のバッファセルが隣接して配置されていることを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記並べ替え配線領域は、前記Ｌ個のバッファセルの中の最終段のバッファセルを含む領域に配置されていることを特徴とする集積回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記複数のメモリセルにデータを読み書き制御するホスト機器との間でデータが入出力されるデータ読出し／書き込み回路をさらに有し、前記複数のビット線のデータ読出し配列順序は前記データ読出し／書き込み回路内の回路配置に従って設定されていることを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記データ読出し／書き込み回路は、ワード線方向にて隣接する所定個数のメモリセルを一メモリセル群とし、複数のメモリ群の各々に対して一つ設けられた読出しセンスアンプと、前記複数のメモリセル群の各々に対して一つ設けられたデータ書き込みセルとを含み、前記複数のメモリセル群の各々に記憶されるデータに従って前記複数のメモリセルからのデータ読み出し配列順序が決定されていることを特徴とする集積回路装置。
【請求項１０】
請求項３乃至９のいずれかにおいて、
前記メモリ出力回路からの出力に基づいて、前記複数のデータ線を駆動するデータ線駆動回路をさらに有し、
前記データ出力配列順序は、前記データ線駆動回路内の回路配置に従って設定されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記データ線駆動回路はデジタル−アナログ変換器を含み、前記デジタル−アナログ変換器は、前記複数の画素の各一画素分のデータを変換する一画素変換領域を有し、ワード線方向で隣り合う２つの一画素変換領域のウェル構造は、前記２つの一画素変換領域の境界線を挟んで、ミラー配置されていることを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記複数のメモリセルの各々は、前記複数のビット線が延びる第１の方向を長辺とし、前記複数のワード線が延びる第２の方向を短辺とする矩形に形成されていることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記データメモリは複数のＲＡＭブロックに分割され、前記複数のＲＡＭブロックの各々に前記メモリ出力回路が設けられていることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１２のいずれかにおいて、
前記データメモリは、複数の走査線及び複数のデータ線に接続された複数の画素を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを複数に分割した一つであることを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記表示パネルを水平走査駆動する一水平走査期間に、前記複数のワード線のうち互いに異なるＮ（Ｎは２以上の整数）本のワード線を順次選択することを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。
【０００３】
また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
【特許文献１】特開２００１−２２２２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数のビット線出力をその出力配列順に従って処理するという制約なしに、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。
【０００５】
本発明の他の目的は、メモリセルの大きさの制約の影響を少なくして、センスアンプの回路レイアウトの自由度を拡大できる集積回路装置及びそれを搭載する電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る集積回路装置は、複数のワード線、複数のビット線及び複数のメモリセルを有するメモリセルアレイと、メモリ出力回路とを有するデータメモリを備え、前記メモリセルアレイでの前記複数のビット線の配列に従ったデータ読出し配列順序と、前記メモリ出力回路からのデータ出力配列順序とが異なり、前記メモリ出力回路の領域に並べ替え配線領域を有し、前記並べ替え配線領域は、前記データ読み出し配列順序で入力されたデータを配線により並べ替えて、前記データ出力配列順序で出力することを特徴とする。
【０００７】
本発明の一態様によれば、回路の小型化などの様々な要因で、複数のビット線の配列に従ったデータ読出し配列順序と、メモリ出力回路からのデータ出力配列順序とが異なる場合でも、メモリ出力回路の領域に設けた並べ替え配線領域によって、メモリ出力回路での入力経路から出力経路に至る途中でデータ伝送の順番を入れ替えることができる。従って、複数のビット線出力をその出力配列順に従って処理するという制約をなくすことができる。しかも、メモリ出力回路の領域を利用して並べ替えを実現しているので、集積回路装置の小型化を維持できる。
【０００８】
本発明の一態様によれば、前記並べ替え配線領域は、前記複数のビット線が延びる第１の方向に沿って延びる複数の第１の配線を有する第１の配線層と、前記複数のワード線が延びる第２の方向に沿って延びる複数の第２の配線を有する第２の配線層と、前記第１，第２の配線層間で、前記複数の第１の配線と前記第２の配線とを選択的に接続する複数のビアとを有することができる。この二層の配線層によりデータ伝送経路を直交変換することで、所望のデータ並び替えを実現できる。
【０００９】
本発明の一態様では、前記メモリ出力回路は、前記複数のビット線から出力された各１ビットのデータを検出するセンスアンプと、前記センスアンプの出力を増幅するバッファとを含み、前記並べ替え配線領域を、前記バッファが形成される領域に配置することができる。メモリ出力回路での最終処理であるバッファの領域の配線層を利用して、並べ替えを実現できる。
【００１０】
本発明の一態様では、前記センスアンプは、前記第１の方向で最端部に位置し、かつ前記第２の方向で隣接するＬ（Ｌは２以上の整数）個のメモリセルに隣接させて、前記ビット線方向にＬ個のセンスアンプセルを有し、前記Ｌ個のメモリセルから読み出されたデータを、Ｌ個のセンスアンプセルの異なる一つにそれぞれ入力させることできる。
【００１１】
一つのメモリセルのワード線方向の長さが短い場合、一つのメモリセルに対して一つのセンスアンプを配置することが困難な場合がある。この場合、ワード線方向に配列されたＬ個のメモリセルの長さ領域を使って、Ｌ個のセンスアンプをビット線方向に並べて、センスアンプの回路配置を可能とすることができる。この場合、前記バッファは、前記Ｌ個のセンスアンプセルの出力をそれぞれ増幅するＬ個のバッファセルを有することができる。
【００１２】
さらに、ビット線方向で、Ｌ個のセンスアンプセルを隣接して配置することができる。そして、Ｌ個のセンスアンプセルの次段に、Ｌ個のバッファセルが隣接して配置することができる。これに代えて、センスアンプセル、バッファセルと交互に配置してもよい。いずれの場合も、並べ替え配線領域は、Ｌ個のバッファセルの中の最終段のバッファセルを含む領域に配置することができる。
【００１３】
本発明の一態様では、複数のメモリセルにデータを読み書き制御するホスト機器例えばＣＰＵとの間でデータが入出力されるデータ読出し／書き込み回路をさらに有することができる。この場合、前記複数のビット線のデータ読出し配列順序は前記データ読出し／書き込み回路内の回路配置に従って設定される。特に、データ読出し／書き込み回路は、ワード線方向にて隣接する所定個数のメモリセルを一メモリセル群とし、複数のメモリ群の各々に対して一つ設けられた読出しセンスアンプと、前記複数のメモリセル群の各々に対して一つ設けられたデータ書き込みセルとを含むことができる。このように、一メモリセル群の寸法の範囲で読出しセンスアンプとデータ書き込みセルを配置すると、ワード線方向で余裕ができてデータ読出し／書き込み回路の回路レイアウトの自由度が拡大する。この場合には、複数のメモリセル群の各々に記憶されるデータに従って前記複数のメモリセルからのデータ読み出し配列順序が決定される。
【００１４】
本発明の一態様では、前記メモリ出力回路からの出力に基づいて、前記複数のデータ線を駆動するデータ線駆動回路をさらに有し、前記データ出力配列順序は、前記データ線駆動回路内の回路配置に従って設定することができる。例えば、前記データ線駆動回路はデジタル−アナログ変換器を含み、前記デジタル−アナログ変換器は、前記複数の画素の各一画素分のデータを変換する一画素変換領域を有し、ワード線方向で隣り合う２つの一画素変換領域のウェル構造は、前記２つの一画素変換領域の境界線を挟んで、ミラー配置することができる。この場合、メモリ出力回路からのデータ出力配列は、隣り合う２画素を構成する複数の階調データの配列がミラー配置となるので、並べ替え配線領域での並べ替えの必要が生ずる。
【００１５】
本発明の一態様では、前記複数のメモリセルの各々は、前記第１の方向（ビット線方向）を長辺とし、前記第２の方向（ワード線方向）を短辺とする矩形に形成されているものに好適である。ワード線方向のメモリ寸法が圧縮されているので、ワード線方向でのＩＣ寸法を縮小できる。
【００１６】
本発明の一態様では、表示メモリは複数のＲＡＭブロックに分割されたものに適用でき、この場合、前記複数のＲＡＭブロックの各々に前記メモリ出力回路が設けられる。あるいは、前記データメモリは、複数の走査線及び複数のデータ線に接続された複数の画素を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを複数に分割した一つとすることができる。この場合、前記表示パネルを水平走査駆動する一水平走査期間に、前記複数のワード線のうち互いに異なるＮ（Ｎは２以上の整数）本のワード線を順次選択することができる。これにより、表示メモリのワード線方向の寸法を小さくできる。
【００１７】
本発明の他の態様は、上述した集積回路装置を有する電子機器を定義している。本発明に係る集積回路装置は小型化できるので、特に携帯機器に好適である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００１９】
１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。
【００２０】
表示パネル１０は、例えばＸ方向にＰＸ個のピクセル、Ｙ方向にＰＹ個のピクセルの表示領域１２を持つ。例えば、表示パネル１０がＱＣＩＦ表示に対応する場合は、ＰＸ＝１７６、ＰＹ＝２２０となり、表示領域１２は１７６×２２０ピクセルで示される。なお、表示パネル１０のＸ方向のピクセル数ＰＸとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルの計３サブピクセルを合わせて１ピクセルが構成される。よって、カラー表示の場合、データ線の本数は（３×ＰＸ）本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「Ｘ方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば３つのサブピクセルの階調値をそれぞれＧビットとしたとき、１ピクセルの階調値＝３Ｇとなる。各サブピクセルが６４階調（６ビット）を表現する場合には、１ピクセルのデータ量は６×３＝１８ビットとなる。
【００２１】
なお、ピクセル数ＰＸ及びＰＹは、例えばＰＸ＞ＰＹでも良いし、ＰＸ＜ＰＹでも良いし、ＰＸ＝ＰＹでも良い。
【００２２】
表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。
【００２３】
図１（Ｂ）は表示ドライバ２０のサイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：１０に設定される。つまり、表示ドライバ２０は、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。
【００２４】
なお、前述の比１：１０は一例であり、これに限定されない。例えば１：１１でも良いし、１：９でもよい。
【００２５】
なお、図１（Ａ）では表示領域１２のＸ方向の長さＬＸ及びＹ方向の長さＬＹが示されているが、表示領域１２の縦横のサイズ比は図１（Ａ）に限定されない。表示領域１２は、例えば長さＬＹが長さＬＸよりも短く設定されてもよい。
【００２６】
また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。
【００２７】
図２（Ａ）に示す表示ドライバ２２はＸ方向の長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線をＹ方向に平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
【００２８】
これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線をＹ方向に平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板のＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。
【００２９】
なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。
【００３０】
上述のように、表示ドライバ２０の長辺ＩＬを表示領域１２の一辺ＰＬ１の長さＬＸに合わせ、短辺ＩＳを短くすることで、チップサイズの縮小を達成しながら、距離ＤＹの短縮も可能となる。このため、表示ドライバ２０の製造コスト及び表示パネル１０の製造コストの削減が可能となる。
【００３１】
図３（Ａ）及び図３（Ｂ）は、本実施形態の表示ドライバ２０のレイアウトの構成例を示す図である。図３（Ａ）に示すように、表示ドライバ２０には、Ｘ方向に沿ってデータ線ドライバ１００（広義にはデータ線ドライバブロック）、ＲＡＭ２００（広義には集積回路装置又はＲＡＭブロック）、走査線ドライバ２３０、Ｇ／Ａ回路２４０（ゲートアレイ回路、広義には自動配線回路）、階調電圧発生回路２５０、電源回路２６０が配置されている。これらの回路は、表示ドライバ２０のブロック幅ＩＣＹに収まるように配置されている。そして、これらの回路を挟むように出力ＰＡＤ２７０及び入出力ＰＡＤ２８０が表示ドライバ２０に設けられている。出力ＰＡＤ２７０及び入出力ＰＡＤ２８０は、Ｘ方向に沿って形成され、出力ＰＡＤ２７０は表示領域１２側に設けられている。なお、入出力ＰＡＤ２８０には、例えばホスト機器（例えばＭＰＵ、ＢＢＥ（Base-Band-Engine）、ＭＧＥ、ＣＰＵ等）による制御情報を供給するための信号線や電源供給線等が接続される。
【００３２】
なお、表示パネル１０の複数のデータ線は複数のブロック（例えば４つ）に分割され、一つのデータ線ドライバ１００は、１ブロック分のデータ線を駆動する。
【００３３】
このようにブロック幅ＩＣＹを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル１０のＸ方向のピクセル数ＰＸが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ１００及びＲＡＭ２００を設計する必要がある。また、低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバ２３０をガラス基板に形成できるため、走査線ドライバ２３０を表示ドライバ２０に内蔵させない場合もある。
【００３４】
本実施形態では、データ線ドライバ１００やＲＡＭ２００だけを変更したり、走査線ドライバ２３０をはずしたりするだけで、表示ドライバ２０を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。
【００３５】
また、図３（Ａ）では、２つのＲＡＭ２００が隣接するように配置されている。これにより、ＲＡＭ２００に用いられる一部の回路を共用することが可能となり、ＲＡＭ２００の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図３（Ａ）の表示ドライバ２０に限定されない。例えば、図３（Ｂ）に示す表示ドライバ２４のようにデータ線ドライバ１００とＲＡＭ２００が隣接し、２つのＲＡＭ２００が隣接しないように配置されても良い。
【００３６】
また、図３（Ａ）及び図３（Ｂ）では、一例としてデータ線ドライバ１００及びＲＡＭ２００が各４つ設けられている。これは、表示ドライバ２０に対して、データ線ドライバ１００及びＲＡＭ２００を４つ（４ＢＡＮＫ）設けることで、１水平走査期間（例えば１Ｈ期間とも呼ぶ）に駆動されるデータ線の数を４分割することができる。例えば、ピクセル数ＰＸが１７６である場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルを考慮すると１Ｈ期間に例えば５２８本のデータ線を駆動する必要がある。本実施形態では、この数の４分の１である１３２本のデータ線を各データ線ドライバ１００が駆動すればよい。ＢＡＮＫ数を増やすことで、各データ線ドライバ１００が駆動するデータ線の本数を減らすこともできる。なお、ＢＡＮＫ数とは、表示ドライバ２０内に設けられたＲＡＭ２００の数と定義する。また、各ＲＡＭ２００を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル１０の１画面分の画像を表示するためのデータを格納することができる。
【００３７】
図４は、表示ドライバ２０が実装された表示パネル１０の一部を拡大する図である。表示領域１２は複数の配線ＤＱＬによって表示ドライバ２０の出力ＰＡＤ２７０と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力ＰＡＤ２７０と表示領域１２とを接続する配線であっても良い。
【００３８】
ＲＡＭ２００はそのＹ方向の長さがＲＹに設定されている。本実施形態では、この長さＲＹは、図３（Ａ）のブロック幅ＩＣＹと同じに設定されているが、これに限定されない。例えば、長さＲＹはブロック幅ＩＣＹ以下に設定されても良い。
【００３９】
長さＲＹに設定されるＲＡＭ２００には、複数のワード線ＷＬと、複数のワード線ＷＬを制御するワード線制御回路２２０が設けられている。また、ＲＡＭ２００には、複数のビット線ＢＬ、複数のメモリセルＭＣ及びそれらを制御する制御回路（図示せず）が設けられている。ＲＡＭ２００のビット線ＢＬはＸ方向に平行になるように設けられている。即ち、ビット線ＢＬは表示領域１２の一辺ＰＬ１に平行になるように設けられている。また、ＲＡＭ２００のワード線ＷＬは方向Ｙに平行になるように設けられている。即ち、ワード線ＷＬは複数の配線ＤＱＬと平行になるように設けられている。
【００４０】
ＲＡＭ２００のメモリセルＭＣはワード線ＷＬの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ１００に供給される。即ち、ワード線ＷＬが選択されると、Ｙ方向に沿って配列された複数のメモリセルＭＣに格納されているデータがデータ線ドライバ１００に供給されることになる。
【００４１】
図５は、図３（Ａ）のＡ−Ａ断面を示す断面図である。Ａ−Ａ断面はＲＡＭ２００のメモリセルＭＣが配列されている領域の断面である。ＲＡＭ２００の形成される領域には、例えば５層の金属配線層が設けられている。図５では、例えば第１金属配線層ＡＬＡ、その上層の第２金属配線層ＡＬＢ、さらに上層の第３金属配線層ＡＬＣ、第４金属配線層ＡＬＤ、第５金属配線層ＡＬＥが示されている。第５金属配線層ＡＬＥには、例えば階調電圧発生回路２５０から階調電圧が供給される階調電圧用配線２９２が形成されている。また、第５金属配線層ＡＬＥには、電源回路２６０から供給される電圧や、外部から入出力ＰＡＤ２８０を経由して供給される電圧等を供給するための電源用配線２９４が形成されている。本実施形態のＲＡＭ２００は例えば第５金属配線層ＡＬＥを使用せずに形成できる。このため、前述のように第５金属配線層ＡＬＥに様々な配線を形成することができる。
【００４２】
また、第４金属配線層ＡＬＤにはシールド層２９０が形成されている。これにより、ＲＡＭ２００のメモリセルＭＣの上層の第５金属配線層ＡＬＥに様々な配線が形成されても、ＲＡＭ２００のメモリセルＭＣに与える影響を緩和することができる。なお、ワード線制御回路２２０等のＲＡＭ２００の制御回路が形成されている領域の第４金属配線層ＡＬＤには、これらの回路の制御用の信号配線が形成されても良い。
【００４３】
第３金属配線層ＡＬＣに形成されている配線２９６は、例えばビット線ＢＬや電圧ＶＳＳ用配線に用いられる。また、第２金属配線層ＡＬＢに形成されている配線２９８は、例えばワード線ＷＬや電圧ＶＤＤ用配線として用いることができる。また、第１金属配線層ＡＬＡに形成されている配線２９９は、ＲＡＭ２００の半導体層に形成されている各ノードとの接続に用いることができる。
【００４４】
なお、上述の構成を変更して、第３金属配線層ＡＬＣにワード線用の配線を形成し、第２金属配線層ＡＬＢにビット線用の配線を形成するようにしても良い。
【００４５】
以上のようにＲＡＭ２００の第５金属配線層ＡＬＥに様々な配線を形成することができるので、図３（Ａ）や図３（Ｂ）に示すように多種の回路ブロックをＸ方向に沿って配列することができる。
【００４６】
２．データ線ドライバ
２．１．データ線ドライバの構成
図６（Ａ）は、データ線ドライバ１００を示す図である。データ線ドライバ１００は出力回路１０４、ＤＡＣ１２０及びラッチ回路１３０を含む。ＤＡＣ１２０はラッチ回路１３０にラッチされているデータに基づいて階調電圧を出力回路１０４に供給する。ラッチ回路１３０には、例えばＲＡＭ２００から供給されたデータが格納される。例えば階調度がＧビットに設定されている場合には、各ラッチ回路１３０にはＧビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路２５０からデータ線ドライバ１００に供給される。例えば、データ線ドライバ１００に供給された複数の階調電圧は各ＤＡＣ１２０に供給される。各ＤＡＣ１２０はラッチ回路１３０にラッチされているＧビットのデータに基づいて、階調電圧発生回路２５０から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路１０４に出力する。
【００４７】
出力回路１０４は、例えばオペアンプ（広義には演算増幅器）で構成されるが、これに限定されない。図６（Ｂ）に示すように出力回路１０４の代わりに出力回路１０２をデータ線ドライバ１００に設けても良い。この場合、階調電圧発生回路２５０には複数のオペアンプが設けられている。
【００４８】
図７はデータ線ドライバ１００に設けられている複数のデータ線駆動セル１１０を示す図である。各データ線ドライバ１００は複数のデータ線を駆動し、データ線駆動セル１１０は複数のデータ線のうちの１本を駆動する。例えば、データ線駆動セル１１０は、一ピクセルを構成するＲ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのいずれか一つを駆動する。即ち、Ｘ方向のピクセル数ＰＸが１７６の場合には、表示ドライバ２０には、合計１７６×３＝５２８個のデータ線駆動セル１１０が設けられていることになる。そして、この場合には各データ線ドライバ１００には、例えば４ＢＡＮＫ構成である場合、１３２個のデータ線駆動セル１１０が設けられている。
【００４９】
データ線駆動セル１１０は、例えば出力回路１４０、ＤＡＣ１２０及びラッチ回路１３０を含むが、これに限定されない。例えば、出力回路１４０は外部に設けられても良い。なお、出力回路１４０は、図５の出力回路１０４でも良いし、図６の出力回路１０２でもよい。
【００５０】
例えば、Ｒ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのそれぞれの階調度を示す階調データがＧビットに設定されている場合、ＲＡＭ２００からは、データ線駆動セル１１０にＧビットのデータが供給される。ラッチ回路１３０は、Ｇビットのデータをラッチする。ＤＡＣ１２０は、ラッチ回路１３０の出力に基づいて、出力回路１４０を介して階調電圧を出力する。これにより、表示パネル１０に設けられているデータ線を駆動することができる。
【００５１】
２．２．一水平走査期間での複数回読み出し
図８に本実施形態に係る比較例の表示ドライバ２４を示す。この表示ドライバ２４は、表示ドライバ２４の一辺ＤＬＬが表示パネル１０の表示領域１２側の一辺ＰＬ１と対向するように実装される。表示ドライバ２４には、Ｙ方向の長さよりもＸ方向の長さの方が長く設定されているＲＡＭ２０５及びデータ線ドライバ１０５が設けられている。ＲＡＭ２０５及びデータ線ドライバ１０５のＸ方向の長さは、表示パネル１０のピクセル数ＰＸが増加するに従って、長くなる。ＲＡＭ２０５には複数のワード線ＷＬ及びビット線ＢＬが設けられている。ＲＡＭ２０５のワード線ＷＬはＸ方向に沿って延在形成され、ビット線ＢＬはＹ方向に沿って延在形成されている。即ち、ワード線ＷＬはビット線ＢＬよりも非常に長く形成される。また、ビット線ＢＬはＹ方向に沿って延在形成されているため、表示パネル１０のデータ線と平行であり、表示パネル１０の一辺ＰＬ１と直交する。
【００５２】
この表示ドライバ２４は１Ｈ期間に１回だけワード線ＷＬを選択する。そして、ワード線ＷＬの選択によってＲＡＭ２０５から出力されるデータをデータ線ドライバ１０５がラッチし、複数のデータ線を駆動する。表示ドライバ２４では、図８に示すようにワード線ＷＬがビット線ＢＬに比べて非常に長いため、データ線ドライバ１００及びＲＡＭ２０５の形状がＸ方向に長くなり、表示ドライバ２４に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ２４のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。
【００５３】
図８のＲＡＭ２０５は例えば図９（Ａ）に示すようにレイアウトされる。図９（Ａ）によると、ＲＡＭ２０５は２分割され、そのうちの一つのＸ方向の長さは例えば「１２」であるのに対し、Ｙ方向の長さは「２」である。従って、ＲＡＭ２０５の面積を「４８」と示すことができる。これらの長さの値は、ＲＡＭ２０５の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図９（Ａ）〜図９（Ｄ）の符号２４１〜２４４はワード線制御回路を示し、符号２０６〜２０９はセンスアンプを含むメモリ出力回路（以下、センスアンプともいう）を示す。
【００５４】
これに対して、本実施形態では、ＲＡＭ２０５を複数に分割し９０度回転した状態でレイアウトすることができる。例えば、図９（Ｂ）に示すようにＲＡＭ２０５を４分割して９０度回転した状態にレイアウトすることができる。４分割されたうちの一つであるＲＡＭ２０５−１は、センスアンプ２０７とワード線制御回路２４２を含む。また、ＲＡＭ２０５−１のＹ方向の長さが「６」であり、Ｘ方向の長さが「２」である。よって、ＲＡＭ２０５−１の面積は「１２」となり、４ブロックの合計面積が「４８」となる。しかしながら、表示ドライバ２０のＹ方向の長さＣＹを短くしたいため、図９（Ｂ）の状態では都合が悪い。
【００５５】
そこで、本実施形態では、図９（Ｃ）及び図９（Ｄ）に示すように１Ｈ期間に複数回読み出しを行うことでＲＡＭ２００のＹ方向の長さＲＹを短くすることができる。例えば、図９（Ｃ）では、１Ｈ期間に２回読み出しを行う場合を示す。この場合、１Ｈ期間にワード線ＷＬを２回選択するため、例えばＹ方向に配列されたメモリセルＭＣの数を半分にすることができる。これにより、図９（Ｃ）に示すようにＲＡＭ２００のＹ方向の長さを「３」とすることができる。その代わり、ＲＡＭ２００のＸ方向の長さは「４」となる。即ち、ＲＡＭ２００の合計の面積が「４８」となり、図９（Ａ）のＲＡＭ２０５とメモリセルＭＣが配列されている領域の面積が等しくなる。そして、これらのＲＡＭ２００を図３（Ａ）や図３（Ｂ）に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。
【００５６】
なお、図９（Ｄ）は、３回読み出しを行った場合の一例を示す。この場合、図９（Ｂ）のＲＡＭ２０５−１のＹ方向の長さ「６」を３分の１にすることができる。即ち、表示ドライバ２０のＹ方向の長さＣＹをより短くしたい場合には、１Ｈ期間の読み出し回数を調整することで実現可能となる。
【００５７】
上述のように本実施形態では、ブロック化されたＲＡＭ２００を表示ドライバ２０に設けることができる。本実施形態では、例えば４ＢＡＮＫのＲＡＭ２００を表示ドライバ２０に設けることができる。この場合、図３（Ｂ）に示す集積回路装置の各ＲＡＭ２００に対応するデータ線ドライバ１００−１〜１００−４は図１０に示すように対応するデータ線ＤＬを駆動する。
【００５８】
具体的には、データ線ドライバ１００−１はデータ線群ＤＬＳ１を駆動し、データ線ドライバ１００−２はデータ線群ＤＬＳ２を駆動し、データ線ドライバ１００−３はデータ線群ＤＬＳ３を駆動し、データ線ドライバ１００−４はデータ線群ＤＬＳ４を駆動する。なお、各データ線群ＤＬＳ１〜ＤＬＳ４は、表示パネル１０の表示領域１２に設けられた複数のデータ線ＤＬを例えば４ブロックに分割したうちの１ブロックである。このように４ＢＡＮＫのＲＡＭ２００に対応して、４つのデータ線ドライバ１００−１〜１００−４を設け、それぞれに対応するデータ線を駆動させることで、表示パネル１０の複数のデータ線を駆動することができる。
【００５９】
２．３．データ線ドライバの分割構造
図４に示すＲＡＭ２００のＹ方向の長さＲＹは、Ｙ方向に配列されるメモリセルＭＣの数だけでなく、データドライバ線１００のＹ方向の長さにも依存する場合がある。
【００６０】
本実施形態では、図４のＲＡＭ２００の長さＲＹを短くするために、一水平走査期間での複数回読み出し、例えば２回読み出しを前提として、データ線ドライバ１００が、図１１（Ａ）に示すように第１のデータ線ドライバ１００Ａ（広義には第１の分割データ線ドライバ）及び第２のデータ線ドライバ１００Ｂ（広義には第２の分割データ線ドライバ）の分割構造で形成されている。図１１（Ａ）に示すＭは、１回のワード線選択によってＲＡＭ２００から読み出されるデータのビット数である。
【００６１】
例えば、ピクセル数ＰＸが１７６であり、ピクセルの階調度が１８ビットであり、ＲＡＭ２００のＢＡＮＫ数が４ＢＡＮＫである場合、１Ｈ期間に１回だけ読み出す場合では、各ＲＡＭ２００から１７６×１８÷４＝７９２ビットのデータがＲＡＭ２００から出力されなければならない。
【００６２】
しかしながら、表示ドライバ１００のチップ面積縮小のためには、ＲＡＭ２００の長さＲＹを短くしたい。そこで、図１１（Ａ）に示すように、例えば１Ｈ期間に２回読み出しとして、データ線ドライバ１００Ａ及び１００ＢをＸ方向に分割する。そうすることで、Ｍを７９２÷２＝３９６に設定することができ、ＲＡＭ２００の長さＲＹをおよそ半分にすることができる。
【００６３】
なお、データ線ドライバ１００Ａは表示パネル１０のデータ線のうちの一部のデータ線を駆動する。また、データ線ドライバ１００Ｂは、表示パネル１０のデータ線のうち、データ線ドライバ１００Ａが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ１００Ａ，１００Ｂは表示パネル１０のデータ線をシェアして駆動する。
【００６４】
具体的には、図１１（Ｂ）に示すように１Ｈ期間に例えばワード線ＷＬ１及びＷＬ２を選択する。即ち、１Ｈ期間に２回ワード線を選択する。そして、Ａ１のタイミングでラッチ信号ＳＬＡを立ち下げる。このラッチ信号ＳＬＡは例えばデータ線ドライバ１００Ａに供給される。そして、データ線ドライバ１００Ａはラッチ信号ＳＬＡの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００６５】
また、Ａ２のタイミングでラッチ信号ＳＬＢを立ち下げる。このラッチ信号ＳＬＢは例えばデータ線ドライバ１００Ｂに供給される。そして、データ線ドライバ１００Ｂはラッチ信号ＳＬＢの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００６６】
さらに具体的には、図１１に示すようにワード線ＷＬ１の選択によってＭ個のメモリセル群に格納されているデータがセンスアンプを含むメモリ出力回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給される。しかしながら、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がるため、Ｍ個のメモリセル群ＭＣＳ１に格納されているデータはデータ線ドライバ１００Ａにラッチされる。
【００６７】
そして、ワード線ＷＬ２の選択によってＭ個のメモリセル群ＭＣＳ２に格納されているデータがメモリ出力回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給されるが、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが立ち下がる。このため、Ｍ個のメモリセル群ＭＣＳ２に格納されているデータはデータ線ドライバ１００Ｂにラッチされる。
【００６８】
このようにすると、Ｍを例えば３９６ビットに設定した場合、１Ｈ期間で２回読み出しを行うため、各データ線ドライバ１００Ａ、１００Ｂには、Ｍ＝３９６ビットのデータがラッチされることになる。即ち、合計７９２ビットのデータがデータ線ドライバ１００にラッチされることになり、前述の例で必要である１Ｈ期間に７９２ビットを達成できる。そして、１Ｈ期間に必要なデータ量をラッチすることができ、且つ、ＲＡＭ２００の長さＲＹをおよそ半分に短くすることができる。これにより、表示ドライバ２０のブロック幅ＩＣＹを短くすることができるので、表示ドライバ２０の製造コスト削減が可能となる。
【００６９】
なお、図１１（Ａ）及び図１１（Ｂ）では、一例として１Ｈ期間に２回の読み出しを行う例が図示されているが、これに限定されない。例えば、１Ｈ期間に４回読み出しを行うこともできるし、それ以上に設定することもできる。例えば４回読み出しの場合には、データ線ドライバ１００を４段に分割することができ、さらにＲＡＭ２００の長さＲＹを短くすることができる。この場合、前述を例に取れば、Ｍ＝１９８に設定することができ、４段に分割されたデータ線ドライバのそれぞれに１９８ビットのデータがラッチされる。つまり、ＲＡＭ２００の長さＲＹをおよそ４分の１にしながら、１Ｈ期間に必要な７９２ビットの供給を達成することができる。
【００７０】
また、図１１（Ｂ）のＡ３及びＡ４に示すように、データ線イネーブル信号等（図示せず）による制御に基づいてデータ線ドライバ１００Ａ及び１００Ｂの出力を立ち上げても良いし、Ａ１及びＡ２に示すタイミングで、各データ線ドライバ１００Ａ、１００Ｂがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ１００Ａ、１００Ｂにもう一段ラッチ回路を設けて、Ａ１及びＡ２でラッチしたデータに基づく電圧を次の１Ｈ期間に出力するようにしても良い。こうすれば、１Ｈ期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。
【００７１】
なお、ピクセル数ＰＹが２２０（表示パネル１０の走査線が２２０本）であり、１秒間に６０フレームの表示画行われる場合、１Ｈ期間は図１１（Ｂ）に示すように約７６μｓｅｃである。求め方としては、１ｓｅｃ÷６０フレーム÷２２０≒７６μｓｅｃである。これに対して、ワード線の選択は図１１（Ｂ）に示すようにおよそ４０ｎｓｅｃで行われる。つまり、１Ｈ期間に対して十分に短い期間に複数回のワード線選択（ＲＡＭ２００からのデータ読み出し）が行われるため、表示パネル１０に対する画質の劣化に問題は生じない。
【００７２】
また、Ｍの値は、次式で得ることができる。なお、ＢＮＫは、ＢＡＮＫ数を示し、Ｎは１Ｈ期間に行われる読み出し回数を示し、（ピクセル数ＰＸ×３）とは、表示パネル１０の複数のデータ線に対応する画素数（本実施形態ではサブピクセル数）を意味し、データ線本数ＤＬＮに一致する。
【００７３】
【数１】
2007241215.tif 000003
【００７４】
なお、本実施形態ではメモリ出力回路２１０はラッチ機能を有するが、これに限定されない。
【００７５】
３．ソースドライバ及びＲＡＭブロックの具体例
以下、図１２に示すように、１７６×２２０画素のカラー液晶表示パネル１０に使用する表示ドライバ１０を、４分割かつ９０度回転させ、一水平走査期間に２回読み出しするためのデータドライバ１００及びＲＡＭブロック２００について、具体的に説明する。
【００７６】
３．１．ＲＡＭ内蔵データドライバブロック
図１３は、ソースドライバ１００及びＲＡＭブロック２００のブロックを示し、このブロックはワード線が延びる方向Ｙで分割されており、１１ブロックに分割されたＲＡＭ内蔵データドライバブロック３００を有する。一つのＲＡＭブロック２００は図１２に示すようにＹ方向で２２画素分のデータを格納しているため、１１分割された各ＲＡＭ内蔵データドライバブロック３００はＹ方向で２画素分のデータを格納している。
【００７７】
一つのＲＡＭ内蔵データブロック３００は、図１４に示すように、Ｘ方向でＲＡＭ領域３１０とデータドライバ領域３５０とに大別される。ＲＡＭ領域３１０には、メモリセルアレイ３１２とメモリ出力回路３２０が設けられる。データドライバ領域３５０には、ラッチ回路３５２、ＦＲＣ（フレーム・レート・コントローラ）３５４、レベルシフタ３５６、セレクタ３５８、ＤＡＣ（デジタル・アナログ・コンバータ）３６０、出力制御回路３６２、オペアンプ３６４及び出力回路３６６を含んでいる。２画素データ出力用のＲＡＭ内蔵データドライバブロック３００は、１画素データ毎にサブブロック３００Ａ，３００Ｂに分けられる。これら２つのサブブロック３００Ａ，３００Ｂは、境界線を挟んで回路配置がミラー配置となっている。とくに、図１４に示すように、ＤＡＣ３６０の領域では、一画素分のデータをデジタル−アナログ変換する一画素変換領域のＰウェル及びＮウェル構造が、２つのサブブロック３００Ａ，３３０Ｂの境界を挟んでミラー配置されている。この理由は、Ｙ方向の一直線上に、ＤＡＣに必要なスイッチを構成するＮ型及びＰ型トランジスタを配列できるからである。こうして、２つのサブブロック３００Ａ，３３０ＢでＮ型ウェルを共用できるので、ウェル分離領域が少なくなり、Ｙ方向の寸法を圧縮できる。つまり、図１０に示す寸法ＲＹを小さく出来る。
【００７８】
図１５は、図１４に示すＲＡＭ内蔵データドライバブロック３００のＲＡＭ領域３１０を示している。ＲＡＭ領域３１０には、Ｙ方向で２画素分、つまり、２（画素）×３（ＲＧＢ）×６（階調ビット数）＝３６ビット分の３６個のメモリセルＭＣが配列される。本実施形態に用いるメモリセルＭＣは、図１５に示すように、Ｘ方向（ビット線方向）に平行な長辺と、Ｙ方向（ワード線方向９に平行な短辺とを有する長方形である。これにより、Ｙ方向に３６個のメモリセルＭＣを配列した時のＹ方向の高さを小さくでき、もって、図１０に示すＲＡＭブロック２００の高さを小さくできる。
【００７９】
図１４で説明したように、ＲＡＭ内蔵データドライバブロック３００の２つのサブブロック３００Ａ，３００Ｂがミラー配置であることから、各サブブロック３００Ａ，３００Ｂのデータドライバ領域３５０への入力は、図１５の右端に示すように、サブブロック３００Ａ，３００Ｂの境界を挟んで対称となる関係を満足する必要がある。
【００８０】
ここで、１画素を構成する各サブピクセルＲ，Ｇ，Ｂはそれぞれ６ビットであるとすると、１画素は計１８ビットとなり、この１画素１８ビットのデータを、Ｒ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５と表記する。図１５の右端に示すように、サブブロック３００Ａでのデータドライバ領域３５０への出力配列は、上からＲ０，Ｇ０，Ｂ０，Ｒ１，…Ｒ５，Ｇ５，Ｂ５の順序となる。一方、サブブロック３００Ｂでのデータドライバ領域３５０への出力配列は、上述した理由から、下からＲ０，Ｇ０，Ｂ０，Ｒ１，…Ｒ５，Ｇ５，Ｂ５の順序となる。つまり、２画素分のデータは、サブブロック３００Ａ，３００Ｂの境界を挟んで対称となる
一方、ＲＡＭ内蔵データドライバブロック３００のＲＡＭ領域３１０のメモリセルアレイ３１２では、図１５に示すＲＧＢ格納配列順序（つまりデータ読出し配列順序）となっており、データドライバ領域３５０へのデータ出力配列順序とは一致していない。このため、図１５に示すように、メモリ出力回路３２０の領域に並び替え配線領域４１０を確保している。この並べ替え配線領域４１０は、複数のビット線からのデータ読み出し配列順序で入力されたビットデータを、配線により並べ替えて、メモリ出力回路３２０でのビット出力配列順序で出力するものである。
【００８１】
並び替え配線領域４１０については後述するとして、まず、メモリセルアレイ３１２について説明する。図１５に示すように、メモリセルアレイ３１２の右側には、ＲＡＭブロック２００にデータを読み書き制御するホスト機器（図示せず）との間でデータが入出力されるデータ読出し／書き込み回路４００を有する。このデータ読出し／書き込み回路４００には、１回のアクセスで１８ビットのデータが入力または出力される。つまり、一つのＲＡＭ内蔵データドライバブロック３００に２画素分の３６ビットデータを読み書きするには、２回のアクセスが必要となる。
【００８２】
ここで、データ読出し／書き込み回路４００は、図１５に示すように、Ｙ方向で１８個の書き込み駆動セル４０２と、Ｙ方向で１８個のセンスアンプセル４０４とを有する。そして、各書き込み駆動セル４０２は、Ｙ方向（ワード線方向）にて隣接する所定個数（本実施形態では２個）のメモリセルを一メモリセル群とし、その一メモリセル群を構成する２つのメモリセルＭＣのＹ方向の高さと等しい高さを有する。つまり、隣接する２つのメモリセルＭＣで一つの書き込み駆動セル４０２が共用される。同じく、各センスアンプセル４０４も、隣接する２つのメモリセルＭＣのＹ方向の高さと等しい高さを有する。つまり、隣接する２つのメモリセルＭＣで一つのセンスアンプセル４０４が共用される。
【００８３】
例えば、ホスト機器が１画素分のデータをメモリセルアレイ３１２に書き込む時について説明する。図１５にて例えばワード線ＷＬ１が選択されると共に、Ｙ方向に配列された３６個のメモリセルＭＣのうちの例えば偶数番目の１８個のメモリセルＭＣに、１８個の書き込み駆動セル４０２を介して、１画素分のデータＲ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５が書き込まれる。次に、同じワード線ＷＬ１が選択され、Ｙ方向に配列された３６個のメモリセルＭＣのうちの例えば奇数番目の１８個のメモリセルＭＣに、１８個の書き込み駆動セル４０２を介して、次の１画素分のデータＲ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５が書き込まれる。
【００８４】
このような駆動により、図１５に示すＹ方向で３６個のメモリセルＭＣに２画素分のデータが書き込まれる。ホスト機器へデータを読み出す場合には、書き込み駆動セル４０２に代えてセンスアンプセル４０４が用いられて、書き込みと同じ手順で２回に分けて読み出される。
【００８５】
以上のことから、図１５のＹ方向にて隣接する２つのメモリセルＭＣには、ホスト機器側とのアクセスの制約により、同色でかつ全６ビット中の階調ビット番号が同じ２つのデータ（例えばＲ０，Ｒ０）が入力されることになる。この制約のため、図１５のＹ方向に配列された３６個のメモリセルＭＣに格納されるデータ配列順序は、図１５の左端に示すデータ出力配列順序と一致しない。図１５に示すＹ方向の３６個のメモリセルＭＣへのデータ格納配列は、並べ替え配線領域４１０での配線交差回数を少なし、並べ替え配線長を短くするために決定されている。
【００８６】
以上により、メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序と、メモリ出力回路３２０からのデータ出力配列順序とが異なっている。このため、図１５に示す並び替え配線領域４１０が設けられている。
【００８７】
３．２．メモリ出力回路
並び替え配線領域４１０を有するメモリ出力回路３２０の一例を、図１６を参照して説明する。図１６において、メモリ出力回路３２０は、Ｘ方向にて大別して、センスアンプ回路３２２、バッファ回路３２４及びそれらを制御するコントロール回路３２６を有する。
【００８８】
センスアンプ回路３２２は、ビット線方向（Ｘ方向）にＬ（Ｌは２以上の整数）個、例えばＬ＝２個の第１のセンスアンプセル３２２Ａ、第２のセンスアンプセル３２２Ｂを有し、一水平走査期間内に同時に読み出される２つのビットデータを、第１，第２のセンスアンプセル３２２Ａ，３２２Ｂの異なる一つにそれぞれ入力させる。このため、第１，第２のセンスアンプセル３２２Ａ，３２２Ｂの各々の高さは、Ｘ方向にて隣接するＬ個（Ｌり＝２個）のメモリセルＭＣの高さの範囲内におさめればよく、センスアンプ回路３２２の回路レイアウトの自由度が確保される。バッファ回路３２４は、第１のセンスアンプセル３２２Ａの出力を増幅する第１のバッファセル３２４Ａと、第２のセンスアンプセル３２２Ｂの出力を増幅する第２のバッファセル３２４Ｂとを有する。図１６の例では、ワード線選択によりメモリセルＭＣ１から読み出されたデータは、第１のセンスアンプセル３２２Ａで検出され、第１のバッファセル３２４Ａにより増幅されて出力される。同一のワード線選択でメモリセルＭＣ２から読み出されたデータは、第２のセンスアンプセル３２２Ｂで検出され、第２のバッファセル３２４Ｂにより増幅されて出力される。図１７は、第１のセンスアンプセル３２２Ａ及び第１のバッファセル３２４Ａの回路構成の一例を示しており、これらはコントロール回路３２６からの信号ＴＬＴ，ＸＰＣＧＬにより制御されている。
【００８９】
３．３．並べ替え配線領域
本実施形態では、図１５に示す並べ替え配線領域４１０を、図１８に示すように、第２のバッファセル３２４Ｂの領域に配置している。図１８は、図１４に示すサブブロック３００Ａを主として示しており、第１のバッファセル３２４Ａの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５と、第２のバッファセル３２４Ｂの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５が示されている。
【００９０】
第１のバッファセル３２４Ａの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５の出力端子は、金属第二層ＡＬＢでＸ方向に引き出され、ビアを介して金属第三層ＡＬＣによりＹ方向に引き出されて、サブブロック３００Ｂ側に配線される。
【００９１】
第２のバッファセル３２４Ｂの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５の出力端子は、金属第二層ＡＬＢでＸ方向にわずかに引き出され、ビアを介して金属第三層ＡＬＣによりＹ方向に引き出されて、さらにビアを介して金属第二層ＡＬＢによりＸ方向に引き出されて、メモリ出力回路３２０の出力端子まで接続される。
【００９２】
このように、並べ替え配線領域４１０は、ビット線方向に延びる複数の配線が形成された配線層ＡＬＢと、ワード線方向に延びる複数の配線が形成された配線層ＡＬＣと、両配線層ＡＬＢ，ＡＬＣ間選択的に接続する複数のビアとを有することで、目的とする並べ替え配線を実現している。また、第２のバッファセル３２４Ｂの領域を利用して並べ替えを行うことで、第１，第２のバッファセル３２４Ａ，３２４Ｂからの出力を最短にて並べ替えることができ、配線負荷を低減することができる。
【００９３】
４．電子機器
図１９（Ａ）（Ｂ）に本実施形態の集積回路装置２０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１９（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【００９４】
図１９（Ａ）（Ｂ）においてホストデバイス５１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス５１０は、表示ドライバである集積回路装置２０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１９（Ｂ）の画像処理コントローラ（表示コントローラ）５２０は、ホストデバイス５１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【００９５】
表示パネル５００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
【００９６】
図１９（Ａ）の場合には、集積回路装置２０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス５１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。図１９（Ｂ）の場合にも、集積回路装置２０としてメモリ内蔵のものを用いることができる。即ちこの場合には、ホストデバイス５１０からの画像データは、画像処理コントローラ５２０の内蔵メモリを用いて画像処理を行うことができる。画像処理されたデータが集積回路装置２０のメモリに記憶され、表示パネル５００が駆動される。
【００９７】
５．変形例
本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００９８】
図２０は、図１６とは異なるメモリ出力回路を示しており、図２０ではＹ方向にて第１のセンスアンプセル３２２Ａ，第１のバッファセル３２４Ａ，第２のセンスアンプセル３２４Ｂ，第２のバッファセル３２４Ｂ及びコントロール回路３２６の順で配列している。この場合でも、メモリ出力回路の領域、特に第２のバッファセル３２４Ｂの領域に並べ替え配線領域４１０を配置することができる。
【００９９】
図２１の例では、センスアンプ３２２及びバッファ３２４は、一水平走査期間の読出し回数Ｎに応じて分割されていない。この場合、センスアンプ３２２の前段に第１のスイッチ３２７、バッファ３２４の後段に第２のスイッチ３２８を設けている。第１のスイッチ３２７は、図２２に示すように、カラムアドレス信号ＣＯＬＡ，ＣＯＬＢにより択一的に選択される２つのスイッチ３２７Ａ，３２７Ｂを有する。こうして、２つのメモリセルＭＣに一つのセンスアンプ３２２及び一つのバッファ３２４を共用することができる。第２のスイッチ３２８は、第１のスイッチ３２７同様にしてスイッチングされることで、時分割で送られてくる２つのメモリセルＭＣからのデータを２本の出力線に振り分けて出力することができる。図２１の例においても、メモリ出力回路の領域に並べ替え配線領域４１０を配置することができる。
【０１００】
なお、並べ替え配線領域４１０を設ける原因は、上述の実施形態では、ホスト機器とメモリセルアレイとの間のデータアクセスに起因したメモリセルのレイアウトと、データドライバ中の回路構造のミラー配置との２つの要因であったが、いずれか一方の場合であってもよく、これらに加えて、あるいはこれらとは異なる要因で並べ替えを実施しても良いことは言うまでもない。
【図面の簡単な説明】
【０１０１】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。
【図２】図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。
【図３】図３（Ａ）及び図３（Ｂ）は、本実施形態に係る集積回路装置の構成例を示す図である。
【図４】本実施形態に係る表示メモリの構成例である。
【図５】本実施形態に係る集積回路装置の断面図である。
【図６】図６（Ａ）及び図６（Ｂ）は、データ線ドライバの構成例を示す図である。
【図７】本実施形態に係るデータ線駆動セルの構成例である。
【図８】本実施形態に係る比較例を示す図である。
【図９】図９（Ａ）〜図９（Ｄ）は、本実施形態のＲＡＭブロックの効果を説明するための図である。
【図１０】本実施形態に係るＲＡＭブロックの各々の関係を示す図である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、ＲＡＭブロックのデータ読み出しを説明するための図である。
【図１２】本実施形態に用いられる４分割、９０度回転、一水平走査期間内２回読み出し用のＲＡＭブロックを説明するための図である。
【図１３】ＲＡＭ及びソースドライバのブロック分割を示す図である。
【図１４】図１３により１１分割されたＲＡＭ内蔵データドライバブロックの概略説明図である。
【図１５】メモリセルアレイでの複数のビット線の配列に従ったデータ配列順序と、メモリ出力回路からのデータ出力配列順序とが異なる状態を説明するための図である。
【図１６】ＲＡＭ内蔵データドライバブロックのメモリ出力回路を示す図である。
【図１７】図１５に示すセンスアンプ及びバッファの回路図である。
【図１８】図１４に示す並べ替え配線領域の詳細を示す図である。
【図１９】図１９（Ａ）（Ｂ）は、本実施形態の集積回路装置を含む電子機器を示す図である。
【図２０】図１６とは異なるメモリ出力回路を示す図である。
【図２１】図１６及び図２０とは異なるメモリ出力回路を示す図である。
【図２２】図２１に示す第１のスイッチを説明するための図である。
【符号の説明】
【０１０２】
１０  表示パネル、２０  表示ドライバ（集積回路装置）、
１００  データ線ドライバブロック、
１００Ａ、１００Ａ１、１００Ａ２、１００−Ｒ  第１の分割データ線ドライバ、
１００−Ｇ  第２の分割データ線ドライバ、
１００Ｂ、１００Ｂ１、１００Ｂ２、１００−Ｂ  第Ｎの分割データ線ドライバ、
２００  ＲＡＭブロック、３００  ＲＡＭ内蔵データドライバブロック、３００Ａ，３００Ｂ  サブブロック、３１０  ＲＡＭ領域、３１２  メモリセルアレイ、３２０  メモリ出力回路、３２２  センスアンプ、３２２Ａ  第１のセンスアンプセル、３２２Ｂ  第２のセンスアンプセル、３２４  バッファ、３２４Ａ  第１のバッファセル、３２４Ｂ  第２のバッファセル、３２６  コントロール回路、３５０  データドライバ領域、３６０  ＤＡＣ（デジタル−アナログ変換器）、４００  データ書き込み／読出し回路、４０２  書き込み駆動セル、４０４  センスアンプセル、４１０  並べ替え配線領域、ＢＬ  ビット線、ＤＬ  データ線、ＭＣ  メモリセル、ＳＬＡ、ＳＬ１  第１のラッチ信号、ＳＬ２
第２のラッチ信号、ＳＬＢ、ＳＬＣ  第Ｎのラッチ信号、ＳＬＣ  データ線制御信号、ＲＡＣ  ワード線制御信号、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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