(57)【要約】      （修正有）【課題】ＬＤＤラテラルＤＭＯＳトランジスタは、第１の導電型式の基板上の第１の導電型式の低濃度に注入されたエピタキシャル層内に提供される。【解決手段】第１の導電型式の高濃度に注入された埋込み層は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン表面下の多数の等電位分布を除去することによって提供される。或る実施例で、ゲートプレートは、ゲート及びドリフト領域のゲートエッジの上部に提供される。任意のＮウエルは、シリコン表面下の電界を形成するためのより良い適応性を提供する。埋込み層もまた、ＬＤＤラテラルダイオードの電界を減少し、カソード−アノード間の逆再生特性を改良する。【選択図】図５
2007318158.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型式の基板の表面上に形成された第１の導電型式の埋込み層と、
前記基板の前記表面上に形成された前記第１の導電型式のエピタキシャル層と、
前記エピタキシャル層の第１及び第２の領域が露出され、前記第１の領域の境界の一部が前記埋込み層の上方に配置され、部分的に前記エピタキシャル層に覆われ、前記エピタキシャル層の表面に形成された酸化層と、
前記境界の前記部分に於て前記酸化領域に隣接した前記エピタキシャル層の前記第１の領域内に形成された第２の導電型式のドリフト領域と、
前記境界の前記部分から離れた前記ドリフト領域に隣接する前記エピタキシャル層の前記第１の領域内に形成された前記第２の導電型式のカソード領域と、
前記酸化層に隣接する前記エピタキシャル層の前記第２の領域内に形成された前記第１の導電型式のアノード領域とを有することを特徴とする自己絶縁されたダイオードの構造。
【請求項２】
前記アノード領域および埋込み層に隣接する前記エピタキシャル層内の前記第１の導電型式の高濃度拡散領域を有することを特徴とする請求項１に記載の構造。
【請求項３】
第１の導電型式の基板の１つの表面上に形成された第１の導電型式の埋込み層を提供する過程と、
前記基板の前記表面に形成された前記第１の導電型式のエピタキシャル層を提供する過程と、
部分的に前記エピタキシャル層を覆い、前記エピタキシャル層の第１及び第２の領域を露出させ、前記第１の領域の前記境界の一部が前記埋込み層の上方に位置する、前記エピタキシャル層の表面に形成された酸化層を提供する過程と、
前記境界の前記部分の前記酸化領域に隣接した前記エピタキシャル層の前記第１の領域内に形成された、第２の導電型式のドリフト領域を提供する過程と、
前記境界の前記部分から離れた前記ドリフト領域に隣接する前記エピタキシャル層の前記第１の領域内に形成された、前記第２の導電型式のカソード領域を提供する過程と、
前記酸化層に隣接する前記エピタキシャル層の前記第２の領域内に形成された前記第１の導電型式のアノード領域を提供する過程とを有することを特徴とする自己絶縁されたダイオード構造を提供するため方法。
【請求項４】
前記アノード領域及び前記埋込み層に隣接した前記エピタキシャル領域内に、前記第１の導電型式の高濃度拡散領域を提供するための過程を更に有することを特徴とする請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルオキサイドセミコンダクタ（ＭＯＳ）電界効果装置に関し、特にラテラル２重拡散ＭＯＳ（ＤＭＯＳ）電界効果トランジスタに関する。
【背景技術】
【０００２】
低濃度にドープされたドレイン（ＬＤＤ）領域を有するタイプのラテラル２重拡散金属酸化物半導体（ラテラルＤＭＯＳ）トランジスタ（または“ＬＤＤラテラルＤＭＯＳトランジスタ”）は、しばしば高電圧集積回路に存在する。これらのＬＤＤラテラルＤＭＯＳ素子の中でも、論理機能を実行するために用いられる低電圧素子との集積が比較的容易なために、自己絶縁素子がとりわけ好ましい。自己絶縁素子は、Ｎチャネル素子に於ては、各トランジスタのＮ＋ドレイン及びソース領域が、これらの各ドレイン及びソース領域とＰ型基板との間に形成された逆バイアスされたＰＮ接合によって、他のトランジスタのＮ＋ドレイン及びソース領域から分離されているために、そのように呼ばれる。自己絶縁ＤＭＯＳ素子は、接合絶縁されたＬＤＤラテラルＤＭＯＳ素子または誘電体絶縁されたＬＤＤラテラルＤＭＯＳ素子に比べ、自己絶縁のため必要とする領域が小さいため、コストが比較的低い。上述されたＬＤＤラテラルのＤＭＯＳ素子の様々なタイプの外観は、１９８６年１２月の電子装置に関するＩＥＥＥの会報第ＥＤ−３３巻、第１２号の１９３６頁から１９３９頁の、ビー・バリガ（B. Baliga）によって記述された“電力集積回路に対する簡単な概観”に記述されている。
【０００３】
図１は、２重拡散されたＮ＋ソース領域１０２及びＰボディ領域１０３を表わす、ＮチャネルＬＤＤラテラルＤＭＯＳトランジスタ１００の断面図である。Ｐボディ及びソース領域１０２及び１０３は、通常、導体１２０に接続されており、その導体１２０は、Ｐ＋接触領域１０１を通してＰボディ領域１０８と接続している。トランジスタ１００のドレインは、Ｎ−ＬＤＤまたはドリフト領域１２２及びＮ＋接触領域１０７によって形成される。トランジスタ１００は、ゲート１０９の電圧によって制御され、そのゲート１０９は、ゲート酸化層１１０の上方に位置し、絶縁層１２１に囲まれている。高濃度Ｐ＋領域１０４が、良好な接触をもたらすために、任意にＰ−基板１０５に形成される。この高濃度Ｐ領域１０４は、トランジスタ１００のブレークダウン電圧と、トランジスタ１００に関連する寄生の静電容量の増加のいずれに対しても大きな影響を及ぼさない。所望に応じたＮウェル１０６もまた、より高いブレークダウン電圧を必要とする、より長いドリフト領域の高電圧装置に適する“高濃度”ドレイン領域を提供するために形成される。もしドリフト領域１２２が非常に低濃度にドープされているならば、トランジスタのブレークダウンはしばしば、Ｎ＋接触領域１０７（“ドレインエッジ”）に続くドリフト領域１２２のエッジに関連する高い電界中で起こる。一方、もしドリフト領域１２２が比較的より高濃度にドープされているならば、ブレークダウンは、ゲート１０９（“ゲートエッジ”）に続くドリフト領域１２２のエッジで、より頻繁に起きる。ドリフト領域１２２がより高濃度にドープされているため、トランジスタ１００の導通抵抗を減少し、それによって高い飽和電流を可能にする。しかしながら、ドリフト領域１２２のゲートエッジ付近の表面でのブレークダウンは、多少の電荷をゲート酸化物１１０の中に残すこともあり、信頼度の問題及び不安定なブレークダウン電圧をもたらす。
【０００４】
図２は、トランジスタ１００が“オフ”状態にある時の電位分布を示す。（図２に於て所望に応じた高濃度Ｎ＋領域１０４及び所望に応じたＮウェル１０６は示されていない。）図２に示すように、高い電界は、ドリフト領域１２２のゲートエッジに“集中”して配置された等電位線によって示される。ゲートエッジでの高い電界の分布は、トランジスタ１１０のブレークダウン電圧を低くする。
【０００５】
図３は、等電位線の集中を軽減するため、従来の技術に於ける１つの方法を示しており、それによってトランジスタ１００のブレークダウン電圧は高くなる。図３に示すように、ゲート１０９またはソース領域１０２のいずれか一方に電気的に接続された、フィールドプレートと呼ばれる導体１１１は、ドリフト領域１２２のゲートエッジの上方に位置する。図３に示すように、フィールドプレート１１１の存在は、シリコン表面上方のドリフト領域１２２のゲートエッジでの等電位線の集中を減少し、ゲートエッジの電界の強度を低くする。フィールドプレート１１１は、ポリシリコンまたは金属を用いることで形成される。（フィールドプレートが、ゲート１０９と電気的に接続されている時、フィールドプレートはまた、“ゲートプレート”と呼ばれる。）しかしながら、Ｎ−ドリフト領域１２２の側壁（矢印Ａによって示されている）に、強い電界が残っている。一方、ゲートプレートを用いた、等電位線の集中を減少する方法は、満足すべきものではなく、特にその理由は、Ｎ−ドリフト領域１２２のドーパント濃度の合理的で期待された過程の変更が、そのような電界の集中を一層悪化させるためである。
【０００６】
ＬＤＤラテラルＤＭＯＳトランジスタのブレークダウン電圧を増加するためのもう１つの方法は、減少された表面電界（ＲＥＳＵＲＳ）技術によって獲得され、その技術は、１９７９年１２月の国際電子装置会議の技術ダイジェストの２３８頁から２４１頁に於てジェイアペルス（J. Appels）その他の者によって“高電圧で薄い層を有する装置（ＲＥＳＵＲＦ装置）”に於て議論されている。ＲＥＳＵＲＦ技術は、Ｐ−基板の表面の低濃度にドープされたＮ−エピタキシャル層内のＬＤＤラテラルＤＭＯＳトランジスタを提供する。
【０００７】
図４は、電界を形成するＰ＋埋込み層２０１を有する接合絶縁されたＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ２００を示す。図４で、トランジスタ２００は、Ｐ−基板２０５の表面に形成されたＮ−エピタキシャル層２０６の中に製造されている。トランジスタ２００は、Ｎ＋ソース及びドレイン領域２０２及び２０７、Ｐボディ領域２０３及びゲートと酸化層２１０の上方に形成され絶縁層２２１に囲まれたゲート２０９を有する。Ｎ＋ソース領域２０２及びＰボディ領域２０３は、金属皮膜で覆われた物質２２０によって接続されている。加えて、トランジスタ２００は、Ｐ＋絶縁層２０４から延在しドリフト領域２２２のゲートエッジを越えてゲート領域の下に水平に到達する電界形成Ｐ＋埋込み層２０１を備えている。図４で、ＲＥＳＵＲＳ効果を原因とする、増加したブレークダウン電圧に加えて、電界形成Ｐ＋埋込み層２０１は、ゲート２０９の下の領域に並ぶＮ−エピタキシャル層２０６内の等電位線を“集中しない”状態にすることによって、ブレークダウン電圧をより高める。同様のトランジスタが、“ラテラル２重拡散ＭＯＳトランジスタ装置”という名称の米国特許第４，３００，１５０号に開示されている。
【０００８】
図４のＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ２００は、ＲＥＳＵＲＦ技術及び電界形成Ｐ＋埋込み層２０１の両方を使用することによって、そのブレークダウン電圧を高めるが、Ｐ＋絶縁層２０４のための付加的な領域が必要とされるので、ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ２００は、パッキング密度の立場からコスト高となる。加えて、Ｐ＋絶縁領域２０４は、Ｎ＋ソース領域２０２、Ｐボディ領域２０３及エピタキシャル領域２０６によって形成された高利得の寄生バーチカルＮＰＮトランジスタのエミッタ−ベース間の接合を短絡するために、図４に示すように適切に形成されなければならない。エミッタ−ベース間の接合を短絡することは、“共通エミッタベースオープンブレークダウン電圧スナップバック”（“ＢＶCEOスナップバック”）として知られる、装置を破壊する現象を妨げる。Ｐ＋絶縁領域２０４を製造するにあたり、絶縁を確実なものにするために、Ｐ＋拡散が、Ｎ−エピタキシャル層を貫通しＰ−基板に達することを確実にする注意が必要である。
【０００９】
更に、図４のＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ２００のＰボディ領域２０３は、Ｎ−エピタキシャル層２０６との逆バイアス接合を形成する。そのような逆バイアス接合は、ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ２００のパンチスルー（障壁を低くする）ブレークダウン劣化の可能性を増加させる。結果として他のバイポーラまたは高い電圧の装置を集積する可能性は、ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタの設計要件によって限定される。
【００１０】
従って、ドリフト領域のゲートエッジに於ける減少したピーク電界を有する、自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタは、非常に有望である。そのようなトランジスタは、信頼度またはブレークダウン電圧の低下なしに、ドリフト領域のより高いドーパント濃度を許す。更に、そのような自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタは、ＲＥＳＵＲＦ型のラテラルＤＭＯＳトランジスタ内のＰ＋絶縁層の領域的な不利益を負わずに、ブレークダウン電圧及び信頼度の特性を提供し、設計者がより自由に、バーチカルＮＰＮトランジスタを提供するような他の目的のために、より厚いエピタキシャル層を選択し使用することを許可する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、等電位線のゲートへの集中を減少させ、ＤＭＯＳトランジスタのブレークダウン電圧を高めることである。
【課題を解決するための手段】
【００１２】
本発明の構造及び方法に従えば、自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタは、ＲＥＳＵＲＦトランジスタの加えられた領域コストなしにゲートエッジに於けるピーク電界を減少して提供される。自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタは、二重に拡散されたボディ領域、埋込み層及び基板と同じ導電型式を有する、高濃度にドープされたエピタキシャル層内に形成される。埋込み層は、実質上ソース領域の下から実質上ドリフト領域の下へ延在する。
【００１３】
１つの実施例では、導電性のゲートプレート（それは金属、ドープされたポリシリコンまたはその他の所望に応じた適切な導電性の物質である）は、自己絶縁されたラテラルＤＭＯＳトランジスタのゲート領域の上方に提供される。他の実施例では、高濃度ボディ拡散領域が、自己絶縁されたＤＭＯＳトランジスタ内に提供される。他の実施例では、高濃度ドレイン拡散領域が、自己絶縁されたＤＭＯＳトランジスタ内に提供される。更に異なる実施例では、自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタのゲート、Ｐ＋埋込み層及びドリフト領域が、ドレイン領域を囲む実質上環状の構造を形成する。これらの実施例では、埋込み層は、上述された構造または複数の構造と共に、電界の集中を減少することにより、ブレークダウン電圧を増加するための電界形成の適応性を提供する。
【００１４】
本発明の他の実施例では、ドリフト及びＰ＋埋設領域は、ドレイン領域を囲む実質上環状の構造を形成する。とはいえ本実施例では、ドリフト領域の唯１つの部分が、フィールド酸化膜領域及びドリフト領域によって形成される“不活性エッジ”に当接するドリフト領域の他の部分であるチャネル領域によって区別される。不活性エッジの下のＰ＋埋込み層は、不活性エッジの電界強度を減少するために提供される。
【００１５】
本発明の他の実施例では、ダイオードが、ＬＤＤラテラルＤＭＯＳトランジスタの活性チャネル領域を取り除くことによって形成される。Ｐ＋埋込み層は、ドリフト領域及びフィールド酸化膜領域の接合部の電界を減少させ、カソード−アノード間の逆再生特性を改善する。
【００１６】
本発明の他の実施例では、フィールド酸化膜領域は、ゲートを形成する前にドリフト領域の上に形成される。ゲートは、フィールド酸化膜領域の上に延在するので、チャネル及びドリフト領域間の接合部で、電界強度を減少させる。
【００１７】
本発明は、添付の図面と共に以下に提供される詳細な記述の考慮に基づいて、より良く理解されるであろう。
【発明の効果】
【００１８】
上述したように、本発明によれば、ＤＭＯＳトランジスタのＰ−基板内にＰ＋埋込み層を設けることにより、等電位線のゲートへの集中を防ぎ、ＤＭＯＳトランジスタのブレークダウン電圧を高めることができる。
【発明を実施するための最良の形態】
【００１９】
図５は、本発明の１つの実施例に基づいて提供されたＬＤＤラテラルＤＭＯＳトランジスタ５００の断面図である。ＬＤＤラテラルＤＭＯＳトランジスタ５００は、ゲート５０９、ドリフト領域５２２及びＰ＋埋込み層５０１が、ドレイン領域の周囲を取り囲む実質上環状の構造を有する。
【００２０】
この実施例では、図５に示すように、ＬＤＤラテラルＤＭＯＳトランジスタ５００は、Ｐ−基板５０５上の低濃度にドープされたＰ−エピタキシャル層５１２によって形成されている。エピタキシャル層５１２は、概ね１．０×１０14／cm3から５．０×１０14／cm3のドーパント（例えばボロン）濃度を有し、ドーパント濃度は、８．０×１０15／cm3となることもある。エピタキシャル層の深さは、集積回路内の全ての装置の所定の動作条件に基づいて選択される。同様に、前記Ｐ−（例えばボロンをドープされた）基板５０５の抵抗率は、集積回路内に於てトランジスタ５００と共に集積された全ての装置の所定の最大動作電圧を考慮することによって選択される。５００ボルト以上の動作電圧に対し、３０〜５０Ωcmの抵抗率が用いられる。しかしながら、より高い電圧動作（例えば１０００ボルトまたはより以上の電圧）のために、９００Ωcm以上の高い抵抗率が用いられる。
【００２１】
Ｐ−エピタキシャル層５１２は、高温度の化学蒸着法（ＣＶＤ）または当業者に知られている他の適切な技術によって堆積される。Ｐ−エピタキシャル層５１２を形成する前に、Ｐ＋埋込み層５０１は、イオン注入のような普通の技術によって、Ｐ−基板５０５の表面の近くに形成される。Ｐ−エピタキシャル層５１２を形成する過程で、Ｐ＋埋込み層５０１は、Ｐ−エピタキシャル層５１２の表面に向かって後方に拡散する。形成過程の熱サイクル数に依存して、Ｐ＋埋込み層５０１の最終的なドーパント濃度が１０16／cm3のオーダーになるように、初期のドーパント濃度が供給される。本実施例で、６０ＫｅＶでの５．０×１０14／cm3のボロンの注入量は、Ｐ＋埋込み層５０１の所定の最終的なドーパント濃度を供給する。後方への拡散は、８ミクロン程であり、この厚さは、Ｐ−エピタキシャル層５１２が可能な最小の深さを限定する。
【００２２】
図５は、Ｐボディ領域５０２とＰ−基板５０５の間の良好な接続を提供する高濃度Ｐ＋領域５０４を示す。もしイオン注入法が、高濃度Ｐ＋領域５０４を形成するために用いられるならば、６０ＫｅＶでの１０15／cm2を超過するボロンの注入量が使用される。代わって、Ｐ＋領域５０４は、気体または固体のボロンソースからのＰ＋の先行する蒸着法を用いることによって形成される。Ｐボディ領域５０３はＬＤＤラテラルＤＭＯＳトランジスタ５００の閾値電圧を決定する。Ｐボディ領域５０３を形成するために用いられる６０ＫｅＶでの注入量は、閾値電圧に依存して１．０×１０13／cm2から９．０×１０13／cm2の範囲に及ぶが、概ね５．０×１０13／cm2の注入量である。共通Ｎ＋／Ｐボディ領域の接合の深さの閾値電圧は、Ｎ＋ソース領域５０２とＰボディ領域５０３の間の接合での相互作用によって決定される正味の断面に依存して、０．７ボルトから３．０ボルトに変化する。本実施例の製作過程で、Ｐボディ領域５０３は、基板内部へ４ミクロンほどの深さだけ下方向に拡散する。図４に示すトランジスタ２００のような、ＲＥＳＵＲＦ型ＬＤＤラテラルＤＭＯＳトランジスタとは異なり、Ｐボディ領域５０３の近傍には、逆バイアス接合が存在しない。逆バイアス接合は、Ｎ＋ドレイン領域５０７とＰ−エピタキシャル層５１２の間に形成され、その接合は、トランジスタ５００のパンチスルーブレイクダウン効果に寄与するために、Ｐボディ領域５０３から離れた位置にある。
【００２３】
Ｎ＋ソース領域５０２及びＮ＋ドレイン領域５０７は、注入量５．０×１０15／cm2またはそれ以上の注入量による通常の技術を用いて形成される。本実施例では、燐及び砒素の５０％−５０％の混合が用いられるが、いずれの注入物も他方とは別に使用可能である。本発明の以下に述べる利点のために、ドリフト領域は、４．０×１０12／cm2以上の合計の注入量（例えば燐）によって形成され、その量は、従来技術に於て達成できるドリフト領域のドーパント注入量のおよそ４倍に当たる。従ってこのトランジスタ５００の導通時の抵抗は、従来技術のＬＤＤラテラルＤＭＯＳトランジスタの導通時の抵抗に比べかなり減少されたものとなる。
【００２４】
所望に応じたＮウェル５０６もまた提供される。そのとき、Ｎウェル５０６の深さは、３ミクロンから１２ミクロンであり、そのドーパント濃度（例えば燐）は１．０×１０15／cm3から２．０×１０16／cm3の間である。もしＮウェル５０６が注入されるならば、６０から１００ＫｅＶでの３．０〜８．０×１０12／cm2の注入量（例えば燐）が、概ね８．０×１０15／cm3の表面濃度を提供するために用いられる。Ｐ−ＭＯＳトランジスタとの集積を許可することに加えて、所望に応じたＮウェル５０６は、付加的な電界形成の適応性（以下に説明）を提供する。
【００２５】
所望に応じたＰ＋領域５１３（例えばホウ素をドープされた領域）は、ソース−Ｐボディ間の分路を提供し、Ｐボディ領域５０３との良好な接触を提供する。もしＰ＋領域５１３が提供されなければ、Ｐボディ領域５０３は、ソース／ボディ結合５２０に直接または高濃度Ｐ＋領域５０４と共に接触する。トランジスタ５００のゲート酸化層５１０及びゲート５０９は、通常の方法を用いて形成される。
【００２６】
図５に示す構造には、ＲＥＳＵＲＦ型ラテラルＤＭＯＳトランジスタとは異なり、ＢＶCEOスナップバックを受け入れ易い高利得の寄生バーチカルＮＰＮトランジスタが存在しない。ＢＶCEOスナップバック現象は、図４のＲＥＳＵＲＦ型ＤＭＯＳトランジスタ２００と共に上述された。本実施例では、ソース及びドレイン領域５０２及び５０７、及びＰ−エピタキシャル層及びＰボディ領域５１２及び５０３によって形成された長いベース（低い利得）を有する唯一の寄生ラテラルＮＰＮトランジスタが存在する。一方、トランジスタ５００は、ＢＶCEOスナップバックを禁止するのにあまり適当ではない。
【００２７】
本実施例では、所望に応じたゲートプレート５１１（例えばアルミニウム）が、図２に示すゲートプレートと共に既に上述された方法によって、シリコン表面上の電荷の集中を減少するために提供される。ドリフト領域５２２のドレインエッヂで、電界の減少が要求されるならば、ドレイン接触領域５０７の導電物質５０８は、フィールドプレートを形成するドリフト領域５２２のドレインエッジを超えて、絶縁層５２１の上方に延在するように形成される。
【００２８】
図６に、トランジスタ５００の等電位線の分布が示されている。図６に示すように、Ｐ＋埋込み層５０１の存在は、等電位線がシリコン表面の下でより横になり、ドレイン接触領域５０７の向きでより均等になるように、等電位線を押し出す。このようにして、図３の矢印Ａによって指示された等電位線の集中は、Ｐ＋埋込み層５０１の存在によって緩和される。一方、ドリフト領域５２２のゲートエッジの電界を減少し、電界を表面電荷から離れたバルクシリコンの内部へ移動させることによって、ＬＤＤＭＯＳトランジスタ５００のブレイクダウン電圧が高められる。このブレイクダウン電圧が上昇することによって、ドリフト領域５２２のドーパント濃度は、従来技術に比較し４倍に増加し、それに対応して、トランジスタ５００の導通抵抗が減少するので、ＬＤＤラテラルＤＭＯＳトランジスタ５００の高い電流を保持する能力を増加させる。更に、ブレイクダウンはバルク内に残留するので、アバランシェブレイクダウン電圧は、安定な状態に留まり、酸化層５２１への充電は最小になる。
【００２９】
図７は、本発明の変形実施例の、Ｎウェル６０６を有するＬＤＤラテラルＤＭＯＳトランジスタ６００の等電位線の分布を示す。図５及び図７の各トランジスタ５００及び６００の構造の比較を容易にするために、同じ参照番号が与えられている。図７は、Ｎウェル６０６が、トランジスタ６００の等電位線をバルクシリコンの内部へ押しやり、表面電荷から遠ざけることを示す。一方、Ｎウェル６０６の深さを制御することは、トランジスタ６００を所望のブレイクダウン特性に適合するように変えるための、電界形成の適応性を提供する。Ｎウェル６０６のようなＮウェルは、２００ボルト以上の動作電圧で一般的に使用され、２００ボルト以下の動作電圧では殆ど一般的に使用されない。これは、２００ボルト以下の電圧では、所望のブレイクダウン特性がより容易に得られるからである。Ｎウェルもまた、高電圧で使用されるトランジスタの導通抵抗を減少する。
【００３０】
図８は、（ａ）図１に示されたものと同様な、従来技術に於けるＬＤＤラテラルＤＭＯＳトランジスタ、（ｂ）（ａ）と同様な、ＬＤＤラテラルＤＭＯＳトランジスタであって、図に示すようなゲートプレート１０２を有するトランジスタ、及び（ｃ）本発明に基づく、図に示すようなＰ＋埋込み層を有するＬＤＤラテラルＤＭＯＳトランジスタ  のシリコン表面上に沿った電界強度を比較している。図８に於て、（ａ）のトランジスタは、構造８００によって表現され、ゲートプレート８０２及びＰ＋埋込み層８０１を取り除いたものである。（ｂ）のトランジスタは、構造８００によって表現され、Ｐ＋埋込み層８０１を取り除いたものである。（ｃ）のトランジスタは、構造８００によって表現され、ゲートプレート８０２及びＰ＋埋込み層８０１の両方を有する。（ａ）、（ｂ）及び（ｃ）の３つのトランジスタは、ドレインプレート８０４を有する。ドレインプレート８０４は、上述された方法によって、ドリフト領域８０５のドレインエッジの電界分布を調整する。
【００３１】
図８に、シリコンの表面に沿った電界強度が、ｘ方向の距離に対して描かれている。図８に示すように、８２０、８２１及び８２２の番号が付けられた曲線は、それぞれ上述された（ａ）、（ｂ）及び（ｃ）のトランジスタの電界強度の曲線を表す。３本の曲線８２０、８２１及び８２２の全てで、電界強度は、ドリフト領域８０５のゲートエッジ（点ｘ１）でピークを迎え、ドリフト領域８０５のドレインエッジ（点ｘ４）で０に近づくことがわかる。期待通りに、点ｘ１での最も大きい電界強度は、（ａ）のトランジスタの電界強度である。（ａ）のトランジスタで、電界強度（曲線８２０）は、ドリフト領域のゲートエッジからの距離が増加するに従って急速に減少する。この場合の電界は、点ｘ３及びｘ４の間のドレインプレート８０４の存在によって加減された割合で減少する。トランジスタ（ｂ）の電界強度（曲線８２１）は、ゲートプレート８０２の下の領域では、曲線８２０より大きいかまたは小さい値であり、ゲートプレート８０２の延在する部分を超え、点ｘ２から点ｘ４へ移動する時、曲線８２０に示された減少の割合と等しい実質上一定の割合で減少する。曲線８２０及び８２１に示されたように、ゲート及びドレインプレート８０２及び８０４は、それらのプレートの下で、シリコン表面に沿った電界強度を水平にする効果を有する。しかしながら、本発明に基づく曲線８２２に更に示されるように、Ｐ＋埋込み層８０１を有するトランジスタ（ｃ）は、ドリフト領域８０５の全長（ｘ１からｘ４）に沿った実質上均一な電界強度の曲線を有する。
【００３２】
上述された利点に加え、図５のトランジスタ５００のＰ＋埋込み層５０１のようなＰ＋埋込み層は、注入された小数キャリアの寿命を減少し、それによって、ドレイン５０７、Ｐ−エピタキシャル層５１２及びＰ−基板５０５によって形成されたダイオードの逆再生特性を改善する。更に、Ｐ＋埋込み層５１１が形成された時に、同一の半導体基板の上に集積される論理回路のような回路を形成するために用いられる低電圧ＮＭＯＳトランジスタの下に、Ｐ＋埋込み層が更に形成される。そのような低電圧ＮＭＯＳトランジスタの下の埋込み層は、集積回路がＣＭＯＳラッチアップ状態になることを減少する。
【００３３】
図９は、２つの低電圧ＣＭＯＳトランジスタ９０３及び９０４と同じ基板上に集積された、環状の形状に形成されたＬＤＤラテラルＤＭＯＳトランジスタ９０１を示す。図９で、Ｐ＋埋込み層９０５及び９０６は、トランジスタ９０１の電界形成構造だけでなく、ＮチャネルＭＯＳトランジスタ９０４のラッチアップ抑制構造をも提供する。一方平面図に於て、ドリフト、ドレイン、Ｐボディ、種々のＰ＋埋設領域及びＬＤＤラテラルＤＭＯＳトランジスタ９０１のその他の構造は、環状の構造となっている。例えば、図９に示すように、ＬＤＤラテラルＤＭＯＳトランジスタ９０１のＰボディ領域及びソース領域を接続する伝導体９１０は、環状の形状である。
【００３４】
図１０には、ＬＤＤラテラルＤＭＯＳトランジスタ１０００が示されており、そのトランジスタは、トランジスタ１０００のゲート１００９の下の活性チャネル領域と隣接するドリフト領域５２２の一部分を除き、図５のトランジスタ５００と同様である。即ち、トランジスタ５００のゲート５０９とは異なり、トランジスタ１０００のゲート１００９は、ドレイン領域５０７を囲む環状の構造ではない。再び比較を容易にするために、図５及び図１０に於ける等しい参照番号が、機能的及び構造的に類似な構造を表わす。更に、異なった参照番号が与えられてはいるが、トランジスタ１０００のソース／バルク接合１０２０、Ｐ＋領域１０１３及びＰボディ領域１００３は、トランジスタ５００のソース／バルク接合５００、Ｐ＋領域５１３及びＰボディ領域５０３対応して機能的に等しく、トランジスタ５００に対して前述したように実質上等しい方法によって形成される。
【００３５】
図１０に示すように、フィールド酸化膜領域１０５０は、当業者にとって既知のＬＯＣＯＳプロセスによって形成される。概ね５０００オングストロームから２ミクロンの厚さを持つこの酸化領域１０５０は、ゲート１００９の形成に先だって形成され、図１０に示すように、チャネル領域から離れたドリフト領域５２２の側面でドリフト領域５２２に当接する。ドリフト領域５２２とフィールド酸化膜領域１０５０の間の境界面１０５１は、“不活性エッジ”として知られ、ドリフト領域５２２とチャネル領域の間の境界面１０５２は、“活性エッジ”として知られている。上述されたように、ゲートエッジに於ける場合と同様に、ドリフト領域５２２の抵抗率に依存して、不利益な高い電界が、不活性エッジ１０５１に現れる。この不利益な高い電界は、Ｐ型電界ドーパントの存在、または酸化領域１０５０とドリフト領域５２２の間の境界面に存在する、圧力によって生み出された結晶欠陥によって、より増加させられる。そのような結晶欠陥の原因の１つは、上述されたＬＯＣＯＳ電界酸化過程である。従って、本発明に基づき、不活性エッジの下に、Ｐ＋埋込み層５０１の一部が存在する。Ｐ＋埋込み層５０１のこの部分は、上述された活性エッジ１０５２の下のＰ＋埋込み層５０１によって提供されたものと実質上等しい方法によって、等電位線を不活性エッジ１０５１から引離し、バルクシリコン内に閉込める。
【００３６】
トランジスタ１０００の、或る可能な配置の平面図が、図１１に示される。図１１で、不活性エッジ１０５１及び活性エッジ１０５２は、ドレイン領域５０７の相対する側面に存在する。Ｐ＋埋込み層５０１、ドリフト領域５２２及び所望に応じたゲートプレート５１１の存在する範囲は、双方向の矢印１０６１、１０６２及び１０６３によってそれぞれ表示されている。フィールド酸化膜領域１０５０は、長方形１０５７の外側に存在する。ゲート５０９、ソース／バルク接合５２０及びソース領域５０２もまた表示されている。
【００３７】
上述された技術の内で、図１１のトランジスタ１０００のようなＬＤＤラテラルＤＭＯＳトランジスタから、活性ゲートを取除くことによって、１つのダイオード構造が得られる。そのようなダイオードは、図１０及び図１２の対応する構造に対して同じ参照番号を与えることによって、図１２に示される。図１２で、ダイオードは、Ｐ基板５０５（アノード）、Ｐエピタキシャル層５１２及びドレイン領域５０７（カソード）によって形成される。Ｐ基板層は、ソース接合部１０２０及びＰ＋領域１０１３に接続されている。トランジスタ１０００のように、Ｐ＋埋込み層５０１は、不活性エッジで発達する強電界を緩和するために、等電位線を不活性エッジ１０５１から遠ざけ、バルクシリコン内に閉込める。加えて上述されたように、Ｐ＋埋込み層５０１は、注入された少数キャリアの寿命を減少させ、ダイオードのカソード−アノード間の逆再生特性を改善する。
【００３８】
図１３は、本発明の変形実施例であるＬＤＤラテラルＤＭＯＳトランジスタ１２００を示し、その実施例では、フィールド酸化膜領域１２５０は、ドリフト領域１２２２の上に形成される。図５のトランジスタ５００のように、トランジスタ１２００は、ドレイン５０７を囲むゲート１２０９、ドリフト領域１２２２及びＰ＋埋込み層５０１を有する実質上環状の構造である。再び、比較するために、トランジスタ５００及びトランジスタ１２００の（図５及び図１２）の類似する構造には、同じ参照番号が与えられる。トランジスタ５００及びトランジスタ１２００の類似する構造は、トランジスタ５００のための上述された、実質上同様な方法によって、形成されることが可能である。加えて、ドリフト領域１２２２は、トランジスタ５００のドリフト領域５２２と同様の方法によって、形成されることが可能である。トランジスタ１２００のフィールド酸化膜領域１２５０は、図５のトランジスタ５００には存在しない。上述されたＬＯＣＯＳ過程によって形成される、このフィールド酸化膜領域１２５０は、ゲート１２０９の形成に先だって形成される酸化層の中では、厚い酸化層なので、他の酸化層とは区別でき、図１３に示すように、ゲート１２０９が、フィールド酸化膜領域１２５０の一部に重なるようになっている。フィールド酸化膜領域１２５０上のゲートの重なり合う部分は、チャネル領域１２５３とドリフト領域１２２２の間の境界面１２５１の強電界を妨げるための効果的なゲートプレートを形成し、それによってトランジスタ１２００のブレークダウン電圧をより高める。
【００３９】
これまでの詳細な記述及び添付の図面は、本発明の特定の実施例の説明を意図するものであり、本発明の限定を意図するものではない。本発明の範囲内に於て種々の変形及び変更が可能である。例えば、これまでの詳細に亘る記述及び添付の図面を考慮して、全ての関連する半導体領域の導電性を反転することより、ＮチャネルＬＤＤラテラルＤＭＯＳトランジスタ５００に相似のＰチャネルトランジスタを提供することが、通常の技術によって可能である。他の例として、Ｐ＋ボディ領域５１３及びＮ＋接触領域５０２が、電気的に分離可能であり、装置の電導特性及びブレークダウン特性を大幅に変えることなしに、２、３ボルトの低い電圧の逆バイアスを、ソース−ボディ接合間に印加することがきる。そのような変形は、本発明の範囲に含まれるものであることを了解されたい。本発明の範囲は添付の請求項によって定義される。
【図面の簡単な説明】
【００４０】
【図１】図１は、従来技術に於ける自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタを示す。
【図２】図２は、図１の自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタの等電位線の分布を示す。
【図３】図３は、ゲートプレートを有する従来技術の自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタの等電位線の分布を示す。
【図４】図４は、Ｐ＋埋込み層を有する従来技術のＲＥＳＵＲＳ型ラテラルＤＭＯＳトランジスタを示す。
【図５】図５は、本発明の実施例に基づく電界形成Ｐ＋埋込み層５０１を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ５００を示す。
【図６】図６は、図５の自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ５００の等電位線の分布を示す。
【図７】図７は、本発明の他の実施例に基づくＮウェル６０６を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ６００を示す。
【図８】図８は、図１のＬＤＤラテラルＤＭＯＳトランジスタ、図２（即ちゲートプレートを有する）のＬＤＤラテラルＤＭＯＳトランジスタ及び本発明に基づく図５のＬＤＤラテラルＤＭＯＳトランジスタ５００の各電界分布を比較したものである。
【図９】図９は、ＣＭＯＳのラッチアップ現象を抑制するためのＰ＋及びＮ＋埋込み層をそれぞれ用いた低電圧ＣＭＯＳトランジスタ９０３及び９０４と共に集積化された本発明に基づく高電圧のＬＤＤラテラルＤＭＯＳトランジスタ９００を示す。
【図１０】図１０は、本発明に基づく部分的な不活発なエッジ１０５１及び部分的な不活発なエッジの下にあるＰ＋埋込み層５０１を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ１０００の断面図である。
【図１１】図１１は、図１０に示された自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ１０００の底面図である。
【図１２】図１２は、本発明に基づくドリフト領域５２２の下のＰ＋埋込み層５０１及びフィールド酸化膜領域１０５０の下に形成されたドリフト領域５２２を有する自己絶縁されたＬＤＤダイオード１１００の断面図である。
【図１３】図１３は、本発明に基づくフィールド酸化膜領域１２５０の下に形成されたＮ−ドリフト領域１２２２によって部分的に重ね合わされたＰ＋埋込み層５０１を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ１２００の断面図である。
【符号の説明】
【００４１】
１００  ＮチャネルＬＤＤラテラルＤＭＯＳトランジスタ
１０１  Ｐ＋接触領域
１０２  Ｎ＋ソース領域
１０３  Ｐボディ領域
１０４  所望に応じた高濃度Ｐ＋領域
１０５  Ｐ−基板
１０６  所望に応じたＮウェル
１０７  Ｎ＋  ドレイン接触領域
１０８  ドレイン
１０９  ゲート
１１０  ゲート酸化層
１２０  ソース
１２１  絶縁層
１２２  ドリフト領域
２００  ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ
２０１  Ｐ＋埋込み層
２０２  Ｎ＋ソース領域
２０３  Ｐボディ領域
２０４  Ｐ＋絶縁層
２０５  Ｐ−基板
２０６  Ｎ−エピタキシャル層
２０７  Ｎ＋ドレイン接触領域
２０８  ドレイン
２０９  ゲート
２１０  ゲート酸化膜
２２０  ソース
２２１  絶縁層
２２２  ドリフト領域
５００  ＬＤＤラテラルＤＭＯＳトランジスタ
５０１  Ｐ＋埋込み層
５０２  Ｎ＋ソース領域
５０３  Ｐボディ領域
５０４  高濃度Ｐ＋領域
５０５  Ｐ−基板
５０６  所望に応じたＮウェル
５０７  Ｎ＋ドレイン接触領域
５０８  ドレイン
５０９  ゲート
５１０  ゲート酸化層
５１１  ゲートプレート
５１２  Ｐ−エピタキシャル層
５１３  所望に応じたＰ＋領域
５２０  ソース
５２１  絶縁層
５２２  Ｎ−ドリフト領域
６００  ＬＤＤラテラルＤＭＯＳトランジスタ
６０６  Ｎウェル
８０１  Ｐ＋埋込み層
８０２  ゲートプレート
８０４  ドレインプレート
８０５  Ｎ−ドリフト領域
８２０  トランジスタ１００の電界曲線
８２１  ゲートプレートを有するトランジスタ１００の電界曲線
８２２  トランジスタ５００の電界曲線
９０１  ＬＤＤラテラルＤＭＯＳトランジスタ
９０３  低電圧ＣＭＯＳトランジスタ
９０４  ＮＭＯＳトランジスタ
９０５  Ｐ＋埋込み層
９０６  Ｐ＋埋込み層
９０８  Ｎ＋ドレイン接触領域
９１０  導体
１０００  ＬＤＤラテラルＤＭＯＳトランジスタ
１００２  Ｎ＋ソース領域
１００３  Ｐボディ領域
１００９  ゲート
１０１３  Ｐ＋接触領域
１０２０  ソース
１０５０  フィールド酸化膜領域
１０５１  不活性エッジ
１０５２  活性エッジ
１０５７  固体長方形
１０６１  Ｐ＋埋込み層の範囲
１０６２  ドリフト領域の範囲
１０６３  所望に応じたゲートプレートの範囲
１１００  ダイオード
１２００  ＬＤＤラテラルＤＭＯＳトランジスタ
１２０９  ゲート
１２２２  Ｎ−ドリフト領域
１２５０  フィールド酸化膜領域
１２５１  １２２２と１２５３との境界面
１２５３  チャネル領域
【図１】
2007318158.tif 000003
【図２】
2007318158.tif 000004
【図３】
2007318158.tif 000005
【図４】
2007318158.tif 000006
【図５】
2007318158.tif 000007
【図６】
2007318158.tif 000008
【図７】
2007318158.tif 000009
【図８】
2007318158.tif 000010
【図９】
2007318158.tif 000011
【図１０】
2007318158.tif 000012
【図１１】
2007318158.tif 000013
【図１２】
2007318158.tif 000014
【図１３】
2007318158.tif 000015