(57)【要約】【課題】集積度を高めたＭＲＡＭを提供する。【解決手段】メモリセルＭＣ（ｍ，ｎ）およびＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎにそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ１およびＭＲ１１を有し、磁気トンネル接合素子ＭＲ１およびＭＲ１１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。また、メモリセルＭＣ（ｍ，ｎ＋１）およびＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１にそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ３およびＭＲ３１を有し、磁気トンネル接合素子ＭＲ３およびＭＲ３１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。【選択図】図１
2007157823.tif 000002
【特許請求の範囲】
【請求項１】
非接触で交差してマトリックスを構成する複数のビット線および複数のワード線と、
磁気トンネル接合素子を有したメモリセルを複数備えた磁気記憶装置であって、
前記複数のメモリセルは、
前記複数のワード線のうちの１本のワード線に共通に接続される第１および第２の磁気トンネル接合素子をそれぞれ有する第１および第２のメモリセルによって構成されるメモリセル対を複数含み、
前記第１のメモリセルの前記第１の磁気トンネル接合素子は、前記ワード線に一方端が接続され、他方端が、前記複数のビット線のうちの第１のビット線に接続され、
前記第２のメモリセルの前記第２の磁気トンネル接合素子は、前記ワード線に一方端が接続され、他方端が、前記複数のビット線のうちの第２のビット線に接続される、磁気記憶装置。
【請求項２】
前記第１のメモリセルは、前記第１の磁気トンネル接合素子の前記他方端と所定電位との間に接続された第１の整流素子を有し、
前記第２のメモリセルは、前記第２の磁気トンネル接合素子の前記他方端と前記所定電位との間に接続された第２の整流素子を有する、請求項１記載の磁気記憶装置。
【請求項３】
前記ワード線、前記第１および第２の磁気トンネル接合素子は、前記半導体基板の上層部に選択的に配設された素子分離絶縁膜上に配設され、
前記第１および第２の磁気トンネル接合素子は、前記ワード線の両側面上に外方に向かって、それぞれ配列順序が同じになるように選択的に積層された多層膜を備え、
前記多層膜は、
絶縁膜と、該絶縁膜を挟むように配設された２つの強磁性体膜とを少なくとも有する、請求項１記載の磁気記憶装置。
【請求項４】
前記磁気記憶装置は、前記ワード線、前記第１および第２の磁気トンネル接合素子上を覆う層間絶縁膜を備え、
前記第１の磁気トンネル接合素子は、前記多層膜の最外層膜が、前記層間絶縁膜を貫通して前記半導体基板に達する第１のコンタクト部の側面に接触し、
前記第２の磁気トンネル接合素子は、前記多層膜の最外層膜が、前記層間絶縁膜を貫通して前記半導体基板に達する第２のコンタクト部の側面に接触し、
前記第１のコンタクト部は、前記第１のビット線に接続され
前記第２のコンタクト部は、前記第２のビット線に接続される、請求項３記載の磁気記憶装置。
【請求項５】
前記半導体基板の上層部に配設された第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に選択的に配設された第２導電型の第２の半導体層とをさらに備え、
前記素子分離絶縁膜は、前記第１の半導体層の上層部に前記ワード線に沿って延在するように直線状に配設され、
前記第２の半導体層は、前記素子分離絶縁膜の両側面外方に選択的に配設され、
前記第１および第２のコンタクト部は、前記第２の半導体層に達するように配設される、請求項４記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気記憶装置に関し、磁気トンネル抵抗素子を個々のメモリセルに使用する不揮発性メモリアレイを有した磁気記憶装置に関する。
【背景技術】
【０００２】
絶縁体を２つの強磁性体で挟んだ構造を磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）と呼称し、少なくとも１つの磁気トンネル接合を有して構成される素子を、磁気トンネル抵抗素子あるいは磁気トンネル接合素子と呼称する。
【０００３】
２つの強磁性体間に電圧を印加した場合、絶縁体をトンネルする電流を測定すると、２つの強磁性体の磁化ベクトルの向きによって電流値が異なる現象が観測される。この現象は、絶縁体における磁気トンネル抵抗が変化するために発生し、トンネル磁気抵抗（Tunnel Magnetic Resistance:ＴＭＲ）効果と呼称される。
【０００４】
２つの強磁性体のうち、一方の磁化ベクトルの方向を固定し、他方の磁化ベクトルの方向を、一方と同じか、正反対の方向に任意に変更可能な構成とすることで、２つの強磁性体の磁化方向を、ビット０あるいはビット１に対応させて、情報を記憶する装置がＭＲＡＭ（Magnetic Random Access Memory）である。
【０００５】
すなわち、２つの強磁性体の磁化方向の２つの組み合わせのうち、抵抗が高い方の組み合わせをビット１、抵抗が低い方の組み合わせをビット０、あるいはこれらの逆に設定することで、ビット情報の記憶が可能となる。
【０００６】
特許文献１には、従来の磁気記憶装置の一例が開示されている。
例えば、特許文献１の図１においては、一般的な磁気トンネル接合素子の構造が示されている。
【０００７】
特許文献１の図１に示す磁気トンネル接合素子は、絶縁体層の上部に２層の強磁性体層を積層し、絶縁体層の下部に強磁性体層を配設して磁気トンネル接合を構成している。なお、当該強磁性体層の下部には反強磁性体層が配設されている。この反強磁性体層は、直上の強磁性体層の磁化の方向を固定するためのもので、この構造をスピンバルブ型磁気トンネル接合と呼んでいる。
【０００８】
磁気トンネル接合素子は、層間絶縁膜内に埋め込まれており、磁気トンネル接合素子の上方および下方にはそれぞれ配線層が配設され、当該２つの配線層の延在方向は、平面視的に互いに直交する方向である。
【０００９】
磁気トンネル接合素子への情報の書き込みは、上記２つの配線層（ワード線およびビット線）に所定の電流を流して発生する磁場により、絶縁体層を挟む２つの強磁性体層のうち、一方の磁化ベクトルの方向を決定することで行う。
【００１０】
【特許文献１】特開２００３−２９７０６９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上説明したように、従来の磁気記憶装置においては、上下関係にある配線層の間に磁気トンネル接合素子を配設する構成を採っていたので、メモリセルの占有面積が配線層の配設間隔で決まってしまう。
【００１２】
一般に、配線層の配設間隔は、ゲート電極の配設間隔に比べて大きく設定されるため、ＭＲＡＭのメモリセルの占有面積は、ＤＲＡＭ（Dynamic Random Access Memory）等の静電的な記憶装置に比べて大きくなり、ＭＲＡＭの集積度がＤＲＡＭ等の静電的な記憶装置に比べて小さいという問題があった。
【００１３】
本発明は上記のような問題点を解消するためになされたもので、集積度を高めたＭＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る請求項１記載の磁気記憶装置は、非接触で交差してマトリックスを構成する複数のビット線および複数のワード線と、磁気トンネル接合素子を有したメモリセルを複数備えた磁気記憶装置であって、前記複数のメモリセルは、前記複数のワード線のうちの１本のワード線に共通に接続される第１および第２の磁気トンネル接合素子をそれぞれ有する第１および第２のメモリセルによって構成されるメモリセル対を複数含み、前記第１のメモリセルの前記第１の磁気トンネル接合素子は、前記ワード線に一方端が接続され、他方端が、前記複数のビット線のうちの第１のビット線に接続され、前記第２のメモリセルの前記第２の磁気トンネル接合素子は、前記ワード線に一方端が接続され、他方端が、前記複数のビット線のうちの第２のビット線に接続される。
【発明の効果】
【００１５】
本発明に係る請求項１記載の磁気記憶装置によれば、１本のワード線に第１および第２の磁気トンネル接合素子が共通に接続されるので、ワード線の両側面上に第１および第２の磁気トンネル接合素子を形成することで、磁気トンネル接合素子の配設間隔は、ゲート電極の配設間隔と同程度に設定することができ、上下関係にある配線層の間に磁気トンネル接合素子を配設する従来のＭＲＡＭに比べてメモリセルの集積度を高めることができ、メモリセルの占有面積を、ＤＲＡＭ等の静電的な記憶装置と同程度以下にすることが可能となる。また、２つの磁気トンネル接合素子でワード線を共通に使用するので、２つの磁気トンネル接合素子に記憶されたビット情報を同時に読み出すことができ、情報の読み出し速度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
＜実施の形態＞
＜Ａ．装置構成＞
図１に、本発明に係る実施の形態のＭＲＡＭ１００のメモリセルアレイの回路構成を示す。
【００１７】
図１に示すように、ＭＲＡＭ１００のメモリセルアレイは、１本のワード線に、共通に接続されて対をなすメモリセルの組が複数組接続された構成を有している。
【００１８】
すなわち、メモリセルＭＣ（ｍ，ｎ）は、ワード線ＷＬｎに一方端が接続された磁気トンネル接合素子ＭＲ１を有し、磁気トンネル接合素子ＭＲ１の他方端はビット線ＢＬｍに接続されるとともに、ダイオードＤ１を介して共通電位（ここでは基板電位）に接続されている。
【００１９】
また、メモリセルＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎに一方端が接続された磁気トンネル接合素子ＭＲ１１を有し、磁気トンネル接合素子ＭＲ１１の他方端はビット線ＢＬｍ＋１に接続されるとともに、ダイオードＤ１１を介して共通電位に接続されている。
【００２０】
このように、メモリセルＭＣ（ｍ，ｎ）およびメモリセルＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎに共通に接続されて対をなしており、メモリセル対ＭＰ１と呼称する。
【００２１】
同様に、メモリセルＭＣ（ｍ＋２，ｎ）は、ワード線ＷＬｎに一方端が接続された磁気トンネル接合素子ＭＲ２を有し、磁気トンネル接合素子ＭＲ２の他方端はビット線ＢＬｍ＋２に接続されるとともに、ダイオードＤ２を介して共通電位に接続されている。
【００２２】
また、メモリセルＭＣ（ｍ＋３，ｎ）は、ワード線ＷＬｎに一方端が接続された磁気トンネル接合素子ＭＲ２１を有し、磁気トンネル接合素子ＭＲ２１の他方端はビット線ＢＬｍ＋３に接続されるとともに、ダイオードＤ２１を介して共通電位に接続されている。
【００２３】
このように、メモリセルＭＣ（ｍ＋２，ｎ）およびメモリセルＭＣ（ｍ＋３，ｎ）は、ワード線ＷＬｎに共通に接続されて対をなしており、メモリセル対ＭＰ２と呼称する。
【００２４】
メモリセルＭＣ（ｍ，ｎ＋１）は、ワード線ＷＬｎ＋１に一方端が接続された磁気トンネル接合素子ＭＲ３を有し、磁気トンネル接合素子ＭＲ３の他方端はビット線ＢＬｍに接続されるとともに、ダイオードＤ３を介して共通電位に接続されている。
【００２５】
また、メモリセルＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１に一方端が接続された磁気トンネル接合素子ＭＲ３１を有し、磁気トンネル接合素子ＭＲ３１の他方端はビット線ＢＬｍ＋１に接続されるとともに、ダイオードＤ３１を介して共通電位に接続されている。
【００２６】
このように、メモリセルＭＣ（ｍ，ｎ＋１）およびメモリセルＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１に共通に接続されて対をなしており、メモリセル対ＭＰ３と呼称する。
【００２７】
メモリセルＭＣ（ｍ＋２，ｎ＋１）は、ワード線ＷＬｎ＋１に一方端が接続された磁気トンネル接合素子ＭＲ４を有し、磁気トンネル接合素子ＭＲ４の他方端はビット線ＢＬｍ＋２に接続されるとともに、ダイオードＤ４介して共通電位に接続されている。
【００２８】
また、メモリセルＭＣ（ｍ＋３，ｎ＋１）は、ワード線ＷＬｎ＋１に一方端が接続された磁気トンネル接合素子ＭＲ４１を有し、磁気トンネル接合素子ＭＲ４１の他方端はビット線ＢＬｍ＋３に接続されるとともに、ダイオードＤ４１を介して共通電位に接続されている。
【００２９】
このように、メモリセルＭＣ（ｍ＋２，ｎ＋１）およびメモリセルＭＣ（ｍ＋３，ｎ＋１）は、ワード線ＷＬｎ＋１に共通に接続されて対をなしており、メモリセル対ＭＰ４と呼称する。
【００３０】
なお、図１においては、メモリセル対ＭＰ１〜ＭＰ４の４組のメモリセル対のみを示したが、これらはＭＲＡＭ１００一部であり、ワード線ＷＬｎおよびワード線ＷＬｎ＋１には、それぞれさらに複数のメモリセル対が接続され、また、ワード線もビット線もさらに複数を有していることは言うまでもない。
【００３１】
図２には、ＭＲＡＭ１００のメモリセルアレイ部分の平面レイアウトを模式的に示す。
【００３２】
図２においては、メモリセルアレイのうち、図１に示したメモリセル対ＭＰ１〜ＭＰ４を構成するメモリセルが示されている。
【００３３】
図２に示すように、ビット線ＢＬｍ、ＢＬｍ＋１、ＢＬｍ＋２およびＢＬｍ＋３が平行に配設され、これらのビット線と平面視的に直交するように、ワード線ＷＬｎ、ＷＬｎ＋１が平行に配設されている。
【００３４】
そして、ワード線ＷＬｎの幅方向の両側面には、磁気トンネル接合素子ＭＲ１およびＭＲ１１、ＭＲ２およびＭＲ２１が接するように配設され、ワード線ＷＬｎ＋１の幅方向の両側面には、磁気トンネル接合素子ＭＲ３およびＭＲ３１、ＭＲ４およびＭＲ４１が接するように配設されている。
【００３５】
ここで、ビット線ＢＬｍおよびＢＬｍ＋１はメモリセル対ＭＰ１やＭＰ３に接続されるので、対をなすビット線と呼称することができ、ビット線ＢＬｍ＋２およびＢＬｍ＋３はメモリセル対ＭＰ２やＭＰ４に接続されるので、対をなすビット線と呼称することができる。
【００３６】
そして、ビット線ＢＬｍ＋１およびＢＬｍ＋３は、第１層配線で構成され、ビット線ＢＬｍおよびＢＬｍ＋２は、第１層配線よりも上層に設けられる第２層配線で構成され、何れも金属配線として形成されている。なお、第１層配線は便宜的に破線で示している。
【００３７】
ワード線ＷＬｎおよびＷＬｎ＋１には、ＭＯＳトランジスタ（図示せず）のゲート電極と同じ工程で形成されるゲート配線で構成される。そして、ワード線ＷＬｎの側面に設けられた、磁気トンネル接合素子ＭＲ１およびＭＲ１１、ＭＲ２およびＭＲ２１は、ワード線ＷＬｎのサイドウォールとして構成され、ワード線ＷＬｎ＋１の側面に設けられた、磁気トンネル接合素子ＭＲ３およびＭＲ３１、ＭＲ４およびＭＲ４１は、ワード線ＷＬｎ＋１のサイドウォールとして構成される。
【００３８】
なお、磁気トンネル接合素子ＭＲ１およびＭＲ１１、ＭＲ３およびＭＲ３１は一列に並ぶように配列され、当該配列の上方には、配列の延在方向に沿ってビット線ＢＬｍが配設され、また、磁気トンネル接合素子ＭＲ２およびＭＲ２１、ＭＲ４およびＭＲ４１は一列に並ぶように配列され、当該配列の上方には、配列の延在方向に沿ってビット線ＢＬｍ＋２が配設されている。
【００３９】
そして、磁気トンネル接合素子ＭＲ１およびＭＲ３は、コンタクト部Ｃ１およびビア部Ｖ１を介してビット線ＢＬｍに電気的に接続され、磁気トンネル接合素子ＭＲ１１およびＭＲ３１は、コンタクト部Ｃ１を介してビット線ＢＬｍ＋１に電気的に接続されている。同様に、磁気トンネル接合素子ＭＲ２およびＭＲ４は、コンタクト部Ｃ１およびビア部Ｖ１を介してビット線ＢＬｍ＋２に電気的に接続され、磁気トンネル接合素子ＭＲ２１およびＭＲ４１は、コンタクト部Ｃ１を介してビット線ＢＬｍ＋３に電気的に接続されている。
【００４０】
図２に示すＡ−Ａ線での断面構成を図３に示す。
図３に示すように、シリコン基板１の上層部にはＰ型ウエル層２が配設されるとともに、周知の技術を用いて形成されたＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３が選択的に配設されている。
【００４１】
そして、素子分離絶縁膜３の上には磁気トンネル接合素子およびワード線が配設されている。ワード線ＷＬｎと、磁気トンネル接合素子ＭＲ１およびＭＲ１１を例に採ると、素子分離絶縁膜３の上に、ＭＯＳトランジスタのゲート絶縁膜と同じ工程で形成された絶縁膜２１が選択的に配設され、当該絶縁膜２１上にＭＯＳトランジスタのゲート電極と同じ工程で形成されたワード線ＷＬｎが配設されている。なお、素子分離絶縁膜３は、ワード線ＷＬｎの延在方向に沿って直線状に配設されている。
【００４２】
絶縁膜２１は、シリコン酸化膜や酸窒化シリコン膜、あるいはＨｆＳｉＯＮ（窒素を含有するハフニウムシリケート）等のいわゆるＨｉｇｈ-ｋ膜と呼称される高誘電体膜で構成される。
【００４３】
また、素子分離絶縁膜３上には、絶縁膜２１を両側から挟むように絶縁膜２２が設けられており、当該絶縁膜２２上に磁気トンネル接合素子ＭＲ１およびＭＲ１１が配設されている。
【００４４】
絶縁膜２２は、絶縁膜２１と同様にシリコン酸化膜や酸窒化シリコン膜、あるいはＨｆＳｉＯＮ等の高誘電体膜で構成され、絶縁膜２１および２２を同じ材質の一体的な膜として構成しても良く、異なる材質で別個の膜として形成しても良い。
【００４５】
絶縁膜２２上に形成される磁気トンネル接合素子ＭＲ１およびＭＲ１１は、基本的に同じ構成を有し、ワード線ＷＬｎ側から順に、ワード線ＷＬｎの側面上に積層されて強磁性体膜／反強磁性体膜の多層膜１１、絶縁膜１２および強磁性体膜の多層膜１３が配設されている。
【００４６】
ここで、多層膜１１、絶縁膜１２および多層膜１３の形成方法は、ＭＯＳトランジスタのサイドウォール絶縁膜の形成方法と基本的に同じであり、ワード線を形成した後、シリコン基板１の全面を覆うように多層膜１１を形成し、異方性エッチングによりワード線の側面以外の多層膜１１を除去する。続いてシリコン基板１の全面を覆うように絶縁膜１２を形成し、異方性エッチングにより多層膜１１の側面以外の絶縁膜１２を除去する。最後に、シリコン基板１の全面を覆うように多層膜１３を形成し、異方性エッチングにより絶縁膜１２の側面以外の多層膜１３を除去することで、ワード線の側面上に積層されて多層膜１１、絶縁膜１２および多層膜１３が配設された構成を得ることができる。
【００４７】
また、ワード線を形成した後、シリコン基板１の全面を覆うように多層膜１１、絶縁膜１２および多層膜１３を順に形成し、ワード線の側面以外の多層膜１１、絶縁膜１２および多層膜１３を一度の異方性エッチングにより除去する方法を採っても良い。
【００４８】
なお、図２に示されるようにワード線はメモリセルアレイの配設領域全体に延在するように配設され、そのうち磁気トンネル接合素子が接続されている部分はごく一部である。従って、磁気トンネル接合素子が接続されない部分は、磁気トンネル接合素子の形成に際してはフォトレジストや絶縁膜等でマスクしておくことは言うまでもない。
【００４９】
強磁性体膜／反強磁性体膜の多層膜１１は、強磁性体膜の多層膜１３に比べて磁化ベクトルの方向を反転させにくい材質が選択されており、強磁性体膜の多層膜１３の磁化ベクトルの方向を反転させるだけの磁場を与えても磁化の方向が反転せず、ピン層と呼称される。一方、強磁性体膜の多層膜１３は、磁化ベクトルの方向を磁場により容易に反転させることができるので、フリー層と呼称され、これらの多層膜で、いわゆるスピンバルブ型磁気トンネル接合を構成している。
【００５０】
図３においては、多層膜１１および１３に形成される磁化ベクトルを矢印で模式的に示し、当該磁化ベクトルは、シリコン基板１の主面に垂直な方向を向いている。しかし、磁化ベクトルの方向は、この方向に限定されるものではなく、シリコン基板１の主面に平行な方向や、シリコン基板１の主面に対して垂直以外の角度を有する構成でも良い。
【００５１】
また、多層膜１１および１３および絶縁膜１２は、特に新規な組成のものを使用する必要はなく、周知の組成の膜を採用すれば良い。
【００５２】
例えば、絶縁膜１２にはＡｌ2Ｏ3あるいはＡｌＯXのようなアルミナ系の絶縁材料を使用し、多層膜１１に含まれる強磁性体膜にはＣｏＦｅを使用し、反強磁性体膜には、例えばＩｒ（イリジウム）を２０〜３０atom.％含むＩｒＭｎを使用し、多層膜１３に含まれる強磁性体膜にはＣｏＦｅやＮｉ80Ｆｅ20を使用すれば良い。
【００５３】
ここで、図４(ａ)、（ｂ）を用いて磁気トンネル接合素子における情報の記憶動作について説明する。
【００５４】
図４(ａ)、（ｂ）には、磁気トンネル接合素子ＭＲの断面構成を示しており、これは図１〜３に示したＭＲＡＭ１００を構成する磁気トンネル接合素子と同じ構成である。
【００５５】
図４(ａ)に示すように、多層膜１１は強磁性体の多層膜１１２と反強磁性体膜１１１とで構成されており、強磁性体の多層膜１１２の磁化ベクトルの方向と、強磁性体膜の多層膜１３の磁化ベクトルの方向とは同じである。この状態を、Ｂｉｔ０（または１）状態と呼称する。
【００５６】
一方、図４(ｂ)においては、強磁性体の多層膜１１２の磁化ベクトルの方向と、強磁性体膜の多層膜１３の磁化ベクトルの方向とが正反対となっている。これは、外部から磁場を与えることで、フリー層である多層膜１３の磁化ベクトルの方向が反転したためであり、ピン層である多層膜１１２の磁化ベクトルの方向は固定されている。この状態を、Ｂｉｔ１（または０）状態と呼称する。
【００５７】
このように、絶縁膜１２を挟む強磁性体の多層膜１３および１１２の磁化ベクトルの方向が、同じ状態（平行状態）か１８０°異なる状態（反平行状態：Antiparallel）かによって、磁気トンネル接合の抵抗値が低くなったり、高くなったりする。この抵抗値の２値変化によって、磁気トンネル接合素子ＭＲにビット情報が保存されることになる。
【００５８】
なお、外部から磁場を与えない限り多層膜１３の磁化ベクトルの方向は変化しないので、ＭＲＡＭへの電源供給が停止しても磁気トンネル接合素子ＭＲのビット情報は不揮発に保存され、失われることはない。
【００５９】
ここで再び図３の説明に戻る。
ワード線ＷＬｎ、ＷＬｎ＋１、強磁性体膜／反強磁性体膜の多層膜１１、絶縁膜１２および強磁性体膜の多層膜１３の上部は層間絶縁膜５によって覆われ、多層膜１３は、層間絶縁膜５を貫通してシリコン基板１に達するコンタクト部Ｃ１の側面に接続される構成となっている。
【００６０】
すなわち、Ｐ型ウエル層２の上層部に選択的に設けられた素子分離絶縁膜３間には、Ｐ型ウエル層２の表面内に選択的にＮ型の不純物を含んだ半導体層４が設けられている。なお半導体層４は、素子分離絶縁膜３上に配設された磁気トンネル接合素子の配設位置に対応して、素子分離絶縁膜３の両側面外方に選択的に配設されている。
【００６１】
そして、層間絶縁膜５を貫通して半導体層４に達するようにホールＣＨ１が設けられ、ホールＣＨ１の内面を覆うように、ＴａＮ等の導電膜３１が配設されている。この導電膜３１で被覆されたホールＣＨ１内に、Ｗ（タングステン）等の導電体が充填されてプラグ３２を構成し、プラグ３２と導電膜３１とで、コンタクト部Ｃ１が形成され、多層膜１３はコンタクト部Ｃ１の側面に接続される。正確には、多層膜１３の最外層膜（ワード線側面に接触する膜とは反対側の膜）がコンタクト部Ｃ１の側面に接続される。なお、プラグ３２の材質によっては導電膜３１を必要としないものもあるので、導電膜３１を有さずにコンタクト部を構成することも可能である。
【００６２】
ここで、半導体層４とＰ型ウエル層２とでＰＮ接合ダイオードが形成され、これが、図１に示したダイオードＤ１〜Ｄ４およびＤ１１〜Ｄ４１となる。
【００６３】
なお、Ｐ型ウエル層２の代わりにＮ型ウエル層を形成し、半導体層４をＰ型の不純物で構成しても良い。また、ダイオードの代わりにサイリスタを使用しても良く、整流作用がある素子であれば、ＰＮ接合ダイオードや、ショットキーダイオードに限定されるものではない。
【００６４】
コンタクト部Ｃ１の形成手順は、層間絶縁膜５を貫通して半導体層４に達するホールＣＨ１を形成し、ホールＣＨ１の内面を導電膜３１で被覆した後、層間絶縁膜５上全面に、第１層配線の材料、例えばタングステン層を形成するとともに、ホールＣＨ１内にタングステン層を充填してプラグ３２を構成する。その後、ビット線ＢＬｍ＋１およびＢＬｍ＋３等の第１層配線をパターニングするとともに、コンタクト部Ｃ１もパターニングする。
【００６５】
なお、図２に示されるように、磁気トンネル接合素子ＭＲ１１およびＭＲ３１に電気的に接続されるコンタクト部Ｃ１は、第１層配線に接続されるが、磁気トンネル接合素子ＭＲ１およびＭＲ３に電気的に接続されるコンタクト部Ｃ１は、第１層配線とは独立するようにパターニングされる。
【００６６】
なお、コンタクト部Ｃ１と第１層配線とを別工程で形成し、コンタクト部Ｃ１と第１層配線とで材質が異なる構成を採用することもできる。
【００６７】
また、層間絶縁膜５上にはコンタクト部Ｃ１を覆う層間絶縁膜６が配設され、層間絶縁膜６上には、ビット線ＢＬｍおよびＢＬｍ＋２等の第２層配線が配設されている。そして、第２層配線（図３ではビット線ＢＬｍ）は、層間絶縁膜６を貫通してコンタクト部Ｃ１に達するビア部Ｖ１を介してコンタクト部Ｃ１に電気的に接続される構成となっている。
【００６８】
ビア部Ｖ１は、複数のコンタクト部Ｃ１のうち第１層配線に接続されるコンタクト部Ｃ１以外のコンタクト部Ｃ１に接続されるように構成され、図３においては磁気トンネル接合素子ＭＲ１に電気的に接続されるコンタクト部Ｃ１、および磁気トンネル接合素子ＭＲ３に電気的に接続されるコンタクト部Ｃ１に接続されるように構成されている。
【００６９】
ここで、ビア部Ｖ１の形成手順は、層間絶縁膜６を貫通して所定のコンタクト部Ｃ１に達するホールＣＨ２を形成した後、層間絶縁膜６上全面に第２層配線の材料となる、アルミニウムあるいは銅等で導電膜を形成するとともに、当該ホールＣＨ２内を充填する。その後、ビット線ＢＬｍおよびＢＬｍ＋２等の第２層配線をパターニングすることで、ビア部Ｖ１を得る。
【００７０】
なお、以上の説明においては、図３に示すように、磁気トンネル接合素子を構成する強磁性体膜の多層膜１３が、コンタクト部Ｃ１に電気的に接続されるものとして説明したが、強磁性体膜／反強磁性体膜の多層膜１１がコンタクト部Ｃ１に接続された構成となるように、多層膜１３と多層膜１１との配設位置を、強磁性体膜が絶縁膜１２に接触するように入れ換えても良い。
【００７１】
＜Ｂ．装置動作＞
次に、図５〜図７を用いてＭＲＡＭ１００におけるビット情報の書き込みおよび読み出し動作を説明する。
【００７２】
図５は、ＭＲＡＭ１００におけるビット情報の書き込み動作を説明する図であり、磁気トンネル接合素子ＭＲ１１を含むメモリセルＭＣ（ｍ＋１，ｎ）を書き込み対象セルとする場合を想定している。
【００７３】
図５において、選択ワード線となるワード線ＷＬｎには、図面に対して垂直な方向であって、向こう側から手前側に向かうように電流を流す。
【００７４】
このとき、ビット線ＢＬｍ＋１に接続されるコンタクト部Ｃ１を介して、シリコン基板１からビット線ＢＬｍ＋１に向けて電流が流れるように、ビット線ＢＬｍ＋１には、例えばマイナス２Ｖの電圧を印加しておく。また、Ｐ型ウエル層２の電圧は０Ｖとしておく。この場合、半導体層４とＰ型ウエル層２とで形成されるダイオードＤ１１に対しては順方向に電圧が印加される（順バイアスされる）ことになるので、シリコン基板１からビット線ＢＬｍ＋１に向けて電流が流れる。
【００７５】
一方、非選択ビット線であるビット線ＢＬｍの電圧は＋１Ｖとすることで、半導体層４とＰ型ウエル層２とで形成されるダイオードＤ１およびＤ３に対しては逆方向に電圧が印加される（逆バイアスされる）ことになるので、シリコン基板１からビット線ＢＬｍに向けて電流が流れることはない。また、非選択ワード線であるワード線ＷＬｎ＋１にも電流を流さないようにしておく。
【００７６】
このように、ダイオードＤ１〜Ｄ４およびＤ１１〜Ｄ４１を備えることで、ビット情報の書き込みに際して、非選択のメモリセルにおいては逆バイアスをかけてコンタクト部Ｃ１に電流を流さないようにすることで、書き込みを防止でき、選択されたメモリセルにおいては順バイアスをかけてコンタクト部Ｃ１に電流を流すことで、ビット情報の書き込みを可能とすることができる。
【００７７】
以上のように、互いに直交するように配設されたワード線ＷＬｎとコンタクト部Ｃ１に流れる電流により、それぞれで発生する磁場の合成磁場により、磁気トンネル接合素子ＭＲ１１の多層膜１３の磁化ベクトルを、所定の方向に設定することができる。
【００７８】
ここで、発生させる合成磁場の大きさは、多層膜１３の磁化ベクトルの方向を変化させるのに必要な臨界磁場よりも大きな値になるように設定される。
【００７９】
ここで、書き込み対象セルであるメモリセルＭＣ（ｍ＋１，ｎ）に隣接するメモリセル、すなわちワード線ＷＬｎに共通に接続されるメモリセルＭＣ（ｍ，ｎ）の磁気トンネル接合素子ＭＲ１には、磁化ベクトルの方向を制御するための２種類の電流のうち、一方しか供給されておらず、半選択（half-select）状態となっている。この場合、ワード線ＷＬｎに流れる電流だけでは、多層膜１３の磁化ベクトルの方向を変化させるだけの合成磁場は発生しないように設定されているので、書き込み対象セルに隣接するセルのビット情報が変化することはない。
【００８０】
また、図６は、書き込み対象セルであるメモリセルＭＣ（ｍ＋１，ｎ）に、図５の場合とは異なるビット情報を書き込む動作を説明する図である。
【００８１】
図６において、選択ワード線となるワード線ＷＬｎには、図面に対して垂直な方向であって、手前側から向こう側に向かうように電流を流しており、図５の場合とはワード線ＷＬｎに流れる電流の向きが異なっている。
【００８２】
このため、発生する合成磁場の向きが図５の場合とは反対になるので、磁気トンネル接合素子ＭＲ１１の多層膜１３の磁化ベクトルの向きも、図５の場合とは反対に設定される。
【００８３】
なお、図５においては、多層膜１３の磁化ベクトルの向きが、多層膜１１の磁化ベクトルの向きと反対の状態（反平行状態）を示し、図６においては、多層膜１３の磁化ベクトルの向きが、多層膜１１の磁化ベクトルの向きと同じ状態（平行状態）を示したが、フリー層の磁化ベクトルの方向を設定するために、選択ワード線および選択ビット線に流す電流の向きは任意に設定することができる。また、フリー層の磁化ベクトルの方向が、ピン層に対して平行状態の場合と反平行状態の場合とで、ビット情報を０にアサインするか、１にアサインするかについても、任意に設定することができる。
【００８４】
図７は、ＭＲＡＭ１００におけるビット情報の読み出し動作を説明する図であり、磁気トンネル接合素子ＭＲ１を含むメモリセルＭＣ（ｍ，ｎ）および磁気トンネル接合素子ＭＲ１１を含むメモリセルＭＣ（ｍ＋１，ｎ）を読み出し対象セルとする場合を想定している。
【００８５】
先に説明したように、フリー層の磁化ベクトルの方向が、ピン層に対して平行状態の場合と反平行状態の場合とでビット情報が異なり、そのビット情報の相違は、フリー層とピン層に挟まれる絶縁膜の磁気トンネル抵抗の相違で規定される。
【００８６】
従って、共通のワード線ＷＬｎに接続される一対の読み出し対象セルにおいて、ワード線ＷＬｎ、ビット線ＢＬｍおよびビット線ＢＬｍ＋１に所定の電圧を与えると、磁気トンネル接合素子ＭＲ１およびＭＲ１１には、それぞれの磁気トンネル抵抗に応じて電流が流れる。
【００８７】
具体的には、図７に示すように、選択ワード線となるワード線ＷＬｎには、例えば１Ｖの電圧を与え、ビット線ＢＬｍおよびＢＬｍ＋１の電圧は０Ｖとし、ワード線ＷＬｎからビット線ＢＬｍおよびＢＬｍ＋１に向けて電流が流れるようにしておく。一方、非選択ワード線であるワード線ＷＬｎ＋１の電圧は０Ｖとし、ワード線ＷＬｎ＋１から、ビット線ＢＬｍおよびＢＬｍ＋１に向けて電流が流れることがないようにしておく。また、Ｐ型ウエル層２の電圧も０Ｖとする。
【００８８】
以上の動作により、磁気トンネル接合素子ＭＲ１およびＭＲ１１には、それぞれの磁気トンネル抵抗に応じて電流が流れ、当該電流をビット線ＢＬｍおよびＢＬｍ＋１に接続されたセンスアンプ（図示せず）により検出することで、磁気トンネル接合素子ＭＲ１およびＭＲ１１に保持されたビット情報を同時に読み出すことができる。なお、センスアンプでのセンス方式は、電流センスでも電圧センスでも良く、センスアンプの構成としては、公知の構成を採用すれば良い。
【００８９】
＜Ｃ．効果＞
以上説明したようにＭＲＡＭ１００においては、ＭＯＳトランジスタのゲート電極の形成工程で同時に形成されるワード線の両側面上に積層されるように、強磁性体膜／反強磁性体膜の多層膜１１、絶縁膜１２および強磁性体膜の多層膜１３を配設して形成された磁気トンネル接合素子を使用している。
【００９０】
このため、磁気トンネル接合素子の配設間隔は、ゲート電極の配設間隔と同程度に設定することができ、上下関係にある配線層の間に磁気トンネル接合素子を配設する従来のＭＲＡＭに比べてメモリセルの集積度を高めることができ、メモリセルの占有面積を、ＤＲＡＭ等の静電的な記憶装置と同程度以下にすることが可能となる。
【００９１】
また、ワード線の両側面上に磁気トンネル接合素子を積層し、２つの磁気トンネル接合素子でワード線を共通に使用するので、２つの磁気トンネル接合素子に記憶されたビット情報を同時に読み出すことができ、情報の読み出し速度を向上させることができる。
【００９２】
＜Ｄ．変形例＞
以上説明した実施の形態においては、ＭＯＳトランジスタのゲート電極の形成工程で同時に形成されるワード線の両側面上に積層されるように、強磁性体膜／反強磁性体膜の多層膜１１、絶縁膜１２および強磁性体膜の多層膜１３を配設した磁気トンネル接合素子を示したが、ワード線の片側側面のみに積層されるように、強磁性体膜／反強磁性体膜の多層膜１１、絶縁膜１２および強磁性体膜の多層膜１３を配設した構成を採用しても良い。
【００９３】
この場合も、上下関係にある配線層の間に磁気トンネル接合素子を配設する従来のＭＲＡＭに比べてメモリセルの集積度を高めることができ、メモリセルの占有面積を、ＤＲＡＭ等の静電的な記憶装置と同程度以下にすることが可能となる。
【図面の簡単な説明】
【００９４】
【図１】本発明に係る実施の形態のＭＲＡＭの構成を示す回路図である。
【図２】本発明に係る実施の形態のＭＲＡＭの構成を示す平面図である。
【図３】本発明に係る実施の形態のＭＲＡＭの構成を示す断面図である。
【図４】磁気トンネル接合素子における情報の記憶動作を説明する断面図である。
【図５】本発明に係る実施の形態のＭＲＡＭのビット情報の書き込み動作を説明する断面図である。
【図６】本発明に係る実施の形態のＭＲＡＭのビット情報の書き込み動作を説明する断面図である。
【図７】本発明に係る実施の形態のＭＲＡＭのビット情報の読み出し動作を説明する断面図である。
【符号の説明】
【００９５】
２  Ｐ型ウエル層、３  素子分離絶縁膜、４  半導体層、５  層間絶縁膜、ＭＲ１〜ＭＲ４，ＭＲ１１〜ＭＲ４１  磁気トンネル接合素子、ＷＬｎ，ＷＬｎ＋１  ワード線、ＢＬｎ，ＢＬｎ＋１，ＢＬｎ＋２，ＢＬｎ＋３  ビット線。
【図１】
2007157823.tif 000003
【図２】
2007157823.tif 000004
【図３】
2007157823.tif 000005
【図４】
2007157823.tif 000006
【図５】
2007157823.tif 000007
【図６】
2007157823.tif 000008
【図７】
2007157823.tif 000009