(57)【要約】【課題】ＯＤＴ動作タイミングを容易に調節できる半導体メモリ装置を提供すること。【解決手段】本発明の半導体メモリ装置は、データ入力パッドと、外部から入力されるＯＤＴ信号を入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、前記インピーダンス値の選択信号に応答しインピーダンス値を調節するためのインピーダンス調整回路部と、内部生成されるＯＤＴ制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、前記出力された信号を第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、現在の状態が、モジュールの第１ランクと第２ランクのどちらで用いられるのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を前記ＯＤＴ信号の制御で行うＯＤＴタイミング制御部とを備える。【選択図】図４Ｂ
2007012245.tif 000002
【特許請求の範囲】
【請求項１】
データ入力パッドと、 
外部から入力されるＯＤＴ信号をＯＤＴ伝達信号に応答して伝達し、入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、
前記インピーダンス値の選択信号に応答し、前記データ入力パッドに印加されるインピーダンス値を調節するためのインピーダンス調整回路部と、
ＯＤＴ動作のために内部で生成されて提供される制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、
該第１遅延調整部によって出力された信号を、第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、
現在の状態が、モジュールの第１ランクとして用いられるものなのか、第２ランクとして用いられるものなのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を、前記ＯＤＴ伝達信号として提供するためのＯＤＴタイミング制御部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ＯＤＴタイミング制御部から出力される第１ランク感知信号に応答してターンオンされ、前記第１遅延調整部の出力を、前記ＯＤＴ動作制御部に伝達するための第１伝送ゲートと、
前記ＯＤＴタイミング制御部から出力される第２ランク感知信号に応答してターンオンされ、前記第２遅延調整部の出力を、前記ＯＤＴ動作制御部に伝達するための第２伝送ゲートと
をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ＯＤＴタイミング制御部が、
ライト命令に対応するライト信号と、アドレス入力パッドを介して入力されるＥＭＲＳ信号とをデコードした値に応答し、前記第１ランク感知信号または第２ランク感知信号を出力するためのランク感知信号出力部と、
前記アドレス入力パッドを介して入力されるＥＭＲＳ信号をデコードし、前記デコードされた値を出力するためのＯＤＴインピーダンスデコーダ部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ランク感知信号出力部が、
前記ＯＤＴインピーダンスデコーダ部から出力される前記デコードされた値を論理和して出力するための論理ゲートと、
前記ライト信号と、前記論理ゲートの出力とを論理積し、前記第１ランク感知信号を出力するためのＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を反転して前記第２ランク感知信号を出力するためのインバータと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ＯＤＴインピーダンスデコーダ部が、
第１ＥＭＲＳ信号を受け取る第１インバータと、
前記第１インバータの出力を受け取る第２インバータと、
第２ＥＭＲＳ信号を受け取る第３インバータと、
前記第３インバータの出力を受け取る第４インバータと、
前記第２インバータと前記第３インバータとの出力を受け取って第１デコード信号を出力する第１ＡＮＤゲートと、
前記第１インバータと前記第４インバータとの出力を受け取って第２デコード信号を出力する第２ＡＮＤゲートと、
前記第２インバータと前記第４インバータとの出力を受け取って第３デコード信号を出力する第３ＡＮＤゲートと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記ＯＤＴ動作制御部が、
前記ＯＤＴ信号を前記ＯＤＴ伝達信号に応答してラッチし伝達するためのＯＤＴ信号伝達部と、
該ＯＤＴ信号伝達部によって伝達された信号を、前記第１ないし第３デコード信号に応じて決定されるインピーダンス値に対応するインピーダンス値の選択信号として出力するためのインピーダンス値の選択部と
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ＯＤＴ信号伝達部が、
前記ＯＤＴ伝達信号に応答してターンオンされ、前記ＯＤＴ信号を伝達するための伝送ゲートと、
前記伝送ゲートによって伝達された信号をラッチして出力するためのラッチと
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記インピーダンス値の選択部が、
前記第１デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第１インピーダンス抵抗値に対応する第１インピーダンス選択信号を出力するための第１論理ゲートと、
前記第２デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第２インピーダンス抵抗値に対応する第２インピーダンス選択信号を出力するための第２論理ゲートと、
前記第３デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第３インピーダンス抵抗値に対応する第３インピーダンス選択信号を出力するための第３論理ゲートと
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記インピーダンス調整回路部が、
前記第１ないし第３インピーダンス選択信号に、それぞれ対応する第１ないし第３イネーブル信号を提供するためのイネーブル信号出力部と、
前記データ入力パッドに印加されるインピーダンスを、前記第１ないし第３イネーブル信号に応答するインピーダンスに調整するためのインピーダンス調整部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記ドライビング信号出力部が、
前記第１ないし第３インピーダンス選択信号をそれぞれ受け取って、前記第１ないし第３イネーブル信号をそれぞれ出力するための第１ないし第３単位のイネーブル信号出力部を備え、
前記第１単位のイネーブル信号出力部が、
前記第１インピーダンス選択信号を反転し、ＰＭＯＳ用の第１イネーブル信号を出力するための第１イネーブル用のインバータと、
反転された前記第１インピーダンス選択信号を反転し、ＮＭＯＳ用の第１イネーブル信号を出力する第２イネーブル用のインバータと
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記インピーダンス調整部が、
前記データ入力パッドを第１ないし第３インピーダンス値にそれぞれ調整するための第１ないし第３インピーダンス調整部を備え、
前記第１インピーダンス調整部が、
前記データ入力パッドに、一方がそれぞれ接続された第１及び第２抵抗と、
前記ＰＭＯＳ用の第１イネーブル信号に応答し、前記第１抵抗の他方と電源電圧供給端とを接続するためのＰＭＯＳトランジスタと、
前記ＮＭＯＳ用の第１イネーブル信号に応答し、前記第２抵抗の他方と接地電圧供給端とを接続するためのＮＭＯＳトランジスタと
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが、それぞれ複数個が並列に接続されたことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１遅延調整部が、
前記ＯＤＴ動作のために内部で生成されて提供される制御信号を遅延させて出力するための第１遅延部と、
該第１遅延部の出力を遅延させて出力するための第２遅延部と、
該第２遅延部の出力を遅延させて出力するための第３遅延部と、
前記ＯＤＴ動作のために内部で生成されて提供される制御信号を出力信号として出力させるための第１伝送ゲートと、
前記第１遅延部の出力を出力信号として出力させるための第２伝送ゲートと、
前記第２遅延部の出力を出力信号として出力させるための第３伝送ゲートと、
前記第３遅延部の出力を出力信号として出力させるための第４伝送ゲートと、
前記外部から入力されるＯＤＴ信号の入力タイミングに対する前記データ入力パッドのインピーダンス調整タイミングを調節するために、前記第１ないし第４伝送ゲートを選択的にターンオンさせるための遅延タイム制御部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記遅延タイム制御部が、
前記第１伝送ゲートと前記第４伝送ゲートとを選択的にターンオンさせるための第１遅延タイム信号を出力するための第１遅延タイム制御部と、
前記第２伝送ゲートをターンオンさせるための第２遅延タイム信号を出力するための第２遅延タイム制御部と、
前記第３伝送ゲートをターンオンさせるための第３遅延タイム信号を出力するための第３遅延タイム制御部と
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１遅延部が、
直列に接続された第１ないし第３バッファと、 
信号入力端と前記第１バッファとを接続するための第１スイッチと、
前記第１バッファの出力端と前記第２バッファの入力端とを接続するための第２スイッチと、
前記第２バッファの出力端と前記第３バッファの入力端とを接続するための第３スイッチと、
前記第３バッファの出力端と信号出力端とを接続するための第４スイッチと、
前記信号入力端と前記信号出力端とを接続するために、直列に接続された第５及び第６スイッチと、
該第５及び第６スイッチの共通ノードと前記第２バッファの入力端とを接続するための第７スイッチと、
前記第５及び第６スイッチの共通ノードと前記第３バッファの入力端とを接続するための第８スイッチと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１遅延タイム制御部が、
一方が電源電圧供給端に接続されたフューズと、
前記フューズの他方と接地電圧供給端との間に接続されたキャパシタと、
前記フューズの他方に入力端が接続された第１インバータと、
前記フューズの他方と前記接地電圧供給端との間に接続され、ゲートに前記第１インバータの出力を受け取るＮＭＯＳトランジスタと、
前記第１インバータの出力を反転して前記第１伝送ゲートと前記第５伝送ゲートとを選択的にターンオンさせるための信号を出力する第２インバータと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
一方が電源電圧供給端に接続され、ゲートにアンチフューズ制御信号を受け取る第１ＰＭＯＳトランジスタと、
一方が前記第１ＰＭＯＳトランジスタの他方に接続され、ゲートに前記アンチフューズ制御信号を受け取る第１ＮＭＯＳトランジスタと、
ゲートにアンチフューズイネーブル信号を受け取って、前記第１ＮＭＯＳトランジスタの他方と接地電圧供給端との間に接続された第２ＮＭＯＳトランジスタと、
ゲートにパワーアップ信号を受け取って、一方が前記電源電圧供給端に接続され、他方は前記第１ＮＭＯＳトランジスタの一方に接続された第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタの他方とアンチフューズ用の電源供給端との間に接続されるアンチフューズと、
前記第１ＰＭＯＳトランジスタの他方に印加される信号を反転し、前記第１伝送ゲートと前記第５伝送ゲートとを選択的にターンオンさせるための信号を出力するインバータと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のＯＤＴ（ON Die Termination）制御に関する。
【背景技術】
【０００２】
半導体メモリ装置は、マイクロ・プロセッサのメインメモリとして主に用いられ、チップセットという回路ブロックがマイクロ・プロセッサと半導体メモリ装置との間のデータ交換を中継する役割を果す。
【０００３】
チップセットにおいて、半導体メモリ装置にデータを伝達する時、チップセットの出力バッファから出力されたデータ信号が、半導体メモリ装置の入力バッファに入力されるが、この時必ず発生することが、信号反射現象（signal reflection）である。信号反射現象とは、メモリ装置に備わる入力バッファの入力端の入力インピーダンスとデータ伝達ラインのインピーダンスとの間のインピーダンスマッチングがなされず、メモリ装置の入力バッファに入力されたデータ信号のうち、一定部分がデータ伝達ラインで反射される現象を言うものである。
【０００４】
チップセットにおいて、データ信号を連続して出力する時、出力される速度がそれほど速くなければ、上記の信号反射現象は大きく問題にはならないが、出力されるデータ信号の速度が一定の速度以上になると、信号反射現象によってデータをメモリ装置に安定して伝達するのに問題が生じる。
【０００５】
すなわち、チップセットから以前に出力されたデータ信号の反射信号と、次に出力されたデータ信号との間に干渉現象が発生してデータが正しく入力されない場合が生じる。これを防止するために、インピーダンスマッチング用のターミネーション抵抗を、半導体メモリ装置が接続された基板に備えている。
【０００６】
メモリ装置の動作が複雑になって高速化し、上述のターミネーション抵抗をメモリ装置の内部に備えるようになったが、これをＯＤＴ（On Die termination）という。
【０００７】
図１は、チップセットに接続されるメモリ装置のモジュールを示すブロック構成図である。
【０００８】
半導体メモリ装置は、製造された後、適用されるシステムによってモジュールから作られてシステムに装着される。
【０００９】
システムにおいて、メモリ装置は、チップセット１とデータとをやり取りするようになるが、１つのモジュールは、２つ以上の半導体メモリ装置を備え、それぞれのメモリ装置がチップセットとデータとを入出力させることができるように制御する役割を果すようになる。
【００１０】
モジュールは、通常、片状のＰＣＢ（Printed Circuit Board）基板からなり、両面にそれぞれが半導体メモリ装置を付着しており、システムをなすボードに装着される。コンピュータのような場合には、マザーボードに装着される。
【００１１】
モジュールの片方面をランクといい、したがって、モジュールは、通常２つのランク２、３が存在するようになる。図１に示しているように、モジュールに備わる第１ランク２と第２ランク３がそれぞれチップセット１に制御されデータをやり取りするようになるが、第１ランクと第２ランクとチップセット１と接続するデータ送信ライン４のそれぞれのインピーダンスは互いに異なるようになる。
【００１２】
図１では、第２ランクとチップセットのデータ送信ラインのインピーダンスは、その他のデータ送信ラインのインピーダンスよりも高くなっている。
【００１３】
図２は、従来の技術によるＯＤＴ制御をするためのブロック構成図である。
【００１４】
ＯＤＴとは、上述のように、メモリ装置のデータ入力端が、システム上でインピーダンスマッチングをするためのものである。
【００１５】
半導体メモリ装置は、インピーダンスマッチングをするために遅延固定ループから出力される遅延固定されたクロック信号をパルス形態で出力する、ＤＬＬパルス生成部１０と、ＤＬＬパルス生成部１０から出力されるパルスを遅延させて出力する遅延部２０と、遅延部２０から出力されるパルス信号と、ＯＤＴ信号ＯＤＴを用いてインピーダンス調整回路部を制御するためのＯＤＴ制御部３０と、ＯＤＴ制御部３０の制御によってデータが入力される入力パッドＤＱのインピーダンスを調整するためのインピーダンス調整回路部４０とを備える。
【００１６】
遅延固定ループから出力される遅延固定されたクロック信号は、データを出力させるにおいて、外部から入力されるクロック信号と同期されて出力され得るようにする基準クロック信号である。
【００１７】
ＯＤＴ信号ＯＤＴは、外部のチップセットからメモリ装置に入力される信号であり、データが入力される前に、データ入力端のインピーダンスマッチングを調節するために入力される信号である。
【００１８】
インピーダンス制御回路部４０は、ＯＤＴ制御部の制御に応じて、データ入力パッドＤＱの入力インピーダンス（たとえば、50オーム、70オーム、150オーム）を調整する。
【００１９】
図３は、ＯＤＴに関するＪＥＤＣＥスペックを示すタイミングチャートである。
【００２０】
図３に示しているように、ＯＤＴ信号ＯＤＴが外部から入力されるタイミングによって、内部的にインピーダンスマッチングをなすタイミングｔＡＯＮ、ｔＡＯＦが、クロックに対するタイミングで示している。
【００２１】
メモリ装置の内部的には、ＯＤＴ信号が入力された後に、決定されたタイミングのマージン内にデータが入力される入力パッドのインピーダンスを調整する。
【００２２】
しかしながら、メモリ装置を製造する過程によって、タイミングが変化し得るが、この問題には遅延部２０の遅延時間を調節することで変化したタイミングに対処している。
【００２３】
遅延部２０では、遅延させるタイミングを配線の修正によって 調節しているが、こうしてみると、１度変化したタイミングを修正した後、 また修正すると、マスクリビジョン（mask revision）を通さなければならなくなる。
【００２４】
したがって、１度ＯＤＴタイミングを修正すると、また半導体装置を製造しなければならないため多くの時間と費用が発生するようになる。
【００２５】
また、上述のようにメモリ装置がモジュールでシステムで動作する状況において、各ランク別にデータの入出力タイミングが異なるため、どのようなランクにあるのかによってもＯＤＴタイミングを別にしなければならないが、これに関しては、決定されたスペックの動作マージンでだけ対処しているため、いつもデータの入力時、エラーが発生する危険がある。
【特許文献１】特開２００４−３１１００２号
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、本発明は、上記従来の問題点を解決するためになされたものであって、その目的は、ＯＤＴ動作タイミングを容易に調節できる半導体メモリ装置を提供することにある。
【００２７】
また、半導体メモリ装置がモジュールのどのようなリンクに配置されてもＯＤＴ動作タイミングを柔軟性のあるように調節できる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の側面は、データ入力パッドと、外部から入力されるＯＤＴ信号をＯＤＴ伝達信号に応答して伝達し、入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、前記インピーダンス値の選択信号に応答し、前記データ入力パッドに印加されるインピーダンス値を調節するためのインピーダンス調整回路部と、ＯＤＴ動作のために内部で生成されて提供される制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、該第１遅延調整部によって出力された信号を、第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、現在の状態が、モジュールの第１ランクとして用いられるものなのか、第２ランクとして用いられるものなのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を、前記ＯＤＴ伝達信号として提供するためのＯＤＴタイミング制御部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
また、本発明の第２の側面は、第１の半導体メモリ装置を基本として、前記ＯＤＴタイミング制御部から出力される第１ランク感知信号に応答してターンオンされ、前記第１遅延調整部の出力を、前記ＯＤＴ動作制御部に伝達するための第１伝送ゲートと、前記ＯＤＴタイミング制御部から出力される第２ランク感知信号に応答してターンオンされ、前記第２遅延調整部の出力を、前記ＯＤＴ動作制御部に伝達するための第２伝送ゲートとをさらに備えることを特徴とする半導体メモリ装置を提供する。
【００３０】
また、本発明の第３の側面は、第１の半導体メモリ装置を基本として、前記ＯＤＴタイミング制御部が、ライト命令に対応するライト信号と、アドレス入力パッドを介して入力されるＥＭＲＳ信号とをデコードした値に応答し、前記第１ランク感知信号または第２ランク感知信号を出力するためのランク感知信号出力部と、前記アドレス入力パッドを介して入力されるＥＭＲＳ信号をデコードし、前記デコードされた値を出力するためのＯＤＴインピーダンスデコーダ部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３１】
また、本発明の第４の側面は、第３の半導体メモリ装置を基本として、前記ランク感知信号出力部が、前記ＯＤＴインピーダンスデコーダ部から出力される前記デコードされた値を論理和して出力するための論理ゲートと、前記ライト信号と、前記論理ゲートの出力とを論理積し、前記第１ランク感知信号を出力するためのＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を反転して前記第２ランク感知信号を出力するためのインバータとを備えることを特徴とする半導体メモリ装置を提供する。
【００３２】
また、本発明の第５の側面は、第３の半導体メモリ装置を基本として、前記ＯＤＴインピーダンスデコーダ部が、第１ＥＭＲＳ信号を受け取る第１インバータと、前記第１インバータの出力を受け取る第２インバータと、第２ＥＭＲＳ信号を受け取る第３インバータと、前記第３インバータの出力を受け取る第４インバータと、前記第２インバータと前記第３インバータとの出力を受け取って第１デコード信号を出力する第１ＡＮＤゲートと、前記第１インバータと前記第４インバータとの出力を受け取って第２デコード信号を出力する第２ＡＮＤゲートと、前記第２インバータと前記第４インバータとの出力を受け取って第３デコード信号を出力する第３ＡＮＤゲートとを備えることを特徴とする半導体メモリ装置を提供する。
【００３３】
また、本発明の第６の側面は、第５の半導体メモリ装置を基本として、前記ＯＤＴ動作制御部が、前記ＯＤＴ信号を前記ＯＤＴ伝達信号に応答してラッチし伝達するためのＯＤＴ信号伝達部と、該ＯＤＴ信号伝達部によって伝達された信号を、前記第１ないし第３デコード信号に応じて決定されるインピーダンス値に対応するインピーダンス値の選択信号として出力するためのインピーダンス値の選択部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３４】
また、本発明の第７の側面は、第６の半導体メモリ装置を基本として、前記ＯＤＴ信号伝達部が、前記ＯＤＴ伝達信号に応答してターンオンされ、前記ＯＤＴ信号を伝達するための伝送ゲートと、前記伝送ゲートによって伝達された信号をラッチして出力するためのラッチとを備えることを特徴とする半導体メモリ装置を提供する。
【００３５】
また、本発明の第８の側面は、第６の半導体メモリ装置を基本として、前記インピーダンス値の選択部が、前記第１デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第１インピーダンス抵抗値に対応する第１インピーダンス選択信号を出力するための第１論理ゲートと、前記第２デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第２インピーダンス抵抗値に対応する第２インピーダンス選択信号を出力するための第２論理ゲートと、前記第３デコード信号と前記ＯＤＴ信号伝達部とで伝達される信号を論理積し、第３インピーダンス抵抗値に対応する第３インピーダンス選択信号を出力するための第３論理ゲートとを備えることを特徴とする半導体メモリ装置を提供する。
【００３６】
また、本発明の第９の側面は、第８の半導体メモリ装置を基本として、前記インピーダンス調整回路部が、前記第１ないし第３インピーダンス選択信号に、それぞれ対応する第１ないし第３イネーブル信号を提供するためのイネーブル信号出力部と、前記データ入力パッドに印加されるインピーダンスを、前記第１ないし第３イネーブル信号に応答するインピーダンスに調整するためのインピーダンス調整部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３７】
また、本発明の第１０の側面は、第９の半導体メモリ装置を基本として、前記ドライビング信号出力部が、前記第１ないし第３インピーダンス選択信号をそれぞれ受け取って、前記第１ないし第３イネーブル信号をそれぞれ出力するための第１ないし第３単位のイネーブル信号出力部を備え、前記第１単位のイネーブル信号出力部が、前記第１インピーダンス選択信号を反転し、ＰＭＯＳ用の第１イネーブル信号を出力するための第１イネーブル用のインバータと、反転された前記第１インピーダンス選択信号を反転し、ＮＭＯＳ用の第１イネーブル信号を出力する第２イネーブル用のインバータとを備えることを特徴とする半導体メモリ装置を提供する。
【００３８】
また、本発明の第１１の側面は、第１０の半導体メモリ装置を基本として、前記インピーダンス調整部が、前記データ入力パッドを第１ないし第３インピーダンス値にそれぞれ調整するための第１ないし第３インピーダンス調整部を備え、前記第１インピーダンス調整部が、前記データ入力パッドに、一方がそれぞれ接続された第１及び第２抵抗と、前記ＰＭＯＳ用の第１イネーブル信号に応答し、前記第１抵抗の他方と電源電圧供給端とを接続するためのＰＭＯＳトランジスタと、前記ＮＭＯＳ用の第１イネーブル信号に応答し、前記第２抵抗の他方と接地電圧供給端とを接続するためのＮＭＯＳトランジスタとを備えることを特徴とする半導体メモリ装置を提供する。
【００３９】
また、本発明の第１２の側面は、第１１１の半導体メモリ装置を基本として、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが、それぞれ複数個が並列に接続されたことを特徴とする半導体メモリ装置を提供する。
【００４０】
また、本発明の第１３の側面は、第１の半導体メモリ装置を基本として、前記第１遅延調整部が、前記ＯＤＴ動作のために内部で生成されて提供される制御信号を遅延させて出力するための第１遅延部と、該第１遅延部の出力を遅延させて出力するための第２遅延部と、該第２遅延部の出力を遅延させて出力するための第３遅延部と、前記ＯＤＴ動作のために内部で生成されて提供される制御信号を出力信号として出力させるための第１伝送ゲートと、前記第１遅延部の出力を出力信号として出力させるための第２伝送ゲートと、前記第２遅延部の出力を出力信号として出力させるための第３伝送ゲートと、前記第３遅延部の出力を出力信号として出力させるための第４伝送ゲートと、前記外部から入力されるＯＤＴ信号の入力タイミングに対する前記データ入力パッドのインピーダンス調整タイミングを調節するために、前記第１ないし第４伝送ゲートを選択的にターンオンさせるための遅延タイム制御部とを備えることを特徴とする半導体メモリ装置を提供する。
【００４１】
また、本発明の第１４の側面は、第１３の半導体メモリ装置を基本として、前記遅延タイム制御部が、前記第１伝送ゲートと前記第４伝送ゲートとを選択的にターンオンさせるための第１遅延タイム信号を出力するための第１遅延タイム制御部と、前記第２伝送ゲートをターンオンさせるための第２遅延タイム信号を出力するための第２遅延タイム制御部と、前記第３伝送ゲートをターンオンさせるための第３遅延タイム信号を出力するための第３遅延タイム制御部とを備えることを特徴とする半導体メモリ装置を提供する。
【００４２】
また、本発明の第１５の側面は、第１４の半導体メモリ装置を基本として、前記第１遅延部が、直列に接続された第１ないし第３バッファと、 信号入力端と前記第１バッファとを接続するための第１スイッチと、前記第１バッファの出力端と前記第２バッファの入力端とを接続するための第２スイッチと、前記第２バッファの出力端と前記第３バッファの入力端とを接続するための第３スイッチと、前記第３バッファの出力端と信号出力端とを接続するための第４スイッチと、前記信号入力端と前記信号出力端とを接続するために、直列に接続された第５及び第６スイッチと、該第５及び第６スイッチの共通ノードと前記第２バッファの入力端とを接続するための第７スイッチと、前記第５及び第６スイッチの共通ノードと前記第３バッファの入力端とを接続するための第８スイッチとを備えることを特徴とする半導体メモリ装置を提供する。
【００４３】
また、本発明の第１６の側面は、第１４の半導体メモリ装置を基本として、前記第１遅延タイム制御部が、一方が電源電圧供給端に接続されたフューズと、前記フューズの他方と接地電圧供給端との間に接続されたキャパシタと、前記フューズの他方に入力端が接続された第１インバータと、前記フューズの他方と前記接地電圧供給端との間に接続され、ゲートに前記第１インバータの出力を受け取るＮＭＯＳトランジスタと、前記第１インバータの出力を反転して前記第１伝送ゲートと前記第５伝送ゲートとを選択的にターンオンさせるための信号を出力する第２インバータとを備えることを特徴とする半導体メモリ装置を提供する。
【００４４】
また、本発明の第１７の側面は、第１４の半導体メモリ装置を基本として、一方が電源電圧供給端に接続され、ゲートにアンチフューズ制御信号を受け取る第１ＰＭＯＳトランジスタと、一方が前記第１ＰＭＯＳトランジスタの他方に接続され、ゲートに前記アンチフューズ制御信号を受け取る第１ＮＭＯＳトランジスタと、ゲートにアンチフューズイネーブル信号を受け取って、前記第１ＮＭＯＳトランジスタの他方と接地電圧供給端との間に接続された第２ＮＭＯＳトランジスタと、ゲートにパワーアップ信号を受け取って、一方が前記電源電圧供給端に接続され、他方は前記第１ＮＭＯＳトランジスタの一方に接続された第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの他方とアンチフューズ用の電源供給端との間に接続されるアンチフューズと、前記第１ＰＭＯＳトランジスタの他方に印加される信号を反転し、前記第１伝送ゲートと前記第５伝送ゲートとを選択的にターンオンさせるための信号を出力するインバータとを備えることを特徴とする半導体メモリ装置を提供する。
【発明の効果】
【００４５】
以上の構成をとる本発明によって、メモリ装置がモジュールに装着される時、どのようなランクに適用されても、ＯＤＴタイミングを最適化させることができるようになった。また、ＯＤＴ回路が動作するタイミングが設計したものと異なっても、これを補正できるという効果が得られる。
【００４６】
よって、本発明によるメモリ装置が適用されるシステムでは、ＯＤＴタイミングが常に最適化され、チップセットでメモリ装置にデータを高速に入力させても、安定してメモリ装置が受け入れることができ、それによって、システムの動作上の信頼性が向上するという効果が得られる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００４８】
図４Ｂは、本発明の好ましい実施の形態に係る半導体メモリ装置のブロック構成図である。
【００４９】
図４Ｂを説明すると、本実施の形態に係る半導体メモリ装置は、データ入力パッドＤＱと、入力パッドＤＱを介して入力されるデータを受け取って、内部に伝達するためのデータ入力バッファ５００と、外部から入力されるＯＤＴ信号ＯＤＴをＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄに応答して伝達し、入力されたデコード値に対応するインピーダンス値の選択信号ＯＴＤＳ０、ＯＴＤＳ１、ＯＴＤＳ２として出力するＯＤＴ動作制御部２００と、インピーダンス値の選択信号ＯＴＤＳ０、ＯＴＤＳ１、ＯＴＤＳ２に応答し、データ入力パッドＤＱに印加されるインピーダンス値（例えば５０、７５、１５０Ω）を調節するためのインピーダンス調整回路部３００と、ＯＤＴ動作のために内部で生成されて提供される制御信号ＲＣＬＫ１、ＲＣＬＫ１、ＦＣＬＫ２、ＲＣＬＫ２を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部４１０と、第１遅延調整部４１０によって出力された信号を、第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部４２０と、現在の状態がモジュールの第１ランクとして用いられるものなのか、第２ランクとして用いられるものなのかによって、第１遅延調整部４１０の出力、または第２遅延調整部４２０の出力をＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄとして提供するためのＯＤＴタイミング制御部１００とを備える。
【００５０】
また、本実施の形態に係るメモリ装置は、ＯＤＴタイミング制御部１００から出力される第１ランク感知信号（ＤＬＹ＿ＲＡＮＫはハイレベル、ＤＬＹ＿ＲＡＮＫＺはローレベル）に応答してターンオンされ、第１遅延調整部４１０の出力をＯＤＴ動作制御部２００に伝達するための第１伝送ゲートＴ１と、ＯＤＴタイミング制御部１００から出力される第２ランク感知信号（ＤＬＹ＿ＲＡＮＫはローレベル、ＤＬＹ＿ＲＡＮＫＺはハイレベル）に応答してターンオンされ、第２遅延調整部４２０の出力をＯＤＴ動作制御部２００に伝達するための第２伝送ゲートＴ２をさらに備える。
【００５１】
本実施の形態に係るメモリ装置は、モジュールに適用される時、第１ランクに配置されるものなのか第２ランクに配置されるものなのかによって、ＯＤＴ動作されるタイミングを異なるようにする。このためのブロックが、第１遅延調整部４１０と第２遅延調整部４２０とである。これに関する詳細な説明は、後で詳細にする。
【００５２】
また、本実施の形態に係る半導体メモリ装置は、遅延固定ループから出力される遅延固定された信号ＲＣＬＫＤＬＬ、ＦＣＬＫＤＬＬを用いて、パルス形態の制御信号ＲＣＬＫ１、ＲＣＬＫ１、ＦＣＬＫ２、ＲＣＬＫ２を出力するＤＬＬパルス生成部６００を備えている。
【００５３】
したがって、タイミングを調節するための回路ブロック４００は、全て４つが並列になり、それぞれが１つの信号を選択的に遅延させた後、ＯＤＴ動作制御部２００に出力させなければならないが、ここでは、便宜上１つの信号を遅延させるための回路だけ示した。
【００５４】
また、第１ランク感知信号は、ＤＬＹ＿ＲＡＮＫはハイレベルであり、ＤＬＹ＿ＲＡＮＫＺはローレベルである状態のことを言い、第２ランク感知信号は、ＤＬＹ＿ＲＡＮＫはローレベルであり、ＤＬＹ＿ＲＡＮＫＺはハイレベルである状態のことを言うが、以下では、便宜上第１ランク感知信号をＤＬＹ＿ＲＡＮＫとし、第２ランク感知信号をＤＬＹ＿ＲＡＮＫＺとする。
【００５５】
図５は、図４Ｂに示しているＯＤＴタイミング制御部を示す回路図である。
【００５６】
図５を説明すると、ＯＤＴタイミング制御部１００は、ライト命令に対応するライト信号ＷＴと、アドレス入力パッドを介して入力されるＥＭＲＳ信号ＥＭＲＳ<Ａ２>、ＥＭＲＳ<Ａ６>とをデコードした値Ｓ０、Ｓ１、Ｓ２に応答し、第１ランク感知信号ＤＬＹ＿ＲＡＮＫまたは第２ランク感知信号ＤＬＹ＿ＲＡＮＫＺを出力するためのランク感知信号出力部１１０と、アドレス入力パッドを介して入力されるＥＭＲＳ信号ＥＭＲＳ<Ａ２>、ＥＭＲＳ<Ａ６>をデコードし、デコードされた値Ｓ０、Ｓ１、Ｓ２を出力するためのＯＤＴインピーダンスデコーダ部１２０とを備える。
【００５７】
ランク感知信号出力部１１０は、ＯＤＴインピーダンスデコーダ部１２０から出力されるデコードされた値Ｓ０、Ｓ１、Ｓ２を論理和し、出力するための論理ゲートＮＲ１、Ｉ１と、ライト信号ＷＴと、論理ゲートＮＲ１、Ｉ１との出力を論理積し、第１ランク感知信号ＤＬＹ＿ＲＡＮＫに出力するためのＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力を反転して第２ランク感知信号ＤＬＹ＿ＲＡＮＫＺを出力するためのインバータＩ２とを備える。
【００５８】
ＯＤＴインピーダンスデコーダ部１２０は、第１ＥＭＲＳ信号ＥＭＲＳ<Ａ２>を受け取るインバータＩ３と、インバータＩ３の出力を受けとるインバータＩ４と、第２ＥＭＲＳ信号ＥＭＲＳ<Ａ６>を受け取るインバータＩ５と、インバータＩ５の出力を受け取るインバータＩ６と、インバータＩ４とインバータＩ５の出力を受け取り第１デコード信号Ｓ０を出力するＡＮＤゲートＮＤ２およびＩ７と、インバータＩ３とインバータＩ６の出力を受け取り第２デコード信号Ｓ１を出力するＡＮＤゲートＮＤ３およびＩ８と、インバータＩ４とインバータＩ６の出力を受け取り第３デコード信号Ｓ２を出力するＡＮＤゲートＮＤ４およびＩ９とを備える。または、上記ＡＮＤゲートＮＤ２〜ＮＤ４の替わりにＮＡＮＤゲートＮＤ２〜ＮＤ４を備える。
【００５９】
図６は、図５に示しているライト信号ＷＴを生成するためのブロック構成図である。
【００６０】
図６を説明すると、本実施の形態に係るメモリ装置は、ライト信号ＷＴを生成するために命令語信号/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥを受け取る命令語バッファ８１０と、命令語バッファ８１０によって伝達された信号をラッチするためのラッチ８２０と、ラッチ８２０によってラッチされる命令語信号をデコードし、出力するための命令語デコーダ８３０とを備える。
【００６１】
命令語デコーダ８３０は、リード命令を行うためのリード信号ＲＤ、プリチャージ命令を行うためのプリチャージ信号ＰＣＧ、ライト命令を行うためのライト信号ＷＴなどを出力するが、ここで生成されたライト信号ＷＴをランク感知信号出力部１１０のＮＡＮＤゲートＮＤ１が受け取るようになる。
【００６２】
図７は、図４Ｂに示しているＯＤＴ動作制御部を示す回路図である。
【００６３】
図７を説明すると、ＯＤＴ動作制御部２００は、ＯＤＴ信号ＯＤＴをＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄに応答してラッチし伝達するためのＯＤＴ信号伝達部２１０と、ＯＤＴ信号伝達部２１０によって伝達された信号を第１ないし第３デコード信号Ｓ０、Ｓ１、Ｓ２によって決定されるインピーダンス値に対応するインピーダンス値の選択信号ＯＤＴＳ０、ＯＴＤＳ１、ＯＴＤＳ２に出力するためのインピーダンス値の選択部２２０とを備える。
【００６４】
ＯＤＴ信号伝達部２１０は、ＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄに応答してターンオンされ、ＯＤＴ信号を伝達するための伝送ゲートＴ３〜Ｔ６と、伝送ゲートＴ３〜Ｔ６によって伝達された信号をラッチして出力するためのラッチＬ１〜Ｌ４とを備える。
【００６５】
インピーダンス値の選択部２２０は、第１デコード信号Ｓ０とＯＤＴ信号伝達部２１０とで伝達される信号を論理積し、第１インピーダンス抵抗値（例えば５０Ω）に対応する第１インピーダンス選択信号ＯＤＴＳ０を出力するための論理ゲートＮＤ２およびＩ７と、第２デコード信号Ｓ１とＯＤＴ信号伝達部２１０とで伝達される信号を論理積し、第２インピーダンス抵抗値（例えば７５Ω）に対応する第２インピーダンス選択信号ＯＴＤＳ１を出力するための論理ゲートＮＤ３およびＩ８と、第３デコード信号Ｓ２とＯＤＴ信号伝達部２１０とで伝達される信号を論理積し、第３インピーダンス抵抗値（例えば１５０Ω）に対応する第３インピーダンス選択信号Ｓ２を出力するための論理ゲートＮＤ４およびＩ９とを備える。
【００６６】
図８は、図４Ｂに示しているインピーダンス調整回路部を示す回路図である。
【００６７】
図８を説明すると、インピーダンス調整回路部３００は、第１ないし第３インピーダンス選択信号ＯＤＴＳ０、ＯＴＤＳ１、ＯＴＤＳ２にそれぞれ対応する第１ないし第３イネーブル信号ＰＵ＿Ｓ０、ＰＤ＿Ｓ０、ＰＵ＿Ｓ１、ＰＤ＿Ｓ１、ＰＵ＿Ｓ２、ＰＤ＿Ｓ２を提供するためのイネーブル信号出力部３１０と、データ入力パッドに印加されるインピーダンスを第１ないし第３イネーブル信号ＰＵ＿Ｓ０、ＰＤ＿Ｓ０、ＰＵ＿Ｓ１、ＰＤ＿Ｓ１、ＰＵ＿Ｓ２、ＰＤ＿Ｓ２に応答するインピーダンスに調整するためのインピーダンス調整部３２０〜３４０とを備える。
【００６８】
イネーブル信号出力部は、第１ないし第３インピーダンス選択信号ＯＤＴＳ０、ＯＴＤＳ１、ＯＴＤＳ２をそれぞれ受け取って、第１ないし第３イネーブル信号ＰＵ＿Ｓ０、ＰＤ＿Ｓ０、ＰＵ＿Ｓ１、ＰＤ＿Ｓ１、ＰＵ＿Ｓ２、ＰＤ＿Ｓ２をそれぞれ出力するための第１ないし第３単位のイネーブル信号出力部３１１、３１２、３１３とを備える。
【００６９】
第１のイネーブル信号出力部３１１は、第１インピーダンス選択信号ＯＤＴＳ０を反転してＰＭＯＳ用の第１イネーブル信号ＰＵ＿Ｓ０を出力するための第１イネーブル用のインバータ３１１Ａと、反転した第１インピーダンス選択信号ＯＤＴＳ０を反転してＮＭＯＳ用の第１イネーブル信号ＰＤ＿Ｓ０を出力する第２イネーブル用のインバータ３１１Ｂとを備える。
【００７０】
インピーダンス調整部３２０〜３４０は、データ入力パッドを第１ないし第３インピーダンス値にそれぞれ調整するための第１ないし第３インピーダンス調整部３２０、３３０、３４０とを備える。
【００７１】
第１インピーダンス調整部３２０は、データ入力パッドに一方がそれぞれ接続された抵抗Ｐ＿Ｒ１、Ｎ＿Ｒ１と、ＰＭＯＳ用の第１イネーブル信号ＰＵ＿Ｓ０に応答し、抵抗Ｐ＿Ｒ１の他方と電源電圧供給端ＶＤＤＱとを接続するためのＰＭＯＳトランジスタＭＰ３〜ＭＰ６と、ＮＭＯＳ用の第１イネーブル信号ＰＤ＿Ｓ０に応答し、抵抗Ｎ＿Ｒ１の他方と接地電圧供給端ＶＳＳＱとを接続するためのＮＭＯＳトランジスタＭＮ３〜ＭＮ６とを備える。
【００７２】
ここで、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６とＮＭＯＳトランジスタＭＮ３〜ＭＮ６とは、それぞれ複数個が並列に接続したことを特徴とする。
【００７３】
図９は、図４Ｂに示している第１遅延調整部を示すブロック構成図である。
【００７４】
図９を説明すると、第１遅延調整部４１０は、ＯＤＴ動作のために内部で生成されて提供される制御信号ＲＣＬＫ１を遅延させて出力するための遅延部４１１と、遅延部４１１の出力を遅延させて出力するための遅延部４１２と、遅延部４１２の出力を遅延させて出力するための遅延部４１３と、ＯＤＴ動作のために内部で生成されて提供される制御信号ＲＣＬＫ１を出力信号ＲＣＬＫ１Ｄに出力させるための伝送ゲートＴ７と、遅延部４１１の出力を出力信号ＲＣＬＫ１Ｄに出力させるための伝送ゲートＴ８と、遅延部４１２の出力を出力信号として出力させるための伝送ゲートＴ９と、遅延部４１３の出力を出力信号ＲＣＬＫ１Ｄに出力させるための伝送ゲートＴ１０と、外部から入力されるＯＤＴ信号ＯＤＴの入力タイミングに対するデータ入力パッドのインピーダンス調整タイミングを調節するために、伝送ゲートＴ７〜Ｔ１０を選択的にターンオンさせるための遅延タイム制御部４１４Ａ〜４１４Ｃとを備える。
【００７５】
また、遅延タイム制御部４１４Ａ〜４１４Ｃは、伝送ゲートＴ７と伝送ゲートＴ１０を選択的にターンオンさせるための第１遅延タイム信号ＯＰＴ＿ＤＬＹ<Ｉ>、ＯＰＴ＿ＤＬＹＺ<Ｉ>を出力するための第１遅延タイム制御部４１４Ａと、伝送ゲートＴ８をターンオンさせるための第２遅延タイム信号ＯＰＴ＿ＤＬＹ<Ｊ>、ＯＰＴ＿ＤＬＹＺ<Ｊ>を出力するための第２遅延タイム制御部４１４Ｂと、伝送ゲートＴ９をターンオンさせるための第３遅延タイム信号ＯＰＴ＿ＤＬＹ<Ｋ>、ＯＰＴ＿ＤＬＹＺ<Ｋ>を出力するための第３遅延タイム制御部４１４Ｃとを備える。
【００７６】
図１０は、図９に示している遅延を示すブロック構成図である。
【００７７】
図１０を説明すると、遅延部４１１は直列に接続された第１ないし第３バッファ（Ｉ４〜Ｉ９、それぞれ２つのインバータが１つのバッファをなす）と、信号入力端ＩＮと第１バッファ３１とを接続するためのスイッチＳ１と、第１バッファ３１の出力端と第２バッファ３２の入力端とを接続するためのスイッチＳ２と、第２バッファ３２の出力端と第３バッファ３３の入力端とを接続するためのスイッチＳ３と、第３バッファ３３の出力端と信号出力端ＯＵＴとを接続するためのスイッチＳ４と、信号入力端ＩＮと信号出力端ＯＵＴとを接続するために、直列に接続されるスイッチＳ５、Ｓ６と、スイッチＳ５、Ｓ６の共通ノードと第２バッファ３２の入力端とを接続するためのスイッチＳ７と、スイッチＳ５、Ｓ６の共通ノードと第３バッファ３３の入力端とを接続するためのスイッチＳ４とを備える。
【００７８】
図１１は、図９に示している遅延タイム制御部を示す回路図である。
【００７９】
図１１を説明すると、遅延タイム制御部４１４Ａは、一方が電源電圧供給端ＶＤＤに接続されたフューズＦと、フューズＦの他方と接地電圧供給端ＶＳＳとの間に接続されたキャパシタＣＡＰと、フューズＦの他方に入力端が接続されたインバータＩ１０と、フューズＦの他方と接地電圧供給端ＶＳＳとの間に接続され、ゲートでインバータＩ１０の出力を受け取るＮＭＯＳトランジスタＭＮ７と、インバータＩ１０の出力を反転して伝送ゲートＴ７と伝送ゲートＴ１０とを選択的にターンオンさせるための信号ＯＰＴ＿ＤＬＹ<Ｉ>、ＯＰＴ＿ＤＬＹＺ<Ｉ>を出力するインバータＩ１１とを備える。
【００８０】
ここで、説明しない図９に示している残りの遅延タイム制御部は、図１１に示している遅延タイム制御部と同じ構成をしているため、残りの遅延タイム制御部の構成は省略する。
【００８１】
図１２は、図９に示している遅延タイム制御部の第２実施の形態に係る回路図である。
【００８２】
図１２を説明すると、遅延タイム制御部４１４Ａ〜４１４Ｃは、一方が電源電圧供給端ＶＤＤに接続され、ゲートでアンチフューズ制御信号ＡＮＴを受け取るＰＭＯＳトランジスタＭＰ７と、一方がＰＭＯＳトランジスタＭＰ７の他方に接続され、ゲートにアンチフューズ制御信号を受け取るＮＭＯＳトランジスタＭＮ８と、ゲートにアンチフューズイネーブル信号ＰＧを受け取って、かつＮＭＯＳトランジスタＭＮ８の他方と接地電圧供給端ＶＳＳとの間に接続されたＮＭＯＳトランジスタＭＮ９と、ゲートにパワーアップ信号ＰＷＲＵＰを受け取って、かつ一方が電源電圧供給端ＶＤＤに接続され、他方はＮＭＯＳトランジスタＭＮ８の一方に接続されたＰＭＯＳトランジスタＭＰ８と、ＰＭＯＳトランジスタＭＰ８の他方とアンチフューズ用の電源供給端ＶＢＢＦとの間に接続されるアンチフューズと、ＰＭＯＳトランジスタＭＰ８の他方に印加される信号を反転して出力するインバータＩ１３とを備える。
【００８３】
ここで、アンチフューズ制御信号ＡＮＴは、ＮＡＮＤゲートＮＤ５の出力信号であるが、テスト信号ＴＭ＿Ｉと、アンチフューズイネーブル信号ＡＮＴＩ＿ＥＮをＮＡＮＤゲートＮＤ５が受け取って出力するようになる。
【００８４】
テスト信号ＴＭ＿Ｉは、テストモードでアクティブされる信号であり、アンチフューズイネーブル信号ＡＮＴＩ＿ＥＮは、テストモードでアンチフューズがある回路をイネーブルさせるための信号である。また、アンチフューズとノードＴＦとの間には、伝送ゲートＴ１１が追加で備わる。
【００８５】
アンチフューズ用の電源供給端ＶＢＢＦは、アンチフューズＡＮＴＦを短絡させるための電圧レベルを供給するが、アンチフューズＡＮＴＦは、両端に印加される電圧の差が一定レベル以上であれば、短絡されるように構成される。
【００８６】
また、パワーアップ信号ＰＷＲＵＰは、メモリ装置に電源が印加された後、印加された電源電圧のレベルが安定してなされた後にアクティブされる信号である。
【００８７】
ここでは、第２実施の形態に係るアンチフューズから構成された遅延タイム制御部４１４Ａ＿１だけを説明したが、ここで説明しない図９に示している残りの遅延タイム制御部は、図１２に示している遅延タイム制御部と同じ構成をしているので、残りの遅延タイム制御部の構成は省略する。
【００８８】
以下では、図４Ｂないし図１２を参照し、本実施の形態に係る半導体メモリ装置の動作を説明する。
【００８９】
上述のように、メモリ装置は、コンピュータのようなシステムに適用される時に、１つずつ個別に適用されるのでなく、複数個が基板に集積されるモジュールとして適用される。
【００９０】
モジュールには、メモリ装置が付着する位置によって、第１ランクと第２ランクとに分けられるが、第１ランクと第２ランクによって、チップセットとの信号をやりとりするのに適用されるロードが異なってかかるようになる。
【００９１】
ここで、ランクというのは、メモリモジュールがチップセットと１度にやり取りするデータの量を出力する単位を言う。例えば、１つのモジュールに８ビットデータ出力メモリ装置が１６個配置され、１度にやり取りするデータの量が６４ビットであれば、２つのランクが１つのモジュールに配置されていることになる。それぞれのランクで、６４ビットのデータをチップセットに出力するか、または入力するようになる。
【００９２】
したがって、メモリ装置がＯＤＴ信号を受け取って、データ信号を受け取る入力端のインピーダンスを調整するためのタイミングに対するマージンも、第１ランクと第２ランクとによって異なるようになる。以前には、これを単にＯＤＴ信号の入力に関するスペック上与えられるマージンで解決しようとした。
【００９３】
本実施の形態に係るメモリ装置は、ＯＤＴ動作制御部に入力され、ＯＤＴ信号を処理するための基準信号となるＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄを伝達することにおいて、どのようなランクにメモリ装置があるのか選択的に遅延値を調整して出力し、ランクの位置によって最適のＯＤＴ動作タイミングを維持させることができる。
【００９４】
このために、ＤＬＬパルス生成部６００から出力される信号を、第１遅延調整部４１０だけを通過させてＯＤＴ動作制御部２００に伝達するか、第１及び第２遅延調整部４１０、４２０を全て通過させてＯＤＴ動作制御部２００に伝達するようにする。
【００９５】
また、データが入力されない所のランクにあるメモリ装置にＤＴ動作を行うようにし、データが入力されるランクにあるメモリ装置は、ＯＤＴ動作なしにデータを受け取るように動作できる。
【００９６】
この時にも、ＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄの伝達経路を伝送ゲートＴ１、Ｔ２によって選択的に適用できるため、メモリ装置がどのようなランクに配置されても、ＯＤＴ動作タイミングを最適化できるようになる。
【００９７】
これを詳細に説明すると、ＯＤＴタイミング制御部１００のＯＤＴインピーダンスデコーダ部１２０は、ＥＭＲ信号ＥＭＲＳ<Ａ２>、ＥＭＲＳ<Ａ６>を受け取ってデコードし、デコードした値Ｓ０、Ｓ１、Ｓ２を出力する。
【００９８】
ランク感知信号出力部１１０は、デコードした値Ｓ０、Ｓ１、Ｓ２を論理積した信号ＯＤＴ_ＥＭＲＳとライト命令に対応するライト信号ＷＴとを論理積し、ランク感知信号ＤＬＹ＿ＲＡＮＫ、ＤＬＹ＿ＲＡＮＫＺを出力する。ランク感知信号ＤＬＹ＿ＲＡＮＫ、ＤＬＹ＿ＲＡＮＫＺによって、ＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄの伝達経路が決定される。すなわち、遅延させて決定されるものである。
【００９９】
ＯＤＴ動作制御部２００は、チップセットなど外部から入力されるＯＤＴ信号ＯＤＴを、ＯＤＴ伝達信号ＦＣＬＫ１Ｄ、ＲＣＬＫ１Ｄ、ＦＣＬＫ２Ｄ、ＲＣＬＫ２Ｄに同期させて伝達した後、ＯＤＴタイミング制御部１００から出力されるデコードした値Ｓ０、Ｓ１、Ｓ２に対応してインピーダンス値の選択信号ＯＴＤＳ０、ＯＴＤＳ１、ＯＴＤＳ２のうち１つをハイレベルにアクティブにし出力する。
【０１００】
インピーダンス調整回路部３００は、ハイレベルで入力されるインピーダンス値の選択信号ＯＴＤＳ０、ＯＴＤＳ１、ＯＴＤＳ２に応答し、データ入力パッドＤＱの入力インピーダンスを例えば５０Ω、７５ Ω、１５０Ωのように決定された値に調整するようになる。インピーダンス調整部３２０〜３４０は、それぞれがアクティブされる時に備わった抵抗と並列接続されたＭＯＳトランジスタとを用いて決定されたインピーダンス値を提供するようになる。
【０１０１】
このように、データ入力パッドＤＱのインピーダンスが決定されると、外部から入力されるデータ信号は、反射なしに安定してデータ入力バッファ５００に入力され得る。
【０１０２】
一方、メモリ装置にＯＤＴ信号ＯＤＴが入力され、インピーダンス調整回路部がイネーブルされ、入力パッドＤＱに印加されるインピーダンスが調整される時のタイミングに関するスペックであるｔＡＯＮと、ｔＡＯＦとがある。
【０１０３】
メモリ装置を製造する時に、ｔＡＯＮと、ｔＡＯＦとを合せておいても、製造された後、様々な状況でｔＡＯＮと、ｔＡＯＦとのタイミングが変化し得る。
【０１０４】
この場合、本実施の形態に係るメモリ装置は、第１遅延調整部に備わる複数の遅延を調節することで、前記タイミングの変化に対応できる。
【０１０５】
遅延タイム制御部４１４Ａ、４１４Ｂ、４１４Ｃから出力される制御信号によって、ＤＬＬパルス生成部６００から出力されるＯＤＴ伝達信号（例えばＲＣＬＫ１）は、備わった３つの遅延のうち、選択された遅延だけ通過できて出力するようになる。
【０１０６】
通過できる遅延の数は、遅延調整部に備わった伝送ゲートＴ７〜Ｔ１０を選択的にターンオンさせることによって決定され、このために、遅延タイム制御部４１４Ａ、４１４Ｂ、４１４Ｃは、伝送ゲートＴ７〜Ｔ１０を選択的にターンオンさせ得る信号を出力する。
【０１０７】
遅延タイム制御部４１４Ａ、４１４Ｂ、４１４Ｃは、図１１と図１２に示しているように、フューズを用いるか、またはアンチフューズを用いることができる。
【０１０８】
フューズを用いる時には、ウェーハ上で遅延タイム制御部４１４Ａ、４１４Ｂ、４１４Ｃに備わるフューズを選択的に短絡させることによって、伝送ゲートＴ７〜Ｔ１０のうち、どの伝送ゲートがターンオンされるのか決定できる。
【０１０９】
アンチフューズは、テストモード信号ＴＭ＿Ｉと、アンチフューズイネーブル信号ＡＮＴＩ＿ＥＮとがハイレベルにアクティブされた状態で、アンチフューズ用の電圧供給端ＡＮＴＦに一定のレベルの電圧が印加される状態ではアンチフューズの両端に一定のレベル以上の電圧が印加され、それによって短絡が生じるようになる。
【０１１０】
このように、遅延調整部４１０、４２０で遅延される遅延値を調整することで、上述のｔＡＯＮと、ｔＡＯＦとのタイミングが変化する場合、調整できるようになる。
【０１１１】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１１２】
【図１】チップセットに接続されるメモリ装置のモジュールを示すブロック構成図
【図２】従来の技術によるＯＤＴ制御をするためのブロック構成図
【図３】ＯＤＴに関するＪＥＤＣＥスペックを示すタイミングチャート
【図４】本発明の好ましい実施の形態に係る半導体メモリ装置のブロック構成図
【図４Ｂ】本発明の好ましい実施の形態に係る半導体メモリ装置のブロック構成図
【図５】図４Ｂに示しているＯＤＴタイミング制御部を示す回路図
【図６】図５に示しているライト信号ＷＴを生成するためのブロック構成図
【図７】図４Ｂに示しているＯＤＴ動作制御部を示す回路図
【図８】図４Ｂに示しているインピーダンス調整回路部を示す回路図
【図９】図４Ｂに示している第１遅延調整部を示すブロック構成図
【図１０】図９に示している遅延を示すブロック構成図
【図１１】図９に示している遅延タイム制御部を示す回路図
【図１２】図９に示している遅延タイム制御部の第２実施の形態に係る回路図
【符号の説明】
【０１１３】
Ｉ１〜Ｉ１４        インバータ
ＭＮ１〜ＭＮ９      ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ８      ＰＭＯＳトランジスタ
ＮＤ１〜ＮＤ５      ＮＡＮＤゲート
【図１】
2007012245.tif 000003
【図２】
2007012245.tif 000004
【図３】
2007012245.tif 000005
【図４】
2007012245.tif 000006
【図４Ｂ】
2007012245.tif 000007
【図５】
2007012245.tif 000008
【図６】
2007012245.tif 000009
【図７】
2007012245.tif 000010
【図８】
2007012245.tif 000011
【図９】
2007012245.tif 000012
【図１０】
2007012245.tif 000013
【図１１】
2007012245.tif 000014
【図１２】
2007012245.tif 000015