(57)【要約】【課題】  狭ピッチのスルーホールを形成することなく半導体チップやチップコンデンサなどを最短距離で配置することができ、しかも既存の確立された工程をそのまま利用して製造することのできる回路基板を提供すること。【解決手段】  多層回路基板が、第１の電子部品のための少なくとも１つの電子部品搭載面と、その電子部品搭載面に対向する位置あるいはその近傍において機械加工により形成された、第２の電子部品のための少なくとも１つの電子部品搭載空間とを有しており、電子部品搭載空間の底壁には、多層回路基板の内部に組み込まれた配線層から形成された電子部品搭載端子が露出しているように、構成する。【選択図】      図４
2007080976.tif 000002
【特許請求の範囲】
【請求項１】
複数個の電子部品を実装するための多層回路基板であって、第１の主たる表面と、その第１の表面に対向して配置された第２の主たる表面とを有しており、前記第１の表面は、第１の電子部品のための少なくとも１つの電子部品搭載面を有しており、前記第２の表面は、前記電子部品搭載面に対向する位置あるいはその近傍において、第２の電子部品のためのものであって、機械加工による前記多層回路基板の部分的な除去によって形成された少なくとも１つの電子部品搭載空間を有しており、前記電子部品搭載空間の底壁には、前記多層回路基板の内部に組み込まれた配線層から形成された電子部品搭載端子が露出していることを特徴とする多層回路基板。
【請求項２】
前記多層回路基板が、少なくとも０．４ｍｍの厚さを有していることを特徴とする請求項１に記載の多層回路基板。
【請求項３】
前記電子部品搭載端子を形成する前記配線層が、３５〜１５０μｍの厚さを有していることを特徴とする請求項１又は２に記載の多層回路基板。
【請求項４】
前記電子部品搭載空間において、その空間の底壁と内壁との境界部においてＲ０．２ｍｍ以上の丸みが付与されていることを特徴とする請求項１〜３のいずれか１項に記載の多層回路基板。
【請求項５】
前記電子部品搭載面が、第１の電子部品を搭載するための外部接続端子をさらに有していることを特徴とする請求項１〜４のいずれか１項に記載の多層回路基板。
【請求項６】
前記第１の電子部品が半導体チップであり、かつ前記第２の電子部品が、コンデンサ、インダクタ又は抵抗であることを特徴とする請求項１〜５のいずれか１項に記載の多層回路基板。
【請求項７】
複数個の電子部品を実装するための多層回路基板を製造する方法であって、
第１の主たる表面と、その第１の表面に対向して配置された第２の主たる表面とを有しており、少なくとも１つの配線層が内部に組み込まれた多層回路基板を作製する工程、
前記多層回路基板の第１の表面に、第１の電子部品のための少なくとも１つの電子部品搭載面を形成する工程、及び
前記多層回路基板の第２の表面において、前記電子部品搭載面に対向する位置あるいはその近傍の一部を機械加工により除去して第２の電子部品のための少なくとも１つの電子部品搭載空間を形成するとともに、該電子部品搭載空間の底壁において、前記配線層の一部を露出させて電子部品搭載端子を形成する工程
を含んでなることを特徴とする多層回路基板の製造方法。
【請求項８】
請求項１〜６のいずれか１項に記載の多層回路基板と、その電子部品搭載領域上及び（又は）電子部品搭載空間内に搭載された複数個の電子部品とを含んでなることを特徴とする電子部品パッケージ。
【請求項９】
前記電子部品搭載空間に、前記電子部品搭載端子を介してチップコンデンサが搭載されていることを特徴とする請求項８に記載の電子部品パッケージ。
【請求項１０】
前記チップコンデンサが、二次実装ボードと接続するための接続端子あるいは接続端子形成面をさらに有していることを特徴とする請求項９に記載の電子部品パッケージ。
【請求項１１】
前記チップコンデンサと前記二次実装ボードとが直接電気的に接続されていることを特徴とする請求項１０に記載の電子部品パッケージ。
【請求項１２】
前記電子部品搭載空間において、前記チップコンデンサによって占有されていない領域が充填物を有しないことを特徴とする請求項９〜１１のいずれか１項に記載の電子部品パッケージ。
【請求項１３】
前記電子部品搭載面に、はんだバンプを介して半導体チップが搭載されていることを特徴とする請求項８〜１２のいずれか１項に記載の電子部品パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層回路基板に関し、さらに詳しく述べると、半導体チップやチップコンデンサなどの電子部品を複数個同時に実装するための多層回路基板とその製造方法に関する。本発明はまた、かかる多層回路基板に複数個の電子部品を搭載した電子部品パッケージに関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高密度化が進んでおり、多層回路基板に半導体チップやチップコンデンサなどの電子部品を搭載する技術として様々な技術が紹介されている。主流となっているものは、例えば図１に模式的に示すように、約１ｍｍもしくはそれ以上の厚さをもったパッケージ基板１０１の表面にはんだバンプ１０２を介して電子部品（例えば、ＬＳＩチップ）１０５を搭載するとともに、パッケージ基板１０１の裏面に、別の電子部品（例えば、チップコンデンサ）１０６を搭載する方法である。パッケージ基板１０１とＬＳＩチップ１０５の間には、アンダーフィル剤１０３が充填されているので、ＬＳＩチップ１０５をパッケージ基板１０１に強固に固着することができる。なお、これと類似の方法は、例えば、特許文献１に記載されている。
【０００３】
上述のような方法を使用した場合、ＬＳＩチップとチップコンデンサを対向させて配置しているので、電子部品の高密度化実装に有効である。しかし、これらの電子部品の間には厚いパッケージ基板が介在しているので、最短距離で結線することができないという不具合があり、電気特性の向上に悪影響がある。また、ＬＳＩチップとチップコンデンサの間に多数の電源及びグランドの経路を設ける必要があるので、パッケージ基板に狭いピッチで多数のスルーホールを開口しなければならず、工程の複雑化と製造コストの増加を避けることができない。さらに、この方法の場合、例えばスルーホールのピッチを狭くすると、インダクタンスを低下できる利点があるため、狭ピッチのスルーホールは必要であろう。なぜならば、ループインダクタンス（Ｌ）は、次式に示されるように、導体柱のピッチによって変動可能であるからである。
【０００４】
【数１】
2007080976.tif 000003
【０００５】
上式において、Ｌはループインダクタンス（Ｈ）、μｏは真空の透磁率：４π×１０-7（Ｈ／ｍ）、ｌは平行な導体柱の長さ（ｍ）、ａは導体柱の半径（ｍ）、そしてｄは導体柱のピッチ（ｍ）である。
【０００６】
また、図２に示すように、図１に示したパッケージ基板１０１にスティフナー１０４を付設することで剛性を確保し、パッケージ基板１０１からコアを取り除いた分だけパッケージ基板を薄くする方法も提案されている。この方法の場合、パッケージ基板１０１の厚さを約３００μｍまで薄くすることができるが、スティフナー１０４が厚くて重いため、得られるパッケージの嵩が増し、重量も増加するという問題や、スティフナーの加工や接着が煩雑であり、製造コストが増加するという問題ある。
【０００７】
さらに、図３に示すように、パッケージ基板１０１において、ＬＳＩチップ１０５の実装面にチップコンデンサ１０６も一緒に搭載する方法も提案されている。この方法の場合、作業性の改良を図ることができるが、図１の方法とは対照的に、広い部品搭載領域が必要となり、部品間を最短で結線することができないので、すなわち、配線距離が長くなるので、インダクタンスや抵抗が大きくなり、スイッチングノイズ等を有効に低減できないという問題がある。
【０００８】
【特許文献１】特開平９−２６０５３７号公報（段落０００４〜０００８、段落００１７〜００２２、図１及び図３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上記したような従来の技術の問題点を解決して、半導体装置やその他の電子装置の高集積化、高密度化に有効であって、狭ピッチのスルーホール（貫通配線）を形成することなく２個以上の電子部品、例えば半導体チップやチップコンデンサなどを最短距離で配置することができ、電子部品搭載のための外部接続端子を容易に製造することができ、しかも既存の確立された工程をそのまま利用して製造することのできる回路基板（換言すると、パッケージ基板）を提供することにある。
【００１０】
本発明の目的は、また、上記のような回路基板を簡単に、歩留まりよく、しかも低コストで製造し得るような回路基板の製造方法を提供することにある。
【００１１】
本発明の目的は、また、上記のような回路基板の製造プロセスの大半を既存の製造装置をそのまま利用して実施できる回路基板の製造方法を提供することにある。
【００１２】
これらの目的に加えて、本発明の目的は、高集積化、高密度化が実現された、小型で軽量であり、構造が単純であり、しかも製造が簡単な電子部品パッケージを提供することにある。
【００１３】
本発明の上記した目的やその他の目的は、以下の詳細な説明から容易に理解することができるであろう。
【課題を解決するための手段】
【００１４】
本発明は、その１つの面において、複数個の電子部品を実装するための多層回路基板であって、第１の主たる表面と、その第１の表面に対向して配置された第２の主たる表面とを有しており、前記第１の表面は、第１の電子部品のための少なくとも１つの電子部品搭載面を有しており、前記第２の表面は、前記電子部品搭載面に対向する位置あるいはその近傍において、第２の電子部品のためのものであって、機械加工による前記多層回路基板の部分的な除去によって形成された少なくとも１つの電子部品搭載空間を有しており、前記電子部品搭載空間の底壁には、前記多層回路基板の内部に組み込まれた配線層から形成された電子部品搭載端子が露出していることを特徴とする多層回路基板にある。
【００１５】
また、本発明は、そのもう１つの面において、複数個の電子部品を実装するための多層回路基板を製造する方法であって、
第１の主たる表面と、その第１の表面に対向して配置された第２の主たる表面とを有しており、少なくとも１つの配線層が内部に組み込まれた多層回路基板を作製する工程、
前記多層回路基板の第１の表面に、第１の電子部品のための少なくとも１つの電子部品搭載面を形成する工程、及び
前記多層回路基板の第２の表面において、前記電子部品搭載面に対向する位置あるいはその近傍の一部を機械加工により除去して第２の電子部品のための少なくとも１つの電子部品搭載空間を形成するとともに、該電子部品搭載空間の底壁において、前記配線層の一部を露出させて電子部品搭載端子を形成する工程
を含んでなることを特徴とする多層回路基板の製造方法にある。
【００１６】
さらに、本発明は、そのもう１つの面において、本発明の多層回路基板と、その電子部品搭載領域上及び（又は）電子部品搭載空間内に搭載された複数個の電子部品とを含んでなることを特徴とする電子部品パッケージにある。
【発明の効果】
【００１７】
本発明によれば、以下の詳細な説明から理解されるように、半導体装置やその他の電子装置の高集積化、高密度化に有効な多層回路基板を提供することができる。特に、本発明の多層回路基板は、従来の技術のように、２個以上の電子部品、例えば半導体チップやチップコンデンサなどを最短距離で配置することを目的として狭ピッチのスルーホール（貫通配線）を回路基板に形成することが不要であり、製造プロセスの簡略化や製造コストの低下に大きく貢献することができる。また、本発明によれば、電子部品を搭載するための外部接続端子（ランド、パッド等）を特別な工程を設けて形成することが不要であり、機械加工により電子部品搭載空間を形成する際に同時に形成することができる。さらに、その製造プロセスの大半を、既存の確立された工程をそのまま利用して、換言すると、既存の製造装置をそのまま使用して、実施することができる。
【００１８】
また、本発明方法によると、上記のような回路基板を簡単に、歩留まりよく、しかも低コストで製造することができる。本発明方法は特に、回路基板の製造プロセスの大半を既存の製造装置をそのまま利用して実施できるという点で注目に値する。
【００１９】
さらに、本発明によれば、高集積化、高密度化が実現された、小型で軽量であり、構造が単純であり、しかも製造が簡単な電子部品パッケージを提供することができる。
【発明を実施するための最良の形態】
【００２０】
引き続いて、本発明をその好ましい実施の形態について、添付の図面を参照して説明する。なお、本発明は、下記の形態に限定されるものではない。
【００２１】
本発明は、その１つの面において、例えば図４に模式的に示される構造をもった多層回路基板にある。本発明の多層回路基板は、特に電子回路パッケージの形成に使用されるもので、各種の機能部品を任意の部位に搭載し、実装可能である。ここで、機能部品（以下、総称して「電子部品」という）の典型例としては、以下に列挙するものに限定されるわけではないけれども、例えばＩＣ、ＬＳＩなどの半導体素子や、コンデンサ（キャパシタ）、抵抗、インダクタなどの素子を挙げることができる。これらの素子は、典型的には、チップの形で用いられ、表面実装用である。
【００２２】
多層回路基板１０は、図４に示されるように、従来一般的に用いられている多層回路基板（多層プリント配線板、多層パッケージ基板などともいう）と同様な構成を有することができる。すなわち、電気絶縁性の基板からなるとともに、その外層及び内層に任意のパターンで配線パターンを有し、上下に隣接した配線パターンは、コア１を貫通するスルーホールや絶縁層６を貫通するビアなどを介して相互に接続されている。なお、本発明において使用した場合、「配線パターン」なる語は、広義で用いられており、この技術分野において常用の用語である配線回路、配線層、配線パターン、電極などの他、貫通電極、フィルドビア、外部接続端子（パッド、ランド等を含む）なども包含する。配線パターンは、所望とする導電特性などが得られる限り特に限定されるものではなく、例えば、任意の導体金属、例えば、金、銀、銅、ニッケル、アルミニウム、クロム、パラジウム、インジウム、スズなどあるいはその合金から有利に形成することができる。また、必要ならば、インジウムスズ酸化物（ＩＴＯ）からこれらの配線パターンを形成してもよい。
【００２３】
多層回路基板１０は、コア１の上に絶縁層及び配線パターンを順次積層することによって形成されたもので、第１の主たる表面１０ａと、その第１の主たる表面１０ａに対向して配置された第２の主たる表面１０ｂとを有している。ここで、コア１は、ガラスクロスとエポキシ樹脂からなる基材とその両面に張られた銅箔とからなる銅張積層板を使用したが、その他の基材を使用してもよい。但し、得られる多層回路基板１０に対して優れた剛性を付与するため、補強材としての機能を備えた基材、例えばガラスクロスを使用することが推奨される。
【００２４】
多層回路基板１０において、その第１の表面１０ａは、第１の電子部品（図示せず）のための電子部品搭載面１２を有している。なお、図示の例では、１つの電子部品搭載面１２が示されているが、所望ならば、２つもしくはそれ以上の電子部品搭載面を形成してもよく、場合によっては、第２の表面１０ｂにも電子部品搭載面を形成してもよい。第１の電子部品は、上記した電子部品のいずれであってもよいが、好ましくは、ＬＳＩチップ、ＶＬＳＩチップなどの半導体素子である。
【００２５】
本発明の多層回路基板１０は、第２の電子部品のための少なくとも１つの電子部品搭載空間をその表面に有していることを特徴とする。図示の例では、多層回路基板１０の第２の表面１０ｂにおいて、上記した電子部品搭載面１２に対向する位置に電子部品搭載空間１３が形成されている。なお、電子部品搭載空間１３の形成部位は、図示の部位に限定されるものではなく、例えば、電子部品搭載面１２に対向する位置の近傍であってもよい。また、第２の電子部品は、上記した電子部品のいずれであってもよいが、好ましくは、コンデンサ、抵抗、インダクタなどの機能素子であり、チップ形の素子が好適である。
【００２６】
電子部品搭載空間１３は、通常、立方体、円筒体等の凹部パターンからなる。本発明の多層回路基板１０では、その回路基板の実質的な部分を作製した後にその回路基板の下方を部分的に除去することによって電子部品搭載空間１３を形成することができる。回路基板の部分的な除去にはいろいろな技法を使用することができるが、本発明の実施には機械加工を有利に使用することができ、特にザグリ加工を有利に使用することができる。「ザグリ加工」は、従来一般的に実施されているように、回路基板の加工部位に切削刃を入れて切削加工を実施することができ、よって、電子部品搭載空間１３に対応する所定の深さをもった凹部を得ることができる。例えば、ザグリ加工は、ビット径が３．１７５ｍｍの切削刃を使用して、回転速度５０，０００ｒｐｍ、切削送り速度３ｍ／分の条件で実施することができる。
【００２７】
上記のようにして電子部品搭載空間１３を形成すると、特別な加工を実施することなく、その電子部品搭載空間１３の底壁において電子部品搭載端子１４を得ることができる。なぜなら、上記のような機械加工を行う前の段階で早くも、多層回路基板１０はほぼ完成された状態となっており、その内部にはすでに配線層が作り込まれているので、機械加工によって配線層の一部が露出し、電子部品搭載端子１４が得られるからである。電子部品搭載端子１４は、配線層に由来しているので、配線材料と同じ材料から、例えば任意の導体金属から、例えば、金、銀、銅、ニッケルなどから形成することができる。配線層及びしたがって電子部品搭載端子１４は、通常、適当な導体金属からめっきによって形成することができる。電子部品搭載端子１４の端面と電子部品搭載空間１３の底面とは、同時に切削加工を受けるので、ほぼ同一の面を構成している。
【００２８】
多層回路基板１０は、いろいろな厚さＴで形成することができるが、電子部品搭載空間１３を形成し、その凹部に電子部品を搭載することを考慮して、少なくとも０．４ｍｍの厚さを有していることが好ましい。多層回路基板１０の厚さの上限は、特に規定されないが、得られる電子部品パッケージなどの小型化、軽量化などを考慮して、できる限り薄いことが好ましい。多層回路基板１０の厚さは、通常、最高で約１〜２ｍｍの範囲であることが好ましい。
【００２９】
本発明の多層回路基板は、上記のように構成したことで、従来の技術では得られなかった多くの利点を導くことができる。例えば、第１の電子部品として半導体チップを使用し、第２の電子部品としてチップコンデンサを使用した場合に、多層回路基板内において両者を最短距離で配置し、接続することができる。また、両者の接続のためにスルーホールを狭いピッチで形成することが不要となるので、製造工程の簡略化や製造コストの低減などを図ることができる。
【００３０】
また、多層回路基板は、従来の多層回路基板と同様な構成を有することができるので、以下に説明するように、電子部品搭載空間を形成する前の段階までは、従来一般的に用いられている製造方法を使用することができ、したがって、既存の製造装置をそのまま活用して有利に製造することができる。よって、本発明の多層回路基板では、製造装置のコストアップやリスクがまったくなくなる。さらに、すでに作り込まれている配線層を機械加工によって部分的に露出させ、電子部品搭載端子を形成する手法を採用しているので、従来の方法のように適当な形状及び寸法の凹部空間を形成した後にその狭い空間において改めて素子搭載端子（パッド）をめっきなどで形成する必要がなくなる。このメリットは非常に大きく、作業性の向上、製造プロセスの短縮、製造コストの低減に寄与しうるばかりか、得られるデバイスの信頼性も高めることができる。
【００３１】
また、本発明の多層回路基板１０において、電子部品搭載端子１４は、いろいろな厚さ、形状及び分布で形成することができるが、基本的に、その形成に使用される配線層の形成条件に依存している。例えば、電子部品搭載端子１４は、いろいろな形状及び厚さで形成することができるが、それに対応して、配線層もいろいろな厚さで形成することができる。配線層（したがって、電子部品搭載端子）の厚さは、通常、電子部品搭載端子１４に必要な厚さを確保するため、少なくとも約３５〜１５０μｍの範囲であることが好ましく、さらに好ましくは、約６０〜９０μｍの範囲である。これは、本発明では電子部品搭載空間１３を機械加工により切削加工で形成するため、機械加工の欠点である深さ方向の加工精度の低下を考慮したうえである。すなわち、配線層の厚さを約３５μｍ以上とすることで、必要な深さ加工の寸法公差を大きくして歩留まりを向上させることができるからである。
【００３２】
本発明の実施において、電子部品搭載端子１４は、いろいろな形状で形成することができるが、通常、円形あるいは矩形のランドの形で形成することが好ましい。また、電子部品搭載端子１４は、任意の数及び任意のパターンで電子部品搭載空間１３の底面に配置することができる。例えば、電子部品搭載端子（ランド）１４は、円形の端面を有するものとして構成し、図５（Ａ）及び図５（Ａ）の線分Ｂ−Ｂに沿った断面図である図５（Ｂ）に示すようなランド厚さｔ、ランド径Ｄ、ランド間スペースｄ、ランドピッチｐで配置することができる。このようなランドの寸法例を示すと、下記の表に記載の通りである。
【００３３】
【表１】
2007080976.tif 000004
【００３４】
また、電子部品搭載端子（ランド）１４は、長方形の端面を有するものとして構成し、図６に示すようなランド厚さｔ、ランド幅Ｗ、ランド間スペースｄ、ランドピッチｐで配置することができる。このようなランドの寸法例を示すと、下記の表に記載の通りである。
【００３５】
【表２】
2007080976.tif 000005
【００３６】
本発明による多層回路基板は、図４に示した多層回路基板に限定されるものではなく、その他の形態においても有利に実施することができる。例えば、多層回路基板１０は、図７に示すように、電子部品搭載空間１３において、その空間の底壁と内壁との境界部においてＲ０．２ｍｍ以上の丸みが付与されていることが好ましい。本発明の多層回路基板１０では、電子部品搭載空間１３のコーナー部に丸みを付与することで、熱サイクル試験などの信頼性などを向上させることができる。鋭角のコーナー部があると、それが特異点となって試験結果に悪影響を及ぼすからである。
【００３７】
また、多層回路基板１０は、図８に示すように、電子部品搭載面１２において、そのフリップチップパッドの上に、第１の電子部品（図示の例では、ＬＳＩチップ等の半導体チップ）２０を搭載するための外部接続端子２１をさらに有していることが好ましい。図示の外部接続端子２１は、ＳｎＰｂ、ＳｎＡｇ等のはんだバンプからなるけれども、その他の常用の接続端子から形成されていてもよい。外部接続端子２１を予め取り付けておくことで、作業性の向上を図ることができる。
【００３８】
本発明は、また、本発明の多層回路基板を備えた電子デバイス、換言すると、電子部品パッケージにある。本発明の電子部品パッケージは、多層回路基板の電子部品搭載領域や電子部品搭載空間内に上記したような電子部品、すなわち、ＩＣチップ、ＬＳＩチップなどの半導体素子や、コンデンサ、抵抗、インダクタなどの機能素子を搭載している。これらの電子部品は、通常、はんだバンプを介して多層回路基板に搭載されるが、必要ならば、その他の接続方法を使用してもよい。
【００３９】
本発明の電子部品パッケージにおいて、第１及び第２の電子部品は、任意に選択して使用することができるが、好ましくは、第１の電子部品がＬＳＩチップなどの半導体素子であり、第２の電子部品がチップコンデンサなどの機能素子である。図９は、かかる電子部品パッケージの好ましい一例を示したものであり、電子部品搭載領域１２において、はんだバンプ２１を介してＬＳＩチップ２０が搭載されており、かつ電子部品搭載空間１３において、電子部品搭載端子１４にはんだバンプ２２を介してチップコンデンサ３０が搭載されている。図示の電子部品パッケージの場合、ＬＳＩチップ２０とチップコンデンサ３０を最短距離で配置することができるので、電気特性の劣化も回避することができる。また、電子部品搭載空間１３に搭載されているにもかかわらず、チップコンデンサ３０の周囲には従来素子埋め込み基板として一般的に行われている樹脂封止が施されていないので、封止に原因したクラックの発生を回避することができる。すなわち、多層回路基板１０とチップコンデンサ３０とでは熱膨張係数が異なるけれども、両者の間の空間に封止樹脂が存在していないので、熱膨張係数の違いが電気特性に悪影響を与えず、熱サイクル信頼性を向上させるからである。
【００４０】
また、電子部品搭載空間１３に搭載したチップコンデンサ３０は、必要ならば、二次実装ボード（マザーボード）と接続するための接続端子や接続端子形成面をさらに有していてもよい。図１０は、このような電子部品パッケージの一例を示したものであり、チップコンデンサ３０の外側に外部接続端子（電極パッド）３１が設けられている。電極パッド３１は、例えばマザーボード（図示せず）に接続することで、そのマザーボードから電源を受け入れ可能である。また、このような構成を採用することで、二次実装ボードとチップコンデンサを最短距離で接続することができ、電気特性を向上させることができる。
【００４１】
さらに、図１１は、二次実装を容易にするため、チップコンデンサにインターポーザを取り付けた電子部品パッケージの一例を示したものである。電子部品パッケージは、図示される通り、チップコンデンサ３０の外側に電極パッド３１を有するとともに、その電極パッド３１にさらにインターポーザ４０が取り付けられている。インターポーザ４０は、常用のインターポーザと同様の構成を有することができる。このような構成を採用することで、二次実装ボードとチップコンデンサを最短距離で効率よく接続することができ、電気特性を向上させることができる。
【００４２】
図１２は、２個の電子部品パッケージを二次実装ボード（マザーボード）に実装した例を示したものである。電子部品パッケージは、それぞれ、電子部品搭載空間１３にチップコンデンサ３０が樹脂封止なしで実装されている。また、チップコンデンサ３０は、それぞれ、電極パッド３１を有しており、一方のチップコンデンサ３０は、電極パッド３１及びプローブ５１を介してマザーボード５０に接続されており、他方のチップコンデンサ３０は、電極パッド３１及びはんだボール５２を介してマザーボード５０に接続されている。このような構成を採用することで、電子部品パッケージを二次実装ボードにコンパクトにかつ簡単に実装することができる。
【００４３】
以上の説明において、多層回路基板に１個の電子部品搭載空間を設ける例を示したが、電子部品搭載空間は、本発明の範囲内において任意に変更して設けることができる。例えば、電子部品搭載空間は、２個もしくはそれ以上を任意に組み合わせて設けることができる。図１３は、このような多層回路基板の一例を示したものであり、多層回路基板１０の底面に２個の電子部品搭載空間１３が設けてある。それぞれの電子部品搭載空間１３の底面には電子部品搭載端子１４が露出しているので、ここにチップコンデンサなどを搭載可能である。また、多層回路基板１０は、図１４に示すように、多層回路基板１０の底面に４個の電子部品搭載空間１３を設けてもよい。それぞれの電子部品搭載空間１３の底面には電子部品搭載端子１４が露出しているので、ここにチップコンデンサなどを搭載可能である。また、多層回路基板１０は、図１５に示すように、多層回路基板１０の底面に矩形以外の電子部品搭載空間（図では、ロノ字形の空間）１３を設けてもよい。電子部品搭載空間１３の底面には電子部品搭載端子１４が露出しているので、ここにチップコンデンサなどを搭載可能である。これらの説明から理解されるように、本発明によれば、多層回路基板１０の形成において大きな自由度を得ることができる。
【００４４】
本発明は、さらに、本発明の多層回路基板を製造する方法にある。本発明方法は、いろいろな工程を経て実施することができるが、従来の方法に比較して簡単であり、工数が少なく、歩留まりがよく、しかも既存の製造装置をそのまま利用することができるという点で注目に値する。
【００４５】
本発明の多層回路基板は、特に、
第１の主たる表面と、その第１の表面に対向して配置された第２の主たる表面とを有しており、少なくとも１つの配線層が内部に組み込まれた多層回路基板を作製する工程、
前記多層回路基板の第１の表面に、第１の電子部品のための少なくとも１つの電子部品搭載面を形成する工程、及び
前記多層回路基板の第２の表面において、前記電子部品搭載面に対向する位置あるいはその近傍の一部を機械加工により除去して第２の電子部品のための少なくとも１つの電子部品搭載空間を形成するとともに、該電子部品搭載空間の底壁において、前記配線層の一部を露出させて電子部品搭載端子を形成する工程
を用いて有利に製造することができる。
【００４６】
かかる多層回路基板の製造方法は、例えば、図１６及び図１７に順に示す工程を用いて有利に実施することができる。
【００４７】
まず、図１６（Ａ）に示すように、コア１を用意する。本例で使用したコア１は、銅張積層板であり、剛性に優れたガラスエポキシ樹脂からなり、その両面に配線層の形成のための銅箔１ａが積層されている。銅箔１ａの厚さは、約３５μｍである。
【００４８】
次いで、図１６（Ｂ）に示すように、コア１にスルーホール２を形成する。スルーホール２は、コア１を貫通する配線層を形成するためのものであり、例えばレーザーやドリルを使用して開口することができる。スルーホール２の直径は、約２５０μｍである。次いで、スルーホールの加工中にできたスミアを除去する。
【００４９】
スルーホール２の形成後、図１６（Ｃ）に示すように、無電解銅めっき及び電解銅めっきを順次行い、銅めっき層３を形成する。銅めっき層３の厚さは、約２５μｍである。
【００５０】
次いで、図１６（Ｄ）に示すように、銅めっき層３を形成した後のスルーホール２を絶縁性の樹脂４で充填する。本例ではエポキシ樹脂とシリカフィラーの混合物を充填樹脂４として使用し、スクリーン印刷で充填し、硬化させた。次いで、余分な充填樹脂を研磨して除去する。
【００５１】
次いで、図１６（Ｅ）に示すようにデスミアを行い、先に図１６（Ｃ）を参照して説明したものと同様な手法で無電解銅めっき及び電解銅めっきを順次行い、銅めっき層５を形成する。銅めっき層５の厚さは、約１５μｍである。
【００５２】
上記のようにしてコア１の処理が完了した後、図１６（Ｆ）に示すように、コア１に順次形成された銅箔１ａ、銅めっき層３及び銅めっき層５のパターニングを行う。本例の場合、ウエットエッチングによってパターニングを行った。余分な銅部分が除去され、配線層１４ａ、すなわち、電子部品搭載端子１４の前駆体が得られる。
【００５３】
上記のようにして配線層１４ａを形成した後、図１７（Ｇ）に示すように、絶縁層６及び配線層７の形成を繰り返し、図示のようなビルトアップ回路基板を完成する。絶縁層６は、従来一般的に行われているように、ポリイミド樹脂、エポキシ樹脂のような絶縁性の樹脂から形成することができる。また、配線層７は、上記したように、各種の配線材料から形成することができる。なお、コア１に隣接して形成する絶縁層６は、後段の加工でコア１の一部が機械的に除去されるので、強度の低下を避けるため、比較的に剛性のある絶縁性の材料から形成することが推奨される。
【００５４】
ビルトアップ工程の完了後、図１７（Ｈ）に示すように、最上層にソルダーレジスト８を塗布し、さらにパターニングを行って不要部分を除去し、下地の配線層７を露出させる。
【００５５】
最後に、図１７（Ｉ）に示すように、ビルトアップ回路基板を下側からザグリ加工して、コア１上に先の工程で加工した配線層１４ａの末端が露出する位置まで研削する。図示されるように、電子部品搭載空間１３を有し、その底面に電子部品搭載端子（銅端子）１４が露出するとともに、電源層及びグランド層を内部に備えた本発明の多層回路基板１０が得られる。なお、ザグリ加工によって露出した銅端子１４の端面には、例えばＮｉＡｕめっきなどの表面処理を施すことが好ましい。また、１０ａ面及び１０ｂ面にある端子も同時に表面処理を施してもよい。
【図面の簡単な説明】
【００５６】
【図１】従来の電子部品パッケージの一例を示した断面図である。
【図２】従来の電子部品パッケージのもう１つの例を示した断面図である。
【図３】従来の電子部品パッケージのさらにもう１つの例を示した断面図である。
【図４】本発明による多層回路基板の好ましい１形態を示した断面図である。
【図５】図４に示した多層回路基板における電子部品搭載端子の配置及び寸法を示した平面図及び断面図である。
【図６】本発明の多層回路基板における電子部品搭載端子のもう１つの例を示した断面図である。
【図７】本発明による多層回路基板のもう１つの好ましい形態を示した断面図である。
【図８】本発明による多層回路基板のさらにもう１つの好ましい形態を示した断面図である。
【図９】本発明による電子部品パッケージの好ましい１形態を示した断面図である。
【図１０】本発明による電子部品パッケージのもう１つの好ましい形態を示した断面図である。
【図１１】本発明による電子部品パッケージのさらにもう１つの好ましい形態を示した断面図である。
【図１２】本発明による電子部品パッケージのさらにもう１つの好ましい形態を示した断面図である。
【図１３】本発明による多層回路基板のさらにもう１つの好ましい形態を示した断面図である。
【図１４】本発明の多層回路基板における電子部品搭載空間の好ましい１構成例を示した平面図である。
【図１５】本発明の多層回路基板における電子部品搭載空間のもう１つの好ましい構成例を示した平面図である。
【図１６】本発明による多層回路基板の製造方法（その１）を順に示した断面図である。
【図１７】本発明による多層回路基板の製造方法（その２）を順に示した断面図である。
【符号の説明】
【００５７】
１    コア
２    スルーホール
３    銅めっき層
４    充填樹脂
５    銅めっき層
６    絶縁層
７    絶縁層
８    ソルダーレジスト
１０    多層回路基板
１２    電子部品搭載面
１３    電子部品搭載空間
１４    電子部品搭載端子
１５    外部接続端子
２０    半導体チップ
３０    チップコンデンサ
４０    インターポーザ
５０    マザーボード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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