(57)【要約】【課題】２種類以上のしきい値電圧を有する同一導電型ＭＩＳトランジスタを微細且つ容易に制御良く形成できる半導体装置及びその製造方法を提供する。【解決手段】第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１には、溝型素子分離領域１３に囲まれた半導体基板１１上にゲート絶縁膜１４ａ及びゲート電極１５ａが形成されている。そして、ゲート電極１５ａ直下の半導体基板１１に両側をＰ型ソース・ドレイン領域１６ａに挟まれ、相対的に接合深さの浅いＮ型しきい値制御拡散層１７ａが形成されている。一方、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２には、溝型素子分離領域１３に囲まれた半導体基板１１上にゲート絶縁膜１４ｂ及びゲート電極１５ｂが形成されている。そして、ゲート電極１５ｂ直下の半導体基板１１に両側をＰ型ソース・ドレイン領域１６ｂに挟まれ、相対的に接合深さの深いＮ型しきい値制御拡散層１７ｂが形成されている。【選択図】図１
2007027175.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型の第１のしきい値制御拡散層を有する第２導電型の第１のＭＩＳトランジスタと、
前記半導体基板に形成された第１導電型の第２のしきい値制御拡散層を有する第２導電型の第２のＭＩＳトランジスタとを備え、
前記第１のしきい値制御拡散層は、前記第２のしきい値制御拡散層に比べて接合深さが浅く形成されており、
前記第１のＭＩＳトランジスタは、前記第２のＭＩＳトランジスタに比べてしきい値電圧が高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のＭＩＳトランジスタのチャネル幅は、前記第２のＭＩＳトランジスタのチャネル幅に比べて狭いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板に、前記第１のＭＩＳトランジスタの活性領域と前記第２のＭＩＳトランジスタの活性領域とを区画するように形成された溝型素子分離領域を備え、
前記溝型素子分離領域は、ＩＳＳＧ酸化法によって形成された保護酸化膜を有していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第１のしきい値制御拡散層及び前記第２のしきい値制御拡散層は、ヒ素またはアンチモンを不純物とするＮ型拡散層であることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記第１のしきい値制御拡散層及び前記第２のしきい値制御拡散層は、インジウムを不純物とするＰ型拡散層であることを特徴とする半導体装置。
【請求項６】
半導体基板上に第２導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置の製造方法において、
前記半導体基板上における前記第１のＭＩＳトランジスタ形成領域に第１の注入保護膜を形成する工程（ａ）と、
前記半導体基板上における前記第２のＭＩＳトランジスタ形成領域に、前記第１の注入保護膜よりも膜厚の薄い第２の注入保護膜を形成する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記半導体基板における前記第１のＭＩＳトランジスタ形成領域に第１の注入保護膜越しに第１導電型の不純物をイオン注入して第１導電型の第１のしきい値制御拡散層を形成するとともに、前記半導体基板における前記第２のＭＩＳトランジスタ形成領域に第２の注入保護膜越しに前記不純物をイオン注入して第１導電型の第２のしきい値制御拡散層を形成する工程（ｃ）とを有し、
前記工程（ｃ）において、前記第１のしきい値制御拡散層は、前記第２のしきい値制御拡散層に比べて接合深さが浅く形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記半導体基板上における前記第２のＭＩＳトランジスタ形成領域にも前記第１の注入保護膜を形成し、
前記工程（ｂ）では、前記第２のＭＩＳトランジスタ形成領域の前記第１の注入保護膜を所望の厚さだけエッチングして前記第２の注入保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上の前記第１のＭＩＳトランジスタ形成領域及び前記第２のＭＩＳトランジスタ形成領域に保護膜を形成した後、前記第２のＭＩＳトランジスタ形成領域の前記保護膜を除去する工程を有し、
前記工程（ａ）では、前記保護膜が形成された前記第１のＭＩＳトランジスタ形成領域の前記半導体基板を熱酸化することにより前記第１の注入保護膜を形成し、
前記工程（ｂ）では、前記工程（ａ）と同時に、前記保護膜が除去された前記第２のＭＩＳトランジスタ形成領域の前記半導体基板を熱酸化することにより前記第２の注入保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１の注入保護膜の膜厚は、前記不純物のイオン注入時における平均飛程よりも薄いことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に第２導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置の製造方法において、
前記半導体基板上に下地絶縁膜及び保護絶縁膜を順次形成する工程（ａ）と、
素子分離形成領域の前記保護絶縁膜及び前記下地絶縁膜を除去した後、前記半導体基板を所望の深さまでエッチングして分離溝を形成する工程（ｂ）と、
前記工程（ｂ）の後、ＩＳＳＧ酸化法により前記分離溝内の前記半導体基板表面に第１の酸化膜を形成すると共に、前記保護絶縁膜の表面を酸化して第２の酸化膜を形成する工程（ｃ）と、
前記第１の酸化膜及び前記第２の酸化膜上に、前記分離溝内が完全に埋まる膜厚を有する分離用絶縁膜を形成する工程（ｄ）と、
前記保護絶縁膜上の前記分離用絶縁膜及び前記第１の酸化膜をＣＭＰ法によって研磨して、前記保護絶縁膜の表面を露出する工程（ｅ）と、
前記工程（ｅ）の後に、前記保護絶縁膜を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記半導体基板における前記第１のＭＩＳトランジスタ形成領域に前記下地絶縁膜及び前記第２の酸化膜越しに第１導電型の不純物をイオン注入して第１導電型の第１のしきい値制御拡散層を形成するとともに、前記半導体基板における前記第２のＭＩＳトランジスタ形成領域に前記下地絶縁膜越しに前記不純物をイオン注入して第１導電型の第２のしきい値制御拡散層を形成する工程（ｇ）とを有し、
前記工程（ｇ）において、前記第１のしきい値制御拡散層は、前記第２のしきい値制御拡散層に比べて接合深さが浅く形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に２種類以上のしきい値電圧を有する同一導電型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高機能化に伴って、異なるしきい値電圧を有するＭＩＳトランジスタを用いる回路が提案されており、しきい値電圧を制御するための技術が重要となってきている。
【０００３】
従来、同一の半導体基板上にしきい値電圧の異なるＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタを形成する方法として、注入マスクを用いてしきい値電圧を制御するためのしきい値制御拡散層を形成する方法が一般的に知られている。
【０００４】
同様に、同一の半導体基板上に２種類以上のしきい値電圧を有する同一導電型ＭＩＳトランジスタを形成する場合にも、注入マスクを用いてそれぞれのしきい値制御拡散層を形成する方法が一般的に知られている。
【０００５】
また、上記のようなしきい値制御拡散層形成用の注入マスクは使用せずに、ゲート電極形成後にゲート電極下のチャネル形成領域に斜めイオン注入によってしきい値制御用の不純物を注入する方法、いわゆるポケット注入によってしきい値電圧を制御する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−３１６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような従来の方法では、ＭＩＳトランジスタの微細化に伴い、下記のような不具合が生じる。
【０００７】
まず、公知の技術である注入マスクを用いてしきい値電圧を制御するためのしきい値制御拡散層を形成する方法では、ＭＩＳトランジスタの微細化に伴って注入マスクの開口幅が狭くなるため、イオン注入効率が劣化し、所望の不純物濃度を有するしきい値制御拡散層を形成することができないという課題がある。
【０００８】
これは、開口幅の狭い注入マスクを用いてしきい値制御拡散層を形成した場合、イオン注入時のチャネリングを抑制するために斜めイオン注入すると、注入マスクによってイオン注入されない影部が発生する。この影部の発生によって、しきい値制御拡散層に所望のドーズ量を注入することができない、または、部分的な領域にしか注入されない、あるいは全く注入することができないことがあるため、所望の不純物濃度を有するしきい値制御拡散層を形成することが困難となる。
【０００９】
また、ポケット注入を用いてしきい値電圧を制御する方法では、ポケット注入層を、同時にイオン注入で形成するソース・ドレイン注入層よりもゲート電極直下の内側に深く分布させる必要がある。このためには、ポケット注入層の不純物濃度を高濃度に形成する必要がある。この結果、ポケット注入層とソース・ドレイン層との境界における接合濃度が上昇するため、ポケット層とソース・ドレイン層との接合耐圧が劣化し、ｐｎ接合容量が増大するなど、ＭＩＳトランジスタの動作性能及び、信頼性性能に悪影響を与えるという課題がある。
【００１０】
本発明の目的は、２種類以上のしきい値電圧を有する同一導電型ＭＩＳトランジスタを微細且つ容易に制御良く形成できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板に形成された第１導電型の第１のしきい値制御拡散層を有する第２導電型の第１のＭＩＳトランジスタと、半導体基板に形成された第１導電型の第２のしきい値制御拡散層を有する第２導電型の第２のＭＩＳトランジスタとを備え、第１のしきい値制御拡散層は、第２のしきい値制御拡散層に比べて接合深さが浅く形成されており、第１のＭＩＳトランジスタは、第２のＭＩＳトランジスタに比べてしきい値電圧が高いことを特徴とする。
【００１２】
上記半導体装置において、第１のＭＩＳトランジスタのチャネル幅は、第２のＭＩＳトランジスタのチャネル幅に比べて狭くなっている。
【００１３】
上記半導体装置において、半導体基板に、第１のＭＩＳトランジスタの活性領域と第２のＭＩＳトランジスタの活性領域とを区画するように形成された溝型素子分離領域を備え、溝型素子分離領域は、ＩＳＳＧ酸化法によって形成された保護酸化膜を有している。
【００１４】
上記半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１のしきい値制御拡散層及び第２のしきい値制御拡散層は、ヒ素またはアンチモンを不純物とするＮ型拡散層である。
【００１５】
上記半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第１のしきい値制御拡散層及び第２のしきい値制御拡散層は、インジウムを不純物とするＰ型拡散層である。
【００１６】
本発明の第１の半導体装置の製造方法は、半導体基板上に第２導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置の製造方法において、半導体基板上における第１のＭＩＳトランジスタ形成領域に第１の注入保護膜を形成する工程（ａ）と、半導体基板上における第２のＭＩＳトランジスタ形成領域に、第１の注入保護膜よりも膜厚の薄い第２の注入保護膜を形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、半導体基板における第１のＭＩＳトランジスタ形成領域に第１の注入保護膜越しに第１導電型の不純物をイオン注入して第１導電型の第１のしきい値制御拡散層を形成するとともに、半導体基板における第２のＭＩＳトランジスタ形成領域に第２の注入保護膜越しに不純物をイオン注入して第１導電型の第２のしきい値制御拡散層を形成する工程（ｃ）とを有し、工程（ｃ）において、第１のしきい値制御拡散層は、第２のしきい値制御拡散層に比べて接合深さが浅く形成されることを特徴とする。
【００１７】
上記第１の半導体装置の製造方法において、工程（ａ）では、半導体基板上における第２のＭＩＳトランジスタ形成領域にも第１の注入保護膜を形成し、工程（ｂ）では、第２のＭＩＳトランジスタ形成領域の第１の注入保護膜を所望の厚さだけエッチングして第２の注入保護膜を形成する。
【００１８】
上記第１の半導体装置の製造方法において、工程（ａ）の前に、半導体基板上の第１のＭＩＳトランジスタ形成領域及び第２のＭＩＳトランジスタ形成領域に保護膜を形成した後、第２のＭＩＳトランジスタ形成領域の保護膜を除去する工程を有し、工程（ａ）では、保護膜が形成された第１のＭＩＳトランジスタ形成領域の半導体基板を熱酸化することにより第１の注入保護膜を形成し、工程（ｂ）では、工程（ａ）と同時に、保護膜が除去された第２のＭＩＳトランジスタ形成領域の半導体基板を熱酸化することにより第２の注入保護膜を形成する。
【００１９】
上記第１の半導体装置の製造方法において、第１の注入保護膜の膜厚は、不純物のイオン注入時における平均飛程よりも薄い。
【００２０】
本発明の第２の半導体装置の製造方法は、半導体基板上に第２導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタを有する半導体装置の製造方法において、半導体基板上に下地絶縁膜及び保護絶縁膜を順次形成する工程（ａ）と、素子分離形成領域の保護絶縁膜及び下地絶縁膜を除去した後、半導体基板を所望の深さまでエッチングして分離溝を形成する工程（ｂ）と、工程（ｂ）の後、ＩＳＳＧ酸化法により分離溝内の半導体基板表面に第１の酸化膜を形成すると共に、保護絶縁膜の表面を酸化して第２の酸化膜を形成する工程（ｃ）と、第１の酸化膜及び第２の酸化膜上に、分離溝内が完全に埋まる膜厚を有する分離用絶縁膜を形成する工程（ｄ）と、保護絶縁膜上の分離用絶縁膜及び第１の酸化膜をＣＭＰ法によって研磨して、保護絶縁膜の表面を露出する工程（ｅ）と、工程（ｅ）の後に、保護絶縁膜を除去する工程（ｆ）と、工程（ｆ）の後に、半導体基板における第１のＭＩＳトランジスタ形成領域に下地絶縁膜及び第２の酸化膜越しに第１導電型の不純物をイオン注入して第１導電型の第１のしきい値制御拡散層を形成するとともに、半導体基板における第２のＭＩＳトランジスタ形成領域に下地絶縁膜越しに不純物をイオン注入して第１導電型の第２のしきい値制御拡散層を形成する工程（ｇ）とを有し、工程（ｇ）において、第１のしきい値制御拡散層は、第２のしきい値制御拡散層に比べて接合深さが浅く形成されることを特徴とする。
【発明の効果】
【００２１】
本発明に係る半導体装置及びその製造方法によれば、膜厚の異なる注入保護膜越しにしきい値制御用の不純物をイオン注入することによって、接合深さの異なる第１のＭＩＳトランジスタの第１のしきい値制御拡散層と第２のＭＩＳトランジスタの第２のしきい値制御拡散層を形成することができる。これにより、第２のＭＩＳトランジスタに比べてしきい値電圧の高い第１のＭＩＳトランジスタを容易に制御良く形成することができる。しかも、しきい値制御用の不純物をイオン注入する際、注入マスクを使用しないため、ＭＩＳトランジスタが微細化されても精度良くしきい値制御拡散層を形成することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、Ｐ型ＭＩＳトランジスタを例に、図面を参照しながら説明する。
【００２３】
図１は本発明の第１の実施形態に係る半導体装置を示す断面図である。図中において、左半分は相対的に高いしきい値電圧を有する第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を示し、右半分は相対的に低いしきい値電圧を有する第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を示している。なお、図１は、ゲート長方向（チャネル長方向）を示す断面図である。
【００２４】
図１に示すように、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１には、半導体基板１１と、半導体基板１１に形成されたＮ型チャネルストップ領域を有するＮウェル領域１２と、半導体基板１１に形成された溝型素子分離領域１３と、溝型素子分離領域１３に囲まれた半導体基板１１からなる活性領域上に形成されたゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上に形成されたゲート電極１５ａと、ゲート電極１５ａの側方下に位置する半導体基板１１に形成されたＰ型ソース・ドレイン領域１６ａと、ゲート電極１５ａ直下に位置する半導体基板１１に両側をＰ型ソース・ドレイン領域１６ａに挟まれるように形成され、相対的に接合深さの浅いＮ型しきい値制御拡散層１７ａを有している。この第１のＰ型ＭＩＳトランジスタのしきい値電圧は、例えば０．５３Ｖと相対的に高いしきい値電圧を有している。
【００２５】
第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２には、半導体基板１１と、半導体基板１１に形成されたＮ型チャネルストップ領域を有するＮウェル領域１２と、半導体基板１１に形成された溝型素子分離領域１３と、溝型素子分離領域１３に囲まれた半導体基板１１からなる活性領域上に形成されたゲート絶縁膜１４ｂと、ゲート絶縁膜１４ｂ上に形成されたゲート電極１５ｂと、ゲート電極１５ｂの側方下に位置する半導体基板１１に形成されたＰ型ソース・ドレイン領域１６ｂと、ゲート電極１５ｂ直下に位置する半導体基板１１に両側をＰ型ソース・ドレイン領域１６ｂに挟まれるように形成され、相対的に接合深さの深いＮ型しきい値制御拡散層１７ｂを有している。この第２のＰ型ＭＩＳトランジスタのしきい値電圧は、例えば０．２８Ｖと相対的に低いしきい値電圧を有している。
【００２６】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００２７】
図２（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分は相対的に高いしきい値電圧を有する第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を示し、右半分は相対的に低いしきい値電圧を有する第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を示している。なお、図２（ａ）〜（ｅ）は、ゲート長方向（チャネル長方向）を示す断面図である。
【００２８】
まず、図２（ａ）に示す工程で、半導体基板１１に第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１と第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を区画する溝型素子分離領域１３を形成する。その後、半導体基板１１上に厚さ３０ｎｍの酸化膜からなる第１の注入保護膜１８ａを形成する。このとき、第１の注入保護膜１８ａの膜厚は、後工程でＮ型しきい値制御拡散層を形成するためのしきい値制御用不純物の注入プロファイルにおける平均飛程より小さくなるように形成する。
【００２９】
次に、図２（ｂ）に示す工程で、第１の注入保護膜１８ａ上に、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を覆い、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２に開口を有するレジスト１９を形成する。その後、レジスト１９をマスクにして、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の第１の注入保護膜１８ａを所望の厚さまでエッチングして第２の注入保護膜１８ｂを形成する。ここでは、第１の注入保護膜１８ａを２０ｎｍエッチングすることにより、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２に厚さ１０ｎｍの第２の注入保護膜１８ｂを残存させる。その後、レジスト１９を除去する。
【００３０】
次に、図２（ｃ）に示す工程で、半導体基板１１に、Ｎ型不純物であるリンイオンを注入エネルギーと注入ドーズ量を変えて複数回注入することにより、Ｎ型チャネルストップ領域を有するＮウェル領域１２を形成する。その後、半導体基板１１に、しきい値制御用の不純物としてＮ型不純物であるヒ素イオンを、注入エネルギー８５ｋｅＶ、注入ドーズ量７．５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板１１からなる活性領域には、第１の注入保護膜１８ａ越しにヒ素イオンが注入されることにより第１のＮ型しきい値制御拡散層１７ａが形成され、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板１１からなる活性領域には、第２の注入保護膜１８ｂ越しにヒ素イオンが注入されることにより第２のＮ型しきい値制御拡散層１７ｂが形成される。このとき、第１の注入保護膜１８ａは、第２の注入保護膜１８ｂに比べて膜厚が厚いため、同一条件でヒ素イオンを注入した場合、半導体基板１１中への注入深さが変わり、第１のＮ型しきい値制御拡散層１７ａは第２のＮ型しきい値制御拡散層１７ｂに比べて接合深さが浅く形成される。
【００３１】
次に、図２（ｄ）に示す工程で、第１の注入保護膜１８ａ及び第２の注入保護膜１８ｂを除去した後、半導体基板１１上に厚さ３ｎｍのゲート絶縁膜１４を形成する。このゲート絶縁膜１４は、例えば１０００℃、３０秒程度の熱酸化により形成する。
【００３２】
次に、図２（ｅ）に示す工程で、ゲート絶縁膜１４上にポリシリコン膜を形成した後、ポリシリコン膜をパターニングすることにより、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板１１からなる活性領域上にゲート絶縁膜１４ａ及びゲート電極１５ａを形成し、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板１１からなる活性領域上にゲート絶縁膜１４ｂ及びゲート電極１５ｂを形成する。その後、ゲート電極１５ａ、１５ｂをマスクにして、半導体基板１１にＰ型不純物でボロンイオンをイオン注入することにより、Ｐ型ソース・ドレイン領域１６ａ、１６ｂを形成する。
【００３３】
図３（ａ）は、図２（ｃ）に示す工程後における半導体基板中の不純物濃度プロファイル図であり、実線は第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１のＡ１−Ａ１箇所の不純物濃度プロファイルを示し、点線は第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２のＡ２−Ａ２箇所の不純物濃度プロファイルを示している。図３（ｂ）は図２（ｅ）に示す工程後における半導体基板中の不純物濃度プロファイル図であり、実線は第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１のＢ１−Ｂ１箇所の不純物濃度プロファイルを示し、点線は第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２のＢ２−Ｂ２箇所の不純物濃度プロファイルを示している。
【００３４】
図３（ａ）及び図３（ｂ）に示すように、第１のＮ型しきい値制御拡散層１７ａの不純物（ヒ素）濃度プロファイル（実線）は、第２のＮ型しきい値制御拡散層１７ｂの不純物（ヒ素）濃度プロファイル（点線）に比べて、ピーク濃度位置が浅く、接合深さも浅く形成されている。これは、ヒ素をイオン注入する際、第２の注入保護膜１８ｂに比べて第１の注入保護膜１８ａの厚さが厚く形成されているためである。
【００３５】
本実施形態によれば、しきい値制御用のイオン注入をする際に注入保護膜１８ａ、１８ｂの膜厚を変えておくことにより、容易にしきい値電圧の異なる２つのＰ型ＭＩＳトランジスタを形成することができる。すなわち、同一の半導体基板１１上に、Ｎ型しきい値制御拡散層１７ａの接合深さが相対的に浅く、しきい値電圧が相対的に高い第１のＰ型ＭＩＳトランジスタと、Ｎ型しきい値制御拡散層１７ｂの接合深さが相対的に深く、しきい値電圧が相対的に低い第２のＰ型ＭＩＳトランジスタとを形成することができる。第２のＰ型ＭＩＳトランジスタは、しきい値電圧が低く、駆動力が高いことから高速動作が可能であり、第１のＰ型ＭＩＳトランジスタは、しきい値電圧が高く、オフリーク電流が低いことから、トランジスタのＯＮ／ＯＦＦの誤動作が少なく、低消費電力動作が可能である。
【００３６】
なお、本実施形態では、注入保護膜の形成工程及びしきい値制御用のイオン注入工程を素子分離領域形成工程後にしているが、素子分離領域形成工程前に行っても良い。
【００３７】
また、本実施形態では、しきい値制御用の不純物としてヒ素を用いて説明したが、しきい値制御用の不純物としては熱処理後もイオン注入時の不純物プロファイルを維持し易い重イオンが適しており、Ｎ型不純物としてはヒ素やアンチモン、Ｐ型不純物としてはインジウムを用いることが好ましい。
【００３８】
（第１の実施形態の変形例）
図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。図中において、左半分は相対的に高いしきい値電圧を有する第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を示し、右半分は相対的に低いしきい値電圧を有する第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を示している。なお、図４（ａ）〜（ｄ）は、ゲート長方向（チャネル長方向）を示す断面図である。
【００３９】
まず、図４（ａ）に示す工程で、半導体基板１１に第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１と第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を区画する溝型素子分離領域１３を形成する。その後、半導体基板１１上に厚さ２５ｎｍの酸化膜からなる保護膜２０を形成する。このとき、保護膜２０は、後工程の熱酸化によってさらに膜厚が厚くなるが、後工程の熱酸化後における膜厚がＮ型しきい値制御拡散層を形成するためのしきい値制御用不純物の注入プロファイルにおける平均飛程より小さくなるように形成する。
【００４０】
次に、図４（ｂ）に示す工程で、保護膜２０上に、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を覆い、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２に開口を有するレジスト１９を形成する。その後、レジスト１９をマスクにして、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の保護膜２０をエッチングして半導体基板１１の表面を露出する。その後、レジスト１９を除去する。
【００４１】
次に、図４（ｃ）に示す工程で、半導体基板１１に、８５０℃、３０秒程度の熱酸化を行うことにより、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板１１上に厚さ１０ｎｍの酸化膜からなる第２の注入保護膜２０ｂを形成する。このとき、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板１１上には、厚さ３０ｎｍの酸化膜からなる第１の注入保護膜２０ａが形成される。この第１の注入保護膜２０ａは、厚さ２５ｎｍの保護膜２０が酸化によって膜厚が厚くなったものである。
【００４２】
次に、図４（ｄ）に示す工程で、半導体基板１１に、Ｎ型不純物であるリンイオンを注入エネルギーと注入ドーズ量を変えて複数回注入することにより、Ｎ型チャネルストップ領域を有するＮウェル領域１２を形成する。その後、半導体基板１１に、しきい値制御用の不純物としてＮ型不純物であるヒ素イオンを、注入エネルギー８５ｋｅＶ、注入ドーズ量７．５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板１１からなる活性領域には、第１の注入保護膜２０ａ越しにヒ素イオンが注入されることにより第１のＮ型しきい値制御拡散層１７ａが形成され、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板１１からなる活性領域には、第２の注入保護膜２０ｂ越しにヒ素イオンが注入されることにより第２のＮ型しきい値制御拡散層１７ｂが形成される。このとき、第１の注入保護膜２０ａは、第２の注入保護膜２０ｂに比べて膜厚が厚いため、同一条件でヒ素イオンを注入した場合、半導体基板１１中への注入深さが変わり、第１のＮ型しきい値制御拡散層１７ａは第２のＮ型しきい値制御拡散層１７ｂに比べて接合深さが浅く形成される。
【００４３】
その後、図２（ｄ）及び図２（ｅ）に示す工程と同様な方法によって、図１に示すような半導体装置を形成する。
【００４４】
この構成によれば、第１の実施形態と同様な効果を得ることができる。さらに、この変形例によれば、第１の注入保護膜２０ｂの膜厚制御がさらに容易となる。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、Ｐ型ＭＩＳトランジスタを例に、図面を参照しながら説明する。
【００４６】
図５は本発明の第２の実施形態に係る半導体装置を示す断面図である。図中において、中央領域は相対的に高いしきい値電圧を有する第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を示し、両側領域は相対的に低いしきい値電圧を有する第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を示している。なお、図５は、ゲート幅方向（チャネル幅方向）を示す断面図である。
【００４７】
図５に示すように、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１には、半導体基板２１と、半導体基板２１に形成されたＮ型チャネルストップ領域を有するＮウェル領域２２と、半導体基板２１に形成された溝型素子分離領域２３と、溝型素子分離領域２３に囲まれた半導体基板２１からなる活性領域上に形成されたゲート絶縁膜２４ａと、ゲート絶縁膜２４ａ上に形成されたゲート電極２５ａと、ゲート電極２５ａの側方下に位置する半導体基板２１に形成されたＰ型ソース・ドレイン領域（図示せず）と、ゲート電極２５ａ直下に位置する半導体基板２１に両側をＰ型ソース・ドレイン領域に挟まれるように形成され、相対的に接合深さの浅いＮ型しきい値制御拡散層２６ａを有している。この第１のＰ型ＭＩＳトランジスタのしきい値電圧は、例えば０．４８Ｖと相対的に高いしきい値電圧を有している。
【００４８】
第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２には、半導体基板２１と、半導体基板２１に形成されたＮ型チャネルストップ領域を有するＮウェル領域２２と、半導体基板２１に形成された溝型素子分離領域２３と、溝型素子分離領域２３に囲まれた半導体基板２１からなる活性領域上に形成されたゲート絶縁膜２４ｂと、ゲート絶縁膜２４ｂ上に形成されたゲート電極２５ｂと、ゲート電極２５ｂの側方下に位置する半導体基板２１に形成されたＰ型ソース・ドレイン領域（図示せず）と、ゲート電極２５ｂ直下に位置する半導体基板２１に両側をＰ型ソース・ドレイン領域に挟まれるように形成され、相対的に接合深さの深いＮ型しきい値制御拡散層２６ｂを有している。この第２のＰ型ＭＩＳトランジスタのしきい値電圧は、例えば０．２８Ｖと相対的に低いしきい値電圧を有している。
【００４９】
そして、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１におけるゲート幅方向の活性領域の幅は、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２におけるゲート幅方向の活性領域の幅に比べて狭く形成されている。
【００５０】
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００５１】
図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、中央領域は相対的に高いしきい値電圧を有する第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１を示し、両側領域は相対的に低いしきい値電圧を有する第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２を示している。なお、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）は、ゲート幅方向（チャネル幅方向）を示す断面図である。
【００５２】
まず、図６（ａ）に示す工程で、半導体基板２１上にシリコン酸化膜からなる下地絶縁膜２７を形成した後、下地絶縁膜２７上に厚さ４０ｎｍのシリコン窒化膜を形成する。その後、フォトリソグラフィ及びドライエッチングを用いてシリコン窒化膜のパターニングを行って、素子分離形成領域に開口を有するシリコン窒化膜からなる保護絶縁膜２８（２８ａ、２８ｂ）を形成する。このとき、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の保護絶縁膜２８ａにおけるゲート幅方向の幅は、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の保護絶縁膜２８ｂにおけるゲート幅方向の幅よりも狭く形成する。この保護絶縁膜２８ａ、２８ｂが形成されている領域が活性領域となるため、第１のＰ型ＭＩＳトランジスタのチャネル幅は、第２のＰ型ＭＩＳトランジスタのチャネル幅に比べて狭く形成される。
【００５３】
次に、図６（ｂ）に示す工程で、保護絶縁膜２８をマスクして下地絶縁膜２７をエッチングした後、さらに半導体基板２１をエッチングして深さ３００ｎｍの分離溝２９を形成する。
【００５４】
次に、図６（ｃ）に示す工程で、ＩＳＳＧ酸化（In-Situ Steam Generated Oxidation）法によって、分離溝２９内の半導体基板２１を酸化して厚さ２０ｎｍの酸化膜３０ａを形成する。このとき、ＩＳＳＧ酸化法によって保護絶縁膜２８（２８ａ、２８ｂ）の一部も酸化され、保護絶縁膜２８上に酸化膜３０ｂが形成される。特に、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の保護絶縁膜２８ａのゲート幅方向の幅は、ＩＳＳＧ酸化によって残存する寸法が小さくなり、活性領域上には酸化膜３０ｂが端部から中央部に向かって形成される。以下、酸化膜３０ａと酸化膜３０ｂを総称して保護酸化膜３０とする。
【００５５】
次に、図６（ｄ）に示す工程で、保護酸化膜３０上に、酸化膜からなる分離用絶縁膜３１を分離溝２９が完全に埋まる膜厚で形成する。
【００５６】
次に、図７（ａ）に示す工程で、ＣＭＰ法によって、分離用絶縁膜３１及び保護酸化膜３０を保護絶縁膜２８が露出するまで研磨する。これにより、分離溝２９内に保護酸化膜３０と分離用絶縁膜３１が埋め込まれてなる溝型素子分離領域２３が形成される。
【００５７】
次に、図７（ｂ）に示す工程で、露出している保護絶縁膜２８を選択的に除去する。その後、半導体基板２１に、Ｎ型不純物であるリンイオンを注入エネルギーと注入ドーズ量を変えて複数回注入することにより、Ｎ型チャネルストップ領域を有するＮウェル領域２２を形成する。その後、半導体基板２１に、しきい値制御用の不純物としてＮ型不純物であるヒ素イオンを、注入エネルギー８５ｋｅＶ、注入ドーズ量７．５×１０12ｉｏｎｓ／ｃｍ2の条件で注入する。これにより、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板２１からなる活性領域には、下地絶縁膜２７及び保護酸化膜３０越しにヒ素イオンが注入されることにより第１のＮ型しきい値制御拡散層２６ａが形成され、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板２１からなる活性領域には、下地絶縁膜２７越しにヒ素イオンが注入されることにより第２のＮ型しきい値制御拡散層２６ｂが形成される。このとき、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の活性領域上は、ほとんど保護酸化膜３０で覆われており、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の活性領域上に比べて注入保護膜の膜厚が厚いため、同一条件でヒ素イオンを注入した場合、半導体基板２１中への注入深さが変わり、第１のＮ型しきい値制御拡散層２６ａは第２のＮ型しきい値制御拡散層２６ｂに比べて接合深さが浅く形成される。ここで、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の活性領域上には、一部保護酸化膜３０が形成されていないがしきい値制御用の不純物をイオン注入する際、斜めイオン注入するため、下地絶縁膜２７及び保護酸化膜３０が実質的に注入保護膜として作用する。
【００５８】
次に、図７（ｃ）に示す工程で、保護酸化膜３０及び下地絶縁膜２７を除去した後、活性領域となる半導体基板２１上に厚さ３ｎｍのゲート絶縁膜２４を形成する。このゲート絶縁膜２４は、例えば１０００℃、３０秒程の熱酸化により形成する。
【００５９】
次に、図７（ｄ）に示す工程で、ゲート絶縁膜２４上にポリシリコン膜を形成した後、ポリシリコン膜をパターニングすることにより、第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１の半導体基板２１からなる活性領域上にゲート絶縁膜２４ａ及びゲート電極２５ａを形成し、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２の半導体基板２１からなる活性領域上にゲート絶縁膜２４ｂ及びゲート電極２５ｂを形成する。その後、ゲート電極２５ａ、２５ｂをマスクにして、半導体基板２１にＰ型不純物でボロンイオンをイオン注入することにより、Ｐ型ソース・ドレイン領域（図示せず）を形成する。
【００６０】
本実施形態によれば、しきい値制御用のイオン注入する際に注入保護膜の膜厚を変えておくことにより、容易にしきい値電圧の異なる２つのＰ型ＭＩＳトランジスタを形成することができる。すなわち、同一の半導体基板２１上に、Ｎ型しきい値制御拡散層２６ａの接合深さが相対的に浅く、しきい値電圧が相対的に高い第１のＰ型ＭＩＳトランジスタと、Ｎ型しきい値制御拡散層２６ｂの接合深さが相対的に深く、しきい値電圧が相対的に低い第２のＰ型ＭＩＳトランジスタとを形成することができる。第２のＰ型ＭＩＳトランジスタは、しきい値電圧が低く、駆動力が高いことから高速動作が可能であり、第１のＰ型ＭＩＳトランジスタは、しきい値電圧が高く、オフリーク電流が低いことから、トランジスタのＯＮ／ＯＦＦの誤動作が少なく、低消費電力動作が可能である。さらに、保護絶縁膜２８の酸化量及びエッチング量を調整することで、ナローチャネル効果のないトランジスタを製造することができる。
【００６１】
なお、本実施形態では、しきい値制御用の不純物としてヒ素を用いて説明したが、しきい値制御用の不純物としては熱処理後もイオン注入時の不純物プロファイルを維持し易い重イオンが適しており、Ｎ型不純物としてはヒ素やアンチモン、Ｐ型不純物としてはインジウムを用いることが好ましい。
【産業上の利用可能性】
【００６２】
以上説明したように、本発明は、２種以上のしきい値電圧を有するＭＩＳトランジスタを備えた半導体装置等に有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）は図２（ｃ）に示す工程後における半導体基板中の不純物濃度プロファイル図、（ｂ）は図２（ｅ）に示す工程後における半導体基板中の不純物濃度プロファイル図
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【符号の説明】
【００６４】
１１  半導体基板
１２  Ｎウェル領域
１３  溝型素子分離領域
１４、１４ａ、１４ｂ  ゲート絶縁膜
１５ａ、１５ｂ  ゲート電極
１６ａ、１６ｂ  Ｐ型ソース・ドレイン領域
１７ａ、１７ｂ  Ｎ型しきい値制御拡散層
１８ａ  第１の注入保護膜
１８ｂ  第２の注入保護膜
１９  レジスト
２０  保護膜
２０ａ  第１の注入保護膜
２０ｂ  第２の注入保護膜
２１  半導体基板
２２  Ｎウェル領域
２３  溝型素子分離領域
２４  ゲート絶縁膜
２４ａ、２４ｂ  ゲート絶縁膜
２５ａ、２５ｂ  ゲート電極
２６ａ、２６ｂ  Ｎ型しきい値制御拡散層
２７  下地絶縁膜
２８、２８ａ、２８ｂ  保護絶縁膜
２９  分離溝
３０  保護酸化膜
３０ａ、３０ｂ  酸化膜
３１  分離用絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007027175.tif 000007
【図６】
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【図７】
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