(57)【要約】【課題】不揮発性メモリ装置に使用されるＳＲＯ及びそれを適用する半導体装置の製造方法を提供する。【解決手段】Ｏが含まれていない第１シリコンソースガスを基板に吸着させた後、Ｏが含まれた反応ガスと第１シリコンソースガスとの酸化反応によりＳｉＯ２膜を形成する工程と、Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含むことを特徴とするＳＲＯの製造方法である。これにより、ＳＲＯで酸素含量の調節が容易であり、特に、ステップカバリッジに優れており、良質の半導体素子を製造できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上にＳｉＯ２及び剰余のＳｉを有するＳＲＯの形成方法において、
Ｏが含まれていない第１シリコンソースガスを前記基板に吸着させた後、Ｏが含まれた反応ガスと前記第１シリコンソースガスとの酸化反応によりＳｉＯ２膜を形成する工程と、
Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含むことを特徴とするＳＲＯの製造方法。
【請求項２】
前記ＳｉＯ２膜を形成する工程と、前記Ｓｉ膜を形成する工程とは、交互に所定周期繰り返されて、多層構造のＳｉＯ２膜及びＳｉ膜を酸化及び還元反応により交互に形成することを特徴とする請求項１に記載のＳＲＯの製造方法。
【請求項３】
ＳｉＯ２膜及びＳｉ膜のそれぞれは、多層構造を有することを特徴とする請求項１または請求項２に記載のＳＲＯの製造方法。
【請求項４】
前記ＳｉＯ２膜の形成工程で、Ｏプラズマを供給し、Ｓｉ膜の形成工程では、Ｈ２プラズマを供給することを特徴とする請求項１に記載のＳＲＯの製造方法。
【請求項５】
前記第１シリコンソース及び第２シリコンソースは、同一物質の前駆体であることを特徴とする請求項１に記載のＳＲＯの製造方法。
【請求項６】
前記第１シリコンソース及び第２シリコンソースは、Ｓｉ−Ｃｌ系の前駆体であることを特徴とする請求項１に記載のＳＲＯの製造方法。
【請求項７】
前記第１シリコンソース及び第２シリコンソースは、ＨＣＤＳであることを特徴とする請求項１に記載のＳＲＯの製造方法。
【請求項８】
前記第１シリコンソースに対する反応ガスは、Ｈ２Ｏガスであり、第２シリコンソースに対する反応ガスは、Ｈ２ガスであることを特徴とする請求項６または請求項７に記載のＳＲＯの製造方法。
【請求項９】
前記第１シリコンソース及び第２シリコンソースは、ＨＣＤＳであることを特徴とする請求項３に記載のＳＲＯの製造方法。
【請求項１０】
前記第１シリコンソースに対する反応ガスは、Ｈ２Ｏガスであり、第２シリコンソースに対する反応ガスは、Ｈ２ガスであることを特徴とする請求項９に記載のＳＲＯの製造方法。
【請求項１１】
両端にソース及びドレインを有するシリコン活性層、活性層を覆うものであって、ＳＲＯを含むゲート絶縁層、ゲート絶縁層上に形成されるものであって、前記活性層に電界を形成するゲートを備える半導体素子の製造方法において、
前記ＳＲＯの製造工程は、
Ｏが含まれていない第１シリコンソースガスを基板に吸着させた後、Ｏが含まれた反応ガスと前記第１シリコンソースガスとの酸化反応によりＳｉＯ２膜を形成する工程と、
Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記ＳｉＯ２膜の形成工程と前記Ｓｉ膜の形成工程とは、交互に所定周期繰り返されて多層構造のＳｉＯ２膜とＳｉ膜とを酸化及び還元反応により交互に形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
ＳｉＯ２膜及びＳｉ膜のそれぞれは、多層構造を有することを特徴とする請求項１１または請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記ＳｉＯ２膜の形成工程で、Ｏプラズマを供給し、Ｓｉ膜の形成工程では、Ｈ２プラズマを供給することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記第１シリコンソース及び第２シリコンソースは、同じ物質の前駆体であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記第１シリコンソース及び第２シリコンソースは、Ｓｉ−Ｃｌ系の前駆体であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記第１シリコンソース及び第２シリコンソースは、ＨＣＤＳであることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１８】
前記第１シリコンソースに対する反応ガスは、Ｈ２Ｏガスであり、第２シリコンソースに対する反応ガスは、Ｈ２ガスであることを特徴とする請求項１６または請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記第１シリコンソース及び第２シリコンソースは、ＨＣＤＳであることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項２０】
前記第１シリコンソースに対する反応ガスは、Ｈ２Ｏガスであり、第２シリコンソースに対する反応ガスは、Ｈ２ガスであることを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＯ（Ｓｉｌｉｃｏｎ  Ｒｉｃｈ  Ｏｘｉｄｅ）の製造方法に係り、さらに詳細には、ＳＲＯ及びそれを適用する半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、関心を引いているＳＲＯを適用した電荷ストレージ装置は、多様な側面で利点が多い。電荷トラッピングレイヤーとして使用されるＳＲＯは、適正比率のＳｉ及びＳｉＯ２を有することによって、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等に比べて非常に優れた電気的特性を有する。高いＳｉ／Ｏ比を有するＳＲＯは、所定温度以上で熱処理され、ＳＲＯのうちＳｉとＳｉＯ２とが分離されることと予想される。このような分離を利用すれば、ＳｉＯ２から分離されたＳｉドットを形成できる。このようなＳｉドットの生成を利用して、Ｓｉナノクリスタルを利用したメモリ装置が提案された（特許文献１を参照）。
【０００３】
ＳＲＯは、一般的にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成されうる。ＣＶＤによるＳＲＯは、プラズマのシールディング効果によりステップカバリッジが悪く、ＡＬＤは、シリコンソースであるＴＥＯＳなどの前駆体及び酸化剤のＨ２Ｏ間の交換反応により酸素（Ｏ）量の調節が難しく、したがって、Ｏに対するＳｉの比率（Ｓｉ／Ｏ比）の調節が難しい。
【特許文献１】米国特許第６,６９０,０５９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、シリコンの濃度調節が容易であり、ステップカバリッジに優れたＳＲＯ及びこれを適用した半導体の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一類型によれば、基板上にＳｉＯ２及び剰余のＳｉを有するＳＲＯの形成方法において、Ｏが含まれていない第１シリコンソースガスを前記基板に吸着させた後、Ｏが含まれた反応ガスと前記第１シリコンソースガスとの酸化反応によりＳｉＯ２膜を形成する工程と、Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含む。
【０００６】
本発明の他の類型によれば、両端にソース及びドレインを有するシリコン活性層、活性層を覆うものであって、ＳＲＯを含むゲート絶縁層、ゲート絶縁層上に形成されるものであって、前記活性層に電界を形成するゲートを備える半導体素子の製造方法において、前記ＳＲＯの製造工程は、Ｏが含まれていない第１シリコンソースガスを基板に吸着させた後、Ｏが含まれた反応ガスと前記第１シリコンソースガスとの酸化反応によりＳｉＯ２膜を形成する工程と、Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含む。
【０００７】
本発明の具体的な実施形態によれば、前記ＳｉＯ２膜の形成工程と前記Ｓｉ膜の形成工程とは、交互に所定周期繰り返されて多層構造のＳｉＯ２膜とＳｉ膜とを酸化及び還元反応により交互に形成する。本発明の望ましい実施形態によれば、ＳｉＯ２膜及びＳｉ膜のそれぞれは、単層または複数層の構造を有する。
【０００８】
また、本発明の具体的な実施形態によれば、前記ＳｉＯ２膜の形成工程で、Ｏプラズマを供給し、Ｓｉ膜の形成工程では、水素（Ｈ２）プラズマを供給する。そして、前記第１シリコンソース及び第２シリコンソースは、Ｏを含んでいない同じ物質の前駆体であり、望ましくは、Ｓｉ−Ｃｌ系の前駆体は、ＨＣＤＳ（Ｈｅｘａ−Ｃｈｌｏｒｏ−Ｄｉ−Ｓｉｌａｎｅ）であり、第１シリコンソースに対する反応ガスは、Ｈ２Ｏガスであり、第２シリコンソースに対する反応ガスは、Ｈ２ガスである。
【発明の効果】
【０００９】
本発明は、ＳＲＯを製造するに当たって、Ｏの含量の調節が容易であるように、Ｏ成分を含んでいないソース物質からＳｉＯ２層を形成し、そして、Ｏを含んでいないソース物質からＳｉ膜を形成する。このように個別的に形成されるＳｉＯ２膜及びＳｉ膜の積層数及び積層サイクルの調節により、Ｏ含量の調節が容易に行われうる。
【００１０】
このような方法は、ステップカバリッジに優れたＡＬＤを適用するため、複雑な表面プロファイルを有する構造物、例えば、Ｆｉｎ型トランジスタ、特に、電荷蓄積を利用したメモリ装置として、不揮発性メモリ素子の製造に適している。
【発明を実施するための最良の形態】
【００１１】
本発明のＳＲＯ製造工程は、図１Ａ及び図１Ｂに示すように、ＡＬＤ法を適用してＳｉＯ２膜及びＳｉ膜をそれぞれ形成できる。すなわち、まず前駆体を基板に吸着させた後、反応ガスをチャンバ内に供給しつつ、外部から高周波（ＲＦ）パワーを反応ガスに印加してプラズマを発生させる。反応ガスが水蒸気である場合、Ｏプラズマが生成され、反応ガスがＨ２である場合には、Ｈ２プラズマが発生する。Ｏプラズマ及びＨ２プラズマにより反応エネルギーが前駆体に供給されつつ、前駆体と反応ガスとの酸化反応及び還元反応がそれぞれ行われて、ＳｉＯ２膜及びＳｉ膜が形成される。このようなプラズマに利用されるＡＬＤ法により、ＳｉＯ２膜及びＳｉ膜を交互に積層して多重層構造のＳＲＯを形成する。
【００１２】
ここで、基板には、他の物質層が既に形成されていてもよい。すなわち、本発明の実施形態の説明で、ＳＲＯが基板や積層物などの構造物上に形成されるという意味は、その構造物上に直接形成されるか、またはその間に他の物質層が介在されて間接的に形成されうるということを意味する。例えば、本発明のＳＲＯは、不揮発性メモリに適用されうるものであって、これは、メモリの基本構造であるトランジスタでゲート絶縁層に該当し、したがって、その下部には、シリコン活性層が既に形成されていてもよい。また、以下で説明される積層順序または積層数は、例示に過ぎず、これは、本発明の技術的な範囲を制限しない。
【００１３】
図２は、本発明によってＡＬＤによるＳＲＯの製造工程を概略的に示すフローチャートである。
【００１４】
イ）基板をＡＬＤチャンバにローディングした後に第１シリコンソースガスを供給して、基板の表面にＳｉソースを吸着させた後、ＡｒなどのパージガスをＡＬＤチャンバ内に供給する（工程１０〜１２）。
【００１５】
ロ）チャンバ内に水蒸気（Ｈ２Ｏ）などの酸化剤を供給しつつプラズマを発生させ、Ｏプラズマにより前記基板に吸着されたＳｉソースを酸化させて、基板上にＳｉＯ２膜を形成する（工程１３）。
【００１６】
ハ）選択的工程であって、必要に応じて前記イ）及びロ）工程を一回以上繰り返して原子層の厚さのＳｉＯ２膜を多層に形成する。
【００１７】
ニ）Ｓｉソースを供給して、基板上のＳｉＯ２膜にＳｉソースを吸着させた後にパージを実施する（工程１４及び工程１５）。
【００１８】
ホ）チャンバ内にＨ２を供給しつつプラズマを発生させて、前記ＳｉＯ２膜上にＳｉ膜を形成する（工程１６）。
【００１９】
へ）選択的工程であって、必要に応じて前記ニ）工程及びホ）工程を一回以上繰り返して原子層の厚さのＳｉ膜を多層に形成する。
【００２０】
ト）選択的工程であって、前記のようなイ）ないしへ）過程の全体過程は、必要に応じて一回以上行える。
【００２１】
前述した同一過程の繰り返しは、Ｓｉ／Ｏ比の調節のために行われ、場合によって、ＳｉＯ２膜及びＳｉ膜がそれぞれ多層に複数回繰り返して積層されうる。
【００２２】
前記本発明に係る実施形態において、シリコンソースガスは、２５℃で約１０Ｔｏｒｒ以上の圧力で気化装置から反応チャンバ内に供給され、望ましくは、シリコンソースはＨＣＤＳである。前記のような工程は、ＰＥＡＬＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により行われる。
【００２３】
図３は、本発明のＳＲＯ蒸着に使用するＨＣＤＳと、既存の方法で使用したＴＥＯＳとを利用した薄膜のＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）グラフである。図３に示すように、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ）から得られた薄膜に比べて、ＨＣＤＳソースにより得られた薄膜が明確なＳｉピークを表す。
【００２４】
図４は、ＴＥＯＳ、ＳｉＨ４、ＨＣＤＳソースを利用して同じ蒸着条件で温度を変化させつつ、１００サイクル蒸着した薄膜の厚さを示すグラフである。図４で、ＨＣＤＳの蒸着率はＴＥＯＳと類似しており、一般的な半導体工程に適用できるということが分かる。
【００２５】
図５Ａないし図５Ｃは、本発明により製造されたＳＲＯサンプル（＃１、＃２、＃３）の電気的特性を示すグラフである。
【００２６】
サンプル１（＃１）は、Ｓｉ：ＳｉＯ２を１：６の積層比で総１０サイクル形成したサンプルである。サンプル２（＃２）は、Ｓｉ：ＳｉＯ２を２：１２の積層比で総５サイクル形成したサンプルである。サンプル３（＃３）は、Ｓｉ：ＳｉＯ２を４：２４の積層比で総３サイクル形成したサンプルである。
【００２７】
図５Ａないし図５Ｃで、サンプル１、すなわち、単層のＳｉ膜と多層（６層）のＳｉＯ２膜から形成された単位積層が総１０サイクル形成されたＳＲＯが最も優れた電圧−容量変化特性を示すことが分かる。このような結果を得る本発明によれば、１０Ｖのストレス下で測定した結果、３．２Ｖ以上のメモリウィンドウを確保することができた。
【００２８】
本発明の製造方法は、ＡＬＤを適用するために、ステップカバリッジに優れたＳＲＯを得ることができる。このような本発明の方法は、ステップカバリッジに優れているだけでなく、前記のように、電気的に優れており、ＳＲＯ中のＯ含量の調節が容易である。
【００２９】
図６Ａ及び図６Ｂは、本発明により製造された不揮発性メモリ装置の積層構造を示す図面である。
【００３０】
まず、図６Ａに示すように、ｐ−型基板上にゲート酸化物層が形成され、その上にポリシリコンからなるゲートが形成されている。ゲート酸化物層は、一般的なＳＲＯメモリのように３層構造であって、下部のトンネリング酸化物層、最上位のコントロール酸化物層、そしてこれらの間にＳＲＯ層を備える。
【００３１】
ＳＲＯ層は、本発明の特徴となるものであって、ＳｉＯ２層及びＳｉ層が反復積層された構造を有する。各ＳｉＯ２層及びＳｉ層は、前述した原子層の厚さのＳｉＯ２層及びＳｉ層の少なくとも一層を含む。
【００３２】
このような構造のトランジスタの製造は、前述した本発明に係るＳＲＯの製造工程を理解することによって、従来の技術から容易に行われうる。
【００３３】
図６Ｂは、一般的なＳＲＯを含むトランジスタの断面構造を示す。図６Ｂに示すトランジスタは、活性層がひれ状に基板から垂直に直立した構造を有し、その上に前述した積層構造のＳＲＯを含んだゲート酸化物層が形成され、その上にはゲートが形成される。Ｆｉｎ型トランジスタの背景技術については、韓国特許出願第２００４−０００８５９８号に記載されており、以下で前記Ｆｉｎ型トランジスタの製造工程について、図７Ａないし図７Ｊを参照して簡略に説明する。以下の説明では、公知の工程方法について具体的に言及せず、図面は誇張されて示され、または主要部分のみを示す。
【００３４】
図７Ａに示すように、Ｓｉ下部基板１０ａ、中間絶縁層１０ｂ、Ｓｉ上部基板１０ｃを備えたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１０を準備する。
【００３５】
図７Ｂに示すように、Ｓｉ上部基板１０ｃ上に、Ｆｉｎ型トランジスタのパッド形成用の第１フォトレジストマスク１１を形成する。
【００３６】
図７Ｃに示すように、前記第１フォトレジストマスク１１に覆われていない上部Ｓｉ基板１０ｃの露出部分を乾式エッチング法により所定深さにエッチングした後、前記第１フォトレジストマスク１１を除去して、前記上部Ｓｉ基板１０ｃの両側に突出したパッド１０ｄを得る。
【００３７】
図７Ｄに示すように、前記両パッド１０ｄを保護し、両パッド１０ｄの間に薄いひれ状の活性層のパターニングのためのＨ字状の第２フォトレジストマスク１２を形成する。第２フォトレジストマスクのパターニングは、電子ビームリソグラフィ法が適している。
【００３８】
図７Ｅに示すように、前記第２フォトレジストマスク１２に覆われていないＳｉ上部基板１０ｃの露出部分をエッチングしてひれ状の活性層１０ｅを得て、第２フォトレジストマスク１２は、ストリップにより除去する。
【００３９】
図７Ｆに示すように、前記パッド１０ｄ、活性層１０ｅ、そして露出された絶縁層１０ｂ上に、前述したような本発明のＳＲＯ製造工程によりＳＲＯ層、その上下のコントロール酸化層及びトンネリング酸化層を備えるゲート絶縁層１３を形成する。ＳＲＯ層の形成前に既存の方法、例えば、蒸着法によりＳｉＯ２トンネリング酸化層を形成した後、前記ＳＲＯを形成し、また、ＳＲＯ上には、既存の蒸着法によりＳｉＯ２コントロール酸化層を形成する。
【００４０】
図７Ｇに示すように、前記積層物上にゲート１４物質として使用される多結晶シリコンを蒸着する。
【００４１】
図７Ｈに示すように、前記ゲート１４をパターニングするための第３フォトレジストマスク１５を形成する。
【００４２】
図７Ｉに示すように、前記第３フォトレジストマスク１５に覆われていない部分をエッチングしてゲート１４を形成し、この後に第３フォトレジストマスク１５をストリップにより除去する。
【００４３】
図７Ｊに示すように、イオン注入を実施して、前記ゲート１４に覆われていない活性層１０ｅ及びパッド１０ｄに電気的伝導性を付与する。
【００４４】
このような本発明の理解を容易にするために、いくつかの模範的な実施形態が説明及び図示されたが、このような実施形態は、単に広範な発明を例示するだけで、これを制限しないという点が理解され、そして、本発明は、図示及び説明された構造及び配列に限定されないという点が理解されねばならず、これは、多様な他の修正が当業者によって行われうるためである。
【産業上の利用可能性】
【００４５】
本発明は、半導体素子に関連した技術分野に好適に適用され得る
【図面の簡単な説明】
【００４６】
【図１Ａ】本発明に係るＳＲＯの製造方法の概念を示す図面である。
【図１Ｂ】本発明に係るＳＲＯの製造方法の概念を示す図面である。
【図２】本発明に係るＳＲＯの製造方法の一実施形態を示す工程フローチャートである。
【図３】ＴＥＯＳ及びＨＣＤＳソースを使用して製造した薄膜のＸＰＳグラフである。
【図４】ＴＥＯＳ、ＳｉＨ４、ＨＣＤＳソースを利用して、同じ蒸着条件で温度を変化させつつ１００サイクル蒸着した薄膜の厚さを示すグラフである。
【図５Ａ】本発明により製造されたＳＲＯサンプルの電気的特性を示すグラフである。
【図５Ｂ】本発明により製造されたＳＲＯサンプルの電気的特性を示すグラフである。
【図５Ｃ】本発明により製造されたＳＲＯサンプルの電気的特性を示すグラフである。
【図６Ａ】本発明により製造された不揮発性メモリ装置の積層構造を示す図面である。
【図６Ｂ】本発明により製造された不揮発性メモリ装置の積層構造を示す図面である。
【図７Ａ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｂ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｃ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｄ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｅ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｆ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｇ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｈ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｉ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【図７Ｊ】本発明に係るＦｉｎ型トランジスタの製造方法の一例を示す工程図である。
【符号の説明】
【００４７】
１０  ＳＯＩ基板
１０ａ  Ｓｉ下部基板
１０ｂ  中間絶縁層
１０ｃ  Ｓｉ上部基板
１０ｄ、１０ｂ  パッド
１０ｅ  活性層
１４  ゲート
１５  第３フォトレジストマスク
【図１Ａ】
2007088436.tif 000003
【図１Ｂ】
2007088436.tif 000004
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2007088436.tif 000009
【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
2007088436.tif 000015
【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
2007088436.tif 000019
【図７Ｈ】
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【図７Ｉ】
2007088436.tif 000021
【図７Ｊ】
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