(57)【要約】【課題】長期の待機期間後でも、正常な読み出しが可能な半導体記憶装置を提供する。【解決手段】ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０ｉを確実にドレイン電圧ＭＣＤまで充電することができる。なお、抵抗６２の抵抗値は、この抵抗６２と全メモリセルアレイ１０のドレイン電源線１２に接続される浮遊容量とで構成される積分回路の時定数が、イネーブル信号／ＣＥのアクセス規格値の４０〜６０％の範囲となる値に設定する。【選択図】図１
2007157253.tif 000002
【特許請求の範囲】
【請求項１】
平行配置された複数のワード線、該ワード線に交差して配置された複数のドレイン線とソース線、これらのワード線とドレイン線とソース線とに接続されたメモリセル、及び該ドレイン線にドレイン電圧を供給するドレイン電源線を有するメモリセルアレイと、
前記メモリセルアレイの複数のソース線に対応して設けられ、スイッチ用のトランジスタを介して該ソース線に接続される複数のビット線と、
前記ビット線の信号をカラム選択信号に従って選択してデータ線に出力するカラムスイッチと、
イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を発生して前記メモリセルアレイのドレイン電源線に与えるドレイン電圧発生回路と、
前記イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を監視して所定の電位に上昇するまでの間、オン状態になって電源電位から前記メモリセルアレイのドレイン電源線を充電する充電回路とを備えた半導体記憶装置において、
前記ドレイン電圧発生回路の出力側を、抵抗を介して前記メモリセルアレイのドレイン電源線に接続すると共に、該抵抗を介したドレイン電源線の電位を、前記充電回路の監視電圧として与えるように構成したことを特徴とする半導体記憶装置。
【請求項２】
前記抵抗の抵抗値は、前記メモリセルアレイのドレイン電源線に接続される浮遊容量とで構成される積分回路の時定数が、前記イネーブル信号のアクセス規格値の４０〜６０％の範囲となる値に設定したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
平行配置された複数のワード線、該ワード線に交差して配置された複数のドレイン線とソース線、これらのワード線とドレイン線とソース線とに接続されたメモリセル、及び該ドレイン線にドレイン電圧を供給するドレイン電源線を有するメモリセルアレイと、
前記メモリセルアレイの複数のソース線に対応して設けられ、スイッチ用のトランジスタを介して該ソース線に接続される複数のビット線と、
前記ビット線の信号をカラム選択信号に従って選択してデータ線に出力するカラムスイッチと、
イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を発生して前記メモリセルアレイのドレイン電源線に与えるドレイン電圧発生回路と、
前記イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を監視して所定の電位に上昇するまでの間、オン状態になって電源電位から前記メモリセルアレイのドレイン電源線を充電する充電回路とを備えた半導体記憶装置において、
前記充電回路は、
電源電位と第１ノードの間に接続され、前記イネーブル信号によってオン状態となる第１の第１導電型ＭＯＳトランジスタと、
前記第１ノードと前記ドレイン電源線の間に接続され、第２ノードの電位によって導通状態が制御される第１の第２導電型ＭＯＳトランジスタと、
前記イネーブル信号を遅延及び反転させる遅延素子と、
前記第２ノードと抵抗手段を介して電源電位に接続された第３ノードの間に接続され、前記遅延及び反転されたイネーブル信号によってオフ状態となる第２の第１導電型ＭＯＳトランジスタと、
前記第２ノードと接地電位の間に接続され、前記ドレイン電圧によって導通状態が制御される第２の第２導電型ＭＯＳトランジスタとを、
有することを特徴とする半導体記憶装置。
【請求項４】
前記抵抗手段は、ヒューズの切断によって抵抗値を調整できるように構成したことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
平行配置された複数のワード線、該ワード線に交差して配置された複数のドレイン線とソース線、これらのワード線とドレイン線とソース線とに接続されたメモリセル、及び該ドレイン線にドレイン電圧を供給するドレイン電源線を有するメモリセルアレイと、
前記メモリセルアレイの複数のソース線に対応して設けられ、スイッチ用のトランジスタを介して該ソース線に接続される複数のビット線と、
前記ビット線の信号をカラム選択信号に従って選択してデータ線に出力するカラムスイッチと、
イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を発生して前記メモリセルアレイのドレイン電源線に与えるドレイン電圧発生回路と、
前記イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を監視して所定の電位に上昇するまでの間、オン状態になって電源電位から前記メモリセルアレイのドレイン電源線を充電する充電回路と、
テストモードが設定されたときに、前記カラム選択信号に従って前記ビット線を一括して選択するように設定すると共に、前記データ線を接地電位に接続するテスト回路とを、  備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に読み出し専用メモリの読み出し動作の改善に関するものである。
【背景技術】
【０００２】
図２は、従来の半導体記憶装置の構成図である。
この半導体記憶装置は、不揮発性の読み出し専用メモリで、複数のメモリセルアレイ１００〜１０ｎ、カラムスイッチ２０、基準電位発生回路３０、ドレイン電圧発生回路４０、充電回路５０等を有している。
【０００３】
各メモリセルアレイ１００〜１０ｎは、いずれも同様の構成で、浮遊ゲートを有するＭＯＳトランジスタをメモリセルＭＣとして用いるもので、平行配置された複数のワード線ＷＬ０〜ＷＬｍと、これに交差して配置された複数のドレイン線ＤＬ１，ＤＬ２，…、及びソース線ＳＬ１，ＳＬ２，…を有している。ドレイン線ＤＬ１，ＤＬ２，…とソース線ＳＬ１，ＳＬ２，…は、平行して交互に配置され、これらのドレイン線ＤＬ１，ＤＬ２，…、ソース線ＳＬ１，ＳＬ２，…、及びワード線ＷＬ０〜ＷＬｍのそれぞれ対応するものに接続されるように、メモリセルＭＣが配置されている。メモリセルＭＣの制御ゲートは対応するワード線ＷＬに、ドレインは対応するドレイン線ＤＬに、ソースは対応するソース線ＳＬにそれぞれ接続されている。
【０００４】
更に、ドレイン線ＤＬ１，ＤＬ２，…は、各メモリセルアレイ１０ｉ（但し、ｉ＝０〜ｎ）を選択するセルドレイン選択信号ＤＳＥｉ，ＤＳＯｉによってオン・オフ制御されるスイッチ用のトランジスタ１１１，１１２，…を介して、ドレイン電源線１２に接続されている。一方、ソース線ＳＬ１，ＳＬ２，…は、各メモリセルアレイ１０ｉを選択するセルソース選択信号ＳＳｉによってオン・オフ制御されるスイッチ用のトランジスタ１３１，１３２，…を介して、ビット線ＢＬ１，ＢＬ２，…に接続されている。
【０００５】
カラムスイッチ２０は、選択されたメモリセルアレイ１０ｉから読み出されてビット線ＢＬ１，ＢＬ２，…に並列に出力されたデータの中から、カラム選択信号Ｙ０〜Ｙｋに従って１対のデータを選択してデータ線ＤＴ１，ＤＴ２に出力するものである。
【０００６】
基準電位発生回路３０は、データ読み出し時に、イネーブル信号／ＣＥがレベル“Ｌ”（例えば、接地電位ＧＮＤのレベル）になったときに、基準電位ＲＥＦを生成するものである。なお、待機時は、イネーブル信号／ＣＥがレベル“Ｈ”（例えば、電源電位ＶＣＣのレベル）で、この基準電位発生回路３０も待機状態となって基準電位ＲＥＦの生成は停止される。
【０００７】
ドレイン電圧発生回路４０は、基準電位発生回路３０から与えられる基準電位ＲＥＦに基づいて、メモリセルＭＣに与えるドレイン電圧ＭＣＤ（約０．９Ｖ）を発生するものである。このドレイン電圧発生回路４０は、例えば、ゲートに基準電位ＲＥＦが与えられるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４１を有している。ＮＭＯＳ４１のソースは接地電位ＧＮＤに接続され、ドレインはＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）４２のドレインとゲート、及びＰＭＯＳ４３のゲートに接続されている。ＰＭＯＳ４２，４３のソースは電源電位ＶＣＣ（例えば、３Ｖ）に接続され、このＰＭＯＳ４３のドレインは、ＮＭＯＳ４４を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ４４のゲートは、ノードＮ４０に接続され、このノードＮ４０は、直列接続されたＮＭＯＳ４５とＰＭＯＳ４６を介して電源電位ＶＣＣに接続されている。ＮＭＯＳ４５のゲートはＮＭＯＳ４４のドレインに接続され、ＰＭＯＳ４６のゲートは接地電位ＧＮＤに接続されている。そして、ノードＮ４０からドレイン電圧ＭＣＤが出力され、各メモリセルアレイ１０ｉのドレイン電源線１２に与えられるようになっている。
【０００８】
充電回路５０は、待機状態が解除されたときに、各メモリセルアレイ１０ｉのドレイン電源線１２を、ドレイン電圧ＭＣＤまで急速に充電するためのものである。この充電回路５０は、例えば、ゲートにイネーブル信号／ＣＥが与えられるＰＭＯＳ５１を有している。ＰＭＯＳ５１のソースは電源電位ＶＣＣに接続され、ドレインは、ＮＭＯＳ５２を介してノードＮ４０に接続されている。
【０００９】
更に、この充電回路５０は、イネーブル信号／ＣＥがインバータ５３で反転されてゲートに与えられるＰＭＯＳ５４を有している。ＰＭＯＳ５４のソースは電源電位ＶＣＣに接続され、ドレインは、ノードＮ５０に接続されている。ノードＮ５０は、ＮＭＯＳ５５を介して接地電位ＧＮＤに接続されると共に、このノードＮ５０の信号Ｓ５０がＮＭＯＳ５２のゲートに与えられている。一方、ＮＭＯＳ５５のゲートには、メモリセルアレイ１０ｉのドレイン電源線１２の電位が、抵抗６１を介してドレイン電圧検出信号ＭＣＤＳとして与えられるようになっている。
【００１０】
図３は、図２の動作を示す信号波形図である。以下、この図３を参照しつつ、図２の動作を説明する。
【００１１】
待機状態では、イネーブル信号／ＣＥは“Ｈ”となっている。これにより、基準電位発生回路３０の動作は停止し、基準電位ＲＥＦは０Ｖであり、ドレイン電圧発生回路４０から出力されるドレイン電圧ＭＣＤも０Ｖとなっている。一方、充電回路５０では、ＰＭＯＳ５１がオフ、ＰＭＯＳ５４がオンとなる。また、ＮＭＯＳ５５に与えられるドレイン電圧検出信号ＭＣＤＳは０Ｖであるので、このＮＭＯＳ５５はオフである。従って、ノードＮ５０の信号Ｓ５０は“Ｈ”である。更に、ワード線ＷＬ、ドレイン線ＤＬ、ソース線ＳＬは“Ｌ”となり、非選択のビット線ＢＬは浮遊状態となる。
【００１２】
待機状態の解除は、イネーブル信号／ＣＥを“Ｌ”にすることによって行われ、これによって充電動作が開始される。
【００１３】
イネーブル信号／ＣＥが“Ｌ”になると、基準電位発生回路３０から出力される基準電位ＲＥＦがゆっくりと上昇し、これに従ってドレイン電圧発生回路４０のドレイン電圧ＭＣＤも上昇する。一方、充電回路５０では、ＰＭＯＳ５１がオン、ＰＭＯＳ５４がオフとなる。また、待機状態の解除直後は、ドレイン電圧検出信号ＭＣＤＳは“Ｌ”であるので、ＮＭＯＳ５５はオフのままで、信号Ｓ５０は暫く“Ｈ”に保持される。これにより、充電回路５０のＰＭＯＳ５１とＮＭＯＳ５２を介して、ドレイン電圧ＭＣＤは急上昇する。  ドレイン電圧ＭＣＤの上昇によって、ワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬの電位が上昇してメモリセルの閾値を越えると、ビット線ＢＬの電位も上昇を開始する。更に、ドレイン電圧ＭＣＤの急上昇によって、ドレイン電圧検出信号ＭＣＤＳが上昇すると、充電回路５０のＮＭＯＳ５５はオンとなり、信号Ｓ５０が“Ｌ”となってＮＭＯＳ５２はオフとなる。これにより、充電回路５０は、ドレイン電圧発生回路４０のノードＮ４０から切り離され、基準電位ＲＥＦが所定の電位に落ち着くまで、このドレイン電圧発生回路４０によってノードＮ４０のドレイン電圧ＭＣＤが供給される。
【００１４】
そして、所定の時間が経過して基準電位ＲＥＦが落ち着いた時点で、データの読み出し動作が開始される。
【００１５】
【特許文献１】特開２００４−２４７０２６号公報
【特許文献２】特開２００５−１９０６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記半導体記憶装置では、次のような課題があった。
通常の待機状態は、比較的短時間で解除され、再びデータの読み出し動作が繰り返えされる。このため、待機状態で浮遊状態となったビット線ＢＬには電荷が残留しており、完全な接地電位ＧＮＤまで低下していない。この場合、待機状態が解除されたときの基準電位ＲＥＦの立ち上がりは遅いが、充電回路５０によってドレイン電圧ＭＣＤが所定の電圧近辺まで急速に充電される。これにより、基準電位ＲＥＦが所定の電圧に落ち着いた時点で読み出し動作が可能になる。
【００１７】
しかし、待機期間が長くなると、ビット線ＢＬの電荷は漏洩してなくなってしまい、図３中の破線で示すように、ビット線ＢＬの電位は接地電位ＧＮＤまで低下する。このため、待機状態が長期間続いた後で解除されると、充電回路５０による急速充電の間はドレイン電圧ＭＣＤが所定の電圧近辺まで急速に充電されるものの、ドレイン電圧検出信号ＭＣＤＳの上昇で充電回路５０が切り離されると、その直後に選択されたメモリセルを通してドレイン電圧ＭＣＤがビット線ＢＬに接続され、このドレイン電圧ＭＣＤは大きく低下する。このタイミングに読み出し動作が行われると、読み出されたデータに誤りが生ずるという問題があった。
【００１８】
また、長期の待機期間後の読み出し不良を、製品テスト工程で検出するためには、長期間待機状態に放置した後でテストをする必要があるので、テスト時間が長くなるという課題があった。更に、電荷の漏洩時間にはばらつきがあるので、実際にどの程度の時間待機状態に放置すれば良いのかも明確でなく、読み出し不良の検出が困難であるという課題もあった。
【００１９】
本発明は、長期の待機期間後でも、正常な読み出し動作が可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、平行配置された複数のワード線、該ワード線に交差して配置された複数のドレイン線とソース線、これらのワード線とドレイン線とソース線とに接続されたメモリセル、及び該ドレイン線にドレイン電圧を供給するドレイン電源線を有するメモリセルアレイと、前記メモリセルアレイの複数のソース線に対応して設けられ、スイッチ用のトランジスタを介して該ソース線に接続される複数のビット線と、前記ビット線の信号をカラム選択信号に従って選択してデータ線に出力するカラムスイッチと、イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を発生して前記メモリセルアレイのドレイン電源線に与えるドレイン電圧発生回路と、前記イネーブル信号によって読み出し動作が指定されたときに、前記ドレイン電圧を監視して所定の電位に上昇するまでの間、オン状態になって電源電位から前記メモリセルアレイのドレイン電源線を充電する充電回路とを備えた半導体記憶装置において、前記ドレイン電圧発生回路の出力側を抵抗を介して前記メモリセルアレイのドレイン電源線に接続して前記ドレイン電圧を与えると共に、該抵抗を介したドレイン電源線の電位を前記充電回路の監視電圧として与えるように構成したことを特徴としている。
【発明の効果】
【００２１】
本発明では、ドレイン電圧発生回路の出力側を抵抗を介してドレイン電源線に接続してドレイン電圧を与え、更に、この抵抗を介したドレイン電源線の電位を充電回路で監視している。これにより、ドレイン電源線の電位上昇が遅延して充電回路からドレイン電圧を供給する時間が長くなり、メモリセルアレイを確実にドレイン電圧まで充電することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
ドレイン電圧発生回路の出力側とドレイン電源線を接続する抵抗の抵抗値は、この抵抗とメモリセルアレイのドレイン電源線に接続される浮遊容量とで構成される積分回路の時定数が、イネーブル信号のアクセス規格値の４０〜６０％の範囲となる値に設定する。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す半導体記憶装置の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
この半導体記憶装置は、不揮発性の読み出し専用メモリで、複数のメモリセルアレイ１０ｉ（但し、ｉ＝０〜ｎ）、カラムスイッチ２０、基準電位発生回路３０、ドレイン電圧発生回路４０、充電回路５０等を有している。
【００２５】
各メモリセルアレイ１０ｉは、浮遊ゲートを有するＭＯＳトランジスタをメモリセルＭＣとして用いるもので、平行配置された複数のワード線ＷＬ０〜ＷＬｍと、これに交差して配置された複数のドレイン線ＤＬ１，ＤＬ２，…、及びソース線ＳＬ１，ＳＬ２，…を有している。ドレイン線ＤＬ１，ＤＬ２，…とソース線ＳＬ１，ＳＬ２，…は、平行して交互に配置され、これらのドレイン線ＤＬ１，ＤＬ２，…、ソース線ＳＬ１，ＳＬ２，…、及びワード線ＷＬ０〜ＷＬｍのそれぞれの対応するものに接続されるように、メモリセルＭＣが配置されている。メモリセルＭＣの制御ゲートは対応するワード線ＷＬに、ドレインは対応するドレイン線ＤＬに、ソースは対応するソース線ＳＬにそれぞれ接続されている。
【００２６】
更に、ドレイン線ＤＬ１，ＤＬ２，…は、各メモリセルアレイ１０ｉを選択するセルドレイン選択信号ＤＳＥｉ，ＤＳＯｉによってオン・オフ制御されるスイッチ用のトランジスタ１１１，１１２，…を介して、ドレイン電源線１２に接続されている。一方、ソース線ＳＬ１，ＳＬ２，…は、各メモリセルアレイ１０ｉを選択するセルソース選択信号ＳＳｉによってオン・オフ制御されるスイッチ用のトランジスタ１３１，１３２，…を介して、ビット線ＢＬ１，ＢＬ２，…に接続されている。
【００２７】
カラムスイッチ２０は、選択されたメモリセルアレイ１０ｉから読み出されてビット線ＢＬ１，ＢＬ２，…に並列に出力されたデータの中から、カラム選択信号Ｙ０〜Ｙｋに従って１対のデータを選択してデータ線ＤＴ１，ＤＴ２に出力するものである。
【００２８】
基準電位発生回路３０は、データ読み出し時に、イネーブル信号／ＣＥがレベル“Ｌ”になったときに、基準電位ＲＥＦを生成するものである。なお、待機時は、イネーブル信号／ＣＥがレベル“Ｈ”で、この基準電位発生回路３０も待機状態となって基準電位ＲＥＦの生成は停止される。
【００２９】
ドレイン電圧発生回路４０は、基準電位発生回路３０から与えられる基準電位ＲＥＦに基づいて、メモリセルに与えるドレイン電圧ＭＣＤ（約０．９Ｖ）を発生するものである。このドレイン電圧発生回路４０は、例えば、ゲートに基準電位ＲＥＦが与えられるＮＭＯＳ４１を有している。ＮＭＯＳ４１のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４２のドレインとゲート、及びＰＭＯＳ４３のゲートに接続されている。ＰＭＯＳ４２，４３のソースは電源電位ＶＣＣ（例えば、３Ｖ）に接続され、このＰＭＯＳ４３のドレインは、ＮＭＯＳ４４を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ４４のゲートは、ノードＮ４０に接続され、このノードＮ４０は、直列接続されたＮＭＯＳ４５とＰＭＯＳ４６を介して電源電位ＶＣＣに接続されている。ＮＭＯＳ４５のゲートはＮＭＯＳ４４のドレインに接続され、ＰＭＯＳ４６のゲートは接地電位ＧＮＤに接続されている。そして、ノードＮ４０からドレイン電圧ＭＣＤが出力され、このドレイン電圧ＭＣＤが、抵抗６２を介して各メモリセルアレイ１０ｉのドレイン電源線１２の一端に与えられるようになっている。
【００３０】
なお、この抵抗６２の抵抗値は、各メモリセルアレイ１０ｉのドレイン電源線１２に接続される浮遊容量とで構成される積分回路の時定数が、イネーブル信号／ＣＥのアクセス規格値（例えば、１００ｎｓ）の１／２程度（即ち、５０ｎｓ程度）となるように、設定されている。
【００３１】
充電回路５０は、待機状態が解除されたときに、各メモリセルアレイ１０ｉのドレイン電源線１２を、ドレイン電圧ＭＣＤまで急速に充電するためのものである。この充電回路５０は、例えば、ゲートにイネーブル信号／ＣＥが与えられるＰＭＯＳ５１を有している。ＰＭＯＳ５１のソースは電源電位ＶＣＣに接続され、ドレインはＮＭＯＳ５２を介してノードＮ４０に接続されている。更にこの充電回路５０は、イネーブル信号／ＣＥがインバータ５３で反転されてゲートに与えられるＰＭＯＳ５４を有している。ＰＭＯＳ５４のソースは電源電位ＶＣＣに接続され、ドレインは、ノードＮ５０に接続されている。ノードＮ５０は、ＮＭＯＳ５５を介して接地電位ＧＮＤに接続されると共に、このノードＮ５０の信号Ｓ５０がＮＭＯＳ５２のゲートに与えられている。一方、ＮＭＯＳ５５のゲートは、抵抗６１を介して各メモリセルアレイ１０ｉのドレイン電源線１２の他端（即ち、ドレイン電圧ＭＣＤが与えられる一端の反対側）に接続されている。これにより、ドレイン電源線１２の電位が、抵抗６１を介してドレイン電圧検出信号ＭＣＤＳとして与えられるようになっている。
【００３２】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。なお、この図４中には、比較のために、図３の従来の信号波形を破線で示している。
【００３３】
待機状態では、イネーブル信号／ＣＥは“Ｈ”となっている。これにより、基準電位発生回路３０の動作は停止し、基準電位ＲＥＦは０Ｖであり、ドレイン電圧発生回路４０から出力されるドレイン電圧ＭＣＤも０Ｖとなっている。一方、充電回路５０では、ＰＭＯＳ５１がオフ、ＰＭＯＳ５４がオンとなる。また、ＮＭＯＳ５５に与えられるドレイン電圧検出信号ＭＣＤＳは０Ｖであるので、このＮＭＯＳ５５はオフである。従って、ノードＮ５０の信号Ｓ５０は“Ｈ”である。更に、ワード線ＷＬ、ドレイン線ＤＬ、ソース線ＳＬは“Ｌ”となり、非選択のビット線ＢＬは浮遊状態となる。
【００３４】
待機状態の解除は、イネーブル信号／ＣＥを“Ｌ”にすることによって行われ、これによって充電動作が開始される。
【００３５】
イネーブル信号／ＣＥが“Ｌ”になると、基準電位発生回路３０から出力される基準電位ＲＥＦがゆっくりと上昇し、これに従ってドレイン電圧発生回路４０のドレイン電圧ＭＣＤも上昇する。一方、充電回路５０では、ＰＭＯＳ５１がオン、ＰＭＯＳ５４がオフとなる。また、待機状態の解除直後は、ドレイン電圧検出信号ＭＣＤＳは“Ｌ”であるので、ＮＭＯＳ５５はオフのままで、信号Ｓ５０は暫くの間“Ｈ”に保持される。これにより、充電回路５０のＰＭＯＳ５１とＮＭＯＳ５２を介して、ドレイン電圧ＭＣＤは急上昇する。
【００３６】
ドレイン電圧ＭＣＤは、抵抗６２を介して各メモリセルアレイ１０ｉに与えられるので、実際に各メモリセルアレイ１０ｉのドレイン電源線１２に印加される電圧は、この抵抗６２と各メモリセルアレイ１０ｉのドレイン電源線１２等の浮遊容量による積分回路の時定数に従って上昇する。従って、ドレイン電圧検出信号ＭＣＤＳの上昇は、ドレイン電圧ＭＣＤの上昇に比べて緩慢である。このため、充電回路５０の信号Ｓ５０が“Ｌ”になるタイミングも、従来のタイミングに比べて遅延する。
【００３７】
一方、ドレイン電圧ＭＣＤの上昇によって、ワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬの電位が上昇してメモリセルの閾値を越えると、ビット線ＢＬの電位も上昇を開始する。この時点では、信号Ｓ５０はまだ“Ｈ”となっているので、ドレイン電圧ＭＣＤは、充電回路５０から供給される。
【００３８】
ここで、ビット線ＢＬに電荷が残っていれば、ドレイン電圧検出信号ＭＣＤＳは速く上昇し、電荷が残っていなければ、このドレイン電圧検出信号ＭＣＤＳはゆっくりと上昇する。更に、ドレイン電圧ＭＣＤの上昇によって、ドレイン電圧検出信号ＭＣＤＳが上昇すると、充電回路５０のＮＭＯＳ５５はオンとなり、信号Ｓ５０が“Ｌ”となってＮＭＯＳ５２はオフとなる。これにより、充電回路５０は、ドレイン電圧発生回路４０のノードＮ４０から切り離され、基準電位ＲＥＦが所定の電位に落ち着くまで、このドレイン電圧発生回路４０によってノードＮ４０のドレイン電圧ＭＣＤが供給される。
【００３９】
そして、所定の時間が経過して基準電位ＲＥＦが落ち着いた時点で、メモリセルＭＣの選択と、選択されたメモリセルＭＣからのデータ読み出し動作が開始される。
【００４０】
以上のように、この実施例１の半導体記憶装置は、ドレイン電圧発生回路４０及び充電回路５０で発生したドレイン電圧ＭＣＤを、抵抗６２を介して各メモリセルアレイ１０ｉのドレイン電源線１２の一端に与えると共に、これらの各メモリセルアレイ１０ｉのドレイン電源線１２の他端の電位を、ドレイン電圧検出信号ＭＣＤＳとして充電回路５０にフィードバックさせるようにしている。これにより、ドレイン電源線１２の電位が所定の電位に上昇するまるまで、充電回路５０から各メモリセルアレイ１０ｉにドレイン電圧ＭＣＤを供給することができるので、待機期間が長くなってビット線ＢＬの電荷が放電されていても、各メモリセルアレイ１０ｉに適正なドレイン電圧ＭＣＤを与えることが可能になり、待機状態が解除された直後のデータ読み出し誤りを防止することができるという利点がある。
【００４１】
なお、抵抗６２の抵抗値は、小さいと充電回路５０から各メモリセルアレイ１０ｉにドレイン電圧ＭＣＤを供給する時間が短くなって従来と同じ問題が発生する。また、大き過ぎると、各メモリセルアレイ１０ｉに与えられるドレイン電圧ＭＣＤの上昇が遅くなって所定の時間に読み出し動作を開始することができない。従って、抵抗６２の抵抗値は、各メモリセルアレイ１０ｉのドレイン電源線１２に接続される浮遊容量とで構成される積分回路の時定数が、イネーブル信号／ＣＥのアクセス規格値（例えば、１００ｎｓ）の４０〜６０％の範囲となる値が最適である。
【実施例２】
【００４２】
図５は、本発明の実施例２を示す半導体記憶装置の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４３】
この半導体記憶装置は、図２の半導体記憶装置における充電回路５０に代えて、構成が若干異なる充電回路５０Ａを設けたものである。
【００４４】
充電回路５０Ａは、ゲートにイネーブル信号／ＣＥが与えられるＰＭＯＳ５１を有している。ＰＭＯＳ５１のソースは電源電位ＶＣＣに接続され、ドレインはＮＭＯＳ５２を介してノードＮ４０に接続されている。更にこの充電回路５０は、イネーブル信号／ＣＥを所定時間だけ遅延させてインバータ５３に与える遅延素子（ＤＬＹ）５６を有している。遅延素子としては、例えばインバータを複数段縦続接続することで実現できる。なお、この遅延素子５６による遅延時間は、待機状態解除アクセスのストローブ相当の時間に設定されている。
【００４５】
インバータ５３の出力側は，ＰＭＯＳ５４のゲートに接続されている。ＰＭＯＳ５４のドレインはノードＮ５０に接続され、このノードＮ５０が、ＮＭＯＳ５５を介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ５２のゲートに接続されている。ＮＭＯＳ５５のゲートには、メモリセルアレイ１０ｉのドレイン電源線１２の電位が、抵抗６１を介してドレイン電圧検出信号ＭＣＤＳとして与えられるようになっている。
【００４６】
一方、ＰＭＯＳ５４のソースは、直列接続された複数のＰＭＯＳ５７ａ〜５７ｃを介して、電源電位ＶＣＣに接続されている。ＰＭＯＳ５７ａ〜５７ｃのゲートは接地電位ＧＮＤに接続され、これらのＰＭＯＳ５７ａ〜５７ｃは、オン状態に設定されている。更に、ＰＭＯＳ５７ａ〜５７ｃの接続点は、ヒューズ５８ａ，５８ｂを介して電源電位ＶＣＣに接続されている。その他の構成は、図２と同様である。
【００４７】
図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５の動作を説明する。なお、この図６中には、比較のために、図３の従来の信号波形を破線で示している。
【００４８】
待機状態の解除は、イネーブル信号／ＣＥを“Ｌ”にすることによって行われ、これによって充電回路５０ＡのＮＭＯＳ５１がオン状態になって充電動作が開始される。一方、ＮＭＯＳ５４のゲートには、遅延素子５３とインバータ５３を介してイネーブル信号／ＣＥが与えられるので、このＮＭＯＳ５４がオフ状態になるのは、遅延素子５３による遅延時間の経過後となる。
【００４９】
充電動作によってドレイン電圧ＭＣＤが上昇し、これに伴ってドレイン電圧検出信号ＭＣＤＳが上昇すると、電源電位ＶＣＣからオン状態に設定されたＰＭＯＳ５７ａ〜５７ｃと、まだオン状態となっているＰＭＯＳ５４を介してＮＭＯＳ５５に電流が流れ始める。これにより、ノードＮ５０の信号Ｓ５０は、緩やかに降下しながら、充電動作が継続される。そして、遅延素子５３による遅延時間の経過後、ＰＭＯＳ５４がオフ状態になって充電動作が停止すると共に、ＰＭＯＳ５７ａ〜５７ｃ，５４及びＮＭＯＳ５５に流れる貫通電流が停止する。
【００５０】
以上のように、この実施例２の半導体記憶装置は、充電停止タイミングを遅延させる遅延素子５６を有する充電回路５０Ａを備えている。これにより、充電回路５０Ａから各メモリセルアレイ１０ｉにドレイン電圧ＭＣＤを供給することができるので、実施例１と同様の利点がある。また、この充電回路５０Ａは、ノードＮ５０の信号Ｓ５０を緩やかに変化させるための抵抗素子として、ＰＭＯＳ５７ａ〜５７ｃを有しているので、ドレイン電圧ＭＣＤの急激な変化が抑制され、読み出し動作を安定させることができるという利点がある。更に、ＰＭＯＳ５７ａ〜５７ｃは、ヒューズ５８ａ，５８ｂの切断の有無によって抵抗値を変化させることができるので、個別にばらつきの調整を行うことができる。
【００５１】
なお、遅延素子５６もヒューズ切断等によってトリミング可能な構成にしておけば、ウエハプロセス完了後に、個別に最適な遅延時間を設定することができる。また、ＰＭＯＳ５７ａ〜５７ｃに代えて、抵抗やその他の抵抗素子を用いることができることはいうまでもない。更に、充電回路を構成するトランジスタも、上記動作を実現できるものであれば、他の導電型のトランジスタとしてもよいことはいうまでもない。
【実施例３】
【００５２】
図７は、本発明の実施例３を示す半導体記憶装置の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００５３】
この半導体記憶装置は、図２の半導体記憶装置にテスト回路７０を付加したものである。テスト回路７０は、テストモードを指定するテスト信号ＴＳＴが与えられる端子７１と、この端子７１をプルダウンする抵抗７２を有している。
【００５４】
また、このテスト回路７０は、カラムスイッチ２０に与えられるカラム選択信号Ｙ０〜Ｙｋを制御するためのＯＲゲート７３０〜７３ｋを有している。ＯＲゲート７３０〜７３ｋの第１の入力側には、それぞれカラム選択信号Ｙ０〜Ｙｋが与えられ、第２の入力側にはテスト信号ＴＳＴが与えられるようになっている。ＯＲゲート７３０〜７３ｋの出力側は、カラムスイッチ２０に接続されている。
【００５５】
更に、このテスト回路７０は、テストモード時にデータ線ＤＬ１，ＤＬ２を接地電位ＧＮＤに接続するためのＮＭＯＳ７４１，７４２を有している。即ち、ＮＭＯＳ７４１，７４２のドレインは、それぞれデータ線ＤＬ１，ＤＬ２に接続され、ソースは接地電位ＧＮＤに接続されている。そして、ＮＭＯＳ７４１，７４２のゲートは、端子７１に接続されてテスト信号ＴＳＴが与えられるようになっている。
【００５６】
この半導体記憶装置では、端子７１が無接続または“Ｌ”のときは、ＯＲゲート７３０〜７３ｋは単なるバッファとなり、ＮＭＯＳ７４１，７４２はオフ状態となるので、通常の動作が行われる。
【００５７】
一方、端子７１に“Ｈ”のテスト信号ＴＳＴが与えられると、カラムスイッチ２０に与えられるカラム選択信号Ｙ０〜Ｙｋはすべて“Ｈ”となり、すべてのビット線ＢＬ１，ＢＬ２，…がデータ線ＤＬ１，ＤＬ２に接続される。更に、データ線ＤＬ１，ＤＬ２は、オン状態のＮＭＯＳ７４１，７４２を介して接地電位ＧＮＤに接続される。これにより、すべてのビット線ＢＬ１，ＢＬ２，…は、接地電位ＧＮＤに接続されることになる。
【００５８】
以上のように、この実施例３の半導体記憶装置は、テスト信号ＴＳＴによってすべてのビット線ＢＬ１，ＢＬ２，…を強制的に接地電位ＧＮＤに接続して、これらのビット線ＢＬ１，ＢＬ２，…を完全に放電させるためのテスト回路７０を有している。これにより、長期間の待機状態と同じ条件を短時間で形成することができるので、長期の待機時間後の読み出し不良を試験するための試験時間を短縮することができるという利点がある。
【００５９】
なお、テスト回路７０の構成はこの実施例３の構成に限らず、強制的に全ビット線ＢＬ１，ＢＬ２，…の電荷を放電させることができるものであれば良い。また、端子７１を設けず、通常動作では有り得ない特定の入力信号の組み合わせによって、テスト信号ＴＳＴを出力するような論理回路を用いても良い。
【００６０】
上記実施例１〜３では、浮遊ゲートを有するＭＯＳトランジスタをメモリセルＭＣとして用いた半導体記憶装置を対象として説明したが、ドレイン電圧発生回路と充電回路を備えたすべての半導体記憶装置に適用することができる。また、メモリセルアレイ１０の数は単数でも複数でも適用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１を示す半導体記憶装置の構成図である。
【図２】従来の半導体記憶装置の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の実施例２を示す半導体記憶装置の構成図である。
【図６】図５の動作を示す信号波形図である。
【図７】本発明の実施例３を示す半導体記憶装置の構成図である。
【符号の説明】
【００６２】
１０    メモリセルアレイ
１２    ドレイン電源線
２０    カラムスイッチ
４０    ドレイン電圧発生回路
５０    充電回路
６２    抵抗
７０    テスト回路
ＢＬ    ビット線
ＤＬ    ドレイン線
ＤＴ    データ線
ＭＣ    メモリセル
ＳＬ    ソース線
ＷＬ    ワード線
【図１】
2007157253.tif 000003
【図２】
2007157253.tif 000004
【図３】
2007157253.tif 000005
【図４】
2007157253.tif 000006
【図５】
2007157253.tif 000007
【図６】
2007157253.tif 000008
【図７】
2007157253.tif 000009