(57)【要約】      （修正有）【課題】タイミング生成器及びその動作方法を提供する。【解決手段】タイミング生成器は、クロック生成部、制御ワード出力レジスタ、同期部、及び複数遅延分解能信号生成部を含む。クロック生成部は、基本クロック信号及び基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成する。制御ワード出力レジスタは、生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を出力する。同期部は、出力された第１制御ワード出力信号を高遅延分解能クロック信号に同期させて第２制御ワード出力信号を出力する。複数遅延分解能信号生成部は、出力された第２制御ワード出力信号及び高遅延分解能クロック信号の入力を受けて互いに異なる遅延分解能を有する追加的な制御ワード出力信号を生成して出力する。従って、互いに異なる多様な遅延分解能を有する多数の制御ワード出力信号を選択的に出力可能である。【選択図】    図３
2007049698.tif 000002
【特許請求の範囲】
【請求項１】
基本クロック信号及び前記基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成するクロック生成部と、
前記生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を出力する制御ワード出力レジスタと、
前記出力された第１制御ワード出力信号を前記高遅延分解能クロック信号に同期させて第２制御ワード出力信号を出力する同期部と、
前記出力された第２制御ワード出力信号及び前記高遅延分解能クロック信号の入力を受けて、互いに異なる遅延分解能を有する少なくとも一つの追加的な制御ワード出力信号を生成させて出力する複数遅延分解能信号生成部と、を含むことを特徴とするタイミング生成器。
【請求項２】
前記高遅延分解能クロック信号の前記単位周期は、前記基本クロック信号の前記単位周期の１／Ｎ倍（Ｎは、２以上の自然数）であることを特徴とする請求項１記載のタイミング生成器。
【請求項３】
前記制御ワードの出力のためのクロックサイクル情報を保存する保存部と、
前記クロック生成部から提供された前記基本クロック信号及び前記保存部に保存された前記クロックサイクル情報に基づいて前記第１制御ワードクロック信号の出力のためのクロック信号を提供する期間カウンタと、を更に含むことを特徴とする請求項１記載のタイミング生成器。
【請求項４】
前記保存部は、ＲＡＭであることを特徴とする請求項３記載のタイミング生成器。
【請求項５】
前記クロックサイクル情報は、外部のデジタルベースバンドチップから提供されることを特徴とする請求項３記載のタイミング生成器。
【請求項６】
前記第２制御ワード出力信号は、前記第１制御ワード出力信号より前記Ｎ倍高い遅延分解能を有することを特徴とする請求項２記載のタイミング生成器。
【請求項７】
前記複数遅延分解能信号生成部は、多数のＤフリップフロップを含むことを特徴とする請求項１記載のタイミング生成器。
【請求項８】
外部の選択信号によって前記第１、第２、及び少なくとも一つの追加的な制御ワード出力信号のうち、いずれか一つを選択して出力する出力信号選択部を更に含むことを特徴とする請求項１記載のタイミング生成器。
【請求項９】
前記出力信号選択部は、マルチプレクサを含むことを特徴とする請求項８記載のタイミング生成器。
【請求項１０】
前記少なくとも一つの追加的な制御ワード出力信号は、第３、第４、及び第５制御ワード出力信号を含むことを特徴とする請求項１記載のタイミング生成器。
【請求項１１】
前記複数遅延分解能信号生成部は、
前記第２制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第３制御ワード出力信号を出力する第１Ｄフリップフロップと、
前記第３制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第４制御ワード出力信号を出力する第２Ｄフリップフロップと、
前記第４制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第５制御ワード出力信号を出力する第３Ｄフリップフロップと、を含むことを特徴とする請求項１０記載のタイミング生成器。
【請求項１２】
前記Ｎは、２４であることを特徴とする請求項２記載のタイミング生成器。
【請求項１３】
前記第３、第４、及び第５制御ワード出力信号は、前記第１制御ワード出力信号に対して高い遅延分解能を有することを特徴とする請求項１１記載のタイミング生成器。
【請求項１４】
前記第３制御ワード出力信号は、前記第１制御ワード出力信号より１２倍高い遅延分解能を有し、前記第４制御ワード出力信号は、前記第１制御ワード出力信号より６倍高い遅延分解能を有し、前記第５制御ワード出力信号は、前記第１制御ワード出力信号より３倍高い遅延分解能を有することを特徴とする請求項１３記載のタイミング生成器。
【請求項１５】
前記制御ワードは、ＲＦ送受信チップを制御することを特徴とする請求項１記載のタイミング生成器。
【請求項１６】
基本クロック信号及び前記基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成する段階と、
前記生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を生成する段階と、
前記出力された第１制御ワード出力信号を前記生成された高遅延分解能クロック信号に同期させて第２制御ワード出力信号を生成する段階と、
前記出力された第２制御ワード出力信号及び前記高遅延分解能クロック信号を利用して互いに異なる遅延分解能を有する少なくとも一つの追加的な制御ワード出力信号を生成する段階と、を含むことを特徴とするタイミング生成器の動作方法。
【請求項１７】
外部の選択信号によって前記第１、第２、及び少なくとも一つの追加的な制御ワード出力信号のうち、いずれか一つを選択する段階を更に含むことを特徴とする請求項１６記載のタイミング生成器の動作方法。
【請求項１８】
前記選択された制御ワード出力信号を出力する段階を更に含むことを特徴とする請求項１７記載のタイミング生成器の動作方法。
【請求項１９】
前記第２制御ワード出力信号は、前記第１制御ワード出力信号よりＮ倍（Ｎは、自然数）高い遅延分解能を有することを特徴とする請求項１６記載のタイミング生成器の動作方法。
【請求項２０】
前記少なくとも一つの追加的な制御ワード出力信号は、第３、第４、及び第５制御ワード出力信号を含むことを特徴とする請求項１６記載のタイミング生成器の動作方法。
【請求項２１】
前記第３、第４、及び第５制御ワード出力信号を生成する段階は、
前記第２制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第３制御ワード出力信号を生成する段階と、
前記生成された第３制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第４制御ワード出力信号を生成する段階と、
前記生成された第４制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第５制御ワード出力信号を生成する段階と、を含むことを特徴とする請求項２０記載のタイミング生成器の動作方法。
【請求項２２】
前記Ｎは２４であることを特徴とする請求項１９記載のタイミング生成器の動作方法。
【請求項２３】
前記第３、第４、及び第５制御ワード出力信号は、前記第１制御ワード出力信号に対して高い遅延分解能を有することを特徴とする請求項２１記載のタイミング生成器の動作方法。
【請求項２４】
前記第３制御ワード出力信号は、前記第１制御ワード出力信号より１２倍高い遅延分解能を有し、前記第４制御ワード出力信号は、前記第１制御ワード出力信号より６倍高い遅延分解能を有し、前記第５制御ワード出力信号は、前記第１制御ワード出力信号より３倍高い遅延分解能を有することを特徴とする請求項２３記載のタイミング生成器の動作方法。
【請求項２５】
互いに異なる遅延分解能を有する複数の制御ワード出力信号を生成する段階と、
外部装置の遅延分解能に基づいて前記複数の制御ワード出力信号のうち、前記外部装置を制御するに適合な制御ワード出力信号を選択する段階と、を含むことを特徴とするタイミング生成器の動作方法。
【請求項２６】
前記選択された制御ワード出力信号を前記外部装置に出力する段階を更に含むことを特徴とする請求項２５記載のタイミング生成器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング生成器及びタイミング制御信号の発生方法に係り、より詳細には、互いに異なる遅延分解能を有する多数のクロック信号に同期された制御ワードを選択的に出力することができるタイミング生成器及び方法に関する。
【背景技術】
【０００２】
最近、携帯電話、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｓｅｒｖｉｃｅｓ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）等の移動通信が大衆化され、そのサービスも多様化されつつ、無線通信を効果的に支援するための通信部品の開発が活発になされている。
【０００３】
図１は、通常的な無線デジタル送受信器の基本的な構成を示すブロック図である。
【０００４】
図１を参照すると、無線デジタル送受信器は、アンテナ５０、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）処理部１０、アナログベースバンド（ＡＢＢ：Ａｎａｌｏｇ  ＢａｓｅＢａｎｄ）処理部３０、及びデジタルベースバンド（ＤＢＢ：Ｄｉｇｉｔａｌ  ＢａｓｅＢａｎｄ）処理部４０で構成される。
【０００５】
この際、スーパーヘテロダイン方式のように、中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）を使用する無線デジタル送受信器の場合、ＲＦ処理部とアナログベースバンド処理部との間に中間周波数処理部２０を更に具備することができる。
【０００６】
ＲＦ処理部１０は、受信動作時にアンテナ５０から受信されたＲＦ信号を復調してベースバンド信号に変換する。この際、中間周波数を使用する場合、受信されたＲＦ信号を中間周波数信号に変換する。又、送信動作時には、内部から提供されるベースバンド信号又は中間周波数信号を変調してアンテナ５０に伝送する。
【０００７】
中間周波数処理部２０は、中間周波数変換が使用される場合に採用されるユニットであって、受信動作時には中間周波数信号をベースバンドに変換し、送信動作時にはベースバンド信号を中間周波数信号に変換する。
【０００８】
アナログベースバンド処理部３０は、受信動作時には、入力されるアナログベースバンド信号をアナログ／デジタル変換を通じてデジタル信号に変換させた後、サンプリング率を変換してデジタルベースバンド処理部４０に伝送して、送信動作時には、受信されたデジタル信号のサンプリング率を変換した後、デジタル／アナログ変換を通じてアナログベースバンド信号に出力する。
【０００９】
デジタルベースバンド処理部４０は、受信動作時には、アナログベースバンド処理部３０から伝送されるデジタル信号のチャンネルデコーディングを主に行い、送信動作時には、逆にチャンネルコーディングを行う。
【００１０】
一方、前記各部（１０〜４０）は、それぞれ集積されたチップ形態で実現される。例えば、ＲＦ処理部１０はＲＦ送受信チップであって、アナログベースバンド処理部３０はアナログベースバンドチップ等で実現することができる。この際、アナログベースバンドチップは、多様な種類のＲＦ送受信チップとの交換性が要求される。
【００１１】
特に、アナログベースバンドチップ内には、ＲＦ送受信チップに伝送されるアナログ同位相／直交（Ａｎａｌｏｇ  Ｉ／Ｑ：Ａｎａｌｏｇ  Ｉｎ−ｐｈａｓｅ／Ｑｕａｄｒａｔｕｒｅ）信号を制御するための制御ワードを、内部的に発生させたクロック信号に同期させて出力するタイミング生成器（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ、ＴＧＵ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｉｏｎ  Ｕｎｉｔ）とも称する）が具備される。
【００１２】
この際、タイミング生成器がＲＦ送受信チップと連動するためには、制御ワードの出力時に使用されるクロック信号が外部のＲＦ送受信チップの動作クロック信号と同期しなければならない。
【００１３】
従って、タイミング生成器が多様な動作クロック信号を有するＲＦ送受信チップと連動可能となるためには、連動されるＲＦ送受信チップが有するクロック信号の遅延分解能を収容しなければならない。
【００１４】
この際、遅延分解能は、信号の遅延を識別することができるようにする信号の細密度を示しており、画像分野での解像度と類似な概念と言うことができる。このような遅延分解能は、周波数に比例して、単位周期に反比例する。例えば、遅延分解能が高いほど、該当信号の周波数が高くなって単位周期が小さくなり、遅延分解能が低いほど、該当信号の周波数が低くなって単位周期が大きくなる。
【００１５】
ところが、従来のタイミング生成器は、その内部で生成された基本クロックのみを利用してＲＦ送受信チップに制御ワードを出力するので、多様なクロック信号を収容することができなかった。
【００１６】
図２は、従来のアナログベースバンドチップに具備されたタイミング生成器の構成を示すブロック図である。
【００１７】
図２を参照すると、従来のタイミング生成器６０は、クロック生成器６１、ＲＡＭ６４、期間カウンタ６２、及び制御ワード出力レジスタ６３で構成される。
【００１８】
クロック生成器６１は、制御ワードの出力及び各部の動作を行うための基本クロック信号を生成する機能を行う。
【００１９】
ＲＡＭ６４は、外部のデジタルベースバンドチップ７０と連動され、デジタルベースバンドチップ７０から制御ワードの出力のための関連情報、例えば、複数の制御ワードＩＤと、各制御ワードのアドレス及び各制御ワードの出力のためのクロックサイクル等の入力を受けて保存する。
【００２０】
期間カウンタ６２は、ＲＡＭ６４から各制御ワードの出力のためのクロックサイクルの入力を受け、制御ワードの出力時に各制御ワードに対応するクロックサイクルによって基本クロック信号をカウントする。即ち、特定制御ワードは、指定されたクロックサイクルによって期間カウンタによってカウントされる期間の間にのみ外部に出力される。
【００２１】
制御ワード出力レジスタ６３は、ＲＡＭ６４から伝達される制御ワードの入力を受けて、期間カウンタ６２によってカウントされる時間の間出力することにより、制御ワードを外部のＲＦ送受信チップ（図示せず）に提供する機能を行う。
【００２２】
このような構成によって、前述したタイミング生成器６０は、クロック生成器６１を通じて生成された基本クロックによって、デジタルベースバンドチップ７０で指定したクロックサイクルの間、アナログ同位相／直交信号のタイミングを制御する制御ワード、即ち、制御ワードを出力することになる。これと関連して、半導体デバイス試験装置のタイミング位相矯正方法及び装置について、特許文献１に開示されている。
【００２３】
ところが、このような従来のタイミング生成器は、出力される制御ワードが内部で発生された基本クロック信号にのみ同期するので、多様な遅延分解能を有するＲＦ送受信チップと連動させることができない。
【００２４】
例えば、仮に、タイミング生成器の内部で発生した基本クロック信号の単位周期が１／８シンボルクロックで、制御ワードを伝送するＲＦ送受信チップの単位周期が１／２４シンボルクロックであれば、タイミング生成器の基本クロック信号よりＲＦ送受信チップの動作クロックが遅延分解能が３倍高いので、ＲＦ送受信チップの最適動作速度を支援することができない。
【００２５】
従って、このような場合、タイミング生成器の内部基本クロックをＲＦ送受信チップの動作クロックのタイミングに合うように修正しなければならないが、このためにはタイミング生成器の動作クロック自体の再設計が必要になるという問題点がある。
【００２６】
又、再設計を通じてタイミング生成器の基本クロックを修正しても、更に他の遅延分解能を有するＲＦ送受信チップと連動させるためには、更に基本クロックを修正しなければならないという問題点が発生する。
【特許文献１】特開２００１−１０８７２５号
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、このような問題点を解決するためのもので、互いに異なる遅延分解能を有する多数のクロック信号に同期された制御ワードを選択的に出力することにより、多様な遅延分解能を有するＲＦ送受信チップと連動可能なタイミング生成器を提供することをその第１目的とする。
【００２８】
又、互いに異なる遅延分解能を有する多数のクロック信号に同期した制御ワードを選択的に出力することができるタイミング生成器の動作方法を提供することを本発明の第２目的とする。
【課題を解決するための手段】
【００２９】
本発明の一実施例によるタイミング生成器は、クロック生成部、制御ワード出力レジスタ、同期部、及び複数遅延分解能信号生成部を含む。前記クロック生成部は、基本クロック信号及び前記基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成し、前記制御ワード出力レジスタは、前記生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を出力する。前記同期部は、前記出力された第１制御ワード出力信号を前記高遅延分解能クロック信号に同期させて第２制御ワード出力信号を出力し、前記複数遅延分解能信号生成部は、前記出力された第２制御ワード出力信号及び前記高遅延分解能クロック信号の入力を受けて、互いに異なる遅延分解能を有する少なくとも一つの追加的な制御ワード出力信号を生成させて出力する。
【００３０】
実施例において、前記高遅延分解能クロック信号の前記単位周期は、前記基本クロック信号の前記単位周期の１／Ｎ倍（Ｎは、２以上の自然数）であり得る。
【００３１】
実施例において、前記タイミング生成器は、前記制御ワードの出力のためのクロックサイクル情報を保存する保存部、及び前記クロック生成部から提供された前記基本クロック信号及び前記保存部に保存された前記クロックサイクル情報に基づいて前記第１制御ワードクロック信号の出力のためのクロック信号を提供する期間カウンタを更に含むことができる。
【００３２】
実施例において、前記保存部は、ＲＡＭであり得る。
【００３３】
実施例において、前記クロックサイクル情報は、外部のデジタルベースバンドチップから提供されることができる。
【００３４】
実施例において、前記第２制御ワード出力信号は、前記第１制御ワード出力信号より前記Ｎ倍高い遅延分解能を有することができる。
【００３５】
実施例において、前記複数遅延分解能信号生成部は、多数のＤフリップフロップを含むことができる。
【００３６】
実施例において、前記タイミング生成器は、外部の選択信号によって前記第１、第２、及び少なくとも一つの追加的な制御ワード出力信号のうち、いずれか一つを選択して出力する出力信号選択部を更に含むことができる。
【００３７】
実施例において、前記出力信号選択部は、マルチプレクサを含むことができる。
【００３８】
実施例において、前記少なくとも一つの追加的な制御ワード出力信号は、第３、第４、及び第５制御ワード出力信号を含むことができる。
【００３９】
実施例において、前記複数遅延分解能信号生成部は、前記第２制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第３制御ワード出力信号を出力する第１Ｄフリップフロップ、前記第３制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第４制御ワード出力信号を出力する第２Ｄフリップフロップ、及び前記第４制御ワード出力信号の入力を受けて、前記高遅延分解能クロック信号の上昇エッジに同期させて、第５制御ワード出力信号を出力する第３Ｄフリップフロップを含むことができる。
【００４０】
実施例において、前記Ｎは２４であり得る。
【００４１】
実施例において、前記第３、第４、及び第５制御ワード出力信号は、前記第１制御ワード出力信号に対して高い遅延分解能を有することができる。
【００４２】
実施例において、前記第３制御ワード出力信号は、前記第１制御ワード出力信号より１２倍高い遅延分解能を有し、前記第４制御ワード出力信号は、前記第１制御ワード出力信号より６倍高い遅延分解能を有し、前記第５制御ワード出力信号は、前記第１制御ワード出力信号より３倍高い遅延分解能を有することができる。
【００４３】
実施例において、前記制御ワードは、ＲＦ送受信チップを制御することができる。
【００４４】
本発明の一実施例によるタイミング生成器の動作方法は、基本クロック信号及び前記基本クロック信号の単位周期より短い単位周期を有する高遅延分解能クロック信号を生成する段階、前記生成された基本クロック信号に制御ワードを同期させて第１制御ワード出力信号を生成する段階、及び前記出力された第１制御ワード出力信号を前記生成された高遅延分解能クロック信号に同期させて第２制御ワード出力信号を生成する段階、前記出力された第２制御ワード出力信号及び前記高遅延分解能クロック信号を利用して互いに異なる遅延分解能を有する少なくとも一つの追加的な制御ワード出力信号を生成する段階を含む。
【００４５】
実施例において、前記タイミング生成器の動作方法は、外部の選択信号によって前記第１、第２、及び少なくとも一つの追加的な制御ワード出力信号のうち、いずれか一つを選択する段階を更に含むことができる。
【００４６】
実施例において、前記タイミング生成器の動作方法は、前記選択された制御ワード出力信号を出力する段階を更に含むことができる。
【００４７】
実施例において、前記第２制御ワード出力信号は、前記第１制御ワード出力信号よりＮ倍（Ｎは、自然数）高い遅延分解能を有することができる。
【００４８】
実施例において、前記少なくとも一つの追加的な制御ワード出力信号は、第３、第４、及び第５制御ワード出力信号を含むことができる。
【００４９】
実施例において、前記第３、第４、及び第５制御ワード出力信号を生成する段階は、前記第２制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第３制御ワード出力信号を生成する段階、前記生成された第３制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第４制御ワード出力信号を生成する段階、及び前記生成された第４制御ワード出力信号を前記高遅延分解能クロック信号の上昇エッジに同期させて、第５制御ワード出力信号を生成する段階を含むことができる。
【００５０】
実施例において、前記Ｎは２４であり得る。
【００５１】
実施例において、前記第３、第４、及び第５制御ワード出力信号は、前記第１制御ワード出力信号に対して高い遅延分解能を有することができる。
【００５２】
実施例において、前記第３制御ワード出力信号は、前記第１制御ワード出力信号より１２倍高い遅延分解能を有し、前記第４制御ワード出力信号は、前記第１制御ワード出力信号より６倍高い遅延分解能を有し、前記第５制御ワード出力信号は、前記第１制御ワード出力信号より３倍高い遅延分解能を有することができる。
【００５３】
本発明の他の実施例によるタイミング生成器の動作方法は、互いに異なる遅延分解能を有する複数の制御ワード出力信号を生成する段階、及び外部装置の遅延分解能に基づいて前記複数の制御ワード出力信号のうち、前記外部装置を制御するに適合な制御ワード出力信号を選択する段階を含む。
【００５４】
実施例において、前記タイミング生成器の動作方法は、前記選択された制御ワード出力信号を前記外部装置に出力する段階を更に含むことができる。
【発明を実施するための最良の形態】
【００５５】
以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
【００５６】
図３は、本発明の好ましい実施例によるタイミング生成器の構成を示すブロック図である。
【００５７】
図３を参照すると、本発明の好ましい実施例によるタイミング生成器１００は、クロック生成部１１０、ＲＡＭ１４０、期間カウンタ部１２０、制御ワード出力レジスタ部１３０、同期部１５０、複数遅延分解能信号生成部１６０、及び出力信号選択部１７０で構成される。
【００５８】
クロック生成部１１０は、基本クロック信号（ＢＣ：Ｂａｓｅ  Ｃｌｏｃｋ）と、その基本クロック信号（ＢＣ）の単位周期より１／２４倍の単位周期を有する高遅延分解能クロック信号（ＨＤＲＣ：Ｈｉｇｈ  Ｄｅｌａｙ  Ｒｅｓｏｌｕｔｉｏｎ  Ｃｌｏｃｋ）を生成させる。この際、高遅延分解能クロック信号（ＨＤＲＣ）は、基本クロック信号（ＢＣ）の単位周期より２４倍小さい単位周期を有するので、遅延分解能は２４倍大きい。従って、「高遅延分解能」という修飾語句を付けて名称を定義した。
【００５９】
この際、出力される基本クロック（ＢＣ）は期間カウンタ部１２０に提供され、高遅延分解能クロック信号（ＨＤＲＣ）は同期部１５０及び複数遅延分解能信号生成部１６０のクロック信号に提供される。
【００６０】
ＲＡＭ１４０は、外部、例えば、デジタルベースバンドチップ２００と連動され、制御ワードの出力のための関連情報、例えば、複数の制御ワードＩＤと、各制御ワードのアドレス及び各制御ワードの出力のためのクロックサイクル等の入力を受けて保存する。
【００６１】
期間カウンタ１２０は、クロック生成部１１０から基本クロック（ＢＣ）の入力を受けて、ＲＡＭ１４０から提供される各制御ワードのクロックサイクルによって制御ワード出力レジスタ１３０に該当制御ワードの出力のためのクロック信号を提供する。
【００６２】
制御ワード出力レジスタ１３０は、ＲＡＭ１４０から伝達される制御ワードの入力を受け、期間カウンタ部１２０によってカウントされるクロックサイクルの間、該当制御ワードを基本クロックに同期させて第１制御ワード出力信号Ｃ１を出力する機能を行う。従って、特定制御ワードは、基本クロック（ＢＣ）に同期され該当クロックサイクルの間、制御ワード出力レジスタ１３０を介して第１制御ワード出力信号Ｃ１に出力される。
【００６３】
この際、制御ワード出力レジスタ１３０から出力される第１制御ワード出力信号Ｃ１は、制御ワードが基本クロックに同期され出力されるもので、基本クロックと同じ遅延分解能を有することは勿論である。第１制御ワード出力信号Ｃ１は、同期部１５０と出力信号選択部１７０とに提供される。
【００６４】
一方、同期部１５０は、制御ワード出力レジスタ１３０によって出力される制御ワード、即ち、第１制御ワード出力信号１３０の入力を受けて、クロック生成部１１０によって生成された高遅延分解能クロック信号（ＨＤＲＣ）に同期させ、第２制御ワード出力信号Ｃ２を出力する機能を行う。この際、同期部１５０によって出力される第２制御ワード出力信号Ｃ２は、基本クロックＢＣが有する遅延分解能より２４倍高い遅延分解能を有する制御ワード出力と言うことができる。
【００６５】
複数遅延分解能信号生成部１６０は、クロック生成部１１０によって出力される高遅延分解能クロック信号ＨＤＲＣ及び同期部１５０によって出力される第２制御ワード出力信号Ｃ２の入力を受けて、互いに異なる遅延分解能を有する複数の制御ワード出力信号、即ち、第３制御ワード出力信号Ｃ３、第４制御ワード出力信号Ｃ４、及び第５制御ワード出力信号Ｃ５を出力する機能を行う。
【００６６】
図４は、図３に図示された複数遅延分解能信号生成部１６０の構成を示す回路図である。
【００６７】
図４を参照すると、複数遅延分解能信号生成部１６０は、第１Ｄフリップフロップ１６１、第２Ｄフリップフロップ１６２、及び第３Ｄフリップフロップ１６３で構成される。この際、Ｄフリップフロップ１６１、１６２、１６３のクロック信号としては、クロック生成部１１０によって出力される高遅延分解能クロック信号ＨＤＲＣが印加される。
【００６８】
第１Ｄフリップフロップ１６１は、同期部１５０から出力される第２制御ワード出力信号Ｃ２の入力を受け、これを入力される高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて、第３制御ワード出力信号Ｃ３を出力する機能を行う。この際、出力される第３制御ワード出力信号Ｃ３は、第２制御ワード出力信号Ｃ２が有する遅延分解能より２倍低い。即ち、基本クロックＢＣに同期される第１制御ワード出力信号Ｃ１が有する遅延分解能よりは１２倍高い。
【００６９】
第２Ｄフリップフロップ１６２は、第１Ｄフリップフロップ１６１から出力される第３制御ワード出力信号Ｃ３の入力を受け、これを入力される高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて、第４制御ワード出力信号Ｃ４を出力する機能を行う。この際、出力される第４制御ワード出力信号Ｃ４は、第３制御ワード出力信号Ｃ３が有する遅延分解能より２倍低い。即ち、基本クロックＢＣに同期される第１制御ワード出力信号Ｃ１が有する遅延分解能よりは６倍高い。
【００７０】
第３Ｄフリップフロップ１６３は、第２Ｄフリップフロップ１６２から出力される第４制御ワード出力信号Ｃ４の入力を受け、これを入力される高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて、第５制御ワード出力信号Ｃ５を出力する機能を行う。この際、出力される第５制御ワード出力信号Ｃ５は、第４制御ワード出力信号Ｃ４が有する遅延分解能より２倍低い。即ち、基本クロックＢＣに同期される第１制御ワード出力信号Ｃ１が有する遅延分解能よりは３倍高い。
【００７１】
一方、出力信号選択部１７０は、制御ワード出力レジスタ１３０から出力される第１制御ワード出力信号Ｃ１と、同期部１５０によって出力される第２制御ワード出力信号Ｃ２と、複数遅延分解能信号生成部１６０から出力される第３制御ワード出力信号Ｃ３、第４制御ワード出力信号Ｃ４、及び第５制御ワード出力信号Ｃ５の入力を受けた後、外部に連結されるＲＦ送受信チップ３００の動作クロックに連動することができるいずれか一つの制御ワード出力信号を選択して出力する機能を行う。
【００７２】
好ましくは、出力信号選択部１７０は、入力される制御ワード出力信号（Ｃ１〜Ｃ５）の入力を受け、選択信号Ｓによっていずれか一つの制御ワード出力信号を出力するマルチプレクサで構成される。この際、選択信号Ｓは、外部から直接入力を受けるか、内部レジスタに設定された値を入力として受けることができる。
【００７３】
このような構成によって、タイミング生成器１００は、基本クロックＢＣに同期する第１制御ワード出力信号Ｃ１と、基本クロックＢＣより遅延分解能が２４倍高い第２制御ワード出力信号Ｃ２と、基本クロックＢＣより遅延分解能が１２倍高い第３制御ワード出力信号Ｃ３と、基本クロックＢＣより遅延分解能が６倍高い第４制御ワード出力信号Ｃ４、及び基本クロックＢＣより遅延分解能が３倍高い第５制御ワード出力信号Ｃ５を出力することができる。
【００７４】
従って、連結されるＲＦ送受信チップ３００の動作クロックによって最適の制御ワード出力信号（Ｃ１、…、Ｃ５）を選択して出力することができる。又、連結されたＲＦ送受信チップ３００が他の動作クロックを有するＲＦ送受信チップに交替されても、交替されたＲＦ送受信チップに対応される制御ワード出力信号を選択することができる。
【００７５】
図５は、本発明の好ましい実施例によるタイミング生成器１００の動作方法の流れを示す順序図である。
【００７６】
図５を参照すると、まず、タイミング生成器１００は、クロック生成器１１０を利用して基本クロック信号ＢＣと、その基本クロック信号ＢＣの単位周期より１／２４倍の単位周期を有する高遅延分解能クロック信号ＨＤＲＣとを生成する（段階Ｓ１）。この際、高遅延分解能クロック信号ＨＤＲＣは、基本クロック信号ＢＣの遅延分解能より２４倍大きい。
【００７７】
その後、指定されたクロックサイクルによって、生成された基本クロックに出力する制御ワードを同期させて、第１制御ワード出力信号Ｃ１を生成する（段階Ｓ２）。
【００７８】
第１制御ワード出力信号Ｃ１が生成されると、その第１制御ワード出力信号Ｃ１をクロック生成段階（段階Ｓ１）で生成された高遅延分解能クロック信号ＨＤＲＣに同期させて、第２制御ワード出力信号Ｃ２を生成する（段階Ｓ３）。この際、生成される第２制御ワード出力信号Ｃ２は、第１制御ワード出力信号Ｃ１が有する遅延分解能に対して２４倍高い遅延分解能を有する。
【００７９】
第２制御ワード出力信号Ｃ２が生成されると、その第２制御ワード出力信号Ｃ２を高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて第３制御ワード出力信号Ｃ３を生成する（段階Ｓ４）。この際、生成される第３制御ワード出力信号Ｃ３は、第２制御ワード出力信号Ｃ２より単位周期が２倍長くなるので、第１制御ワード出力信号Ｃ１が有する遅延分解能に対して１２倍高い遅延分解能を有する。
【００８０】
その後、第３制御ワード出力信号Ｃ３を高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて第４制御ワード出力信号Ｃ４を生成する（段階Ｓ５）。この際、生成される第４制御ワード出力信号Ｃ４は、第３制御ワード出力信号Ｃ３に対して、単位周期が２倍長くなるので、第１制御ワード出力信号Ｃ１が有する遅延分解能に対して６倍高い遅延分解能を有する。
【００８１】
その後、第４制御ワード出力信号Ｃ４を高遅延分解能クロック信号ＨＤＲＣの上昇エッジに同期させて、第５制御ワード出力信号Ｃ５を生成する（段階Ｓ６）。この際、生成される第５制御ワード出力信号Ｃ５は、第４制御ワード出力信号Ｃ４に対して単位周期が２倍長くなるので、第１制御ワード出力信号Ｃ１が有する遅延分解能に対して３倍高い遅延分解能を有する。
【００８２】
第５制御ワード出力信号Ｃ５の生成が完了されると、外部から入力される選択信号Ｓによって前記生成された第１制御ワード出力信号Ｃ１、第２制御ワード出力信号Ｃ２、第３制御ワード出力信号Ｃ３、第４制御ワード出力信号Ｃ４、及び第５制御ワード出力信号Ｃ５のうち、いずれか一つを選択して外部に出力する（段階Ｓ７）。この際、選択信号Ｓは、連結されるＲＦ送受信チップ３００との連動に最適の条件を有するようにする制御ワード出力信号を選択するようにする信号である。
【産業上の利用可能性】
【００８３】
前述したように、本発明によるタイミング制御器及びその動作方法によると、互いに異なる多様な遅延分解能を有する多数の制御ワード出力信号を選択的に出力することができるので、多様な遅延分解能を有するＲＦ送受信チップとの連動が可能である。
【００８４】
従って、ＲＦ送受信チップとの連動可能可否又は交替可否等に関係なく、可変的に最適の制御ワード出力信号を出力することができ、多様なＲＦ送受信チップとの連動が可能であるという利点がある。
【００８５】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８６】
【図１】通常的な無線デジタル送受信器の基本的な構成を示すブロック図である。
【図２】従来のアナログベースバンドチップに具備されたタイミング生成器の構成を示すブロック図である。
【図３】本発明の好ましい実施例によるタイミング生成器の構成を示すブロック図である。
【図４】図３に図示された複数遅延分解能信号生成部の構成を示す回路図である。
【図５】本発明の好ましい実施例によるタイミング生成器の動作方法の流れを示す順序図である。
【符号の説明】
【００８７】
１００    タイミング生成器
１１０    クロック生成部
１２０    期間カウンタ部
１３０    制御ワード出力レジスタ
１４０    ＲＡＭ
１５０    同期部
１６０    複数遅延分解能信号生成部
１７０    出力信号選択部
２００    デジタルベースバンドチップ
３００    ＲＦ送受信チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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