(57)【要約】【課題】ＢＬＩＳＰ方法を含む、連続した主題のビット線に適用して、ビット線上の過剰消去された浮遊ゲート・メモリセルの効率的な収束を与える集積回路（１０５）のためのソフト・プログラム方法を提供する。ＢＬＩＳＰ方法は、バルク・ソフト・プログラミング方法と比較して低電流消費に適応されている。【解決手段】ソフト・プログラムは適合した選択されたビット線及び欠陥ビット線を置換える冗長ビット線に適用される。第１メモリ配列（１１０）内の欠陥ビット線は、ソフト・プログラムの際、使用不可にされて、第２メモリ配列（１７０）内に配置された対応する冗長ビット線により置換えられて、ソフト・プログラムが欠陥ビット線へ適用されないようにする。欠陥ビット線へのソフト・プログラムの適用を防止することにより、ＢＬＩＳＰ方法は、欠陥ビット線上に配置された低しきい値電圧メモリセルによりそうでなければ消費されるであろう過剰電流消費を防止する。過剰な電流はソフト・プログラム方法を大変に非効率的にする。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
プログラム及び消去されるように構成された浮遊ゲート・メモリセルに対応する複数のビット線を含んだ第１メモリ配列を有する浮遊ゲート集積回路であって、各セルがドレイン、ソース及び制御ゲートを有し、前記セルの前記制御ゲートがワード線と通信するものにおいて、浮遊ゲート・メモリセルをソフト・プログラミングする方法において、
ワード線を所定のワード線電圧レベルに維持し、
ソフト・プログラミング電圧レベルを有するソフト・プログラミング・パルスを生成し、
選択されたビット線を選択し、
選択されたビット線に対応する主題のビット線上に配置されたセルへソフト・プログラミング電圧レベルを印加する、
各ステップを有するソフト・プログラミング方法。
【請求項２】
主題のビット線が、選択されたビット線を含む請求項１に記載のソフト・プログラミング方法。
【請求項３】
前記第１メモリ配列が適合ビット線及び欠陥ビット線を含み、  前記選択するステップが選択されたビット線に対応したビット線タイプを指示するステップを含み、前記集積回路が冗長ビット線を有する第２メモリ配列及び前記指示するステップを実行するように構成された処理資源を含み、前記ビット線タイプが適合ビット線タイプと欠陥ビット線タイプとを含み、
適合ビット線タイプの指示に応答して、主題のビット線が選択されたビット線を含み、
欠陥ビット線タイプの指示に応答して、主題のビット線が選択されたビット線を論理的に置換えた主題の冗長ビット線を含む、
各ステップを含む請求項１に記載のソフト・プログラミング方法。
【請求項４】
前記選択されたビット線は対応するソフト・プログラミング・フラグを有し、
前記維持するステップの前に、前記選択されたビット線のためにソフト・プログラム・フラグを設定するステップを含む、請求項１に記載のソフト・プログラミング方法。
【請求項５】
前記第１メモリ配列が少なくとも１つのビット線を各々が有するブロックの複数を含み、前記ソフト・プログラミングの前に、組消去フラグを有するブロック内に配置されたビット線上に配置されたセルを消去することを含む、請求項１に記載のソフト・プログラミング方法。
【請求項６】
前記所定のワード線電圧レベルが、おおよそ接地レベル上と０．５ボルトの間である請求項１に記載のソフト・プログラミング方法。
【請求項７】
前記ソフト・プログラミング・パルスが、過剰消去されたセルを過剰消去されたセルが前に印加された修理確証操作無しに再プログラムできるように修理する、請求項１に記載の方法。
【請求項８】
前記第１メモリ配列内のビット線がアドレスを有し、前記集積回路が冗長ビット線デコーデイング・システムを含む処理資源を含み、
前記選択するステップが、前記選択されたビット線に対応するビット線アドレス入力を前記デコーデイング・システムが受信することを含み、
前記印加するステップが、主題のビット線へソフト・プログラム・パルスをオンに切換えるための信号を前記処理資源が与えることを含む請求項１に記載のソフト・プログラミング方法。
【請求項９】
少なくとも１つの前記欠陥ビット線が、過剰消去状態を解決するために各適合ビット線よりもより大きい電荷注入をソフト・プログラミング・パルスから必要とする請求項３に記載のソフト・プログラミング方法。
【請求項１０】
前記第１メモリ配列が、各々が少なくとも１つのビット線を有する複数のブロックを含み、前記ソフト・プログラミングの前に、
組消去フラグを有するブロック内に配置された適合ビット線上に配置されたセルを消去し、
組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセルを消去することを含む請求項３に記載のソフト・プログラミング方法。
【請求項１１】
前記欠陥ビット線タイプの指示に応答して、前記印加するステップが、
ソフト・プログラミング電圧レベルが選択されたビット線上に配置されたセルに印加されないように、冗長システムが前記選択されたビット線をオフにし、
ソフト・プログラミング電圧レベルが主題の冗長ビット線上に配置されたセルに印加されるように、冗長システムが前記主題の冗長ビット線をオフにする、
各ステップを含む請求項３に記載のソフト・プログラミング方法。
【請求項１２】
前記第１メモリ配列内のビット線がアドレスを有し、前記処理資源がセルの第１組と論理配列とを有する冗長ビット線デコーデイング・システムを含み、前記第１組内の各セルが所定のビット線アドレスに対応したビット線タイプ指示を記憶し、
前記指示するステップが、
選択されたビット線に対応するビット線アドレス入力を受信する冗長ビット線デコーデイング・システムと、
前記ビット線アドレス入力を前記アドレス入力に対応するビット線のビット船タイプ指示と比較する論理配列と、を含み、
前記印加するステップが、
前記欠陥ビット線タイプの前記指示に応答して、前記第１メモリ配列セルの全てに対するソフト・プログラミング・パルスをオフに切換え、そして、前記主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるための信号を発生し、
前記適合ビット線タイプの前記指示に応答して、前記選択されたビット線へのソフト・プログラミング・パルスをオンに切換える信号を発生することを含む請求項３に記載のソフト・プログラミング方法。
【請求項１３】
前記第１メモリ配列内のビット線がアドレスを有し、前記印加するステップの後に、
前記選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定し、
前記最後のアドレスに対応する前記選択されたビット線アドレスに応答して、前記選択されたビット線に対する前記ソフト・プログラミング・フラグをリセットし、
前記最後のアドレスに対応しない前記選択されたビット線アドレスに応答して、ビット線アドレスを増加し、そして、増加されたアドレスに対応した次のビット線に対して、前記維持、生成、選択及び印加のステップを繰り返す、
ことを含む請求項４に記載のソフト・プログラミング方法。
【請求項１４】
各欠陥ビット線上に配置された少なくとも１つのセルが、プログラミング・サイクルの第１の数の後、目標のしきい値電圧以下に留まる請求項８に記載のソフト・プログラミング方法。
【請求項１５】
前記冗長ビット線デコーデイング・システムが、ビット線アドレス入力に結合された排他的ＮＯＲゲート及び対応するビット線タイプ指示を含み、
前記印可するステップが、前記欠陥ビット線タイプの指示に応答して、前記対応した排他的ＮＯＲが結合された冗長ビット線可能化信号を切換えることを含む請求項１２に記載のソフト・プログラミング方法。
【請求項１６】
前記プログラミング・サイクルの第１の数が、２よりも大きい請求項１４に記載のソフト・プログラミング方法。
【請求項１７】
ビット線上に配置されて、制御ゲート、浮遊ゲート、ソース及びドレインを各々が有する浮遊ゲート・メモリセルの第１メモリ配列と、
ソフト・プログラミングのために選択されたビット線を選択するように構成された処理資源と、
前記制御ゲートと通信するワード線と、
選択されたビット線に対応する主題のビット線上に配置された浮遊ゲート・メモリセルへソフト・プログラムを印加するために処理資源と結合された制御回路と、
を含む集積回路。
【請求項１８】
前記主題のビット線が前記選択されたビット線を含む請求項１７に記載の集積回路。
【請求項１９】
前記第１メモリ配列ビット線が欠陥ビット線と適合ビット線とを含み、
前記集積回路が冗長システムを含み、この冗長システムが、
前記欠陥ビット線を論理的に置換える冗長ビット線上に配置されて且つ各々が制御ゲート、ソース及びドレインを有する浮遊ゲート・メモリセルの第２メモリ配列と、
前記第１メモリ配列内の前記選択されたビット線のビット線タイプを指示するように構成された処理資源とを含み、
前記主題のビット線が選択された適合ビット線及び選択された欠陥ビット線を論理的に置換える主題の冗長ビット線を含み、
前記制御回路が欠陥ビット線上に配置された浮遊ゲート・メモリセルへのソフト・プログラムの印加を防止するために前記冗長システムと協働するように構成されている請求項１７に記載の集積回路。
【請求項２０】
前記選択されたビット線が、対応するソフト・プログラミング・フラグを有し、
前記制御回路が、維持の前に前記選択されたビット線に対する前記ソフト・プログラム・フラグを設定するように構成されている請求項１７に記載の集積回路。
【請求項２１】
状態マシン回路を含み、前記第１メモリ配列がメモリセルのブロックに配列されていて、各ブロックが、
少なくとも１つのビット線と、
前記ブロックに対応したブロック消去フラグと、を含み、
前記ソフト・プログラミング前に、組消去フラグを有するブロック内に位置する前記主題のビット線上に配置されたセルを消去するために、前記状態マシン回路と前記処理資源とが結合される、請求項１７に記載の集積回路。
【請求項２２】
前記制御回路が、前記ワード線をおおよそ接地よりも上と０．５ボルトとの間の所定の電圧レベルに維持するように構成されていて、
前記印加が、前記ワード線電圧が維持されている間、前記主題のビット線へソフト・プログラム・パルスを印加することを含む請求項１７に記載の集積回路。
【請求項２３】
過剰消去セルが前に適用される修理確証操作無しに再プログラムできるように、前記ソフト・プログラミング・パルスが過剰消去セルを修理する請求項１７に記載の集積回路。
【請求項２４】
前記第１メモリ配列が、行及び列に配列された複数のブロックを含み、各ブロックはビット線、ワード線及びソース線を含み、
前記制御回路が、複数のブロック内のビット線、ソース線及びワード線と結合されて、選択されたブロック内のセルのしきい値電圧を低いしきい値電圧に設定するように構成されていて、前記制御回路は供給のために電圧供給回路を含み、  各選択されたブロック内のセルのしきい値電圧を下げるための電圧シーケンスであり、この電圧シーケンスはしきい値電圧の選択された限界よりも下のしきい値電圧を有するセルの第１グループを生じ、
前記ワード線上の電圧を前記選択された限界よりも下のレベルに設定しながら、ソフト・プログラミング時間間隔の間、前記ソース線とビット線を横断して、各選択されたブロック内に配置された主題のビット線に対するソフト・プログラミング・パルスとを含む請求項１７に記載の集積回路。
【請求項２５】
前記処理資源がソフト・プログラム修理状態マシンとアドレス・カウンタとを含む請求項１７に記載の集積回路。
【請求項２６】
少なくとも１つの前記欠陥ビット線が、過剰消去状態を解消するために前記各適合ビット線よりもより大きな電荷注入を前記ソフト・プログラミング・パルスから必要とする請求項１９に記載の集積回路。
【請求項２７】
前記印加がソフト・プログラム・パルスを印加することを含み、
前記第１メモリ配列内の前記ビット線がアドレスを有し、
前記冗長システムの処理資源が冗長ビット線デコーデイング・システムを含み、このデコーデイング・システムが、
所定のビット線アドレスに対応したビット線タイプ指示を記憶したセルの第１組と、
各ビット線アドレス入力を前記アドレス入力と対応する前記ビット線タイプ指示と比較するように構成された論理配列と、
処理資源とを含み、この処理資源が、
前記選択されたビット線に対応したビット線アドレス入力を受信し、
前記第１メモリ配列ビット線に対してソフト・プログラミング・パルスをオフに切換えるための信号を発生することにより、欠陥ビット線タイプ指示に応答し、
前記選択されたビット線に対してソフト・プログラミング・パルスをオンに切換えるための信号を発生することにより、適合ビット線タイプ指示に応答することを含む請求項１９に記載の集積回路。
【請求項２８】
前記印加がソフト・プログラム・パルスを印加することを含み、
適合ビット線タイプの指示に応答して、前記冗長システムの処理資源が前記選択されたビット線への前記ソフト・プログラム・パルスの印加を可能にするように構成されていて、
欠陥ビット線タイプの指示に応答して、前記処理資源が前記選択されたビット線への前記ソフト・プログラム・パルスの印加を不可能にして、そして、前記選択されたビット線を論理的に置換える主題の冗長ビット線への前記ソフト・プログラム・パルスの印加を可能にするように構成されている請求項１９に記載の集積回路。
【請求項２９】
前記第１メモリ配列がメモリセルのブロックに配列されていて、各ブロックが、
少なくとも１つのビット線と、
前記ブロックに対応するブロック消去フラグとを含み、
前記制御回路と前記冗長システムの処理資源とが結合して、
前記ソフト・プログラミング前に、組消去フラグを有するブロック内に配置された選択された適合ビット線上に配置されたセルを消去し、
前記ソフト・プログラミング前に、組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセルを消去することを含む請求項１９に記載の集積回路。
【請求項３０】
前記印加がソフト・プログラム・パルスを印加することを含み、
前記第１メモリ配列内のビット線がアドレスを有し、
前記冗長システムの処理資源が冗長ビット線デコーデイング・システムを含み、このデコーデイング・システムは、
所定のビット線アドレスに対応したビット線タイプ指示を各々が記憶するセルの第１組と、
各ビット線アドレス入力を前記アドレス入力に対応した前記ビット線タイプ指示と比較するように構成された論理配列と、
処理資源と、を有し、この処理資源は、
前記選択されたビット線に対応したビット線アドレス入力を受信し、
前記第１メモリ配列ビット線に対してソフト・プログラミング・パルスをオフに切換えて、主題の冗長ビット線に対してソフト・プログラミング・パルスをオンに切換える信号を発生することにより、欠陥ビット線タイプ指示に応答し、
前記選択されたビット線への前記ソフト・プログラミング・パルスをオンに切換える信号を発生することにより、適合ビット線タイプ指示に応答するように構成されている請求項１９に記載の集積回路。
【請求項３１】
前記ビット線がアドレスを有し、そして、前記印加後に、前記状態マシン回路が、
前記選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定し、最後のアドレスに対応する主題のビット線アドレスに前記ソフト・プログラミング・フラグをリセットすることにより応答するように構成されている請求項２１に記載の集積回路。
【請求項３２】
各欠陥ビット線上に配置された少なくとも１つのセルが、第１の数のプログラミング・サイクル後、目標のしきい値電圧レベルの下に留まる請求項２５に記載の集積回路。
【請求項３３】
前記デコーデイング・システムが前記ビット線アドレス入力へ結合された排他的ＮＯＲゲート及び前記対応するビット線タイプ指示を含み、そして欠陥の選択されたビット線タイプ指示に応答して、前記排他的ＮＯＲゲートが前記結合された冗長ビット線可能化信号をオンに切換えるように構成されている請求項２９に記載の集積回路。
【請求項３４】
最後のアドレスに対応しない前記選択されたビット線アドレスにビット線アドレスを増加することにより応答するように構成されたアドレス・カウンタを含み、そして、前記集積回路が増加されたアドレスに対応した次のビット線に対して前記ソフト・プログラムを繰返す請求項３１に記載の集積回路。
【請求項３５】
前記プログラミング・サイクルの第１の数が２よりも大きい請求項３２に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュ・メモリなどの浮遊ゲート・メモリ装置に関し、より詳細には、過剰に消去された浮遊ゲート・メモリセルを修復するための方法及び回路に関する。
【背景技術】
【０００２】
集積回路技術に基づいた不揮発性メモリ設計は拡大する分野を表している。不揮発性メモリのいくつかの人気のあるクラスは、電気的に消去及びプログラム可能な浮遊ゲート・メモリ・トランジスタの配列に基づいている。
【０００３】
浮遊ゲート・メモリ・トランジスタのメモリ配列をプログラミングする動作の１つの人気のあるアプローチは、アドレスされたセルの浮遊ゲートに電子を注入し、浮遊ゲート内に負電荷の蓄積を発生して、メモリセルをオンにするしきい値を増大させることである。従って、プログラムされる時、そのセルは導通せず、すなわち、制御ゲートに加えられた読取り電位でアドレスされる時、不導通にとどまる。負に荷電された浮遊ゲートを有するセルを消去する動作は、しきい値を低下するために浮遊ゲートから電子を除去することを含む。このより低いしきい値を持つセルは制御ゲートへ読取り電位でアドレスされる時、導通状態へとオンにされる。反対極性の配列に対しては、プログラミングはアドレスされたセルの浮遊ゲートから、電子を選択的に除去することを含む。
【０００４】
浮遊ゲート・メモリセルは、特に、消去が電子を浮遊ゲートから除去して、しきい値を低下することを含む時、過剰な消去の問題を生ずる。消去ステップ中に、もし浮遊ゲートから多すぎる電子が除去されると、僅かに正電荷になり、過剰な消去が発生する。正電荷は、メモリセルを僅かにオンにバイアスして、メモリがアドレスされない時、小さな電流がメモリを通って漏れる。あるデータ線に沿ったいくつかの過剰に消去されたセルは、誤った読取りを生ずるのに十分な漏洩電流の蓄積を生ずる。
【０００５】
誤った読取りを発生することに加えて、浮遊ゲート・セルが過剰に消去される時、特に集積回路内に埋め込まれたアルゴリズムでもってセルをホット電子プログラミングを使用して、セルを成功的に再プログラミングすることを困難にする。この困難性は、直列抵抗に起因してプログラム電流が大きく、セルを横断する有効ＶDSが低下し、そして電子注入効率が減少するために発生する。
【０００６】
さらに、消去及びプログラム操作は単一の配列中の異なるセルに対して異なる影響を与えるため、浮遊ゲート・メモリ設計はしばしば消去及びプログラミング・ステップの成功を確証するための回路を含む。例えば、米国特許第４，８７５，１１８号、発明者ユングロース、発明の名称「フラッシュ・メモリのための電圧マージニング回路」を参照。もし、配列が消去確証に合格しなければ、配列全体は普通、再消去される。この再消去プロセスは、配列中の過剰に消去されたセルをさらに悪化させる。
【０００７】
消去確証プロセスに関連した過剰消去問題への１つの解決が、１９９５年５月９日にリン等に付与された米国特許第５，４１４，６４４号、発明の名称「過剰消去保護のためのブロック消去フラグを有するフラッシュ・メモリ」に開示されていて、消去確証操作に失敗したブロックのみが再消去される装置及び方法が開示されている。この結果、各確証操作後の全体配列の再消去は必要とされない。これは過剰消去の現象を緩和する。しかし、それを完全には解決しない。
【０００８】
従って、過剰に消去されたセルを修正するために修復プロセスが開発されている。オング等に付与された、米国特許第５，２３３，５６２号、発明の名称「電気的消去可能及び電気的プログラム可能なメモリ装置内の電界効果型セルの修復方法」は、いわゆるドレイン撹乱、ソース撹乱、又はゲート撹乱技術を使用したこのような修復のプロセスを開示している。オング特許では、各修復後に、時間を要する全体配列の修復確証操作が提供される。さらなる背景技術についてはシュライバスタバへの米国特許第５，４１６，７３８号を参照のこと。
【０００９】
過剰消去問題の解決の別の試みが、フー等に付与された米国特許第５，５４６，３４０号、発明の名称「過剰消去修正を有する不揮発性メモリ配列」に開示されている。フーは負にバイアスされた基板を開示している。フーは、配列内の過剰に消去された装置のバルク修正を開示している。フーは、より高い浮遊ゲート注入電流を使用する収束技術で実行されるような過剰消去装置の配列のバルク修正を開示している。
【００１０】
キーニー等に付与された米国特許第５，４８７，０３３号、発明の名称「フラッシュＥＥＰＲＯＭの低電流プログラミングのための方法及び構造」に、フラッシュＥＥＰＲＯＭのプログラミングの低電流方法が開示されている。キーニーは、ピーク・チャンネル電流がさらに減少されて、そしてフラッシュ・セルしきい値電圧が正確な値に置くことができる様に、多レベル・フラッシュＥＥＰＲＯＭセル・応用のために、制御ゲート電圧が最小値から最大値へステップされ又はランプされる。
【００１１】
フラッシュＥＥＰＲＯＭの過剰消去の修正の技術のさらなる議論については、カヤ等に付与された米国特許第５，４６７，３０６号、発明の名称「フラッシュＥＰＲＯＭの過剰消去を修正するため及び／又はしきい値電圧を上昇させるためにソース・バイアスを使用する方法」を参照のこと。
【００１２】
従来技術における多くの修復プロセスについて、ソフト・プログラムが同時に、特定のメモリ内の全ての消去されたセルへ適用されるバルク操作として実行される。このようなバルク操作ソフト・プログラムは低電力アプリケーションに対して過剰な電流を消費する。
【００１３】
ソフト・プログラム・サイクルが同時に、特定のビット線が欠陥状態へと過剰消去された１つ又は複数のセルを有するか否かにかかわらず、全ての消去されたセルに適用されるため、消去サイクル後の修復（又はソフト・プログラム）処理中に、別の問題が発生する。欠陥的に過剰消去されたセルは、いくつかの消去サイクル後に極端に低いしきい値電圧を有する。このように低いしきい値電圧セルを含むビット線は、ソフト・プログラミング中に、極端に高い電流を消費するために、欠陥とみなされる。ポンピング回路がソフト・プログラム・サイクル中にデータ線電圧を提供するために使用される。このようなポンピング回路の制限された電流能力のために、データ線電圧がポンピング回路により提供される時、電流の損失により発生された過剰消去されたセルへの非効率さをさらに悪化させる。
【００１４】
いずれの場合も、修復及び修復確証プロセスは時間を要する。従って、フラッシュ・メモリ及び他の浮遊ゲート・メモリ内で過剰に消去されたセルをより早く且つ効率的に修復する装置及び方法が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の１つの観点は、浮遊ゲート・メモリセル配列を有する集積回路内の連続したビット線をソフト・プログラミングするための方法を提供する。このソフト・プログラミング方法は、過剰消去されたセルを早く且つ効率的に修復するように構成されている。このソフト・プログラミングは、集積回路フラッシュ・メモリ装置に対して及び集積回路内に配置された他の浮遊ゲート・メモリに対して、埋め込まれた消去アルゴリズム又はその他の消去シーケンス内で使用するのに適している。本発明によれば、ソフト・プログラム電圧が、ビット線ベースで、集積回路メモリ配列内の連続した主題のビット線へ印加される。このビット線ソフト・プログラミング方法はまた、ここではＢＬＩＳＰ方法とも呼ばれる。
【００１６】
ＢＬＩＳＰ方法は、浮遊ゲート集積回路内で達成される。集積回路は、複数のビット線を有する第１メモリ配列を含む。ビット線は浮遊ゲート・メモリセルに対応している。メモリセルは、プログラム及び消去されるように構成されている。各セルは、ドレイン、ソース及び制御ゲートを有する。このセルの制御ゲートはワード線と通信する。
【００１７】
ＢＬＩＳＰ方法は、ワード線を所定のワード線電圧レベルに維持することを含む。この方法はまた、ソフト・プログラミング電圧レベルを有するソフト・プログラミング・パルスを発生し、選択されたビット線を選択し、そして、維持の際に、選択されたビット線に対応した主題のビット線上に配置されたセルへソフト・プログラミング電圧レベルを印加することを含む。この基本的なＢＬＩＳＰ方法は、典型的に、ゼロ欠陥ビット線を持つメモリ配列に対して使用され、この場合、主題のビット線は選択されたビット線を含む。
【００１８】
いくつかの実施の形態においては、第１メモリ配列は適合したビット線及び欠陥ビット線を含み、そして、ＢＬＩＳＰ方法は欠陥ビット線を論理的に置換えるように構成されている。選択は、選択されたビット線に対応するビット線タイプを表示することを含む。集積回路は、第２メモリ配列と処理資源を含んだ冗長システムを含む。第２メモリ配列は冗長ビット線を有する。処理資源は表示を実行するように構成されている。ビット線タイプは、適合ビット線タイプ及び欠陥ビット線タイプを含む。適合ビット線タイプの表示に応答して、主題のビット線は選択されたビット線を含む。欠陥ビット線タイプの表示に応答して、主題のビット線は主題の冗長ビット線を含む。この主題の冗長ビット線は論理的に選択されたビット線を置換える。
【００１９】
欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、第１メモリ配列は複数のブロックを含むことができる。各ブロックは少なくとも１つのビット線を有する。ソフト・プログラミング前に、この方法は、組消去フラグを有するブロック内に配置された適合ビット線上に配置されたセルを消去し、そして組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセルを消去することを含む。
【００２０】
欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、ソフト・プログラミング電圧レベルが選択されたビット線上に配置されたセルに印加されないように、印加は、欠陥ビット線タイプの表示に応答して、選択されたビット線をオフに切換える冗長システムを含むことができる。ソフト・プログラミング電圧レベルが主題の冗長ビット線上に配置されたセルに印可されるように、印加は、主題の冗長ビット線をオンに切換える冗長システムを含む。
【００２１】
欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、第１メモリ配列内のビット線はアドレスを有することができる。冗長システム処理資源は、第１組のセル及び論理配列を有する冗長ビット線デコーデイング・システムを含むことができる。第１組の各セルは、所定のビット線アドレスに対応したビット線タイプ表示を記憶することができる。この表示は、選択されたビット線に対応したビット線アドレス入力を受取るデコーデイング・システムを含むことができる。表示はまた、ビット線アドレス入力をアドレス入力に対応したビット線のビット線タイプ表示と比較する論理配列を含むことができる。印加は、全ての第１メモリ配列セルに対して、ソフト・プログラミング・パルスをオフに切換えるための信号を発生することにより、欠陥ビット線タイプの表示に応答することを含むことができる。この信号はまた、主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えることができる。印加はまた、選択されたビット線へのソフト・プログラミング・パルスをオンに切換えるための信号を発生することにより適合ビット線タイプの表示に応答することを含む。
【００２２】
セルの第１組を有するいくつかの実施の形態について、冗長ビット線デコーデイング・システムは、ビット線アドレス入力に結合された排他的ＮＯＲゲート及び対応するビット線タイプ表示を含むことができる。印加は、欠陥ビット線タイプの表示に応答して、結合された冗長ビット線可能化信号で切り換わる対応した排他的ＮＯＲゲートを含むことができる。
【００２３】
いくつかの実施の形態において、選択されたビット線は対応するソフト・プログラミング・フラグを有する。この方法は、維持の前に、選択されたビット線に対してソフト・プログラム・フラグを設定することを含む。ソフト・プログラミング・フラグを有するいくつかの実施の形態について、第１メモリ配列内のビット線はアドレスを有する。印加の後、この方法は選択されたビット線アドレスが最後のアドレスに対応するがどうかを決定することを含む。最後のアドレスに対応した選択されたビット線アドレスに応答して、選択されたビット線に対するソフト・プログラミング・フラグがリセットされる。最後のアドレスに対応しない選択されたビット線アドレスに応答して、ビット線アドレスが増加されて、そして、維持、生成、選択、及び、印加のステップが、増加されたアドレスに対応した次のビット線に対して繰返される。
【００２４】
本発明の第２の観点は、不揮発性メモリ配列内の過剰消去状態を修正する方法を提供する。この方法は、集積回路内に第１不揮発性メモリ配列を提供することを含む。配列は複数のメモリセルを有する。各メモリセルは、ソース及びドレイン領域間の中間に配置されたチャンネル領域上に離間された浮遊及び制御ゲートの積層された対を含む。メモリセルは、ビット線上に配列される。この方法は、選択されたビット線を選択することを含む。この方法はまた、選択されたビット線へ対応した主題のビット線上に配置されたメモリセルの制御ゲートへ第１電圧を、ソース領域へ能動電流リミッターを、チャンネル領域へ非正電圧を、そしてドレイン領域へ正の第２電圧を印加することを含む。
【００２５】
第２の観点のいくつかの実施の形態において、主題のビット線は選択されたビット線を含む。いくつかの実施の形態において、第１電圧はマイナス１ボルト乃至６ボルトの間である。
【００２６】
第２の観点のいくつかの実施の形態において、第１不揮発性メモリ配列が適合ビット線及び欠陥ビット線を含む。選択は、選択されたビット線に対応するビット線タイプを表示することを含む。集積回路は、複数のメモリセルと処理資源を有する第２不揮発性メモリ配列を含む冗長システムを含む。第２不揮発性メモリ配列は、冗長ビット線を含む。処理資源は表示を実行するように構成されている。ビット線タイプは、適合ビット線タイプ及び欠陥ビット線タイプを含む。適合ビット線タイプの表示に応答して、主題のビット線は選択されたビット線を含む。欠陥ビット線タイプの表示に応答して、第２電圧が選択されたビット線に印加されず、そして、主題のビット線は選択されたビット線を論理的に置換える主題の冗長ビット線を含む。
【００２７】
本発明の第３の観点は、ＢＬＩＳＰ方法を実現することが可能な集積回路を提供することである。集積回路は、第１メモリ配列と、処理資源と、ワード線と、制御回路とを含む。第１メモリ配列は、ビット線上に配置された浮遊ゲート・メモリセルを有する。第１メモリ配列内の各セルは、ドレイン、ソース、浮遊ゲート、及び制御ゲートを有する。処理資源は、ソフト・プログラミングのために選択されたビット線を選択するように構成されている。ワード線は制御ゲートと交信する。制御回路は、選択されたビット線に対応した主題のビット線上に配置された浮遊ゲート・メモリセルへソフト・プログラムを印加するための処理資源と結合されている。
【００２８】
集積回路のいくつかの実施の形態において、主題のビット線は選択されたビット線を含む。いくつかの実施の形態において、選択されたビット線は、対応するソフト・プログラミング・フラグを有し、そして、制御回路は維持の前に選択されたビット線のためにソフト・プログラム・フラグを設定するように構成されている。
【００２９】
いくつかの実施の形態において、集積回路は状態マシン回路を含む。第１メモリ配列はメモリセルのブロック内に配列されている。各ブロックは、少なくとも１つのビット線、及びそのブロックに対応したブロック消去フラグを有する。状態マシン回路及び処理資源は、組消去フラグを有するブロック内に配置された主題のビット線上に配置されたセルを、ソフト・プログラミングの前に、消去するために結合される。状態マシン回路は、選択されたビット線アドレスが印加の後に最後のアドレスに対応するどうかを決定するように構成されている。最後のアドレスに対応した選択されたビット線アドレスに応答して、状態マシン回路はソフト・プログラミング・フラグをリセットする。これらの実施の形態のいくつかに対して、集積回路はアドレス・カウンターを含む。最後のアドレスに対応しない選択されたビット線アドレスに応答して、アドレス・カウンターはビット線アドレスを増加して、集積回路が増加されたアドレスに対応する次のビット線に対してソフト・プログラムを繰返すようにする。
【００３０】
集積回路のいくつかの実施の形態において、制御回路はワード線を所定の電圧レベルに維持するように構成されている。ワード線上に設定された電圧レベルはおおよそ接地と０．５ボルトの間である。印加は、ワード線電圧を維持しながら、主題のビット線へソフト・プログラム・パルスを印加することを含む。いくつかの実施の形態では、過剰消去されたセルが前に印加された修復確証操作無しに再プログラムできるように、ソフト・プログラミング・パルスは過剰消去されたセルを修復する。
【００３１】
集積回路のいくつかの実施の形態において、第１メモリ配列は、行と列に配列された複数のブロックを含む。各ブロックは、ビット線、ワード線、及びソース線を含む。制御回路は、ビット線、ソース線、及びワード線に結合される。制御回路は、選択されたブロック内のセルのしきい値電圧を低しきい値電圧に設定するように構成されている。制御回路は、各選択されたブロック内のセルのしきい値電圧を低下させるための電圧シーケンスを供給するための電圧供給回路を含む。電圧シーケンスは、セルの第１グループがしきい値電圧のための選択された限界より下のしきい値電圧を有するような結果を生ずる。電圧供給回路は、ソース線及びビット線を横断するソフト・プログラミング時間間隔中に、ワード線上の電圧を選択された限界以下のレベルに設定しながら、ソフト・プログラミング・パルスを各選択されたブロック内に配置された選択されたビット線へ供給する。
【００３２】
集積回路のいくつかの実施の形態において、第１メモリ配列は行と列に配列されている。集積回路は、第１メモリ配列内のセルのそれぞれの行のウエルに結合されたウエル線を含む。制御回路は、選択されたビット線に対応するウエル線上にウエル電圧を供給するための電圧供給回路を含む。制御回路は、選択されたビット線に対応するソース線へ能動電流リミッターを結合する。いくつかの実施の形態では、処理資源はソフト・プログラム修復状態マシンとアドレス・カウンターとを含む。
【００３３】
集積回路のいくつかの実施の形態において、第１メモリ配列ビット線は欠陥ビット線及び適合ビット線を含む。集積回路は、冗長ビット線上に配置された浮遊ゲート・メモリセルの第２配列と処理資源とを有する冗長システムを含む。第２メモリ配列内の各セルは、ドレイン、ソース及び制御ゲートを有する。冗長ビット線は、欠陥ビット線を論理的に置換える。第１メモリ配列内の選択されたビット線のビット線タイプを表示するように構成された処理資源は、冗長システム内に配置される。主題のビット線は、選択された適合ビット線と選択された欠陥ビット線を論理的に置換える主題の冗長ビット線とを含む。制御回路は、欠陥ビット線上に配置された浮遊ゲート・メモリセルへのソフト・プログラムの印加を防止するために冗長システムと共同するように構成されている。
【００３４】
冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを印可することを含む。第１メモリ配列内のビット線はアドレスを有する。冗長システム処理資源は、冗長ビット線デコーデイング・システムを含む。冗長ビット線デコーデイング・システムは、セルの第１組と、論理配列と、処理資源を含む。セルの第１組内の各セルは、所定のビット線アドレスに対応したビット線タイプ表示を記憶する。論理配列は、アドレス入力に対応したビット線タイプ表示を各ビット線アドレス入力と比較するように構成されている。処理資源は、選択されたビット線に対応したビット線アドレス入力を受取るように構成されている。処理資源は、第１メモリ配列ビット線に対してソフト・プログラミング・パルスをオフに切換える信号を発生することにより、欠陥ビット線タイプ表示に応答する。処理資源は、選択されたビット線に対してソフト・プログラミング・パルスをオンに切換える信号を発生することにより、適合ビット線タイプ表示に応答する。
【００３５】
冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを印加することを含む。適合ビット線タイプの表示に応答して、冗長システム処理資源は、選択されたビット線へのソフト・プログラム・パルスの印加を可能にするように構成されている。欠陥ビット線タイプの表示に応答して、処理資源は選択されたビット線へのソフト・プログラム・パルスの印加を使用不能にし、そして選択されたビット線を論理的に置換える主題の冗長ビット線へのソフト・プログラム・パルスの印加を可能にするように構成されている。
【００３６】
冗長システムを有する集積回路のいくつかの実施の形態について、第１メモリ配列はメモリセルのブロックに配列されている。各ブロックは、少なくとも１つのビット線と、そのブロックに対応したブロック消去フラグを有する。制御回路と冗長システム処理資源は、ソフト・プログラミングの前に、組消去フラグを有するブロック内に配置された選択された適合ビット線上に配置されたセルを消去するために結合される。制御回路と冗長システム処理資源はまた、ソフト・プログラミングの前に、組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセルを消去するために結合される。
【００３７】
冗長システムを有する集積回路のいくつかの実施の形態に対して、第１メモリ配列及び第２メモリ配列は行及び列に配列されている。集積回路は、第１メモリ配列内のセルのそれぞれの行のウエルに結合され、そして第２メモリ配列内のセルのそれぞれの行に結合されたウエル線を含む。制御回路電圧供給回路は、選択されたビット線に対応するウエル線上にウエル電圧を供給する。制御回路は、選択されたビット線に対応するソース線へ能動電流リミッターを結合する。
【００３８】
冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを印加する。冗長システム処理資源は、セルの第１組を有する冗長ビット線デコーデイング・システムを含む。第１組内の各セルは、所定のビット線アドレスに対応したビット線タイプ表示を記憶する。冗長ビット線デコーデイング・システムはまた論理配列を有する。論理配列は、アドレス入力に対応したビット線タイプ表示と各ビット線アドレス入力とを比較するように構成されている。冗長ビット線デコーデイング・システムはまた、選択されたビット線に対応するビット線アドレス入力を受取るように構成された処理資源を有する。
【００３９】
冗長ビット線デコーデイング・システム処理資源は、第１メモリ配列ビット線に対するソフト・プログラミング・パルスをオフに切換え、そして、主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるための信号を生成することにより、欠陥ビット線タイプ表示に応答するように構成されている。冗長ビット線デコーデイング・システム処理資源は、選択されたビット線へのソフト・プログラミング・パルスをオンに切換えるための信号を生成することにより、適合ビット線タイプ表示に応答するように構成されている。冗長ビット線デコーデイング・システムは、ビット線アドレス入力と対応するビット線タイプ表示とに結合された排他的ＮＯＲゲートを含むことができる。欠陥選択されたビット線タイプ表示に応答して、排他的ＮＯＲゲートは結合された冗長ビット線可能化信号をオンに切換えるように構成されている。
【００４０】
本発明の第４の観点は、浮遊ゲート・セル、第１回路、及び第２回路を含んだ浮遊ゲート・メモリを提供する。浮遊ゲート・セルは、ドレイン、制御ゲート、浮遊ゲート、ウエル、及びソースを有する。浮遊ゲート・セルは、第１メモリ配列内のビット線上に配置される。第１回路は、選択されたビット線を選択するように構成されている。第２回路は、主題のビット線上の浮遊ゲート・セルをソフト・プログラムするように構成されている。主題のビット線は選択されたビット線に対応する。第２回路はまた、主題のビット線上の浮遊ゲート・セルの制御ゲートへゲート電圧を、ドレインへ能動電流リミッターを、ウエルへウエル電圧を、そしてソースへソース電圧を供給するように構成されている。
【００４１】
いくつかの実施の形態に対して、メモリは、ドレイン、制御ゲート、浮遊ゲート、ウエル、及びソースを有する浮遊ゲート・セルを含む。浮遊ゲート・セルは、第２メモリ配列内のビット線上に配置されている。第２回路は、第２メモリ配列内の制御ゲートへゲート電圧を、ドレインへ能動電流リミッターを、ウエルヘウエル電圧を、ソースへソース電圧を供給するように構成されている。主題の浮遊ゲート・セルはまた、冗長ビット線上に配置されている。冗長ビット線は第２メモリ配列内に配置されている。冗長ビット線は第１メモリ配列内の欠陥ビット線を論理的に置換える。
【実施例】
【００４２】
添付図面を参照して、本発明の好適な実施の形態の詳細な説明が提供される。本発明のソフト・プログラムは、ブロックに配列されたセルの配列を含んだ装置のような、浮遊ゲート・メモリセル装置の埋め込まれた消去順序の一部であってよい。ソフト・プログラムは、プロセス中に発生される電流量を制限しながら、ビット線ベースで過剰に消去されたセルを素早く修復するためのパルスを発生する。欠陥メモリセルを有しないメモリ配列に対しては、本発明は、ソフト・プログラム・パルスの同時的に印加される消去されたセルの数がビット線単位の方法に対してずっと低いため、バルク操作と比較して低電流で動作可能な効率的な修復方法を提供する。
【００４３】
いくつかのメモリ配列について、ある欠陥はその中のいくつかのビット線を使用不可能又は「欠陥」とする。欠陥ビット線の数は、高密度メモリ配列については特に問題となる。使用可能なビット線は、ここでは「適合」と呼ぶ。
【００４４】
ビット線欠陥は、ビット線内の欠陥メモリ・セル、ビット線対ビット線金属短絡、ビット線金属開放、ビット線漏れ、及びその他の電気的な欠陥を含む製造プロセスの結果である。セル状態に関係無く、このような欠陥ビット線は使用不可能にとどまるため、浮遊ゲート充電に関する欠陥以外の欠陥を有するビット線に消去、プログラム及びソフト・プログラム・サイクルを受けさせるための明白な利益はない。また、このようなビット線の欠陥は、ビット線内に配置されたセル上にこれらの意図された効果を有するための消去、プログラム、及びソフト・プログラム・サイクルを不可能にするであろう。
【００４５】
過剰に消去されたセルは、ソフト・プログラム・サイクル中に、より大きな電子注入とより高いドレイン電流を必要とする。実質的に過剰に消去されたセルを有するビット線に対するより高いソフト・プログラミング・ドレイン電流要求は、ソフト・プログラミング効率を制限する。過剰消去されたセルに対する高いドレイン電流は、ソフト・プログラミング中に電圧スパイクを発生し得る。電圧スパイクは、十分に高いデータ線電圧を維持することを集積回路ができないことにより生ずる。より高いドレイン電流はまた、欠陥メモリセルが適当なしきい値電圧範囲内に収束できない理由から生ずる。欠陥ビット線内の低いしきい値電圧セルに対するより大きな電子注入要求は、（１）欠陥ビット線に対するより大きなソフト・プログラム・サイクル時間、（２）もしソフト・プログラム・アルゴリズムがタイム・アウト基準を受けるならば、より多くのタイム・アウトとサイクルが繰返され、及び／又は（３）ソフト・プログラミング中のより高いドレイン線電流要求を発生する。
低ＶCC電圧でのＶT収束のための基板電流誘導ホット電子注入
（ＳＣＩＨＥ）手法
ソフト・プログラミング中、ゲート電圧が制御ゲートへ供給され、ドレイン電圧がドレインに供給され、ウエル電圧がウエルに供給され、そして、能動電流リミッターがソースに結合される。本発明の実施の形態は、電流源から流出する使用可能な電子はより低いＶＴを有するセルへと流れ、ここでセルのコンダクタンスはずっと高く、ソフト・プログラム効率を増大させる。ＳＣＩＨＥ発明は、１９９７年９月１０日に出願された米国特許出願番号０８／９２６，５５４、発明の名称「低ＶCC電圧でのＶT収束のための基板電流誘導ホット電子注入（ＳＣＩＨＥ）手法のための方法及び回路」に記載されている。
【００４６】
ソースに結合された能動電流リミッターの使用は、ソースに結合された接地又は定電圧源を使用する手法又はダイオード接続を使用する手法よりも有利である。能動電流リミッターはまた、ソース・バイアスがダイオード接続、直列抵抗、又はフラッシュ・セルのドレイン及びゲートを監視するフイードバック回路により設定される手法よりも有利である。さまざまな従来手法とは異なり、能動電流リミッターを使用することは電子の流れを一定にすることに役立つ利点を有する。
【００４７】
図１Ａは、ＳＣＩＨＥ発明の実施の形態を組み込んだ浮遊ゲート・メモリセル集積回路の基本構造を示す。ＳＣＩＨＥ集積回路１００は、複数のブロック（図中、３２ブロック）に分割された、一般に１１０で示される第１メモリ配列を含む。各ブロックは、読取り、プログラミング、予備プログラミング、消去、及びソフト・プログラミング処理のために独特のアドレスを有する。第１メモリ配列１１０の分断された構成は、本発明の修復パルスをメモリセルのブロックへ個別に印加することを可能にし、従って、過剰に消去されたセルのブロック単位の修復を可能にする。第１メモリ配列１１０の構成は、ＳＣＩＨＥ手法２００Ａのための分断された配列構成を説明する図２Ａを参照して以下に詳細に説明する。ＳＣＩＨＥ手法２００Ａの分断された配列構成は、第１メモリ配列１１０の一部を含む浮遊ゲートメモリ回路のドレイン・ソース・ドレイン構成に示されている。図１Ｂの説明は、以下のビット線ソフト・プログラミング方法において与えられる。
【００４８】
図１Ａをさらに参照すると、第１メモリ配列１１０は、一般に１６０で示される電圧バイアス／能動電流リミッター及び一般に１２０で示される読取り／プログラム制御／ブロック消去／消去確証／修復回路と結合している。電圧バイアス／能動電流リミッター１６０は、ソフト・プログラミング中に増強された効率を与える。読取り／プログラム制御／ブロック消去／消去確証／修復回路１２０は、ブロック消去フラグ１３０と結合している。アドレス・カウンター１４０は、消去／消去確証／修復シーケンスの間にメモリ・セル、ブロック、ビット線又は全体配列を通して増加するために含まれる。修復はここではまた、「ソフト・プログラム」と呼ばれる。
【００４９】
チップは、出力可能化及びチップ可能化信号などのアドレス、データ、及びその他の制御線に結合された命令論理１５０を含む。命令論理１５０は、電圧バイアス／能動電流リミッター１６０及び読取り／プログラム制御／ブロック消去／消去確証／修復回路１２０のための操作モードを設定するために入力を解釈する。
【００５０】
制御論理１５０は、本発明のセル、ブロック、ビット線又は配列消去のための追加の命令と共に、米国カリフォルニア州サニーベールのアドバンスド・マイクロ・デバイセズ社により製造されたＡｍ２８Ｆ０２０フラッシュ・メモリメチップなどの標準の浮遊ゲートメモリ集積回路内のように実現できる。命令論理１５０により出される命令に応答して、埋込まれた消去操作が読取り／プログラム制御／ブロック消去／消去確証／修復回路１２０内の状態マシンにより実行される。ホストＣＰＵ又はその他を介して、ユーザは操作の好ましいモードを指示するためにアドレス及びデータ信号を命令論理１５０へ供給する。読取り／プログラム制御／ブロック消去／消去確証／修復回路１２０により実行されるモードは、第１メモリ配列１１０内の全てのブロックが消去されるチップ消去モード及び第１メモリ配列１１０内の選択されたブロックを消去するブロック消去モードを含む。ユーザ入力に応答して、消去されるべきブロックはチップ上に記憶されたブロック又はセクター消去フラグ１３０により識別される。
【００５１】
図２Ａは、１９９５年３月２１日に付与された米国特許第５，３９９，８９１号、発明の名称「不揮発性メモリセル及び配列構成」に開示されるような、本発明が実現できる浮遊ゲート・メモリ回路のドレイン・ソース・ドレイン構成の分断された配列構成の詳細を示す。他の配列の構成も同様に使用できる。
【００５２】
回路は、埋め込み拡散導体により実現される第１ローカル・ビット線２０３及び第２ローカル・ビット線２０６を含む。また、埋め込み拡散導体により実現される共通ソース接続線２０９が含まれる。複数の浮遊ゲート・トランジスタは、ローカル・ビット線２０３、２０６及び共通ソース接続線２０９に結合されたドレイン及びソースを有する。１つのブロック内のこれらの浮遊ゲート・トランジスタのいかなる数も、上記した消去ステップの結果として、変化する度合いにおいて、過剰消去をこうむる。
【００５３】
一般に２１２で示されるトランジスタの第１列のドレインは、第１ローカル・ビット線２０３に結合され、そして、一般に２１５で示されるトランジスタの第２列のドレインは第２ローカル・ビット線２０６に結合される。浮遊ゲート・トランジスタのゲートはワード線ＷＬ0乃至ＷＬNへ結合される。ここで、各ワード線（例えば、ＷＬ1）は、第１ローカル・ビット線２０３内のトランジスタ（例えば、トランジスタ２１８）のゲート及び第２ローカル・ビット線２０６内のトランジスタ（例えば、トランジスタ２２１）に結合される。トランジスタ２１８及び２２１は、共有ソース拡散を有する２つのトランジスタ・セルとみなすことができる。
【００５４】
浮遊ゲートを充電する行為は、浮遊ゲート・メモリセルのプログラミング・ステップと呼ばれる。これは、ゲートとソースの間に１２ボルトなどの大きな正電圧を、そしてドレインとソースの間に６ボルトなどの正電圧を設定することによるホット電子注入を介してバイト単位で達成される。
【００５５】
浮遊ゲートを放電する行為は、浮遊ゲート・メモリセルの消去ステップと呼ばれる。これは浮遊ゲートとソースの間（ソース消去）又は浮遊ゲートと基板の間（チャンネル消去）のＦ−Ｎ（フアウラーノルデハイム）トンネリング機構を通じて達成される。ソース消去はソースに正バイアス、例えば、１２ボルト又は７ボルト、を印加し、一方、ゲートを接地又は負バイアス、例えば、マイナス７ボルト、を印加することにより実行される。ブロック・ベースのチャンネル消去は、負バイアスをゲートに及び／又は正バイアスを基板に印加することにより実行される。
【００５６】
セルの個別のブロックは、選択信号、すなわち、トップ・セレクト信号ＴＢＳＥＬA及びＴＢＳＥＬB及び底ブロック選択信号ＢＢＳＥＬA及びＢＢＳＥＬB、により制御される。ブロックの個別制御は、選択されたローカル・ビット線２０３及び２０６へ修復パルスを印加する能力を与える。
【００５７】
図２Ａをさらに参照すると、第１グローバル・ビット線２２４及び第２グローバル・ビット線２２７が各ドレイン・ソース・ドレイン・ブロックと関連付けられている。第１グローバル・ビット線２２４は、金属拡散接点２６９を介してトップ・ブロック選択トランジスタ２３０のソースに結合している。同様に、第２グローバル・ビット線２２７は、金属拡散接点２７２を介してトップ・ブロック選択トランジスタ２３３のソースに結合している。トップ・ブロック選択トランジスタ２３０、２３３のドレインは、それぞれ、第１及び第２ローカル・ビット線２０３及び２０６に結合されている。従って、トップ・ブロック選択トランジスタ２３０、２３３のゲートは、線２３６上のトップ・ブロック選択信号ＴＢＳＥＬAにより制御される。
【００５８】
同様に、トランジスタ２８５のゲートは、線２４２を横断する底ブロック選択信号ＢＢＳＥＬAにより制御される。ローカル共通ソース接続線２０９は、トランジスタ２８５を介してターミナル横断導体２６３に結合されている。トランジスタ２８５のドレインは共通ソース接続線２０９に結合されている。トランジスタ２８５のソースは、導体２６３に結合されている。この構成では、導体２６３は、配列を通して水平に移動された位置の金属拡散接点２８１へ延びた埋め込み拡散導体である。金属拡散接点２８１は垂直金属バス２３９への接点を与える。
【００５９】
構造中のセンス増幅器及びプログラム・データに対して、データ線２４５は配列を介してそれぞれの列（又はグローバル・ビット線）選択トランジスタ２９３、２９４へ垂直に延びたグローバル・ビット線２２４及び２２７に結合している。従って、列選択トランジスタ２９３のソースは、グローバル・ビット線２２４に結合されていて、列選択トランジスタ２９３のゲートは列（又はグローバル・ビット線）デコーダ信号Ｙn0に結合されていて、そして、列選択トランジスタ２９３のドレインはデータ線導体２４５に結合されている。
【００６０】
図１Ａ及び図１Ｂに示される浮遊ゲート・メモリセルのブロックは、より大きな集積回路内の２つのサブ配列を示す図２Ａ内に示されている複数のサブ配列内に構成される。サブ配列は、メモリ配列の物理的配列部分を表す。サブ配列は、一般に、点線２４８に沿って分割されて、一般的に線２４８上のサブ配列２５１と一般的に線２４８の下のサブ配列２５４とを含む。セルの第１グループ２５７は、与えられたビット線対（例えば、２２４、２２７）に沿ったセルの第２グループ２６０の鏡像として展開されている。ビット線対を上に進むと、メモリ・サブ配列は、導体２６３、２６６（埋め込み拡散）及び金属対金属拡散接点２６９、２７２、２７５、２７８を共有するために、フリップされている。導体２６３、２６６は、金属拡散接点２８１、２８４を介して配列を横断して垂直金属線２３９へ水平に延びている。サブ配列は、隣接するサブ配列が金属バス２３９を共有するために金属バス２３９の反対側に繰返される。金属バス２３９は、配列接地及び消去高電圧回路に結合される。従って、サブ配列の配列は、グローバル・ビット線のために２つのトランジスタ・セルの列当りに２つの金属接点ピッチ及び金属バス２３９のために１つの金属接点ピッチを必要とする。
【００６１】
浮遊ゲート・メモリセルは、ウエル２９６Ａ−２９６Ｌを含む。ウエル線２９５Ａ−２９５Ｃが図２に示されている。ウエル線２９５Ａ−２９５Ｃは、ウエル２９６Ａ−２９６Ｌにバイアス電圧を印可するためのものである。ウエル線２９５Ａはウエル２９６Ａ乃至２９６Ｄに結合されている。ウエル線２９５Ｂはウエル２９６Ｅ乃至２９６Ｈに結合されている。ウエル線２９５Ｃはウエル２９６Ｉ乃至２９６Ｌに結合されている。
【００６２】
ソフト・プログラム・パルス中、ゲート電圧がワード線（ＷＬ0-n）を介して浮遊ゲート・セルのゲートに印加され、ドレイン電圧がビット線２２４及び２２７を介して印加され、ウエル・バイアスがウエル線２９５Ａ−２９５Ｃを介して印加され、能動電流リミッターがソースへトランジスタ２８５−２８８及び電流ミラーを形成する図５に示す追加の回路を含む構造を介して印加される。このような構造において、図２Ａのトランジスタ２８５−２８８の各々は、図５に示すような例えばトランジスタ５１６などのトランジスタに対応する。ＢＢＳＥＬA及びＢＢＳＥＬBの各々は、トランジスタ５１６のゲートに結合される図５に示す線ＶCSに対応する。図２Ａに示されていないのは、図２Ａに示されるその他の浮遊ゲートのための追加のウエル線である。しかし、追加のウエル線は他のウエルにウエル・バイアス電圧を印加するのに使用される。トランジスタ２８５、２８６、２８７及び２８８はまた、選択デコード・トランジスタである。これらのトランジスタはそれらのソース側で、操作モードに依存して、ゼロ・ボルト又は正電圧を支持するための生成器に接続されている。
【００６３】
この手法において、ソースを接地するよりも能動電流リミッターを使用すると、ポンプ回路の電力は過剰消去されたセルをプログラムするためにより良く使用でき、そして、大部分のセルからの漏洩電流の大きさを格段に減少できる。代替的なシステムにおいて、ゲート電圧は過剰消去されたセルからの電流の寄与を減少するためにステップすることができる。
【００６４】
図２Ａの回路により提供されるセクター・デコード能力は、約４ボルトをローカル・ドレイン線へ印加することにより配列の選択された部分のみにドレイン撹乱スタイル・ソフト・プログラム・パルスを印加し、一方、ソースを能動電流リミッターへ結合する回路を実現できる。
【００６５】
また、代替的なシステムは、ソフト・プログラムされている装置のソース端子を介して、約４ボルト又は回路パラメータに依存してより大きいソフト・プログラム・パルスを印加し、一方、ビット線又はドレイン端子を能動電流リミッターへ結合する。同じ、ブロック単位デコーデイング及びワード線ドライバーがこのソース撹乱手法において使用できる。
【００６６】
図２Ｂは、ＳＣＩＨＥ手法が実現でき２００Ｂ、そして図２Ａに類似した、共通ウエル線２９７及び能動電流リミッター２９９を含んだ分断された配列構成を示す回路図である。共通ウエル線２９７は、複数のセルにウエル電圧を印加することを可能にする。トランジスタ２８５−２８８の代りに、図２Ｂはスイッチ２９８及び能動電流リミッター２９９を含む。能動電流リミッター２９９は、スイッチ２９８を経由して金属バス２３９へ結合している。能動電流リミッター２９９は、配列中の複数のセルへ共通なシンクを提供する。以下の図２Ｃのビット線ソフト・プログラム方法の部分を参照。
【００６７】
図３Ａを参照すると、ＳＣＩＨＥ発明の実施の形態のソフト・プログラム・ステップを含む、チップ又はブロック消去プロセスの全体のフロー・チャートを示す。図３Ｂは、能動電流リミッターなどのＳＣＩＨＥ発明の特徴又は図４を参照して以下に説明されるウエル・スイッチを必要としない図３Ｂ内のソフト・プログラムを除いて、図３Ａと同じフロー・チャートを示す。ビット線毎のソフト・プログラム方法は、図３Ａ又は図３Ｂのいずれかに示されるようなソフト・プログラム設定と共に使用できる。消去操作（ステップ３０５）の開始後、予備プログラミングが、ホストＣＰＵ又はそうでなければ命令論理１５０（ステップ３１０）を介して、消去のために選択されたチップ又はブロックに対して開始される。ステップ３１５において、予備プログラム回復期間が生じ、予備プログラミング後に電圧が安定することを可能にする。ステップ３２０において、予備プログラム確証プロセスが生ずる。そして、システムはチップ、ブロック又はビット線内の最後のアドレスが予備プログラムされたかどうかを検査する（ステップ３２５）。もし、されていなければ、予備プログラミング・ステップ３１０で開始するプロセスが、チップ、ブロック又はビット線内の全てのセルを予備プログラムするまで、繰返される。
【００６８】
予備プログラミング後に、ステップ３３０において消去操作が実行される。消去ステップには、消去電圧が消滅できるように、消去回復期間３３５が続く。次に、消去確証操作が実行される。そして、システムはステップ３４５において、消去プロセスが完了したかを検査する。もしそうでなければ、消去操作が完了するまで、消去操作３３０を実行するために戻る。
【００６９】
消去操作が完了した時、図３Ａにおいて示されるＳＣＩＨＥプロセスに従い、ステップ３５０でＳＣＩＨＥソフト・プログラムが開始される。ここで、ソフト・プログラム・パルスは、平行に消去操作を受けたビット線、又はブロック、又は全チップ内の全てのセルに印加される。ソフト・プログラム・ステップ３５０は、ゲート電圧をゲートへ、ドレイン電圧をドレインへ、ウエル電圧をウエルへ、及び定ソース電流をソースへ印加することを含む。
【００７０】
図３Ｂに、一般化されたソフト・プログラム・ステップ３５２が与えられる。一般化されたソフト・プログラム３５２は、例えば、能動電流リミッター又はウエル・スイッチなどのＳＣＩＨＥ特徴を必ずしも含まない。両ソフト・プログラムに対して、ソフト・プログラム回復がステップ３５５で発生する。プロセスがステップ３６０で終わる。
【００７１】
図４は、ＳＣＩＨＥ発明の実施の形態によるソフト・プログラミングのため構成された浮遊ゲート・メモリセルを示す。浮遊ゲート・メモリセル４００は、制御ゲート４０１、制御ゲート下の浮遊ゲート４０２、ソース４０３、ウエル４０４、及びドレイン４０５を含む。浮遊ゲート・メモリセル４００は、誘電体層が中間に介在する積重ねられた一対のポリシリコン層から形成された制御ゲート４０１及び浮遊ゲート４０２を含む。ゲート・スイッチ４１０は、制御ゲート４０１に結合されていて、約２ボルトの制御ゲート電圧を与える。ソース・スイッチ４１１は、ソース４０３に結合されていて、ソース４０３へ能動電流リミッター４２０を与える。ウエル・スイッチ４１２は、ウエル４０４に結合されていて、ウエル４０４へ約２ボルトのウエル・バイアス電圧を与える。ドレイン・スイッチ４１３はドレイン４０５に結合されていて、そしてドレイン４０５へ約４ボルトのドレイン電圧を与える。
【００７２】
図４に示される構成は、浮遊ゲート・メモリセル４００のソフト・プログラミングを可能にする。ソフト・プログラミングは浮遊ゲート上に電子のホット電子注入を生ずる。本発明の１つの実施の形態において、セルの長さ（Ｌｍａｓｋ）は、０．６マイクロメートルであり、幅（Ｗｍａｓｋ）は、０．４マイクロメートルである。トンネル酸化物は、１０ナノメートルであり、酸化物窒化物酸化物（ＯＮＯ）層は約１４ナノメートルである。浮遊ゲート・メモリセル４００は、ｎチャンネル・トランジスタである。
【００７３】
３重ウエル構成がセルのために使用されている。３重ウエル構造は深いＮウエル、Ｐウエル、及び、Ｎウエルを含む。もし、Ｐウエルが接地され続けていると、二重ウエル構造が使用できる。Ｐウエルはチャンネル・ウエルとして働き、深いＮウエルは隔離ウエルとして働く。ソフト・プログラミング中に、チャンネル・ウエルは非正電圧へバイアスでき、一方、隔離ウエルはＶｃｃと等しく、又は、より高く維持される。
【００７４】
能動電流リミッターの使用の利点は、ソースから流れる使用可能な電子はより低いＶTビットへ流れて、セルのコンダクタンスはずっと高い。従って、ソフト・プログラムの効率はずっと大きい。コンダクタンス変調は荷電ソース電圧を通じてであり、ｌｏｇ10｛−［ＶS＋GＶT（ＶSB）］／１１０ｍＶ｝に比例する。ここで、Gはゲート結合比である。能動電流リミッター４２０は、ソースに負の定電流を印加する。示された構成は、ドレイン電流が電荷ポンピング回路から利用可能な電流よりも大きいＶｃｃ＝５ボルトから直接に供給できるという追加の利点を有する。もし、Ｖｃｃが低下されると、相対的電圧が従って変化する。負ウエル・バイアスの使用は、別のポンピング回路を必要とする。もし、正ポンプ回路がドレイン電圧のために使用されると、負ポンプ回路は必要とされない。ドレイン電圧とウエル・バイアス電圧の差が、重要である。
【００７５】
高速なＶT収束が望ましい。ソフト・プログラム時間がより長いと、ＶT収束はよりきつい。上限は、全セクター電気消去時間である。初期ビット（セル）は、より広いＶT分布を有し、初期のソース電圧は高い。選択的に、ステップの又はランプされたワード線電圧（ゲート電圧）がドレイン対ソース電圧マージンを変化するのに使用できる。ゲートとソースの間の電圧は、収束されたＶTの飽和値に影響を与える。
【００７６】
ソフト・プログラム電流は、ＶT（ＶSB）を介して本体効果からも抑制されて、基板のより高い不純物濃度が役立つ。基板の高い不純物濃度は短チャンネル効果及びそれに関連した漏洩を抑制する。漏洩に影響を与えるドレイン結合比も減少される。ドレイン結合は、Ｎ＋浮遊ゲート重なり合いからの容量結合効果である。
【００７７】
浮遊ゲート・ソフト・プログラミング方法に関するより詳細な説明が、１９９８年４月２８日に発行された米国特許第５，７４５，４１０号、発明の名称「ソフト・プログラミング・アルゴリズムのための方法及びシステム」に開示されている。
【００７８】
図５は、本ＳＣＩＨＥ発明の実施の形態によるメモリセル及び能動電流リミッターの図である。電流リミッター回路５００は、図４の能動電流リミッター４２０に対応する。電流リミッター・スイッチは、Ｖｃｃ及びＶloadに結合されたトランジスタ５１０、抵抗５１２、トランジスタ５１４、及びトランジスタ５１６を含む。Ｉoutはソース・スイッチ４１１に結合される。Ｖloadは、Ｉoutからの電流を制御するのに使用される。Ｉｏｕｔは、メモリセル５２２を含むメモリセルのソースに結合された配列ＶSS５２０に結合される。図５にはまた、ワード線５２６、配列ウエル５２４、及びドレイン線５２８が示されている。図５に示される構成では、電流はメモリセルの配列内のメモリセルのソースから制限される。
【００７９】
メモリセルのブロックは、同時的にプログラムできる。５１２Ｋセルのブロックを同時的にプログラムするために、電流リミッター回路５００は電流リミッター回路５００を介して全電流がブロックに対して約２ミリアンペアを生ずるように構成される。代替的な実施の形態において、５１２Ｋセル・ブロックのための電流は１０ミリ・アンペア（ｍＡ）よりも小さい。
【００８０】
図６を参照すると、ＳＣＩＨＥ発明の別の実施の形態が示されている。ここに示されるように、選択的に、修復パルスは２つの連続的ステップに印加できる。第１ステップにおいて、ワード線電圧は接地の近くの第１レベルに維持され、そして、第２ステップにおいて、ワード線電圧は接地の近くの第２レベルに維持される。図６は、ステップ６０７から６１０中に、ワード線電圧が２つの異なるレベルに維持され、一方、修復パルスがビット線に印加されることを示す。
【００８１】
第１に、ステップ６０７は、ある時間、例えば、１００ミリ秒の間、接地よりも上の、例えば、０．１ボルトと０．２ボルトの間に、維持されるワード線電圧を提供する。修復パルスの第１段階は、ステップ６０８中、維持される。第１ソフト・プログラム・ステップ６０７及び６０８中に、最初により低いワード線バイアスを印加することにより、「過剰消去された」セルの電流はより高いワード線電圧でもって発生するよりも少なく、過剰消去されたセルの大部分は「通常のセル」の方へ押される（すなわち、これらはしきい値電圧をより良い値へ回復する）。従って、第１ソフト・プログラム・ステップ６０７及び６０８後、いくつかの過剰消去セルは回復されて、そして、第２ステップを印加できる。第２ステップ６０９及び６１０は、ワード線電圧を、修復パルスが印加されている間、追加の時間、例えば、約１００ミリ秒、の間、印加される約０．６ボルトに設定することを含む。
【００８２】
従って、修復パルスの間、ワード線電圧が２段階で駆動される。第１段階は、１００ミリ秒の間生じ、その間、ワード線電圧が約０．１ボルトと０．２ボルトの間に維持される。第２段階は、１００ミリ秒の間生じ、その間、ワード線電圧は約０．６ボルトに維持される。この２ステップ・プロセスは、より少ない動作電流とより良い動作効率でもっと過剰消去されたセルのソフト・プログラミングを増強する。
【００８３】
以下の表は、２ステップ・ソフト・プログラミング・プロセスの代替的な値を示す。
３Ｖ技術
2007012263.tif 000003
【００８４】
５Ｖ技術
2007012263.tif 000004
【００８５】
以下は、ソフト・プログラミングに対する電圧及び電流範囲を示す。
2007012263.tif 000005
【００８６】
従って、低いＶｃｃ電圧において、ＶT収束のための基板電流誘導ホットｅ注入のための回路及び方法が提供される。この方法及び回路は、フラッシュ・メモリにおいて過剰消去されたセルのより速くて且つより効率的な修復を与える。
【００８７】
図７は、プログラミング順序の１つの実施の形態のタイミング図を示す。トレース７００により示されるようにドレインへ電圧が印加される。変化する電圧がトレース７０２に示すようにプログラミング中にワード線へ印加される。ドレイン及びゲート電圧は各ステップにおいて同時的に印加されるか、又は、ゲート電圧が最初に印加される。
【００８８】
ビット線ソフト・プログラミング方法
本発明の１つの観点は、浮遊ゲート・メモリセル配列を有する集積回路内の連続するビット線のソフト・プログラミングの方法である。この方法は、図１Ａに示すＳＣＩＨＥ集積回路１００に類似した集積回路、又は、ビット線選択能力を提供するどんな浮遊ゲート・メモリ集積回路において、実施できる。
【００８９】
集積回路は、複数のビット線を有する第１メモリ配列１１０を含む。ビット線は浮遊ゲート・メモリセルに対応する。メモリセルは、プログラム及び消去されるように構成されている。各セルは、ドレイン、ソース、及び制御ゲートを有する。セルの制御ゲートは、ワード線と通信する。欠陥の無いビット線を持つメモリ配列に対して、図８Ａに示されて、以下に説明されるビット線ソフト・プログラム（ＢＬＩＳＰ）方法８００が使用される。
【００９０】
図２Ａ、２Ｂ及び２Ｃは、ＢＬＩＳＰ方法８００が実現できるドレイン・ソース・ドレイン構成の分断された配列構成の詳細を示す。これらの構成は第１メモリ配列１１０の異なる実施の形態を示す。図２Ｃは、ＢＬＩＳＰ方法８００が実現できる一般化された分断された配列構成２００Ｃを示す。ＢＬＩＳＰ方法８００が実現できる一般化された分断された配列構成２００Ｃは、ＳＣＩＨＥ発明ソフト・プログラム特徴を組み込んでいない。ＢＬＩＳＰ方法８００は、各ビット線に対応する列（又はビット線）デコード信号（Ｙn0からＹnMなど）を提供するどんな浮遊ゲート・メモリ配列内で実現できる。ビット線ソフト・プログラム方法８００は、図２Ａ、２Ｂ及び２Ｃに示すブロック分断化構成を必要としない。
【００９１】
図２Ｃに示すように、第１メモリ配列１１０は、第１ローカル・ビット線２０３及び第２ローカル・ビット線２０６を含む複数のビット線を含む。図２Ｃに示すように、第１ローカル・ビット線２０３及び第２ローカル・ビット線２０６などのローカル・ビット線は、第１メモリ配列１１０内の浮遊ゲート・メモリセルのドレイン端子に結合される。浮遊ゲート・メモリセルの各々は、ドレイン、ソース、及び制御ゲートを有する。セルの制御ゲートは、図２Ｃにおいてワード線ＷＬ0乃至ＷＬNとして示されるワード線と通信する。
【００９２】
図８Ａに示すように、浮遊ゲート・メモリセルに対するビット線ソフト・プログラミング（ＢＬＩＳＰ）方法８００は、ワード線を所定のワード線電圧レベルに設定及び維持すること８０７を含む。いくつかの実施の形態では、予め定められたワード船電圧レベルは、おおよそ接地上と０．５ボルトの間である。
【００９３】
ＢＬＩＳＰ方法は、ソフト・プログラミング電圧レベルを有するソフト・プログラミング・パルスを発生し８０９、選択されたビット線を選択し８１１、そして主題のビット線へソフト・プログラミング電圧レベル又はパルスを印加する８１３、ことにより、続く。主題のビット線は選択されたビット線に対応する。ソフト・プログラミング電圧レベルは主題のビット線上に配置されたセルに印加される。
【００９４】
ＢＬＩＳＰ方法は、ソフト・プログラム・パルスを主題のビット線へ印加した８１３後に、典型的に直接的に生ずるソフト・プログラム回復８１５を含む。ソフト・プログラム回復は、本発明のいくつかの実施の形態において、約ゼロ・ボルトの通常待機電圧状態にソフト・プログラム電圧（本発明のいくつかの実施の形態において約５乃至６ボルトである）から回復するために選択されたビット線が必要な時間を与える。ソフト・プログラム回復はまた、ワード線が２ステップ電圧適用からゼロ・ボルトへ戻るのに必要な時間を与える。従って、ソフト・プログラム回復８１５の後、ワード線及びビット線はそれらのそれぞれの通常の待機状態に戻る。
【００９５】
ＢＬＩＳＰ方法８００は、ソフト・プログラム・パルスが同時的に印可される消去されたセルの数がビット線ごとの方法に対してずっと低いため、従来技術のバルク動作よりも実質的に少ない電力と電流を消費するように構成されている。いくつかの実施の形態では、主題のビット線は、選択されたビット線を含む。
【００９６】
典型的に、ソフト・プログラム方法のバルク動作を実行する回路は、必要な高電流、例えば、１０乃至９０ミリ・アンペアの電流駆動能力を供給するために、電源線の直接の印加を必要とする。一方、低電力応用に対して、１０ミリ・アンペアを超える電流消費は許されない。低電力応用は典型的に、低電圧を有し、そして、電圧の直接印加はバルク・ソフト・プログラミングのために必要な電流レベルを与えない。従って、ポンピング発生器が高電圧を与えるために必要とされる。しかし、ポンプ発生器は通常は単に数ミリ・アンペアを供給する本質的な制限により特徴付けられる。
【００９７】
ＢＬＩＳＰ方法８００のいくつかの実施の形態において、第１メモリ配列１１０は、図１Ａ及び図１Ｂに示されるような複数のブロックを含む。各ブロックは、少なくとも１つのビット線を有する。ソフト・プログラミングの前に、方法は消去フラグを設定したブロック内に配置されたビット線上に配置されたセルを消去することを含む。いくつかの実施の形態において、ソフト・プログラミング・パルスは、過剰消去されたセルが前に適用された修復の確証操作無しに再プログラムされるように、過剰消去されたセルを修復する。修復確証操作は、過剰消去されたセルが、例えば、前の試験と評価でよく特徴付けられている時、省略できる。
【００９８】
いくつかの実施の形態では、第１メモリ配列１１０内のビット線はアドレスを有する。集積回路は、図９Ｂに示されるビット線アドレス・デコーデイング・システム９１５のような、冗長ビット線デコーデイング・システムを含む処理資源を含む。選択は、選択されたビット線に対応するビット線アドレス入力を受取る冗長ビット線デコーデイング・システム９１５を含む。印加は、選択されたビット線へソフト・プログラム・パルスをスイッチ・オンにするための信号を提供する処理資源を含む。１つの実施の形態では、ビット線アドレス・デコーデイング・システム９１０の出力は冗長ビット線デコーデイング９５０に対する第２入力信号と論理的に結合されて、主題のビット線へのソフト・プログラム・パルスをスイッチ・オンにするために、第１メモリ配列内のゼロ・ビット線に対するＹn0信号９６０−０などの適当なビット線デコード信号を発生する。
【００９９】
メモリ配列内の欠陥ビット線からの顕著な生産性の減少を有する高密度メモリ製品に対して、冗長システム１７０は生産性を上昇するために使用できる。欠陥ビット線は使用できず、そして上記したような製造プロセスの結果である。図９Ｂ及び図９Ｃにその詳細が示されるような冗長システム１７０は、第２メモリ配列９０５（図９Ｃを参照）及び処理資源を含む。第２メモリ配列９０５内のビット線は、第１メモリ配列１１０内の欠陥ビット線を論理的に置換える。
【０１００】
集積回路内の冗長システム１７０の包含は、高い生産性と冗長システムに起因するダイの大きさの拡大との間の交換に基づく。例えば、冗長システム１７０のためのダイの大きさの拡大が相対的に小さくて、冗長システムの使用により与えられる生産性の改善がとても重要な時、適当な製品戦略は冗長システム１７０を集積回路内に組み込むことである。
【０１０１】
この交換が、メモリ配列内の欠陥ビット線を論理的に置換えるための追加処理資源を持たない集積回路を好む状況に対しては、冗長システム１７０は含まれず、図８Ａに示される「基本」ＢＬＩＳＰ方法８００が使用される。例えば、欠陥ビット線を持たない第１メモリ配列１１０は、冗長システム１７０を必要としない。同様に、大変低い数の欠陥ビット線を持つ第１メモリ配列１１０を有するある集積回路に対しては、集積回路の処理資源は、冗長システムを包含することなく、欠陥ビット線が浮遊ゲート配列が十分な機能を与えることを妨げないことを保証できる。例えば、集積回路は、メモリが限定された数の欠陥ビット線をバイパスして、従って、このような欠陥ビット線の存在にもかかわらず効率的に動作することを可能にするアドレス・カウンタと制御ユニットとを含む処理資源を有することができる。このような集積回路に対する第１メモリ配列１１０は、欠陥ビット線の置換えを可能にするための余剰ビット線を有するか、又は、第１メモリ配列により実行される操作は少数の欠陥ビット線が存在しても実行できる。
【０１０２】
大変少数の欠陥ビット線以上を持たない集積回路と欠陥ビット線１０５をバイパスするように構成された集積回路との間の主な違いは、後者が図１Ｂ内の欠陥ビット線をバイパスするように構成された集積回路の１つの実施の形態として示されるような冗長システム１７０を有することである。図１Ｂに示される実施の形態とＳＣＩＨＥ手法１００による集積回路と間の別の違いは、図１Ｂに示される実施の形態が、それらの機能を結合した読取り／プログラム制御／ブロック消去／消去確証／ソフト・プログラム回路１２０を有する代りに、ブロック消去／消去確証／ソフト・プログラム回路１２５から分離された読取り及びプログラム制御回路を有することである。読取り及びプログラム制御回路はまた、ここで、制御回路１６５として呼ばれる。第３の違いは、ＳＣＩＨＥ集積回路１００が電圧バイアス及び能動電流リミッター１６０を有することである。これらの要素は欠陥ビット線１０５を論理的に置換えるように構成された集積回路には必要とされない。
【０１０３】
欠陥ビット線１０５を論理的に置換えるように構成された集積回路に対して、第１メモリ配列１１０は、読取り及びプログラム制御回路１６５とブロック消去／消去確証／ソフト・プログラム回路１２５とに結合されている。冗長システム１７０はまた、読取り及びプログラム制御回路１６５とブロック消去／消去確証／ソフト・プログラム回路１２５と結合している。
【０１０４】
より大きな数の欠陥ビット線を有する集積回路に対して、冗長システム１７０が、図８Ｂに示されるように、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法により使用される。第２メモリ配列９０５は冗長ビット線を有する。このような集積回路に対して、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法は、冗長システム１７０を提供すること８２２を含む。欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法はまた、ワード線を所定のワード線電圧レベルに維持すること８０７、ソフト・プログラミング電圧レベルを有するソフト・プログラミング・パルスを発生すること８０９、選択されたビット線を選択すること８１１、そして、ソフト・プログラミング電圧レベルを主題のビット線へ印加すること８１３、を含む。
【０１０５】
欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法に対して、第１メモリ配列１１０は２つのタイプのビット線を含む。欠陥ビット線と適合ビット線である。いくつかの実施の形態において、第１の数のプログラミング・サイクル後に、各欠陥ビット線上に配置された少なくとも１つのセルは目標のしきい値電圧レベル以下に留まる。従って、欠陥ビット線は使用不可となる。例えば、図２Ａ乃至図２Ｃを参照すると、もし、第１の数のプログラミング・サイクルの後にトランジスタ２１５の第２列内に配置された第２トランジスタ２２１が目標のしきい値電圧以下に留まると、第２グローバル・ビット線２２７は欠陥ビット線と見なされる。欠陥ビット線内のセルの目標値以下のしきい値電圧は、そのセルが繰返してプログラミング、消去、及びソフト・プログラミング・サイクルを受ける時にその過剰消去に寄与する。幾つかの実施の形態において、プログラミング・サイクルの第１の数は２よりも大きい。
【０１０６】
第２メモリ配列９０５は、プログラム及び消去するように構成された浮遊ゲート・メモリセルを有する冗長ビット線を有する。冗長システム１７０は、処理資源を含み、ビット線選択能力を提供する。第２メモリ配列９０５は、ビット線アドレシング及び選択を提供するために、アドレス・カウンタ１４０と制御回路（図１Ｂ及び本明細書中以降で参照番号１６５、そして図１Ａで参照番号１２０）とに結合できる。選択されたビット線の選択８１１は、選択されたビット線に対応するビット線タイプを指示することを含む。冗長システム１７０内に配置された処理資源は指示を行なうように構成されている。ビット線タイプは、適合ビット線タイプと欠陥ビット線タイプを含む。適合ビット線タイプの指示に応答して、主題のビット線タイプは選択されたビット線を含む。欠陥ビット線タイプの指示に応答して、主題のビット線タイプは主題の冗長ビット線を含む。主題の冗長ビット線は論理的に選択されたビット線を置換える。
【０１０７】
上述された例において、第２グローバル・ビット線２２７が欠陥ビット線である場合、選択されたビット線が第２グローバル・ビット線である時、選択されたビット線の選択８１１は、選択されたビット線が欠陥ビット線であることを指示する冗長システム１７０処理資源を含むことができる。主題のビット線は、第２グローバル・ビット線２２７を論理的に置換える第２メモリ配列９０５内の冗長ビット線である。
【０１０８】
一方、第１グローバル・ビット線２２４は、適合ビット線であることもできる。選択されたビット線が適合第１グローバル・ビット線２２４である時、選択されたビット線の選択８１１は、選択されたビット線が適合ビット線であることを指示する冗長システム１７０処理資源を含むことができる。主題のビット線は第１グローバル・ビット線２２４である。
【０１０９】
ソフト・プログラミング電圧レベルの印加８１３は、主題のビット線上に配置されたセルへである。適合の選択されたビット線の指示に応答して、ソフト・プログラム・パルスが第１メモリ配列１１０内の選択されたビット線へ印加される。ソフト・プログラミング電圧レベルの印加８１３は、ワード線電圧が維持される間８０７、生ずる。
【０１１０】
いくつかの実施の形態において、少なくとも１つの欠陥ビット線は過剰消去状態に打ち勝つために、適合ビット線の各々よりもより大きな電荷注入をソフト・プログラミング・パルスから必要とする。これらの実施の形態のいくつかに対して、各欠陥ビット線上に配置された少なくとも１つのセルは、第１の数のプログラミング・サイクルの後、目標のしきい値電圧レベルより下に留まる。プログラミング・サイクルの第１の数は２つよりも大きい。
【０１１１】
冗長ビット線は、ソフト・プログラム・パルスの欠陥ビット線への印加を防ぐことができるように、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法の際に、第１メモリ配列１１０内の選択された欠陥ビット線を論理的に置換える。欠陥の選択されたビット線の指示に応答して、ソフト・プログラム・パルスが選択された欠陥ビット線を論理的に置換える主題の冗長ビット線へ印加される。
【０１１２】
これらの実施の形態のいくつかにおいて、冗長ビット線はまた、予備プログラミング、消去及びプログラミング・サイクル・パルスの印加の際に、第１メモリセル配列内の欠陥ビット線を論理的に置換えて、欠陥ビット線へのこれらのパルスの印加も防止できるようにする。いくつかの実施の形態において、冗長ビット線及び欠陥ビット線の両方が予備プログラミング、消去及びプログラミング・サイクル・パルスを受ける。
【０１１３】
いくつかの実施の形態において、ＢＬＩＳＰ方法は欠陥ビット線８０１を論理的に置換えるように構成されていて、もし冗長システム１７０がビット線の欠陥を指示すると、ソフト・プログラム・パルスの印加８１３は、ソフト・プログラミング電圧レベルが欠陥ビット線上に配置されたセルへ印加されないように、冗長システムが選択された欠陥ビット線をオフに切換えることを含む。この実施の形態に対するソフト・プログラム・パルスの印加８１３はまた、ソフト・プログラミング電圧レベルが主題の冗長ビット線上に配置されたセルに印加されるように、冗長システムが主題の冗長ビット線をオンに切換えることを含む。
【０１１４】
冗長システム１７０は、選択されたビット線に対応するビット線タイプを指示できる。いくつかの実施の形態において、第１メモリ配列内１１０のビット線はアドレスを有する。ビット線アドレス（Ａ0−Ａpとして、図２Ａ乃至図２Ｃ及び図９Ａ及び図９Ｂに示される）は、制御論理１５０から与えられて、そして、アドレス・カウンタ１４０により数えられることができる。
【０１１５】
ビット線がアドレスを有するいくつかの実施の形態において、冗長システム１７０処理資源は、冗長ビット線デコーデイング・システム９１５を含むことができる。図９Ｂに示される冗長ビット線デコーデイング・システム９１５は、セル９２５の第１組と論理配列とを含むことができる。セル９２５の第１組内の各セルは、第１メモリ配列１１０内の所定のビット線アドレスに対応したビット線タイプ指示を記憶する。
【０１１６】
選択されたビット線の選択８１１は、選択されたビット線に対応するビット線アドレスなどのビット線選択入力を受取るデコーデイング・システム９１０を含むことができる。論理配列は、各ビット線アドレス入力をアドレス入力に対応するビット線のビット線タイプ指示と比較できる。
【０１１７】
ソフト・プログラム・パルスの印加８１３は、図９Ａに示すようなビット線デコーデイングに対して第２入力信号９５０などの信号を発生することを含む。第２入力信号９５０は、選択されたビット線に対する欠陥ビット線タイプ指示に応答して、全ての第１メモリ配列１１０セルに対するソフト・プログラミング・パルスをオフに切換えることができる。第２入力信号９５０は、図９ＢにおいてＹＤＩＳ信号として示される、ビット線デコーデイングのための使用不可線入力信号９５０Ａを含むことができる。ビット線デコーデイングのための使用不可線入力９５０Ａは、欠陥組ビット線に対する第１メモリ配列１１０内の組ビット線を使用不可にするように構成されている。図９ＣのＥn0信号９７０−０など、主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるための使用可能信号はまた、欠陥ビット線タイプ指示に応答して生成できる。
【０１１８】
例えば、図９Ａ−図９Ｃに示されるように、第１メモリセル配列ビット線アドレスがＡ0−Ａpから変化する時、冗長システム処理資源はアドレス情報入力をセル９２５の第１組内に記憶された予め定義された欠陥ビット線アドレスと比較する。もし、アドレスがセル９２５の第１組内に記憶されたアドレス情報の１組と同じならば、冗長使用可能信号Ｅn0−Ｅnxの１つ、例えば、ゼロ冗長性ビット線に対するＥn0９４０、又は、ｘ番目の冗長ビット線に対するＥnx９４５、がオンに切り換わる。オンに切換えられた冗長使用可能化信号は、信号をＹＤＩＳ使用不可線９５０Ａに与えることにより、Ｙn0−Ｙnmビット線デコード信号をオフに切換える。これにより、ソフト・プログラミング・パルスの第１メモリセル配列内の欠陥ビット線への印加を防止する。オンに切換えられた冗長使用可能化信号はまた、第２メモリセル配列内の対応する冗長ビット線経路をオンに切換える。
【０１１９】
例えば、もし、欠陥ビット線の第１指示が第１メモリ配列１１０内の第３ビット線（図２Ａ−図２Ｃに図示されない）に対応する場合、第３ビット線が選択される時、ゼロ冗長ビット線はオンに切換えられる。ゼロ冗長ビット線内に配置されたメモリセルはソフト修理パルスを受取る。Ｙn0−Ｙnmデコード信号の全てが、Ｙｎ２デコード信号が欠陥第３ビット線上のメモリセルを使用可能にしてソフト修理パルスを受信することを防ぐため、オフに切換えられる。もし、欠陥ビット線の第２指示が第１メモリ配列１１０内の第７ビット線（図２Ａ−図２Ｃでは図示しない）に対応すると、第１冗長ビット線は第７ビット線が選択された時にオンに切換えられる。第１冗長ビット線上に配置されたメモリセルがソフト修理パルスを受信する。Ｙn0−Ｙnmデコード信号の全てがＹn6デコード信号が欠陥第７ビット線上のメモリセルを使用可能にしてソフト修理パルスを受信することを防止するためにオフに切換えられる。
【０１２０】
図９ｂに示すように、冗長システム９１０Ａ内に配置された冗長ビット線デコーデイング・システムは、ビット線アドレス入力に結合された排他的ＮＯＲゲート９３５及びセル９２５の第１組内に記憶された対応する選択ビット線タイプ指示を含むことができる。ソフト・プログラム・パルスの印加８１３は、欠陥の選択されたビット線指示に応答して、結合された冗長ビット線可能化信号で切り換わる排他的ＮＯＲゲート９３５を含むことができる。
【０１２１】
ソフト・プログラム・パルスの印加８１３はまた、ソフト・プログラミング・パルスを選択されたビット線へオンに切換えるために、図９Ｃに示されるようなＹn0信号９６０−０などの信号を発生することにより、適合ビット線タイプの指示に応答することを含む。
【０１２２】
上述したように、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法は、ソフト・プログラミング電圧レベルを印加する時８１３、各欠陥ビット線を冗長ビット線に論理的に置換える。このような置換えが無い時、欠陥ビット線上の大変低いしきい値電圧セル又はその他のタイプの欠陥の存在が、ソフト修理パルスを欠陥ビット線へ印加する際により大きい電流要求を発生する。増大された電流要求は電圧レベルにスパイクを発生するのに十分である。従って、ソフト・プログラミング電圧レベルを置換冗長ビット線のみに印加８１３することは、高い電流消費を回避し、そしてもしソフト・プログラム・パルスが欠陥ビット線へ印加される場合に発生する電圧スパイクを回避する。従って、ソフト・プログラムはより効率的に実行できる。
【０１２３】
欠陥ビット線のソフト・プログラミングに対して発生する別の問題は、データ線導体２４５上の電圧が効率的なソフト・プログラミングのために十分に高いレベルに維持できないことである。この問題は、欠陥（大変低いしきい値電圧）ビット線セルを介しての電流損失により生じ、ポンピング回路が限定された電流供給能力により特徴付けられるため、データ線導体２４５電圧がポンピング回路から供給される時にさらに悪化する。
【０１２４】
ＢＬＩＳＰ方法はまた、図８Ｃに示すように、ブロック消去プロセスにおいても実行できる。第１メモリ配列１１０はブロック分断化構成において複数のブロックを含むことができる。ブロック分断化構成は、図２Ａ−図２Ｃのいずれ、又は、その他のブロック分断化メモリ配列構成において示されている。各ブロックは少なくとも１つのビット線を有する。ソフト・プログラミングの前に、組消去フラグを有するブロック内に配置された適合ビット線内に配置されたセルが消去される。組消去フラグを有するブロック内に配置された欠陥ビット線に対応する冗長ビット線内に配置されたセルも、ソフト・プログラミング前に消去できる。同じ消去プロセスが、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法に提供できる。
【０１２５】
ＢＬＩＳＰ方法のいくつかの実施の形態において、予備プログラム・サイクルが消去及びソフト・プログラム・サイクルと共に主題のビット線に適用される。このような実施の形態が、図３Ｂに一般化したソフト・プログラムが示され、図３ＡにＳＣＩＨＥソフト・プログラムが示され、図８Ｃにブロック消去及びビット線ソフト・プログラム方法８０２の詳細が示されている。ブロック消去及びＢＬＩＳＰ方法８０２は、ＢＬＩＳＰ８００に対して上述されたステップを含む。冗長システムを与える８２２ステップは、このステップが実際の処理が生ずる前に、すなわち、開始ステップ８２５前に、実行されるため、図８Ｂ中のみに示されている。ブロック消去ステップ８２５乃至８７２は、１９９８年４月２８日に付与された米国特許第５，７４５，４１０号の図４に示されるようなものである。以下に、図８内の参照番号８２５乃至８７２に対応する米国特許第５，７４５，４１０号の図４の参照番号を与える表を示す。
【０１２６】
2007012263.tif 000006
【０１２７】
ＢＬＩＳＰ方法８００は、図３Ａに示される、ＳＣＩＨＥソフト・プログラム３００方法の消去と共に使用できる。これは、ＳＣＩＨＥソフト・プログラム３５０及びソフト・プログラム回復３５５ステップを、ＢＬＩＳＰ方法ステップとビット線アドレス設定８０５からソフト・プログラム・フラグ・リセット８２０まで置換えることにより、達成される。同様に、ＢＬＩＳＰ方法８００は、一般化されたソフト・プログラム３０１方法と共に消去の一部として実現できる。これは、一般化されたソフト・プログラム３５２とソフト・プログラム回復３５５ステップをＢＬＩＳＰ方法ステップとビット線アドレス設定８０５からソフト・プログラム・フラグ・リセット８２０まで置換えることにより、達成される。上述したように、図８Ａに示すようにその他のＢＬＩＳＰステップは、ワード線電圧の維持８０７、ソフト・プログラム・パルスの生成８０９、選択されたビット線の選択８１１、及び、主題のビット線へのソフト・プログラム・パルスの印加８１３を含む。ＢＬＩＳＰ方法はまた、ソフト・プログラム回復８１５、選択されたビット線アドレスが最後のビット線かどうかの決定８１７を含む。以下に、ソフト・プログラム・フラグのリセット８２０を説明する。
【０１２８】
図８Ｃに示される部分消去及びソフト・プログラム方法８０２は、埋め込まれた消去及びソフト・プログラミングのためのアルゴリズムを含む。命令論理１５０は、読取り及びプログラム制御回路１６５に対して動作モードを設定するために入力を解釈する。従って、制御回路１６５は一般にアルゴリズム、又は動作モードを実行する。第１メモリ配列１１０が複数のブロックを含む実施の形態に対して、方法はメモリセルのいくつかを消去することを含むことができる。例えば、消去フラグを有するブロック内の選択された適合ビット線内に配置されたセルが消去できる。また、欠陥ビット線を論理的に置換える主題の冗長ビット線内に配置されたセルが消去でき、ここで、置換された欠陥ビット線は組消去フラグを有するブロック内に配置される。
【０１２９】
あるブロックが予備プログラム、消去、及びソフト・プログラムの内の１つ又は複数の組合せを受けないように、ブロック分断化構成が実現できる。例えば、もし、ブロックが特定の処理に対してリセット・フラグを持つ場合、その処理と関連するパルスはブロック内のセルに適用されない。その代りに、リセット・ブロックを持つブロックは、パルスの適用が無く通過される。
【０１３０】
選択されたビット線がソフト・プログラミング・フラグを有するいくつかの実施の形態では、ＢＬＩＳＰ方法８００及び欠陥ビット線８０１を論理的に置換するように構成されたＢＬＩＳＰ方法は、選択されたビット線に対するソフト・プログラミング・フラグを設定することを含むことができる。ビット線がアドレスを有する場合、ＢＬＩＳＰ方法は設定されたビット線アドレスが最後のアドレスに対応するかどうかを決定する８１７ことを含むことができる。
【０１３１】
例えば、ソフト・プログラム・パルスの印加８１３の前に、アドレス・カウンタ１４０は選択されたビット線アドレスを０００に設定できる。０００ビット線は、組プログラミング・フラグを有する第１ブロックのＹ00信号に接続されたビット線に対応する。各主題ビット線に対するソフト・プログラム・パルスの印加８１３の後、ＢＬＩＳＰ方法８００はブロック消去、消去確証、及び選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定８１７するソフト・プログラム修理状態マシン１２５を含むことができる。この決定は典型的に、ソフト・プログラム修理状態マシン１２５内のアドレス・カウンタを使用してなされる。同じタイプの決定が、欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法に対して行なうこてができる。
【０１３２】
もし、選択されたビット線アドレスが最後のアドレスに対応すると、ＢＬＩＳＰ方法は、選択されたビット線に対応するソフト・プログラミング・フラグをリセット８２０することを含むことができる。ソフト・プログラミング・フラグのリセット８２０は典型的に、ブロック消去、消去確証、及びソフト・プログラム修理状態マシン１２５により実行される。もし、選択されたビット線アドレスが最後のアドレスに対応しなければ、ＢＬＩＳＰ方法はビット線アドレスを増加８１９することを含む。そして、ワード線電圧を維持し８０７、選択されたビット線を選択し８１１、及び、ソフト・プログラム・パルスを印加する８１３、ステップが増加されたアドレスに対応する次の主題のビット線に対して実行される。
【０１３３】
本発明の第２の観点は、不揮発性メモリ配列内の過剰消去状態を修正する方法を提供する。この方法は、図１Ａ及び図１Ｂ中の第１メモリ配列１１０など、集積回路において、第１不揮発性メモリ配列を提供することを含む。この配列は複数の浮遊ゲート・メモリセル４００を有する。図４に示され、そして、ＳＣＩＨＥの部分で上述されたように、各浮遊ゲート・メモリセル４００は、制御ゲート４０１及び浮遊ゲート４０２を含んだゲートの積重ねられた対を含む。ゲートは、チャンネル領域又はウエル４０４上に離間され、そしてソース４０３及びドレイン４０５領域の間に介在する。メモリセルはビット線上に配列される。方法は、選択されたビット線を選択する８１１ことを含む。過剰消去状態の修正方法はまた、第１電圧を制御ゲート４０１へ加え、ソース４０３領域へ能動電流リミッター（又はシンク４２０）へ加え、非正電圧をチャンネル領域へ加え、そして、選択されたビット線に対応した主題のビット線上に配置されたメモリセルのドレイン４０５領域へ正の第２電圧を加えることを含む。第１電圧の印加は、ワード線電圧を維持する８０７ことに対応し、そして、第２電圧の印加はソフト・プログラム・パルスの印加８１３に対応する。
【０１３４】
過剰消去状態の修正方法のいくつかの実施の形態において、主題のビット線は選択されたビット線を含む。いくつかの実施の形態では、第１電圧はマイナス１ボルトと６ボルトの間である。
【０１３５】
過剰状態の修正方法のいくつかの実施の形態において、第１不揮発性メモリ配列は適合ビット線と欠陥ビット線とを含む。選択は、選択されたビット線に対応したビット線タイプを指示することを含む。集積回路は、図９Ｃに示されるような第２メモリ配列９０５などの複数のメモリセルと処理資源を有する第２不揮発性メモリ配列を含んだ冗長システム１７０を含む。第２配列内の各メモリセルは、第１配列メモリセルに対して上述したのと同じ特徴を有する。第２メモリ配列メモリセルは、冗長ビット線として配列される。処理資源は指示を実行するように構成される。ビット線タイプは、適合ビット線タイプと欠陥ビット線タイプとを含む。適合ビット線タイプの指示に応答して、主題のビット線は選択されたビット線を含む。欠陥ビット線タイプの指示に応答して、第２電圧が選択されたビット線へ加えられず、そして、主題のビット線は選択されたビット線を論理的に置換える主題の冗長ビット線を含む。
【０１３６】
ビット線ソフト・プログラミングのための集積回路
本発明の第３の観点は、ビット線ソフト・プログラミング（ＢＬＩＳＰ）方法を実行可能な集積回路を提供する。この集積回路は、第１メモリ配列１１０と、処理資源と、ワード線（図２Ａ乃至図２Ｃのワード線ＷＬ0乃至ＷＬNなど）と、制御回路１６５とを含む。第１メモリ配列１１０は、第１ローカル・ビット線２０３及び第２ローカル・ビット線２０６などのビット線上に配置された浮遊ゲート・メモリセル４００を有する。ビット線選択の目的に対して、処理資源は典型的にこのようなローカル・ビット線をアドレスするが、図２Ａ乃至図２Ｃに示される構成に対して、アドレス・ビット線は第１グローバル・ビット線２２４と第２グローバル・ビット線２２７を含む。第１メモリ配列内の各浮遊ゲート・メモリセル４００は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３、及びドレイン４０５を有する。処理資源は、ソフト・プログラミングのために選択されたビット線を選択８１１するように構成されている。ワード線は制御ゲート４０１と通信する。制御回路１６５は、主題のビット線上に配置された浮遊ゲート・メモリセル４００へソフト・プログラム・パルスを印加８１３するために処理資源と結合されている。主題のビット線は選択されたビット線に対応している。
【０１３７】
集積回路のいくつかの実施の形態において、主題のビット線は選択されたビット線を含む。いくつかの実施の形態において、選択されたビット線は対応するソフト・プログラミング・フラグを有し、そして、制御回路１６５は維持する前に選択されたビット線のためにソフト・プログラム・フラグを設定するように構成されている。
【０１３８】
集積回路のいくつかの実施の形態において、第１メモリ配列１１０がメモリセルのブロックに配列されている。各ブロックは、少なくとも１つのビット線とそのブロックに対応したブロック消去フラグとを有する。ブロック消去／消去確証／ソフト・プログラム回路１２５は、ここで別に、「状態マシン回路」と呼ばれる。そして、処理資源が消去フラグを設定したブロック内に配置された主題のビット線上のセルをソフト・プログラミングの前に消去するために結合される。
【０１３９】
第１メモリ配列１１０が、メモリセルのブロック内に配置されたいくつかの実施の形態に対して、ビット線がアドレスを有する。ブロック消去／消去確証／ソフト・プログラム回路１２５は、印加後に選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定するように構成されている。最後のアドレスに対応する選択されたビット線アドレスに応答して、ブロック消去／消去確証／ソフト・プログラム回路１２５は、ソフト・プログラミング・フラグをリセットする。最後のアドレスに対応しない選択されたビット線アドレスに応答して、アドレス・カウンタ１４０はビット線アドレスを増加して、集積回路が増加されたアドレスに対応する次のビット線に対してソフト・プログラムを繰返すようにする。
【０１４０】
集積回路のいくつかの実施の形態において、制御回路１６５はワード線を所定の電圧レベルに維持するように構成されている。ワード線上に設定された電圧レベルは、おおよそ接地電位上と０．５ボルトとの間である。印加は、主題のビット線へソフト・プログラム・パルスを印加８１３することを含み、一方、ワード線電圧を維持８０７する。いくつかの実施の形態では、ソフト・プログラミング・パルスは、過剰消去されたセルが前に加えられた修復確証操作無しに再プログラムできるように、過剰消去されたセルを修理する。
【０１４１】
集積回路のいくつかの実施の形態において、第１メモリ配列１１０は行と列に配列された、複数のブロックを含む。各ブロックはビット線、ワード線、及びソース線を含む。制御回路１６５は、ビット線、ソース線、及びワード線に結合されている。制御回路１６５は、選択されたブロックにおいてセルのしきい値電圧を低いしきい値電圧に設定するように構成されている。制御回路１６５は、各選択されたブロック内のセルのしきい値電圧を下げるために電圧シーケンスを供給する電圧供給回路を含む。電圧シーケンスは、しきい値電圧に対して選択された限界以下に下げられたしきい値電圧を有するセルの第１グループを発生する。電圧供給回路は、ソフト・プログラミング・パルスをソフト・プログラミング時間間隔中に各選択されたブロック内に配置された主題のビット線へ、ソース線およびビット線を横断して供給し、一方、ワード線上の電圧は選択された限界以下のレベルに設定される。ソフト・プログラミング中の回路の電流消費は固定される。より高いしきい値電圧ビット、すなわち、非過剰消去セルは過剰消去セルよりもより少ない電流を消費し、そして、より高いしきい値セルの論理状態はソフト・プログラムにより影響を受けない。
【０１４２】
第３の観点のいくつかの実施の形態において、第１メモリ配列は行及び列に配列されている。集積回路は第１メモリ配列１１０内のセルのそれぞれの行のウエルに結合されたウエル線を含む。制御回路１６５は、選択されたビット線に対応するウエル線上にウエル電圧を供給するために電圧供給回路を含む。制御回路１６５は、電流リミッター回路５００を選択されたビット線に対応するソース線へ結合する。いくつかの実施の形態において、処理資源はソフト・プログラム修理状態マシン及びアドレス・カウンタ１４０を含む。
【０１４３】
集積回路のいくつかの実施の形態において、第１メモリ配列１１０ビット線は、欠陥ビット線及び適合ビット線を含む。集積回路は、冗長ビット線上に配置された浮遊ゲート・メモリセル４００の第２配列と処理資源を有する冗長システム１７０を含む。第２メモリ配列９５０内の浮遊ゲート・メモリセル４００の各々は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３、及びドレイン４０５を有する。冗長ビット線は欠陥ビット線を論理的に置換える。第１メモリ配列内の選択されたビット線のビット線タイプを示すように構成された処理資源が、冗長システム１７０内に配置される。主題のビット線は選択された適合ビット線と選択された欠陥ビット線を論理的に置換える主題の冗長ビット線とを含む。制御回路１６５は、ソフト・プログラムを欠陥ビット線上に配置される浮遊ゲート・メモリセル４００に印加することを防止するために冗長システム１７０と共同するように構成される。
【０１４４】
冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを印加する８１３することを含む。第１メモリ配列１１０内のビット線はアドレスを有する。冗長システム１７０処理資源は、ここで冗長ビット線デコーデイング・システム９１５と呼ばれる冗長ビット線アドレス・デコーデイング・システムを含む。冗長ビット線デコーデイング・システム９１５は、セルの第１組９２５、論理配列、及び処理資源を含む。セルの第１組９２５内の各セルは、所定のビット線アドレスに対応したビット線タイプ指示を記憶する。論理配列は、各ビット線アドレス入力をアドレス入力に対応したビット線タイプ指示と比較するように構成されている。処理資源は、選択されたビット線に対応するビット線アドレス入力を受信するように構成されている。処理資源は、第１メモリ配列ビット線に対するソフト・プログラミング・パルスをオフに切換えるための信号を発生することにより、欠陥ビット線タイプ指示に応答する。処理資源は、選択されたビット線に対するソフト・プログラミング・パルスをオンに切換えるための信号を発生することにより、適合ビット線タイプ指示に応答する。
【０１４５】
冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを加える８１３ことを含む。適合ビット線タイプ指示に応答して、冗長システム１７０処理資源は選択されたビット線へソフト・プログラム・パルスを印加する８１３ことを可能にするように構成されている。欠陥ビット線タイプの指示に応答して、処理資源は選択されたビット線へのソフト・プログラム・パルスの印加８１３を不可にして、選択されたビット線を論理的に置換える主題の冗長ビット線へのソフト・プログラム・パルスの印加を可能にするように構成されている。
【０１４６】
冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、第１メモリ配列１１０はメモリセルのブロックに配列されている。各ブロックは、少なくとも１つのビット線及びブロックに対応するブロック消去フラグを有する。制御回路１６５及び冗長システム１７０処理資源は、ソフト・プログラミング前に、組消去フラグを有するブロック内に配置された選択された適合ビット線上に配置されたセルを消去するために結合される。また、制御回路１６５及び冗長システム１７０処理資源は、ソフト・プログラミング前に、組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセルを消去するために結合される。
【０１４７】
冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、第１メモリ配列１１０及び第２メモリ配列９０５内のセルは、行及び列に配列されている。集積回路は第１メモリ配列１１０内のセルのそれぞれの行のウエル４０４に結合され、そして、第２メモリ配列９０５内のセルのそれぞれの行に結合されたウエル線を含む。制御回路１６５は、選択されたビット線に対応するウエル線上にウエル電圧を供給する電圧供給回路を含む。制御回路１６５は、選択されたビット線に対応するソース線へ能動電流リミッター回路５００を結合する。
【０１４８】
冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加はソフト・プログラム・パルスを加えること８１３を含む。第１メモリ配列１１０内のビット線はアドレスを有する。冗長システム１７０処理資源は、セルの第１組９２５を有する冗長ビット線デコーデイング・システム９１５を含む。第１組９２５内の各セルは、所定のビット線アドレスに対応するビット線タイプ指示を記憶する。冗長ビット線デコーデイング・システム９１５はまた論理配列を有する。論理配列は、各ビット線アドレス入力をアドレス入力に対応したビット線タイプ指示と比較するように構成されている。デコーデイング・システム９１０は、選択されたビット線に対応するビット線アドレス入力を受信するように構成されている。
【０１４９】
冗長ビット線デコーデイング・システム９１５の処理資源は、第１メモリ配列１１０ビット線に対するソフト・プログラミング・パルスをオフに切換え、そして、主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるための信号を生成することにより、欠陥ビット線タイプ指示に応答するように構成されている。冗長ビット線デコーデイング・システム９１５の処理資源は、選択されたビット線へソフト・プログラミング・パルスをオンに切換えるための信号を生成することにより、適合ビット線タイプ指示に応答するように構成されている。デコーデイング・システム９１０は、対応するビット線タイプ指示及びビット線アドレス入力に結合された排他的ＮＯＲゲート９３５を含むことができる。選択された欠陥ビット線タイプ指示に応答して、排他的ＮＯＲゲート９３５は結合された冗長ビット線可能化信号を切換えるように構成されている。
【０１５０】
本発明の第４の観点は、浮遊ゲート・メモリセル４００、第１回路、及び第２回路を含む浮遊ゲート・メモリを提供する。第１回路は、図９Ａに示すようなビット線デコーダ・システム９１０を含むことができる。第２回路は、図４に示すように、ゲート・スイッチ４１０、ソース・スイッチ４１１、ウエル・スイッチ４１２、及び、ドレイン・スイッチ４１３を含むことができる。浮遊ゲート・メモリセル４００の各々は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３、及び、ドレイン４０５を有する。浮遊ゲート・メモリセル４００は、第１メモリ配列内のビット線上に配置されている。第１回路は、選択されたビット線を選択するように構成されている。第２回路は、主題のビット線上にソフト・プログラム・浮遊ゲート・セルに適応されている。主題のビット線は選択されたビット線に対応する。第２回路は、ゲート電圧を制御ゲート４０１に、電流リミッター回路５００をドレイン４０５に、ウエル電圧をウエル４０４に、そして、ソース電圧を主題のビット線上に配置された浮遊ゲート・メモリセル４００のソース４０３に供給するように構成されている。図５に示される電流リミッター回路５００は、能動電流リミッターを含むことに注意する。
【０１５１】
いくつかの実施の形態に対して、メモリはドレイン４０５、制御ゲート４０１、浮遊ゲート４０２、ウエル４０４、及びソース４０３を有する浮遊ゲート・メモリセルを含む。浮遊ゲート・セルは、第２メモリ配列９０５内のビット線上に配置される。第２回路は、ゲート電圧を制御ゲート４０１に、能動電流リミッターをドレイン４０５に、ウエル電圧をウエル４０４に、そしてソース電圧を第２メモリ配列９０５内のセルのソース４０３に供給するように構成されている。主題の浮遊ゲート・セルはまた、冗長ビット線上に配置されている。冗長ビット線は、第２メモリ配列９０５内に配列されている。冗長ビット線は論理的に第１メモリ配列１１０内の欠陥ビット線を置換える。
【０１５２】
集積回路のいくつかの異なる実施の形態の詳細は、ＢＬＩＳＰ方法８００部分において上述した詳細と対応する。
【０１５３】
本発明の上述した実施の形態の詳細は、説明の目的のために提供された。本発明を開示された正確な形に限定する意図はない。明らかに、当業者には多くの修正及び変形が容易である。本発明の範囲は特許の請求の範囲の記載とその均等物により定義される。
【図面の簡単な説明】
【０１５４】
【図１Ａ】低ＶCC電圧でのしきい値電圧収束の基板電流誘導ホット電子注入（ＳＣＩＨＥ）手法のための本発明による集積回路の実施の形態の概観を示すブロック図。
【図１Ｂ】欠陥ビット線を論理的に置換えるように構成された集積回路の実施の形態の概観を示すブロック図。
【図２Ａ】ＳＣＩＨＥ手法が実現される浮遊ゲート・メモリセル装置のための分断された配列構成を示す回路図。
【図２Ｂ】ＳＣＩＨＥ手法が実現される共通ウエル線、及び、電流リミッターを含んだ分断された配列構成を示す回路図。
【図２Ｃ】ＢＬＩＳＰ方法が実現される一般化された分断された配列構成を示す回路図。
【図３Ａ】ＳＣＩＨＥ手法によるソフト・プログラミング・ステップを有するチップ、ブロック、又は、ビット線消去プロセスのための方法を示すフロー・チャート。
【図３Ｂ】一般のソフト・プログラミング・ステップを有するチップ、ブロック、又は、ビット線消去プロセスのための方法を示すフロー・チャート。
【図４】バイアス電圧及び電流シンクを有する浮遊ゲート・メモリセルの回路図。
【図５】浮遊ゲート・メモリセル及び電流リミッターの回路図。
【図６】２ステージ・ソフト・プログラミング方法を示すフロー・チャート。
【図７】プログラミング順序のタイミング図。
【図８Ａ】ビット線ソフト・プログラム（ＢＬＩＳＰ）方法を説明するフロー・チャート。
【図８Ｂ】欠陥ビット線を論理的に置換えるように構成されたビット線ソフト・プログラム（ＢＬＩＳＰ）方法を説明するフロー・チャート。
【図８Ｃ−１】ＢＬＩＳＰ方法を含むブロック消去プロセスのフロー・チャート。
【図８Ｃ−２】ＢＬＩＳＰ方法を含むブロック消去プロセスのフロー・チャート。
【図９Ａ】アドレス入力に接続されたビット線アドレス・デコーデイング・システムを説明する概略的な回路図。
【図９Ｂ】冗長システム内に配置された冗長ビット線アドレス・デコーデイング回路を説明する概略的な回路図。
【図９Ｃ】第１セル配列及び第２メモリ配列へのビット線デコード信号の接続を示す概略的な回路図。
【符号の説明】
【０１５５】
１００    ＳＣＩＨＥ集積回路
１１０    第１メモリ配列
２００Ａ    ＳＣＩＨＥ手法
３００    ＳＣＩＨＥソフト・プログラム
４００    浮遊ゲート・メモリセル
５００    電流リミッター回路
９１０    デコーデイング・システム
【図１Ａ】
2007012263.tif 000007
【図１Ｂ】
2007012263.tif 000008
【図２Ａ】
2007012263.tif 000009
【図２Ｂ】
2007012263.tif 000010
【図２Ｃ】
2007012263.tif 000011
【図３Ａ】
2007012263.tif 000012
【図３Ｂ】
2007012263.tif 000013
【図４】
2007012263.tif 000014
【図５】
2007012263.tif 000015
【図６】
2007012263.tif 000016
【図７】
2007012263.tif 000017
【図８Ａ】
2007012263.tif 000018
【図８Ｂ】
2007012263.tif 000019
【図８Ｃ−１】
2007012263.tif 000020
【図８Ｃ−２】
2007012263.tif 000021
【図９Ａ】
2007012263.tif 000022
【図９Ｂ】
2007012263.tif 000023
【図９Ｃ】
2007012263.tif 000024