(57)【要約】      （修正有）【課題】低消費電力モードから通常モードに回復する際に内部電源電圧をより高速に正常な電圧レベル値に回復可能な半導体集積回路装置を提供する。【解決手段】  低消費電力モードにおいては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定され電源供給は遮断される。一方、低消費電力モードから通常モードに切り替えられた場合には、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮが「Ｌ」レベルおよび「Ｈ」レベルに設定され、トランジスタ２０７がオンされる。これにより、ノードＮ１とキャパシタ２０９が電気的に結合され、キャパシタ２０９から電荷がチャージされ、通常モードにおいて、定電流発生回路２００に定電流ｉが流れる場合に設定されるノードＮ１の電圧レベルである内部状態に高速に設定される。【選択図】図４
2007318655.tif 000002
【特許請求の範囲】
【請求項１】
通常モードと低消費電力モードとを有する半導体集積回路装置であって、
電圧の供給を受けて所定動作を実行するための内部回路と、
第１の外部電源電圧および前記第１の外部電源電圧よりも低い第２の外部電源電圧を受けて、前記内部回路に対して前記内部電源電圧を供給するための内部電源電圧発生回路とを備え、
前記内部電源電圧発生回路は、
前記第１および第２の外部電源電圧と接続されて、前記内部電源電圧を生成するための基準となる基準電圧を生成する基準電圧発生回路と、
前記基準電圧に基づいて、前記内部電源電圧を生成するための電圧発生回路とを含み、
前記基準電圧発生回路は、
前記低消費電力モード時に、前記基準電圧発生回路の動作電流を遮断するための第１の電流遮断スイッチと、
前記低消費電力モード時に、前記通常モード時において前記基準電圧を生成する場合に前記基準電圧発生回路内において前記動作電流に基づいて設定される少なくとも１つの内部ノードの電圧レベルを保持するための状態保持部とを有し、
前記低消費電力モード時に、前記電圧発生回路の動作電流を遮断するための第２の電流遮断スイッチとを有する、半導体集積回路装置。
【請求項２】
前記第１および第２の電流遮断スイッチは、前記通常モードおよび前記低消費電力モードを指示する外部指示信号の入力に応じて前記動作電流を供給あるいは遮断する、請求項１記載の半導体集積回路装置。
【請求項３】
前記状態保持部は、前記通常モード時において、定常的に前記動作電流が流れる電流経路と電気的に結合される、請求項１記載の半導体集積回路装置。
【請求項４】
前記状態保持部は、前記内部ノードの電圧レベルを保持するための容量素子を含み、
前記基準電圧発生回路は、低消費電力モード時において、前記電流経路と前記容量素子とを電気的に切断するためのスイッチをさらに含む、請求項３記載の半導体集積回路装置。
【請求項５】
前記電圧発生回路は、前記基準電圧発生回路から出力される前記基準電圧と前記内部電源電圧発生部の出力ノードから出力される前記内部電源電圧とを比較して比較結果に基づく活性化信号を出力する比較部と、
前記比較部からの前記活性化信号に応答して、活性化されて前記内部電源電圧の電圧レベルを目標レベルに追従するための電圧レベルの調整を実行する電圧調整部とを有し、
前記比較部は、前記低消費電力モードから前記通常モードが指示された場合に前記活性化信号を所定期間出力するためのプリチャージ回路を有する、請求項１記載の半導体集積回路装置。
【請求項６】
前記状態保持部は、前記内部ノードの電圧レベルを保持するための容量素子を含み、
前記第１の電流遮断スイッチは、
前記第１の外部電源電圧との電気的な接続を切離する第１電源スイッチと、
前記第２の外部電源電圧との電気的な接続を切離する第２電源スイッチとを有する、請求項１記載の半導体集積回路装置。
【請求項７】
通常モードと低消費電力モードとを有する半導体集積回路装置であって、
電圧の供給を受けて所定動作をそれぞれ実行するための複数の内部回路と、
第１の外部電源電圧および前記第１の外部電源電圧よりも低い第２の外部電源電圧と接続されて、前記複数の内部回路に対して各々が異なる複数の内部電源電圧を供給するための内部電源電圧発生回路とを備え、
前記内部電源電圧発生回路は、
前記第１および第２の外部電源電圧を受けて、前記複数の内部電源電圧をそれぞれ生成するための基準となる複数の基準電圧を生成する基準電圧発生回路と、
前記複数の基準電圧の生成に基づいて、前記複数の内部電源電圧を生成するための複数の電圧発生回路とを含み、
前記基準電圧発生回路は、
前記第１および第２の外部電源電圧を受けて共通の定電流を発生させる定電流発生回路と、
前記定電流に基づいて前記複数の基準電圧をそれぞれ生成する電圧生成ユニットとを有し、
前記低消費電力モード時に、前記基準電圧発生回路の動作電流を遮断するための第１の電流遮断スイッチと、
前記低消費電力モード時に、前記通常モード時において前記基準電圧を生成する場合に前記基準電圧発生回路内において前記動作電流に基づいて設定される少なくとも１つの内部ノードの電圧レベルを保持するための状態保持部とを有し、
前記低消費電力モード時に、各前記電圧発生回路の動作電流を遮断するための第２の電流遮断スイッチとを有する、半導体集積回路装置。
【請求項８】
前記電圧生成ユニットは、抵抗素子を有し、
前記複数の基準電圧の各々は、前記抵抗素子に対する複数の抵抗分割により分割された各々が互いに異なる前記抵抗素子の抵抗値と前記定電流とに基づいて生成される、請求項７記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し特に内部電源電圧発生回路を搭載した半導体集積回路装置に関する。
【背景技術】
【０００２】
従来においては、例えば、マイクロプロセッサ（ＭＰＵ）、動画処理機能を有する回路、メモリ等はそれぞれ別チップで構成されたシステムボード上でそれぞれが配線接続されて１つのシステムを構成する方式が一般的であったが、機器の小型化、配線の単純化、高速化、低消費電力化等の理由から近年においてはこれらの機能を同一チップに集積するＳＯＣ（システムオンチップ）が採用されるようになってきた。このようなＳＯＣでは最先端の半導体プロセスが用いられるが、微細化が進むにつれて電源電圧に占めるトランジスタのしきい値電圧の比率が上昇してきており、高精度な電源電圧の供給が必要となってきている。
【０００３】
こうした要求を満たすために同一チップの内部に高精度な内部電源電圧発生回路を搭載するデバイスが注目されている。また、ＳＯＣのデバイスが用いられる機器、例えば、バッテリ駆動を前提とした携帯電話等のモバイル機器への搭載に対応するため低消費電力で駆動が可能な半導体集積回路装置が要求されており、そうした機器では通常の動作（通常モード）を低消費電力にするとともに、低消費電力モードであるチップ内部の電源を局所的に遮断し、機能を完全に停止させてしまうような超低消費電力動作のディープパワーダウンモードが用意されている場合がある。
【０００４】
従来から、消費電力を低減するために種々の低消費電力モードは提案されており、特に高精度な内部電源電圧発生回路に供給する電源電圧まで遮断してしまうと低消費電力モードから通常モードに回復した場合において、内部電源電圧が目標とする正常な電圧レベル値に戻るまでに時間がかかるという問題があった。特許文献１〜特許文献３においては、低消費電力モードから通常モードに回復する際に、内部電源電圧を早期に正常な電圧レベル値に回復させるための方式が提案されている。
【特許文献１】特開２０００−２４２３４７号公報
【特許文献２】特開２００２−３７３４９０号公報
【特許文献３】特開２００３−１３３９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、高精度の内部電圧発生回路には、駆動能力が低い高インピーダンスの回路が含まれるため低インピーダンスの回路よりも回路の内部状態の回復に時間がかかるという問題点がある（例えば２００μｓ）。この点については、特許文献１〜３には何ら説明されていない。
【０００６】
例えば、携帯電話等のモバイル機器等の場合、機器からユーザに対して情報を伝達するような場合、たとえばメールの着信等を通知するような場合には当該回復時間は問題とならないが、例えば、携帯電話が基地局から情報を受けて、その処理を次の情報を受信するまでに完了する必要があるような場合には、機器の内部において機能ＩＰ同士の情報伝達が求められ、回復時間が遅い場合には、重大な問題となる可能性もある。
【０００７】
本発明は、上記の問題を解決するためになされたものであって、低消費電力モードから通常モードに回復する際に内部電源電圧をより高速に正常な電圧レベル値に回復可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体集積回路装置は、通常モードと低消費電力モードとを有する半導体集積回路装置であって、電圧の供給を受けて所定動作を実行するための内部回路と、第１の外部電源電圧および第１の外部電源電圧よりも低い第２の外部電源電圧を受けて、内部回路に対して内部電源電圧を供給するための内部電源電圧発生回路とを備える。内部電源電圧発生回路は、第１および第２の外部電源電圧と接続されて、内部電源電圧を生成するための基準となる基準電圧を生成する基準電圧発生回路と、基準電圧に基づいて、内部電源電圧を生成するための電圧発生回路とを含む。基準電圧発生回路は、低消費電力モード時に、基準電圧発生回路の動作電流を遮断するための第１の電流遮断スイッチと、低消費電力モード時に、通常モード時において基準電圧を生成する場合に基準電圧発生回路内において動作電流に基づいて設定される少なくとも１つの内部ノードの電圧レベルを保持するための状態保持部とを有する。低消費電力モード時に、電圧発生回路の動作電流を遮断するための第２の電流遮断スイッチとを有する。
【０００９】
本発明に係る別の半導体集積回路装置は、通常モードと低消費電力モードとを有する半導体集積回路装置であって、電圧の供給を受けて所定動作をそれぞれ実行するための複数の内部回路と、第１の外部電源電圧および第１の外部電源電圧よりも低い第２の外部電源電圧と接続されて、複数の内部回路に対して各々が異なる複数の内部電源電圧を供給するための内部電源電圧発生回路とを備える。内部電源電圧発生回路は、第１および第２の外部電源電圧を受けて、複数の内部電源電圧をそれぞれ生成するための基準となる複数の基準電圧を生成する基準電圧発生回路と、複数の基準電圧の生成に基づいて、複数の内部電源電圧を生成するための複数の電圧発生回路とを含む。基準電圧発生回路は、第１および第２の外部電源電圧を受けて共通の定電流を発生させる定電流発生回路と、定電流に基づいて複数の基準電圧をそれぞれ生成する電圧生成ユニットとを有する。低消費電力モード時に、基準電圧発生回路の動作電流を遮断するための第１の電流遮断スイッチと、低消費電力モード時に、通常モード時において基準電圧を生成する場合に基準電圧発生回路内において動作電流に基づいて設定される少なくとも１つの内部ノードの電圧レベルを保持するための状態保持部とを有する。低消費電力モード時に、各電圧発生回路の動作電流を遮断するための第２の電流遮断スイッチとを有する。
【発明の効果】
【００１０】
本発明に係る半導体集積回路装置は、内部電源電圧発生回路に含まれる基準電圧発生回路と電圧発生回路との動作電流を遮断する第１および第２の電流遮断スイッチを含み、低消費電力モードにおいて、動作電流を遮断して消費電力を低減するとともに、基準電圧発生回路内の内部ノードの電圧レベルを保持する状態保持部を設けることにより、低消費電力モードから通常モードにシフトした場合に高速に基準電圧発生回路を復帰することが可能となる。
【００１１】
また、本発明に係る半導体集積回路装置は、内部電源電圧発生回路に含まれる基準電圧発生回路と複数の電圧発生回路との動作電流を遮断する第１および第２の電流遮断スイッチを含み、低消費電力モードにおいて、動作電流を遮断して消費電力を低減するとともに、基準電圧発生回路内の内部ノードの電圧レベルを保持する状態保持部を設けることにより、低消費電力モードから通常モードにシフトした場合に高速に基準電圧発生回路を復帰することが可能となる。さらに、複数の電圧発生回路に対して共通の基準電圧発生回路を設けるため内部電源電圧発生回路の部品点数を削減するとともにレイアウト面積を縮小することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体集積回路装置１の概略図である。
【００１４】
図１を参照して、本発明の実施の形態１に従う半導体集積回路装置１にはプロセッサ等のロジック回路およびメモリ回路等が同一の半導体チップ上に集積された構成が示されている。
【００１５】
ここでは一例として３種類のメモリ回路ＭＥＭ１〜ＭＥＭ３と、ロジック回路ＬＧＣ１，ＬＧＣ２と、アナログ回路ＡＮＧとが１つの半導体チップ上に集積された場合が示されており、これら半導体チップの周辺部には、複数の外部パッドＰＤが設けられている。ここで、たとえばメモリ回路の種類としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、不揮発性ＲＡＭ（Random Access Memory）等を集積した構成を挙げることができる。なお、外部パッドＰＤを介して各種制御信号あるいは外部電源電圧等が半導体集積回路装置１に対して供給されるものとする。
【００１６】
また、ロジック回路には、ＣＰＵ（Central Processing Unit）、画像処理、ネットワーク処理等用途に応じて様々なＩＰ（Intellectual Property）が搭載され、アナログ回路には、アナログデジタル変換器、デジタルアナログ変換器、インターフェイス回路、ＰＬＬ／ＤＬＬ（Phase/Delay Locked Loop）回路といったものが設けられる。各回路部は、図示しないが相互に必要に応じて配線接続され、例えばメモリ回路は、ロジック回路から与えられたデータを保持し、あるいはメモリ回路において保持されたデータがロジック回路に出力される。
【００１７】
各回路ブロックにそれぞれ対応して外部パッドＰＤからのハイ側およびロー側の外部電源電圧ＶＤＤおよび外部電源電圧ＧＮＤ（以下、接地電圧とも称する）の供給を受けて内部電源電圧を生成する内部電源電圧発生回路を有する内部電源電圧発生部ＶＣＲＴ１〜ＶＣＲＴ６（以下、総括して内部電源電圧発生部ＶＣＲＴ）が設けられている。
【００１８】
内部電源電圧発生部ＶＣＲＴは、外部パッドＰＤからの外部電源電圧ＶＤＤおよびＧＮＤの供給を受ける内部電源線および内部接地線ＶＬ，ＧＬを含み、当該内部電源線ＶＬおよび内部接地線ＧＬと電気的に結合されて、外部電源電圧の供給を受けて内部回路に必要な内部電源電圧を生成する。
【００１９】
以下においては、一例として、大容量のメモリ回路ＭＥＭ１として集積されたＤＲＡＭに対する内部電源電圧を生成する内部電源電圧発生部ＶＣＲＴ１の構成の一部について説明する。なお、後述するが、メモリ回路ＭＥＭ１には、内部電源電圧発生部ＶＣＲＴ１とは別に、必要に応じて外部パッドＰＤａ〜ＰＤｃからの外部電源電圧を直接内部電源電圧として供給するための内部電源電圧発生部ＶＣＲＴ＃が設けられている。ここでは、外部パッドＰＤａ〜ＰＤｃに供給される外部電源電圧ＶＤＤ，外部電源電圧ＧＮＤ，外部電源電圧ＶＤＤＬが内部電源電圧発生部ＶＣＲＴ＃に供給される場合が示されている。
【００２０】
図２は、本発明の実施の形態１に従う内部電源電圧発生部ＶＣＲＴを説明する概略ブロック図である。
【００２１】
図２を参照して、本発明の実施の形態１に従う内部電源電圧発生部ＶＣＲＴは、基準電圧発生回路部１０とアクティブ電圧発生回路部２０とを含む。
【００２２】
基準電圧発生回路部１０は、定電流を生成する定電流発生回路２００と、共通の定電流発生回路２００により生成された定電流に基づいて電流電圧変換を実行する電流電圧変換回路を複数個含む電流電圧変換回路群４と、各電流電圧変換回路により電流電圧変換された電圧信号を受ける複数個のバッファ回路を含むバッファ回路群６とを含む。各バッファ回路から内部電源電圧を生成する基準電圧がアクティブ電圧発生回路部２０に入力される。ここでは、基準電圧発生回路部１０から各バッファ回路を介して一例として基準電圧ＶＲＥＦＰ，ＶＲＥＦＢ，ＶＲＥＦＳが生成されてアクティブ電圧発生回路部２０に供給される場合が示されている。なお、本例においては主に３種類の基準電圧が生成される場合について説明するが、これに限られず、さらに複数の基準電圧を設ける構成とすることも当然に可能である。
【００２３】
アクティブ電圧発生回路部２０は、昇圧電圧検知回路１２と、昇圧ポンプ回路１５と、負電圧検知回路１４と、負電圧ポンプ回路１６と、電圧降下回路（ＶＤＣ）回路１７と、プッシュプル回路１８とを含む。
【００２４】
昇圧電圧検知回路１２は、昇圧電圧である内部電源電圧ＶＰＰと基準電圧ＶＲＥＦＰとの比較に基づいて、内部電源電圧ＶＰＰの電圧レベルを検知して昇圧ポンプ回路１５においてポンピング動作を指示するための制御信号ＯＵＴＰを出力する。昇圧ポンプ回路１５は、昇圧電圧検知回路１２からの制御信号ＯＵＴＰの入力を受けて、ポンピング動作を実行して所期の昇圧電圧である内部電源電圧ＶＰＰを発生する。
【００２５】
負電圧検知回路１４は、負電圧である内部電源電圧ＶＢＢと基準電圧ＶＲＥＦＢとの比較に基づいて、内部電源電圧ＶＢＢの電圧レベルを検知して負電圧ポンプ回路１６においてポンピング動作を指示するための制御信号ＯＵＴＢを出力する。負電圧ポンプ回路１６は、負電圧検知回路１４からの制御信号ＯＵＴＢの入力を受けて、ポンピング動作を実行して所期の負電圧である内部電源電圧ＶＢＢを生成する。
【００２６】
ＶＤＣ回路１７は、内部電源電圧ＶＤＤＳと基準電圧ＶＲＥＦＳとの比較に基づいて、内部電源電圧ＶＤＤＳの電圧レベルを検知して所期の電圧レベルである内部電源電圧ＶＤＤＳを生成する。
【００２７】
プッシュプル回路１８は、ＶＤＣ回路１７から出力される内部電源電圧ＶＤＤＳの供給を受けて１／２倍の内部電源電圧である内部電源電圧ＶＢＬを生成する。
【００２８】
図示しないが内部電源電圧ＶＰＰは、いわゆるＤＲＡＭのワード線に対して供給される昇圧電圧として用いられ、ここでは、一例として１．３５Ｖの基準電圧ＶＲＥＦＰに対して２倍の２．７Ｖの内部電源電圧ＶＰＰに設定される場合が示されている。また、内部電源電圧ＶＢＢは、ＤＲＡＭの半導体装置の基板電圧として用いられ、ここでは、一例として１．０Ｖの基準電圧ＶＲＥＦＢの電圧レベルから−２倍の電圧レベルに降下した電圧レベルである−１．０Ｖの内部電源電圧ＶＢＢに設定される場合が示されている。また、内部電源電圧ＶＤＤＳは、ＤＲＡＭを構成する回路例えばセンスアンプ回路等のハイ側の駆動電圧として用いられ、ここでは、一例として１．２Ｖの内部電源電圧ＶＤＤＳに設定される場合が示されている。また、内部電源電圧ＶＢＬは、ＤＲＡＭのビット線のプリチャージ電圧として、内部電源電圧ＶＤＤＳの１／２倍の０．６Ｖに設定される場合が示されている。
【００２９】
図３は、本発明の実施の形態１に従う半導体集積回路装置のモードの種類と内部電源電圧等との関係を説明する図である。
【００３０】
図３を参照して、ここでは、モードの種類として、アクティブモードおよびスタンバイモードを含む通常モードと、外部直結パワーダウンモードおよびディープパワーダウンモードの２種類のパワーダウンモードを含む低消費電力モードとが示される。アクティブモードとは、例えばＤＲＡＭにおいてデータ書込、データ読出等の動作が実行されるモードであり、スタンバイモードとは、上記の動作が実行されないコマンドの入力待ち状態のモードを指し示したり、あるいは外部クロック信号ＣＬＫが停止したり、あるいは、チップ内部で非活性化されるようなモードを指し示すものとする。外部直結パワーダウンモードは、外部電源電圧と電気的に結合することにより消費電力を低減するモードであり、ディープパワーダウンモードは、外部電源電圧との電気的な接続を遮断することにより消費電力を低減するモードである。ここで、各モードの切り替えは、図示しないがたとえばメモリ回路ＭＥＭ１に対して、対応するモードが実行されるようにチップ外部から各モードに対応するモード指示信号が入力されて制御されるものとする。
【００３１】
ここでは、アクティブモードおよびスタンバイモードにおいては、内部電源電圧ＶＰＰ，ＶＢＢ，ＶＤＤＳ，ＶＢＬがそれぞれ上述したように２．７Ｖ，−１．０Ｖ，１．２Ｖ，０．６Ｖに設定される場合が示されている。
【００３２】
また、外部直結パワーダウンモードにおいては、２．５Ｖである外部電源電圧ＶＤＤＨが昇圧電圧である内部電源電圧ＶＰＰとして供給される。また、０Ｖである接地電圧ＧＮＤが内部電源電圧ＶＢＢとして供給される。また、１．２Ｖである外部電源電圧ＶＤＤＬが内部電源電圧ＶＤＤＳとして供給される。さらに、０Ｖである接地電圧ＧＮＤが内部電源電圧ＶＢＬとして供給される。なお、この外部直結パワーダウンモードについては、指示に応答して内部電源電圧生成回路ＶＣＲＴ＃から外部電源電圧ＶＤＤＨ，接地電圧ＧＮＤ，外部電源電圧ＶＤＤＬが上述した内部電源電圧ＶＰＰ，ＶＢＢ，ＶＤＤＳ，ＶＢＬとして供給されるものとする。なお、内部電源電圧発生部ＶＣＲＴ＃は、外部直結パワーダウンモードの指示に応答して活性化され、それ以外の通常モードおよびディープパワーダウンモードの際には非活性化状態である。
【００３３】
ディープパワーダウンモードにおいては、内部電源電圧生成回路ＶＣＲＴに対して供給される電源電圧は、後述するが遮断されるため内部電源電圧ＶＰＰ，ＶＢＢ，ＶＤＤＳ，ＶＢＬを伝達する信号線は、ハイインピーダンス状態に設定されるものとする。
【００３４】
なお、アクティブモードの時の平均電流は、１００ｍＡ程度であり、スタンバイモードの時の平均電流は、充放電電流等により１ｍＡ程度である。また、外部直結パワーダウンモードの時の平均電流は、１０μＡ程度である。また、ディープパワーダウンモードの時の平均電流は、１μＡ程度である。なお、後述するが回復までに要する時間（復帰）には、外部直結パワーダウンモードの場合には２０μｓ程度かかるが、ディープパワーダウンモードの場合には、０．１μｓ程度となる。なお、本発明は、ディープパワーダウンモードである低消費電力モードについて以下、主に説明する。
【００３５】
図４は、本発明の実施の形態１に従う基準電圧発生回路の回路構成図である。
ここでは、一例として基準電圧ＶＲＥＦＳを生成する基準電圧生成回路が示されている。
【００３６】
図４を参照して、本発明の実施の形態１に従う基準電圧発生回路は、定電流発生回路２００と、電流電圧変換回路群４に含まれる電流電圧変換回路３００と、バッファ回路群６に含まれるバッファ回路４００とを含む。
【００３７】
定電流発生回路２００は、トランジスタ２０１，２０２，２０４，２０５，２０６，２０７，２０８と、キャパシタ２０９，２１０と、抵抗２０３とを含む。なお、一例としてトランジスタ２０１，２０２，２０４，２０７，２０８は、ＰチャネルＭＯＳトランジスタとする。一例としてトランジスタ２０５，２０６は、ＮチャネルＭＯＳトランジスタとする。
【００３８】
トランジスタ２０１は、内部電源線ＶＬを介して供給される外部電源電圧ＶＤＤＨ（以下、電源電圧ＶＤＤＨ）と内部ノードＮ０（以下、単にノードとも称する）との間に配置され、そのゲートは制御信号ＰＷＲＤＷＮの入力を受ける。なお、当該、トランジスタ２０１は、電源電圧ＶＤＤＨの供給を遮断するスイッチＳＷ１を構成する。なお、制御信号ＰＷＲＤＷＮは、通常モード（アクティブモードおよびスタンバイモード）の場合には、「Ｌ」レベルに設定され、低消費電力モード（ディープパワーダウンモード）の場合には、「Ｈ」レベルに設定されるものとする。なお、制御信号ＰＷＲＤＷＮは、各モードに対応するモード指示信号の入力とともに、チップの外部から入力されるものとする。
【００３９】
トランジスタ２０２は、ノードＮ０とノードＮ１との間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタ２０５は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ２と電気的に結合される。抵抗２０３およびトランジスタ２０４は、ノードＮ０とノードＮ２との間に配置され、トランジスタ２０４のゲートはノードＮ１と電気的に結合される。トランジスタ２０６は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ２と電気的に結合される。
【００４０】
トランジスタ２０７は、ノードＮ１とノードＮ３との間に配置され、そのゲートはＰＷＲＤＷＮの入力を受ける。キャパシタ２０９は、電源電圧ＶＤＤＨとノードＮ３との間に接続される。トランジスタ２０８は、ノードＮ２とノードＮ４との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。キャパシタ２１０は、ノードＮ４と接地電圧ＧＮＤとの間に配置される。
【００４１】
定電流発生回路２００は、電源電圧ＶＤＤＨ（２．５Ｖ）を受けて、中間電圧ＩＣＯＮＳＴ（≒ＶＤＤＨ−Ｖｔｈｐ）、ＢＩＡＳＬ（≒Ｖｔｈｎ）を発生する。ここで、Ｖｔｈｐは、定電流発生回路２００のトランジスタ２０２，２０４のしきい値電圧、Ｖｔｈｎは、トランジスタ２０５，２０６のしきい値電圧である。なお、この中間電圧ＢＩＡＳＬは、後述するバッファ回路４００のトランジスタ４０６のゲートに入力される。
【００４２】
通常モードの場合、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、トランジスタ２０１がオンして、電源電圧ＶＤＤＨが定電流発生回路２００に供給されて定電流ｉを生成する。定電流ｉは、抵抗２０３の抵抗値に応じて調整される。抵抗２０３は、高抵抗の抵抗が用いられ、ハイインピーダンスの電流量が低い定電流ｉがトランジスタ２０２，２０５を通過して流れる。同様に抵抗２０３、トランジスタ２０４，２０６を通過して定電流ｉが流れる。
【００４３】
なお、通常モードの場合、トランジスタ２０７，２０８がオンしているためノードＮ１とノードＮ３とが電気的に結合されており、ノードＮ１の電圧レベルに応じた電荷がキャパシタ２０９に蓄積される。また、ノードＮ２とノードＮ４とが電気的に結合されており、ノードＮ２の電圧レベルに応じた電荷がキャパシタ２１０に蓄積される。キャパシタ２０９は、低消費電力モードにおいてノードＮ１あるいはノードＮ３の状態を保持する状態保持部ＣＵ１を構成する。また、キャパシタ２１０は、低消費電力モードにおいて、ノードＮ２あるいはノードＮ４の状態を保持する状態保持部ＣＵ２を構成する。なお、ここでは、たとえばトランジスタ２０７を用いてノードＮ１とキャパシタ２０９と接続されるノードＮ３との電気的な接続を制御する構成について説明しているが、トランジスタに限られず電気的な接続を制御可能であれば良く、単なるスイッチを用いることも可能である。他の場合についても同様である。
【００４４】
電源電圧変換回路３００は、トランジスタ３０１と、複数個のシリアル接続されたトランジスタ３０２と、トランジスタ３０３と、キャパシタ３０４とを含む。トランジスタ３０２は、実効的なロングチャネルトランジスタとして機能する（以下、ロングチャネルトランジスタ３０２とも称する）が、接続個数をヒューズ素子等を用いて調整することによりチップを成型した後においてもチップ毎に接続個数を調整することにより、後述するチャネル抵抗の値を調整して電圧レベルを調整することが可能である。なお、一例としてトランジスタ３０１，３０２は、ＰチャネルＭＯＳトランジスタであり、トランジスタ３０３は、ＮチャネルＭＯＳトランジスタとする。
【００４５】
トランジスタ３０１は、ノードＮ０とノードＮ５との間に配置されそのゲートはノードＮ３と電気的に結合される。ロングチャネルトランジスタ３０２は、ノードＮ５と接地電圧ＧＮＤとの間に設けられ、そのゲートは接地電圧ＧＮＤと電気的に結合される。トランジスタ３０３は、ノードＮ５とノードＮ６との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。キャパシタ３０４は、ノードＮ６と接地電圧ＧＮＤとの間に設けられる。
【００４６】
通常モードの場合、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、トランジスタ２０１がオンして、電源電圧ＶＤＤＨが電流電圧変換回路３００に供給される。ノードＮ１とノードＮ３とは電気的に結合されるためノードＮ３をゲートに受けるトランジスタ３０１は、トランジスタ２０２とのカレントミラーにより定電流ｉが流れることになる。トランジスタ３０１を通過する定電流ｉは、ロングチャネルトランジスタ３０２を流れる。したがって、ロングチャネルトランジスタ３０２を流れる定電流ｉは、ロングチャネルトランジスタにより電流電圧変換される。トランジスタ３０３は、オンしているため変換された電圧が内部基準電圧ＶＲＥＦ０として出力される。なお、内部基準電圧ＶＲＥＦ０は、ロングチャネルトランジスタ３０２のチャネル抵抗Ｒｃ×ｉ＋｜ＶＴＨＰ｜に設定される。例えば、定電流ｉは一例として０．３μＡ、チャネル抵抗Ｒｃは２５０ｋΩ、ＶＴＨＰは、ロングチャネルトランジスタ３０２のしきい値電圧であり、例えば−０．４５Ｖであるとすると、内部基準電圧ＶＲＥＦ０は、１．２Ｖに設定される。
【００４７】
また、ノードＮ５とノードＮ６とは電気的に結合されているため、ノードＮ５の電圧レベルに応じた電荷がキャパシタ３０４に蓄積される。キャパシタ３０４は、低消費電力モードにおいてノードＮ５あるいはノードＮ６の状態を保持する状態保持部ＣＵ３を構成する。
【００４８】
バッファ回路４００は、トランジスタ４０１〜４０７と、キャパシタ４０８とを含む。なお、一例としてトランジスタ４０１〜４０３，４０７は、ＰチャネルＭＯＳトランジスタとする。また、トランジスタ４０４から４０６は、ＮチャネルＭＯＳトランジスタとする。
【００４９】
トランジスタ４０１は、電源電圧ＶＤＤＨとノードＮ７との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。トランジスタ４０２は、ノードＮ７とノードＮ８との間に配置され、そのゲートはノードＮ８と電気的に結合される。トランジスタ４０４は、ノードＮ８とノードＮ１０との間に配置され、そのゲートはノードＮ６と電気的に結合される。トランジスタ４０３は、ノードＮ７とノードＮ９との間に配置され、そのゲートはノードＮ８と電気的に結合される。トランジスタ４０５は、ノードＮ９とノードＮ１０との間に配置され、そのゲートはノードＮ９と電気的に結合される。トランジスタ４０６は、ノードＮ１０と接地電圧ＧＮＤとの間に配置され、そのゲートは上述した定電流発生回路の中間電圧ＢＩＡＳＬの入力を受ける。トランジスタ４０７は、ノードＮ９とノードＮ１１との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。キャパシタ４０８は、ノードＮ１１と接地電圧ＧＮＤとの間に配置される。
【００５０】
通常モードの場合、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、トランジスタ４０１がオンして、電源電圧ＶＤＤＨがバッファ回路４００に供給され、中間電圧ＢＩＡＳＬの入力に応じて定電流ｉが通過電流として流れる。また、トランジスタ４０７がオンしてノードＮ９とＮ１１とが電気的に結合される。バッファ回路４００は、入力ノードであるノードＮ６に伝達された内部基準電圧ＶＲＥＦ０の入力に基づいてその電圧レベルと同じ電圧レベルを基準電圧ＶＲＥＦＳとして出力する。なお、バッファ回路４００は、高出力抵抗であるすなわちハイインピーダンスの内部基準電圧ＶＲＥＦ０を低出力抵抗すなわちロウインピーダンスの基準電圧ＶＲＥＦＳにインピーダンス変換して出力する。
【００５１】
この基準電圧ＶＲＥＦＳの入力を受けて上述したように後段のアクティブ電圧発生回路において内部電源電圧ＶＤＤＳが生成される。ここでは、基準電圧ＶＲＥＦＳについて説明したが、他の基準電圧ＶＲＥＦＰおよびＶＲＥＦＢについても電圧レベルの値が異なるのみであり同様の方式従って生成される。具体的には、電流電圧変換回路３００のチャネル抵抗Ｒｃの抵抗値を調整することにより電圧レベルが調整される。
【００５２】
なお、通常モードの場合、トランジスタ４０７がオンしているためノードＮ９とノードＮ１１とが電気的に結合されており、ノードＮ９の電圧レベルに応じた電荷がキャパシタ４０８に蓄積される。キャパシタ４０８は、低消費電力モードにおいてノードＮ９あるいはノードＮ１１の状態を保持する状態保持部ＣＵ４を構成する。なお、キャパシタ２０９，２１０，３０４，４０８は、本例においては、一例としてＭＯＳキャパシタで構成されるものとする。
【００５３】
一方、低消費電力モードであるディープパワーダウンモードにおいては、定電流発生回路２００においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに応答してトランジスタ２０１はオフし、電源電圧ＶＤＤＨとノードＮ０との電気的な接続は接離される。すなわち、定電流発生回路２００への電源供給は遮断される。なお、トランジスタ２０１は、電源電圧ＶＤＤＨの電源供給を遮断して、動作電流を遮断するスイッチＳＷ１を構成する。また、トランジスタ２０７がオフして、ノードＮ１とノードＮ３とが電気的に切離される。さらに、トランジスタ２０８がオフして、ノードＮ２とノードＮ４とが電気的に切離される。これに応答して、キャパシタ２０９の一方電極は電源電圧ＶＤＤＨ、他方電極はオープン状態となるため通常モードにおいて蓄積していた電荷が保持されることになる。同様にキャパシタ２１０の一方電極は接地電圧ＧＮＤ、他方電極はオープン状態となるため通常モードにおいて蓄積していた電荷が保持されることになる。
【００５４】
また、電流電圧変換回路３００においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに応答してトランジスタ２０１がオフするため、上述したように電源電圧ＶＤＤＨとノードＮ０との電気的な接続が切離されるため電流電圧変換回路３００への電源供給は遮断される。また、トランジスタ３０３がオフして、ノードＮ５とノードＮ６とが電気的に切離される。これに応答して、キャパシタ３０４の一方電極は接地電圧ＧＮＤ、他方電極はオープン状態となるため通常モードにおいて蓄積していた電荷が保持されることになる。
【００５５】
また、バッファ回路４００においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに応答してトランジスタ４０１がオフするため電源電圧ＶＤＤＨとノードＮ７との電気的な接続が切離されるためバッファ回路４００への電源供給は遮断される。また、トランジスタ４０７がオフして、ノードＮ９とノードＮ１１とが電気的に切離される。これに応答して、キャパシタ４０８の一方電極は、接地電圧ＧＮＤ、他方電極はオープン状態となるため通常モードにおいて蓄積していた電荷が保持されることになる。
【００５６】
したがって、低消費電力モードであるディープパワーダウンモードを示す制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮが「Ｈ」レベルおよび「Ｌ」レベルに設定された場合には、電源電圧ＶＤＤＨの供給が遮断され、定電流発生回路２００および電流電圧変換回路３００およびバッファ回路４００に流れる動作電流はすべて遮断されることになる。
【００５７】
一方、定電流発生回路２００のノードＮ３，Ｎ４に対応して設けられたキャパシタ２０９は、トランジスタ２０７，２０８のオフによりオープン状態とされ、ノードＮ３，Ｎ４の電圧レベルに応じて蓄積された電荷が保持された状態となる。これにより、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮが「Ｌ」レベルおよび「Ｈ」レベルすなわち低消費電力モードから通常モードに切り替えられた（シフトした）場合においては、トランジスタ２０７，２０８がオンされる。これにより、ノードＮ１とキャパシタ２０９が電気的に結合されたノードＮ３とが電気的に結合される。また、ノードＮ２とキャパシタ２１０が電気的に結合されたノードＮ４とが電気的に結合される。これにより、キャパシタ２０９，２１０から電荷がチャージされ、通常モードにおいて、定電流発生回路２００に定電流ｉが流れる場合に設定されるノードＮ１，Ｎ２の電圧レベルである内部状態に高速に設定（復帰）されることになる。
【００５８】
したがって、定電流発生回路２００は、高速に定電流ｉを発生させることが可能となる。
【００５９】
また、電流電圧変換回路３００においても、ノードＮ６に対応して設けられたキャパシタ３０４は、トランジスタ３０３のオフによりオープン状態とされ、ノードＮ６の電圧レベルに応じて蓄積された電荷が保持された状態となる。これにより、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルすなわち低消費電力モードから通常モードにシフトした場合においては、トランジスタ３０３がオンされる。これにより、ノードＮ５とキャパシタ３０４が電気的に結合されたノードＮ６とが電気的に結合される。これにより、キャパシタ３０４から電荷がチャージされ、通常モードにおいて電流電圧変換回路３００から生成される内部基準電圧ＶＲＥＦ０の電圧レベルは、高速に設定（復帰）されることになる。
【００６０】
したがって、電流電圧変換回路３００は、高速に内部基準電圧ＶＲＥＦ０を発生させることが可能となる。
【００６１】
また、バッファ回路４００においても、ノードＮ１１に対応して設けられたキャパシタ４０８は、トランジスタ４０７のオフによりオープン状態とされ、ノードＮ１１の電圧レベルに応じて蓄積された電荷が保持された状態となる。これにより、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮが「Ｌ」レベルおよび「Ｈ」レベルすなわち低消費電力モードから通常モードにシフトした場合においては、トランジスタ４０７がオンされる。これにより、ノードＮ９とキャパシタ４０８が電気的に結合されたノードＮ１１とが電気的に結合される。これにより、キャパシタ４０８から電荷がチャージされ、通常モードにおいてバッファ回路４００から生成される基準電圧ＶＲＥＦＳの電圧レベルは、高速に設定（復帰）されることになる。
【００６２】
したがって、バッファ回路４００は、高速に基準電圧ＶＲＥＦＳを発生させることが可能となる。
【００６３】
次に、アクティブ電圧発生回路部２０について説明する。
図５は、本発明の実施の形態１に従う昇圧電圧検知回路１２の回路構成図である。
【００６４】
図５を参照して、本発明の実施の形態１に従う昇圧電圧検知回路１２は、トランジスタ５００〜５０７とインバータ５０８とを含む。なお、トランジスタ５００，５０１，５０３，５０４は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタ５０２，５０５〜５０７は、一例としてＮチャネルＭＯＳトランジスタとする。
【００６５】
トランジスタ５００は、昇圧ポンプ回路１５の出力ノードから生成される昇圧電圧である内部電源電圧ＶＰＰとノードＮ２０との間に配置され、そのゲートはノードＮ２０と電気的に結合される。トランジスタ５０１は、ノードＮ２０とノードＮ２１との間に配置され、そのゲートはノードＮ２１と電気的に結合される。トランジスタ５０２は、ノードＮ２１と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。トランジスタ５０３は、電源電圧ＶＤＤＨとノードＮ２２との間に配置され、そのゲートはノードＮ２２と電気的に結合される。トランジスタ５０５は、ノードＮ２２とノードＮ２４との間に配置され、そのゲートはノードＮ２０と電気的に結合される。トランジスタ５０７は、ノードＮ２４と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。トランジスタ５０４は、電源電圧ＶＤＤＨとノードＮ２３との間に配置され、そのゲートはノードＮ２２と電気的に結合される。トランジスタ５０６は、ノードＮ２３とノードＮ２４との間に配置され、そのゲートは基準電圧ＶＲＥＦＰの入力を受ける。インバータ５０８は、ノードＮ２３に伝達される電圧信号を反転してノードＮ２５に制御信号ＯＵＴＰとして出力する。ここで、トランジスタ５０３〜５０７は、トランジスタ５０５および５０６のゲートにそれぞれ与えられる入力電圧を比較してその差を増幅する差動増幅回路５０９が形成する。
【００６６】
本発明の実施の形態１に従う昇圧電圧検知回路１２は、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルの場合にトランジスタ５０２および５０７がオンして電流経路が形成されて活性化され、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルの場合にトランジスタ５０２および５０７がオフして電流経路が遮断されて非活性化される。なお、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルの場合には、制御信号ＯＵＴＰは「Ｌ」レベルに設定される。
【００６７】
ここでは、トランジスタ５０５のゲートに電圧ＶＰＰ／２が入力され、トランジスタ５０６のゲートに基準電圧ＶＲＥＦＰが入力される。例えば、電圧ＶＰＰ／２≧基準電圧ＶＲＥＦＰの場合には、ノードＮ２３には「Ｈ」レベルの信号が伝達される。これにより、制御信号ＯＵＴＰは、反転されて「Ｌ」レベルに設定される。
【００６８】
一方、電圧ＶＰＰ／２＜基準電圧ＶＲＥＦＰの場合には、ノードＮ２３には「Ｌ」レベルの信号が伝達される。これにより、制御信号ＯＵＴＰは、反転されて「Ｈ」レベルに設定される。
【００６９】
後述するが、昇圧電圧である内部電源電圧ＶＰＰの所期の電圧レベルは２．７Ｖであるため、所期の電圧ＶＰＰ／２の電圧レベルは、１．３５Ｖである。したがって、この電圧ＶＰＰ／２の電圧レベルと、基準電圧ＶＲＥＦＰとを比較することにより、内部電源電圧ＶＰＰの電圧レベルが所期の電圧値よりも高いかあるいは低いかを検知することができる。これにより、内部電源電圧ＶＰＰの電圧レベルが所期の電圧値よりも低い場合には、後述するが制御信号ＯＵＴＰが「Ｈ」レベルに設定され、内部電源電圧ＶＰＰの電圧レベルが所期の電圧値よりも高い場合には、制御信号ＯＵＴＰは「Ｌ」レベルに設定される。
【００７０】
図６は、本発明の実施の形態１に従う昇圧ポンプ回路１５の回路構成図である。
図６を参照して、本発明の実施の形態１に従う昇圧ポンプ回路１５は、ＡＮＤ回路５１０と、インバータ５１１，５１６，５１７と、トランジスタ５１２，５１３，５１４，５１５，５１８，５１９とを含む。なお、トランジスタ５１２，５１８は、ソースおよびドレインが電気的に結合されてＭＯＳキャパシタを形成する。
【００７１】
ＡＮＤ回路５１０は、外部から入力されるクロック信号ＣＬＫと制御信号ＯＵＴＰの入力とに基づいてＡＮＤ論理演算結果をノードＮ２６に伝達する。制御信号ＯＵＴＰが「Ｈ」レベルに設定される場合には、昇圧ポンプ回路１５は活性化されて、クロック信号ＣＬＫをノードＮ２６に伝達する。一方、制御信号ＯＵＴＰが「Ｌ」レベルに設定される場合には、昇圧ポンプ回路１５は非活性化されて、ノードＮ２６は「Ｌ」レベルに維持された状態となる。
【００７２】
ノードＮ２６とノードＮ２７との間にはインバータ５１１およびトランジスタ５１２とが直列に接続され、トランジスタ５１２のゲートはノードＮ２７と電気的に結合される。トランジスタ５１２のソースおよびドレインは、インバータ５１１の出力ノードと電気的に結合される。インバータ５１６，５１７およびトランジスタ５１８は、ノードＮ２６とノードＮ２８との間に直列に接続され、トランジスタ５１８のゲートはノードＮ２８と電気的に結合される。なお、トランジスタ５１８のソースおよびドレインは、インバータ５１７の出力ノードと電気的に結合される。
【００７３】
トランジスタ５１３は、電源電圧ＶＤＤＨとノードＮ２７との間に設けられ、そのゲートは電源電圧ＶＤＤＨと電気的に結合される。トランジスタ５１４は、電源電圧ＶＤＤＨとノードＮ２７との間に配置され、そのゲートはノードＮ２７と電気的に結合される。トランジスタ５１５は、電源電圧ＶＤＤＨとトランジスタ５１９のゲートと電気的に結合され、トランジスタ５１５のゲートはノードＮ２７と電気的に結合される。トランジスタ５１９は、ノードＮ２８とノードＮ２９との間に接続され、そのゲートはノードＮ２８と電気的に結合される。
【００７４】
次に、この図６の昇圧ポンプ回路１５の動作について説明する。
インバータ５１６は、ＡＮＤ回路５１０からのクロック信号ＣＬＫを反転してインバータ５１７へ出力し、インバータ５１７は、インバータ５１６の出力信号を反転してトランジスタ５１８のソースおよびドレインへ出力する。インバータ５１１は、クロック信号ＣＬＫを反転してトランジスタ５１２のソースおよびドレインへ出力する。
【００７５】
インバータ５１１が「Ｌ」レベルの信号をトランジスタ５１２のソースおよびドレインへ出力すると、正孔がトランジスタ５１３を介して電源電圧ＶＤＤＨからノードＮ２７へ流れる。そして、ノードＮ２７上の電圧は高くなる。そうすると、トランジスタ５１４のチャネル幅は、ノードＮ２７上の電圧が高くなるのに比例して広くなり、トランジスタ５１４を介して電源圧ＶＤＤＨからノードＮ２７へ流れる正孔は増加する。そして、ノードＮ２７上の電圧はさらに高くなる。
【００７６】
このように、ノードＮ２７上の電圧は、インバータ５１１が出力する信号の「Ｌ」レベルの期間に比例して高くなる。
【００７７】
ノードＮ２７上の電圧が高くなると、トランジスタ５１５のチャネル幅も広くなり、トランジスタ５１５を介して電源電圧ＶＤＤＨからノードＮ２８へ流れる正孔は増加し、ノードＮ２８上の電圧も高くなる。
【００７８】
インバータ５１１が「Ｌ」レベルの信号を出力する期間、インバータ５１７は「Ｈ」レベルの信号をトランジスタ５１８のソースおよびドレインへ出力するので、トランジスタ５１８のチャネル領域にはソースおよびドレインから正孔が注入され、ノードＮ２８上の正孔は、トランジスタ５１８のゲート端子から遠ざかる方向にクーロン力を受ける。
【００７９】
したがって、ノードＮ２８上の正孔は、トランジスタ５１９を介してノードＮ２９へ供給され、ノードＮ２９上の電圧は高くなる。そして、ノードＮ２９は、基準電圧ＶＲＥＦＰを昇圧した２．７Ｖの内部電源電圧ＶＰＰを出力する。
【００８０】
インバータ５１１が「Ｌ」レベルの信号をトランジスタ５１２のソースおよびドレインへ出力し、インバータ５１７が「Ｌ」レベルの信号をトランジスタ５１８のソースおよびドレインへ出力する期間においては、電子がトランジスタ５１３，５１４を介して電源電圧ＶＤＤＨからノードＮ２７へ流れる。
【００８１】
そうすると、ノードＮ２７上の電圧は若干低くなり、トランジスタ５１４のチャネル幅も狭くなる。そして、トランジスタ５１５を介して電源電圧ＶＤＤＨからノードＮ２７へ流れる正孔は減少し、ノードＮ２８に供給された正孔は、トランジスタ５１８のゲートに引き寄せられる。
【００８２】
したがって、この期間、ノードＮ２９上の昇圧電圧ＶＰＰは若干低くなる。
そして、インバータ５１１が「Ｌ」レベルの信号をトランジスタ５１２のソースおよびドレインへ出力し、インバータ５１７が「Ｈ」レベルの信号をトランジスタ５１８のソースおよびドレインへ出力すると、上述した動作と同じ動作によりノードＮ２９上の電圧は昇圧される。
【００８３】
このように、昇圧ポンプ回路１５は、ノードＮ２９上の電位を大きく正電位に設定する周期と、ノードＮ２９上の電位を若干低下させる周期とを繰返しながら２．７Ｖの昇圧電圧である内部電源電圧ＶＰＰを出力する。そして、このノードＮ２９上の電位を大きく正電位に設定する周期と、ノードＮ２９上の電位を若干低下させる周期とを繰返す動作がポンピング動作に相当する。
【００８４】
本発明の実施の形態１に従う昇圧電圧検知回路１２および昇圧ポンプ回路１５は、上述したように制御信号／ＰＷＲＤＷＮが「Ｈ」レベルの場合に制御信号ＯＵＴＰおよびクロック信号ＣＬＫの入力に応答して動作し、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルの場合には昇圧電圧検知回路１２の電流経路は遮断されて非活性化され、また昇圧ポンプ回路１５に入力される制御信号ＯＵＴＰも「Ｌ」レベルの状態を維持するため昇圧ポンプ回路１５は動作しない。したがって、低消費電力モードの際、すなわち制御信号／ＰＷＲＤＷＮが「Ｌ」レベルの場合には、昇圧電圧検知回路１２および昇圧ポンプ回路１５において消費電力を低減することが可能となる。なお、昇圧電圧検知回路１２および昇圧ポンプ回路１５については、上述した基準電圧発生回路とは異なりインピーダンスは低く設計されるため、動作電流量も高く低消費電力モードから通常モードにシフトした場合においても高速に復帰することができる。
【００８５】
図７は、本発明の実施の形態１に従う負電圧検知回路１４の回路構成図である
図７を参照して、本発明の実施の形態１に従う負電圧検知回路１４は、トランジスタ６００〜６０５とを含む。
【００８６】
トランジスタ６００は、電源電圧ＶＤＤＨとノードＮ３０との間に接続され、そのゲートは制御信号ＰＷＲＤＷＮの入力を受ける。トランジスタ６０１は、ノードＮ３０とノードＮ３１との間に配置され、そのゲートはノードＮ３１と電気的に結合される。トランジスタ６０２は、ノードＮ３０とノードＮ３４との間に設けられ、そのゲートはノードＮ３１と電気的に結合される。トランジスタ６０３は、ノードＮ３１とノードＮ３２との間に設けられそのゲートは基準電圧ＶＲＥＦＢの入力を受ける。
【００８７】
トランジスタ６０４は、ノードＮ３２と負電圧ポンプ回路１６の出力ノードから生成される内部電源電圧ＶＢＢとの間に設けられ、そのゲートは接地電圧ＧＮＤと電気的に結合される。トランジスタ６０５は、ノードＮ３４と接地電圧ＧＮＤとの間に配置され、そのゲートは基準電圧ＶＲＥＦＢの入力を受けるノードＮ３３と電気的に結合される。トランジスタ６０２は、ノードＮ３０とノードＮ３４との間に設けられ、そのゲートはノードＮ３１と電気的に結合される。
【００８８】
本発明の実施の形態１に従う負電圧検知回路１４は、制御信号ＰＷＲＤＷＮが「Ｌ」レベルの場合にトランジスタ６００がオンして、電源電圧ＶＤＤＨとノードＮ３０とが電気的に結合されて、電流経路が形成されて活性化され、制御信号ＰＷＲＤＷＮが「Ｈ」レベルの場合にトランジスタ６００がオフして、電流経路が遮断されて非活性化される。なお、制御信号ＰＷＲＤＷＮが「Ｌ」レベルの場合には、制御信号ＯＵＴＢは「Ｌ」レベルに設定される。
【００８９】
ここで、トランジスタ６０３〜６０５のしきい値電圧は、ゲート−ソース間電圧ＶＧＳ＝１．０Ｖに設定される。内部電源電圧ＶＢＢが−１．０Ｖ以下に設定される場合に、トランジスタ６０３〜６０５が互いにオンして電流がノードＮ３１，Ｎ３４に供給されて、ノードＮ３４は「Ｌ」レベルに設定される。これにより制御信号ＯＵＴＢは、「Ｌ」レベルに設定される。
【００９０】
一方、内部電源電圧ＶＢＢが−１．０Ｖよりも高い場合には、トランジスタ６０３，６０４がオフであるためして、ノードＮ３１が「Ｈ」レベルに設定されてノードＮ３４は「Ｈ」レベルに設定される。制御信号ＯＵＴＢは、反転されて「Ｌ」レベルに設定される。これにより、制御信号ＯＵＴＢは、「Ｈ」レベルに設定される。
【００９１】
したがって、負電圧検知回路１４は、内部電源電圧ＶＢＢの電圧レベルが所期の電圧値（−１．０Ｖ）よりも高いかあるいは低いかを検知し、内部電源電圧ＶＢＢの電圧レベルが所期の電圧値よりも高い場合すなわち−１．０Ｖより大きい場合には、制御信号ＯＵＴＢが「Ｈ」レベルに設定され、内部電源電圧ＶＢＢの電圧レベルが所期の電圧値よりも低い場合すなわち−１．０Ｖ以下の場合には、制御信号ＯＵＴＢは「Ｌ」レベルに設定される。
【００９２】
図８は、本発明の実施の形態１に従う負電圧ポンプ回路１６の回路構成図である。
図８を参照して、本発明の実施の形態１に従う負電圧ポンプ回路１６は、ＡＮＤ回路６０６と、インバータ６０７，６０８，６１１と、トランジスタ６０９，６１０と、トランジスタ６１２から６１５とを含む。ＡＮＤ回路６０６は外部から入力されるクロック信号ＣＬＫおよび制御信号ＯＵＴＢの入力に基づいてそのＡＮＤ論理演算結果をノードＮ３５に出力する。
【００９３】
インバータ６０７は、クロック信号ＣＬＫを受け、その受けたクロック信号ＣＬＫを反転してインバータ６０８へ出力する。インバータ６０８は、インバータ６０７の出力信号を反転してトランジスタ６０９のソースおよびドレインへ出力する。
【００９４】
インバータ６１１は、クロック信号ＣＬＫを受け、その受けたクロック信号ＣＬＫを反転してトランジスタ６１０のソースおよびドレインへ出力する。
【００９５】
トランジスタ６１４は、トランジスタ６１５のゲートと接地電圧ＧＮＤとの間に接続される。トランジスタ６１０，６１４は、そのゲートにノードＮ３７上の電圧を受ける。
【００９６】
トランジスタ６１５は、ノードＮ３６とノードＮ３８との間に接続される。トランジスタ６０９，６１５は、ノードＮ３６上の電圧をゲートに受ける。
【００９７】
インバータ６０８が出力する信号は、インバータ６１１が出力する信号を反転した信号であるので、トランジスタ６０９のゲート、すなわちノードＮ３６にキャリアが誘起されるタイミングは、トランジスタ６１０のゲート、すなわちノードＮ３７にキャリアが誘起されるタイミングと１８０度の位相差を有する。
【００９８】
インバータ６１１が「Ｈ」レベルの信号をトランジスタ６１０のソースおよびドレインへ出力すると、電子がトランジスタ６１２を介して接地電圧ＧＮＤからノードＮ３７に流れる。そうすると、ノードＮ３７上の電位はさらに低下し、電子がトランジスタ６１３を介して接地電圧ＧＮＤからノードＮ３７にさらに流れる。したがって、ノードＮ３７上の電位は、インバータ６１１から出力される信号が「Ｈ」レベルを保持する期間、すなわち、クロック信号ＣＬＫがＨレベルを保持する期間に比例して低下する。
【００９９】
そうすると、トランジスタ６１４は、ノードＮ３７上の電位の低下に応じてチャネル幅は広くなり、接地電圧ＧＮＤからノードＮ３６へ供給される電子の量は多くなる。この場合、インバータ６０８は、「Ｌ」レベルの信号をトランジスタ６０９のソースおよびドレインへ出力するので、ノードＮ３６の電子は、オンされたトランジスタ６１５を介してノードＮ３８へ供給される。そして、ノードＮ３８は、−１．０Ｖの負電圧ＶＢＢを出力する。
【０１００】
インバータ６１１が「Ｌ」レベルの信号をトランジスタ６１０のソースおよびドレインへ出力し、インバータ６０８が「Ｈ」レベルの信号をトランジスタ６０９のソースおよびドレインへ出力すると、ノードＮ３７上の電子は、トランジスタ６１２を介して接地電圧ＧＮＤへ流れ、ノードＮ３７上の電位は上昇する。
【０１０１】
そうすると、トランジスタ６１４を介して接地電圧ＧＮＤからノードＮ３６へ流れる電子は減少し、ノードＮ３６上の電位は上昇する。そして、トランジスタ６１５を介してノードＮ３６からノードＮ３８へ流れる電子も減少し、ノードＮ３８上の電位も上昇する。
【０１０２】
その後、インバータ６１１が「Ｈ」レベルの信号をトランジスタ６１０のソースおよびドレインへ出力し、インバータ６０８が「Ｌ」レベルの信号をトランジスタ６０９のソースおよびドレインへ出力すると、上述したようにノードＮ３８は、−１．０Ｖの負電圧ＶＢＢを出力する。
【０１０３】
このように、負電圧ポンプ回路１６は、ノードＮ３８上の電位を大きく負電位に設定する周期と、ノードＮ３８上の電位を若干上昇させる周期とを繰返しながら−１．０Ｖの負電圧ＶＢＢを出力する。そして、このノードＮ３８上の電位を大きく負電位に設定する周期と、ノードＮ３８上の電位を若干上昇させる周期とを繰返す動作がポンピング動作に相当する。
【０１０４】
本発明の実施の形態１に従う負電圧検知回路１４および負電圧ポンプ回路１６は、上述したように制御信号ＰＷＲＤＷＮが「Ｌ」レベルの場合に制御信号ＯＵＴＢおよびクロック信号ＣＬＫの入力に応答して動作し、制御信号ＰＷＲＤＷＮが「Ｈ」レベルの場合には負電圧検知回路１４の電流経路は遮断されて非活性化され、また負電圧ポンプ回路１６に入力される制御信号ＯＵＴＢも「Ｌ」レベルの状態を維持するため負電圧ポンプ回路１６は動作しない。したがって、低消費電力モードの際、すなわち制御信号ＰＷＲＤＷＮが「Ｈ」レベルの場合には、負電圧検知回路１４および負電圧ポンプ回路１６において消費電力を低減することが可能となる。なお、負電圧検知回路１４および負電圧ポンプ回路１６については、上述した基準電圧発生回路とは異なりインピーダンスは低く設計されるため、動作電流量も高く低消費電力モードから通常モードにシフトした場合においても高速に復帰することができる。
【０１０５】
図９は、本発明の実施の形態１に従うＶＤＣ回路１７の回路構成図である。
図９を参照して、本発明の実施の形態１に従うＶＤＣ回路１７は、トランジスタ７００〜７０６と、ＡＮＤ回路７０７とを含む。
【０１０６】
トランジスタ７００は、電源電圧ＶＤＤＨとノードＮ４０との間に配置され、そのゲートはノードＮ４０と電気的に結合される。トランジスタ７０２は、ノードＮ４０とノードＮ４１との間に配置され、そのゲートはＶＤＣ回路１７の出力ノードから生成される内部電源電圧ＶＤＤＳの入力を受ける。トランジスタ７０１は、電源電圧ＶＤＤＨとノードＮ４２との間に配置され、そのゲートはノードＮ４０と電気的に結合される。トランジスタ７０３は、ノードＮ４２とノードＮ４１との間に配置され、そのゲートは基準電圧ＶＲＥＦＳの入力を受ける。トランジスタ７０４は、ノードＮ４１と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路７０７の出力を受ける。トランジスタ７０５は、電源電圧ＶＤＤＨと出力ノードＮ４３との間に配置され、そのゲートはノードＮ４０と電気的に結合される。トランジスタ７０６は、電源電圧ＶＤＤＨとノードＮ４０との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮと電気的に結合される。なお、トランジスタ７００〜７０４と、ＡＮＤ回路７０７は比較部７０８を形成する。
【０１０７】
本発明の実施の形態１に従うＶＤＣ回路１７は、制御信号ＡＣＴと制御信号／ＰＷＲＤＷＮとがともに「Ｈ」レベルに基づいてＡＮＤ回路７０７は「Ｈ」レベルを出力する。これに応答して、トランジスタ７０４がオンし、電源電圧ＶＤＤＨと接地電圧ＧＮＤとの間に電流経路が形成され、ＶＤＣ回路１７の比較部７０８が活性化される。これに応答して基準電圧ＶＲＥＦＳとＶＤＣ回路１７の出力ノードから生成される内部電源電圧ＶＤＤＳとが比較動作され、その比較に応じた信号が出力ノードＮ４０に生成される。このノードＮ４０に生成された電圧レベルに応じてトランジスタ７０５がオンし、電源電圧ＶＤＤＨを降圧した内部電源電圧ＶＤＤＳがノードＮ４３に生成される。例えば、内部電源電圧ＶＤＤＳと基準電圧ＶＲＥＦＳとを比較した場合に、内部電源電圧ＶＤＤＳが基準電圧ＶＲＥＦＳよりも高い場合には、ノードＮ４０は「Ｈ」レベルに設定され、内部電源電圧ＶＤＤＳが基準電圧ＶＲＥＦＳよりも低い場合には、ノードＮ４０は「Ｌ」レベルに設定される。
【０１０８】
なお、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルに設定される場合にはトランジスタ７０６がオンし、電源電圧ＶＤＤＨとノードＮ４０とが電気的に結合されるためトランジスタ７０５は強制的にオフされ、トランジスタ７０５を介して電源電圧ＶＤＤＨからノードＮ４３へのリークがカットされる。一方、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルに設定される場合には、トランジスタ７０６はオフされる。
【０１０９】
したがって、低消費電力モードの際、すなわち制御信号ＰＷＲＤＷＮが「Ｌ」レベルの場合には、ＶＤＣ回路１７は非活性化されるため消費電力を低減することが可能となる。なお、ＶＤＣ回路１７は、上述した基準電圧発生回路とは異なりインピーダンスは低く設計されるため、動作電流量も高く低消費電力モードから通常モードにシフトした場合においても高速に復帰することができる。
【０１１０】
図１０は、本発明の実施の形態１に従うプッシュプル回路１８の概略構成図である。
図１０を参照して本発明の実施の形態１に従うプッシュプル回路１８は、トランジスタ７０７〜７１３を含む。トランジスタ７０７，７０８は、内部電源電圧ＶＤＤＳとノードＮ４６との間に配置されそのゲートは制御信号ＰＷＲＤＷＮおよびノードＮ４５と電気的に結合される。トランジスタ７０９は、ノードＮ４６とノードＮ４６＃との間に設けられ、そのゲートは、ノードＮ４６と電気的に結合される。また、トランジスタ７１０は、ノードＮ４６＃とノードＮ４４との間に設けられ、そのゲートは、ノードＮ４４と電気的に結合される。トランジスタ７１１は、ノードＮ４４と接地電圧ＧＮＤとの間に接続され、そのゲートはノードＮ４５と電気的に結合される。トランジスタ７１２は、内部電源電圧ＶＤＤＳとノードＮ４５との間に接続され、そのゲートはノードＮ４６と電気的に結合される。トランジスタ７１３は、ノードＮ４５と接地電圧ＧＮＤとの間に接続されそのゲートはノードＮ４４と電気的に結合される。
【０１１１】
ノードＮ４４は、トランジスタ７０９，７１０に従って、内部電源電圧ＶＤＤＳ＝１．２Ｖの中間電圧である０．６Ｖに設定される。ノードＮ４６の電圧レベルは、０．６Ｖ＋Ｖｔｈｎに設定される（Ｖｔｈｎ：トランジスタ７０９のしきい値電圧）。
【０１１２】
また、ノードＮ４４の電圧レベルは、０．６Ｖ−Ｖｔｈｐに設定される（Ｖｔｈｐ：トランジスタ７１０のしきい値電圧）。
【０１１３】
これに応答して、トランジスタ７１２および７１３が動作して、内部電源電圧ＶＤＤＳの電圧レベルを１／２倍した０．６Ｖの電圧レベルとしてノードＮ４５から出力する。
【０１１４】
ここで、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルの場合には、トランジスタ７０７がオンしてプッシュプル回路１８内を流れる電流経路が形成され、プッシュプル回路１８は活性化されて内部電源電圧ＶＢＬが生成されるが、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルの場合には、トランジスタ７０７がオフして電流経路は遮断されプッシュプル回路１８は非活性化される。
【０１１５】
したがって、低消費電力モードの際、すなわち制御信号ＰＷＲＤＷＮが「Ｈ」レベルの場合には、プッシュプル回路１８は、非活性化され消費電力を低減することが可能となる。なお、プッシュプル回路１８は、上述した基準電圧発生回路とは異なりインピーダンスは低く設計されるため、動作電流量も高く低消費電力モードから通常モードにシフトした場合においても高速に復帰することができる。
【０１１６】
図１１は、本発明の実施の形態１に従う通常モードおよび低消費電力モードの場合の内部電源電圧の電圧レベルを説明する図である。
【０１１７】
図１１を参照して、ここでは、時刻Ｔ０においては、活性化コマンドが入力されない通常モードすなわちスタンバイ時である。時刻Ｔ１において、活性化コマンドが入力され、アクティブ時となるものとする。例えば、メモリの場合にはデータ読出を指示するリードコマンドあるいはデータ書込を指示するライトコマンドが入力されるものとする。これに応答して、メモリの場合には、データ読出あるいはデータ書込等の所定の動作が実行されるものとする。通常モードの場合には、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは「Ｌ」レベルおよび「Ｈ」レベルに設定されているため内部電源電圧発生部ＶＣＲＴは活性化されており、内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢは、それぞれ２．７Ｖ，１．２Ｖ，−１Ｖに設定されている。電源電圧ＶＤＤＨおよび接地電圧ＧＮＤは、２．５Ｖおよび０Ｖである。時刻Ｔ２において、活性化コマンドの入力が終了した場合には、再びスタンバイ時となる。
【０１１８】
一方、時刻Ｔ３において、低消費電力モードにシフトした場合においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに応答して、内部電源電圧発生部ＶＣＲＴは非活性化され、内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢは、リークにより次第に０Ｖに遷移する。なお、外部直結パワーダウンモードの場合には、内部電源電圧発生部ＶＣＲＴ＃が活性化されるため、外部から直接供給される電源電圧と内部電源電圧とが電気的に結合される。具体的には、外部から供給される電源電圧ＶＤＤＨが内部電源電圧ＶＰＰとして供給される。また、外部から供給される電源電圧ＶＤＤＳが内部電源電圧ＶＤＤＳとして供給される。また、外部から供給される接地電圧ＧＮＤが内部電源電圧ＶＢＢとして供給される。これにより、回路の内部に供給する内部電源電圧の電圧レベルを少し下げて供給するため低消費電力化を図ることが可能となるとともに、たとえばメモリ回路等の回路の内部状態の論理レベル（「Ｈ」レベルあるいは「Ｌ」レベル）を保持することが可能となる。
【０１１９】
本実施の形態１における低消費電力モードであるディープパワーダウンモードにおいては、上述したように、基準電圧発生回路の内部ノードの状態を保持するキャパシタを設けることにより、時刻Ｔ３において内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢが次第に０Ｖに遷移していく場合においても基準電圧発生回路の中間ノードの電圧を維持することが可能となる。なお、時刻Ｔ４において、低消費電力モードにおいて、活性化コマンドが入力された場合が示されているが、この場合は、回路は活性化されず無効となる。
【０１２０】
次に、時刻Ｔ５において、低消費電力モードから通常モードにシフトした場合においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルおよびに設定される。これに応答して、内部電源電圧発生部ＶＣＲＴは、活性化され、内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢは、０Ｖから所期の電圧レベルに上昇する。
【０１２１】
本発明の実施の形態１に従う基準電圧発生回路は、上述したように内部ノードの状態を保持するキャパシタが設けられた構成であるため高速に内部状態が復帰し、所期の電圧レベルに高速に復帰される。ここでは、１００ｎｓ（０．１μｓ）の期間で復帰可能な場合が示されている。
【０１２２】
一方、従来の基準電圧発生回路においては、内部ノードの状態を保持する構成ではないため、時間の経過とともに０Ｖに遷移する。したがって、通常モードにシフトした場合においては、インピーダンスの高い基準電圧発生回路の内部状態を復帰する多大な時間を要することになる。ここでは、一例として１００μｓの期間で復帰可能な場合が示されている。
【０１２３】
なお、外部直結パワーダウンモードから通常モードにシフトする場合においては、外部直結パワーダウンモードにおいて、各内部電源電圧の電圧レベルは０Ｖではなく、通常モードよりも少し低めの電圧レベルに設定されているため、通常モードの所期の電圧レベルに各内部電源電圧の電圧レベルが遷移するための時間は短縮されるため、ここでは２０μｓで復帰する場合が示されている。
【０１２４】
そして、通常モードにシフトした場合には、また、再び時刻Ｔ６において、活性化コマンドが入力される場合にアクティブモードとなり所定の動作が実行される。なお、外部直結パワーダウンモードの場合には、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮは「Ｈ」レベル，「Ｌ」レベルを維持し続けるものとする。
【０１２５】
したがって、本発明の実施の形態１に従う構成により、低消費電力モード（ディープパワーダウンモード）において、電源供給を遮断して動作電流をカットするため消費電力をより低減するとともに、低消費電力モードから通常モードにシフトした場合においても高速な復帰が可能となる。
【０１２６】
なお、本実施の形態１に従う構成においては、電荷を保持するキャパシタを内部ノードに設けて、内部状態を保持する構成について説明したが、キャパシタにもリークが発生する。例えばキャパシタとして、ソースおよびドレインを接続したＭＯＳキャパシタを用いて構成することが可能であるが、隣接するトランジスタのオフリーク電流あるいはゲートリーク電流により電位が少しずつ低下することになる。
【０１２７】
例えば２ｐＦ程度の容量値を有するＭＯＳキャパシタを用いて内部状態を保持する構成とした場合、数秒経過すると、保持した電位が約０．１Ｖ程度低下することになる。そして、そのまま放置すると、保持していた電位はリークにより失われてしまうことになる。
【０１２８】
図１２は、本発明の実施の形態１に従う構成において、内部電源電圧発生部の基準電圧発生回路の内部ノードの電圧レベルおよび内部電源電圧を説明する図である。
【０１２９】
図１２（ａ）には、キャパシタの保持時間を１ｓとした場合に、１０ｓ保持した場合の内部ノードの電圧レベルの低下が示されている。ここで、示されているようにキャパシタの電荷がほぼ失われた状態において、例えば時刻Ｔ１１において、低消費電力モードから通常モードにシフトした場合には、従来の構成と同様の１００μｓ程度の復帰時間がかかることになる。
【０１３０】
図１２（ｂ）には、キャパシタの電位が低下しすぎないように定期的にリフレッシュする方式が示されている。具体的には、通常モードから低消費電力モードにシフトした時刻Ｔ１０から１００ｍｓ程度毎に１００ｎｓ程度スタンバイモード（通常モード）に設定する。すなわち、１００ｎｓ程度通常モードに設定するために制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮを「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定する。これに応答して内部電源電圧発生部ＶＣＲＴが活性化されて、電源電圧ＶＤＤＨが供給されて高速に内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢが設定されるとともに、当該内部電源電圧ＶＰＰ，ＶＤＤＳ，ＶＢＢを生成するための基準電圧ＶＲＥＦＰ，ＶＲＥＦＢ，ＶＲＥＦＳを生成する基準電圧生成回路内の内部ノードに設けられたキャパシタに対して再び内部ノードの内部状態を設定する電荷がプリチャージされる。この動作を本例においては、１００ｍｓ程度毎に繰り返すことにより、キャパシタの電荷がリフレッシュされ、常にキャパシタの電位を保持して、例えば時刻Ｔ１１において、低消費電力モードから通常モードにシフトした場合においても高速に内部電源電圧を復帰することが可能となる。
【０１３１】
なお、ここでは、低消費電力モードにおいても制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮを解除して一瞬通常モードに切り替えるリフレッシュを実行するため、回路に通過電流が流れ電力が消費されるが、１００ｎｓという非常に短い期間であり、消費電力量の増加という観点からは殆ど無視できるレベルである考えられる。
【０１３２】
なお、キャパシタの保持時間は容量値に依存しているため容量値の大きいキャパシタを設けることにより、当該リフレッシュを実行する周期（リフレッシュ周期）の期間を長くしてリフレッシュの回数を低減してより消費電力を低減することも可能であるが、キャパシタの面積も増大するためエリアペナルティの観点から適切な容量値に設定することが可能である。
【０１３３】
図１２（ｃ）には、キャパシタの電位が低下しすぎないように定期的にリフレッシュする別の方式が示されている。図１２（ｂ）においては、基準電圧発生回路およびアクティブ電圧発生回路を共に活性化して、リフレッシュを実行する方式について説明したが、アクティブ電圧発生回路には、内部状態を保持するキャパシタを設けないため特にリフレッシュする必要が無い。したがって、基準電圧発生回路のみをリフレッシュすることにより、アクティブ電圧発生回路には、電源供給を実行しないことにより、より消費電力を低減することができる。なお、上記の構成においては、制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮを同一の制御信号として、基準電圧発生回路部１０およびアクティブ電圧発生回路部２０に共に入力する構成について説明したが、それぞれ独立に当該制御信号を入力する構成とすることも可能である。例えば、基準電圧発生回路部１０に入力される制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮの代わりに制御信号ＰＷＲＤＷＮ１，／ＰＷＲＤＷＮ１を入力して、アクティブ電圧発生回路部２０に入力される制御信号ＰＷＲＤＷＮ，／ＰＷＲＤＷＮの代わりに制御信号ＰＷＲＤＷＮ２，／ＰＷＲＤＷＮ２を入力することが可能である。そして、低消費電力モードの場合に、基準電圧発生回路部１０に入力される制御信号ＰＷＲＤＷＮ１，／ＰＷＲＤＷＮを活性化することにより、基準電圧発生回路部１０のみをリフレッシュすることにより実現することが可能である。
【０１３４】
なお、上述した低消費電力モード時における、１００ｍｓ程度の間隔毎に低消費電力モードから通常モードにシフトさせるすなわちリフレッシュ周期を規定する制御信号ＰＷＲＤＷＮのタイミング生成としては、例えば、通信基地局から携帯機器に向かって一定の周期（例えば３２ｋＨｚ）で送信されている信号を受信して当該信号を用いて上述した１００ｍｓ程度間隔のパルス信号（パルス幅１００ｎｓ程度）として、チップ外部から入力させることが可能である。あるいは、携帯機器に搭載されている発振器（時計用）等を用いて同様の信号を生成して、チップ外部から入力させることも可能である。なお、上述した制御信号／ＰＷＲＤＷＮは、制御信号ＰＷＲＤＷＮを反転させた信号であり、チップ内部においてインバータ等を用いて生成されるものとする。
【０１３５】
なお、本例においては、半導体集積回路装置１のメモリ回路ＭＥＭ１に対応して設けられた内部電源電圧発生部ＶＣＲＴ１について、低消費電力モードにおける消費電力の低減と低消費電力モードから通常モードにシフトした際の高速な復帰が可能な構成について説明したが、特にメモリ回路ＭＥＭ１に対応して設けられた内部電源電圧発生部ＶＣＲＴ１に限られず、他のメモリ回路あるいはアナログ回路あるいはロジック回路に対応して設けられた内部電源電圧発生部ＶＣＲＴ２〜ＶＣＲＴ６に対しても同様の方式に従って適用可能である。
【０１３６】
（実施の形態２）
本発明の実施の形態２においては、アクティブ電圧発生回路部を高速に駆動する場合の構成について説明する。
【０１３７】
図１３は、本発明の実施の形態２に従うＶＤＣ回路１７♯を説明する回路構成図である。
【０１３８】
図１３を参照して、本発明の実施の形態２に従うＶＤＣ回路１７♯は、図９で説明したＶＤＣ回路１７と比較して、プリチャージ回路７２０をさらに備えた点で異なる。
【０１３９】
プリチャージ回路７２０は、トランジスタ７２１，７２３と、キャパシタ７２２とインバータ７２４とを含む。
【０１４０】
トランジスタ７２１は、ノードＮ４０とノードＮ４７との間に配置され、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。キャパシタ７２２は、ノードＮ４７と接地電圧ＧＮＤとの間に設けられる。トランジスタ７２３は、接地電圧ＧＮＤとノードＮ４７との間に設けられ、そのゲートはインバータ７２４を介する制御信号／ＰＷＲＤＷＮの入力を受ける。
【０１４１】
このＶＤＣ回路１７♯は、通常モード時においては、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルに設定されているため、トランジスタ７０６はオフしている。一方、トランジスタ７２１はオンし、キャパシタ７２２の一方電極と電気的に結合されたノードＮ４７とノードＮ４０とが電気的に結合される。
【０１４２】
低消費電力モード時においては、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルに設定されることに伴い、トランジスタ７２３がオンして、ノードＮ４７は、接地電圧ＧＮＤと電気的に結合され、キャパシタ７２２は接地電圧ＧＮＤレベルにチャージされる。
【０１４３】
そして、再び、通常モードにおいては、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルに設定されるため上述したようにトランジスタ７０６がオフし、トランジスタ７２１がオンする。これにより、キャパシタ７２２に蓄積された電荷により、制御信号ＣＯＭＰは所定期間強制的に「Ｌ」レベルに設定される。これによりトジスタ７０５がオンし、電源電圧ＶＤＤＨからの供給により、内部電源電圧ＶＤＤＳの電圧レベルが上昇することになる。すなわち、本実施の形態２に従う構成においては、低消費電力モードから通常モードにシフトする場合に、比較部７０８の比較結果によらず制御信号ＣＯＭＰを「Ｌ」レベルに設定することにより、ＶＤＣ回路１７♯を高速に駆動させることが可能となる。
【０１４４】
図１４は、本発明の実施の形態２に従う負電圧検知回路１４♯の回路構成図である。
図１４を参照して、本発明の実施の形態２に従う負電圧検知回路１４♯は、図７で説明した負電圧検知回路１４と比較してプリチャージ回路７３０をさらに備えた点で異なる。  
【０１４５】
プリチャージ回路７３０は、トランジスタ７３２，７３３と、キャパシタ７３１とインバータ７３４とを含む。
【０１４６】
キャパシタ７３１は、電源電圧ＶＤＤＨとノードＮ４８との間に設けられる。また、トランジスタ７３３は、外部電源電圧ＶＤＤＨとノードＮ４８との間にキャパシタ７３１と並列に設けられる。そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。トランジスタ７３２は、ノードＮ４８とノードＮ３４との間に設けられ、そのゲートはインバータ７３４を介する制御信号／ＰＷＲＤＷＮの反転信号の入力を受ける。
【０１４７】
このＶＤＣ回路１４♯は、通常モード時においては、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルに設定されているため、トランジスタ７３３はオフしている。一方、トランジスタ７３２はオンし、キャパシタ７３１の一方電極と電気的に結合されたノードＮ４８とノードＮ３４とが電気的に結合される。
【０１４８】
低消費電力モード時においては、制御信号／ＰＷＲＤＷＮが「Ｌ」レベルに設定されることに伴い、トランジスタ７３３がオンして、ノードＮ４７は、電源電圧ＶＤＤＨと電気的に結合され、キャパシタ７３１は電源電圧ＶＤＤＨレベルにチャージされる。
【０１４９】
そして、再び、通常モードにおいては、制御信号／ＰＷＲＤＷＮが「Ｈ」レベルに設定されるため上述したようにトランジスタ７３３がオフし、トランジスタ７３２がオンする。これにより、キャパシタ７３１に蓄積された電荷により、制御信号ＯＵＴＢは所定期間強制的に「Ｌ」レベルに設定される。これにより後段の負電圧ポンプ回路１６が活性化される。すなわち、本実施の形態２に従う構成においては、低消費電力モードから通常モードにシフトする場合に、負電圧検知回路１４＃の検知結果によらず制御信号ＯＵＴＢを「Ｌ」レベルに設定することにより、ＶＤＣ回路１７♯を高速に駆動させることが可能となる。
【０１５０】
こうした回路を採用することにより、低消費電力モードから通常モードの回復時に検知回路やＶＤＣ回路の比較部の比較結果を待つことなくすぐに制御信号を生成して内部電源電圧発生回路を活性化させることができるため回復時間のさらなる高速化を図ることができる。
【０１５１】
（実施の形態３）
本発明の実施の形態３においては、実施の形態１とは別の基準電圧発生回路の構成について説明する。
【０１５２】
図１５は、本発明の実施の形態３に従う基準電圧発生回路の回路構成図である。
ここでは、一例として基準電圧ＶＲＥＦＳを生成する基準電圧生成回路が示されている。
【０１５３】
図１５を参照して、本発明の実施の形態３に従う基準電圧発生回路は、図４で説明した基準電圧発生回路と比較して、定電流発生回路２００を定電流発生回路２００＃と、電流電圧変換回路３００を電流電圧変換回路３００＃と、バッファ回路４００をバッファ回路４００＃に置換した点が異なる。
【０１５４】
定電流発生回路２００＃は、定電流発生回路２００と比較して、トランジスタ２０７，２０８を削除するとともに、新たにトランジスタ２１１を設けた点が異なる。その他の点は、同様であるのでその詳細な説明は繰り返さない。トランジスタ２１１は、接地電圧ＧＮＤとトランジスタ２０５および２０６との間に設けられ、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。
【０１５５】
電流電圧変換回路３００＃は、電流電圧変換回路３００と比較して、トランジスタ３０３を削除して、新たにトランジスタ３０５を設けた点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。トランジスタ３０５は、接地電圧ＧＮＤとトランジスタ２０２との間に設けられ、そのゲートは制御信号ＰＷＲＤＷＮの入力を受ける。
【０１５６】
バッファ回路４００＃は、バッファ回路４００と比較して、トランジスタ４０７を削除するとともに、新たにトランジスタ４０９を設けた点が異なる。その他の点は、同様であるのでその詳細な説明は繰り返さない。トランジスタ４０９は、ノードＮ１０とトランジスタ４０６との間に設けられ、そのゲートは制御信号／ＰＷＲＤＷＮの入力を受ける。
【０１５７】
図４で説明した基準電圧発生回路においては、内部ノードに対応して設けられたキャパシタの電荷が低消費電力モードにおいて保持されるように内部ノードとキャパシタとの間にトランジスタを設けて電気的に切離する構成としていたが、特に内部ノードとキャパシタとの間にトランジスタを設けなくてもキャパシタから接地電圧ＧＮＤに対して放電経路が形成されないようにすればキャパシタにおいて電荷を保持することは可能である。
【０１５８】
したがって、本発明の実施の形態３に従う基準電圧発生回路においては、接地電圧ＧＮＤに対して電流経路が形成されるすなわち放電経路が形成される箇所に接地電圧ＧＮＤとの電気的な接続を低消費電力モード時に切離するトランジスタを設ける構成とすることにより、図４と同様の機能を実現することが可能である。
【０１５９】
具体的には、図１５の定電流発生回路２００＃においては、トランジスタ２１１をオフすることにより接地電圧ＧＮＤに流れる電流経路すなわち放電経路を遮断することができる。トランジスタ２１１は、接地電圧ＧＮＤとの電気的な接続を切離して、動作電流を遮断するスイッチＳＷ７を構成する。
【０１６０】
また、電流電圧変換回路３００＃においては、トランジスタ３０５をオフすることにより接地電圧ＧＮＤに流れる電流経路すなわち放電経路を遮断することができる。トランジスタ３０５は、接地電圧ＧＮＤとの電気的な接続を切離して、動作電流を遮断するスイッチＳＷ８を構成する。
【０１６１】
また、バッファ回路４００＃においては、トランジスタ４０９をオフすることにより接地電圧ＧＮＤに流れる電流経路すなわち放電経路を遮断することができる。トランジスタ４０９は、接地電圧ＧＮＤとの電気的な接続を切離して、動作電流を遮断するスイッチＳＷ９を構成する。
【０１６２】
本実施の形態３に従う構成においては、スイッチＳＷ７〜ＳＷ９により接地電圧ＧＮＤとの電気的な接続が制御されるため電源電圧ＶＤＤＨおよび接地電圧ＧＮＤの供給を基準電圧発生回路に対して遮断することにより状態保持部ＣＵ１〜ＣＵ４において電荷が保持され実施の形態１と同様に消費電力を低減するとともに高速な復帰が可能な基準電圧発生回路を実現することができる。
【０１６３】
そして、さらに、中間電圧ＩＣＯＮＳＴおよびＢＩＡＳＬが生成されるノードにトランジスタが接続されない構成であるためトランジスタを設けることにより定電流発生回路２００の特性が変動することを抑制することができる。
【０１６４】
（実施の形態４）
上記の実施の形態においては、基準電圧発生回路部において、基準電圧がそれぞれ異なる複数の基準電圧発生回路を設ける構成について説明してきたが、本発明の実施の形態４においては、基準電圧発生回路部の構成素子数を減らして、レイアウト面積を縮小可能な構成について説明する。
【０１６５】
図１６は、本発明の実施の形態４に従う基準電圧発生回路の回路構成図である。
図１６を参照して、本発明の実施の形態４に従う基準電圧発生回路は、定電流発生回路２００、電流電圧変換回路３００、バッファ回路４００を共有する構成となっている。定電流発生回路２００、電流電圧変換回路３００、バッファ回路４００については、図４で説明したのと同様である。なお、本発明の実施の形態４に従うバッファ回路４００については、後述する抵抗４１０と接続され、抵抗４１０に電流ｉを供給するためにトランジスタ４０４とトランジスタ４０５とのサイズ比が図４の構成とは異なり調整されている。具体的には、トランジスタ４０４とトランジスタ４０５のサイズ比を５：４に設定して、電源電圧ＶＤＤＨから接地電圧ＧＮＤに対して１０ｉの電流が流れる場合にトランジスタ４０４に流れる通過電流を５ｉ、トランジスタ４０５に流れる通過電流を４ｉに設定して、残りの通過電流ｉを抵抗４１０に流れるように調整している。
【０１６６】
図４に従う基準電圧発生回路と比較して、本発明の実施の形態４に従う基準電圧発生回路は、抵抗４１０と、バッファ回路４００ａ〜４００ｃとをさらに備える。バッファ回路４００ａ〜４００ｃは、バッファユニット４２０〜４２２と、トランジスタ４２３，４２５，４２７と、キャパシタ４２４〜４２８とを含む。
【０１６７】
抵抗４１０は、ノードＮ１１と接地電圧ＧＮＤとの間に設けられる。バッファ回路４００ａ〜４００ｃは、はそれぞれ抵抗４１０と接続され、抵抗４１０と接続される位置に応じてバッファ回路４００ａ〜４００ｃにそれぞれ入力される電圧レベルを調整可能であり、電圧生成ユニットを構成する。具体的には、抵抗４１０と接続される位置に応じて抵抗分割に応じた電圧レベルが各バッファ回路４００ａ〜４００ｃに入力される。本例においては、各バッファ回路４００ａ〜４００ｃが抵抗４１０と接続される位置を適切に調整することにより所期の基準電圧が各バッファ回路４００ａ〜４００ｃに入力されるように設定する。
【０１６８】
各バッファ回路４００ａ〜４００ｃは、互いに同様の構成であり、ここでは、バッファ回路４００ａについて説明する。バッファ回路４００ａは、バッファユニット４２０を含み、バッファユニット４２０は、バッファ回路４００のトランジスタ４０１〜４０６と同様の接続関係を有するトランジスタで構成される。そして、バッファユニット４２０の出力ノードＮ４９とノードＮ５０との間にトランジスタ４２３が設けられ、トランジスタ４２３のゲートには、制御信号／ＰＷＲＤＷＮが入力される。また、キャパシタ４２４は、ノードＮ５０と接地電圧ＧＮＤとの間に設けられる。このトランジスタ４２３およびキャパシタ４２４は、実施の形態１で説明したようにバッファ回路４００のトランジスタ４０７およびキャパシタ４０８と同様の機能を有しており、キャパシタ４２４は、低消費電力モードにおいてノードＮ４９あるいはノードＮ５０の状態を保持する状態保持部ＣＵ１０を構成する。
【０１６９】
他のバッファ回路４００ｂおよび４００ｃについても同様の構成でありその詳細な説明は繰り返さない。
【０１７０】
本発明の実施の形態４に従う基準電圧発生回路の基準電圧の生成について説明する。
電流電圧変換回路３００は、ロングチャネルトランジスタ３０２の抵抗値を調整して基準電圧ＶＲＥＦ０を設定する。この電流電圧変換回路３００の基準電圧ＶＲＥＦ０は、ここでは、１．５Ｖに設定する。基準電圧ＶＲＥＦ０は、バッファ回路４００に入力され、インピーダンス変換されて基準電圧ＶＲＥＦ（１．５Ｖ）として出力される。そして、バッファ回路４００の後段の抵抗４１０を用いて抵抗分割により所期の基準電圧を出力するように設定する。例えば、抵抗４１０を抵抗分割して抵抗分割した電圧レベルをバッファ回路４００ａに入力し、バッファ回路４００ａは基準電圧ＶＲＥＦＰ（１．３５Ｖ）として出力する。また、抵抗４１０を抵抗分割して抵抗分割した電圧レベルをバッファ回路４００ｂに入力し、バッファ回路４００ｂは基準電圧ＶＲＥＦＳ（１．２Ｖ）として設定する。また、抵抗４１０を抵抗分割して抵抗分割した電圧レベルをバッファ回路４００ｃに入力し、バッファ回路４００ｃは基準電圧ＶＲＥＦＢ（１．０Ｖ）として設定する。
【０１７１】
本発明の実施の形態４に従う構成においては、電流電圧変換回路、バッファ回路を各基準電圧発生回路において共通に設けた点が実施の形態１に従う構成と異なる。当該構成により、基準電圧発生回路部１０の部品点数を削減し、基準電圧発生回路部１０のレイアウト面積を縮小することが可能である。
【０１７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１７３】
【図１】本発明の実施の形態１に従う半導体集積回路装置１の概略図である。
【図２】本発明の実施の形態１に従う内部電源電圧発生部ＶＣＲＴを説明する概略ブロック図である。
【図３】本発明の実施の形態１に従う半導体集積回路装置のモードの種類と内部電源電圧等との関係を説明する図である。
【図４】本発明の実施の形態１に従う基準電圧発生回路の回路構成図である。
【図５】本発明の実施の形態１に従う昇圧電圧検知回路１２の回路構成図である。
【図６】本発明の実施の形態１に従う昇圧ポンプ回路１５の回路構成図である。
【図７】本発明の実施の形態１に従う負電圧検知回路１４の回路構成図である
【図８】本発明の実施の形態１に従う負電圧ポンプ回路１６の回路構成図である。
【図９】本発明の実施の形態１に従うＶＤＣ回路１７の回路構成図である。
【図１０】本発明の実施の形態１に従うプッシュプル回路１８の概略構成図である。
【図１１】本発明の実施の形態１に従う通常モードおよび低消費電力モードの場合の内部電源電圧の電圧レベルを説明する図である。
【図１２】本発明の実施の形態１に従う構成において、内部電源電圧発生部の基準電圧発生回路の内部ノードの電圧レベルおよび内部電源電圧を説明する図である。
【図１３】本発明の実施の形態２に従うＶＤＣ回路１７♯を説明する回路構成図である。
【図１４】本発明の実施の形態２に従う負電圧検知回路１４♯の回路構成図である。
【図１５】本発明の実施の形態３に従う基準電圧発生回路の回路構成図である。
【図１６】本発明の実施の形態４に従う基準電圧発生回路の回路構成図である。
【符号の説明】
【０１７４】
１  半導体集積回路装置、４  電流電圧変換回路群、６  バッファ回路群、１０  基準電圧発生回路部、１２  昇圧電圧検知回路、１４，１４＃  負電圧検知回路、１５  昇圧ポンプ回路、１６  負電圧ポンプ回路、１７，１７＃  ＶＤＣ回路、１８  プッシュプル回路、２０  アクティブ電圧発生回路部、２００，２００＃  定電流発生回路、３００，３００＃  電流電圧変換回路、４００，４００＃，４００ａ〜４００ｃ  バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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