(57)【要約】【課題】  同時スイッチングノイズ試験が可能な組み込みテスト回路を有する半導体集積装置およびノイズ試験方法を提供する。【解決手段】  所定の論理演算処理を行なうシステム回路１１と、波形制御信号ＷＡＶに従って、Ｌｏｗレベル連続波ａ、Ｈｉｇｈレベル連続波ｂ、正転パルス波ｃ、反転パルス波ｄのいずれかの信号を生成する複数の信号生成回路１４を有するテスト回路１２と、モード制御信号ＭＯＤに従って、システム回路１１の出力信号を外部回路に供給する通常モードと、テスト回路１２の出力信号を外部回路に供給するテストモードとの切り替えを行なう切り替え手段１３と、を具備する。  同時スイッチングを行なう出力端子にパルス波の信号を供給し、同時スイッチングノイズを観測する出力端子に連続波またはパルス波を供給する。【選択図】  図１
2007027328.tif 000002
【特許請求の範囲】
【請求項１】
所定の論理演算処理を行なうシステム回路と、
波形制御信号に従って、連続波またはパルス波の信号を生成する複数の信号生成回路を有するテスト回路と、
モード制御信号に従って、前記システム回路の出力信号を外部回路に供給する通常モードと、前記テスト回路の出力信号を前記外部回路に供給するテストモードとの切り替えを行なう切り替え手段と、
を具備することを特徴とする半導体集積装置。
【請求項２】
前記信号生成回路が、
前記信号が連続波またはパルス波であることを示すデータを格納する第１レジスタと、
前記信号が連続波の場合にＬｏｗレベル連続波またはＨｉｇｈレベル連続波であることを示し、パルス波の場合に正転パルスまたは反転パルスであることを示すデータを格納する第２レジスタと、
クロック信号と前記第１レジスタに格納されているデータとの論理積を求めるＡＮＤ回路と、
前記ＡＮＤ回路の出力信号または前記ＡＮＤ回路の出力を反転した信号を選択するセレクタと、
を具備することを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
所定の論理演算処理を行なうシステム回路と、波形制御信号に従って、連続波またはパルス波の信号を生成する複数の信号生成回路を有するテスト回路と、モード制御信号に従って、前記システム回路の出力信号を外部回路に供給する通常モードと、前記テスト回路の出力信号を前記外部回路に供給するテストモードとの切り替えを行なう切り替え手段とを備えた半導体集積装置を前記外部回路に配線を介して接続する第１の工程と、
前記モード制御信号に従って、前記テストモードに切り替える第２の工程と、
前記波形制御信号に従って、前記配線から任意に選択された配線に前記テスト回路の第１の出力信号を供給し、前記選択された配線を除く他の配線に前記第１の出力信号と異なる第２の出力信号を供給する第３の工程と、
前記選択された配線に誘起されたノイズを求める第４の工程と、
を具備することを特徴とするノイズ試験方法。
【請求項４】
前記第３の工程において、前記第１の出力信号が前記連続波であり、前記第２の出力信号が前記パルス波であることを特徴とする請求項３に記載のノイズ試験方法。
【請求項５】
前記第３の工程において、前記第１の出力信号が前記パルス波であり、前記第２の出力信号が前記第１の出力信号を反転した信号であることを特徴とする請求項３に記載のノイズ試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置およびそれを用いたノイズ試験方法に係り、特に同時スイッチングノイズを評価するのに最適な半導体集積装置およびそれを用いたノイズ試験方法に関する。
【背景技術】
【０００２】
近年、半導体集積装置は半導体プロセスの微細化によって大規模化し、入出力ピン数が増大すると共に、電源電圧も低下している。
【０００３】
このため、半導体集積装置の複数の出力を同時に変化させた時に、他の非動作出力に影響が無視できない程度の誘導ノイズ、所謂同時スイッチングノイズが発生することがある。
【０００４】
同時スイッチングノイズによる電源変動は、入出力バッファのスイッチングによって、電源・接地配線へ瞬間的に大きな過渡電流が流れることによって引き起こされる。
【０００５】
例えば、ＣＭＯＳ回路では、主に複数の出力バッファが同時にスイッチングするときに大きな過渡電流が電源・接地配線に流れるため、電源電圧の変動により論理誤動作や動作の不安定性を引き起こす。  
同時スイッチングによる電位変動はチップ間信号伝送のタイミングずれや誤動作の原因となる。
【０００６】
このため、配線パターンが形成された基板に半導体集積装置を取り付けて外部回路と接続するに際し、同時スイッチングノイズが無視できない場合は、ダンビング抵抗などの対策部品を後付けし、あるいは基板試作をやり直さなければならないという問題がある。
【０００７】
この同時スイッチングノイズをシミュレーションにより解析し、設計初期段階からノイズ対策を講じる方法が知られている（例えば、特許文献１参照。）。
【０００８】
特許文献１に開示されたシミュレーション方法は、パッケージやＬＳＩ内部の電源配線の抵抗、容量、インダクタンス、ＬＳＩ内部および外部の負荷容量のように多数存在する素子を集中定数で表現する簡略モデルから実際のレイアウト情報を加味したモデルを生成してシミュレーションを行っている。
【０００９】
然しながら、シミュレーションによる解析にはモデルの精度に限界があるため、十分な精度の同時スイッチングノイズの予測が難しいという問題がある。
【００１０】
また、同時出力スイッチング事象を生じさせるテスト回路が形成されたテストチップを基板にボールグリッドアレイ（ＢＧＡ）で実装した半導体装置が知られている（例えば、特許文献２参照。）。
【００１１】
特許文献２に開示されたテスト回路は、テスト機能を実現する４つのレジスタから構成されている。これらのレジスタによりトグル信号を発生させ、Ｉ／Ｏピンを介して信号を論理回路に出力している。
【００１２】
然しながら、特許文献２に開示された半導体装置は、半導体装置を回路基板に実装して外部回路と接続する場合の同時スイッチングノイズに関しては、何ら開示していない。
【特許文献１】特開２００４−５４５２２号公報（５頁、図１）
【特許文献２】特開平１１−６８６７号公報（５頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、同時スイッチングノイズ試験が可能な組み込みテスト回路を有する半導体集積装置およびそれを用いたノイズ試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様の半導体集積装置では、所定の論理演算処理を行なうシステム回路と、波形制御信号に従って、連続波またはパルス波の信号を生成する複数の信号生成回路を有するテスト回路と、モード制御信号に従って、前記システム回路の出力信号を外部回路に供給する通常モードと、前記テスト回路の出力信号を前記外部回路に供給するテストモードとの切り替えを行なう切り替え手段と、を具備することを特徴としている。
【００１５】
本発明の一態様のノイズ試験方法では、所定の論理演算処理を行なうシステム回路と、波形制御信号に従って、連続波またはパルス波の信号を生成する複数の信号生成回路を有するテスト回路と、モード制御信号に従って、前記システム回路の出力信号を外部回路に供給する通常モードと、前記テスト回路の出力信号を前記外部回路に供給するテストモードとの切り替えを行なう切り替え手段とを備えた半導体集積装置を前記外部回路に配線を介して接続する第１の工程と、前記モード制御信号に従って、前記テストモードに切り替える第２の工程と、前記波形制御信号に従って、前記配線から任意に選択された配線に前記テスト回路の第１の出力信号を供給し、前記選択された配線を除く他の配線に前記第１の出力信号と異なる第２の出力信号を供給する第３の工程と、前記選択された配線に誘起されたノイズを求める第４の工程と、を具備することを特徴としている。
【発明の効果】
【００１６】
本発明によれば、同時スイッチングノイズ試験が可能な組み込みテスト回路を有する半導体集積装置およびそれを用いたノイズ試験方法が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１８】
図１は本発明の実施例１に係る半導体集積装置の構成を示すブロック図である。  
図１に示すように、半導体集積装置１０は、所定の論理演算を行なうシステム回路１１と、外部から供給される波形制御信号ＷＡＶに従って、連続波またはパルス波の信号を生成するテスト回路１２と、外部から供給されるモード制御信号ＭＯＤに従って、システム回路１１の出力信号を外部回路（図示せず）に供給する通常モードと、テスト回路１２の出力信号を外部回路に供給するテストモードとの切り替えを行なう切り替え手段１３と、を具備している。
【００１９】
システム回路１１は、例えばメモリセル（図示せず）と、メモリセルにデータを書き込みあるいは読み出すために必要なアドレス信号、データライト信号、制御信号、クロック信号などを生成する信号生成部（図示せず）と、所定の論理演算処理を行なう論理演算部（図示せず）を有している。
【００２０】
通常モードの場合には、システム回路１１は制御信号に従って、メモリセルの指定されたアドレスにライトデータを書き込み、あるいは指定されたアドレスからリードデータを読み出しつつ、所定の論理演算処理を行なう。
【００２１】
テスト回路１２は、システム回路１１の信号出力端子に等しい個数の信号生成回路１４と、信号生成回路１４により生成される信号が連続波またはパルス波であることを示すデータを格納する第１レジスタ１５と、信号が連続波の場合にＬｏｗレベルまたはＨｉｇｈレベルであることを示し、パルス波の場合に正転パルスまたは反転パルスであることを示すデータを格納する第２レジスタ１６とを具備している。
【００２２】
第１および第２レジスタ１５、１６は、例えば７ビットのシフトレジスタであり、直列接続されて１４ビットのシフトレジスタとして動作している。
【００２３】
波形制御信号ＷＡＶは、キャリアとなる第１クロック信号ＣＬＫ１と、信号が連続波またはパルス波であることを示すデータ１ａ〜７ａと、信号が連続波の場合にＬｏｗレベルまたはＨｉｇｈレベルであることを指示し、パルス波の場合に正転パルスまたは反転パルスであることを示すデータ１ｂ〜７ｂを有するデータ信号ＤＡＴＡと、第１および第２レジスタ１５、１６にデータ信号ＤＡＴＡの書き込みを許可するイネーブル信号ＥＮＡと、データ信号ＤＡＴＡを転送するための第２クロック信号ＣＬＫ２とを有している。
【００２４】
イネーブル信号ＥＮＡが“Ｈ”のときに、第２クロック信号ＣＬＫ２に同期してデータ１ａ〜７ａが第１レジスタ１５に、データ１ｂ〜７ｂが第２レジスタ１６にそれぞれ格納される。
【００２５】
波形制御信号ＷＡＶの第１クロック信号ＣＬＫ１が入力端子２２、データ信号ＤＡＴＡが入力端子２３、イネーブル信号ＥＮＡが入力端子２４、第２クロック信号ＣＬＫ２が入力端子２５を介してテスト回路１２にそれぞれ供給されている。
【００２６】
信号生成回路１４は、第１クロック信号ＣＬＫ１と第１レジスタ１５に格納されているデータとの論理積を求めるＡＮＤ回路１７と、ＡＮＤ回路１７の出力を反転させるインバータ１８と、ＡＮＤ回路１７の出力またはインバータ１８の出力の信号を選択するセレクタ１９とを具備している。
【００２７】
セレクタ１９は、例えばＣＭＯＳトランジスタにより構成されたマルチプレクサで、第２レジスタ１６に格納されたデータ１ｂ〜７ｂに従って、同時に切り替えられる。
【００２８】
更に、テスト回路１２は第１クロック信号ＣＬＫ１を複数のＡＮＤ回路１７に供給するためのバッファ２０を具備している。
【００２９】
切り替え手段１３は、信号生成回路１４と等しい数のセレクタ２１を有し、セレクタ２１は、例えばＣＭＯＳトランジスタにより構成されたマルチプレクサである。
【００３０】
モード制御信号ＭＯＤは、例えば“Ｌ”のときに通常モード、“Ｈ”のときにテストモードを示し、モード制御信号ＭＯＤに従って、切り替え手段１３のセレクタ２１が同時に切り替えられる。
【００３１】
モード制御信号ＭＯＤが入力端子２６を介して切り替え手段１３に供給され、セレクタ２１により選択された出力信号が、出力端子２７を介して外部回路（図示せず）へ出力される。
【００３２】
図２は第１および第２レジスタ１５、１６に格納されているデータと信号生成回路１４の出力信号の波形との関係を示すタイミングチャートである。
【００３３】
図２に示すように、第１および第２レジスタ１５、１６のデータ１ａ、１ｂが（０，０）のとき、論理回路１７の出力が“Ｌ”になり、セレクタ１９で論理回路１７の出力“Ｌ”が選択されるので、出力信号はＬｏｗレベル連続波ａとなる。  
また、データ１ａ、１ｂが（０，１）のとき、インバータ１８の出力が選択されるので、出力信号の波形はＨｉｇｈレベル連続波ｂとなる。
【００３４】
第１および第２レジスタ１５、１６のデータ１ａ、１ｂが（１，０）のとき、論理回路１７の出力が第１クロック信号ＣＬＫ１となり、セレクタ１９で論理回路１７の出力か選択されるので、出力信号は正転パルス波ｃとなる。  
また、第１および第２レジスタ１５、１６のデータ１ａ、１ｂが（１，１）のとき、インバータ１８の出力が選択されるので、出力信号は反転パルス波ｄとなる。
【００３５】
即ち、第１レジスタ１５に格納されたデータにより、出力信号が連続波またはパルス波であるかを決定し、第２レジスタ１６に格納されたデータにより出力信号が連続波の場合にＬｏｗレベルまたはＨｉｇｈレベルであるかを決定し、パルス波の場合に正転パルスまたは逆転パルスであるかを決定している。
【００３６】
これにより、モード制御信号ＭＯＤに従ってテスト回路１２の出力信号を選択し、波形制御信号ＷＡＶに従って、Ｌｏｗレベル連続波ａ、Ｈｉｇｈレベル連続波ｂ、正転パルス波ｃおよび反転パルス波ｄのいずれかの信号を外部回路に出力することが可能である。
【００３７】
次に、ノイズ試験方法について、図３および図４を用いて説明する。図３はノイズ試験方法を示すフローチャート、図４はノイズ試験システムの構成を示す図である。
【００３８】
図３に示すように、始に半導体集積装置１０を外部回路に配線を介して接続する（ステップＳ０１）。
【００３９】
即ち、図４に示すように、配線４１〜４７が形成された基板４８に集積回路１０と、集積回路１０の出力が入力される半導体集積装置４９を配置し、配線４１〜４７を介して接続する。
【００４０】
次に、モード制御信号ＭＯＤによりテストモードを選択する（ステップＳ０２）。  
即ち、図４に示すように、制御信号発生器５０を配線５１を介して半導体集積回路１０の入力端子２６に接続し、切り替え手段１３のセレクタ２１を駆動する。
【００４１】
次に、同時スイッチングする出力端子と同時スイッチングノイズを観測する端子を設定する（ステップＳ０３）。
【００４２】
ここでは、図４に示すように配線４５に接続された半導体集積装置１０の出力端子２７を観測端子とし、その他の配線４１〜４４、４６、４７に接続された半導体集積装置１０の出力端子２７を同時スイッチングを行なう出力端子とする。
【００４３】
次に、同時スイッチングを行なう出力端子と同時スイッチングノイズを観測する端子に出力する信号の波形を設定する（ステップＳ０４）。
【００４４】
ここでは、配線４１〜４４、４６、４７に接続された同時スイッチング行なう出力端子２７には正転パルス波の信号を出力し、配線４５に接続された同時スイッチングノイズを観測する端子２７にはＬｏｗレベルの連続波の信号を出力する。
【００４５】
即ち、図４に示すように、制御信号発生器５０より、配線５２を介して半導体集積装置１０の入力端子２３、２４、２５に１４ビットの“１１１１０１１０００００００”なるデータ信号ＤＡＴＡと、イネーブル信号ＥＮＡと、第２クロックＣＬＫ２が出力される。
【００４６】
これにより、第１レジスタ１５にはデータ１ａ〜７ａとして、“１１１１０１１”が格納され、第２レジスタ１６にはデータ１ｂ〜７ｂとして、“０００００００”が格納される。
【００４７】
次に、第１クロック信号ＣＬＫ１を入力してテスト回路１２の出力信号を出力端子２７へ出力する（ステップＳ０５）。
【００４８】
即ち、図４に示すように、第１クロック信号ＣＬＫ１、例えばシステム回路１１のクロック信号に等しいクロック信号を入力端子２２を介してテスト回路１２のバッファ２０に入力すると、第１レジスタ１５に格納されたデータ１ａ〜７ａおよび第２レジスタ１６に格納されたデータ１ｂ〜７ｂに従って、配線４５に接続された出力端子２７にＬｏｗレベル連続波aの信号が出力され、配線４１〜４４、４６、４７に接続された出力端子２７に正転パルス波ｃの信号が出力される。
【００４９】
次に、同時スイッチングノイズを観測する端子に誘起されるノイズを観測する（ステップＳ０６）。
【００５０】
即ち、図４に示すように、同時スイッチングノイズを観測する端子に接続された配線４５にプローブ５３を当接して、波形観測器５４、例えばオシロスコープでノイズを観測する。
【００５１】
プローブ５３の当接する位置は配線４５に接続された半導体集積装置の出力端子２７から半導体集積装置４９の入力端子の間で自由に設定することができる。
【００５２】
図５は本実施例による同時スイッチングノイズを示すタイミングチャートである。  
図５に示すように、配線４５にはＬｏｗレベル連続波ａ、配線４１〜４４、４６、４７には正転パルス波ｃの信号が伝播するが、配線４５には正転パルス波ｃの信号の立ち上がりおよび立下りに合わせて誘起されたＬｏｗレベルが振動するグランドバウンズと呼ばれる同時スイッチングノイズｅを観測することが可能である。
【００５３】
同時スイッチングノイズｅが観測された場合には、半導体集積装置１０、４９の配置の変更および配線４１〜４７の配線パターンの修正などを検討し、基板４８の設計の初期段階で同時スイッチングノイズｅの影響の低減を図ることが可能である。
【００５４】
以上説明したように、本実施例によれば、正転パルス波ｃの信号により実動作速度で同時スイッチングを行ない、Ｌｏｗレベル連続波ａの信号に重畳した同時スイッチングノイズｅによりグランド電位の揺らぎを観測することができる。
【００５５】
これにより、実使用環境を想定した同時スイッチングノイズ試験が可能な組み込みテスト回路１２を有する半導体集積装置１０が得られ、半導体集積装置１０を搭載する基板のノイズ対策や対策部品の最適化により、基板試作期間の短縮、不要な部品の削減などが行なえる。
【００５６】
その結果、半導体集積装置１０を用いた信頼性の高い電子器機が得られる。従って、一瞬たりとも誤動作が許されない連続稼動を必要とする電子機器を長期間に渡って安定に稼動させることができる。
【００５７】
ここでは、Ｌｏｗレベル連続波ａと正転パルス波ｃの信号を用いてグランド電位の揺らぎを示す同時スイッチングノイズｅを観測する場合について説明したが、図６に示すようにＨｉｇｈレベル連続波ｃと反転パルス波ｄの信号を用いて電源電位の揺らぎを示す同時スイッチングノイズｆを観測するようにしても構わない。
【００５８】
この場合に、第１レジスタ１５にはデータ１ａ〜７ａとして、“００００１００”が格納され、第２レジスタ１６にはデータ１ｂ〜７ｂとして、“１１１１１１１”が格納される。
【００５９】
また、正転および反転パルス波ｃ、ｄがシステム回路１１のクロック信号に等しい矩形波である場合について説明したが、断続的な波形であれは特に限定されない。
【００６０】
例えば、実使用環境に近い台形波、三角波、または正弦状の波などの波形を用いることにより、終端回路設計、対策部品実装などの基板試作精度の向上が図られる利点がある。
【００６１】
更に、第１クロック信号ＣＬＫ１とシステム回路１１のクロック信号の周波数が等しい場合に付いて説明したが、異なっていても構わない。
【００６２】
例えば、システム回路１１のクロック信号が高周波化されるにつれて、同時スイッチングノイズｅ、ｆの観測性が低下する場合には、第１クロック信号ＣＬＫ１の周波数を低下させることにより、同時スイッチングノイズの観測性を向上できる利点がある。
【実施例２】
【００６３】
図７は実施２に係るノイズ試験方法による同時スイッチングノイズを示すタイミングチャートである。
【００６４】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００６５】
本実施例が実施例１と異なる点は、同時スイッチングノイズを観測する端子に同時スイッチングを行なう端子と反対のパルス波の信号を出力することにある。
【００６６】
即ち、図７に示すように、配線４１〜４４、４６、４７に接続された同時スイッチングを行なう端子２７には正転パルス波ｃの信号が出力され、配線４５に接続された同時スイッチングノイズを観測する端子２７には反転パルス波ｄの信号が出力される。
【００６７】
この場合に、第１レジスタ１５にはデータ１ａ〜７ａとして、“１１１１１１１”が格納され、第２レジスタ１６にはデータ１ｂ〜７ｂとして、“００００１００”が格納される。
【００６８】
配線４５には反転パルス波ｄの信号の立ち上がり、立ち下がりに重畳した同時スイッチングノイズｇが誘起される。  
その結果、同時スイッチングノイズｇのレベルが半導体集積装置４９の内部回路の閾値近傍、例えばＣＭＯＳ回路では電源電圧の１／２レベルにある場合には反転パルス波ｄの信号の立ち上がりおよび立ち下がり時間に影響を及ぼし、誤動作の原因となる。
【００６９】
これにより、同時スイッチングノイズｇがシステム回路１１の出力信号の立ち上がりおよび立ち下がり時間に及ぼす影響を観測することが可能である。
【００７０】
以上説明したように、本実施例では同時スイッチングノイズを観測する端子に同時スイッチングを行なう出力端子と反対のパルス波の信号を出力しているので、同時スイッチングノイズがシステム回路１１の出力信号の立ち上がりおよび立ち下がり時間に及ぼす影響を観測することができる利点がある。
【００７１】
ここでは、同時スイッチングを行なう出力端子に正転パルス波ｃの信号を出力し、同時スイッチングノイズを観測する端子に反転パルス波ｄの信号を出力する場合について説明したが、同時スイッチングを行なう出力端子に反転パルス波ｄの信号を出力し、同時スイッチングノイズを観測する端子に正転パルス波ｃの信号を出力しても構わない。
【実施例３】
【００７２】
図８は実施３に係るノイズ試験方法によるスイッチングノイズを示すタイミングチャートである。
【００７３】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７４】
本実施例が実施例１と異なる点は、同時スイッチングを行なう出力端子の個数を任意に設定したことにある。
【００７５】
即ち、図８に示すように、配線４１に接続された同時スイッチングを行なう出力端子２７にのみ正転パルス波ｃの信号が出力され、配線４２〜４４、４６、４７に接続された同時スイッチングを行わない出力端子２７および配線４５に接続された同時スイッチングノイズを観測する端子２７にＬｏｗレベル連続波ａの信号が出力される。
【００７６】
この場合に、第１レジスタ１５にはデータ１ａ〜７ａとして、“１００００００”が格納され、第２レジスタ１６にはデータ１ｂ〜７ｂとして、“０００００００”が格納される。
【００７７】
配線４５には正転パルス波ｃの信号の立ち上がり、立ち下がりに応じて誘起された同時スイッチングノイズｈが観測される。但し、配線４２〜４４、４６、４７に観測される同時スイッチングノイズは図示していない。
【００７８】
ここで、同時スイッチングを行なう出力端子２７の個数を０〜６の間で段階的に増減させると、同時スイッチングを行なう出力端子２７の個数に応じて同時スイッチングノイズｈのレベルも増減するので、同時スイッチングを行なう出力端子２７が同時スイッチングノイズｈに及ぼす影響度を段階的に観測することが可能である。
【００７９】
以上説明したように、本実施例では同時スイッチングを行なう出力端子２７の個数を任意に設定して、同時スイッチングを行なう出力端子２７が同時スイッチングノイズｈに及ぼす影響を段階的に観測することができる。
【００８０】
ここでは、同時スイッチングを観測する端子にＬｏｗレベル連続波ａ、同時スイッチングを行なう出力端子２７に正転パルス波ｃの信号を出力する場合について説明したが、同時スイッチングを観測する端子２７にＨｉｇｈレベル連続波ｂ、同時スイッチングを行なう出力端子２７に反転パルス波ｃの信号を出力しても構わない。
【００８１】
また、配線４１〜４７に接続された出力端子２７に隣接する別の端子を、同時スイッチングノイズを観測する端子としても構わない。この場合には、同時スイッチングノイズの回り込み量を観測することができる。
【００８２】
上述した実施例では、配線４５に接続された出力端子２７が同時スッチングノイズを観測する端子である場合について説明したが、これに限定されるものではなく配線４１〜４７に接続されたいずれの出力端子２７であっても構わない。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１に係る半導体集積装置を示すブロック図。
【図２】本発明の実施例１に係る波形制御信号と信号生成回路の出力波形の関係を示すタイミングチャート。
【図３】本発明の実施例１に係るノイズ試験方法を示すフローチャート。
【図４】本発明の実施例１に係るノイズ試験システムの構成を示すタイミングチャート。
【図５】本発明の実施例１に係る同時スイッチングノイズを示すタイミングチャート。
【図６】本発明の実施例１に係る他の同時スイッチングノイズを示すタイミングチャート。
【図７】本発明の実施例２に係る同時スイッチングノイズを示すタイミングチャート。
【図８】本発明の実施例３に係る同時スイッチングノイズを示すタイミングチャート。
【符号の説明】
【００８４】
１０、４９  半導体集積装置
１１  システム回路
１２  テスト回路
１３  切り替え手段
１４  信号生成回路
１５  第１レジスタ
１６  第２レジスタ
１７  ＡＮＤ回路
１８  インバータ
１９、２１  セレクタ
２０  バッファ
２２、２３、２４、２５、２６  入力端子
２７  出力端子
４１〜４７、５１、５２  配線
４８  基板
５０  制御信号発生器
５３  プローブ
５４  波形観測器
ＭＯＤ  モード制御信号
ＷＡＶ  波形制御信号
ＣＬＫ１、ＣＬＫ２  クロック信号
ＤＡＴＡ  データ信号
ＥＮＡ  イネーブル信号
１ａ〜７ａ、１ｂ〜７ｂ  データ
ａ  Ｌｏｗレベル連続波
ｂ  Ｈｉｇｈレベル連続波
ｃ  正転パルス波
ｄ  反転パルス波
ｅ、ｆ、ｇ、ｈ  同時スイッチングノイズ
【図１】
2007027328.tif 000003
【図２】
2007027328.tif 000004
【図３】
2007027328.tif 000005
【図４】
2007027328.tif 000006
【図５】
2007027328.tif 000007
【図６】
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【図７】
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【図８】
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