(57)【要約】【課題】  金属ゲート電極形成時のゲート絶縁膜や半導体基板へのダメージを低減する。【解決手段】  金属ゲート電極１２，２２を形成する際、第１，第２のＭＯＳＦＥＴ１０，２０を形成する領域に、一方には所定エッチング条件でエッチングレートの低い第１の金属層３１を薄く形成し、他方にはその所定エッチング条件でエッチングレートの高い第２の金属層３２を厚く形成して、第１，第２の金属層３１，３２を同時にエッチングする。それにより、それらのエッチングレート差が厚さの違いで相殺され、第１，第２の金属層３１，３２のエッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、ゲート絶縁膜１１，２１やＳｉ基板２へのエッチングダメージを最小限に抑えることが可能になる。【選択図】  図１
2007080913.tif 000002
【特許請求の範囲】
【請求項１】
金属ゲート電極を備えた半導体装置において、
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記仕事関数の異なる金属層のうち所定のエッチング条件におけるエッチングレートの低い金属層が、前記所定のエッチング条件におけるエッチングレートの高い金属層よりも薄く形成されていることを特徴とする半導体装置。
【請求項２】
金属ゲート電極を備えた半導体装置において、
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記金属層のうち比抵抗の高い金属層が、比抵抗の低い金属層よりも薄く形成されていることを特徴とする半導体装置。
【請求項３】
金属ゲート電極を備えた半導体装置の製造方法において、
半導体基板上の異なるトランジスタの形成領域にそれぞれゲート絶縁膜を介して仕事関数および厚さの異なる金属層を形成する工程と、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板上の前記異なるトランジスタの形成領域にそれぞれ前記ゲート絶縁膜を介して前記仕事関数および厚さの異なる金属層を形成する工程においては、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程において用いられるエッチング条件でエッチングレートが低い金属層を、前記エッチング条件でエッチングレートが高い金属層よりも薄く形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上の前記異なるトランジスタの形成領域にそれぞれ前記ゲート絶縁膜を介して前記仕事関数および厚さの異なる金属層を形成する工程においては、
前記仕事関数および厚さの異なる金属層のうち比抵抗の高い金属層を比抵抗の低い金属層よりも薄く形成し、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程においては、
前記比抵抗の高い金属層のエッチングレートが、前記比抵抗の低い金属層のエッチングレートよりも低くなる条件でエッチングすることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に金属ゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高性能のＣＭＯＳＦＥＴ（Complementally Metal Oxide Semiconductor Field Effect Transistor）構造のＬＳＩ(Large Scale Integrated circuit)を形成する上では、ゲート電極の空乏化を抑制することが重要になる。近年一般的に用いられているＰｏｌｙ−Ｓｉゲート電極を金属ゲート電極に置き換えることは、そのようなゲート電極の空乏化抑制に有効な手段と考えられている。
【０００３】
Ｐｏｌｙ−Ｓｉゲート電極を用いたＣＭＯＳＦＥＴでは、通常、閾値電圧の低減を目的として、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）に多数キャリアが正孔となるｐ型Ｐｏｌｙ−Ｓｉを、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）に多数キャリアが電子となるｎ型Ｐｏｌｙ−Ｓｉを、それぞれ用いる。一方、金属ゲート電極を用いたＣＭＯＳＦＥＴの場合には、閾値電圧を制御するためにｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで異なる仕事関数の金属を用いることが必要になる。
【０００４】
このような金属ゲート電極の形成方法は、従来いくつか提案されている。例えば、まず、ウェハ上に形成されたゲート絶縁膜上に窒化チタン（ＴｉＮ）層を形成し、そのうちｎＭＯＳＦＥＴ領域にあるＴｉＮ層を除去した後、ｎＭＯＳＦＥＴ領域とｐＭＯＳＦＥＴ領域の双方に窒化珪化タンタル（ＴａＳｉＮ）層およびＰｏｌｙ−Ｓｉ層を形成する。そして、ｐＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域のそれぞれの金属ゲート電極部分を残し、それ以外の部分のＰｏｌｙ−Ｓｉ層、ＴａＳｉＮ層、ＴｉＮ層をエッチングする。それにより、ｐＭＯＳＦＥＴ領域にＰｏｌｙ−Ｓｉ層／ＴａＳｉＮ層／ＴｉＮ層の３層の金属ゲート電極を形成し、ｎＭＯＳＦＥＴ領域にＰｏｌｙ−Ｓｉ層／ＴａＳｉＮ層の２層の金属ゲート電極を形成して、各領域に異なる仕事関数と厚さを有する金属ゲート電極を形成する（非特許文献１参照）。
【０００５】
このほか、ゲート絶縁膜上に形成したＴｉＮ層のｎＭＯＳＦＥＴ領域にのみ窒素（Ｎ）をイオン注入することで、ｐＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域の金属層の仕事関数を異ならせる方法も提案されている（非特許文献２参照）。この場合には、ｐＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域に同じ厚さの金属ゲート電極が形成されるようになる。
【非特許文献１】「インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト（International Electron Devices Meeting (IEDM) Technical Digest）」、２００２年、ｐ．４３３
【非特許文献２】「インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト（International Electron Devices Meeting (IEDM) Technical Digest）」、１９９９年、ｐ．２５３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、金属ゲート電極を形成する際には、次のような問題が生じる場合があった。
例えば上記のように、ｐＭＯＳＦＥＴ領域のゲート絶縁膜上に３層のゲート電極材料を形成し、ｎＭＯＳＦＥＴ領域のゲート絶縁膜上にｐＭＯＳＦＥＴ領域の上側２層と同じ材質の２層のゲート電極材料を形成して、それを所定パターンにエッチング加工して金属ゲート電極を形成する場合には、各領域でエッチング終了までに要する時間に差が生じてくる。そのため、ゲート電極材料が薄く形成されているｎＭＯＳＦＥＴ領域側のゲート絶縁膜の方がより長くエッチングに晒されるようになり、ゲート絶縁膜やさらにその下の半導体基板にまでエッチングダメージが入ってしまう場合があった。
【０００７】
このような問題は、ｐＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域に形成されたエッチング加工前のゲート電極材料の厚さが異なっている場合に限らず、同じ厚さである場合にも同様に起こり得る。
【０００８】
図１９から図２２は従来の金属ゲート電極形成方法の一例を示す図であって、図１９はゲート電極材料の形成工程の要部断面模式図、図２０は第１のエッチング工程の要部断面模式図、図２１および図２２は第２のエッチング工程の要部断面模式図である。
【０００９】
例えば、図１９に示すように、Ｓｉ基板１００に、ｐＭＯＳＦＥＴ領域１００ａとｎＭＯＳＦＥＴ領域１００ｂとを画定するＳＴＩ（Shallow Trench Isolation）１０１が形成されており、ゲート絶縁膜１０２を介して、ｐＭＯＳＦＥＴ領域１００ａに第１の金属層１０３が形成され、ｎＭＯＳＦＥＴ領域１００ｂには第２の金属層１０４が形成されている場合を想定する。ここで、第１の金属層１０３は、第２の金属層１０４に比べ、そのエッチングレートが低いものとする。
【００１０】
このような構造に対し、ｐＭＯＳＦＥＴ領域１００ａとｎＭＯＳＦＥＴ領域１００ｂを同時にエッチングしてそれぞれの金属ゲート電極を形成しようとする場合には、図１９に示したように、まず全面にマスク膜１０５を形成した後、パターニングを行い、図２０に示すように、ｐＭＯＳＦＥＴ領域１００ａとｎＭＯＳＦＥＴ領域１００ｂにそれぞれマスクパターン１０５ａを形成する。そして、それをマスクにして、第１，第２の金属層１０３，１０４のエッチングを行うことになる。
【００１１】
しかしながら、第１，第２の金属層１０３，１０４を同条件で同時にエッチングしたときには、第１の金属層１０３の方がエッチングレートが低いため、図２１に示すように、ｎＭＯＳＦＥＴ領域１００ｂの第２の金属層１０４の方が早くエッチングが終了することになる。このとき残っているｐＭＯＳＦＥＴ領域１００ａの第１の金属層１０３のエッチングを終了するためにそのままエッチングを続けると、上記同様、ｎＭＯＳＦＥＴ領域１００ｂのゲート絶縁膜１０２やＳｉ基板１００にエッチングダメージ１０６が入ってしまう場合があるという問題が起こることになる（図２２）。
【００１２】
このようなゲート絶縁膜や半導体基板へのエッチングダメージは、その後のソース・ドレイン・エクステンション領域やソース・ドレイン領域を形成するためのイオン注入を行ったときに、それらの領域の位置ずれ等を引き起こす場合があり、ＭＯＳＦＥＴのオン・オフ特性に悪影響を及ぼしかねず、ＣＭＯＳＦＥＴの性能劣化を招くおそれがある。
【００１３】
また、以上のような問題のほかにも、金属ゲート電極そのものの特性を考えた場合には、次のような問題が生じる場合もある。例えば、ＣＭＯＳＦＥＴの一方の金属ゲート電極では比抵抗の高い金属層を厚く形成し、他方の金属ゲート電極では比抵抗の低い金属層を薄く形成した場合等には、それによってＣＭＯＳＦＥＴの回路のオン／オフ特性等の高性能化が阻害されてしまうようになる。このように、金属ゲート電極を形成する際には、場合により、金属ゲート電極を構成する仕事関数の異なる金属層の膜厚のほか、その抵抗を考慮することも必要になる。
【００１４】
本発明はこのような点に鑑みてなされたものであり、金属ゲート電極を備えた高性能かつ高品質の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、金属ゲート電極を備えた半導体装置において、仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、前記複数のトランジスタの前記金属ゲート電極が有する前記仕事関数の異なる金属層のうち所定のエッチング条件におけるエッチングレートの低い金属層が、前記所定のエッチング条件におけるエッチングレートの高い金属層よりも薄く形成されていることを特徴とする半導体装置が提供される。
【００１６】
このような半導体装置によれば、所定のエッチング条件でのエッチングレートの低い金属層が、そのエッチング条件でのエッチングレートの高い金属層よりも薄く形成されているため、金属層をエッチングして金属ゲート電極を形成する際、例えばそれらを同時にエッチングした場合でも、それらのエッチングレート差を厚さの違いで相殺し、エッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、その金属層の下に形成されているゲート絶縁膜やさらにその下の半導体基板に対するエッチングダメージが最小限に抑えられた半導体装置が得られるようになる。
【００１７】
さらに、本発明では、金属ゲート電極を備えた半導体装置において、仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、前記複数のトランジスタの前記金属ゲート電極が有する前記金属層のうち比抵抗の高い金属層が、比抵抗の低い金属層よりも薄く形成されていることを特徴とする半導体装置が提供される。
【００１８】
このような半導体装置によれば、比抵抗の高い金属層が、比抵抗の低い金属層よりも薄く形成されているため、半導体装置のオン／オフ特性等の性能の劣化を抑制することが可能になる。
【００１９】
また、本発明では、金属ゲート電極を備えた半導体装置の製造方法において、半導体基板上の異なるトランジスタの形成領域にそれぞれゲート絶縁膜を介して仕事関数および厚さの異なる金属層を形成する工程と、前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２０】
このような半導体装置の製造方法によれば、半導体基板上の異なるトランジスタの形成領域にそれぞれゲート絶縁膜を介して仕事関数および厚さの異なる金属層を形成し、それらの金属層を同時あるいはほぼ同時にエッチングが終了するような条件で同時にエッチングするので、その金属層の下に形成されているゲート絶縁膜やさらにその下の半導体基板に対するエッチングダメージを最小限に抑えることができるようになる。
【発明の効果】
【００２１】
本発明では、金属ゲート電極に用いられる仕事関数の異なる金属層を、異なる厚さで形成し、それらを所定の条件でエッチングするようにした。これにより、金属層の下に形成されたゲート絶縁膜やさらにその下の半導体基板に対するエッチングダメージを最小限に抑えることが可能になり、高性能かつ高品質の半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を、ＣＭＯＳＦＥＴを例に図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１はＣＭＯＳＦＥＴの一例の要部断面模式図である。
【００２３】
図１に示すＣＭＯＳＦＥＴ１は、シリコン（Ｓｉ）基板２にＳＴＩ３が形成され、ＳＴＩ３により、第１のＭＯＳＦＥＴ１０と第２のＭＯＳＦＥＴ２０の素子領域が画定されている。ここで、第１，第２のＭＯＳＦＥＴ１０，２０は、一方がｐチャネル型で、もう一方がｎチャネル型である。
【００２４】
第１のＭＯＳＦＥＴ１０は、Ｓｉ基板２上にゲート絶縁膜１１を介して形成された金属ゲート電極１２を有し、その外側には側壁絶縁膜１３が形成されている。また、金属ゲート電極１２両側のＳｉ基板２内には、側壁絶縁膜１３直下に所定導電型のソース・ドレイン・エクステンション領域１４が形成され、さらに側壁絶縁膜１３両側のＳｉ基板２内には、所定導電型のソース・ドレイン領域１５が形成されている。
【００２５】
第２のＭＯＳＦＥＴ２０もこれと同様の構造を有しており、Ｓｉ基板２上にゲート絶縁膜２１と金属ゲート電極２２の積層構造を有し、その外側に側壁絶縁膜２３が形成されている。また、Ｓｉ基板２内には、所定領域に所定導電型のソース・ドレイン・エクステンション領域２４およびソース・ドレイン領域２５が形成されている。
【００２６】
ここで、第１，第２のＭＯＳＦＥＴ１０，２０の金属ゲート電極１２，２２は、それぞれゲート絶縁膜１１，２１上に第１，第２の金属層３１，３２が形成され、それらの上に共に第３の金属層３３が積層された構造を有している。第１，第２の金属層３１，３２は、異なる仕事関数を有しているものとする。また、第１，第２の金属層３１，３２は、第２の金属層３２の方が第１の金属層３１よりも厚く形成されている。
【００２７】
このように第１，第２の金属層３１，３２の厚さが異なっていると、仮に第１，第２の金属層３１，３２の材質が同じであるとして、それを同条件で同時にエッチングしたときには、薄い第１の金属層３１の方が早くエッチングが終了することになる。したがって、金属ゲート電極１２，２２を形成する際には、エッチングレートの低い金属層を第１の金属層３１として薄く形成し、エッチングレートの高い金属層を第２の金属層３２として厚く形成してエッチングを行えば、エッチングレート差を厚さの違いで相殺し、第１，第２の金属層３１，３２のエッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、ゲート絶縁膜１１，２１やＳｉ基板２へのダメージを最小限に抑えることが可能になる。
【００２８】
あるいは、薄く形成した第１の金属層３１の方でエッチングレートが低く、厚く形成した第２の金属層３２の方でエッチングレートが高くなるように、エッチング条件を設定し、エッチングを行うようにしても、同様の効果が得られる。
【００２９】
続いて、上記構成を有するＣＭＯＳＦＥＴ１の形成方法について述べる。なお、ここでは、第１のＭＯＳＦＥＴ１０がｐＭＯＳＦＥＴであり、第２のＭＯＳＦＥＴ２０がｎＭＯＳＦＥＴである場合を例にして説明する。
【００３０】
図２から図９は第１の実施の形態のＣＭＯＳＦＥＴの形成方法の一例を説明する図である。以下、形成方法の一例を図２から図９を参照して順に説明する。
図２は第１の実施の形態のゲート絶縁膜の形成工程の要部断面模式図である。
【００３１】
まず、常法に従ってＳＴＩ３を形成してｐＭＯＳＦＥＴを形成する領域（ｐＭＯＳＦＥＴ領域）１０ａとｎＭＯＳＦＥＴを形成する領域（ｎＭＯＳＦＥＴ領域）２０ａとが画定されたＳｉ基板２を熱酸化し、厚さ約０．５ｎｍの酸化シリコン（ＳｉＯ２）膜を成長させる。
【００３２】
次いで、温度約２８０℃、圧力約０．３Ｔｏｒｒ（約４０Ｐａ）の雰囲気で、テトラ−ターシャリ−ブトキシ−ハフニウム（ＨＴＢ）とジシラン（Ｓｉ２Ｈ６）を原料とした有機金属化学気相成長（Metal Organic Chemical Vapor Deposition，ＭＯＣＶＤ）法により、ｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａに厚さ約２．５ｎｍのハフニウムシリケート（ＨｆＳｉＯ）膜を形成する。
【００３３】
次いで、温度約７００℃、圧力約０．７６Ｔｏｒｒ（約１０１Ｐａ）のアンモニア（ＮＨ３）／窒素（Ｎ２）雰囲気で熱処理を行い、ＨｆＳｉＯ膜にＮを導入する。これにより、図２に示すようにｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａに窒化ハフニウムシリケート（ＨｆＳｉＯＮ）のゲート絶縁膜４０を形成する。
【００３４】
図３は第１の実施の形態の第１の金属層の形成工程の要部断面模式図である。
ゲート絶縁膜４０の形成後は、四塩化チタン（ＴｉＣｌ４）とＮＨ３を原料とした化学気相成長（Chemical Vapor Deposition，ＣＶＤ）法により、図３に示すようにｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａに第１の金属層３１として厚さ約１０ｎｍのＴｉＮ層を形成する。
【００３５】
図４は第１の実施の形態の第１の金属層の除去工程の要部断面模式図である。
第１の金属層３１の形成後は、フォトリソグラフィ技術を用い、図４に示すようにｐＭＯＳＦＥＴ領域１０ａにマスク膜４１を形成する。そして、それを温度６０℃の過酸化水素水（Ｈ２Ｏ２／Ｈ２Ｏ）に浸し、ｎＭＯＳＦＥＴ領域２０ａにある第１の金属層３１を除去し、図４に示した状態を得る。その後、マスク膜４１は除去する。
【００３６】
図５は第１の実施の形態の第２の金属層の形成工程の要部断面模式図である。
マスク膜４１の除去後は、スパッタ法により、図５に示すようにｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａに第２の金属層３２として厚さ約２５ｎｍの珪化タンタル（ＴａＳｉ）層を形成する。このように、ここでは後述するエッチングレートを考慮し、第２の金属層３２を第１の金属層３１よりも厚く形成する。
【００３７】
図６は第１の実施の形態の第２の金属層の除去工程の要部断面模式図である。
第２の金属層３２の形成後は、フォトリソグラフィ技術を用い、図６に示すようにｎＭＯＳＦＥＴ領域２０ａにマスク膜４２を形成する。その後、塩素（Ｃｌ２）／三フッ化窒素（ＮＦ３）／アルゴン（Ａｒ）／酸素（Ｏ２）＝４０／４０／１４０／１６（ｓｃｃｍ（＝ｍＬ／ｍｉｎ，０℃，１０１．３ｋＰａ））の条件で、第１の金属層３１上にある第２の金属層３２をドライエッチングし、図６に示した状態を得る。ドライエッチング後、マスク膜４２は除去する。
【００３８】
図７は第１の実施の形態の第３の金属層の形成工程の要部断面模式図である。
マスク膜４２の除去後は、低抵抗化のために、スパッタ法により、図７に示すようにｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａに第３の金属層３３として厚さ約５０ｎｍのタングステン（Ｗ）層を形成する。
【００３９】
図８は第１の実施の形態の第３の金属層のエッチング工程の要部断面模式図である。
第３の金属層３３の形成後は、図８に示すように、まず金属ゲート電極の形成領域にフォトリソグラフィ技術を用いてマスク膜４３を形成する。そして、Ｃｌ２／ＮＦ３／Ａｒ／Ｏ２＝４０／４０／１４０／１６（ｓｃｃｍ）の条件で、第３の金属層３３をドライエッチングする。例えばハーフピッチ（ｈｐ）が６５ｎｍの世代では、加工後の第３の金属層３３の寸法（ゲート長）を約５０ｎｍとする。
【００４０】
図９は第１の実施の形態の第１，第２の金属層のエッチング工程の要部断面模式図である。
第３の金属層３３のエッチング後は、第１，第２の金属層３１，３２を、Ｃｌ２／四フッ化炭素（ＣＦ４）／Ｎ２＝４０／４０／２０（ｓｃｃｍ）の条件で、同時にドライエッチングする。
【００４１】
このエッチング条件では、第１の金属層３１であるＴｉＮ層のエッチングレートは約３０ｎｍ／ｍｉｎであり、第２の金属層３２であるＴａＳｉ層のエッチングレートは約７５ｎｍ／ｍｉｎである。ここでは、このようなエッチングレートを考慮して、第１の金属層３１の厚さを約１０ｎｍとし、第２の金属層３２の厚さを約２５ｎｍとしている。そのため、上記のようなエッチング条件では、ｐＭＯＳＦＥＴ領域１０ａとｎＭＯＳＦＥＴ領域２０ａに対して同時にエッチングを行っても、厚さの異なる第１，第２の金属層３１，３２のエッチングが同時あるいはほぼ同時に終了するようになる。
【００４２】
ドライエッチング後には、図９に示したように、ｐＭＯＳＦＥＴ領域１０ａに薄いＴｉＮ層の第１の金属層３１とＷ層の第３の金属層３３が積層された金属ゲート電極１２が形成され、ｎＭＯＳＦＥＴ領域２０ａに厚いＴａＳｉ層の第２の金属層３２とＷ層の第３の金属層３３が積層された金属ゲート電極２２が形成される。
【００４３】
金属ゲート電極１２，２２の形成後は、次のような手順で上記図１に示したような構成のＣＭＯＳＦＥＴ１を形成する。
まず、ゲート絶縁膜４０をドライエッチングしてｐＭＯＳＦＥＴ領域１０ａとｎＭＯＳＦＥＴ領域２０ａにそれぞれゲート絶縁膜１１，２１を形成し、その後、マスク膜４３を除去する。そして、ｐＭＯＳＦＥＴ領域１０ａに金属ゲート電極１２をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域１４を形成し、ｎＭＯＳＦＥＴ領域２０ａに金属ゲート電極２２をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域２４を形成する。
【００４４】
その後、ｐＭＯＳＦＥＴ領域１０ａおよびｎＭＯＳＦＥＴ領域２０ａにそれぞれ側壁絶縁膜１３，２３を形成する。そして、ｐＭＯＳＦＥＴ領域１０ａに金属ゲート電極１２および側壁絶縁膜１３をマスクにしてイオン注入を行い、ソース・ドレイン領域１５を形成し、ｎＭＯＳＦＥＴ領域２０ａに金属ゲート電極２２および側壁絶縁膜２３をマスクにしてイオン注入を行い、ソース・ドレイン領域２５を形成する。
【００４５】
なお、上記の不純物拡散層形成時のイオン注入に用いる不純物としては、例えば、ｐＭＯＳＦＥＴ領域１０ａにはフッ化ホウ素（ＢＦ２）を、ｎＭＯＳＦＥＴ領域２０ａにはヒ素（Ａｓ）を、それぞれ用いることができる。
【００４６】
以上説明したように、この第１の実施の形態では、ｐＭＯＳＦＥＴ領域１０ａとｎＭＯＳＦＥＴ領域２０ａに、それぞれ用いる金属層のエッチングレートに応じた厚さで第１，第２の金属層３１，３２を形成するようにした。そして、それらを同時に同条件でエッチングすることにより、第１，第２の金属層３１，３２のエッチングレート差をそれらの厚さの違いによって相殺する。それにより、金属ゲート電極１２，２２をエッチング加工によって形成する際のゲート絶縁膜４０およびＳｉ基板２へのエッチングダメージを最小限に抑えることが可能になる。
【００４７】
その結果、エッチングレートの低い第１の金属層３１は薄く、エッチングレートの高い第２の金属層３２は厚く形成され、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで異なる仕事関数と厚さの金属ゲート電極１２，２２を有する高性能かつ高品質のＣＭＯＳＦＥＴ１が形成されるようになる。
【００４８】
なお、ここでは、所定のエッチング条件においてエッチングレートが低い第１の金属層３１を薄く形成し、エッチングレートが高い第２の金属層３２を厚く形成するようにしたが、薄く形成した第１の金属層３１よりも厚く形成した第２の金属層３２の方がエッチングレートが高くなるように条件を調整してエッチングを行うようにしてもよい。このような方法によっても、上記構成のＣＭＯＳＦＥＴ１を形成することができ、高性能かつ高品質のＣＭＯＳＦＥＴ１が形成可能になる。
【００４９】
次に、第２の実施の形態について説明する。
金属ゲート電極を備えたＣＭＯＳＦＥＴにおいては、その金属ゲート電極の抵抗がオン／オフ特性等の回路性能を決定する要素のひとつとなり、比抵抗の高い金属層を厚く形成した金属ゲート電極を用いると、回路性能は劣化する。金属ゲート電極を形成する際には、金属層の抵抗を考慮してｐＭＯＳＦＥＴ側とｎＭＯＳＦＥＴ側の厚さを設定することが望ましい。以下、金属ゲート電極に用いる金属層の抵抗を考慮した場合のＣＭＯＳＦＥＴの形成方法の一例について、図１０から図１８を参照して説明する。
【００５０】
図１０は第２の実施の形態のゲート絶縁膜の形成工程の要部断面模式図である。
まず、常法に従ってＳＴＩ５０を形成してｐＭＯＳＦＥＴ領域１０ｂとｎＭＯＳＦＥＴ領域２０ｂとが画定されたＳｉ基板５１を熱酸化し、厚さ約０．５ｎｍのＳｉＯ２膜を成長させる。
【００５１】
次いで、温度約３００℃、圧力約１２５ｍＴｏｒｒ（約１７Ｐａ）の雰囲気で、テトラキス−エチル−メチル−アミノ−ハフニウム（ＴＥＭＡＨｆ）と水蒸気（Ｈ２Ｏ）を原料とした原子層成長（Atomic Layer Deposition，ＡＬＤ）法により、ｐＭＯＳＦＥＴ領域１０ｂおよびｎＭＯＳＦＥＴ領域２０ｂに、ゲート絶縁膜５２として厚さ約３ｎｍのハフニア（ＨｆＯ２）膜を形成する。
【００５２】
図１１は第２の実施の形態の第１の金属層の形成工程の要部断面模式図である。
ゲート絶縁膜５２の形成後は、六フッ化タングステン（ＷＦ６）を原料に用いたＣＶＤ法により、図１１に示すようにｐＭＯＳＦＥＴ領域１０ｂおよびｎＭＯＳＦＥＴ領域２０ｂに第１の金属層５３として厚さ約２０ｎｍのＷ層を形成する。
【００５３】
図１２は第２の実施の形態の第１の金属層の除去工程の要部断面模式図である。
第１の金属層５３の形成後は、フォトリソグラフィ技術を用い、図１２に示すようにｐＭＯＳＦＥＴ領域１０ｂにマスク膜５４を形成する。そして、ＣＦ４＝１００（ｓｃｃｍ）の条件でドライエッチングし、ｎＭＯＳＦＥＴ領域２０ｂにある第１の金属層５３を除去し、図１２に示した状態を得る。その後、マスク膜５４は除去する。
【００５４】
図１３は第２の実施の形態の第２の金属層の形成工程の要部断面模式図である。
マスク膜５４の除去後は、スパッタ法により、図１３に示すようにｐＭＯＳＦＥＴ領域１０ｂおよびｎＭＯＳＦＥＴ領域２０ｂに第２の金属層５５として厚さ約１０ｎｍのＴａＳｉ層を形成する。このように、ここではＷ層とＴａＳｉ層の比抵抗および後述のエッチングレートを考慮し、第２の金属層５５を第１の金属層５３よりも薄く形成する。
【００５５】
図１４は第２の実施の形態の第２の金属層の除去工程の要部断面模式図である。
第２の金属層５５の形成後は、フォトリソグラフィ技術を用い、図１４に示すようにｎＭＯＳＦＥＴ領域２０ｂにマスク膜５６を形成する。その後、Ｃｌ２／ＣＦ４／Ｎ２＝４０／４０／２０（ｓｃｃｍ）の条件で、第１の金属層５３上にある第２の金属層５５をドライエッチングし、図１４に示した状態を得る。ドライエッチング後、マスク膜５６は除去する。
【００５６】
図１５は第２の実施の形態の第３の金属層の形成工程の要部断面模式図である。
マスク膜５６の除去後は、低抵抗化のために、スパッタ法により、図１５に示すようにｐＭＯＳＦＥＴ領域１０ｂおよびｎＭＯＳＦＥＴ領域２０ｂに第３の金属層５７として厚さ約５０ｎｍの珪化タングステン（ＷＳｉ）層を形成する。
【００５７】
図１６は第２の実施の形態の第３の金属層のエッチング工程の要部断面模式図である。
第３の金属層５７の形成後は、図１６に示すように、まず金属ゲート電極の形成領域にフォトリソグラフィ技術を用いてマスク膜５８を形成する。そして、Ｃｌ２／ＮＦ３／Ａｒ／Ｏ２＝４０／４０／１４０／１６（ｓｃｃｍ）の条件で、第３の金属層５７をドライエッチングする。例えばｈｐ６５ｎｍの世代では、加工後の第３の金属層５７の寸法（ゲート長）を約５０ｎｍとする。
【００５８】
図１７は第２の実施の形態の第１，第２の金属層のエッチング工程の要部断面模式図である。
第３の金属層５７のエッチング後は、第１，第２の金属層５３，５５を、Ｃｌ２／ＮＦ３／Ａｒ／Ｏ２＝４０／４０／１４０／１６（ｓｃｃｍ）の条件で、同時にドライエッチングする。
【００５９】
このエッチング条件では、第１の金属層５３であるＷ層のエッチングレートは約１５０ｎｍ／ｍｉｎであり、第２の金属層５５であるＴａＳｉ層のエッチングレートは約７５ｎｍ／ｍｉｎである。ここでは、第２の金属層５５のＴａＳｉ層の方がより比抵抗の低い第１の金属層５３のＷ層よりも薄くなるようにすると共に、両金属層のエッチングレートを考慮して、第１の金属層５３の厚さを約２０ｎｍとし、第２の金属層５５の厚さを約１０ｎｍとしている。そのため、上記のようなエッチング条件では、ｐＭＯＳＦＥＴ領域１０ｂとｎＭＯＳＦＥＴ領域２０ｂに対して同時にエッチングを行っても、厚さの異なる第１，第２の金属層５３，５５のエッチングが同時あるいはほぼ同時に終了するようになる。
【００６０】
ドライエッチング後には、図１７に示したように、ｐＭＯＳＦＥＴ領域１０ｂに厚いＷ層の第１の金属層５３とＷＳｉ層の第３の金属層５７が積層された金属ゲート電極５９が形成され、ｎＭＯＳＦＥＴ領域２０ｂに薄いＴａＳｉ層の第２の金属層５５とＷＳｉ層の第３の金属層５７が積層された金属ゲート電極６０が形成される。
【００６１】
なお、この図１７に示した第１，第２の金属層５３，５５のエッチングは、上記図１６に示した第３の金属層５７のエッチングと同条件で行うことができる。したがって、第３の金属層５７のエッチングに連続して、第１，第２の金属層５３，５５をエッチングするようにしてもよい。
【００６２】
図１８は第２の実施の形態の不純物拡散層および側壁絶縁膜の形成工程の要部断面模式図である。
金属ゲート電極５９，６０の形成後は、まず、ゲート絶縁膜５２をドライエッチングしてｐＭＯＳＦＥＴ領域１０ｂとｎＭＯＳＦＥＴ領域２０ｂにそれぞれゲート絶縁膜６１，６２を形成する。その後、図１７に示したマスク膜５８は除去する。
【００６３】
そして、ｐＭＯＳＦＥＴ領域１０ｂに金属ゲート電極５９をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域６３を形成し、ｎＭＯＳＦＥＴ領域２０ｂに金属ゲート電極６０をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域６４を形成する。
【００６４】
その後、ｐＭＯＳＦＥＴ領域１０ｂおよびｎＭＯＳＦＥＴ領域２０ｂにそれぞれ側壁絶縁膜６５，６６を形成する。そして、ｐＭＯＳＦＥＴ領域１０ｂに金属ゲート電極５９および側壁絶縁膜６５をマスクにしてイオン注入を行い、ソース・ドレイン領域６７を形成し、ｎＭＯＳＦＥＴ領域２０ｂに金属ゲート電極６０および側壁絶縁膜６６をマスクにしてイオン注入を行い、ソース・ドレイン領域６８を形成する。
【００６５】
なお、上記の不純物拡散層形成時のイオン注入に用いる不純物としては、例えば、ｐＭＯＳＦＥＴ領域１０ｂにはＢＦ２を、ｎＭＯＳＦＥＴ領域２０ｂにはＡｓを、それぞれ用いることができる。
【００６６】
以上説明したように、この第２の実施の形態では、ｐＭＯＳＦＥＴ領域１０ｂとｎＭＯＳＦＥＴ領域２０ｂに、それぞれ用いる金属層のエッチングレートと比抵抗に応じた厚さで第１，第２の金属層５３，５５を形成するようにした。そして、それらを同時に同条件でエッチングすることにより、第１，第２の金属層５３，５５のエッチングレート差をそれらの厚さの違いによって相殺すると共に、金属層の比抵抗に応じた厚さの金属ゲート電極５９，６０を形成する。それにより、金属ゲート電極５９，６０をエッチング加工によって形成する際のゲート絶縁膜５２およびＳｉ基板５１へのエッチングダメージを最小限に抑えることが可能になる。
【００６７】
その結果、比抵抗が低くエッチングレートの高い第１の金属層５３は厚く、比抵抗が高くエッチングレートの低い第２の金属層５５は薄く形成され、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで異なる仕事関数と厚さの金属ゲート電極５９，６０を有する高性能かつ高品質のＣＭＯＳＦＥＴが形成されるようになる。
【００６８】
なお、ここでは、所定のエッチング条件においてエッチングレートが高く比抵抗が低い第１の金属層５３を厚く形成し、エッチングレートが低く比抵抗が高い第２の金属層５５を薄く形成するようにしたが、厚く形成した比抵抗の低い第１の金属層５３よりも薄く形成した比抵抗の高い第２の金属層５５の方がエッチングレートが低くなるように条件を調整してエッチングを行うようにしてもよい。このような方法によっても、図１８に示したような構成のＣＭＯＳＦＥＴを形成することができ、高性能かつ高品質のＣＭＯＳＦＥＴが形成可能になる。
【００６９】
以上、第１，第２の実施の形態について説明したが、上記第１，第２の実施の形態で述べたＣＭＯＳＦＥＴは一例であって、材質、形成条件等は、必要に応じ、適当に変更することが可能である。
【００７０】
例えば、第１の金属層３１，５３と第２の金属層３２，５５のエッチング条件は、それらの材質の組み合わせや膜厚に応じて設定することが可能であり、また、エッチング条件に応じてそれらの材質の組み合わせや膜厚を設定することも可能である。
【００７１】
また、ゲート絶縁膜１１，２１，６１，６２（ゲート絶縁膜４０，５２）は、上記のＨｆＳｉＯＮやＨｆＯ２のようなＨｆと酸素（Ｏ）を含んだＨｆ酸化物系材料のほか、ジルコニウム（Ｚｒ）とＯを含んだＺｒ酸化物系材料、ランタン（Ｌａ）とＯを含んだＬａ酸化物系材料、ＴａとＯを含んだＴａ酸化物系材料等も用いることが可能である。さらに、ＳｉＯ２、酸化窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）等の材料も用いることが可能である。
【００７２】
また、上記第１，第２の実施の形態では、低抵抗化を目的として、第１の金属層３１，５３や第２の金属層３２，５５の上に第３の金属層３３，５７を形成するようにしたが、この第３の金属層３３，５７は必ずしも形成することを要しない。例えば、第１の金属層３１，５３や第２の金属層３２，５５の抵抗がそれ単独で十分に低い場合には、その上に第３の金属層３３，５７を形成することは不要である。
【００７３】
また、上記第１，第２の実施の形態では、第１の金属層３１，５３と第２の金属層３２，５５を異なる材料で形成することに加え、第１の金属層３１，５３と第３の金属層３３，５７、第２の金属層３２，５５と第３の金属層３３，５７もそれぞれ異なる材料で形成するようにしたが、第１の金属層３１，５３と第３の金属層３３，５７、第２の金属層３２，５５と第３の金属層３３，５７は同じ材料で形成されていても構わない。例えば、上記第２の実施の形態において、第１，第２の金属層５３，５５としてＷ層，ＴａＳｉ層を用い、第３の金属層５７としてＷＳｉ層に代えてＷ層を用いることも可能である。
【００７４】
また、上記第２の実施の形態において触れたように（図１６および図１７参照）、第１の金属層３１，５３、第２の金属層３２，５５、第３の金属層３３，５７の材料の組み合わせや積層順によっては、第３の金属層３３，５７のエッチングと第１の金属層３１，５３および第２の金属層３２，５５のエッチングとを１工程で行うことも可能である。ただし、その場合は、１工程で行ったときと２工程で行ったときに得られる金属ゲート電極１２，２２，５９，６０の形状やウェハ面内における均一性等に留意する。
【００７５】
（付記１）  金属ゲート電極を備えた半導体装置において、
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記仕事関数の異なる金属層のうち所定のエッチング条件におけるエッチングレートの低い金属層が、前記所定のエッチング条件におけるエッチングレートの高い金属層よりも薄く形成されていることを特徴とする半導体装置。
【００７６】
（付記２）  前記エッチングレートの低い金属層と前記エッチングレートの高い金属層とは、前記所定のエッチング条件で同時にエッチングしたときに、同時またはほぼ同時にエッチングが終了するような厚さで、それぞれ形成されていることを特徴とする付記１記載の半導体装置。
【００７７】
（付記３）  前記複数のトランジスタは、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴであることを特徴とする付記１記載の半導体装置。
（付記４）  前記ｐチャネル型ＭＯＳＦＥＴと前記ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜は、組成に少なくなくともハフニウムと酸素を含むことを特徴とする付記３記載の半導体装置。
【００７８】
（付記５）  金属ゲート電極を備えた半導体装置において、
仕事関数の異なる金属層を有する金属ゲート電極を備えた複数のトランジスタを有し、
前記複数のトランジスタの前記金属ゲート電極が有する前記金属層のうち比抵抗の高い金属層が、比抵抗の低い金属層よりも薄く形成されていることを特徴とする半導体装置。
【００７９】
（付記６）  前記比抵抗の高い金属層と前記比抵抗の低い金属層とは、所定のエッチング条件で同時にエッチングを行ったときに、同時またはほぼ同時にエッチングが終了するような厚さで、それぞれ形成されていることを特徴とする付記５記載の半導体装置。
【００８０】
（付記７）  前記複数のトランジスタは、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴであることを特徴とする付記５記載の半導体装置。
（付記８）  前記ｐチャネル型ＭＯＳＦＥＴと前記ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜は、組成に少なくなくともハフニウムと酸素を含むことを特徴とする付記７記載の半導体装置。
【００８１】
（付記９）  金属ゲート電極を備えた半導体装置の製造方法において、
半導体基板上の異なるトランジスタの形成領域にそれぞれゲート絶縁膜を介して仕事関数および厚さの異なる金属層を形成する工程と、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【００８２】
（付記１０）  前記半導体基板上の前記異なるトランジスタの形成領域にそれぞれ前記ゲート絶縁膜を介して前記仕事関数および厚さの異なる金属層を形成する工程においては、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程において用いられるエッチング条件でエッチングレートが低い金属層を、前記エッチング条件でエッチングレートが高い金属層よりも薄く形成することを特徴とする付記９記載の半導体装置の製造方法。
【００８３】
（付記１１）  前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程においては、
前記仕事関数および厚さの異なる金属層のうち薄い金属層のエッチングレートが、より厚い金属層のエッチングレートよりも低くなる条件でエッチングすることを特徴とする付記９記載の半導体装置の製造方法。
【００８４】
（付記１２）  前記半導体基板上の前記異なるトランジスタの形成領域にそれぞれ前記ゲート絶縁膜を介して前記仕事関数および厚さの異なる金属層を形成する工程においては、
前記仕事関数および厚さの異なる金属層のうち比抵抗の高い金属層を比抵抗の低い金属層よりも薄く形成し、
前記仕事関数および厚さの異なる金属層を同時またはほぼ同時にエッチングが終了する条件で同時にエッチングする工程においては、
前記比抵抗の高い金属層のエッチングレートが、前記比抵抗の低い金属層のエッチングレートよりも低くなる条件でエッチングすることを特徴とする付記９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８５】
【図１】ＣＭＯＳＦＥＴの一例の要部断面模式図である。
【図２】第１の実施の形態のゲート絶縁膜の形成工程の要部断面模式図である。
【図３】第１の実施の形態の第１の金属層の形成工程の要部断面模式図である。
【図４】第１の実施の形態の第１の金属層の除去工程の要部断面模式図である。
【図５】第１の実施の形態の第２の金属層の形成工程の要部断面模式図である。
【図６】第１の実施の形態の第２の金属層の除去工程の要部断面模式図である。
【図７】第１の実施の形態の第３の金属層の形成工程の要部断面模式図である。
【図８】第１の実施の形態の第３の金属層のエッチング工程の要部断面模式図である。
【図９】第１の実施の形態の第１，第２の金属層のエッチング工程の要部断面模式図である。
【図１０】第２の実施の形態のゲート絶縁膜の形成工程の要部断面模式図である。
【図１１】第２の実施の形態の第１の金属層の形成工程の要部断面模式図である。
【図１２】第２の実施の形態の第１の金属層の除去工程の要部断面模式図である。
【図１３】第２の実施の形態の第２の金属層の形成工程の要部断面模式図である。
【図１４】第２の実施の形態の第２の金属層の除去工程の要部断面模式図である。
【図１５】第２の実施の形態の第３の金属層の形成工程の要部断面模式図である。
【図１６】第２の実施の形態の第３の金属層のエッチング工程の要部断面模式図である。
【図１７】第２の実施の形態の第１，第２の金属層のエッチング工程の要部断面模式図である。
【図１８】第２の実施の形態の不純物拡散層および側壁絶縁膜の形成工程の要部断面模式図である。
【図１９】ゲート電極材料の形成工程の要部断面模式図である。
【図２０】第１のエッチング工程の要部断面模式図である。
【図２１】第２のエッチング工程の要部断面模式図（その１）である。
【図２２】第２のエッチング工程の要部断面模式図（その２）である。
【符号の説明】
【００８６】
１  ＣＭＯＳＦＥＴ
２，５１  Ｓｉ基板
３，５０  ＳＴＩ
１０  第１のＭＯＳＦＥＴ
１０ａ，１０ｂ  ｐＭＯＳＦＥＴ領域
１１，２１，４０，５２，６１，６２  ゲート絶縁膜
１２，２２，５９，６０  金属ゲート電極
１３，２３，６５，６６  側壁絶縁膜
１４，２４，６３，６４  ソース・ドレイン・エクステンション領域
１５，２５，６７，６８  ソース・ドレイン領域
２０  第２のＭＯＳＦＥＴ
２０ａ，２０ｂ  ｎＭＯＳＦＥＴ領域
３１，５３  第１の金属層
３２，５５  第２の金属層
３３，５７  第３の金属層
４１，４２，４３，５４，５６，５８  マスク膜
【図１】
2007080913.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007080913.tif 000007
【図６】
2007080913.tif 000008
【図７】
2007080913.tif 000009
【図８】
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【図９】
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【図１０】
2007080913.tif 000012
【図１１】
2007080913.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2007080913.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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