(57)【要約】【課題】しきい値電圧のばらつき及びＮＢＴＩ現象を抑制し、且つ、接合リーク電流の少ない優れたトランジスタ特性を有する半導体装置を提供する。【解決手段】Ｎ型半導体基板２１上にゲート絶縁膜２２及びゲート電極２３が形成されている。そして、ゲート電極２３の側方下に位置する半導体基板２１には、Ｐ型エクステンション領域２４と、その外側にＰ型ソース・ドレイン領域２６が形成されている。そして、ゲート電極２３及びＰ型ソース・ドレイン領域２６上には、シリサイド層２７ａ、２７ｂが形成されている。そして、ゲート絶縁膜２２の両端部、及び、ゲート電極２３とシリサイド層２７ｂとの間に位置するＰ型エクステンション領域２４とＰ型ソース・ドレイン領域２６の表面部にフッ素注入層２５が形成されている。【選択図】図３
2007027176.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の側方下に形成されたＰ型エクステンション領域と、
前記半導体基板における前記Ｐ型エクステンション領域の外側に接して形成されたＰ型ソース・ドレイン領域とを備え、
前記Ｐ型ソース・ドレイン領域は、前記Ｐ型エクステンション領域に接している第１の領域と前記Ｐ型エクステンション領域から離間している第２の領域とを有し、
前記Ｐ型エクステンション領域及び前記Ｐ型ソース・ドレイン領域の第１の領域にフッ素注入層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記Ｐ型ソース・ドレイン領域の前記第２の領域は、前記Ｐ型ソース・ドレイン領域の前記第１の領域に比べてフッ素濃度が低いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記Ｐ型ソース・ドレイン領域の前記第２の領域上に第１のシリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のシリサイド層中にフッ素が導入されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記ゲート電極上に第２のシリサイド層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記ゲート電極の側面上には、Ｐ型ソース・ドレイン形成用サイドウォールが形成されていないことを特徴とする半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の側方下にＰ型エクステンション領域を形成する工程（ｃ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｄ）と、
前記半導体基板における前記サイドウォールの側方下にＰ型ソース・ドレイン領域を形成する工程（ｅ）と、
前記Ｐ型ソース・ドレイン領域の不純物を活性化する熱処理をする工程（ｆ）と、
前記工程（ｆ）の後に、前記サイドウォールを除去する工程（ｇ）と、
前記工程（ｇ）の後に、前記半導体基板における前記サイドウォール除去領域にフッ素注入層を形成する工程（ｈ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記工程（ｇ）の前に、前記Ｐ型ソース・ドレイン領域上にシリサイド層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｈ）では、前記シリサイド層を注入マスクにしてフッ素注入を行うことにより前記フッ素注入層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）の前に行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｇ）の後で前記工程（ｈ）の前に行なうことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の側方下にＰ型ソース・ドレイン領域を形成する工程（ｃ）と、
前記Ｐ型ソース・ドレイン領域の不純物を活性化する熱処理をする工程（ｄ）と、
前記工程（ｄ）の後に、前記Ｐ型ソース・ドレイン領域内にフッ素注入層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＰ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置において、ＭＩＳトランジスタにおけるトランジスタ特性の経時変化、特にＰ型ＭＩＳトランジスタにおけるネガティブバイアス温度不安定性（Negative Bias Temperature Instability, NBTI）による特性劣化が大きな課題になってきている。
【０００３】
このＮＢＴＩによる特性劣化を抑制するために、ゲート絶縁膜近傍にフッ素を導入したＰ型ＭＩＳトランジスタ構造が提案されている（例えば、特許文献１参照）。
【０００４】
以下、従来のＰ型ＭＩＳトランジスタを有する半導体装置の製造方法について、図面を用いて説明する。
【０００５】
図８（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【０００６】
まず、図８（ａ）に示す工程で、Ｎウェル領域を有する半導体基板１０１上にゲート酸化膜１０２及びゲート電極１０３を形成する。その後、ゲート電極１０３を注入マスクにしてボロンのイオン注入を行ってＰ−型ＬＤＤ領域１０４を形成する。
【０００７】
次に、図８（ｂ）に示す工程で、ＣＶＤ法と異方性のドライエッチング法を用いて、ゲート電極１０３の側面上にサイドウォール１０５を形成する。
【０００８】
次に、図８（ｃ）に示す工程で、ゲート電極１０３及びサイドウォール１０５を注入マスクにしてボロンのイオン注入を行ってＰ＋型ソース・ドレイン領域１０６を形成する。これにより、サイドウォール１０５直下には、Ｐ−型ＬＤＤ領域１０４からなるＰ−型オフセット領域１０４ａが形成される。
【０００９】
その後、Ｐ−型オフセット領域１０４ａ及びＰ＋型ソース・ドレイン領域１０６の不純物を活性化させるための熱処理を行なってＰ型ＭＩＳトランジスタを形成する。
【００１０】
以上のような製造工程において、ゲート電極１０３、ゲート酸化膜１０２、またはＰ−型オフセット領域１０４ａにフッ素を含有させる方法として、次のような方法が提案されている。
【００１１】
第１の方法は、ゲート電極となるポリシリコン膜中にフッ素をイオン注入した後に、ポリシリコン膜をパターニングしてフッ素を含有するゲート電極１０３を形成する方法である。
【００１２】
第２の方法は、ゲート酸化膜１０２となる酸化膜を形成した後、酸化膜中にフッ素をイオン注入してからポリシリコン膜を形成し、その後パターニングにしてゲート電極１０３及びフッ素を含有するゲート酸化膜１０２を形成する方法である。
【００１３】
第３の方法は、Ｐ−型ＬＤＤ領域１０４を形成した後に、ゲート電極１０３をマスクにしてＰ−型ＬＤＤ領域１０４中にフッ素をイオン注入することにより、フッ素を含有するＰ−型オフセット領域１０４ａを形成する方法である。このとき、ゲート電極１０３中にもフッ素がイオン注入される。
【特許文献１】特開２００４−２８１６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記のような従来の方法では、下記のような不具合が生じる。
【００１５】
第１に、従来の第１〜第３の方法では、ゲート電極１０３中のボロンがゲート酸化膜１０２を通り抜けて半導体基板１０１表面に染み出し、Ｐ型ＭＩＳトランジスタのしきい値電圧が変動するという課題がある。これは、ゲート電極１０３及びゲート酸化膜１０２の少なくとも一方にフッ素が導入された状態で、Ｐ型ソース・ドレイン領域１０６の不純物を活性化するための活性化熱処理を行う。このとき、ゲート電極１０３中又はゲート酸化膜１０２中にフッ素が存在していることにより、活性化熱処理を行った際にボロンがゲート酸化膜１０２を通り抜けやすくなるために生じる。
【００１６】
第２に、従来の第３の方法では、Ｐ−型オフセット領域１０４ａ中に導入されたフッ素が拡散することによって、接合リーク電流が増大するという課題がある。これは、Ｐ−型オフセット領域１０４ａとなるＰ−型ＬＤＤ領域１０４中にフッ素が導入された状態で、Ｐ型ソース・ドレイン領域１０６の不純物を活性化するための活性化熱処理を行う。このとき、Ｐ−型ＬＤＤ領域１０４中のフッ素が、活性化熱処理によってＰ−型オフセット領域１０４ａと半導体基板１０１との接合位置まで拡散することによってリーク電流が増大する。
【００１７】
本発明の目的は、しきい値電圧のばらつき及びＮＢＴＩ現象を抑制し、且つ、接合リーク電流の少ない優れたトランジスタ特性を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板におけるゲート電極の側方下に形成されたＰ型エクステンション領域と、半導体基板におけるＰ型エクステンション領域の外側に接して形成されたＰ型ソース・ドレイン領域とを備え、Ｐ型ソース・ドレイン領域は、Ｐ型エクステンション領域に接している第１の領域とＰ型エクステンション領域から離間している第２の領域とを有し、Ｐ型エクステンション領域及びＰ型ソース・ドレイン領域の第１の領域にフッ素注入層が形成されている。
【００１９】
上記半導体装置において、Ｐ型ソース・ドレイン領域の第２の領域は、Ｐ型ソース・ドレイン領域の第１の領域に比べてフッ素濃度が低い。
【００２０】
上記半導体装置において、Ｐ型ソース・ドレイン領域の第２の領域上に第１のシリサイド層が形成されている。
【００２１】
半導体装置において、第１のシリサイド層中にフッ素が導入されている。
【００２２】
上記半導体装置において、ゲート電極上に第２のシリサイド層が形成されている。
【００２３】
上記半導体装置において、ゲート電極の側面上には、Ｐ型ソース・ドレイン形成用サイドウォールが形成されていない。
【００２４】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の側方下にＰ型エクステンション領域を形成する工程（ｃ）と、ゲート電極の側面上にサイドウォールを形成する工程（ｄ）と、半導体基板におけるサイドウォールの側方下にＰ型ソース・ドレイン領域を形成する工程（ｅ）と、Ｐ型ソース・ドレイン領域の不純物を活性化する熱処理をする工程（ｆ）と、工程（ｆ）の後に、サイドウォールを除去する工程（ｇ）と、工程（ｇ）の後に、半導体基板におけるサイドウォール除去領域にフッ素注入層を形成する工程（ｈ）とを備えている。
【００２５】
上記第１の半導体装置の製造方法において、工程（ｆ）の後で工程（ｇ）の前に、Ｐ型ソース・ドレイン領域上にシリサイド層を形成する工程を備えている。
【００２６】
上記第１の半導体装置の製造方法において、工程（ｈ）では、シリサイド層を注入マスクにしてフッ素注入を行うことによりフッ素注入層を形成する。
【００２７】
上記第１の半導体装置の製造方法において、工程（ｃ）は、工程（ｄ）の前に行なう。
【００２８】
上記第１の半導体装置の製造方法において、工程（ｃ）は、工程（ｇ）の後で工程（ｈ）の前に行なう。
【００２９】
本発明の第２の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の側方下にＰ型ソース・ドレイン領域を形成する工程（ｃ）と、Ｐ型ソース・ドレイン領域の不純物を活性化する熱処理をする工程（ｄ）と、工程（ｄ）の後に、Ｐ型ソース・ドレイン領域内にフッ素注入層を形成する工程（ｅ）とを備えている。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によれば、Ｐ型エクステンション領域に接合深さの浅いフッ素注入層が形成されているため、ＮＢＴＩ現象を抑制することができる。また、Ｐ型ソース・ドレイン領域の活性化熱処理をした後にフッ素注入層を形成することにより、ゲート電極中のボロンの半導体基板への染み出しを抑制し、しきい値電圧のばらつきを低減することができる。さらに、フッ素注入層にはＰ型ソース・ドレイン領域の活性化熱処理が入らないため、フッ素の拡散が抑制され、接合リーク電流の低減が図れる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、Ｐ型ＭＩＳトランジスタを例に、図面を参照しながら説明する。
【００３２】
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。
【００３３】
図１に示すように、第１の実施形態の半導体装置は、Ｎ型半導体基板１１と、Ｎ型半導体基板１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１１に形成されたＰ型ソース・ドレイン領域１４と、ゲート絶縁膜１２の両端部及びＰ型ソース・ドレイン領域１４の表面部に形成されたフッ素注入層１５を有している。なお、ゲート電極１３中にもフッ素注入層が形成されるが、ここでは図示を省略している。
【００３４】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００３５】
図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３６】
まず、図２（ａ）に示す工程で、Ｎ型半導体基板１１上に熱酸化処理（例えば、１０００℃、３０秒）を行ってゲート絶縁膜となる酸化膜を形成する。その後、酸化膜上にＣＶＤ法によってポリシリコン膜を形成する。その後、ポリシリコン膜及び酸化膜をパターニングして、ゲート絶縁膜１２及びゲート電極１３を形成する。
【００３７】
次に、図２（ｂ）に示す工程で、Ｎ型半導体基板１１に、ゲート電極１３を注入マスクにしてＰ型不純物であるボロンを、注入エネルギー３ｋｅＶ、注入ドーズ量３×１０１５ｉｏｎｓ／ｃｍ２の条件でイオン注入してＰ型ソース・ドレイン注入層１４ａを形成する。このとき、ゲート電極１３にもボロンがイオン注入されるが、ゲート電極となるポリシリコン膜をパターニングする前に、ポリシリコン膜中にボロンを導入しておいてもよい。
【００３８】
次に、図２（ｃ）に示す工程で、Ｐ型ソース・ドレイン注入層１４ａの不純物（ボロン）を活性化するための熱処理として、例えば、１０００℃、１秒のＲＴＡ処理を行ってＰ型ソース・ドレイン領域１４を形成する。
【００３９】
次に、図２（ｄ）に示す工程で、半導体基板１１に、ゲート電極１３をマスクにしてフッ素を、注入エネルギー２ｋｅＶ、注入ドーズ量５×１０１４ｉｏｎｓ／ｃｍ２、注入角度７°の条件でイオン注入を行い、ゲート絶縁膜１２の両端部及びＰ型ソース・ドレイン領域１４の表面部にフッ素注入層１５を形成する。このフッ素注入層１５のフッ素ピーク濃度は１×１０１８／ｃｍ３程度が望ましい。このとき、ゲート電極１３の表面部にもフッ素注入層が形成されるが、ここでは図示を省略している。その後、通常の配線工程を行ってＰ型ＭＩＳトランジスタを有する半導体装置を形成する。
【００４０】
この第１の実施形態に係る半導体装置及びその製造方法によれば、ゲート電極１３の両端部下のＰ型ソース・ドレイン領域１４の表面部にフッ素注入層１５を形成するため、ＮＢＴＩを改善することができる。さらに、Ｐ型ソース・ドレイン領域１４の活性化熱処理を形成した後に、フッ素注入層１５を形成するため、従来のようにＰ型ソース・ドレイン領域１４の活性化熱処理によって生じていたフッ素の拡散を防止することができる。従って、フッ素注入層１５のフッ素がＰ型ソース・ドレイン領域１４とＮ型半導体基板１１との接合面まで到達することがなく、接合リーク電流を抑制することができる。しかも、Ｐ型ソース・ドレイン領域１４を短チャネル効果によるしきい値電圧の低下を招かないように接合を浅く形成しても、接合リーク電流を増大させることなくフッ素注入層をさらに浅く形成することができる。また、Ｐ型ソース・ドレイン領域１４の活性化熱処理をする際、ゲート電極１３中にはフッ素が導入されていないため、従来のようにゲート電極中にフッ素が導入されていることによって生じていたゲート電極内のボロンの半導体基板への染み出しを防止することができる。
【００４１】
なお、第１の実施形態では、基板としてＮ型半導体基板１１を用いて説明したが、Ｐ型半導体基板にＮ型不純物をイオン注入して形成したＮ型ウェル領域であってもよい。また、ゲート絶縁膜１２として酸化膜を用いて説明したが、窒素を含む酸窒化膜、あるいは、金属酸化膜であってもよい。また、フッ素注入層１５を形成する際、フッ素の代わりにフッ化ボロン（ＢＦ２）をイオン注入してもかまわない。なお、フッ素注入層１５は、後工程の配線形成工程やシンター工程における５００℃程度の熱処理によって活性化するため、特にフッ素注入層を活性化するための熱処理を設ける必要はない。
【００４２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、Ｐ型ＭＩＳトランジスタを例に、図面を参照しながら説明する。
【００４３】
図３は、本発明の第２の実施形態に係る半導体装置を示す断面図である。
【００４４】
図３に示すように、第２の実施形態の半導体装置は、Ｎ型半導体基板２１と、Ｎ型半導体基板２１上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたゲート電極２３と、ゲート電極２３の側方下に位置する半導体基板２１に形成されたＰ型エクステンション領域２４と、半導体基板２１にＰ型エクステンション領域２４の外側に接して形成されたＰ型ソース・ドレイン領域２６と、ゲート電極２３上に形成されたシリサイド層２７ａと、ゲート電極２３の端部から離間しているＰ型ソース・ドレイン領域２６上に形成されたシリサイド層２７ｂと、ゲート絶縁膜２２の両端部、及び、ゲート電極２３とシリサイド層２７ｂとの間に位置するＰ型エクステンション領域２４とＰ型ソース・ドレイン領域２６の表面部に形成されたフッ素注入層２５を有している。なお、ゲート電極２３の側面領域にもフッ素注入層が形成されるが、ここでは図示を省略している。ここで、Ｐ型エクステンション領域２４は、ドレイン領域と半導体基板間の電界緩和のための低濃度エクステンション領域（ＬＤＤ領域）、あるいは、短チャネル効果を抑制するための高濃度エクステンション領域のどちらでもよい。
【００４５】
（第２の実施形態に係る第１の半導体装置の製造方法）
以下、本発明の第２の実施形態に係る第１の半導体装置の製造方法について図面を用いて説明する。
【００４６】
図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第１の半導体装置の製造工程を示す断面図である。
【００４７】
まず、図４（ａ）に示す工程で、Ｎ型半導体基板２１上に熱酸化処理（例えば、１０００℃、３０秒）を行ってゲート絶縁膜となる酸化膜を形成する。その後、酸化膜上にＣＶＤ法によってポリシリコン膜を形成する。その後、ポリシリコン膜及び酸化膜をパターニングして、ゲート絶縁膜２２及びゲート電極２３を形成する。
【００４８】
その後、Ｎ型半導体基板２１に、ゲート電極２３を注入マスクにしてＰ型不純物であるボロンを、注入エネルギー１５ｋｅＶ、注入ドーズ量５×１０１３ｉｏｎｓ／ｃｍ２の条件でイオン注入してＰ型エクステンション領域２４を形成する。ここで、Ｐ型エクステンション領域２４は、ドレイン領域と半導体基板間の電界緩和のための低濃度エクステンション領域（ＬＤＤ領域）、あるいは、短チャネル効果を抑制するための高濃度エクステンション領域のどちらでもよい。なお、高濃度エクステンション領域を形成する場合には、注入ドーズ量を２×１０１４ｉｏｎｓ／ｃｍ２以上にすることが望ましい。
【００４９】
次に、図４（ｂ）に示す工程で、半導体基板２１上にＣＶＤ法により厚さ１００ｎｍの絶縁膜を形成した後、絶縁膜を異方性エッチングすることによりゲート電極２３の側面上にサイドウォール２８を形成する。
【００５０】
次に、図４（ｃ）に示す工程で、Ｎ型半導体基板２１に、ゲート電極２３及びサイドウォール２８を注入マスクにしてＰ型不純物であるボロンを、注入エネルギー３ｋｅＶ、注入ドーズ量３×１０１５ｉｏｎｓ／ｃｍ２の条件でイオン注入してＰ型ソース・ドレイン領域２６を形成する。その後、Ｐ型ソース・ドレイン領域２６の不純物（ボロン）を活性化するための熱処理、例えば、１０００℃、１秒のＲＴＡ処理を行う。この熱処理によって、Ｐ型エクステンション領域２４の不純物（ボロン）の活性化を同時に行ってもよい。なお、Ｐ型エクステンション領域２４の不純物（ボロン）の活性化は、Ｐ型ソース・ドレイン領域２６の活性化と同時に行なう必要はなく、Ｐ型ソース・ドレイン領域２６の活性化熱処理前にＰ型エクステンション領域２４の活性化熱処理を行なってもよい。
【００５１】
次に、図５（ａ）に示す工程で、半導体基板２１上にスパッタ法によりコバルト膜を形成した後、５００℃程度の熱処理を行いコバルトとシリコンを反応させることにより、ゲート電極２３及びＰ型ソース・ドレイン領域２６上にシリサイド層２７ａ、２７ｂを選択的に形成する。このとき、サイドウォール２８上にはシリサイド層は形成されない。その後、未反応のまま残存するコバルト膜を選択的に除去する。
【００５２】
次に、図５（ｂ）に示す工程で、ドライエッチングにより、ゲート電極２３の側面上に形成されているサイドウォール２８を選択的に除去する。これにより、ゲート電極２３とシリサイド層２７ｂとの間に位置する半導体基板２１の表面が露出する。この露出した領域には、Ｐ型エクステンション領域２４とＰ型ソース・ドレイン領域２６が形成されている。
【００５３】
次に、図５（ｃ）に示す工程で、半導体基板２１に、ゲート電極２３上のシリサイド層２７ａ及びＰ型ソース・ドレイン領域２６上のシリサイド層２７ｂをマスクにしてフッ素を、注入エネルギー２ｋｅＶ、注入ドーズ量５×１０１３ｉｏｎｓ／ｃｍ２、注入角度７°の条件でイオン注入を行い、ゲート絶縁膜２２の両端部、Ｐ型エクステンション領域２４及びＰ型ソース・ドレイン領域２６の表面部にフッ素注入層２５を形成する。このフッ素注入層２５のフッ素ピーク濃度は１×１０１８／ｃｍ３程度が望ましい。このとき、シリサイド層２７ａ、２７ｂはシリコンに比べてイオン注入阻止能力が１．５倍高いので、注入条件の設定によってフッ素注入層２５のフッ素ピーク濃度がシリサイド層２７ｂ下のＰ型ソース・ドレイン領域２６中に到達しないように注入することができる。なお、ゲート電極２３の側面部にもフッ素注入層が形成されるが、ここでは図示を省略している。その後、通常の配線工程を行って半導体装置を形成する。なお、フッ素注入層２５は、後工程の配線形成工程やシンター工程における５００℃程度の熱処理によって活性化するため、特にフッ素注入層を活性化するための熱処理を設ける必要はない。
【００５４】
この第１の半導体装置の製造方法によれば、サイドウォール２８を除去した後に、シリサイド層２７ａ、２７ｂをマスクにしてフッ素注入するため、フッ素注入層２５をゲート電極２３とシリサイド層２７ｂとの間のサイドウォール除去領域に自己整合的に形成することができる。さらに、Ｐ型ソース・ドレイン領域２６を形成した後に、フッ素注入層２５を形成するため、フッ素注入層２５の熱処理による拡散を抑制することができる。
【００５５】
（第２の実施形態に係る第２の半導体装置の製造方法）
以下、本発明の第２の実施形態に係る第２の半導体装置の製造方法について図面を用いて説明する。
【００５６】
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第２の半導体装置の製造工程を示す断面図である。
【００５７】
まず、図６（ａ）に示す工程で、Ｎ型半導体基板２１上に熱酸化処理（例えば、１０００℃、３０秒）を行ってゲート絶縁膜となる酸化膜を形成する。その後、酸化膜上にＣＶＤ法によってポリシリコン膜を形成する。その後、ポリシリコン膜及び酸化膜をパターニングして、ゲート絶縁膜２２及びゲート電極２３を形成する。その後、半導体基板２１上にＣＶＤ法により厚さ１００ｎｍの絶縁膜を形成した後、絶縁膜を異方性エッチングすることによりゲート電極２３の側面上にサイドウォール２８を形成する。
【００５８】
次に、図６（ｂ）に示す工程で、Ｎ型半導体基板２１に、ゲート電極２３及びサイドウォール２８を注入マスクにしてＰ型不純物であるボロンを、注入エネルギー３ｋｅＶ、注入ドーズ量３×１０１５ｉｏｎｓ／ｃｍ２の条件でイオン注入してＰ型ソース・ドレイン領域２６を形成する。その後、Ｐ型ソース・ドレイン領域２６の不純物（ボロン）を活性化するための熱処理、例えば、１０００℃、１秒のＲＴＡ処理を行う。
【００５９】
次に、図６（ｃ）に示す工程で、半導体基板２１上にスパッタ法によりコバルト膜を形成した後、５００℃程度の熱処理を行いコバルトとシリコンを反応させることにより、ゲート電極２３及びＰ型ソース・ドレイン領域２６上にシリサイド層２７ａ、２７ｂを選択的に形成する。このとき、サイドウォール２８上にはシリサイド層は形成されない。その後、未反応のまま残存するコバルト膜を選択的に除去する。
【００６０】
次に、図７（ａ）に示す工程で、ドライエッチングにより、ゲート電極２３の側面上に形成されているサイドウォール２８を選択的に除去する。これにより、ゲート電極２３とシリサイド層２７ｂとの間に位置する半導体基板２１の表面が露出する。この露出した領域の一部には、Ｐ型ソース・ドレイン領域２６が形成されている。
【００６１】
次に、図７（ｂ）に示す工程で、Ｎ型半導体基板２１に、ゲート電極２３及びシリサイド層２７ａ、２７ｂを注入マスクにしてＰ型不純物であるボロンを、注入エネルギー１５ｋｅＶ、注入ドーズ量５×１０１３ｉｏｎｓ／ｃｍ２の条件でイオン注入してＰ型エクステンション領域２４を形成する。ここで、Ｐ型エクステンション領域２４は、ドレイン領域と半導体基板間の電界緩和のための低濃度エクステンション領域（ＬＤＤ領域）、あるいは、短チャネル効果を抑制するための高濃度エクステンション領域のどちらでもよい。なお、高濃度エクステンション領域を形成する場合には、注入ドーズ量を２×１０１４ｉｏｎｓ／ｃｍ２以上にすることが望ましい。
【００６２】
次に、図７（ｃ）に示す工程で、半導体基板２１に、ゲート電極２３上のシリサイド層２７ａ及び第２のＰ型ソース・ドレイン領域２６上のシリサイド層２７ｂをマスクにしてフッ素を、注入エネルギー２ｋｅＶ、注入ドーズ量５×１０１３ｉｏｎｓ／ｃｍ２、注入角度７°の条件でイオン注入を行い、ゲート絶縁膜２２の両端部、Ｐ型エクステンション領域２４及びＰ型ソース・ドレイン領域２６の表面部にフッ素注入層２５を形成する。このフッ素注入層２５のフッ素ピーク濃度は１×１０１８／ｃｍ３程度が望ましい。このとき、シリサイド層２７ａ、２７ｂはシリコンに比べてイオン注入阻止能力が１．５倍高いので、注入条件の設定によってフッ素注入層２５のフッ素ピーク濃度がシリサイド層２７ｂ下のＰ型ソース・ドレイン領域２６中に到達しないように注入することができる。なお、ゲート電極２３の側面部にもフッ素注入層が形成されるが、ここでは図示を省略している。その後、通常の配線工程を行って半導体装置を形成する。
【００６３】
この第２の半導体装置の製造方法によれば、サイドウォール２８を除去した後に、シリサイド層２７ａ、２７ｂをマスクにしてボロン注入及びフッ素注入するため、Ｐ型エクステンション領域２４及びフッ素注入層２５をゲート電極２３とシリサイド層２７ｂとの間のサイドウォール除去領域に自己整合的に形成することができる。さらに、Ｐ型ソース・ドレイン領域２６を形成した後に、Ｐ型エクステンション領域２４及びフッ素注入層２５を形成するため、Ｐ型エクステンション領域２４及びフッ素注入層２５の熱処理による拡散を抑制することができ、Ｐ型エクステンション領域２４の接合深さを浅く形成することができる。
【００６４】
なお、第２の半導体装置の製造方法では、Ｐ型エクステンション領域２４を形成した後フッ素注入層２５を形成したが、フッ素注入層２５を形成した後にＰ型エクステンション領域２４を形成してもよい。あるいは、フッ化ボロン（ＢＦ２）をイオン注入することによって、Ｐ型エクステンション領域２４とフッ素注入層２５を同時に形成してもよい。
【産業上の利用可能性】
【００６５】
以上説明したように、本発明はＰ型ＭＩＳトランジスタを備えた半導体装置等に有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第１の半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第１の半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第２の半導体装置の製造工程を示す断面図
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る第２の半導体装置の製造工程を示す断面図
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００６７】
１１  Ｎ型半導体基板
１２  ゲート絶縁膜
１３  ゲート電極
１４  Ｐ型ソース・ドレイン領域
１４ａ  Ｐ型ソース・ドレイン注入層
１５  フッ素注入層
２１  Ｎ型半導体基板
２２  ゲート絶縁膜
２３  ゲート電極
２４  Ｐ型エクステンション領域
２５  フッ素注入層
２６  Ｐ型ソース・ドレイン領域
２７ａ、２７ｂ  シリサイド層
２８  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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