(57)【要約】【課題】  特別なハードウエアを使用しなくとも複数のソフトウェアの処理時間を測定し、表示してエンドユーザが作成したアプリケーションソフトの動作を保証し、アプリケーションソフト開発効率を上げたインバータ装置を提供する。  【解決手段】複数の割り込み発生回路（５）とタイマ機能をＣＰＵに備えたインバータ装置において、１つのタイマ（４）を起動及び停止させるタイマ処理部（７）と、低次の割り込み処理が発生していることを判断する低次割り込み処理判断部（８）とを備え、前記タイマ処理部（７）は、複数の割り込み処理に渡って１つのタイマを継続して動作させるようにした。【選択図】図１
2007241696.tif 000002
【特許請求の範囲】
【請求項１】
複数の割り込み発生回路とタイマ機能をＣＰＵに備えたインバータ装置において、
１つのタイマを起動及び停止させるタイマ処理部と、
低次の割り込み処理が発生していることを判断する低次割り込み処理判断部と、
を備え、
前記タイマ処理部は、複数の割り込み処理に渡って１つのタイマを継続して動作させることを特徴とするインバータ装置。
【請求項２】
前記タイマ処理部は、複数の割り込み処理に渡って１つのタイマを継続して動作させて計測したタイマ値と最低次の割り込み処理時間に対するタイマ値の割り合いを表示する表示部を備えることを特徴とする請求項１に記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトウェアの割り込み処理時間を測定し、割り込み処理時間が、ソフトウェアの処理に占める割合（以後占有率）を表示するインバータ装置に関する。  
【背景技術】
【０００２】
客先専用インバータ、あるいは、アプリケーション（例えば、エレベータ、繊維関連など）に特化したインバータ機能を製作する場合、標準ソフトをベースとして、追加機能あるいは、仕様変更のためにソフトウェアを変更する。この変更されたソフトウェアが組み込まれた中央演算装置（以下ＣＰＵという。）の性能向上や品質の程度を知るために、ソフトウェアの割り込み処理時間の測定とその処理時間がソフトウェア全体に占める割合を測定する。その場合、ＣＰＵ内のもっとも割り込み頻度の低い低次の割り込み処理へ信号が入力され、その割り込み処理が完了するとデジタル出力（以後ＤＯという）させるようにし、この割り込み信号とＤＯ信号をオシロスコープ等で測定することで、ソフトウェアの割り込み処理時間とその処理が全体に占める割合を測定している。
また、開示された従来技術には特許文献１がある。従来技術について、図を用いて説明する。図５は従来技術のソフトウェア処理時間測定に関するクレーム対応図である。図５において、１０１はレジスタ選択手段であり、１０２は第１のレジスタ１２１と第２のレジスタ１２２と第３のレジスタ１２３とを有するタイマ回路であり、クロック１０６よりクロック信号が入力され、割込信号発生回路１０７より割込信号が入力され、内部ＤＯ回路１０８よりスタート・ストップ・リセット信号が入力される。１０３はソフトウェア処理時間演算手段であり、１０４は選択演算手段であり、１０５は表示手段である。第１のレジスタ１２１は割込信号発生回路１０７が発する割込信号の入力と同時に積算値をリセットしてクロック発生回路１０６が発するクロック信号の積算を開始するレジスタであり、第２のレジスタ１２２はクロック発生回路６が発するクロック信号を常時積算しているレジスタである。第３のレジスタ１２３はクロック発生回路１０６が送出するクロック信号の積算を、ＣＰＵを介して内部ＤＯ回路１０８より出力されるディジタル出力信号であるスタート・ストップ・リセット信号により、スタート・ストップ・リセットするレジスタである。内部ＤＯ回路１０８は、ＣＰＵにより、被測定ソフトウェアが実行を開始する時スタート信号を出力し、被測定ソフトウェアが終了した時ストップ信号を出力する。レジスタ選択手段１０１は処理時間を測定しようとする被測定ソフトウェアが割込信号の入力と同時に実行を開始するソフトウェアであるか否かを判断して肯定の場合には第１のレジスタ１２１を選択し、否定の場合には第２のレジスタ１２２または第３のレジスタ１２３のいづれかを選択し、タイマ回路１０２とソフトウェア処理時間演算手段１０３とに出力する。ソフトウェア処理時間演算手段１０３は、レジスタ選択手段１０１が第１のレジスタ１２１を選択したときには、内部ＤＯ回路１０８がストップ信号を出力した時の第１のレジスタ１２１の積算値を出力し、レジスタ選択手段１０１が第２のレジスタ１２２を選択したときには、内部ＤＯ回路１０８がストップ信号を出力した時の第２のレジスタ１２２の積算値より内部ＤＯ回路８がスタート信号を出力した時の第２のレジスタ１２２の積算値を減算した後出力し、レジスタ選択手段１０１が第３のレジスタ１２３を選択したときには、内部ＤＯ回路１０８がストップ信号を出力した時の第３のレジスタ１２３の積算値を出力する。このようにして、処理時間を測定しようとするソフトウェアの処理時間がソフトウェア処理時間演算手段１０３により出力される。数値制御装置においては、割込信号発生回路１０７から定期的に割込信号が発せられる度に、一連のソフトウェアの組み合わせが繰り返し実行される。選択演算手段１０４において、ソフトウェア処理時間そのままか、繰り返し実行される同一ソフトウェアの処理時間を累積した時間か、または、繰り返し実行される同一ソフトウェアの処理時間の平均時間かのいづれかが選択され演算される。選択演算手段１０４の出力値は表示手段１０５に表示される。
図６は従来技術のハードウエアの構成を示すブロック図である。図７において、１０５は表示手段、１０６はクロック発生回路、１０７は割込信号発生回路、１０８は内部ＤＯ回路、１１１はＣＰＵ、１１２は割込演算、１１３はＲＯＭ、１１４はＲＡＭ、１１５はサーボ制御回路、１１６はＰＭＣ（プログラマブルマシンコントロール）制御回路である。ＣＰＵ１１はバス１１２を介してＲＯＭ１１３、ＲＡＭ１１４、サーボ制御回路１１５、ＰＭＣ制御回路１１６、タイマ回路１０２、割込制御回路１１７、内部ＤＯ回路１０８、ＣＲＴ表示回路１１８とＣＲＴ１１９等からなる表示手段１０５と情報を交換しあっている。タイマ回路１０２にはクロック１０６よりクロック信号が入力されている。割込信号発生回路１０７は定期的に割込信号をタイマ回路１０２と割込制御回路１１７に送出している。割込制御回路１１７はこの割込信号を受けるとＣＰＵに割込みをかける。処理時間測定用ソフトウェアはＲＯＭ１１３またはＲＡＭ１１４に予め組込まれている。
図７は処理時間測定用ソフトウェアのフローチャートで、ａで処理時間を測定しようとする被測定ソフトウェアは割込信号と同時に実行を開始するか否かを判定し、ｂでａにおいて、肯定のときは第１のレジスタを使用し、ストップ信号がＯＮしたときの第１のレジスタの値を記憶し、ｃでａにおいて、否定のときは第２のレジスタを使用するのがよいかを判定し、ｄで．ｃにおいて、肯定のときは第２のレジスタを使用し、ストップ信号がＯＮしたときの第２のレジスタの値からスタート信号がＯＮしたときの第２のレジスタの値を減算し、その値を記憶し、ｅでｃにおいて、否定のときは第３のレジスタを使用し、ストップ信号がＯＮしたときの第３のレジスタの値を記憶し、ｆで記憶した値そのままか、記憶した値の累積か、記憶した値の平均かいづれが良いかを判定し、ｇでｆにおいて、そのままのときは記憶した値そのまま出力し、ｈでｆにおいて、累積のときは記憶した値の累積を出力し、ｉでｆにおいて、平均のときは記憶した値の平均を出力するというものである。
【特許文献１】特開平７−２９５８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、インバータ内部の割り込み処理内に、エンドユーザが自由にプログラムを作成できるプログラミングエリアを公開する場合、そのエンドユーザにて追加されたソフトウェアの処理が、従来の処理時間に対して十分処理可能であるかどうかを提示する必要がある。そのためには、従来の処理で実施されていた割り込み頻度の高い高次の割り込みとその次に頻度の高い中位の割り込みの処理時間に、エンドユーザが作成したプログラムを含む低次の割り込み時間を合わせて測定し、かつ、割り込み処理が全ソフトウェア処理に占める割合を提示する必要がある。  また、従来技術では内部にＤＯ回路が必要なためハードウエアが増大するとともに、レジスタ積算の開始、停止、リセットなどの信号が必要でシステムが複雑になるという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、特別なハードウエアを使用しなくとも、複数のソフトウェアの処理時間を測定、表示してエンドユーザが作成したアプリケーションソフトの動作を保証し、アプリケーションソフト開発効率を上げたインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、複数の割り込み発生回路とタイマ機能をＣＰＵに備えたインバータ装置において、１つのタイマを起動及び停止させるタイマ処理部と、低次の割り込み処理が発生していることを判断する低次割り込み処理判断部とを備え、前記タイマ処理部は、複数の割り込み処理に渡って１つのタイマを継続して動作させることを特徴とするものである。
請求項２に記載の発明は、請求項１記載のインバータ装置において、前記タイマ処理部は、複数の割り込み処理に渡って１つのタイマを継続して動作させて計測したタイマ値と最低次の割り込み処理時間に対するタイマ値の割り合いを表示する表示部を備えることを特徴とするものである。
【発明の効果】
【０００５】
本発明によると、特別なハードウエアを使用しなくとも複数のソフトウェアの処理時間を測定、表示してエンドユーザが作成したアプリケーションソフトの動作を保証し、アプリケーションソフト開発効率を上げたインバータ装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【０００７】
図１は、本発明のインバータ装置の実施例の構成を示すブロック図である。
図１において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ、４はタイマ、５は割り込み発生回路、６は表示部である。また、７はタイマ処理部、８は低次割込み処理判断部で、いずれもＣＰＵが機能する。ＣＰＵ１はＲＡＭ３を作業領域とし、ＲＯＭ２に格納されたプログラムを実行して動作する。ＲＯＭ２には、ソフトウェア処理時間を測定するためのアプリケーションソフトウェアが格納されている。
【０００８】
ＣＰＵ１は、割り込み発生回路６から割り込みが発生すると、ＲＯＭ２に格納されたプログラムにより、割り込み処理を実行する。割り込み処理を実行する際に、ソフトウェア処理時間を測定するためのアプリケーションソフトウェアを実行し、タイマ４をセット、リセットすることにより、処理時間を計測してタイマ処理部として機能する。このタイマ４にアクセスすることにより、処理時間を受け取ることができる。
【０００９】
図２は、割り込み処理の中のソフトウェア処理時間を測定するためのアプリケーションソフトウェアのフローチャート、図３は、ソフトウェア処理時間を表示するためのアプリケーションソフトウェアのフローチャートであり、図４は、タイマのカウンタ値を表すタイムチャートである。
図２〜４を用いて、本発明のタイマ処理部７、低次割込み処理判断部８の動作について説明する。
【００１０】
図４より、割り込み頻度の最も高い高次の割り込みのＨスキャンが発生すると、図２のＳ１の処理によりタイマ４が起動され、カウントアップが開始される。Ｈスキャン割り込みが終了すると、Ｓ３の条件を監視し、タイマ４のカウントを停止させる。
【００１１】
次に、図４より割り込み頻度が高次より低い中位の割り込みのＭスキャンが発生すると、図２のＳ１の処理により、タイマ４を起動し、Ｈスキャンでカウントされた値からカウントを開始する。Ｍスキャン割り込みが終了すると図２のＳ３条件より、タイマ４のカウントを停止さる。
次に、割り込み頻度が最も低い低次の割り込みであるＬスキャンが発生すると、図２のＳ１の処理により、タイマ４は、Ｍスキャン終了時のカウントからタイマカウントを継続する。
低次のＬスキャン実行時に、高次の割り込みＨスキャンが発生するとＬスキャンの処理は中断され、Ｈスキャンを実行する。このとき、Ｓ１処理により、タイマ４は、継続してカウントされ、Ｈスキャンが終了するとＳ３の条件から、既に低次のＬスキャンが実行されているため、タイマ４を停止させることなく、タイマが継続カウントされる。
最後に、Ｌスキャンの割り込みが終了すると、Ｓ３条件より、Ｌスキャンより低次の割り込みがないため、タイマ４のカウントを終了する。
以上のように、Ｈ，Ｍ，Ｌスキャンのいろいろな割り込みが発生しても、その割り込み処理がすべて完了するまで、タイマ４は継続してカウントアップされ、その結果、すべての割り込み処理時間がタイマ４に計測されることになる。
【００１２】
次に、図２のソフトウェア測定時間表示処理は、このタイマ４にて計測された時間を表示する、あるいは、最低次の割り込み時間（Ｌスキャン）に占める全割り込み処理時間の割り合いを表示する。また、ソフトウェア計測時間処理を指定回数実施した後、その平均値を表示してもよい。また、そのときの最大値を表示してもよい。
【図面の簡単な説明】
【００１３】
【図１】本発明のインバータ装置の実施例の構成を示すブロック図
【図２】割り込み処理の中のソフトウェア処理時間を測定するためのアプリケーションソフトウェアのフローチャート
【図３】ソフトウェア処理時間を表示するためのアプリケーションソフトウェアのフローチャート
【図４】タイマのカウンタ値を表すタイムチャート
【図５】従来例のクレーム対応図
【図６】従来例のハードウエアを示す構成図
【図７】従来例のソフトウエアを示すフローチャート
【符号の説明】
【００１４】
１  中央演算装置（ＣＰＵ）
２  ＲＯＭ
３  ＲＡＭ
４  タイマ
５  割り込み発生回路
６  表示部
７  タイマ処理部
８  低次割込み処理判断部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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