(57)【要約】【課題】制御電圧の狭い変化範囲で安定に動作する電圧制御発振器を提供する。【解決手段】電圧制御可能な可変容量回路１２と、インダクタを有するインダクタ回路１１と、負性抵抗回路１３と、補正電圧を出力する容量制御回路１４と、を備える。可変容量回路１２とインダクタ回路１１と負性抵抗回路１３とを並列接続して発振回路を構成する。容量制御回路１４は、発振回路における温度変動および／または電源電圧変動に対応して出力される補正電圧によって可変容量回路１２におけるキャパシタンスを補正するように制御する。【選択図】図１
2007110504.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御可能な可変容量回路と、
インダクタを有するインダクタ回路と、
負性抵抗回路と、
補正電圧を出力する補正電圧生成回路と、
発振周波数を制御する電圧が供給される制御端子と、
を備え、
前記可変容量回路と前記インダクタ回路と前記負性抵抗回路とを並列接続して発振回路を構成し、
前記可変容量回路は、前記制御端子の電圧と前記補正電圧とに基づいてキャパシタンスが変化するように構成されることを特徴とする半導体集積回路装置。
【請求項２】
前記可変容量回路は、第１の可変容量素子と第２の可変容量素子との直列接続からなる第１の容量回路であって、
前記第１の可変容量素子と前記第２の可変容量素子との接続点の電圧が前記補正電圧生成回路の出力電圧と前記制御端子の電圧とによって制御されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記可変容量回路は、
第１の可変容量素子と第２の可変容量素子との直列接続からなる第１の容量回路と、
第３の可変容量素子と第４の可変容量素子との直列接続からなる第２の容量回路と、
を並列接続して構成され、
前記第１の可変容量素子と前記第２の可変容量素子との接続点が前記補正電圧生成回路の出力端に接続され、
前記第３の可変容量素子と前記第４の可変容量素子との接続点が前記制御端子に接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記補正電圧生成回路は、前記発振回路における温度変動および／または電源変動に対応して前記補正電圧を出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記可変容量回路は、
第１の可変容量素子と第２の可変容量素子との直列接続からなる第１の容量回路と、
第３の可変容量素子と第４の可変容量素子との直列接続からなる第２の容量回路と、
第５の可変容量素子と第６の可変容量素子との直列接続からなる第３の容量回路と、
を並列接続して構成され、
前記補正電圧生成回路は、
前記発振回路の温度変動に基づいた補正電圧を出力する温度変動モニタ回路と、
前記発振回路の電源変動に基づいた補正電圧を出力する電圧変動モニタ回路と、
を含み、
前記第１の可変容量素子と前記第２の可変容量素子との接続点が前記制御端子に接続され、
前記第３の可変容量素子と前記第４の可変容量素子との接続点が前記温度変動モニタ回路の出力端に接続され、
前記第５の可変容量素子と前記第６の可変容量素子との接続点が前記電圧変動モニタ回路の出力端に接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
請求項２、３、５のいずれか一に記載の半導体集積回路装置における前記可変容量素子は、ゲート容量が可変とされるＭＯＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】
温度変動モニタ回路は、１ないし縦続接続された複数のダイオードを含み、該ダイオードの順方向電圧降下に基づいて前記補正電圧を出力するように構成されることを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
温度変動モニタ回路は、縦続接続された互いに異なる温度係数を有する２つの抵抗素子によって構成され、２つの抵抗素子の接続点における電圧を前記補正電圧とすることを特徴とする請求項５記載の半導体集積回路装置。
【請求項９】
電圧変動モニタ回路は、前記発振回路の電源電圧を分圧して前記補正電圧を出力するように構成されることを特徴とする請求項５記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、電圧制御可能な発振回路を含む半導体集積回路装置に係る。
【背景技術】
【０００２】
従来、周波数逓倍あるいは位相同期を目的として使用されるフェーズ・ロックド・ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路のローカルオシレータとして、リングオシレータが使用されてきた。リングオシレータは、奇数個のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータをリング状に接続することで構成され、ＭＯＳ型集積回路中に形成することができる。このようなリングオシレータは、アクティブ素子を数多く含むために、発振信号におけるジッタが大きいという欠点があった。
【０００３】
これに対して、近年、ローカルオシレータとして、並列ＬＣタンク回路の共振現象を利用した電圧制御発振器（以下、ＬＣ−ＶＣＯという）が使用されている。このＬＣ−ＶＣＯは、リングオシレータと比較して以下のような利点がある。第１に、ＬＣ−ＶＣＯは、リングオシレータと比較して発生する雑音が少ない。これは、ＬＣ−ＶＣＯは、並列ＬＣタンク回路の共振現象を利用して発振回路を構成しているので、雑音の原因となるトランジスタの数が少ないことに起因する。第２に、ＬＣ−ＶＣＯは、並列ＬＣタンク回路の共振現象を利用して発振回路を構成しているので、論理ゲートの遅延を利用したリングオシレータよりも高い発振周波数を得やすい。第３に、制御電圧に対する発振周波数の可変幅が小さい。このため、チューニング感度が低く、制御電圧の変動に起因する発振周波数の変動が少なく、この結果、雑音が低くなる。これら利点によって、ＬＣ−ＶＣＯは、高速光通信、携帯電話、無線ＬＡＮ等の使用に好適である。
【０００４】
このようなＬＣ−ＶＣＯにおいて、位相雑音特性の劣化を抑制することができるＬＣ−ＶＣＯが特許文献１に開示されている。図７は、特許文献１に記載のＬＣ−ＶＣＯの回路図である。図７において、ＬＣ−ＶＣＯは、インダクタ１０４ａ、１０４ｂからなるインダクタ回路と、可変容量素子１０５ａ、１０５ｂ（１０６ａ、１０６ｂおよび１０７ａ、１０７ｂ）を有するｎ個（ｎは２以上であり、図７ではｎ＝３の例が示されている）の可変容量回路と、共振トランジスタ１０３ａ、１０３ｂからなる負性抵抗回路と、電源電位から基準電位を生成する基準電位発生手段１１４と、を備える。
【０００５】
インダクタ１０４ａ、１０４ｂの一端は共通とされ、電源端子１００に接続される。インダクタ１０４ａの他端は、それぞれＤＣカット用コンデンサ１０８ａ、１０９ａ、１１０ａを介して可変容量素子１０５ａ、１０６ａ、１０７ａのそれぞれ一端に接続され、かつ、共振トランジスタ１０３ａのドレインおよび共振トランジスタ１０３ｂのゲートに接続される。また、インダクタ１０４ｂの他端は、それぞれＤＣカット用コンデンサ１０８ｂ、１０９ｂ、１１０ｂを介して可変容量素子１０５ｂ、１０６ｂ、１０７ｂのそれぞれ一端に接続され、かつ、共振トランジスタ１０３ｂのドレインおよび共振トランジスタ１０３ａのゲートに接続される。共振トランジスタ１０３ａ、１０３ｂのソースは、共通とされ、電流源１０１を介して接地される。
【０００６】
さらに、可変容量素子１０５ａ、１０５ｂの一端は、それぞれ高周波阻止抵抗１１１ａ、１１１ｂを介して共通とされ、基準電位発生手段１１４が生成する基準電圧Ｖｒｅｆが与えられる。可変容量素子１０６ａ、１０６ｂの一端は、それぞれ高周波阻止抵抗１１２ａ、１１２ｂを介して共通とされ、基準電位発生手段１１４が生成する基準電圧Ｖｒｅｆ−Ｖｄが与えられる。可変容量素子１０７ａ、１０７ｂの一端は、それぞれ高周波阻止抵抗１１３ａ、１１３ｂを介して共通とされ、基準電位発生手段１１４が生成する基準電圧Ｖｒｅｆ−２Ｖｄが与えられる。また、可変容量素子１０５ａ、１０６ａ、１０７ａ、１０５ｂ、１０６ｂ、１０７ｂの他端は、共通とされ、周波数制御端子１０２に接続される。
【０００７】
このような構成のＬＣ−ＶＣＯは、周波数制御端子１０２に与えられる制御電圧に応じて発振周波数が制御される。この時、ｎ個の可変容量回路の可変容量素子のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なるように（例えば、Ｖｒｅｆ、Ｖｒｅｆ−２ｄ、Ｖｒｅｆ−２Ｖｄのように）構成されているので、制御電圧の広い範囲にわたってｎ個の可変容量回路におけるキャパシタンスが変化するように制御される。したがって、制御電圧に対する周波数感度が低くなって、位相雑音特性が良好となる。
【０００８】
【特許文献１】特開２００４-１４７３１０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、近年、携帯電話機などにおいて使用されるＬＣ−ＶＣＯでは、数ＧＨｚから十数ＧＨｚと高い周波数帯域で用いられるようになってきている。また、使用される電源電圧が１Ｖ程度まで下がっても、安定に動作することが求められる。このような条件の元では、制御電圧自身の変化範囲が狭まり、制御電圧の狭い変化範囲に対応して可変容量回路におけるキャパシタンスが変化する必要がある。しかしながら、特許文献１に記載のＬＣ−ＶＣＯでは、制御電圧の広い範囲にわたって可変容量回路におけるキャパシタンスが変化するように制御されるために、制御電圧の狭い変化範囲では安定に動作することが困難である。
【００１０】
一方、制御電圧の狭い変化範囲に対応して単純に単一の可変容量回路におけるキャパシタンスが変化するように制御する場合には、温度変動や電源電圧変動による発振周波数の変化に追従できずに電圧制御可能な発振回路としての機能を果たさなくなる虞が生じる。すなわち、温度変動や電源電圧変動によって発振回路における回路特性が変化してしまい、狭い制御電圧の範囲内では、所定の発振周波数で発振するようにキャパシタンスを制御しきれなくなってしまうことが起こりうる。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクトに係る半導体集積回路装置は、電圧制御可能な可変容量回路と、インダクタを有するインダクタ回路と、負性抵抗回路と、補正電圧を出力する補正電圧生成回路と、発振周波数を制御する電圧が供給される制御端子と、を備える。そして、可変容量回路とインダクタ回路と負性抵抗回路とを並列接続して発振回路を構成し、可変容量回路は、制御端子の電圧と補正電圧とに基づいてキャパシタンスが変化するように構成される。
【発明の効果】
【００１２】
本発明によれば、発振回路における温度変動および／または電源電圧変動に対応して出力される補正電圧によって可変容量回路におけるキャパシタンスを補正するように制御するので、発振回路が制御電圧の狭い変化範囲で安定に動作することが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明の実施形態に係る電圧制御発振器の構成を示す回路図である。図１において、電圧制御発振器は、インダクタ回路１１、可変容量回路１２、負性抵抗回路１３、容量制御回路１４を備える。インダクタ回路１１は、縦続接続されるインダクタ対であるインダクタＬ１、Ｌ２から構成され、インダクタＬ１、Ｌ２の一端は、共通とされ、電源ＶＤＤに接続される。インダクタＬ１、Ｌ２としては、チップ上に形成されるスパイラルインダクタなどが用いられる。また、可変容量回路１２は、縦続接続される可変容量素子対である可変容量素子Ｖ１、Ｖ２から構成され、可変容量素子Ｖ１、Ｖ２の一端は、共通とされ、容量制御回路１４に接続される。可変容量素子Ｖ１、Ｖ２としては、例えば共通接続されたソース・ドレインとゲートとの間のキャパシタンスがソース・ドレインとゲート間の電圧によって可変とされるようなＭＯＳトランジスタであるバラクタが用いられる。
【００１４】
負性抵抗回路１３は、ＮｃｈＭＯＳトランジスタＱ０、Ｑ１、Ｑ２から構成され、ＮｃｈＭＯＳトランジスタＱ１のドレインとＮｃｈＭＯＳトランジスタＱ２のゲートは、共通とされ、インダクタＬ１の他端および可変容量素子Ｖ１の他端に接続される。ＮｃｈＭＯＳトランジスタＱ２のドレインとＮｃｈＭＯＳトランジスタＱ１のゲートは、共通とされ、インダクタＬ２の他端および可変容量素子Ｖ２の他端に接続される。また、ＮｃｈＭＯＳトランジスタＱ１、Ｑ２のソースは、共通とされ、ゲートに所定のバイアス電圧（ｂｉａｓ）が供給され電流源となるＮｃｈＭＯＳトランジスタＱ０を介して接地される。
【００１５】
容量制御回路１４は、電圧制御発振器の発振周波数を制御するための制御電圧を可変容量素子Ｖ１、Ｖ２の一端に供給する。この際、電圧制御発振器における温度変動および／または電源電圧変動に対応するように補正した制御電圧を可変容量素子Ｖ１、Ｖ２の一端に供給する。より具体的には、制御電圧に対して温度変動および／または電源電圧変動分に相当する電圧を重み付け加算して可変容量素子Ｖ１、Ｖ２の一端に供給する。あるいは、以下の実施例で説明するように複数の可変容量素子対を備え、それぞれの可変容量素子対に温度変動分および電源電圧変動分に相当する電圧を供給する。
【００１６】
以上のように構成される電圧制御発振器は、チップ上に形成される。この電圧制御発振器は、インダクタ回路１１が有するインダクタンスと可変容量回路１２が有するキャパシタンスとから定まる共振周波数において、インダクタ回路１１と可変容量回路１２との合成抵抗分と、負性抵抗回路１３の有する抵抗分との和が負となって発振する。この時、容量制御回路１４が発振周波数を制御するための電圧を可変容量素子Ｖ１、Ｖ２の一端に供給することで可変容量回路１２におけるキャパシタンスが変化し、これに応じて共振周波数が変化する。すなわち、容量制御回路１４は、発振周波数を制御するための制御電圧を出力する。そして、この制御電圧は、電圧制御発振器における温度変動および／または電源電圧変動に対応して共振周波数の変化が減少するように補正される。したがって、温度変動および／または電源電圧変動があっても、共振周波数が補正されて発振回路が制御電圧の狭い変化範囲で安定に動作する。
【００１７】
以下、特に容量制御回路１４の具体的な構成を中心として実施例に即し詳しく説明する。
【実施例１】
【００１８】
第１の実施例では、温度変動に対応して出力される補正電圧によって可変容量回路におけるキャパシタンスを制御する例について説明する。図２は、本発明の第１の実施例に係る電圧制御発振器の構成を示す回路図である。図２において、図１と同一の符号は、同一物を示し、その説明を省略する。可変容量回路１２ａは、縦続接続される可変容量素子Ｖ３、Ｖ４および縦続接続される可変容量素子Ｖ５、Ｖ６から構成される。可変容量素子Ｖ３、Ｖ４の一端は、共通とされ、制御端子１５に接続される。可変容量素子Ｖ５、Ｖ６の一端は、共通とされ、温度変動モニタ回路２１内のダイオードＤ１のアノードに接続される。可変容量素子Ｖ３、Ｖ５の他端は、共通とされ、インダクタＬ１の他端に接続される。可変容量素子Ｖ４、Ｖ６の他端は、共通とされ、インダクタＬ２の他端に接続される。
【００１９】
温度変動モニタ回路２１は、一端が電源ＶＤＤに接続され、他端がダイオードＤ１のアノードに接続される抵抗素子Ｒ１と、アノードが抵抗素子Ｒ１の他端に接続され、カソードが接地されるダイオードＤ１とを備える。そして、ダイオードＤ１の順方向電圧降下分の電圧が可変容量素子Ｖ５、Ｖ６の一端に供給される。ダイオードＤ１の順方向電圧は、一般に負の温度係数を有するので、ダイオードＤ１の温度が高くなると、可変容量素子Ｖ５、Ｖ６のそれぞれの両端の電位差は、増加する。これによって可変容量素子Ｖ５、Ｖ６のそれぞれのキャパシタンスが変化する。例えば、可変容量素子Ｖ５、Ｖ６が図６（ａ）に示すような構造の可変容量素子であるとする。そして、図６（ａ）に示す可変容量素子において、Ｐ型基板（Ｐ−ｓｕｂ）上のＮウェル（Ｗｅｌｌ）に形成される２つのｎ＋拡散層領域に電圧Ｖｂが与えられ、２つのｎ＋拡散層領域間のＮウェルに対して絶縁膜を介して設けられるゲート電極Ｇに電圧Ｖｇが与えられる。この時、可変容量素子のキャパシタンスＣは、図６（ｂ）に示すように電圧Ｖｂｇ（＝Ｖｂ−Ｖｇ）の増加に対して減少する。
【００２０】
以上のように構成される電圧制御発振器は、インダクタ回路１１が有するインダクタンスと可変容量回路１２ａが有する合成されたキャパシタンスとの共振周波数において発振する。この時、可変容量回路１２ａが有するキャパシタンスは、制御端子１５の制御電圧およびダイオードＤ１のアノード電圧によって可変となるように制御される。制御端子１５の制御電圧は、可変容量素子Ｖ３、Ｖ４のキャパシタンスを制御することで電圧制御発振器の発振周波数を制御する。一方、温度変動モニタ回路２１は、可変容量素子Ｖ５、Ｖ６のキャパシタンスを制御することで電圧制御発振器の発振周波数の温度変動を補正するように制御する。したがって、温度変動があっても、共振周波数が補正されて発振回路が制御電圧の狭い変化範囲で安定に動作する。
【００２１】
なお、上記の説明において、温度変動モニタ用のダイオードは、一個であるとして説明した。しかし、これにこだわることなく、電源ＶＤＤが高ければ、２以上のダイオードを縦続接続して抵抗素子Ｒ１の他端との接続点の電圧を可変容量素子Ｖ５、Ｖ６の一端に供給するように構成してもよい。
【実施例２】
【００２２】
第２の実施例では、温度変動に対応して出力される補正電圧によって可変容量回路におけるキャパシタンスを制御する他の例について説明する。図３は、本発明の第２の実施例に係る電圧制御発振器の構成を示す回路図である。図３において、図２と同一の符号は、同一物を示し、その説明を省略する。可変容量素子Ｖ５、Ｖ６の一端は、共通とされ、温度変動モニタ回路２１内の抵抗素子Ｒ３の一端に接続される。
【００２３】
温度変動モニタ回路２１ａは、一端が電源ＶＤＤに接続され、他端が抵抗素子Ｒ３の一端に接続される抵抗素子Ｒ２と、一端が抵抗素子Ｒ２の他端に接続され、他端が接地される抵抗素子Ｒ３とを備える。そして、抵抗素子Ｒ３の一端における電圧が可変容量素子Ｖ５、Ｖ６の一端に供給される。ここで、抵抗素子Ｒ２は、例えば、チタン（Ｔｉ）などの材料で構成され、その抵抗値は、正の温度係数（Ｔｉの場合、＋０．３％／°Ｃ）を持つものとする。また、抵抗素子Ｒ３は、例えば、酸化バナジウム（ＶＯｘ）などの材料で構成され、その抵抗値は、負の温度係数（ＶＯｘの場合、−１．５％／°Ｃ）を持つものとする。
【００２４】
以上のような構成の電圧制御発振器は、第１の実施例と同様に動作し、温度変動があっても、共振周波数が補正されて発振回路が制御電圧の狭い変化範囲で安定に動作する。
【実施例３】
【００２５】
第３の実施例では、特に電源電圧変動に対応して出力される補正電圧によって可変容量回路におけるキャパシタンスを制御する例について説明する。図４は、本発明の第３の実施例に係る電圧制御発振器の構成を示す回路図である。図４において、図２と同一の符号は、同一物を示し、その説明を省略する。可変容量回路１２ｂは、縦続接続される可変容量素子Ｖ３、Ｖ４および縦続接続される可変容量素子Ｖ７、Ｖ８から構成される。可変容量素子Ｖ７、Ｖ８の一端は、共通とされ、電圧変動モニタ回路２２内のＮｃｈＭＯＳトランジスタＱ４のドレインに接続される。可変容量素子Ｖ３、Ｖ７の他端は、共通とされ、インダクタＬ１の他端に接続される。可変容量素子Ｖ４、Ｖ８の他端は、共通とされ、インダクタＬ２の他端に接続される。
【００２６】
電圧変動モニタ回路２２は、ソースとゲートが電源ＶＤＤに接続され、ドレインがＮｃｈＭＯＳトランジスタＱ４に接続されるＰｃｈＭＯＳトランジスタＱ３と、ソースとゲートが接地され、ドレインがＰｃｈＭＯＳトランジスタＱ３に接続されるＮｃｈＭＯＳトランジスタＱ４とを備える。ＰｃｈＭＯＳトランジスタＱ３とＮｃｈＭＯＳトランジスタＱ４とは、抵抗素子として機能し、ＮｃｈＭＯＳトランジスタＱ４のドレインには、電源ＶＤＤの電圧が分圧されて生じる。この分圧された電圧は、可変容量素子Ｖ７、Ｖ８の一端に供給される。
【００２７】
以上のような構成の電圧制御発振器は、インダクタ回路１１が有するインダクタンスと可変容量回路１２ｂが有する合成されたキャパシタンスとの共振周波数において発振する。この時、可変容量回路１２ｂが有するキャパシタンスは、制御端子１５の制御電圧およびＮｃｈＭＯＳトランジスタＱ４のドレイン電圧によって可変となるように制御される。制御端子１５の制御電圧は、可変容量素子Ｖ３、Ｖ４のキャパシタンスを制御することで電圧制御発振器の発振周波数を制御する。一方、電圧変動モニタ回路２２は、可変容量素子Ｖ７、Ｖ８のキャパシタンスを分圧された電源電圧によって制御することで電圧制御発振器の発振周波数の電源電圧変動を補正するように制御する。したがって、電源電圧変動があっても、共振周波数が補正されて発振回路が制御電圧の狭い変化範囲で安定に動作する。
【００２８】
なお、上記において電圧変動モニタ回路２２は、縦続接続されたトランジスタで構成する例を示したが、図３の温度変動モニタ回路２１ａのように縦続接続された抵抗素子で構成することも可能である。すなわち、図３に示した温度変動モニタ回路２１ａは、電圧変動モニタ回路をも兼ね備えているともいえる。
【実施例４】
【００２９】
第４の実施例では、温度変動および電源電圧変動に対応して出力される補正電圧によって可変容量回路におけるキャパシタンスを制御する例について説明する。図５は、本発明の第４の実施例に係る電圧制御発振器の構成を示す回路図である。図５において、図４と同一の符号は、同一物を示し、その説明を省略する。可変容量回路１２ｃは、縦続接続される可変容量素子Ｖ３、Ｖ４と、縦続接続される可変容量素子Ｖ５、Ｖ６と、縦続接続される可変容量素子Ｖ７、Ｖ８と、から構成される。可変容量素子Ｖ５、Ｖ６の一端は、共通とされ、温度変動モニタ回路２１に接続される。また、可変容量素子Ｖ７、Ｖ８の一端は、共通とされ、電圧変動モニタ回路２２に接続される。可変容量素子Ｖ３、Ｖ５、Ｖ７の他端は、共通とされ、インダクタＬ１の他端に接続される。可変容量素子Ｖ４、Ｖ６、Ｖ８の他端は、共通とされ、インダクタＬ２の他端に接続される。
【００３０】
以上のように構成される電圧制御発振器は、インダクタ回路１１が有するインダクタンスと可変容量回路１２ｃが有する合成されたキャパシタンスとの共振周波数において発振する。この時、可変容量回路１２ｃが有するキャパシタンスは、制御端子１５の制御電圧と、温度変動モニタ回路２１の出力電圧と、電圧変動モニタ回路２２の出力電圧とによって可変となるように制御される。制御端子１５の制御電圧は、可変容量素子Ｖ３、Ｖ４のキャパシタンスを制御することで電圧制御発振器の発振周波数を制御する。また、温度変動モニタ回路２１は、第１の実施例で説明したと同様に、可変容量素子Ｖ５、Ｖ６のキャパシタンスを制御することで電圧制御発振器の発振周波数の温度変動を補正するように制御する。さらに、電圧変動モニタ回路２２は、第３の実施例で説明したと同様に、可変容量素子Ｖ７、Ｖ８のキャパシタンスを制御することで電圧制御発振器の発振周波数の電源電圧変動を補正するように制御する。したがって、温度変動および電源電圧変動があっても、共振周波数が補正されて発振回路が制御電圧の狭い変化範囲で安定に動作する。
【００３１】
なお、上述の各実施例において、可変容量素子が、ゲートとドレイン・ソース間で容量が形成されるアキュミュレーション（accumulation）ＭＯＳを利用した可変容量素子（図６（ａ））である場合の構成例を示した。しかし、これに限定されることなく、必要に応じて一部あるいは全部の可変容量素子を、ゲートとドレイン・ソース間で容量が形成されるインバージョン（inversion）ＭＯＳを利用した可変容量素子とする構成としてもよい。すなわち、温度変動あるいは電源電圧変動による共振周波数の変動を極力抑えるように適切な可変容量素子対を選択して構成することが好ましい。さらに、可変容量素子対におけるトランジスタのサイズは、温度変動あるいは電源電圧変動による共振周波数の変動を極力抑えるように適切に設定されることが好ましい。
【００３２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲における各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る電圧制御発振器の構成を示す回路図である。
【図２】本発明の第１の実施例に係る電圧制御発振器の構成を示す回路図である。
【図３】本発明の第２の実施例に係る電圧制御発振器の構成を示す回路図である。
【図４】本発明の第３の実施例に係る電圧制御発振器の構成を示す回路図である。
【図５】本発明の第４の実施例に係る電圧制御発振器の構成を示す回路図である。
【図６】可変容量素子の構造と容量の変化の例を示す図である。
【図７】従来のＬＣ−ＶＣＯの回路図である。
【符号の説明】
【００３４】
１１  インダクタ回路
１２、１２ａ、１２ｂ、１２ｃ  可変容量回路
１３  負性抵抗回路
１４  容量制御回路
１５  制御端子
２１、２１ａ  温度変動モニタ回路
２２  電圧変動モニタ回路
Ｄ１  ダイオード
Ｌ１、Ｌ２  インダクタ
Ｑ０、Ｑ１、Ｑ２、Ｑ４  ＮｃｈＭＯＳトランジスタ
Ｑ３  ＰｃｈＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３  抵抗素子
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８  可変容量素子
ＶＤＤ  電源
【図１】
2007110504.tif 000003
【図２】
2007110504.tif 000004
【図３】
2007110504.tif 000005
【図４】
2007110504.tif 000006
【図５】
2007110504.tif 000007
【図６】
2007110504.tif 000008
【図７】
2007110504.tif 000009