(57)【要約】【課題】本発明は、保護された回路を有する半導体集積回路（ＩＣ）内のＥＳＤ保護回路であって、ＥＳＤクランプの誤トリガが防止されるＥＳＤ保護回路を提供する。【解決手段】回路は、ＥＳＤクランプとして、第１の電圧源に結合するように適合されたアノードおよび第２の電圧源に結合するように適合されたカソードを有するＳＣＲを含む。回路はまた、ＳＣＲの少なくとも１つの第１のトリガ・タップと第１の電圧源の間に結合された少なくとも１つのノイズ電流バッファ（ＮＣＢ）を含み、ＳＣＲの第１のトリガ・タップは電源に結合されるようになる。【選択図】図２
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【特許請求の範囲】
【請求項１】
保護された回路を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路であって、
前記ＩＣの保護された回路ノードの第１の電圧源と、
前記第１の電圧源に結合するように構成されたアノードおよび第２の電圧源に結合するように構成されたカソードを有するシリコン制御整流器（ＳＣＲ）と、
前記ＳＣＲの少なくとも１つの第１のトリガ・タップと前記第１の電圧源の間に結合された少なくとも１つのノイズ電流バッファ（ＮＣＢ）であって、前記ＳＣＲの前記少なくとも１つの第１のトリガ・タップは第３の電圧源に結合される、少なくとも１つのノイズ電流バッファ（ＮＣＢ）とを備える静電放電（ＥＳＤ）保護回路。
【請求項２】
前記ＮＣＢが、通常動作時にＳＣＲのトリガを防止するように機能する、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ＮＣＢが抵抗器である、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記ＮＣＢがＭＯＳトランジスタである、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第３の電圧源が電源である、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記第２の電圧源が接地である、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記ＮＣＢと前記第３の電圧源の間に結合された漏洩バッファ（ＬＢ）をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項８】
前記ＬＢが、通常動作時に、前記第１の電圧源と前記第３の電圧源の間を電流が流れるのを防止するように機能する、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記ＬＢが、前記ＳＣＲの前記少なくとも１つの第１のトリガ・タップと前記第３の電圧源の間に直列に結合される、請求項７に記載のＥＳＤ保護回路。
【請求項１０】
前記ＬＢが、前記ＮＣＢと前記ＳＣＲの前記第１のトリガ・タップの間に、前記ＳＣＲの前記少なくとも１つの第１のトリガ・タップおよび前記第１の電圧源と並列に結合される、請求項７に記載のＥＳＤ保護回路。
【請求項１１】
前記ＬＢがダイオードである、請求項７に記載のＥＳＤ保護回路。
【請求項１２】
前記ダイオードが、前記第３の電圧源から前記ＮＣＢへ逆方向に結合される、請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記ＳＣＲの前記少なくとも１つの第１のトリガ・タップおよび前記第３の電圧源と直列に結合されたノイズ電流マージン増加回路（ＮＣＭＩ）をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１４】
前記ＮＣＭＩが、前記ＮＣＢの電圧設計余裕を増すように機能する、請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記ＮＣＢが、前記ＮＣＭＩと並列に結合される、請求項１３に記載のＥＳＤ保護回路。
【請求項１６】
前記ＮＣＭＩがダイオードである、請求項１３に記載のＥＳＤ保護回路。
【請求項１７】
前記ＳＣＲの前記少なくとも１つの第１のトリガ・タップと前記第３の電圧源の間に結合された、ノイズ電圧バッファ（ＮＶＢ）をさらに備える、請求項１に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には、集積回路（ＩＣ）の保護回路内のシリコン制御整流器（ＳＣＲ）回路の誤トリガの防止における改善に関する。
【背景技術】
【０００２】
本出願は、２００６年５月２３日に出願された米国仮出願第６０／８０８，０４１号の利益を主張するものであり、参照によりその内容の全体を本明細書に組み込む。
従来技術では、ＥＳＤクランプの誤トリガを防止するために、ノイズが電圧オーバシュートによってモデル化される。電圧オーバシュートに対しては、図１に見られるようなノイズ電圧バッファ（ＮＶＢ）が用いられる。図１は、集積回路（ＩＣ）のＥＳＤ保護回路１００を表す、従来技術の概略ブロック図を示している。ＥＳＤ保護回路１００は、ＥＳＤクランプすなわち、ＩＣのパッドを表すノード１  １０４に結合されたＳＣＲ  １０２を含む。ノード１  １０４のＩＣパッドは、入力パッド、出力パッド、または電源パッドでよい。ノード２  １０６は接地でよく、または入力／出力パッドでもよい。トリガ・タップすなわちＳＣＲ  １０２のＧ２はノード３  １０８に結合され、このノードは入力パッド、出力パッド、または電源パッドでよい。この図１の実施例では、ノード１  １０４は入力パッドを表し、ノード２  １０６は接地を表し、ノード３  １０８は電源を表す。ノイズ電圧バッファ（ＮＶＢ）１１０は、ＳＣＲ  １０２のトリガ・タップＧ２とノード３  １０８の間に結合される。任意選択で、ＳＣＲ  １０２とノード２  １０６の間に、分路抵抗器（シャント抵抗器、ｓｈｕｎｔ  ｒｅｓｉｓｔｏｒ）Ｒ１  １１０が結合される。
【０００３】
通常動作時は、ノード３  １０８には電源が供給されるが、ノード１  １０４の電圧は電源より低く、すなわちアノードと接地されたカソードの間に電流を導通するには、十分な電圧ではない。したがって、ＳＣＲ  １０２はターン・オフされる。ＳＣＲ  １０２がターン・オンするには、ノード１  １０４とＳＣＲ  １０２のＧ２の間に、少なくとも０．７Ｖなければならない。入力電圧すなわちノード１  １０４は、電源すなわちノード３  １０８より低いので、通常動作時はＳＣＲ  １０２はトリガできない。ＥＳＤ時は、ノード３  １０８の電源はほぼ０Ｖであるが、ノード１  １０４の電圧は高くすなわち少なくとも０．７Ｖ以上であるので、Ｇ２−アノード接合両端には電圧が存在することになり、それによりＳＣＲ  １０２をターン・オンすなわちトリガさせる。ＥＳＤ電流は、ＳＣＲ  １０２を通って、ノード１  １０４からノード２  １０６へ流れることになる。
【０００４】
ある場合には、通常動作時に、ノード１  １０４の入力電圧が、電源すなわちノード３  １０８よりも高くなり得る。例えば、ノード３  １０８の電圧が１．８Ｖ、ノード１  １０４の電圧が２Ｖ以上で、これにより通常動作時にＳＣＲ  １０２がトリガされてターン・オンし得る。一般に入力または出力ノード１０４の電圧は、電源より低い値に制限されるが、電圧オーバシュート（ノイズ、スパイク）によってこれらの過電圧が導入され得る。したがって、この状況では、ＳＣＲ  １０２は、ＥＳＤによってではなく、入力パッドすなわちノード１  １０４での高電圧によってトリガされる。これはＳＣＲ  １０２の誤トリガであり、通常動作時の用途として望ましくない。ＮＶＢ  １１０は、したがって、電圧を直列に分割することにより、アノードとＧ２の間に生じる電圧を低減することになる。したがって、例えばノード１  １０４での０．７Ｖは、Ｇ２−アノード接合両端の０．３Ｖと、ＮＶＢ  １１０両端の０．３Ｖとに分割され、それによりＧ２−アノード接合両端の電圧を制限することになる。したがってＮＶＢ  １１０は、通常動作時にＧ２がＳＣＲ  １０２をトリガするのを防止し、それにより電圧オーバシュートノイズがＳＣＲをトリガするのを防止する。
【特許文献１】米国仮出願第６０／８０８，０４１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
過去に様々な回路技法により、ＳＣＲの誤トリガを低減するための試みがなされてきたが、通常の電源供給ライン動作時での、素子の望ましくないトリガの危険が依然として存在する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態では、保護された回路を有する半導体集積回路（ＩＣ）内の、静電放電（ＥＳＤ）保護回路が提供される。ＥＳＤ保護回路は、ＩＣの保護された回路ノードの第１の電圧源と、第１の電圧源に結合するように適合されたアノードおよび第２の電圧源に結合するように適合されたカソードを有するシリコン制御整流器（ＳＣＲ）とを備える。回路は、ＳＣＲの少なくとも１つの第１のトリガ・タップと第１の電圧源の間に結合された少なくとも１つのノイズ電流バッファ（ＮＣＢ）をさらに備え、ＳＣＲの前記少なくとも１つの第１のトリガ・タップは第３の電圧源に結合される。
【発明を実施するための最良の形態】
【０００７】
本発明は、通常動作時に、ＥＳＤクランプの入力での制御されない電流によってＳＣＲがトリガするのを防止するためにモデル化される。過電流は、ＥＳＤクランプ内へ注入されると、ラッチアップを生じ得る。ＳＣＲ  １０２のアノード−Ｇ２接合に十分な電流が流れ込むと、ＳＣＲ  １０２はトリガすなわちターン・オンし、これは通常動作に理想的でない。この通常動作時のＳＣＲ  １０２の誤トリガの問題は、図２に示されるように、ＥＳＤ保護回路２００に、ノイズ電流バッファ（ＮＣＢ）２０２を付加することによって解決される。ＮＣＢ  ２０２は、ＳＣＲ  １０２のアノード−Ｇ２接合の間に、ＥＳＤ保護回路のトリガ・ノードと並列に配置されることに留意されたい。したがって、ここでは電流は２つの並列経路に分割される。
【０００８】
通常動作時は、ノード３  １０８は電源が供給され、ノード１  １０４の電圧は接地と電源の間となる。このとき、ノード１  １０４に注入された電流は、主にノイズ電流バッファ（ＮＣＢ）２０２を通って流れ、ごくわずかな部分だけがアノード−Ｇ２接合を通って流れることになる。その部分は、ＳＣＲ  １０２をトリガするには小さ過ぎる。ここで、電流の主要な部分は、ノード３  １０８へ流れることができる。
【０００９】
ＥＳＤ時はＥＳＤ自体が電流注入源となり、電流はアノード−Ｇ２接合とＮＣＢ  ２０２の両方を通って流れ、したがってＳＣＲ  １０２をターン・オンするには、より大きな電流が必要になる（なぜならアノード−Ｇ２接合を流れる電流だけが、ＳＣＲ  １０２をターン・オンすることになるからである）。ＳＣＲ  １０２のアノード−Ｇ２接合は、トリガ時の、ある大きさ／レベルの電流を扱うように設計することができる。電流のレベルが十分に高い場合は、ＳＣＲ  １０２はターン・オンすることになる。通常動作時の電流値は、０ｍＡから１００〜２００ｍＡの範囲である。しかしＥＳＤ時は、電流値は０Ａから２〜３Ａの範囲に高くなり得る。したがってＮＣＢ  ２０２に対して、電流のある閾値レベルが与えられる。閾値は好ましくは、０．１Ａ〜０．３Ａの範囲とすることができる。この電流値未満ではＳＣＲ  １０２はトリガしないが、注入された電流がこの値より大きくなるとＳＣＲはトリガすることができる。
【００１０】
図３は、本発明の他の実施形態によるノイズ電圧バッファ（ＮＶＢ）１１０を有する図２のＥＳＤ保護回路２００のブロック図を示す。両方の技法を用いる利点は、通常動作時に電圧オーバシュート／ノイズに対して、かつ電流オーバシュート／ノイズに対して、ＥＳＤクランプを安全なものとすることができることである。この回路の動作は、図１および２に関して上述したものと同じである。
【００１１】
ＮＣＢ  ２０２によってノード３  １０８とノード１  １０４の間に大きな漏洩電流（望ましくない漏洩）が導入され得るので、好ましくは図２のＥＳＤ保護回路に、漏洩バッファ（Ｌｅａｋａｇｅ  Ｂｕｆｆｅｒ，ＬＢ）２０４を付加することができる。漏洩バッファ（ＬＢ）２０４は、通常動作時にノード１  １０４とノード３  １０８の間に電流が流れるのを防止する。ＬＢ  ２０４の必要性は、ノイズ電流バッファＮＣＢ  ２０２の実装形態に依存し、すなわちＮＣＢ  ２０２が通常動作時に導通状態にあるかどうかに依存する。ＬＢ  ２０４は、図４Ａの一実施形態に示されるようにＥＳＤトリガ・ノードＧ２と直列に、あるいは図４Ｂの他の実施形態に示されるようにＥＳＤトリガ・ノードＧ２と並列に配置することができる。
【００１２】
図４Ａのトリガ電圧は、好ましくはＧ２−アノード接合の０．７Ｖに、電流を導通するためのＬＢ  ２０４両端の電圧を加えたものからなる。図４Ｂで漏洩バッファ（ＬＢ）２０４を並列に配置する利点は、ＥＳＤ時のトリガ電圧がＬＢ  ２０４両端の電圧を含まないことである。このことによってトリガ電圧がより低いクランプが得られ、したがってノード１  １０４を保護するためのより優れたクランプ素子が得られる。すなわち、ＬＢ  ２０４がトリガ・ノードＧ２と直列でないので、図４Ｂのトリガ電圧は単にＧ２−アノード接合の０．７Ｖであり、したがってトリガ電圧はずっと低くなる。図には示されていないが、電圧オーバシュート／ノイズに対してさらに保護が必要な場合は、図４Ａおよび図４ＢのＥＳＤ保護回路のトリガ・ノードＧ２とノード３  １０８の間にＮＶＢ  １１０を接続することができる。
【００１３】
図４Ｃを参照すると、本発明の好ましい実施形態による図４Ａのノイズ電流バッファ（ＮＣＢ）２０２と漏洩バッファ（ＬＢ）２０４の例示的実装形態が示されている。この実施形態では、ＮＣＢ  ２０２は抵抗器４０２からなり、ＬＢ  ２０４はダイオード４０４からなる。このときノイズ耐性は、約０．７Ｖ／ＲＮＣＢとなることに留意されたい。この値は、ＳＣＲ  １０２をトリガするのに必要な最小電流である。通常動作時に注入される最大電流が、例えば１００ｍＡであるなら、抵抗器４０２に必要な抵抗値は、この公式を用いて計算することができる。この抵抗値により、ＮＣＢ  ２０２に対する電流値のある閾値レベルが規定される。また、（漏洩バッファ２０４として働く）ダイオード４０４は、通常動作時に抵抗器４０２が導通状態になる場合に、ノード１  １０４とノード３  １０８の間に電流（すなわち漏洩電流）が流れるのを防止する。
【００１４】
さらに、図４Ｄは、本発明の好ましい実施形態による図４Ａのノイズ電流バッファ（ＮＣＢ）２０２と漏洩バッファ（ＬＢ）２０４の他の例示的実装形態を示す。この実施形態では、ＬＢ  ２０４は図４Ｃと同様にダイオード４０４からなるが、ＮＣＢ  ２０２は能動素子であるＮＭＯＳ  ４０６からなる。図４Ｃに示されるように、ＮＭＯＳ  ４０６のソースはＳＣＲ  １０２のアノードに接続され、ＮＭＯＳ  ４０６のゲートはそのドレインに接続され、さらにドレインはＧ２−アノード接合に接続される。ＥＳＤ時は、ノード３  １０８の電圧はノード１  １０４より低くなるので、ＮＭＯＳのゲート電圧は低く、したがってＮＭＯＳ  ４０６はターン・オフされる。ＮＭＯＳ  ４０６は、ターン・オフされると高抵抗となり、すなわち大きな電流は、ＮＭＯＳ  ４０６を通って流れ、さらにアノード−Ｇ２接合に流れ込み、それによりＳＣＲ  １０２を容易にターン・オンさせる。
【００１５】
通常動作時は、ノード３  １０８の電圧はノード１  １０４の電圧より高く、したがってＮＭＯＳ  ４０６のゲート電圧は高くなり、ＮＭＯＳ  ４０６をターン・オンする。ＮＭＯＳ  ４０６は、ターン・オンされると低抵抗性となり、すなわちわずかな電流がそれを通り、アノード−Ｇ２接合へ流れ込むことになる。この小さな電流はＳＣＲ  １０２をトリガするには十分でなく、したがって通常動作時にＳＣＲ  １０２がターン・オンするのが防止される。通常動作時は、ＮＭＯＳ  ４０６はターン・オンされ、それにより電流がノード３  １０８からノード１  １０４へ流れることになる。この漏洩は望ましくなく、したがってこの漏洩を阻止するためにＬＢ  ２０４が必要となる。この場合、これはダイオード４０４である。通常動作時は、ダイオードは逆方向であり、したがって電流がノード３  １０８からノード１  １０４へ流れるのを阻止する。
【００１６】
上記の図４Ｃおよび図４Ｄの実施例では、ＮＣＢ  ２０２はそれぞれ抵抗器およびＮＭＯＳ、ＬＢ  ２０４はダイオードとして示されているが、一般にそれらは、ＮＭＯＳ、ＰＭＯＳ、バイポーラ・トランジスタ、ダイオードなどの任意の能動素子、または抵抗器、金属、インダクタ、キャパシタなどの受動素子から構成できることに留意することが重要である。したがって本発明の範囲は、ＮＣＢおよびＬＢとしての特定の素子の使用に限定されない。
【００１７】
上記の実施形態では、ＥＳＤクランプはＳＣＲ  １０２であるので、クランプのトリガを避けるために、ＮＣＢ  ２０２は、０．７Ｖ（２５℃）より低い電圧で動作しなければならない。しかしＳＣＲ  １０２がトリガするためには、少なくとも０．７Ｖ以上が必要である。したがって、通常動作時にＮＣＢ  ２０２が０．７Ｖを超えて動作する場合は、図５Ａに示すようなノイズ電流マージン増加回路（Ｎｏｉｓｅ  Ｃｕｒｒｅｎｔ  Ｍａｒｇｉｎ  Ｉｎｃｒｅａｓｅｒ，ＮＣＭＩ）５０２などの別の素子がＥＳＤ保護回路に追加される。ノイズ電流マージン増加回路（ＮＣＭＩ）５０２は、ＮＣＢ  ２０２の電圧設計余裕（ｖｏｌｔａｇｅ  ｄｅｓｉｇｎ  ｓｐａｃｅ）を増すために追加される。ＮＣＭＩ  ５０２は、ＮＣＢ  ２０２と並列に配置される。ＮＣＢ  ２０２が抵抗器、例えば高抵抗の抵抗器である場合は、ＮＣＭＩ  ５０２によってトリガ電圧を大きくすることができる。ＮＣＢ  ２０２両端の電圧は、０．７Ｖに、ＮＣＭＩ  ５０２両端の電圧を加えたものとなる。したがってここでは、ＳＣＲ  １０２をトリガするのに、より大きな、注入電流による電圧を要する。このように、ＮＣＭＩ  ５０２を追加することにより、例えば抵抗器としてのＮＣＢ  ２０２は、好ましくはより高い値とすることができ、ラッチアップ耐性は同じとなる（前のケースと同じ電流）。同じ注入電流に対して、ＮＣＢ  ２０２両端の電圧は高くなるが、追加の電圧はＮＣＭＩ  ５０２の両端にあり、アノード−Ｇ２接合の両端にはないので、クランプすなわちＳＣＲ  １０２はトリガしないことになる。図５Ａには示されてないが、好ましくは、ＮＣＭＩ  ５０２と並列または直列に、ＬＢ  ２０４を配置することができる。同様に、望ましくは、ＮＣＭＩ  ５０２と直列に、ＮＶＢ  １１０を配置することができる。
【００１８】
図５Ｂを参照すると、本発明の好ましい実施形態による、ＬＢ  ２０４が追加された図５Ａのノイズ電流バッファとノイズ電流マージン増加回路の例示的実装形態が示されている。この実施形態では、ＮＣＢ  ２０２は抵抗器４０２からなり、ＬＢ  ２０４はダイオード４０４からなり、かつＮＣＭＩ  ５０２もダイオード５０４からなる。ここで、ノイズ耐性（最大電流）は、約１．４Ｖ／ＲＮＣＢとなることに留意されたい。この値は、ＮＣＭＩ  ５０２を含まない図４Ｃの回路での、ダイオード４０４のビルトイン電圧（０．７Ｖ）に比べて２倍になることに留意されたい。このことは、高温ではダイオードのビルトイン電圧が低下（１００℃では約０．４Ｖ）し、したがって電圧設計余裕が低下するので、特に高温の用途に有用である。
【００１９】
図５Ｂに示された実施例では、ＮＣＭＩ  ５０２およびＬＢ  ２０４はダイオードとして示されるが、一般にそれらは、ＮＭＯＳ、ＰＭＯＳ、バイポーラ・トランジスタ、ダイオードなどの任意の能動素子、または抵抗器、金属、インダクタ、キャパシタなどの受動素子から構成できることに留意することが重要である。したがって本発明の範囲は、ＮＣＭＩおよびＬＢとしての特定の素子の使用に限定されない。
【００２０】
本明細書では、本発明の教示を含む様々な実施形態を示し詳細に説明してきたが、当業者には、本発明の趣旨と範囲から逸脱することなく、これらの教示を依然として含む他の多くの変形の実施形態を容易に考案することができるであろう。
【図面の簡単な説明】
【００２１】
【図１】ＥＳＤ保護回路の、従来技術の実装形態のブロック図を示す図である。
【図２】本発明の一実施形態によるノイズ電流バッファを有するＥＳＤ保護回路のブロック図を示す図である。
【図３】本発明の他の実施形態によるノイズ電流バッファとノイズ電圧バッファの組合せを有する、図２のＥＳＤ保護回路のブロック図を示す図である。
【図４Ａ】本発明のさらに他の実施形態によるノイズ電流バッファと漏洩バッファの組合せを有する、図２のブロック図を示す図である。
【図４Ｂ】本発明の代替実施形態によるノイズ電流バッファと漏洩バッファの組合せを有する、図２のブロック図を示す図である。
【図４Ｃ】本発明の好ましい実施形態による図４Ａのノイズ電流バッファと漏洩バッファの例示的実装形態を示す図である。
【図４Ｄ】本発明の好ましい実施形態による図４Ａのノイズ電流バッファと漏洩バッファの他の例示的実装形態を示す図である。
【図５Ａ】本発明の代替実施形態によるノイズ電流バッファとノイズ電流マージン増加回路の組合せを有する図２のブロック図を示す図である。
【図５Ｂ】本発明の好ましい実施形態による、図５Ａのノイズ電流バッファとノイズ電流マージン増加回路、ならびに漏洩バッファの例示的実装形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【外国語明細書】
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