(57)【要約】【課題】  入力信号を二値波形に整形して出力する波形整形回路において、入力信号の中間電圧等を基準として上下対称にスレッショルド値を調節することができる波形整形回路を提供すること。【解決手段】  前記入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、前記閾値を生成する閾値生成部と、を備え、前記閾値生成部は、基準電圧を生成する基準電圧生成部を有し、前記比較器の出力が第１の電圧のときには前記閾値を基準電圧に対して所定値高い電圧に切り換え、前記比較器の出力が第２の電圧のときには前記閾値を前記基準電圧に対して前記所定値低い電圧に切り換える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号を二値波形に整形して出力する波形整形回路において、
前記入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、
前記閾値を生成する閾値生成部と、を備え、
前記閾値生成部は、
基準電圧を生成する基準電圧生成部を有し、
前記比較器の出力が第１の電圧のときには前記閾値を基準電圧に対して所定値高い電圧に切り換え、前記比較器の出力が第２の電圧のときには前記閾値を前記基準電圧に対して前記所定値低い電圧に切り換えることを特徴とする波形整形回路。
【請求項２】
前記閾値生成部は、
一端が前記基準電圧生成部に接続されると共に、他端が前記比較器に接続される閾値調整用抵抗部を備え、
前記比較器の出力が第１の電圧か第２の電圧かによって、前記閾値調整用抵抗部に流す電流の方向を変えることによって前記閾値を切り換えることを特徴とする請求項１に記載の波形整形回路。
【請求項３】
前記閾値調整用抵抗部は、
複数の抵抗と、前記複数の抵抗のうち少なくともいずれか一つを選択し、該選択した抵抗を閾値調整用抵抗部の抵抗とする閾値調整用抵抗選択回路とを有することを特徴とする請求項２に記載の波形整形回路。
【請求項４】
前記閾値生成部は、
前記閾値調整用抵抗部の他端にそれぞれ接続される第１の定電流回路及び第２の定電流回路を備え、
前記比較器の出力が第１の電圧のとき第１の定電流回路から前記閾値調整用抵抗部へ電流を流すと共に、前記比較器の出力が第２の電圧のとき前記閾値調整用抵抗部から第２の定電流回路へ電流を流すことを特徴とする請求項２又は請求項３に記載の波形整形回路。
【請求項５】
第２の定電流回路の電流値は、第１の定電流回路の電流値の略２倍であり、
第２の定電流回路への電流を停止することにより第１の定電流回路から前記閾値調整用抵抗部へ電流を流すことを特徴とする請求項４に記載の波形整形回路。
【請求項６】
前記基準電圧生成部は、
前記入力信号のピークをホールドして出力するピークホールド回路と、
前記入力信号のボトムをホールドして出力するボトムホールド回路とを有し、
前記ピークホールド回路の出力と前記ボトムホールド回路の出力との基準の電圧を前記基準電圧とすることを特徴とする請求項１〜５のいずれか１項に記載の波形整形回路。
【請求項７】
入力信号を二値波形に整形して出力する波形整形回路を設けた半導体集積回路において、
前波形整形回路は、
前記入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、
前記閾値を生成する閾値生成部と、を備え、
前記閾値生成部は、基準電圧を生成すると共に、前記比較器の出力が第１の電圧のときには前記閾値を基準電圧に対して所定値高い電圧に切り換え、前記比較器の出力が第２の電圧のときには前記閾値を前記基準電圧に対して前記所定値低い電圧に切り換えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を二値波形に整形して出力する波形整形回路に関する。
【背景技術】
【０００２】
従来より、アナログ波形の信号等を入力して二値波形に整形する波形整形回路（以下、「コンパレータ回路」ともいう。）においては、入力信号の電圧と閾値とを比較するコンパレータ（以下、「比較器」ともいう。）が用いられている。
【０００３】
このような波形整形回路においては、変化の遅い入力信号やノイズの多い入力信号により発生する多重エッジ（出力信号のばたつき）を低減するために、ヒステリシスを有するものが広く用いられている。
【０００４】
ヒステリシスを付加する方法として、コンパレータの出力を入力に正帰還させるものが一般的である。図４は、正帰還のコンパレータ回路の基本構成を示したものである。
【０００５】
図４に示すように、正帰還のコンパレータ回路100は、コンパレータIC100と、コンパレータIC100の正帰還入力端子と入力Vinとの間に接続される入力抵抗R100と、IC100の出力端子と正帰還入力端子との間に接続される帰還抵抗R101とから構成される。
【０００６】
このコンパレータ回路100は、帰還抵抗R101により出力を帰還させる際に発生する入力抵抗R100間の電圧を利用してヒステリシスをもたせている。
【０００７】
このヒステリシスを形成するスレッショルド値ＶthH（コンパレータ回路100の出力をLowからHighとするための閾値。以下、「閾値ＶthH」ともいう。）、ＶthL（コンパレータ回路100の出力をHighからLowとするための閾値。以下、「閾値ＶthL」ともいう。）は以下のように表される。なお、コンパレータ回路100の出力がLowのときの出力電圧をＶoutL、Highのときの出力電圧をＶoutHとしている。
ＶthH＝（１＋R100／R101）Ｖref−R100/R101×ＶoutL  ・・・（１）
ＶthL＝（１＋R100／R101）Ｖref−R100/R101×ＶoutH  ・・・（２）
【０００８】
コンパレータIC100へ供給される電源電圧ＶDDが一定である場合には、出力電圧ＶoutH、ＶoutL共に一定の値となるため、R100及びR101を変更することにより、所望のスレッショルド値ＶthH、ＶthLに調節することができる。
【０００９】
一方、コンパレータIC100へ供給される電源電圧ＶDDが一定でない場合には、出力電圧ＶoutHのレベルが変動することになり、結果として、ヒステリシス値も変動することになる。
【００１０】
図５は、出力電圧ＶoutHの電圧レベルの変動に伴うヒステリシス及び出力電圧波形の変動を示すものである。この図５に示すように、正弦波のアナログ信号が入力されたとき、電源電圧ＶDDのときにはスレッショルド値ＶthL、ＶthHとなり（図５（ａ）参照）、出力電圧波形は、周期ｂかつHigh出力パルス幅BWVOUTHのパルス波形（図５（ｂ）参照）となる。一方、電源電圧ＶDD´のときにはスレッショルド値ＶthL´となり（図５（ａ）参照）、出力電圧波形は、周期ｂかつHigh出力パルス幅BWVOUTH´のパルス波形となる（図５（ｂ）参照）。
【００１１】
以上のように、従来の正帰還のコンパレータ回路は、電源電圧ＶDDに依存してスレッショルド値やヒステリシス幅が変化し、High出力パルス幅が変化する。すなわち、電源電圧ＶDDによって出力パルスのＤｕｔｙ（デューティー比）が変動することになる。
【００１２】
したがって、コンパレータ回路100が、電源回路のばらつきにより電源電圧ＶDDの変動する状況に置かれるようなときには、Ｄｕｔｙ（デューティー比）が変動し、安定した波形整形ができない。また、汎用の半導体集積回路にコンパレータ回路100を内蔵するような場合には、多様な電源電圧ＶDDに対応しなければならず、同様の問題がある。
【００１３】
そこで、図６に示すように、電源電圧ＶDDに依存しないヒステリシスを有するコンパレータ回路200が提案されている（たとえば、特許文献１）。
【００１４】
このコンパレータ回路200は、入力される信号と比較するスレッショルド電圧Ｖthを出力電圧Ｖoutに応じてスイッチSW200を切り換えるものである。そして、可変電圧発生手段によってスレッショルド値ＶthHを調節可能とし、可変電流発生手段によってスレッショルド値ＶthLを調節可能することができるように構成されている（図７参照）。
【００１５】
このようにコンパレータ回路200は、出力電圧が変動した場合であってもヒステリシスが一定となるように構成されているため、電源電圧の変動によらず安定した波形整形ができるものである。
【特許文献１】特開平１０−５４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、特許文献１のコンパレータ回路は、可変電圧発生手段によってスレッショルド値ＶthHを調節し、可変電流発生手段によってスレッショルド値ＶthLを調節する構成であるため、その調節を容易に行なうことができなかった。
【００１７】
すなわち、スレッショルド値ＶthH、ＶthLは、入力信号の信号レベルを考慮して調節されるものであるが、特許文献１のコンパレータ回路では、その入力信号の中間電圧等を基準とすることができないままスレッショルド値ＶthH、ＶthLを設定せざるを得なかった。したがって、スレッショルド値ＶthH、ＶthLを設定した後に、ヒステリシス幅を調整するためには、可変電圧発生手段と可変電流発生手段とを再度調節する必要があり煩雑であった。
【００１８】
特に、正弦波入力時のデューティー比を略５０％にするために、入力信号の中間電圧等を基準として上下対称にスレッショルド値ＶthH、ＶthLを調節使用とするときには、その作業は煩雑であった。
【課題を解決するための手段】
【００１９】
そこで、請求項１に記載の発明は、入力信号を二値波形に整形して出力する波形整形回路において、前記入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、前記閾値を生成する閾値生成部と、を備え、前記閾値生成部は、基準電圧を生成する基準電圧生成部を有し、前記比較器の出力が第１の電圧のときには前記閾値を基準電圧に対して所定値高い電圧に切り換え、前記比較器の出力が第２の電圧のときには前記閾値を前記基準電圧に対して前記所定値低い電圧に切り換えることを特徴とする。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の発明であって、前記閾値生成部は、一端が前記基準電圧生成部に接続されると共に、他端が前記比較器に接続される閾値調整用抵抗部を備え、前記比較器の出力が第１の電圧か第２の電圧かによって、前記閾値調整用抵抗部に流す電流の方向を変えることによって前記閾値を切り換えることを特徴とする。
【００２１】
また、請求項３に記載の発明は、請求項２に記載の発明であって、前記閾値調整用抵抗部は、複数の抵抗と、前記複数の抵抗のうち少なくともいずれか一つを選択し、該選択した抵抗を閾値調整用抵抗部の抵抗とする閾値調整用抵抗選択回路とを有することを特徴とする。
【００２２】
また、請求項４に記載の発明は、請求項２又は請求項３に記載の発明であって、前記閾値生成部は、前記閾値調整用抵抗部の他端にそれぞれ接続される第１の定電流回路及び第２の定電流回路を備え、前記比較器の出力が第１の電圧のとき第１の定電流回路から前記閾値調整用抵抗部へ電流を流すと共に、前記比較器の出力が第２の電圧のとき前記閾値調整用抵抗部から第２の定電流回路へ電流を流すことを特徴とする。
【００２３】
また、請求項５に記載の発明は、請求項４に記載の発明であって、第２の定電流回路の電流値は、第１の定電流回路の電流値の略２倍であり、第２の定電流回路への電流を停止することにより第１の定電流回路から前記閾値調整用抵抗部へ電流を流すことを特徴とする。
【００２４】
また、請求項６に記載の発明は、請求項１〜５のいずれか一項に記載の発明であって、前記基準電圧生成部は、前記入力信号のピークをホールドして出力するピークホールド回路と、前記入力信号のボトムをホールドして出力するボトムホールド回路とを有し、前記ピークホールド回路の出力と前記ボトムホールド回路の出力との基準の電圧を前記基準電圧とすることを特徴とする。
【００２５】
また、請求項７に記載の発明は、入力信号を二値波形に整形して出力する波形整形回路を設けた半導体集積回路において、前波形整形回路は、前記入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、前記閾値を生成する閾値生成部と、を備え、前記閾値生成部は、基準電圧を生成すると共に、前記比較器の出力が第１の電圧のときには前記閾値を基準電圧に対して所定値高い電圧に切り換え、前記比較器の出力が第２の電圧のときには前記閾値を前記基準電圧に対して前記所定値低い電圧に切り換えることを特徴とする。
【発明の効果】
【００２６】
請求項１又は請求項７に記載の発明によれば、比較器の出力が第１の電圧のときには閾値を基準電圧に対して所定値高い電圧に切り換え、比較器の出力が第２の電圧のときには閾値を基準電圧に対して所定値低い電圧に切り換えるので、波形整形回路におけるヒステリシスを形成するスレッショルド値を基準電圧に対して対称にすることができる。したがって、波形整形回路の設計開発時等に、ヒステリシス幅の調節を入力信号の中間電圧（若しくは平均電圧等）を基準として行なうことができる。
【００２７】
また、請求項２に記載の発明によれば、閾値生成部は、比較器の出力が第１の電圧か第２の電圧かによって、基準電圧生成部と比較器との間に接続された閾値調整用抵抗部に流す電流の方向を変えることによって閾値を切り換えているので、波形整形回路のヒステリシス幅が閾値調整用抵抗部の抵抗値に応じて可変となる。したがって、閾値調整用抵抗部の抵抗値を調整することによりヒステリシス幅を容易に調節することが可能となる。
【００２８】
また、請求項３に記載の発明によれば、複数の抵抗を少なくとも一つを選択により閾値調整用抵抗部の抵抗値の調整を行なうことができるので、ヒステリシス幅の調節が容易となる。
【００２９】
また、請求項４に記載の発明によれば、比較器の出力が第１の電圧のとき第１の定電流回路から閾値調整用抵抗部へ電流を流すと共に、比較器の出力が第２の電圧のとき閾値調整用抵抗部から第２の定電流回路へ電流を流すように構成しているので、閾値調整用抵抗部に流れる電流を定電流にすることができ、その結果、閾値調整用抵抗部に流す電流を安定的に供給することができる。
【００３０】
また、請求項５に記載の発明によれば、第２の定電流回路への電流を停止することにより第１の定電流回路から閾値調整用抵抗部へ電流を流すように構成しているので、第２の定電流回路の電流出力をオンするかオフするかによって、閾値調整用抵抗部に流れる電流の向きを反転させることができる。しかも、第２の定電流回路の電流値を第１の定電流回路の電流値の略２倍としているため、スレッショルド値ＶthL及びＶthHを基準電圧に対して対称にすることが容易になる。
【００３１】
また、請求項６に記載の発明によれば、基準電圧生成部は、ピークホールド回路の出力とボトムホールド回路の出力との中間の電圧を基準電圧とする構成としているので、入力信号に応じて動的に基準電圧を生成することができ、入力信号の電圧レベルにかかわらず、正弦波入力時のデューティー比を略５０％とした波形整形回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００３２】
本実施の形態における波形整形回路及び半導体集積回路は、入力信号を二値波形に整形して出力するものであり、入力信号と閾値との比較結果に応じて第１の電圧又は第２の電圧を出力する比較器と、閾値を生成する閾値生成部とを備えている。
【００３３】
しかも、閾値生成部は、基準電圧を生成する基準電圧生成部を有し、比較器の出力が第１の電圧のときには閾値を基準電圧に対して所定値高い電圧に切り換え、比較器の出力が第２の電圧のときには閾値を基準電圧に対して所定値低い電圧に切り換えるものである。
【００３４】
したがって、波形整形回路におけるヒステリシスを形成する閾値、すなわちスレッショルド値ＶthL及びＶthHを基準電圧に対して対称にすることができる。
【００３５】
その結果、波形整形回路の設計開発時等に、ヒステリシス幅の調節を基準電圧を基準として行なうことができる。
【００３６】
閾値生成部は、一端が基準電圧に接続されると共に、他端が比較器の入力に接続される閾値調整用抵抗部を備えている。
【００３７】
しかも、比較器の出力が第１の電圧か第２の電圧かによって、閾値調整用抵抗部に流す電流の方向を変えることによって閾値を切り換えるようにしている。
【００３８】
したがって、波形整形回路のヒステリシス幅が閾値調整用抵抗部の抵抗値に応じて可変となる。
【００３９】
その結果、閾値調整用抵抗部の抵抗値を調整することによりヒステリシス幅を容易に調節することが可能となる。
【００４０】
また、閾値調整用抵抗部は、複数の抵抗と、前記複数の抵抗のうち少なくともいずれか一つを選択し、該選択した抵抗を閾値調整用抵抗部の抵抗とする閾値調整用抵抗選択回路を有している。
【００４１】
したがって、複数の抵抗からの選択により閾値調整用抵抗部の抵抗値の調整を行なうことができる。
【００４２】
その結果、ヒステリシス幅の調節が容易となる。しかも、半導体集積回路の外部にこの抵抗を設けることができるようにすれば、波形整形回路を内蔵した半導体集積回路を製造したあとであっても、ヒステリシス幅の調節が可能となる。
【００４３】
さらに、閾値生成部は、閾値調整用抵抗部の他端にそれぞれ接続される第１の定電流回路及び第２の定電流回路を備えている。
【００４４】
しかも、比較器の出力が第１の電圧のとき第１の定電流回路から閾値調整用抵抗部へ電流を流すと共に、比較器の出力が第２の電圧のとき閾値調整用抵抗部から第２の定電流回路へ電流を流すように構成している。
【００４５】
したがって、閾値調整用抵抗部に流れる電流を定電流にすることができ、その結果、閾値調整用抵抗部に流す電流を安定的に供給することができる。
【００４６】
また、第２の定電流回路の電流値は、第１の定電流回路の電流値の略２倍であり、第２の定電流回路へ流れる電流を停止することにより第１の定電流回路から閾値調整用抵抗部へ電流を流すように構成している。
【００４７】
したがって、第２の定電流回路への電流をオンするかオフするかによって、閾値調整用抵抗部に流れる電流の向きを反転させることができる。しかも、第２の定電流回路の電流値を第１の定電流回路の電流値の略２倍としているため、スレッショルド値ＶthL及びＶthHを基準電圧に対して対称にすることが容易になる。加えて、同一半導体上で第１の定電流回路と第２の定電流回路とを形成すれば、ばらつきを抑制することができ、定電流回路の精度を向上させることができるため、基準電圧に対して対称性を向上させることが可能となる。
【００４８】
また、第１の定電流回路は第１のトランジスタにより構成され、第２の定電流回路は第２のトランジスタにより構成されており、第１のトランジスタとカレントミラー回路を構成する第３のトランジスタと、第２のトランジスタとカレントミラー回路を構成する第４のトランジスタとに所定電流を流す第３の定電流回路を設けている。
【００４９】
したがって、第３の定電流回路に流す電流によって、第１の定電流回路の電流値と第２の定電流回路の電流値を可変にすることができる。
【００５０】
その結果、閾値調整用抵抗を変えることなく、第３の定電流回路の定電流の電流値を変えることにより、ヒステリシス幅の調節が可能となる。しかも、閾値調整用抵抗による調節と合わせて行うことによりヒステリシス幅の調節が容易かつ精度よく可能となる。
【００５１】
また、第３の定電流回路は、所定電圧を出力するバッファーアンプと、バッファーアンプの出力と第２の電位との間に接続される調整用抵抗と、バッファーアンプの出力に接続される第５のトランジスタと、第５のトランジスタとカレントミラー回路を構成する第６のトランジスタとを備えている。
【００５２】
したがって、バッファーアンプの出力と第２の電位との間に設けられる抵抗を変更することによって、第３の定電流回路の定電流値を変更することができる。
【００５３】
その結果、第３の定電流回路の定電流値の変更が容易となる。しかも、半導体集積回路の外部にこの抵抗を設けることができるようにすれば、波形整形回路を内蔵した半導体集積回路を製造したあとであっても、ヒステリシス幅の調節が可能となる。
【００５４】
また、上述の基準電圧生成部は、入力信号のピークをホールドして出力するピークホールド回路と、入力信号のボトムをホールドして出力するボトムホールド回路とを有しており、ピークホールド回路の出力とボトムホールド回路の出力との基準の電圧を基準電圧とする構成としている。
【００５５】
したがって、入力信号に応じて動的に基準電圧を生成することができ、入力信号の電圧レベルにもかかわらず、正弦波入力時のデューティー比を略５０％とした波形整形回路を提供することが可能となる。
【００５６】
以下、発明の実施の形態の波形整形回路について、さらに具体的に説明する。図１は本実施の形態における波形整形回路の基本的な回路構成を示す図、図２は本実施形態における波形整形回路の入出力波形を示す図である。なお、この波形整形回路は、半導体集積回路内に設けられるものである。
【００５７】
図１に示すように、本実施形態における波形整形回路１は、入力信号Ｖinを反転入力端子に入力し、閾値Ｖthを非反転入力端子に入力する比較器IC1と、閾値Ｖthを生成する閾値生成部２とを有している。
【００５８】
比較器IC1は、入力信号と閾値Ｖthとの比較結果に応じて第１の電圧であるHigh信号（以下、単に「High」と呼ぶこともある）又は第２の電圧であるLow信号（以下、単に「Low」と呼ぶこともある）を出力するコンパレータである。
【００５９】
閾値生成部２は、基準電圧Ｖrefを生成する基準電圧生成部３と、閾値Ｖthを調整可能な閾値調整用抵抗R1と、この閾値調整用抵抗R1に定電流を流すための第１の定電流回路４及び第２の定電流回路５とを有している。
【００６０】
第１の定電流回路４及び第２の定電流回路５は、比較器IC1の出力によって制御される。すなわち、比較器IC1の出力がHighのとき第１の定電流回路４から閾値調整用抵抗R1へ電流Ｉ１を流し、比較器IC1の出力がLowのとき閾値調整用抵抗R1から第２の定電流回路５へ電流Ｉ１を流すように制御される。
【００６１】
このように第１の定電流回路４及び第２の定電流回路５が比較器IC1の出力によって制御されることにより、閾値ＶthH、ＶthLは以下式で表される。
ＶthH＝Ｖref＋Ｒ１×Ｉ１  ・・・（３）
ＶthL＝Ｖref−Ｒ１×Ｉ１  ・・・（４）
【００６２】
したがって、比較器IC1の出力がLowのときには閾値Ｖthを基準電圧Ｖrefに対して所定値(Ｒ１×Ｉ１)低い電圧ＶthLへ切り換わり、比較器IC1の出力がHighのときには閾値Ｖthを基準電圧Ｖrefに対して所定値(Ｒ１×Ｉ１)高い電圧ＶthHへ切り換わる。このように閾値調整用抵抗R1に流す電流の方向を変えることによって、閾値Ｖthを基準に対称の電圧ＶthL、電圧ＶthHとすることができる。
【００６３】
以上のように構成された波形整形回路１について、図２を用いてその動作を具体的に説明する。
【００６４】
図２（ａ）は、波形整形回路１に入力される入力信号Ｖinの電圧波形を表したものであり、本実施形態においては、基準電圧Ｖrefを中心電圧とした正弦波を入力信号Ｖinが入力されることとしている。
【００６５】
この入力信号Ｖinが波形整形回路１の比較器IC1の反転入力端子に入力されると、比較器IC1により非反転入力端子に入力された閾値Ｖthと入力信号Ｖinとが比較される。そして、入力信号Ｖinが閾値ＶthHよりも高いと、比較器IC1の出力電圧がLowとなり、入力信号Ｖinが閾値ＶthLよりも低いと、比較器IC1の出力電圧がHighとなる（図２（ｂ）参照）。
【００６６】
また、図２（ｃ）は、波形整形回路１の閾値Ｖth波形を表したものであり、比較器IC1の出力の変化（図２（ｂ）参照）に応じて、閾値Ｖthの電圧が変化している。すなわち、比較器IC1の出力がLowのときには閾値ＶthLへ切り換る一方、比較器IC1の出力がHighのときには閾値ＶthHへ切り換る。
【００６７】
以上のように、本実施形態における波形整形回路１によれば、ヒステリシスを形成するスレッショルド値ＶthL及びＶthHを基準電圧Ｖrefに対して対称（VHYSH=VHYSL）にすることができ、波形整形回路の設計開発時等に、基準電圧を基準にしてヒステリシス幅の調節を行なうことができる。したがって、基準電圧生成部３により基準電圧Ｖrefとして入力信号の中間電圧（若しくは平均電圧）を生成することにより、正弦波入力時のデューティー比を略５０％とすることができる。
【００６８】
また、閾値調整用抵抗R1の抵抗値を調整することにより、ヒステリシス幅VHSYを簡単に調節することができるため、波形整形回路１の設計開発が容易となる。さらに、この閾値調整用抵抗R1を半導体集積回路に設けず、外付けの構成とすれば、汎用性の高い半導体集積回路を提供することができる。
【００６９】
次に、本実施形態における波形整形回路の具体的な回路構成について、図３を参照しながら詳説する。図３は、本実施形態における波形整形回路１の具体的な回路構成を示す図である。
【００７０】
まず、基準電圧生成部３について説明する。この基準電圧生成部３は、図３に示すように、入力信号Ｖinのピーク電圧をホールドして出力するピークホールド回路31と、入力信号Ｖinのボトム電圧をホールドして出力するボトムホールド回路32とを有している。
【００７１】
このピークホールド回路31のホールド時間はコンデンサＣ１により調整することができ、このボトムホールド回路32のホールド時間はコンデンサＣ２により調整することができるように構成されている。なお、コンデンサＣ１、Ｃ２は、半導体集積回路に内蔵せず、外付けできるようにすることにより半導体集積回路の汎用性を向上させることができる。すなわち、ピークホールド回路31及びボトムホールド回路32からそれぞれ半導体集積回路外に端子を出し、これらの端子と第２の電位（ＶＳＳ）との間にそれぞれコンデンサＣ１、Ｃ２を接続することで、半導体集積回路を製造後であってもホールド時間の調整が可能となる。
【００７２】
ピークホールド回路31からの出力は抵抗Ｒ４を介して、バッファーアンプIC3の入力に接続され、ボトムホールド回路32からの出力は抵抗Ｒ５を介して、バッファーアンプIC3の入力に接続される。ここで、Ｒ４及びＲ５は、同一の抵抗値とすることにより、バッファーアンプIC3の入力との接続点で、ピークホールド回路31の出力電圧とボトムホールド回路32の出力電圧との中間電圧となる。そして、この中間電圧はバッファーアンプIC3でバッファーされ、このようにバッファーされた中間電圧が基準電圧として基準電圧生成部３から出力さる。なお、基準電圧生成部３から出力される基準電圧は、閾値調整用抵抗部６へ入力される。
【００７３】
なお、基準電圧生成部３は、上述のようにホールド回路を用いて基準電圧を生成するもの他、入力信号Ｖinを所定間隔でサンプリングし、そのサンプリングした値を平均化した値に応じた電圧を基準電圧Ｖrefとしてもよく、これに限られない。
【００７４】
次に、閾値調整用抵抗部６について説明する。図３に示すように、閾値調整用抵抗部６は、複数の抵抗Ｒ10a〜Ｒ10nと、この複数の抵抗Ｒ10a〜Ｒ10nのうち少なくともいずれか一つを選択し、該選択した抵抗を閾値調整用抵抗部の抵抗とする閾値調整用抵抗選択回路（図３におけるスイッチ部分）とを有している。複数の抵抗を選択することにより、閾値調整用抵抗部６の抵抗値を細かく設定することができる。なお、閾値調整用抵抗部６は、半導体集積回路に内蔵せず、外付けできるようにすることにより半導体集積回路の汎用性を向上させることができる。このとき、閾値調整用抵抗部６は一つの抵抗のみから構成されるようにしてもよく、閾値調整用抵抗選択回路は不要となる。
【００７５】
波形整形回路１は、上述のように、比較器IC1の出力がHighのとき第１の定電流回路４から閾値調整用抵抗部６へ電流を流すと共に、比較器IC1の出力がLowのとき閾値調整用抵抗部６から第２の定電流回路５へ電流を流すように構成している。
【００７６】
そして、第１の定電流回路４は、第１のトランジスタであるＰＭＯＳトランジスタＱ１より構成されており、第２の定電流回路５は、第２のトランジスタであるＮＭＯＳトランジスタＱ５より構成されている。
【００７７】
ＰＭＯＳトランジスタＱ１のソースは、第１の電位（本実施形態においては、ＶDD電位）に接続され、そのドレインは比較器IC1の非反転入力回路に接続される。また、ＰＭＯＳトランジスタＱ１のゲートは、ＰＭＯＳトランジスタＱ３のゲート及びドレインと接続されており、ＰＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ３とで第１のカレントミラー回路が構成される。なお、ＰＭＯＳトランジスタＱ３のソースは第１の電位に接続されている。なお、ＰＭＯＳトランジスタＱ３は第３のトランジスタに対応する。
【００７８】
また、ＮＭＯＳトランジスタＱ５のドレインは、ＮＭＯＳトランジスタＱ４のドレイン及びソースを介して、比較器IC1の非反転入力回路に接続され、ＮＭＯＳトランジスタＱ５のソースは、第２の電位（本実施形態においては、ＶSS電位）に接続されている。また、ＮＭＯＳトランジスタＱ５のゲートおよびドレインは、ＮＭＯＳトランジスタＱ６のゲートと接続されており、ＮＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６とで第２のカレントミラー回路が構成される。なお、ＮＭＯＳトランジスタＱ６のソースは第２の電位に接続されている。
【００７９】
さらに、ＮＭＯＳトランジスタＱ６のドレインは、ＰＭＯＳトランジスタＱ２のドレイン、ＮＭＯＳトランジスタＱ４のゲート及びＮＭＯＳトランジスタＱ７のドレインに接続されている。なお、ＮＭＯＳトランジスタＱ７のソースは第２の電位に接続され、そのゲートは比較器IC1の出力に接続されている。なお、ＮＭＯＳトランジスタＱ６は第４のトランジスタに対応する。
【００８０】
また、ＰＭＯＳトランジスタＱ２のソースは、第１の電位に接続され、そのゲートはＰＭＯＳトランジスタＱ３のゲート及びドレインに接続されており、ＰＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ３とで第３のカレントミラー回路が構成される。
【００８１】
さらに、ＰＭＯＳトランジスタＱ３のドレインは、可変定電流回路７に接続されており、この可変定電流回路７の定電流Ｉａにより、ＰＭＯＳトランジスタＱ３のソース−ドレイン間に定電流Ｉａが流れる。そして、第１のカレントミラー回路、第２のカレントミラー回路及び第３のカレントミラー回路により、第１の定電流回路４と第２の定電流回路５に所定の電流が流れる。なお、可変定電流回路７が第３の定電流回路に対応する。
【００８２】
ここで、ＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は半導体基板上に形成されるものであり、そのトランジスタのＭＯＳサイズは、Ｑ１：Ｑ２：Ｑ３＝１：２：２の比で形成される。そのため、第１の定電流回路４は定電流値Ｉａ／２となり、第２の定電流回路５は定電流値Ｉａとなる。
【００８３】
次に、可変定電流回路７について説明する。図３に示すように、可変定電流回路７は、ＮＭＯＳトランジスタＱ８、Ｑ９とからなる第４のカレントミラー回路と、この第４のカレントミラー回路に接続され、ＰＭＯＳトランジスタＱ10、Ｑ11とからなる第５のカレントミラー回路と、この第５のカレントミラー回路に接続された調整用抵抗Ｒ２と、出力が第５のカレントミラー回路及び調整用抵抗Ｒ２に接続されたバッファーアンプIC2とから構成される。なお、このバッファーアンプIC2の入力は、所定電圧ＢＧ（Ｖ）に接続される。この所定電圧ＢＧは、バンドギャップであるため、精度よく安定した電圧をバッファーアンプIC2から出力することができる。なお、ＮＭＯＳトランジスタＱ11は第５のトランジスタに、ＮＭＯＳトランジスタＱ10は第６のトランジスタに対応する。
【００８４】
このように、可変定電流回路７が構成されているため、調整用抵抗Ｒ２に流れる電流と同じ電流がＮＭＯＳトランジスタＱ８から流れることになる。すなわち、調整用抵抗Ｒ２に流れる電流値が可変定電流回路７の定電流値となる。そのため、調整用抵抗Ｒ２を変更することで容易にＮＭＯＳトランジスタＱ８から流れる定電流値を変更することが可能となる。なお、調整用抵抗Ｒ２は、半導体集積回路に内蔵せず、外付けできるようにすることにより半導体集積回路の汎用性を向上させることができる。なお、ＰＭＯＳトランジスタＱ10、Ｑ11のＭＯＳサイズ、ＮＭＯＳトランジスタＱ８、Ｑ９のＭＯＳサイズは同等になるように半導体上に形成される。
【００８５】
以上のように構成された波形整形回路について、図２を用いてその動作を具体的に説明する。
【００８６】
図２（ａ）は、波形整形回路１に入力される入力信号Ｖinの電圧波形を表したものであり、この入力信号Ｖinがこの波形整形回路１に入力されると、上述のように基準電圧生成部３によりこの入力信号Ｖinに基づいて基準電圧Ｖrefが生成される。
【００８７】
また、この入力信号Ｖinが波形整形回路１の比較器IC1の反転入力端子に入力されると、比較器IC1により非反転入力端子に入力された閾値Ｖthと入力信号Ｖinとが比較される。なお、本実施形態においては、入力信号が入力されるまでは、比較器IC1の出力がLowになるものとし、この閾値Ｖthは、ＶthLになるものとする。
【００８８】
ここで、閾値Ｖthにおいて、ＶthL及びＶthHの切り替え動作について説明する。
【００８９】
上述のように比較器IC1に入力信号が入力され、この信号がＶthH以上の電圧になったとき、比較器IC1の出力はLowとなる。それにより、ＮＭＯＳトランジスタＱ７のゲートにLowの電圧が入力され、ＮＭＯＳトランジスタＱ７がオフ状態になる。このＮＭＯＳトランジスタＱ７がオフ状態となることにより、ＮＭＯＳトランジスタＱ４がオン状態になり、第１の定電流回路であるＰＭＯＳトランジスタＱ１と第２の定電流回路であるＮＭＯＳトランジスタＱ５とがＮＭＯＳトランジスタＱ４を介して接続される。
【００９０】
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ５とがＮＭＯＳトランジスタＱ４を介して接続されると、トランジスタＱ１からＩａ／２の電流がトランジスタＱ５に流れ込むと共に、閾値調整用抵抗部６からＩａ／２の電流がトランジスタＱ５に流れ込む。これにより、閾値Ｖthは、基準電圧Ｖrefから閾値調整用抵抗部６の抵抗値ＲxにＩａ／２を乗算したものを減算した値となる（閾値ＶthL＝Ｖref−Ｒx×Ｉａ／２）。
【００９１】
次に、入力信号がＶthL以下の電圧になったとき、比較器IC1の出力はHighとなる。それにより、ＮＭＯＳトランジスタＱ７のゲートにHighの電圧が入力され、ＮＭＯＳトランジスタＱ７がオン状態となる。ＮＭＯＳトランジスタＱ７がオン状態になると、ＮＭＯＳトランジスタＱ４がオフ状態となり、第１の定電流回路であるＰＭＯＳトランジスタＱ１と第２の定電流回路であるＮＭＯＳトランジスタＱ５とのＮＭＯＳトランジスタＱ４を介した接続が切断され、ＮＭＯＳトランジスタＱ５には電流が流れず停止状態になる。
【００９２】
ＮＭＯＳトランジスタＱ５の動作が停止状態になると、トランジスタＱ１からＩａ／２電流が閾値調整用抵抗部６へ流れ込む。これにより、閾値Ｖthは、基準電圧Ｖrefから閾値調整用抵抗部６の抵抗値ＲxにＩａ／２を乗算したものを加算した値となる（閾値ＶthL＝Ｖref＋Ｒx×Ｉａ／２）。
【００９３】
以上のように、本実施形態における波形整形回路１によれば、ヒステリシスを形成するスレッショルド値ＶthL及びＶthHを基準電圧Ｖrefに対して対称にすることができ、波形整形回路の設計開発時等に、基準電圧Ｖrefを基準にしてヒステリシス幅VHYSの調節を行なうことができる。しかも、基準電圧生成部３により基準電圧Ｖrefを入力信号の中間電圧（若しくは平均電圧）を生成することにより、正弦波入力時のデューティー比を略５０％とすることができる。
【００９４】
さらに、コンデンサＣ１、Ｃ２、抵抗Ｒ１、Ｒ２、Ｒ10ａ〜Ｒ10ｎを半導体集積回路に内蔵せず、外付け可能とすることにより、波形整形回路１を半導体集積回路に内蔵した場合であっても、汎用性のある半導体集積回路を提供することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態における波形整形回路の基本的な回路構成を示す図である。
【図２】本発明の実施の形態における波形整形回路の入出力波形を示す図である。
【図３】本発明の実施の形態における波形整形回路の具体的な回路構成を示す図である。
【図４】従来の正帰還の波形整形回路の基本構成を示す図である。
【図５】図４の回路において出力電圧の電圧レベルの変動に伴うヒステリシス及び出力電圧波形の変動を示す図である。
【図６】従来の他の波形整形回路の構成を示す図である。
【図７】図６の回路において出力電圧の電圧レベルの変動に伴うヒステリシス及び出力電圧波形の変動を示す図である。
【符号の説明】
【００９６】
１  波形整形回路
２  閾値生成部
３  基準電圧生成部
４  第１の定電流回路
５  第２の定電流回路
６  閾値調整用抵抗
７  可変定電流回路
８  ピークホールド回路
９  ボトムホールド回路
ＩＣ１  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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