(57)【要約】      （修正有）【課題】電気的特性および機械的特性が改善されたキャパシタ絶縁膜の形成方法、およびキャパシタ絶縁膜を有するトレンチ型ストレージキャパシタの形成方法を提供する。【解決手段】トレンチキャパシタとしてのストレージキャパシタ１に用いられるキャパシタ絶縁膜１１０は、温度処理が施された連続する層から形成される。連続する層は、アルミナ等の少なくとも第１の金属酸化物層と、価数がより高くなるように窒化チタン等の金属窒化物層を完全に酸化することによって形成される酸化チタンの第２の金属酸化物層とを有している。【選択図】図２
2007318147.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリセルのストレージキャパシタ内において用いるための層間絶縁膜の形成方法であって、
第１の金属酸化物層を形成する工程と、
金属窒化物層を形成する工程と、
価数がより高くなるように上記金属窒化物層を酸化して、第２の金属酸化物層を形成する工程と、
上記第１の金属酸化物層および上記第２の金属酸化物層の連続する層を加熱して、上記第１の金属酸化物層および上記第２の金属酸化物層から混合層を形成する工程とを含む層間絶縁膜の形成方法。
【請求項２】
上記第１の金属酸化物は、アルミナ、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、およびランタン群の酸化物のいずれかであり、
上記金属窒化物は、窒化アルミニウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、窒化ケイ素、およびランタン群の窒化物のいずれかである請求項１に記載の層間絶縁膜の形成方法。
【請求項３】
上記第１の金属酸化物はアルミナであり、上記金属窒化物は窒化チタンである請求項２に記載の層間絶縁膜の形成方法。
【請求項４】
上記層は、原子層堆積を用いて形成される請求項１に記載の層間絶縁膜の形成方法。
【請求項５】
上記第２の金属酸化物層上に、別の第１の金属酸化物層が設けられ、
価数がより高くなるように上記金属窒化物層を酸化して、上記第２の金属酸化物層を形成する上記工程は、上記第１の金属酸化物層の酸素前駆体を用いて行われる請求項４に記載の層間絶縁膜の形成方法。
【請求項６】
半導体記憶セル内において用いるためのストレージキャパシタの形成方法であって、
第１の電極層を形成する工程と、
上記第１の電極層上に層間絶縁膜を形成する工程と、
上記層間絶縁膜上に第２の電極層を形成する工程とを含んでおり、
上記層間絶縁膜を形成する上記工程は、
第１の金属酸化物層を形成する工程と、
金属窒化物層を形成する工程と、
価数がより高くなるように上記金属窒化物層を酸化して、第２の金属酸化物層を形成する工程と、
上記第１の金属酸化物層および上記第２の金属酸化物層の連続する層を加熱して、上記第１の金属酸化物層および上記第２の金属酸化物層から混合層を形成する工程とを含んでいるストレージキャパシタの形成方法。
【請求項７】
半導体基板内にトレンチが形成され、
上記第１の電極層は、上記トレンチ周囲の上記半導体基板内に形成され、
上記層間絶縁膜は、上記トレンチの壁に形成され、
上記第２の電極層は、上記層間絶縁膜上に形成される請求項６に記載のストレージキャパシタの形成方法。
【請求項８】
半導体記憶セル内において用いるためのストレージキャパシタであって、
第１の電極層と、
第２の電極層と、
上記第１の電極層と上記第２の電極層との間に配置された層間絶縁膜とを有しており、
上記層間絶縁膜は、温度処理が施される連続する層を有しており、
上記連続する層は、少なくとも第１の金属酸化物層と、価数がより高くなるように金属窒化物層を完全に酸化することによって形成される第２の金属酸化物層とを有しているストレージキャパシタ。
【請求項９】
上記第１の金属酸化物は、アルミナ、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、およびランタン群の酸化物のいずれかであり、
上記金属窒化物は、窒化アルミニウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、窒化ケイ素、およびランタン群の窒化物のいずれかである請求項８に記載のストレージキャパシタ。
【請求項１０】
上記第１の金属酸化物はアルミナであり、上記金属窒化物は窒化チタンである請求項９に記載のストレージキャパシタ。
【請求項１１】
半導体基板内にトレンチが形成され、
上記第１の電極層は、上記トレンチ周囲の上記半導体基板内に形成され、
上記層間絶縁膜は、上記トレンチの壁に形成され、
上記第２の電極層は、上記層間絶縁膜上に形成される請求項８に記載のストレージキャパシタ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の技術分野〕
本発明は、層間絶縁膜の形成方法、特に半導体メモリの一部である半導体記憶セル内において用いる、当該層間絶縁膜を有するストレージキャパシタ、および当該層間絶縁膜を有するストレージキャパシタの形成方法に関する。上記半導体メモリは、ダイナミックランダムアクセス書き込み−読み出しメモリ（dynamic random access write-read memory; DRAM）であることが好ましい。
【０００２】
〔本発明の背景〕
半導体メモリ（主としてＤＲＡＭ）は、通常は、半導体ウェハ上に記憶セルアレイとして形成される。これらの記憶セルは、ストレージキャパシタおよび選択トランジスタを有している。書き込みまたは読み出し動作では、それぞれ、ストレージキャパシタは、選択トランジスタを介して、１データユニット（ビット）と対応する電荷によって、それぞれ帯電または放電される。このため選択トランジスタは、スイッチングトランジスタを有した周辺論理部を用いて、ビット線またはワード線をそれぞれ介してアドレス指定される。
【０００３】
ストレージキャパシタは、実質的に半導体メモリの技術開発の中心にある。断面領域が微細であると同時に十分な記憶容量を備えるためには、ストレージキャパシタは３次元的に形成される。３次元ストレージキャパシタの本質的な形態としては、トレンチキャパシタおよびスタックキャパシタが認められている。トレンチキャパシタでは、エッチングによって半導体基板内にトレンチが形成される。このトレンチは、層間絶縁膜および第１の蓄積電極層によって充填される。トレンチ周囲にある半導体基板のドープされた領域は、第２の蓄積電極層として機能する。このトレンチキャパシタに加えて、記憶セルの選択トランジスタが、通常は、プレーナ型電界効果トランジスタとして、半導体表面上に形成される。トランジスタ電極の１つは、トレンチキャパシタの電極層の１つに接続される。
【０００４】
対照的に、スタックキャパシタは、半導体基板の表面上に形成される。第１の蓄積電極層は、層間絶縁膜を介して第２の蓄積電極層から分離された冠の形態で形成される。記憶セルの選択トランジスタは、プレーナ型電界効果トランジスタの形態で、スタックキャパシタ下に配置される。トランジスタ電極の１つは、スタックキャパシタの冠状蓄積電極層に接続される。
【０００５】
半導体記憶セル、および３次元ストレージキャパシタの微細化が継続的に行われているため、必要な領域の低減、およびキャパシタ容量の増大を同時に達成するためのさらなる可能性が模索されている。
【０００６】
従来、ストレージキャパシタでは、シリカおよび／または窒化ケイ素が組み合わされた材料が、層間絶縁膜として用いられている。しかしながら、１００ｎｍ未満の構造では、従来用いられているシリカおよび／または窒化ケイ素層の代わりに、比誘電率のより高い材料を用いることが検討され、これによりユニット領域当たりの記憶容量を増やすことが可能である。このような、いわゆる高誘電率誘電体としては、特に、例えばアルミナ、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、ランタン群の酸化物などの二元系酸化物、アルミナ化合物、およびその他の単一酸化物および混合酸化物が考えられる。
【０００７】
しかしながら、考えられるこれら多くの高誘電率誘電体を、シリコンプレーナ技術においてストレージキャパシタを形成するための標準的なプロセスと組み合わせることは非常に困難であり、さらに極薄層として形成することもまた困難である。さらに、考えられる多くの高誘電率誘電体の絶縁耐力は、ＤＲＡＭストレージキャパシタ内においての使用、特に長期間安定性に関して、不十分である。その上、考えられる多くの高誘電率誘電体において、シリカおよび／または窒化ケイ素が組み合わされた従来の材料に対して漏れ電流が増加し、これによってストレージキャパシタ内における電荷の保持時間が短縮されることが分かっている。
【０００８】
シリコンプレーナ技術において高誘電率誘電体を用いた場合、半導体表面上に高い引張り応力がかかり、半導体ウェハが湾曲することがさらに分かっている。ＤＲＡＭ生産において、３次元ストレージキャパシタを用いた場合は、表面の肥厚によって数百μｍの湾曲が生じ得る。このため、シリコンプレーナ技術においてデバイスを形成するために、適切な位置に連続的かつ正確に層を塗布する必要のある、半導体基板のさらなるプロセスがほぼ不可能となる。また、高い応力のために半導体ウェハが破損する危険性がある。
【０００９】
これらの欠点は、特に、ストレージキャパシタにおいて、高誘電率誘電体としてアルミナ（Ａｌ２Ｏ３）を用いた場合に顕著となる。アルミナ（Ａｌ２Ｏ３）は、シリカおよび／または窒化ケイ素を組み合わせた従来の材料の代わりとして用いるには好ましい材料である。アルミナは、シリコンプレーナ技術においてストレージキャパシタを形成するための標準的なプロセスに、比較的容易に組み込み可能である。シリコンプレーナ技術において、層間絶縁膜としてアルミナを用いてストレージキャパシタを形成する場合、アルミナは、通常は高濃度にドープされたシリコン層である第１のキャパシタ電極上に堆積される。次に、絶縁耐力を向上させ、漏れ電流を低減し、かつ比誘電率を高めるために、上記アルミナは高温処理によって熱凝縮される。そして上記アルミナ層上に、金属層であることが好ましい第２のキャパシタ電極層が設けられる。過度に大きい漏れ電流を発生させないと同時に十分な絶縁耐力を達成するためには、凝縮された上記アルミナ層は、少なくとも５ｎｍの厚みを有していなければならない。しかしこれによって基板表面上に高い引張り応力がかかり、後のプロセスにおいて重ね合わせの問題が生じる。
【００１０】
比誘電率が１０であるアルミナを用いることによって、従来用いられているシリカおよび／または窒化ケイ素を組み合わせた材料からなる層間絶縁膜よりも、ユニット領域当たりの記憶容量を増加することができる。しかしながら、従来用いられているシリカおよび／または窒化ケイ素を組み合わせた層の代わりとしては、アルミナよりも、比誘電率が大幅に高い高誘電率誘電体を用いる方が望ましい。例えば、比誘電率が４０より高い酸化チタン（ＴｉＯ）が挙げられる。しかしながら酸化チタンは、熱安定性が低い。さらに、酸化チタン層では、高い漏れ電流が発生し、またストレージキャパシタの寿命に対する絶縁耐力が不十分である。これらの欠点は、基本的には、例えば比誘電率が２５である酸化タンタル、あるいは比誘電率が２５〜３０の酸化ハフニウムなど、考えられる大部分の二元系金属酸化物においても生じるものである。
【００１１】
従って、電気的特性および機械的特性が改善された高誘電率誘電体からなる層間絶縁膜を達成するためには、混合層がさらに用いられる。これらの混合層は、原子層堆積（atomic layer deposition; ALD）法を用いて積層の形態で形成される。原子層堆積法では、混合層の材料は互いに別々に塗布されて、後の高温処理において混合される。このような手法は、とりわけ、特許文献１に記載されている。ここでは、連続する層として、金属酸化物層、および酸化ケイ素または窒化ケイ素がそれぞれ用いられることが好ましい。しかしながら、標準的なシリコンプレーナ技術方法に、上述の特許文献１において提案されている混合層を組み入れることは困難である。さらに、上記混合層は漏れ電流が大きく、かつ絶縁耐力が不十分である。しかしながら、まず基本的に、上記混合層によって半導体表面に高い引張り応力がかかり、半導体ウェハが非常に湾曲する。
【００１２】
このため、電気的特性および機械的特性が改善された層間絶縁膜の形成方法、および当該層間絶縁膜を有するストレージキャパシタの形成方法が必要とされている。
【特許文献１】米国特許出願公開第２００５／０２３３５９８号明細書（２００５年１０月２０日公開）
【特許文献２】欧州特許出願公開第１２８２１６０号明細書（２００３年２月５日公開）
【００１３】
〔本発明の概要〕
本発明の一実施形態では、特に半導体メモリセルのストレージキャパシタ内において用いるための層間絶縁膜の形成方法がある。この層間絶縁膜の形成方法は、第１の金属酸化物層を形成する工程と、金属窒化物層を形成する工程と、上記金属窒化物層を酸化し価数をより高くして第２の金属酸化物層を形成する工程と、上記第１の金属酸化物層および上記第２の金属酸化物層の連続する層を加熱して、上記第１の金属酸化物層および上記第２の金属酸化物層から混合層を形成する工程とを含んでいる。
【００１４】
本発明の別の実施形態では、特に半導体記憶セル内において用いるためのストレージキャパシタの形成方法がある。このストレージキャパシタの形成方法は、第１の電極層を形成する工程と、上記第１の電極層上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に第２の電極層を形成する工程とを含んでいる。上記層間絶縁膜を形成する上記工程は、第１の金属酸化物層を形成する工程と、金属窒化物層を形成する工程と、価数がより高くなるように上記金属窒化物層を酸化して、第２の金属酸化物層を形成する工程と、上記第１の金属酸化物層および上記第２の金属酸化物層の連続する層を加熱して、上記第１の金属酸化物層および上記第２の金属酸化物層から混合層を形成する工程とを含んでいる。
【００１５】
本発明のさらに別の実施形態では、特に半導体記憶セル内において用いるためのストレージキャパシタがある。このストレージキャパシタは、第１の電極層と、第２の電極層と、上記第１の電極層と上記第２の電極層との間に配置された層間絶縁膜とを有している。上記層間絶縁膜は、温度処理が施される連続する層を有しており、当該連続する層は、少なくとも第１の金属酸化物層と、価数がより高くなるように金属窒化物層を完全に酸化することによって形成される第２の金属酸化物層とを有している。
【００１６】
本発明について、典型的な実施形態および図面を参照しながら、以下にさらに詳しく説明する。図面は以下の通りである：
〔図面の簡単な説明〕
図１は、ＤＲＡＭセルの回路図である。
【００１７】
図２は、本発明による層間絶縁膜を有する、トレンチキャパシタの形態のストレージキャパシタを備えたＤＲＡＭセルの概略断面図である。
【００１８】
図３は、本発明による層間絶縁膜を形成するための原子層堆積装置を示す図である。
【００１９】
図４Ａ〜図４Ｅは、標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【００２０】
なお、これらの添付図面は、本発明の単に典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられるものではない。本発明は、同等に効果的なその他の実施形態も許容する。
【００２１】
〔本発明の詳細な説明〕
本発明について、シリコンに基づいてＤＲＡＭ記憶セルを形成するための標準的なプロセス手順において形成されるトレンチキャパシタを参照しながら説明する。しかしながら、このトレンチキャパシタの代わりに、本発明による方法に従ってその他の形態のストレージキャパシタ（特に、３次元ストレージキャパシタ）を形成することもできる。このような、本発明に従った形態で形成可能な３次元ストレージキャパシタとしては、例えばスタックキャパシタがある。
【００２２】
本発明によるトレンチキャパシタの形成は、各々がウェハの表面全体に作用する個々のプロセスの連続からなる、プレーナ技術によって行われる。ここでは、適切なマスク工程によって、基板の局所的変化が意図的に行われる。ストレージキャパシタを有する、（特にＤＲＡＭの）高集積回路を形成する場合は、複数のストレージキャパシタが同時に形成される。しかしながら、ここでは、トレンチキャパシタとして、ストレージキャパシタを１つのみ形成する場合を示す。
【００２３】
ＤＲＡＭメモリでは、図１に示すように、基本的には、シングルトランジスタセルが用いられる。これらのトランジスタセルは、ストレージキャパシタ１および選択トランジスタ２からなる。選択トランジスタ２は、好ましくは電界効果トランジスタとして形成され、第１の電極２１および第２の電極２３を有し、第１の電極２１と第２の電極２３との間に能動領域２２が配置され、第１の電極２１と第２の電極２３との間に電流導通チャネルが形成可能である。能動領域２２上には、分離層２４およびゲート電極２５が形成される、これらはプレートキャパシタとして機能し、これによって能動領域２２内の電荷密度に影響を与えることができる。
【００２４】
選択トランジスタ２の第２の電極２３は、電気的接続部４を介して、ストレージキャパシタ１の第１の電極１１に接続されている。ストレージキャパシタ１の第２の電極１２は、伝導接続部５に接続されている。この伝導接続部５は、ＤＲＡＭメモリの全てのストレージキャパシタに共通であることが好ましい。さらに、選択トランジスタ２の第１の電極２１は、ストレージキャパシタに電荷として記憶された情報を読み込みおよび読み出しできるように、ビット線６に接続されている。ここで、読み込み動作および読み出し動作は、ワード線７を介して制御される。ワード線７は、選択トランジスタ２のゲート電極２５に電圧を印加することによって、選択トランジスタ２の第１の電極２１と第２の電極２３との間にある能動領域２２に電流導通チャネルを構築するために、選択トランジスタ２のゲート電極２５に接続されている。
【００２５】
多くの場合、ダイナミック記憶セルでは、トレンチキャパシタがストレージキャパシタとして用いられる。なぜなら、３次元構造によって記憶セル領域を大幅に縮小できるからである。しかしながら、記憶セルの微細化が進む中で（スケールは１００ｎｍ未満）、ＤＲＡＭメモリのダイナミック記憶セルに対する３つの基本的な要件を満たすためには、さらなる寸法が必要である。上記３つの基本的な要件とは、すなわち、ｃａ．２５〜４０ｆＦという十分に大きい記憶容量（これは、ストレージキャパシタに記憶された電荷を正確に検出するために必要である）と、実装密度および構造面に配慮されたセル配置（これによってチップ領域が最少となり、コストが低減する）と、高い電気的性能（すなわち、ストレージキャパシタ内における長い電荷保持時間、高い絶縁耐力、および長い寿命）とである。
【００２６】
ストレージキャパシタの断面を縮小すると同時に十分な記憶容量を備えるためには、２つのキャパシタ電極間にある、ストレージキャパシタにおいて従来用いられているシリカおよび／または窒化ケイ素からなる層間絶縁膜を、比誘電率のより高い高誘電率誘電体に置換する。この手法によって、キャパシタ寸法を縮小することができ、さらにストレージキャパシタ内に含まれる電荷を確実に検出するために必要な記憶容量を達成することができる。
【００２７】
好ましい材料としては、アルミナなどの二元系金属酸化物が挙げられる。アルミナは、シリコンプレーナ技術を用いてストレージキャパシタを形成するための標準的なプロセス手順に、容易に組み込むことができる。さらにアルミナは、温度安定度および絶縁耐力が高く、さらに漏れ電流が小さい。比誘電率が１０であるアルミナは、従来用いられているシリカおよび／または窒化ケイ素層よりも、ユニット領域当たりの記憶容量が大きい。
【００２８】
しかしながら、半導体記憶セルの望ましい微細化において、ユニット領域当たりの記憶容量をアルミナを用いた場合のそれより大きくするためには、比誘電率がさらに高い高誘電率誘電体を用いることが望ましい。考えられる金属酸化物としては、例えば比誘電率が１１〜２５である酸化ジルコニウム、および比誘電率が２５〜３０である酸化ハフニウムが挙げられる。また、比誘電率が２０〜２５である酸化ランタン、および比誘電率が１１〜１２である酸化イットリウムを用いることもできる。しかしながら、これらの金属酸化物は、標準的なシリコンプレーナプロセスに組み込むことが難しい。さらに、通常は高い漏れ電流が発生し、これによってストレージキャパシタにおける電荷の保持時間が短くなる。
【００２９】
しかしながら、高誘電率誘電体として考えられる、アルミナを含む全ての金属酸化物を用いると、そのような層によって半導体表面上に高い引張り応力がかかり、半導体ウェハが湾曲する。ＤＲＡＭ生産において、３次元ストレージキャパシタを用いた場合は、表面の肥厚によって、内部に数百μｍのたわみが生じ得る。このため、シリコンプレーナ技術においてデバイスを形成するために、適切な位置に連続的かつ正確に層を塗布する必要のある、半導体基板のさらなるプロセスがほぼ不可能となる。また、高い応力のために半導体ウェハが破損する危険性もある。
【００３０】
高誘電率誘電体の電気的特性および機械的特性を改善するために、混合層が用いられるようになってきている。ここでは、Ｈｆ−Ａｌ−Ｏ、Ｚｒ−Ａｌ−Ｏ、またはＬａ−Ａｌ−Ｏなどのアルミナ化合物が考えられる。さらに、Ｈｆ−Ｓｉ−Ｏ、Ｚｒ−Ｓｉ−Ｏ、またはＬａ−Ｓｉ−Ｏなどの金属ケイ酸塩化合物（metal silicate compound）を含有した高誘電率誘電体も考えられる。これらのアルミナ化合物およびケイ酸金属化合物は、比誘電率が１４より高く、最高で９００℃までの温度安定度を有している。このような混合化合物は、原子層堆積を用いて形成することができる。原子層堆積では、個々の材料が薄層として連続的に設けられ、そして高温処理によって混合される。しかしながら、このようなアルミナおよびケイ酸金属ベースの混合層を用いた場合においても、半導体表面に高い引張り応力がかかって大きなたわみが生じ、半導体ウェハのさらなる処理がほぼ不可能となる。その上、これらの混合層を、ストレージキャパシタ内において層間絶縁膜として用いた場合、信頼性の問題が生じることが多い。これは特に、ストレージキャパシタ内における電荷の保持時間を決定する、絶縁耐力および漏れ電流に関連している。
【００３１】
ストレージキャパシタ内における層間絶縁膜として高誘電率誘電体を用いる場合における、上述の欠点の１つ、あるいは１つ以上を減らすために、特に半導体記憶セル内のストレージキャパシタ内において用いるための本発明による層間絶縁膜は、第１の金属酸化物層と金属窒化物層とからなる連続する層を有している。この金属窒化物層は、価数がより高くなるように完全に酸化され、第２の金属酸化物層が形成される。次に、上記連続する層は高温処理を受けて、第１の金属酸化物層および第２の金属酸化物層からなる混合層が形成される。２つの金属酸化物層からなる混合層を用いることによって、比誘電率、および残りの電気的特性を最適に調節することができる。特に、金属特性および層の厚みを制御することによりカスタマイズされた方法における、絶縁耐力および上記層を介した漏れ電流を最適に調節することができる。
【００３２】
価数がより高くなるように後に酸化される金属窒化物層の形態にある、第２の金属酸化物層を塗布することによって、半導体表面の応力、ひいてはたわみが広く防止される。すなわち、酸化された上記金属窒化物層により、第１の金属酸化物層によって生じた引張り応力が補償される。
【００３３】
第１の金属酸化物は、アルミナ、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、およびランタン群の酸化物のいずれかから形成されることが好ましい。金属窒化物としては、窒化アルミニウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、窒化ケイ素、およびランタン群の窒化物のいずれかが用いられることが好ましい。ここでは、第１の金属酸化物としてアルミナを用い、金属窒化物として窒化チタンを用いることが好ましい。なぜなら、アルミナおよび窒化チタンは、標準的なシリコンプレーナプロセスに容易に組み込むことができるからである。さらに窒化チタンは、低温においても、価数がより高くなるように容易に完全に酸化させることができる。高温処理によって形成されたアルミナ／酸化チタンからなる混合層は、優れた機械的特性および電気的特性を示す。特に、漏れ電流が小さく、絶縁耐力が高く、さらにユニット領域当たりの記録容量が大きい。その上、アルミナ層と、完全に酸化された窒化チタン層とから混合層を形成することによって、半導体表面に応力をかけることのない、優れた性質の層を得ることができる。
【００３４】
上記混合層を形成するための積層は、原子層堆積（ＡＬＤ）法を用いて生成されることが好ましい。図３は、シャワーヘッド型のＡＬＤ反応装置を示している。この反応装置は、加熱可能な支持板３１を備えた反応チャンバ３０によって構成されている。支持板３１上には、処理される基板ディスク３２が配置されている。さらに、真空ポート３３が備えられている。基板ディスク３２を備えた支持板３１の反対側には、平行に配置されたガス排出口を複数備えた、いわゆるシャワーヘッド３４が配置されている。このシャワーヘッド３４は、プロセスガス導管３５に接続されている。垂直なガスの流れは、上記シャワーヘッド型反応装置の特徴である。これの代わりに、ガスの流れが水平になるフロー型反応装置、あるいはバッチ装置を用いることもできる。
【００３５】
ＡＬＤ反応装置を用いて層を形成する場合、個々の材料が、前駆体として反応チャンバ内に連続的に導入される。層形成のための化学反応が、基板表面上においてのみ起こる。層形成のための様々な反応ガスは、不活性ガス工程を間に挟むことによって別々に導入される。これにより、次の前駆体を導入する前に、反応チャンバが浄化される。ＡＬＤ法を用いることによって、わずかの原子層の極薄層を生成することができる。
【００３６】
本発明によると、高誘電率誘電体からなる混合層の形成においては、まず第１の金属酸化物層、次に金属窒化物層、そして再び第１の金属酸化物層が設けられる。個々の層の厚みは、０．５ｎｍ〜２ｎｍの範囲内にあることが好ましい。第１の金属酸化物層の酸素前駆体を用いて第１の金属酸化物層の第２の層を設ける前に、金属窒化物層は、価数がより高くなるように酸化される。このためには、金属窒化物層の塗布後に、酸素前駆体（例えばオゾン）が反応チャンバ内に導入され、そして基板表面が３００℃〜４００℃に加熱される。この温度において、薄い金属窒化物層が第２の金属酸化物層になる完全酸化が行われる。次に、第１の金属酸化物層のための別の金属前駆体が導入されて、第１の金属酸化物層の第２の層が形成される。
【００３７】
全ての連続する層を設けた後、好ましくは１０００℃を越える温度において高温プロセスが行って、混合層を生成する。別々の高温工程を行う代わりに、後のデバイス形成において用いられる高温工程の１つを用いて混合することも可能である。層形成にＡＬＤプロセスを用いるため、必要とされる反応チャンバは１つのみであり、これによって処理が安価かつ迅速になる本発明による手法は、標準的なシリコンプレーナプロセスに容易に組み込むことができる。
【００３８】
図２は、本発明による、トレンチキャパシタとしてのストレージキャパシタ１の考えうる実施形態の１つを示している。トレンチキャパシタ１は、単結晶シリコン基板１００内に形成されていることが好ましい。シリコン基板１００は、（例えばボロン（Ｂ）によって）高濃度にｐ（ｐ＋）ドープされていることが好ましい。トレンチ１０１は、上部の狭いトレンチ領域と下部の広いトレンチ領域とからなり、シリコン基板１００内に形成されている。このようなトレンチ形状は、例えば２工程からなるエッチング処理によって形成することができる。このエッチング処理によって、図２に示されているボトル形状のトレンチ１０１が得られる。トレンチ１０１の第１の下部区域の周囲には、（例えばヒ素によって）高濃度にｎ（ｎ＋）ドープされた層１０３が形成されている。このｎ＋ドープされた層は、埋め込みプレートとして、トレンチキャパシタ１の外部キャパシタ電極を構成している。
【００３９】
下部領域内にあるトレンチ壁には、３層からなる誘電体層（絶縁膜）１１０が形成されている。誘電体層１１０において、第１の層は０．５ｎｍ〜２ｎｍの厚さのアルミナ層であり、第２の層は、価数がより高くなるように窒化チタン層が完全に酸化されることによって形成された、０．５ｎｍ〜２ｎｍの厚さの酸化チタン層であり、第３の層は０．５ｎｍ〜２ｎｍの厚さのアルミナ層である。これら３つの層は、高温工程によって混合される。３層からなる積層の代わりに、さらに別の複数の層を交互になるように設けてもよい。このとき、第１の層および最後の層が、常にアルミナから形成されていることが好ましい。アルミナの代わりとして、上述した金属酸化物の内の別の金属酸化物を用いてもよい。窒化チタンもまた同様に、上述した金属窒化物の内の別の金属窒化物を用いてもよい。
【００４０】
次にトレンチ１０１は、内部キャパシタ電極として、ｎ＋ドープされた充填層１０５（好ましくはポリシリコン層）が充填される。図２の実施形態に示されているＤＲＡＭセルの選択トランジスタ２は、２つの拡散領域２０１，２０２を有している。これらの拡散領域２０１，２０２は、シリコン基板１００内に原子をドーピングし、チャネル２０３を用いて分離することによって生成される。第１の拡散領域２０１は、選択トランジスタ２の第１の電極層２１として機能し、コンタクト層２０４を介してビット線６に接続されている。第２の拡散領域２０２は、キャパシタ端子２０５を介して、ｎ＋ドープされた充填層１０５に接続されている。ｎ＋ドープされた充填層１０５は、金属層１０４と共に内部キャパシタ電極を構成している。チャネル２０３は、ワード線７の一部であるゲート電極層２０７から、絶縁膜２０６によってさらに分離されている。
【００４１】
トレンチの上部領域では、トレンチキャパシタのトレンチ壁と充填層１０５との間において、誘電体層と隣接して分離層１０６が設けられている。この分離層１０６によって、トレンチに沿って、キャパシタ端子２０５と埋め込みプレート１０３との間に、寄生トランジスタが形成されることが防止される。ここで、分離層１０６としてシリカが用いられることが好ましい。シリコン基板内には、ｎ＋ドープされたウェル１０７がさらに備えられている。ウェル１０７は、埋め込みプレート１０３を、別のＤＲＡＭ記憶セルの埋め込みプレートに接続するための接続部として機能する。ＤＲＡＭセル同士を分離するために、分離トレンチ１０８（ＳＴＩ分離）が形成されている。ゲート電極層２０７およびワード線７は、酸化物層２０８によって、コンタクト層２０４におけるビット線６と分離されている。
【００４２】
ＤＲＡＭセルの読み込み動作および読み出し動作は、ワード線７を介して制御される。ワード線７は、選択トランジスタのゲート電極層２０７に電圧を印加することによって、拡散領域２０１，２０２間に電流導通チャネル２０３を確立するために、選択トランジスタのゲート電極層２０７に接続されている。これにより、トレンチ１０１内の金属層１０４内において電荷の形態の情報が、端子層２０５を介して読み込み、および読み出しされる。
【００４３】
本発明による、少なくとも第１の金属酸化物層と、価数がより高くなるように金属窒化物層を完全に酸化することによって形成された第２の金属酸化物層とを有する、温度処理が施された連続する層としての層間絶縁膜の設計によって、トレンチキャパシタの電気的性能ひいてはＤＲＡＭセルの電気的性能が向上すると同時に、機械的張力およびウェハの湾曲が低減する。
【００４４】
図４Ａ〜図４Ｅは、本発明による、層間絶縁膜を有した、トレンチキャパシタとしてのストレージキャパシタの形成方法を示している。上記層間絶縁膜は、標準的なＤＲＡＭプロセスにおいて、完全酸化されたＴｉＮ層と、第１のＡｌ２Ｏ３層と、第２のＡｌ２Ｏ３層とからなり、高温処理によって生成された混合層である。
【００４５】
図４Ａに示すように、第１の処理工程では、トレンチキャパシタのためのトレンチ（同図では２つ示している）が、ｐ＋ドープされたシリコン基板３０１内に形成される。このために、酸化物層３０２および窒化物層３０３が、シリコン表面上に連続して生成される。次に公知の方法によって、シリコン表面上に、マスク層によってトレンチキャパシタの領域が定められ、そして第１のエッチングによって、深さが最大で１０μｍのトレンチが形成される。
【００４６】
次の処理工程では、薄いエッチング耐性層３０４が堆積され、トレンチの上部領域が覆われる。エッチング耐性層３０４は、下部領域内のトレンチが拡張される別のエッチング工程のためのエッチングマスクとして機能する。この処理工程後における、このシリコンウェハの断面を、図４Ｂに示している。
【００４７】
別の処理手順では、ｎ＋ドープされた埋め込みプレート３０６が形成される。このために、トレンチの拡張された領域周囲に、ｎ＋ドープされた上記層３０６が形成されるように、シリコン基板が砒素を用いてドープされる。この処理工程後における上記シリコンウェハの断面を、図４Ｃに示している。
【００４８】
次の処理では、本発明による方法によって層間絶縁膜が形成される。これは、図３に示したようなＡＬＤ反応装置によって行われることが好ましい。このために、第１の工程において、トレンチ壁の下部区域に、厚さ０．５ｎｍ〜２ｎｍのアルミナ層３０７が形成される。次に、厚さが同様に０．５ｎｍ〜２ｎｍの窒化チタン層が生成される。次にアルミナ層を生成するための酸素前駆体を導入するとともに、半導体ウェハを３００℃〜４００℃に加熱することによって、上記窒化チタン層は、価数がより高くなるように完全に酸化される。上記窒化チタン層を完全に酸化して酸化チタン層３０８にした後には、厚さが０．５ｎｍ〜２ｎｍの別のアルミナ層３０９を生成する。これらの処理工程後における上記シリコンウェハの断面を、図４Ｄに示している。次に、アルミナ／酸化チタンからなる混合層を生成するために、好ましくは１０００℃およびそれ以上の温度において、高温工程が行われる。
【００４９】
別の処理手順では、伝導充填層３１０（好ましくは、ｎ＋ドープされたポリシリコン）を用いて上記トレンチを充填することによって、内部キャパシタ電極が形成される。この処理工程後における上記シリコンウェハの断面を、図４Ｅに示している。次に上記ストレージキャパシタは、ＤＲＡＭ記憶セルを形成するための公知の標準的な処理において、選択トランジスタと結合される。
【００５０】
ストレージキャパシタ内における、少なくとも第１の金属酸化物層と、価数がより高くなるように金属窒化物を完全に酸化することによって形成された第２の金属酸化物層とを有する、温度処理が施された連続する層からなる、本発明による層間絶縁膜によって、絶縁耐力、長期安定性、および記憶容量などのストレージキャパシタの電気的特性が向上する。それと同時に、高集積回路を形成するための標準的な処理手順への組み込みが容易となる。
【００５１】
高温処理を用いて混合された、２つの金属酸化物層からなる積層から層間絶縁膜を形成することによって、誘電率の高い層間絶縁膜を、カスタマイズされた方法によって形成することができる。それと同時に、２つの金属酸化物からなる上記のような混合層を用いることによって、電気的特性（特に、個々の高誘電率誘電体層の絶縁耐力の上昇）が向上する。さらに、上記のような混合層を用いることによって、漏れ電流が最低限まで低減される。
【００５２】
価数がより高くなるように完全に酸化される金属窒化物層からなる、第２の金属酸化物層を形成することによって、第１の金属酸化物層によって生じた引張り応力による半導体ウェハの応力を大幅に低減することができる。この結果、半導体ウェハのたわみが防止される。
【００５３】
ここでは、アルミナ、酸化チタン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、およびランタン群の酸化物のいずれかによって、第１の金属酸化物層を形成することが好ましい。また、金属窒化物としては、窒化アルミニウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、窒化ケイ素、およびランタン群の窒化物のいずれかが用いられることが好ましい。これらの材料から形成された混合層は、電気的特性および機械的特性が向上される。
【００５４】
特に、アルミナからなる第１の金属酸化物層と、窒化チタンからなる、価数がより高くなるように酸化された金属窒化物層との組み合わせが用いられる。アルミナは、シリコンプレーナ技術においてストレージキャパシタを形成するための標準的なプロセスに、うまく組み込むことができる。積層内の別の層として、酸化された窒化チタンを用いることによって、基板表面上の、アルミナ層を形成することで生じる引張り応力を広く補償することができる。続いて、アルミナ層と混合させることによって、純アルミナ層に比べて、比誘電率が大幅に高くなる。アルミナ層と酸化チタン層とからなる上記のような混合層は、純酸化チタン層に比べて、漏れ電流が大いに低減されると共に、寿命に対する絶縁耐力が非常に高いという利点を有している。
【００５５】
第１の金属酸化物層および金属窒化物層は、原子層堆積によって形成され、別の第１の金属酸化物層が、上記金属窒化物層上に設けられることがさらに好ましい。上記金属窒化物層は、上記別の第１の金属酸化物層が形成される前に、第１の金属酸化物層の酸化物材料を用いて、価数がより高くなるように酸化される。この手法によって、装置を変更することなく、価数がより高くなるように容易に酸化することができ、標準的なシリコンプレーナプロセスに容易に組み込むことができる。
【００５６】
以上の説明は、本発明の実施形態に関するものであるが、本発明の基本的な範囲を逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって規定される。
【図面の簡単な説明】
【００５７】
【図１】図１は、ＤＲＡＭセルの回路図である。
【図２】本発明による層間絶縁膜を有する、トレンチキャパシタの形態のストレージキャパシタを備えたＤＲＡＭセルの概略断面図である。
【図３】本発明による層間絶縁膜を形成するための原子層堆積装置を示す図である。
【図４Ａ】標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【図４Ｂ】標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【図４Ｃ】標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【図４Ｄ】標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【図４Ｅ】標準的なＤＲＡＭプロセスフローにおける、本発明によるストレージキャパシタの形成方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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