(57)【要約】【課題】厚膜ゲート酸化膜を形成することによりゲート電圧の高耐圧化を図っても、良好に安定してゲート電圧のしきい値をコントロールできるＭＯＳゲート構造を備える半導体装置の製造方法を提供すること。【解決手段】不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜がＬＰＣＶＤ法により形成されるＭＯＳ構造を有する半導体装置の製造方法とする。【選択図】     図１
2007027556.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳゲート構造を有する半導体装置の製造方法において、不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜をＬＰＣＶＤ法により形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面層に形成されるｎ型半導体領域の表面をボロンのイオン注入により高抵抗化する工程と、高抵抗化された前記ｎ型半導体領域表面に厚さ１００ｎｍ以上のゲート絶縁膜をＬＰＣＶＤ法で形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
ボロンイオンのドーズ量が１．０×１０１２ｃｍ−２以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ＬＰＣＶＤ絶縁膜がＨＴＯ酸化膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＬＰＣＶＤ絶縁膜の形成後、８００℃乃至９００℃の温度範囲の熱酸化工程により、厚さの範囲が１０ｎｍ乃至２０ｎｍの熱酸化膜が形成されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板にトレンチを形成する工程と、該トレンチ内にＭＯＳゲート構造を形成する工程を備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、縦型パワーＭＯＳＦＥＴ，ＩＧＢＴ，スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴとそれを制御するＣＭＯＳ回路を構成するＭＯＳＦＥＴとを集積した半導体装置およびその製造方法に関し、特に、パワーＭＯＳＦＥＴは半導体基板表面に形成されたトレンチ内にゲート電極を設けたトレンチ型ラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）であり、トレンチ構造のパワーＭＯＳＦＥＴとＣＭＯＳ回路を構成するプレーナ構造のＭＯＳＦＥＴであって、厚膜ゲート絶縁膜を有するＭＯＳ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯機器の急速な普及、通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性は高まっている。従来のパワーＭＯＳＦＥＴ単体と制御駆動回路との組み合わせに対し、横型パワーＭＯＳＦＥＴを制御回路に集積することにより、小型化、低消費電力化、高信頼性化、低コスト化などが期待されているため、ＣＭＯＳプロセスをベースにした高性能横型ＭＯＳＦＥＴの開発が精力的に進められている。
このような半導体装置の一つとして、高耐圧ゲート電圧とするための厚膜ゲート絶縁膜と低ゲート電圧しきい値とするための薄いゲート絶縁膜とをそれぞれ熱酸化により形成したＭＯＳＦＥＴを同一半導体基板上に形成したものが知られている（特許文献１）。
図１３は、そのようなＣＭＯＳを構成するプレーナ横型ＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴを集積した従来の半導体装置の要部断面図であり、以下この半導体装置を前記図１３に沿って説明する。以下の説明ではトレンチ横型パワーＭＯＳＦＥＴとを単にトレンチＭＯＳＦＥＴと呼び、プレーナ横型ＭＯＳＦＥＴを単にプレーナＭＯＳＦＥＴと呼ぶこととする。なお、ＣＭＯＳ部はｎチャネルのプレーナＭＯＳＦＥＴとｐチャネルのプレーナＭＯＳＦＥＴで構成される。
【０００３】
ｐ半導体基板１０１に、ＣＭＯＳを構成するプレーナＭＯＳＦＥＴとトレンチＭＯＳＦＥＴを形成するｐウェル領域１０２、１０４とｎウェル領域１０３、１０５をそれぞれ形成し、プレーナＭＯＳＦＥＴを形成するｐウェル領域１０４上とｎウェル領域１０５上に１７μｍ程度の薄いゲート酸化膜１２５、１２６を介してポリシリコンなどでゲート電極１２０、１２１を形成し、このゲート電極１２０、１２１の側壁にスペーサ１２２を形成してＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）のｎソース領域またはｎドレイン領域になるｎソース／ドレイン領域１２９とｐソース領域またはｐドレイン領域になるｐソース／ドレイン領域１３０をそれぞれ形成する。
トレンチＭＯＳＦＥＴを形成するｐウェル領域１０２とｎウェル領域１０３に、トレンチ１０７、１０８をそれぞれ形成し、トレンチ１０７、１０８内にｎドレイン領域１１０とｐドレイン領域１１１をそれぞれ形成し、トレンチ１０７、１０８の側壁に６２ｎｍ程度の厚いゲート酸化膜１２３、１２４を介して低抵抗ポリシリコンなどからなるゲート電極１１８、１１９を形成し、トレンチ１０７、１０８の外側表面にトレンチ１０７と接するｎソース領域１２７、ｐソース領域１２８を形成し、ゲート電極１１８、１１９の内側を層間絶縁膜１３１の酸化膜で充填し、この酸化膜に開孔してｎドレイン領域１１０、ｐドレイン領域１１１とに接続するようにタングステンなどのプラグ導体１３２、１３３を充填し、プラグ導体１３２、１３３上にドレイン電極１３４、１３５を、ソース領域１２７、１２８上にソース電極１３６、１３７をアルミニウムなどで形成し、さらにプレーナＭＯＳＦＥＴのｎソース／ドレイン領域１２９上およびｐソース／ドレイン領域１３０上にそれぞれソース／ドレイン電極１３８、１３９をアルミニウムなどで形成する。
【０００４】
プレーナＭＯＳＦＥＴの薄いゲート酸化膜１２５、１２６を１７ｎｍ程度とすることで０．８Ｖ±０．１Ｖ程度の低ゲートしきい値電圧とすることができ、トレンチＭＯＳＦＥＴの厚いゲート酸化膜１２３、１２４を６２ｎｍ程度とすることで所定のゲートしきい値電圧と６０Ｖ以上の高いゲート耐圧を得ることができる。
一方、さらに厚い１００ｎｍの熱酸化膜をゲート酸化膜とする場合、ホウ素（ボロン）が酸化膜中に吸い出されて偏析するために、ゲート酸化膜に沿う領域、すなわちチャネル領域でホウ素の濃度が下がる現象が存在する記載が見られる（特許文献２−００１４欄）。
また、リンイオンのドーズ量３×１０１３ｃｍ−２によるウェルの形成とそのチャネルの形成とその不純物濃度を低く抑えるため、ドーズ量１．５×１０１３ｃｍ−２ボロンイオンを注入する記載がある（特許文献３−００５０欄）。またさらに、ＬＰＣＶＤ法により、２．５〜６．０μｍのシリコン酸化膜からなるゲート絶縁膜を形成するという記載もある（特許文献３−００５１欄）。
【特許文献１】特開２００４−２５３４７０号公報
【特許文献２】特開平２００４−１１９６１６号公報
【特許文献３】特開平１１−１１１９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記特許文献１に記載されている、高ゲート電圧しきい値とするための厚膜ゲート絶縁膜と低ゲート電圧しきい値とするための薄いゲート絶縁膜とをそれぞれ有するＭＯＳＦＥＴを同一半導体基板上に形成した半導体装置は、ゲート酸化膜を厚膜にすると、製造条件をいろいろ変えてもそのゲート電圧しきい値（Ｖｔｈ）を目的の値にすることが容易ではなかった。
その理由を説明する。熱酸化により形成された厚膜ゲート酸化膜の場合、そのゲート電圧しきい値（Ｖｔｈ）をコントロールするには、ゲート電圧が高くなりすぎないように、たとえば、Ｐチャネル型ＭＯＳＦＥＴではＮウェルのリンの不純物濃度を低くコントロールする必要がある。しかし、リンの不純物濃度が５．０×１０１２ｃｍ−３程度のように低濃度のＮウェルの場合は、ゲート電圧しきい値（Ｖｔｈ）を低く抑えられるが、ゲート酸化膜（熱酸化膜）により、チャネル長が短くなるショートチャネルの問題が生じる。リンの不純物濃度が２．０×１０１３ｃｍ−３程度の高濃度ではショートチャネルは生じないが、ゲート電圧しきい値（Ｖｔｈ）が大きくなりすぎる。そこで、従来でも、前記Ｖｔｈを抑えショートチャネルも起こさないようにするために、Ｎウェルの表面にＢＦ２のイオン注入を行って表面のみを実質的な低不純物濃度Ｎウェル層とするチャネル層形成法を行っていた。その場合でも、ゲート電圧しきい値（Ｖｔｈ）をある程度大きくしようとゲート酸化膜（熱酸化膜）を厚くしても、前記特許文献２の記載にも見られるように、注入したボロンの吸出し効果が大きくなり、思うようなＶｔｈのコントロール効果が得られなかった。
【０００６】
後者のＮウェルの表面へのＢＦ２を用いたボロンのイオン注入の場合についてさらに説明すると、Ｎウェルの表面へのボロンのドーズ量が少量である場合は、ボロンイオンがシリコン基板から熱酸化膜中へ多量に偏析するため、しきい値を適正に制御することが難しくなる。また、ボロンのドーズ量が多量である場合は、熱酸化膜の熱履歴によりボロンイオンが深く入りすぎるため、チャネルリークがおきてパンチスルーを招きやすい。だからといって、前記熱履歴を避けて熱酸化膜形成後にボロン（ＢＦ２）のイオン注入を行うと、熱酸化膜にイオン注入による欠陥が形成されゲート酸化膜の特性を著しく劣化させるので、その方法は採用し難いなどの問題がある。
本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的とするところは、前記の問題点を解決して、厚膜ゲート酸化膜を形成することによりゲート電圧の高耐圧化を図っても、良好に安定してゲート電圧のしきい値をコントロールできるＭＯＳゲート構造を備える半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
特許請求の範囲の請求項１記載の本発明によれば、前記目的は、ＭＯＳゲート構造を有する半導体装置の製造方法において、不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜をＬＰＣＶＤ法により形成する半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、半導体基板の表面層に形成されるｎ型半導体領域の表面をボロンのイオン注入により高抵抗化する工程と、高抵抗化された前記ｎ型半導体領域表面に厚さ１００ｎｍ以上のゲート絶縁膜をＬＰＣＶＤ法で形成する工程とを含む半導体装置の製造方法とすることによっても、前記目的は達成される。
特許請求の範囲の請求項３記載の本発明によれば、ボロンイオンのドーズ量が１．０×１０１２ｃｍ−２以上である請求項２記載の半導体装置の製造方法とすることが好ましい。
【０００８】
特許請求の範囲の請求項４記載の本発明によれば、前記ＬＰＣＶＤ絶縁膜がＨＴＯ酸化膜である請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記ＬＰＣＶＤ絶縁膜の形成後、８００℃乃至９００℃の温度範囲の熱酸化工程により、厚さの範囲が１０ｎｍ乃至２０ｎｍの熱酸化膜が形成される請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項６記載の本発明によれば、半導体基板にトレンチを形成する工程と、該トレンチ内にＭＯＳゲート構造を形成する工程を備える求項１乃至５のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
【発明の効果】
【０００９】
本発明によれば、厚膜ゲート酸化膜を形成することによりゲート電圧の高耐圧化を図る場合でも、良好に安定してゲート電圧のしきい値をコントロールできるＭＯＳゲート構造を備える半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
図１は、この発明の実施例１の半導体装置の要部断面図である。この図は、ＣＭＯＳ部を構成するプレーナ横型ＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴを集積したデバイスの断面模式図を示す。以下の説明ではトレンチ横型パワーＭＯＳＦＥＴを単にトレンチＭＯＳＦＥＴと呼び、プレーナ横型ＭＯＳＦＥＴを単にプレーナＭＯＳＦＥＴと呼ぶこととする。なお、ＣＭＯＳ部はｎチャネルのプレーナＭＯＳＦＥＴとｐチャネルのプレーナＭＯＳＦＥＴで構成される。
ｐ半導体基板１に、ＣＭＯＳ用プレーナＭＯＳＦＥＴとトレンチＭＯＳＦＥＴとをそれぞれ構成するためのｐウェル領域２、４とｎウェル領域３、５をそれぞれ備え、これらの領域のうち、ｐウェル領域４上とｎウェル領域５上に、減圧ＣＶＤ法による１７μｍ程度の薄いゲート酸化膜２５、２６を介してポリシリコンなどでゲート電極２０、２１と、このゲート電極２０、２１の側壁にスペーサ２２を形成してＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）のｎソース領域およびｎドレイン領域になるｎソース／ドレイン領域２９とｐソース領域およびｐドレイン領域になるｐソース／ドレイン領域３０とをそれぞれ備える。
【００１１】
トレンチＭＯＳＦＥＴを形成するｐウェル領域２とｎウェル領域３に、トレンチ７、８をそれぞれ有し、トレンチ７、８内にはｎドレイン領域１０（およびｎソース領域）とｐドレイン領域１１（およびｐソース領域）をそれぞれ備える。トレンチ７の側壁には減圧ＣＶＤ法による１００μｍ以上の厚いゲート酸化膜２３、２４を介してポリシリコンなどでゲート電極１８、１９を有している。トレンチ７、８の外側表面にトレンチ７と接するｎソース領域２７（およびｎドレイン領域）、ｐソース領域２８（およびｐドレイン領域）を有する。前記ゲート電極１８、１９の内側に充填されている層間絶縁膜３１は開孔されてポリシリコンまたはタングステンなどでプラグ導体３２、３３が充填され、さらにアルミニウムなどからなるドレイン電極３４、３５、ソース電極３６、３７ソース／ドレイン電極３８、３９が形成されている。
【００１２】
本発明にかかる半導体装置によれば、プレーナＭＯＳＦＥＴの薄いゲート酸化膜２５、２６を１７ｎｍ程度とすることで０．８Ｖ±０．１Ｖ程度の低ゲートしきい値電圧とすることができ、トレンチＭＯＳＦＥＴに厚いゲート酸化膜２３、２４を１００ｎｍ程度としても、所定のゲートしきい値電圧のコントロールと６０Ｖ以上の高いゲート耐圧を得ることができる。本発明によれば、厚いゲート酸化膜を減圧ＣＶＤ法により形成するので、酸化膜によるボロンの吸出し効果による不純物濃度の変動が無くなり、１００ｎｍ乃至３００ｎｍの範囲とすることが容易にできるだけでなく、ゲート電圧のしきい値のコントロールも容易になる。また、ゲート耐圧も１００Ｖ程度まで高くすることができる。
図２〜図１０を用いて、前述の本発明の実施例にかかる半導体装置の製造方法を説明する。この製造方法は図１の半導体装置であって、ＣＭＯＳ部（プレーナＭＯＳＦＥＴでｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを含む）とトレンチＭＯＳＦＥＴが同一半導体基板に形成される半導体装置の製造方法である。
【００１３】
まず、ｐ半導体基板１の表面層に選択的にｐウェル領域２、４、ｎウェル領域３、５を形成する。ｐ半導体基板１の不純物濃度を適正に選定した場合はｐウェル領域２、４は必ずしも形成する必要はない（図２）。
つぎに、トレンチＭＯＳＦＥＴを形成する部分に、例えば４００ｎｍの酸化膜６（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ７、８を形成し、この酸化膜６をマスクとしてトレンチ７、８を形成する（図３）。
つぎに、トレンチの底部７ａ、８ａ底面に、選択的にｎおよびｐドレイン領域（ｎまたはｐソース領域）を形成し、素子分離するためのＬＯＣＯＳ９（選択酸化膜）を形成する。この際、必要に応じて、図示しないフィールドイオン注入や、ＣＭＯＳ部にパンチスルー防止用イオン注入を行う場合もある（図４）。
【００１４】
つぎに、犠牲酸化膜１２を形成し、符号１３によって示すイオン注入などによりチャネル領域１４を形成する。このチャネル領域１４の形成はゲート電圧しきい値を調整するためである（図５）。この際、ゲート電圧しきい値をコントロール可能かどうかについて、前もって、実験によりドーズ量を次に説明するように３種類変えて調べた。
（実験結果）
前記実験内容および結果について説明する。図１０に示すような実験パターンで、厚膜ゲート絶縁膜として、それぞれ１００ｎｍの熱酸化膜とＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）酸化膜を有する実験用ＭＯＳゲート構造を形成し、ゲート電圧―ゲート電流の関係を測定し、ゲート電圧しきい値をチャネル領域の作成条件によって制御可能であるかを確認した。熱酸化膜の場合の結果を図１１、ＨＴＯ酸化膜の場合の結果を図１２にそれぞれ示す。
【００１５】
前記実験用ＭＯＳゲート構造は、ｐ半導体基板５０に形成されるドーズ量６×１０１２ｃｍ−２のＮウェル５１と、このＮウェル５１の表面に３．５μｍ長のチャネル領域となる領域を挟むように形成されるｐ型オフセット領域５２と、Ｎウェル領域へのＢＦ２を用いたボロンイオン注入により形成したチャネル領域５３と、このチャネル領域５３を覆うゲート絶縁膜５４とから構成される。ｐ型オフセット領域５２はドーズ量３．０×１０１５ｃｍ−２の高濃度で浅い拡散領域の５２−１とドーズ量１．２×１０１３ｃｍ−２の低濃度で深い拡散領域の５２−２を含む。チャネル領域の形成条件は、ドーズ量で、１．０×１０１２ｃｍ−２、１．２×１０１２ｃｍ−２、１．４×１０１２ｃｍ−２の３種類で行った。
図１１に示すゲート電圧電流波形（縦軸は電流Ｉｄ（Ａ）を、横軸は電圧Ｖｇ（Ｖ）を表す）から、熱酸化膜で厚膜ゲート酸化膜を形成すると、ボロンイオンの偏析が起きるため、前記３種類のいずれのドーズ量でも、電圧電流波形はほとんど変わらないことから、チャネル領域のドーズ量を変えてもしきい値を効果的に制御できないことがわかる。一方、厚膜ゲート酸化膜としてＨＴＯ酸化膜を用いた図１２に示す電圧電流波形からは、ドーズ量によって波形がシフトし、効果的にしきい値制御ができることがわかる。この結果、Ｎウェルへのボロンのイオン注入によってチャネル層の不純物濃度を実質的に低下させ、高抵抗にできるので、当初のＮウェルの不純物濃度を高くできるので、チャネル長を短くすることが可能になり、パターンの高密度化が可能になり、電流容量の増大に寄与することができる。図１１、１２で、１．Ｅ−０１Ａとあるは１．０×１０−１アンペア、を表し、１．０Ｅ１２または１．００Ｅ＋１２とあるは１．０×１０１２ｃｍ−２を表す。その他の同様の記載も前述と同じ。要するに、本発明にかかる厚膜ゲート酸化膜は特に１００ｎｍ以上とすると、熱酸化膜で１００ｎｍ以上のゲート酸化膜とした場合、ボロンの偏析によりゲート電圧しきい値の制御が困難であったのを、本発明によれば、ボロンの偏析がないので、ゲートしきい値の制御が可能になるというものである。従って、膜厚１００ｎｍ未満では、次第に前述の効果は減少していく。前述の図１１、１２ではＮウェル領域にｐチャネル領域を形成する場合について説明したが、Ｐウェル領域にｎチャネルを形成する場合も、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による厚膜ゲート酸化膜を形成すれば、酸化膜によるボロン偏析によるゲート電圧しきい値の変動を心配する必要が無いので、Ｐウェル領域の不純物濃度を制御するだけで、問題なくゲート電圧のしきい値制御ができる。
【００１６】
前記図５の説明の続きに戻る。トレンチＭＯＳゲート構造の形成のためにトレンチ７、８側壁にイオン注入する場合はイオン注入１３の打ち込み角度を例えば４５°にして打ち込むことにより、本発明によれば、適宜、目的のトレンチＭＯＳＦＥＴのしきい値になるようにイオン注入のドーズ量を１．０×１０１２ｃｍ−２に調節して行うことができる（図５）。
つぎに、犠牲酸化膜１２を除去した後、第一の酸化膜１５をＬＰＣＶＤ（減圧ＣＶＤ）法により１００ｎｍ堆積させ、トレンチＭＯＳＦＥＴのトレンチ７、８部を例えばフォトレジスト１６でマスクして、ＣＭＯＳ形成領域上とトレンチ７、８の外側領域上の第一の酸化膜１５を弗酸緩衝溶液によりエッチングして除去する。このエッチングでは、異方性エッチングと異なり、ＣＭＯＳ形成領域の表面およびトレンチＭＯＳＦＥＴのソース形成領域表面を荒らしたりダメージを与えたりすることはない。前記減圧ＣＶＤ酸化膜は好ましくはＨＴＯ膜とする（図６）。
【００１７】
つぎに、第二の酸化膜１７を８００℃から９００℃の温度範囲で例えば１７ｎｍ形成する。第二の酸化膜１７は減圧ＣＶＤ法による堆積酸化膜でも、熱酸化膜でもよい。熱酸化膜の場合は、第一の酸化膜１５のシリコン基板界面にも形成されるが、第二の酸化膜が熱酸化膜の場合の膜厚が１０ｎｍ〜２０ｎｍの範囲ならば、ボロンイオンの偏析を最小限に抑えることができるだけでなく、シリコン酸化膜界面の安定化およびＣＶＤ酸化膜中の欠陥の回復もされる等の利点があるため、ゲート絶縁膜としては好ましい。第二の酸化膜を減圧ＣＶＤ酸化膜で形成する場合は熱酸化膜の形成を省略することもできる。
この結果、ＣＭＯＳ部領域上には第二の酸化膜１７のみの薄い酸化膜、トレンチＭＯＳＦＥＴ形成領域には第一と第二の酸化膜１５、１７を積層した厚い酸化膜が形成される。ただし、厚い酸化膜の膜厚は前記第一絶縁膜１５の厚さを１００ｎｍとしてもに積層形成される第二の絶縁膜１７（厚さ１７ｎｍ）が熱酸化膜の場合は成長速度が遅くなるので、積層して積算どおりには膜厚は増加しない（図７）。ここでは、第一の酸化膜の厚さを１００ｎｍとしたが、このトレンチＭＯＳＦＥＴにおいては、必要により３００ｎｍ程度にまで膜厚を増加させることができる。
【００１８】
つぎに、ゲート電極１８、１９、２０、２１を形成するためのポリシリコンを全面に形成する。ＣＭＯＳ部のゲート電極形成領域のポリシリコンをフォトレジストなどでマスクしてポリシリコンを異方性エッチングによりエッチバックすると、トレンチＭＯＳＦＥＴ部のトレンチ側壁部のゲート電極１８、１９はエッチングの異方性のために残るので、ＣＭＯＳ部のゲート電極２０、２１と共に同時に形成される。このとき、より確実な電極形成のためにＣＭＯＳ部のゲート電極２０、２１とトレンチＭＯＳＦＥＴ部のゲート電極１８、１９を、それぞれ専用のフォトマスクを用いて、別々に形成してもよい（図８）。
つぎに、ＣＭＯＳ部にゲート電極２０、２１をマスクとして、不純物濃度が低い領域を形成し、その後、例えばＣＶＤ法で１５０ｎｍの酸化膜を堆積させ、通常のＣＭＯＳプロセスにしたがって、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりこの酸化膜をエッチングしてＣＭＯＳ部のゲート電極側面にスペーサ２２を形成する。このスペーサを形成するときに、露出している第二の酸化膜１７も除去される。このスペーサ２２とゲート電極２０、２１をマスクに不純物濃度の高い領域を拡散すると、ＣＭＯＳ部にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と言われるｎおよびｐソース／ドレイン領域２９、３０が形成され、同時にトレンチＭＯＳＦＥＴ部のｎおよびｐソース領域２７、２８（ｎまたはｐドレイン領域）も形成される（図９）。
【００１９】
つぎに、図１に示す層間絶縁膜３１となる酸化膜を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などで形成し、その後、層間絶縁膜３１をエッチバックしてトレンチ７、８に開孔部を設ける。つぎに、前記開孔部にｎドレイン領域１０、ｐドレイン領域１１とそれぞれ接続されるプラグ導体３２、３３をＣＶＤ法などによりポリシリコンで埋め込む。ここで、ポリシリコンの下に図示しないバリアメタル（ＴｉＮ／Ｔｉ）を堆積させてもよい。つぎに、トレンチＭＯＳＦＥＴのｎソース領域２７およびｐソース領域２８にコンタクトした前記プラグ導体上にソース電極３６、３７を、ｎドレイン領域１０およびｐドレイン領域１１にコンタクトした前記導体プラグ上にドレイン電極３４、３５を、およびポリシリコンゲート電極に接続されるゲート電極パッドをそれぞれアルミニウムなどで形成する。
【００２０】
このように、異なる膜厚のゲート酸化膜を持つツインゲート構造とする場合でも、ＣＭＯＳ部を構成するプレーナＭＯＳＦＥＴのゲートしきい値電圧の低電圧化とトレンチＭＯＳＦＥＴのゲート耐圧コントロールとゲート電圧の高耐圧化を図ることができる。
以上の実施例の説明では、トレンチゲート構造を有するＭＯＳＦＥＴについて説明したが、本発明はトレンチ構造の有無には直接的には係わらないので、非トレンチの通常のＭＯＳＦＥＴにも適用きる。また、ツインゲートタイプでなくてもよく、ＭＯＳ構造を有していれば、適用可能であるので、たとえば、縦型ＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｓｉｓｔｏｒ）などの厚膜ゲート酸化膜にも適用できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体装置にかかる半導体基板の要部断面図である。
【図２】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）である。
【図３】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）である。
【図４】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）である。
【図５】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）である。
【図６】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）である。
【図７】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）である。
【図８】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その７）である。
【図９】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その８）である。
【図１０】実験用ＭＯＳゲート構造の断面図である。
【図１１】従来のＭＯＳゲート構造のゲート電圧電流波形とチャネル領域形成用ボロンドーズ量との関係図である。
【図１２】本発明にかかるＭＯＳゲート構造のゲート電圧電流波形とチャネル領域形成用ボロンのドーズ量との関係図である。
【図１３】従来の半導体装置にかかる半導体基板の要部断面図である。
【符号の説明】
【００２２】
１…                シリコン基板、
２、４…            Ｐウェル
３、５…            Ｎウェル
７，８…            トレンチ
１０、１１…        ドレイン領域
１３…              イオン注入
１４…              チャネル層
１５…              第一酸化膜（厚膜酸化膜）
１８、１９          ゲート電極
１７−１、１７−２  バリアメタル
１８−１、１８−２  埋め込みプラグ
１９−１、１９−２  金属電極配線。
【図１】
2007027556.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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