(57)【要約】【課題】安定に動作し、また設計自由度を拡大できるダイナミックレシオレスシフトレジスタを備えた表示装置を提供する。【解決手段】基板面にシフトレジスタを含む表示駆動回路を備え、前記シフトレジスタは、半導体層を有するトランジスタを有し、前記トランジスタは、ゲート端子と第１の端子と第２の端子を有し、前記第１の端子には同期パルスが入力され、前記ゲート端子の電圧は、ブートストラップ効果により、前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、前記ゲート端子と定電圧電源線との間にスイッチング回路を設け、前記トランジスタをオン状態とする信号の入力により、前記スイッチング回路をオフ状態とすることで、前記ゲート端子のブートストラップ効率を向上させる。【選択図】図１
2007017992.tif 000002
【特許請求の範囲】
【請求項１】
基板面にシフトレジスタを含む表示駆動回路を備え、
前記シフトレジスタは、半導体層を有するトランジスタを有し、
前記トランジスタは、ゲート端子と第１の端子と第２の端子を有し、
前記第１の端子には同期パルスが入力され、
前記ゲート端子の電圧は、ブートストラップ効果により、前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、
前記ゲート端子と定電圧電源線との間にスイッチング回路を設け、
前記トランジスタをオン状態とする信号の入力により、前記スイッチング回路をオフ状態とすることで、前記ゲート端子のブートストラップ効率を向上させることを特徴とする表示装置。
【請求項２】
前記トランジスタは、ガラス基板上に形成されたものであることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記トランジスタは、ガラス基板上に形成された薄膜トランジスタであることを特徴とする請求項１に記載の表示装置。
【請求項４】
基板面にシフトレジスタを含む表示駆動回路を備え、
前記シフトレジスタは、半導体層を有するトランジスタを有し、
前記トランジスタは、ゲート端子と第１の端子と第２の端子を有し、
前記第１の端子には同期パルスが入力され、
前記ゲート端子の電圧は、ブートストラップ容量により、前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレベルに変化することに従い上昇し、
前記ゲート端子と定電圧電源線との間にスイッチング回路を設け、
前記トランジスタをオン状態とする信号の入力により、前記スイッチング回路をオフ状態とすることで、前記ゲート端子のブートストラップ効率を向上させることを特徴とする表示装置。
【請求項５】
前記トランジスタは、ガラス基板上に形成されたものであることを特徴とする請求項４に記載の表示装置。
【請求項６】
前配トランジスタは、ガラス基板上に形成された薄膜トランジスタであることを特徴とする請求項４に記載の表示装置。
【請求項７】
基板面にシフトレジスタを含む表示駆動回路を備え、
前記シフトレジスタは半導体層を有する第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、ゲート端子と第１の端子と第２の端子を有し、
前記第１のトランジスタの第１の端子には同期パルスが入力され、
前記第１のトランジスタのゲート端子の電圧は、前記ゲート端子がフローティング状態の場合に、前記同期パルスがロウレベルからハイレべルに変化することに従い上昇し、
前記第２のトランジスタは、オン状態で前記第１のトランジスタのゲート端子と電圧線とを接続し、
前記第１のトランジスタをオン状態とする信号の入力により、前記第２のトランジスタはオフ状態となることを特徴とする表示装置。
【請求項８】
前記トランジスタは、ガラス基板上に形成されたものであることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記トランジスタは、ガラス基板上に形成された薄膜トランジスタであることを特徴とする請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、その基板面に表示駆動回路が形成されたアクティブ・マトリクス型の表示装置に関する。
【背景技術】
【０００２】
例えば、アクティブ・マトリクス型の液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とで囲まれた領域を画素領域としている。
【０００３】
そして、この画素領域には一方のゲート信号線からの走査信号の供給によって作動する薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの映像信号が供給される画素電極とを備えている。
【０００４】
この画素電極はたとえば他方の基板側に形成された対向電極との間に電界を生じせしめ、この電界によってこれら電極の間の液晶の光透過率を制御するようになっている。
【０００５】
そして、このような液晶表示装置において、各ゲート信号線のそれぞれに走査信号を供給する走査信号駆動回路、および各ドレイン信号線のそれぞれに映像信号を供給する映像信号駆動回路が備えられている。
【０００６】
このような走査信号駆動回路および映像信号線駆動回路は、画素領域内に形成される薄膜トランジスタと同様の構成からなる多数のＭＩＳトランジスタからなることに鑑み、これら各トランジスタの半導体層を多結晶のシリコン（ｐ−Ｓｉ）で形成するとともに、走査信号駆動回路および映像信号線駆動回路を前記一方の基板面に前記画素の形成と並行して前記一方の基板面に形成したものが知られている。
【０００７】
そして、前記走査信号駆動回路はシフトレジスタを主とする回路であり、また、映像信号線駆動回路においてもその一部にシフトレジスタを用いている。
【０００８】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特公昭６２−４５６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、そのシフトレジスタにおいて、近年、より低電圧、低電力で高速動作ができ、しかも貫通電流のないものが要望されるに到り、たとえばダイナミックレシオシフトレジスタと称されるシフトレジスタを用いることが考察された。
【００１０】
このダイナミックレシオシフトレジスタは、例えば、前述の特許文献１に開示されているように、図９（ａ）のような構成となっている。
【００１１】
また、図９（ｂ）は、図９（ａ）に示す回路のタイミングチャートであり、入力パルスφＩＮ、同期パルスφ１、φ２に対してノードＮ１ないしＮ６におけるそれぞれの出力ＶＮ１ないしＶＮ６を示している。
【００１２】
まず、時間ｔ１で、φ１がＬｏｗレベル（以下'Ｌ'と表す）からＨｉｇｈレベル（以下'Ｈ'と表す）に変わる際、φＩＮが'Ｈ'になっているので、ＮＭＴ１を通して、ノードＮ１の電位ＶＮ１は'Ｌ'から'Ｈ'になる。
【００１３】
入力パルスφＩＮおよび互いに逆相の同期パルスφ１、φ２の'Ｌ'を接地レベル（ＧＮＤ）、'Ｈ'をＶφ＜ＮＭＴ１のしきい値をＶｔｈとすると、この時のＶＮ１の電位は概ね次式（１）に示すようになる。
【００１４】
［数１］
ＶＮ１＝Ｖφ−Ｖｔｈ  ・・・・・  （１）
時間ｔ２で、φ１が'Ｈ'から'Ｌ'に立ち下がってもφＩＮがＨのままなので、ＶＮ１は上式（１）の電圧を保持する（厳密には、φ１の立ち下がり時、ＮＭＴ１のゲートとノードＮ１との容量結合等で電位が上式（１）の電圧より低くなるが、動作説明上本質的でないので無視する）。そして、ＮＭＴ１はＯＦＦレベルになるのでＮ１はフローティングノードとなる。
【００１５】
次に、時間ｔ２でφ２が'Ｌ'から'Ｈ'に変化するとき、次式（２）が満たされているならば、
［数２］
Ｖφ−Ｖｔｈ≧Ｖφ  ・・・・・  （２）
ＮＭＴ２はＯＮ状態になり、パルスφ２がノードＮ２に入っていく。
【００１６】
この時、Ｎ１とＮ２の間に設けられたブートストラップ容量と称される結合容量Ｃｂ１により、Ｎ２の点圧上昇がフローティングになっているＮ１に伝えられＮ２の電位も上昇する。
【００１７】
Ｎ２の上昇電位をΔＶＮ２とすると、ＶＮ１は次式（３）で与えられる。
［数３］
ＶＮ１＝（Ｖφ−Ｖｔｈ）＋ΔＶＮ２（Ｃｂ／Ｃｂ（Ｃｂ＋Ｃｓ））
・・・・・  （３）
【００１８】
ここで、Ｃｂは先のＣｂ１のように回路図に示される容量のほかに、ＮＭＴ２のゲートとドレイン、ソース、あるいはゲート下にできる反転層（チャネル）が作る容量、さらにはφ２の配線とＮ１の直接の接続容量といったものも含めた、φ２とＮ１のすべての結合容量を含む。また、ＣｓはＮ１のすべての容量から上記のブートストラップ容量Ｃｂをひいたもので、いわゆる寄生容量と称されるものである。
【００１９】
ここで、ΔＶＮ２⇒Ｖφの際に、次式（４）が満たされるならば、
［数４］
（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／Ｃｂ（Ｃｂ＋Ｃｓ））＞Ｖφ＋Ｖｔｈ
・・・・・  （４）
【００２０】
ＮＭＴ２のゲート電圧すなわちＶＮ１はＶφ＋Ｖｔｈより高くなることを意味し、したがってＶＮ２はＶφの電位になる。
【００２１】
設計要素であるＣｂ１を適当に選ぶことにより、上式（４）を満たすことは容易であり、ＶＮ２をＶφの電位にすることができる。
【００２２】
この際、同時に、ダイオード接続されたＮＭＴ３を通じてノードＮ３の電位が次式（５）に示す値となる。
［数５］
ＶＮ３＝Ｖφ−Ｖｔｈ    ・・・・  （５）
ＮＭＴ３はダイオード接続されているので、時間ｔ３でφ２がＨからＬに変化しても、上式（５）の状態は保持される。
【００２３】
時間ｔ３で、φ１がＬからＨに変化すると、上式（３）と同様な動作がＮ３およびＮＭＴ５で起こり、ＶＮ３、ＶＮ４は図１（ｂ）で模式的に示される電位変化を起こす。
【００２４】
ここで、Ｎ２、Ｎ４、Ｎ６を出力ノードとして使用すると、同期パルスの'Ｈ'と同じ電位のシフトパルス（ＶＮ２、ＶＮ４、ＶＮ６）が得られ、且つ上記動作で明らかとなるように貫通電流をともなわないダイナミック動作となっている。
【００２５】
しかしながら、このような構成のダイナミックレシオレジスタを、そのまま、液晶を介して対向配置される基板（ガラス基板）の表面に半導体層が多結晶シリコン（ｐ−Ｓｉ）からなるＭＩＳトランジスタによって形成すると、極めて不安定に動作することが確認され、その対策が必要となった。
【００２６】
すなわち、上述したＮ１、Ｎ３といったフローティングノードが'Ｌ'の際の容量が極めて小さく、図９（ａ）のＣｄｇ１、Ｃｄｇ２に示した、同期パルスとＮ１、Ｎ３のドレイン−ゲート間結合容量に対し、Ｃｄｇ１、Ｃｄｇ２等を含めたＮ１、Ｎ２のその他の容量が非常に小さく、選択されないトランジスタもＯＮ状態となる可能性が高く、この回路のままであると、ＯＦＦ維持のために設計及び使用電圧がかなり制約されてしまうようになる。
【００２７】
単結晶の半導体に対し、ガラス基板上に形成する薄膜トランジスタからなるダイナミックレシオレスシフトレジスタでそのフローティングノードが'Ｌ'の際に容量が非常に小さくなる主な原因は以下の通りである。
【００２８】
図１０（ａ）は、単結晶の半導体上に形成したｎ型のＭＯＳトランジスタの断面模式図である。半導体としての基板を有する半導体集積回路は素子分離のため等で、バイアス（接地も含む）されて使用されるのが一般的である。
【００２９】
このため、図１０（ａ）に示すように、ソース（拡散層）とウエル（または基板）の間の逆バイアスによる空乏層容量Ｃｓｗ、ドレイン−ウエル間空乏層容量Ｃｄｗ、及びゲート−ウエル間容量Ｃｇｗの容量で、ウエルと容量結合している。また、配線も厚い絶縁膜を介してではあるが、直下の基板またはウエルとＣＬｗで容量結合している。これらは通常寄生容量と称されるたぐいのものである。
【００３０】
したがって、たとえば図９（ａ）に示すノードＮ３の部分において、ＮＭＴ３のＣｓｗ（Ｃｓｗ３）、ＮＭＴ６のＣｇｗ（Ｃｇｗ６）、Ｃｄｗ（Ｃｄｗ６）、ＮＭＴ７のＣｓｗ（Ｃｓｗ７）およびこのノードを形成する配線のＣｌｗ（Ｃｌｗ３）によって、ウエルとの大きな結合容量を持つようになる。
【００３１】
さらに、ブートストラップ容量を図１０（ｂ）、（ｃ）に示すようにエンハンストなＭＯＳ容量構成としておくと、図１０（ｂ）に示すＯＮ時には別のノードとなる空乏層から延びた反転層と容量結合し、効率のよいブートストラップ効果（昇圧効果）が得られる一方で、ＯＦＦ時は図１０（ｂ）に示すようにウエルとの結合容量Ｃｂ１（ｗ）となる。
【００３２】
したがって、Ｎ３が'Ｌ'の際、図９（ａ）の回路上フローティングの場合も上記の結合容量を介して、ウエルのバイアスとの間に大きな容量をもつことになる。これらの容量に対して、ＮＭＴ３のＣｄｗ（ＣｄＷ１）およびφ１の配線とＮ３の間の空間容量Ｃｌφ１の和は充分に小さいので、φ１が'Ｌ'から'Ｈ'に変化したときのＮ３の電位変化ΔＶＮ３は概略、次式（６）で表され、
［数６］
ΔVN3＝Vφ×（Cdw+Clφ1）／（Cdw1+Clφ2+Csw3+Cgw6+Cdw6+Csw7+Cb1(w)）
・・・・・  （６）
【００３３】
かつ、上記説明のように、次式（７）の関係があることから、
［数７］
Ｃｄｗ１＋Ｃｌφ２≪Ｃｓｗ３＋Ｃｇｗ６＋Ｃｄｗ６＋Ｃｓｗ７＋Ｃｂ１（ｗ）
・・・・・  （７）
【００３４】
次式（８）を満たすのは容易となる。
［数８］
ΔＶＮ３＜Ｖｔｈ  ・・・・  （８）
しかし、ガラス基板上に多結晶の薄膜トランジスタからなる同様の回路を構成する場合には、上述したようには動作しなくなる。
【００３５】
すなわち、図１０（ｄ）はガラス基板上に形成された多結晶の薄膜トランジスタの断面模式図であるが、基板が絶縁体であると、ソース、ドレインまたはゲート下のｐ層はひとたびフローティングになると、結合できる容量はソースまたはドレインとゲート下のｐ層間の空乏層容量Ｃｄｐ、Ｃｓｐあるいは、はるかかなたの配線との小さな空間容量Ｃｓｌ、Ｃｐｌ、Ｃｄｌのみになる。
【００３６】
上述した場合と同様に図９（ａ）に示した回路のノードＮ３の部分を例にとると、ＮＭＴ３のソースＣｓｐ３を介してＮ２と容量結合するが、Ｎ２もフローティングなので、Ｃｂ１を介してＮ１と容量結合する経路と、ＮＭＴ２のＳＰ２を介してφ２に容量結合する経路に分かれる。Ｎ１もまたフローティングなので、ＮＭＴ１のＣｓｐ１を介してφＩＮに容量結合する経路と、ＮＭＴ１のＣｓｇ１を介してφ１に容量結合する経路ＮＭＴ４のＣｓｐ４を介してＶｓｓに容量結合する経路に分かれる。
【００３７】
すなわち、いずれの容量も非常に小さくなり、かつφ１との結合はφ１が'Ｌ'⇒'Ｈ'時にはＶＮ３を上昇させる方向に働く。
【００３８】
ＮＭＴ７のソースはＣｓｐ７を介してＶＳＳと容量結合しているが、これも大きなものではない。また、Ｎ３はＣｂ２を介してＮ４と容量結合しているが、Ｎ４もまたフローティングである。Ｎ３のノードを形成する配線も直下の容量はなく、空間容量を介して、いずれかの配線と弱い容量結合があるだけである。
【００３９】
Ｎ３はＮＭＴ５のＣｄｇ５を介してφ１容量結合している。これは外部との直接容量結合であり比較的大きい。この容量が不安定の原因となる。
【００４０】
Ｃｄｇ５を除くＮ３の上記の他の２次的な結合容量の総和をＣＮ３とすると、φ１が'Ｌ'⇒'Ｈ'に変化するときのＮ３の電位変化ΔＶＮ３は概ね次式（９）で与えられ、上述のようにＣＮ３はさほど大きくないので、ＶφやＣｄｇ５（ＮＭＴ５のＷ寸法設計やφ１の配線レイアウト）の値によっては、次式（１０）に示す条件が容易におこる。
【００４１】
［数９］
ΔＶＮ３＝Ｖφ×（Ｃｄｇ５／（Ｃｄｇ５＋ＣＮ３））  ・・・・・  （９）
［数１０］
ΔＶＮ３≧Ｖｔｈ  ・・・・・  （１０）
【００４２】
ひとたび、上式（１０）に示す条件が満たされると、ＮＭＴ５のＣｇｐ（反転層との容量）やブートストラップ容量Ｃｂ２は、逆にＮ３とφ１との結合容量に変化し、ブートストラップ効果で、ＮＭＴ３を完全にＯＮ状態にする可能性が極めて大きくなる。
【００４３】
すなわち、制御しているノードとは無関係なノードが'Ｈ'になり、出力が発生する、あるいはその部分から、走査が始まるといった、不安定動作が発生することになる。
【００４４】
本発明は、このような事情に基づいてなされたものであり、その目的は、安定に動作し、また設計自由度を拡大できるダイナミックレシオレスシフトレジスタを備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【００４５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
手段１．
本発明による表示装置は、たとえば、その基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、第１のＭＩＳＴＦＴの第１の端子は入力パルスに接続され、第１のＭＩＳＴＦＴのゲート端子は第１の同期パルスに接続されて、入力部を形成し、第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量素子の第１の端子と接続し、第１の容量の第２の端子は固定電圧に接続しており、第２のＭＩＳＴＦＴの第１の端子は第１の同期パルスと逆相をなす第２の同期パルスに接続し、第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、かつ第２の容量の第１の端子と接続し、第２の容量の第２の端子は、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＦＥＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子の第１の端子と接続するとともに第１の出力端子を形成し、第３の容量の第２の端子は固定電圧に接続しており、第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、第５のＭＩＳＴＦＴの第２の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量の第１の端子と接続するとともに第２の出力端子を形成し、第４の容量の第２の端子は第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、第４のＭＩＳＴＦＴの第２の端子及び第７のＭＩＳＴＦＴの第２の端子は第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第７のＭＯＳＴＦＴのゲート端子には前記第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００４６】
このように構成された表示装置は、フローティングとなりうるノードに負荷容量の一端側を接続させ、他端側を固定電位等に接続させた構成とすることによって、前述した不安定要素を回避した状態での設計裕度が広がり、多結晶シリコンからなる薄膜トランジスタからなる安定したダイナミックレシオレスシフトレジスタを実現できるようになる。
【００４７】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提に、第２から第７までのＭＩＳＴＦＴと第１から第４までの容量から構成される基本回路がｎ個多段に接続され、第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ＋１）番目の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｎ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には次段の基本回路の第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００４８】
手段３．
本発明による表示装置は、たとえば、手段２の構成を前提に、第１番目の基本回路に第２のＭＩＳＴＦＴが、第２番目以降に各基本回路に第１のＭＩＳＴＦＴおよび第二のＭＩＳＴＦＴが組み込まれ、第１のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続され、第２のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第５のＭＩＳＴＦＴあるいはこの第５のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続されていることを特徴とするものである。
【００４９】
手段４．
本発明による表示装置は、たとえば、基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量素子の第１の端子と接続し、第１の容量の第２の端子は固定電圧に接続しており、第２のＭＩＳＴＦＴの第１の端子は第１の同期パルスと逆相をなす第２の同期パルスに接続し、第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、かつ第２の容量の第１の端子と接続し、第２の容量の第２の端子は、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＦＥＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子の第１の端子と接続するとともに第１の出力端子を形成し、第３の容量の第２の端子は固定電圧に接続しており、第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、第５のＭＩＳＴＦＴの第２の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量の第１の端子と接続するとともに第２の出力端子を形成し、第４の容量の第２の端子は第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、第４のＭＩＳＴＦＴの第２の端子及び第７のＭＩＳＴＦＴの第２の端子は第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第７のＭＩＳＴＦＴのゲート端子には前記第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５０】
手段５．
本発明による表示装置は、たとえば、手段４の構成を前提に、第２から第７までのＭＩＳＴＦＴと第１から第４までの容量から構成される基本回路がｎ個多段に接続され、第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ＋１）番目の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｎ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には次段の基本回路の第４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５１】
手段６．
本発明による表示装置は、たとえば、手段５の構成を前提に、第１番目の基本回路に第２のＭＩＳＴＦＴが、第２番目以降に各基本回路に第一のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴが組み込まれ、第１のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続され、第２のＭＩＳＴＦＴは、そのゲート端子が入力パルスの入力端子に接続され、第１の端子が第５のＭＩＳＴＦＴあるいはこの第５のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第２の端子が第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続されていることを特徴とするものである。
【００５２】
手段７．
本発明による表示装置は、たとえば、基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、第１のＭＩＳＴＦＴの第２の端子は、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量を介して、固定電圧に接続しており、第２のＭＩＳＴＦＴの第１の端子は、第１の同期パルスと逆相をなす第２の同期パルスに接続し、第２のＭＩＳＴＦＴの第２の端子は、第３のＭＩＳＴＦＴの第１の端子及びゲート端子に接続しており、かつ第２の容量を介して、第１のＭＩＳＴＦＴの第２の端子、第２のＭＩＳＴＦＴのゲート端子及び第４のＭＩＳＴＦＴの第１の端子に接続しており、第３のＭＩＳＴＦＴの第２の端子は、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続し、かつ第３の容量素子を介して、固定電圧に接続しており、第５のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、第５のＭＩＳＴＦＴの第１の端子は、第６のＭＩＳＴＦＴの第１の端子及びゲート端子及び第４のＭＩＳＴＦＴのゲート端子に接続しており、かつ第４の容量を介して、第３のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子に接続しており、第４のＭＩＳＴＦＴの第２の端子は第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第７のＭＩＳＴＦＴのゲート端子には前記第１４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５３】
手段８．
本発明による表示装置は、たとえば、手段７の構成を前提に、第２から第１１までのＭＩＳＴＦＴと第１、第２の容量から構成される基本回路がｎ個多段に接続され、第ｉ番目の基本回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子には、第（ｉ−１）番目基本回路の第１０のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｉ番目の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第１の端子に、第（ｉ＋１）番目の基本回路の第６のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第ｎ番目の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第１の端子には、前記第１４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５４】
手段９．
本発明による表示装置は、たとえば、基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、第１のＭＩＳＴＦＴの第１の端子は入力パルスに接続され、第１のＭＩＳＴＦＴのゲート端子は、第１の同期パルスに接続されて、入力部を形成し、第１のＭＩＳＴＦＴの第２の端子は、第４のＭＩＳＴＦＴのゲート端子及び第３のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量の第１の端子に接続し、第１の容量の第２の端子は第４のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴの第１の端子及びゲート端子及び第６のＭＩＳＴＦＴの第１の端子及びゲート端子と接続し、かつ第７のＭＩＳＴＦＴのゲート端子と接続しており、第２のＭＩＳＴＦＴのゲート端子は入力パルスに接続され、第２のＭＩＳＴＦＴの第１の端子は、第１１のＭＩＳＴＦＴの第２の端子及び第３のＭＩＳＴＦＴのゲート端子に接続し、第２のＭＩＳＴＦＴの第２の端子および第７のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第３のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第４のＭＩＳＴＦＴの第１の端子は、第２の同期パルスに接続し、第５のＭＩＳＴＦＴの第２の端子は第９のＭＩＳＴＦＴのゲート端子及び第８のＭＩＳＴＦＴの第１の端子に接続し、第２の容量の第２の端子は、第９のＭＩＳＴＦＴの第２の端子及び第１０のＭＩＳＴＦＴの第１の端子及びゲート端子及び第１１のＭＩＳＴＦＴの第１の端子及びゲート端子に接続とともに第２の容量素子の第１の端子に接続するとともに第１の出力端子を形成し、第７のＭＩＳＴＦＴの第１の端子は第８のＭＩＳＴＦＴのゲート端子に接続し、第８のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第９のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、第８のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子には前記４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５５】
手段１０．
本発明による表示装置は、たとえば、手段９の構成を前提として、第２、３、４、５、７、８、９、１０の各ＭＩＳＴＦＴと、第１および第２の容量から構成される基本回路がｎ個多段に接続され、第ｉ番目の基本回路の第１０のＭＩＳＴＦに対応するＭＩＳＴＦＴの第２の端子が第（ｉ−１）番目の基本回路の第４のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子が第（ｉ＋１）番目の基本回路の第１の容量に対応する容量に第６のＭＩＳＴＦＴを介して接続され、該第６のＭＩＳＴＦＴの第２の端子はＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とするものである。
【００５６】
手段１１．
本発明による表示装置は、たとえば、第２番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第１のＭＩＳＴＦＴの第２の端子が第１１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第３番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第２のＭＩＳＴＦＴの第２の端子が、該基本回路の前段の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、かつ、第１の容量に対応する容量の第２の端子にＭＩＳＴＦＴを介して接続され、該ＭＩＳＴＦＴの第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とするものである。
【００５７】
手段１２．
本発明による表示装置は、たとえば、基板面にシフトレジスタを含む駆動回路を備え、前記シフトレジスタは多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、第１のＭＩＳＴＦＴの第１の端子及びゲート端子は入力パルスに接続されて、入力部を形成し、第１のＭＩＳＴＦＴの第２の端子は、第４のＭＩＳＴＦＴのゲート端子及び第３のＭＩＳＴＦＴの第１の端子に接続し、かつ第１の容量の第１の端子に接続し、第１の容量の第２の端子は第４のＭＩＳＴＦＴの第２の端子、第５のＭＩＳＴＦＴの第１の端子及びゲート端子及び第６のＭＩＳＴＦＴの第１の端子及びゲート端子と接続し、かつ第７のＭＩＳＴＦＴのゲート端子と接続しており、第２のＭＩＳＴＦＴのゲート端子は入力パルスに接続され、第２のＭＩＳＴＦＴの第１の端子は、第１１のＭＩＳＴＦＴの第２の端子及び第３のＭＩＳＴＦＴのゲート端子に接続し、第２のＭＩＳＴＦＴの第２の端子および第７のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第３のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第４のＭＩＳＴＦＴの第１の端子は、第２の同期パルスに接続し、第５のＭＩＳＴＦＴの第２の端子は第９のＭＩＳＴＦＴのゲート端子及び第８のＭＩＳＴＦＴの第１の端子に接続し、第２の容量の第２の端子は、第９のＭＩＳＴＦＴの第２の端子及び第１０のＭＩＳＴＦＴの第１の端子及びゲート端子及び第１１のＭＩＳＴＦＴの第１の端子及びゲート端子に接続とともに第２の容量素子の第１の端子に接続するとともに第１の出力端子を形成し、第７のＭＩＳＴＦＴの第１の端子は第８のＭＩＳＴＦＴのゲート端子に接続し、第８のＭＩＳＴＦＴの第２の端子は、第１、第２の同期パルスの電圧のうちＭＩＳＴＦＴのソース電圧となる電圧に等しいか、または少なくとも第４のＭＩＳＴＦＴのしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源または接地電位に接続しており、第９のＭＩＳＴＦＴの第１の端子は第１の同期パルスに接続し、第８のＭＩＳＴＦＴのゲート端子及び第７のＭＩＳＴＦＴの第１の端子には前記４のＭＩＳＴＦＴのゲート端子に入力されるパルスに相当するパルスで一クロック分シフトされるパルスが入力されることを特徴とするものである。
【００５８】
手段１３．
本発明による表示装置は、たとえば、手段１２の構成を前提として、第２、３、４、５、７、８、９、１０の各ＭＩＳＴＦＴと、第１および第２の容量から構成される基本回路がｎ個多段に接続され、第ｉ番目の基本回路の第１０のＭＩＳＴＦに対応するＭＩＳＴＦＴの第２の端子が第（ｉ−１）番目の基本回路の第４のＭＩＳＴＦに対応するＭＩＳＴＦＴのゲート端子に接続され、第ｉ番目の基本回路の第７のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子が第（ｉ＋１）番目の基本回路の第１の容量に対応する容量に第６のＭＩＳＴＦＴを介して接続され、該第６のＭＩＳＴＦＴの第２の端子はＭＩＳＴＦＴの第２の端子、第３のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とするものである。
【００５９】
手段１４．
本発明による表示装置は、手段１３の構成を前提として、第２番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第１のＭＩＳＴＦＴの第２の端子が第１１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴの第２の端子に接続され、第３番目からの各基本回路において、第１の端子及びゲート端子が入力パルスに接続された第２のＭＩＳＴＦＴの第２の端子が、該基本回路の前段の基本回路の第８のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子に接続され、かつ、第１の容量に対応する容量の第２の端子にＭＩＳＴＦＴを介して接続され、該ＭＩＳＴＦＴの第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、第１の端子及びゲート端子は前記容量に接続されていることを特徴とするものである。
【００６０】
手段１５．
本発明による表示装置は、たとえば、基板面に多段のインバータからなるレシオレス形ダイナミック・シフトレジスタを含む表示駆動回路を備え、前記レシオレス形ダイナミック・シフトレジスタは、多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成されているとともに、各段のそれぞれの出力のグランドレベルと接続されるＭＩＳＴＦＴにそれとは別個のＭＩＳＴＦＴを並列接続させ、前記別個のＭＩＳＴＦＴは、そのＭＩＳＴＦＴで構成される段の前段におけるインバータの入力信号においてＨｉｇｈレベルの信号が送出されている以外の期間に各出力をグランドレベルに落とすように構成されていることを特徴とするものである。
【００６１】
手段１６．
本発明による表示装置は、手段１５の構成を前提として、前記別個のＭＩＳＴＦは次段の出力を入力とすることにより作動させ、そのＭＩＳＴＦＴで構成される段の前段におけるインバータの入力信号においてＨｉｇｈレベルの信号が送出されている以外の期間に各出力をグランドレベルに落とすように構成されていることを特徴とするものである。
【００６２】
手段１７．
本発明による表示装置は、たとえば、手段１５の構成を前提として、前記別個のＭＩＳＴＦはクロックパルスを入力とすることにより作動させ、そのＭＩＳＴＦＴで構成される段の前段におけるインバータの入力信号においてＨｉｇｈレベルの信号が送出されている以外の期間に各出力をグランドレベルに落とすように構成されていることを特徴とするものである。
【００６３】
手段１８．
本発明による表示装置は、たとえば、基板面に多段のインバータからなるレシオレス形ダイナミック・シフトレジスタを含む表示駆動回路を備え、前記レシオレス形ダイナミック・シフトレジスタは、多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成されているとともに、各段のそれぞれの出力のグランドレベルと接続されるＭＩＳＴＦＴとして互いに並列接続された第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴを備え、前記第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴのうちの一方は、そのＭＩＳＴＦＴで構成される段の前段におけるインバータの入力信号においてＨｉｇｈレベルの信号が送出されている以外の期間に各出力をグランドレベルに落とすように構成されているとともに、前記第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴのうちの前記一方のゲートとダイオードを介してクロックが供給されるノードとの間にて該ゲートにチャージされた電荷が前記ノードの電位がグランドレベルより下がることにより前記ダイオードの逆電流として前記ノードに漏れるのを回避する第３のＭＩＳＴＦＴからなるダイオードが備えられていることを特徴とするものである。
【００６４】
手段１９．
本発明による表示装置は、たとえば、基板面に多段のインバータからなるレシオレス形ダイナミック・シフトレジスタを含む表示駆動回路を備え、前記レシオレス形ダイナミック・シフトレジスタは、多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成されているとともに、各段の出力のそれぞれが第１クロックおよび第２クロックのオン状態でグランドレベルに落とす第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴと、該出力がＨｉｇｈレベルのときオン状態となって前記第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴをオフさせる第３のＭＩＳＴＦＴおよび第４のＭＩＳＴＦＴを備えていることを特徴とするものである。
【００６５】
手段２０．
本発明による表示装置は、たとえば、手段１９の構成を前提として、第１のＭＩＳＴＦＴのゲートに第１クロックが第１容量素子を介して入力され、第２のＭＩＳＴＦＴのゲートに第２クロックが第２容量素子を介して入力され、前記第１のＭＩＳＴＦＴのゲートとグランドレベルとの間に、および前記第２のＭＩＳＴＦＴのゲートとグランドレベルとの間に、それぞれダイオード接続された第５のＭＩＳＴＦＴおよび第６のＭＩＳＴＦＴを備えていることを特徴とするものである。
【００６６】
手段２１．
本発明による表示装置は、たとえば、基板面に多段のインバータからなるレシオレス形ダイナミック・シフトレジスタを含む表示駆動回路を備え、前記レシオレス形ダイナミック・シフトレジスタは、多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成されているとともに、各段のそれぞれの出力のグランドレベルと接続される第１のＭＩＳＴＦＴと、前段の出力で動作し一端がグランドレベルに他端が第１容量素子を介してクロックに接続され、前記他端が第１のＭＩＳＴＦＴのゲートに接続される第２のＭＩＳＴＦＴとを備え、前記第２のＭＩＳＴＦＴの他端とグランドレベルの間に第２容量素子を備えることを特徴とするものである。
【００６７】
手段２２．
本発明による表示装置は、たとえば、手段２１の構成を前提として、第２容量素子は第２のＭＩＳＴＦＴのゲート−ドレイン間容量よりも大きな容量を有することを特徴とするものである。
【発明の効果】
【００６８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、安定に動作し、また設計自由度を拡大できるダイナミックレシオレスシフトレジスタを備えたものを得ることができる。
【発明を実施するための最良の形態】
【００６９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
《全体構成》
図２は本発明による液晶表示装置の全体を示す概略構成図である。同図は実際の幾何学的配置に対応させて描いた平面図となっている。
同図において、液晶を介して互いに対向配置される一対の透明基板のうち一方のたとえばガラス基板からなる透明基板ＳＵＢ１がある。
【００７０】
そして、この透明基板ＳＵＢ１の液晶側の面の周辺を除く中央部（表示部ＡＲ）には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬおよびｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００７１】
隣接されるゲート信号線ＧＬおよび隣接されるドレイン信号線ＤＬとで囲まれる各領域は画素領域を構成し、この画素領域には一方の側のゲート信号線ＧＬからの走査信号の供給によって作動する薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方の側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとを備えている。
【００７２】
すなわち、各ゲート信号線ＧＬにはたとえば図中上から下に順次走査信号（電圧）が供給され、この走査信号によって薄膜トラジスタＴＦＴがＯＮするようになっている。そして、このタイミングにあわせて各ドレイン信号線ＤＬから映像信号（電圧）が供給され、ＯＮ状態の前記薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加されるようになっている。
【００７３】
なお、これら各画素電極ＰＸはたとえば透明基板ＳＵＢ１に対向配置される他の透明基板の液晶側の面において各画素領域に共通に形成された対向電極（図示せず）との間に電界を発生せしめ、この電界が液晶の光透過率を制御するようになっている。
【００７４】
各ゲート信号線ＧＬはその一端側（図中左側）において画素駆動用シフトレジスタ１に接続され、この画素駆動用シフトレジスタ１によって前記各ゲート信号線ＧＬに順次走査信号を供給されるようになっている。
【００７５】
各ドレイン信号線ＤＬはその一端側（図中上側）において、その一端側から順次に、Ｄ−Ａ変換回路２、メモリ３、入力データ取り込み回路（ＩＮＰｕｔ）４、Ｈ側アドレスデコーダ５が接続され、前記メモリにはＶ側アドレスデコーダ６、メモリ駆動用シフトレジスタ７が接続されている。
【００７６】
そして、このように構成された液晶表示装置には、スタートパルスクロック信号（ＣＬＫ）、画素データ（Ｄａｔａ）、画素アドレス（Ｈ-ａｄｄ）、画素アドレス（Ｖ-ａｄｄ）を含む情報が入力されるようになっている。
【００７７】
スタートパルスクロック信号はメモリ駆動用シフトレジスタ７および画素駆動用シフトレジスタ１に、画素アドレス（Ｈ）はＨ側アドレスデコーダ５に、画素データは入力データ取込み回路４に、画素アドレス（Ｖ）はＶ側アドレスデコーダ６に、それぞれ入力されるようになっている。
【００７８】
ここで、透明基板ＳＵＢ１の表面に形成される表示部ＡＲおよびその周辺の各回路は、フォトリソグラフィ技術による選択エッチングで所定のパターンに形成された導電層、半導体層、および絶縁層等が積層されて薄膜トランジスタ（ＭＩＳＴＦＴ）、画素電極、信号線等が形成されている。
そして、この場合の半導体層はたとえば多結晶のシリコン（ｐ−ＳＩ）で形成されている。
【００７９】
《画素駆動用シフトレジスタ》
図１（ａ）は、前記画素駆動用シフトレジスタの一実施例を示す回路図である。また、図１（ｂ）は図１（ａ）に示す回路のタイミングチャートを示し、入力パルスφＩＮ、同期パルスφ１、φ２に対してノードＮ１ないしＮ６におけるそれぞれの出力ＶＮ１ないしＶＮ６を示している。
【００８０】
図１において、まず、ｎ型のＭＯＳトランジスタＮＭＴ１があり、ソース・ドレイン端子のうち一方の端子は入力パルスφＩＮの入力端φＩＮに接続され、ゲート端子は同期パルスφ１の入力端に接続されている。このＭＯＳトランジスタＮＭＴ１は入力部を構成している。
【００８１】
ＭＯＳトランジスタＮＭＴ１の他方の端子は、ｎ型のＭＯＳトランジスタＮＭＴ２のゲート端子、ｎ型のＭＯＳトランジスタＮＭＴ４の一方の端子、さらに容量ＣＳ１の一方の端子に接続されている。
【００８２】
容量ＣＳ１の他方の端子は固定電圧ＶＢＩＡＳに接続され、ＭＯＳトランジスタＮＭＴ２の一方の端子は前記同期パルスφ１と逆相をなす同期パルスφ２の入力端子に接続されている。
【００８３】
ＭＯＳトランジスタＮＭＴ２の他方の端子はｎ型のＭＯＳトランジスタＮＭＴ３の一方の端子およびゲート端子に接続され、かつ、容量Ｃｂ１の一方の端子に接続されている。
【００８４】
容量Ｃｂ１の他方の端子は、ＭＯＳトランジスタＮＭＴ１の他方の端子、ＭＯＳトランジスタＮＭＴ２のゲート端子、ｎ型のＭＯＳトランジスタＮＭＴ４の一方の端子に接続されている。
【００８５】
ＭＯＳトランジスタＮＭＴ３の他方の端子は、ｎ型のＭＯＳトランジスタＮＭＴ５のゲート端子、ＭＯＳトランジスタＮＭＴ７の一方の端子に接続され、かつ、容量ＣＳ２の一方の端子に接続されているとともに、第１の出力端子を構成するようになっている。
【００８６】
容量ＣＳ２の他方の端子は固定電圧ＶＢＩＡＳに接続され、ＭＯＳトランジスタＮＭＴ５の他方の端子は同期パルスφ１の入力端子に接続されている。
【００８７】
ＭＯＳトランジスタＮＭＴ５の他の端子は、ｎ型のＭＯＳトランジスタＮＭＴ６の一方の端子およびゲート端子、ＭＯＳトランジスタＮＭＴ４のゲート端子に接続され、かつ容量Ｃｂ２の一方の端子と接続されているとともに、第２の出力端子を構成するようになっている。
【００８８】
容量Ｃｂ２の他の端子は、ＭＯＳトランジスタＮＭＴ３の他の入力端子、ＭＯＳトランジスタＮＭＴ５のゲート端子、ｎ型のＭＯＳトランジスタＮＭＴ７の一方の端子に接続されている。
【００８９】
ＭＯＳトランジスタＮＭＴ４の他方の端子およびＭＯＳトランジスタＮＭＴ７の他方の端子は、前記同期パルスφ１、φ２の電圧のうちＭＯＳトランジスタのソース電圧となる電圧（ｎ型なら最低電圧、ｐ型なら最高電圧）に等しいか、または少なくともＭＯＳトランジスタＮＭＴ４のしきい値電圧以上に前記同期パルスφ１、φ２のソース電圧となる電圧と異なることのない固定電源あるいは接地電位（ＶＳＳ／ＶＤＤ）に接続されている。
【００９０】
このような接続は次の段およびさらに次の段においても同様になっており、ＭＯＳトランジスタＮＭＴ７のゲート端子は次段のＭＯＳトランジスタＮＭＴ４に対応するＭＯＳトランジスタＮＭＴ９のゲート端子に接続されている。
【００９１】
このような構成からなるシフトレジスタは、図９（ａ）に示す構成において、フローティングとなりうるノードＮ１、Ｎ３、Ｎ５、...に負荷容量ＣＳ１、ＣＳ２、ＣＳ３、...の一端側を接続させ、これら各ＣＳ１、ＣＳ２、ＣＳ３、...の他端側を固定電位ＶＢＩＡＳに接続させたものとなっている。
【００９２】
このようにすることによって、前記式（９）は次式（１１）に書き換えられるようになる。
【００９３】
［数１１］
ＶＮ３＝Ｖφ×（Ｃｄｇ５／（Ｃｄｇ５＋ＣＮ３＋ＣＳ２））
・・・・・  （１１）
ここで、ＣＳ２は設計パラメータであるとともに、直接的な平行平板容量で形成することができる。
【００９４】
ＣＮ３を無視しても、ＶＮ３は次式（１２）となる。
［数１２］
ＶＮ３＝Ｖφ×（Ｃｄｇ５／（Ｃｄｇ５＋ＣＳ２））＜Ｖｔｈ
・・・・・  （１２）
【００９５】
かつ前記式（４）にＣＳ（ノードＮ３からＣＳ２）を加えた次式（１３）を満たすようになる。
［数１３］
ＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／（Ｃｂ＋ＣＳ＋ｃｓ））＞Ｖφ＋Ｖｔｈ
・・・・・  （１３）
【００９６】
このことから、前述した不安定要素を回避した状態での設計裕度が広がり、多結晶シリコンからなる薄膜トランジスタからなる安定したダイナミックレシオレスシフトレジスタを実現できるようになる。
【００９７】
図３（ａ）は、上述したダイナミックレシオレスシフトレジスタを透明基板ＳＵＢ１に形成した場合の、その回路を構成する薄膜トランジスタの断面図を示している。
【００９８】
この薄膜トランジスタにおいて負荷容量ＣＳを形成する場合の候補として、ポリシリコン薄膜と配線材料の容量Ｃｓｌ、ゲート形成用薄膜と配線材料の容量Ｃｇｌ、ゲート形成用薄膜と画素電極の容量Ｃｔｇ、配線材料と画素電極の容量Ｃｔｌ等が具体的に挙げられる。
【００９９】
上述した構成で、追加する負荷容量ＣＳは回路の安定動作という観点からは重要な役割を果たし、かつ設計自由度を向上させることができる。しかしながら、ブートストラップ効率という観点からはまったくの寄生容量となる。
【０１００】
このため、負荷容量ＣＳとして図３（ｂ）、（ｃ）に示すようにＭＯＳ容量を形成し、これによりブートストラップ効率を向上させることができる。
【０１０１】
すなわち、次式（１４）に示すようにＶＢＩＡＳを設定し、
［数１４］
Ｖｔｈ＜ＶＢＩＡＳ＜Ｖφ−２Ｖｔｈ  ・・・・・  （１４）
【０１０２】
ソース側をフローティングノード、ゲート側をバイアスに接続すると、フローティングノード（Ｎ３、Ｎ５、......）が'Ｌ'の際は、反転層ができ容量が大きく（ＣＳＬ）、'Ｈ'の際には反転層がなくなり容量が小さく（ＣＳＳ）なる可変容量とすることができる。
【０１０３】
すなわち、次式（１５）に示す関係を有するようになる。
［数１５］
ＣＳＬ≫ＣＳＳ  ・・・・・  （１５）
これにより、上式（１２）、（１３）はそれぞれ、次式（１６）、（１７）
［数１６］
ＶＮ３＝Ｖφ×（Ｃｄｇ５／（Ｃｄｇ５＋ＣＳＬ））＜Ｖｔｈ  ・・・・・（１６）
【０１０４】
［数１７］
ＶＮ１＝（Ｖφ−Ｖｔｈ）＋（Ｃｂ／（Ｃｂ＋ＣＳＳ＋Ｃｓ））＞Ｖφ＋Ｖｔｈ
・・・・・（１７）
となり、安定化容量は重く、ブートストラップ効率は向上する。
【０１０５】
図４は、図１の回路をさらに改良した他の実施例を示している。
同図は、入力部の次段の第１の出力を形成する回路とさらに次段の第２の出力を形成する回路を基本回路とした場合、第１段の基本回路に、ＮＭＴｒ２が組み込まれ、次の各段の基本回路にＮＭＴｒ１およびＮＭＴｒ２が組み込まれて形成されている。
【０１０６】
各基本回路において、ＮＭＴｒ２は、その第１の端子が第７のＭＯＳトランジスタＮＭＴ４あるいはそれに対応するＭＯＳトランジスタの第１の端子に接続され、そのゲート端子は入力パルスφＩＮの入力端子に接続されている。
【０１０７】
そして、ＮＭＴｒ２の第２の端子は、各同期パルスφ１、φ２の電圧のうちＭＯＳトランジスタのソース電圧となる電圧（ｎ型なら最低電圧、ｐ型なら最高電圧）に等しいか、または少なくとも第４のＭＯＳトランジスタのしきい値電圧以上に各同期パルスφ１、φ２のソース電圧となる電圧と異なることのない固定電源あるいは接地電位に接続されている。
【０１０８】
また、ＮＭＴｒ１は、その第１の端子が第４のＭＯＳトランジスタＮＭＴ４あるいはそれに対応するＭＯＳトランジスタの第１の端子に接続され、そのゲート端子は入力パルスφＩＮの入力端子に接続されている。
【０１０９】
そして、ＮＭＴｒ２の第２の端子は、各同期パルスφ１、φ２の電圧のうちＭＯＳトランジスタのソース電圧となる電圧（ｎ型なら最低電圧、ｐ型なら最高電圧）に等しいか、または少なくとも第４のＭＯＳトランジスタのしきい値電圧以上に各同期パルスφ１、φ２のソース電圧となる電圧と異なることのない固定電源あるいは接地電位に接続されている。
【０１１０】
このように構成されたダイナミックレシオレスシフトレジスタは、電源投入時等の各ノードが不安定な状況の際に状況を揃えるリセットの効果を奏するようになる。
【０１１１】
なお、上述した各回路において、その入力部は図１（ａ）に示したものに限定されることはなく、図５に示すように、ＭＯＳトランジスタＮＭＴ１の一方の端子とゲート端子に入力パルスφＩＮの入力端子に接続させた構成としてもよい。同様の効果が得られるからである。
【０１１２】
［実施例２］
図６（ａ）は、本発明による液晶表示装置に形成されるシフトレジスタの他の実施例を示す回路図である。
【０１１３】
本実施例は、実施例１のように負荷容量を付加することによりＯＦＦレベルを維持させる構成のものとは異なり、選択されないシフトレジスタの入力ゲートを'Ｌ'にする回路を付加させた構成となっている。
【０１１４】
すなわち、図６（ａ）に示すように、まず、ＭＯＳトランジスタＮＭＴ１は、その第１の端子およびゲート端子は入力パルスφＩＮの入力端子に接続されて、入力部を形成している。
【０１１５】
ＭＯＳトランジスタＮＭＴ１の第２の端子は、ＭＯＳトランジスタＮＭＴ４のゲート端子と、ＭＯＳトランジスタＮＭＴ２の第１の端子に接続され、かつ容量ＣＢ１の第１の端子に接続され、容量ＣＢ１の第２の端子はＭＯＳトランジスタＮＭＴ４の第２の端子、ＭＯＳトランジスタＮＭＴ５の第１の端子及びゲート端子に接続されている。
【０１１６】
ＭＯＳトランジスタＮＭＴ２の第１の端子はＭＯＳトランジスタＮＭＴ７のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ２のゲート端子およびＭＯＳトランジスタＮＭＴ３の第２の端子はＭＯＳトランジスタＮＭＴ１０の第２の端子に接続されている。
【０１１７】
ＭＯＳトランジスタＮＭＴ２の第２の端子は、同期パルスφ１、φ２の電圧のうちＭＯＳＴＦＴのソース電圧となる電圧に等しいか、または少なくともＭＯＳトランジスタＮＭＴ４のしきい値電圧以上に同期パルスφ１、φ２のソース電圧となる電圧と異なることのない固定電源ＶＳＳまたは接地電位（ＶＤＤ）に接続され、
ＭＯＳトランジスタＮＭＴ３の第２の端子は、同期パルスφ１、φ２の電圧のうちＭＯＳＴＦＴのソース電圧となる電圧に等しいか、または少なくともＭＯＳトランジスタＮＭＴ４のしきい値電圧以上に第１、第２の同期パルスのソース電圧となる電圧と異なることのない固定電源ＶＳＳまたは接地電位（ＶＤＤ）に接続されている。
【０１１８】
ＭＯＳトランジスタＮＭＴ４の第１の端子は同期パルスφ２の入力端子に接続され、
ＭＯＳトランジスタＮＭＴ５の第２の端子はＭＯＳトランジスタＮＭＴ６のゲート端子に接続するとともに容量ＣＢ２の第１の端子に接続されている。
【０１１９】
容量ＣＢ２の第２の端子は、ＭＯＳトランジスタＮＭＴ８の第２の端子と、ＭＯＳトランジスタＮＭＴ９の第１の端子及びゲート端子と、ＭＯＳトランジスタＮＭＴ１０の第１の端子及びゲート端子に接続されているとともに、第２の出力端子を形成している。
【０１２０】
ＭＯＳトランジスタＮＭＴ６の第１の端子はＭＯＳトラジスタＮＭＴ１１のゲート端子に接続される。ＭＯＳトランジスタＮＭＴ１１の第２の端子は、同期パルスφ１、φ２の電圧のうちＭＯＳＴＦＴのソース電圧となる電圧に等しいか、または少なくともＭＯＳトランジスタＮＭＴ４のしきい値電圧以上に同期パルスφ１、φ２のソース電圧となる電圧と異なることのない固定電源ＶＳＳまたは接地電位（ＶＤＤ）に接続されている。
【０１２１】
ＭＯＳトランジスタＮＭＴ８の第１の端子は同期パルスφ１の入力端子に接続され、第９のＭＯＳトランジスタＮＭＴ９の第２の端子は第２の出力端子を形成している。
【０１２２】
そして、ＭＯＳトランジスタＮＭＴ６のゲート端子及びＭＯＳトランジスタＮＭＴ７の第１の端子には、上述した回路と同様の構成をとる次段の回路の前記ＮＯＳトランジスタＮＭＴ１０に対応する他のＭＯＳトランジスタの第２の端子に接続されている。
【０１２３】
このように構成されたシフトレジスタの動作を図６（ｂ）のタイミングチャートを用いて以下説明をする。
【０１２４】
時間ｔ０で、φＩＮが'Ｌ'⇒'Ｈ'に変化すると、ＮＭＴ３がＯＮになりＮ５とＶＳＳ（＝ＧＮＤ）が接続し、ＶＮ５＝ＶＳＳとなり、Ｎ５をゲートとするＮＭＴ２がＯＦＦ状態となり、Ｎ１がフローティング状態となる。
【０１２５】
この時同時に、ＮＭＴ１のダイオード接続によりＮ１の電圧ＶＮ１はＶＮ１＝Ｖφ−Ｖｔｈになる。Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていると、ＶＮ１＝Ｖφ−Ｖｔｈにより、ＮＭＴ７もＯＮ状態になりＮ８とＶＳＳ（＝ＶＳＳ）が接続し、ＶＮ８＝ＶＳＳとなり、Ｎ８をゲートとするＮＭＴ６がＯＦＦ状態となり、Ｎ３がフローティング状態になる。
【０１２６】
この時点で、ドレインが同期パルスφ１、φ２に接続されるＮＭＴのうちＮＭＴ４とＮＭＴ８のゲートのみがフローティング状態になる。
【０１２７】
時間ｔ１で、φ２が'Ｌ'⇒'Ｈ'に変化すると、ＮＭＴ４がＯＮ状態なので、Ｎ２の電位が上昇し、前述の説明と同様にブートストラップ容量ＣＢ１によりＶＮ２＝Ｖφとなる。
【０１２８】
この時、Ｎ１は昇圧により、電圧がＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／（Ｃｂ＋Ｃｓ））まで上昇するが、φＩＮは'Ｈ'で、ＮＭＴ２のゲートがＶＳＳ（＝ＧＮＤ）になっているので、強制ＯＦＦを維持する。
【０１２９】
そして、ダイオード接続されたＮＭＴ５により、ＶＮ３＝Ｖφ−Ｖｔｈになる。これにより、Ｎ３をゲートとするＮＭＴ１１がＯＮ状態になり、Ｎ１１が'Ｈ'⇒'Ｌ'に変化し、ＮＭＴ１５がＯＦＦ状態になり、Ｎ６がフローティング状態になる。
【０１３０】
時間ｔ２でφ１がＬ⇒Ｈ、φ２が'Ｈ'⇒'Ｌ'に変化する。
φ２が'Ｈ'⇒'Ｌ'により、ＶＮ２はＨ⇒Ｌになるが、ＶＮ３は'Ｈ'が維持される。φ１が'Ｌ'⇒'Ｈ'に変化することにより、ＯＮ状態にあるＮＭＴ８を通じて、Ｎ４の電圧はＶＮ４＝Ｖφになる。
【０１３１】
これにより、Ｎ６をゲートとするＮＭＴ１６がＯＮ状態になり、Ｎ１４が'Ｈ'⇒'Ｌ'に変化し、ＮＭＴ２０がＯＦＦ状態になり、Ｎ９がフローティング状態になる。
【０１３２】
同時に、ダイオード接続されたＮＭＴ１０によりＶＮ５＝Ｖφ−Ｖｔｈになる。これにより、Ｎ５をゲートとするＮＭＴ２がＯＮ状態になりＮ１とＶＳＳが接続し、ＮＭＴ４はそのゲートがＶＳＳに接続された強制ＯＦＦ状態になる。ＮＭＴ１０はダイオード接続されているので、以降ＶＮ４＝ＬとなってもＶＮ５が'Ｈ'の状態を維持する（前述のαの要素は簡単のため省略）。
【０１３３】
すなわち、再度φＩＮが'Ｈ'になるまで、ＮＭＴ４のゲートがＶＳＳに接続された強制ＯＦＦ状態が維持される。
【０１３４】
時間Ｔ３で、φ２が'Ｌ'⇒'Ｈ'、φ１が'Ｈ'⇒'Ｌ'に変化する。
φ１が'Ｈ'⇒'Ｌ'により、ＶＮ４は'Ｈ'⇒'Ｌ'になるが、ＶＮ６は'Ｈ'が維持される。φ２が'Ｌ'⇒'Ｈ'に変化することにより、ＯＮ状態にあるＮＭＴ１２を通じて、Ｎ７の電圧はＶＮ７＝Ｖφになる。
【０１３５】
ダイオード接続されたＮＭＴ１３により、ＶＮ９＝Ｖφ−Ｖｔｈになる。これにより、Ｎ９をゲートとするＮＭＴ２１がＯＮ状態になり、Ｎ１４が'Ｈ'⇒'Ｌ'に変化し、ＮＭＴ２５がＯＦＦ状態になり、Ｎ１２がフローティング状態になる。
【０１３６】
同時に、ダイオード接続されたＮＭＴ１４によりＶＮ８＝Ｖφ−Ｖｔｈになる。これにより、Ｎ８をゲートとするＮＭＴ６がＯＮ状態になりＮ３とＶＳＳが接続し、ＮＭＴ８はそのゲートがＶＳＳに接続された強制ＯＦＦ状態になる。ＮＭＴ１４はダイオード接続されているので、以降ＶＮ７＝ＬとなってもＶＮ８が'Ｈ'の状態を維持する（前述のαの要素は簡単のため省略）。
【０１３７】
すなわち、再度ＶＩＮがＨになるまで、ＮＭＴ４のゲートがＶＳＳに接続された強制ＯＦＦ状態が維持される。
以降、上記の動作が順次繰り返されてシフトレジスタが動作していく。
【０１３８】
このように構成されたシフトレジスタは、同期パルスφ１、φ２に接続されるＭＯＳトランジスタのうち不必要なゲートが全てＶＳＳに接続された構成となっている。このため、該ＭＯＳトランジスタは強制ＯＦＦ状態とすることができるので、動作の不安定の発生を回避することができる。
【０１３９】
なお、上述した実施例では、その入力部は図６（ａ）に示したものに限定されることはなく、図８に示すように、ＭＯＳトランジスタＮＭＴ１の第１の端子を入力パルスφＩＮの入力端子に接続させ、ゲート端子に同期パルスφの入力端子に接続させた構成としてもよい。同様の効果が得られるからである。
【０１４０】
［実施例３］
図７（ａ）は、本発明による液晶表示装置に形成されるシフトレジスタの他の実施例を示す回路図である。
【０１４１】
同図は前記実施例２に示した回路に、そのノードＮ１１、Ｎ１４、Ｎ１７、......をそれぞれソースとし、入力パルス信号φＩＮをドレインおよびゲートとする、ダイオード接続された薄膜トランジスタＮＭＴＲ１、ＮＭＴＲ２、ＮＭＴＲ３、......を接続した構成となっている。
【０１４２】
これら各薄膜トランジスタＮＭＴＲ１、ＮＭＴＲ２、ＮＭＴＲ３、......は、入力パルス信号φＩＮが'Ｈ'になった際に、フローティング状態の各ノードの'Ｈ'を再補強し、非選択の入力ゲートの強制ＯＦＦをより確実なものとすることができる。
【０１４３】
また、電源投入時の直後の走査開始等において、通常動作状態と同じ初期化ができる効果も奏する。
上述した各実施例では、シフトレジスタを構成する薄膜トランジスタとしてｎ型のものを説明したが、ｐ型であってもよいことはもちろんである。
【０１４４】
各信号の'Ｈ'、'Ｌ'の絶対電位を逆転させて用いることにより、本発明の効果が同様に得られるからである。
また、上述した各実施例では、薄膜トラジスタをそのゲート絶縁膜がたとえばＳｉＯ２からなるＭＯＳトランジスタとして示したものであるが、該ゲート絶縁膜がたとえばＳｉＮからなるものであってもよいことはいうまでもない。
【０１４５】
［実施例４］
図１１は本発明による表示装置に用いられるレシオレス形のダイナミック・シフトレジスタの他の実施例を示す回路図である。すなわち、上述した各実施例に示したダイナミック・シフトレジスタのさらなる改良として示したものである。また、図１２は、図１１に示す回路の入力パルスタイミングチャートを示している。
【０１４６】
ここで、本発明による表示装置に用いられるレシオレス形のダイナミック・シフトレジスタの特徴部を明確にするため、その比較の対象となる回路図を図１３に示す。また、図１４は、図１３に示す回路の入力パルスタイミングチャートを示している。
【０１４７】
このような回路は図１３におけるノード３のＶＳＳ（ＧＮＤ）レベルにＨ１クロックの飛び込みが見られる。図１５（ａ）はこの現象を図示したもので、入力信号Ｈｉｎの後におけるＨ１クロックがノード３のＶＳＳ（ＧＮＤ）レベル（同図の下側）に顕れている。
【０１４８】
図１３のノード４からダイオードを通りノード５に入るパルスによりＭＩＳトランジスタＭｔｒ１がオン状態になり、その状態が次のフレーム時間だけ続けば（ノード５がリークしなければ）問題は生じないが、実際には、図１５（ｄ）に示すように、ノード５の信号にリークが生じる。
このため、前記Ｍｔｒ１はオフ状態になってしまい、ノード１がフローティング状態となり不安定になり、同様のことがノード２でも起こるからである。
このことから、本実施例に示す本発明による表示装置に用いられるレシオレス形のダイナミック・シフトレジスタは、その各段のそれぞれの出力のグランドレベルと接続されるＭＩＳトランジスタＭｔｒ２にそれとは別個のＭＩＳトランジスタＭｔｒ３を並列接続させている。
【０１４９】
すなわち、ノード２をＶＳＳ（ＧＮＤ）に落とす図１３に示すＭＩＳトランジスタＭｔｒ１を、まず、互いに並列接続されたＭＩＳトランジスタＭｔｒ２とＭＩＳトランジスタＭｔｒ３とで構成している。
【０１５０】
このうち、ＭＩＳトランジスタＭｔｒ３は図１３に示したＭＩＳトランジスタＭｔｒ１と同様の機能を有するようになっており、ＭＩＳトランジスタＭｔｒ２は図１１中に示すノード１にＨｉｇｈ信号が来ているとき以外は常にＶＳＳレベルに落とす機能を有するようになっている。
【０１５１】
具体的には、ＭＩＳトランジスタＭｔｒ２のゲートはＨ２クロックによりチャージされた電位で常にＨｉｇｈ状態となるようになっている。
【０１５２】
なお、ノード７にチャージされた電荷が、ノード６の電位がＶＳＳより下がることによりダイオード逆流電流としてノード６に漏れるのを回避させるためにＭＩＳトランジスタＭｔｒ９を設けている。
【０１５３】
このように構成されたレシオレス形のダイナミック・シフトレジスタにおいて、ノード７に電荷がチャージされる過程について説明をする。
まず、ノード６はフローティングノード（電源に接続されていないノード）であるため、クロックＨ２のタイミングで振れるようになる（図１２のノード６の波形図参照）。
ノード７は、ノード１がＨｉｇｈになっている間、ＶＳＳレベルに落とされ、その電位のままフローティングになる。
【０１５４】
その後始めてノード６がクロックＨ２によって持ち上げられたとき、ダイオードを通して電流が流れ、ノード６の電位が下がってもダイオード逆方向接続によって電荷は保持される（図１２のノード７の波形図参照）。
【０１５５】
仮に、ノード７の電荷が何らかのリーク電流により失われても、ノード６はクロックＨ２のタイミングで振れておりすぐにまたチャージがなされる。このために、Ｍｔｒ９によって（ＶＳＳ−（Ｍｔｒ８のＶｔｈ））より下がらないように設定されている。
【０１５６】
ノード７に保持される電位は、ノード６の電位がＶＳＳとすると{（ノード６の振幅のＨｉｇｈ）−（ダイオードのＶｔｈ）}である。また、ノード６の振幅はＣ１とその他の浮遊容量Ｃ０で決まり、{（クロックＨ２のＨｉｇｈ）×Ｃ１／（Ｃ１+Ｃ０）}で示される。
【０１５７】
また、図１１に示すレシオレス形のダイナミック・シフトレジスタは、その各段の出力においてＨｉｇｈレベルの信号以外のグランドレベルにおいて、確実に該グランドレベルに落ちさせる手段が、図中ＭＩＳトランジスタＭｔｒ４、Ｍｔｒ５、Ｍｔｒ６、Ｍｔｒ７、Ｍｔｒ８によって構成されている。
【０１５８】
まず、Ｍｔｒ４、Ｍｔｒ５について説明する。ノード４、ノード５の波形はそれぞれクロックＨ１、Ｈ２により、図１２のタイミングチャートに示すようになる。
クロックＨ１、Ｈ２がＨｉｇｈのときオン状態となりゲート信号線へのノードをＶＳＳレベルに落とし安定させる役割を果たす。
【０１５９】
この場合、ノード２がＨｉｇｈレベルのとき（ゲート信号線へＨｉｇｈレベル信号を出力するとき）はＭｔｒ６、Ｍｔｒ７がオン状態となり、ノード４、ノード５がＶＳＳレベルに落ちるため、Ｍｔｒ４、Ｍｔｒ５はオフとなる。
【０１６０】
ＭＴｒ８は、ノード４の電位が（ＶＳＳ−（ＭＴｒ８のＶｔｈ））より小さくならないために接続されている。このノードの電位がＶＳＳより大きく下がってしまった場合、クロックＨ１、Ｈ２の振幅の大きさがＭｔｒ４、Ｍｔｒ５のＶｔｈ（Ｍｔｒ４、Ｍｔｒ５をオンさせるためにはＶＳＳ+Ｖｔｈ以上の電位が必要）に満たなくなり意味をなさなくなるからである。
【０１６１】
また、この実施例では、図１１に示すように、各段のそれぞれの出力のグランドレベルと接続されるＭＩＳトランジスタＭｔｒ２と、前段の出力で動作し一端がグランドレベルに他端が容量素子Ｃ１を介してＨ２クロックに接続され、前記他端がＭＩＳトランジスタＭｔｒ２のゲートに接続されるＭＩＳトランジスタとを備え、前記ＭＩＳトランジスタＭｔｒ２の他端とグランドレベルの間に容量素子Ｃ２が設けられている。
【０１６２】
ノード３によりノード１がＶＳＳレベルに落ちてノード７がＶＳＳレベルに接続されていないフローティングノードになると同時に、ノード２はＨ１クロックにより持ち上げられる。
【０１６３】
このとき、ＭＩＳトランジスタＭｔｒ２のゲート−ドレイン間容量ＣＧによりゲート（ノード７）も持ち上げられる可能性がありノード２がＶＳＳと導通してしまう。これを防止するために容量Ｃ２を設けている。
これにより、ノード７の電位上昇分は、ＣＧ／（ＣＧ+Ｃ２+他の浮遊容量）倍となりＣ２をＣＧに比べて大きくとれば無視できうる値となる。
【０１６４】
上述した各実施例では、たとえば液晶表示装置に備えられるダイナミックレシオレスシフトレジスタについて示したものであるが、これに限定されることなく、たとえばＥＬ表示装置に備えられるダイナミックレシオレスシフトレジスタにも適用できることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１６５】
【図１】本発明による表示装置の基板上に形成されるシフトレジスタの一実施例を示す回路図とそのタイミングチャートを示す図である。
【図２】本発明による表示装置の全体の一実施例を示す構成図である。
【図３】本発明による表示装置の基板上に形成されるシフトレジスタを構成する薄膜トランジスタの生じる容量等を示した説明図である。
【図４】本発明による表示装置の基板上に形成されるシフトレジスタの他の実施例を示す回路図である。
【図５】本発明による表示装置の基板上に形成されるシフトレジスタの他の実施例を示す説明図である。
【図６】本発明による表示装置の基板上に形成されるシフトレジスタの他の実施例を示す回路図とそのタイミングチャートを示す図である。
【図７】本発明による表示装置の基板上に形成されるシフトレジスタの他の実施例を示す回路図とそのタイミングチャートを示す図である。
【図８】本発明による表示装置の基板上に形成されるシフトレジスタの他の実施例を示す説明図である。
【図９】単結晶の半導体層上に形成されるダイナミックレシオレスシフトレジスタの一例を示す回路図とそのタイミングチャートを示す図である。
【図１０】ガラス基板にダイナミックレシオレスシフトレジスタを形成した場合を単結晶の半導体層上にダイナミックレシオレスシフトレジスタと比較してその違いを示した説明図である。
【図１１】本発明による表示装置に用いられるダイナミックレシオレスシフトレジスタの他の実施例を示す回路図である。
【図１２】図１１に示す回路の入力パルスタイミングチャートである。
【図１３】図１１に示した回路の特徴部を明らかにするために比較される回路図である。
【図１４】図１３に示す回路の入力パルスタイミングチャートである。
【図１５】図１３に示した回路、および図１１に示した回路の説明にあたって、その不都合な点を説明するための波形図である。
【符号の説明】
【０１６６】
１  画素駆動用シフトレジスタ
７  メモリ駆動用シフトレジスタ
ＧＬ  ゲート信号線
ＤＬ  ドレイン信号線
ＴＦＴ  薄膜トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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