(57)【要約】【課題】  同じ反応容器内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一な窒化膜を形成可能な半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法では、反応容器の内部で枚葉式処理によってウエハ（半導体基板）上に窒化膜を形成する。反応容器内で所定の圧力下で半導体基板上に窒化膜を形成する工程（ｔ２〜ｔ３）と、反応容器内の圧力を一旦低下させる工程（ｔ４〜ｔ８）と、反応容器内の圧力を上記所定の圧力まで上昇させる工程（ｔ８〜ｔ９）と、窒化膜を形成した半導体基板と次に窒化膜を形成すべき半導体基板とを入れ換える工程と、上記所定の圧力下で入れ換えた後の半導体基板上に窒化膜を形成する工程とを順次に有する。【選択図】  図７
2007012788.tif 000002
【特許請求の範囲】
【請求項１】
反応容器の内部で枚葉式処理によって半導体基板上に窒化膜を形成する、半導体装置の製造方法において、
反応容器内で所定の圧力下で半導体基板上に窒化膜を形成する工程と、反応容器内の圧力を一旦低下させる工程と、反応容器内の圧力を前記所定の圧力まで上昇させる工程と、前記窒化膜を形成した半導体基板と次に窒化膜を形成すべき半導体基板とを入れ換える工程と、前記所定の圧力下で前記入れ換えた後の半導体基板上に窒化膜を形成する工程とを順次に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記反応容器内の圧力を低下させる工程は、反応容器の内部に非反応性ガスを供給しパージする工程と、反応容器の内部を真空引きする工程とを順次に含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反応容器内の圧力を低下させる工程は、反応容器の内部を真空引きする工程と、反応容器の内部に非反応性ガスを供給しパージする工程とを順次に含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記反応容器内の圧力を低下させる工程は、反応容器の内部に非反応性ガスを供給しパージする工程を有する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記窒化膜を形成する工程は、シリコンの表面を熱によって窒化する急速熱窒化工程である、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記反応容器内の圧力を低下させる工程では、前記反応容器内の圧力を６００Torr以下に設定する、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、半導体基板の表面に窒化膜を形成する技術に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化のため、装置内部の素子の微細化が進められている。このため、半導体装置の主要構成要素であるメモリ素子に許容される面積も必然的に縮小され、小さな面積で大きな容量を確保することが要請されている。図１０に、半導体装置のメモリセルの構造の一例を示す。
【０００３】
半導体装置４０のメモリセルは、シリコン基板１１の表面部分に形成されたＭＩＳ型のトランジスタと、このトランジスタに接続され、且つその上部に形成されたキャパシタ４１とを備える。半導体装置４０では、このようなメモリセルが、シリコン基板１１上にマトリクス状に配設される。キャパシタ４１は、厚い絶縁膜２９を貫通するシリンダ孔３０の内部に形成された略円筒形の下部電極４２と、下部電極４２の内側面及び上面に形成された容量絶縁膜４３と、容量絶縁膜４３を介して下部電極４２に対向配置された上部電極４４とを備える。下部電極４２は、例えばポリシリコンで形成され、空乏化を抑制するため高濃度のリンがドープされる。
【０００４】
小さな面積で大きな容量を確保する手段の一環として、高い誘電率を有する金属酸化膜をキャパシタの容量絶縁膜に用いることが検討されている。この場合、金属酸化膜による下部電極表面の酸化を防止するため、金属酸化膜の形成に先立って、下部電極表面に窒化膜を形成することが望ましい。窒化膜は、その誘電率が比較的低いため薄く形成する必要がある。このような薄い窒化膜は、例えばＮＨ３等の窒化化合物ガス雰囲気中でランプアニールを行う、急速熱窒化（ＲＴＮ：Rapid Thermal Nitrization）によって形成される。ＲＴＮを行う製造方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００３−１８８１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、本発明者が、上記金属酸化膜を容量絶縁膜に用いた半導体装置をＲＴＮによって実際に製造したところ、同じ反応容器内で且つ同じプロセス条件で製造された複数の半導体装置の間で、蓄積容量やリーク電流値といったキャパシタの特性に大きなばらつきが生じる問題があることが判った。
【０００６】
上記問題について研究を進めたところ、製造された複数の半導体装置について、反応容器内で枚葉式処理によって、何回も繰り返して窒化膜を形成した際には、後の枚葉式処理によって形成されたメモリセルほど、キャパシタの窒化膜の膜厚や膜質が低下する傾向があることが判明した。つまり、上記キャパシタ特性のばらつきは、キャパシタの窒化膜の膜厚や膜質の低下によって生じたものである。従って、高い歩留りで半導体装置を製造するためには、同じ反応容器内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一な窒化膜を形成することが必須である。
【０００７】
本発明は、上記に鑑み、同じ反応容器内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一な窒化膜を形成可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、反応容器の内部で枚葉式処理によって半導体基板上に窒化膜を形成する、半導体装置の製造方法において、
反応容器内で所定の圧力下で半導体基板上に窒化膜を形成する工程と、反応容器内の圧力を一旦低下させる工程と、反応容器内の圧力を前記所定の圧力まで上昇させる工程と、前記窒化膜を形成した半導体基板と次に窒化膜を形成すべき半導体基板とを入れ換える工程と、前記所定の圧力下で前記入れ換えた後の半導体基板上に窒化膜を形成する工程とを順次に有することを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、反応容器内の圧力を一旦低下させる工程によって、反応容器の内壁への副生成物の付着を抑制することが出来る。これにより、窒化膜を形成する工程に際して、反応容器の内壁からの副生成物の放出が抑えられ、窒化膜形成に対する副生成物の影響を抑制することが出来る。従って、同じ反応容器内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一な窒化膜を形成することが出来る。キャパシタの製造に際しては、これによって、均質で且つ良好な特性のキャパシタを有する半導体装置を製造できる。
【００１０】
ここで、前記反応容器内の圧力を低下させる工程が、反応容器の内部に非反応性ガスを供給しパージする工程と、反応容器の内部を真空引きする工程とを順次に含む工程としてもよい。窒化膜を形成する工程に後続して、パージする工程を行うことにより、反応容器の内部の副生成物を、反応容器の内壁への付着を抑制しつつ、反応容器の外部へ効率的に排出することが出来る。真空引きする工程では、反応容器の内壁に付着した副生成物を脱離させることが出来る。
【００１１】
また、前記反応容器内の圧力を低下させる工程が、反応容器の内部を真空引きする工程と、反応容器の内部に非反応性ガスを供給しパージする工程とを順次に含む工程としてもよい。窒化膜を形成する工程に後続して、真空引きする工程を行うことにより、反応容器の内壁に付着した副生成物を、強く付着していない段階で効率的に脱離させることが出来る。また、パージする工程では、反応容器の内部に残留する副生成物を、反応容器の内壁に付着することを抑制しつつ、反応容器の外部に排出することが出来る。
【００１２】
また、前記反応容器内の圧力を低下させる工程を、反応容器の内部に非反応性ガスを供給しパージする工程としてもよい。従来の製造方法に、パージする工程を追加するだけでよいので、簡素なプロセス条件で、反応容器の内壁への副生成物の付着を抑制できる。なお、本発明で、非反応性ガスとは、反応容器内の圧力を一旦低下させる工程の際のプロセス条件で、半導体基板との間に反応が生じないガスを言う。
【００１３】
本発明では、前記窒化膜を形成する工程は、シリコンの表面を熱によって窒化する急速熱窒化工程であってもよい。
【００１４】
本発明の好適な実施態様では、前記反応容器内の圧力を低下させる工程では、前記反応容器内の圧力を６００Torr以下に設定する。反応容器の内壁への副生成物の付着を効果的に抑制できる。
【発明を実施するための最良の形態】
【００１５】
本発明者の研究によれば、従来の製造方法を採用した際に、後の枚葉式処理によって形成された半導体装置ほど、窒化膜の膜厚や膜質が低下する原因は以下のように考えられる。
【００１６】
窒化膜形成に際して、半導体基板表面からの脱離や窒化反応によって、様々な副生成物がガスとして生成され、反応容器の内壁に付着する。反応容器の内壁に付着した副生成物は、窒化膜形成の際と同じ圧力に設定される待機の状態で充分に除去されず、窒化膜形成の際の高温によって、反応容器の内壁から脱離し、反応容器内へ放出される。反応容器内へ放出された副生成物の一部が窒化膜の形成に影響を及ぼし、形成される窒化膜の膜厚を低下させ、或いは窒化膜の元素組成を変化させることによって膜質を低下させる。
【００１７】
また、反応容器の内壁に付着する副生成物の量が枚葉式処理の繰返しに伴って増加するため、後の枚葉式処理ほど、反応容器内に放出される副生成物の量も増加し、窒化膜の膜厚や膜質の低下がより顕著となり、キャパシタの特性が低下する。
【００１８】
本発明者は、上記の知見に基づき、反応容器の内壁への副生成物の付着を抑制することによって、窒化膜を形成する工程に際して、反応容器の内壁からの副生成物の放出が抑えられ、窒化膜形成に対する副生成物の影響が抑制されると考えた。また、反応容器の内壁への副生成物の付着を抑制するために、窒化膜形成が終了し待機の状態に移行する前に、反応容器内の圧力を一旦低下させることに想到した。つまり、反応容器内の圧力を低下させることによって、反応容器の内部の副生成物を反応容器の外部に効率的に排出できると共に、反応容器の内壁に付着した副生成物を脱離できる。
【００１９】
本発明者は、上記考察に基づき種々の実験を行い、窒化膜形成が終了し待機の状態に移行する前に、反応容器内の圧力を一旦低下させることによって、同じ反応容器内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一な窒化膜を形成できることを確認し、本発明を完成するに至った。
【００２０】
以下に、図面を参照し、本発明の実施形態に基づいて本発明を更に詳細に説明する。図１〜６は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本実施形態の製造方法は、ＤＲＡＭのメモリセルを形成する方法である。先ず、ウエハ状のＰ型シリコン基板１１の表面近傍にＮ型ウエル１２を形成した後、Ｎ型ウエル１２の底部よりも浅いＰ型シリコン基板１１の表面近傍にＰ型ウエル１３を形成する。次いで、Ｐ型シリコン基板１１上にゲート絶縁膜１４を成膜する。
【００２１】
引き続き、ゲート絶縁膜１４上に、ポリシリコン膜１５、金属膜１６、及びシリコン窒化膜１７を順次に成膜する。公知のフォトリソグラフィ技術及びエッチング技術を用い、シリコン窒化膜１７をパターニングした後、パターニングされたシリコン窒化膜１７をマスクとして、金属膜１６、ポリシリコン膜１５及びゲート絶縁膜１４を更にパターニングする。これによって、ゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１８を形成する。次いで、ゲート電極１８が形成されていないＰ型シリコン基板１１の表面近傍にイオン注入を行うことによって、ソース・ドレイン領域１９を形成する。ゲート電極１８と、ゲート電極１８の両脇に形成されたソース・ドレイン領域１９とが、１つのメモリセルのトランジスタを構成する。
【００２２】
引き続き、全面にシリコン窒化膜を成膜した後、異方性エッチングを行い、ゲート電極１８及びシリコン窒化膜１７の双方の側面にシリコン窒化膜から成るサイドウォール２０を形成する。
【００２３】
次いで、全面に第１層間絶縁膜２１を堆積する。引き続き、公知のフォトリソグラフィ技術及びエッチング技術を用い、フォトレジストパターンと共に、サイドウォール２０をマスクとして自己整合的に第１層間絶縁膜２１を開孔し、ソース・ドレイン領域１９を露出させるコンタクトホール２２ａを形成する。更に、公知の方法を用いて、コンタクトホール２２ａの内部をポリシリコンで埋め込むことによって、コンタクトプラグ２２を形成する。
【００２４】
引き続き、全面に第２層間絶縁膜２３を堆積する。次いで、第２層間絶縁膜２３に、コンタクトプラグ２２に接続するスルーホール２４ａを形成し、スルーホール２４ａの内部を導電性材料で埋め込んでプラグ（ビット線コンタクト）２４を形成する。更に、第２層間絶縁膜２３上に金属層を成膜した後、この金属層をパターニングして、プラグ２４に接続するビット線２５を形成する。
【００２５】
次いで、ビット線２５を覆って第２層間絶縁膜２３上に第３層間絶縁膜２６を堆積する。第３層間絶縁膜２６、第２層間絶縁膜２３を貫通し、コンタクトプラグ２２の上端部を露出するスルーホール２７ａを形成し、スルーホール２７ａの内部をポリシリコンで埋め込んでプラグ２７を形成する（図１）。
【００２６】
引き続き、ＣＶＤ（Chemical Vapor Deposition）法により、第３層間絶縁膜２６上にシリコン窒化膜２８を形成する。更に、シリコン窒化膜２８上に厚い第４層間絶縁膜２９を堆積した後、ドライエッチングにより、プラグ２７の上端部を露出する略円筒形のシリンダ孔３０を形成する（図２）。
【００２７】
次いで、図３に示すように、リンがドープされたポリシリコンから成り、表面部分にＨＳＧ（Hemi Spherical Grain）を有する、キャパシタの下部電極３１を形成する。引き続き、下部電極３１を構成するポリシリコンの空乏化を抑制するために、ＰＨ３ガス雰囲気中でアニールを行い、下部電極３１の表面に高濃度のリンをドープする。更に、ＮＨ３ガス雰囲気中でランプアニールを行うＲＴＮを行い、下部電極３１を構成するポリシリコンの表面を窒化させて、薄いＳｉＮ膜３２を形成する（図４）。
【００２８】
引き続き、図５に示すように、ＣＶＤ法により、ＳｉＮ膜３２上に五酸化タンタル膜３３を形成する。ＳｉＮ膜３２及び五酸化タンタル膜３３が、キャパシタの容量絶縁膜３４を構成する。次いで、図６に示すように、ＣＶＤ法により、窒化チタン膜３５及びタングステン膜３６を順次に成膜し、キャパシタの上部電極３７を形成する。更に必要な配線等を形成した後、ウエハのダイシングを行うことによって、半導体装置を製造することが出来る。
【００２９】
ＳｉＮ膜３２を形成するＲＴＮ処理は、半導体基板の急速な昇温及び降温が可能となるように、枚葉式のチャンバを用いる枚葉式処理によって行う。このＳｉＮ膜形成用チャンバは、ＮＨ３ガス供給源、及びＮ２ガス供給源にそれぞれ接続され、チャンバ内の圧力を任意に設定可能である。また、光照射によって半導体基板を加熱可能なランプを備える。
【００３０】
図７は、上記実施形態の製造方法を採用した際における、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示すタイムチャートである。先ず、未処理のウエハ（半導体基板）をチャンバ内のサセプタ上に載置する。次いで、Ｎ２ガス流量を１０slm（standard liter/min）に、圧力を７００Torrに、基板温度を４００℃にそれぞれ設定して待機する（〜ｔ１）。基板温度の制御は、ウエハに対するランプ光の照射によって行う。
【００３１】
次いで、Ｎ２ガスの供給を停止し、ＮＨ３ガス流量を１０slmに設定する。また、基板温度を７００℃に設定して、ＲＴＮによるＳｉＮ膜の形成を行う（ｔ２〜ｔ３）。
【００３２】
引き続き、ＮＨ３ガスの供給を停止し、基板温度を４００℃に設定する（ｔ４）。更に、Ｎ２ガス流量を１０slmに、圧力を４００Torrにそれぞれ設定し、チャンバ内のガスのパージ（減圧パージ）を行う（ｔ５〜ｔ６）。基板温度は、Ｎ２ガス雰囲気中でウエハ上にＳｉＮ膜が形成されない範囲であればよく、４００℃以外の温度でも構わない。
【００３３】
更に、Ｎ２ガスの供給を停止して真空引きを行い、圧力を例えば１Torrに設定する（ｔ７〜ｔ８）。次いで、Ｎ２ガス流量を１０slm、圧力を７００Torrにそれぞれ設定して待機する（ｔ９〜）。待機の状態で、ＳｉＮ膜形成の処理が終了したウエハをチャンバから取り出し、未処理のウエハをチャンバ内のサセプタ上に載置する。引き続き、時刻ｔ１からの処理を繰り返して行う。
【００３４】
本実施形態の製造方法では、ＳｉＮ膜形成に後続して減圧パージを行うことにより、チャンバの内部の副生成物を、チャンバの内壁への付着を抑制しつつ、チャンバの外部へ効率的に排出することが出来る。真空引きでは、チャンバの内壁に付着した副生成物を脱離させることが出来る。従って、副生成物のチャンバの内壁への付着を充分に抑制できる。
【００３５】
上記により、ＳｉＮ膜形成に際して、チャンバの内壁からの副生成物の放出を抑え、ＳｉＮ膜形成に対する副生成物の影響を抑えることが出来る。従って、同じチャンバ内での枚葉式処理の繰返し回数に拘りなく、膜厚や膜質が均一なＳｉＮ膜を形成し、均質で且つ良好な特性のキャパシタを有する半導体装置を製造できる。なお、ＳｉＮ膜の形成に影響を及ぼす副生成物の一つとして、下部電極の表面から放出されたリンを含む副生成物が考えられる。
【００３６】
上記実施形態及び従来の製造方法による効果を相互に比較するため、図７、１１のタイムチャートに従い、半導体装置の製造をそれぞれ行った。図１１のタイムチャートは、従来の製造方法を採用した際における、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示している。また、減圧パージ及び真空引きを行わないことを除いては、図７に示したタイムチャートと同様であって、ＳｉＮ膜形成及び待機を交互に繰り返すものである。
【００３７】
半導体装置の製造は、未使用の枚葉式チャンバを用い、各２５枚のウエハについて１枚ずつ順次にＳｉＮ膜の形成を行った。製造された各半導体装置について、キャパシタの蓄積電荷を測定し、ウエハ毎に平均した。また、製造された各半導体装置について、所定の蓄積電荷を所定の長さ以上の時間で保持可能か否かを調べる情報保持特性試験を行い、保持可能な半導体装置の割合をウエハ毎に算出した。
【００３８】
結果を図１２、１３にそれぞれ示す。図中、グラフ（ｉ）、（ii）が、キャパシタの蓄積電荷及び情報保持特性試験の良品率をそれぞれ示している。従来の製造方法に従って製造された半導体装置では、図１３に示すように、キャパシタの蓄積電荷は、枚葉式処理の繰返しに伴って徐々に低下し、情報保持特性試験の良品率は、枚葉式処理の繰返し回数が１２以上のウエハについて徐々に低下している。
【００３９】
上記に対して、上記実施形態に従って製造された半導体装置では、図１２に示すように、キャパシタの蓄積電荷は、枚葉式処理の繰返し回数に拘りなくほぼ均一で且つ良好な値が得られ、情報保持特性試験の良品率も、枚葉式処理の繰返し回数に拘りなく０．９９程度の良好な値が得られている。これにより、本実施形態の製造方法によって、枚葉式処理の繰返し回数に拘りなく、均質で且つ良好な特性のキャパシタを有する半導体装置を製造できることが実証された。
【００４０】
図８は、本発明の第２実施形態に係る半導体装置の製造方法について、ＳｉＮ膜形成用チャンバでの作業手順を示すタイムチャートである。本実施形態の製造方法は、真空引きを減圧パージに先立って行うことを除いては、第１実施形態の製造方法と同様である。つまり、時刻ｔ４までは第１実施形態の製造方法と同様に行う。引き続き、真空引きを行い、圧力を１Torrに設定する（ｔ１０〜ｔ１１）。次いで、Ｎ２ガスを１０slmの流量で供給すると共に、圧力を４００Torrに設定することによって、チャンバ内のガスの減圧パージを行う（ｔ１２〜ｔ１３）。更に、圧力を７００Torrに設定する（ｔ１４〜）。時刻ｔ１４以降は、図７の時刻ｔ９以降と同様に行う。
【００４１】
本実施形態の製造方法によれば、ＳｉＮ膜形成に後続して、真空引きを行うことにより、チャンバの内壁に付着した副生成物を、強く付着していない段階で効率的に脱離させることが出来る。また、減圧パージでは、チャンバの内部に残留する副生成物を、チャンバの内壁に付着することを抑制しつつ、チャンバの外部に排出することが出来る。
【００４２】
図９は、本発明の第３実施形態に係る半導体装置の製造方法について、ＳｉＮ膜形成用チャンバでの作業手順を示すタイムチャートである。本実施形態の製造方法は、真空引きを行わないことを除いては、第１実施形態の製造方法と同様である。つまり、時刻ｔ４までは第１実施形態の製造方法と同様に行う。引き続き、Ｎ２ガスを１０slmの流量で供給すると共に、圧力を４００Torrに設定し、チャンバ内のガスの減圧パージを行う（ｔ１５〜ｔ１６）。次いで、圧力を７００Torrに設定する（ｔ１７）。時刻ｔ１７以降は、図７の時刻ｔ９以降と同様に行う。
【００４３】
本実施形態の製造方法によれば、従来の製造方法に、減圧パージを行う工程を追加するだけでよいので、簡素なプロセス条件で、チャンバの内壁に付着した副生成物を除去できる。
【００４４】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る半導体装置の製造方法について、一工程段階を示す断面図である。
【図２】図１に後続する一工程段階を示す断面図である。
【図３】図２に後続する一工程段階を示す断面図である。
【図４】図３に後続する一工程段階を示す断面図である。
【図５】図４に後続する一工程段階を示す断面図である。
【図６】図５に後続する一工程段階を示す断面図である。
【図７】第１実施形態の製造方法で、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示すタイムチャートである。
【図８】本発明の第２実施形態に係る半導体装置の製造方法について、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示すタイムチャートである。
【図９】本発明の第３実施形態に係る半導体装置の製造方法について、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示すタイムチャートである。
【図１０】半導体装置のメモリセルの構成の一例を示す断面図である。
【図１１】従来の製造方法で、ＳｉＮ膜形成用チャンバ内でのプロセス条件の変化を示すタイムチャートである。
【図１２】第１実施形態の製造方法に従って製造された半導体装置について、キャパシタの蓄積電荷及び情報保持特性試験の良品率と、枚葉式処理の繰返し回数との関係を示すグラフである。
【図１３】従来の製造方法に従って製造された半導体装置について、キャパシタの蓄積電荷及び情報保持特性試験の良品率と、枚葉式処理の繰返し回数との関係を示すグラフである。
【符号の説明】
【００４６】
１１：Ｐ型シリコン基板
１２：Ｎ型ウエル
１３：Ｐ型ウエル
１４：ゲート絶縁膜
１５：ポリシリコン膜
１６：金属膜
１７：シリコン窒化膜
１８：ゲート電極
１９：ソース・ドレイン領域
２０：サイドウォール
２１：第１層間絶縁膜
２２ａ：コンタクトホール
２２：コンタクトプラグ
２３：第２層間絶縁膜
２４ａ：スルーホール
２４：プラグ
２５：ビット線
２６：第３層間絶縁膜
２７ａ：スルーホール
２７：プラグ
２８：シリコン窒化膜
２９：第４層間絶縁膜
３０：シリンダ孔
３１：下部電極
３２：ＳｉＮ膜
３３：五酸化タンタル膜
３４：容量絶縁膜
３５：窒化チタン膜
３６：タングステン膜
３７：上部電極
３８：キャパシタ
【図１】
2007012788.tif 000003
【図２】
2007012788.tif 000004
【図３】
2007012788.tif 000005
【図４】
2007012788.tif 000006
【図５】
2007012788.tif 000007
【図６】
2007012788.tif 000008
【図７】
2007012788.tif 000009
【図８】
2007012788.tif 000010
【図９】
2007012788.tif 000011
【図１０】
2007012788.tif 000012
【図１１】
2007012788.tif 000013
【図１２】
2007012788.tif 000014
【図１３】
2007012788.tif 000015