(57)【要約】      （修正有）【課題】それぞれが接点領域によって隣りと分離されている複数のワード線領域と、ワード線領域内にあり、且つ少なくとも部分的に接点領域にあるＯＮＯ層と、スペーサーが周辺領域に形成されるときに、接点領域内のＯＮＯ層の下のシリコンを保護するために、生成される保護要素とを含んでいる不揮発性メモリ装置を提供する。【解決手段】接点領域内のＯＮＯ層の下のシリコンを保護するために生成される保護要素と、を含んでいる。不揮発性メモリ装置は、それぞれが接点領域によって隣りと分離されている複数のワード線領域と、高さが、隣接するビット線酸化物の間の距離の少なくとも四分の一であるビット線酸化物と、を含んでいる。【選択図】図４
2007088457.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置において、
それぞれが接点領域によって隣りと分離されている複数のワード線領域と、
前記ワード線領域内にあり、且つ少なくとも部分的には前記接点領域内にある、酸化物−窒化物−酸化物（ＯＮＯ）層と、
スペーサーが周辺領域に形成されるときに、前記接点領域内の前記ＯＮＯ層の下のシリコンを保護するために、生成される保護要素と、を備えている不揮発性メモリ装置。
【請求項２】
前記保護要素は、酸化物、窒化物、及び、酸化物−窒化物−酸化物の内の１つで形成されている、請求項１に記載の装置。
【請求項３】
前記スペーサーは、５０−１５０ｎｍの厚さのライナーで形成されている、請求項１に記載の装置。
【請求項４】
前記ワード線領域は、サリサイド化されたワード線を備えている、請求項１に記載の装置。
【請求項５】
前記ワード線領域は、シリサイド化されたワード線を備えている、請求項１に記載の装置。
【請求項６】
前記ワード線は、銅シリサイドでサリサイド化されている、請求項４に記載の装置。
【請求項７】
前記ワード線は、ニッケルシリサイドでサリサイド化されている、請求項４に記載の装置。
【請求項８】
前記ワード線は、タングステンシリサイドでシリサイド化されている、請求項５に記載の装置。
【請求項９】
不揮発性メモリ装置において、
それぞれが接点領域によって隣りと分離されている複数のワード線領域と、
高さが、隣接するビット線酸化物の間の距離の少なくとも四分の一であるビット線酸化物と、を備えている不揮発性メモリ装置。
【請求項１０】
少なくとも前記接点領域内の前記ビット線酸化物の間に、保護要素を備えている、請求項９に記載の装置。
【請求項１１】
前記保護要素は、酸化物、窒化物、及び、酸化物−窒化物−酸化物の内の１つで形成されている、請求項１０に記載の装置。
【請求項１２】
前記ワード線領域は、サリサイド化されたワード線を備えている、請求項１１に記載の装置。
【請求項１３】
前記ワード線領域は、シリサイド化されたワード線を備えている、請求項１１に記載の装置。
【請求項１４】
前記ワード線は、銅シリサイドでサリサイド化されている、請求項１２に記載の装置。
【請求項１５】
前記ワード線は、ニッケルシリサイドでサリサイド化されている、請求項１２に記載の装置。
【請求項１６】
前記ワード線は、タングステンシリサイドでシリサイド化されている、請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、対称メモリアレイに、より具体的には、その中の接点領域に関する。
【背景技術】
【０００２】
本出願は、２００５年９月８日出願の米国仮特許出願第６０／７１４，８５２号の恩典を請求し、その全体を参考文献としてここに援用する。
【０００３】
対称メモリアレイは、当該技術では既知である。図１に対称メモリアレイの１つの型式を示しているが、これは、広くＮＲＯＭ（窒化物読み取り専用メモリ）アレイに用いられている。このメモリアレイは、アレイを通して縦に伸張するビット線１０の列と、ビット線１０を横切るワード線１２の行を有している。ワード線１２は、区画１４に分類され、各区画１４は、接点領域１６によって隣りと分けられている。
【０００４】
接点領域１６の接点１８は、通常は、金属線（図示せず）とビット線１０の間を接続することによって、ビット線１０に電力を供給する。接点１８は、通常は大きいためため、ワード線１２の間の標準的な間隔内に嵌め込むことができない。或る型式のアレイでは、各接点領域１６は、１つのワード線１２の空間と、その隣接する両方のワード線までの間隔とを占有している。
【０００５】
以下の特許及び特許出願は、ＮＲＯＭセル用の二重ポリシリコン処理（ＤＰＰ）について説明しており、Hwangへの米国特許第２００４／０１５７３９３号は、小さな寸法の構成要素の望ましくない影響を低減又は最小化しようと試みているＳＯＮＯＳ型の不揮発性メモリセル用の製造工程について説明している。Willerらへの米国特許第６，６８６，２４２  Ｂ２号は、彼らが請求するＮＲＯＭセルを４Ｆ２の面積内で実装できることについて説明している。本発明の譲受者に譲渡されている米国特許第１１／２４７，７３３号は、ＮＲＯＭセルを製造するための更なる工程について説明している。
【０００６】
ＤＰＰ処理では、第１ポリシリコン層が列状に堆積され、その列の間にビット線１０が植え込まれる。ビット線酸化物（図示せず）は、第１ポリシリコン列の間の空間に堆積され、ビット線１０を覆うブロック状の列として形成される。次いで、ワード線１２が、第２ポリシリコン層として堆積され、第１ポリシリコン層の列を、ビット線１０の間で島に切断する。ＮＲＯＭセルでは、ＯＮＯ層（図示せず）は、ポリシリコン層の堆積の前にアレイ全体の上に被せられており、ビット線１０の上から取り除かれる。
【０００７】
ＮＲＯＭアレイに対する共通の実施事項は、ワード線の抵抗を下げるために、第２ポリシリコン層をシリサイド化することである。これは、第２ポリシリコン層を、堆積後、ワード線のパターン化前に、シリサイド化することを伴っている。通常、このために、タングステンシリサイドが用いられる。その後、二重層は、切られてワード線になる。
【０００８】
「サリサイド」として知られている自己整列シリサイド化は、ワード線のシリサイド化に代わる方法である。この処理では、先ずワード線がパターン化され、次に第１ポリシリコン層をエッチングしてワード線が生成され、その後アレイ上に酸化物のスペーサーが作られる。それが完了した後、アレイがシリサイド化される。シリサイド化は、第２ポリシリコンワード線に自己整列する。ワード線の領域では、酸化物のスペーサーは通常生成されないことに注目頂きたい。代わりに、スペーサー用の酸化物が、ワード線の間の隙間を完全に埋める。シリサイド化処理では、銅又はニッケルシリサイドが通常用いられる。
【０００９】
ポリシリコンのサリサイド化の間に、露出しているシリコンも同様にサリサイド化されることは、業界では知られている。これが、ビット線接点領域の大きな問題である。ビット線領域が、ＳＴＩ（シリコントレンチ分離）又は他の誘電層によって保護されていない場合、この層のサリサイド化が漏洩経路を作り出す。
【００１０】
ＮＲＯＭセルについては、本発明と共通の譲受者に譲渡されている米国特許第６，６４９，９７２号など、多くの特許に記載されており、同特許の開示をここに援用する。当てはまる範囲で、ＮＲＯＭに関わる記述は、具体的には、ＮＶＭ装置に用いられるＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）、ＭＮＯＳ（金属−窒化物−酸化物−シリコン）、ＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−シリコン）などを含む関連する酸化物−窒化物の技術を含むよう意図されている。ＮＲＯＭ及び関連技術に関するこの他の記述は、２００５年にSaifun Semiconductorによって発行され、ｈｔｔｐ：／／ｓｉｌｉｃｏｎｎｅｘｕｓ．ｃｏｍで呈示されている資料「不揮発性メモリ技術」と、ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ ｓｙｍｐ／ｎｖｍｔｓ ２０００／ｐｒｅｓｅｎｔａｔｉｏｎｓ／ｂｕ ｗｈｉｔｅ ｓｏｎｏｓ ｌｅｈｉｇｈ ｕｎｉｖ．ｐｄｆで見られる「Ｓｃａｌｅｄ  ＳＯＮＯＳ不揮発性メモリ装置の設計案」と、ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ ｓｙｍｐ／ｎｖｍｔｓ ２０００／ｐａｐｅｒｓ／ａｄａｍｓ ｄ．ｐｄｆで見られる「宇宙及び軍事用のＳＯＮＯＳ不揮発性半導体メモリ」と、ｈｔｔｐ：／／ｒｅｓｅａｒｃｈ．ｐｈｉｌｌｉｐｓ．ｃｏｍ／ｔｅｃｈｎｏｌｏｇｉｅｓ／ｉｃｓ／ｎｖｍｅｍｏｒｉｅｓ／ｉｎｄｅｘ．ｈｔｍｌ．で見られる「Ｐｈｉｌｉｐｓリサーチ−技術  埋め込み式不揮発性メモリ」と、ｈｔｔｐ：／／ｅｃｅ．ｎｕｓ  ｅｄｕ．ｓｇ／ｓｔｆｐａｇｅ／ｅｌｅｚｈｕｃｘ／ｍｙｗｅｂ／ＮＶＭ．ｐｄｆで見られる「半導体メモリ：不揮発性メモリ（ＮＶＭ）」と、に記載されており、それらの全ての全体を、参考文献としてここに援用する。
【特許文献１】米国仮特許出願第６０／７１４，８５２号
【特許文献２】米国特許第２００４／０１５７３９３号
【特許文献３】米国特許第１１／２４７，７３３号
【特許文献４】米国特許第６，６４９，９７２号
【非特許文献１】「不揮発性メモリ技術」２００５年Saifun Semiconductor発行、ｈｔｔｐ：／／ｓｉｌｉｃｏｎｎｅｘｕｓ．ｃｏｍ
【非特許文献２】「Ｓｃａｌｅｄ  ＳＯＮＯＳ不揮発性メモリ装置の設計案」ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ  ｓｙｍｐ／ｎｖｍｔｓ  ２０００／ｐｒｅｓｅｎｔａｔｉｏｎｓ／ｂｕ  ｗｈｉｔｅ  ｓｏｎｏｓ  ｌｅｈｉｇｈ  ｕｎｉｖ．ｐｄｆ
【非特許文献３】「宇宙及び軍事用のＳＯＮＯＳ不揮発性半導体メモリ」ｈｔｔｐ：／／ｋｌａｂｓ．ｏｒｇ／ｒｉｃｈｃｏｎｔｅｎｔ／ＭｅｍｏｒｙＣｏｎｔｅｎｔ／ｎｖｍｔ  ｓｙｍｐ／ｎｖｍｔｓ  ２０００／ｐａｐｅｒｓ／ａｄａｍｓ  ｄ．ｐｄｆ
【非特許文献４】「Ｐｈｉｌｉｐｓリサーチ−技術  埋め込み式不揮発性メモリ」ｈｔｔｐ：／／ｒｅｓｅａｒｃｈ．ｐｈｉｌｌｉｐｓ．ｃｏｍ／ｔｅｃｈｎｏｌｏｇｉｅｓ／ｉｃｓ／ｎｖｍｅｍｏｒｉｅｓ／ｉｎｄｅｘ．ｈｔｍｌ．
【非特許文献５】「半導体メモリ：不揮発性メモリ（ＮＶＭ）」ｈｔｔｐ：／／ｅｃｅ．ｎｕｓ  ｅｄｕ．ｓｇ／ｓｔｆｐａｇｅ／ｅｌｅｚｈｕｃｘ／ｍｙｗｅｂ／ＮＶＭ．ｐｄｆ
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明の好適な実施形態によれば、それぞれが接点領域によって隣りと分離されている複数のワード線領域と、ワード線領域内にあり、且つ少なくとも部分的には接点領域内にある、酸化物−窒化物−酸化物（ＯＮＯ）層と、スペーサーが周辺領域に形成されるときに、接点領域内のＯＮＯ層の下のシリコンを保護するために、生成される保護要素と、を含んでいる不揮発性メモリ装置が提供されている。
【００１２】
更に、本発明の好適な実施形態によれば、保護要素は、酸化物、窒化物、及び、酸化物−窒化物−酸化物の内の１つで形成されている。
【００１３】
更に、本発明の好適な実施形態によれば、スペーサーは、５０−１５０ｎｍ厚さのライナーで形成されている。
【００１４】
更に、本発明の好適な実施形態によれば、ワード線領域は、サリサイド化したワード線又はシリサイド化したワード線の何れかを含んでいる。サリサイド化したワード線は、銅又はニッケルシリサイドによってサリサイド化され、シリサイド化したワード線は、タングステンシリサイドによってシリサイド化されている。
【００１５】
本発明の好適な実施形態によれば、それぞれが接点領域によって隣りと分離されている複数のワード線領域と、高さが、隣接するビット線酸化物の間の距離の少なくとも四分の一であるビット線酸化物と、を含んでいる不揮発性メモリ装置が提供されている。
【００１６】
更に、本発明の好適な実施形態によれば、装置は、更に、少なくとも接点領域のビット線酸化物の間に保護要素を含んでいる。
【００１７】
更に、本発明の好適な実施形態によれば、ワード線領域は、サリサイド化したワード線又はシリサイド化したワード線の何れかを含んでいる。サリサイド化したワード線は、銅又はニッケルシリサイドによってサリサイド化され、シリサイド化したワード線は、タングステンシリサイドによってシリサイド化されている。
【発明を実施するための最良の形態】
【００１８】
本発明と見なされる主題は、特許請求の範囲で具体的に指摘し明確に請求している。しかしながら、本発明は、構成と作用の方法の両方、並びにその目的、特徴及び利点に関して、添付図面と共に以下の詳細な説明を参照すれば、良く理解できるであろう。
【００１９】
図面を単純且つ明確にするために、図示の各要素は、必ずしも同じ縮尺で描いてはいない。例えば、明確にするため、幾つかの要素の寸法を、他の要素に比べて誇張している。更に、適切と考えられる場合は、各図面を通して、同一又は同類の要素を示すのに、参照番号を繰り返し使用している。
【００２０】
以下の詳細な説明では、本発明を完全に理解頂けるように、数多くの具体的な細部について記載している。しかしながら、当業者には理解頂けるように、本発明は、これら具体的な細部に従わずとも実施することができる。また、本発明が曖昧にならないように、周知の方法、手順及び構成要素については、詳細に説明していない。
【００２１】
出願人は、サリサイド化処理が、対称メモリアレイの接点領域に欠点を有することを理解している。
【００２２】
さて、図２Ａと２Ｂは、二重ポリシリコン処理（ＤＰＰ）メモリアレイの、接点を生成する前の等角図である。図２は、２０と標示されている接点領域と、その隣接するワード線領域２２を示している。３つのワード線２４が、ビット線酸化物２６に垂直に、その上に配置されている。ワード線２４の間には、酸化物スペーサー処理の間に生成された、酸化物充填材２７がある。図２Ａは、これも酸化物スペーサー処理の間に生成された酸化物スペーサー３０及び３２を示しており、第１酸化物スペーサー３０は、接点領域２０の縁部に形成されており、第２酸化物スペーサー３２は、接点領域２０内の、ビット線酸化物２６の両側に形成されている。ビット線酸化物２６の間の空間には、酸化物−窒化物−酸化物（ＯＮＯ）層２８がある。ＯＮＯ層２８とビット線酸化物２６は、ワード線区画２２では、ワード線２４又は酸化物充填材２７の何れかに覆われているので、目には見えない（但し、ＯＮＯ層２８は、図２Ａの側面の断面では見えている）。
【００２３】
出願人は、スペーサーとワード線の一方又は両方（第１及び第２ポリシリコン層）のエッチングはＯＮＯ層２８Ｂを過剰にエッチングするので、サリサイド化処理が、接点領域２０に深刻な損傷をもたらすことを、理解している。ワード線エッチングは、ＯＮＯ層２８の上部の酸化物を取り除くのに対して、スペーサーエッチングは、底部の酸化物の一部又は全部を除去しない場合でも、少なくとも窒化物層を取り除く。
【００２４】
ＯＮＯ層２８Ｂが損傷を受けると、接点領域２０では、ＯＮＯ層２８Ｂ（図２Ａ）の下にある３１と標示されているシリコンが現れる。図２Ｂは、ＯＮＯ層２８Ｂが、３４と標示されている位置では底部の酸化物層までエッチングされ、シリコン３１が、酸化物スペーサー３０及び３２の縁部の溝３５に現れている状態を示している。その結果、次のサリサイド化処理の間に、シリコン３１がシリサイド化する。シリサイド化したシリコン３１は、（図２Ａと２Ｂではビット線酸化物２６によって覆われている）隣接するビット線１０の間に導電経路を形成し、隣接するビット線１０の間に電気的短絡を生じさせる。
【００２５】
出願人は、スペーサー３０及び３２を作る段階は、メモリアレイの相補形の金属酸化物半導体（ＣＭＯＳ）周辺（図示せず）にスペーサーを生成する段階と同じであることを、理解している。次に、図３Ａと３Ｂは、メモリアレイの周辺におけるＣＭＯＳスペーサー４２の生成を示している。ポリシリコン線は周辺に互いに遠く離れているので、図３Ａは、２つの広く間隔を空けて配置されたポリシリコンゲート４１を示している。ＣＭＯＳスペーサー４２を作る際は、通常、先ずライナー４０を堆積させるが、このライナー４０は、酸化物、窒化物又はＯＮＯであり、相当に厚く、通常は、ビット線酸化物２６の厚さ程度か、又はそれよりも厚い。例えば、ライナー４０は、５０−１５０ｎｍの厚さである。次に、ライナー４０に異方性エッチバックが施され、その際、平坦な面は、平坦でない面より相当に早くエッチされるので、楔形のスペーサー４２ができる（図３Ｂ）。ライナー４０は厚いので、スペーサー４２は幅広くなる。
【００２６】
エッチバックは、ライナー４０がポリシリコンゲート４１の上から除去されると、停止するよう設計されている。アレイのワード線２４（図２Ａと２Ｂ）は、ワード線領域２２内で互いに近接しているので、隣接するワード線の間のエッチバックは、エッチングが停止されるまでに、ワード線２４の間のＯＮＯ層２８Ａまで到達することはない。実際、図２Ａと２Ｂに示しているように、エッチバックしても、ワード線２４の間に、酸化物充填材として図示されている充填材２７が残る。しかしながら、接点領域２０では、ワード線が無く、図２Ｂに示している先行技術では、エッチバックがＯＮＯ層２８Ｂまで続いている。従って、図２Ｂには層２８Ｂが示されていない。代わりに、その底部の酸化物層３４だけが示されており、スペーサー３０と３２がシリコン３１まで伸張している。
【００２７】
ライナー４０は、周辺とメモリアレイの両方を含んでいるチップを覆っている。ＣＭＯＳ周辺の一部分を示している図３Ａを見ると分かるように、ライナー４０は、ワード線４１の様な平坦な要素の上では平坦で、要素の間に窪み４３を有している。要素が互いに近いほど、窪みは小さい。出願人は、図２Ａと２Ｂに示す接点領域２０が十分に高い要素を有している場合、ライナー４０は、中に非常に浅い窪みを有していることを、理解している。その様な窪みは、エッチバックしても、ＯＮＯ層２８までエッチングするほどには深くなく、従って、接点領域２０には、スペーサーは、殆ど又は全く形成されない。このことが、シリコン３１をエッチバックの際の損傷から守る。
【００２８】
出願人は、ビット線酸化物２６の高さを引き上げると、高い要素になることを理解している。これを図４Ａと４Ｂに示しており、これについて説明するする。この実施形態では、３６で標示されているビット線酸化物は、先行技術のビット線酸化物２６より高い。図４Ａは、図２Ａと２Ｂの接点領域２０内にある様なビット線酸化物３６の、ライナー４０を堆積させた後の状態を示している。ライナー４０には窪み４３Ａがある。
【００２９】
先行技術では、ビット線酸化物２６（図２Ａと２Ｂ）は、酸化物が対処でき、通常は３０−５０ｎｍであり、電圧の関数として画定されていた。高いビット線酸化物３６は、更に、ビット線１０の間の距離Ｄ（図４Ａ）と、ライナーの厚さで画定されている。例えば、ビット線酸化物３６の高さ（図４Ａと４Ｂ）は、追加的に、ビット線１０の間の距離Ｄの、１／４−１の様な一部分として画定してもよい。例えば、ビット線１０の間の距離Ｄが１２０ｎｍの場合は、ビット線３６は、高さが１／２Ｄ又は６０ｎｍである。
【００３０】
図４Ｂは、接点領域２０内のビット線酸化物３６の、ＣＭＯＳスペーサーエッチング段階後の状態を示しており、このエッチングは、アレイと周辺領域で同時に行われる。窪み４３Ａは、比較的小さく、ライナー４０の平坦面よりゆっくりとエッチングされるので、窪み４３Ａは、エッチングの間にあまり変わらないか、又は僅かに大きくなる。窪み４３Ａの深さがビット線酸化物３６の高さより小さい状態から始められる限り、スペーサーエッチング段階がＯＮＯ層２８Ｂまでエッチングすることはなく、ＯＮＯ層２８Ｂの上に保護層４６が残る。
【００３１】
通常、ライナーの厚さは、ＣＭＯＳ周辺の標準的な処理によって決められる。本発明では、ビット線酸化物３６の高さの、ビット線の間の距離Ｄに対する比率は、ライナーの厚さと、部分的にはビット線酸化物３６の部分的エッチングとなるあらゆる処理段階とに依って決まる。
【００３２】
先に述べた処理は、サリサイド化処理による実施に限定されるものではない旨理解頂きたい。接点領域内のシリコン３１を保護することは、損傷の原因に関係なく重要である。従って、ビット線の高さを高くするのは、標準的なシリサイド化処理によってシリサイド化されるワード線にとって有用であり、及び／又は、接点領域２０内のシリコン３１の一般的な保護として有用である。
【００３３】
以上、本発明の幾つかの特徴を図示し説明してきたが、当業者には、多くの修正、置換、変更及び等価物が想起されるであろう。従って、特許請求の範囲は、そのような修正及び変更の全てを、本発明の真の精神の範囲内に含まれるものとして包含するよう意図している旨理解されたい。
【図面の簡単な説明】
【００３４】
【図１】先行技術によるメモリアレイの概略図である。
【図２Ａ】図２Ａは、理想的な状態と、過剰にエッチングされた状態にある図１のメモリアレイの先行技術による接点領域の等角図である。
【図２Ｂ】図２Ｂは、理想的な状態と、過剰にエッチングされた状態にある図１のメモリアレイの先行技術による接点領域の等角図である。
【図３】図３Ａと３Ｂは、それぞれ、先行技術によるメモリアレイのＣＭＯＳ領域の、ライナー堆積後と、そのエッチバック後の、断面図である。
【図４】図４Ａと４Ｂは、それぞれ、本発明によるメモリアレイの接点領域の、ライナー堆積後と、そのエッチバック後の、断面図である。
【図１】
2007088457.tif 000003
【図２Ａ】
2007088457.tif 000004
【図２Ｂ】
2007088457.tif 000005
【図３】
2007088457.tif 000006
【図４】
2007088457.tif 000007
【外国語明細書】
2007088457000001.pdf