(57)【要約】【課題】高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無い、同期整流型のスイッチング式のＤＣ−ＤＣコンバータを提供する。【解決手段】ＤＣ−ＤＣコンバータは、主スイッチ素子１１、整流スイッチ素子１４、インダクタ１２と、及び平滑コンデンサ１３を有するチョッパ回路１と、誤差増幅回路２と、電流検出回路３６、比較回路３２、発振回路３１、ＮＯＲゲート３５、ラッチ回路３４、駆動回路３３、及びデッドタイム調整回路３７を有する制御駆動回路３と、電圧検出回路４を有する。デッドタイム調整回路３７により、出力直流電圧Ｖo が大きくなればなるほど整流スイッチ素子１４のデッドタイムを伸ばす。その結果、出力直流電圧Ｖo の上昇を抑制する。【選択図】図１
2007151271.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、
入力直流電圧が供給される第１のスイッチと、
前記第１のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行い、前記インダクタの電圧を整流する第２のスイッチと、
前記インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、
前記出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、
前記第１のスイッチがオン状態であるときに前記インダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部と、
前記出力直流電圧又は前記誤差信号に基づいて、前記出力直流電圧が目標値よりも大きいときに、前記出力直流電圧と前記目標値との差電圧に相当する電圧検出信号を生成する電圧検出部と、
前記電流検出信号の信号レベルが前記誤差信号の信号レベルに到達すると、前記第１のスイッチをオフ状態とすると共に、前記電圧検出信号に基づいて、前記第１のスイッチがオフ状態となってから前記第２のスイッチがオン状態となるまでの時間を示すデッドタイムが、前記出力直流電圧が前記目標値よりも大きいほど長くなるように、前記第１のスイッチ及び前記第２のスイッチのオン・オフ動作を制御する制御部とを備えている
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記電圧検出部は、
前記入力直流電圧に応じた基準信号を生成する信号生成回路と、
前記出力直流電圧が前記目標値よりも大きいときに、前記誤差信号と前記基準信号との差分を増幅することにより、前記電圧検出信号を生成する増幅回路とを有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御部は、
抵抗とコンデンサとを含み、前記電圧検出信号に基づいて、前記抵抗の抵抗値を変化させることにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御部は、
抵抗とコンデンサとを含み、前記電圧検出信号に基づいて、前記コンデンサの容量値を変化させることにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記制御部は、
入力される信号に互いに異なる遅延を持たせて出力する複数の遅延回路を含み、前記電圧検出信号に基づいて、前記複数の遅延回路のうち、所望の遅延回路を選択することにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記制御部は、
コンデンサを含み、前記コンデンサの電圧が前記電圧検出信号に基づいた電圧に到達するまでの時間に応じて、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に安定した直流電力を供給するＤＣ−ＤＣコンバータに関し、特に、同期整流回路を有するスイッチング式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、各種電子機器に電源電圧を供給するスイッチング式のＤＣ−ＤＣコンバータには、その整流素子にＭＯＳＦＥＴ等のスイッチ素子を用いることによって整流損失を低減した同期整流回路を有するＤＣ−ＤＣコンバータが多用されている。同期整流回路を有するＤＣ−ＤＣコンバータは、整流用スイッチ素子を逆方向に電流が流れることを許容する場合と許容しない場合によって、軽負荷時の動作が異なる。例えば特許文献１は、整流用スイッチ素子を逆方向に電流が流れる従来例に対し、逆方向に電流が流れることを許容しない発明に関するものである。
【０００３】
＜第１の従来例＞
図１９（ａ）は、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、例えば特許文献１の図３に開示された同期整流型の降圧コンバータの回路構成を示している。
【０００４】
図１９（ａ）に示すように、第１の従来例に係るＤＣ−ＤＣコンバータは、制御端子へ入力される信号によってオン・オフ動作を行なう主スイッチ素子１１と、主スイッチ素子１１のオン・オフ動作に応じて磁気エネルギーの蓄積と放出とを繰り返すインダクタ１２（なお、インダクタ１２のインダクタンスをＬとする。）と、インダクタ１２を流れる電流を平滑化する平滑コンデンサ１３と、主スイッチ素子１１のオン・オフ動作と相補的にオン・オフ動作を行なう整流スイッチ素子１４とによって構成されている。主スイッチ素子１１は、入力直流電圧Ｖi （電圧入力端からの直流電圧のことである。）が印加され、平滑コンデンサ１３から出力直流電圧Ｖo （各種電子回路の直流電源電圧となる直流電圧のことである。）が負荷１５へ出力される。
【０００５】
以上の構成を有する第１の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【０００６】
まず、主スイッチ素子１１がオン状態であるとき、電圧入力側から、主スイッチ素子１１及びインダクタ１２を介して、電圧出力側に電流が流れ、インダクタ１２には、磁気エネルギーが蓄積される。主スイッチ素子１１の導通抵抗などを無視すると、主スイッチ素子１１がオン状態であるときのインダクタ１２に流れるインダクタ電流ＩL は、直線的に増加する。ここで、主スイッチ素子１１がオン状態である時間をＴonと表すと、インダクタ電流ＩL の増加量は、(Ｖi −Ｖo )×Ｔon／Ｌ となる。
【０００７】
一方、主スイッチ素子１１がオフ状態であるとき、整流スイッチ素子１４及びインダクタ１２を介して出力側に電流が流れ、インダクタ１２に蓄積された磁気エネルギーが放出される。整流スイッチ素子１４に発生する順方向の電圧降下は、整流手段としてダイオードを用いた場合と比較して小さく、整流損失が少ない。整流スイッチ素子１４の導通抵抗などを無視すると、主スイッチ素子１１がオフ状態であるときのインダクタ１２に流れるインダクタ電流ＩL は、直線的に減少する。主スイッチ素子１１のスイッチング周期をＴとすると、オフ時間は（Ｔ−Ｔon）であることから、インダクタ電流ＩL の減少量は、Ｖo ×(Ｔ−Ｔon）／Ｌ となる。
【０００８】
以上の動作が繰り返され、主スイッチ素子１１のスイッチング動作によって増減するインダクタ電流ＩL は、平滑コンデンサ１３の平滑作用によって平均化され、出力直流電流ＩO として平滑コンデンサ１３から負荷１５へ出力される。
【０００９】
定常状態においては、インダクタ電流ＩL の増加量と減少量とは等しいことから、
(Ｖi −Ｖo )×Ｔon／Ｌ ＝Ｖo ×(Ｔ−Ｔon）／Ｌ
が成立し、上記式より、次の入出力関係式（１）が得られる。
【００１０】
Ｖo ＝(Ｔon／Ｔ) ×Ｖi ＝Ｄ×Ｖi                                ・・・（１）
ここで、式（１）に示すように、主スイッチ素子１１のスイッチング周期Ｔに占めるオン時間Ｔonの割合(Ｔon／Ｔ)は、デューティ比Ｄとして表せるので、式（１）から明らかなように、デューティ比Ｄを調整することによって出力直流電圧Ｖo を制御することができる。
【００１１】
図１９（ｂ）は、重負荷時と軽負荷時とにおけるインダクタ電流ＩL の波形図を示している。
【００１２】
図１９（ｂ）に示すように、第１の従来例に係るＤＣ−ＤＣコンバータでは、負荷１５が軽くて出力直流電流Ｉo が少ない場合、主スイッチ素子１１がオン状態であるときには、インダクタ電流ＩL が出力側から入力側へ逆流する一方、主スイッチ素子１１がオフ状態であるときには、出力側から接地電位へ逆流する期間が発生する。理論上、出力直流電流Ｉo ＝０となる無負荷条件の場合には、出力側へ供給される磁気エネルギーと入力側へ回生される磁気エネルギーとが等しくなり、インダクタ電流ＩL も平均値がゼロとなるように正負に振動する波形を示す。
【００１３】
＜第２の従来例＞
図２０（ａ）は、第２の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、例えば特許文献１の図１に開示された同期整流型の降圧コンバータの回路構成を示している。
【００１４】
図２０（ａ）に示すように、第２の従来例に係るＤＣ−ＤＣコンバータは、主スイッチ素子１１、インダクタ１２、平滑コンデンサ１３、及び整流スイッチ素子１４を有している点で、前述の図１９（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と同様である。一方、図１９（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と異なる点は、比較器１６を用いて、整流スイッチ素子１４の電圧降下を検出し、その電圧降下の方向によって整流スイッチ素子１４のオン・オフ動作が行われる点である。
【００１５】
以上の構成を有する図２０（ａ）に示した第２の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【００１６】
図２０（ｂ）は、重負荷時と軽負荷時とにおけるインダクタ電流ＩL の波形図を示している。
【００１７】
図２０（ｂ）に示すように、出力直流電流Ｉo が多い重負荷時の場合、第２の従来例に係るＤＣ−ＤＣコンバータの動作は、前述した図１９（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの動作と同様である。
【００１８】
一方、軽負荷時の場合には、第２の従来例に係るＤＣ−ＤＣコンバータは、以下のような動作をする。まず、主スイッチ素子１１がオン状態であるとき、入力側から、主スイッチ素子１１及びインダクタ１２を介して、出力側に直線的に増加する電流が流れ、インダクタ１２に磁気エネルギーが蓄積される。次に、主スイッチ素子１１がターンオフすると、整流スイッチ素子１４はオフ状態であるが、整流スイッチ素子１４の寄生ダイオード及びインダクタ１２を介して、出力側に電流が流れ、インダクタ１２の磁気エネルギーを放出し始める。このとき、整流スイッチ素子１４の寄生ダイオードの電圧降下によって比較器１６はＨレベルを出力し、整流スイッチ素子１４はターンオンする。インダクタ１２を流れるインダクタ電流ＩL は、整流スイッチ素子１４とインダクタ１２とを介して、出力側に電流が流れ、インダクタ１２の磁気エネルギーが放出される。このとき、整流スイッチ素子１４の電圧降下によって比較器１６はＨレベルを出力し、整流スイッチ素子１４はオン状態を持続する。インダクタ電流ＩL はやがてゼロに至り、逆流しようとするが、整流スイッチ素子１４の電圧降下が反転するので、比較器１６はＬレベルを出力し、整流スイッチ素子１４がターンオフする。このため、第２の従来例に係るＤＣ−ＤＣコンバータによると、第１の従来例に係るＤＣ−ＤＣコンバータの場合に存在した、主スイッチ素子１１がオフ状態であるときに出力側から接地電位へ逆流する期間をほとんど無くすことができる。その結果、出力側から入力側への電力回生もほとんど無い。
【００１９】
以上で説明した第１の従来例に係るＤＣ−ＤＣコンバータの動作と第２の従来例に係るＤＣ−ＤＣコンバータの動作との相違について説明する。
【００２０】
同期整流回路に逆流を許す構成の第１の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時において出力側から入力側への電力回生によって、重負荷時におけるインダクタ電流連続動作（Continuous Conductive Mode：ＣＣＭと略称される）は変わらないが、一方で、同期整流回路に逆流を許さない構成の第２の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時において、主スイッチ素子及び整流スイッチ素子の双方がオフ状態である期間が存在する、インダクタ電流不連続動作（Discontinuous Conductive Mode：ＤＣＭと略称される）となる。軽負荷であるにもかかわらず動作電流が多く流れる第１の従来例に係るＤＣ−ＤＣコンバータに比べて、軽負荷時に動作電流が少ない第２の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時の効率が優れているという特長を有する。
【００２１】
しかしながら、軽負荷と重負荷とで動作モードが変化する第２の従来例に係るＤＣ−ＤＣコンバータに比べて、負荷の軽重に関わらずにＣＣＭで動作する第１の従来例に係るＤＣ−ＤＣコンバータは、負荷変動に対する応答が速い。特に、負荷が急に軽くなる場合には、出力側から入力側への電力回生が可能であるので、出力直流電圧に発生するオーバーシュートを抑制し、目標値への復帰が速いという特長を有する。
【００２２】
ところで、出力直流電圧を制御する目的で、インダクタ電流のピーク値を検出して調整する電流ピーク値制御方式のＤＣ−ＤＣコンバータがある。電流ピーク値制御方式のＤＣ−ＤＣコンバータは、インダクタを等価的に電流源回路とするので、平滑コンデンサとのＬＣ共振の影響が小さく、制御が容易で過渡応答性能が速いという特長を有する。
【００２３】
しかしながら、電流ピーク値制御方式のＤＣ−ＤＣコンバータは、その制御動作のために、主スイッチ素子のオン時間に最小値が存在し、デューティ比Ｄをゼロにすることができないという制約を有する。特に、主スイッチ素子がオン状態であるときにインダクタに流れるインダクタ電流のピーク値を検出する場合、主スイッチ素子のターンオン時に生じるサージ電流による誤検出を防ぐ目的で、ターンオンからの所定時間を不感時間として設定される。このような不感時間もまたオン時間の最小値を増加させる要因となる。このため、第２の従来例に係るＤＣ−ＤＣコンバータのように、同期整流回路に逆流を許さない構成を有するＤＣ−ＤＣコンバータである場合、軽負荷時の出力安定化を実現するためには、主スイッチ素子のオフ時間を延ばす必要があり、無負荷時においては、理論上、スイッチング周波数はゼロに至る。負荷条件によるスイッチング周波数の大幅な変動は、負荷急変等への過渡応答性能を劣化させることになる。以上のことから、電流ピーク値制御方式のＤＣ−ＤＣコンバータでは、高速応答性を活かす目的で、同期整流回路に逆流を許す構成を採用している場合が多い。
【００２４】
＜第３の従来例＞
図２１は、第３の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、前述した同期整流回路に逆流を許す構成の電流ピーク値制御方式の降圧コンバータの回路構成を示している。
【００２５】
図２１に示すように、第３の従来例に係るＤＣ−ＤＣコンバータは、主スイッチ素子１１、インダクタ１２、平滑コンデンサ１３、及び整流スイッチ素子１４を有している点で、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と同様である。一方、図１９（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータと異なる点は、出力直流電圧Ｖo を検出して目標値との誤差を増幅した誤差信号Ｖe を生成する誤差増幅回路２と、主スイッチ素子１１の電流に応じた電流検出信号Ｖc を生成する電流検出回路３６と、誤差信号Ｖe と電流検出信号Ｖc とを比較する比較回路３２と、所定のスイッチング周波数とパルス幅とを有するクロック信号Ｖck を生成する発振回路３１と、比較回路３２の出力とクロック信号Ｖck を入力されるＮＯＲゲート３５と、クロック信号Ｖck によってセットされる一方でＮＯＲゲート３５の出力によってリセットされ、駆動信号ＤＲを生成するラッチ回路３４と、駆動信号ＤＲを入力して主スイッチ素子１１を駆動する第１の駆動信号Ｖg１と整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２とを生成する駆動回路３３を有している点である。
【００２６】
駆動回路３３は、駆動信号ＤＲがＨレベルになると、第２の駆動信号Ｖg２をＨレベルからＬレベルにして整流スイッチ素子１４をターンオフし、第１の駆動信号Ｖg１をＨレベルからＬレベルにして主スイッチ素子１１をターンオンする。一方、駆動回路３３は、駆動信号ＤＲがＬレベルになると、第１の駆動信号Ｖg１をＬレベルからＨレベルにして主スイッチ素子１１をターンオフし、第２の駆動信号Ｖg２をＬレベルからＨレベルにして整流スイッチ素子１４をターンオンする。
【００２７】
以上の構成を有する図２１に示した第３の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【００２８】
クロック信号Ｖck が立ち上がると、ラッチ回路３４は駆動信号ＤＲを立ち上げ、駆動回路３３は整流スイッチ素子１４をターンオフする一方で主スイッチ素子１１をターンオンする。主スイッチ素子１１がオン状態であるとき、主スイッチ素子１１を介して流れるインダクタ電流ＩL は増加していく。電流検出回路３６からの電流検出信号Ｖc も同様に増加する。やがて、電流検出信号Ｖc が誤差信号Ｖe に到達し、そして上回ると、比較回路３２は出力をＬレベルに反転する。このとき、クロック信号Ｖck がＬレベルであるとＮＯＲゲート３５はＨレベルを出力し、ラッチ回路３４をリセットする。すると、ラッチ回路３４から出力される駆動信号ＤＲはＬレベルとなり、駆動回路３３は主スイッチ素子１１をターンオフする一方で整流スイッチ素子１４をターンオンする。
【００２９】
以上のように、図２１に示した第３の従来例に係るＤＣ−ＤＣコンバータは、クロック信号Ｖck の立上り時に整流スイッチ素子１４をターンオフする一方で主スイッチ素子１１をターンオンし、そして、電流検出信号Ｖc が誤差信号Ｖe に到達し、そして上回ると、主スイッチ素子１１をターンオフする一方で整流スイッチ素子１４をターンオンする、という動作を繰り返す。主スイッチ素子１１がオン状態である時間は、誤差信号Ｖe のレベルが低いほど短くなる。しかしながら、クロック信号Ｖck がＨレベルの間は、ＮＯＲゲート３５によって比較回路３２の出力は無視される。したがって、主スイッチ素子１１がオン状態である時間では、クロック信号Ｖck のパルス幅は最小値となる。
【特許文献１】実用新案２５５５２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
高速応答性を活かすために同期整流回路に逆流を許す構成を有する電流ピーク値制御方式のＤＣ−ＤＣコンバータ（前述の第３の従来例参照）では、主スイッチ素子のオン時間が最小となる最高入力電圧無負荷条件において、主スイッチ素子の最小オン時間を確保しなければならない。ところが、高入力電圧無負荷条件における最小オン時間の確保は、ＬＣ部品を小型化し、高速応答性を向上するスイッチング周波数の高周波化を阻害することになるという問題がある。
【００３１】
本発明の目的は、同期整流回路に逆流を許す構成の電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、高入力電圧無負荷条件における主スイッチ素子の最小オン時間を確保しなければならないという制約が無く、スイッチング周波数の高周波化によってＬＣ部品を小型化し、また、高速応答性の向上が可能なＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００３２】
前記課題を解決するために、本発明の一側面に係るＤＣ−ＤＣコンバータは、インダクタと、入力直流電圧が供給される第１のスイッチと、第１のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行い、インダクタの電圧を整流する第２のスイッチと、インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、第１のスイッチがオン状態であるときにインダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部とを備える。さらに、出力直流電圧又は誤差信号に基づいて、出力直流電圧が目標値よりも大きいときに、出力直流電圧と目標値との差電圧に相当する電圧検出信号を生成する電圧検出部と、電流検出信号の信号レベルが誤差信号の信号レベルに到達すると、第１のスイッチをオフ状態とすると共に、電圧検出信号に基づいて、第１のスイッチがオフ状態となってから第２のスイッチがオン状態となるまでの時間を示すデッドタイムが、出力直流電圧が目標値よりも大きいほど長くなるように、第１のスイッチ及び第２のスイッチのオン・オフ動作を制御する制御部とを備えている。
【００３３】
本発明の一側面に係るＤＣ−ＤＣコンバータによると、電圧検出回路によって出力直流電圧が目標値より大きくなろうとすると、第２のスイッチによって出力直流電圧の上昇を抑制する。これにより、高入力電圧であって、且つ、出力直流電圧が供給される負荷が無負荷である条件における第１のスイッチ素子の最小オン時間の確保という制約が無く、スイッチング周波数の高周波化によってＬＣ部品を小型化し、また、高速応答性の向上を可能とすることができる。
【００３４】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、電圧検出部は、入力直流電圧に応じた基準信号を生成する信号生成回路と、出力直流電圧が前記目標値よりも大きいときに、誤差信号と基準信号との差分を増幅することにより、電圧検出信号を生成する増幅回路とを有している構成が好ましい形態である。
【００３５】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、制御部は、抵抗とコンデンサとを含み、電圧検出信号に基づいて、抵抗の抵抗値を変化させることにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
【００３６】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、制御部は、抵抗とコンデンサとを含み、電圧検出信号に基づいて、コンデンサの容量値を変化させることにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
【００３７】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、制御部は、入力される信号に互いに異なる遅延を持たせて出力する複数の遅延回路を含み、電圧検出信号に基づいて、複数の遅延回路のうち、所望の遅延回路を選択することにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
【００３８】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、制御部は、コンデンサを含み、コンデンサの電圧が電圧検出信号に基づいた電圧に到達するまでの時間に応じて、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
【発明の効果】
【００３９】
同期整流回路に逆流を許す構成の電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、電圧検出回路によって出力直流電圧が目標値より大きくなろうとすると、整流スイッチ素子のボディダイオードの導通期間を増加させることにより、出力直流電圧の上昇を抑制する。これにより、高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無く、スイッチング周波数の高周波化によってＬＣ部品を小型化し、また、高速応答性の向上を可能とすることができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。
【００４１】
図１（ａ）に示すように、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータは、チョッパ回路１、誤差増幅回路（出力誤差検出回路）２、制御駆動回路（制御部）３、及び電圧検出回路（電圧検出部）４によって構成されている。
【００４２】
チョッパ回路１は、制御端子へ入力される信号によってオン・オフ動作を行う主スイッチ素子（第１のスイッチ）１１と、主スイッチ素子１１のオン・オフ動作によって磁気エネルギーの蓄積と放出とを繰り返すインダクタ１２（なお、インダクタ１２のインダクタンスをＬとする）と、インダクタ１２を流れる電流を平滑化する平滑コンデンサ１３と、主スイッチ素子１１のオン・オフ動作と相補的にオン・オフ動作を行なう整流スイッチ素子（第２のスイッチ）１４とによって構成されている。なお、主スイッチ素子１１と整流スイッチ素子１４とは、スイッチングの際に、双方共にオフ状態となる期間であるデッドタイムを有している。主スイッチ素子１１は、入力直流電圧Ｖi が印加され、平滑コンデンサ１３から出力直流電圧Ｖo が負荷１５へ出力される。
【００４３】
誤差増幅回路（出力誤差検出部）２は、出力直流電圧Ｖo を検出して目標値との誤差を増幅した誤差信号Ｖeを生成する。
【００４４】
電圧検出回路４は、誤差増幅回路２が出力する誤差信号Ｖe を検出し、出力直流電圧Ｖo が目標値を越えるような検出レベルＶea を誤差信号Ｖe が下回ると、検出レベルＶea と誤差信号Ｖe との差に応じた検出信号を出力する。
【００４５】
制御駆動回路３は、主スイッチ素子１１の電流に応じた電流検出信号Ｖc を生成する電流検出回路３６と、誤差信号Ｖe と電流検出信号Ｖc とを比較する比較回路３２と、所定のスイッチング周波数とパルス幅とを有するクロック信号Ｖckを生成する発振回路３１と、比較回路３２の出力とクロック信号Ｖckとが入力されるＮＯＲゲート３５と、クロック信号Ｖckでセットされる一方でＮＯＲゲート３５の出力でリセットされ、駆動信号ＤＲを生成するラッチ回路３４と、駆動信号ＤＲを入力して主スイッチ素子１１を駆動する第１の駆動信号Ｖg１を生成し、さらに、第１の駆動信号Ｖg１とは逆論理で、最小値に設定されたデッドタイムを有する信号Ｖg２０を生成する駆動回路３３とを有している。さらに、制御駆動回路３はデッドタイム調整回路３７を有し、デッドタイム調整回路３７は、信号Ｖg２０と電圧検出回路４からの検出信号とに応じて、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムが調整された第２の駆動信号Ｖg２を生成する。
【００４６】
以下に、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１（ｂ）を参照しながら説明する。図１（ｂ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【００４７】
主スイッチ素子１１と整流スイッチ素子１４は制御駆動回路３からの駆動パルスに従って、所定のスイッチング周波数でオン・オフ動作を行なう。まず、主スイッチ素子１１がオン状態であるとき、入力側から主スイッチ素子１１及びインダクタ１２を介して出力側に電流が流れ、インダクタ１２に磁気エネルギーが蓄積される。主スイッチ素子１１の導通抵抗などを無視すると、このときにおけるインダクタ電流ＩL は直線的に増加する。主スイッチ素子１１がオン状態である時間をＴonと表すと、インダクタ電流ＩL の増加量は、(Ｖi −Ｖo )×Ｔon／Ｌ となる。
【００４８】
次に、主スイッチ素子１１がオフ状態であり、且つ、整流スイッチ素子１４がまだオフ状態であるとき、整流スイッチ素子１４のボディダイオードが導通し、整流スイッチ素子１４のボディダイオードとインダクタ１２とを介して出力側に電流が流れ、インダクタ１２の磁気エネルギーが放出される。整流スイッチ素子１４のボディダイオード導通期間をＴ１、ボディダイオードの順方向電圧をＶf とすると、このときにおけるインダクタ電流ＩL の減少量は、(Ｖo ＋Ｖf )×Ｔ１／Ｌとなる。
【００４９】
次に、整流スイッチ素子１４がオン状態となると、整流スイッチ素子１４とインダクタ１２とを介して出力側に電流が流れ、インダクタ１２の磁気エネルギーが放出される。整流スイッチ素子１４の導通抵抗などを無視すると、このときにおけるインダクタ電流ＩL は直線的に減少する。主スイッチ素子１１のスイッチング周期をＴ、主スイッチ素子１１のボディダイオード導通期間をＴh とすると、整流スイッチ１４がオン状態である期間におけるインダクタ電流ＩL の減少量は、Ｖo ×(Ｔ−Ｔon−Ｔ１−Ｔh )／Ｌとなる。
【００５０】
次に、整流スイッチ素子１４がオフ状態となり、且つ、主スイッチ素子１１がオフ状態である期間、主スイッチ素子１１のボディダイオードが導通し、インダクタ１２を介して出力側に電流が流れ、インダクタ１２に磁気エネルギーが蓄積される。このときにおけるインダクタ電流ＩL の増加量は(Ｖi ＋Ｖf −Ｖo )×Ｔh ／Ｌとなる。
【００５１】
以上の動作が繰り返され、主スイッチ素子１１のスイッチング動作によって増減するインダクタ電流ＩL は平滑コンデンサの平滑作用によって平均化され、出力直流電流Ｉo として平滑コンデンサから負荷１５へ出力される。
【００５２】
定常状態においては、インダクタ電流ＩL の増加量と減少量とは等しいことから、
(Ｖi −Ｖo )×Ｔon／Ｌ＋(Ｖi ＋Ｖf −Ｖo )×Ｔh ／Ｌ＝
(Ｖo ＋Ｖf )×Ｔ１／Ｌ＋Ｖo ×(Ｔ−Ｔon−Ｔ１−Ｔh )／Ｌ
が成立し、上記式より、次の入出力電圧関係式（２）が得られる。
【００５３】
Ｖo ＝Ｖi ×(Ｔon＋Ｔh )／Ｔ＋Ｖf ×(Ｔh −Ｔ１)／Ｔ        ・・・  (２)
ここで、(２)式から明らかなように、整流スイッチ素子１４のボディダイオード導通期間Ｔ１を大きくすると出力直流電圧Ｖo が低下することが分かる。
【００５４】
以下に、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータにおける誤差増幅回路２、電圧検出回路４、制御駆動回路３、及びデッドタイム調整回路３７の動作について説明する。
【００５５】
図１（ｂ）に示すように、チョッパ回路１からの出力直流電圧Ｖo が目標値以下の場合、誤差増幅回路２が出力する誤差信号Ｖe は、電圧検出回路４の検出レベルＶeaよりも高く、デッドタイム調整回路３７は動作しない。デッドタイム調整回路３７は駆動回路３３の出力Ｖg２０を第２の駆動信号Ｖg２として出力する。この場合におけるデッドタイムは駆動回路３３によって決定され、最小値Ｔdaとなる。
【００５６】
さて、クロック信号Ｖckが立ち上がると、ラッチ回路３４は駆動信号ＤＲを立ち上げ、駆動回路３３は整流スイッチ素子１４をターンオフする一方で主スイッチ素子１１をターンオンする。主スイッチ素子１１がオン状態であるとき、主スイッチ素子１１を介して流れるインダクタ電流ＩL は増加していく。電流検出回路３６からの電流検出信号Ｖc も同様に増加する。やがて、電流検出信号Ｖc が誤差信号Ｖe に到達し、そして上回ると、比較回路３２は出力をＬレベルに反転する。このとき、クロック信号ＶckがＬレベルであるとＮＯＲゲート３５はＨレベルを出力し、ラッチ回路３４をリセットする。すると、ラッチ回路３４から出力される駆動信号ＤＲはＬレベルとなり、駆動回路３３は主スイッチ素子１１をターンオフし、デッドタイムＴdaの後、整流スイッチ素子１４をターンオンする。主スイッチ素子１１がオン状態である時間は、誤差信号Ｖe のレベルが低いほど短くなる。しかしながら、クロック信号ＶckがＨレベルである間はＮＯＲゲート３５によって比較回路３２の出力は無視される。したがって、主スイッチ素子１１がオン状態である時間は、クロック信号Ｖck のパルス幅は最小値となる。
【００５７】
入力直流電圧Ｖi が高くなり、出力直流電圧Ｖo を目標値に制御するための主スイッチ素子１１がオン状態である時間が、クロック信号Ｖck のパルス幅以下になると、このままでは出力直流電圧Ｖo を目標値に制御することができなくなる。図１（ｂ）に示すように、出力直流電圧Ｖo が目標値を上回ると、電圧検出回路４では、誤差増幅回路２からの誤差信号Ｖe は検出レベルＶeaを下回り、その差に応じた検出信号がデッドタイム調整回路３７に出力される。整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２は、デッドタイム調整回路３７によってデッドタイムはＴdaよりも大きくなり、Ｔdbになる。前述した式（２）から、デッドタイムが大きくなることにより、出力直流電圧Ｖo の上昇は抑制され、結果的に、目標値をわずかに上回った電位に落ち着く。
【００５８】
なお、図１（ｂ）のインダクタ電流ＩL の波形において、電流連続動作条件として、整流スイッチ素子１４のボディダイオード導通期間終了時におけるインダクタ電流ＩL の値がＩ3 とすると、Ｉ3 ＞０が成立することが必要である。また、出力直流電圧Ｖo が最も上昇する無負荷時には、図１（ｂ）におけるインダクタ電流ＩL の波形図に斜線で示した面積Ｓ１と面積Ｓ２とについて、Ｓ１＝Ｓ２が成立する。上記条件より、整流スイッチ素子１４のボディダイオード導通期間Ｔ１の範囲を求めると、次式（３）
Ｔ１＜(Ｖo −Ｖi ×Ｔon2 ／Ｔ2 )／(Ｖo ＋Ｖi ×Ｔon／Ｔ)    ・・・（３）
となる。
【００５９】
また、電圧検出回路４の検出レベルＶeaは、以下に説明するように、入力直流電圧Ｖi が高いほど高くした方がよい。本発明のように、主スイッチ素子１１がオン状態であるときにおけるピーク値電流Ｉｐを検出し制御する場合、誤差信号Ｖe は結果的にピーク値電流Ｉｐに相当する値となる。本発明で解決すべき課題である高入力時の出力直流電圧Ｖo の上昇は、無負荷時に最大となる。このときにおけるインダクタ電流ＩL のピーク値Ｉｐはデッドタイムを無視すると、次式（４）で表される。
【００６０】
Ｉｐ＝  (Ｖi −Ｖo )×Ｖo ×Ｔ／(２×Ｖi ×Ｌ)              ・・・（４）
式（４）は、Ｖi の変化に対し単調増加を行なう。すなわち、無負荷時におけるインダクタ電流ＩL のピーク値Ｉｐは、入力直流電圧Ｖi が高いほど大きくなる。このため、電圧検出回路４の検出レベルＶeaを高入力電圧無負荷時におけるピーク値Ｉｐに相当するレベルに設定すると、主スイッチ素子１１がオン状態である時間にまだ余裕のある低入力電圧時において、電圧検出回路４が検出信号を出力して整流スイッチ素子１４のデッドタイムを大きくする可能性がある。出力直流電圧Ｖo を目標値に安定化する動作には影響ないが、効率を劣化させてしまう。以上のことから、電圧検出回路４の検出レベルＶeaも入力直流電圧Ｖi が高いほど高くした方がよい。具体的には、入力直流電圧Ｖi を抵抗分圧するなどして適切な検出レベルＶeaを送出するとよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００６１】
図２（ａ）は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図２（ａ）において、図１（ａ）に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は省略する。
【００６２】
図２（ａ）に示す本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図１（ａ）に示す構成と異なる点は、出力直流電圧の上昇を検出する電圧検出回路４ａが、誤差信号Ｖe ではなく出力直流電圧Ｖo を直接監視する点である。
【００６３】
以下に、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作について、図２（ｂ）を参照しながら説明する。なお、図２（ｂ）は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【００６４】
本発明の第２の実施形態に係るＤＣ−ＤＣコンバータでは、電圧検出回路４ａは、出力直流電圧Ｖo を目標値Ｖoaと比較し、チョッパ回路１の出力直流電圧Ｖo が目標値Ｖoa以下である場合、デッドタイム調整回路３７は動作しない。デッドタイム調整回路３７は、駆動回路３３の出力Ｖg２０を第２の駆動信号Ｖg２として出力する。この場合におけるデッドタイムは駆動回路３３によって決定され、最小値Ｔdaとなる。
【００６５】
入力直流電圧Ｖi が高くなり、出力直流電圧Ｖo を目標値に制御するための主スイッチ素子１１がオン状態である時間が、クロック信号Ｖckのパルス幅以下になると、このままでは出力直流電圧Ｖo を目標値に制御することができなくなる。図２（ｂ）に示すように、出力直流電圧Ｖo が目標値Ｖoaを上回ると、電圧検出回路４では、その差に応じた検出信号がデッドタイム調整回路３７に出力される。整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２は、デッドタイム調整回路３７によってデッドタイムはＴdaよりも伸び、Ｔdbになる。前述した式（２）式から、デッドタイムが大きくなることにより、出力直流電圧Ｖo の上昇は抑制され、結果的に、目標値をわずかに上回った電位に落ち着く。
（第３の実施形態）
以下、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００６６】
図３は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図３において、図１（ａ）に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００６７】
本発明の第３の実施形態に係るＤＣ−ＤＣコンバータは、誤差増幅信号Ｖe のレベルによって、抵抗とコンデンサとから構成される遅延回路における抵抗値を変化させることで遅延時間を変え、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
【００６８】
図３に示す本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図１（ａ）に示す回路構成と異なる点は、電圧検出回路４及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【００６９】
図３において、電圧検出回路４は、基準電圧源４０１、４０２及び４０３と、比較回路４１、４２及び４３と、ラッチ回路４１１、４１２及び４１３とを有している。比較回路４１、４２及び４３は、それぞれ、基準電圧源４０１、４０２及び４０３の電圧値Ｖ４１、Ｖ４２及びＶ４３を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ｖe を入力される。ラッチ回路４１１、４１２及び４１３は、それぞれのＤ端子に比較回路４１、４２及び４３の出力信号が入力され、それぞれのＣＫ端子に駆動回路３３の出力信号Ｖg２０が入力される。ラッチ回路４１１、４１２及び４１３の出力信号をそれぞれＶo４１、Ｖo４２及びＶo４３とする。
【００７０】
図３において、デッドタイム調整回路３７は、ＡＮＤゲート５０１と、バッファ５０２及び５０３と、抵抗５０４、５０５及び５０６と、コンデンサ５１１と、スイッチ５０７、５０８、５０９及び５１０とを有する。バッファ５０３は駆動回路３３の出力信号Ｖg２０が入力される。バッファ５０３の出力には抵抗５０６、５０５及び５０４が直列に接続され、抵抗５０４の他端にはスイッチ５１０を介してコンデンサ５１１が接続されている。抵抗５０６、５０５及び５０４には、それぞれスイッチ５０９、５０８及び５０７が並列に接続されており、スイッチ５０９、５０８及び５０７は、それぞれ、信号Ｖo４３、Ｖo４２及びＶo４１によって駆動される。また、スイッチ５１０は信号Ｖo４１によって駆動される。抵抗５０４とスイッチ５１０との接続ノードにはバッファ５０２が接続されており、バッファ５０２の出力と信号Ｖg２０はＡＮＤゲート５０１に入力される。ＡＮＤゲート５０１の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【００７１】
図３に示した電圧検出回路４は、誤差増幅回路２が出力する誤差信号Ｖe を監視する。出力直流電圧Ｖo が目標値に等しい場合における誤差信号Ｖe をＶa と表すと、Ｖa ＞Ｖ４１＞Ｖ４２＞Ｖ４３の関係が成立するものとする。また、Ｖ４１、Ｖ４２及びＶ４３は入力直流電圧Ｖi が高い程高い値になるものとする。これらの点については、第１の実施形態で説明した通りである。
【００７２】
以下に、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの動作について、図４を参照しながら説明する。なお、図４は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【００７３】
図４において、出力直流電圧Ｖo が目標値以下である場合、誤差信号Ｖe がＶ４１よりも高いので、比較回路４１、４２及び４３は全てＬレベルを出力する。このとき、デッドタイム調整回路３７のスイッチ５０７、５０８及び５０９は全てオン状態となり、抵抗５０４、５０５及び５０６はショートされる。また、スイッチ５１０は比較回路４１の出力によってＧＮＤ側へ接続され、コンデンサ５１１はバッファ５０２の入力から切り離されており、ＡＮＤゲート５０１の２入力にはどちらもデッドタイム調整回路３７に入力される信号Ｖg２０と同じ信号が入力され、第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【００７４】
次に、出力直流電圧Ｖo が目標値よりも高くなった場合、誤差信号Ｖe がＶ４１を下回ると、比較回路４１の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１１の出力Ｖo４１がＨレベルになり、スイッチ５１０がバッファ５０２の入力へ接続され、スイッチ５０７がオフし、バッファ５０２の出力Ｖg２１には、抵抗５０４及びコンデンサ５１１によって生成される遅延時間ＴdaだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５０１の出力には、Ｖg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００７５】
さらに、出力直流電圧Ｖo が高くなり、誤差信号ＶeがＶ４２を下回ると比較回路４２の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１２の出力Ｖo４２がＨレベルになり、スイッチ５０８がオフ状態となり、バッファ５０２の出力Ｖg２１には、抵抗５０４及び５０５とコンデンサ５１１とによって生成される遅延時間ＴdbだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５０１の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００７６】
さらに、出力直流電圧Ｖoが高くなり、誤差信号ＶeがＶ４３を下回ると比較回路４３の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１３の出力がＨレベルになり、スイッチ５０９がオフ状態となり、バッファ５０２の出力Ｖg２１には、抵抗５０４、５０５及び５０６とコンデンサ５１１とによって生成される遅延時間ＴdcだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５０１の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００７７】
以上のように、誤差増幅回路２の出力に応じて、遅延生成部における抵抗をスイッチ制御によってその抵抗値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部の抵抗値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第４の実施形態）
以下、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００７８】
図５は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図５において、図２（ａ）に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００７９】
本発明の第４の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo のレベルによって、抵抗とコンデンサとから構成される遅延回路における抵抗値を変えることで遅延時間を変え、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
【００８０】
図５に示す本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図２（ａ）に示す回路構成と異なる点は、電圧検出回路４ａ及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【００８１】
図５において、電圧検出回路４ａは、基準電圧源４０１ａ、４０２ａ及び４０３ａと、比較回路４１ａ、４２ａ及び４３ａと、ラッチ回路４１１ａ、４１２ａ及び４１３ａとを有している。比較回路４１ａ、４２ａ及び４３ａは、それぞれ、基準電圧源４０１ａ、４０２ａ及び４０３ａの電圧値Ｖ４１ａ、Ｖ４２ａ及びＶ４３ａを反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Ｖo が入力される。ラッチ回路４１１ａ、４１２ａ及び４１３ａは、それぞれのＤ端子に比較回路４１ａ、４２ａ及び４３ａの出力信号が入力され、それぞれのＣＫ端子に駆動回路３３の出力信号Ｖg２０が入力される。ラッチ回路４１１ａ、４１２ａ及び４１３ａの出力信号をそれぞれＶo４１ａ、Ｖo４２ａ、Ｖo４３ａとする。
【００８２】
図５において、デッドタイム調整回路３７は、ＡＮＤゲート５０１と、バッファ５０２及び５０３と、抵抗５０４、５０５及び５０６と、コンデンサ５１１と、スイッチ５０７、５０８、５０９及び５１０とを有している。バッファ５０３は駆動回路３３の出力信号Ｖg２０が入力される。バッファ５０３の出力には抵抗５０６、５０５及び５０４が直列に接続され、抵抗５０４の他端にはスイッチ５１０を介してコンデンサ５１１が接続される。抵抗５０６、５０５及び５０４には、それぞれスイッチ５０９、５０８及び５０７が並列に接続され、スイッチ５０９、５０８及び５０７は、それぞれ信号Ｖo４３ａ、Ｖo４２ａ及びＶo４１ａによって駆動される。また、スイッチ５１０は信号Ｖo４１ａによって駆動される。抵抗５０４とスイッチ５１０との接続ノードにはバッファ５０２が接続され、バッファ５０２の出力と信号Ｖg２０はＡＮＤゲート５０１に入力される。ＡＮＤゲート５０１の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【００８３】
図５に示した電圧検出回路４ａは、出力直流電圧Ｖo を監視する。出力直流電圧Ｖo の目標値をＶoaと表すと、Ｖoa＜Ｖ４１ａ＜Ｖ４２ａ＜Ｖ４３ａの関係が成立するものとする。
【００８４】
以下に、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの動作について、図６を参照しながら説明する。なお、図６は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【００８５】
図６において、出力直流電圧Ｖo が目標値以下の場合、出力直流電圧Ｖo がＶ４１ａよりも低いために、比較回路４１ａ、４２ａ及び４３ａは全てＬレベルを出力する。このときに、デッドタイム調整回路３７のスイッチ５０７、５０８及び５０９は全てオン状態となり、抵抗５０４、５０５及び５０６はショートされる。また、スイッチ５１０は比較回路４１ａの出力によってＧＮＤ側へ接続され、コンデンサ５１１はバッファ５０２の入力から切り離されており、ＡＮＤゲート５０１の２入力にはどちらもデッドタイム調整回路３７に入力される信号Ｖg２０と等しい信号が入力され、ＡＮＤゲート５０１の出力には第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【００８６】
次に、出力直流電圧Ｖo が目標値Ｖよりも高くなった場合、出力直流電圧Ｖo がＶ４１ａを上回ると、比較回路４１ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１１ａの出力Ｖo４１ａがＨレベルになり、スイッチ５１０がバッファ５０２の入力へ接続され、スイッチ５０７がオフし、バッファ５０２の出力Ｖg２１には、抵抗５０４及びコンデンサ５１１から生成される遅延時間Ｔdaだけ、デッドタイム調整回路３７に入力される信号Ｖg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５０１の出力には、Ｖg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００８７】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧Ｖo がＶ４２ａを上回ると比較回路４２ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１２ａの出力Ｖo４２ａがＨレベルになり、スイッチ５０８がオフ状態となり、バッファ５０２の出力Ｖg２１には、抵抗５０４、５０５とコンデンサ５１１から生成される遅延時間ＴｄｂだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５０１の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００８８】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧Ｖo がＶ４３ａを上回ると、比較回路４３ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１３ａの出力がＨレベルになり、スイッチ５０９がオフ状態となり、バッファ５０２の出力Ｖg２１には、抵抗５０４、５０５及び５０６とコンデンサ５１１から生成される遅延時間ＴｄｃだけＶg２０遅れた信号が発生する。このとき、ＡＮＤゲート５０１出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００８９】
以上のように、出力直流電圧Ｖo に応じて、遅延生成部分の抵抗をスイッチ制御によってその抵抗値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部の抵抗値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第５の実施形態）
以下、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００９０】
図７は、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図７において、図１（ａ）に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００９１】
本発明の第５の実施形態に係るＤＣ−ＤＣコンバータは、誤差増幅信号Ｖe のレベルによって、抵抗とコンデンサとから構成される遅延回路における容量値を変えることで遅延時間を変え、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
【００９２】
図７に示す本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図１（ａ）に示す構成と異なる点は、電圧検出回路４及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【００９３】
図７において、電圧検出回路４は、基準電圧源４０４、４０５及び４０６と、比較回路４４、４５及び４６と、ラッチ回路４１４、４１５及び４１６とを有している。比較回路４４、４５及び４６は、それぞれ、基準電圧源４０４、４０５及び４０６の電圧値Ｖ４４、Ｖ４５及びＶ４６を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ｖe が入力される。ラッチ回路４１４、４１５及び４１６は、それぞれのＤ端子に比較回路４４、４５及び４６の出力信号が入力され、それぞれのＣＫ端子に駆動回路３３の出力信号Ｖg２０が入力される。ラッチ回路４１４、４１５及び４１６の出力信号をそれぞれＶo４４、Ｖo４５及びＶo４６とする。
【００９４】
図７において、デッドタイム調整回路３７は、ＡＮＤゲート５１２と、バッファ５１３及び５１４と、抵抗５１５と、コンデンサ５１９、５２０及び５２１と、スイッチ５１６、５１７及び５１８とを有している。バッファ５１４は駆動回路３３の出力信号Ｖg２０が入力される。バッファ５１４の出力には抵抗５１５が直列に接続され、抵抗５１５の他端にはスイッチ５１８、５１７及び５１６を介して、それぞれコンデンサ５２１、５２０及び５１９が接続され、スイッチ５１８、５１７及び５１６は、それぞれ信号Ｖo４６、Ｖo４５及びＶo４４によって駆動される。抵抗５１５とスイッチ５１８、５１７及び５１６との接続ノードにはバッファ５１３が接続され、バッファ５１３の出力と信号Ｖg２０とはＡＮＤゲート５１２に入力される。ＡＮＤゲート５１２の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【００９５】
図７に示した電圧検出回路４は誤差増幅回路２が出力する誤差信号を監視する。出力直流電圧Ｖo が目標値に等しい場合における誤差信号Ｖe をＶa と表すと、Ｖa ＞Ｖ４４＞Ｖ４５＞Ｖ４６の関係が成立するものとする。また、Ｖ４４、Ｖ４５及びＶ４６は入力直流電圧Ｖi が高い程高い値になるものとする。これらの点については、第１の実施形態で説明した通りである。
【００９６】
以下に、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作について、図８を参照しながら説明する。なお、図８は、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【００９７】
図８において、出力直流電圧Ｖo が目標値以下の場合、誤差信号Ｖe がＶ４４よりも高いので、比較回路４４、４５及び４６は全てＬレベルを出力する。このとき、デッドタイム調整回路３７のスイッチ５１６、５１７及び５１８は全てＧＮＤ側へ接続され、コンデンサ５１９、５２０及び５２１はＶg２２のラインから切り離される。このとき、ＡＮＤゲート５１の２入力にはどちらもデッドタイム調整回路３７に入力される信号Ｖg２０と同じ信号が入力され、第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【００９８】
次に、出力直流電圧Ｖo が目標値よりも高くなった場合、誤差信号Ｖe がＶ４４を下回ると、比較回路４４の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１４の出力がＨレベルになり、スイッチ５１６がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９とから生成される遅延時間ＴdaだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５１２出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【００９９】
さらに、出力直流電圧Ｖo が高くなり、誤差信号Ｖe がＶ４５を下回ると、比較回路４５の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１５の出力がＨレベルになり、スイッチ５１７がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９及び５２０から生成される遅延時間ＴdbだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５１２の出力には、Ｖg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１００】
さらに、出力直流電圧Ｖo が高くなり、誤差信号Ｖe がＶ４６を下回ると、比較回路４６の出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１６の出力がＨレベルになり、スイッチ５１８がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９、５２０及び５２１から生成される遅延時間ＴｄｃだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５１２出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１０１】
以上のように、誤差増幅回路２の出力に応じて、遅延生成部におけるコンデンサをスイッチ制御によってその容量値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部の容量値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第６の実施形態）
以下、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１０２】
図９は、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図９において、図２（ａ）に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１０３】
本発明の第６の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo のレベルによって、抵抗とコンデンサとから構成される遅延回路における容量値を変えることで遅延時間を変え、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１１がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
【０１０４】
図９に示す本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図２（ａ）に示す回路構成と異なる点は、電圧検出回路４ａ及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【０１０５】
図９において、電圧検出回路４ａは、基準電圧源４０４ａ、４０５ａ及び４０６ａと、比較回路４４ａ、４５ａ及び４６ａと、ラッチ回路４１４ａ、４１５ａ及び４１６ａとを有している。比較回路４４ａ、４５ａ及び４６ａは、それぞれ、基準電圧源４０４ａ、４０５ａ及び４０６ａの電圧値Ｖ４４ａ、Ｖ４５ａ及びＶ４６ａを反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Ｖo が入力される。ラッチ回路４１４ａ、４１５ａ及び４１６ａは、それぞれのＤ端子に比較回路４４ａ、４５ａ及び４６ａの出力信号が入力され、それぞれのＣＫ端子に駆動回路３３の出力信号Ｖg２０が入力される。ラッチ回路４１４ａ、４１５ａ及び４１６ａの出力信号をそれぞれＶo４４ａ、Ｖo４５ａ、Ｖo４６ａとする。
【０１０６】
図９において、デッドタイム調整回路３７は、ＡＮＤゲート５１２と、バッファ５１３及び５１４と、抵抗５１５と、コンデンサ５１９、５２０及び５２１と、スイッチ５１６、５１７及び５１８とを有している。バッファ５１４は駆動回路３３の出力信号Ｖg２０が入力される。バッファ５１４の出力には抵抗５１５が直列に接続され、抵抗５１５の他端にはスイッチ５１８、５１７及び５１６を介してそれぞれコンデンサ５２１、５２０及び５１９が接続され、スイッチ５１８、５１７及び５１６はそれぞれ信号Ｖo４６ａ、Ｖo４５ａ及びＶo４４ａによって駆動される。抵抗５１５とスイッチ５１８、５１７及び５１６との接続ノードにはバッファ５１３が接続され、バッファ５１３の出力と信号Ｖg２０はＡＮＤゲート５１２に入力される。ＡＮＤゲート５１２の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【０１０７】
図９に示した電圧検出回路４ａは、出力直流電圧Ｖo を監視する。出力直流電圧Ｖo の目標値をＶoaと表すと、Ｖoa＜Ｖ４４ａ＜Ｖ４５ａ＜Ｖ４６ａの関係が成立するものとする。
【０１０８】
以下に、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１０を参照しながら説明する。なお、図１０は、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【０１０９】
図１０において、出力直流電圧Ｖo が目標値以下の場合、出力直流電圧Ｖo がＶ４４ａよりも低いために、比較回路４４ａ、４５ａ及び４６ａは全てＬレベルを出力する。このときに、デッドタイム調整回路３７のスイッチ５１６、５１７及び５１８は全てＧＮＤ側へ接続され、コンデンサ５１９、５２０及び５２１はＶｇ２２のラインから切り離されており、ＡＮＤゲート５１２の２入力にはどちらもデッドタイム調整回路３７に入力される信号Ｖg２０と等しい信号が入力され、ＡＮＤゲート５１２出力には第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【０１１０】
次に、出力直流電圧Ｖo が目標値よりも高くなった場合、出力直流電圧Ｖo がＶ４４ａを上回ると、比較回路４４ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨ レベルに切り替わると、ラッチ回路４１４ａの出力Ｖo４４ａがＨレベルになり、スイッチ５１６がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９とから生成される遅延時間ＴdaだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５１２の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１１１】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧がＶ４５ａを上回ると、比較回路４５ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わると、ラッチ回路４１５ａの出力がＨレベルになり、スイッチ５１７がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９及び５２０から生成される遅延時間ＴdbだけＶg２０よりも遅れた信号が発生する。このとき、ＡＮＤゲート５１２の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１１２】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧Ｖo がＶ４６ａを上回ると比較回路４６ａの出力がＨレベルに切り替わり、Ｖg２０がＬレベルからＨレベルに切り替わるとラッチ回路４１６ａの出力がＨレベルになり、スイッチ５１８がバッファ５１３の入力側へ接続され、バッファ５１３の出力Ｖg２１には、抵抗５１５とコンデンサ５１９、５２０及び５２１から生成される遅延時間Ｔdcだけ遅れた信号が発生する。このとき、ＡＮＤゲート５１２の出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１１３】
以上のように、出力直流電圧Ｖo に応じて、遅延生成部のコンデンサをスイッチ制御によってその容量値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部の容量値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第７の実施形態）
以下、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１１４】
図１１は、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１１において、図１（ａ）に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１１５】
本発明の第７の実施形態に係るＤＣ−ＤＣコンバータは、誤差増幅信号Ｖe のレベルに応じて、複数の遅延回路から一つの遅延回路を選択することによって遅延時間を変え、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
【０１１６】
図１１に示す本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図１（ａ）に示す構成と異なる点は、電圧検出回路４及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【０１１７】
図１１において、電圧検出回路４は、基準電圧源４０７、４０８及び４０９と、比較回路４７、４８及び４９とを有している。比較回路４７、４８及び４９は、それぞれ、基準電圧源４０７、４０８及び４０９の電圧値Ｖ４７、Ｖ４８及びＶ４９を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ｖe を入力される。比較回路４７、４８及び４９の出力信号をそれぞれＶo４７、Ｖo４８及びＶo４９とする。
【０１１８】
図１１において、デッドタイム調整回路３７は、ＡＮＤゲート５２２及び５２３と、遅延回路５３０、５４０及び５５０を有する。遅延回路５３０、５４０及び５５０には、それぞれＶo４７、Ｖo４８及びＶo４９が入力され、遅延回路５３０、５４０及び５５０の出力はＡＮＤゲート５２３に入力される。ＡＮＤゲート５２３の出力と駆動回路３３の出力信号Ｖg２０とがＡＮＤゲート５２２に入力され、ＡＮＤゲート５２２出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【０１１９】
図１１において、遅延回路５３０は、スイッチ５３１と、バッファ５３２及び５３５と、抵抗５３３と、コンデンサ５３４とを有する。スイッチ５３１は信号Ｖo４７によって駆動され、バッファ５３２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５３２の出力に抵抗５３３が直列に接続され、抵抗５３３の他端にコンデンサ５３４が接続される。また、抵抗５３３とコンデンサ５３４との接続ノードにはバッファ５３５が接続され、バッファ５３５の出力がＡＮＤゲート５２３への入力となる。
【０１２０】
図１１において、遅延回路５４０は、スイッチ５４１と、バッファ５４２及び５４５と、抵抗５４３と、コンデンサ５４４とを有する。スイッチ５４１は信号Ｖo４８によって駆動され、バッファ５４２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５４２の出力に抵抗５４３が直列に接続され、抵抗５４３の他端にコンデンサ５４４が接続される。また、抵抗５４３とコンデンサ５４４との接続ノードには、バッファ５４５が接続され、バッファ５４５の出力がＡＮＤゲート５２３への入力となる。
【０１２１】
図１１において、遅延回路５５０は、スイッチ５５１と、バッファ５５２及び５５５と、抵抗５５３と、コンデンサ５５４とを有する。スイッチ５５１は信号Ｖo４９によって駆動され、バッファ５５２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５５２の出力に抵抗５５３が直列に接続され、抵抗５５３の他端にコンデンサ５５４が接続される。また、抵抗５５３とコンデンサ５５４との接続ノードにはバッファ５５５が接続され、バッファ５５５の出力がＡＮＤゲート５２３への入力となる。
【０１２２】
図１１に示した電圧検出回路４は、誤差増幅回路２の出力する誤差信号Ｖe を監視する。出力直流電圧Ｖo が目標値に等しい場合における誤差信号Ｖe をＶa と表すと、Ｖa ＞Ｖ４７＞Ｖ４８＞Ｖ４９の関係が成立するものとする。また、Ｖ４７、Ｖ４８、Ｖ４９は入力直流電圧Ｖi が高い程高い値になるものとする。これらの点については、第１の実施形態で説明した通りである。また、遅延回路５３０、５４０及び５５０において生成される遅延時間をそれぞれＴda、Ｔdb、及びＴdcとしたとき、Ｔda＜Ｔdb＜Ｔdc  という関係式が成立するものとする。
【０１２３】
以下に、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１２を参照しながら説明する。なお、図１２は、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【０１２４】
図１２において、出力直流電圧Ｖo が目標値以下である場合、誤差信号Ｖe がＶ４７よりも高いので、比較回路４７、４８及び４９は全てＬレベルを出力する。このとき、デッドタイム調整回路３７のスイッチ５３１、５４１及び５５１は全てＶcc側に接続され、ＡＮＤゲート５２３の３入力は全てＨレベルになり、ＡＮＤゲート５２３はＨレベルを出力し、ＡＮＤゲート５２２の出力には第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【０１２５】
次に、出力直流電圧Ｖo が目標値より高くなった場合、誤差信号Ｖe がＶ４７を下回ると、比較回路４７の出力Ｖo４７がＨレベルに切り替わり、スイッチ５３１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には、遅延回路５３０により、抵抗５３３及びコンデンサ５３４による遅延時間ＴdaだけＶg２０信号より遅れた信号と、遅延回路５４０及び５５０が出力するＨレベルの信号が入力され、ＡＮＤゲート５２３の出力には、遅延回路５３０による遅延時間ＴdaだけＶg２０よりも遅れた信号が出力される。このとき、ＡＮＤゲート５２２出力には、Ｖg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１２６】
さらに、出力直流電圧が高くなり、誤差信号Ｖe がＶ４８を下回ると比較回路４８の出力Ｖo４８がＨレベルに切り替わり、スイッチ５４１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には、遅延回路５３０により、抵抗５３３及びコンデンサ５３４による遅延時間ＴdaだけＶg２０信号よりも遅れた信号と、遅延回路５４０により、抵抗５４３及びコンデンサ５４４による遅延時間ＴdbだけＶg２０信号よりも遅れた信号と、遅延回路５５０が出力するＨレベル信号が入力され、ＡＮＤゲート５２３の出力には遅延回路５４０による遅延時間ＴdbだけＶg２０よりも遅れた信号が出力される。このとき、ＡＮＤゲート５２２出力には、Ｖg２１の立ち上がりと同時に立上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１２７】
さらに、出力直流電圧Ｖo が高くなり、誤差信号Ｖe がＶ４９を下回ると比較回路４９の出力Ｖo４９がＨレベルに切り替わり、スイッチ５５１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には、遅延回路５３０により、抵抗５３３とコンデンサ５３４による遅延時間ＴdaだけＶg２０よりも遅れた信号と、遅延回路５４０により、抵抗５４３及びコンデンサ５４４による遅延時間ＴdbだけＶg２０信号よりも遅れた信号と、遅延回路５５０により。抵抗５５３及びコンデンサ５５４による遅延時間ＴdcだけＶg２０信号よりも遅れた信号とが入力され、ＡＮＤゲート５２３の出力には、遅延回路５５０による遅延時間ＴdcだけＶg２０よりも遅れた信号が出力される。このとき、ＡＮＤゲート５２２の出力には、Ｖg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１２８】
以上のように、誤差増幅回路２の出力に応じて、複数の遅延回路から一つの遅延回路を選択することによって遅延時間を変え、主スイッチ素子がオフ状態となってから整流スイッチ素子がオン状態となるまでのデッドタイムを調整する。すなわち、出力直流電圧Ｖoが目標値以上に高くなるに従い、遅延生成部において選択される遅延回路を変えることにより、遅延時間を延ばす。この遅延時間が主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第８の実施形態）
以下、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１２９】
図１３は、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１３において、図２（ａ）に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１３０】
本発明の第８の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo のレベルに応じて、複数の遅延回路から一つの遅延回路を選択することで遅延時間を変えることにより、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する点に特徴を有している。
【０１３１】
図１３に示す本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図２（ａ）に示す回路構成と異なる点は、電圧検出回路４ａ及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【０１３２】
図１３において、電圧検出回路４ａは、基準電圧源４０７ａ、４０８ａ及び４０９ａと、比較回路４７ａ、４８ａ及び４９ａとを有する。比較回路４７ａ、４８ａ及び４９ａは、それぞれ基準電圧源４０７ａ、４０８ａ及び４０９ａの電圧値Ｖ４７ａ、Ｖ４８ａ及びＶ４９ａが反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Ｖo が入力される。比較回路４７ａ、４８ａ、４９ａの出力信号はそれぞれＶo４７ａ、Ｖo４８ａ及びＶo４９ａとする。
【０１３３】
図１３において、デッドタイム調整回路３７は、ＡＮＤゲート５２２及び５２３と、遅延回路５３０、５４０及び５５０を有する。遅延回路５３０、５４０及び５５０には、それぞれＶo４７ａ、Ｖo４８ａ及びＶo４９ａが入力され、遅延回路５３０、５４０及び５５０の出力はＡＮＤゲート５２３に入力される。ＡＮＤゲート５２３の出力と駆動回路３３の出力信号Ｖg２０とがＡＮＤゲート５２２に入力され、ＡＮＤゲート５２２出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【０１３４】
図１３において、遅延回路５３０は、スイッチ５３１と、バッファ５３２及び５３５と、抵抗５３３と、コンデンサ５３４とを有する。スイッチ５３１は信号Ｖo４７ａによって駆動され、バッファ５３２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５３２の出力に抵抗５３３が直列に接続され、抵抗５３３の他端にコンデンサ５３４が接続される。また、抵抗５３３とコンデンサ５３４との接続ノードにはバッファ５３５が接続され、バッファ５３５の出力がＡＮＤゲート５２３への入力となる。
【０１３５】
図１３において、遅延回路５４０は、スイッチ５４１と、バッファ５４２及び５４５と、抵抗５４３と、コンデンサ５４４とを有する。スイッチ５４１は信号Ｖo４８ａによって駆動され、バッファ５４２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５４２の出力に抵抗５４３が直列に接続され、抵抗５４３の他端にコンデンサ５４４が接続される。また、抵抗５４３とコンデンサ５４４との接続ノードには、バッファ５４５が接続され、バッファ５４５の出力がＡＮＤゲート５２３への入力となる。
【０１３６】
図１３において、遅延回路５５０は、スイッチ５５１と、バッファ５５２及び５５５と、抵抗５５３と、コンデンサ５５４を有する。スイッチ５５１は信号Ｖo４９ａによって駆動され、バッファ５５２の入力に駆動回路３３の出力Ｖg２０かＶcc電圧かを印加する。バッファ５５２の出力に抵抗５５３が直列に接続され、抵抗５５３の他端にコンデンサ５５４が接続される。また、抵抗５５３とコンデンサ５５４との接続ノードにはバッファ５５５が接続され、バッファ５５５の出力がＡＮＤゲート５２３への入力となる。
【０１３７】
図１３に示した電圧検出回路４ａは、出力直流電圧Ｖo を監視する。出力直流電圧Ｖo の目標値をＶoaと表すと、Ｖoa＜Ｖ４７ａ＜Ｖ４８ａ＜Ｖ４９ａの関係が成立するものとする。また、遅延回路５３０、５４０及び５５０において生成される遅延時間をそれぞれＴda、Ｔdb及びＴdcとしたとき、Ｔda＜Ｔdb＜Ｔdcという関係式が成立するものとする。
【０１３８】
以下に、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１４を参照しながら説明する。なお、図１４は、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【０１３９】
図１４において、出力直流電圧Ｖo が目標値以下の場合、出力直流電圧Ｖo がＶ４７ａよりも低いので、比較回路４７ａ、４８ａ及び４９ａは全てＬレベルを出力する。このとき、デッドタイム調整回路３７のスイッチ５３１、５４１及び５５１は全てＶcc側に接続され、ＡＮＤゲート５２３の３入力は全てＨレベルになり、ＡＮＤ５２３はＨレベルを出力し、ＡＮＤ５２２の出力には第２の駆動信号Ｖg２としてＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【０１４０】
次に、出力直流電圧Ｖo が目標値よりも高くなった場合、出力直流電圧Ｖo がＶ４７ａを上回ると、比較回路４７ａの出力がＨレベルに切り替わり、スイッチ５３１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には、遅延回路５３０により、抵抗５３３及びコンデンサ５３４による遅延時間ＴdaだけＶg２０信号よりも遅れた信号と、遅延回路５４０及び５５０が出力するＨレベルの信号が入力され、ＡＮＤゲート５２３の出力には、遅延回路５３０による遅延時間ＴdaだけＶg２０よりも遅れた信号が出力される。このとき、ＡＮＤゲート５２２出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１４１】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧Ｖo がＶ４８ａを上回ると、比較回路４８ａの出力がＨレベルに切り替わり、スイッチ５４１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には、遅延回路５３０により、抵抗５３３及びコンデンサ５３４による遅延時間ＴdaだけＶg２０よりも遅れたパルスと、遅延回路５４０により、抵抗５４３及びコンデンサ５４４による遅延時間ＴdbだけＶg２０遅れたパルスと、遅延回路５５０が出力するＨレベルの信号が入力され、ＡＮＤゲート５２３の出力には遅延回路５４０による遅延時間ＴdbだけＶg２０よりも遅れたパルスが出力される。このとき、ＡＮＤゲート５２２出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がるパルスが出力される。
【０１４２】
さらに、出力直流電圧Ｖo が高くなり、出力直流電圧Ｖo がＶ４９ａを上回ると比較回路４９ａの出力がＨレベルに切り替わり、スイッチ５５１がＶg２０側に接続される。このとき、ＡＮＤゲート５２３には遅延回路５３０により、Ｖg２０信号よりも抵抗５３３とコンデンサ５３４による遅延時間Ｔdaだけ遅れたパルスと、遅延回路５４０により、抵抗５４３及びコンデンサ５４４による遅延時間ＴdbだけＶg２０信号よりも遅れたパルスと、遅延回路５５０により、抵抗５５３とコンデンサ５５４による遅延時間ＴdcだけＶg２０信号よりも遅れたパルスとが入力され、ＡＮＤゲート５２３の出力には、遅延回路５５０による遅延時間ＴdcだけＶg２０よりも遅れたパルスが出力される。このとき、ＡＮＤゲート５２２出力にはＶg２１の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がるパルスが出力される。
【０１４３】
以上のように、出力直流電圧Ｖo に応じて、複数の遅延回路から一つの遅延回路を選択することで遅延時間を変え、主スイッチ素子がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部において選択される遅延回路を変えることにより、遅延時間を延ばす。この遅延時間が主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第９の実施形態）
以下、本発明の第９の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１４４】
図１５は、本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１５において、図１（ａ）に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１４５】
本発明の第９の実施形態に係るＤＣ−ＤＣコンバータは、一定電流でコンデンサを充電し、コンデンサの充電電圧が、誤差信号Ｖe のレベルによって変わる電圧に到達するまでの充電時間により、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する。
【０１４６】
図１５に示す本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図１（ａ）に示す構成と異なる点は、電圧検出回路４及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【０１４７】
図１５において、電圧検出回路４は、誤差増幅回路４００１と、抵抗４００２、４００３、４００４及び４００５とを有する。誤差増幅回路４００１の反転入力端子には抵抗４００２及び４００３が接続される。抵抗４００２の他端には誤差信号Ｖe が入力される。抵抗４００３の他端は誤差増幅回路４００１の出力に接続される。誤差増幅回路４００１の非反転入力端子には抵抗４００４及び４００５が接続され、抵抗４００４の他端はＧＮＤに接続され、抵抗４００５の他端はＶi に接続される。
【０１４８】
図１５において、デッドタイム調整回路３７は、比較回路５６０と、ＡＮＤゲート５６１と、電圧源５６２と、コンデンサ５６３と、電流源５６５と、スイッチ５６４と、インバータ５６６とを有する。比較回路５６０の反転入力端子には誤差増幅回路４００１の出力が接続され、比較回路５６０の非反転入力端子には電圧源５６２が接続される。電圧源５６２の他端にはコンデンサ５６３が接続され、コンデンサ５６３の他端はＧＮＤに接続される。電圧源５６２とコンデンサ５６３との接続ノードには電流源５６５が接続される。電圧源５６２とコンデンサ５６３と電流源５６５との共通接続ノードにはスイッチ５６４が接続される。スイッチ５６４の他端はＧＮＤに接続され、スイッチ５６４はインバータ５６６の出力によって駆動される。インバータ５６６の入力端には駆動回路３３の出力Ｖg２０が入力される。比較回路５６０の出力端子と駆動回路３３の出力Ｖg２０がＡＮＤゲート５６１の入力に接続され、ＡＮＤゲート５６１の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【０１４９】
図１５において、電圧検出回路４は、誤差増幅回路２の出力する誤差信号Ｖe を監視する。電圧検出回路４の入力となる誤差信号Ｖe 及び入力直流電圧Ｖi と、電圧検出回路４の出力Ｖm５との関係は、抵抗４００２及び４００３の抵抗値をｒ、抵抗４００４及び４００５の抵抗値をそれぞれＲ１及びＲ２とすると、次式（５）のように表すことができる。
【０１５０】
Ｖm５＝（（２×Ｒ１×Ｖi ）／（Ｒ１＋Ｒ２））−Ｖe               ・・・（５）
抵抗４００２、４００３、４００４及び４００５の値は、出力直流電圧Ｖe が目標値以下である場合に、次式（６）
（（２×Ｒ１×Ｖi ）／（Ｒ１＋Ｒ２））≦Ｖe                       ・・・（６）
が成立するように設定する。
【０１５１】
以下に、本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１６を参照しながら説明する。なお、図１６は、本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【０１５２】
図１６において、出力直流電圧Ｖo が目標値以下の場合、誤差信号Ｖe は、（２×Ｒ１×Ｖi ）／（Ｒ１＋Ｒ２）よりも高いので、誤差増幅回路４００１は、出力Ｖm５にＬレベルを出力する。デッドタイム調整回路３７の比較回路５６０の非反転入力端子Ｖp５には 、電圧源５６２の電圧Ｖoffsetだけコンデンサ５６３の両端電圧よりも高い電圧が入力されており、Ｖg２０がＬレベルのときスイッチ５６４がオン状態となってコンデンサ５６３を放電し、非反転入力端子Ｖp５には電圧源５６２の電圧Ｖoffsetが入力される。このとき、非反転入力端子Ｖp５の電圧は、電圧ＶoffsetだけＶm５の電圧よりも高いので、比較回路５６０の出力Ｖ５６０にはＨレベルが出力され、ＡＮＤゲート５６１の出力Ｖg２にはＶg２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【０１５３】
次に、出力直流電圧Ｖo が目標値よりも高くなった場合、誤差信号Ｖe は、（２×Ｒ１×Ｖi）／（Ｒ１＋Ｒ２）を下回り、誤差増幅回路４００１の出力Ｖm５には、誤差信号Ｖeのレベルに応じた電圧が出力される。比較回路５６０の非反転入力端子Ｖp５には、電圧源５６２の電圧Ｖoffsetだけコンデンサ５６３の充放電電圧よりも高い電圧が入力されており、Ｖg２０がＬレベルからＨレベルに切り替わると、スイッチ５６４がオフ状態となってコンデンサ５６３が充電され、Ｖp５が誤差増幅回路４００１の出力電圧Ｖm５を上回ると、比較回路５６０の出力Ｖ５６０はＬレベルからＨレベルに切り替わる。次に、Ｖg２０がＨレベルからＬレベルに切り替わると、スイッチ５６４がオン状態となってコンデンサ５６３が放電され、比反転入力端子Ｖp５が誤差増幅回路４００１の出力電圧Ｖm５を下回ると、比較回路５６０の出力Ｖ５６０はＨレベルからＬレベルに切り替わる。ＡＮＤゲート５６１の出力にはＶ５６０の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１５４】
以上のように、第２の駆動信号Ｖg２は、誤差信号Ｖeが下がり電圧Ｖm５が高くなる程整流スイッチ素子１４をターンオンさせるのが遅くなり、駆動回路３３の出力Ｖg２０がＬレベルに切り替わるのと同じタイミングで整流スイッチ素子１４をターンオフさせる。また、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでの時間は、誤差増幅回路２の誤差信号Ｖe が下がれば下がる程に電圧Ｖm５が高くなるために長くなる。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部におけるコンデンサの充電電圧の目標値が高くなって遅延時間が延びる。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると整流スイッチ素子１４のボディダイオードの導通時間が増加し、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１５５】
図１７は、本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１７において、図２（ａ）に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１５６】
本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータは、一定電流でコンデンサを充電し、コンデンサの充電電圧が、誤差信号Ｖe のレベルによって変わる電圧に到達するまでの充電時間により、主スイッチ素子１１がオフ状態となってから整流スイッチ素子１４がオン状態となるまでのデッドタイムを調整する。
【０１５７】
図１７に示す本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの回路構成が、図２（ａ）に示す構成と異なる点は、電圧検出回路４ａ及びデッドタイム調整回路３７の回路構成を具体的に示している点である。
【０１５８】
図１７において、電圧検出回路４ａは、基準電圧源４００７と、誤差増幅回路４００６とを有する。誤差増幅回路４００６は、基準電圧源４００７の電圧値Ｖ４００７を非反転入力端子に印加され、反転入力端子に出力直流電圧Ｖo を入力される。
【０１５９】
図１７において、デッドタイム調整回路３７は、比較回路５６０と、ＡＮＤゲート５６１と、電圧源５６２と、コンデンサ５６３と、電流源５６５と、スイッチ５６４と、インバータ５６６とを有する。比較回路５６０の反転入力端子には誤差増幅回路４００６の出力が接続され、比較回路５６０の非反転入力端子には電圧源５６２が接続される。電圧源５６２の他端にはコンデンサ５６３が接続され、コンデンサ５６３の他端はＧＮＤに接続される。電圧源５６２とコンデンサ５６３との接続ノードには電流源５６５が接続される。電圧源５６２とコンデンサ５６３と電流源５６５との接続ノードにはスイッチ５６４が接続される。スイッチ５６４の他端はＧＮＤに接続され、スイッチ５６４はインバータ５６６の出力によって駆動される。インバータ５６６の入力端には駆動回路３３の出力Ｖg２０が入力される。比較回路５６０の出力端子と駆動回路３３の出力Ｖg２０がＡＮＤゲート５６１の入力に接続され、ＡＮＤゲート５６１の出力が整流スイッチ素子１４を駆動する第２の駆動信号Ｖg２となる。
【０１６０】
図１７に示した電圧検出回路４ａは、出力直流電圧Ｖoを監視する。出力直流電圧Ｖoの目標値をＶoaと表し、Ｖoa＜Ｖ４００７の関係が成立するものとする。
【０１６１】
以下に、本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの動作について、図１８を参照しながら説明する。なお、図１８は、本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの動作波形図を示している。
【０１６２】
図１８において出力直流電圧Ｖo が目標値以下の場合、誤差増幅回路４００６は出力Ｖm５６にＬレベルを出力する。デッドタイム調整回路３７の比較回路５６０の非反転入力端子Ｖp５にはコンデンサ５６３の両端電圧より電圧源５６２の電圧Ｖoffsetだけ高い電圧が入力されており、Ｖg２０がＬレベルのときスイッチ５６４がオン状態となってコンデンサ５６３を放電し、Ｖp５には電圧源５６２の電圧Ｖoffsetが入力される。このとき、Ｖp５の電圧はＶm５６の電圧よりもＶoffsetだけ高いので、比較回路５６０の出力Ｖ５６０にはＨレベルが出力され、ＡＮＤゲートの出力Ｖｇ２には、Ｖｇ２０と等しいパルス信号が出力される。この場合、整流スイッチ素子１４のデッドタイムは最小値となる。
【０１６３】
次に、出力直流電圧が目標値より高くなった場合、誤差増幅回路４００６の出力Ｖm５６には入力電圧差に応じた電圧が出力される。比較回路５６０の非反転入力端子Ｖｐ５には、電圧源５６２の電圧Ｖoffsetだけコンデンサ５６３の充放電電圧よりも高い電圧が入力されており、Ｖg２０がＬレベルからＨレベルに切り替わるとスイッチ５６４がオフ状態となってコンデンサ５６３が充電され、Ｖp５が誤差増幅回路４００６の出力電圧Ｖm５６を上回ると、比較回路５６０の出力Ｖ５６０はＬレベルからＨレベルに切り替わる。
【０１６４】
次に、Ｖg２０がＨレベルからＬレベルに切り替わると、スイッチ５６４がオン状態となってコンデンサ５６３が放電され、Ｖp５が誤差増幅回路４００６の出力電圧Ｖm５６を下回ると、比較回路５６０の出力Ｖ５６０はＨレベルからＬレベルに切り替わる。ＡＮＤゲート５６１の出力にはＶ５６０の立ち上がりと同時に立ち上がり、Ｖg２０の立下りと同時に立下がる第２の駆動信号Ｖg２が出力される。
【０１６５】
以上のように第２の駆動信号Ｖg２は、出力直流電圧Ｖo に基づく電圧Ｖm５６が高い程整流スイッチ素子１４をターンオンさせるのが遅くなり、駆動回路３３の出力Ｖg２０がＬレベルに切り替わるのと同じタイミングで整流スイッチ素子１４をターンオフさせる。また、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでの時間は、出力直流電圧Ｖo が上がれば上がる程にＶm５６の電圧が高くなるために長くなる。すなわち、出力直流電圧Ｖo が目標値以上に高くなるに従い、遅延生成部におけるコンデンサの充電電圧の目標値が高くなることにより、遅延時間が延びる。この遅延時間が、主スイッチ素子１１がターンオフしてから整流スイッチ素子１４がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると整流スイッチ素子１４のボディダイオードの導通時間が増え、出力直流電圧Ｖo の上昇を抑制する。その結果、出力直流電圧Ｖo は目標値をわずかに上回った電位に落ち着く。
【０１６６】
なお、以上で説明した第１〜１０の実施形態に係るＤＣ−ＤＣコンバータでは、降圧コンバータを用いて説明したが、本発明は降圧コンバータに限定されるものではない。交互にオン・オフ動作を行なう主スイッチ素子と整流スイッチ素子とにより、インダクタへのエネルギーの蓄積と放出とを繰り返し、インダクタの電圧を整流平滑して出力を得る全ての同期整流型のスイッチング式のＤＣ−ＤＣコンバータに対して、本発明を適用することができる。
【０１６７】
また、以上で説明した第１〜１０の実施形態に係るＤＣ−ＤＣコンバータは、チョッパ回路１に第１の駆動信号Ｖg１を出力すると共にデッドタイム調整回路３７に信号Ｖg２０を出力する駆動回路３３を設けたより好ましい回路構成を有しているが、駆動回路３３は必ずしも必須の回路ではなく、比較回路３２から第１の駆動信号Ｖg１及び信号Ｖg２０を出力する構成であっても構わない。
【０１６８】
また、以上で説明したように、第２、４、６、８、及び１０の実施形態に係るＤＣ−ＤＣコンバータでは、出力直流電圧Ｖoを直接監視する電圧検出回路４ａを有する構成である点で、誤差信号Ｖe を監視する電圧検出回路４を有する第１、３、５、７、及び９の実施形態に係るＤＣ−ＤＣコンバータに比較して、応答特性に優れるという利点がある。
【０１６９】
また、以上で説明した各実施形態において、誤差増幅器２から出力される誤差信号Ｖeの動作を反転させると共に、電流検出信号Ｖc の論理を反転させるような構成とすることによっても、本発明は同様に実施可能である。
【産業上の利用可能性】
【０１７０】
本発明のＤＣ−ＤＣコンバータは、携帯機器等の様々な電子機器の電源装置として有用である。
【図面の簡単な説明】
【０１７１】
【図１】（ａ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図２】（ａ）は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図３】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図４】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図５】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図６】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図７】本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図８】本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図９】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１０】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図１１】本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１２】本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図１３】本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１４】本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である
【図１５】本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１６】本発明の第９の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である
【図１７】本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１８】本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータの動作波形図である。
【図１９】（ａ）は、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、第１の従来例に係るＤＣ−ＤＣコンバータのインダクタ電流の波形図である。
【図２０】（ａ）は、第２の従来例に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、第２の従来例に係るＤＣ−ＤＣコンバータのインダクタ電流の波形図である。
【図２１】第３の従来例に係るＤＣ−ＤＣコンバータの回路構成図である。
【符号の説明】
【０１７２】
１     チョッパ回路
２     誤差増幅回路（出力誤差検出部）
３     制御駆動回路（制御部）
４     電圧検出回路（電圧検出部）
１１   主スイッチ素子（第１のスイッチ）
１２   インダクタ
１３   平滑コンデンサ（平滑部）
１４   整流スイッチ素子（第２のスイッチ）
１５   負荷
３１   発振回路
３２   比較回路
３３   駆動回路
３４   ラッチ回路
３５   ＮＯＲゲート
３６   電流検出回路
３７   デッドタイム調整回路
【図１】
2007151271.tif 000003
【図２】
2007151271.tif 000004
【図３】
2007151271.tif 000005
【図４】
2007151271.tif 000006
【図５】
2007151271.tif 000007
【図６】
2007151271.tif 000008
【図７】
2007151271.tif 000009
【図８】
2007151271.tif 000010
【図９】
2007151271.tif 000011
【図１０】
2007151271.tif 000012
【図１１】
2007151271.tif 000013
【図１２】
2007151271.tif 000014
【図１３】
2007151271.tif 000015
【図１４】
2007151271.tif 000016
【図１５】
2007151271.tif 000017
【図１６】
2007151271.tif 000018
【図１７】
2007151271.tif 000019
【図１８】
2007151271.tif 000020
【図１９】
2007151271.tif 000021
【図２０】
2007151271.tif 000022
【図２１】
2007151271.tif 000023