(57)【要約】【課題】半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去することを最も主要な特徴とする。【解決手段】半導体チップの合成部に形成され、能動素子が設けられた回路領域１２と、回路領域１２に電源電圧を供給する電源配線が形成された電源配線領域１３と、電源配線領域内に形成され、電源配線に乗るノイズを除去する容量素子１４とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
合成部及びカスタム部を有する半導体チップと、
上記半導体チップの合成部に形成され、能動素子が設けられた回路領域と、
少なくとも上記回路領域の周辺部に形成され、上記回路領域に電源電圧を供給する電源配線が設けられた電源配線領域と、
上記電源配線領域に形成され、上記電源配線に乗るノイズを除去する容量素子
とを具備したことを特徴とするスタンダードセル方式の半導体集積回路装置。
【請求項２】
前記回路領域には複数のスタンダードセルが形成されていることを特徴する請求項１記載のスタンダードセル方式の半導体集積回路装置。
【請求項３】
前記回路領域にはＤＲＡＭ回路及びロジック回路からなる混載回路が形成されていることを特徴する請求項１記載のスタンダードセル方式の半導体集積回路装置。
【請求項４】
前記容量素子はＭＯＳトランジスタからなることを特徴する請求項１記載のスタンダードセル方式の半導体集積回路装置。
【請求項５】
前記容量素子はデイープトレンチ型の容量素子からなることを特徴する請求項１記載のスタンダードセル方式の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ内に電源デカップリング用の容量素子が形成されたスタンダードセル方式の半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）装置の回路規模が急激に増大しており、半導体チップに流れる電流が増大している。加えて、電源電圧が下がってきており、高性能な半導体集積回路装置では、回路動作不良やパフォーマンス劣化を防ぐために、電源に乗るノイズの対策が重要になっている。
【０００３】
このような電源ノイズの対策として、従来では、半導体チップのパッケージに容量素子を外付けする、半導体チップ内に上部電極としてメタル配線を使用した容量素子を形成する、回路ブロック相互間の隙間にＭＯＳトランジスタを用いた容量素子を形成する、等の方法がとられている。
【０００４】
しかし、回路動作不良やパフォーマンス劣化を防ぐためには、電源に乗るノイズを除去するための容量素子をＭＯＳトランジスタの近傍に配置する必要がある。
【０００５】
さらに、ＤＲＡＭ（Dynamic Random Access Memory）回路及びロジック回路を混載したいわゆるｅＤＲＡＭ（embedded DRAM）回路の場合、従来では、容量素子として使用されるＤＴ（Deep Trench）もＤＲＡＭ回路の設計ルールに合わせて形成されている。一般に、ＤＲＡＭ回路は、ロジック回路で用いられる電源電圧よりも高い電源電圧で動作するように設計される。このため、容量素子としてのＤＴとロジック回路は接近して配置できない。ＤＴをロジック回路の電源デカップリング用の容量素子として使用する場合には、ＤＴとロジック回路は接近して配置する必要があるが、この設計ルールの制約のため、ＤＴとロジック回路の間に間隔が空き、電源デカップリング用としての容量の特性が劣化する上、半導体チップのレイアウトが大きくなり、チップサイズが大きくなる。
【０００６】
なお、特許文献１には、電源電圧配線と接地電圧配線の両配線下に容量素子が形成された半導体集積回路装置が記載されている。
【特許文献１】特開２０００−１０１０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去できるスタンダードセル方式の半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明のスタンダードセル方式の半導体集積回路装置は、合成部及びカスタム部を有する半導体チップと、上記半導体チップの合成部に形成され、能動素子が設けられた回路領域と、少なくとも上記回路領域の周辺部に形成され、上記回路領域に電源電圧を供給する電源配線が設けられた電源配線領域と、上記電源配線領域に形成され、上記電源配線に乗るノイズを除去する容量素子とを具備している。
【発明の効果】
【０００９】
この発明のスタンダードセル方式の半導体集積回路装置によれば、半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明を実施の形態により説明する。
【００１１】
図１は、この発明の第１の実施形態に係るスタンダードセル方式の半導体集積回路装置のパターン平面図である。スタンダードセル方式の半導体集積回路装置では、半導体チップ上に合成部とカスタム部とが形成される。合成部とは自動配置用のＣＡＤツールを用いて回路パターンが自動的に生成される部分であり、カスタム部とは手動により回路パターンが生成される部分である。ＣＡＤツールを用いて生成される合成部は面積的に無駄が生じ易いのに比べ、手動により生成されるカスタム部は無駄な面積が生じない。図１は、半導体チップの合成部の部分のみを抽出して示している。
【００１２】
半導体チップの中央部には複数のスタンダードセルアレイ１１が形成される回路領域１２が配置されている。本例では、この回路領域１２には、複数のスタンダードセルアレイ１１が二列分形成されている。各スタンダードセルアレイ１１にはそれぞれ、後述するように、能動素子として例えばＭＯＳトランジスタが複数形成されている。また、上記回路領域１２を囲むと共に二列に配置されたスタンダードセルアレイ１１の相互間には、複数の各スタンダードセルアレイ１１に対して、高電位（Ｖｄｄ）の電圧及び接地電圧（Ｇｎｄ）からなる電源電圧を供給する一対の電源配線が設けられる電源配線領域１３が形成されている。
【００１３】
さらに、上記電源配線領域１３の下部には、上記一対の電源配線に乗るノイズを除去する電源デカップリング用の複数の容量素子１４が形成されている。これら複数の容量素子１４は、図２の等価回路図に示すように、高電位（Ｖｄｄ）用の電源配線２１と接地電圧（Ｇｎｄ）用の電源配線２２との間に並列に接続されるように配線される。なお、図２において、２３は回路領域１２に配置される複数のスタンダードセルアレイ１１を用いて構成される回路を示しており、この回路２３は上記一対の電源配線２１、２２間の電圧で動作する。
【００１４】
この第１の実施形態による半導体集積回路装置では、電源配線領域１３の下部に、一対の電源配線に乗るノイズを除去する電源デカップリング用の容量素子１４が形成されている。このため、容量素子１４を、能動素子例えばＭＯＳトランジスタの近傍に配置することができ、これにより一対の電源配線２１、２２に乗るノイズを効果的に除去することができる。
【００１５】
しかも、容量素子１４を、合成部の電源配線領域１３の下部に形成するようにしたので、これら容量素子１４を形成するためのチップ上の余分なスペースは不要であり、半導体チップのチップサイズの増大を伴わないで容量素子１４が形成できる。
【００１６】
図３は、図１中のスタンダードセルアレイ１１内のスタンダードセルの具体的な構成を、一対の電源配線と共に示すパターン平面図である。
【００１７】
スタンダードセル３０は、互いに隣接して設けられたＮウエル領域（N-Well）３１とＰウエル領域（P-Well）３２とを有する。Ｎウエル領域３１には、ＰＭＯＳトランジスタのソース、ドレインとなる複数のＮ型拡散領域３３が形成されている。また、Ｐウエル領域３２には、ＮＭＯＳトランジスタのソース、ドレインとなる複数のＰ型拡散領域３４が形成されている。そして、一対のＮ型拡散領域３３相互間及び一対のＰ型拡散領域３４相互間を連続するようにＭＯＳトランジスタのゲート電極３５が形成される。
【００１８】
また、高電位（Ｖｄｄ）用の電源配線２１の下部には、上記Ｎウエル領域３１を電源配線２１と電気的に接続するためのＮ型拡散領域３６が形成されており、このＮ型拡散領域３６は複数のコンタクト部３７を介して電源配線２１と接続されている。同様に、接地電位（Ｇｎｄ）用の電源配線２２の下部には、上記Ｐウエル領域３２を電源配線２２と電気的に接続するためのＰ型拡散領域３８が形成されており、このＰ型拡散領域３８は複数のコンタクト部３９を介して電源配線２２と接続されている。
【００１９】
図１中の容量素子１４は、電源配線２１、２２下部のＮ型拡散領域３６またはＰ型拡散領域３８が形成されていない個所に形成される。上記容量素子１４として、小さな形状の容量素子を複数個形成し、これらを並列に接続して構成してもよい。
【００２０】
図４は、上記電源配線２１、２２の下部に形成される容量素子１４の一例を示しており、図４（ａ）はパターン平面図、図４（ｂ）は断面図である。この容量素子は、ソース４１、ドレイン４２、ゲート絶縁膜４３及びゲート電極４４が設けられたＭＯＳトランジスタ４５が用いられており、ソース４１とドレイン４２が短絡されている。そして、ソース・ドレイン共通接続ノードＡとゲート電極ノードＢとの間に寄生的に発生している容量が容量素子１４として利用される。上記したように複数個の容量素子を形成して並列接続する場合には、図４に示すような構成のＭＯＳトランジスタが複数個形成される。
【００２１】
図５は、上記電源配線２１、２２の下部に形成される容量素子１４の他の例を示しており、図５（ａ）はパターン平面図、図５（ｂ）は断面図である。この容量素子は、基板に形成されたＤＴ（Deep Trench）５１の内周面上にキャパシタ絶縁膜５２を介して導電体層５３が形成されたＤＴキャパシタであり、導電体層５３のノードＡと基板の内部に形成されたディープウエル５４のノードＢとの間に発生している容量が容量素子１４として利用される。上記したように複数個の容量素子を形成して並列接続する場合には、図５に示すような構成のＤＴキャパシタが複数個形成される。
【００２２】
なお、図１中の複数の容量素子１４として、図４に示すＭＯＳトランジスタからなる容量素子、あるいは図５に示すＤＴからなる容量素子のいずれか一方のみを使用してもよく、または両者を混在して使用してもよい。
【００２３】
図６は、この発明の第２の実施形態に係るスタンダードセル方式の半導体集積回路装置をｅＤＲＡＭ用半導体集積回路装置に実施した場合のパターン平面図である。この場合にも、半導体チップ上には合成部とカスタム部とが形成されており、図６では半導体チップの合成部の部分のみを抽出して示している。
【００２４】
半導体チップの中央部にはＤＲＡＭ回路７１及びロジック回路７２が形成される回路領域１２が配置されている。ＤＲＡＭ回路７１及びロジック回路７２内にはそれぞれ、能動素子として例えばＭＯＳトランジスタが複数形成されている。このＭＯＳトランジスタは、例えば図４に示すように、ソース、ドレイン、ゲート絶縁膜及びゲート電極を有する。ただし、ソース、ドレイン及びゲート電極に対する配線は、所望する回路機能を達成するために適宜、変更される。
【００２５】
また、上記回路領域１２を囲むと共にＤＲＡＭ回路７１とロジック回路７２の相互間には、ＤＲＡＭ回路７１及びロジック回路７２に対して、高電位（Ｖｄｄ）の電圧及び接地電圧（Ｇｎｄ）からなる電源電圧を供給する一対の電源配線が設けられる電源配線領域１３が形成されている。
【００２６】
さらに、電源配線領域１３の下部には、上記一対の電源配線に乗るノイズを除去する電源デカップリング用の複数の容量素子１４が形成されている。これら複数の容量素子１４は、図２の等価回路図に示すように、高電位（Ｖｄｄ）用の電源配線２１と接地電圧（Ｇｎｄ）用の電源配線２２との間に並列に接続されるように配線されている。なお、この場合、図２中の回路２３はＤＲＡＭ回路７１とロジック回路７２の両方を含む混載回路に該当し、この回路２３は上記一対の電源配線２１、２２間の電圧で動作する。
【００２７】
第２の実施形態による半導体集積回路装置においても、合成領域の電源配線領域１３の下部に、一対の電源配線に乗るノイズを除去する電源デカップリング用の容量素子１４が形成されているので、容量素子１４を、能動素子例えばＭＯＳトランジスタの近傍に配置することができ、これにより一対の電源配線に乗るノイズを効果的に除去することができる。
【００２８】
また、上記容量素子１４として、図５に示すようにＤＴからなる容量素子を使用する場合、このＤＴはＤＲＡＭ回路７１の形成領域とは異なる電源配線領域１３に形成されている。従って、ロジック回路７２の周辺に形成されるＤＴからなる容量素子１４は、ロジック回路７２の設計ルールに合わせて形成することができる。
【００２９】
この場合にも、容量素子１４を合成領域の電源配線領域１３の下部に形成するようにしているので、これら容量素子１４を形成するためのチップ上の余分なスペースは不要であり、半導体チップのチップサイズの増大を伴わないで容量素子１４が形成できる。
【００３０】
第２の実施の形態の場合にも、上記容量素子１４として、図４に示すＭＯＳトランジスタからなる容量素子、あるいは図５に示すＤＴからなる容量素子のいずれか一方のみを使用してもよく、または両者を混在して使用してもよい。
【００３１】
なお、第２の実施の形態において、ロジック回路７２内に形成されるＭＯＳトランジスタとして、ゲート絶縁膜の膜厚が薄くされたＭＯＳトランジスタが使用される。ゲート絶縁膜が薄くされたＭＯＳトランジスタを使用すると、リーク電流が増加する。そこで、上記容量素子１４として、図４に示すようにＭＯＳトランジスタからなる容量素子を使用する場合、ロジック回路７２内に形成されるＭＯＳトランジスタと比べて、ゲート絶縁膜の膜厚の厚いＭＯＳトランジスタを使用することにより、一対の電源配線間のリーク電流を低減することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の第１の実施形態に係るスタンダードセル方式の半導体集積回路装置のパターン平面図。
【図２】図１の半導体集積回路装置の等価回路図。
【図３】図１中のスタンダードセルの具体的な構成を一対の電源配線と共に示すパターン平面図。
【図４】図１中の容量素子の一例を示すパターン平面図及び断面図。
【図５】図１中の容量素子の他の例を示すパターン平面図及び断面図。
【図６】この発明の第２の実施形態に係るｅＤＲＡＭ用半導体集積回路装置のパターン平面図。
【符号の説明】
【００３３】
１１…スタンダードセルアレイ、１２…回路領域、１３…電源配線領域、１４…容量素子、２１…高電位用の電源配線、２２…接地電圧用の電源配線、２３…回路、７１…ＤＲＡＭ回路、７２…ロジック回路。
【図１】
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【図２】
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【図３】
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【図４】
2007012694.tif 000006
【図５】
2007012694.tif 000007
【図６】
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