(57)【要約】      （修正有）【課題】  本発明は、Ｐ−ＭＯＳのフェルミ準位が適切調整可能となる集積半導体構造を提供する。【解決手段】  第一トランジスタ領域（Ｔ１）がｎ−ＭＯＳ領域であり、第二トランジスタ領域（Ｔ２）がｐ−ＦＥＴ領域であり、ＳｉＯ２よりなる基部誘電体層（２）が、第１及び第２トランジスタ領域上に形成され、Ｎ＋ポリシリコンゲート（４）が誘電体層（２）の上に形成される。  マスクで第１領域保護し、アルミイオンをイオン注入し、熱処理することにより、ゲート誘電体層（２）と、Ｎ＋ポリシリコンゲート（４）との間に、ＡｌｘＯｖの高誘電率界面誘電体層（３）が形成され、フェルミピニング効果が強化され、結果として、Ｎ＋ポリシリコンのＰ−ＭＯＳの仕事関数は、Ｐ＋ポリシリコンゲートの関数に近い値に調整される。【選択図】  図２Ｂ
2007027743.tif 000002
【特許請求の範囲】
【請求項１】
集積半導体構造の製造方法であって、
上面（０）と、第一及び第二トランジスタ領域（Ｔ１、Ｔ２）とを有する半導体基板（１）を提供するステップであって、前記第一トランジスタ領域（Ｔ１）がｎ−ＭＯＳＦＥＴ領域であり、第二トランジスタ領域（Ｔ２）がｐ−ＭＯＳＦＥＴ領域であることと、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）のそれぞれに少なくとも一つのゲート誘電体層（２、３、１０ｃ、１７、２５）と一つのゲート層（４；３５；５０、６０）とを含む第一及び第二トランジスタ領域（Ｔ１、Ｔ２）上にゲート構造を形成するステップであって、第二トランジスタ領域（Ｔ２）のゲート層（４；３５；６０）が陰性ドープポリシリコンからなり、第一トランジスタ領域（Ｔ１）の少なくとも一つのゲート誘電体層（２、１０ｃ、１７）が第一誘電体層（２、１０ｃ、１７）を含み、前記第二トランジスタ領域（Ｔ２）の少なくとも一つのゲート誘電体層（２、１０ｃ、２５、２５’）が前記第二トランジスタ領域（Ｔ２）のゲート層（４；３５；６０）と隣接する界面誘電体層（３；２５；２５’）を含み、界面誘電体層（３；２５；２５’）が前記第二トランジスタ領域（Ｔ２）のゲート層（４；３５；６０）上にＡｌ２Ｏ３含有界面を形成してフェルミ−ピニング効果をもたらし、前記第一トランジスタ領域（Ｔ１）が前記界面誘電体層（３；２５；２５’）を含まないことと
を備える集積半導体構造の製造方法。
【請求項２】
請求項１記載の方法において、
第一及び第二トランジスタ領域（Ｔ１、Ｔ２）上にゲート構造を形成するステップは、
第一及び第二トランジスタ領域（Ｔ１、Ｔ２）に第一誘電体層（２、１０ｃ、１７）を形成するステップと、
第一誘電体層（２、１０ｃ、１７）の上方において第一及び第二トランジスタ領域（Ｔ１、Ｔ２）に界面誘電体層（３；２５；２５’）を形成するステップと、
前記第二トランジスタ領域（Ｔ２）の前記界面誘電体層（３；２５；２５’）をマスクするステップと、
前記第一トランジスタ領域（Ｔ１）の前記界面誘電体層（３；２５；２５’）を除去するステップと、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）に前記ゲート層（４；３５；５０、６０）を形成するステップと
を備える方法。
【請求項３】
請求項１記載の方法において、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）上にゲート構造を形成するステップは、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）に第一誘電体層（２、１０ｃ、１７）を形成するステップと、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）に前記ゲート層（４；３５；５０、６０）を形成するステップと、
前記第二トランジスタ領域（Ｔ２）内へのＡｌイオン埋め込みを行なうステップと、
前記第一誘電体層（２、１０ｃ、１７）の上方において第二トランジスタ領域（Ｔ２）に界面誘電体層（３；２５；２５’）を形成するため熱処理を行なうステップと
を備える方法。
【請求項４】
請求項１記載の方法において、
第一、第二及び第三トランジスタ領域（Ｔ１、Ｔ２、Ｔ３）を備える前記半導体基板（１）が提供され、前記第一トランジスタ領域（Ｔ１）はｎ−ＭＯＳＦＥＴ領域であり、第二トランジスタ領域（Ｔ２）はｐ−ＭＯＳＦＥＴ領域であり、第三トランジスタ領域（Ｔ３）はメモリ配列ＭＯＳＦＥＴであり、少なくとも一つの第二誘電体層（１７）が前記第一、第二及び第三トランジスタ領域（Ｔ１、Ｔ２、Ｔ３）全てで同時に形成される方法。
【請求項５】
請求項４記載の方法において、
前記第二誘電体層（１７）は、ＨｆＯ、ＨｆＳｉＯ又はＨｆＳｉＯＮからなる高誘電率誘電体層である方法。
【請求項６】
請求項１記載の方法において、
前記界面誘電体層（３；２５；２５’）は、ＡｌｘＯｙ、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、又は前記ゲート層（４；３５；６０）上にＡｌ２Ｏ３含有界面を形成するＡｌ２Ｏ３と組み合わせた任意の材料等の高誘電率材料からなる方法。
【請求項７】
請求項１記載の方法において、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）の前記ゲート層（４；３５；５０、６０）は、同じ材料から製造されて、電気的に接続される方法。
【請求項８】
請求項１記載の方法において、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）の前記ゲート層（４；３５；５０、６０）は、異なる材料から製造されて、ゲートコンタクト層（７０）を介して電気的に接続される方法。
【請求項９】
請求項４記載の方法において、
前記メモリ配列ＭＯＳＦＥＴは、ＲＣＡＴ装置である方法。
【請求項１０】
請求項１記載の方法において、
前記第二トランジスタ領域（Ｔ２）にゲート構造を形成するステップは、
Ａｌ２Ｏ３含有界面上にポリシリコンを析出するステップと、
ポリシリコンの析出後にフルシリサイド化を行い、界面ポリシリコン層を残存させるステップとを備える方法。
【請求項１１】
請求項１記載の方法において、
前記第二トランジスタ領域（Ｔ２）にゲート構造を形成するステップは、
Ａｌ２Ｏ３含有界面上にシランを析出して、ポリシリコン界面を形成するステップと、
ポリシリコン界面の形成後に、界面の上部に、タングステンやＴｉＮ等の金属ゲート層を析出するステップとを備える方法。
【請求項１２】
請求項１記載の方法において、
前記第一及び第二トランジスタ領域のゲート構造は、互いに電気的に接続される方法。
【請求項１３】
集積半導体構造であって、
上面（０）と、第一及び第二トランジスタ領域（Ｔ１、Ｔ２）とを有し、前記第一トランジスタ領域（Ｔ１）がｎ−ＭＯＳＦＥＴ領域であり、第二トランジスタ領域（Ｔ２）がｐ−ＭＯＳＦＥＴ領域である半導体基板（１）と、
前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）のそれぞれに少なくとも一つのゲート誘電体層（２，３，１０ｃ、１７，２５）と一つのゲート層（４；３５；５０、６０）とを含み、前記第二トランジスタ領域（Ｔ２）の前記ゲート層（４；３５；６０）が陰性ドープポリシリコンからなり、前記第一トランジスタ領域（Ｔ１）の少なくとも一つのゲート誘電体層（２、１０ｃ、１７）が第一誘電体層（２、１０ｃ、１７）を含み、前記第二トランジスタ領域（Ｔ２）の前記少なくとも一つのゲート誘電体層（２、３、１０ｃ、２５、２５’）が、前記第二トランジスタ領域（Ｔ２）の前記第一ゲート層（４；３５；６０）と隣接する界面誘電体層（２；２５；２５’）を含み、界面誘電体層（２；２５；２５’）が前記第二トランジスタ領域（Ｔ２）の前記ゲート層（４；３５；６０）上にＡｌ２Ｏ３含有界面を形成してフェルミ−ピニング効果をもたらし、前記第一トランジスタ領域（Ｔ１）が前記界面誘電体層（２；２５；２５’）を含まない前記第一及び第二トランジスタ領域（Ｔ１、Ｔ２）上のゲート構造と
を備える集積半導体構造。
【請求項１４】
請求項１３記載の集積半導体構造において、
第一及び第二トランジスタ領域のゲート構造は、互いに電気的に接続されている集積半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積半導体構造の製造方法及び対応する集積半導体構造に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ポリシリコンゲートを備えるｐ−ＭＯＳＦＥＴの製造方法が記載されている。この方法では、安定な閾値電圧を得るため、ポリシリコンゲート中へのＢＦ２イオンの埋め込みが行われる。
【０００３】
原理上、任意の集積半導体構造に適用されるが、以下の発明と内在する問題とを、シリコン技術における集積メモリ回路に関連して説明する。
周辺装置の速度を向上させるため、デバイス長及びゲートの酸化物の厚さを小さくしなければならない。２ｎｍ未満の厚さでは、ゲート漏出は、かなり重要であり、指数関数的に増大する。高誘電率（Ｈｉｇｈ−ｋ）誘電体は、ゲート酸化物の問題を改善するものと考えられる。しかし、Ｎ＋ポリシリコンゲートに高誘電率誘電体を一体化することは、フェルミ準位ピニングによって極めて困難である。
【０００４】
同様に、約２ｎｍ未満の厚さを有する現行の薄型ゲート誘電体を備えるゲート長の小さいトランジスタにとって、ゲートポリシリコン空乏化が制限因子となっている。ゲートポリ空乏化作用は、通常、論理回路のゲート誘電体の全体的な有効酸化物の厚さを７〜１０×１０−１０ｍ（オングストローム）だけ増大させることに寄与する。ゲートポリシリコン空乏化は、ＤＲＡＭ処理中、より高いホウ素非活性化のため、ＤＲＡＭ支持装置のｐ−ＭＯＳＦＥＴにとって更に深刻なものとなる。
【特許文献１】米国特許第５，８４３，８１２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリ−空乏化作用のない金属ゲートは、ポリシリコンゲートの代替物として期待されてきた。しかし、工程の適合性、装置の信頼性及びｐ−，ｎ−ＭＯＳＦＥＴの二つの仕事関数を持つ金属ゲートを一体化することの困難さといった問題が、金属ゲートの導入を阻害してきた。Ｎ＋ポリシリコンゲートを備えるｐ−ＭＯＳＦＥＴもまたポリシリコン空乏化作用はないものの、その閾値電圧は、Ｎ＋ポリシリコンの不適切な仕事関数によってあらゆる用途にも過剰に高くなるであろう。
【課題を解決するための手段】
【０００６】
本発明の目的は、ｐ−ＭＯＳＦＥＴのフェルミ準位を適切に調整可能な集積半導体構造の製造方法、及び対応する集積半導体構造を提供することにある。
本発明の目的は、請求項１の製造方法により達成され、対応する集積半導体構造は、請求項１３において規定されている。
【０００７】
本発明の根底にある思想は、適切な閾値電圧を維持しつつ、ゲートポリシリコン空乏化を排除することで、ｐ−ＭＯＳＦＥＴ性能を高くすることにある。ｐ−ＭＯＳＦＥＴではゲートポリシリコン空乏化がないことから、Ｎ＋ポリシリコンゲートがゲート電極として使用される。その上、薄い界面高誘電率誘電体層、好ましくは、Ｎ＋ポリシリコンゲートとゲート誘電体との間のＡｌｘＯｙ層がｐ−ＭＯＳＦＥＴにのみ導入される。この界面高誘電率誘電体層は、Ｎ＋ゲートポリシリコンに及ぼすフェルミ準位ピニング効果を強くするように選択される。結果として、Ｎ＋ポリシリコンの有効な仕事関数は、対応するＰ＋ポリシリコンゲートの関数に近い値に調整される。従って、ｐ−ＭＯＳＦＥＴの閾値電圧は、依然として許容範囲内で制御することができる。
【０００８】
上述した極めて薄いＡｌｘＯｙ層（単層又は複層）は、結果として、約７〜１０の比較的高い誘電率によって、全体的なゲート誘電体の有効厚さをかなり増大させる。
しかも、金属ゲートの使用と比較して、現行のＳｉ処理との工程適合性は良好である。二つの仕事関数の概念には、ホウ素浸透による熱量の制限がない。
【０００９】
二つの一般的な方法が、薄い高誘電率誘電体界面層の形成法として提案されている。
一つの方法は、ゲート誘電体層の頂部に高誘電率界面誘電体層を析出すること、及び、選択的湿式化学反応によりｎ−ＭＯＳＦＥＴ領域の頂部の高誘電率誘電体層を除去することである。
【００１０】
他の方法は、前記の領域をパターン形成した後、ｐ−ＭＯＳＦＥＴ・Ｎ＋ポリシリコンゲート領域内に適切な鉄を埋め込むことである。次に、Ｎ＋ポリシリコンとゲート誘電体との間の界面に鉄を拡散させるように金属鉄が熱処理される。すると、鉄は、ゲート誘電体（ＳｉＯ２、ＳｉＯｘＮｙや別の高誘電率酸化物）と反応し、所望の薄い界面高誘電率誘電体層を形成する。
【００１１】
従属請求項には、請求項１の製造方法の有益な実施形態及び改良点が列挙されている。
好適な実施形態によれば、第一及び第二トランジスタ領域上にゲート構造を形成するステップは、第一及び第二トランジスタ領域に第一誘電体層を形成するステップと、第一誘電体層上において第一及び第二トランジスタ領域に界面誘電体層を形成するステップと、第二トランジスタ領域に界面誘電体層をマスクするステップと、第一トランジスタ領域の界面誘電体層を除去するステップと、第一及び第二トランジスタ領域にゲート層を形成するステップとを備える。
【００１２】
更に別の好適な実施形態によれば、第一及び第二トランジスタ領域上にゲート構造を形成するステップは、第一及び第二トランジスタ領域に第一誘電体層を形成するステップと、第一及び第二トランジスタ領域にゲート層を形成するステップと、第二トランジスタ領域内にＡｌイオンの埋め込みを行うステップと、第一誘電体層上において第二トランジスタ領域に界面誘電体層を形成するため熱処理を行なうステップとを備える。
【００１３】
更に別の好適な実施形態によれば、第一、第二及び第三トランジスタ領域を備える半導体基板が提供され、第一トランジスタ領域はｎ−ＭＯＳＦＥＴ領域であり、第二トランジスタ領域はｐ−ＭＯＳＦＥＴ領域であり、及び第三トランジスタ領域はメモリ配列ＭＯＳＦＥＴであり、少なくとも一つの第二誘電体層は、第一、第二及び第三トランジスタ領域の全てに同時に形成される。
【００１４】
更に別の好適な実施形態によれば、第二誘電体層は、ＨｆＯ、ＨｆＳｉＯ又はＨｆＳｉＯＮからなる高誘電率誘電体層である。
別の好適な実施形態によれば、界面誘電体層は、例えばＡｌｘＯｙ、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、又はゲート層上にＡｌ２Ｏ３含有界面を形成するＡｌ２Ｏ３と組み合わせた任意の材料等の高誘電率材料からなる。
【００１５】
更に別の好適な実施形態によれば、第一及び第二トランジスタ領域のゲート層は同じ材料からなり、電気的に接続される。
更に別の好適な実施形態によれば、第一及び第二トランジスタ領域のゲート層は異なる材料からなり、ゲートコンタクト層を介して電気的に接続される。
【００１６】
更に別の好適な実施形態によれば、メモリ配列ＭＯＳＦＥＴはＲＣＡＴ装置とされている。
【発明を実施するための最良の形態】
【００１７】
本発明の好適な実施形態が図示され、以下の記載により説明される。
図中、同じ部材記号は、同じ構成要素、又は機能的に同じ構成要素を示す。
図１Ａ及び図１Ｂは、本発明の第一実施形態である集積半導体構造の製造方法を示す概略断面図である。
【００１８】
図１中、部材符号１は、ｎ−ＭＯＳＦＥＴ領域としての第一トランジスタ領域Ｔ１と、ｐ−ＭＯＳＦＥＴ領域としての第二トランジスタ領域Ｔ２とを有するシリコン半導体基板を示している。基板１の上部には、ＳｉＯ２からなる基部ゲート誘電体層２と、ＡｌｘＯｙからなる薄い高誘電率界面誘電体層３とが析出される。高誘電率誘電体層３を析出させた後、必要に応じて、熱処理を適用してもよい。
【００１９】
図１Ｂを参照すれば、第二トランジスタ領域Ｔ２、即ちｐ−ＭＯＳＦＥＴ領域の層２，３は、フォトレジスト領域５により保護される。つまり、高誘電率界面誘電体層３は、第一トランジスタ領域Ｔ１、即ちｎ−ＭＯＳＦＥＴ領域の基部誘電体層２の上部から選択的に除去される。
【００２０】
その後、フォトレジスト領域５は、第二トランジスタ領域Ｔ２から除去され、Ｎ＋ゲートポリシリコン層（図示せず）が第一及び第二トランジスタ領域Ｔ１、Ｔ２上に析出される。
【００２１】
その結果、第二トランジスタ領域Ｔ２のｐ−ＭＯＳＦＥＴが適切な仕事関数と許容される閾値電圧の値とを有する半導体構造を得ることができる。同時に、ｎ−ＭＯＳＦＥＴトランジスタは、付加的高誘電率界面誘電体薄層３を要しない第一トランジスタ領域Ｔ１にて得ることができる。これは、高誘電率誘電体層３がなくても、基部誘電体層２を使用するだけで、閾値電圧の許容値が得られるためである。
【００２２】
図２Ａ及び図２Ｂは、本発明の第二実施形態である集積半導体構造の製造方法を示す概略断面図である。
図２Ａ及び図２Ｂに示す第二実施形態において、異なる誘電体構造を有する二つのトランジスタ領域Ｔ１、Ｔ２を得るための製造方法に変更されているが、最終的に得られる半導体構造は第一実施形態と同じである。
【００２３】
図２Ａを参照すれば、ＳｉＯ２からなる基部誘電体層２が第一及び第二トランジスタ領域Ｔ１、Ｔ２上に形成される。その後、Ｎ＋ポリシリコンゲート層４は、基部ゲート誘電体層２の頂部に析出及び構造化される。
【００２４】
図２Ｂに示す次の段階において、Ａｌイオンの埋め込みＩは、第二トランジスタ領域Ｔ２にのみ行なわれる。これは、イオンビームを適切に集束させるか、マスク層（図示せず）を用いて第一トランジスタ領域Ｔ１を保護することにより達成される。
【００２５】
次の熱処理後、Ａｌは、基部ゲート誘電体層とＮ＋ポリシリコンゲート層４との間の界面中に拡散する。そして、基部ゲート誘電体層２中の酸化物と反応することにより、第二トランジスタ領域Ｔ２にのみ界面ＡｌｘＯｙ高誘電率誘電体層３を形成する。
【００２６】
その結果、上記に列挙された優れた利点を有する第一実施形態と同様の半導体構造を得ることができる。
以下に説明する第三及び第四実施形態は、ＲＣＡＴ型の配列ＭＯＳＦＥＴ（凹型溝配列トランジスタ）、並びに、周辺のｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴを備える構造に言及している。
【００２７】
図３Ａ〜図３Ｆは、本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図である。
図３Ａ中、符号Ｔ１は、ｎ−ＭＯＳＦＥＴの第一トランジスタ領域を示し、Ｔ２は、ｐ−ＭＯＳＦＥＴの第二トランジスタ領域、Ｔ３は、ＲＣＡＴ型の配列ＭＯＳＦＥＴの第三トランジスタ領域を示す。
【００２８】
図３Ａに示す段階に到達するため、シリコン半導体基板１にＳＴＩ溝７が形成され、そのＳＴＩ溝７に、二酸化ケイ素の隔離充填剤９が充填される。次に、ウエル及び入口の埋め込みが、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３において行なわれる。薄い犠性酸化層１０が、第一及び第二トランジスタ領域Ｔ１、Ｔ２に形成される一方、薄い酸化層１０ａが、第三トランジスタ領域Ｔ３の半導体基板の表面０に形成される。酸化層１０と１０ａとの間の段差は、符号１１により示されている。
【００２９】
しかも、開口２０を第三トランジスタ領域Ｔ３に形成するため、酸化層１０、１０ａの上部に、フォトレジスト層１５が析出及び構造化される。マスクとして構造化されたフォトレジスト層１５を用いることにより、開口２０において酸化層１０ａが除去されて、下層にある第三トランジスタ領域Ｔ３を露出させる。
【００３０】
図３Ｂを参照すれば、フォトレジスト層１５が剥がされ、その後、ＲＣＡＴ型の配列ＭＯＳＦＥＴ用の溝２１が、マスクとしての酸化層１０、１０ａにより適切な刃によって形成される。次に、薄い犠性酸化層１０が剥がされ、その段階では、厚い酸化層１０ａがそれに応じて薄くされる。
【００３１】
図３Ｃに示すように、薄い酸化層１０ｄが形成され、配列ＭＯＳＦＥＴ用の溝２１を除く部分でそれを除去するため、マスクを用いてエッチバックされ、薄い酸化層１０ｄが、そこに形成される配列ＭＯＳＦＥＴの第一誘電体層を形成する。次に、薄い酸化層１０ｃが、第一及び第二トランジスタ領域Ｔ１、Ｔ２と酸化層１０ａの上部とに形成される。薄い酸化層１０ｃは、そこに形成すべきｎ−及びｐ−ＭＯＳＦＥＴ用の第一誘導体層を形成する。
【００３２】
図３Ｄによれば、ＨｆＯ、ＨｆＳｉＯ又はＨｆＳｉＯＮ等の高誘電率誘電体からなる第二誘電体層１７が、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３上に析出される。その後、第三誘電体層２５が、第一高誘電率誘電体層１７上に析出される。この第三誘電体層２５は、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、又はポリシリコンにＡｌ２Ｏ３を豊富に含む界面を形成するＡｌ２Ｏ３と組み合わせた任意の材料等の高誘電率材料からなる。高誘電率材料からなる第三誘電体層２５は、後のＮ＋ゲートポリシリコンに及ぼすフェルミ準位ピニング効果を強くするように選択される。その結果、Ｎ＋ポリシリコンの有効な仕事関数は、対応するｐ＋ポリシリコンゲートの関数に近い値に調整される。従って、ｐ−ＭＯＳＦＥＴの閾値電圧は、依然として、許容範囲内で制御することができる。
【００３３】
次に、フォトレジスト層３０は、第二トランジスタ領域Ｔ２、即ちｐ−ＭＯＳＦＥＴトランジスタ領域を保護するように第三誘電体層２５上に析出及び構造化される。マスクとして構造化されたフォトレジスト層３０を用いることによって、第三誘電体層２５は、第一及び第三トランジスタ領域Ｔ１、Ｔ３において、即ち選択的湿式エッジ法によって除去される。
【００３４】
図３Ｅに示すように、フォトレジスト層３０の除去後、Ｎ＋ポリシリコンゲート層３５が、第一及び第二トランジスタ領域Ｔ１、Ｔ２のみを覆うように析出及び構造化される。
この段階において、Ｎ＋ポリシリコンゲート層３５は、半導体基板１の表面Ｏのよりも下方に凹んだ配列ＭＯＳＦＥＴ用の溝２１に埋め込まれる。
【００３５】
Ｎ＋ポリシリコンゲート層３５の構造化及び凹部への埋め込みのため、同様に、フォトレジストマスク（図示せず）を使用してもよい。
図３Ｆを参照すれば、別の酸化層４２が、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３上に析出される。そして、異方性エッチング処理によって、Ｎ＋ポリシリコンゲート層３５上と、第三トランジスタ領域Ｔ３の配列ＭＯＳＦＥＴ用の溝２１内とに、スペーサ４２ａ，４２ｂがそれぞれ形成される。
【００３６】
最後に、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３のＮ＋ポリシリコンゲート層３５の上部にゲートコンタクトを形成するため、タングステン層４０が析出及び構造化される。
【００３７】
この例では、Ｎ＋ポリシリコンゲート層３５によって、第一及び第二トランジスタ領域Ｔ１、Ｔ２が接続される。これは、対応するｎ−，ｐ−ＭＯＳＦＥＴの電気的性能に必要とされる。
【００３８】
図４Ａ〜図４Ｆは、本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図である。
図４Ａに示す状態は、図３Ｃに示す状態、即ち、薄い酸化層と厚い酸化層１０ｃ，１０ｄをそれぞれ形成した後に得られる。
【００３９】
ＨｆＯ、ＨｆＳｉＯ又はＨｆＳｉＯＮ高誘電率材料からなる第二誘電体層１７が、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３上に析出される。その後、Ｎ＋ポリシリコンゲート層５０が、第一、第二又は第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３の第一高誘電率誘電体層１７上に析出される。次に、フォトレジスト層５５が、第一トランジスタ領域Ｔ１のみを保護するように、Ｎ＋ポリシリコンゲート層５０上に析出及びパターン形成化される。そうして、図４Ａに示す状態が得られる。
【００４０】
図４Ｂに示す次の段階において、Ｎ＋ポリシリコンゲート層５０は、第二トランジスタ領域Ｔ２から除去され、第三トランジスタ領域Ｔ３の配列ＭＯＳＦＥＴ用の溝２１内に埋め込まれる。その後、フォレジスト層５５が除去されると、その構造上に別の酸化層が析出されて、異方性エッチバックが施される。その結果、スペーサ４２ａ’，４２ｂ’が、残りのＮ＋ポリシリコンゲート層５０上と第三トランジスタ領域Ｔ３の配列ＭＯＳＦＥＴ用の溝２１内とにそれぞれ形成される。
【００４１】
図４Ｃを参照すれば、第二誘電体層１７は、第二トランジスタ領域Ｔ２において選択的にリソグラフィ法により除去される。しかし、第二誘電体層１７は、更にフォトレジストマスク（図示せず）により覆われているため、第三トランジスタ領域Ｔ３では、図４Ｃに示すように、第一及び第三トランジスタ領域Ｔ１、Ｔ３にのみ残存している。この段階では、また、酸化層１０ｃも除去され、その後、第二トランジスタ領域Ｔ２で新しくされる。
【００４２】
次に、図４Ｄを参照すれば、犠性熱酸化層１０ｅが、第一及び第三トランジスタ領域Ｔ１、Ｔ３内の残りのＮ＋ポリシリコンゲート層５０，５５上に形成される。その後、第三誘電体層２５’は、第一、第二又は第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３上に析出され、第三誘電体層２５’は、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、又はポリシリコンにＡｌ２Ｏ３を豊富に含む界面を形成するＡｌ２Ｏ３と組み合わせた任意の材料等の高誘電率材料からなる。高誘電率材料からなる第三誘電体層２５は、後のＮ＋ゲートポリシリコンに及ぼすフェルミ準位ピニング効果を強くするように選択される。その結果、Ｎ＋ポリシリコンの有効な仕事関数は、対応するＰ＋ポリシリコンゲートの関数に近い値に調整される。従って、ｐ−ＭＯＳＦＥＴの閾値電圧は、依然として許容範囲内で制御することができる。
【００４３】
最後に、Ｎ＋ポリシリコンゲート層６０が、第二高誘電率誘電体層２５’上に形成される。そうして、図４Ｄに示す構造が得られる。
図４Ｅを参照すれば、第二トランジスタ領域Ｔ２のみを保護するように、更にフォトマスク６１が形成及び構造化される。このフォトマスク６１を用いることによって、Ｎ＋ポリシリコンゲート層６０は、第二トランジスタ領域Ｔ２を除いて取り除かれる。こうした除去は、第三誘電体層２５’で停止させられるエッチング処理によって行なわれる。続いて、異方性エッチング処理において、第三誘電体層は、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３の露出した表面から除去される。その結果、図４Ｅからわかるように、第三誘電体層２５’は、垂直面と残りのＮ＋ポリシリコンゲート層の下方とにのみ残存する。そして、フォトレジストマスク６１は、残りのＮ＋ポリシリコンゲート層６０上から剥がされる。
【００４４】
最後に、第一、第二及び第三トランジスタ領域Ｔ１、Ｔ２、Ｔ３のＮ＋ポリシリコンゲート層５０，５５，６０上にゲートコンタクトを提供するため、酸化層１０ｅが除去され、タングステン層が構造全体に亘って析出される。
【００４５】
この例では、タングステン層７０によって、第一及び第二トランジスタ領域Ｔ１、Ｔ２のゲートが接続される。これは、対応するｎ−とｐ−ＭＯＳＦＥＴの電気的性能に必要とされる。
【００４６】
本発明は、二つの好適な実施形態を参照して説明してきたが、これらに制限されず、当業者にとって明白な様々な方法で変更することができる。
具体的には、材料の選択は、単に、例にすぎなく、様々に変更可能である。
【００４７】
特に、第二トランジスタ領域のゲート構造は、Ａｌ２Ｏ３含有界面上にポリシリコンを析出した後、界面ポリシリコン層を残すフルシリサイド化を行うことにより形成してもよい。
【００４８】
また、第二トランジスタ領域のゲート構造も、Ａｌ２Ｏ３含有界面にシランを析出してポリシリコン界面を形成した後、その界面の頂部に、例えばタングステンや窒化チタン等の金属ゲート層を析出することにより形成してもよい。
【図面の簡単な説明】
【００４９】
【図１Ａ】本発明の第一実施形態である集積半導体構造の製造方法を示す概略断面図。
【図１Ｂ】本発明の第一実施形態である集積半導体構造の製造方法を示す概略断面図。
【図２Ａ】本発明の第二実施形態である集積半導体構造の製造方法を示す概略断面図。
【図２Ｂ】本発明の第二実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ａ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ｂ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ｃ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ｄ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ｅ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図３Ｆ】本発明の第三実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ａ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ｂ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ｃ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ｄ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ｅ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図４Ｆ】本発明の第四実施形態である集積半導体構造の製造方法を示す概略断面図。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【外国語明細書】
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