(57)【要約】【課題】各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することが可能な半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、データを記憶する複数個のメモリセルＭＣと、メモリセルＭＣの近傍に配置されるかまたはメモリセルＭＣと電気的に接続される書き込み電流線ＤＬと、出力電流が温度依存性を有する定電流発生回路２１Ａと、出力電流が定電流発生回路２１Ａの出力電流と異なる温度依存性を有する定電流発生回路２１Ｂと、定電流発生回路２１Ａの出力電流および定電流発生回路２１Ｂの出力電流を合成し、出力電流の合成比率が変更可能である合成回路２２と、書き込み電流線ＤＬに接続され、合成回路２２が合成した電流に基づいて、書き込み電流線ＤＬに書き込み電流を流すことによりメモリセルＭＣにデータを書き込む書き込み回路５２とを備える。【選択図】図６
2007157206.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数個のメモリセルと、
前記メモリセルの近傍に配置されるかまたは前記メモリセルと電気的に接続される書き込み電流線と、
出力電流が温度依存性を有する第１の定電流発生回路と、
出力電流が前記第１の定電流発生回路の出力電流と異なる温度依存性を有する第２の定電流発生回路と、
前記第１の定電流発生回路の出力電流および前記第２の定電流発生回路の出力電流を合成し、前記出力電流の合成比率が変更可能である合成回路と、
前記書き込み電流線と電気的に接続され、前記合成回路が合成した電流に基づいて、前記書き込み電流線に書き込み電流を流すことにより前記メモリセルにデータを書き込む書き込み回路とを備える半導体集積回路装置。
【請求項２】
前記半導体集積回路装置は、さらに、
第１〜第３の設定値を保存するデータ記憶回路を備え、
前記第１の定電流発生回路は、さらに、前記第１の設定値に基づいて出力電流値が変更され、
前記第２の定電流発生回路は、さらに、前記第２の設定値に基づいて出力電流値が変更され、
前記合成回路は、前記第３の設定値に基づいて前記合成比率が変更される請求項１記載の半導体集積回路装置。
【請求項３】
前記データ記憶回路は、前記複数個のメモリセルのうちのいずれかのメモリセルである請求項２記載の半導体集積回路装置。
【請求項４】
前記半導体集積回路装置は、さらに、
前記第１〜第３の設定値を前記メモリセルから読み出す読み出し回路と、
前記読み出し回路が読み出した前記第１〜第３の設定値を保持するデータ保持回路とを備え、
前記第１の定電流発生回路は、前記データ保持回路が保持する前記第１の設定値に基づいて出力電流値が変更され、
前記第２の定電流発生回路は、前記データ保持回路が保持する前記第２の設定値に基づいて出力電流値が変更され、
前記合成回路は、前記データ保持回路が保持する前記第３の設定値に基づいて前記合成比率が変更される請求項３記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路装置はＭＲＡＭである請求項４記載の半導体集積回路装置。
【請求項６】
前記データ記憶回路は、前記第１〜第３の設定値を不揮発的に保存する請求項２記載の半導体集積回路装置。
【請求項７】
前記データ記憶回路は、前記第１〜第３の設定値に対応する溶断可能な第１〜第３のフューズを含み、
前記第１の定電流発生回路は、前記第１のフューズの溶断状態に基づいて出力電流値が変更され、
前記第２の定電流発生回路は、前記第２のフューズの溶断状態に基づいて出力電流値が変更され、
前記合成回路は、前記第３のフューズの溶断状態に基づいて前記合成比率が変更される請求項６記載の半導体集積回路装置。
【請求項８】
前記第１の定電流発生回路および前記第２の定電流発生回路の少なくともいずれか一方は、
電流を出力するトランジスタと、
前記第１の設定値または前記第２の設定値に応じて抵抗値が変化する第１の抵抗と、
前記温度依存性を有する第２の抵抗とを含み、
前記第１の抵抗の抵抗値および前記第２の抵抗の抵抗値に応じて前記トランジスタの出力電流が変化する請求項２記載の半導体集積回路装置。
【請求項９】
前記合成回路は、
各々が、前記第１の定電流発生回路の出力電流に対応する電流を出力するｎ（ｎは２以上の自然数）個の第１のトランジスタと、
各々が、前記第２の定電流発生回路の出力電流に対応する電流を出力するｎ個の第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタを合計ｎ個選択し、前記選択したトランジスタの出力を並列に接続するスイッチ回路とを含む請求項１記載の半導体集積回路装置。
【請求項１０】
前記半導体集積回路装置は、さらに、
前記メモリセルに対してデータ読み出しを行なう読み出し回路を備え、
前記書き込み回路および前記読み出し回路を制御して、第１の温度において前記メモリセルに正常にデータ書き込みを行なうために前記書き込み電流線に流すべき第１の書き込み電流値を検出し、
前記第１の定電流発生回路を制御して、前記第１の定電流発生回路の出力電流を前記検出した第１の書き込み電流値とほぼ同じ電流値とし、
前記第２の定電流発生回路を制御して、前記第２の定電流発生回路の出力電流を前記検出した第１の書き込み電流値とほぼ同じ電流値とし、
前記書き込み回路および前記読み出し回路を制御して、第２の温度において前記メモリセルに正常にデータ書き込みを行なうために前記書き込み電流線に流すべき第２の書き込み電流値を検出し、
前記合成回路を制御して、前記合成回路の出力電流が前記検出した第２の書き込み電流値とほぼ同じ電流値となるように前記合成回路の合成比率を決定する制御回路を備える請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、データを記憶する複数個のメモリセルを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
磁気ランダムアクセス記憶装置（ＭＲＡＭ）では、ＴＭＲ（トンネル磁気抵抗：Tunneling  Magneto  Resistive）効果をもつＴＭＲ素子がメモリセルに含まれている。ＭＲＡＭは、ビット線およびディジット線の交差部分に整列した複数個のメモリセルを備える。ＴＭＲ素子は磁性体薄膜でトンネル酸化膜を挟み込んだ構造であり、上下の磁性体薄膜の磁気モーメントの向きが平行な状態において抵抗値が最小となり、反平行な状態において抵抗値が最大となる。
【０００３】
メモリセルは、上下の磁性体薄膜の磁気モーメントの向きが平行であるか反平行であるかを“０”および“１”に対応させて論理情報を記憶する。ディジット線の駆動電流およびビット線の駆動電流によって発生する磁場を磁性体薄膜の磁気モーメントの向きを切り替えるのに十分な磁場とすることにより、メモリセルに対して論理情報の書き込みを行なうことができる。メモリセルは、ある閾値を超える磁場によって上下の磁性体薄膜の磁気モーメントの向きが変化するまで論理情報を永久に維持することができる。また、メモリセルに対するデータ読み出しは、上下の磁性体薄膜の磁気モーメントの向き、すなわちＴＭＲ素子の抵抗値の大小を検知することにより行なわれる。
【０００４】
ここで、書き込み電流線であるディジット線およびビット線の駆動電流がある閾値を超える場合にはメモリセルに対するデータ書き込みを行なうことができるが、ディジット線またはビット線の駆動電流が大きすぎると、書き込み対象のメモリセルに対応するビット線およびディジット線のいずれか一方の配線上に位置する半選択状態のメモリセル等、書き込み対象でないメモリセルが書き込み対象のメモリセルに作用させるための磁場の影響を受けて誤動作する場合がある。
【０００５】
メモリセルに対するデータ書き込みを行なうために必要な書き込み電流の閾値、すなわちディジット線およびビット線の駆動電流の閾値は各メモリセルでばらつきがあるため、各メモリセルに対してデータ書き込みを正常に行なう、すなわち各メモリセルに対するデータ書き込みを可能とし、かつ書き込み対象でないメモリセルの誤動作を防ぐことができるように書き込み電流をチューニングする方法が知られている（たとえば、特許文献１参照）。しかしながら、一般的に書き込み電流は温度依存性を有しているが、特許文献１記載の書き込み電流のチューニング方法では書き込み電流の温度依存性が考慮されていない。
【０００６】
このような書き込み電流の温度依存性に対応するために、たとえば、特許文献２には、温度依存性を有する書き込み電流を供給する書き込み回路を備える半導体記憶装置が開示されている。
【０００７】
また、特許文献３には、以下のような半導体記憶装置が開示されている。すなわち、温度補償電圧源回路が生成した電圧を書き込み電流源に供給することにより、書き込み電流源が所望の温度依存性を備えた書き込み電流をメモリセルに供給する。
【０００８】
また、特許文献４には、以下のような半導体記憶装置が開示されている。すなわち、第１方向に沿って複数形成されたワード線と、第１方向に直交する第２方向に沿って複数形成されたビット線と、ワード線とビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、ワード線を選択するロウデコーダと、ビット線を選択するカラムデコーダと、ロウデコーダおよびカラムデコーダによって選択された選択ワード線および選択ビット線に、第１書き込み電流および第２書き込み電流をそれぞれ供給して、選択ワード線および選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路とを具備し、書き込み回路は、温度に応じて第１書き込み電流および第２書き込み電流の電流値を変化させる。
【０００９】
また、特許文献５には以下のような半導体集積回路が開示されている。すなわち、降圧回路を内蔵してなるＤＲＡＭに関し、レギュレータ・トランジスタ・ゲート電圧制御回路が並列に配置されたｐＭＯＳトランジスタをデジタル制御する。しかしながら、特許文献５記載の半導体集積回路は、書き込み電流の温度依存性に対応する構成ではない。
【特許文献１】米国特許第６８５０４３０号公報
【特許文献２】特開２００４−１８５７５２号公報
【特許文献３】特開２００３−２５７１７５号公報
【特許文献４】特開２００４−２８８３１１号公報
【特許文献５】特開平７−２１１８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、一般的に各メモリセルでは、ある温度における書き込み電流閾値がばらつくのに加えて、書き込み電流閾値の温度依存性もばらつく。すなわち、温度が異なると各メモリセルでの書き込み電流閾値のばらつき度合いが異なり、書き込み電流閾値の大小関係が入れ替わる場合もある。しかしながら、特許文献２〜４記載の半導体記憶装置は、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきにより、書き込み電流をチューニングした温度と異なる温度において、メモリセルに対して正常にデータ書き込みができなくなる場合がある。すなわち、特許文献２〜４記載の構成では、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することができないという問題点があった。
【００１１】
それゆえに、本発明の目的は、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することが可能な半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体集積回路装置は、データを記憶する複数個のメモリセルと、メモリセルの近傍に配置されるかまたはメモリセルと電気的に接続される書き込み電流線と、出力電流が温度依存性を有する第１の定電流発生回路と、出力電流が第１の定電流発生回路の出力電流と異なる温度依存性を有する第２の定電流発生回路と、第１の定電流発生回路の出力電流および第２の定電流発生回路の出力電流を合成し、出力電流の合成比率が変更可能である合成回路と、書き込み電流線と電気的に接続され、合成回路が合成した電流に基づいて、書き込み電流線に書き込み電流を流すことによりメモリセルにデータを書き込む書き込み回路とを備える。
【発明の効果】
【００１３】
本発明によれば、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
図１は、メモリセルＭＣの電気的等価回路を示す図である。同図を参照して、メモリセルＭＣは、磁気抵抗素子ＶＲと、ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＡＴとを含む。
【００１６】
磁気抵抗素子ＶＲは、たとえばＴＭＲ素子であり、ビット線（書き込み電流線）ＢＬおよびソース線ＳＬの間に直列に接続され、ディジット線（書き込み電流線）ＤＬに電磁的に結合され、また、一端がビット線ＢＬに電気的に接続される。アクセストランジスタＡＴは、一方の導通端子が磁気抵抗素子ＶＲの他端に電気的に接続され、他方の導通端子がソース線ＳＬに電気的に接続され、コントロールゲートがワード線ＷＬに電気的に接続される。メモリセルＭＣは、メモリセルアレイにおいて行列状に配置される。以下の説明においては、ビット線ＢＬが延在する方向を列方向と称し、ワード線ＷＬおよびディジット線ＤＬが延在する方向を行方向と称する。
【００１７】
データ書き込み時、ビット線ＢＬに書き込み電流ＩＷＢＬを流し、ディジット線ＤＬに書き込み電流ＩＷＤＬを流す。書き込み電流ＩＷＢＬにより磁気抵抗素子ＶＲの磁化容易軸ＥＸ方向の磁場である容易軸磁場が発生し、書き込み電流ＩＷＤＬにより磁気抵抗素子ＶＲの磁化困難軸ＨＸ方向の磁場である困難軸磁場が発生する。書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬにより発生する容易軸磁場および困難軸磁場の合成磁場により、磁気抵抗素子ＶＲにおける上下の磁性体薄膜の磁気モーメントの向きが変わり、磁気抵抗素子ＶＲの抵抗値が変わる。
【００１８】
データ読み出し時においては、アクセストランジスタＡＴが導通し、ビット線ＢＬおよびソース線ＳＬを流れる読み出し電流ＩＲの電流量に基づいて、メモリセルＭＣが記憶するデータの検出が行なわれる。
【００１９】
図２は、メモリセルＭＣのアストロイド曲線を示す図である。
同図を参照して、アストロイド曲線は、書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬの閾値を表わす。すなわち、アストロイド曲線の下側の領域では書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬが不足して閾値を超えないためメモリセルに対して書き込みが行なわれない。また、アストロイド曲線の上側の領域では書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬが閾値を越えるため、メモリセルに対して書き込みが行なわれる。そして、アストロイド曲線の上側および下側の両方にまたがる領域である領域Ｂでは書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬの少なくともいずれか一方が大きすぎるため、書き込み対象でないメモリセルの記憶するデータが書き換えられてしまう。したがって、領域Ａは書き込み電流が不足する領域であり、領域Ｂは書き込み電流が過剰な領域であり、領域Ｃのみがメモリセルの書き込み電流として有効な領域である。
【００２０】
図３は、各メモリセルＭＣの書き込み電流閾値の温度依存性を示すグラフ図である。
同図を参照して、ＭＣ１〜ＭＣ３で示すグラフはそれぞれ異なるメモリセルＭＣ１〜ＭＣ３の書き込み電流閾値を表わす。メモリセルＭＣ１〜ＭＣ３は、それぞれ異なる温度依存性を有している。温度Ｔａにおいて書き込み電流閾値が各メモリセルでばらついており、温度Ｔｂにおいては温度Ｔａに対して書き込み電流閾値のばらつき度合いが異なっている。さらに、温度Ｔｃにおいては各メモリセルの書き込み電流閾値の大小関係が温度Ｔａおよび温度Ｔｂに対して入れ替わっている。
【００２１】
図４は、本発明の第１の実施の形態に係る半導体集積回路装置の全体構成を概略的に示す図である。
【００２２】
同図を参照して、半導体集積回路装置１００は、行列状に配置される複数のメモリセルＭＣを含むメモリセルアレイ５０と、ディジット線ドライブ回路１と、ロウデコーダ３と、ワード線ドライブ回路４と、インタフェース（Ｉ／Ｆ）回路５と、ビット線書き込み電流制御回路６Ａ〜６Ｂと、書き込みデータバッファ７と、コラムデコーダ８と、コラムデコーダ９と、ビット線選択回路１０と、リードアンプ１１と、定電流発生部５１とを備える。
【００２３】
ディジット線ドライブ回路１と、ロウデコーダ３と、ビット線書き込み電流制御回路６Ａ〜６Ｂと、書き込みデータバッファ７と、コラムデコーダ８とは、書き込み回路５２を構成する。コラムデコーダ９と、ビット線選択回路１０と、リードアンプ１１とは、読み出し回路５３を構成する。
【００２４】
半導体集積回路装置１００は、メモリセルアレイ５０の各列に対応して配置されるビット線ＢＬと、メモリセルアレイ５０の各行に対応して配置されるディジット線ＤＬと、ワード線ＷＬと、ソース線ＳＬとを備える。ディジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬが、それぞれ、メモリセルアレイ５０の各行に対応して配置される。
【００２５】
メモリセルＭＣに含まれる磁気抵抗素子ＶＲは、磁化困難軸ＨＸがビット線ＢＬの延在方向に沿い、磁化容易軸ＥＸがビット線ＢＬと直交する方向に沿うように配置される。ワード線ＷＬおよびソース線ＳＬは、磁化容易軸ＥＸの方向に沿うように配置される。
【００２６】
ロウデコーダ３は、インタフェース回路５を介して受けたＸアドレス信号ＸＡをデコードし、選択行を指定する行選択信号を生成する。コラムデコーダ８〜９は、インタフェース回路５を介して受けたＹアドレス信号ＹＡをデコードし、選択列を指定する列選択信号を生成する。
【００２７】
ディジット線ＤＬの一方側にディジット線ドライブ回路１が配置され、ディジット線ＤＬの他方側が電源電位に接続される。ディジット線ドライブ回路１は、データ書き込み時、ロウデコーダ３から受けた行選択信号に基づいて、選択行に対応して配置されるディジット線ＤＬに書き込み電流ＩＷＤＬを供給する。したがって、データ書き込み時、ディジット線ＤＬにおいては、書き込みデータの論理レベルにかかわらず電源電位からディジット線ドライブ回路１へ向かう方向に書き込み電流ＩＷＤＬが流れる。
【００２８】
ワード線ドライブ回路４は、データ読み出し時、ロウデコーダ３からの行選択信号に基づいて、選択行に対応して配置されるワード線ＷＬを選択状態へ駆動する。ロウデコーダ３からワード線ドライブ回路４へ伝達される行選択信号の経路は、図面を簡略化するため、同図においては示していない。
【００２９】
ビット線ＢＬの両側に対向してビット線書き込み電流制御回路６Ａおよび６Ｂが配置される。書き込みデータバッファ７は、インタフェース回路５経由で外部から受けたデータＷＤに基づいて、互いに相補な書き込みデータをビット線書き込み電流制御回路６Ａおよび６Ｂへ出力する。
【００３０】
ビット線書き込み電流制御回路６Ａおよび６Ｂは、データ書き込み時、コラムデコーダ８から受けた列選択信号に基づいて、選択列に対応するビット線ＢＬに、書き込みデータバッファ７から受けた書き込みデータの論理レベルに応じた方向に書き込み電流ＩＷＢＬを供給する。ビット線書き込み電流制御回路６Ａおよび６Ｂに対しては、コラムデコーダ８からの列選択信号が、メモリセルアレイ５０上を配置される列選択信号線を介して伝達される。しかしながら、同図においては、図面を簡略化するため、ビット線書き込み電流制御回路６Ｂに伝達される列選択信号の経路は示していない。
【００３１】
ビット線ＢＬの両側にビット線書き込み電流制御回路６Ａおよび６Ｂを配置し、書き込みデータバッファ７から、互いに相補な書き込みデータを伝達することにより、選択列に対応するビット線ＢＬにおいて書き込みデータの論理レベルに応じた方向に書き込み電流ＩＷＢＬを流すことができる。
【００３２】
ビット線ＢＬに対しては、さらに、コラムデコーダ９からの列選択信号に基づいてビット線を選択するビット線選択回路１０が設けられる。このビット線選択回路１０は、データ読み出し時、選択列に対応するビット線ＢＬを選択してリードアンプ１１に接続する。  
【００３３】
リードアンプ１１は、ビット線ＢＬおよびソース線ＳＬを流れる読み出し電流ＩＲを検出し、検出結果に基づいて生成した内部読み出しデータＲＤをインタフェース回路５経由で読み出しデータとして外部へ出力する。
【００３４】
インタフェース回路５は、外部装置との信号の仕様の整合性をとるために設けられており、入出力バッファを含む。
【００３５】
図５は、本発明の第１の実施の形態に係る半導体集積回路装置におけるディジット線ドライブ回路および定電流発生部等によるデータ書き込み動作を示す図である。同図を参照して、ディジット線ドライブ回路１は、複数個の選択トランジスタＳＴを含む。
【００３６】
選択トランジスタＳＴは、ディジット線ＤＬに対応して配置される。ロウデコーダ３が出力する行選択信号に基づいて、選択行に対応する選択トランジスタＳＴがオン状態となる。
【００３７】
定電流発生部５１は、オン状態の選択トランジスタＳＴに対応するディジット線ＤＬに書き込み電流ＩＷＤＬを供給する。
【００３８】
図６は、本発明の第１の実施の形態に係る半導体集積回路装置における定電流発生部の構成を示す機能ブロック図である。
【００３９】
同図を参照して、定電流発生部５１は、（第１の）定電流発生回路２１Ａと、（第２の）定電流発生回路２１Ｂと、合成回路２２と、データ記憶回路２３Ｃとを含む。定電流発生回路２１Ａは、データ記憶回路２３Ａと、ＤＡ（Digital  to  Analog）コンバータ２４Ａとを含む。定電流発生回路２１Ｂは、データ記憶回路２３Ｂと、ＤＡコンバータ２４Ｂとを含む。
【００４０】
ＤＡコンバータ２４Ａは、データ記憶回路２３Ａが保存する設定値ＣＯＤＥ＿Ａ（第１の設定値）に基づいて電流ＩＷＡを合成回路２２に供給する。ＤＡコンバータ２４Ｂは、データ記憶回路２３Ｂが保存する設定値ＣＯＤＥ＿Ｂ（第２の設定値）に基づいて電流ＩＷＢを合成回路２２に供給する。ここで、電流ＩＷＡおよび電流ＩＷＢは温度依存性を有し、また、電流ＩＷＡおよび電流ＩＷＢの温度依存性は異なる。
【００４１】
合成回路２２は、データ記憶回路２３Ｃが保存する設定値ＣＯＤＥ＿ＭＩＸ（第３の設定値）に基づいて合成比率が変更される。そして、合成回路２２は、設定値ＣＯＤＥ＿ＭＩＸに対応する合成比率で電流ＩＷＡおよび電流ＩＷＢを合成し、合成した電流を書き込み電流ＩＷＤＬとして出力する。
【００４２】
本発明の第１の実施の形態に係る半導体集積回路装置では、電流ＩＷＡ、電流ＩＷＢおよび合成比率の設定値をデータ記憶回路２３Ａ〜データ記憶回路２３Ｃに保存する。このような構成により、後述するチューニング試験で得られた各設定値を半導体集積回路装置１００内部に記憶させ、半導体集積回路装置１００自身で半導体集積回路装置１００ごとのばらつきに対応することができる。すなわち、半導体集積回路装置１００を実装する装置側で各半導体集積回路装置のばらつきに対応する構成を不要とすることができる。
【００４３】
なお、ディジット線ドライブ回路１は、合成回路２２の出力電流を書き込み電流ＩＷＤＬとしてディジット線ＤＬに供給する構成に限らず、合成回路２２の出力電流に基づいてディジット線ＤＬに書き込み電流ＩＷＤＬを供給する構成であってもよい。たとえば、ディジット線ドライブ回路１が、合成回路２２の出力電流を増幅し、合成回路２２の出力電流の２倍の電流値を有する電流を書き込み電流ＩＷＤＬとして出力する構成とすることも可能である。
【００４４】
図７は、本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成およびデータ記憶回路に設定値を保存する構成を示す機能ブロック図である。
【００４５】
同図を参照して、データ記憶回路２３Ａは、選択回路３１と、データ保持回路３２とを含む。
【００４６】
まず、書き込み電流ＩＷＤＬのチューニング試験時におけるデータ記憶回路２３Ａの動作について説明する。この場合、チューニング試験時を表わすテストモード切り替え信号、およびテスト信号ＴＩＮＡが半導体集積回路装置１００外部の図示しないテスト装置からインタフェース回路５経由で入力される。
【００４７】
選択回路３１は、テストモード切り替え信号がチューニング試験時を表わす場合には、テスト信号ＴＩＮＡを設定値ＣＯＤＥ＿ＡとしてＤＡコンバータ２４Ａへ出力する。なお、テストモード切り替え信号、テスト信号ＴＩＮＡおよび後述するテスト信号ＴＩＮＢ〜ＴＩＮＣは、半導体集積回路装置１００の汎用端子を用いて入力される構成であってもよいし、メモリセルＭＣに対するデータ書き込みおよびデータ読み出し用の入出力端子を用いて入力される構成であってもよい。
【００４８】
チューニング試験が終了すると、図示しないテスト装置は書き込みモード信号をディスエーブル論理からイネーブル論理に変更し、インタフェース回路５を介して書き込み回路５２へ出力する。
【００４９】
書き込み回路５２は、イネーブル論理の書き込みモード信号を受けて、図示しないテスト装置から出力されている、チューニング試験結果に対応するテスト信号ＴＩＮＡを、設定値保存用のメモリセルＭＣに書き込む。ここで、設定値保存用のメモリセルＭＣは、メモリセルアレイ５０の含む複数個のメモリセルＭＣのうちのいずれか１個または複数個のメモリセルＭＣである。
【００５０】
次に、通常時におけるデータ記憶回路２３Ａの動作について説明する。この場合、通常時を表わすテストモード切り替え信号が外部から入力される。
【００５１】
半導体集積回路装置１００に電源が投入されると、チップリセット信号が外部から入力される。
【００５２】
読み出し回路５３は、インタフェース回路５経由で受けたチップリセット信号の立ち上がりまたは立ち下がりのタイミングで、設定値保存用のメモリセルＭＣに対してデータ読み出しを行ない、内部読み出しデータＲＤをデータ保持回路３２へ出力する。
【００５３】
データ保持回路３２は、読み出し回路５３から受けた内部読み出しデータＲＤを保持するとともに選択回路３１へ出力する。
【００５４】
選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号が通常時を表わす場合には、データ保持回路３２から受けた内部読み出しデータＲＤを設定値ＣＯＤＥ＿ＡとしてＤＡコンバータ２４Ａへ出力する。
【００５５】
データ記憶回路２３Ｂ〜２３Ｃはデータ記憶回路２３Ａと同様の構成であり、テスト信号ＴＩＮＡおよび設定値ＣＯＤＥ＿Ａをそれぞれテスト信号ＴＩＮＢ〜ＴＩＮＣおよび設定値ＣＯＤＥ＿Ｂ〜ＣＯＤＥ＿Ｃに置き換えて説明すれば足りるため、ここでは説明を繰り返さない。
【００５６】
メモリセルアレイ５０に設定値保存用のメモリセルＭＣを用意する構成により、不揮発的にデータを記憶する回路をメモリセルアレイ５０以外に別途備える必要がなくなり、半導体集積回路装置１００の規模増大および制御の複雑化を防ぐことができる。
【００５７】
また、データ保持回路３２が設定値を保持する構成により、メモリセルＭＣに対するデータ書き込みを行なうたびに設定値保存用のメモリセルＭＣから設定値を読み出す必要がなくなり、データ書き込み速度の向上を図ることができる。特に、ＭＲＡＭ等、メモリセルに対するデータ読み出し時間がレジスタ等のデータ保持回路に対する読み出し時間と比べてかなり長い半導体集積回路装置についてはデータ書き込み速度の向上の効果が大きい。
【００５８】
図８は、本発明の第１の実施の形態に係る半導体集積回路装置におけるＤＡコンバータの構成を示す概略回路図である。
【００５９】
同図を参照して、ＤＡコンバータ２４Ａは、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ２と、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３と、可変抵抗（第１の抵抗）Ｒ１と、固定抵抗（第２の抵抗）Ｒ２とを含む。
【００６０】
ＰチャネルＭＯＳトランジスタＰ１は、ドレインがＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のゲートと、ＮチャネルＭＯＳトランジスタＮ１のドレインとに接続される。
【００６１】
ＰチャネルＭＯＳトランジスタＰ２は、ドレインがＮチャネルＭＯＳトランジスタＮ２のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＮ１のゲートとに接続される。
【００６２】
ＮチャネルＭＯＳトランジスタＮ２は、ソースに固定抵抗Ｒ２および可変抵抗Ｒ１が直列に接続される。
【００６３】
ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のソースに電源電位が接続される。ＮチャネルＭＯＳトランジスタＮ１のソースおよび可変抵抗Ｒ１の一端に接地電位が接続される。
【００６４】
固定抵抗Ｒ２は温度依存性を有する抵抗体であり、温度に応じて抵抗値が変化する。可変抵抗Ｒ１は、データ記憶回路２３Ａから受けた設定値ＣＯＤＥ＿Ａに基づいて抵抗値が変化する。
【００６５】
ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２のドレイン電流ＩＤは、可変抵抗Ｒ１および固定抵抗Ｒ２の抵抗値によって電流値が決まる。すなわち、ドレイン電流ＩＤは固定抵抗Ｒ２の温度依存性に対応する温度依存性を有し、かつ設定値ＣＯＤＥ＿Ａを変更することによりドレイン電流ＩＤの電流値を変更することができる。
【００６６】
ＮチャネルＭＯＳトランジスタＮ１〜Ｎ２と、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３とで構成されるカレントミラー回路により、ドレイン電流ＩＤとほぼ同じ電流値を有する電流がＰチャネルＭＯＳトランジスタＰ３のドレイン電流、すなわち電流ＩＷＡとなる。
【００６７】
ＤＡコンバータ２４ＢはＤＡコンバータ２４Ａと同様の構成であり、同図において電流ＩＷＡおよび設定値ＣＯＤＥ＿Ａを電流ＩＷＢおよび設定値ＣＯＤＥ＿Ｂに置き換えて説明すれば足りるため、ここでは説明を繰り返さない。
【００６８】
本発明の第１の実施の形態に係る半導体集積回路装置では、たとえばＤＡコンバータ２４Ａでは固定抵抗Ｒ２に負の温度依存性を持たせ、ＤＡコンバータ２４Ｂでは固定抵抗Ｒ２に正の温度依存性を持たせる。
【００６９】
図９（ａ）は、電流ＩＷＡの特性を示すグラフ図である。図９（ｂ）は、電流ＩＷＢの特性を示すグラフ図である。
【００７０】
同図（ａ）および（ｂ）を参照して、定電流発生回路２１Ａの出力電流ＩＷＡは負の温度依存性を有し、設定値ＣＯＤＥ＿Ａを０〜３１の間で変更することにより電流ＩＷＡの電流値を３２段階に変更することができる。また、定電流発生回路２１Ｂの出力電流ＩＷＢは正の温度依存性を有し、設定値ＣＯＤＥ＿Ｂを０〜３１の間で変更することにより電流ＩＷＢ電流値を３２段階に変更することができる。
【００７１】
図１０は、本発明の第１の実施の形態に係る半導体集積回路装置における合成回路２２の構成を示す回路図である。
【００７２】
同図を参照して、合成回路２２は、ＮチャネルＭＯＳトランジスタＮ３〜Ｎ６と、ＰチャネルＭＯＳトランジスタＰ４〜Ｐ６と、ＮチャネルＭＯＳトランジスタ部Ｎ１１〜Ｎ１２と、スイッチ回路部６１とを含む。スイッチ回路部６１は、スイッチ回路４１〜４２を含む。
【００７３】
ＮチャネルＭＯＳトランジスタＮ３は、ドレインがＤＡコンバータ２４ＡにおけるＰチャネルＭＯＳトランジスタＰ３のドレインに接続される。すなわち、ＤＡコンバータ２４Ａの出力電流ＩＷＡがＮチャネルＭＯＳトランジスタＮ３のドレイン電流となる。
【００７４】
ＮチャネルＭＯＳトランジスタ部Ｎ１１は、たとえば３１個のＮチャネルＭＯＳトランジスタ（第１のトランジスタ）を含み、各ＮチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタＮ３とカレントミラー回路を構成する。すなわち、各ＮチャネルＭＯＳトランジスタは、ＤＡコンバータ２４Ａの出力電流ＩＷＡに対応する電流、たとえば電流ＩＷＡとほぼ同じ電流値の電流を出力する。
【００７５】
ＮチャネルＭＯＳトランジスタＮ４は、ドレインがＤＡコンバータ２４ＢにおけるＰチャネルＭＯＳトランジスタＰ３のドレインに接続される。すなわち、ＤＡコンバータ２４Ｂの出力電流ＩＷＢがＮチャネルＭＯＳトランジスタＮ４のドレイン電流となる。
【００７６】
ＮチャネルＭＯＳトランジスタ部Ｎ１２は、たとえば３１個のＮチャネルＭＯＳトランジスタ（第２のトランジスタ）を含み、各ＮチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタＮ４とカレントミラー回路を構成する。すなわち、各ＮチャネルＭＯＳトランジスタは、ＤＡコンバータ２４Ｂの出力電流ＩＷＢに対応する電流、たとえば電流ＩＷＢとほぼ同じ電流値の電流を出力する。
【００７７】
スイッチ回路部６１は、データ記憶回路２３Ｃから受けた設定値ＣＯＤＥ＿ＭＩＸに基づいて、ＮチャネルＭＯＳトランジスタ部Ｎ１１およびＮチャネルＭＯＳトランジスタ部Ｎ１２が含むＮチャネルＭＯＳトランジスタを合計３１個選択し、選択した３１個のＮチャネルＭＯＳトランジスタの出力を並列に接続する。
【００７８】
より詳細には、スイッチ回路４１は、データ記憶回路２３Ｃから受けた設定値ＣＯＤＥ＿ＭＩＸがｎ（ｎは０以上３１以下の自然数）の場合に、ＮチャネルＭＯＳトランジスタ部Ｎ１１が含むＮチャネルＭＯＳトランジスタをｎ個選択し、選択したＮチャネルＭＯＳトランジスタのドレインと、ＰチャネルＭＯＳトランジスタＰ４のドレインとを接続する。また、スイッチ回路４２は、データ記憶回路２３Ｃから受けた設定値ＣＯＤＥ＿ＭＩＸに基づいて、ＮチャネルＭＯＳトランジスタ部Ｎ１２が含むＮチャネルＭＯＳトランジスタを（３１−ｎ）個選択し、選択したＮチャネルＭＯＳトランジスタのドレインと、ＰチャネルＭＯＳトランジスタＰ５のドレインとを接続する。
【００７９】
ＰチャネルＭＯＳトランジスタＰ６は、ＰチャネルＭＯＳトランジスタＰ４〜Ｐ５とカレントミラー回路を構成し、スイッチ回路４１〜４２が選択したＮチャネルＭＯＳトランジスタの出力電流の合成電流に対応する電流をＮチャネルＭＯＳトランジスタＮ５のドレインに出力する。
【００８０】
ＮチャネルＭＯＳトランジスタＮ５〜Ｎ６はカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタＮ６は、ＰチャネルＭＯＳトランジスタＰ６の出力電流に対応する電流を書き込み電流ＩＷＤＬとして出力する。
【００８１】
図１１は、書き込み電流ＩＷＤＬの特性を示すグラフ図である。
同図を参照して、書き込み電流ＩＷＤＬの電流値をＩＷＤＬとし、ＤＡコンバータ２４Ａの出力電流ＩＷＡの電流値をＩＷＡとし、ＤＡコンバータ２４Ｂの出力電流ＩＷＢの電流値をＩＷＢとし、データ記憶回路２３Ｃから受けた設定値ＣＯＤＥ＿ＭＩＸをｎ（ｎは０以上３１以下の自然数）とすると、ＩＷＤＬは以下の式で表わされる。
【００８２】
ＩＷＤＬ＝ｎ×ＩＷＡ＋（３１−ｎ）×ＩＷＢ・・・（１）
ｎ＝３１の場合には、式（１）よりＩＷＤＬ＝３１×ＩＷＡとなる、すなわち書き込み電流ＩＷＤＬの電流値は電流ＩＷＡの３１倍の電流値となり、書き込み電流ＩＷＤＬは電流ＩＷＡと同じ温度特性を有する。
【００８３】
ｎ＝０の場合には、式（１）よりＩＷＤＬ＝３１×ＩＷＢとなる、すなわち書き込み電流ＩＷＤＬの電流値は電流ＩＷＢの３１倍の電流値となり、書き込み電流ＩＷＤＬは電流ＩＷＢと同じ温度特性を有する。
【００８４】
１≦ｎ≦３０の場合には、式（１）におけるＩＷＡおよびＩＷＢの比率に応じて書き込み電流ＩＷＤＬの温度依存性が変化し、書き込み電流ＩＷＤＬの温度依存性は電流ＩＷＡの温度依存性と、電流ＩＷＢの温度依存性との間の傾きを有するグラフで表わされる。
【００８５】
したがって、設定値ＣＯＤＥ＿ＭＩＸを変更することにより、合成回路２２における電流ＩＷＡおよび電流ＩＷＢの合成比率が変更され、書き込み電流ＩＷＤＬの温度依存性を電流ＩＷＡおよび電流ＩＷＢの傾きの範囲内で任意に設定することができる。
【００８６】
なお、ＮチャネルＭＯＳトランジスタ部Ｎ１１〜Ｎ１２は、３１個のＮチャネルＭＯＳトランジスタを含む構成としたが、ＮチャネルＭＯＳトランジスタ部Ｎ１１〜Ｎ１２が、それぞれ２個以上のＮチャネルＭＯＳトランジスタを含む構成であれば、式（１）より書き込み電流ＩＷＤＬの温度依存性を３種類選択することができるため、本発明の目的を達成することが可能である。
【００８７】
図１２は、本発明の第１の実施の形態に係る半導体集積回路装置の書き込み電流のチューニング試験手順を定めたフローチャートである。
【００８８】
まず、図示しないテスト装置は、チューニング試験時を表わすテストモード切り替え信号を半導体集積回路装置１００へ出力する。また、テスト装置は、０を表わすテスト信号ＴＩＮＡ、および３１を表わすテスト信号ＴＩＮＣを半導体集積回路装置１００へ出力する。
【００８９】
データ記憶回路２３Ａにおける選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号がチューニング試験時を表わすことから、インタフェース回路５経由で受けたテスト信号ＴＩＮＡが表わす０を設定値ＣＯＤＥ＿ＡとしてＤＡコンバータ２４Ａへ出力する（Ｓ１）。
【００９０】
ＤＡコンバータ２４Ａは、０である設定値ＣＯＤＥ＿Ａに対応する電流ＩＷＡを出力する。
【００９１】
データ記憶回路２３Ｃにおける選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号がチューニング試験時を表わすことから、インタフェース回路５経由で受けたテスト信号ＴＩＮＣが表わす３１を設定値ＣＯＤＥ＿ＭＩＸとして合成回路２２へ出力する（Ｓ２）。
【００９２】
合成回路２２は、設定値ＣＯＤＥ＿ＭＩＸが３１であることから、ＤＡコンバータ２４Ａから出力される電流ＩＷＡの３１倍の電流値を有し、かつ、電流ＩＷＡと同じ温度依存性を有する電流を書き込み電流ＩＷＤＬとして出力する。この書き込み電流ＩＷＤＬが、データ書き込み時、選択行に対応するディジット線ＤＬに供給される。このような構成により、書き込み電流ＩＷＤＬが定電流発生回路２１Ａの出力電流ＩＷＡにのみ依存する状態とすることができる。
【００９３】
次に、テスト装置は、温度Ｔ１（第１の温度）の条件下でメモリ動作試験を行なう、すなわち書き込み回路５２および読み出し回路５３を制御して、温度Ｔ１においてメモリセルＭＣに正常にデータ書き込みを行なうためにディジット線ＤＬに流すべき書き込み電流ＩＷＤＬの電流値（第１の書き込み電流値）を検出する（Ｓ３）。
【００９４】
より詳細には、テスト装置は、書き込みモード信号をディスエーブル論理からイネーブル論理に変更し、インタフェース回路５を介して書き込み回路５２へ出力する。また、テスト装置は、メモリセルアレイ５０の中から書き込み対象のメモリセルＭＣを１個選択し、選択したメモリセルＭＣを表わすアドレス信号をインタフェース回路５経由で書き込み回路５２へ出力する。また、テスト装置は、書き込みテスト用データをインタフェース回路５経由で書き込み回路５２へ出力する。
【００９５】
書き込み回路５２は、イネーブル論理の書き込みモード信号を受けて、書き込み対象のメモリセルに対して書き込みテスト用データの書き込みを行なう。
【００９６】
次に、テスト装置は、読み出し回路５３を制御して、メモリセルアレイ５０が含むすべてのメモリセルＭＣに対してデータ読み出しを行なう。
【００９７】
そして、テスト装置は、データ書き込みが正常に行なえたこと、すなわち、書き込み対象のメモリセルＭＣから書き込みテスト用データを読み出すことができ、かつ、書き込み対象でないメモリセルＭＣの保存するデータが誤って書き換えられていないことを確認する。
【００９８】
テスト装置は、メモリセルアレイ５０が含むすべてのメモリセルＭＣをそれぞれ書き込み対象のメモリセルＭＣとした場合について上記確認を行ない、すべてのメモリセルＭＣに対してデータ書き込みが正常に行なえることを確認すると、０は設定値ＣＯＤＥ＿Ａとして使用可能であると判断する。一方、テスト装置は、少なくとも１個のメモリセルＭＣを書き込み対象とした場合においてデータ書き込みが正常に行なえないことを確認すると、０は設定値ＣＯＤＥ＿Ａとして使用不可であると判断する。このような構成により、メモリセルアレイ５０が含むすべてのメモリセルＭＣのばらつきに対応する最適な設定値を得ることができる。
【００９９】
テスト装置は、設定値ＣＯＤＥ＿Ａがとりうる値すべてについてメモリ動作試験を行なっていない場合には（Ｓ４でＮＯ）、現在の設定値ＣＯＤＥ＿Ａに１を加え（Ｓ５）、メモリ動作試験を再び行なう（Ｓ３）。
【０１００】
一方、テスト装置は、設定値ＣＯＤＥ＿Ａがとりうる値すべてについてメモリ動作試験を完了した場合には（Ｓ４でＹＥＳ）、使用可能であると判断した設定値ＣＯＤＥ＿Ａの中から設定値ＣＯＤＥ＿Ａを１個選択する（Ｓ６）。以下、選択した設定値ＣＯＤＥ＿ＡをＸとする。
【０１０１】
そして、テスト装置は、選択した設定値ＣＯＤＥ＿Ａに対応して定電流発生回路２１Ａが出力する電流ＩＷＡを測定する。たとえば、定電流発生回路２１Ａが半導体集積回路装置１００の端子から外部へ電流ＩＷＡを出力することにより、テスト装置は電流ＩＷＡを測定することができる。
【０１０２】
図１３は、設定値ＣＯＤＥ＿Ａおよび電流ＩＷＡの関係ならびにメモリ動作試験の結果の一例を示すグラフ図である。
【０１０３】
同図を参照して、定電流発生回路２１Ａの出力電流ＩＷＡは、設定値ＣＯＤＥ＿Ａと比例関係にある。設定値ＣＯＤＥ＿Ａが０〜３の場合には、書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬが不足して閾値を超えない、すなわち図２の領域Ａに該当するため、書き込み対象のメモリセルＭＣに対して書き込みテスト用データを書き込むことができない。したがって、テスト装置は、０〜３の設定値ＣＯＤＥ＿Ａは使用不可であると判断する。
【０１０４】
また、設定値ＣＯＤＥ＿Ａが６以上の場合には、書き込み電流ＩＷＢＬおよび書き込み電流ＩＷＤＬの少なくともいずれか一方が大きすぎる、すなわち図２の領域Ｂに該当するため、書き込み対象でないメモリセルの記憶するデータが書き換えられてしまう。したがって、テスト装置は、６以上の設定値ＣＯＤＥ＿Ａは使用不可であると判断する。
【０１０５】
一方、設定値ＣＯＤＥ＿Ａが４〜５の場合には、図２の領域Ｃに該当するため、書き込み対象のメモリセルＭＣに書き込みテスト用データを書き込むことができ、かつ、書き込み対象でないメモリセルＭＣの保存するデータは書き換えられない。したがって、テスト装置は、設定値ＣＯＤＥ＿Ａとして４〜５が使用可能であると判断する。
【０１０６】
この場合、テスト装置は、使用可能であると判断した設定値ＣＯＤＥ＿Ａである４および５のいずれかを選択することになるが、使用可能であると判断した設定値ＣＯＤＥ＿Ａが３個以上ある場合には、半導体集積回路装置の温度依存性等による種々のばらつきを考慮して、使用可能範囲の中央付近の値を選択する構成が好ましい。
【０１０７】
再び図１２を参照して、テスト装置は、０を表わすテスト信号ＴＩＮＢ、および０を表わすテスト信号ＴＩＮＣを半導体集積回路装置１００へ出力する。
【０１０８】
データ記憶回路２３Ｂにおける選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号がチューニング試験時を表わすことから、インタフェース回路５経由で受けたテスト信号ＴＩＮＢが表わす０を設定値ＣＯＤＥ＿ＢとしてＤＡコンバータ２４Ｂへ出力する（Ｓ７）。
【０１０９】
ＤＡコンバータ２４Ｂは、０である設定値ＣＯＤＥ＿Ｂに対応する電流ＩＷＢを出力する。
【０１１０】
データ記憶回路２３Ｃにおける選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号がチューニング試験時を表わすことから、インタフェース回路５経由で受けたテスト信号ＴＩＮＣが表わす０を設定値ＣＯＤＥ＿ＭＩＸとして合成回路２２へ出力する（Ｓ８）。
【０１１１】
合成回路２２は、設定値ＣＯＤＥ＿ＭＩＸが０であることから、ＤＡコンバータ２４Ｂから出力される電流ＩＷＢの３１倍の電流値を有し、かつ、電流ＩＷＢと同じ温度依存性を有する電流を書き込み電流ＩＷＤＬとして出力する。このような構成により、書き込み電流ＩＷＤＬが定電流発生回路２１Ｂの出力電流ＩＷＢにのみ依存する状態とすることができる。
【０１１２】
次に、テスト装置は、テスト信号ＴＩＮＢに対応して定電流発生回路２１Ｂが出力する電流ＩＷＢを測定する。
【０１１３】
テスト装置は、測定した電流ＩＷＢが、選択した設定値ＣＯＤＥ＿Ａに対応する定電流発生回路２１Ａの出力電流ＩＷＡと同じ電流値となる設定値ＣＯＤＥ＿Ｂを、テスト信号ＴＩＮＢを１ずつ増加させていきながら検索する。
【０１１４】
そして、テスト装置は、選択した設定値ＣＯＤＥ＿Ａに対応する定電流発生回路２１Ａの出力電流ＩＷＡと同じ電流値となる設定値ＣＯＤＥ＿Ｂを１個選択する（Ｓ９）。以下、選択した設定値ＣＯＤＥ＿ＢをＹとする。
【０１１５】
なお、テスト装置は、選択した設定値ＣＯＤＥ＿Ａに対応する定電流発生回路２１Ａの出力電流ＩＷＡとまったく同じ電流値となる設定値ＣＯＤＥ＿Ｂが存在しない場合には、選択した設定値ＣＯＤＥ＿Ａに対応する定電流発生回路２１Ａの出力電流ＩＷＡに対して最も近い電流値となる設定値ＣＯＤＥ＿Ｂを１個選択する構成であってもよい。
【０１１６】
また、テスト装置は、使用可能な設定値ＣＯＤＥ＿Ａを検出する場合と同様に、設定値ＣＯＤＥ＿Ｂがとりうる値すべてについてメモリ動作試験を行なうことにより、設定値ＣＯＤＥ＿Ｂを１個選択する構成であってもよい。
【０１１７】
次に、テスト装置は、選択した設定値ＣＯＤＥ＿Ａおよび設定値ＣＯＤＥ＿Ｂを定電流発生回路２１Ａおよび定電流発生回路２１Ｂに設定する。具体的には、テスト装置は、選択した設定値ＣＯＤＥ＿Ａを表わすテスト信号ＴＩＮＡ、および設定値ＣＯＤＥ＿Ｂを表わすテスト信号ＴＩＮＢを半導体集積回路装置１００へ出力する（Ｓ１０）。
【０１１８】
そして、テスト装置は、設定値ＣＯＤＥ＿ＭＩＸとして０を合成回路２２に設定する（Ｓ１１）。
【０１１９】
次に、テスト装置は、温度Ｔ１より高温の温度Ｔ２（第２の温度）の条件下でメモリ動作試験を行なう、すなわち書き込み回路５２および読み出し回路５３を制御して、温度Ｔ２においてメモリセルＭＣに正常にデータ書き込みを行なうためにディジット線ＤＬに流すべき書き込み電流ＩＷＤＬの電流値（第２の書き込み電流値）を検出する。なお、メモリ動作試験の詳細は、使用可能な設定値ＣＯＤＥ＿Ａを検出する場合と同様であるため、ここでは説明を繰り返さない。
【０１２０】
テスト装置は、メモリセルアレイ５０が含むすべてのメモリセルＭＣをそれぞれ書き込み対象のメモリセルＭＣとした場合についてメモリ動作試験を行ない、すべてのメモリセルＭＣに対してデータ書き込みが正常に行なえることを確認すると、０は設定値ＣＯＤＥ＿ＭＩＸとして使用可能であると判断する。一方、少なくとも１個のメモリセルＭＣを書き込み対象とした場合においてデータ書き込みが正常に行なえないことを確認すると、０は設定値ＣＯＤＥ＿ＭＩＸとして使用不可であると判断する（Ｓ１２）。
【０１２１】
テスト装置は、設定値ＣＯＤＥ＿ＭＩＸがとりうる値すべてについてメモリ動作試験を行なっていない場合には（Ｓ１３でＮＯ）、現在の設定値ＣＯＤＥ＿ＭＩＸに１を加え（Ｓ１４）、メモリ動作試験を再び行なう（Ｓ１２）。
【０１２２】
一方、テスト装置は、設定値ＣＯＤＥ＿ＭＩＸがとりうる値すべてについてメモリ動作試験を完了した場合には（Ｓ１３でＹＥＳ）、使用可能であると判断した設定値ＣＯＤＥ＿ＭＩＸの中から設定値ＣＯＤＥ＿ＭＩＸを１個選択する（Ｓ１５）。
【０１２３】
なお、使用可能であると判断した設定値ＣＯＤＥ＿ＭＩＸが複数個ある場合には、使用可能な設定値ＣＯＤＥ＿Ａを検出する場合と同様に、半導体集積回路装置の温度依存性等による種々のばらつきを考慮して、使用可能範囲の中央付近の値を選択する構成が好ましい。
【０１２４】
そして、テスト装置は、選択した設定値ＣＯＤＥ＿Ａ、設定値ＣＯＤＥ＿Ｂおよび設定値ＣＯＤＥ＿ＭＩＸを表わすテスト信号ＴＩＮＡ〜ＴＩＮＣをデータ記憶回路２３Ａ〜２３Ｃへ出力している状態で、書き込みモード信号をディスエーブル論理からイネーブル論理に変更し、書き込み回路５２へ出力する。
【０１２５】
書き込み回路５２は、イネーブル論理の書き込みモード信号を受けて、テスト装置から出力されているテスト信号ＴＩＮＡ〜ＴＩＮＣが表わす設定値ＣＯＤＥ＿Ａ、設定値ＣＯＤＥ＿Ｂおよび設定値ＣＯＤＥ＿ＭＩＸを、設定値保存用のメモリセルＭＣに書き込む。
【０１２６】
図１４は、書き込み電流チューニング試験後の電流ＩＷＡ、電流ＩＷＢおよび書き込み電流ＩＷＤＬの特性を示す図である。
【０１２７】
同図を参照して、温度Ｔ１においては、設定値ＣＯＤＥ＿Ａ＝Ｘに対応する電流ＩＷＡ、および設定値ＣＯＤＥ＿Ｂ＝Ｙに対応する電流ＩＷＢは同じ電流値となる。したがって、式（１）より、ｎの値、すなわち設定値ＣＯＤＥ＿ＭＩＸを変更しても温度Ｔ１における書き込み電流ＩＷＤＬの電流値ＩＷＤＬ１は変化せず、一定となる。
【０１２８】
温度Ｔ２においては、電流ＩＷＡおよび電流ＩＷＢの温度依存性が異なることから、設定値ＣＯＤＥ＿Ａ＝Ｘに対応する電流ＩＷＡ、および設定値ＣＯＤＥ＿Ｂ＝Ｙに対応する電流ＩＷＢは異なる電流値となる。したがって、式（１）より、ｎの値、すなわち設定値ＣＯＤＥ＿ＭＩＸを変更すると温度Ｔ２における書き込み電流ＩＷＤＬの電流値ＩＷＤＬ２が変化する。
【０１２９】
このような構成により、温度Ｔ１においてメモリセルＭＣに対して正常にデータ書き込みを行なうことができる書き込み電流ＩＷＤＬを合成回路２２の合成比率に関わらず供給することができ、かつ、温度Ｔ２においてメモリセルＭＣに対して正常にデータ書き込みを行なうことができるように合成回路２２の合成比率を変更することができるため、温度Ｔ１だけでなく少なくとも温度Ｔ１〜温度Ｔ２の範囲においてメモリセルＭＣに対して正常にデータ書き込みを行なうことができるような温度依存性を書き込み電流ＩＷＤＬにもたせることができる。
【０１３０】
ところで、特許文献２〜４記載の半導体記憶装置では、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することができないという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体集積回路装置では、互いに異なる温度依存性を有する定電流発生回路２１Ａ〜２１Ｂと、定電流発生回路２１Ａ〜２１Ｂの出力電流ＩＷＡ〜ＩＷＢを合成し、出力電流ＩＷＡ〜ＩＷＢの合成比率が変更可能である合成回路とを備え、たとえば図１２で示すような書き込み電流ＩＷＤＬの調整を行なうことにより、特定の温度だけでなく、所定の温度範囲においてメモリセルＭＣに対して正常にデータ書き込みを行なうことができるような温度依存性を書き込み電流ＩＷＤＬにもたせることができる。したがって、本発明の第１の実施の形態に係る半導体集積回路装置では、各メモリセルにおける書き込み電流閾値の温度依存性のばらつきに対応することができる。
【０１３１】
ここで、ＭＲＡＭ等、メモリセルＭＣが磁気抵抗素子ＶＲを含む構成の半導体集積回路装置では、図２に示すように、書き込み電流が大きすぎると、書き込み対象のメモリセルに作用させるための磁場の影響を受けて書き込み対象でないメモリセルが誤動作する場合があるため、書き込み電流に上限値が存在し、書き込み電流閾値のばらつきに対応するために単に書き込み電流を大きくする方法は採用できない。したがって、本発明は、特に、メモリセルＭＣが磁気抵抗素子ＶＲを含む構成であるＭＲＡＭ等について効果が大きくなる。
【０１３２】
なお、本発明の第１の実施の形態に係る半導体集積回路装置では、ディジット線ドライブ回路１が、ディジット線ＤＬを流れる書き込み電流ＩＷＤＬの閾値のばらつきに対応する構成としたが、これに限定するものではない。半導体集積回路装置のデータ書き込みに用いる電流であれば本発明を適用することができる。たとえば、半導体集積回路装置が、書き込み電流ＩＷＢＬ用の定電流発生部を備え、ビット線書き込み電流制御回路６Ａ〜６Ｂが、定電流発生部の出力電流に基づいて選択列に対応するビット線ＢＬに書き込み電流ＩＷＢＬを供給する構成とすることができる。また、ＴＭＲ素子に直接電流を流して電子のもつスピン（向き）の作用により上下の磁性体薄膜の磁気モーメントの向きを反転させるスピン注入磁化反転法における書き込み電流、すなわちスピン注入電流にも適用することができる。
【０１３３】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、定電流発生回路２１Ａの出力電流ＩＷＡは負の温度依存性を有し、定電流発生回路２１Ｂの出力電流ＩＷＢは正の温度依存性を有する構成としたが、これに限定するものではない。電流ＩＷＡおよび電流ＩＷＢがいずれも正の温度依存性を有するか、あるいはいずれも負の温度依存性を有する構成であっても、電流ＩＷＡおよび電流ＩＷＢの温度依存性が異なっていれば、書き込み電流ＩＷＤＬの温度依存性を電流ＩＷＡおよび電流ＩＷＢの傾きの範囲内で任意に設定することができるため、本発明の目的を達成することが可能である。
【０１３４】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、定電流発生部５１は、定電流発生回路２１Ａ〜２１Ｂを備える構成としたが、これに限定するものではない。温度依存性の異なる電流を出力する定電流発生回路を３個以上備え、これらの出力電流を設定された合成比率に基づいて合成する構成とすることができる。
【０１３５】
また、本発明の第１の実施の形態に係る半導体集積回路装置は、定電流発生部５１を１個だけ備える構成としたが、これに限定するものではない。メモリセルアレイ５０を複数個のブロックに分割し、各ブロックに対応して複数個の定電流発生部５１を備える構成とすることができる。このような構成により、ブロックごとに電流ＩＷＡ、電流ＩＷＢおよび合成比率の設定を行なうことができるため、メモリセルアレイ５０が含む各メモリセルＭＣのばらつきが大きい場合であっても、各メモリセルＭＣに対してデータ書き込みを正常に行なうことができる設定値をより確実に得ることができる。また、書き込み電流のチューニング試験に要する時間を短縮することができる。
【０１３６】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、メモリセルＭＣは、磁気抵抗素子ＶＲを含む構成であるとしたが、これに限定するものではない。磁気抵抗素子でなくても、書き込み電流を流すことにより記憶データを書き換えることができるメモリセルを備える半導体集積回路装置であれば、本発明を適用することが可能である。
【０１３７】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、メモリセルＭＣがデータを不揮発的に記憶する構成であるとしたが、これに限定するものではない。ＤＲＡＭ（Dynamic  Random  Access  Memory）およびＳＲＡＭ（Static  Random  Access  Memory）等の揮発性メモリにも本発明を適用することが可能である。
【０１３８】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、テスト装置が、設定値を変更しながら、メモリセルＭＣに対してデータ書き込みを正常に行なえる書き込み電流ＩＷＤＬの電流値を検出する構成としたが、これに限定するものではない。テスト装置が、まず、書き込み回路５２および読み出し回路５３を制御して、温度Ｔ１においてメモリセルＭＣに正常にデータ書き込みを行なえる書き込み電流ＩＷＤＬの電流値を検出し、その後、定電流発生回路２１Ａ〜２１Ｂを制御して、検出した電流値に対応する設定値ＣＯＤＥ＿Ａおよび設定値ＣＯＤＥ＿Ｂを検出する。そして、テスト装置が、書き込み回路５２および読み出し回路５３を制御して、温度Ｔ２においてメモリセルＭＣに正常にデータ書き込みを行なえる書き込み電流ＩＷＤＬの電流値を検出し、その後、合成回路２２を制御して、検出した電流値に対応する設定値ＣＯＤＥ＿ＭＩＸを検出する構成であってもよい。
【０１３９】
また、本発明の第１の実施の形態に係る半導体集積回路装置では、テスト装置は半導体集積回路装置１００外部に存在する装置であるとしたが、これに限定するものではない。半導体集積回路装置がたとえばＢＩＳＴ（Built  In  Self  Test）回路としてテスト装置を含む構成とすることができる。
【０１４０】
［データ記憶回路の変形例］
次に、本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の変形例について図面を用いて説明する。
【０１４１】
図１５は、本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成の他の例を示す機能ブロック図である。
【０１４２】
同図を参照して、データ記憶回路２３Ａは、選択回路３１と、データ保持回路３２と、フューズ部３３とを含む。
【０１４３】
フューズ部３３は、設定値ＣＯＤＥ＿Ａを保存する。より詳細には、フューズ部３３は、たとえば設定値ＣＯＤＥ＿Ａのビット数に対応する数のフューズを含む。各フューズは、レーザ光が照射されることによって溶断され、溶断されていない状態および溶断されている状態がデータの”０”および”１”に対応する。なお、フューズは、高電流が流れることによって溶断されるものであってもよい。また、フューズに限らず、ＲＯＭ（Read  Only  Memory）のように内部に含まれる絶縁体を破壊することによって電気的に導通するものであってもよい。
【０１４４】
データ保持回路３２は、フューズ部３３が含む各フューズの溶断状態に対応するデータを保持するとともに選択回路３１へ出力する。
【０１４５】
選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号がチューニング試験時を表わす場合には、インタフェース回路５経由で受けたテスト信号ＴＩＮＡを設定値ＣＯＤＥ＿ＡとしてＤＡコンバータ２４Ａへ出力する。
【０１４６】
選択回路３１は、インタフェース回路５経由で受けたテストモード切り替え信号が通常時を表わす場合には、データ保持回路３２から受けたデータを設定値ＣＯＤＥ＿ＡとしてＤＡコンバータ２４Ａへ出力する。
【０１４７】
なお、この場合、図１２に示す書き込み電流ＩＷＤＬのチューニング試験においてテスト装置が選択した設定値ＣＯＤＥ＿Ａは、作業者がフューズ部３３の各フューズにレーザ光を照射することにより保存される。
【０１４８】
このように、設定値を不揮発的に保存するフューズを備える構成により、設定値を安定かつ確実に保存することができる。
【０１４９】
その他の構成および動作は図７に示すデータ記憶回路と同様であるため、ここでは説明を繰り返さない。また、データ記憶回路２３Ｂ〜２３Ｃはデータ記憶回路２３Ａと同様の構成であり、テスト信号ＴＩＮＡおよび設定値ＣＯＤＥ＿Ａをそれぞれテスト信号ＴＩＮＢ〜ＴＩＮＣおよび設定値ＣＯＤＥ＿Ｂ〜ＣＯＤＥ＿Ｃに置き換えて説明すれば足りるため、ここでは説明を繰り返さない。
【０１５０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１５１】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体集積回路装置に対して、書き込み電流のチューニング試験を行なう制御回路を追加した半導体集積回路装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体集積回路装置と同様である。
【０１５２】
図１６は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す機能ブロック図である。
【０１５３】
同図を参照して、半導体集積回路装置２００は、たとえばＭＣＵ（Micro  Controller  Unit）である。半導体集積回路装置２００は、たとえばＭＲＡＭである半導体集積回路装置１００と、ＭＣＵコア（制御回路）１０１と、インタフェース回路１０２と、周辺機能回路１０３〜１０４とを備える。各ブロックはバスＡで互いに接続される。
【０１５４】
ＭＣＵコア１０１は、ＭＣＵ２００における各ブロックを制御する。インタフェース回路１０２を介してＭＣＵ２００外部とのアドレスおよびデータの送受信が行なわれる。周辺機能回路１０３〜１０４は、ＲＯＭおよびＲＡＭ等のメモリならびにタイマ等の機能を実現する回路である。
【０１５５】
ＭＣＵコア１０１は、ＭＲＡＭ１００を制御して、ＭＲＡＭ１００の書き込み電流ＩＷＤＬのチューニング試験を行なう。
【０１５６】
このチューニング試験におけるＭＣＵコア１０１の動作は、図１２に示す書き込み電流ＩＷＤＬのチューニング試験におけるテスト装置の動作と同様であるため、ここでは説明を繰り返さない。
【０１５７】
図１７は、本発明の第２の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成およびデータ記憶回路に設定値を保存する構成を示す機能ブロック図である。
【０１５８】
書き込み電流ＩＷＤＬのチューニング試験時、ＭＣＵコア１０１は、チューニング試験時を表わすテストモード切り替え信号、およびテスト信号ＴＩＮＡをバスＡ経由でＭＲＡＭ１００へ出力する。
【０１５９】
チューニング試験が終了すると、ＭＣＵコア１０１は、書き込みモード信号をディスエーブル論理からイネーブル論理に変更し、バスＡを介してＭＲＡＭ１００における書き込み回路５２へ出力する。
【０１６０】
通常時、ＭＣＵコア１０１は、通常時を表わすテストモード切り替え信号をバスＡ経由でＭＲＡＭ１００へ出力する。また、半導体集積回路装置１００に電源が投入されると、チップリセット信号が外部から直接またはＭＣＵコア１０１経由で入力される。
【０１６１】
データ記憶回路２３Ｂ〜２３Ｃはデータ記憶回路２３Ａと同様の構成であり、テスト信号ＴＩＮＡおよび設定値ＣＯＤＥ＿Ａをそれぞれテスト信号ＴＩＮＢ〜ＴＩＮＣおよび設定値ＣＯＤＥ＿Ｂ〜ＣＯＤＥ＿Ｃに置き換えて説明すれば足りるため、ここでは説明を繰り返さない。
【０１６２】
以上より、本発明の第２の実施の形態に係る半導体集積回路装置では、第１の実施の形態に係る半導体集積回路装置に対して、さらに、書き込み電流ＩＷＤＬのチューニング試験を特別な装置を使用せずに自動で行なうことができるため、チューニング試験用の設備の簡易化および試験時間の短縮を図ることができ、試験コストを低減することができる。
【０１６３】
また、第１の実施の形態に係る半導体集積回路装置では、定電流発生回路２１Ａが半導体集積回路装置１００の端子から外部に電流ＩＷＡを出力して電流ＩＷＡおよび電流ＩＷＢを測定する必要があったが、本発明の第２の実施の形態に係る半導体集積回路装置では、ＭＣＵコア１０１は、半導体集積回路装置２００の内部で電流ＩＷＡおよび電流ＩＷＢを測定することができ、チューニング試験用の設備の簡易化を図ることができる。
【０１６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１６５】
【図１】メモリセルＭＣの電気的等価回路を示す図である。
【図２】メモリセルＭＣのアストロイド曲線を示す図である。
【図３】各メモリセルＭＣの書き込み電流閾値の温度依存性を示すグラフ図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路装置の全体構成を概略的に示す図である。
【図５】本発明の第１の実施の形態に係る半導体集積回路装置におけるディジット線ドライブ回路および定電流発生部等によるデータ書き込み動作を示す図である。
【図６】本発明の第１の実施の形態に係る半導体集積回路装置における定電流発生部の構成を示す機能ブロック図である。
【図７】本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成およびデータ記憶回路に設定値を保存する構成を示す機能ブロック図である。
【図８】本発明の第１の実施の形態に係る半導体集積回路装置におけるＤＡコンバータの構成を示す概略回路図である。
【図９】（ａ）は、電流ＩＷＡの特性を示すグラフ図である。（ｂ）は、電流ＩＷＢの特性を示すグラフ図である。
【図１０】本発明の第１の実施の形態に係る半導体集積回路装置における合成回路２２の構成を示す回路図である。
【図１１】書き込み電流ＩＷＤＬの特性を示すグラフ図である。
【図１２】本発明の第１の実施の形態に係る半導体集積回路装置の書き込み電流のチューニング試験手順を定めたフローチャートである。
【図１３】設定値ＣＯＤＥ＿Ａおよび電流ＩＷＡの関係ならびにメモリ動作試験の結果の一例を示すグラフ図である。
【図１４】書き込み電流チューニング試験後の電流ＩＷＡ、電流ＩＷＢおよび書き込み電流ＩＷＤＬの特性を示す図である。
【図１５】本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成の他の例を示す機能ブロック図である。
【図１６】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す機能ブロック図である。
【図１７】本発明の第２の実施の形態に係る半導体集積回路装置におけるデータ記憶回路の構成およびデータ記憶回路に設定値を保存する構成を示す機能ブロック図である。
【符号の説明】
【０１６６】
１  ディジット線ドライブ回路、３  ロウデコーダ、４  ワード線ドライブ回路、５  インタフェース（Ｉ／Ｆ）回路、６Ａ〜６Ｂ  ビット線書き込み電流制御回路、７  書き込みデータバッファ、８  コラムデコーダ、９  コラムデコーダ、１０  ビット線選択回路、１１  リードアンプ、５２  書き込み回路、５３  読み出し回路、２１Ａ  （第１の）定電流発生回路、２１Ｂ  （第２の）定電流発生回路、２２  合成回路、２３Ａ〜２３Ｃ  データ記憶回路、２４Ａ〜２４Ｂ  ＤＡコンバータ、３１  選択回路、３２  データ保持回路、３３  フューズ部、４１〜４２  スイッチ回路、５０  メモリセルアレイ、５１  定電流発生部、６１  スイッチ回路部、１００，２００  半導体集積回路装置、１０１  ＭＣＵコア（制御回路）、１０２  インタフェース回路、１０３〜１０４  周辺機能回路、Ａ  バス、ＶＲ  磁気抵抗素子、ＤＬ  ディジット線（書き込み電流線）、ＢＬ  ビット線（書き込み電流線）、ＷＬ  ワード線、ＳＬ  ソース線、ＭＣ  メモリセル、ＡＴ  ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）、ＳＴ  選択トランジスタ、Ｎ１〜Ｎ６  ＮチャネルＭＯＳトランジスタ、Ｐ１〜Ｐ６  ＰチャネルＭＯＳトランジスタ、Ｒ１  可変抵抗（第１の抵抗）、Ｒ２  固定抵抗（第２の抵抗）、Ｎ１１〜Ｎ１２  ＮチャネルＭＯＳトランジスタ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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