(57)【要約】      （修正有）【課題】スケーラビリティを有するＡＮＤ型フローティングゲートフラッシュメモリを提供する。【解決手段】ソースサイドインジェクションプログラミング方法を実行するため、ＡＮＤアーキテクチャを有するバンドギャップ操作ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物１４１‐窒化物１４２‐酸化物１４３‐窒化物１４４‐酸化物１４５スタックに重ねられる制御ゲート１１０と、ゲート酸化物１５０に重ねられるサブゲート１３０との間に配されるスペーサ酸化物１２０を含む。第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。第２の形態においては、ＢＥ‐ＳＯＮＯＳサブゲート反転ビットラインＡＮＤアーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。【選択図】図１
2007318135.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の複数のメモリセルと、
前記半導体基板に配されたＮ＋埋め込み拡散部とを含み、
それぞれの前記メモリセルは、ゲートとサブゲートとの間に配されたスペーサ誘電体層を含み、
それぞれの前記ゲートは、ブロッキング酸化物電荷ストレージ層変調トンネル誘電体スタックに重ねられ、
それぞれの前記サブゲートは、ゲート酸化物に重ねられ、
前記Ｎ＋埋め込み拡散部は、第１のゲート酸化物と、第１の拡散ビットラインとして働く第１のブロッキング酸化物電荷ストレージ層変調トンネル誘電体スタックとの間の下に配される集積回路デバイス。
【請求項２】
前記変調トンネル誘電体スタックは、酸化物‐窒化物‐酸化物（Ｏ２‐Ｎ１‐Ｏ１）スタックを含む請求項１に記載の集積回路。
【請求項３】
前記Ｏ２‐Ｎ１‐Ｏ１スタックは、十分に薄い酸化物と窒化物層とを含む請求項２に記載の集積回路。
【請求項４】
半導体基板と、
前記半導体基板上の複数のメモリセルとを含み、
それぞれの前記メモリセルは、ゲートとサブゲートとの間に配されたスペーサ酸化物を含み、
それぞれの前記ゲートは、ブロッキング酸化物電荷ストレージ層変調トンネル誘電体スタックに重ねられ、
それぞれの前記サブゲートは、ゲート酸化物に重ねられ、
第１のサブゲートは、前記第１のサブゲートが僅かにオン状態のときに、プログラミング中にソースサイドインジェクションとして働き、
前記第１のサブゲートは、前記第１のサブゲートがオン状態のときに、第１のメタルビットラインと接続するための反転層として働く集積回路デバイス。
【請求項５】
前記変調トンネル誘電体スタックは、酸化物‐窒化物‐酸化物（Ｏ２-Ｎ１‐Ｏ１）スタックを含む請求項４に記載の集積回路。
【請求項６】
前記Ｏ２-Ｎ１‐Ｏ１スタックは、十分に薄い酸化物及び窒化物層を含む請求項５に記載の集積回路。
【請求項７】
並列に接続されたＳＯＮＯＮＯＳデバイスの複数の列を含むメモリアレイと、
複数のサブゲートラインと、
複数の拡散ビットラインとを含み、
それぞれの前記サブゲートラインは、ＳＯＮＯＮＯＳデバイスの対応する列と接続して、
それぞれの前記拡散ビットラインは、ＳＯＮＯＮＯＳデバイスの対応する列と接続したＳＧ‐ＡＮＤアレイアーキテクチャ。
【請求項８】
前記複数のサブゲートラインは、プログラミング中にソースサイドインジェクションのために用いられる請求項７に記載のＳＧ‐ＡＮＤアレイアーキテクチャ。
【請求項９】
奇数番号の前記サブゲートラインは、共に電気的に接続した請求項７に記載のＳＧ‐ＡＮＤアレイアーキテクチャ。
【請求項１０】
偶数番号の前記サブゲートラインは、共に電気的に接続した請求項７に記載のＳＧ‐ＡＮＤアレイアーキテクチャ。
【請求項１１】
並列構造で接続されたＳＯＮＯＮＯＳデバイスの複数の列を含み、拡散ビットラインを含まないメモリアレイと、
複数のサブゲートラインとを含み、
それぞれの前記サブゲートラインは、ＳＯＮＯＮＯＳデバイスの対応する列と接続したＳＧＩＢ‐ＡＮＤアレイ構造。
【請求項１２】
前記複数のサブゲートラインは、前記複数のサブゲートラインがオフ状態のときに、プログラミング中にソースサイドインジェクションのために用いられる請求項１１に記載のＳＧＩＢ‐ＡＮＤアレイアーキテクチャ。
【請求項１３】
前記複数のサブゲートラインのそれぞれは、前記複数のサブゲートラインがオン状態のときに、それぞれのメタルビットラインと接続するための反転層として働く請求項１１に記載のＳＧＩＢ‐ＡＮＤアレイアーキテクチャ。
【請求項１４】
前記複数のサブゲートラインにおいて、Ｎ番目ごとの前記サブゲートラインが共に電気的に接続した請求項１１に記載のＳＧＩＢ‐ＡＮＤアレイアーキテクチャ。
【請求項１５】
前記複数のサブゲートラインにおいて、４番目ごとの前記サブゲートラインが共に電気的に接続した請求項１１に記載のＳＧＩＢ‐ＡＮＤアレイアーキテクチャ。
【請求項１６】
第１の側壁と第２の側壁とを含むスペーサ酸化物と、
前記スペーサ酸化物の前記第１の側壁に対して水平に伸びるサブゲートと、
前記スペーサ酸化物の前記第２の側壁に対して水平に伸びる酸化物‐窒化物‐酸化物（Ｏ１-Ｎ１‐Ｏ２）スタックと、
第３の酸化物層Ｏ３に重ねられ、前記スペーサ酸化物の前記第２の側壁に対して水平に伸びる制御ゲートとを含むメモリセル構造。
【請求項１７】
前記サブゲートに重ねられ、前記スペーサ酸化物の前記第１の側壁に対して水平に伸びるゲート酸化物を更に含む請求項１６に記載のメモリ構造。
【請求項１８】
前記制御ゲートと前記第２の酸化物層Ｏ２との間に配された第２の窒化物層Ｎ２を更に含み、前記第２の窒化物層Ｎ２は、前記スペーサ酸化物の前記第２の側壁に対して水平に伸び、電荷ストレージ層として働く請求項１７に記載のメモリ構造。
【請求項１９】
前記制御ゲートと前記第２の窒化物層Ｎ２との間に配された第３の酸化物層Ｏ３を更に含み、前記第３の酸化物層は、前記スペーサ酸化物の第２の側壁に対して水平に伸び、ブロッキング酸化物として働く請求項１８に記載のメモリ構造。
【請求項２０】
前記Ｏ１-Ｎ１‐Ｏ２スタックは、十分に薄い層である酸化物及び窒化物を含む請求項１９に記載のメモリ構造。
【請求項２１】
前記第１の酸化物層Ｏ１、前記第１の窒化物層Ｎ１及び前記第２の酸化物層Ｏ２のそれぞれは、３ｎｍより小さい請求項２０に記載のメモリ構造。
【請求項２２】
それぞれの列がサブゲートラインとワードラインとに対応した、バンドギャップ操作ＳＯＮＯＳ（ＢＥ‐ＳＯＮＯＳ）デバイスの列を含むＡＮＤメモリアレイを動作させる方法であって、
前記ＡＮＤメモリアレイの複数のＢＥ‐ＳＯＮＯＳデバイスをリセットする工程と、
前記ＢＥ‐ＳＯＮＯＳデバイスの第１の列の選択されたＢＥ‐ＳＯＮＯＳデバイスを電気的にプログラミングする工程と、
前記ＡＮＤメモリアレイの前記複数のＢＥ‐ＳＯＮＯＳデバイスを電気的に消去する工程とを含み、
前記複数のＢＥ‐ＳＯＮＯＳデバイスは、閾値電圧Ｖｔ値をリセットする目的で、自己収束リセットを有し、
前記ＢＥ‐ＳＯＮＯＳデバイスの前記第１の列は、高電圧が印加される第１のワードラインに対応し、前記ＢＥ‐ＳＯＮＯＳデバイスの前記第１の列は、ソースサイドインジェクションを実行する目的で低電圧が印加される第１のサブゲートラインに対応し、
前記複数のＢＥ‐ＳＯＮＯＳデバイスは、前記閾値電圧Ｖｔ値をリセットする目的で、自己収束消去を有す方法。
【請求項２３】
前記選択されたＢＥ‐ＳＯＮＯＳデバイスを読み出す工程を更に含み、
前記第１のワードラインの前記電圧は、消去状態レベルとプログラム状態レベルとの間の電圧である請求項２２に記載の方法。
【請求項２４】
前記第１のサブゲートラインは、前記第１のサブゲートラインが僅かにオン状態であるときに、プログラミング中にソースサイドインジェクションとして働く請求項２２に記載の方法。
【請求項２５】
前記第１のサブゲートラインは、前記第１のサブゲートラインがオン状態のときに、第１のメタルビットラインと接続するための反転層として働く請求項２２に記載の方法。
【請求項２６】
前記第１のサブゲートラインに印加される前記低電圧は１〜２Ｖである請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して不揮発性メモリデバイスに関する。より具体的には、窒化物ベースのトラッピングストレージフラッシュメモリに関する。
【背景技術】
【０００２】
電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）及びフラッシュメモリとして知られる、電荷ストレージ構造を基礎とした電気的プログラマブル消去可能不揮発性メモリ技術は、さまざまな現代のアプリケーションにおいて用いられている。フラッシュメモリは、個別にプログラム及び読み出しができるメモリセルアレイを含む。不揮発性メモリ内に記憶された１つ又は複数のデータ値を判定する目的で、フラッシュメモリ内でセンス増幅器が用いられる。通常のセンシング体系においては、検知されるメモリセルを流れる電流は、電流センス増幅器によって、基準電流と比較される。
【０００３】
数多くのメモリセル構造が、ＥＥＰＲＯＭ及びフラッシュメモリに用いられている。集積回路の寸法が縮小するにつれて、その製造プロセスにおける安定性及び単純性から、電荷トラッピング誘電体層を基礎としたメモリセル構造に対する関心がより増加している。電荷トラッピング誘電体層を基礎とするメモリセル構造は、例えば、業界名で窒化物読み出し専用メモリ、ポリシリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）及びＰＨＩＮＥＳ等として知られる構造を含んでいる。これらのメモリセル構造は、シリコン窒化物等の電荷トラッピング誘電体層に電化をトラッピングすることによってデータを記憶する。負の電荷がトラップされると、メモリセルの閾値電圧値は増加する。メモリセルの閾値電圧値は、電荷トラッピング層から負の電荷を取り除くことによって減少する。
【０００４】
窒化物読み出し専用メモリデバイスは、電荷損失を防ぐ目的で、例えば３ｎｍ以上、通常５〜９ｎｍの比較的厚みのある酸化物を底面に用いる。ダイレクトトンネリングの代わりに、バンド‐トゥ‐バンド・トンネリング誘導ホットホールインジェクション、いわゆるＢＴＢＴＨＨをセルの消去に用いることができる。しかしながら、ホットホールインジェクションは酸化物にダメージを与え、高閾値セルにおいて電荷損失を引き起こして、低閾値セルにおいては電荷増幅を引き起こす。更に、電荷トラッピング構造においては電荷蓄積を消去するのが困難なため、プログラム及び消去サイクル中の消去時間は次第に増加せざるを得ない。ホールインジェクションポイント及び電子インジェクションポイントが互いに一致せずに、電子の幾つかは消去パルス後にも残留するために、このような電子蓄積は発生する。更に、窒化物読み出し専用メモリフラッシュメモリデバイスのセクタ消去中において、プロセス差異（チャンネル長さの差異等）により、それぞれのセルの消去速度は異なる。消去速度のこの差異は、消去状態において広いＶｔ分布を引き起こす。そこでは、セルの幾つかは消去が困難であり、セルの幾つかは過度に消去される。従って、多くのプログラム及び消去サイクルの後ではターゲット閾値Ｖｔの範囲が狭くなり、耐久性に難が生じる。この現象は、技術がスケールダウンを達成し続けると、より重大になってくるであろう。
【０００５】
一般的なフラッシュメモリセル構造は、導電性ポリシリコントンネル酸化物層と結晶性シリコン半導体基板との間にトンネル酸化物層を配している。基板は、基礎をなすチャンネル領域によって分離されたソース領域とドレイン領域を含む。フラッシュメモリの読み出しは、ドレインセンシング又はソースセンシングによって実行することができる。ソース側のセンシングにおいては、メモリアレイの特定のメモリセルから電流を読み出す目的で、１つ以上のソースラインがメモリセルのソース領域に接続される。
【０００６】
従来のフローティングゲートデバイスは、導電性フローティングゲートに電荷１ビットを格納する。窒化物読み出し専用メモリセルが出現して、そこでは、それぞれのセルが、酸化物‐窒化物‐酸化物（ＯＮＯ）誘電体中に電荷を格納する２ビットのフラッシュセルを有する。窒化物読み出し専用メモリメモリセルの一般的な構造では、最上部の酸化物層と底面の酸化物層との間に位置するトラッピング物質として窒化物層が用いられる。ＯＮＯ層構造は、フローティングゲートデバイスのゲート誘電体に効果的に取って代わっている。窒化物層を有するＯＮＯ誘電体中の電荷は、ＮＲＯＭセルの左側又は右側どちらにトラップされても良い。
【０００７】
フローティングゲートデバイスは、内部のフローティングゲート結合に起因する大きなスケーリング課題に直面している。一方で、窒化物トラッピングデバイスは、そのような制限にとらわれない。窒化物トラッピングデバイスは主に２種類ある。局所的に電荷を格納するＮＲＯＭと、チャンネルプログラム／消去を用いるＳＯＮＯＳである。これら２つのタイプのデバイスは欠点を備えている。窒化物読み出し専用メモリデバイスは、ホットホールが誘発するダメージの影響を受け易い。そして、ＳＯＮＯＳデバイスは、薄膜トンネル酸化膜を介してのダイレクトトンネリング漏れに起因する保持問題に悩まされている。
【０００８】
従来のＡＮＤ型フローティングゲートフラッシュメモリは、多くの商業的アプリケーションに適している。なぜなら、このメモリデバイスは、高密度、低電力及び高速プログラミング特性を有すからである。しかしながら、内部フローティングゲート結合効果により、ＡＮＤ型フローティングゲートデバイスのスケーリングは制限される。フローティングゲートデバイスの空間パラメータが縮小すると、高フローティングゲートカップリング効果により、望ましくない深刻な擾乱が引き起こされる。従来のＡＮＤ型フローティングゲートデバイスはまた、トンネル酸化物スケーリング問題、及び、トンネル酸化物内の局所的欠陥又はトラップ電荷がフローティングゲート内の電荷の漏れを引き起こす異常ビットに悩まされている。
【０００９】
フローティングゲートデバイスのスケーリング問題の解決において、ＳＯＮＯＳ、ＭＮＯＳ又はナノ結晶トラッピングデバイス等の電荷トラッピングデバイスが提案されている。しかしながら、これらのデバイスは全て、深刻な電荷保持問題に悩まされている。ＳＯＮＯＳデバイスにおいては、超薄膜トンネル酸化物はストレージ電荷を適切に保持することができない。ＭＮＯＳデバイスにおいては、その構造が電荷損失を防ぐための最上部の酸化物を備えていない。ナノ結晶デバイスにおいては、不規則に分布したナノ粒子が要因で制御性に難がある。
【００１０】
従って、その保持問題を克服して、且つ有効なホールトンネリング消去を維持することで、スケーラビリティを有するＡＮＤ型フローティングゲートフラッシュメモリの考案が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ソースサイドインジェクション（ＳＳＩ）プログラミング方法を実行する目的で、さまざまなＡＮＤアーキテクチャを有する設計に用いられるバンドギャップ操作ＳＯＮＯＳ（「ＢＥ‐ＳＯＮＯＳ」又は「ＳＯＮＯＮＯＳ」と称される）デバイス構造を提供する。ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物‐窒化物‐酸化物‐窒化物‐酸化物（Ｏ３‐Ｎ２‐Ｏ２‐Ｎ１‐Ｏ１）スタックに重ねられる制御ゲートと、ゲート酸化物に重ねられるサブゲートとの間に配置されるスペーサ酸化物を含む。第１の形態においては、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤ（サブゲートＡＮＤ）アレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。第２の形態においては、ＢＥ‐ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤ（サブゲート反転ビットラインＡＮＤ）アーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。
【００１２】
大雑把に述べると、集積回路デバイスは、半導体基板、半導体基板上の複数のメモリセル、及びＮ＋埋め込み拡散部を含む。それぞれのメモリセルは、ゲートとサブゲートの間に配置されたスペーサ酸化物を含み、それぞれのゲートはブロッキング酸化物電荷ストレージ層変調トンネル誘電体スタックに重ねられ、それぞれのサブゲートはゲート酸化物に重ねられる。Ｎ＋埋め込み拡散部は、半導体基板に配置され、第１のゲート酸化物と、第１の拡散ビットラインとして働く第１のブロッキング酸化物電荷ストレージ層変調トンネル誘電体スタックとの間の下に置かれる。
【００１３】
有利なことに、本発明のＢＥ‐ＳＯＮＯＳＡＮＤアレイアーキテクチャは、メモリデバイスのフローティングゲート及びＡＮＤ型に対して、より優れたスケーラビリティを提供する。本発明はまた、均一且つ自己収束性のチャンネルホールトンネリング消去動作を有利に提供する。更に、本発明は内部フローティングゲート結合効果を取り除く。本発明は更に、優れた電荷保持による確かな特性、異常ビットがほとんど存在しない保証数、及びプログラム及び消去サイクル後に確かに劣化が少ない等の望ましい信頼性特性を提供する。
【００１４】
本発明に関する構造及び方法は、以下の詳細の説明において記載される。本要約は本発明を定義することを意図していない。本発明は請求項によって定義される。本発明におけるこれら及び他の形態、特徴、側面、及び効果は以下の記載、添付の請求項及び添付図面によって、より良く理解できるであろう。
【図面の簡単な説明】
【００１５】
【図１】本発明に準じた、サブゲートを有すｎチャンネルＢＥ‐ＳＯＮＯＳデバイスの１つのセル構造の断面図を示す構造図である。
【００１６】
【図２Ａ】本発明に準じた、拡散ビットラインを有すＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの第１の形態を示す回路図である。
【００１７】
【図２Ｂ】本発明に準じた、拡散ビットラインを有すＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの第１の形態を示すレイアウト図である。
【００１８】
【図３Ａ】本発明に準じた、第１の形態における、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャのチャンネル長さ方向の断面図を示すレイアウト図である。
【００１９】
【図３Ｂ】本発明に準じた、第１の形態における、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャのチャンネル幅方向の断面図を示すレイアウト図３５０である。
【００２０】
【図４Ａ】本発明に準じた、第１の形態における、ＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的リセットを示す回路図である。
【００２１】
【図４Ｂ】本発明に準じた、第１の形態における、自己収束リセットの波形を示すグラフ図である。
【００２２】
【図５Ａ】本発明に準じた、第１の形態における、ＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示す回路図である。
【００２３】
【図５Ｂ】本発明に準じた、第１の形態における、ＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示すレイアウト図である。
【００２４】
【図６Ａ】本発明に準じた、第１の形態のＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的消去を示す回路図である。
【００２５】
【図６Ｂ】本発明に準じた、自己収束消去の波形を示すグラフ図である。
【００２６】
【図７】本発明に準じた、第１の形態における、ＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの読み出し動作を示す回路図である。
【００２７】
【図８Ａ】本発明に準じた、ＢＥ‐ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの第２の形態を示す回路図である。
【００２８】
【図８Ｂ】本発明に準じた、ＢＥ‐ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの第２の形態を示すレイアウト図である。
【００２９】
【図９Ａ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャのチャンネル長さ方向の断面図を示すレイアウト図である。
【００３０】
【図９Ｂ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャのチャンネル幅方向の断面図を示すレイアウト図である。
【００３１】
【図１０Ａ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的リセットを示す回路図である。
【００３２】
【図１０Ｂ】本発明に準じた、自己収束リセットの波形を示すグラフ図である。
【００３３】
【図１１Ａ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示す回路図である。
【００３４】
【図１１Ｂ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示すレイアウト図である。
【００３５】
【図１２Ａ】本発明に準じた、第２の形態のＢＥ‐ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的消去を示す回路図である。
【００３６】
【図１２Ｂ】本発明に準じた、第２の形態の自己収束消去の波形を示すグラフ図である。
【００３７】
【図１３Ａ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの読み出し動作を示す回路図である。
【００３８】
【図１３Ｂ】本発明に準じた、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの読み出し動作を示すレイアウト図である。
【発明を実施するための最良の形態】
【００３９】
ここで、図１を参照すると、サブゲート（ＳＧ）を有するｎチャネルＢＥ‐ＳＯＮＯＳデバイス１００の１つのセル構造の断面図を示す構造図が見られる。ｎチャネルＢＥ‐ＳＯＮＯＳデバイス１００は、制御ゲート１１０とサブゲート１３０の間に配置されたスペーサ酸化物（ＯＳ）１２０を含む。酸化物‐窒化物‐酸化物‐窒化物‐酸化物（Ｏ３‐Ｎ２‐Ｏ２‐Ｎ１‐Ｏ１）構造１４０は制御ゲート１１０の下に配置される。ゲート酸化物ＯＳＧ１５０はサブゲート１３０の下に配置される。Ｏ３‐Ｎ２‐Ｏ２‐Ｎ１‐Ｏ１構造１４０はブロッキング酸化物Ｏ３１４１、電荷ストレージ層Ｎ２１４２、及び変調トンネル誘電体Ｏ２-Ｎ１‐Ｏ１１４３〜１４５を含む。底面のＯ２‐Ｎ１‐Ｏ１１４３〜１４５層はホールトンネリング電流を提供して、優れたデータ保持をもたらす。
【００４０】
ｎチャネルＢＥ‐ＳＯＮＯＳデバイス１００は、２つのゲート、制御ゲート１１０及びサブゲート１３０を有する、５つの端子を備えるデバイスである。制御ゲート１１０の下には、電荷ストレージ用のＯ３‐Ｎ２‐Ｏ２-Ｎ１‐Ｏ１構造１４０が存在する。サブゲート１３０の下には、ノントラッピングゲート酸化物１５０が存在する。制御ゲート１１０は、プログラムを制御すること、及び、電荷ストレージ層を消去及び読み出しすることができる。サブゲート１３０はソースサイドインジェクション（ＳＳＩ）プログラミング方法を提供する事ができる。ソースサイドインジェクションは、低電力且つ高速なプログラミング方法である。Ｏ１‐Ｎ１‐Ｏ２層は、ホールのダイレクトトンネリングを達成する目的で、通常３ｎｍ以内である超薄膜酸化物及び窒化物によって形成されても良い。Ｎ２層１４２は、より高いトラッピング効率を達成する目的で、５ｎｍより厚くしても良い。層１４１の形成方法においては、１つの方法として、Ｏ３とＮ２との間の接触面における大きいトラップ密度を達成する目的で、湿式転換酸化物が最上層に用いられる。Ｏ３層は、最上層の酸化物における電荷損失を防ぐ目的で、通常６ｎｍより厚い。Ｏ１‐Ｎ１‐Ｏ２層は、ホールトンネリング用のトンネリング誘電体として作用する。
【００４１】
サブゲート１３０を有するｎチャネルＢＥ‐ＳＯＮＯＳデバイス１００のデバイスパラメータの一例を以下に示す。
底面の酸化物（Ｏ１）                １５Ａ
中間の窒化物（Ｎ１）                ２０Ａ
中間の酸化物（Ｏ２）                １８Ａ
トラッピング窒化物（Ｎ２）          ９０Ａ
ＳＧ用ゲート酸化物（ＯＳＧ）        １５０Ａ
スペーサ酸化物（ＯＳ）              ２００Ａ
ゲート材料                          Ｎ＋ポリ又はＰ＋ポリゲート
【００４２】
拡散ビットラインを有するＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャ２００の第１の形態を示す回路図を図２Ａに示す。複数のＳＯＮＯＮＯＳデバイスは、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャ２００を形成する目的で、並列に接続される。ＢＥ‐ＳＯＮＯＳアレイアーキテクチャ２００は、複数のビットラインＢＬ０２２０、ＢＬ１２２１、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬｎ２２５と交差する複数のワードラインＷＬ０２１０、ＷＬ１２１１、ＷＬ２２１２、及びＷＬｍ２１３を含む。対応するサブゲートラインは、ビットラインの近くに並列に配置される。サブゲートＳＧ１２３０は、ビットラインＢＬ０２２０の隣に配置される。サブゲートＳＧ２２３１は、ビットラインＢＬ１２２１の隣に配置される。サブゲートＳＧ３２３２は、ビットラインＢＬ２２２２の隣に配置される。サブゲートＳＧ４２３３は、ビットラインＢＬ３２２３の隣に配置される。サブゲートＳＧ５２３４は、ビットラインＢＬ４２２４の隣に配置される。サブゲートＳＧｎ２３５は、ビットラインＢＬ５２２５の隣に配置される。メモリセルとして機能するＢＥ‐ＳＯＮＯＳ（又はＳＯＮＯＮＯＳ）デバイス２４０の１サンプルを丸で囲んだ領域に示す。
【００４３】
拡散ビットラインを有するＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャ２００の第１の形態を示すレイアウト図２５０を図２Ｂに示す。サブゲートＳＧのそれぞれは、対応するビットラインに並列しているが、それぞれのＳＧは対応するビットラインから僅かなオフセットを有する。例を挙げると、ＳＧ１２３０はＢＬ０２２０の少し右側に位置する。全てのビットラインは、ソース又はドレインとしての機能を果たす事ができる。それぞれのＳＧは２つのビットラインの間に位置する。例を挙げると、ＳＧ１２３０はＢＬ０２２０とＢＬ１２２１との間に位置する。ＢＬ０２２０、ＢＬ１２２１、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬ５２２５を含むそれぞれのビットラインは、ソース領域又はドレイン領域としての機能を果たす事ができる。従って、ＳＧ１２３０は、ＢＬＯ２２０のソース領域とＢＬ１２２１のドレイン領域との間に配置される。パラメータＷ２４０及びＷs２４２は、パラメータＦに略等しい。ここで、パラメータＦとは技術ノードにおける限界寸法を示す。例えば、パラメータＦは５０ｎｍノードに対しては５０ｎｍとなる。
【００４４】
図３Ａは、第１の形態における、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャのチャンネル長さ方向の断面図を示すレイアウト図３００である。スペーサ酸化物１２０は、制御ゲート１１０とサブゲート１３０とを分離する。Ｏ３‐Ｎ２‐Ｏ２‐Ｎ１‐Ｏ１構造１４０は制御ゲート１１０の下に配置される。ゲート酸化物ＯＳＧ１５０は、ゲート１３０の下に配される。制御ゲート１１０の好ましい実施形態はポリ‐１であり、サブゲート１３０の好ましい実施形態はポリ‐２である。Ｎ＋埋め込み拡散（ＢＤ）ウェル３３０、３３２、３３４及び３３６は、拡散ビットライン（ＢＬ）用に形成される。レイアウト図３００において、第１のセル構造は、制御ゲート１１０及びサブゲート１３０を含む。第１のセル構造に隣接した第２のセル構造は、ゲート３１０及びサブゲート３１２を含む。第２のセル構造に隣接した第３のセル構造は、ゲート３２０及びサブゲート３２２を含む。
【００４５】
図３Ｂは、第１の形態における、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャのチャンネル幅方向の断面図を示すレイアウト図３５０である。ゲート３１０とゲート３２０の間のギャップをパラメータＷｓ３６０によって示す。ギャップにより、ゲート３１０とゲート３２０の間は絶縁される。２つのゲート間を絶縁する目的で、他の同様の絶縁部分が２つのゲート間に見られる。チャンネル幅方向のピッチは、拡散ビットラインに起因するチャンネル長さ方向のピッチ３Ｆよりも小さく、略２Ｆである。従って、ＢＥ‐ＳＯＮＯＳ  ＳＧ‐ＡＮＤアーキテクチャはセル当たり略６Ｆ２となる。
【００４６】
図４Ａは、第１の形態における、ＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的リセット方法を示す回路図４００である。電気的リセットの間、ワードライン（又は、ゲート）ＷＬ０２１０、ＷＬ１２１１、ＷＬ２２１２及びＷＬｍ２１３は、−１０Ｖにセットされ、ビットラインＢＬ０２２０、ＢＬ１２２１、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬ５２２５はフローティング状態にされ、サブゲートＳＧ１２３０、ＳＧ２２３１、ＳＧ３２３２、ＳＧ４２３３、ＳＧ５２３４及びＳＧｎ２３５は０Ｖにセットされる。１つの形態では、ＳＧ１２３０、ＳＧ３２３２、及びＳＧ５２３４を含む奇数番号のサブゲートが電気的に共に接続される一方で、ＳＧ２２３１、ＳＧ４２３３及びＳＧｎ２３５を含む偶数番号のサブゲートが電気的に共に接続される。動作前に、メモリ回路４００は、Ｖｇｂ＝−１５Ｖを印加することによって（又は、ゲート電圧をそれぞれのＷＬ及びＰウェルに分配することによって）リセットされる。それにより、図４Ｂのグラフ４５０で示されるとおりの望ましい自己収束特性を実現できる。たとえＢＥ‐ＳＯＮＯＳデバイスが最初にさまざまなＶｔをチャージしていたとしても、これらのリセット動作により、これら初期点をリセット／消去状態に収束させることができる。リセット時間は通常１００ミリ秒ぐらいである。１つの例では、ｎチャンネルＢＥ‐ＳＯＮＯＳは以下のパラメータを有する。ＯＮＯＮＯ＝１５／２０／１８／７０／９０オングストローム、Ｌｇ／Ｗ＝０．２２／０．１６ｕｍ、Ｎ＋ポリゲート。
【００４７】
別の言い方をすれば、動作前にＶｔの分布を収束させる目的でリセット動作は実行される。自己収束消去を有さないフローティングゲートデバイスと異なり、ＢＥ‐ＳＯＮＯＳは、自己収束消去リセット／消去方式を備えている。最初のＶｔ分布は多くの場合、プラズマ帯電効果等のプロセス問題に起因して、広い分布となるので、この方式が必要となる。自己収束リセットは、最初のＶｔ分布の収束を促進する。
【００４８】
図５Ａは、第１の形態におけるＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示す回路図５００である。一方、図５Ｂは、第１の形態におけるＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示すレイアウト図５５０である。１つの例では、電気的プログラム中、ワードラインＷＬ１２１１は１０Ｖにセットされ、その他のワードラインＷＬ０２１０、ＷＬ２２１２及びＷＬｍ２１３は０Ｖにセットされる。ビットラインＢＬ１２２１は５Ｖにセットされ、ビットラインＢＬ０２２０、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬｎ２２５は０Ｖにセットされる。奇数番号のサブゲートＳＧ１２３０、ＳＧ３２３２及びＳＧ５２３４は１Ｖにセットされ、偶数番号のサブゲートＳＧ２２３１、ＳＧ４２３３及びＳＧｎ２３５は０Ｖにセットされる。ビットラインＢＬ０２２０、ＢＬ１２２１、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬ５２２５は、サブゲートＳＧ１２３０、ＳＧ２２３１、ＳＧ３２３２、ＳＧ４２３３、ＳＧ５２３４及びＳＧｎ２３５よりもプログラミングにおいてより高い柔軟性を提供する。なぜなら、それぞれのビットラインは、個別にプログラムできるが、サブゲートはサブゲートの偶数番号又は奇数番号に基づいてプログラムされるからである。電気的プログラミングの１つの方法は、ソースサイドインジェクションである。ソースサイドインジェクションはセルを高電圧閾値Ｖｔ状態にプログラムする。例えば、ソースインジェクションにより、選択されたＷＬ１にＶｇ＝１０Ｖが印加され、他のワードラインにはＶｇ＝０Ｖが印加される。プログラミング時はＳＧ＝１Ｖであり、プログラミング禁止時はＳＧ＝０Ｖである。図に示すとおり、ＳＧ電圧の電圧設定値は１Ｖであるが、これはＳＧゲート下の閾値電圧より通常０．５〜２Ｖ高い値を意図している。
【００４９】
セル‐Ａ４２２がプログラミングのため選択されたとき、ＳＧの下のチャンネルが僅かにオンになるようＳＧは１Ｖにセットされる。電圧閾値ＶｔをＰＶより高くする目的で、ソースサイドインジェクション方法によって、セル‐Ａ４２２に電子が注入される。セル‐Ｂ４２４用のＳＧは０Ｖにセットされ、これにより、ＳＧはオフとなるので、セル‐Ｂ４２４に注入は行われない。セル‐Ｃ４２６に関しては、ＳＧは１Ｖにセットされ、そこではＷＬ＝０Ｖとなるので、セル‐Ｃ４２６はオフとなりセル‐Ｃ４２６にも注入は行われない。結果として、適切なプログラム禁止手法を用いてプログラミングを任意に選択できる。
【００５０】
電気的プログラムを実行する目的で、ソースサイドインジェクションを行うべく、選択されたワードラインに高電圧の１０Ｖが印加され、サブゲートには１Ｖが印加される。ソースサイドインジェクションは、低電力且つ高速なプログラミング方法である。２ｋＢのセルをパラレルに有するページプログラミング等のパラレルプログラミング手法によって、プログラミングのスループットを１秒当たり１０ＭＢ以上も増加でき、一方でセル電流消費値は２ｍＡ以内に抑えられることは当業者であれば理解できるであろう。他のビットラインへのプログラム擾乱を防ぐ目的で、サブゲートＳＧ２２３１は０Ｖにセットされ、禁止セルはオフにされる。
【００５１】
図６Ａに、第１の形態におけるＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの電気的消去を示す回路図６００を示す。消去動作はリセット動作と同様に実行される。電気的消去中には、ワードラインＷＬ０２１０、ＷＬ１２１１、ＷＬ２２１２及びＷＬｍ２１３は−１０Ｖにセットされ、ビットラインＢＬ０２２０、ＢＬ１２２１、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬ５２２５はフローティング状態にされ、サブゲートＳＧ１２３０、ＳＧ２２３１、ＳＧ３２３２、ＳＧ４２３３、ＳＧ５２３４及びＳＧｎ２３５は０Ｖにセットされる。消去動作は、セクタ又はブロック単位で実行される。図６Ｂのグラフ６５０で示されるとおり、ＢＥ‐ＳＯＮＯＳデバイスは望ましい自己収束消去特性を備える。消去飽和値ＶｔはパラメータＶｇに依存する。Ｖｇが高いほど、飽和値Ｖｔもより高くなる。収束時間は通常、１０〜１００ミリ秒ぐらいである。
【００５２】
図７は、第１の形態におけるＳＯＮＯＮＯＳ  ＳＧ‐ＡＮＤアレイアーキテクチャの読み出し動作を示す回路図７００である。１つの例では、セル‐Ａ４２２の読み出し動作中には、ワードラインＷＬ１２１１は５Ｖにセットされ、その他のワードラインＷＬ０２１０、ＷＬ２２１２、ＷＬｍ２１３は０Ｖにセットされる。ビットラインＢＬ１２２１は１Ｖにセットされ、ビットラインＢＬ０２２０、ＢＬ２２２２、ＢＬ３２２３、ＢＬ４２２４及びＢＬｎ２２５は０Ｖにセットされる。奇数番号のサブゲートＳＧ１２３０、ＳＧ３２３２及びＳＧ５２３４は３Ｖにセットされ、偶数番号のサブゲートＳＧ２２３１及びＳＧ４２３３は０Ｖにセットされる。読み出し動作は、消去状態Ｖｔ（ＥＶ）とプログラム状態Ｖｔ（ＰＶ）との間のゲート電圧を印加することによって実行される。ゲート電圧は通常、５Ｖぐらいである。あるいは、高Ｖｔ値から低Ｖｔ値までの範囲であれば、ゲート電圧として５Ｖより大きい値又は小さい値を選択することもできる。セル‐Ａ４２２のＶｔが５Ｖより高い場合は、読み出し電流は微小値（例えば＜０．１μＡ）になるであろう。セル‐Ａ４２２のＶｔが５Ｖより低い場合は、読み出し電流は大きい値（例えば＞０．１μＡ）になるであろう。
【００５３】
ビットライン（ＢＬ）への印加電圧は通常、１Ｖぐらいである。読み出し電圧が大きいほど電流も大きくなるが、読み出しによる擾乱もより大きくなるであろう。ＳＧ‐ＡＮＤストリングのＷＬ数は通常６４、１２８又は２５６である。ＳＧ‐ＡＮＤストリングの数が大きくなるほど、オーバヘッドをより防ぐことができ、アレイ効率も増加するであろう。しかしながら、プログラム分布はより大きくなるであろう。トレードオフを検討して、ＳＧ‐ＡＮＤストリングの数を適切に選択する必要がある。
【００５４】
上記読み出し機能はランダムアクセス読み出し動作であるが、本発明の精神から逸脱しない範囲において、複数のセルのページ読み出しができることは当業者であれば理解できるであろう。
【００５５】
図８Ａに、第２の形態における、ＢＥ‐ＳＯＮＯＳ（又はＳＯＮＯＮＯＳ）ＳＧＩＢ‐ＡＮＤ（Ｓｕｂ‐ｇａｔｅ Ｉｎｖｅｒｓｉｏｎ Ｂｉｔｌｉｎｅ‐ＡＮＤ）アレイアーキテクチャを示す回路図８００を示す。一方、図８Ｂは、ＢＥ‐ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの第２形態を示すレイアウト図８５０である。用語ＳＧＩＢとは、サブゲートをオンすることによって反転層からビットラインを形成することを意味する。レイアウト図３００で示した、ＢＥ‐ＳＯＮＯＳ構造がＮ＋埋め込み拡散部を有している第１の形態とは異なり、図９に示すとおり、ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤセル構造はＮ＋埋め込み拡散部を有さない。従って、ビットラインとサブゲートの間のオフセットは存在しない。ＳＯＮＯＮＯＳデバイスは、拡散ビットラインの存在しない、ＳＧを有するＡＮＤアレイを形成する目的で、並列に接続される。
【００５６】
ＢＥ‐ＳＯＮＯＳアレイアーキテクチャ８００は、複数のビットラインＢＬ０８２０、ＢＬ１８２１、ＢＬ２８２２、ＢＬ３８２３及びＢＬ４８２４と交差する複数のワードラインＷＬ０８１０、ＷＬ１８１１、ＷＬ２８１２及びＷＬｍ８１３を含む。対応するサブゲートラインはそれぞれのビットラインに並列である。サブゲートＳＧ０８３０はビットラインＢＬ０８２０に並列に配置される。サブゲートＳＧ１８３１はＢＬ１８２１に並列に配置される。サブゲートＳＧ２８３２はビットラインＢＬ２８２２に並列に配置される。サブゲートＳＧ３８３３はビットラインＢＬ３８２３に並列に配置される。１つのメモリセルとして機能するＢＥ‐ＳＯＮＯＳ（又はＳＯＮＯＮＯＳ）デバイス８４０の１サンプルを丸で囲んだ領域に示す。
【００５７】
ＳＧＩＢ‐ＡＮＤアレイアーキテクチャ８５０においては、４番目ごとのサブゲートが共に電気的に接続される。すなわち、ＳＧ０８３０、ＳＧ４８３４及びＳＧ８等が共に電気的に接続され、ＳＧ１８３１、ＳＧ５及びＳＧ９等が共に電気的に接続され、ＳＧ２８３２、ＳＧ６及びＳＧ１０が電気的に共に接続され、ＳＧ３８３３、ＳＧ７及びＳＧ１１が共に電気的に接続される。
【００５８】
図８Ｂのレイアウト図８５０に示すとおり、ＳＧＩＢ‐ＡＮＤアーキテクチャ８００のメモリアレイにおいては、ＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧ８３５のそれぞれの下にはＮ＋領域は存在しない。ＳＧＩＢ‐ＡＮＤアーキテクチャ８００のセルサイズの全体寸法を、図２Ａで示したＳＧ‐ＡＮＤアレイアーキテクチャ２００におけるセルサイズに比べて減らせる。
【００５９】
ＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧ８３５がオンになると、それぞれのＳＧは、ソース／ドレイン８６０、ソース／ドレイン８６１、ソース／ドレイン８６２、ソース／ドレイン８６３、ソース／ドレイン８６４及びソース／ドレイン８６５としてそれぞれ機能するバリア拡散層として有効に働くＮチャンネル反転層を形成する。それゆえ、ＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧ８３５のそれぞれのサブゲートは、二重の機能を果たす。ＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧ８３５のそれぞれのサブゲートが果たす第１の機能は、ソースサイドインジェクションプログラミングのためのサブゲートである。ＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧ８３５のそれぞれのサブゲートが果たす第２の機能は、サブゲートがオンになったときの反転ビットラインである。ソース／ドレイン８６０、ソース／ドレイン８６１、ソース／ドレイン８６２、ソース／ドレイン８６３、ソース／ドレイン８６４及びソース／ドレイン８６５を含むそれぞれのソース／ドレインは、メタルビットラインに接続するためのものである。記号Ｌｇ８７０は図で示すとおりのチャンネル長を表す。記号Ｗ８７４はチャンネル幅を表す。通常、パラメータＷ８７４、Ｗｓ８７６、Ｌｇ８７０及びＬｓ８７２はパラメータＦに略等しい。ここでパラメータＦは、技術ノードにおける限界寸法を表す。例えば、パラメータＦは５０ｎｍノードに対して５０ｎｍとなる。
【００６０】
図９Ａに、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャのチャンネル長さ方向の断面図を示すレイアウト図９００を示す。一方で、図９Ｂに、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャのチャンネル幅方向の断面図を示すレイアウト図を示す。ＳＧ９１０、ＳＧ９１２、ＳＧ９１４、ＳＧ９１６及びＳＧ９１８を含むそれぞれのサブゲートは、ソース領域又はドレイン領域の埋め込み部分を持たない。つまり、ＳＧ９１０、ＳＧ９１２、ＳＧ９１４、ＳＧ９１６及びＳＧ９１８を含むそれぞれのサブゲートの下にはＮ＋領域が存在しない。チャンネル幅方向のピッチは、チャンネル長さ方向のピッチ２Ｆに略等しい。従って、ＢＥ‐ＳＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアーキテクチャはセル当たり略４Ｆ２となる。
【００６１】
図１０Ａに、第２の形態における、ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャ１０００の電気的リセットを示す回路図を示す。電気的リセット中、ワードライン（又はゲート）ＷＬ０８１０、ＷＬ１８１１、ＷＬ２８１２及びＷＬｍ８１３は−１０Ｖにセットされ、ビットラインＢＬ０８２０、ＢＬ１８２１、ＢＬ２８２２、ＢＬ３８２３、ＢＬ４８２４、ＢＬ５８２５はフローティング状態にされ、サブゲートＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３、ＳＧ４８３４及びＳＧｎ８３５は０Ｖにセットされ、Ｐウェル１０１０は５Ｖにセットされる。サブゲートＳＧが０Ｖであるとき、ＳＧはオン状態でないため反転ビットラインは存在しない。１つの形態では、例えばＳＧ０８３０がＳＧ４と接続され、ＳＧ１８３１がＳＧ５と接続されるように、４番目ごとのサブゲートが共に接続される。
【００６２】
動作前に、Ｖｇｂ＝−１５Ｖを印加することによって（又は、ゲート電圧をそれぞれのＷＬ及びＰウェルに分配することによって）、メモリ回路１０００はリセットされる。それにより、図１０Ｂのグラフ１０５０で示すとおりの、望ましい自己収束特性を実現できる。グラフ１０５０内のさまざまな丸及び三角は、広分布に渡る異なる初期値を表している。そして、これらの初期値は閾値電圧Ｖｔに収束している。たとえＢＥ‐ＳＯＮＯＳデバイスが最初にさまざまなＶｔをチャージしていたとしても、これらのリセット動作により、これら初期値をリセット／消去状態に収束させることができる。リセット時間は通常１００ミリ秒ぐらいである。１つの例では、ｎチャンネルＢＥ‐ＳＯＮＯＳデバイスは以下のパラメータを有する。ＯＮＯＮＯ＝１５／２０／１８／７０／９０オングストローム、Ｌｇ／Ｗ＝０．２２／０．１６ｕｍ、Ｎ＋ポリゲート。
【００６３】
別の言い方をすれば、動作前にＶｔの分布を収束させる目的でリセット動作は実行される。自己収束消去を有さないフローティングゲートデバイスと異なり、ＢＥ‐ＳＯＮＯＳは、自己収束消去リセット／消去方式を備えている。最初のＶｔ分布は多くの場合、プラズマ帯電効果等のプロセス問題に起因して、広い分布となるので、この方式が必要となる。自己収束リセットは、最初のＶｔ分布の収束を促進する。
【００６４】
図１１Ａは、第２の形態におけるＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャ１１００の電気的プログラムを示す回路図である。一方、図１１Ｂは、第２の形態におけるＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的プログラムを示すレイアウト図１１５０である。１つの例では、セル‐Ａ１１１０の電気的プログラム中、ワードラインＷＬ１８１１は１０Ｖにセットされ、その他のワードラインＷＬ０８１０、ＷＬ２８１２及びＷＬｍ８１３は０Ｖにセットされる。ビットラインＢＬ０８２０、ＢＬ１８２１及びＢＬ３８２３はフローティング状態にされる。ビットラインＢＬ２は０Ｖにセットされ、ビットラインＢＬ４は５Ｖにセットされる。サブゲートＳＧ０８３０及びＳＧ４８３４は８Ｖにセットされる。サブゲートＳＧ１は０Ｖにセットされ、サブゲートＳＧ２は５Ｖにセットされ、サブゲートＳＧ３は１Ｖにセットされる。
【００６５】
ビットラインＢＬ０８２０、ＢＬ１８２１、ＢＬ２８２２、ＢＬ３８２３及びＢＬ４８２４は、サブゲートＳＧ０８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３及びＳＧ４８３４よりもプログラミングにおいてより高い柔軟性を提供する。なぜなら、それぞれのビットラインは、個別にプログラムできるからである。電気的プログラミングの１つの方法は、ソースサイドインジェクションである。ソースサイドインジェクションはセルを高電圧閾値Ｖｔ状態にプログラムする。例えば、ソースインジェクションにより、選択されたＷＬ１にＶｇ＝１０Ｖが印加され、他のワードラインにはＶｇ＝０Ｖが印加される。プログラミング時はＳＧ＝１Ｖであり、プログラミング禁止時はＳＧ＝０Ｖである。ＳＧ電圧の電圧設定値は１Ｖであるが、これはＳＧゲート下の閾値電圧より通常０．５〜２Ｖ高い値を意図している。
【００６６】
電気的プログラムを実行する目的で、ターゲットのセルをプログラミングするためのソースサイドインジェクションを行うべく、選択されたワードラインに高電圧の１０Ｖが印加され、サブゲートＳＧ３８３３には１Ｖが印加される。ＳＧ１８３１は、プログラムを禁止するため０Ｖにセットされ、ＳＧ４８３４は、ビットライン抵抗を減らすべく十分なオーバドライブを提供する目的で、８Ｖにセットされる。２ｋＢのセルをパラレルに有するページプログラミング等のパラレルプログラミング手法によって、プログラミングのスループットを１秒当たり１０ＭＢ以上も増加でき、一方でセル電流消費値は２ｍＡ以内に抑えられることは当業者であれば理解できるであろう。他のビットラインへのプログラム擾乱を防ぐ目的で、サブゲートＳＧ２２３１は０Ｖにセットされ、禁止セルはオフにされる。
【００６７】
電気的プログラミングとは、セルを高電圧閾値Ｖｔ状態にプログラムする目的で、ソースサイドインジェクションを実行することである。例えば、セル‐Ａ１１１０の電気的プログラミングにおいて、選択されたＷＬ１８１１にＶｇ＝１０Ｖを印加して、ＷＬ０８１０、ＷＬ２８１２及びＷＬｍ８１３を含む他のワードラインにＶｇ＝０Ｖを印加する。プログラミング時はＳＧ３＝１Ｖに、プログラミング禁止時はＳＧ１＝０Ｖに、そしてパスゲート時にはＳＧ２＝５Ｖにセットされる。サブゲートＳＧ４８３４を高いオン状態にして、反転層の電位を５Ｖまで引き挙げる目的で、サブゲートＳＧ４８３４は８Ｖにセットされる。セル‐Ａ１１１０のプログラミングをするときには、ソースサイドインジェクションが行われるようサブゲートＳＧ３８３３は１Ｖにセットされる。閾値電圧Ｖｔはプログラミング電圧ＰＶよりも大きくなる。セル‐Ｂ１０１２、セル‐Ｃ１０１４及びセル‐Ｄ１０１６はプログラム禁止状態となる。
【００６８】
図１２Ａは、第２の形態におけるＢＥ‐ＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの電気的消去を示す回路図１２００である。一方で、図１２Ｂは、第２の形態に関する望ましい自己収束消去特性を示すグラフ図１２５０である。消去動作はリセット動作と同様である。電気的消去時には、ワードラインＷＬ０８１０、ＷＬ１８１１、ＷＬ２８１２及びＷＬｍ８１３は−１０Ｖにセットされ、ビットラインＢＬ０８２０、ＢＬ１８２１、ＢＬ２８２２、ＢＬ３８２３、ＢＬ４８２４及びＢＬ５８２５はフローティング状態にされ、サブゲートＳＧ２８３０、ＳＧ１８３１、ＳＧ２８３２、ＳＧ３８３３及びＳＧ４８３４は０Ｖにセットされる。電気的消去動作は、セクタ又はブロック単位で実行される。図１２Ｂのグラフ１２５０で示されるとおり、ＢＥ‐ＳＯＮＯＳデバイスは望ましい自己収束消去特性を備える。消去飽和値ＶｔはＶｇに依存する。Ｖｇが高いほど、飽和値Ｖｔもより高くなる。収束時間は通常、１０〜１００ミリ秒ぐらいである。
【００６９】
図１３Ａは、第２の形態におけるＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの読み出し動作を示す回路図１３００である。一方で、図１３Ｂは第２の形態におけるＳＯＮＯＮＯＳ  ＳＧＩＢ‐ＡＮＤアレイアーキテクチャの読み出し動作を示すレイアウト図１３５０である。１つの例では、セル‐Ａ１１１０の読み出し動作中には、ワードラインＷＬ１８１１は５Ｖにセットされ、その他のワードラインＷＬ０８１０、ＷＬ２８１２及びＷＬｍ８１３は０Ｖにセットされる。ビットラインＢＬ０８２０、ＢＬ１８２１及びＢＬ４８２４はフローティング状態にされる。ビットラインＢＬ２８２２は０Ｖにセットされ、ビットラインＢＬ３８２３は１Ｖにセットされる。サブゲートＳＧ０８３０、ＳＧ１８３１及びＳＧ４８３４は０Ｖにセットされ、ＳＧ２８３２及びＳＧ３８３３は５Ｖにセットされる。読み出し動作は、消去状態Ｖｔ（ＥＶ）とプログラム状態Ｖｔ（ＰＶ）との間のゲート電圧を印加することによって実行される。ゲート電圧は通常、５Ｖぐらいである。あるいは、高Ｖｔ値から低Ｖｔ値までの範囲であれば、ゲート電圧として５Ｖより大きい値又は小さい値を選択することもできる。セル‐Ａ１１１０のＶｔが５Ｖより高い場合は、読み出し電流は微小値（例えば＜０．１μＡ）になるであろう。セル‐Ａ１１１０のＶｔが５Ｖより低い場合は、読み出し電流は大きい値（例えば＞０．１μＡ）になるであろう。それから、メモリの状態が特定される。
【００７０】
ビットライン（ＢＬ）への印加電圧は通常、１Ｖぐらいである。読み出し電圧が大きいほど電流も大きくなるが、読み出しによる擾乱もより大きくなるであろう。ＳＧ‐ＡＮＤストリングのＷＬ数は通常６４、１２８又は２５６である。ＳＧ‐ＡＮＤストリングの数が大きくなるほど、オーバヘッドをより防ぐことができ、アレイ効率も増加するであろう。しかしながら、プログラム分布はより大きくなるであろう。トレードオフを検討して、ＳＧＩＢ‐ＡＮＤストリングの数を適切に選択する必要がある。
【００７１】
上記読み出し機能はランダムアクセス読み出し動作であるが、本発明の精神から逸脱しない範囲において、複数のセルのページ読み出しができることは当業者であれば理解できるであろう。本発明は特定の実施形態に基づいて説明してきたが、本発明の精神及び範囲を逸脱しない範囲においてさまざまな改良、適合及び変更を行っても良い。従って、本明細書及び図面は本発明の原理を説明するためのものであり、本発明は以下の請求項によって定義される。
【図１】
2007318135.tif 000003
【図２Ａ】
2007318135.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
2007318135.tif 000007
【図４Ａ】
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【図４Ｂ】
2007318135.tif 000009
【図５Ａ】
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【図５Ｂ】
2007318135.tif 000011
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
2007318135.tif 000023
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【外国語明細書】
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