(57)【要約】【課題】  低速の汎用検査装置を用いて、可変遅延回路を自動調整し、遅延ばらつきを補償して検査可能とするとともに、コストダウンと検査品質向上とを実現する。【解決手段】  クロック信号の入力タイミングに応じてデータ信号を出力するクロック動作回路を備えたデジタル回路１０ａにおいて、クロック信号又はデータ信号に所定の遅延時間を与える可変遅延回路１３−１、１３−２と、テスト信号の周期の所定倍の遅延時間を有する遅延回路１４ａと、テスト信号の周期を所定倍した時間と遅延回路１４ａの遅延時間とを比較して、データ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定し、この判定の結果にもとづいて、可変遅延回路１３−１、１３−２の遅延時間を補償するデータ保持回路とを備えた。【選択図】    図１
2007110686.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を入力し、クロック信号の入力タイミングに応じて前記データ信号を出力する一又は二以上のクロック動作回路と、
前記クロック信号及び／又は前記データ信号に所定の遅延時間を与える可変遅延回路とを備えたデジタル回路であって、
前記クロック動作回路から出力されるデータ信号の遅延ばらつきが所定時間よりも速いときと遅いときとで異なる値となる遅延設定信号を出力し、この遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を異なる時間に設定する調整回路を備えた
ことを特徴とするデジタル回路。
【請求項２】
前記調整回路が、
外部から入力されたパルス信号に所定の遅延時間を与える遅延素子と、
この遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の別周期の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す遅延設定信号を出力し、前記パルス信号の別周期の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す遅延設定信号を出力するデータ保持回路とを備えた
ことを特徴とする請求項１記載のデジタル回路。
【請求項３】
前記遅延素子の有する遅延時間が、
前記パルス信号の周期の整数倍の時間、又は、前記パルス信号の周期の整数倍の時間と前記パルス信号のパルス幅との和となる時間である
ことを特徴とする請求項２記載のデジタル回路。
【請求項４】
前記調整回路が、
前記パルス信号を一の入力端子から入力して前記データ保持回路へ送るパルス信号伝送路と、
前記入力端子又は前記パルス信号伝送路から分岐して前記パルス信号を前記遅延素子へ送る分岐路とを備えた
ことを特徴とする請求項２又は３記載のデジタル回路。
【請求項５】
前記遅延素子を第一遅延素子とし、
前記調整回路が、前記データ保持回路に入力される前記パルス信号に所定の遅延時間を与える第二遅延回路を備え、
前記第一遅延素子と前記第二遅延素子との各遅延時間の差が、前記パルス信号の周期の整数倍、または前記パルス信号の周期の整数倍とパルス幅との和となる
ことを特徴とする請求項２〜４のいずれかに記載のデジタル回路。
【請求項６】
前記調整回路が、
異なる遅延時間をそれぞれ有して、外部から入力されたパルス信号に前記遅延時間を与える複数の遅延素子と、
各遅延素子にそれぞれ対応して備えられ、対応する遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、前記パルス信号の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力する複数のデータ保持回路と、
各データ保持回路にそれぞれ対応して備えられ、対応するデータ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて前記第一遅延設定信号を出力する複数のラッチ回路と、
各前記ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた
ことを特徴とする請求項１記載のデジタル回路。
【請求項７】
前記調整回路が、
異なる遅延時間の設定を可能とし、外部から入力されたパルス信号に前記遅延時間を与える遅延素子と、
この遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、前記パルス信号の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力するデータ保持回路と、
前記遅延素子で設定可能な遅延時間にそれぞれ対応して備えられ、前記データ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて前記第一遅延設定信号を出力する複数のラッチ回路と、
各前記ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた
ことを特徴とする請求項１記載のデジタル回路。
【請求項８】
前記調整装置が、
前記可変遅延回路に対して設定される一又は二以上の遅延設定時間を保持する書き換え可能又は不可能な記憶装置を備えた
ことを特徴とする請求項１〜７のいずれかに記載のデジタル回路。
【請求項９】
デジタル回路が搭載された半導体デバイスであって、
前記デジタル回路が、請求項１〜請求項８のいずれかに記載のデジタル回路を含む
ことを特徴とする半導体デバイス。
【請求項１０】
クロック信号の入力タイミングに応じてクロック動作回路から出力されるデータ信号の遅延ばらつきの状態を判定するステップと、この判定の結果にもとづいて、前記クロック信号に所定の遅延時間を与える可変遅延回路の遅延時間を設定するステップとを有したクロック調整方法であって、
前記クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定するステップと、
前記判定の結果にもとづいて、前記可変遅延回路の遅延時間を設定するステップとを備えた
ことを特徴とするクロック調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の入力にもとづいて所定の動作を行うクロック動作回路（例えば、フリップフロップなど）が一又は二以上備えられたデジタル回路、このデジタル回路が搭載された半導体デバイス、及びそのデジタル回路に対するクロック調整方法に関し、特に、汎用の低速試験装置を用いて、デジタル回路におけるクロック動作回路間の遅延ばらつきを補償して、コストダウンを実現しながら、検査品質を向上させるのに好適なデジタル回路、半導体デバイス及びクロック調整方法に関する。
【背景技術】
【０００２】
一般に、多数の回路素子により構成されるＬＳＩは、コンピュータ支援の設計手法（ＣＡＤ）を用いて具体的な回路構造の設計が行われている。このＣＡＤを用いた開発工程では、決定した仕様に基づいてハードウエア記述言語により開発対象であるＬＳＩの機能に応じた抽象的な回路データが定義され、さらに論理合成等を行って論理回路を生成し、チップ上に搭載する具体的な回路構造が決定される。
こうした設計工程を経て製造されるＬＳＩは、製造工程の段階において論理レベル及び実動作レベルの検証動作が行われる。例えば、ウェハレベルの段階において、低速検査装置による論理検証を行って不良品を排除し、チップのパッケージングが終了した段階で実動作の検証を行い、良品と判定されたもののみを製品として出荷している。
【０００３】
このようなＬＳＩの製造工程について、図８を参照して説明する。
同図に示すように、ＬＳＩの製造工程は、一般に、ＬＳＩ設計段階、ＬＳＩプロセス段階、ＬＳＩ組立検査段階の各段階を経る。
ＬＳＩ設計段階は、通常ＣＡＤを用いて、機能設計、論理設計、回路設計、レイアウト設計などが行われる段階である。
ＬＳＩプロセス段階は、ＬＳＩを実際に製造する段階であり、マスク製作、ウェハ製造（単結晶製造，機械加工，ラッピング，ポリシング等）、ウェハ処理（薄膜形成，酸化，ドーピング，アニール，エッチング等）などが行われる段階である。
【０００４】
ＬＳＩ組立検査段階は、ウェハプロービング（ウェハテスト）、実装組立、ファイナルテスト、ボード実装、イニシャライズなどが行われる段階である。
そのうち、ウェハプロービングでは、ウェハに作りこまれたＬＳＩがウェハ状のままで一個ずつ自動的に検査される。この検査では、そのウェハ上に検査針（プローブ）が当てられ、このプローブとＬＳＩとの間で所定周波数のテスト信号が送受信される。
【０００５】
実装組立では、ウェハを各ＬＳＩチップごとに分割するダイシング処理、チップ表面の電極とリードフレームの端子を金線で接続するボンディング処理、ＬＳＩチップをプラスチック樹脂内に完全に封止するモールディング処理（パッケージング）などが行われる。
ファイナルテストでは、さまざまな自動検査装置（テスタ）を使用して、実装後のＬＳＩについて、電気的特性や信頼性などが確保されているか否かの実動作の検証が行われ、良品と判定されたもののみがその後製品として出荷される。
【０００６】
ボード実装では、パッケージングされたＬＳＩを、エポキシ製等の基板（ボード）上に実装する。
イニシャライズでは、ＬＳＩに搭載された回路の各値について初期化を行う。
【０００７】
ところで、１枚のウェハ上には多くのＬＳＩチップが作り込まれるが、そのすべてが良好な特性を有するとは限らない。例えば、設計された回路を現実に半導体基板上に形成する段階においてはプロセス，電圧，温度にもとづく遅延ばらつきに起因して、設計した回路構造の電気特性を完全に再現することは容易ではなく、設計回路と実装回路との間で特性の相違が生じる場合がある。
かかる特性の相違が軽微なものであれば実用上問題とされることはないが、例えば、高速動作する部分においては、膜厚の微妙な違い等によって生じる遅延時間の相違によって動作に支障をきたすこともある。
【０００８】
これに対して、すべてのばらつき範囲を考慮すると、フリップフロップ間のデータ受け渡しが不可能となるクリティカルパスについては、可変遅延回路を用いて、遅延量をイニシャライズ後に受け渡し可能とするような設計手法が提案されている（例えば、特許文献１参照。）。
【０００９】
この提案は、図９に示すように、入力したクロック信号に同期して動作する複数の回路（同図においては、クロック動作回路１１１−１、１１１−２）が接続関係にあるデジタル回路１００において、それら複数の回路のクロック信号の入力信号線上に、遅延時間を可変設定できる複数の可変遅延回路１１３−１、１１３−２を挿入し、それら複数の可変遅延回路１１３−１、１１３−２の遅延時間を可変設定することにより、クロック信号の位相ずれを補償することとしてある。
これにより、デジタル回路を構成するクロック信号の位相は、膜厚の微妙な違い等に関係なく、遅延素子の遅延量により全回路同一、あるいは所定位のタイミングに調整することができる。
【特許文献１】特開２０００−２８５１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記提案（特許文献１記載のクロック信号調整方法）は、実動作の際にイニシャライズで遅延時間を調整するものであった。このため、調整後には、フリップフロップは、例えば、１０６６ＭＨｚ動作可能であるが、検査時の固定パターンで、すべての遅延ばらつきにおいて、フリップフロップを受け渡し可能にする遅延設定が存在しなかった。
【００１１】
また、上記提案は、全探索法、ランダム探索法、動的計画法（ＤＰ）、遺伝的アルゴリズム（ＧＡ）の探索法、ＣＡＤ情報を用いた探索法などにより、最適な遅延時間を探索することとしているが、これらはボード実装後のイニシャライズ時に実動作と同じ周波数のクロック信号で調整する場合に適する方法であった。このため、低速信号で検査するウェハプロービングにおいては、クロック周波数が遅く調整可否が判断できないことを理由に、不適切な検査方法となっていた。
そのため、適切に検査していれば、不良品として除外できたＬＳＩを搭載してしまい、イニシャライズによって不良品と判定されて、ボードに搭載されたＬＳＩを交換する必要が生じていた。ボード搭載前に適切に検査することによって、これらのＬＳＩ交換とイニシャライズの作業が余分に発生せずに済む。
【００１２】
さらに、ＬＳＩの不良品は、ファイナルテストではなくウェハプロービングで検出できるようにした方が、無駄なパッケージングコストを費やさなくて済む。
ところが、ウェハ段階で行われるウェハプロービングでは、プローブが高速信号を通さないことから、上述したように低速信号での検査を強いられていた。このため、低速な汎用検査装置を用いて遅延ばらつきの判定が可能となる検査技術の提案が望まれていた。
【００１３】
また、ＬＳＩは、本来自身で（セルフで）動く能力を備えており、信号を入力すればその回路構成に応じた動作をし、所望の信号を出力する。例えば、ファイナルテストやイニシャライズでは、高速動作の試験信号を入力することで、実動作レベルの検証が行える。
これに対し、ウェハプロービングでは、プローブが高速信号を通さないことから実動作レベルの検証は行えないものの、不良品をパッケージするといった無駄を極力排除する観点から、実装前に低速試験を行っている。
【００１４】
ところで、上述したクリティカルパスにおいては、本来遅延を与える必要はないものの、プロセス，温度，電圧等を要因としてＦＦ間で遅延ばらつきが生じることがある。それらＦＦ間では、データとクロックとの間にセットアップとホールドの時間を保たなければならないが、遅延ばらつきが生じるためにアイ開口が閉じることも考えられ、この場合、試験信号がクリティカルパスを通らず試験結果が得られないという事態が生じてしまう。このように試験結果が得られないときは、そのＬＳＩは不良と判定されてしまうが、これは、プロセス等が要因となっているのであって、必ずしも回路設計や構成自体に不良要素があるというものではない。
ここで、プロセス等が原因でＬＳＩが不良と判定されたときは、イニシャライズ時に遅延量を調整すれば、そのＬＳＩは良品として扱うことができ製品化も可能となる。ところが、不良の原因がプロセス等であるかどうかを判断することは容易でないため、仮にそのようなＬＳＩがあったとしても、ウェハプロービング後（実装前）には全て不良品として扱っており、これが歩留まり低下の原因となっていた。
【００１５】
本発明は、上記の事情にかんがみなされたものであり、低速な汎用検査装置を用いて、可変遅延回路を自動調整し、遅延ばらつきを補償して検査可能とすることができ、しかもコストダウンと検査品質の向上、さらにはウェハプロービングにおける製品歩留まりの向上を可能とするデジタル回路、半導体デバイス及びクロック調整方法の提供を目的とする。
【課題を解決するための手段】
【００１６】
この目的を達成するため、本発明のデジタル回路は、データ信号を入力し、クロック信号の入力タイミングに応じてデータ信号を出力する一又は二以上のクロック動作回路と、クロック信号及び／又はデータ信号に所定の遅延時間を与える可変遅延回路とを備えたデジタル回路であって、クロック動作回路から出力されるデータ信号の遅延ばらつきが所定時間よりも速いときと遅いときとで異なる値となる遅延設定信号を出力し、この遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定する調整回路を備えた構成としてある。
【００１７】
デジタル回路をこのような構成とすると、クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定し、この判定結果にもとづいて可変遅延回路の遅延時間を設定する構成としたことから、データ信号の遅延ばらつきの判定に、低速の汎用検査装置から出力される周波数を用いることができる。
そして、その判定された遅延ばらつきが速いか又は遅いかがばらつき情報として可変遅延回路に反映され、これにより、可変遅延回路を自動調整して、可変遅延回路の遅延時間を補償することができる。
【００１８】
さらに、汎用の低速検査装置を用いて可変遅延回路の遅延時間の補償を実現できるため、検査コストの低減が可能となる。
しかも、低速の汎用検査装置に適したクロック検査手法を提供できることから、ウェハプロービングにおけるＬＳＩの不良判定が可能となる。このことから、ボード実装後のＬＳＩ交換作業とイニシャライズ再実行、さらに無駄なパッケージングコストが低減されて、検査品質の向上を図ることができる。
【００１９】
さらに、遅延設定信号にもとづき可変遅延回路の遅延時間が設定されるため、クロック動作回路の遅延ばらつきを補正して、アイ開口を確保し、試験信号を通すことができる。このため、その試験信号にもとづきＬＳＩの良否判定を行うことができる。これにより、プロセス等を要因としてアイ開口が閉じてしまい、試験信号が検出できず、そのＬＳＩを不良品とするという判定を略無くすことができる。したがって、回路設計や構成自体に不良要素がないＬＳＩについてはウェハプロービングの段階で不良と判定されることがほとんどなくなることから、歩留まりを向上させることができる。
【００２０】
また、本発明のデジタル回路は、調整回路が、外部から入力されたパルス信号に所定の遅延時間を与える遅延素子と、この遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す遅延設定信号を出力するデータ保持回路とを備えた構成としてある。
【００２１】
デジタル回路をこのような構成とすれば、データ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定することができる。そして、その２値の判定結果を外部からセットすることで、可変遅延回路の遅延時間を補償することができる。
なお、所定倍には、整数倍（例えば、１倍、２倍、３倍など）や、分数倍（例えば、１／２倍、１／３倍、３／２倍など）、小数倍（例えば、０．５倍、１．５倍など）等を含む。
また、パルス信号とは、テスト信号の具体的な波形を示すものである。ただし、後述の［発明を実施するための最良の形態］では、テスト信号として説明する。
【００２２】
また、本発明のデジタル回路は、遅延素子の有する遅延時間が、パルス信号の周期の整数倍の時間、又は、パルス信号の周期の整数倍の時間とパルス信号のパルス幅との和となる時間である構成としてある。
デジタル回路をこのような構成とすると、データ信号の遅延ばらつきが、テスト信号の周期の整数倍の時間よりも速いか遅いかを判定できる。
【００２３】
また、本発明のデジタル回路は、調整回路が、パルス信号を一の入力端子から入力してデータ保持回路へ送るパルス信号伝送路と、入力端子又はパルス信号伝送路から分岐してパルス信号を遅延素子へ送る分岐路とを備えた構成としてある。
デジタル回路をこのような構成とすれば、テスト信号を伝送する経路におけるスキューを低減できる。
【００２４】
また、本発明のデジタル回路は、遅延素子を第一遅延素子とし、調整回路が、データ保持回路に入力されるパルス信号に所定の遅延時間を与える第二遅延回路を備え、第一遅延素子と第二遅延素子との各遅延時間の差が、パルス信号の周期の整数倍、またはパルス信号の周期の整数倍とパルス幅との和となる構成としてある。
【００２５】
デジタル回路をこのような構成とすれば、第一遅延素子と第二遅延素子との各遅延時間の差が、テスト信号の周期の整数倍、またはテスト信号の周期の整数倍とパルス幅との和となっているため、データ保持回路は、第一遅延素子から出力された信号と第二遅延素子から出力された信号とを比較した結果から、データ信号の遅延ばらつきが速いか遅いかを判定できる。
【００２６】
また、本発明のデジタル回路は、調整回路が、異なる遅延時間をそれぞれ有して、外部から入力されたパルス信号に遅延時間を与える複数の遅延素子と、各遅延素子にそれぞれ対応して備えられ、対応する遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力する複数のデータ保持回路と、各データ保持回路にそれぞれ対応して備えられ、対応するデータ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて第一遅延設定信号を出力する複数のラッチ回路と、各ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた構成としてある。
【００２７】
デジタル回路をこのような構成とすると、遅延素子の数に応じて、可変遅延回路の遅延時間の補償を、さらに細かく行うことができる。
例えば、遅延素子を３個とした場合には、４つの区分（第一遅延素子の遅延時間よりも速い、第一遅延素子の遅延時間よりも遅いが第二遅延素子の遅延時間よりも速い、第二遅延素子の遅延時間よりも遅いが第三遅延素子の遅延時間よりも速い、第三遅延素子の遅延時間よりも遅い）で判定することができ、遅延ばらつきに適した可変遅延回路の遅延時間の補償を可能とする。
【００２８】
また、本発明のデジタル回路は、調整回路が、異なる遅延時間の設定を可能とし、外部から入力されたパルス信号に遅延時間を与える遅延素子と、この遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力するデータ保持回路と、遅延素子で設定可能な遅延時間にそれぞれ対応して備えられ、データ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて第一遅延設定信号を出力する複数のラッチ回路と、各ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた構成としてある。
【００２９】
デジタル回路をこのような構成とすれば、遅延素子の数に応じて、可変遅延回路の遅延時間の補償を、さらに細かく行うことができる。
しかも、遅延素子を複数備える場合に比べて回路規模を大幅に小さくできる。
【００３０】
また、本発明のデジタル回路は、調整装置が、可変遅延回路に対して設定される一又は二以上の遅延設定時間を保持する書き換え可能又は不可能な記憶装置を備えた構成としてある。
デジタル回路をこのような構成とすると、記憶装置に保持された遅延設定情報にもとづいて、可変遅延回路の遅延時間を設定できる。
【００３１】
また、本発明の半導体デバイスは、デジタル回路が搭載された半導体デバイスであって、デジタル回路が、請求項１〜請求項８のいずれかに記載のデジタル回路を含む構成としてある。
【００３２】
半導体デバイスをこのような構成とすれば、この半導体デバイスに搭載されたデジタル回路の出力信号の遅延ばらつきを抑制できる。
特に、そのデジタル回路に備えられた調整回路により、半導体１チップのクロック信号・データ信号の遅延ばらつきが所定時間に対して速いか遅いかが判定され、この判定結果にもとづいて、可変遅延回路の遅延時間が補償されるため、低速の汎用検査装置を用いた遅延ばらつきの抑制が可能となる。
さらに、プロセス等を要因とするＦＦ間の遅延ばらつきにより閉塞され得るアイ開口を開いた状態で確保して、これを通過した試験信号によりＬＳＩの低速試験を行うことができる。このため、回路設計や構成自体に不良要素が無いＬＳＩについては良品と判定されることから、ウェハプロービングにおける歩留まりを向上させることができる。
【００３３】
また、本発明のクロック調整方法は、クロック信号の入力タイミングに応じてクロック動作回路から出力されるデータ信号の遅延ばらつきの状態を判定するステップ（遅延ばらつき判定ステップ）と、この判定の結果にもとづいて、クロック信号に所定の遅延時間を与える可変遅延回路の遅延時間を設定するステップ（遅延時間設定ステップ）とを有したクロック調整方法であって、クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定するステップ（遅延ばらつき判定ステップ）と、判定の結果にもとづいて、可変遅延回路の遅延時間を設定するステップ（遅延時間設定ステップ）とを備えた方法としてある。
【００３４】
クロック調整方法をこのような方法とすると、データ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定し、その判定結果にもとづいて可変遅延回路の遅延時間を補償することができる。これにより、遅延ばらつきを抑制して、データ信号のアイ開口を確保し、ＦＦ間のデータ受け渡しを確実にしてウェハプロービングにおける歩留まりを向上させることができる。
【発明の効果】
【００３５】
以上のように、本発明によれば、クロック動作回路を一又は二以上有したデジタル回路において、クロック信号に所定の遅延時間を与える可変遅延回路と、この可変遅延回路の遅延時間を補償する調整回路とを備え、テスト信号の周期の所定倍の時間と、調整回路の有する遅延素子の遅延時間とを比較して、データ信号の遅延ばらつきが速いか遅いかを判定し、この判定結果にもとづいて可変遅延回路の遅延時間を補償することとしたため、低速な汎用検査装置を用いて、可変遅延回路を自動調整し、遅延ばらつきを補償して検査可能とすることができる。
しかも、低速な汎用検査装置を用いて可変遅延回路の遅延時間を補償することから、コストダウンを実現しながら、検査品質を向上させることができる。
さらに、可変遅延回路の補正によりデータ信号のアイ開口が確保されるため、プロセス等を要因とする不良判定を低減して、ウェハプロービングにおける歩留まりを向上できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係るデジタル回路、半導体デバイス及びクロック調整方法の好ましい実施形態について、図面を参照して説明する。
【００３７】
［第一実施形態］
まず、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第一実施形態について、図１を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
同図に示すように、本実施形態のデジタル回路１０ａは、クロック動作回路１１−１、１１−２と、バッファ１２−１、１２−２と、可変遅延回路１３−１、１３−２と、遅延回路１４ａと、データ保持回路１５ａと、テスト信号伝送路１６と、分岐路１７とを有している。
【００３８】
クロック動作回路１１−１、１１−２は、クロック信号の入力にもとづいて所定の動作を行う回路である。
なお、本実施形態のクロック動作回路１１−１、１１−２は、データ信号を入力し、クロック信号の入力タイミングに応じてそのデータ信号を出力する回路である。
このクロック動作回路１１−１、１１−２は、例えば、フリップフロップ回路やラッチ回路などで構成できる。
【００３９】
バッファ１２−１、１２−２は、クロック周期の間に、ＡＮＤ回路・ＯＲ回路及びＮＯＴ回路などによって、論理的な計算を行い、クロック動作回路にデータを入力する。論理的な計算が少ない場合には、タイミング調整のためにバッファが挿入されることもある。この遅延時間が与えられたデータ信号は、クロック動作回路１１−１、１１−２に入力される。
なお、バッファ１２−１、１２−２は、図１においては、データ信号が伝送される経路に接続されているが、データ信号が伝送される経路に限るものではなく、クロック信号が伝送される経路に接続することもできる。
【００４０】
可変遅延回路１３−１は、クロック動作回路１１−１に入力されるクロック信号を遅延させる。一方、可変遅延回路１３−２は、クロック動作回路１１−２に入力されるクロック信号を遅延させる。
これら可変遅延回路１３−１、１３−２は、外部からの信号にもとづいて遅延時間の設定が可能となっている。この遅延時間の設定は、例えば、デジタルデータ信号の付与や、アナログ的な電流量による制御などによって行うことができる。
本実施形態の可変遅延回路１３−１、１３−２においては、調整回路（遅延回路１４ａ及びデータ保持回路１５ａ）からの遅延設定信号により遅延設定がなされる。この調整回路による遅延設定の具体的な動作については、後述の「本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について」において詳述する。
【００４１】
遅延回路（遅延素子）１４ａは、外部（例えば、低速の汎用検査装置２０（以下、略して「検査装置２０」という。））から入力されたＴＥＳＴＣＬＫ（テスト信号）に所定の遅延時間を与えてデータ保持回路１５ａへ送る。
この遅延回路１４ａは、本実施形態においては、検査装置２０の出力信号（テスト信号）の周波数に対応した周期を遅延時間として有することができる。例えば、検査装置２０の最大出力周波数が１０ＭＨｚであるときは、その周期１００ｎｓが遅延回路１４ａの遅延時間とされる。
【００４２】
また、遅延回路１４ａは、検査装置２０の出力信号の周波数に対応した周期の所定倍の時間を遅延時間として有することができる。ここで、所定倍は、例えば、２倍、３倍、４倍、１／２倍、３／２倍などとすることができる。そして、遅延回路１４ａの遅延時間は、例えば、検査装置２０の最大出力周波数が１０ＭＨｚであるときは、２００ｎｓ（２倍）、３００ｎｓ（３倍）、４００ｎｓ（４倍）、５０ｎｓ（１／２倍）、１５０ｎｓ（３／２倍）などとすることができる。
さらに、遅延回路１４ａは、検査装置２０の出力信号の周波数に対応した周期の所定倍の時間とその出力信号のパルス幅とを加算した和を遅延時間として有することができる。例えば、検査装置２０の最大出力周波数が１０ＭＨｚであるときは、その周期は１００ｎｓであり、パルス幅は５０ｎｓである。このため、所定倍を１倍とすると、遅延回路１４ａの遅延時間は１５０ｎｓとなる。
【００４３】
なお、図１においては、遅延回路１４ａがデータ保持回路１５ａのデータ入力端子に接続されているが、遅延回路１４ａは、データ保持回路１５ａのデータ入力端子に接続されるものに限るものではなく、クロック入力端子に接続されてもよい。すなわち、遅延回路１４ａは、データ保持回路１５ａのデータ入力端子とクロック入力端子の一方又は双方に接続することができる。
そして、遅延回路１４ａが、データ保持回路１５ａのデータ入力端子とクロック入力端子との双方に接続された場合、それら遅延回路１４ａの各遅延時間の差は、検査装置２０から入力される周波数の整数倍、または整数倍とパルス幅の和とすることができる。
【００４４】
データ保持回路１５ａは、遅延回路１４ａからの信号（所定の遅延時間が与えられたＴＥＳＴＣＬＫ、遅延信号）をデータ入力端子で入力するとともに、ＴＥＳＴＣＬＫをクロック入力端子で入力する。そして、そのＴＥＳＴＣＬＫの入力タイミングに応じて、遅延設定信号を出力する。このように、データ保持回路１５ａは、遅延回路１４ａからの遅延信号とテスト信号にもとづいて遅延設定信号を出力することができる。
【００４５】
このデータ保持回路１５ａから出力された遅延設定信号は、可変遅延回路１３−１、１３−２へ送られる。これにより、可変遅延回路１３−１、１３−２では遅延時間が設定される。
このデータ保持回路１５ａにおける遅延設定信号の生成については、後記の「本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について」にて詳述する。
【００４６】
なお、データ保持回路１５ａは、例えば、フリップフロップやラッチ回路などにより構成することができる。
また、本実施形態においては、遅延回路１４ａとデータ保持回路１５ａとを総称して「調整回路」という。
【００４７】
また、この調整回路を含む図１に記載のデジタル回路１０ａは、その全体が同一のＬＳＩに搭載される。そして、クロック動作回路１１−１、１１−２から出力されたデータ信号の遅延ばらつきの原因であるプロセス，温度，電圧は、調整回路の遅延回路１４ａから出力される遅延信号の遅延ばらつきの原因ともなる。このため、データ保持回路１５ａにおいてＴＥＳＴＣＬＫの周期の整数倍の時間に対し遅延回路１４ａの遅延信号の発生タイミングが速いか遅いかを判定することが、すなわち、クロック動作回路１１−１、１１−２から出力されたデータ信号の遅延ばらつきに相当するものとみなすことができる。
【００４８】
テスト信号伝送路１６は、外部（例えば、検査装置２０）から送られてきたＴＥＳＴＣＬＫを一の入力端子（テスト信号入力端子１８）から入力してデータ保持回路１５ａへ送る。
分岐路１７は、その入力端子又はテスト信号伝送路１６から分岐してＴＥＳＴＣＬＫを遅延回路１４ａへ送る。
これらテスト信号伝送路１６と分岐路１７をこのような構成とすると、ＴＥＳＴＣＬＫをデータ保持回路１５ａへ送る経路と、そのＴＥＳＴＣＬＫを遅延回路１４ａへ送る経路とが途中まで同一経路となるため、それら経路が別個独立に設けられた場合に比べてスキューを低減できる。
【００４９】
なお、本実施形態のデジタル回路１０ａには、可変遅延回路１３−１、１３−２に対する一又は二以上の遅延設定を遅延設定情報として保持する書き換え可能又は不可能な記憶装置（図示せず）が備えられている。
この記憶装置は、例えば、レジスタ（書き換え可能）やマスクロム（書き換え不可能）、ヒューズ（検査工程にて設定し以降は書き換え不可能）などで構成することができる。
この記憶装置を備えることにより、この記憶装置に保持された遅延設定情報にもとづいて、可変遅延回路１３−１、１３−２の遅延時間を設定できる。
【００５０】
デジタル回路を以上のような構成とすれば、調整回路による遅延設定のみによって可変遅延回路の調整設定が行えるので、ＤＡＴＡ／ＣＬＫ本線の経路に手を加えることなく、遅延設定側の回路追加だけで、遅延ばらつきを反映させ、検査時のタイミングマージンを増やすことが可能となる。
しかしながら、もし、調整回路が無い状態でクロック動作回路１１−１、１１−２の動作をウェハプロービングやファイナルテストで検査しようとしたとき、可変遅延回路１３−１、１３−２を適切に設定しないと、クロック動作回路１１−１の入力データに対して、クロック動作回路１１−２の出力データが、チップ毎にサイクルずれを起こしたり、データ消失が発生したりする。これは、図１に示すデジタル回路が、すべてのばらつき状態に対して、可変遅延回路を固定状態で動作させられないからである。
ところが、汎用検査装置から与えるパターンは、固定パターンであるため、可変遅延回路１３−１、１３−２には、ばらつき状態を検知して遅延設定することができない。そこで、検査パターンから遅延設定するのではなく、調整回路から遅延情報（速い・遅い）を与えて、クロック動作回路１１−１、１１−２をデータが常に同一サイクルで動作するように設定する。これによって、固定パターンでの動作が可能になる。
【００５１】
次に、本実施形態のクロック調整方法を実施するための構成について説明する。
まず、ウェハプロービングを行うための一般的な構成について、図２を参照して説明する。
【００５２】
ウェハプロービングを行うにあたり、同図に示すように、検査装置２０と、半導体デバイス（ＤＵＴ）３０が用意される。
検査装置２０は、低速の汎用検査装置であって、ＤＵＴ３０に搭載されたデジタル回路の電気的特性の良否を検査するために、ＤＲ信号（ＤＲ（ＤＲＩＶＥＲ）波形）をＤＵＴ３０へ送る。
ＤＵＴ３０には、複数のクロック動作回路を有するデジタル回路が搭載されている。
【００５３】
そして、ＤＵＴ３０に搭載されたデジタル回路１０ａのＤＡＴＡ入力及びＣＬＫ入力には、検査装置２０から所定のタイミングでＤＡＴＡ信号及びＣＬＫ信号（ＤＲ波形）が入力される。そして、デジタル回路１０ａからは出力信号が出力される。
検査装置２０は、ＤＵＴ３０からの出力信号を入力し、この出力信号の信号波形（出力波形）にもとづいて、ＤＵＴ３０に搭載されたデジタル回路の電気的特性の良否を判定する。
【００５４】
ここで、データ信号の遅延ばらつきが大きくアイ開口が十分に確保できないために、クロック動作回路１１−１、１１−２でのデータ受け渡しに支障をきたし、これにより、ＤＵＴ３０の良否判定に必要なデータ信号が得られないときは、その遅延ばらつきを小さくしてタイミングマージンを増やす必要がある。
つまり、データ信号に関しては、図３に示すように、一定かつ充分なセットアップマージンおよびホールドマージンを確保する必要があるが、遅延ばらつきが大きくなると、それらセットアップマージン等が充分確保できなくなり、クロック動作回路１１−１、１１−２間のデータ受け渡しが不可能となる。
そこで、図１に示すような調整回路を有したデジタル回路を半導体デバイス３０に搭載することにより、可変遅延回路１３−１、１３−２の遅延時間を設定して、データ信号の遅延ばらつきを補償する。
【００５５】
すなわち、図２に示す構成により、半導体デバイス３０に搭載されたデジタル回路１０ａにおけるテスト信号入力端子１８に、検査装置２０からＴＥＳＴＣＬＫを入力する。そして、次の「本実施形態のデジタル回路のクロック調整方法について」で説明する手順により、可変遅延回路１３−１、１３−２の遅延時間を設定して、データ信号の遅延ばらつきを補償する。
【００５６】
次に、本実施形態のデジタル回路のクロック調整方法について、図４、図５を参照して説明する。
図４は、該クロック調整方法の手順を示すフローチャート、図５は、クロック調整方法を実施したときに得られる信号（データ保持回路１５ａのデータ入力信号（ＤＡＴＡ入力）、データ保持回路１５ａのクロック入力信号（ＣＬＫ入力）、データ保持回路１５ａの出力信号（出力））の各波形を示す波形図である。
【００５７】
なお、データ信号の遅延ばらつきは、プロセス，温度，電圧などの影響により生じるものである。このため、複数の温度や電圧について検査して、可変遅延回路１３−１、１３−２の遅延時間を適切に設定することが望ましい。
例えば、デジタル回路１０ａの電圧設定が５Ｖの場合には、例えば、４．５Ｖのときと、５．５Ｖのときについて検査を行うようにする。このようにすれば、電圧変動により遅延ばらつきが発生しても、４．５Ｖ〜５．５Ｖの範囲内であればデータ信号のアイ開口は確保され、ウェハプロービングの検査が可能となる。
【００５８】
そこで、本実施形態では、電圧設定Ｌと、電圧設定Ｈについて検査を行う。
まず、電圧設定Ｌについて検査を行う。
電圧設定Ｌが設定されると（ステップ１０）、ＷＡＩＴ  ＴＩＭＥの後（ステップ１１）、検査装置２０からテスト信号入力端子１８にＴＥＳＴＣＬＫが２発入力される（ステップ１２）。
ＷＡＩＴ  ＴＩＭＥにて（ステップ１３）、遅延回路１４ａによりＴＥＳＴＣＬＫに所定の遅延時間が与えられ、遅延信号としてデータ保持回路１５ａへ送られる。データ保持回路１５ａでは、ＴＥＳＴＣＬＫを入力するとともに（ＣＬＫ入力、図５（ａ）（ii）、（ｂ）（ii））、遅延回路１４ａから遅延信号を入力し（ＤＡＴＡ入力、図５（ａ）（ｉ）、（ｂ）（ｉ））、これらＴＥＳＴＣＬＫと遅延信号とを比較した結果にもとづき、遅延設定信号を出力して（出力、図５（ａ）（iii）、（ｂ）（iii））、可変遅延回路１３−１、１３−２へ送る（遅延ばらつき判定ステップ）。この遅延設定信号を受け、可変遅延回路１３−１、１３−２の遅延時間が設定される（遅延ばらつき判定ステップ、ステップ１４）。
その後、検査パターンをＤＵＴ３０に与えることにより、このＤＵＴ３０の検査が行われる（ステップ１５）。
【００５９】
続いて、電圧設定Ｈについて検査を行う。電圧設定Ｈでは、電圧設定Ｌとは遅延ばらつきが異なるため、調整回路を再設定する必要がある。
電圧設定Ｈが設定されると（ステップ１６）、その後は、電圧設定Ｌについての検査における手順と同様の手順で検査が行われる（ステップ１７〜ステップ２１）。これにより、可変遅延回路１３−１、１３−２の遅延時間が設定される。
このような手順により、可変遅延回路１３−１、１３−２には適切な遅延時間が設定される。
【００６０】
次に、本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について、図５を参照して説明する。
まず、遅延ばらつきがＦＡＳＴの場合について、図５（ａ）を参照して説明する。
同図（ａ）に示すように、データ保持回路１５ａにおけるＤＡＴＡ入力，ＣＬＫ入力，出力の各波形をみる。
例えば、ＣＬＫ入力が１００ｎｓ周期の場合に、ＤＡＴＡ入力とＣＬＫ入力との時間差Ｔｐｄが１００ｎｓよりも小さいときは（Ｔｐｄ＜１００ｎｓ、同図（ａ）（ｉ），（ii））、ＣＬＫ入力の立ち上がり時にＤＡＴＡ入力が入力されているため、デジタル回路１０ａの出力からは同図（ａ）（iii）に示すような信号（「１」を示す信号）が出力される。
このとき、可変遅延回路１３−１、１３−２には「遅延ＦＡＳＴ」が設定される（図５（ａ）、図１「１：遅延ＦＡＳＴ」）。
【００６１】
次いで、遅延ばらつきがＳＬＯＷの場合について、図５（ｂ）を参照して説明する。
同図（ｂ）に示すように、データ保持回路１５ａにおけるデータ入力（ＤＡＴＡ入力），クロック入力（ＣＬＫ入力），出力の各波形をみる。
例えば、ＣＬＫ信号が１００ｎｓ周期の場合に、ＤＡＴＡ信号とＣＬＫ信号との時間差Ｔｐｄが１００ｎｓよりも大きいときは（Ｔｐｄ＞１００ｎｓ、同図（ｂ）（ｉ），（ii））、ＣＬＫ信号の立ち上がり時にＤＡＴＡ信号が入力されていないため、デジタル回路の出力ＯＵＴから信号が出力されない（同図（ｂ）（iii）、「０」を示す信号が出力される）。
このとき、可変遅延回路１３−１、１３−２には「遅延ＳＬＯＷ」が設定される（図５（ｂ）、図１「２：遅延ＳＬＯＷ」）。
【００６２】
本実施形態のデジタル回路にこのような動作を実行させることにより、可変遅延回路に対する遅延設定を、ＦＡＳＴ用とＳＬＯＷ用の２種類で設定できる。
このような方法によれば、ＦＡＳＴとＳＬＯＷのいずれかの設定を行えればよいため、設定時間の短縮化を図ることができる。
【００６３】
なお、遅延が速いか遅いかを見分ける方法としては、次の三つが考えられる。
第一の方法としては、検査装置２０から入力される周波数で見分ける方法がある。
第二の方法としては、検査装置２０から入力される信号（ＴＥＳＴＣＬＫ）の周期の整数倍の遅延時間を、遅延回路１４ａの遅延時間とし、遅延回路１４ａの遅延時間と検査装置２０からの入力信号（ＴＥＳＴＣＬＫ）の整数倍の周期とを比較する方法がある。
第三の方法としては、検査装置２０から入力される信号（ＴＥＳＴＣＬＫ）の周波数の整数倍と入力される信号のパルス幅の和となる遅延時間を、遅延回路１４ａの遅延時間とし、遅延回路１４ａの遅延時間を検査装置２０の入力信号（ＴＥＳＴＣＬＫ）の周期の倍数とパルス幅で比較する方法がある。
【００６４】
また、データ保持回路１５ａにおいては、遅延ばらつきが最速のときと、最遅のときで、比較により遅延ばらつき判定が異なるようにすることができる。
すなわち、データ信号の遅延ばらつきが最速となるときには当該遅延ばらつきが所定時間よりも速いと判定し、最遅のときには当該遅延ばらつきが所定時間よりも遅いと判定することができる。この場合も、それら判定の結果にもとづいて、可変遅延回路の遅延時間を補償することができる。
【００６５】
さらに、データ保持回路１５ａにおいては、遅延ばらつきが最速から最遅へと連続的に変化する際に、比較により異なる判定となる遅延ばらつきの状態を検出できる。
すなわち、データ信号の遅延ばらつきが最速から最遅へと連続的に変化する場合に、当該遅延ばらつきが最速に近いときには当該遅延ばらつきが所定時間よりも速いと判定し、当該遅延ばらつきが最遅に近いときには当該遅延ばらつきが所定時間よりも遅いと判定することができる。この場合も、それら判定の結果にもとづいて、可変遅延回路の遅延時間を補償することができる。
【００６６】
以上、説明したデジタル回路、半導体デバイス及びクロック調整方法によれば、データ信号の遅延ばらつきが所定時間に比べて速いか遅いかを判定し、この判定結果にもとづいて、可変遅延回路の遅延時間を補償できる。
このため、低速の汎用検査装置に適したクロック調整手法を提供できる。これにより、実装前に、クロック動作回路の検査が可能となることから、無駄なパッケージングと実装の発生を未然に防ぐことができ、ウェハプロービングにおけるＬＳＩの不良判定が可能となることから、無駄なパッケージングの発生を未然に防ぐことができ、検査品質の向上を図ることができる。
しかも、可変遅延回路の遅延量を補償することで、プロセス等を要因として閉塞し得るアイ開口を確保し、試験信号を通過させることができる。これにより、回路設計や構成に問題がないもののプロセス等を要因として不良品とされてきたＬＳＩを良品と判定し、イニシャライズ後、製品として出荷することができる。したがって、ウェハプロービングにおける歩留まりを向上させることができる。
【００６７】
［第二実施形態］
次に、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第二の実施形態について、図６を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
本実施形態は、第一実施形態と比較して、遅延回路やデータ保持回路、ラッチ回路を複数備えて遅延ばらつきの判定や遅延時間の補償をさらに細かく行えるようにした点が相違する。
したがって、図６において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００６８】
図６に示すように、本実施形態のデジタル回路１０ｂは、クロック動作回路１１−１、１１−２と、バッファ１２−１、１２−２と、可変遅延回路１３−１、１３−２と、遅延回路１４ｂ−１〜１４ｂ−３と、フリップフロップ１５ｂ−１〜１５ｂ−３と、ラッチ回路１８ｂ−１〜１８ｂ−３と、デコーダ（ＤＥＣＯＤＥＲ）１９とを有している。
【００６９】
ここで、遅延回路１４ｂ−１〜１４ｂ−３は、それぞれ異なった遅延時間を有している。例えば、図６に示すように、第一遅延回路１４ｂ−１が８０ｎｓ、第二遅延回路１４ｂ−２が１００ｎｓ、第三遅延回路１４ｂ−３が１２０ｎｓの遅延時間とすることができる。
なお、本実施形態においては、遅延回路１４ｂを３つ備えた構成としてあるが、遅延回路１４ｂは３つに限るものではなく、２つや４つ以上であってもよい。
【００７０】
フリップフロップ１５ｂ−１〜１５ｂ−３は、各遅延回路１４ｂ−１〜１４ｂ−３のそれぞれに対応して備えられており、対応する遅延回路１４ｂ−１〜１４ｂ−３の出力信号を遅延信号として入力し、テスト信号の入力タイミングに応じて、その遅延信号を出力する。
このフリップフロップ１５ｂ−１〜１５ｂ−３は、遅延回路１４ｂ−１〜１４ｂ−３と一対一で備えられることから、遅延回路１４ｂ−１〜１４ｂ−３と同数となる。
【００７１】
ラッチ回路１８ｂ−１〜１８ｂ−３は、各フリップフロップ１５ｂ−１〜１５ｂ−３のそれぞれに対応して備えられており、対応するフリップフロップ１５ｂ−１〜１５ｂ−３からの遅延信号を入力し、ＬＡＴＣＨ信号の入力タイミングに応じて、その遅延信号を出力する。
このラッチ回路１８ｂ−１〜１８ｂ−３は、フリップフロップ１５ｂ−１〜１５ｂ−３（あるいは遅延回路１４ｂ−１〜１４ｂ−３）と一対一で備えられることから、フリップフロップ１５ｂ−１〜１５ｂ−３（あるいは遅延回路１４ｂ−１〜１４ｂ−３）と同数となる。
【００７２】
このラッチ回路１８ｂ−１〜１８ｂ−３は、ＴＥＳＴＣＬＫが連続して入力される場合に備えられる。
第一実施形態においては、図５に示すように、ＴＥＳＴＣＬＫを２発入力することとしていた。このため、ＤＡＴＡ入力とＣＬＫ入力の各波形の対応が明確であった。
これに対し、本実施形態においては、ＴＥＳＴＣＬＫが連続して入力されるため、ラッチ回路で波形を固定させる必要がある。これにより、ＤＡＴＡ入力とＣＬＫ入力の各波形の対応が明確となり、それらの時間差を得ることができる。
【００７３】
デコーダ１９は、各ラッチ回路１８ｂ−１〜１８ｂ−３からの出力信号を入力し、それら出力信号にもとづいて、可変遅延回路１３−１、１３−２に対して遅延設定を行う。
この遅延設定は、本実施形態においては、遅延回路１４ｂ−１〜１４ｂ−３が３つ備えられていることから、４段階で設定できる。
すなわち、（１）データ信号の遅延ばらつきが第一遅延回路１４ｂ−１よりも速い場合の設定、（２）データ信号の遅延ばらつきが第一遅延回路１４ｂ−１よりも遅いが第二遅延回路１４ｂ−２よりも速い場合の設定、（３）データ信号の遅延ばらつきが第二遅延回路１４ｂ−２よりも遅いが第三遅延回路１４ｂ−３よりも速い場合の設定、（４）データ信号の遅延ばらつきが第三遅延回路１４ｂ−１よりも遅い場合の設定である。
このため、遅延ばらつきの程度により、可変遅延回路１３−１、１３−２に対して適切な遅延設定を行うことができる。
【００７４】
なお、本実施形態のデジタル回路１０ｂも、第一実施形態のデジタル回路１０ａと同様、半導体デバイス３０への搭載が可能である。
また、本実施形態のデジタル回路１０ｂを用いた、図２に示す構成で行われるクロック調整方法は、第一実施形態におけるクロック調整方法と同様のステップ（図４に示すステップ）で行うことができ、図５と同様の結果が得られる。このため、本実施形態においても、調整回路において、データ信号の遅延ばらつきが所定時間から速いか遅いかを判定でき、この判定結果にもとづいて、可変遅延回路１３−１、１３−２の遅延時間を補償し、遅延ばらつきを抑制できる。
【００７５】
以上説明したように、本実施形態のデジタル回路、半導体デバイス及びクロック調整方法によれば、調整回路などの簡易な構成で、ウェハプロービングにて、低速の汎用検査装置に適した手法により、ＬＳＩの不良品を検出可能とするため、従来のクロック調整方法に比べてコストダウンを図ることができ、しかも、検査品質や製品歩留まりを向上させることができる。
【００７６】
［第三実施形態］
次に、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第三の実施形態について、図７を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
本実施形態は、第一実施形態と比較して、調整回路の構成が相違する。すなわち、第一実施形態では、調整回路が、所定の遅延時間を有する遅延回路と、この遅延回路から出力された信号を入力しテスト信号の入力タイミングに応じて出力する一つのデータ保持回路とを有した構成としてあるが、本実施形態では、調整回路が、データ保持回路を複数備えるとともに、ラッチ回路を複数備え、各データ保持回路は、遅延回路群から所定の遅延時間を切り出しこれにより遅延されたテスト信号を入力する構成としてある。他の構成要素は第一実施形態と同様である。
したがって、図７において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００７７】
図７に示すように、本実施形態のデジタル回路１０ｃは、クロック動作回路１１−１、１１−２と、バッファ１２−１、１２−２と、可変遅延回路１３−１、１３−２と、遅延回路群１４ｃと、データ保持回路１５ｃ−１〜１５ｃ−３と、ラッチ回路１８ｃ−１〜１８ｃ−３と、デコーダ（ＤＥＣＯＤＥＲ）１９とを有している。
【００７８】
ここで、遅延回路群１４ｃは、例えば遅延回路を縦属接続した構成とすることができる。これにより、その切り出し位置に応じた遅延時間を得ることができる。例えば、図７に示すように、その切り出し位置に応じて、８０ｎｓ（第一設定）、１００ｎｓ（第二設定）、１２０ｎｓ（第三設定）の遅延時間を得ることができる。
データ保持回路１５ｃ−１〜１５ｃ−３は、遅延回路群１４ｃの切り出し位置に応じた遅延時間が与えられた信号を遅延信号として入力し、テスト信号の入力タイミングに応じて、その遅延信号を出力する。
例えば、データ保持回路１５ｃ−１には、遅延時間８０ｎｓが与えられた遅延信号が入力され、データ保持回路１５ｃ−２には、遅延時間１００ｎｓが与えられた遅延信号が入力され、データ保持回路１５ｃ−２には、遅延時間１２０ｎｓが与えられた遅延信号が入力される。
【００７９】
ラッチ回路１８ｃ−１〜１８ｃ−３は、データ保持回路１５ｃ−１〜１５ｃ−３からの遅延信号を入力し、ＬＡＴＣＨ信号の入力タイミングに応じて、その遅延信号を出力する。
デコーダ１９は、各ラッチ回路１８ｃ−１〜１８ｃ−３からの出力信号を入力し、それら出力信号にもとづいて、可変遅延回路１３−１、１３−２に対して遅延設定を行う。
【００８０】
この遅延設定は、本実施形態においては、遅延回路群１４ｃの遅延時間が３段階に設定できることから、４段階で設定できる。
すなわち、（１）データ信号の遅延ばらつきが第一設定よりも速い場合の設定、（２）データ信号の遅延ばらつきが第一設定よりも遅いが第二設定よりも速い場合の設定、（３）データ信号の遅延ばらつきが第二設定よりも遅いが第三設定よりも速い場合の設定、（４）データ信号の遅延ばらつきが第三設定よりも遅い場合の設定である。
このため、遅延ばらつきの程度により、可変遅延回路１３−１、１３−２に対して適切な遅延設定を行うことができる。
【００８１】
なお、本実施形態のデジタル回路１０ｃも、第一実施形態のデジタル回路１０ａと同様、半導体デバイス３０への搭載が可能である。
また、本実施形態のデジタル回路１０ｃを用いた、図２に示す構成で行われるクロック調整方法は、第一実施形態におけるクロック調整方法と同様のステップ（図４に示すステップ）で行うことができ、図５と同様の結果が得られる。このため、本実施形態においても、調整回路において、データ信号の遅延ばらつきが所定時間から速いか遅いかを判定でき、この判定結果にもとづいて、可変遅延回路１３−１、１３−２の遅延時間を補償し、遅延ばらつきを抑制できる。
【００８２】
以上説明したように、本実施形態のデジタル回路、半導体デバイス及びクロック調整方法によれば、調整回路などの簡易な構成で、ウェハプロービングにて、低速の汎用検査装置に適した手法により、ＬＳＩの不良品を検出可能とするため、従来のクロック調整方法に比べてコストダウンを図ることができ、しかも、検査品質を向上させることができる。
さらに、可変遅延回路の遅延量を補正してデータ信号のアイ開口が確保されるため、プロセス等を要因とした不良判定を低減して、ウェハプロービングにおける歩留まりを向上できる。
【００８３】
以上、本発明のデジタル回路、半導体デバイス及びクロック調整方法の好ましい実施形態について説明したが、本発明に係るデジタル回路、半導体デバイス及びクロック調整方法は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、低速の汎用検査装置のＴＥＳＴＣＬＫ周波数を１０ＭＨｚとし、遅延回路１４の遅延時間を１００ｎｓ（さらに、８０ｎｓ、１２０ｎｓ）としたが、遅延回路１４の遅延時間は１００ｎｓ等に限るものではなく、テスト信号の周期の所定倍（例えば、５０ｎｓ、１５０ｎｓ、２００ｎｓなど）とすることができる。
【００８４】
また、各実施形態においては、クロック動作回路、バッファ、可変遅延回路をそれぞれ二つずつ備えた構成としてあるが、それらクロック動作回路等は二つずつに限るものではなく、任意の数備えることができる。この場合、調整回路による遅延設定は、各可変遅延回路に対して行われる。
さらに、本発明は、ウェハプロービングで用いられる低速の汎用検査装置に適した検査手法を提供するものであるが、ウェハプロービングに限るものではなく、ファイナルテストにおいても実施可能である。
【００８５】
なお、本発明のデジタル回路、半導体デバイス及びクロック調整方法は、第一実施形態，第二実施形態及び第三実施形態のそれぞれにおけるデジタル回路、半導体デバイス及びクロック調整方法を任意に組み合わせたものであってもよい。
【産業上の利用可能性】
【００８６】
本発明は、ＬＳＩに搭載されたデジタル回路のクロック動作回路間の遅延ばらつきを補償するための発明であるため、クロック動作回路間の遅延ばらつきの補償を行う検査装置やクロック調整方法に利用可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第一実施形態におけるデジタル回路の構成を示す回路図である。
【図２】本発明の第一実施形態におけるクロック調整方法を実施するための構成を示す構成図である。
【図３】データ信号の遅延ばらつきを説明するための波形図である。
【図４】本発明の第一実施形態におけるクロック調整方法の手順を示すフローチャートである。
【図５】本発明の第一実施形態におけるクロック調整方法を実施したときの各波形の経時変化を示すタイミングチャートである。
【図６】本発明の第二実施形態におけるデジタル回路の構成を示す回路図である。
【図７】本発明の第三実施形態におけるデジタル回路の構成を示す回路図である。
【図８】ＬＳＩの製造工程を示すブロック図である。
【図９】フリップフロップ間の遅延ばらつきを補償する従来のデジタル回路の構成を示す回路図である。
【符号の説明】
【００８８】
１０ａ、１０ｂ、１０ｃ  デジタル回路
１１−１、１１−２  クロック動作回路
１２−１、１２−２  バッファ
１３−１、１３−２  可変遅延回路
１４ａ、１４ｂ  遅延回路
１４ｃ  遅延回路群
１５ａ、１５ｂ−１〜１５ｂ−３、１５ｃ−１〜１５ｃ−３  データ保持回路
１６  テスト信号伝送路
１７  分岐路
１８ｂ−１〜１８ｂ−３、１８ｃ−１〜１８ｃ−３  ラッチ回路
１９  デコーダ
２０  半導体デバイス
３０  検査装置（低速の汎用検査装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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