(57)【要約】【課題】一対の記憶セルを用いて情報を記憶する際、記憶セル内の抵抗のトリミングにより記憶情報の書き換えを可能とし、素子形成プロセスのばらつきや素子形成工程終了後のデバイスの不具合を容易に検出するためのモニターツールとしての機能を持たせる。【解決手段】それぞれＭＯＳトランジスタ１２と抵抗１３とが直列接続されて構成された記憶セル１１が行列状に配列されたセルアレイ１０と、セルアレイの同一行の記憶セル１１のＭＯＳトランジスタ１２のゲートに共通に接続されたワード線ＷＬｉと、セルアレイの各列に対応して設けられ、それぞれ同一列の記憶セルの抵抗１３の一端に共通に接続された複数のビット線ＢＬｊと、セルアレイのうちで２つの列の各１個の記憶セルからなる一対の記憶セルから２本のビット線に読み出された２つの出力信号を比較して一対の記憶セルの記憶情報を判定する信号差判定回路１４を具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
それぞれ抵抗とＭＯＳトランジスタとが直列接続されて構成された記憶セルが行列状に配列されたセルアレイと、
前記セルアレイの同一行の記憶セルのＭＯＳトランジスタのゲートに共通に接続されたワード線と、
前記セルアレイの各列に対応して設けられ、それぞれ同一列の記憶セルの抵抗の一端に共通に接続された複数のビット線と、
前記セルアレイのうちで２つの列の各１個の記憶セルからなる一対の記憶セルから２本のビット線に読み出された２つの出力信号を比較して前記一対の記憶セルの記憶情報を判定する読み出し回路を具備し、
前記一対の記憶セルにおける各抵抗の値の差が一定値より小さいか否かに応じて前記一対の記憶セルのデータが決定されることを特徴とする半導体記憶装置。
【請求項２】
前記読み出し回路は、前記一対の記憶セルから読み出された２つの出力信号を受け、２つの入力信号のレベル差がある差分量以下か否かを判定し、その判定結果を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し回路は、
前記一対の記憶セルから読み出された２つの出力信号の波形をそれぞれ整形する複数組の波形整形回路と、
前記各組内の２つの波形整形回路の出力信号の論理レベルが同じか否かによって出力が変化し、互いの論理レベルが異なる時間域をパルス波形として出力する信号差判定回路と、
前記信号差判定回路の出力信号のパルス幅が所定の時間幅以上あるか否かを判定し、その判定結果を出力するパルス幅判定回路
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記抵抗として、メタル配線の抵抗、コンタクトの抵抗、ビアの抵抗、表面がシリサイド化されたポリシリコン配線の抵抗、拡散領域の抵抗、ウエル領域の抵抗、トランジスタのオン抵抗、ポリシリコン配線の抵抗等のいずれかを用いたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記各記憶セルは、前記ビット線との間の第１の配線経路および前記ビット線とは異なる配線パターンとの間の第２の配線経路を有し、前記第２の配線経路は、トリミング手段を用いて抵抗値を変化させることができる位置に配設されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に２つの記憶セルを用いて情報を記憶する不揮発性の読み出し専用メモリ（ＲＯＭ）に関するもので、例えばマスクＲＯＭに使用されるものである。
【背景技術】
【０００２】
従来のマスクＲＯＭは、例えば特許文献１に示すように、１つのメモリセルトランジスタに対するコンタクトの形成の有無によってメモリセルトランジスタのデータをビット線へ伝搬するかが決定され１ビット／１アドレスの記憶回路が用いられている。
【０００３】
このような従来のマスクＲＯＭは、半導体ウェハに作製した後でデータの書き換えはできず、かつ、素子形成プロセスのばらつきやデバイス製造後の不具合を検出するためのモニターツールとしての機能もない。
【０００４】
なお、特許文献２には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの１対の各電気的特性の比較結果を用いて２値論理情報を決定する点が開示されている。
【特許文献１】特開平１１−２６６０７号公報
【特許文献２】特開２００３−２０３９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前記した従来の問題点を解決すべくなされたもので、一対の記憶セルを用いて情報を記憶することが可能であり、また、記憶セル内の抵抗のトリミングによって記憶情報の書き換えも可能であり、さらに素子形成プロセスのばらつきや素子形成工程終了後のデバイスの不具合を容易に検出するためのモニターツールとしての機能を発揮することも可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置は、それぞれ抵抗とＭＯＳトランジスタとが直列接続されて構成された記憶セルが行列状に配列されたセルアレイと、前記セルアレイの同一行の記憶セルのＭＯＳトランジスタのゲートに共通に接続されたワード線と、前記セルアレイの各列に対応して設けられ、それぞれ同一列の記憶セルの抵抗の一端に共通に接続された複数のビット線と、前記セルアレイのうちで２つの列の各１個の記憶セルからなる一対の記憶セルから２本のビット線に読み出された２つの出力信号を比較して前記一対の記憶セルの記憶情報を判定する読み出し回路を具備し、前記一対の記憶セルにおける各抵抗の値の差が一定値より小さいか否かに応じて前記一対の記憶セルのデータが決定されることを特徴とする。
【発明の効果】
【０００７】
本発明の半導体記憶装置によれば、一対の記憶セルを用いて情報を記憶することが可能であり、また、記憶セル内の抵抗のトリミングによって記憶情報の書き換えも可能であり、さらに素子形成プロセスのばらつきや素子形成工程終了後のデバイスの不具合を容易に検出するためのモニターツールとしての機能を発揮することもできる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【０００９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るマスクＲＯＭの一部を示す等価回路図である。図１において、複数の記憶セル１１が行列状に配列されたセルアレイ１０において、各行に対応してワード線ＷＬｉ（ｉ＝０、１、２、３、…ｍ）、各列に対応してビット線ＢＬｊ（ｊ＝０、１、２、３、…ｎ）がそれぞれ設けられている。
【００１０】
本実施形態では、各記憶セル１１は、ＭＯＳトランジスタ１２と、このＭＯＳトランジスタ１２に直列に接続された抵抗１３とによって構成されている。ＭＯＳトランジスタ１２の一端はソース線電位ＧＮＤに接続されている。同一行の記憶セル１１のＭＯＳトランジスタ１２のゲートは複数のワード線ＷＬｉのうちの１本に共通に接続され、同一列の記憶セル１１の抵抗１３の一端は複数のビット線ＢＬｊのうちの１本に共通に接続されている。そして、セルアレイ１０の２列、本例では隣り合う２列、のうちで同一ワード線に接続されている各１個の記憶セル（第１の記憶セルおよび第２の記憶セル）からなる一対の記憶セルが１ビットの記憶セルとして用いられる。具体的には、例えばワード線ＷＬ０に接続されている１行分の記憶セル１１では、ビット線ＢＬ０に接続されている第１の記憶セルと、ビット線ＢＬ１に接続されている第２の記憶セルとによって１ビットの記憶セルが構成されている。
【００１１】
そして、各一対のビット線ＢＬ０とＢＬ１、ＢＬ２とＢＬ３、…にはそれぞれ、各一対のビット線に読み出された２つの信号を比較して一対の記憶セルの記憶情報を判定する読み出し回路、例えば信号差判定回路１４がそれぞれ接続されている。
【００１２】
図１において、例えば、ワード線ＷＬ０が選択されると、それぞれ一対の記憶セル１１のデータが各２本のビット線ＢＬ０とＢＬ１、ＢＬ２とＢＬ３、…を介して各信号差判定回路１４に入力される。各信号差判定回路１４は、対応する２つの入力信号の相対性に基づいて、一対の記憶セルの記憶情報を判定する。例えば、本例では、２つの入力信号のレベル差がある差分量以下か否かを判定し、その判定結果を出力する。
【００１３】
図２は、図１中の信号差判定回路１４の一具体例を示す回路図である。この信号差判定回路１４は、一対のビット線の信号IN1、IN2が入力する二入力のＮＯＲ回路２１と、このＮＯＲ回路２１の出力信号を反転するインバータ回路２２と、信号IN1、IN2が入力する二入力のＮＡＮＤ回路２３と、このＮＡＮＤ回路２３の出力およびインバータ回路２２の出力信号が入力する二入力のＮＡＮＤ回路２４と、このＮＡＮＤ回路２４の出力信号を反転して出力信号ＯＵＴを生成するインバータ回路２５とからなる。
【００１４】
図３は、図２に示した信号差判定回路１４の一動作例を示す信号波形図である。図２に示した信号差判定回路１４は、２つの入力信号IN1、IN2を同じ閾値電圧を用いて２値化し、２つの信号の論理レベルが同じか否かによって（２つの信号の論理レベルの差に応じて）出力が変化し、互いの論理レベルが異なる時間域をパルス波形として出力する。
【００１５】
第１の実施形態によれば、記憶セル１１の各抵抗１３の値、信号差判定回路１４の特性のいずれかを調整することによって、設計時に記憶信号を予め設定できる。したがって、一対の記憶セルにおける各抵抗の値の差が一定値より小さいか否か、つまり、ほぼ等しいか否かに応じて、一対の記憶セルのデータを決定することができる。しかも、半導体ウェハ上への素子形成工程途中または素子形成後において、記憶セル１１の抵抗１３に対して、イオン照射、レーザー照射、熱照射などのトリミング手段を用いて抵抗値を変化させることによって、記憶セル出力が変化し、結果的に読み出し回路の出力を変更することができる。
【００１６】
さらに、素子形成プロセスのばらつきにより、記憶セル１１内のトランジスタ１２、抵抗１３、コンタクト、メタル配線の抵抗、配線層間を接続するビア(ＶＩＡ)の抵抗等が予期せぬばらつきを生じた場合は、実際のウェハ測定結果と期待値（設計時に予め記憶した内容）とが異なる結果を生じることになるので、プロセスのばらつきや素子形成工程終了後のデバイスの不具合を容易に検出するためのモニターツールとしての機能も発揮することもできる。
【００１７】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るマスクＲＯＭの一部を示す等価回路図である。図４に示すマスクＲＯＭは、図１に示したマスクＲＯＭと比べて、読み出し回路の構成が異なり、その他は同じである。読み出し回路は、一対の記憶セルから読み出された２つの出力信号の波形を対応して整形する複数組の波形整形回路１５と、各組内の２つの波形整形回路１５の出力信号の論理レベルが同じか否かによって出力が変化し、互いの論理レベルが異なる時間域をパルス波形として出力する信号差判定回路１４と、各信号差判定回路１４の出力信号のパルス幅が所定の時間幅以上あるか否かを判定し、その判定結果をカラムデータ出力ＤＡＴＡ（ｋ）（ｋ＝０,１,…ｌ）として出力するパルス幅判定回路１６とを含む。
【００１８】
図５は、図４に示したパルス幅判定回路１６の一具体例を示す回路図である。このパルス幅判定回路１６は、入力信号INを所定時間遅延する例えば複数段のインバータ回路からなる遅延回路５１と、この遅延回路５１の出力信号および入力信号INが入力する二入力のＮＡＮＤ回路５２と、このＮＡＮＤ回路５２の出力信号を反転するインバータ回路５３とからなる。
【００１９】
このパルス幅判定回路１６は、図６に示すように、入力信号INのパルス幅が遅延回路５１の遅延時間以上あるか否かに応じて論理レベルが異なるパルス信号を出力する。なお、図４中の信号差判定回路１４の構成および動作は、図２および図３を参照して前述した通りである。
【００２０】
次に、図４に示すマスクＲＯＭの動作を説明する。いま、例えば、ワード線ＷＬ０が選択されると、それぞれ一対の記憶セル１１のデータが各２本のビット線ＢＬ０とＢＬ１、ＢＬ２とＢＬ３、…を介してそれぞれ一対の波形整形回路１５に入力され、ここで波形整形されて信号差判定回路１４に供給される。信号差判定回路１４は、対応する２つの入力信号の相対性に基づいて一対の記憶セルの記憶情報を判定する。
【００２１】
本例では、２つの記憶セルから読み出した信号のレベル差に対応する２つの波形整形回路１５の出力パルス幅差に応じて、２つの入力信号に論理レベル差が発生しているか否かを判定し、互いの論理レベルが異なる時間域をパルス波形（論理信号）として出力し、パルス幅判定回路１６に入力する。パルス幅判定回路１６は、入力信号のパルス幅が所定の時間幅（本例では遅延回路５１で設定された時間幅）以上あるか否かを判定し、その判定結果を出力する。
【００２２】
第２の実施形態においても第１の実施形態と同様の効果が得られる。しかも、信号差判定回路１４の出力が、“Ｌ”→“Ｈ”→“Ｌ”または“Ｈ”→“Ｌ”→“Ｈ”のような不安定なパルス的遷移を行うような場合であっても、信号差判定出力のパルス幅自体を判定した結果によって出力が変化するので、第１の実施形態よりも安定して正確な出力を行うことができる。
【００２３】
＜第２の実施形態の変形例＞
前述した第２の実施形態において、１つの信号差判定回路１４の出力に対して判定パルス幅が異なる複数のパルス幅判定回路１６を備えるように変形実施することによって、多値の記憶情報の各値に対応した判定出力を複数のパルス幅判定回路１６で得ることができる多値記憶マスクＲＯＭが実現できる。しかも、パルス幅判定回路１６毎の判定出力に基づいて、デバイスばらつきレベルを検知することができ、第１の実施形態と同様にデバイス不良を検出するツールとしても使用することもできる。
【００２４】
なお、前述した第１および第２の実施形態において、記憶セル１１内の抵抗１３として、メタル配線の抵抗、コンタクト（Contact）の抵抗、配線層間を接続するビアの抵抗、表面がシリサイド化されたポリシリコン配線の抵抗、拡散領域の抵抗、ウエル（Well）領域の抵抗、トランジスタのオン抵抗、ポリシリコン配線の抵抗等のいずれかを用いることができる。この場合、メタル配線の長さ、太さ、コンタクトの数、ビアの数などを変えることによって、一対の記憶セルに各抵抗値差を持たせることができる。
【００２５】
＜第３の実施形態＞
図７は、前述した第１および第２の実施形態における記憶セル１１のパターンレイアウトの一例を示す平面図である。複数の拡散領域（Diffusion）７１は、半導体層の表層部において素子分離領域７２により互いに素子分離されており、行列状態の配置で形成されており、活性領域（ソース領域、ドレイン領域、チャネル領域）を含む。
【００２６】
本例では、各拡散領域７１に２つの記憶セル１１の活性領域が形成されており、２つの記憶セル１１の各ＭＯＳトランジスタ１２は、ドレイン領域（Drain）は分離されているが、ソース領域（Source）は共有している。７３は記憶セル１１のＭＯＳトランジスタ１２のドレイン領域と上層の配線層とを接続するドレインコンタクト、７４は記憶セル１１のＭＯＳトランジスタ１２のソース領域と上層の配線層とを接続するソースコンタクトである。そして、ポリシリコンを用いたワード線ＷＬｉは、同一行の記憶セル１１のＭＯＳトランジスタ１２のゲートに共通に接続されている。７５はワード線ＷＬｉと上層の配線層とを接続するビアである。
【００２７】
図７では、一対の記憶セルをなす２つの記憶セル１１が互いに異なる拡散領域７１上に形成されている例を示している。この場合、少なくとも１つの一対の記憶セルは、ＭＯＳトランジスタ１２のドレイン領域あるいはソース領域に接触するコンタクトの個数、または、ビアの個数が互いに異なるように形成することによって、２つの記憶セルの出力としてコンタクトの抵抗差分だけの出力差を生じさせることが可能である。本例では、第１の記憶セルにおけるＭＯＳトランジスタのドレイン領域に接触するコンタクト７３の数が２個、第２の記憶セルにおけるＭＯＳトランジスタのドレイン領域に接触するコンタクト７３の数が１個である一対の記憶セル（1Bit Cell）が存在する例を示している。
【００２８】
＜第３の実施形態の変形例＞
図８は、図７に示した記憶セルのパターンレイアウトの変形例を示す平面図である。ここでは、同じ拡散領域８１上に一対の記憶セルをなす２つの記憶セルの活性領域が形成されている例を示している。複数の拡散領域（Diffusion）８１は、半導体層の表層部において素子分離領域８２により互いに素子分離され、行列状態の配置で形成されており、活性領域（ソース領域、ドレイン領域、チャネル領域）を含む。
【００２９】
本例では、各拡散領域８１に２つの記憶セルの活性領域が形成されており、２つの記憶セルの各ＭＯＳトランジスタは、ドレイン領域（Drain）は分離されているが、ソース領域（Source）を共有している。８３は記憶セルのＭＯＳトランジスタのドレイン領域と上層の配線層とを接続するドレインコンタクト、８４は記憶セルのＭＯＳトランジスタのソース領域と上層の配線層とを接続するソースコンタクトである。そして、ポリシリコンを用いたワード線ＷＬｉは、同一行の記憶セルのＭＯＳトランジスタの各ゲートに共通に接続されており、同じ活性領域８１上のワード線ＷＬｉが相互に接続されている。８５はワード線ＷＬｉと上層の配線層とを接続するビアである。
【００３０】
図８に示すパターンレイアウトにおいても、少なくとも１つの一対の記憶セルは、ＭＯＳトランジスタのドレイン領域あるいはソース領域に接触するコンタクトの個数、または、配線層間を接続するビアの個数が互いに異なるように形成することによって、２つの記憶セルの出力としてコンタクトの抵抗差分だけの出力差を生じさせることが可能である。本例では、第１の記憶セルにおけるＭＯＳトランジスタのドレイン領域に接触するコンタクト８３の数が１個、第２の記憶セルにおけるＭＯＳトランジスタのドレイン領域に接触するコンタクト８３の数が２個である一対の記憶セル（1Bit Cell）が存在する例を示している。
【００３１】
＜第４の実施形態＞
第４の実施形態は、前述した第１および第２の実施形態における記憶セルの配線構造に関するものである。図９（ａ）は、図７中の一対の記憶セルにおいて互いのコンタクト数が等しい場合のパターンレイアウトの一部を示す平面図である。図９（ｂ）は、図９（ａ）中のＢ−Ｂ線に沿う断面構造を模式的に示す断面図である。
【００３２】
図９（ａ）および図９（ｂ）において、複数の拡散領域９１は、半導体層の表層部において素子分離領域９２により互いに素子分離され、行列状態の配置で形成されており、活性領域（ソース領域、ドレイン領域、チャネル領域）を含む。本例では、各拡散領域９１に２つの記憶セルの活性領域が形成されており、２つの記憶セルの各ＭＯＳトランジスタは、ドレイン領域は分離されているが、ソース領域を共有している。９３は記憶セルのＭＯＳトランジスタのドレイン領域と上層の配線層とを接続するドレインコンタクト、９４は記憶セルのＭＯＳトランジスタのソース領域と上層の配線層とを接続するソースコンタクトである。そして、ポリシリコンを用いたワード線ＷＬｉは、同一行の記憶セルのＭＯＳトランジスタの各ゲートに共通に接続されている。９５はワード線ＷＬｉと上層の配線層とを接続するビア、Ｍ１〜Ｍ４は第１層〜第４層（最上層）の金属配線層、９６は配線層間のビアである。
【００３３】
本例では、中間層、例えば第２層の金属配線層Ｍ２の一部がビア９６ａを介してビット線ＢＬまで引き出されており、この第２層の金属配線層Ｍ２は最上層の配線層Ｍ４の配線パターンからなる配線層端子パターン９７まで引き出されている。即ち、上記した各記憶セルは、ビット線ＢＬに接続された第１の配線経路および配線層端子パターン９７に接続された第２の配線経路を有する。この場合、配線層端子パターン９７は、イオン照射、レーザー照射、熱照射などのトリミング手段を用いることによって第２の配線経路の抵抗値を変化させることができる位置に形成されており、ひいては各記憶セルの抵抗値を変化させることができる位置、例えば各記憶セル上に形成されている。
【００３４】
第４の実施形態によれば第１の実施形態と同様の効果が得られる。しかも、半導体ウェハ上への素子形成工程途中または素子形成後において、トリミング手段を用いて記憶セルのＭＯＳトランジスタからビット線までの拡散、コンタクト、メタル配線等へ直接的に影響を与えることによって各記憶セルの抵抗値を変化させることが可能であり、結果的に読み出し回路の出力を変更することができる。したがって、素子形成工程途中または素子形成後において、記憶セルの抵抗に対するトリミングの実施の容易性を増すことも可能である。また、素子形成後における解析のために記憶セルの出力信号をモニターすることもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係るマスクＲＯＭの一部を示す等価回路図。
【図２】図１中の読み出し回路の一具体例として信号差判定回路を示す回路図。
【図３】図２に示した信号差判定回路の一動作例を示す信号波形図。
【図４】本発明の第２の実施形態に係るマスクＲＯＭの一部を示す等価回路図。
【図５】図４に示したパルス幅判定回路の一具体例を示す回路図。
【図６】図５中のパルス幅判定回路の一動作例を示す信号波形図。
【図７】第１および第２の実施形態における記憶セル部のパターンレイアウトの一部を示す平面図。
【図８】図７に示した記憶セル部のパターンレイアウトの変形例を示す平面図。
【図９】図７中の一対の記憶セルのパターンレイアウトの一部を示す平面図および模式的に示す断面図。
【符号の説明】
【００３６】
１０…メモリセルアレイ、１１…記憶セル、１２…ＭＯＳトランジスタ、１３…抵抗、１４…信号差判定回路、１５…波形整形回路、１６…パルス幅判定回路、ＷＬｉ…ワード線、ＢＬｊ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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