(57)【要約】【課題】回路規模を抑制しつつ、表示データに対して高精度に信号電圧を生成しうる信号電圧生成回路を提供する。【解決手段】入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣ回路８と、信号電圧入力用端子９とを備え、表示データが示す階調が所定階調である場合には上記リニアＤＡＣ回路８によることなく上記信号電圧入力用端子９に与えられる電圧を信号電圧として出力する一方、表示データが示す階調が上記所定階調以外である場合には上記リニアＤＡＣ回路８により生成された電圧を信号電圧として出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
表示データに対応する信号電圧を出力する信号電圧生成回路であって、
入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣと、
信号電圧入力用端子とを備え、
表示データが示す階調が所定階調である場合には上記リニアＤＡＣによることなく上記信号電圧入力用端子に与えられる電圧を信号電圧として出力する一方、
表示データが示す階調が上記所定階調以外である場合には上記リニアＤＡＣにより生成された電圧を信号電圧として出力することを特徴とする信号電圧生成回路。
【請求項２】
上記表示データに対してγ補正曲線に基づく多階調変換を行うγ変換回路を備え、上記リニアＤＡＣには該γ変換回路で多階調変換されたデータが入力されることを特徴とする請求項１記載の信号電圧生成回路。
【請求項３】
上記所定階調は、表示データが示す最小階調を含んだ連続する複数の階調であることを特徴とする請求項２記載の信号電圧生成回路。
【請求項４】
上記所定階調は、表示データが示す最大階調を含んだ連続する複数の階調であることを特徴とする請求項２記載の信号電圧生成回路。
【請求項５】
表示データに対応する信号電圧を出力する信号電圧生成回路であって、
入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣと、
信号電圧入力用端子とを備え、
上記信号電圧の一部を信号電圧入力用端子から直接入力することによってリニアＤＡＣが生成する信号電圧のレンジを狭め、このレンジにおける隣接階調間の信号電圧差を小さくすることを特徴とする信号電圧生成回路。
【請求項６】
請求項１〜５記載のいずれか１項に記載の信号電圧生成回路を備えることを特徴とする表示装置の駆動装置。
【請求項７】
請求項６記載の表示装置の駆動装置を備えることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置（例えば、液晶表示パネル）の駆動装置に用いられる信号電圧生成回路（例えば、γ変換テーブルとリニアＤＡＣを備える信号電圧生成回路）に関する。
【背景技術】
【０００２】
近年、コンピュータ用モニタやテレビジョンにおいて、ＣＲＴに代わる表示装置として、低電圧、軽量、薄型を特徴とする液晶表示パネル（ＴＦＴ−ＬＣＤ）等が注目されている。このような表示パネルの駆動装置には、入力階調（入力される表示データが示す階調）に対応する信号電圧を生成する信号電圧生成回路が設けられており、該信号電圧生成回路では表示パネルの光学特性に基づいてγ補正が行われる。
【０００３】
例えば、信号電圧生成回路にγ補正を考慮したブリーダ抵抗型ＤＡＣ回路を設けておくことで、各入力階調に応じて適切な信号電圧（γ補正が考慮された信号電圧）を生成することができる。しかし、γ補正は表示パネルの光学特性に合わせて行う必要があるため、このようにγ補正をＤＡＣ回路で直接行うと新規の表示パネルにあわせてＤＡＣ回路（信号電圧生成回路）を開発しなければならず、生産効率の低下ひいてはコスト高が招来されるという問題がある。
【０００４】
これに対し、ＤＡＣ回路にγ変換テーブルを組み合わせ、デジタル−アナログ変換の前に、γ変換テーブルを用いたデジタル−デジタル変換を行うことでγ補正の自由度を高めることができる。すなわち、新規の表示パネルにあわせてγ変換テーブルを変更するだけで済み、ＤＡＣ回路（信号電圧生成回路）の開発機種削減の実現が可能となる。
【０００５】
もっとも、このように設計の自由度が高まっても、ＤＡＣ回路をブリーダ抵抗型等で構成すると、回路規模が増大するという問題がある。そこで、回路規模の小さなリニアＤＡＣを用いる構成が提案されている（例えば、特許文献１参照）。この従来の信号電圧生成回路の構成を図１２に示す。同図に示されるように、信号電圧生成回路１０３は、γ変換テーブル１０５（６ビット→８ビット変換対応）と、リニアＤＡＣ１０７（８ビット対応）とを備える。このγ変換テーブル１０５では、表示データの階調（６ビット分２６通り）に対し、リニアＤＡＣが対応可能な２８通りの階調から１つの階調がγ曲線に従って選択され、これが出力される。８ビット対応のリニアＤＡＣ１０７は、１階調増加するごとに（Ｖｍａｘ−Ｖｍｉｎ）／２８（Ｖ）だけ高い電圧を生成するもの（入力されるデータが示す階調とこれに対して生成される電圧との間に線形関係があるＤＡＣ）であり、γ変換テーブル１０５から出力されたγ補正後の階調（８ビット）に基づいて電圧（信号電圧）を生成し、これを液晶パネル１０４に出力する。
【特許文献１】特開平１１−２４９６２８（公開日：１９９９年９月１７日）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この従来の構成では、図１３に示すように、設定可能な最小階調間電圧Ａ（いわゆる分解能）は、（Ｖｍａｘ−Ｖｍｉｎ）／２８〔Ｖ〕で与えられる。したがって、Ａを小さくするためには、リニアＤＡＣの対応ビット数を大きくするか、あるいは動作範囲電圧（Ｖｍａｘ−Ｖｍｉｎ）を下げる必要がある。しかしながら、対応ビット数を増加させるとリニアＤＡＣ１０７のみならず、γ変換テーブル１０５の回路面積も増大する。一方で動作範囲電圧は表示パネル側の設計に関わるためその変更も難しい。なお、この動作範囲電圧は６Ｖ程度、表示パネルによってはそれ以上の電圧が要求される。このように、この従来技術では、最小階調間電圧Ａを小さくすることが難しく、表示データに対応する信号電圧を高精度に生成することができなかった。
【０００７】
本発明は上記課題に鑑みてなされたものであり、その目的は、回路規模を抑制しつつ、高精度な信号電圧を生成しうる信号電圧生成回路を提供する点にある。
【課題を解決するための手段】
【０００８】
本発明の信号電圧生成回路は、上記課題を解決するために、表示データに対応する信号電圧を出力する信号電圧生成回路であって、入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣ回路と、信号電圧入力用端子とを備え、表示データが示す階調が所定階調である場合には上記リニアＤＡＣ回路によることなく上記信号電圧入力用端子に与えられる電圧を信号電圧として出力する一方、表示データが示す階調が上記所定階調以外である場合には上記リニアＤＡＣ回路により生成された電圧を信号電圧として出力することを特徴としている。
【０００９】
表示装置の駆動装置（回路）等には、入力される表示データ（デジタルデータ）に対し、これに対応する信号（階調）電圧（アナログ信号）を生成する信号電圧生成回路が搭載される。表示データがＮビットであれば、この表示データが示す階調は２Ｎ通りあり（６ビットなら６４階調）、信号電圧生成回路はこれに対応する２Ｎ通りの信号電圧を生成する。
【００１０】
上記構成によれば、表示データが示す階調が所定階調である場合には信号電圧入力用端子に与えられる電圧を信号電圧として出力する。一方、表示データが示す階調が上記所定階調以外である場合にはリニアＤＡＣ回路を用いて信号電圧を生成する。いわば、生成すべき２Ｎ通りの信号電圧のうち、一部（例えば、低・高階調領域に対応する信号電圧）は信号電圧入力端子が担当し、その残りをリニアＤＡＣが担当することになる。したがって、リニアＤＡＣが生成すべき信号電圧の範囲を小さくすることができる。これにより、隣接階調間の信号電圧差（分解能）を小さくでき、表示データに対して精度の高い信号電圧を生成することができる。加えて、リニアＤＡＣを用いているため、回路規模も抑制することができる。
【００１１】
また、本信号電圧生成回路においては、上記表示データに対し、γ補正曲線に基づく多階調変換を行うγ変換回路を備え、上記リニアＤＡＣ回路には該γ変換回路で多階調変換されたデータが入力されることが好ましい。上記構成によれば、上記γ変換回路にて、リニアＤＡＣが担当する表示データ（上記所定階調以外の階調を示す表示データ）に対し、γ補正曲線に基づくＭ（＞Ｎ）ビット変換がなされる。この場合、リニアＤＡＣはＭビット対応の構成とされる。これにより、リニアＤＡＣが担当する各階調に対し、リニアＤＡＣが生成可能な２Ｍ通りの電圧から適切な（γ補正曲線により忠実に従うような）電圧を選択、対応付けることができ、より精度の高いγ補正を実現することができる。
【００１２】
また、本信号電圧生成回路において、上記所定階調は、表示データが示す最小階調（表示データが６ビットであれば１番目の階調である「０階調」）を含んだ連続する複数の階調であることが好ましい。また、上記所定階調は、表示データが示す最大階調（表示データが６ビットであれば６４番目の「６３階調」）を含んだ連続する複数の階調であることが好ましい。γ補正曲線は、低階調領域および高階調領域では隣り合う階調間の信号電圧差が大きく、中間階調領域では隣り合う階調間の信号電圧差が小さい。すなわち、細かい分解能（隣接階調間の信号電圧差）が要求されるのは中間階調領域であり、低階調領域や高階調領域では粗い分解能でも構わない。そこで、この粗くても構わない低・高階調領域は信号電圧入力端子の担当とする一方、中間階調領域をリニアＤＡＣの担当とする。これにより、γ変換回路の対応ビット数を大きくすることなく、また動作範囲電圧の大きな表示装置（液晶パネル等）であっても良好な分解能を得ることが可能となる。
【００１３】
また、本信号電圧生成回路は、表示データに対応する信号電圧を出力する信号電圧生成回路であって、入力されるデータが示す階調およびこれに対応して生成される電圧の間に線形関係があるリニアＤＡＣと、信号電圧入力用端子とを備え、上記信号電圧の一部を信号電圧入力用端子から直接入力することによってリニアＤＡＣが生成する信号電圧のレンジを狭め、該レンジにおける隣接階調間の信号電圧差（分解能）を小さくすることを特徴とする。
【００１４】
また、本発明の表示装置の駆動装置（駆動回路）は、上記信号電圧生成回路を備えることを特徴とする。
【００１５】
また、本発明の液晶表示装置は、上記した表示装置の駆動装置を備えることを特徴とする。
【発明の効果】
【００１６】
以上のように、本発明の信号電圧生成回路によれば、表示データが示す階調が所定階調である場合には信号電圧入力用端子に与えられる電圧を信号電圧として出力する。一方、表示データが示す階調が上記所定階調以外である場合にはリニアＤＡＣ回路を用いて信号電圧を生成する。すなわち、信号電圧生成回路が生成すべき２Ｎ通りの信号電圧のうち、一部（例えば、低・高階調領域に対応する信号電圧）を信号電圧入力端子が担当し、その残りをリニアＤＡＣが担当することになる。したがって、リニアＤＡＣが生成すべき信号電圧の範囲を狭めることができる。これにより、隣接階調間の信号電圧差（分解能）を小さくでき、表示データに対して精度の高い信号電圧を生成することができる。また、リニアＤＡＣを用いているため、回路規模も抑制することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の一形態を図１〜図１３に基づいて説明すれば、以下のとおりである。
【００１８】
図１は本実施形態にかかる液晶パネル駆動装置の構成を示すブロック図である。同図に示されるように、本液晶パネル駆動装置は、信号電圧生成回路７と、ソースドライバ４とを備える。なお、信号電圧生成回路７とソースドライバ４とが個別に構成されていても良いし、信号電圧生成回路７およびソースドライバ４が液晶パネルに一体化されるような構成でも構わない。
【００１９】
信号電圧生成回路７は、Ｒ（赤）・Ｇ（緑）・Ｂ（青）それぞれの表示データに対応するγ変換回路（テーブル）６Ｒ・６Ｇ・６Ｂと、入力ラッチ回路１１と、Ｒ（赤）・Ｇ（緑）・Ｂ（青）それぞれの表示データに対応するＤＡＣ回路３Ｒ・３Ｇ・３Ｂと、を備える。
【００２０】
ＤＡＣ回路３Ｒは、Ｒの表示データに対応する信号電圧入力回路１０ＲおよびリニアＤＡＣ８Ｒを備える。また、ＤＡＣ回路３Ｇは、Ｇの表示データに対応する信号電圧入力回路１０ＧおよびリニアＤＡＣ８Ｇを備え、ＤＡＣ回路３Ｂは、Ｂの表示データに対応する信号電圧入力回路１０ＢおよびリニアＤＡＣ８Ｂを備える。ここで、信号電圧入力回路１０Ｒには信号電圧入力端子９Ｒが設けられ、信号電圧入力回路１０Ｇには信号電圧入力端子９Ｇが設けられ、信号電圧入力回路１０Ｂには信号電圧入力端子９Ｂが設けられている。本実施の形態では、各信号電圧入力回路１０（Ｒ・Ｇ・Ｂ）を８ビット対応としている。
【００２１】
また、ソースドライバ４は、シフトレジスタ回路１２、サンプリングメモリ回路１３、ホールドメモリ回路１４および出力回路１５を備える。また、信号源ＶＳから信号電圧生成回路７に入力されるＲ、Ｇ、Ｂの６ビットデータ（表示データ）をそれぞれ、データＤＲ１、ＤＲ１、ＤＲ１とする。また、γ変換回路６Ｒ・６Ｇ・６Ｂそれぞれから出力されるγ変換後のＲ、Ｇ、Ｂの８ビットデータを、データＤＲ２、ＤＲ２、ＤＲ２とする。また、データＤＲ２、ＤＲ２、ＤＲ２が示す階調を入力階調と称する。また、ＤＡＣ回路３Ｒ、３Ｇ、３Ｂそれぞれから出力されたＲ、Ｇ、Ｂの信号電圧をそれぞれ、ＳＶＲ、ＳＶＧ、ＳＶＢとする。
【００２２】
以下では、γ変換回路６との記載はγ変換回路６Ｒ、６Ｇ、６Ｂのいずれかを示すものとする。同様に、ＤＡＣ回路３との記載はＤＡＣ回路３Ｒ・３Ｇ・３Ｂのいずれかを示し、リニアＤＡＣ８との記載はリニアＤＡＣ８Ｒ・８Ｇ・８Ｂのいずれかを示し、信号電圧入力端子９との記載は信号電圧入力端子９Ｒ・９Ｇ・９Ｂのいずれかを示すものとする。同様に、データＤ１との記載はデータＤＲ１、ＤＧ１、ＤＢ１のいずれかを示すものとし、データＤ２との記載はデータＤＲ２、ＤＧ２、ＤＢ２のいずれかを示すものとし、信号電圧ＳＶとの記載は信号ＳＶＲ、ＳＶＧ、ＳＶＢのいずれかを示すものとする。
【００２３】
図１に示す液晶パネル駆動装置の機能を説明すれば以下のとおりである。
【００２４】
信号源ＶＳからのデータＤ１（表示データ）はγ変換回路６に入力される。データＤ１は６ビットのデジタルデータである。γ変換回路６は、６ビット（６４階調）のデータＤ１の入力に対して８ビット（２５６階調）のγ変換（γ補正曲線に基づく多階調変換）を行い、８ビットのデータＤ２（デジタルデータ）を出力する。入力ラッチ回路１１は、γ変換回路６からのデータＤ２をラッチし、適切なタイミングでＤＡＣ回路３に出力する。
【００２５】
このＤＡＣ回路３は、図２に示すように、リニアＤＡＣ８と、信号電圧入力端子９（１０個のパッドａ〜ｊ）を有する信号電圧入力回路１０と、切替回路２２とを備える。ここで、パッドａには最下位（階調）電圧Ｖｍｉｎ、パッドｂには第１低入力電圧ＶＡ、パッドｃには第２低入力電圧ＶＢ、パッドｄには第３低入力電圧ＶＣ、パッドｅには低閾値入力電圧ＶＬ、パッドｆには高閾値入力電圧ＶＨ、パッドｇには第１高入力電圧ＶＸ、パッドｈには第２高入力電圧ＶＹ、パッドｉには第３高入力電圧ＶＺ、パッドｊには最上位（階調）電圧ＶＭａｘが与えられる。ここで、本実施の形態に係るＤＡＣ回路３では、図３に示すように、データＤ１（表示データ）が示す階調Ｇ１が最小階調≦Ｇ１≦低閾値階調である場合（例えば、Ｇ１＝１〜５階調）および高閾値階調≦Ｇ１≦最大階調である場合（例えば、Ｇ１＝６０〜６４階調）には、リニアＤＡＣ８によることなく信号電圧入力端子９（パッドａ〜ｊ）に与えられる電圧を信号電圧として出力する。すなわち、表示データが階調１であればパッドａからＶｍｉｎ、階調２であればパッドｂからＶＡ、階調３であればパッドｃからＶＢ、階調４であればパッドｄからＶＣ、階調５であればパッドｅからＶＬ、階調６０であればパッドｆからＶＨ、階調６１であればパッドｇからＶＸ、階調６２であればパッドｈからＶＹ、階調６３であればパッドｉからＶＺ、階調６４であればパッドｊからＶｍａｘを与える。一方、データＤ１（表示データ）が示す階調Ｇ１が低閾値階調＜Ｇ１＜高閾値階調（例えば、Ｇ１＝６〜５９階調）である場合には、γ変換回路６から出力されたデータＤ２（６ビット表示データが示す階調Ｇ１をγ補正曲に基づき階調変換した、８ビットの階調）がリニアＤＡＣ８に入力され、リニアＤＡＣ８により生成された電圧を信号電圧として出力する。このように、ＤＡＣ回路３は、入力ラッチ回路１１から出力されるデータＤ２（デジタルデータ）に基づいて、信号電圧ＳＶ（アナログ信号）を生成する。
【００２６】
なお、ソースドライバ４のシフトレジスタ回路１２は、サンプリング開始信号ＳＰと動作クロックＣＫに基づいて、データのサンプリングタイミングを決定する。サンプリングメモリ回路１３は、このサンプリングタイミングに基づいて、順次時分割でＤＡＣ回路３（リニアＤＡＣ８）から出力された信号電圧（アナログ信号）をサンプリングする。すなわち、サンプリング回路１３は、図５に示すように、サンプリングした信号電圧を保持するサンプリングコンデンサ８０と、シフトレジスタ回路１２からの制御信号が入力され、充電を制御するアナログスイッチ７０とを備えており、上記サンプリングイミングでアナログスイッチ７０を順次オンとし、サンプリングコンデンサ８０に各信号電圧に対応する電圧を設定していく。一方、ホールドメモリ回路１４は、ラッチ信号ＬＳが入力されるアナログスイッチ７１と、サンプリングコンデンサ８０から転送された信号電圧を保持するホールドコンデンサ９０とを備えており、ラッチ信号ＬＳによってアナログスイッチ７１をＯＮとし、サンプリングコンデンサ８０に保持されている信号電圧をホールドコンデンサ９０に受け入れる。このホールドコンデンサ９０の信号電圧は、出力回路１５にてオペアンプ７２等によるインピーダンス変換がなされた後、液晶パネル（図示せず）の各ラインに書き込まれる。
【００２７】
γ変換回路６の構成および作用を説明すれば以下のとおりである。γ変換回路（テーブル）６は、例えば、図７に示すような選択回路と記憶回路（メモリー）とで構成され、６ビットのデータＤ１の入力に対し、γ変換された８ビットデータ（データＤ２）を出力する。データＤ１が６ビットの場合、６入力６４出力の選択回路が用いられ、これらの出力と記憶回路とによって、γ変換後の８ビットデータ（データＤ２）を生成することができる。
【００２８】
図９はこのγ変換回路６による階調変換例および変換前後の各階調と信号電圧との関係を示す表である。上記のように、ＤＡＣ回路３では、データＤ１が示す階調Ｇ１が最小階調（１）≦Ｇ１≦低閾値階調（５）である場合および高閾値階調（６０）≦Ｇ１≦最大階調（６４）である場合には、リニアＤＡＣ８によることなく信号電圧入力端子９に与えられる電圧を信号電圧として出力する一方、データＤ１（表示データ）が示す階調が低閾値階調＜Ｇ１＜高閾値階調（すなわち、６≦Ｔ１≦５９）である場合にはリニアＤＡＣ８により生成された電圧を信号電圧として出力する。これを考慮して、図９左端２列に示すように、データＤ１（６ビット）の階調１〜５それぞれに対し、γ補正曲線に基づいて８ビットの階調１〜５を対応付け、データＤ２とする。また、データＤ１（６ビット）の階調６〜５９それぞれに対して、８ビットの階調１５〜２４５の中からγ補正曲線に基づいて選択された階調を対応付け、データＤ２とする。また、データＤ１（６ビット）の階調６０〜６４それぞれに対し、γ補正曲線に基づいて８ビットの階調２５２〜２５６を対応付け、データＤ２とする。
【００２９】
例えば、１階調（６ビット）を示すデータＤ１（００００００）が図７の選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から１階調（８ビット）を示す（００００００００）が出力され、６階調（６ビット）を示すデータＤ１（０００１０１）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から１５階調（８ビット）を示す（００００１１１０）が出力され、５９階調（６ビット）を示すデータＤ１（１１１０１０）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から２４５階調（８ビット）を示す（１１１１０１００）が出力され、６４階調（６ビット）を示すデータＤ１（１１１１１１）が選択回路（６つの入力）に入力されれば、記憶回路（８つの出力）から２５６階調（８ビット）を示す（１１１１１１１１）が出力される。
【００３０】
ＤＡＣ回路３の一回路構成例を図４に示す。同図に示されるように、ＤＡＣ回路３は、信号電圧入力回路１０と、リニアＤＡＣ８と、切替回路２２とを備える。信号電圧入力回路１０は、入力Ｔ０〜Ｔ７と、ラインＬ０〜Ｌ９と、信号電圧入力端子９（パッドａ〜ｊ）と、ＡＮＤ回路ＡＮＤ０〜５と、ＯＲ回路０Ｒ０〜６と、インバータ回路ＩＮ０〜１０と、アナログスイッチＳＷ１〜１０と、出力ＯＵＴを備える。一方、リニアＤＡＣ８は、８つのバッファＢＦ０〜ＢＦ７と、８つの同一抵抗Ｒと、８つの同一抵抗２Ｒと、ラインＬ１０・Ｌ１１とを備える。この各抵抗２Ｒの抵抗値は、各抵抗Ｒの抵抗値の２倍である。また、切替回路２２は、アナログスイッチＳＷ１・２と、インバータ回路ＩＮ１１とを備える。
【００３１】
ＤＡＣ回路３において、８つの入力Ｔ０〜Ｔ７は、γ変換回路６（図７参照）の８ビット出力に対応して設けられる。まず、ラインＬ０〜Ｌ７はそれぞれ、Ｔ０〜Ｔ７に接続される。例えば、ラインＬ０は入力Ｔ０に接続され、Ｌ７はそれぞれ、入力Ｔ７に接続される。ラインＬ８はＡＮＤ０の出力に、ラインＬ９はＯＲ０の出力に接続される。ＡＮＤ０は５つの入力を有し、ＡＮＤ１〜５は４つの入力を有する。また、ＯＲ０は５つの入力を有し、ＯＲ１〜５は４つの入力を有し、ＯＲ６は１０個の入力を有する。なお、ＩＮ１〜１１は出力側に負論理記号が付くインバータ回路であるものとする。
【００３２】
ここで、信号電圧入力端子（以下、パッド）ａは、最下位（階調）電圧ＶＭｉｎのラインに接続され、パッドｂは、第１低入力電圧ＶＡのラインに接続され、パッドｃは、第２低入力電圧ＶＢのラインに接続され、パッドｄは、第３低入力電圧ＶＣのラインに接続され、パッドｅは、低閾値入力電圧ＶＬのラインに接続され、パッドｆは、高閾値入力電圧ＶＨのラインに接続され、パッドｇは、第１高入力電圧ＶＸのラインに接続され、パッドｈは、第２高入力電圧ＶＹのラインに接続され、パッドｉは、第３高入力電圧ＶＺのラインに接続され、パッドｊは、最上位（階調）電圧ＶＭａｘのラインに接続されている。なお、動作電圧範囲が１０〔Ｖ〕であれば、上記の最下位（階調）電圧ＶＭｉｎ、第１低入力電圧ＶＡ、第２低入力電圧ＶＢ、第３低入力電圧ＶＣ、低閾値入力電圧ＶＬ、高閾値入力電圧ＶＨ、第１高入力電圧ＶＸ、第２高入力電圧ＶＹ、第３高入力電圧ＶＺおよび最上位（階調）電圧ＶＭａｘはそれぞれ、例えば図９の表に基づいて、０．０３９〔Ｖ〕、２．７３４〔Ｖ〕、３．０４７〔Ｖ〕、３．３５９〔Ｖ〕、３．６７２〔Ｖ〕、６．０９４〔Ｖ〕、６．４０６〔Ｖ〕、６．７１９〔Ｖ〕、７．８１３〔Ｖ〕、１０．０００〔Ｖ〕とすれば良い。
【００３３】
また、パッドａ〜ｅはそれぞれ、アナログスイッチＳＷ１〜５およびノードＰを介して切替回路２２に接続され、パッドｆ〜ｊはそれぞれ、アナログスイッチＳＷ１０〜６およびノードＰを介して切替回路２２に接続されている。例えば、パッドａは、アナログスイッチＳＷ１およびノードＰを介して切替回路２２に接続され、パッドｂは、アナログスイッチＳＷ２およびノードＰを介して切替回路２２に接続されている。また、パッドｆは、アナログスイッチＳＷ１０およびノードＰを介して切替回路２２に接続され、パッドｇは、アナログスイッチＳＷ９およびノードＰを介して切替回路２２に接続されている。
【００３４】
ＡＮＤ０の５つの入力は、Ｌ０〜４に接続され、ＯＲ０の５つの入力も、Ｌ０〜４に接続される。
【００３５】
ＯＲ１の４つの入力は、ラインＬ５〜７およびラインＬ９に接続される。また、ＯＲ２の４つの入力のうち３つはラインＬ５〜６およびＬ９に接続され、残りの１つ入力はＩＮ１を介してラインＬ７に接続される。なお、ＯＲ２はＩＮ１の出力側になる。ＯＲ３の４つの入力のうち３つはラインＬ５、７およびＬ９に接続され、残りの１つ入力はＩＮ２を介してラインＬ６に接続される。なお、ＯＲ３はＩＮ２の出力側になる。ＯＲ４の４つの入力のうち２つはラインＬ５、Ｌ９に接続され、残りの２つの入力のうち、一方はＩＮ３を介してラインＬ６に接続され、他方はＩＮ４を介してラインＬ７に接続される。なお、ＯＲ４はＩＮ３・４の出力側になる。また、ＯＲ５の４つの入力のうち３つはラインＬ６〜７およびＬ９に接続され、残りの１つ入力はＩＮ５を介してラインＬ５に接続される。なお、ＯＲ５はＩＮ５の出力側になる。
【００３６】
ＡＮＤ１の４つの入力は、ラインＬ５〜７およびラインＬ８に接続される。また、ＡＮＤ２の４つの入力のうち３つはラインＬ５〜６およびＬ８に接続され、残りの１つ入力はＩＮ６を介してラインＬ７に接続される。なお、ＡＮＤ２はＩＮ６の出力側になる。ＡＮＤ３の４つの入力のうち３つはラインＬ５、７およびＬ８に接続され、残りの１つ入力はＩＮ７を介してラインＬ６に接続される。なお、ＡＮＤ３はＩＮ７の出力側になる。ＡＮＤ４の４つの入力のうち２つはラインＬ５、Ｌ８に接続され、残りの２つの入力のうち、一方はＩＮ８を介してラインＬ６に接続され、他方はＩＮ９を介してラインＬ７に接続される。なお、ＡＮＤ４はＩＮ８・９の出力側になる。また、ＡＮＤ５の４つの入力のうち３つはラインＬ６〜７およびＬ８に接続され、残りの１つ入力はＩＮ１０を介してラインＬ５に接続される。なお、ＡＮＤ５はＩＮ１０の出力側になる。
【００３７】
また、ＯＲ１〜ＯＲ５それぞれの出力は、アナログスイッチＳＷ１〜ＳＷ５の制御入力とされるとともに、ＯＲ６の入力とされる。例えば、ＯＲ１の出力はＳＷ１の制御入力とされるとともに、ＯＲ６の入力とされる。そして、ＡＮＤ１〜ＡＮＤ５それぞれの出力は、アナログスイッチＳＷ６〜ＳＷ１０の制御入力とされるとともに、ＯＲ６の入力とされる。例えば、ＡＮＤ１の出力はＳＷ６の制御入力とされるとともに、ＯＲ６の入力とされる。
【００３８】
リニアＤＡＣ８においては、９つのノードｎ０〜ｎ８における隣接するノード間（ｎ０−ｎ１，ｎ１−ｎ２，ｎ２−ｎ３，ｎ３−ｎ４，ｎ４−ｎ５，ｎ５−ｎ６，ｎ６−ｎ７，ｎ７−ｎ８）に１つずつ抵抗Ｒが接続される。例えば、ノードｎ０とノードｎ１との間に抵抗Ｒが接続され、ノードｎ１とノードｎ２との間に抵抗Ｒが接続され、ノードｎ７とノードｎ８との間に抵抗Ｒが接続されている。また、バッファＢＦ０〜バッファＢＦ７それぞれの出力と、ノード０〜７それぞれのとの間に、１つずつ抵抗２Ｒが接続されている。例えば、バッファＢＦ０とノードｎ０との間に抵抗２Ｒが接続され、バッファＢＦ１とノードｎ１との間に抵抗２Ｒが接続され、バッファＢＦ７とノードｎ７との間に抵抗２Ｒが接続されている。なお、各バッファＢＦ（０〜７）は、例えば図６に示す回路構成である。
【００３９】
ここで、バッファＢＦ０〜７それぞれの低電源電圧端子がパッドｅに接続するラインＬ１０に接続される。一方、バッファＢＦ０〜７それぞれの高電源電圧端子がパッドｊに接続するラインＬ１１に接続されている。また、ノードｎ８がパッドａに接続されている。さらに、バッファＢＦ０〜７それぞれの入力がラインＬ０〜Ｌ７に接続されている。例えば、バッファＢＦ０入力がラインＬ０に接続され、バッファＢＦ１入力がラインＬ１に接続され、バッファＢＦ７の入力がラインＬ７に接続されている。
【００４０】
切替回路２２においては、ノードＰ・ＯＵＴ間の通電を制御するようなアナログスイッチＳＷ１１が設けられるとともに、ノードｎ０・ＯＵＴ間の通電を制御するようなアナログスイッチＳＷ１２が設けられる。アナログスイッチＳＷ１１の制御用入力およびＯＲ６の出力が互いに接続されるとともにＩＮ１１の出力とされ、このＩＮ１１の出力がＳＷ１２の制御入力とされている。
【００４１】
以上のようなＤＡＣ回路３において、信号電圧入力回路１０の８つの入力Ｔ０〜Ｔ７には、入力ラッチ回路１１を介してγ変換回路６から出力されたデータＤ２（８ビットデータ）が入力される。
【００４２】
ここで、入力Ｔ０〜Ｔ７に１階調（８ビット）を示す（００００００００）が入力された場合、ＯＲ１からＳＷ１を開く出力がなされとともに、ＯＲ１の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドａとＯＵＴとが導通し、ＯＵＴにはパッドａに与えられる最下位（階調）電圧ＶＭｉｎが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。また、入力Ｔ０〜Ｔ７に２階調（８ビット）を示す（０００００００１）が入力された場合、ＯＲ２からＳＷ２を開く出力がなされとともに、ＯＲ２の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｂとＯＵＴとが導通し、ＯＵＴにはパッドｂに与えられる第１低入力電位ＶＡが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。同様に、（００００００１０）が入力された場合、ＯＲ３からＳＷ３を開く出力がなされとともに、ＯＲ３の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｃとＯＵＴとが導通し、ＯＵＴにはパッドｃに与えられる第２低入力電位ＶＢが出力される。また、（００００００１１）が入力された場合、ＯＲ４からＳＷ４を開く出力がなされとともに、ＯＲ４の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｄとＯＵＴとが導通し、ＯＵＴにはパッドｄに与えられる第３低入力電位ＶＣが出力される。また、（０００００１００）が入力された場合、ＯＲ５からＳＷ５を開く出力がなされとともに、ＯＲ５の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｅとＯＵＴとが導通し、ＯＵＴにはパッドｅに与えられる低閾値入力電圧ＶＬが出力される。
【００４３】
また、入力Ｔ０〜Ｔ７に２５２階調（８ビット）を示す（１１１１１０１１）が入力された場合、ＡＮＤ５からＳＷ１０を開く出力がなされとともに、ＡＮＤ５の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｆとＯＵＴとが導通し、ＯＵＴにはパッドｆに与えられる高閾値入力電圧ＶＨが出力される。このとき、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を閉じることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとは遮断される。また、（１１１１１１０１）が入力された場合、ＡＮＤ４からＳＷ９を開く出力がなされとともに、ＡＮＤ４の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｇとＯＵＴとが導通し、ＯＵＴにはパッドｇに与えられる第１高入力電圧ＶＸが出力される。また、（１１１１１１０１）が入力された場合、ＡＮＤ３からＳＷ９を開く出力がなされとともに、ＡＮＤ３の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｈとＯＵＴとが導通し、ＯＵＴにはパッドｈに与えられる第２高入力電圧ＶＹが出力される。また、（１１１１１１１０）が入力された場合、ＡＮＤ２からＳＷ７を開く出力がなされとともに、ＡＮＤ２の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｉとＯＵＴとが導通し、ＯＵＴにはパッドｉに与えられる第３高入力電圧ＶＺが出力される。また、（１１１１１１１１）が入力された場合、ＡＮＤ１からＳＷ６を開く出力がなされとともに、ＡＮＤ１の出力が入力されるＯＲ６からＳＷ１１を開く出力がなされ、これによりパッドｊとＯＵＴとが導通し、ＯＵＴにはパッドｊに与えられる最上位（階調）電圧ＶＭａｘが出力される。
【００４４】
ここで、入力Ｔ０〜Ｔ７に、上記した１〜５階調（８ビット）および２５２〜２５６階調（８ビット）以外の階調が入力された場合は、ＳＷ１〜ＳＷ１０がすべてＯＦＦとなるともに、ＯＲ１〜５・ＡＮＤ１〜５の出力が入力されるＯＲ６からＳＷ１１を閉じる出力がなされ、これによりパッドａ〜ｊ（９）とＯＵＴとは遮断される。
【００４５】
一方で、入力Ｔ０〜Ｔ７に、上記した１〜５階調（８ビット）および２５２〜２５６階調（８ビット）以外の階調が入力された場合、ＯＲ６の出力はＩＮ１１を介してＳＷ１２を開けることになり、リニアＤＡＣ８（ノードｎ０）とＯＵＴとが導通される。このとき、入力Ｔ０〜Ｔ７への信号（０あるいは１、ＨあるいはＬ）は、リニアＤＡＣ８のバッファＢＦ０〜７それぞれに入力される。例えば、入力Ｔ０への信号（０あるいは１、ＨあるいはＬ）は、ラインＬ０を介してバッファＢＦ０に入力され、入力Ｔ１への信号はラインＬ１を介してバッファＢＦ１に入力され、入力Ｔ７への信号は、ラインＬ７を介してバッファＢＦ７に入力される。これにより、リニアＤＡＣ８では、入力された階調に応じた（リニアな関係の）電圧が生成され、この電圧にパッドｅに与えられる低閾値入力電圧ＶＬを付加した電圧が、信号電圧としてＯＮ状態のＳＷ１２およびＯＵＴを介してシフトレジスタ回路１２へ出力される。すなわち、リニアＤＡＣ８（Ｒ−２ＲＤＡＣ）はパッドｅとパッドｊに印加される電圧間でＤＡ変換を行うものあり、リニアＤＡＣ８に入力されるデータＤ２は、パッドｅとパッドｊを電源とする降圧回路を通ることでアナログの信号電圧に変換される。
【００４６】
例えば、Ｔ０〜Ｔ７への信号がそれぞれ、０、０、０、０、１、１、１、０（８ビット１５階調）であるときには、リニアＤＡＣ８で（高閾値入力電圧ＶＨ−高閾値入力電圧ＶＬ）／２８}×１５の電圧（図９の例で、０．１４２Ｖ）が生成され、これに低閾値入力電圧ＶＬ（図９の例で、３．６７２Ｖ）を加えた信号電圧（図９の例で、３．８１４Ｖ）がＯＵＴから出力される。また、Ｔ０〜Ｔ７への信号がそれぞれ１、１、１、１、０、１、０、０（８ビット２４５階調）であるときには、リニアＤＡＣ８で（高閾値入力電圧ＶＨ−高閾値入力電圧ＶＬ）／２８}×２４５の電圧（図９の例で、２．３１８Ｖ）が生成され、これに低閾値入力電圧ＶＬ（図９の例で、３．６７２Ｖ）を加えた信号電圧（図９の例で、５．９８９Ｖ）がＯＵＴから出力される。
【００４７】
このように、本信号電圧生成回路２では、図３に示すように、最下位（階調）電圧Ｖｍｉｎ〜低閾値入力電圧ＶＬの低階調範囲と、高閾値入力電圧ＶＨ〜最上位（階調）電圧Ｖｍａｘの高階調領域には信号電圧入力端子９（パッドａ〜ｊ）を設けて信号電圧を直接入力し、それ以外の中間階調範囲（低閾値入力電圧ＶＬ〜高閾値入力電圧ＶＨ）ではリニアＤＡＣ８によって信号電圧を生成する。γ補正曲線は、上記低階調領域および高階調領域では隣り合う階調間の信号電圧差が大きく、中間階調領域では隣り合う階調間の信号電圧差が小さい。すなわち、階調として細かい分解能が必要なのは中間階調領域であり、低階調領域や高階調領域では粗い分解能でも構わない。そこで、この粗くても構わない低・高階調領域に対応する信号電圧を外部より直接入力することで、γ変換のビット数を大きくすることなく、また動作範囲電圧の大きな液晶パネルであっても必要な分解能（隣接階調間の信号電圧差）を得ることが可能となる。
【００４８】
本実施の形態では、データＤ１（表示データ）が示す階調（１〜６４）に対するリニアＤＡＣ８の守備範囲は、６〜５９階調となり、中間階調領域（低閾値階調＜Ｇ１＜高閾値階調）の分解能が高める（隣接階調間の信号電圧差を小さくする）ことができる。また、本実施の形態では、γ変換回路６で６→８ビットのγ補正（階調変換）を行うとともに、リニアＤＡＣ８を８ビット対応に構成しているため、中間階調領域の分解能は（高閾値入力電圧ＶＨ−低閾値入力電圧ＶＬ）／２８となり、高精度のγ補正が可能となっている。ここで、図１１は、本実施の形態におけるデータＤ１（表示データ）の階調と出力される信号電圧との関係を示すグラフである。なお、図８は、上記した従来の構成における表示データの階調と出力される信号電圧との関係、図１０はそのグラフである。図８と図９とを比較すれば、従来の構成（図８）の分解能が３９．０６〔ｍＶ〕であるのに対し、本実施の形態の構成（図９）の分解能は９．４６〔ｍＶ〕であり、高精度であることがわかる。また、図１０と１１とを比較すれば、本実施の形態（図１１）は曲線が滑らかであり、高精度のγ補正が可能となっていることが読み取れる。
【００４９】
なお、本実施の形態では、リニアＤＡＣ８にいわゆるＲ−２Ｒ回路を用いているがこれに限定されず、他の構成のリニアＤＡＣでも構わない。また、信号電圧入力回路１０にはＤＡＣ回路３の他にγ変換回路６や入力ラッチ回路１１を設けているが、γ変換回路６および入力ラッチ回路１１は必須の構成ではない。例えば、データＤ１（表示データ）をＤＡＣ回路３に入力するような構成であっても分解能を向上させることが可能である。また、本実施の形態では、データＤ１を６ビットとし、γ変換回路６で６ビット→８ビットのγ変換を行っているがこれに限定されない。例えば、データＤ１を８ビットとし、８ビット→１０ビットのγ変換を行っても構わない。また、信号電圧入力用端子（パッド）の数も上記した１０個より多くしても少なくしても構わない。また、低階調領域のみ、あるいは高階調領域のみに信号電圧入力用端子を設けることも可能である。
【００５０】
なお、本実施の形態に係る信号電圧生成回路は、ＮビットリニアＤＡＣを内蔵し、リニアＤＡＣが生成する２Ｎ階乗のなかから２Ｎ−Ｍ階乗分を選択しγ補正を実現する半導体回路において、隣り合う階調間電圧差が大きい部分については、専用端子を設けて直接入力し、隣り合う階調間電圧差が小さい部分においてはＮビットリニアＤＡＣを利用し、分解能の高い階調設定を可能にすることを特徴としていると表現することもできる。
【産業上の利用可能性】
【００５１】
本発明は、液晶表示装置等の表示装置に搭載される信号電圧生成回路（ＤＡＣ回路）に広く適用可能である。
【図面の簡単な説明】
【００５２】
【図１】本実施の形態にかかる液晶表示装置の構成を示すブロック図である。
【図２】図１の液晶表示装置のＤＡＣ回路の構成を示す模式図である。
【図３】本信号電圧生成回路での信号生成の方法を示す説明図である。
【図４】本ＤＡＣ回路の構成を示す回路図である。
【図５】本ＤＡＣ回路３模式図である。
【図６】本ＤＡＣ回路３に用いられるバッファの構成を示す回路図である。
【図７】本信号電圧生成回路のγ変換回路の構成を示す模式図である。
【図８】従来の信号電圧生成回路における変換前後の階調（６ビット・８ビット）と生成される信号電圧との関係を示す表である。
【図９】本信号電圧生成回路における変換前後の階調（６ビット・８ビット）と生成される信号電圧との関係を示す表である。
【図１０】従来の信号電圧生成回路におけるγ変換前（表示データ）の階調（６ビット）と生成される信号電圧との関係を示すグラフである。
【図１１】本信号電圧生成回路におけるγ変換前（表示データ）の階調（６ビット）と生成される信号電圧との関係を示すグラフである。
【図１２】従来の信号電圧生成回路の構成を示すブロック図である。
【図１３】従来の信号電圧生成回路における信号電圧生成方法を示す説明図である。
【符号の説明】
【００５３】
１  液晶パネル駆動装置（表示装置の駆動装置）
２  信号電圧生成回路
３（３Ｒ・３Ｇ・３Ｂ）  ＤＡＣ回路
４  ソースドライバ
６（６Ｒ・６Ｇ・６Ｂ）  γ変換回路
８（８Ｒ・８Ｇ・８Ｂ）  リニアＤＡＣ
９（９Ｒ・９Ｇ・９Ｂ）  信号電圧入力端子
１０（１０Ｒ・１０Ｇ・１０Ｂ）  信号電圧入力回路
１１  入力ラッチ回路
１２  シフトレジスタ回路
１３  サンプリングメモリ回路
１４  ホールドメモリ回路
１５  出力回路
ＶＳ  映像信号源
Ｄ１  表示データ（６ビットデジタルデータ）
Ｄ２  γ変換後データ（８ビットデジタルデータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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