(57)【要約】【課題】ストレスを変えることのできる半導体装置を提供する。【解決手段】半導体装置は、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、層間膜の一部にＳＯＧ系の高ストレス材料を用いることを特徴としている。【選択図】図１
2007049092.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、層間膜の一部にＳＯＧ系の高ストレス材料を用いることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記高ストレス材料はＰＳＺ（ポリシラザン）膜からなることを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、前記側壁絶縁膜に体積収縮の生じる材料を用いることを特徴とするＭＯＳ型半導体装置。
【請求項４】
前記体積収縮の生じる材料はＳＯＧ系の材料からなることを特徴とする請求項３記載のＭＯＳ型半導体装置。
【請求項５】
前記側壁絶縁膜はストレス緩和膜を介して形成されることを特徴とする請求項３記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ型半導体装置に関し、特に、バリア−シリコン窒化膜（ＳｉＮ膜）からのストレスを変えることのできるＭＯＳ型半導体装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳデバイスにおいてトランジスタサイズを縮小しつつ、性能を向上させることは半導体デバイスの開発において重要な課題である。通常、ＭＯＳトランジスタ上にはＳｉＮ系の膜が形成されており、このＳｉＮ膜（バリア−ＳｉＮ膜）はソース・ドレイン領域とのコンタクト構造を形成するプロセスのために必要となっている。
【０００３】
通常、前記バリア−ＳｉＮ膜はストレスを有しており、ＳｉＮ膜を形成するプロセスの選び方により、その下のＭＯＳトランジスタに対して引張ストレス、圧縮ストレスの両方のストレスを与えることができる。
【０００４】
この場合、Ｎ型ＭＯＳトランジスタにおいては、バリア−ＳｉＮ膜から引張ストレスを与えることにより性能を向上させることができ、Ｐ型ＭＯＳトランジスタにおいてはバリア−ＳｉＮ膜から圧縮ストレスを与えることにより性能を向上させることができる。反対のストレスを与えたときには、Ｎ型及びＰ型ともオン電流などの性能が劣化してしまう。
【０００５】
例えば、側壁にＳｉＮ膜からなる側壁絶縁膜を有するＣＭＯＳトランジスタの各ゲート構造をバリア−ＳｉＮ膜で被覆すると、Ｎ型及びＰ型ＭＯＳトランジスタは共に圧縮的なストレスを受け、前記したように、Ｐ型ＭＯＳトランジスタの性能は向上するものの、Ｎ型ＭＯＳトランジスタの性能は劣化してしまう。
【０００６】
即ち、Ｎ型及びＰ型ＭＯＳトランジスタそれぞれが、逆向きのバリア−ＳｉＮ膜からのストレスにより性能を向上させるため、Ｎ型及びＰ型の両方で性能を向上させることはプロセス的に困難であり、Ｎ型領域とＰ型領域とで異なるバリア−ＳｉＮ膜を用いることはプロセスの増加となる。
【０００７】
このような問題を解決するために、Ｎ型でより性能が向上してＰ型ではあまり性能が劣化しない構造や、Ｎ型及びＰ型で異なる方向のストレスを有するバリア−ＳｉＮ膜構造などがいくつか提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
いずれにしても、ＭＯＳトランジスタの有するバリア−ＳｉＮ膜以外の構造からの応力及びバリア−ＳｉＮ膜からのストレスを変えることが困難であり、ＭＯＳトランジスタの性能を向上させることができない。
【０００９】
それ故、本発明の目的は、前記した従来の欠点を解消した高性能のＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によると、半導体装置は、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、層間膜の一部にＳＯＧ系の高ストレス材料を用いることを特徴としている。
【００１１】
本発明の第２の態様によると、半導体装置は、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、前記側壁絶縁膜に体積収縮の生じる材料を用いることを特徴としている。
【発明の効果】
【００１２】
ＭＯＳトランジスタの有するバリア−ＳｉＮ膜以外の構造からのストレス及びバリア−ＳｉＮ膜からのストレスを変えることができ、Ｎ型及びＰ型の一方又は両方でＭＯＳトランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
［実施例１］
図１は第１の実施例によるＣＭＯＳトランジスタのゲート構造１０を示し、Ｎ型及びＰ型ＭＯＳトランジスタの各ゲート構造１０−１及び１０−２は半導体基板１１に形成されたＳＴＩ(Shallow Trench Isolation)１２により分離されている。各ゲート構造は基板又はウエル領域にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記ゲート電極１４の側壁にシリコン酸化膜等の絶縁膜１５を介して形成され、ＳｉＮ膜からなる側壁絶縁膜１６と、前記ゲート電極１４及び前記側壁絶縁膜１６を覆うように形成されたバリア−ＳｉＮ膜１７とを有している。
【００１４】
このようなゲート構造１０において、Ｎ型ＭＯＳトランジスタのゲート構造１０−１のみにＳＯＧ(Spin On Glass)系膜であるＰＳＺ（ポリシラザン）膜１８を前記バリア−ＳｉＮ膜１７を覆うように形成している。
【００１５】
ＰＳＺ膜１８は埋め込み性がよく、収縮しようとする力が強くその下のＮ型ＭＯＳトランジスタに引張ストレスを与える。前記ＰＳＺ膜１８は層間膜（ＰＭＤ）１９の一部として用いられる。
【００１６】
さらに、Ｎ型及びＰ型ＭＯＳトランジスタの各ゲート構造１０−１及び１０−２には、通常のようにＭＯＳトランジスタに何らストレスを与えないシリコン酸化膜のような絶縁膜が堆積、平坦化されて前記層間膜１９を形成する。前記層間膜１９には開口部が設けられ、この開口部を介してコンタクト２０がＭＯＳトランジスタのソース又はドレインのような半導体領域（図示しない）に接続される。
【００１７】
このようなゲート構造によると、Ｎ型ＭＯＳトランジスタにおいては、前記バリア−ＳｉＮ膜１７により圧縮ストレスが与えられるが、このようなストレスはその上を覆う前記ＰＳＺ膜１８の大きな引張ストレスにより補償されてＮ型ＭＯＳトランジスタには引張ストレス又はより低い圧縮ストレスが印加されて、性能に悪影響を及ぼすことはない。Ｐ型ＭＯＳトランジスタに対しては圧縮ストレスが印加されてその性能には好都合である。なお、以下の実施例においては説明の便宜上図１と同一部分には同一符号を付している。
【００１８】
［実施例２］
図２は第２の実施例によるＣＭＯＳトランジスタのゲート構造１０を示し、このゲート構造においては、Ｎ型ＭＯＳトランジスタのゲート構造１０−１は実施例１と同様であるが、Ｐ型ＭＯＳトランジスタの側壁絶縁膜１６として前記した体積収縮の生じるＳＯＧ系膜のＰＳＺ（ポリシラザン）膜を用いている。
【００１９】
即ち、バリア−ＳｉＮ膜１７は圧縮ストレスをＰ型ＭＯＳトランジスタに与えているが、内側のＰＳＺ膜１６が収縮するためにバリア−ＳｉＮ膜１７からＰ型ＭＯＳトランジスタに与えられる圧縮ストレスをより強くすることができる。
【００２０】
この場合、前記ＰＳＺ膜１６の下地にストレス緩和膜２１としてＳｉＯ２系材料であるＴＥＯＳを形成しておけば、下地のＴＥＯＳがＰＳＺ膜１６のストレスを緩和するためＰ型ＭＯＳトランジスタにはＰＳＺ膜１６自体のストレスを伝わらないようにすることができる。
【００２１】
［実施例３］
図３は第３の実施例によるＣＭＯＳトランジスタのゲート構造１０を示し、このゲート構造においては、基本的には図２と同じ構造であり、下地のストレス緩和膜２１のない構造のＮ型ＭＯＳトランジスタである。
【００２２】
即ち、Ｎ型ＭＯＳトランジスタの側壁絶縁膜１６として前記した体積収縮の生じるＳＯＧ系膜のＰＳＺ（ポリシラザン）膜を用いている。図２と異なり下地のＴＥＯＳがないため、側壁絶縁膜として側壁絶縁膜に使用したＰＳＺ膜１６から直接Ｎ型ＭＯＳトランジスタに引張ストレスを加えることができる。引張ストレスを加えることにより、Ｎ型ＭＯＳトランジスタの特性を向上することができる。
【００２３】
［実施例４］
図４は第４の実施例によるＣＭＯＳトランジスタのゲート構造１０を示し、このＮ型ゲート構造１０−１においては、ゲート電極１４の上面からバリア−ＳｉＮ膜１７を除去した構造を有するＮ型ＭＯＳトランジスタである。
【００２４】
前記バリア−ＳｉＮ膜１７を取り除いているため、前記バリア−ＳｉＮ膜１７からの圧縮ストレスが弱くなる。Ｎ型ＭＯＳトランジスタに与えられるストレスを弱めることでＮ型ＭＯＳトランジスタの特性を向上することができる。
【００２５】
次に、実施の態様を示すと、下記のようになる。  
（１）請求項１記載のＭＯＳ型半導体装置はＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを含むＣＭＯＳ半導体装置を構成している。
【００２６】
（２）請求項１記載のＭＯＳ型半導体装置はＮ型ＭＯＳトランジスタである。
【００２７】
（３）請求項３記載のＭＯＳ型半導体装置はＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを含むＣＭＯＳ半導体装置を構成している。
【００２８】
（４）請求項３記載のＭＯＳ型半導体装置はＮ型又はＰ型ＭＯＳトランジスタである。
【００２９】
（５）請求項１記載のＭＯＳ型半導体装置において、Ｎ型ＭＯＳトランジスタのゲート構造を覆う前記バリア−ＳｉＮ膜はゲート電極の上面から除去されて圧縮ストレスを弱めている。
【００３０】
（６）ストレス緩和膜はＳｉＯ２系材料であるＴＥＯＳからなる請求項５記載のＭＯＳ型半導体装置。
【００３１】
（７）請求項３記載のＭＯＳ型半導体装置において、Ｎ型ＭＯＳトランジスタには前記ストレス緩和膜が介在せずにＰＳＺ膜からなる側壁絶縁膜がゲート電極の側壁を覆うように基板上に直接設けて増加した引張ストレスを得ている。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例によるＣＭＯＳ半導体装置のゲート構造を模式的に示す断面図である。
【図２】本発明の第２の実施例によるＣＭＯＳ半導体装置のゲート構造を模式的に示す断面図である。
【図３】本発明の第３の実施例によるＣＭＯＳ半導体装置のゲート構造を模式的に示す断面図である。
【図４】本発明の第４の実施例によるＣＭＯＳ半導体装置のゲート構造を模式的に示す断面図である。
【符号の説明】
【００３３】
１０…ゲート構造、１０−１…Ｎ型ＭＯＳトランジスタのゲート構造、１０−２…Ｐ型ＭＯＳトランジスタのゲート構造、１１…半導体基板、１２…ＳＴＩ、１３…ゲート絶縁膜、１４…ゲート電極、１５…絶縁膜、１６…側壁絶縁膜、１７…バリア−ＳｉＮ膜、１８…ＰＳＺ膜、１９…層間膜、２０…コンタクト、２１…ストレス緩和膜
【図１】
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【図２】
2007049092.tif 000004
【図３】
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【図４】
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