(57)【要約】      （修正有）【課題】ページバッファを、設定された数のグループに区分し、各グループ単位でプログラム動作が実行されるように制御することにより、キャッシュプログラム動作の際に接地電圧が上昇することを防止し、間違ったデータがキャッシュラッチに入力されることを防止する。【解決手段】フラッシュメモリ装置において、メモリセルブロックと、ページバッファと、プログラム動作の際、第１〜第Ｊプログラム制御信号を所定の時間間隔をおいて一つずつ連続的に発生するプログラム制御部とを含み、プログラム動作の際、第１〜第Ｊグループのページバッファのいずれか１グループのページバッファそれぞれが、対応するビットライン対のいずれか一方に連結されたメモリセルにプログラムデータを出力する間、残りグループのページバッファは、プログラムデータを出力しないことを特徴とする、フラッシュメモリ装置。【選択図】図３
2007012239.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ装置において、
第１〜第Ｊ（Ｊは整数）グループのビットライン対を共有するメモリセルを含むメモリセルブロックと、
前記第１〜第Ｊグループのビットライン対にそれぞれ連結され、第１〜第Ｊプログラム制御信号にそれぞれ応答して、それぞれが、対応するグループのビットライン対の一部に連結された前記メモリセルにプログラムデータをそれぞれ出力する第１〜第Ｊグループのページバッファと、
プログラム動作の際、第１〜第Ｊプログラム制御信号を所定の時間間隔をおいて一つずつ連続的に発生するプログラム制御部とを含み、
前記プログラム動作の際、第１〜第Ｊグループのページバッファのいずれか１グループのページバッファそれぞれが、対応するビットライン対のいずれか一方に連結されたメモリセルにプログラムデータを出力する間、残りグループのページバッファは、プログラムデータを出力しないことを特徴とするフラッシュメモリ装置。
【請求項２】
前記第１〜第Ｊグループのページバッファそれぞれは、少なくとも一つのメインラッチと少なくとも一つのキャッシュラッチを含むデュアルラッチ構造を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記プログラム制御部は、
プログラム命令に応答して、内部プログラム信号を出力するマイクロコントローラと、
前記内部プログラム信号に応答して、第１プログラム制御信号を出力するロジック回路と、
前記第１プログラム制御信号を第１設定の時間遅延させ、その遅延した信号を前記第２プログラム制御信号として出力する第１遅延回路と、
前記第１プログラム制御信号を第２設定の時間だけ遅延させ、その遅延した信号を前記第３プログラム制御信号として出力する第２遅延回路と、
前記第１プログラム制御信号を第３設定の時間遅延させ、その遅延した信号を前記第４プログラム制御信号として出力する第３遅延回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記第３設定の時間は前記第２設定の時間よりさらに長く、前記第２設定の時間は前記第１設定の時間よりさらに長いことを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
前記第１〜第３遅延回路それぞれは、
直列に連結される抵抗と、
前記抵抗それぞれの間に並列に連結されるキャパシタとを含み、
前記第３遅延回路に含まれる前記抵抗と前記キャパシタの数は、前記第２遅延回路に含まれる前記抵抗と前記キャパシタの数よりさらに大きく、前記第２遅延回路に含まれる前記抵抗と前記キャパシタの数は、前記第１遅延回路に含まれる前記抵抗と前記キャパシタの数よりさらに大きいことを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項６】
フラッシュメモリ装置のプログラム制御方法において、
前記第１〜第Ｊグループのビットライン対にそれぞれ連結される第１〜第Ｊグループのページバッファそれぞれのメインラッチに第１プログラムデータを格納する段階と、
プログラム命令に応答して、内部プログラム信号を出力する段階と、
前記内部プログラム信号に応答して、第１〜第Ｊ（Ｊは整数）プログラム制御信号を所定の時間間隔をおいて一つずつ連続的に発生する段階と、
前記第１〜第Ｊプログラム制御信号のいずれか一つが発生する度に、その発生したプログラム制御信号に応答して、第１〜第Ｊグループのページバッファのいずれか１グループのページバッファに格納された第１プログラムデータを、第１〜第Ｊグループのビットライン対のうちいずれか１グループのビット対の一部に連結された選択ページのメモリセルにそれぞれ出力する段階と、
前記第１〜第Ｊプログラム制御信号が連続的に発生する間、第１〜第Ｊグループのページバッファそれぞれのキャッシュラッチに第２プログラムデータをそれぞれ格納する段階とを含むことを特徴とするフラッシュメモリ装置のプログラム制御方法。
【請求項７】
前記内部プログラム信号を出力する段階に先立ち、前記選択されたページのメモリセルが連結されたワードラインにプログラム電圧を供給する段階と、
前記第１〜第Ｊグループのビットライン対の一部を前記第１〜第４グループのページバッファのセンシングノードにそれぞれ連結する段階とをさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置のプログラム制御方法。
【請求項８】
前記第１〜第Ｊプログラム制御信号を発生する段階と、
前記内部プログラム信号に応答して、前記第１プログラム制御信号を出力する段階と、
前記第１プログラム制御信号を第１設定の時間遅延させ、その遅延した信号を前記第２プログラム制御信号として出力する段階と、
前記第１プログラム制御信号を第２設定の時間遅延させ、その遅延した信号を前記第３プログラム制御信号として出力する段階と、
前記第１プログラム制御信号を第３設定の時間遅延させ、その遅延した信号を前記第４プログラム制御信号として出力する段階とを含むことを特徴とする請求項６に記載のフラッシュメモリ装置のプログラム制御方法。
【請求項９】
前記第３設定の時間は前記第２設定の時間よりさらに長く、前記第２設定の時間は前記第１設定の時間よりさらに長いことを特徴とする請求項８に記載のフラッシュメモリ装置のプログラム制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、フラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、短時間に大容量のデータをプログラムしまたは読み出すために、ページバッファ(page buffer)を含む。したがって、ページバッファによってページ単位でフラッシュメモリ装置のプログラム動作または読み出し動作が行われる。図１は従来のフラッシュメモリ装置の概略ブロック図である。図１には、フラッシュメモリ装置１０のメモリセルブロック１１とページバッファ１２のみが示されている。前記メモリセルブロック１１は、複数のビットライン（ＢＬｅ１、ＢＬｏ１〜ＢＬｅＫ、ＢＬｏＫ）（Ｋは整数）を介して前記ページバッファ１２にそれぞれ連結される。前記フラッシュメモリ装置１０のプログラム動作の際、前記ページバッファ１２には、プログラムされるべきデータ（図示せず）がそれぞれ格納される。前記ページバッファ１２は、制御部（図示せず）から出力されるプログラム制御信号ＰＧＭに応答して、同時に前記データを対応する前記ビットライン（ＢＬｅ１〜ＢＬｅＫまたはＢＬｏ１〜ＢＬｏＫ）を介して前記メモリセルブロック１１のメモリセル（図示せず）に出力する。例えば、前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）に連結されたメモリセルがプログラムされる場合を図２を参照してより詳しく説明する。図２から参照されるように、前記プログラム動作の際、ビットライン制御信号ＶＩＲＰＷＲがイネーブルされるとき、ディスチャージ信号ＤＩＳＣＨｅがイネーブルされる。その結果、前記ビットラインＢＬｅ１〜ＢＬｅＫが前記ビットライン制御信号ＶＩＲＰＷＲによって電圧ＶＣＣレベルにプリチャージされる。その後、前記ディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、ビットライン選択信号（ＢＳＬｅ１〜ＢＳＬｅＫ）と前記プログラム制御信号ＰＧＭがイネーブルされる。その結果、前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）が前記ページバッファ１２のセンシングノード（図示せず）にそれぞれ連結される。この際、前記ページバッファ１２全体にデータ「０」がそれぞれ格納された場合、すなわち該当ページのメモリセルが全てプログラムされる場合、前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）、前記センシングノード、および前記ページバッファのラッチ回路（図示せず）からなる電流パスｐａｔｈを介して、接地に電流が流れることになり、前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）が接地電圧レベルにディスチャージされる。しかし、このように前記プログラム制御信号ＰＧＭによって前記ページバッファ１２が同時に前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）に「０」データを出力する場合、すなわち前記ビットライン（ＢＬｅ１〜ＢＬｅＫ）が同時にディスチャージされる場合、前記フラッシュメモリ装置１０の接地電圧がポジティブ電圧に上昇することができる。これをより詳細に説明すると、例えば、前記メモリセルブロック１１の１ページに含まれるメモリセルが２Ｋバイトの場合、プログラム動作の際にこのメモリセルに対応する数のページバッファを介して接地に流れる全体電流量が増加する。増加した電流が前記ページバッファ１２を介して接地に流れると、前記ページバッファ１２自体の負荷(load)に起因して発生する電圧降下によって、前記フラッシュメモリ装置１０の接地電圧レベルが上昇する。すなわ��、接地電圧バウシング(bouncing)現象が発生する。このように接地電圧が上昇する場合、フラッシュメモリ装置が誤動作するという問題点が発生する。特に、接地電圧バウシング現象による問題は、デュアルラッチ構造を有するページバッファを用いたキャッシュ(cache)プログラム動作においてさらに激しく現われる。これをより詳しく説明すると、キャッシュプログラム動作の際に、デュアルラッチ構造を有するページバッファにおいてプログラムのためのデータ出力動作と新しいデータを受信するデータ入力動作が同時に行われる。すなわち、以前にメインラッチ（図示せず）に格納されたデータがメモリセルにプログラムされる間、次のプログラム動作のための新しいデータがキャッシュラッチ（図示せず）に入力される。一般に、前記キャッシュラッチにデータが入力されるとき、データ入出力ノード（ＹＧ１〜ＹＧＫ）は、接地電圧レベルになり、その結果、前記キャッシュラッチに「０」のデータが入力される。ところが、前記メインラッチに格納されたデータがメモリセルに同時にプログラムされることにより前記接地電圧レベルが上昇するので、前記キャッシュラッチに、意図しない間違ったデータが入力できる。すなわち、「０」のデータが前記キャッシュラッチに入力されなければならないことにも拘らず、前記接地電圧レベルが上昇することにより、「１」のデータが前記キャッシュラッチに入力できる。その結果、間違ったデータがメモリセルにプログラムされるので、フラッシュメモリ装置のプログラム動作の際にエラー発生比率が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、ページバッファを、設定された数のグループに区分し、各グループ単位でプログラム動作が実行されるように制御することにより、キャッシュプログラム動作の際に接地電圧が上昇することを防止し、間違ったデータがキャッシュラッチに入力されることを防止することが可能なフラッシュメモリ装置を提供することにある。
【０００４】
また、本発明の他の目的は、ページバッファを、設定された数のグループに区分し、各グループ単位でプログラム動作が実行されるように制御することにより、キャッシュプログラム動作の際に接地電圧が上昇することを防止し、間違ったデータがキャッシュラッチに入力されることを防止することが可能なフラッシュメモリ装置のプログラム動作制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明に係るフラッシュメモリ装置は、フラッシュメモリ装置において、第１〜第Ｊ（Ｊは整数）グループのビットライン対を共有するメモリセルを含むメモリセルブロックと、第１〜第Ｊグループのビットライン対にそれぞれ連結され、第１〜第Ｊプログラム制御信号にそれぞれ応答して、それぞれが対応するグループのビットライン対の一部に連結されたメモリセルにプログラムデータをそれぞれ出力する第１〜第Ｊグループのページバッファと、プログラム動作の際、第１〜第Ｊプログラム制御信号を所定の時間間隔をおいて連続的に発生するプログラム制御部とを含む。好ましくは、プログラム動作の際、第１〜第Ｊグループのページバッファのいずれか１グループのページバッファそれぞれが、対応するビットライン対のいずれか一方に連結されたメモリセルにプログラムデータを出力する間、残りグループのページバッファは、プログラムデータを出力しない。
【０００６】
上記目的を達成するための本発明に係るフラッシュメモリ装置のプログラム動作制御方法は、フラッシュメモリ装置のプログラム制御方法において、第１〜第Ｊグループのビットライン対にそれぞれ連結される第１〜第Ｊグループのページバッファそれぞれのメインラッチに第１プログラムデータを格納する段階と、プログラム命令に応答して、内部プログラム信号を出力する段階と、内部プログラム信号に応答して、第１〜第Ｊ（Ｊは整数）プログラム制御信号を所定の時間間隔をおいて一つずつ連続的に発生する段階と、第１〜第Ｊプログラム制御信号のいずれか一つが発生する度に、その発生したプログラム制御信号に応答して、第１〜第Ｊグループのページバッファのいずれか１グループのページバッファに格納された第１プログラムデータを第１〜第Ｊグループのビットライン対のうちいずれか１グループのビット対の一部に連結された選択ページのメモリセルにそれぞれ出力する段階と、第１〜第Ｊプログラム制御信号が連続的に発生する間、第１〜第Ｊグループのページバッファそれぞれのキャッシュラッチに第２プログラムデータをそれぞれ格納する段階とを含む。
【発明の効果】
【０００７】
上述したように、本発明に係るフラッシュメモリ装置およびそのプログラム動作制御方法は、ページバッファを所定の数のグループに区分し、各グループ単位でプログラム動作が実行されるように制御することにより、キャッシュプログラム動作の際に接地電圧が上昇することを防止し、間違ったデータがキャッシュラッチに入力されることを防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【０００９】
図３は本発明の一実施例に係るフラッシュメモリ装置の概略ブロック図である。図面の簡略化のために、図３において本発明の動作と直接関連していない部分に対する図示は省略する。図３を参照すると、フラッシュメモリ装置１００は、メモリセルブロック１１０、第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）、およびプログラム制御部１２０を含む。前記メモリセルブロック１１０は、第１〜第４グループのビットライン対（ＢＬｅ１、ＢＬｏ１〜ＢＬｅ４Ｎ、ＢＬｏ４Ｎ）を共有するメモリセル（図示せず）を含む。前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）は、前記第１〜第４グループのビットライン対（ＢＬｅ１、ＢＬｏ１〜ＢＬｅ４Ｎ、ＢＬｏ４Ｎ）にそれぞれ連結される。例えば、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）は、前記第１グループのビットライン対（ＢＬｅ１、ＢＬｏ２〜ＢＬｅＮ、ＢＬｏＮ）にそれぞれ連結される。より詳しくは、前記ページバッファＰＢ１は、前記ビットライン対（ＢＬｅ１、ＢＬｏ１）に連結され、前記ページバッファＰＢＮは、前記ビットライン対（ＢＬｅＮ、ＢＬｏＮ）に連結される。前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）は、第１〜第４プログラム制御信号（ＰＧＭ１〜ＰＧＭ４）にそれぞれ応答して、対応するグループのビットライン対の一部に連結された前記メモリセルにプログラムデータ（図示せず）をそれぞれ出力する。これをさらに詳しく説明すると、前記第１プログラム制御信号ＰＧＭ１に応答して前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）が同時に前記プログラムデータの出力動作を実行し、前記第２プログラム制御信号ＰＧＭ２に応答して前記第２グループのページバッファ（ＰＢ（Ｎ＋１）〜ＰＢ２Ｎ）が同時に前記プログラムデータの出力動作を行う。また、前記第３プログラム制御信号ＰＧＭ３に応答して、前記第３グループのページバッファ（ＰＢ（２Ｎ＋１）〜ＰＢ３Ｎ）が同時に前記プログラムデータの出力動作を実行し、前記第４プログラム制御信号ＰＧＭ４に応答して、第４グループのページバッファ（ＰＢ（３Ｎ＋１）〜ＰＢ４Ｎ）が同時に前記プログラムデータの出力動作を実行する。さらに詳しくは、例えば、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）それぞれは、前記第１プログラム制御信号ＰＧＭ１に応答して、前記第１グループのビットライン対（ＢＬｅ１、ＢＬｏ１〜ＢＬｅＮ、ＢＬｏＮ）の一部（ＢＬｅ１〜ＢＬｅＮまたはＢＬｏ１〜ＢＬｏＮ）に連結された前記メモリセルに前記プログラムデータをそれぞれ出力する。好ましくは、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）それぞれは、メインラッチとキャッシュラッチを含むデュアルラッチ構造を持つ。ここで、図７を参照して、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）の構成および具体的な動作をより詳しく説明する。前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）の構成および具体的な動作は、実質的に同様なので、図７では、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）を中心として説明する。また、前記ページバッファ（ＰＢ１〜ＰＢＮ）の構成および具体的な動作は、実質的に同様なので、前記ページバッファＰＢ１を中心として説明する。図７を参照すると、第１グループのビットライン対（ＢＬｅ１、ＢＬｏ１〜ＢＬｅＮ、ＢＬｏＮ）にはメモリセル（Ｍｅ１、Ｍｏ１〜ＭｅＮ、ＭｏＮ）がそれぞれ連結される。また、前記ビットライン（ＢＬｅ１、ＢＬｏ１）には、前記ページバッファＰＢ１が連結される。前記ページバッファＰＢ１は、ビットライン選択部２１０、プリチャージ回路２２０、メインレジスタ回路２３０、キャッシュレジスタ回路２４０、データ入力回路２５０、およびスイッチ２６０、２７０、２８０を含む。ここで、前記プリチャージ回路２２０はＰＭＯＳトランジスタで実現でき、前記スイッチ２６０、２７０、２８０それぞれはＮＭＯＳトランジスタで実現できる。前記ビットライン選択部２１０は、ＮＭＯＳトランジスタ（２１１〜２１４）を含む。前記ＮＭＯＳトランジスタ２１１、２１２はディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏにそれぞれ応答して、前記ビットラインＢＬｅ１、ＢＬｏ１をビットライン制御信号ＶＩＲＰＷＲの電圧レベルにそれぞれプリチャージまたはディスチャージする。ビットライン選択信号ＢＳＬｅ、ＢＳＬｏに応答して、前記ＮＭＯＳトランジスタ２１３、２１４のいずれか一つがターンオンされ、その結果、前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一つがセンシングノードＳＯに連結される。前記プリチャージ回路２２０は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、前記センシングノードＳＯを電圧ＶＣＣレベルにプリチャージする。
【００１０】
前記メインレジスタ回路２３０は、センシング回路２３１、メインラッチ２３２、およびメインラッチリセット回路２３３を含む。前記センシング回路２３１は、ＮＭＯＳトランジスタ２３４、２３５を含む。前記センシング回路２３１は、メインラッチ信号ＭＬＣＨに応答して、前記センシングノードＳＯの電圧レベルをセンシングし、そのセンシング結果に応じてセンシングデータＱＢｂをノードＤＩに出力する。前記メインラッチ２３２は、インバータ２３６、２３７を含む。前記インバータ２３６は、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１を含み、前記インバータ２３７は、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２を含む。前記メインラッチ２３２は、前記センシング回路２３１から受信される前記センシングデータＱＢｂをラッチし、反転されたデータＱＢをノードＤ２に出力する。前記メインラッチリセット回路２３３は、メインラッチリセット信号ＭＲＳＴに応答して、前記メインラッチ２３２を初期化させる。
【００１１】
前記キャッシュレジスタ回路２４０は、センシング回路２４１、キャッシュラッチ２４２、およびキャッシュラッチリセット回路２４３を含む。前記キャッシュラッチ２４２は、ノードＤ３、Ｄ４の間に連結されるインバータ２４６、２４７を含む。前記キャッシュレジスタ回路２４０の構成および具体的な動作は、前記メインレジスタ回路２３０と同様なので、これについての詳細な説明は省略する。
【００１２】
前記データ入力回路２５０は、ＮＭＯＳトランジスタ２５１、２５２を含む。前記ＮＭＯＳトランジスタ２５１は、前記ノードＤ４とデータ入出力ノードＹ１との間に連結され、データ入力信号ＤＩに応答してターンオンまたはオフされる。前記ＮＭＯＳトランジスタ２５２は、前記ノードＤ３と前記データ入出力ノードＹ１との間に連結され、データ入力信号ｎＤＩに応答してターンオンまたはオフされる。前記データ入力回路２５０にデータが入力されるとき、前記データ入出力ノードＹ１は、接地電圧レベルに設定されるので、前記ＮＭＯＳトランジスタ２５１がターンオンされると、ロジック「１」のデータが前記キャッシュラッチ２４２に入力され、前記ＮＭＯＳトランジスタ２５２がターンオンされると、ロジック「０」のデータが前記キャッシュラッチ２４２に入力される。
【００１３】
前記スイッチ２６０は、前記センシングノードＳＯと前記ノードＤ２との間に連結され、前記第１プログラム制御信号ＰＧＭ１に応答して、ターンオンまたはターンオフされる。プログラム動作の際、前記スイッチ２６０がターンオンされることにより、前記キャッシュラッチ２３２から受信される前記反転されたデータＱＢ（すなわち、プログラムデータ）を前記センシングノードＳＯに出力する。前記スイッチ２７０は、前記ノードＤ２と前記データ入出力ノードＹ１との間に連結され、読み出し動作の際、制御信号ＰＢＤＯに応答して、前記メインラッチ２３２から受信される前記反転されたデータＱＢ（すなわち、読み出しデータ）をデータ入出力ノードＹ１に出力する。前記スイッチ２８０は、前記ノードＤ３と前記センシングノードＳＯとの間に連結され、制御信号ＰＤＵＭＰに応答してターンオンまたはターンオフされる。前記スイッチ２８０がターンオンされるとき、前記キャッシュラッチ２４２から受信されるセンシングデータＱＡｂを前記センシングノードＳＯに出力する。
【００１４】
さらに図３を参照すると、前記プログラム制御部１２０は、マイクロコントローラ１２１、ロジク回路１２２、および第１〜第３遅延回路１２３〜１２５を含む。前記マイクロコントローラ１２１は、プログラム命令ＰＲＯＧＲＡＭに応答して、内部プログラム信号ＰＧＭを出力する。前記ロジック回路１２２は、前記内部プログラム信号ＰＧＭに応答して、前記第１プログラム制御信号ＰＧＭ１を出力する。前記第１遅延回路１２３は、前記第１プログラム制御信号ＰＧＭ１を第１設定時間（Ｔ１、図８参照）遅延させ、その遅延した信号を前記第２プログラム制御信号ＰＧＭ２として出力する。前記第２遅延回路１２４は、前記第１プログラム制御信号ＰＧＭ１を第２設定の時間（Ｔ２、図８参照）遅延させ、その遅延した信号を前記第３プログラム制御信号ＰＧＭ３として出力する。前記第３遅延回路１２５は、前記第１プログラム制御信号ＰＧＭ１を第３設定の時間（Ｔ３、図８参照）遅延させ、その遅延した信号を前記第４プログラム制御信号ＰＧＭ４として出力する。好ましくは、前記第３設定の時間Ｔ３は前記第２設定の時間Ｔ２よりさらに長く、前記第２設定の時間は前記第１設定の時間Ｔ１よりさらに長い。例えば、前記第１設定の時間Ｔ１が５０ｎｓに設定される場合、前記第２設定の時間Ｔ２は１００ｎｓに、前記第３設定の時間Ｔ３は１５０ｎｓにそれぞれ設定できる。図３では、前記プログラム制御部１２０が第１〜第４プログラム制御信号ＰＧＭ１〜ＰＧＭ４を発生する場合を一例として説明したが、前記プログラム制御部１２０が発生するプログラム制御信号の数は、必要に応じて増加または減少できる。これは、前記プログラム制御部１２０に含まれる遅延回路の数が増加または減少することにより実現できる。また、前記プログラム制御部１２０が発生するプログラム制御信号の数が増加または減少するとき、前記プログラム制御信号の数に対応するように、前記ページバッファのグループ数も増加または減少できる。
【００１５】
図４は図３に示した第１遅延回路の詳細回路図である。図４を参照すると、第１遅延回路１２３は、抵抗Ｒ１１、Ｒ１２とキャパシタＣ１１〜Ｃ１６を含む。前記抵抗Ｒ１１、Ｒ１２は直列に連結される。前記抵抗Ｒ１１の一方の端子には前記キャパシタＣ１１、Ｃ１２が並列に連結され、前記抵抗Ｒ１２の一方の端子には前記キャパシタＣ１５、Ｃ１６が並列に連結される。好ましくは、前記キャパシタＣ１１、Ｃ１３、Ｃ１５それぞれはＮＭＯＳトランジスタで実現でき、前記キャパシタＣ１２、Ｃ１４、Ｃ１６それぞれはＰＭＯＳトランジスタで実現できる。
【００１６】
また、前記抵抗Ｒ１１、Ｒ１２の間には前記キャパシタＣ１３、Ｃ１４が並列に連結される。前記第１プログラム制御信号ＰＧＭ１は、前記抵抗Ｒ１１、Ｒ１２と前記キャパシタＣ１１〜Ｃ１６を通過しながら前記第１設定の時間Ｔ１遅延し、その遅延した信号が前記第２プログラム制御信号ＰＧＭ２として出力される。
【００１７】
図５は図３に示した第２遅延回路の詳細回路図である。図５を参照すると、第２遅延回路１２４は、抵抗Ｒ２１〜Ｒ２４とキャパシタＣ２１〜Ｃ３２を含む。前記第２遅延回路１２４の構成および動作は、前記第２遅延回路１２４に含まれる抵抗およびキャパシタの数以外は、図４を参照して上述した前記第１遅延回路１２３と同様なので、これに対する詳細な説明は省略する。
【００１８】
図６は図３に示した第３遅延回路の詳細回路図である。図６を参照すると、第３遅延回路１２５は、抵抗Ｒ３１〜Ｒ３６とキャパシタＣ４１〜Ｃ５８を含む。前記第３遅延回路１２５の構成および動作は、前記第３遅延回路１２５に含まれる抵抗およびキャパシタの数以外は、図４を参照して上述した前記第１遅延回路１２３と同様なので、これに対する詳細な説明は省略する。
【００１９】
次に、図８を参照しながら、前記フラッシュメモリ装置１００のプログラム動作過程についてより詳細に説明する。図８は図３に示したフラッシュメモリ装置のプログラム動作と関連した信号のタイミング図である。まず、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）それぞれのメインラッチ２３２に第１プログラムデータＱＢを格納する。さらに詳しくは、まず、前記データ入力回路２５０を介して前記キャッシュラッチ２４２にデータＱＡまたはＱＡｂを格納し、前記スイッチ２８０によって前記センシングノードＳＯを介して前記データＱＡまたはＱＡｂに前記メインラッチ２３２に伝達する。その結果、前記メインラッチ２３２に前記第１プログラムデータＱＢが格納される。
【００２０】
図８から参照されるように、ディスチャージ信号ＤＩＳＣＨｅとビットライン制御信号ＶＩＲＰＷＲがイネーブルされる。その結果、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）のビットライン選択部１２０によって前記ビットライン（ＢＬｅ１〜ＢＬｅ４Ｎ）が前記ビットライン制御信号ＶＩＲＰＷＲの電圧レベルにプリチャージされる。また、図８には示していないが、前記ビットライン（ＢＬｅ１〜ＢＬｅ４Ｎ）がプリチャージされるとき、前記ビットライン（ＢＬｏ１〜ＢＬｏ４Ｎ）も前記ビットライン制御信号ＶＩＲＰＷＲの電圧レベルにプリチャージされる。一方、前記メモリセルブロック１１０の複数のページのうち選択されたページのワードライン（例えば、ＷＬ１）にはプログラム電圧（図示せず）が供給される。また、ビットライン選択信号ＢＳＬｅがイネーブルされることにより、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）のビットライン選択部２１０によって、前記ビットライン（ＢＬｅ１〜ＢＬｅ４Ｎ）が前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）のセンシングノードＳＯにそれぞれ連結される。
【００２１】
前記プログラム制御部１２０のマイクロコントローラ１２１は、プログラム命令ＰＲＯＧＲＡＭに応答して、内部プログラム信号ＰＧＭを出力する。前記ロジック回路１２２は、前記内部プログラム信号ＰＧＭに応答して、第１プログラム制御信号ＰＧＭ１を出力する。前記第１プログラム制御信号ＰＧＭ１に応答して前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）それぞれのスイッチ２６０がターンオンされる。その結果、前記ページバッファ（ＰＢ１〜ＰＢＮ）それぞれの前記メインラッチ２３２に格納された前記第１プログラムデータＱＢが、前記ビットライン（ＢＬｅ１〜ＢＬｅ４Ｎ）に連結されたメモリセルＭｅ１〜ＭＥＮにそれぞれ出力される。
【００２２】
また、前記ロジック回路１２２が前記第１プログラム制御信号ＰＧＭ１を出力した後、第１設定の時間Ｔ１が経過すると、前記第１遅延回路１２３が前記第２プログラム制御信号ＰＧＭ２を出力する。前記第２プログラム制御信号ＰＧＭ２に応答して、第２グループのページバッファ（ＰＢ（Ｎ＋１）〜ＰＢ２Ｎ）が、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）の動作と同様に、それぞれ自分に格納された第１プログラムデータを、前記ビットライン（ＢＬｅ（Ｎ＋１）〜ＢＬｅ２Ｎ）に連結されたメモリセル（Ｍｅ（Ｎ＋１）〜Ｍｅ２Ｎ）にそれぞれ出力する。また、前記ロジック回路１２２が前記第１プログラム制御信号ＰＧＭ１を出力した後、第２設定の時間Ｔ２が経過すると、前記第２遅延回路１２４が前記第３プログラム制御信号ＰＧＭ３を出力する。前記第３プログラム制御信号ＰＧＭ３に応答して、第３グループのページバッファ（ＰＢ（２Ｎ＋１）〜ＰＢ３Ｎ）が、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）の動作と同様に、それぞれ自分に格納された第１プログラムデータを、前記ビットライン（ＢＬｅ（２Ｎ＋１）〜ＢＬｅ３Ｎ）に連結されたメモリセル（Ｍｅ（２Ｎ＋１）〜Ｍｅ３Ｎ）にそれぞれ出力する。
【００２３】
また、前記ロジック回路１２２が前記第１プログラム制御信号ＰＧＭ１を出力した後、第３設定の時間Ｔ３が経過すると、前記第３遅延回路１２５が前記第４プログラム制御信号ＰＧＭ４を出力する。前記第４プログラム制御信号ＰＧＭ４に応答して、第４グループのページバッファ（ＰＢ（３Ｎ＋１）〜ＰＢ４Ｎ）が、前記第１グループのページバッファ（ＰＢ１〜ＰＢＮ）の動作と同様に、それぞれ自分に格納された第１プログラムデータを前記ビットライン（ＢＬｅ（３Ｎ＋１）〜ＢＬｅ４Ｎ）に連結されたメモリセル（Ｍｅ（３Ｎ＋１）〜Ｍｅ４Ｎ）にそれぞれ出力する。一方、前記プログラム制御部１２０によって前記第１〜第４プログラム制御信号（ＰＧＭ１〜ＰＧＭ４）が順次出力される間、前記第１〜第４グループのページバッファ（ＰＢ１〜ＰＢ４Ｎ）それぞれのキャッシュラッチ２４２に次のプログラム動作のための第２プログラムデータＱＡｂが格納される。
【００２４】
上述したように、前記フラッシュメモリ装置１００は、プログラム動作の際に前記ページバッファ（ＰＢ１〜ＰＢ４Ｎ）全体が同時にプログラムデータを出力せず、前記ページバッファ（ＰＢ１〜ＰＢ４Ｎ）の一部（ＢＰ１〜ＰＢＮまたはＰＢ（Ｎ＋１）〜ＰＢ２ＮまたはＰＢ（２Ｎ＋１）〜ＰＢ３ＮまたはＰＢ（３Ｎ＋１）〜ＰＢ４Ｎ）のみがプログラムデータを出力する。その結果、一部のビットライン（ＢＬｅ１〜ＢＬｅＮまたはＢＬ（Ｎ＋１）〜ＢＬ２ＮまたはＢＬ（２Ｎ＋１）〜ＢＬ３ＮまたはＢＬ（３Ｎ＋１）〜ＢＬ４Ｎ）と対応するセンシングノードＳＯ、前記スイッチ２６０、および前記メインラッチ２３２を介して接地に流れる電流量が減少して、接地電圧の上昇が減少できる。したがって、プログラムサイクルの間、前記ページバッファ（ＰＢ１〜ＰＢ４Ｎ）のキャッシュラッチ２４２にデータが入力されるとき、間違ったデータが入力されることを防止することができる。
【００２５】
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解するであろう。
【図面の簡単な説明】
【００２６】
【図１】従来のフラッシュメモリ装置の概略ブロック図である。
【図２】図１に示したフラッシュメモリ装置のプログラム動作と関連した信号のタイミング図である。
【図３】本発明の一実施例に係るフラッシュメモリ装置の概略ブロック図である。
【図４】図３に示した第１遅延回路の詳細回路図である。
【図５】図３に示した第２遅延回路の詳細回路図である。
【図６】図３に示した第３遅延回路の詳細回路図である。
【図７】図３に示したメモリセルブロックの一部と、第１グループのページバッファをより詳細に示す図である。
【図８】図３に示したフラッシュメモリ装置のプログラム動作に関連した信号のタイミング図である。
【符号の説明】
【００２７】
１００    フラッシュメモリ装置
ＰＢ１〜ＰＢ４Ｎ    ページバッファ
１２０    プログラム制御回路
１２１    マイクロコントローラ
１２２    ロジック回路
１２３    第１遅延回路
１２４    第２遅延回路
１２５    第３遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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