(57)【要約】【課題】簡易なリフレッシュ制御回路でＤＲＡＭのリフレッシュ周期を制御することが可能なリフレッシュ制御装置の提供。【解決手段】リフレッシュ制御装置は、複数段の遅延素子２２で構成されたＤＬＬ８と、ＤＬＬロック時の遅延素子段数格納レジスタ１１と、ＤＬＬロック時の遅延素子段数比較器１２と、リフレッシュ周期生成部７とを備える。ＤＬＬロック時の遅延素子段数比較器１２がＤＬＬロック時の遅延素子段数格納レジスタ１１内に格納された過去のＤＬＬロック時の遅延素子段数１０と最新のＤＬＬロック時の遅延素子段数９とを比較する。ＤＬＬロック時の遅延素子段数比較器１２の比較結果を用いてリフレッシュ周期６を算出しリフレッシュ周期６の更新を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭのリフレッシュ周期を制御するリフレッシュ制御装置であって、
複数段の遅延素子で構成され、前記ＤＲＡＭの動作温度の上昇または下降で遅延素子の段数が変化するＤＬＬと、過去のＤＬＬロック時の遅延素子段数を格納するレジスタと、前記レジスタ内に格納された過去のＤＬＬロック時の遅延素子段数と最新のＤＬＬロック時の遅延素子段数とを比較する比較器と、前記比較器の比較結果を用いてリフレッシュ周期を算出しリフレッシュ周期の更新を行うリフレッシュ周期生成部とを備えたことを特徴とするリフレッシュ制御装置。
【請求項２】
上記ＤＬＬは、上記過去のＤＬＬロック時の遅延素子段数を一定の時間間隔で上記レジスタに格納させる請求項１に記載のリフレッシュ制御装置。
【請求項３】
ユーザがソフトウェア設定にて、上記過去のＤＬＬロック時の遅延素子段数を上記レジスタに格納させる際の前記レジスタへの格納の時間間隔を変更できる請求項１に記載のリフレッシュ制御装置。
【請求項４】
上記ＤＬＬは、入力されたＤＬＬロック時の遅延素子段数更新許可信号で、上記過去のＤＬＬロック時の遅延素子段数を上記レジスタに格納させる請求項１に記載のリフレッシュ制御装置。
【請求項５】
上記リフレッシュ周期生成部は、一定時間間隔のリフレッシュ周期の更新を行う請求項１に記載のリフレッシュ制御装置。
【請求項６】
ユーザがソフトウェア設定にて、上記リフレッシュ周期を更新する際のリフレッシュ周期更新時間間隔を変更できる請求項１に記載のリフレッシュ制御装置。
【請求項７】
上記リフレッシュ周期生成部は、入力されたリフレッシュ周期更新許可信号で、上記リフレッシュ周期の更新を行う請求項１に記載のリフレッシュ制御装置。
【請求項８】
上記比較器は、過去のＤＬＬロック時の遅延素子段数と最新のＤＬＬロック時の遅延素子段数を用いて、ＤＬＬロック時の遅延素子段数の大小を比較し、ＤＬＬロック時の遅延素子段数変化情報を上記リフレッシュ周期生成部に出力する請求項１に記載のリフレッシュ制御装置。
【請求項９】
上記リフレッシュ周期生成部は、ＤＬＬロック時の遅延素子段数が増加すれば、リフレッシュ周期を現状のリフレッシュ周期よりも長くし、ＤＬＬロック時の遅延素子段数が減少すれば、リフレッシュ周期を現状のリフレッシュ周期よりも短くする請求項１に記載のリフレッシュ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭの制御装置に関し、特に、ＤＲＡＭのリフレッシュ周期の制御を行うリフレッシュ制御装置に関するものである。
【背景技術】
【０００２】
通常、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、コンデンサと同様の構成で記憶素子が作られており、データとして記憶している電荷は、時間の経過とともに各種リーク電流などにより失われる。
【０００３】
したがって、データを保持するためには、ある一定時間のうちに保持しているデータを読み出し、同じデータを書き込むという、いわゆるリフレッシュ動作が必要になる。
【０００４】
ＤＲＡＭを使用したシステムにおいては、システム動作中にＤＲＡＭに対してリフレッシュコマンドを定期的に発行する必要がある。
【０００５】
一般的に、ＤＲＡＭのリフレッシュ周期は、温度が高ければ高いほど、短い周期でリフレッシュ動作を行う必要がある。
【０００６】
ＤＲＡＭのリフレッシュ周期は、短ければ短いほど、ＤＲＡＭを用いたシステムの消費電流は増加する。
【０００７】
一般的に、ＤＲＡＭを使用したシステムでは、最悪のケースを考慮して、データが破壊されない程度の短いリフレッシュ周期でＤＲＡＭのリフレッシュ動作を行う。
【０００８】
従来、ＤＲＡＭの動作温度を測定し、その温度変化をリフレッシュ周期に反映させてＤＲＡＭのリフレッシュ周期の制御を行うメモリコントローラが特許文献１として提案されている。
【特許文献１】特開２００５−３２４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＤＲＡＭを使用したシステムについて、最悪のケースを考慮して決定されたリフレッシュ周期でＤＲＡＭのリフレッシュ動作を行うと、動作温度が下がった場合など、不必要なＤＲＡＭのリフレッシュ動作を行うことによって、ＤＲＡＭを用いたシステムの消費電力が増加する。
【００１０】
さらに、ＤＲＡＭのリフレッシュ動作中は、ＤＲＡＭに対してアクセスすることができないため、ＤＲＡＭを用いたシステムの処理能力の低下につながる。
【００１１】
また、ＤＲＡＭの動作温度を測定し、その温度変化をリフレッシュ周期に反映させる特許文献１として提案された手法では、ＤＲＡＭの動作温度を測定するための温度センサーを搭載することによるＤＲＡＭのリフレッシュ制御回路の複雑化や、ＤＲＡＭの動作温度測定のための特別な動作をメモリコントローラが行う必要がある。
【００１２】
そこで、本発明は、上記の事情に鑑みてなされたものであって、ＤＲＡＭを用いたシステムおいて、ＤＬＬロック時の遅延素子段数の変化から動作温度の変化を検出し、その変化に応じてリフレッシュ周期を更新し、更新されたリフレッシュ周期にしたがって、ＤＲＡＭが必要最低限のリフレッシュ動作を行うことにより、動作温度が変化した場合でも、ＤＲＡＭのリフレッシュ周期を適切に制御することによって余分なリフレッシュ動作を省き、ＤＲＡＭを用いたシステムの消費電力の低減を図ることが可能であり、また、ＤＲＡＭを用いたシステムにもともと搭載されているＤＬＬを利用しているため、ＤＲＡＭの動作温度を測定するための温度センサーなどを新たに搭載する必要がなく、簡易なリフレッシュ制御回路でＤＲＡＭのリフレッシュ周期を制御することが可能なリフレッシュ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記従来技術の課題を解決するために、本発明のリフレッシュ制御装置は、ＤＲＡＭのリフレッシュ周期を制御するリフレッシュ制御装置であって、複数段の遅延素子で構成され、前記ＤＲＡＭの動作温度の上昇または下降で遅延素子の段数が変化するＤＬＬと、過去のＤＬＬロック時の遅延素子段数を格納するレジスタと、前記レジスタ内に格納された過去のＤＬＬロック時の遅延素子段数と最新のＤＬＬロック時の遅延素子段数とを比較する比較器と、前記比較器の比較結果を用いてリフレッシュ周期を算出しリフレッシュ周期の更新を行うリフレッシュ周期生成部とを備えたことを特徴とする構成を有するものである。
【００１４】
本発明のリフレッシュ制御装置は、上記ＤＬＬが、上記過去のＤＬＬロック時の遅延素子段数を一定の時間間隔で上記レジスタに格納させるようになっている。
【００１５】
本発明のリフレッシュ制御装置は、ユーザがソフトウェア設定にて、上記過去のＤＬＬロック時の遅延素子段数を上記レジスタに格納させる際の前記レジスタへの格納の時間間隔を変更できる。
【００１６】
本発明のリフレッシュ制御装置は、上記ＤＬＬが、入力されたＤＬＬロック時の遅延素子段数更新許可信号で、上記過去のＤＬＬロック時の遅延素子段数を上記レジスタに格納させるようになっている。
【００１７】
本発明のリフレッシュ制御装置は、上記リフレッシュ周期生成部が、一定時間間隔のリフレッシュ周期の更新を行うようになっている。
【００１８】
本発明のリフレッシュ制御装置は、ユーザがソフトウェア設定にて、上記リフレッシュ周期を更新する際のリフレッシュ周期更新時間間隔を変更できる。
【００１９】
本発明のリフレッシュ制御装置は、上記リフレッシュ周期生成部が、入力されたリフレッシュ周期更新許可信号で、上記リフレッシュ周期の更新を行うようになっている。
【００２０】
本発明のリフレッシュ制御装置は、上記比較器が、過去のＤＬＬロック時の遅延素子段数と最新のＤＬＬロック時の遅延素子段数を用いて、ＤＬＬロック時の遅延素子段数の大小を比較し、ＤＬＬロック時の遅延素子段数変化情報を上記リフレッシュ周期生成部に出力するようになっている。
【００２１】
本発明のリフレッシュ制御装置は、上記リフレッシュ周期生成部が、ＤＬＬロック時の遅延素子段数が増加すれば、リフレッシュ周期を現状のリフレッシュ周期よりも長くし、ＤＬＬロック時の遅延素子段数が減少すれば、リフレッシュ周期を現状のリフレッシュ周期よりも短くするようになっている。
【発明の効果】
【００２２】
以上に説明したように、本発明によれば、ＤＲＡＭを用いたシステムおいて、ＤＬＬロック時の遅延素子段数の変化から動作温度の変化を検出し、その変化に応じてリフレッシュ周期を更新し、更新されたリフレッシュ周期にしたがって、ＤＲＡＭが必要最低限のリフレッシュ動作を行うことにより、動作温度が変化した場合でも、ＤＲＡＭのリフレッシュ周期を適切に制御することによって余分なリフレッシュ動作を省き、ＤＲＡＭを用いたシステムの消費電力の低減を図ることが可能であり、また、ＤＲＡＭを用いたシステムにもともと搭載されているＤＬＬを利用しているため、従来のようなＤＲＡＭの動作温度を測定するための温度センサーなどを新たに搭載する必要がなく、簡易なリフレッシュ制御回路でＤＲＡＭのリフレッシュ周期を制御することが可能なリフレッシュ制御装置を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態のリフレッシュ制御装置について、図面に基づき詳細に説明する。
【実施例】
【００２４】
本発明のリフレッシュ制御装置は、ＤＲＡＭ１のリフレッシュ周期を制御する装置である。
【００２５】
本発明のリフレッシュ制御装置は、複数段の遅延素子２２で構成され、ＤＲＡＭ１の動作温度の上昇または下降で遅延素子２２の段数が変化するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）８と、過去のＤＬＬロック時の遅延素子段数１４を格納するＤＬＬロック時の遅延素子段数格納レジスタ１１と、ＤＬＬロック時の遅延素子段数格納レジスタ１１内に格納された過去のＤＬＬロック時の遅延素子段数１０と最新のＤＬＬロック時の遅延素子段数９とを比較するＤＬＬロック時の遅延素子段数比較器１２と、ＤＬＬロック時の遅延素子段数比較器１２の比較結果を用いてリフレッシュ周期６を算出しリフレッシュ周期６の更新を行うリフレッシュ周期生成部７とを備えている。
【００２６】
本発明のリフレッシュ制御装置は、ＤＬＬ８が、過去のＤＬＬロック時の遅延素子段数１４を一定の時間間隔でＤＬＬロック時の遅延素子段数格納レジスタ１１に格納させるようになっている。
【００２７】
本発明のリフレッシュ制御装置は、ユーザがソフトウェア設定にて、過去のＤＬＬロック時の遅延素子段数１４をＤＬＬロック時の遅延素子段数格納レジスタ１１に格納させる際のＤＬＬロック時の遅延素子段数格納レジスタ１１への格納の時間間隔を変更できる。
【００２８】
本発明のリフレッシュ制御装置は、ＤＬＬ８が、入力されたＤＬＬロック時の遅延素子段数更新許可信号１６で、過去のＤＬＬロック時の遅延素子段数１４をＤＬＬロック時の遅延素子段数格納レジスタ１１に格納させるようになっている。
【００２９】
本発明のリフレッシュ制御装置は、リフレッシュ周期生成部７が、一定時間間隔のリフレッシュ周期６の更新を行うようになっている。
【００３０】
本発明のリフレッシュ制御装置は、ユーザがソフトウェア設定にて、リフレッシュ周期６を更新する際のリフレッシュ周期更新時間間隔を変更できる。
【００３１】
本発明のリフレッシュ制御装置は、リフレッシュ周期生成部７が、入力されたリフレッシュ周期更新許可信号１５で、リフレッシュ周期６の更新を行うようになっている。
【００３２】
本発明のリフレッシュ制御装置は、ＤＬＬロック時の遅延素子段数比較器１２が、過去のＤＬＬロック時の遅延素子段数１０と最新のＤＬＬロック時の遅延素子段数９を用いて、ＤＬＬロック時の遅延素子段数の大小を比較し、ＤＬＬロック時の遅延素子段数変化情報１３をリフレッシュ周期生成部７に出力するようになっている。
【００３３】
本発明のリフレッシュ制御装置は、リフレッシュ周期生成部７が、ＤＬＬロック時の遅延素子段数が増加すれば、リフレッシュ周期を現状のリフレッシュ周期よりも長くし、ＤＬＬロック時の遅延素子段数が減少すれば、リフレッシュ周期を現状のリフレッシュ周期よりも短くするようになっている。
【００３４】
図１は、本発明の実施例に係るリフレッシュ制御装置を有する半導体装置の構成の一例を示すブロック図である。
リフレッシュ制御装置を有する半導体装置は、図１に示すように、ＤＲＡＭ１と、メモリコントローラ３とから構成される。
【００３５】
また、メモリコントローラ３は、コントロールロジック部４と、リフレッシュ周期生成部７と、ＤＬＬ８と、過去のＤＬＬロック時の遅延素子段数１４を格納するＤＬＬロック時の遅延素子段数格納レジスタ１１と、最新のＤＬＬロック時の遅延素子段数９とＤＬＬロック時の遅延素子段数格納レジスタ１１に格納された過去のＤＬＬロック時の遅延素子段数１０とを比較するＤＬＬロック時の遅延素子段数比較器１２とから構成される。
【００３６】
メモリコントローラ３のコントロールロジック部４は、図１に示すように、リフレッシュ周期６を格納するリフレッシュ周期格納レジスタ５を備えている。
【００３７】
図１において、２はＤＲＡＭのインタフェース信号である。
【００３８】
前記ＤＬＬ８は、前記ＤＲＡＭ１を用いたシステム、例えば、前記ＤＲＡＭ１がＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）である場合においては、前記ＤＤＲ−ＳＤＲＡＭからデータ（ＤＱ）をリードする際に、前記ＤＤＲ−ＳＤＲＡＭが出力するデータストローブ信号（ＤＱＳ）を遅延させるために用いられる。
【００３９】
また、前記ＤＤＲ−ＳＤＲＡＭに対してデータ（ＤＱ）をライトする際には、出力するデータ（ＤＱ）やデータマスク信号（ＤＱＭ）を遅延させるために用いられる。
【００４０】
図２は、ＤＲＡＭを用いたシステムの構成の一例を示すブロック図である。
図２において、２３はＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、２４はＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）、２５は第１の半導体ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）、２６はバス、２７は第２の半導体ＩＰ、２８はメモリコントローラ、２９はＤＲＡＭである。
【００４１】
まず、図２にＤＲＡＭを用いたシステムの構成の一例を示す。
図２に示すＤＲＡＭを用いたシステムの構成例では、ＣＰＵ２３，ＤＭＡＣ２４，第１の半導体ＩＰ２５，第２の半導体ＩＰ２７及びメモリコントローラ２８がバス２６にそれぞれ接続され、ＣＰＵ２３，ＤＭＡＣ２４，第１の半導体ＩＰ２５及び第２の半導体ＩＰ２７が、メモリコントローラ２８を介してＤＲＡＭ２９に対しアクセスを行う。
【００４２】
図３は、本発明の実施例に係るリフレッシュ制御装置におけるＤＬＬの構成の一例を示すブロック図である。
図３に前記ＤＬＬ８の構成の一例を示す。
本構成例では、前記ＤＬＬ８は、遅延素子２２が複数段で構成される。（図３ではＮ段）
【００４３】
一つの遅延素子２２は、図３に示すように、バッファ１７とセレクタ１８とから構成され、セレクタ１８のセレクト信号１９によって、ＩＮから入力されたＤＬＬの入力信号２０が通過する遅延素子の段数が決定する。
【００４４】
例えば、セレクト信号１９が‘１’のとき（１段目の遅延素子のセレクタのセレクト信号は‘０’）、ＩＮから入力されたＤＬＬの入力信号２０は、２段目の遅延素子２２を通過してＯＵＴからＤＬＬの出力信号２１として出力される。
【００４５】
通常、前記ＤＲＡＭ１を用いたシステムが動作中のとき、動作温度の変動などにより、前記ＤＬＬ８の遅延素子１段の遅延量が変動する。
【００４６】
一般的に、動作温度が上昇すれば、前記ＤＬＬ８の遅延素子１段の遅延量は増加し、動作温度が下がれば、前記ＤＬＬ８の遅延素子１段の遅延量は減少する。
その際、前記ＤＬＬロック時の遅延素子の段数に変化が生じる。
【００４７】
そこで、過去のＤＬＬロック時の遅延素子段数１４をＤＬＬロック時の遅延素子段数格納レジスタ１１に保持しておく。
【００４８】
図４は、本発明の実施例に係るリフレッシュ制御装置におけるＤＬＬロック時の遅延素子段数格納タイミングのタイミングチャートの一例を示した図である。
過去のＤＬＬロック時の遅延素子段数をＤＬＬロック時の遅延素子段数格納レジスタに格納する際のタイミングチャートの一例を図４に示す。
図４に示すタイミングチャートの一例では、一定の時間間隔で前記ＤＬＬロック時の遅延素子段数更新許可信号１６が‘１’になり、そのときの過去のＤＬＬロック時の遅延素子段数１４をＤＬＬロック時の遅延素子段数格納レジスタ１１に保持する。
【００４９】
また、図４に示すタイミングチャートの一例では、前記ＤＬＬロック時の遅延素子段数格納レジスタ１１の値は、ＤＬＬ８に入力されたＤＬＬロック時の遅延素子段数更新許可信号１６により、段数Ｎａから段数Ｎｂ，段数Ｎｂから段数Ｎｃへと更新される。
【００５０】
ここで、前記ＤＬＬロック時の遅延素子段数格納レジスタ１１への格納の時間間隔は、ユーザによってソフトウェア設定可能である。
【００５１】
次に、前記ＤＬＬロック時の遅延素子段数格納レジスタ１１に保持してある過去のＤＬＬロック時の遅延素子段数１０と最新のＤＬＬロック時の遅延素子段数９とを前記ＤＬＬロック時の遅延素子段数比較器１２にて比較する。
【００５２】
前記ＤＬＬロック時の遅延素子段数比較器１２では、過去のＤＬＬロック時の遅延素子段数１０と最新のＤＬＬロック時の遅延素子段数９とを比較して、ＤＬＬロック時の遅延素子段数に変化がなければ、動作温度の変動はなかったと判断して、リフレッシュ周期の更新を行わない。
【００５３】
最新のＤＬＬロック時の遅延素子段数９が、過去のＤＬＬロック時の遅延素子段数１０に比べて増加している場合、所望の遅延量を達成するために以前より多くの遅延素子を通過しなければならないため、ＤＬＬ８の遅延素子１段当たりの遅延量は減少していると考えられる。
【００５４】
つまり、動作温度が低下していると判断し、ＤＬＬロック時の遅延素子段数比較器１２からリフレッシュ周期生成部７に増加分の遅延素子段数変化情報１３を出力する。
【００５５】
逆に、最新のＤＬＬロック時の遅延素子段数９が過去のＤＬＬロック時の遅延素子段数１０に比べて減少している場合、所望の遅延量を達成するために以前より少ない遅延素子を通過すればいいため、ＤＬＬ８の遅延素子１段当たりの遅延量は増加していると考えられる。
【００５６】
つまり、動作温度が上昇していると判断し、ＤＬＬロック時の遅延素子段数比較器１２からリフレッシュ周期生成部７に減少分の遅延素子段数変化情報１３を出力する。
【００５７】
リフレッシュ周期生成部７では、前記ＤＬＬロック時の遅延素子段数比較器１２から送られてくる前記遅延素子段数変化情報１３の増減から、リフレッシュ周期６の算出を行う。
【００５８】
リフレッシュ周期生成部７において、前記ＤＬＬロック時の遅延素子段数が増加している場合は、現状のリフレッシュ周期よりも長いリフレッシュ周期にし、逆に、前記ＤＬＬロック時の遅延素子段数が減少している場合は、現状のリフレッシュ周期よりも短いリフレッシュ周期にする。
【００５９】
図５は、本発明の実施例に係るリフレッシュ制御装置における動作温度、遅延素子１段の遅延量、ＤＬＬロック時の遅延素子段数、リフレッシュ周期の関係を示した図である。
以上、動作温度、遅延素子１段の遅延量、ＤＬＬロック時の遅延素子段数、リフレッシュ周期の関係をまとめると、図５に示すようになる。
すなわち、図５に示すように、動作温度が上昇すれば、ＤＬＬ８の遅延素子１段の遅延量が増加し、動作温度が下降すれば、ＤＬＬ８の遅延素子１段の遅延量が減少する。
【００６０】
また、リフレッシュ周期生成部７は、ＤＬＬロック時の遅延素子段数が減少すれば、現状のリフレッシュ周期よりも短いリフレッシュ周期にし、ＤＬＬロック時の遅延素子段数が増加すれば、現状のリフレッシュ周期よりも長いリフレッシュ周期にする。
【００６１】
図６は、本発明の実施例に係るリフレッシュ制御装置におけるリフレシュ周期更新タイミングのタイミングチャートの一例を示した図である。
このようにして、リフレッシュ周期生成部７で算出された前記リフレッシュ周期６によってコントロールロジック部４のリフレッシュ周期格納レジスタ５内のリフレッシュ周期を更新する際のタイミングチャートの一例を図６に示す。
図６に示すタイミングチャートの一例では、一定の時間間隔でリフレッシュ周期更新許可信号１５が‘１’になり、そのときの前記リフレッシュ周期６で前記リフレッシュ周期格納レジスタ５内のリフレッシュ周期の値を更新する。
【００６２】
また、図６に示すタイミングチャートの一例では、リフレッシュ周期格納レジスタ５の値は、リフレッシュ周期生成部７に入力されたＤＬＬロック時のリフレッシュ周期更新許可信号１５により、リフレッシュ周期Ｔ１からリフレッシュ周期Ｔ２へと更新される。
【００６３】
ここで、前記リフレッシュ周期６の更新時間間隔は、ユーザによってソフトウェア設定可能である。
【００６４】
前記メモリコントローラ３のコントロールロジック部４は、更新されたリフレッシュ周期に従って前記ＤＲＡＭ１に対しリフレッシュコマンドを発行して、前記ＤＲＡＭ１のリフレッシュを行う。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例に係るリフレッシュ制御装置を有する半導体装置の構成の一例を示すブロック図。
【図２】ＤＲＡＭを用いたシステムの構成の一例を示すブロック図。
【図３】本発明の実施例に係るリフレッシュ制御装置におけるＤＬＬの構成の一例を示すブロック図。
【図４】本発明の実施例に係るリフレッシュ制御装置におけるＤＬＬロック時の遅延素子段数格納タイミングのタイミングチャートの一例を示した図。
【図５】本発明の実施例に係るリフレッシュ制御装置における動作温度、遅延素子１段の遅延量、ＤＬＬロック時の遅延素子段数、リフレッシュ周期の関係を示した図。
【図６】本発明の実施例に係るリフレッシュ制御装置におけるリフレシュ周期更新タイミングのタイミングチャートの一例を示した図。
【符号の説明】
【００６６】
１  ＤＲＡＭ
２  ＤＲＡＭのインタフェース信号
３  メモリコントローラ
４  コントロールロジック部
５  リフレッシュ周期格納レジスタ
６  リフレッシュ周期
７  リフレッシュ周期生成部
８  ＤＬＬ
９  最新のＤＬＬロック時の遅延素子段数
１０  過去のＤＬＬロック時の遅延素子段数
１１  ＤＬＬロック時の遅延素子段数格納レジスタ
１２  ＤＬＬロック時の遅延素子段数比較器
１３  遅延素子段数変化情報
１４  過去のＤＬＬロック時の遅延素子段数
１５  リフレッシュ周期更新許可信号
１６  ＤＬＬロック時の遅延素子段数更新許可信号
１７  バッファ
１８  セレクタ
１９  セレクト信号
２０  ＤＬＬの入力信号
２１  ＤＬＬの出力信号
２２  遅延素子
２３  ＣＰＵ
２４  ＤＭＡＣ
２５  第１の半導体ＩＰ
２６  バス
２７  第２の半導体ＩＰ
２８  メモリコントローラ
２９  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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