(57)【要約】【課題】  安定したしきい値を実現しながら、高速動作が可能な横型MOSFET構造の半導体装置を得る。【解決手段】  半導体基板１の上方に形成された半導体層３と、  この半導体層３の表面に選択的に形成された第１導電型のベース層５と、  このベース層５上に絶縁膜８を介して形成されたゲート電極９と、  前記ベース層５の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層１１と、  前記ベース層５の表面に選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層１０と、  前記ベース層５の表面と前記半導体層３の表面に跨って選択的に形成され、前記リサーフ層１０と隣り合う第２導電型のドレイン層７と、  を備える。【選択図】図１
2007049039.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された半導体層と、
この半導体層の表面に選択的に形成された第１導電型のベース層と、
このベース層上に絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、
前記ベース層の表面と前記半導体層の表面に跨って選択的に形成され、前記リサーフ層と隣り合う第２導電型のドレイン層と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の上方に形成された半導体層と、
この半導体層の表面に選択的に形成された第１導電型のベース層と、
このベース層上に絶縁膜を介して形成されたゲート電極と
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、
前記ベース層の表面と前記半導体層の表面に跨って選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、
前記半導体層の表面に選択的に形成され、前記リサーフ層と隣り合う、第２導電型のドレイン層と、
を備えることを特徴とする半導体装置。
【請求項３】
前記リサーフ層は、前記ゲート電極側の第１の部分と、それよりも高濃度の反対側の第２の部分とを備え、前記第１の部分は前記ベース層とオーバーラップし、前記第２の部分の一部は前記ベース層とオーバーラップし、他部は前記半導体層とオーバーラップする、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ベース層の表面に選択的に形成され、前記ソース層と隣り合うと共に前記ゲート電極の下方に位置する、チャネルインプラ領域を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上方に半導体層を形成し、
前記半導体層の表面に選択的に第１導電型のベース層を形成し、
前記ベース層の表面に選択的に、チャネルインプラ領域を形成するための第１の不純物層を形成し、
前記第１の不純物層上と前記ベース層上とに跨って、ゲート酸化膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして、前記ゲート電極を挟んだ一側に、第２導電型のリサーフ層を形成するための第２の不純物層を、前記ベース層の表面と前記半導体層の表面に跨った状態に形成し、
前記第２の不純物層における前記ゲート電極から離れる側に第２導電型のドレイン層を形成し、これにより前記第２の不純物層における前記ゲート電極側をリサーフ層となすとともに、前記ゲート電極をマスクとして前記第１の不純物層における前記ゲート電極よりも外側に第２導電型のソース層を形成し、前記第１の不純物層における前記ゲート電極の下方に位置する部分をチャネルインプラ層とする、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、横型ＭＯＳＦＥＴの構造に関する。
【背景技術】
【０００２】
従来の半導体装置として、中高耐圧と高速動作を兼ね備えた横型ＭＯＳＦＥＴがある。これは、例えば、以下のように構成される。
【０００３】
Ｐ−型半導体基板に、Ｎ＋ソース層とＮ＋ドレイン層を所定間隔で形成し、Ｎ＋ソース層とＮ＋ドレイン層に挟まれた領域において、ゲート領域としてゲート酸化膜を介してゲート電極が形成される。さらに、ゲート領域とＮ＋ドレイン層の間にＮ−リサーフ層が形成される。このように形成された高速動作を目的とした横型ＭＯＳＦＥＴにおいては、ゲート−ドレイン間の容量を削減することが要求される。しかしながら、前述の容量を削減しようとして各種の構造を採用すると、横型ＭＯＳＦＥＴの構造に起因して、耐圧低下が生じたり、しきい値が安定しなくなる等の難点が生じる。
【０００４】
以下、具体的に説明する。容量を削減するためには、ゲート−ドレイン間の容量を極力低減させる必要がある。これは言い換えると、ゲート領域とドレイン拡散層とのオーバーラップ量を極力少なくすることである。構造としては、ゲート電極下の領域をＮリサーフ層やＮ＋ドレイン層と逆の導電型であるＰ型にし、ゲート電極をマスクとしたセルフアラインにてＮ−リサーフのインプラを行う。  
前述の構造を形成するためには、主に以下の３つの方法がある。
【０００５】
１つ目は、チャネル領域として適切な濃度を持つＰウェル（もしくはＰベース）を素子全面に形成する方法である。一般に、素子の活性領域として位置するＰ−型半導体基板は１×１０１５〜１×１０１６ｃｍ−３の濃度であり、チャネル領域としては濃度が低いため、ＣＭＯＳと同様にチャネル領域として適切な濃度を持つＰウェルを素子部全面にインプラで形成することがある。チャネル領域としては一般に１×１０１７〜１×１０１８ｃｍ−３の濃度が必要である。しかし、この構造では、Ｎ＋ドレイン層とＰウェルが比較的高濃度のＰＮ接合となる。逆バイアス印加時には、このＰＮ接合部分に空乏層が広がるが、Ｐウェル濃度が１×１０１７〜１×１０１８ｃｍ−３と高いため十分な空乏層が形成される前にブレークダウンによって素子深さ方向の耐圧に制約がでてくる。
【０００６】
２つ目は、Ｐウェル（もしくはＰベース）はソース領域のみに形成し、ゲート電極下の領域の一部にはＰウェルとは別に、Ｐ型のチャネルインプラを施す方法である。チャネルインプラは１×１０１７〜１×１０１８ｃｍ−３の濃度をもつため、チャネルインプラ層のマスクずれがしきい値に影響してくる。基板部は、ドレイン部での耐圧を確保するため１×１０１５〜１×１０１６ｃｍ−３のＰ−型半導体基板か、それと同等の濃度のＰ−型層であるため、１×１０１７〜１×１０１８ｃｍ−３の濃度をもつチャネルインプラ層のマスクずれはしきい値に大きく影響を与える。それでもゲート長が長い場合は、マスクずれが占める割合は少なくなり、その影響は少ないが、ゲート長が短くなるにつれては無視できなくなってくる。
【０００７】
３つ目として、チャネルインプラをゲート電極の下全面に入れる方法もある。チャネルインプラは通常、浅い拡散で済むのでドレイン領域部に素子深さ方向の濃度の高いＰＮ接合を形成することはない。しかし、１×１０１７〜１×１０１８ｃｍ−３の濃度をもつチャネルインプラが１×１０１６〜１×１０１８ｃｍ−３の濃度をもつＮ−リサーフ層のゲート電極寄りの先端部分で重なり、この領域のＮ−リサーフ層の濃度が極端に低減してしまう。よって、濃度の低減した部分に高い抵抗成分がのってしまい素子のオン抵抗が悪くなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、安定したしきい値を実現しながら、なおかつ高速動作を可能とした半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板の上方に形成された半導体層と、この半導体層の表面に選択的に形成された第１導電型のベース層と、このベース層上に絶縁膜を介して形成されたゲート電極と、前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、前記ベース層の表面と前記半導体層の表面に跨って選択的に形成され、前記リサーフ層と隣り合う第２導電型のドレイン層と、を備えることを特徴とするものとして構成されている。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板上方に半導体層を形成し、前記半導体層の表面に選択的に第１導電型のベース層を形成し、前記ベース層の表面に選択的に、チャネルインプラ領域を形成するための第１の不純物層を形成し、前記第１の不純物層上と前記ベース層上とに跨って、ゲート酸化膜を介してゲート電極を形成し、前記ゲート電極をマスクとして、前記ゲート電極を挟んだ一側に、第２導電型のリサーフ層を形成するための第２の不純物層を、前記ベース層の表面と前記半導体層の表面に跨った状態に形成し、前記第２の不純物層における前記ゲート電極から離れる側に第２導電型のドレイン層を形成し、これにより前記第２の不純物層における前記ゲート電極側をリサーフ層となすとともに、前記ゲート電極をマスクとして前記第１の不純物層における前記ゲート電極よりも外側に第２導電型のソース層を形成し、前記第１の不純物層における前記ゲート電極の下方に位置する部分をチャネルインプラ層とする、ことを特徴とするものとして構成されている。
【発明の効果】
【００１１】
本発明によれば、安定したしきい値を実現しながら、なおかつ高速動作が可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
実施例１
図１は、本発明の実施例１の半導体装置の断面図である。  
図１に示すように、Ｐ型（第１導電型）の基板１の上に、Ｎ＋型（第２導電型）の半導体層である低抵抗層２が形成され、その上に、Ｎ−型（第２導電型）の半導体層である高抵抗層３が形成される。
【００１３】
この基板構成に対して、Ｎ−型の高抵抗層３に選択的にＰウェル４、Ｐベース層５、チャネルインプラ領域１２、Ｎ−リサーフ層１０、Ｎ＋ソース層１１、Ｎ＋ドレイン層７、Ｐ＋層６が形成される。
【００１４】
Ｐベース層中にチャネルインプラ領域１２が選択的に形成され、その上方にゲート絶縁膜８とゲート電極９が形成される。次に、ゲート電極９をマスクとしてＮ−リサーフ層１０がゲート電極の片側に形成される。さらに、Ｎ−リサーフ層１０の側にＮ＋ドレイン層７が、その反対側にＮ＋ソース層１１、Ｐ＋層６、が形成される。また、Ｎ＋ソース層１１及びＰ＋層６上と、Ｎ＋ドレイン層７上に、それぞれ、ソース電極１３及びドレイン電極１４が形成されている。
【００１５】
本構造では、ソース側からドレイン側にかけてＰベース層５を形成してあり、ゲート下の領域はＮ＋ドレイン層７、Ｎ−リサーフ層１０と逆の導電型（ここではＰ型）となるように構成してある。さらに上記のようにゲート電極９をマスクにしてＮ−リサーフ層１０を形成することで図１に示すようにゲート電極９とＮ−リサーフ層１０とのオーバーラップ量を極力低減することが出来る。これにより、ゲート−ドレイン間容量を極力低減させることが出来、ＭＯＳＦＥＴとして高速動作が可能な構成となる。
【００１６】
以上のようにゲート下の領域にＰベース層５が全面に入り、チャネルインプラ領域１２が選択的に形成される構成にすることで、チャネルインプラ領域１２のマスクずれによるしきい値変動の影響を小さくし、かつオン抵抗等の電気特性を劣化することもない。理由は以下のとおりである。
【００１７】
ゲート下の領域で、チャネルインプラ領域１２とＰベース層５とがオーバーラップするようにした構成により、しきい値はチャネルインプラ領域１２だけでなく、Ｐベース層５とチャネルインプラ領域１２との積算の濃度によって決まる。通常、Ｐベース層は１×１０１６〜１×１０１８ｃｍ−３の濃度をもち、チャネルインプラ領域は１×１０１７〜１×１０１８ｃｍ−３の濃度をもつ。チャネルインプラのみでしきい値を決める場合は、１×１０１７〜１×１０１８ｃｍ−３の濃度をもつ拡散層がマスクあわせずれによりゲート下領域で変動し、これに伴いしきい値特性も変動してしまう。これに対して、ゲート下全面にＰベース層が形成されていれば、その分を差し引いた濃度のチャネルインプラで済む。つまり、チャネルインプラ単独でしきい値を決める構造に対して、より低い濃度のチャネルインプラで済むのでマスクずれが生じても、これがしきい値変動に与える影響は少なくて済むのである。
【００１８】
また、１×１０１７〜１×１０１８ｃｍ−３の濃度のチャネルインプラをゲート下全面に形成すると、マスクずれが生じない代わりにＮ−リサーフ層１０の先端の濃度が極端に下がり、ここに抵抗成分がのってしまい素子のオン抵抗が増加してしまう懸念がある。これに対して、本実施例では、チャネルインプラより濃度の低いＰベースのみがＮ−リサーフ層１０とオーバーラップするので、Ｎ−リサーフ層１０先端の濃度低下も緩和されオン抵抗の悪化も防ぐことが可能となる。
【００１９】
さらにＰベース層（拡散層）５のエッジと、Ｎ+ドレイン層７とが重なるように、つまり、Ｐベース層５とＮ−リサーフ層１０とが完全にオーバーラップするようにしている。オーバーラップすることを考慮して、Ｎ−リサーフ層１０の濃度を決定すればよい。
【００２０】
また、Ｎ+ドレイン層７とＰベース層５を完全には重ねて形成していないので、Ｎ+ドレイン層７とＮ−型（第２導電型）の半導体層である高抵抗層３が一部接した構造となっている。完全に重ねて形成した場合は、Ｎ+ドレイン層７とＰベース層５との間に高濃度のＰＮ接合ができて、素子耐圧低下を招くことがある。しかし、本実施例ではその課題も解消される。
【００２１】
このような構成したため、非常に安定したしきい値と、高速動作を両立した半導体装置を得ることができる。また耐圧低下や、オン抵抗の劣化を招くことも避けられる。
【００２２】
実施例２
図２は、本発明の実施例２の半導体装置の断面図である。  
図２に示すように、実施例１との違いは、Ｐウェル４を素子全面に形成したことにある。この場合は、Ｐウェルとソース電極とはＰベース層、Ｐ＋層を介して電気的に接しているため、ドレイン側では、縦方向に必ずソース−ドレイン間の電位差が生じるような素子状態を作ることになる。本実施例のように、しきい値を決める目的でなく形成されるＰウェル層４は、通常、１×１０１５〜１×１０１７ｃｍ−３の低濃度であるため、Ｎ＋ドレイン層７とＰウェル層４との間のＰＮ接合での耐圧低下を防止することができる。
【００２３】
このため、実施例１と同様、安定したしきい値と、高速動作を両立した半導体装置を得ることができる。
【００２４】
実施例３
図３は、本発明の実施例３の半導体装置の断面図である。  
図３に示すように、実施例２との違いは、図２には、素子下部の基板１の上に重ねて配置されていた、低抵抗層２であるＮ＋層埋め込み層と、高抵抗層３であるＮ−層を無くしたことにある。
【００２５】
実施例２と同様に、素子全体にＰウェル層４を形成してあるため、Ｐウェル層４の電位を調整することにより、素子の状態を決められる。このため、本実施例３のように、埋め込みＮ＋層である低抵抗層２やＮ−層である高抵抗層３が無い状態でも、実施例２と同様の効果を得ることが可能である。
【００２６】
実施例４
図４は、本発明の実施例４の半導体装置の断面図である。  
図４に示すように、実施例２との違いは、低抵抗層２であるＮ＋層埋め込み層と、高抵抗層３であるＮ−層の代わりに、Ｐ＋埋め込み層であるＰ＋層１６を形成したところにある。
【００２７】
実施例３と同様に、Ｐウェル４層とＰ＋層１６とで、素子の電位を決められるため、実施例２と同様の効果を得ることが可能である。
【００２８】
実施例５
図５は、本発明の実施例５の半導体装置の断面図である。  
図５に示すように、実施例１との違いは、Ｐベース層５の先端を図中左方向にずらしたもの、つまり、Ｎ−リサーフ層１０の一部分のみにＰベース層５がオーバーラップして形成された構造である。
【００２９】
本実施例５のように、Ｐベース層５をＮ−リサーフ層１０の一部とオーバーラップさせることで、Ｎ−リサーフ層１０が実質、濃度が２段階の構造となる。つまり、Ｎ−リサーフ層１０のゲート領域寄りの部分は、Ｐベース層５と重なった分だけ濃度が下がる。Ｎ−リサーフ層１０に２段階の濃度をもたせた構造にすることで、静耐圧のみならず、オン耐圧の双方を得るための構造と同じとなる。
【００３０】
その結果、実施例５においても、実施例１と同様の効果を得たうえに、オン耐圧も確保することが可能である。
【００３１】
実施例６
図６は、本発明の実施例６の半導体装置の断面図である。  
図６に示すように、実施例５との違いは、Ｎ−リサーフ層１０（１０ａ，１０ｂ）を２段構造にしたことである。
【００３２】
つまり、オン耐圧を確保するために、Ｎ−リサーフ層１０（１０ａ，１０ｂ）を２段構造にし、さらにＰベース層５がＮ−リサーフ層１０ａの一部にオーバーラップするように形成している。
【００３３】
本実施例６のように、Ｎ−リサーフ層１０（１０ａ，１０ｂ）における濃度勾配が２段になることで、電界集中が緩和される。さらに、本実施例の場合は、Ｐベース層５がＮ−リサーフ層１０ａの一部にオーバーラップしており、Ｎ−リサーフ層１０（１０ａ，１０ｂ）が実質的に３段構造になったのと同様の効果を得ることが可能となる。即ち、図６において、Ｎリサーフ層１０（１０ａ，１０ｂ）の実質的な濃度を見ると、左側のＮリサーフ層１０ｂ（Ｎ−）とその下のＰベース層５による濃度と、中央のＮ−リサーフ層Ｎ１０ａの一部（左側）とその下のＰベース層５による濃度と、右側のＮ−リサーフ層Ｎ１０ａの残部（右側）による濃度の、実質３段構造の濃度を有することになる。なお、本実施例では、Ｎ−リサーフ層１０（１０ａ，１０ｂ）を２段構造としたが、これを更に段数の多い構成とすれば更に電界集中緩和効果が高まることは言うまでもない。  
その結果、実施例６においても、実施例５と同様の効果を得ることが可能である。
【００３４】
次に、図１の装置の製造方法について説明する。以下の説明では、レジスト膜形成、露光、現象、エッチング、レジストパターンの除去等についての詳しい説明は省略する。
【００３５】
先ず、図７からわかるように、Ｐ型の基板１の上に、Ｎ＋半導体層としての低抵抗層（Ｎ＋)２及びＮ−半導体層としての高抵抗層（Ｎ−）３を形成する。
【００３６】
次に、図８からわかるように、高抵抗層（Ｎ−）３中に、Ｐ型不純物の打ち込み、拡散等によって、選択的に、Ｐ型のウェル４とＰベース層５を形成する。
【００３７】
次に、図９からわかるように、Ｐベース層５中に、不純物の打ち込み、拡散等によって、選択的に、チャネルインプラ領域１２を形成するためのＰ型の不純物領域１２Ａを形成する。
【００３８】
次に、図１０に示すように、不純物領域１２Ａ、Ｐベース層５及び高抵抗層（Ｎ−）３上に、ＳｉＯ２等のゲート絶縁膜用材料層を形成し、この上にポリシリコン等のゲート電極用材料層を堆積し、この後これらをパターンニングすることにより図示のゲート絶縁膜８及びゲート電極９を形成する。ゲート電極９と不純物領域１２Ａの先端との相対的ずれが、いわゆる、マスクずれである。
【００３９】
次に、図１１に示すように、ゲート電極９をマスクとして、Ｎ型不純物の打ち込み、拡散等によって不純物層（Ｎ−）１０Ａが形成される。
【００４０】
次に、図１２及び図１３からわかるように、Ｎ型不純物の打ち込み、拡散等によってＮ＋ソース層１１、Ｎ＋ドレイン層７を形成し、これによって同時にチャネルインプラ領域１２とリサーフ層１０も区画、形成される。また、これらとは別に、Ｐ型不純物の打ち込み、拡散等によってＰ＋層６が形成される。
【００４１】
なお、以上に各種の装置及びその一製造方法について説明したが、各部位、特にＦＥＴの各部位の半導体の導電型は以上に説明したものと逆にすることができる。例えば、図１３の実施例は、図１の実施例に対応するもので、導電型を反対のものとした実施例の一例を示す。
【００４２】
さらに、図１では、Ｐ型（第１導電型）の基板１の上に、Ｎ＋型（第２導電型）の半導体層である低抵抗層２が形成され、その上に、Ｎ−型（第２導電型）の半導体層である高抵抗層３が形成されているが、基板構成はこの限りではない。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１の半導体装置の断面図である。
【図２】本発明の実施例２の半導体装置の断面図である。
【図３】本発明の実施例３の半導体装置の断面図である。
【図４】本発明の実施例４の半導体装置の断面図である。
【図５】本発明の実施例５の半導体装置の断面図である。
【図６】本発明の実施例６の半導体装置の断面図である。
【図７】図１の半導体装置の製造方法の工程断面図の１つである。
【図８】図７に続く図１の半導体装置の製造方法の工程断面図の１つである。
【図９】図８に続く図１の半導体装置の製造方法の工程断面図の１つである。
【図１０】図９に続く図１の半導体装置の製造方法の工程断面図の１つである。
【図１１】図１０に続く図１の半導体装置の製造方法の工程断面図の１つである。
【図１２】図１１に続く図１の半導体装置の製造方法の工程断面図の１つである。
【図１３】図１の半導体装置に対応する導電型の異なる半導体装置の断面図である。
【符号の説明】
【００４４】
１  基板
２  低抵抗層
３  高抵抗層
４  ウェル
５  Ｐベース層
６  Ｐ＋層
７  Ｎ＋ドレイン層
８  絶縁膜
９  ゲート電極
１０  Ｎ−リサーフ層
１１  Ｎ＋ソース層
１２  チャネルインプラ領域
１３  ソース電極
１４  ドレイン電極
１５  Ｐ−層
１６  Ｐ＋層
【図１】
2007049039.tif 000003
【図２】
2007049039.tif 000004
【図３】
2007049039.tif 000005
【図４】
2007049039.tif 000006
【図５】
2007049039.tif 000007
【図６】
2007049039.tif 000008
【図７】
2007049039.tif 000009
【図８】
2007049039.tif 000010
【図９】
2007049039.tif 000011
【図１０】
2007049039.tif 000012
【図１１】
2007049039.tif 000013
【図１２】
2007049039.tif 000014
【図１３】
2007049039.tif 000015
【手続補正書】
【提出日】平成18年9月6日(2006.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上方に選択的に形成された第１導電型のベース層と、
このベース層上に絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、
前記ベース層の表面に選択的に形成され、前記ソース層と隣り合うと共に前記ゲート電極の下方に位置する、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域と、
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、
前記リサーフ層と隣り合うと共に前記ベース層と一部がオーバーラップする、前記リサーフ層よりも高濃度の第２導電型のドレイン層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ベース層は、前記ベース層よりも低濃度であり前記基板の上方の第１導電型のウェル層に選択的に形成されており、
前記ドレイン層における前記ベース層とオーバーラップしていない一部は、前記ウェル層と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に形成された第２導電型の半導体層と、
この半導体層の表面に選択的に形成された第１導電型のベース層と、
このベース層上に絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、
前記ベース層の表面に選択的に形成され、前記ソース層と隣り合うと共に前記ゲート電極の下方に位置する、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域と、  
前記ベース層の表面と前記半導体層の表面にオーバーラップして選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、
前記半導体層の表面に選択的に形成され、前記リサーフ層と隣り合うと共に前記半導体層の表面に選択的に形成された、前記リサーフ層及び前記半導体層よりも高濃度の第２導電型のドレイン層と、
を備えることを特徴とする半導体装置。
【請求項４】
前記リサーフ層は、前記ゲート電極側の第１の部分と、それよりも高濃度の反対側の第２の部分とを備え、前記第１の部分は前記ベース層の表面に形成され、前記第２の部分は前記ベース層と前記半導体層とにオーバーラップして形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板の上方に選択的に第１導電型のベース層を形成し、
前記ベース層の表面に選択的に、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域を形成するための第１の不純物層を形成し、
前記第１の不純物層上と前記ベース層上とに跨って、ゲート酸化膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして、前記ゲート電極を挟んだ一側の前記ベース層上に、第２導電型のリサーフ層を形成するための第２の不純物層を形成し、
前記第２の不純物層における前記ゲート電極から離れる側に前記第２の不純物層よりも高濃度の第２導電型のドレイン層を形成し、これにより前記第２の不純物層における前記ゲート電極側をリサーフ層となすとともに、前記ゲート電極をマスクとして、前記第１の不純物層における前記ゲート電極よりも外側に第２導電型のソース層を形成し、前記第１の不純物層における前記ゲート電極の下方に位置する部分をチャネルインプラ層とする、
ことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の半導体装置は、半導体基板の上方に選択的に形成された第１導電型のベース層と、このベース層上に絶縁膜を介して形成されたゲート電極と、前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、前記ベース層の表面に選択的に形成され、前記ソース層と隣り合うと共に前記ゲート電極の下方に位置する、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域と、前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、前記リサーフ層と隣り合うと共に前記ベース層と一部がオーバーラップする、前記リサーフ層よりも高濃度の第２導電型のドレイン層と、を備えることを特徴とするものとして構成されている。
本発明の半導体装置は、半導体基板の上方に形成された第２導電型の半導体層と、この半導体層の表面に選択的に形成された第１導電型のベース層と、このベース層上に絶縁膜を介して形成されたゲート電極と、前記ベース層の表面に選択的に形成され、前記ゲート電極を挟んだ一側に位置する第２導電型のソース層と、前記ベース層の表面に選択的に形成され、前記ソース層と隣り合うと共に前記ゲート電極の下方に位置する、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域と、前記ベース層の表面と前記半導体層の表面にオーバーラップして選択的に形成され、前記ゲート電極を挟んだ他側に位置する第２導電型のリサーフ層と、前記半導体層の表面に選択的に形成され、前記リサーフ層と隣り合うと共に前記半導体層の表面に選択的に形成された、前記リサーフ層及び前記半導体層よりも高濃度の第２導電型のドレイン層と、を備えることを特徴とするものとして構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板の上方に選択的に第１導電型のベース層を形成し、前記ベース層の表面に選択的に、前記ベース層よりも高濃度の第１導電型のチャネルインプラ領域を形成するための第１の不純物層を形成し、前記第１の不純物層上と前記ベース層上とに跨って、ゲート酸化膜を介してゲート電極を形成し、前記ゲート電極をマスクとして、前記ゲート電極を挟んだ一側の前記ベース層上に、第２導電型のリサーフ層を形成するための第２の不純物層を形成し、前記第２の不純物層における前記ゲート電極から離れる側に前記第２の不純物層よりも高濃度の第２導電型のドレイン層を形成し、これにより前記第２の不純物層における前記ゲート電極側をリサーフ層となすとともに、前記ゲート電極をマスクとして、前記第１の不純物層における前記ゲート電極よりも外側に第２導電型のソース層を形成し、前記第１の不純物層における前記ゲート電極の下方に位置する部分をチャネルインプラ層とする、ことを特徴とするものとして構成されている。