(57)【要約】【課題】  ダマシン配線プロセスにおける層間膜剥れや配線溝外のＣｕ膜残存を抑えることが可能な半導体製造方法を提供する。【解決手段】  半導体基板上に、第１の層間膜を形成する工程と、前記第１の層間膜の外周部を除去する第１のエッジカットを行なう工程と、前記第１の層間膜上に、第１のエッジカット位置より外側で第２のエッジカットを施した配線パターンを形成する工程と、前記配線パターンにより、前記第１の層間膜に配線溝を形成するとともに、エッジカットを行なう工程と、前記配線溝が形成された前記第１の層間膜上に、前記第１のエッジカット位置と第２のエッジカット位置の間に第３のエッジカットを施した配線層を形成する工程を備える。【選択図】  図４
2007027380.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の層間膜を形成する工程と、
前記第１の層間膜の外周部を除去する第１のエッジカットを行なう工程と、
前記第１の層間膜上に、第１のエッジカット位置より外側で第２のエッジカットを施した配線パターンを形成する工程と、
前記配線パターンにより、前記第１の層間膜に配線溝を形成するとともに、エッジカットを行なう工程と、
前記配線溝が形成された前記第１の層間膜上に、前記第１のエッジカット位置と第２のエッジカット位置の間に第３のエッジカットを施した配線層を形成する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記第１の層間膜が低誘電率膜を形成する塗布膜であることを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
ＣＭＰにより配線溝内以外に形成された配線層を除去する工程を備えることを特徴とする請求項１に記載の半導体製造方法。
【請求項４】
前記第１の層間膜上に、第２の層間膜を形成する工程と、
前記配線パターンにより、前記第２の層間膜に配線溝を形成するとともに、エッジカットを行なう工程を備えることを特徴とする請求項１に記載の半導体製造方法。
【請求項５】
前記第１の層間膜の下層となるように、第３の層間膜を形成する工程と、
前記配線パターンにより、前記第３の層間膜に配線溝を形成するとともに、エッジカットを行なう工程を備えることを特徴とする請求項４に記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばダマシンプロセスにより配線層を形成する工程を備えた半導体製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化、高性能化に伴い、ダマシン配線プロセスによるＣｕ配線が用いられている。ダマシン配線プロセスは、例えば、先ず、図１１に示すように、半導体基板１０１上に層間膜用塗布膜１０２を成膜し、エッジカットを行なった後、Ｃａｐ用ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜１０３を形成する。次いで、図１２に示すように、リソグラフィ技術を用いて、レジスト配線パターン１０４を形成する。そして、図１３に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術により、Ｃａｐ用ＣＶＤ膜１０３と層間膜用塗布膜１０２をパターニングし、配線溝１０５を形成し、図１４に示すように、スパッタ技術とメッキ技術により、素子形成領域上にＣｕ配線層１０６を形成する。さらに、図１５に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、配線溝１０５内にＣｕを残し、余剰のＣｕを除去してＣｕ配線１０６’を形成するが、このとき、ＣＭＰ時のストレスなどにより、層間膜用塗布膜１０２と下層との密着性が劣化し、層間膜用の塗布膜１０２のエッジカット位置より層間膜剥れという問題が発生していた。
【０００３】
そこで、層間膜剥れを抑制するために、エッジカット位置を上層に行くほど外側にずらす手法が提案されている（例えば特許文献１参照）。しかしながら、図１６に示すように、Ｃａｐ用ＣＶＤ膜１０３のエッジカット位置の外側でＣｕ配線層１０６をエッジカットすると、図１７に示すように、ＣＭＰ工程後にＣａｐ用ＣＶＤ膜１０３の外側にＣｕ膜１０６”がリング状に残存し、例えば、後工程のＲＩＥ工程において、装置内を汚染することにより、エッチングレートが変動するなどという問題が生じていた。
【特許文献１】特開２００１−８５５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ダマシン配線プロセスにおける層間膜剥れや配線溝外のＣｕ膜残存を抑えることが可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板上に、第１の層間膜を形成する工程と、前記第１の層間膜の外周部を除去する第１のエッジカットを行なう工程と、前記第１の層間膜上に、第１のエッジカット位置より外側で第２のエッジカットを施した配線パターンを形成する工程と、前記配線パターンにより、前記第１の層間膜に配線溝を形成するとともに、エッジカットを行なう工程と、前記配線溝が形成された前記第１の層間膜上に、前記第１のエッジカット位置と第２のエッジカット位置の間に第３のエッジカットを施した配線層を形成する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００６】
本発明の一実施態様によれば、ダマシン配線プロセスにおける層間膜剥れや配線溝外のＣｕ膜残存を抑えることが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施形態について、図を参照して説明する。
【０００８】
（実施形態１）
本実施形態の半導体製造方法を図１〜５に示す。先ず、図１に示すように、素子領域（図示せず）の形成された半導体基板１上に、例えば低誘電率膜からなる層間膜用塗布膜２を成膜し、外周部を位置ａでエッジカットした後、例えばシリコンオキサイド、シリコンナイトライドなどからなるＣａｐ用ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜３を形成する。そして、図２に示すように、リソグラフィ技術により、配線パターン４を形成する。このとき、配線パターン４の外周ラインを位置ａの外側となる位置ｂとなるようにパターニングを行う。
【０００９】
次いで、図３に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術により、Ｃａｐ用ＣＶＤ膜３及び層間膜用塗布膜２をエッチングして、配線溝５を形成するとともに、Ｃａｐ用ＣＶＤ膜３の外周部を、位置ｂでエッジカットする。そして、図４に示すように、スパッタ技術とメッキ技術により、Ｃｕ配線層６を形成する。このとき、例えば、外周をシールドする、外周に電極を取るなどにより、位置ａと位置ｂの間となる位置ｃでエッジカットを行う。
【００１０】
次いで、図５に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、余剰のＣｕを除去し、配線溝５内のみにＣｕを残すことによりＣｕ配線６’を形成する。
【００１１】
本実施形態において、層間膜用塗布膜２のエッジカット位置より外側で、Ｃａｐ用ＣＶＤ膜３のエッジカット位置より内側となるように、Ｃｕ配線層６のエッジカットを行うことにより、ＣＭＰ時に、層間膜用塗布膜が露出することがないため、層間膜剥れを抑えることが可能となるととともに、Ｃａｐ用ＣＶＤ膜の外側へのＣｕ膜のリング状残存を抑えることが可能となる。
【００１２】
（実施形態２）
本実施形態の半導体製造方法を図６〜１０に示す。本実施形態においては、層間膜用ＣＶＤ膜を形成した後に、層間膜用塗布膜を形成する点で、実施形態１と異なっている。
【００１３】
先ず、図６に示すように、素子領域（図示せず）の形成された半導体基板１１上に、シリコンオキサイド、シリコンナイトライドなどからなる層間膜用ＣＶＤ膜１２を形成した後、実施形態１と同様に、例えば低誘電率膜からなる層間膜用塗布膜１３を成膜し、外周部を位置ａで層間膜用ＣＶＤ膜１２とともにエッジカットした後、例えばＳｉＯ２などからなるＣａｐ用のＣＶＤ膜１４を形成する。そして、図７に示すように、リソグラフィ技術により、配線パターン１５を形成する。このとき、配線パターン１５の外周ラインを、位置ａの外側となる位置ｂとなるようにパターニングを行う。
【００１４】
次いで、図８に示すように、実施形態１と同様に、ＲＩＥ技術により、Ｃａｐ用ＣＶＤ膜１４、層間膜用塗布膜１３及び層間膜用ＣＶＤ膜１２をエッチングして、配線溝１６を形成するとともに、層間膜用ＣＶＤ膜１２及びＣａｐ用ＣＶＤ膜１４の外周部を、位置ｂでエッジカットする。そして、図９に示すように、スパッタ技術とメッキ技術により、Ｃｕ配線層１７を形成する。このとき、例えば、外周をシールドする、外周に電極を取るなどにより、位置ａと位置ｂの間となる位置ｃでエッジカットを行う。
【００１５】
次いで、図１０に示すように、実施形態１と同様に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、余剰のＣｕを除去し、配線溝１６内のみにＣｕを残すことによりＣｕ配線１７’を形成する。
【００１６】
本実施形態において、実施形態１と同様に、層間膜用塗布膜２のエッジカット位置より外側で、Ｃａｐ用ＣＶＤ膜３のエッジカット位置より内側となるように、Ｃｕ配線層１７のエッジカットを行うことにより、ＣＭＰ時に、層間膜用塗布膜が露出することがないため、層間膜剥れを抑えることが可能となるととともに、Ｃａｐ用ＣＶＤ膜の外側へのＣｕ膜のリング状残存を抑えることが可能となる。
【００１７】
これら実施形態において、層間膜用塗布膜上に、Ｃａｐ用ＣＶＤ膜を形成しているが、必ずしも設けなくても良い。
【００１８】
また、Ｃｕ配線層のエッジカットを、層間膜用塗布膜のエッジカット位置より外側で、Ｃａｐ用ＣＶＤ膜のエッジカット位置より内側となるように行っているが、プロセスマージンを考慮すると、層間膜用塗布膜のエッジカット位置とＣａｐ用ＣＶＤ膜のエッジカット位置の中間近傍でエッジカットを行う、すなわち、位置ａとｃの距離と位置ｂとｃの距離が等しいことがより好ましい。一般に、メッキ装置によりＣｕ配線層のエッジカット位置は決まってしまうため、これを外周から２ｍｍ程度とすると、素子領域に影響しない程度内側（例えば外周から３ｍｍ程度）の位置で、層間膜用塗布膜のエッジカットを行い、半導体基板外周より１ｍｍ程度内側でＣａｐ用ＣＶＤ膜のエッジカットを行えばよい。
【００１９】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様における半導体製造工程を示す図。
【図２】本発明の一態様における半導体製造工程を示す図。
【図３】本発明の一態様における半導体製造工程を示す図。
【図４】本発明の一態様における半導体製造工程を示す図。
【図５】本発明の一態様における半導体製造工程を示す図。
【図６】本発明の一態様における半導体製造工程を示す図。
【図７】本発明の一態様における半導体製造工程を示す図。
【図８】本発明の一態様における半導体製造工程を示す図。
【図９】本発明の一態様における半導体製造工程を示す図。
【図１０】本発明の一態様における半導体製造工程を示す図。
【図１１】従来の半導体製造工程を示す図。
【図１２】従来の半導体製造工程を示す図。
【図１３】従来の半導体製造工程を示す図。
【図１４】従来の半導体製造工程を示す図。
【図１５】従来の半導体製造工程における問題を示す図。
【図１６】従来の半導体製造工程を示す図。
【図１７】従来の半導体製造工程における問題を示す図。
【符号の説明】
【００２１】
１、１１、１０１  半導体基板
２、１３、１０２  層間膜用塗布膜
３、１４、１０３  Ｃａｐ用ＣＶＤ膜
４、１５、１０４  配線パターン
５、１６、１０５  配線溝
６、１７、１０６  Ｃｕ配線層
６’、１７’、１０６’  Ｃｕ配線
１２  層間膜用ＣＶＤ膜
【図１】
2007027380.tif 000003
【図２】
2007027380.tif 000004
【図３】
2007027380.tif 000005
【図４】
2007027380.tif 000006
【図５】
2007027380.tif 000007
【図６】
2007027380.tif 000008
【図７】
2007027380.tif 000009
【図８】
2007027380.tif 000010
【図９】
2007027380.tif 000011
【図１０】
2007027380.tif 000012
【図１１】
2007027380.tif 000013
【図１２】
2007027380.tif 000014
【図１３】
2007027380.tif 000015
【図１４】
2007027380.tif 000016
【図１５】
2007027380.tif 000017
【図１６】
2007027380.tif 000018
【図１７】
2007027380.tif 000019