(57)【要約】【課題】  セルプレート固定型のＦｅＲＡＭメモリ装置において、ストレージノードのリセットを行うリセットトランジスタのＲＥＳ＿Ｎ（ソース線）を、低抵抗とするメモリ装置を提供することを目的とする。【解決手段】  メモリセル１０１は、強誘電体容量と、メモリセル選択を行う第１のＭＯＳトランジスタと、ストレージノードのリセットを行うリセットトランジスタである第２のＭＯＳトランジスタから構成され、第２のＭＯＳトランジスタのＲＥＳ＿Ｎ（ソース線）（不純物活性化領域）への電位供給を、強誘電体容量の上部電極以下の導電層である不純物活性化領域と、ビット線ＢＬを構成するビット線形成配線層の２つの導電層で行う構成とする。この構成によれば、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり、安定動作が可能になる。【選択図】      図１
2007012950.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
前記第二の接続手段の第二の電極への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される２つ以上の導電層によって行われること
を特徴とするメモリ装置。
【請求項２】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
前記メモリアレイを包含するバリア膜を備え、
前記第二の接続手段の第二の電極への電位供給は、前記バリア膜以下の下層に配置される２つ以上の導電層によって行われること
を特徴とするメモリ装置。
【請求項３】
前記メモリアレイに、情報の記憶には使用しない第二の情報記憶素子を設けること
を特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項４】
前記２つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であること
を特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項５】
前記２つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であり、前記ビット線とほぼ同一形状で、かつほぼ同一間隔で形成されていること
を特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項６】
前記２つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であること
を特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項７】
前記２つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であり、前記情報記憶素子の第二の電極とほぼ同一形状で、かつほぼ同一の間隔で形成されていること
を特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項８】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
同一の前記ワード線に接続される２つ以上のメモリセルの第二の接続手段の第二の電極が、連続した形状の第一の導電層で接続されるメモリセル群を、複数備える構成とすること
を特徴とするメモリ装置。
【請求項９】
前記第一の導電層への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される１つ以上の導電層によって行われること
を特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記メモリセルアレイを包含する形状のバリア膜を備え、前記第一の導電層の電位固定は、前記バリア膜以下の下層に配置される１つ以上の導電層によって行われること
を特徴とする請求項８記載のメモリ装置。
【請求項１１】
情報の記憶には使用しない第二の情報記憶素子を備えるダミーメモリセルを備え、前記連続した形状が前記ダミーメモリセル内で分断されること
を特徴とする請求項８記載のメモリ装置。
【請求項１２】
前記第一の情報記憶素子が、強誘電体容量であること
を特徴とする請求項１または請求項２または請求項８に記載のメモリ装置。
【請求項１３】
前記バリア膜は、メタル配線層の拡散工程における前記第一の情報記憶素子の特性劣化を防ぐバリア膜であること
を特徴とする請求項２または請求項８に記載のメモリ装置。
【請求項１４】
前記第一の接続手段が、MOSトランジスタであること
を特徴とする請求項１または請求項２または請求項８に記載のメモリ装置。
【請求項１５】
前記第二の接続手段が、MOSトランジスタであること
を特徴とする請求項１または請求項２または請求項８に記載のメモリ装置。
【請求項１６】
前記第二の接続手段が、抵抗素子であること
を特徴とする請求項１または請求項２または請求項８に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置（メモリ装置）、特に強誘電体を搭載した半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発性にする半導体記憶装置が知られている。この半導体記憶装置は、強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が０になった際にも強誘電体には残留分極が残り、これを利用して不揮発性データの記憶を行うものである。
【０００３】
このような強誘電体を搭載した従来のＦｅ（ferroelectic）ＲＡＭのメモリセルの構成、読み出し、書き込み手法が、例えば特許文献１で開示されている。
【特許文献１】特許第２７２３３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体記憶装置では、メモリアレイのレイアウト（配置）構成について言及されておらず、メモリアレイをレイアウトする場合、以下のような課題がある。
【０００５】
図２８に従来の構成を示す。２８０１がメモリセルである。図２９に図２８のａ２８０１-ａ２８０１’断面を示す。図３０にメモリセル２８０１の回路図を示す。
メモリセル２８０１は、通常のメモリセルであり、図３０に示すように、シリコン基板上に形成された、強誘電体容量６０１（第一の情報記憶素子の一例）と、メモリセル選択を行う第１のＭＯＳトランジスタ６０２（第一の接続手段の一例）と、ストレージノードをＲＥＳ＿Ｎ（ソース線）に接続制御するリセットトランジスタである第２のＭＯＳトランジスタ６０３（第二の接続手段の一例）から構成され、不純物活性化領域ＯＤにより接続されている。そして、このようなメモリセル２８０１が行列状に配列されることによりメモリアレイ（メモリセルアレイ）が形成されている。
【０００６】
強誘電体容量６０１は、強誘電体容量上部電極ＦＱ（第一の情報記憶素子の第二の電極）と強誘導体ＦＥと強誘電体容量下部電極ＳＳ（第一の情報記憶素子の第一の電極）から構成され、強誘電体容量上部電極ＦＱがＣＰ（セルプレート線）に接続されている。
【０００７】
また第１のMOSトランジスタ６０２のゲート電極ＰＳは、ＷＬ（ワード線）に接続され、一方の不純物活性化領域ＯＤ（第一の接続手段の第二の電極）は、ビット線コンタクトＣＢを介してビット線形成配線層ＭＯ、すなわちＢＬ（ビット線）に接続されている。
【０００８】
また、第２のMOSトランジスタ６０３のゲート電極ＰＳは、ＲＥＳ（ストレージノードリセット信号線）に接続され、一方の不純物活性化領域ＯＤ（第一の接続手段の第二の電極）はＲＥＳ＿Ｎ（ソース線）に接続されている。またＲＥＳ＿Ｎ（ソース線）が、不純物活性化領域ＯＤにより形成されている。
【０００９】
また強誘電体容量下部電極ＳＳに接続される強誘電体容量コンタクトＣＳの下層の不純物活性化領域ＯＤが、第１のＭＯＳトランジスタ６０２の他方の不純物活性化領域（第一の接続手段の第一の電極）と第２のＭＯＳトランジスタ６０３の他方の不純物活性化領域ＯＤ（第二の接続手段の第一の電極）を形成し（第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極および第二の接続手段の第一の電極がそれぞれ互いに接続し）、ストレージノードを形成している。
【００１０】
上記ＦｅＲＡＭのメモリセルは、スタンバイ状態では、ＣＰ（セルプレート線）はＶＣＰ｛＝ＶＣＣ（電源電位）／２｝の電位に、ＲＥＳ＿Ｎ（ソース線）はＶＣＰの電位に、ＢＬ（ビット線）はＶＣＰの電位に、ＷＬ（ワード線）はＶＳＳ（接地電位）のレベルに、ＲＥＳ（ストレージノードリセット信号線）はＶＰＰ（ＶＣＣより高い電位）のレベルに電位が固定され、よって、強誘電体容量６０１の上部電極ＦＱと下部電極ＳＳの電位差がなくなるためデータが保持される。しかし、ＲＥＳ＿Ｎ（ソース線）は不純物活性化領域ＯＤでレイアウトされるため、メモリアレイ内部のＲＥＳ＿Ｎ（ソース線）が高抵抗になる（図２８中Ａ点）。このため、ＶＣＰが電位変動を起こした場合、強誘電体容量６０１の上部電極ＦＱと下部電極ＳＳの電位差が発生しデータ破壊が起きる課題（課題１）がある。
【００１１】
また、所望の抵抗以下になるようにＲＥＳ＿Ｎ（ソース線）をメタル配線で裏打ちを行う方法がある。この構成を図３１に示す。３００１がメモリセルである。図３２に図３１のＡ３００１-Ａ３００１’断面を示す。図３３に図３１のＢ３００１-Ｂ３００１’断面を示す。
【００１２】
図３３に示すように、ＲＥＳ＿Ｎ（ソース線）を形成する不純物活性化領域ＯＤに、コンタクトＣＷを介して第１メタル配線層Ｍ１を接続している。
この構成では、メモリセル群１とメモリセル群２との間に第１メタル配線層Ｍ１が配置され、メモリセル群１とメモリセル群２との間でメモリセル配置の周期性が損なわれる。このため、少なくともメモリセル群１とメモリセル群２の特性に悪影響を及ぼす課題（課題２）がある。
【００１３】
さらにメモリアレイを包含するバリア膜が配置されるメモリ装置を図３４に示す。３３０１がメモリセルである。図３４のＡ３３０１-Ａ３３０１’断面を図３５に示す。図３４のＢ３３０１-Ｂ３３０１’断面を図３６に示す。
【００１４】
第１メタル配線層Ｍ１を挟んで、メモリセルの上方にバリア膜ＨＢが配置されている。
この構成においては、バリア膜ＨＢ間のセパレーション（図３４中Ｌ４）及びバリア膜ＨＢ端部からメモリセルまでのオーバーラップ（図３４中Ｌ３）が必要となるためレイアウト面積の増大がさけられないという課題（課題３）がある。また、ＲＥＳ＿Ｎ（ソース線）を構成する不純物活性化領域ＯＤの周辺長および面積が大きくなるため、ジャンクションリークの増加、もしくは該不純物活性化領域ＯＤで構成するトランジスタ特性の悪化が引き起こされる課題（課題４）がある。
【００１５】
そこで、本発明は、上記課題１〜課題４を解決できる半導体記憶装置を提供することを目的としたものである。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明のメモリ装置は、シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、前記第二の接続手段の第二の電極への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される２つ以上の導電層によって行われることを特徴とするものである。
【００１７】
また本発明のメモリ装置は、前記メモリアレイを包含するバリア膜を備え、前記第二の接続手段の第二の電極への電位供給は、前記バリア膜以下の下層に配置される２つ以上の導電層によって行われることを特徴とするものである。
【００１８】
また本発明のメモリ装置は、前記メモリアレイに、情報の記憶には使用しない第二の情報記憶素子を設けることを特徴とするものである。
また本発明のメモリ装置は、前記２つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であることを特徴とするものである。
【００１９】
また本発明のメモリ装置は、前記２つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であり、前記ビット線とほぼ同一形状で、かつほぼ同一の間隔で形成されていることを特徴とするものである。
【００２０】
また本発明のメモリ装置は、前記２つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であることを特徴とするものである。
また本発明のメモリ装置は、前記２つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であり、前記情報記憶素子の第二の電極とほぼ同一形状で、かつほぼ同一の間隔で形成されていることを特徴とするものである。
【００２１】
また本発明のメモリ装置は、同一の前記ワード線に接続される２つ以上のメモリセルの第二の接続手段の第二の電極が、連続した形状の第一の導電層で接続されるメモリセル群を、複数備える構成とすることを特徴とするものである。
【００２２】
また本発明のメモリ装置は、前記第一の導電層への電位供給を、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される１つ以上の導電層によって行うことを特徴とするものである。
【００２３】
また本発明のメモリ装置は、前記メモリアレイを包含する形状のバリア膜を備え、前記第一の導電層の電位固定を、前記バリア膜以下の下層に配置される１つ以上の導電層によって行うことを特徴とするものである。
【００２４】
また本発明のメモリ装置は、情報の記憶には使用しない第二の情報記憶素子を備えるダミーメモリセルを備え、前記連続した形状が前記ダミーメモリセル内で分断されることを特徴とするものである。
【００２５】
また本発明のメモリ装置は、前記第一の情報記憶素子が、強誘電体容量であることを特徴とするものである。
また本発明のメモリ装置は、前記バリア膜は、メタル配線層の拡散工程における前記第一の情報記憶素子の特性劣化を防ぐバリア膜であることを特徴とするものである。
【００２６】
また本発明のメモリ装置は、前記第一の接続手段が、ＭＯＳトランジスタであることを特徴とするものである。
また本発明のメモリ装置は、前記第二の接続手段が、ＭＯＳトランジスタであることを特徴とするものである。
【００２７】
また本発明のメモリ装置は、前記第二の接続手段が、抵抗素子であることを特徴とするものである。
【発明の効果】
【００２８】
本発明のメモリ装置は、第二の接続手段の第二の電極への電位供給を低抵抗、小面積で行うことが可能で、メモリアレイの形状の周期性を最大限に保持でき、高集積、高歩留まりで、安定動作が可能なメモリ装置を提供することができる、という効果を有している。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、図２８〜図３６を参照しながら説明した構成と同一の構成には同一の符号を付して説明を省略する。
［実施の形態１］
以下、本発明の実施の形態１について、図１から図６を参照しながら説明する。この実施の形態１は、請求項１、３、４、５、１２，１４，１５に記載のメモリ装置を実現する。
【００３０】
図１は本発明の実施の形態１によるメモリ装置の平面図であり、図１中のＡ１０１−Ａ１０１’断面、Ａ１０２−Ａ１０２’断面、Ｂ１０１−Ｂ１０１’断面、Ｂ１０２−Ｂ１０２’断面をそれぞれ、図２、３、４、５に示す。
【００３１】
図１の１０１は通常のメモリセルで、図３０により説明したメモリセル２８０１と同一の構成をしており、１つの強誘電体容量６０１と２つのＭＯＳトランジスタ６０２，６０３から構成される。また図１の１０２と１０３はメモリセル１０１をアレイ配置したメモリアレイである。
【００３２】
図１の１０５は情報の記憶は行わないダミーメモリセルであり、１つの強誘電体容量と２つのＭＯＳトランジスタから構成される。このダミーメモリセル１０５の回路図を図６に示す。図６において７０１は強誘電体ダミー容量で、７０２と７０３はＭＯＳトランジスタである。
【００３３】
このダミーメモリセル１０５は、通常のメモリセル１０１と同一の構成であるが、図３にも示すように、第１のＭＯＳトランジスタ７０２の一方の不純物活性化領域ＯＤ（第一の接続手段の第二の電極）が、ビット線形成配線層ＭＯ、すなわちＢＬ（ビット線）に接続されてなく、情報記憶を行わない強誘電体ダミー容量７０１が備えられた構成となっている。
【００３４】
図５において、ＳＴ１は、メモリセル１０１およびダミーメモリセル１０５間を絶縁分離する素子分離領域である。
またダミーメモリセル１０５に配置されるビット線形成配線層ＭＯは、ＲＥＳ＿Ｎ（ソース線）の電位にメモリアレイ外部で接続され、ダミーメモリセル１０５内のＲＥＳ＿Ｎ（ソース線）の電位の不純物活性化領域ＯＤにビット線コンタクトＣＢで接続されている（図１、図３および図４参照）。すなわち、ダミーメモリセル１０５内のＲＥＳ＿Ｎ（ソース線）の電位がＢＬ（ビット線）の電位とされ、アレイ内部のＲＥＳ＿Ｎ（ソース線）の電位（不純物活性化領域ＯＤの電位）の固定が強化されている。
【００３５】
このように、ダミーメモリセル１０５の第２のＭＯＳトランジスタ７０３への電位供給を、強誘電体容量７０１の上部電極ＦＱ以下の導電層である不純物活性化領域ＯＤと、ビット線ＢＬを構成するビット線形成配線層ＭＯの２つの導電層で行う構成とされており、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり安定動作が可能となっている。
【００３６】
また、図３に示すように、ダミーメモリセル１０５内のＲＥＳ＿Ｎ（ソース線）の電位供給に用いるビット線形成配線層ＭＯ形状を、他のメモリセル１０１のビット線形成配線層ＭＯ形状（ビット線ＢＬ）とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、ビット線形成配線層ＭＯ形状（ビット線ＢＬ）の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、ビット線ＢＬの断線や短絡を防ぎ歩留まりを改善できる。
【００３７】
また、図１および図３に示すように、ダミーメモリセル１０５内には通常のメモリセル１０１と同一形状の強誘電体ＦＥ、上部電極ＦＱ、下部電極ＳＳ、強誘導体容量コンタクトＣＳからなる強誘電体ダミー容量７０１を備えるため、強誘電体容量６０１，７０１の形状の周期性を維持することができ、周期性が崩れることによる強誘電体容量６０１への特性劣化や形状異常を回避でき、メモリセル１０１の特性への悪影響を回避できる。
［実施の形態２］
以下、本発明の実施の形態２について、図７から図１１を参照しながら説明する。この実施の形態２は、請求項１、６、７記載の発明によるメモリ装置を実現する。
【００３８】
図７は実施の形態２におけるメモリ装置の平面図であり、図７中のＡ８０１−Ａ８０１’断面、Ａ８０２−Ａ８０２’断面、Ｂ８０１−Ｂ８０１’断面、Ｂ８０２−Ｂ８０２’断面を、それぞれ図８、９、１０、１１に示す。
【００３９】
図７の８０１は、上記メモリセル１０１と同一の通常のメモリセルであり、図７の８０２と８０３は、メモリセル８０１をアレイ配置したメモリアレイである。
また図７の８０５は、情報の記憶は行わないダミーメモリセルであり、図１２に示すように、２つのＭＯＳトランジスタ３６０２，３６０３から構成されている。なお、強誘電体ダミー容量は備えていない。
【００４０】
図７のダミーメモリセル８０５に配置されるビット線形成配線層ＭＯはＲＥＳ＿Ｎ（ソース線）にメモリアレイ外部で接続され、ダミーメモリセル８０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤにビット線コンタクトＣＢで接続されている（図７、図９および図１０を参照）。また図７のダミーメモリセル８０５に配置される強誘導体容量上部電極ＦＱの導電層はＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル８０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤに強誘導体容量コンタクトＣＳで接続される（図７、図９および図１１を参照）。
【００４１】
このように、ダミーメモリセル８０５の第２のＭＯＳトランジスタ３６０３への電位供給を、強誘電体容量の上部電極ＦＱ以下の導電層である不純物活性化領域ＯＤと、ＢＬ（ビット線）を構成するビット線形成配線層ＭＯと、ＣＰ（セルプレート線）を構成する強誘電体容量の上部電極（第一の情報記憶素子の第二電極）ＦＱの導電層の３つの導電層で行う構成とされており、アレイ内部のＲＥＳ＿Ｎ（ソース線）（不純物活性化領域ＯＤ）の電位固定が強化されている。
【００４２】
この構成により、ＣＰ（セルプレート線）を構成する上部電極ＦＱを用いて、ＲＥＳ＿Ｎ（ソース線）が接続される第２のＭＯＳトランジスタ３６０３への電位供給が、低抵抗で可能となり、安定動作ができる。
【００４３】
また、図７に示すようにダミーメモリセル８０５内の強誘導体容量上部電極ＦＱを構成する導電層を、通常のメモリセル８０１とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、強誘導体容量上部電極ＦＱ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、上部電極ＦＱの断線や短絡などを防ぎ歩留まりを改善できる。
［実施の形態３］
以下、本発明の実施の形態３について、図１３から図１７を参照しながら説明する。この実施の形態３は、請求項２、３、４、５、６、７、１３に記載のメモリ装置を実現する。
【００４４】
図１３は本発明の実施の形態３におけるメモリ装置の平面図であり、図１３中のＡ１３０１−Ａ１３０１’断面、Ａ１３０２−Ａ１３０２’断面、Ｂ１３０１−Ｂ１３０１’断面、Ｂ１３０２−Ｂ１３０２’断面をそれぞれ、図１４、１５、１６、１７に示す。
【００４５】
図１３の１３０１は、上記通常メモリセル１０１と同一のメモリセルであり、１３０２と１３０３は、メモリセル１３０１をアレイ配置したメモリアレイである。
また図１３の１３０５は、実施の形態２のダミーメモリセル８０５と同一の、情報の記憶は行わないダミーメモリセルであり、２つのＭＯＳトランジスタから構成され、ダミーメモリセル１３０５に配置されるビット線形成配線層ＭＯはＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル１３０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤにビット線コンタクトＣＢにより接続されている（図１３、図１５および図１６を参照）。
【００４６】
またダミーメモリセル１３０５に配置される上部電極ＦＱ導電層はＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル１３０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤに強誘導体容量コンタクトＣＳにより接続されている（図１３、図１５および図１７を参照）。
【００４７】
そして、メモリアレイをバリア層ＨＢにより包含している。このバリア層ＨＢは、メタル配線層の拡散工程における強誘導体容量の特性劣化を防ぐ。
このように、ＲＥＳ＿Ｎ（ソース線）への電位供給を、メモリアレイを包含するバリア膜HB以下の導電層である、不純物活性化領域ＯＤとＢＬ（ビット線）を構成するビット線形成配線層ＭＯの２つの導電層で行う構成とされており、アレイ内部のＲＥＳ＿Ｎ（ソース線）（不純物拡散層ＯＤ）の電位固定が強化されている。
【００４８】
またＣＰ（セルプレート線）を構成する上部電極ＦＱとＢＬ（ビット線）を構成するビット線形成配線層ＭＯを強誘導体容量コンタクトＣＳで接続する構成としたことにより、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり、アレイ内部のＲＥＳ＿Ｎ（ソース線）（不純物拡散層ＯＤ）の電位固定を強化でき、安定動作ができる。
【００４９】
また、バリア膜ＨＢ以下の導電層のみで、ＲＥＳ＿Ｎ（ソース線）が接続される第２のＭＯＳトランジスタ３６０３への電位供給を行うため、背景技術の図３４のＬ２に対して、図１３のＬ１は大幅に小さくできる。
【００５０】
また、図１３に示すようにダミーメモリセル１３０５内の上部電極ＦＱの導電層を、通常のメモリセル１３０１とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極ＦＱ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、上部電極ＦＱの断線や短絡などを防ぎ歩留まりを改善できる。
【００５１】
また、ダミーメモリセル１３０５内のＲＥＳ＿Ｎ（ソース線）の電位供給に用いるビット線形成配線層ＭＯ形状を、他のメモリセル１３０１のビット線形成配線層ＭＯ形状（ビット線ＢＬ）とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、ビット線形成配線層ＭＯ形状（ビット線ＢＬ）の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、ビット線ＢＬの断線や短絡を防ぎ歩留まりを改善できる。
［実施の形態４］
以下、本発明の実施の形態４について、図１８から図２２を参照しながら説明する。この実施の形態４は、請求項８、９、１１に記載のメモリ装置を実現する。
【００５２】
図１８は本発明の実施の形態４におけるモリ装置の平面図であり、図１８中のＡ１８０１−Ａ１８０１’断面、Ａ１８０２−Ａ１８０２’断面、Ｂ１８０１−Ｂ１８０１’断面、Ｂ１８０２−Ｂ１８０２’断面をそれぞれ、図１９、２０、２１、２２に示す。
【００５３】
図１８の１８０１は、上記通常メモリセル１０１と同一のメモリセルであり、１８０２と１８０３は、メモリセル１８０１を配置したメモリアレイである。
図１８の１８０５は、実施の形態２のダミーメモリセル８０５と同一の、情報の記憶は行わないダミーメモリセルであり、２つのＭＯＳトランジスタから構成され、ダミーメモリセル１８０５に配置されるビット線形成配線層ＭＯはＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル１８０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤにビット線コンタクトＣＢにより接続されている（図１８、図２０および図２１を参照）。１８０６は、ダミーメモリセル１８０５をアレイ配置したダミーメモリアレイである。
【００５４】
またダミーメモリセル１８０５に配置される上部電極ＦＱの導電層はＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル１８０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤに強誘導体容量コンタクトＣＳにより接続されている（図１８及び図２０及び図２２を参照）。
【００５５】
また図１８および図２１に示すように、素子分離領域ＳＴ１により、ＷＬ（ワード線）方向に不純物活性化領域ＯＤで接続されるＲＥＳ＿Ｎ（ソース線）をＷＬ（ワード線）方向に分断し、メモリアレイ１８０２とメモリアレイ１８０３のＲＥＳ＿Ｎ（ソース線）を分断している。これにより、同一のＷＬ（ワード線）に接続される２つ以上のメモリセル１８０１の第２のＭＯＳトランジスタの不純物活性化領域ＯＤが、ＲＥＳ＿Ｎ（ソース線）（連続した形状の第一の導電層）で接続されるメモリアレイ１８０２とメモリアレイ１８０３を備える構成、すなわちメモリセル群を複数備える構成とされている。またダミーメモリアレイ１８０６内で、素子分離領域ＳＴ１により、ＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤを分断することにより、不純物活性化領域ＯＤの形状制約（例えば最大周辺長の制限や最大面積）を回避でき、不純物活性化領域ＯＤの形状を所望の形状(最大周辺長の制限や最大面積などの制約以下にするなど)にでき、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり安定動作ができる。
【００５６】
またＲＥＳ＿Ｎ（ソース線）への電位供給を、強誘電体容量の上部電極ＦＱ以下の導電層である不純物活性化領域ＯＤと、ＢＬ（ビット線）を構成するビット線形成配線層ＭＯと、ＣＰ（セルプレート線）を構成する上部電極ＦＱ導電層の３つの導電層で行う構成となっており、メモリアレイ内部のＲＥＳ＿Ｎ（ソース線）（不純物活性化領域ＯＤ）の電位固定が強化されている。
【００５７】
また、図１８に示すようにダミーメモリセル１８０５内の上部電極ＦＱの導電層を、通常のメモリセル１８０１とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極ＦＱ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき歩留まりが向上できる。
［実施の形態５］
以下、本発明の実施の形態５について、図２３から図２７を参照しながら説明する。この実施の形態５は、請求項８、１０、１１、１３に記載のメモリ装置を実現する。
【００５８】
図２３は本発明の実施の形態５におけるメモリ装置の平面図であり、図２３中のＡ２３０１−Ａ２３０１’断面、Ａ２３０２−Ａ２３０２’断面、Ｂ２３０１−Ｂ２３０１’断面、Ｂ２３０２−Ｂ２３０２’断面をそれぞれ、図２４、２５、２６、２７に示す。
【００５９】
図２３の２３０１は通常のメモリセルで、上記通常メモリセル１０１と同一のメモリセルであり、２３０２と２３０３は、メモリセル２３０１をアレイ配置したメモリアレイである。
【００６０】
また図２３の２３０５は、実施の形態２のダミーメモリセル８０５と同一の、情報の記憶は行わないダミーメモリセルであり、２つのＭＯＳトランジスタから構成され、ダミーメモリセル２３０５に配置されるビット線形成配線層ＭＯはＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル１３０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤにビット線コンタクトＣＢにより接続されている（図２３、図２５および図２６を参照）。２３０６は、ダミーメモリセル２３０５をアレイ配置したダミーメモリアレイである。
【００６１】
またダミーメモリセル２３０５に配置される上部電極ＦＱの導電層は、ＲＥＳ＿Ｎ（ソース線）電位にメモリアレイ外部で接続され、ダミーメモリセル２３０５内のＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤに強誘導体容量コンタクトＣＳにより接続されている（図２３、図２５および図２７を参照）。
【００６２】
そして、メモリアレイをバリア層ＨＢにより包含している。このバリア層ＨＢは、メタル配線層の拡散工程における強誘導体容量の特性劣化を防ぐ。
また図２３および図２６に示すように、素子分離領域ＳＴ１により、ＷＬ（ワード線）方向に不純物活性化領域ＯＤで接続されるＲＥＳ＿Ｎ（ソース線）をＷＬ（ワード線）方向に分断し、メモリアレイ２８０２とメモリアレイ２８０３のＲＥＳ＿Ｎ（ソース線）を分断している。これにより、同一のＷＬ（ワード線）に接続される２つ以上のメモリセル２３０１の第２のＭＯＳトランジスタの不純物活性化領域ＯＤが、ＲＥＳ＿Ｎ（ソース線）（連続した形状の第一の導電層）で接続されるメモリアレイ２３０２とメモリアレイ２３０３を備える構成、すなわちメモリセル群を複数備える構成とされている。またダミーメモリアレイ２３０６内で、素子分離領域ＳＴ１により、ＲＥＳ＿Ｎ（ソース線）電位の不純物活性化領域ＯＤを分断することにより、不純物活性化領域ＯＤの形状制約（例えば最大周辺長の制限や最大面積）を回避でき、不純物活性化領域ＯＤの形状を所望の形状(最大周辺長の制限や最大面積などの制約以下にするなど)にでき、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり安定動作ができる。
【００６３】
またＲＥＳ＿Ｎ（ソース線）への電位供給を、メモリアレイを包含するバリア膜ＨＢ以下の導電層である不純物活性化領域ＯＤと、ＢＬ（ビット線）を構成するビット線形成配線層ＭＯと、ＣＰ（セルプレート線）を構成する上部電極ＦＱ導電層の３つの導電層で行う構成とされており、アレイ内部のＲＥＳ＿Ｎ（ソース線）（不純物活性化領域ＯＤ）の電位固定が強化されている。このように、メモリアレイを包含する形状のバリア膜ＨＢを備え、ＲＥＳ＿Ｎ（ソース線）（第一の導電層）の電位固定を、バリア膜ＨＢ以下の下層に配置される１つ以上の導電層によって行われている。
【００６４】
また、バリア膜ＨＢ以下の導電層のみで、ＲＥＳ＿Ｎ（ソース線）が接続された第２のＭＯＳトランジスタへの電位供給を行うため、背景の技術の図３４のＬ２に対して、図２３のＬ１は大幅に小さくできる。
【００６５】
また図２３に示すように、ダミーメモリセル２３０５内の上部電極ＦＱの導電層を、通常のメモリセル２３０１とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極ＦＱ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき歩留まりが向上できる。
【００６６】
なお、上記実施の形態では、２Ｔ（２つのＭ０Ｓトランジスタ）／１Ｃ（強誘導体容量）型メモリセルとしているが、１Ｔ（メモリセル選択を行う１つのＭＯＳトランジスタ）／１Ｃ（強誘導体容量）型メモリセルとすることも可能である。このとき、第２のＭＯＳトランジスタ（第二の接続手段）を抵抗素子で形成する。
【産業上の利用可能性】
【００６７】
本発明にかかる半導体記憶装置は、小面積で、歩留まり、安定動作を実現する半導体記憶装置を提供するものであり、特に強誘電体を搭載した半導体記憶装置に適用した場合に有効である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１におけるメモリ装置の平面図である。
【図２】図１のA101-A101’  断面図である。
【図３】図１のA102-A102’  断面図である。
【図４】図１のB101-B101’  断面図である。
【図５】図１のB102-B102’  断面図である。
【図６】本発明の実施の形態１におけるダミーメモリセルの回路図である。
【図７】本発明の実施の形態２におけるメモリ装置の平面図である。
【図８】図７のA801-A801’  断面図である。
【図９】図７のA802-A802’  断面図である。
【図１０】図７のB801-B801’  断面図である。
【図１１】図７のB802-B802’  断面図である。
【図１２】本発明の実施の形態２におけるダミーメモリセルの回路図である。
【図１３】本発明の実施の形態３におけるメモリ装置の平面図である。
【図１４】図１３のA1301-A1301’  断面図である。
【図１５】図１３のA1302-A1302’  断面図である。
【図１６】図１３のB1301-B1301’  断面図である。
【図１７】図１３のB1302-B1302’  断面図である。
【図１８】本発明の実施の形態４におけるメモリ装置の平面図である。
【図１９】図１８のA1801-A1801’  断面図である。
【図２０】図１８のA1802-A1802’  断面図である。
【図２１】図１８のB1801-B1801’  断面図である。
【図２２】図１８のB1802-B1802’  断面図である。
【図２３】本発明の実施の形態５におけるメモリ装置の平面図である。
【図２４】図２３のA2301-A2301’  断面図である。
【図２５】図２３のA2302-A2302’  断面図である。
【図２６】図２３のB2301-B2301’  断面図である。
【図２７】図２３のB2302-B2302’  断面図である。
【図２８】従来のメモリ装置の平面図である。
【図２９】図２８のA2801-A2801’  断面図である。
【図３０】通常のメモリセルの回路図である。
【図３１】従来のメモリ装置の平面図である。
【図３２】図３１のA3001-A3001’  断面図である。
【図３３】図３１のB3001-B3001’  断面図である。
【図３４】従来のメモリ装置の平面図である。
【図３５】図３４のA3301-A3301’  断面図である。
【図３６】図３４のB3301-B3301’  断面図である。
【符号の説明】
【００６９】
ＷＬ  ワード線
ＣＰ  セルプレートノード
ＢＬ  ビット線
ＲＥＳ  ストレージノードリセット信号線
ＲＥＳ＿Ｎ  リセットトランジスタのソース線（またはドレイン線）
ＦＱ  強誘導体容量上部電極
ＦＥ  強誘導体
ＳＳ  強誘導体容量下部電極
ＣＳ  強誘導体容量コンタクト
ＭＯ  ビット線形成配線層
ＣＢ  ビット線コンタクト
ＰＳ  ゲート電極
ＯＤ  不純物活性化領域
ＳＴ１  素子分離領域
ＨＢ  バリア膜
【図１】
2007012950.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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