(57)【要約】【課題】ハードマスク用として形成されたシリコン窒化膜またはシリコン酸化膜を選択的にエッチングした際の残渣を、下地にダメージを与えず、かつ残存しているハードマスクを大きくエッチングすることなく除去することができる半導体装置の製造方法を提供すること。【解決手段】半導体基板にエッチング対象膜を形成する工程と、エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、シリコン酸化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、エッチングマスクを除去する工程とを有する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板にエッチング対象膜を形成する工程と、
前記エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、
前記シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、
前記シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、
前記シリコン窒化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、
前記エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、
前記エッチングマスクを除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板中に素子分離領域と第１導電型の領域と第２導電型の領域を形成する工程と、
前記半導体基板全面にゲート絶縁膜を堆積する工程と、
基板の全面に第１の金属膜を形成する工程と、
基板の全面にシリコン窒化膜またはシリコン酸化膜を堆積する工程と、
シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、
前記第１導電型領域のゲート電極を形成する領域を被覆するように前記シリコン窒化膜またはシリコン酸化膜からなる領域を形成する工程と、
前記第２の導電型領域に残存した前記シリコン窒化膜またはシリコン酸化膜をウェットエッチングにより除去する工程と、
前記シリコン窒化膜またはシリコン酸化膜からなる領域外に露出した第１の金属膜をウェットエッチングで除去し、ゲート絶縁膜を露出させる工程と、
前記第１導電型領域のゲート電極を形成する領域を被覆するように形成した前記シリコン窒化膜またはシリコン酸化膜からなる領域を除去する工程と、
第１の金属膜表面およびゲート絶縁膜を被覆して基板全面に第２の金属膜を形成する工程と、
第１の金属膜と第２の金属膜と第３の金属膜とをパターニングし、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
シリコン窒化膜またはシリコン酸化膜は、ＨＣＤ（Ｈｅｘａ  Ｃｈｌｏｒｏ  Ｄｉｓｉｌａｎｅ）をシリコン原料として堆積したものであることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程はプラズマ窒化により行うことを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程はイオン注入により行うことを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程は窒素を含む気体中での加熱処理により行うことを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
シリコン窒化膜またはシリコン酸化膜の表面をプラズマ窒化処理して表面に窒素を導入し、表面でウェットエッチングレートが低く、内部で高いエッチングレートに傾斜をもったシリコン窒化膜またはシリコン酸化膜の表面処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に金属ゲートを有するＭＩＳ型ＦＥＴの製造方法、およびシリコン窒化膜またはシリコン酸化膜の表面処理方法に関する。
【背景技術】
【０００２】
最近、ＣＭＯＳトランジスタとして、より微細化の観点から、デュアルメタルゲートのＭＩＳ型ＦＥＴが注目されている（例えば、非特許文献１）。
【０００３】
非特許文献１には、その製造プロセスとして図２７に示すようなプロセスが開示されている。まず、図２７の（ａ）に示すように、シリコン基板１０１中にｎ型ウェル領域１０２およびｐ型ウェル領域１０３を形成する。次に、図２７の（ｂ）に示すように、その上にゲート絶縁膜としてＨｆＯ２膜１０４を堆積し、第一のゲート電極材料としてＴｉＮ１０５とエッチングのマスク材としてシリコン酸化膜１０６を堆積し、ｐ型ウェルマスクを用いてレジストマスク１０７を形成し、図２７の（ｃ）で示すようにｎ型ＭＩＳＦＥＴ領域上のシリコン酸化膜を除去してシリコン酸化膜からなるハードマスク１０６′を形成する。次に図２７の（ｄ）に示すように露出したＴｉＮをウェットエッチングで除去し、図２７の（ｅ）に示すように、ハードマスク１０６′をＨＦで除去し、ウェハ全面に第二のゲート電極材料としてＴａＳｉＮ膜１０８を堆積し、さらにその上にウェハ全面にｐｏｌｙ−Ｓｉ膜１０９を堆積する。なお、ハードマスクとしては、シリコン窒化膜も用いられる。
【０００４】
この後は、非特許文献１には図示されていないが、通常の工程により、ゲート電極をパターニングし、エクステンション、ゲート側壁およびソース／ドレインを形成し、配線を形成することにより、ＭＩＳ型ＦＥＴを作成する。
【非特許文献１】Samavedam et al., IEDM Tech. Digest, p.443, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記非特許文献１においては、Ｓｉ基板上に生じる素子分離等による段差や、窪みなどは示されていないが、実際にはそのような段差や窪みが存在している。エッチングのマスク材としてシリコン酸化膜１０６を堆積し、ｐ型ウェルマスクを用いてレジストマスク１０７を形成し、図２７の（ｃ）に示すようにｎ型ＭＩＳＦＥＴ領域上のシリコン酸化膜を除去してシリコン酸化膜からなるハードマスク１０６′を形成する際には、素子分離等による段差や、窪みなどに残存しているシリコン酸化膜の残渣を除去する必要があり、そのためには十分なオーバーエッチングを行う必要がある。
【０００６】
しかし、そのようなオーバーエッチングの際にはｎ型ＭＩＳＦＥＴ領域内に堆積されたｐ型ＭＩＳＦＥＴ用メタルをつきぬけ、ゲート絶縁膜にダメージを与える可能性がある。また、このようなダメージを回避するためにそのような残渣をウェットエッチングで除去することも考えられるが、その場合には、ハードマスク１０６′もエッチングされてしまうという問題点がある。一方、ハードマスクを構成する酸化シリコンや窒化シリコン全体をウェットエッチング耐性の高いものにするには、処理に手間がかかり、また後から除去する必要がある場合にはウェットエッチングで除去するのが困難である。
【０００７】
本発明はかかる事情に鑑みてなされたものであって、ハードマスク用として形成されたシリコン窒化膜またはシリコン酸化膜を選択的にエッチングした際の残渣を、下地にダメージを与えず、かつ残存しているハードマスクを大きくエッチングすることなく除去することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
また、表面でウェットエッチングレートが低く、内部で高いエッチングレートに傾斜をもったシリコン酸化膜またはシリコン窒化膜を簡易に得ることができ、除去する必要がある場合でもウェットエッチングにより容易に除去できるようにすることができるシリコン窒化膜またはシリコン酸化膜の表面処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明は、半導体基板にエッチング対象膜を形成する工程と、前記エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、前記シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、前記シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、前記シリコン窒化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、前記エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、前記エッチングマスクを除去する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００１０】
また、本発明は、半導体基板中に素子分離領域と第１導電型の領域と第２導電型の領域を形成する工程と、前記半導体基板全面にゲート絶縁膜を堆積する工程と、基板の全面に第１の金属膜を形成する工程と、基板の全面にシリコン窒化膜またはシリコン酸化膜を堆積する工程と、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、前記第１導電型領域のゲート電極を形成する領域を被覆するように前記シリコン窒化膜またはシリコン酸化膜からなる領域を形成する工程と、前記第２の導電型領域に残存した前記シリコン窒化膜またはシリコン酸化膜をウェットエッチングにより除去する工程と、前記シリコン窒化膜またはシリコン酸化膜からなる領域外に露出した第１の金属膜をウェットエッチングで除去し、ゲート絶縁膜を露出させる工程と、前記第１導電型領域のゲート電極を形成する領域を被覆するように形成した前記シリコン窒化膜またはシリコン酸化膜からなる領域を除去する工程と、第１の金属膜表面及びゲート絶縁膜を被覆して基板全面に第２の金属膜を形成する工程と、第１の金属膜と第２の金属膜と第３の金属膜とをパターニングし、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１１】
上記本発明に係る半導体装置の製造方法において、シリコン窒化膜またはシリコン酸化膜として、ＨＣＤ（Ｈｅｘａ  Ｃｈｌｏｒｏ  Ｄｉｓｉｌａｎｅ）をシリコン原料として堆積したものを用いることができる。
【００１２】
また、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程はプラズマ窒化により行うことが好ましい。シリコン窒化膜またはシリコン酸化膜の表面に窒素を添加する工程は、イオン注入により行うこともできるし、窒素を含む気体中での加熱処理により行うこともできる。
【００１３】
さらに、本発明は、シリコン窒化膜またはシリコン酸化膜の表面をプラズマ窒化処理して表面に窒素を導入し、表面でウェットエッチングレートが低く、内部で高いエッチングレートに傾斜をもったシリコン窒化膜またはシリコン酸化膜の表面処理方法を提供する。
【発明の効果】
【００１４】
本発明によれば、シリコン窒化膜の表面に窒素を導入し、表面から所定の深さのみウェットエッチング耐性を向上させることができる。このため、表面に窒素を導入したシリコン窒化膜でエッチングマスクを形成する際、窒素が導入されていない部分が残渣として残ったとしても、この残渣をウェットエッチングで容易に除去することができる。このとき、ウェットエッチング耐性が高い表面を有するエッチングマスクによって覆われた箇所には悪影響を及ぼすことはない。シリコン酸化膜の場合も同様である。
【００１５】
また、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する際に、プラズマ窒化処理を用いることにより、窒素を制御性良くしかも表面の極薄い領域に高濃度で導入することができ、所望のウェットエッチング耐性を容易に得ることができ、その後にシリコン窒化膜またはシリコン酸化膜を除去する必要がある場合でも窒素導入部分が薄いので除去が容易である。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。ここでは、本発明を金属ゲートを有するＭＩＳ型ＦＥＴの製造に適用した場合について説明する。
【００１７】
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図１〜１２は、本発明の第１実施形態に係る方法を説明するための工程断面図である。まず、図１に示すように、シリコンを主体とする半導体基板２０１中に素子分離領域２０２およびｎ型ウェル２０３およびｐ型ウェル２０４を形成する。
【００１８】
次に、図２に示すように、ゲート絶縁膜２０５及びｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜２０６、および、シリコン窒化膜またはシリコン酸化膜を堆積し、その表面に窒素を導入してエッチングマスク材２０７を形成し、フォトリソグラフィ法を用いてレジストマスク２０８を少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域を被覆するように形成する。
【００１９】
シリコン窒化膜としては、ＨＣＤ（Ｈｅｘａ  Ｃｈｌｏｒｏ  Ｄｉｓｉｌａｎｅ）とＮＨ３の混合雰囲気中で堆積したものを用いることができる。また、シリコン酸化膜としては、例えばＨＣＤとＯ２の混合雰囲気中で堆積したものを用いることができる。エッチングマスク材は、このようなシリコン窒化物やシリコン酸化物の表面に窒素を導入し、表面のみを窒化したものが用いられる。ＨＣＤを用いて成膜されたシリコン窒化物や、シリコン酸化物は、いずれも、ＨＦを含む溶液によりエッチングされるが、その表面に窒素を導入することにより、そのエッチングレートを低下させることが可能である。
【００２０】
この窒素導入工程は、プラズマ窒化処理で行うことが好ましい。プラズマ窒化処理を用いることにより、窒素を制御性良くしかも表面の極薄い領域に高濃度で導入することができ、所望のウェットエッチング耐性を容易に得ることができ、その後に除去する必要がある場合でも窒素導入部分が薄いので除去が容易である。
【００２１】
プラズマ窒化処理としてはＲＬＳＡ（Radial Line Slot Antenna）マイクロ波プラズマ方式のプラズマ処理が好ましい。このＲＬＳＡマイクロ波方式のプラズマ処理は、低電子温度で高密度のプラズマで低温処理が可能であることから、シリコン窒化膜またはシリコン酸化物の表面から２ｎｍ以下という極めて薄い領域に高窒素濃度の窒化領域が形成され、しかも下地へのプラズマダメージがほとんどない。
【００２２】
このようなＲＬＳＡ（Radial Line Slot Antenna）マイクロ波プラズマ方式のプラズマ処理装置としては、例えば、国際公開第０２／０５８１３０号パンフレットに開示されたものが知られている。具体的には、図１３に示すように、略円筒状のチャンバー１と、その中に設けられたサセプタ２と、チャンバー１の側壁に設けられた窒素ガス等の窒素含有処理ガスを導入するガス導入部３と、チャンバー１の上部の開口部に臨むように設けられ、多数のマイクロ波透過孔４ａが形成された平面アンテナ４と、マイクロを発生させるマイクロ波発生部５と、マイクロ波発生部５を平面アンテナ４に導くマイクロ波伝送機構６とを有している。平面アンテナ４の下方には誘電体からなるマイクロ波透過板１１が設けられ、平面アンテナ４の上にはシールド部材１２が設けられている。マイクロ波伝送機構６は、マイクロ波発生部５からマイクロ波を導く水平方向に伸びる導波管２１と、平面アンテナ４から上方に伸びる内導体２３および外導体２４からなる同軸導波管２２と、導波管２１と同軸導波管２２との間に設けられたモード変換機構２５とを有している。なお、符号１３は排気管である。
【００２３】
このように構成されるプラズマ処理装置は、マイクロ波発生部５で発生したマイクロ波をマイクロ波伝送機構を介して所定のモードで平面アンテナ４に導き、平面アンテナ４のマイクロ波透過孔４ａおよびマイクロ波透過板１１を通ってチャンバー１内に均一に供給し、そのマイクロ波により、ガス導入部３から供給された窒素含有処理ガスをプラズマ化してそのプラズマによりシリコン基板Ｓ上の窒化シリコンまたは酸化シリコンの表面に窒化処理を施す。
【００２４】
このようなプラズマ処理装置によりシリコン窒化膜の表面をプラズマ窒化した際のエッチングレートは、例えば図１４に示すようになる。図１４は、ＨＣＤを用いて堆積したシリコン窒化膜の表面を、プラズマ窒化した場合の０．５％ＨＦ溶液によるエッチングレートである。プラズマ窒化は、上記装置により基板温度４００℃で、ＳｉＯ２の表面を処理したときに表層から３ｎｍに約１５％の窒素が添加される条件で行った。この場合、表層の窒素が添加された領域のエッチングレートは、この下の層のエッチングレートの約１／２以下になることがわかった。
【００２５】
なお、窒化工程は、上記のようなプラズマ窒化処理に限らず、窒素によるイオン注入やＮＨ３等の窒素を含む気体中での熱処理によって行うこともできるが、プラズマ窒化処理が好ましい。
【００２６】
ゲート絶縁膜２０５としては、ＨｆＯ２、ＨｆＳｉｘＯｙ、ＨｆＡｌｘＯｙやＳｉＯ２に窒素を添加した膜等が好適であり、膜厚としては、ゲート長１００ｎｍまたはそれ以下のＭＩＳＦＥＴを製造するためには、ゲート容量が等価になるシリコン酸化膜厚に換算した実効膜厚（ＥＯＴ）が１．５ｎｍ以下であることが好ましい。金属膜２０６を構成する金属の種類は、仕事関数を考慮して決定すべきである。すなわち、ｐ型ＭＩＳＦＥＴの閾値を低くするためには、ｐ＋ｐｏｌｙの仕事関数に近いものを採用するのがよく、たとえば、純金属ではVIII族の元素、すなわち、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ等が好適である。また、仕事関数がこれらに近いもので、金属的なバンド構造を有する物質であれば、金属珪化物や金属窒化物、またはその他の化合物であってもよい。金属膜２０６は、仕事関数を制御するためのものであり、その膜厚は好ましくは５ｎｍ程度であるが、１〜２ｎｍ程度の非常に薄いものであってもかまわない。以下、金属膜２０６として、仕事関数約４．８ｅＶの窒化チタン（ＴｉＮ）を例として製造工程を説明する。
【００２７】
上記図２の工程に引き続き、図３に示すように、レジストマスク２０８を用いてＲＩＥ等により、エッチングマスク材２０７をエッチングし、少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域を被覆するようにエッチングマスク２０７′を形成し、レジストマスクを除去する。ＲＩＥのような異方性エッチングを用いて２０７′を形成した場合には、素子分離等の段差部には、エッチングマスク材２０７の残渣２０７″が残る。
【００２８】
次に、図４に示すように、ＨＦを含む溶液を用いて、エッチングマスク材２０７の残渣２０７″をウェットエッチングにより除去する。このとき、エッチングマスク材２０７の残渣２０７″はもともと表層に露出した部分ではなく、窒素が導入されていないので、ウェットエッチングのレートは早く、エッチングマスク２０７′の表層は窒化処理が施されているので、エッチングレートが遅い。そのため、２０７″を除去する際の２０７′のエッチング量は少なくて済む。
【００２９】
次に、図５に示すように、エッチングマスク２０７′をマスクにして、たとえば、Ｈ２Ｏ２や、Ｈ２ＳＯ４とＨ２Ｏ２の混合液を用いてウェットエッチングを行い、少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域のゲート絶縁膜を被覆し、ｎ型ＭＩＳＦＥＴのゲート電極を形成する領域のゲート絶縁膜を露出させるように金属膜２０６をパターニングし、金属領域２０６′を形成する。
【００３０】
次に、図６に示すように、エッチングマスク２０７′をＨＦを含む液等を用いて除去する。このとき、エッチングマスク表層の窒化された部分は、上記の残渣２０７″を除去する際のエッチングで除去されており、残りの部分のエッチングレートは速い。そのため、ゲート絶縁膜２０５をウェットエッチングに曝す時間は短くてすむ。なお、ＨｆＯ２、ＨｆＡｌＯｘ等の膜はＨＦを用いたウェットエッチングによりほとんどエッチングされないことが知られている。ＨｆＳｉＯｘに関してはＨＦによりエッチングされることが知られているが、堆積後の熱処理などを最適化することにより、ウェットエッチングのレートを非常に遅くすることが可能である。
【００３１】
次に、図７に示すようにｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜２０９を全面に堆積する。金属膜２０９を構成する金属の種類もまた、仕事関数を考慮して決定すべきである。すなわち、ｎ型ＭＩＳＦＥＴの閾値を低くするためにはｎ＋ｐｏｌｙの仕事関数に近いものを採用するのがよく、純金属ではIVａ族の元素すなわちＴｉ、Ｚｒ、ＨｆおよびＶａ族の元素すなわち、Ｖ、Ｎｂ、Ｔａ、およびVIａ族の元素すなわちＣｒ、Ｍｏ、Ｗなどが好適である。また、仕事関数がこれらに近いもので、金属的なバンド構造を有する物質であれば、金属珪化物や金属窒化物、またはその他の化合物であってもよい。金属膜２０９もまた、仕事関数を制御するためのものであり、その膜厚は１〜２ｎｍ程度の非常に薄いものであってもかまわない。
【００３２】
次に、図８に示すように、ゲート電極の抵抗を低減するための金属膜２１０を堆積する。金属膜２１０は、シート抵抗が５Ω／□程度以下になる膜厚であることが好ましく、たとえばＷを用いた場合４０〜５０ｎｍ程度である。ここでは、金属膜２０９と金属膜２１０は別種の金属を用いているが、金属膜２０９で選択した金属が金属膜２１０と同程度以下の抵抗率を示し、さらにこの後行う工程に適合するものであれば、兼用してもかまわない。また、ｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜２０６とｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜２０９の堆積順序は加工の容易さや反応性などを考慮して逆にしてもかまわない。
【００３３】
次に、図９に示すように、キャップ膜２１１を全面に堆積し、フォトリソグラフィ法を用いて、レジストパターン２１２を形成する。
【００３４】
キャップ膜２１１は、イオン注入を行っても変質しない膜であることが望ましく、また、酸化雰囲気中での金属の酸化に対するバリア性を有することが望ましい。また、不純物を電気的に活性化する熱工程を行っても金属膜２１０と反応しない物質であることが必要である。さらに洗浄工程を行ってもエッチングされにくい材料であることが望ましく、シリコン窒化膜などが好適である。あるいは、洗浄工程におけるＨＦを含む溶液による処理をシリコン酸化膜のエッチング量を少なくするように配慮して行えば、シリコン酸化膜などを用いることができるし、シリコン酸化膜とシリコン窒化膜の積層構造でもかまわない。また、前述の要件を満たすならば他の材料であってもかまわない。キャップ膜２１１は金属膜２１０の保護のためだけでなくゲート電極の加工の際のハードマスクとして使ってもかまわない。
【００３５】
次に、図１０に示すように、ｐ型ＭＩＳＦＥＴのゲート電極２１３とｎ型ＭＩＳＦＥＴのゲート電極２１４を形成する。このとき、ＲＩＥなどの異方性のエッチングを用いてゲート加工を行うが、ゲート絶縁膜に対し、選択性の高いエッチングを行うことにより、基板に与える損傷を極力少なくすることが重要である。
【００３６】
次に、図１１に示すように、ゲート電極の外部基板表面にゲート絶縁膜に露出したゲート絶縁膜２０５を除去し、ｐ型ＭＩＳＦＥＴのエクステンション２１５およびｎ型ＭＩＳＦＥＴのエクステンション２１６を通常技術で形成する。すなわち、ｐ型ＭＩＳＦＥＴのエクステンション形成時は、ｎ型ＭＩＳＦＥＴ領域をレジストマスクし、イオン注入によりエクステンションを形成する。一方、ｎ型ＭＩＳＦＥＴのエクステンション形成時は、ｐ型ＭＩＳＦＥＴ領域をレジストマスクし、イオン注入によりエクステンションを形成する。この際、ゲート電極側面の保護および、ゲート／エクステンションのオーバーラップ量を調整するために、絶縁膜からなるオフセットスペーサー（図示せず）を適宜形成してもよい。
【００３７】
次に、図１２に示すように絶縁膜からなるゲート側壁２１７を形成し、ゲート電極および側壁をマスクにしてイオン注入を行うことにより、ｐ型ＭＩＳＦＥＴのソース・ドレイン２１８およびｎ型ＭＩＳＦＥＴのソース・ドレイン２１９を形成する。さらに、１０００℃１秒または１０５０℃１秒程度のアニールを行うことによりイオン注入した不純物を電気的に活性化する。
【００３８】
ゲート側壁の材料としては、シリコン窒化膜などが好適であるが、シリコン酸化膜との積層構造であってもかまわない。
【００３９】
このあと、通常の技術を用いて層間絶縁膜及び配線を形成し、ＭＩＳＦＥＴを完成する。また、必要に応じてソース、ドレイン上にサリサイド（SALICIDE）法によりシリサイドを形成してもよい。
【００４０】
以上の第１実施形態の方法によれば、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれの領域に金属領域を形成する際、表面に窒素を導入したエッチングマスクを用いることで、エッチングマスク形成時の残渣をＨＦを含む溶液で容易に速く除去し、エッチングマスクは削られ難くなる。このため、エッチングマスクに覆われた領域やゲート絶縁膜に与えるダメージは少なくて済む。
【００４１】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図１５〜図２６は、本発明の第２実施形態に係る方法を説明するための工程断面図である。まず、図１５に示すように、シリコンを主体とする半導体基板３０１中に素子分離領域３０２及びｎ型ウェル３０３及びｐ型ウェル３０４、シリコン酸化膜３０５を形成する。
【００４２】
次に、図１６に示すように、通常知られている多結晶シリコンゲートトランジスタを形成する技術を用いて、多結晶シリコン等からなるダミーゲート電極３０６、シリコン窒化膜等の絶縁膜からなるゲート側壁３０７、ｐ型ＭＩＳＦＥＴのエクステンション３０８、ｐ型ＭＩＳＦＥＴのソース／ドレイン３０９、ｎ型ＭＩＳＦＥＴのエクステンション３１０、ｎ型ＭＩＳＦＥＴのソース／ドレイン３１１およびコンタクトエッチングのストッパーとなるシリコン窒化膜３１２、層間絶縁膜３１３を形成する。
【００４３】
次に、図１７に示すように、ＣＭＰ法を用いて、層間絶縁膜３１３を研削し、ダミーゲートの上面あるいは、ダミーゲート上面に堆積されたシリコン窒化膜３１２の上面を露出させる。
【００４４】
次に、図１８に示すように、露出したシリコン窒化膜３１２およびダミーゲートを選択的に除去し、溝３１４を形成する。
【００４５】
次に、図１９に示すように溝３１４の底部に露出したシリコン酸化膜３０５を除去した後に、ゲート絶縁膜３１５及びｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１６を溝３１４の内壁を被覆するように堆積する。ゲート絶縁膜３１５としては、第１実施形態と同様、ＨｆＯ２、ＨｆＳｉｘＯｙ、ＨｆＡｌｘＯｙやＳｉＯ２に窒素を添加した膜等が好適であり、膜厚としては、ゲート長１００ｎｍまたはそれ以下のＭＩＳＦＥＴを製造するためには、ゲート容量が等価になるシリコン酸化膜厚に換算した実効膜厚（ＥＯＴ）が１．５ｎｍ以下であることが好ましい。金属膜３１６を構成する金属の種類は、仕事関数を考慮して決定すべきである。すなわち、ｐ型ＭＩＳＦＥＴの閾値を低くするためには、ｐ＋ｐｏｌｙの仕事関数に近いものを採用するのがよく、たとえば、純金属ではVIII族の元素、すなわち、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ等が好適である。また、仕事関数がこれらに近いもので、金属的なバンド構造を有する物質であれば、金属珪化物や金属窒化物、またはその他の化合物であってもよい。金属膜３１６は、仕事関数を制御するためのものであり、その膜厚は好ましくは５ｎｍ程度であるが、１〜２ｎｍ程度の非常に薄いものであってもかまわない。以下、金属膜３１６として、仕事関数約４．８ｅＶの窒化チタン（ＴｉＮ）を例として製造工程を説明する。
【００４６】
次に、図２０に示すように、溝３１４の内壁を被覆するようにエッチングマスク材３１７を堆積する。エッチングマスク材３１７としては、第１実施形態と同様、シリコン窒化膜またはシリコン酸化膜を堆積し、その表面に窒素を導入したものを用いる。シリコン窒化膜としては、ＨＣＤ（Ｈｅｘａ  Ｃｈｌｏｒｏ  Ｄｉｓｉｌａｎｅ）とＮＨ３の混合雰囲気中で堆積したものを用いることができる。また、シリコン酸化膜としては、例えばＨＣＤとＯ２の混合雰囲気中で堆積したものを用いることができる。ＨＣＤを用いて成膜されたシリコン窒化物や、シリコン酸化物は、いずれも、ＨＦを含む溶液にエッチングされるが、その表面に窒素を導入することにより、そのエッチングレートを低下させることが可能である。
【００４７】
この窒素導入工程は、第１実施形態と同様、プラズマ窒化処理で行うことが好ましい。プラズマ窒化処理を用いることにより、窒素を制御性良くしかも表面の極薄い領域に高濃度で導入することができ、所望のウェットエッチング耐性を容易に得ることができ、その後に除去する必要がある場合でも窒素導入部分が薄いので除去が容易である。
【００４８】
次に、図２１に示すように、フォトリソグラフ法を用いて、少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域を被覆するようにレジストマスク３１８を形成する。
【００４９】
次に、図２２に示すように、レジストマスクを用いてＲＩＥ等により、エッチングマスク材３１７をエッチングし、少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域を被覆するようにエッチングマスク３１７′を形成し、レジストマスクを除去する。ＲＩＥのような異方性エッチングを用いて３１７′を形成した場合には、溝３１４の側壁部には、エッチングマスク材３１７の残渣３１７″が残る。
【００５０】
次に、図２３に示すように、ＨＦを含む溶液を用いて、エッチングマスク材３１７の残渣３１７″をウェットエッチングにより除去する。このとき、エッチングマスク材の残渣はもともと表層に露出した部分ではなく窒素が導入されていないので、ウェットエッチングのレートは早く、エッチングマスクの表層は窒化処理が施されているので、エッチングレートが遅い。そのため、３１７″を除去する際の３１７′のエッチング量は少なくて済む。
【００５１】
次に、図２４に示すように、エッチングマスク３１７′をマスクにして、たとえば、Ｈ２Ｏ２や、Ｈ２ＳＯ４とＨ２Ｏ２の混合液を用いてウェットエッチングを行い、少なくともｐ型ＭＩＳＦＥＴのゲート電極を形成する領域のゲート絶縁膜を被覆し、ｐ型ＭＩＳＦＥＴのゲート電極を形成する領域のゲート絶縁膜を露出させるようにたとえばＴｉＮなどからなる金属膜３１６をパターニングし、金属領域３１６′を形成し、引き続き、図２５に示すように、ｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１９およびゲート電極の抵抗を低減するための金属膜３２０を全面に堆積する。
【００５２】
金属膜３１９を構成する金属の種類もまた、仕事関数を考慮して決定すべきである。すなわち、ｎ型ＭＩＳＦＥＴの閾値を低くするためにはｎ＋ｐｏｌｙの仕事関数に近いものを採用するのがよく、純金属ではIVａ族の元素すなわちＴｉ、Ｚｒ、ＨｆおよびＶａ族の元素すなわち、Ｖ、Ｎｂ、ＴａおよびVIａ族の元素すなわちＣｒ、Ｍｏ、Ｗなどが好適である。また、仕事関数がこれらに近いもので、金属的なバンド構造を有する物質であれば、金属珪化物や金属窒化物、またはその他の化合物であってもよい。金属膜３１９もまた、仕事関数を制御するためのものであり、その膜厚は１〜２ｎｍ程度の非常に薄いものであってもかまわない。また、金属膜３２０は、シート抵抗が５Ω／□程度以下になる膜厚であることが好ましく、たとえばＷを用いた場合４０〜５０ｎｍ程度である。ここでは、金属膜３１９と金属膜３２０は別種の金属を用いているが、金属膜３１９で選択した金属が３２０と同程度以下の抵抗率を示し、さらにこの後行う工程に適合するものであれば、兼用してもかまわない。また、ｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１６とｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１９の堆積順序は加工の容易さや反応性などを考慮して逆にしてもかまわない。
【００５３】
また、このとき、エッチングマスク表層は、上記の残渣３１７″を除去する際のエッチングで除去されており、残りの部分のエッチングレートは速い。そのため、ゲート絶縁膜３１５をウェットエッチングに曝す時間は短くてすむ。なお、ＨｆＯ２、ＨｆＡｌＯｘ等の膜はＨＦを用いたウェットエッチングによりほとんどエッチングされないことが知られている。ＨｆＳｉＯｘに関してはＨＦによりエッチングされることが知られているが、堆積後の熱処理などを最適化することにより、ウェットエッチングのレートを非常に遅くすることが可能である。
【００５４】
次に、図２６に示すように、溝３１４の外部に堆積した絶縁膜３１５、ｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１６、ｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜３１９およびゲート電極の抵抗を低減するための金属膜３２０をＣＭＰ法などを用いて除去する。
【００５５】
このあと、通常の技術を用いて層間絶縁膜及び配線を形成し、ＭＩＳＦＥＴを完成する。
【００５６】
以上の第２の実施形態の方法によっても、第１の実施形態と同様、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれの領域に金属領域を形成する際、表面に窒素を導入したエッチングマスクを用いることで、エッチングマスク形成時の残渣をＨＦを含む溶液で容易に速く除去し、エッチングマスクは削られ難くなる。このため、エッチングマスクに覆われた領域やゲート絶縁膜に与えるダメージは少なくて済む。特に、本実施形態のようにゲート電極を形成する際に段差の大きい構造においては、エッチングマスクの表面に窒素を導入してウェットエッチレートが表層と内部で違うエッチングマスクを適用する方法は残渣の除去のために有効である。
【００５７】
なお、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では本発明を金属ゲートを有するＭＩＳ型ＦＥＴの製造に適用した場合について示したが、これに限らず、シリコン窒化膜またはシリコン酸化膜をエッチングマスク材として用い、エッチングマスクを形成する際のエッチング残渣をウェットエッチングするような場合であれば適用可能である。
【００５８】
また、エッチング耐性を高めるためにシリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する手法は、エッチングマスクに限らず、例えばサイドウォールとして形成されたシリコン窒化膜、オフセットスペーサーのシリコン窒化膜またはシリコン酸化膜等に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図２】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図３】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図４】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図５】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図６】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図７】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図８】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図９】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１０】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１１】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１２】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１３】シリコン窒化膜またはシリコン酸化膜からなるエッチングマスク材の表面を窒化処理するためのプラズマ処理装置の一例を示す断面図。
【図１４】プラズマ窒化処理したシリコン窒化膜のウェットエッチング時間とエッチング量との関係を示す図。
【図１５】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１６】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１７】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１８】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１９】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２０】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２１】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２２】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２３】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２４】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２５】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２６】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図２７】従来の方法を説明するための工程断面図。
【符号の説明】
【００６０】
２０１；半導体基板
２０２；素子分離領域
２０３；ｎ型ウェル
２０４；ｐ型ウェル
２０５；ゲート絶縁膜
２０６；ｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜
２０７；エッチングマスク材
２０７′；エッチングマスク
２０７″；残渣
２０８；レジストマスク
２０９；ｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜
２１０；ゲート電極の抵抗を低減するための金属膜
２１１；キャップ膜
２１２；レジストパターン
２１３；ｐ型ＭＩＳＦＥＴのゲート電極
２１４；ｎ型ＭＩＳＦＥＴのゲート電極
２１５；ｐ型ＭＩＳＦＥＴのエクステンション
２１６；ｎ型ＭＩＳＦＥＴのエクステンション
２１７；ゲート側壁
２１８；ｐ型ＭＩＳＦＥＴのソース・ドレイン
２１９；ｎ型ＭＩＳＦＥＴのソース・ドレイン
３０１；半導体基板
３０２；素子分離領域
３０３；ｎ型ウェル
３０４；ｐ型ウェル
３０５；シリコン酸化膜
３０６；ダミーゲート電極
３０７；ゲート側壁
３０８；ｐ型ＭＩＳＦＥＴのエクステンション
３０９；ｐ型ＭＩＳＦＥＴのソース／ドレイン
３１０；ｎ型ＭＩＳＦＥＴのエクステンション
３１１；ｎ型ＭＩＳＦＥＴのソース／ドレイン
３１２；シリコン窒化膜
３１３；層間絶縁膜
３１４；溝
３１５；ゲート絶縁膜
３１６；ｐ型ＭＩＳＦＥＴのゲート電極を構成する金属膜
３１７；エッチングマスク材
３１７′；エッチングマスク
３１７″；残渣
３１８；レジストマスク
３１９；ｎ型ＭＩＳＦＥＴのゲート電極を構成する金属膜
３２０；ゲート電極の抵抗を低減するための金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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