(57)【要約】【課題】垂直チャンネルを持つ半導体素子の製造方法及びこれを利用した半導体素子を提供する。【解決手段】活性領域の表面と同一か、または高い高さを持つ活性領域間の素子分離膜上に形成されたゲート電極を備える半導体素子。これにより、半導体基板内で漏れ電流が発生することを遮断できる。また、ライン形態のマスクパターンを利用してゲート電極を形成することによって、従来のコンタクト形態やバー形態のパターンに比べてオーバーラップマージンを十分に確保することができる。【選択図】図８Ａ
2007027753.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をエッチングして互いに隣接する複数個の活性領域を突出させる工程と、
前記活性領域間のエッチングされた部分を埋め込みして素子分離領域（埋め込み物質層）を形成する工程と、
第１方向に沿って少なくとも隣接した活性領域間を覆う第１マスクパターンを形成する工程と、
前記第１方向に対して所定の角度を維持する第２方向に沿って延びた複数個の第２マスクパターンを形成する工程と、
前記第１及び第２マスクパターンをエッチングマスクとして露出された前記埋め込み物質層の一部を除去する工程と、
前記第１及び第２マスクパターンを除去する工程と、
前記埋め込み物質層間の前記活性領域を露出させる工程と、
前記活性領域の露出された部分上にゲート電極を形成する工程と、を含む垂直チャンネルを持つ半導体素子の製造方法。
【請求項２】
前記素子分離領域を形成する工程は、
前記半導体基板上に前記素子分離領域を画定するパッド酸化膜及びパッド窒化膜から形成されるマスク膜を形成する工程と、
前記マスク膜をエッチングマスクとして、異方性ドライエッチングにより前記半導体基板を所定の深さにリセス領域を形成する工程と、
前記リセス領域の側壁に側壁酸化膜を形成する工程と、
前記リセス領域を前記埋め込み物質層で埋め込む工程と、
前記パッド窒化膜が露出されるように前記埋め込み物質層を平坦化する工程と、を含むことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項３】
前記素子分離領域を形成する工程は、
前記半導体基板上に前記素子分離領域を画定するパッド酸化膜及びパッド窒化膜から形成されるマスク膜を形成する工程と、
前記マスク膜をエッチングマスクとして、異方性ドライエッチングにより前記半導体基板を所定の深さにリセス領域を形成する工程と、
前記リセス領域の側壁に側壁酸化膜を形成する工程と、
前記側壁酸化膜及び前記マスク膜の露出された部分を覆う窒化膜ライナーを形成する工程と、
前記リセス領域を前記埋め込み物質層で埋め込む工程と、
前記パッド窒化膜が露出されるように前記埋め込み物質層を平坦化する工程と、を含むことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項４】
前記第１マスクパターンは、ストライプ状のライン形態を持つことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項５】
前記第１マスクパターンを形成する工程は、
前記素子分離膜及び活性領域上にマスク物質層を形成する工程と、
前記第１マスクパターンを画定するフォトレジストパターンを画定する工程と、
前記フォトレジストパターンの形状通りに前記マスク物質層をエッチングする工程と、を含むことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項６】
前記第１マスクパターンの厚さは、２，０００Åないし６，０００Åであることを特徴とする請求項５に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項７】
前記第１マスクパターンの幅は、前記活性領域の幅と同一であるか、または小さいことを特徴とする請求項５に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項８】
前記第１マスクパターンの幅は、前記活性領域の幅より１ｎｍないし１５ｎｍ小さいことを特徴とする請求項５に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項９】
前記第１マスクパターンの幅は、前記活性領域の幅より３ｎｍないし８ｎｍ小さいことを特徴とする請求項５に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１０】
前記第１マスクパターンを形成する露光のためのレチクルのうち、前記第１素子分離膜に該当するレチクルの両側には補助パターンを形成することを特徴とする請求項９に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１１】
前記第１マスクパターンは、複数個の前記活性領域から形成される配列の一端部から他端部にわたって形成されることを特徴とする請求項５に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１２】
前記埋め込み物質層と前記第１マスクパターンとは、互いに十分のエッチング選択比を持つ物質膜から形成されることを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１３】
前記埋め込み物質層は、シリコン酸化膜から形成され、前記第１マスクパターンは、シリコン窒化膜から形成されることを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１４】
前記第１方向は、前記活性領域の長軸方向と平行に延びる方向であることを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１５】
前記第２方向は、前記活性領域の短軸方向と平行に延びる方向であることを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１６】
前記埋め込み物質層の一部を除去する工程は、
前記第１マスクパターン間の前記素子分離領域上に充電物質層を埋め込む工程と、
前記第１マスクパターンが露出されるように前記充填膜を平坦化する工程と、
前記第１マスクパターンが形成された前記半導体基板の全面に、前記充填膜の上面一部と前記第１マスクパターンの一部とを露出させる第２マスクパターンを形成する工程と、
前記第１及び第２マスクパターンをエッチングマスクとして、前記充填膜と前記埋め込み物質層の一部を除去する工程と、を含むことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１７】
前記充填膜は、前記埋め込み物質層と同じ物質からなることを特徴とする請求項１６に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１８】
前記埋め込み物質層及び充填膜は、ＨＤＰ酸化膜から形成されることを特徴とする請求項１７に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項１９】
前記埋め込み物質層の除去程度は、前記垂直チャンネルの長さを決定することを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２０】
前記埋め込み物質層が除去されてリセスされる深さは、隣接する前記活性領域間の素子分離に十分な深さであることを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２１】
前記埋め込み物質層の一部を除去する工程以後に、
前記露出された活性領域の少なくとも２個の側面を覆うゲート絶縁膜を形成する工程を含むことを特徴とする請求項１に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２２】
前記活性領域を露出させる工程は、
前記活性領域上部の第１マスクパターン、窒化膜ライナー及びパッド窒化膜を異方性ドライエッチングを利用して除去する工程と、
前記活性領域の側壁に残存する窒化膜ライナーを等方性ウェットエッチングにより除去する工程と、
前記側壁酸化膜及び前記パッド酸化膜を等方性ウェットエッチングを利用して除去する工程と、を含むことを特徴とする請求項３に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２３】
前記活性領域を露出させる工程以後に、
前記露出された活性領域の側面及び上面を覆うゲート絶縁膜を形成する工程をさらに含むことを特徴とする請求項２２に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２４】
前記活性領域を露出させる工程は、
前記活性領域上部の第１マスクパターン、窒化膜ライナー及び前記パッド窒化膜の一部を異方性ドライエッチングを利用して除去する工程と、
前記活性領域の側壁に残存する窒化膜ライナーを等方性ウェットエッチングにより除去する工程と、
前記熱酸化膜を等方性ウェットエッチングを利用して除去する工程と、を含むことを特徴とする請求項３に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２５】
前記活性領域を露出させる工程以後に、
前記露出された活性領域の側面及び前記残存するパッド窒化膜を覆うゲート絶縁膜を形成する工程をさらに含むことを特徴とする請求項２４に記載の垂直チャンネルを持つ半導体素子の製造方法。
【請求項２６】
半導体基板の上部に突出した形態に形成された複数個の活性領域と、
第１方向に沿って隣接した活性領域間で前記活性領域を分離させ、表面が少なくとも前記活性領域の表面高さ以上になっている第１素子分離膜と、
前記第１方向に対して所定の角度を維持する第２方向に沿って隣接した前記活性領域間では前記活性領域を分離させ、垂直方向のチャンネルを形成できるように前記活性領域の側壁の少なくとも一部が露出されるように表面が前記活性領域の表面高さ以下になっている第２素子分離膜と、
前記第１素子分離膜上に形成されたゲート電極と、を備える垂直チャンネルを持つ半導体素子。
【請求項２７】
前記第２素子分離膜と前記活性領域との間には窒化膜ライナーがさらに形成されていることを特徴とする請求項２６に記載の垂直チャンネルを持つ半導体素子。
【請求項２８】
前記第１及び第２素子分離膜は、シリコン酸化膜から形成されることを特徴とする請求項２６に記載の垂直方向のチャンネルを持つ半導体素子。
【請求項２９】
前記第２方向に沿って形成された第２素子分離膜の両側は、前記活性領域の表面の高さ以上である第３素子分離膜と接していることを特徴とする請求項２６に記載の垂直チャンネルを持つ半導体素子。
【請求項３０】
前記第２方向には、前記第２素子分離膜と前記第３素子分離膜とが反復して配列されることを特徴とする請求項２９に記載の垂直チャンネルを持つ半導体素子。
【請求項３１】
前記第１素子分離膜は、前記第２素子分離膜と接していることを特徴とする請求項２６に記載の垂直チャンネルを持つ半導体素子。
【請求項３２】
前記ゲート電極は、前記第１方向に対して直角または鋭角をなしつつ延びることを特徴とする請求項２６に記載の垂直チャンネルを持つ半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、垂直チャンネルを持つ半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子、例えば、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）のチャンネル長さが短くなるにつれて、ＦＥＴの特性を劣化させるいろいろな問題点が発生する。例えば、パンチスルー、ドレイン誘起障壁低下（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ；ＤＩＢＬ）、しきい電圧下の変動などのいわゆる短チャンネル効果が発生する。また、接合領域及び基板間の寄生キャパシタンス（接合キャパシタンス）の増加及び漏れ電流の増加も問題点になっている。
【０００３】
ところが、半導体基板上に垂直チャンネルを持つ活性領域（以下、フィンという）を持つＦＥＴ（以下、フィン−ＦＥＴという）は、フィンの少なくとも一つの側面をチャンネルとして使用する。これにより、チャンネルの長さを増加させて短チャンネル効果を防止して電流特性を向上させることができる。
【０００４】
図１Ａは、従来のフィン−ＦＥＴを示す平面図であり、図１Ｂは、図１Ａの１Ｂ−１Ｂ線に沿って切断した断面図である。
【０００５】
図１Ａ及び図１Ｂを参照すれば、半導体基板１０上に垂直方向のチャンネルを持つ活性領域１２を画定する素子分離膜２０を形成する。活性領域１２、活性領域の短軸方向の素子分離膜２１及び活性領域の長軸方向の素子分離膜２２を覆いつつ延びるゲート電極１６を形成する。便宜上、ゲート電極１６は、１Ｂ−１Ｂ線を基準に活性領域１２上を過ぎるゲート電極１６ａと活性領域の長軸方向の素子分離膜２２を過ぎるゲート電極１６ｂとに分けることができる。参照番号１８は、ゲート電極１６を内在する層間絶縁膜である。
【０００６】
長軸方向の素子分離膜２２を過ぎるゲート電極１６ｂは、活性領域の側壁に接しつつ素子分離膜２２内に埋め込まれる。埋め込まれたゲート電極１６ｂに電源が入れば、活性領域１２と隣接した部位（ａ部分）に漏れ電流が発生する。漏れ電流は、メモリ素子のリフレッシュ特性を劣化させる原因となる。
【０００７】
ゲート電極１６ｂが前記素子分離膜に埋め込まれたことを防止するフィン−ＦＥＴについて、特許文献１及び２に開示されている。前記特許文献によれば、ゲート電極１６が素子分離膜に形成されることを防止するために、ゲート電極１６をコンタクト形態またはバー形態として、活性領域の長軸方向の素子分離膜２２にはゲート電極１６を形成させない。
【０００８】
ところが、デザインルールが益々小さくなるにつれて、コンタクト形態やバー形態のゲート電極パターンは基板上に具現し難い実情である。特に、前記ゲート電極パターンを形成するためのフォトリソグラフィ工程でオーバーラップマージンを確保し難い。
【特許文献１】米国特許第６，３９６，１０８号明細書
【特許文献２】米国特許第６，５８３，４６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明が解決しようとする技術的課題は、活性領域長軸方向の素子分離膜を過ぎるゲート電極に起因した漏れ電流を防止し、十分なオーバーラップマージンを確保するための垂直チャンネルを持つ半導体素子の製造方法を提供するところにある。
【００１０】
また、本発明が解決しようとする他の技術的課題は、前記製造方法により製造された半導体素子を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明による垂直チャンネルを持つ半導体素子の製造方法によれば、まず、半導体基板をエッチングして互いに隣接する複数個の活性領域を突出させる。その後、前記活性領域間のエッチングされた部分を埋め込みして素子分離領域（埋め込み物質層）を形成する。第１方向に沿って少なくとも隣接した活性領域間を覆う第１マスクパターンを形成する。前記第１方向に対して所定の角度を維持する第２方向に沿って延びた複数個の第２マスクパターンを形成する。前記第１及び第２マスクパターンをエッチングマスクとして露出された前記埋め込み物質層の一部を除去する。前記第１及び第２マスクパターンを除去する。前記埋め込み物質層間の前記活性領域を露出させる。前記活性領域の露出された部分上にゲート電極を形成する。
【００１２】
前記素子分離領域を形成する工程は、前記半導体基板上に前記素子分離領域を画定するパッド酸化膜及びパッド窒化膜から形成されるマスク膜を形成する工程と、前記マスク膜をエッチングマスクとして、異方性ドライエッチングにより前記半導体基板を所定の深さにリセス領域を形成する工程と、前記リセス領域の側壁に側壁酸化膜を形成する工程と、前記側壁酸化膜及び前記マスク膜の露出された部分を覆う窒化膜ライナーを形成する工程と、前記リセス領域を前記埋め込み物質層で埋め込む工程と、前記パッド窒化膜が露出されるように前記埋め込み物質層を平坦化する工程と、を含む。
【００１３】
第１マスクパターンは、ストライプ状のライン形態を持つ。
【００１４】
前記第１マスクパターンの厚さは、２，０００Åないし６，０００Åである。前記第１マスクパターンの幅は、前記活性領域の幅と同一であるか、または小さい。前記第１マスクパターンの幅は、前記活性領域の幅より１ｎｍないし１５ｎｍ、望ましくは、３ｎｍないし８ｎｍ小さい。
【００１５】
前記第１マスクパターンを形成する露光のためのレチクルのうち、前記第１素子分離膜に該当するレチクルの両側には補助パターンを形成できる。
【００１６】
前記第１方向は、前記活性領域の長軸方向と平行に延びる方向であり、前記第２方向は、前記活性領域の短軸方向と平行に延びる方向である。
【００１７】
前記埋め込み物質層の一部を除去する工程は、前記第１マスクパターン間の前記素子分離領域上に充電物質層を埋め込む工程と、前記第１マスクパターンが露出されるように前記充填膜を平坦化する工程と、前記第１マスクパターンが形成された前記半導体基板の全面に、前記充填膜の上面一部と前記第１マスクパターンの一部とを露出させる第２マスクパターンを形成する工程と、前記第１及び第２マスクパターンをエッチングマスクとして、前記充填膜と前記埋め込み物質層の一部を除去する工程と、を含む。
【００１８】
前記活性領域を露出させる工程は、前記活性領域上部の第１マスクパターン、窒化膜ライナー及びパッド窒化膜を異方性ドライエッチングを利用して除去する工程と、前記活性領域の側壁に残存する窒化膜ライナーを等方性ウェットエッチングにより除去する工程と、前記側壁酸化膜及び前記パッド酸化膜を等方性ウェットエッチングを利用して除去する工程と、を含みうる。前記活性領域を露出させる工程以後に、前記露出された活性領域の側面及び上面を覆うゲート絶縁膜を形成できる。
【００１９】
前記活性領域を露出させる工程は、前記活性領域上部の第１マスクパターン、窒化膜ライナー及び前記パッド窒化膜の一部を異方性ドライエッチングを利用して除去する工程と、前記活性領域の側壁に残存する窒化膜ライナーを等方性ウェットエッチングにより除去する工程と、前記熱酸化膜を等方性ウェットエッチングを利用して除去する工程と、を含みうる。前記活性領域を露出させる工程以後に、前記露出された活性領域の側面及び前記残存するパッド窒化膜を覆うゲート絶縁膜を形成できる。
【００２０】
前記他の技術的課題を達成するための本発明による垂直チャンネルを持つ半導体素子によれば、半導体基板の上部に突出した形態に形成された複数個の活性領域と、第１方向に沿って隣接した活性領域間で前記活性領域を分離させ、表面が少なくとも前記活性領域の表面高さ以上になっている第１素子分離膜と、前記第１方向に対して所定の角度を維持する第２方向に沿って隣接した前記活性領域間では前記活性領域を分離させ、垂直方向のチャンネルを形成できるように前記活性領域の側壁の少なくとも一部が露出されるように表面が前記活性領域の表面高さ以下になっている第２素子分離膜と、前記第１素子分離膜上に形成されたゲート電極と、を備える。
【００２１】
前記第２方向に沿って形成された第２素子分離膜の両側は、前記活性領域の表面の高さ以上である第３素子分離膜と接している。前記第２方向には、前記第２素子分離膜と前記第３素子分離膜とが反復して配列される。
【００２２】
前記ゲート電極は、前記第１方向に対して直角または鋭角をなしつつ延びる。
【発明の効果】
【００２３】
本発明による垂直チャンネルを持つ半導体素子の製造方法及びトランジスタによれば、活性領域の表面と同一かまたは高い高さを持つ素子分離膜上にゲート電極を形成することによって、半導体基板内での漏れ電流が発生することを遮断できる。
【００２４】
また、ライン形態のマスクパターンを利用してゲート電極を形成することによって、従来のコンタクト形態やバー形態のパターンに比べてオーバーラップマージンを十分に確保することができる。
【００２５】
さらに、ゲート電極をダマシン方式で製造することによって、オーバーラップマージンを大きく向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付された図面を参照しつつ本発明の望ましい実施例を詳細に説明する。後述される実施例は色々な他の形態に変形でき、本発明の範囲が後述される実施例に限定されるものではない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。図面において、層領域の厚さは明確性を期するために誇張されたものである。また、層が他の層または基板上にあると言及された場合に、それは他の層または基板上に直接形成されるか、またはそれら間に第３の層が介在されることもある。実施例全体にわたって同じ参照符号は同じ構成要素を表す。
【００２７】
本発明の実施例は、フィン−ＦＥＴの活性領域の長軸方向の素子分離膜上にライン形態のマスクパターンを利用してゲート電極を形成する。ゲート電極の下部を素子分離膜で満たすことによって、ゲート電極により半導体基板内に発生する漏れ電流を防止できる。
【００２８】
実施例で、第１方向は活性領域の長軸方向であり、例えば、図２ＡのＢ−Ｂ線が延びる方向である。第１方向の素子分離膜は、長軸方向の活性領域間に位置する第１素子分離膜１２０を称する。第２方向は活性領域の短軸方向であり、例えば、図２ＡのＢ−Ｂ線に垂直に延びる方向である。第２方向の素子分離膜は、前記垂直に延びる方向に沿って前記活性領域間に位置する素子分離膜を称する。第２方向の素子分離膜は、例えば、図２ＡのＣ−Ｃ線が延びる方向に配列される素子分離膜を称する。第２方向の素子分離膜は、リセスされた形態の第２素子分離膜１２２とリセスされていない第３素子分離膜１２４とに区分されて説明されうる。素子分離膜を第１、第２及び第３素子分離膜１２０、１２２、１２４に区分することは、単に説明の便宜のためのものであり、これを限定しようとするものではない。
【００２９】
本発明の実施例は、前記ゲート電極をダマシン方式で形成する。また、本発明のいずれかの実施例は、前記ダマシン方式で形成された２重ゲート電極構造のフィン−ＦＥＴを提供する。また、本発明の他の実施例では、前記ダマシン方式で形成された３重ゲート電極構造のフィン−ＦＥＴを提供する。
【００３０】
（第１実施例）
図２Ａないし図８Ａは、本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図であり、図２Ｂないし図８Ｂは、図２ＡのＡ−Ａ線に沿って切断した断面図であり、図２Ｃないし図８Ｃは、図２ＡのＢ−Ｂ線に沿って切断した断面図であり、図２Ｄないし図８Ｄは、図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【００３１】
図２Ａないし図２Ｄを参照すれば、半導体基板１００上に垂直方向のチャンネルを持つ活性領域１０２を画定する素子分離膜１１２を形成する。素子分離膜１１２を形成する方法は、まず半導体基板１００上に素子分離膜１１２を画定するパッド酸化膜１０４及びパッド窒化膜１０６から形成されるマスク膜１０５を通常のフォトリソグラフィ工程を利用して形成する。パッド酸化膜１０４は、基板１００と窒化膜１０６間の応力を減少させるために形成するものであって、２０ないし２００Åの厚さ、望ましくは約１００Å程度の厚さに形成する。窒化膜１０６は、リセス領域１１３を形成するためのエッチング時にハードマスクとして使われるものであって、シリコン窒化物を５００ないし２，０００Åの厚さ、望ましくは８００ないし８５０Åの厚さに蒸着して形成する。蒸着方法は通常的な方法、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）によることができる。
【００３２】
次いで、マスク膜１０５をエッチングマスクとして、異方性ドライエッチングにより露出された半導体基板１００を所定の深さにエッチングしてリセス領域１１３を形成する。フォトレジストパターン（図示せず）を通常的な方法、例えば、酸素プラズマを使用してアッシングした後、有機ストリップで除去する。この時、リセス領域１１３の深さは素子分離に十分な深さに形成する。その後、リセス領域１１３の全面に側壁酸化膜１０８を形成する。側壁酸化膜１０８は、リセス領域１１３を形成するためのエッチング工程時に発生した損傷を直すためにリセス領域１１３の内側壁及び底面に形成する。側壁酸化膜１０８は、熱酸化膜またはＣＶＤ酸化膜で形成し、２０ないし２００Åの厚さに形成する。
【００３３】
次いで、側壁酸化膜１０８及び露出されたマスク膜１０５を覆う窒化膜ライナー１１０を蒸着する。窒化膜ライナー１１０は、リセス領域１１３の内側表面に沿って整合的に形成されたライナーの形態であることが望ましい。窒化膜ライナー１１０は、後続の工程で側壁酸化膜１０８をさらに酸化させず、素子分離膜の絶縁特性を強化させる。窒化膜ライナー１１０は、ＣＶＤ方式により５０Å〜３００Åの厚さに形成できる。選択的に、窒化膜ライナー１１０上にキャッピング膜（図示せず）をさらに形成してもよい。キャッピング膜は、窒化膜ライナー１１０が後続工程で損傷することを防止するために形成するものであって、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成することが望ましい。
【００３４】
必要に応じて窒化膜ライナー１１０を形成する工程を省略してもよい。また、パッド窒化膜１０６を除去して平坦化できるが、後続工程での活性領域１０２の損傷を防止するために残しておくことが望ましい。
【００３５】
次いで、埋め込み物質層でリセス領域１１３を埋め込む。埋め込み物質層は、ＵＳＧ膜、ＨＤＰ酸化膜、ＰＥＣＶＤ法を利用して形成したＴＥＯＳ膜、ＰＥＣＶＤ法を利用して形成した酸化膜及びこれらの組合せからなる群から選択された絶縁膜が使われうる。この中、膜質が稠密なＨＤＰ酸化膜がリセス領域１１３を埋め込むところに最も適している。ＨＤＰＣＶＤ工程は、ＣＶＤとスパッタリング方式によるエッチング方法が結合された技術であり、物質膜を蒸着するための蒸着ガスのみチャンバ内に供給されることではなく、蒸着される物質膜をスパッタリング方式でエッチングできるスパッタリングガスもチャンバ内に供給される。したがって、ＳｉＨ４とＯ２とが蒸着ガスとしてチャンバ内に供給され、不活性ガス（例えば、Ａｒガス）がスパッタリングガスとしてチャンバ内に供給される。供給された蒸着ガスとスパッタリングガスの一部は、高周波電力によってチャンバ内に誘発されたプラズマによってイオン化される。一方、基板がローディングされたチャンバ内のウェーハチャック（例えば、静電チャック）にはバイアスされた高周波電力が印加されるために、イオン化された蒸着ガス及びスパッタリングガスは基板の表面に加速される。加速された蒸着ガスイオンはシリコン酸化膜を形成し、加速されたスパッタリングガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。このような方式によって蒸着されるために、素子分離膜１１２としてＨＤＰ酸化膜を形成すれば、膜質が稠密でギャップフィル特性が優秀である。
【００３６】
次いで、埋め込み物質層が充填されたリセス領域１１３を窒化膜ライナー１１０の上面と実質的に同じレベルに平坦化して素子分離膜１１２を形成する。平坦化は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチバックで進めることができる。平坦化工程では、窒化膜ライナー１１０を平坦化停止膜として使用する。例えば、ＣＭＰを使用して平坦化する場合、窒化膜ライナー１１０はＣＭＰストッパとして機能する。ＣＭＰで使われるスラリーは、窒化膜ライナー１１０より素子分離膜１１２、例えば、ＨＤＰ酸化膜をさらに速くエッチングできることを選択することが望ましい。したがって、セリア系列の研磨剤を含むスラリーを使用できる。
【００３７】
図３Ａないし図３Ｄを参照すれば、活性領域１０２の長軸方向を覆う第１マスクパターン１１４を形成する。理想的に、第１マスクパターン１１４は第１方向に沿って隣接する活性領域１０２間の第１素子分離膜（図７Ａの１２０）を覆うことが望ましい。第１マスクパターン１１４は、ライン形態のストライプ状でありうる。第１マスクパターン１１４は、まず素子分離膜１１２と活性領域１０２上にマスク物質層を形成する。その後、活性領域１０２の長軸方向を覆う第１マスクパターン１１４を画定するフォトレジストパターン（図示せず）を画定する。フォトレジストパターンの形状通りにマスク物質層をエッチングして第１マスクパターン１１４を形成する。
【００３８】
第１マスクパターン１１４はゲート電極を形成するためのハードマスクとして使われるものであり、素子分離膜１１２と互いに十分なエッチング選択比を持つ物質膜から形成されることが望ましい。例えば、素子分離膜１１２がシリコン酸化膜ならば、第１マスクパターン１１４はシリコン窒化膜でありうる。シリコン窒化膜である第１マスクパターン１１４は、２，０００ないし６，０００Åの厚さ、望ましくは３，５００ないし４，５００Åの厚さに蒸着して形成する。蒸着方法は通常的な方法、例えば、ＣＶＤ、ＳＡＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤによることができる。
【００３９】
第１マスクパターン１１４の幅は、活性領域１０２の幅と同一かまたは小さい。例えば、第１マスクパターン１１４の幅は、活性領域１０２の幅より１ｎｍないし１５ｎｍ、望ましくは３ｎｍないし８ｎｍ程度小さく形成してオーバーラップマージンを向上させることができる。ところが、第１マスクパターン１１４の幅を狭めれば、第１方向、すなわち、活性領域１０２の長軸方向の第１素子分離膜１２０の一部がエッチングされうる。第１素子分離膜１２０の一部がエッチングされることを防止するために、第１マスクパターン１１４を形成するためのレチクルのうち第１素子分離膜１２０に該当するレチクルの両側には補助パターン（図示せず）をさらに形成できる。
【００４０】
図面には詳細に図示されていないが、第１マスクパターン１１４は、複数個の活性領域１０２が配列される一端部から他端部にわたって形成できる。例えば、複数個の活性領域１０２がなす配列は、セル領域の一端部から他端部につながることができる。
【００４１】
ライン形態の第１マスクパターン１１４は、従来のコンタクト形態やバー形態のマスクパターンに比べて、ゲート電極を形成するための工程マージンが増大する。工程マージンが増大すれば、集積度が大きくなるにつれて要求される露光装置の光源の波長をさらに大きくするか、開口数を高めずに従来の光源及び開口数を持つ露光装置を使用できる。これにより、ライン形態の第１マスクパターン１１４は微細になるパターンによく適用できる。また、ライン形態はゲート電極を形成する過程での縞（ストライエーション）の発生を抑制して、縞を除去するための別途のハードマスクを使用する必要がない。
【００４２】
図４Ａないし図４Ｄを参照すれば、必要に応じて第１マスクパターン１１４間の素子分離膜１１２上に充填膜１１６を埋め込む。充填膜１１６は、ＵＳＧ膜、ＨＤＰ酸化膜、ＰＥＣＶＤ法を利用して形成したＴＥＯＳ膜、ＰＥＣＶＤ法を利用して形成した酸化膜及びこれらの組合せからなる群から選択された絶縁膜が使われることができる。ところが、後続工程で素子分離膜１１２と充填膜１１６とを同時に除去せねばならないので、素子分離膜１１２と充填膜１１６とは同じ物質からなる膜であることが望ましい。例えば、素子分離膜１１２と充填膜１１６とはいずれもＨＤＰ酸化膜でありうる。
【００４３】
充填膜１１６は、第１マスクパターン１１４の上面と実質的に同じレベルに平坦化される。平坦化は、ＣＭＰまたはエッチバックで進めることができる。平坦化工程では、第１マスクパターン１１４を平坦化停止膜として使用する。例えば、ＣＭＰを使用して充填膜１１６を平坦化する場合、第１マスクパターン１１４はＣＭＰストッパとして機能する。ＣＭＰで使われるスラリーは、第１マスクパターン１１４より充填膜１１６、例えば、ＨＤＰ酸化膜をさらに速くエッチングできることを選択することが望ましい。したがって、セリア系列の研磨剤を含むスラリーを使用できる。この時、充填膜１１６は平坦化のためのものであって、選択的に形成できる。
【００４４】
図５Ａないし図５Ｄを参照すれば、第１マスクパターン１１４が形成された半導体基板１００の全面に活性領域１０２の長軸方向に対して所定の角度、例えば、直角または鋭角をなしつつ延び、所定の間隔ほど離隔された第２マスクパターン１１８、例えば、フォトレジストパターンを形成する。第２マスクパターン１１８は、充填膜１１６の上面一部と第１マスクパターン１１４の一部を露出させる。
【００４５】
図６Ａないし図６Ｄを参照すれば、第２マスクパターン１１８と第１マスクパターン１１４をエッチングマスクとして、活性領域１０２の短軸方向の素子分離膜１１２の一部を除去してリセスされた第２素子分離膜１２２を形成する。すなわち、短軸方向に位置する充填膜１１６と素子分離膜１１２の一部は、ウェットエッチングにより除去される。例えば、ＨＤＰ酸化膜から形成される素子分離膜１１２及び充填膜１１６は、希釈されたたＨＦ、ＮＨ４ＦまたはＨＦと脱イオン水の混合液であるＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用して除去できる。
【００４６】
この時、素子分離膜１１２が除去される程度は、本発明の第１実施例によるフィン−ＦＥＴのチャンネル長さを決定する。また、リセスされる深さは隣接する活性領域１０２と素子分離に十分な程度とする。リセスされた結果、第１方向の活性領域１０２間には第１素子分離膜１２０が形成され、活性領域１０２の短軸方向はリセスされた第２素子分離膜１２２とリセスされず、残存する第３素子分離膜１２４が反復されつつ延びる。
【００４７】
図７Ａないし図７Ｄを参照すれば、第２素子分離膜１２２間の活性領域１０２を露出させる。具体的に、活性領域１０２を覆っている第１マスクパターン１１４、窒化膜ライナー１１０、マスク膜１０５及び側壁酸化膜１０８を除去する。活性領域１０２を露出させる方法は、３ステップに区分されて進む。なぜなら、前記いろいろな層を除去する過程で第２素子分離膜１２２と活性領域１０２との間の窒化膜ライナー１１０が損傷して、深くへこむハンプが発生するためである。ハンプは漏れ電流、電流の特性悪化などの原因となる。
【００４８】
第１ステップは、活性領域上部の第１マスクパターン１１４、窒化膜ライナー１１０及びパッド窒化膜１０６を異方性ドライエッチングを利用して除去する。本発明の第１実施例に使われた窒化膜１１４、１１０、１０６はフッ化炭素系ガスを使用して除去できる。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えば、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６のようなガスまたはこれらの混合ガスを使用する。この時、雰囲気ガスとしてはＡｒガスを使用できる。
【００４９】
第２ステップは、活性領域１０２の側壁に残存する窒化膜ライナー１１０を、燐酸（Ｈ３ＰＯ４）などを利用した等方性ウェットエッチングを利用して除去する。最後に第３ステップは、側壁酸化膜１０８及びパッド酸化膜１０４を等方性ウェットエッチングを利用して除去する。この時に使われるエッチング液は、希釈されたたＨＦ、ＮＨ４ＦまたはＨＦと脱イオン水との混合液であるＢＯＥでありうる。
【００５０】
活性領域１０２の表面が露出されれば、露出された活性領域１０２を覆うゲート絶縁膜１２６を形成する。ゲート絶縁膜１２６は、シリコン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、タンタル酸化膜、ランタン酸化膜などの酸化膜をＣＶＤまたはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法で蒸着して形成できる。
【００５１】
図８Ａないし図８Ｄを参照すれば、第２素子分離膜１２２上のリセスされた領域を満たしつつ、活性領域１０２と第１素子分離膜１２０の上面を過ぎるゲート電極１２８を形成する。具体的に、ゲート電極１２８は第２素子分離膜１２２上の空間を満たしつつ、半導体基板１００の全面を覆うように蒸着する。その後、ゲート電極１２８は、活性領域１０２の長軸方向に対して直角または鋭角をなしつつ延び、所定の間隔ほど離隔されるように通常のフォトリソグラフィ技術を利用してパターニングする。ゲート電極１２８は、絶縁のために層間絶縁膜１３０により電気的に分離される。ゲート電極１２８は、平面的に見て図５Ａで説明した第２マスクパターン１１８と同じ形状を持つことができる。
【００５２】
本発明の第１実施例によるゲート電極１２８はダマシン方式で形成される。これにより、ゲート電極１２８の形成に必要なオーバーラップマージンを十分に確保することができる。すなわち、ゲート電極１２８は第２素子分離膜１２２上の空間を満たしつつ、活性領域１０２の両側面及び上面を覆う。本発明の第１実施例によるフィン−ＦＥＴは、ゲート電極１２８が活性領域の両側面及び上面を覆う３重ゲート構造である。
【００５３】
ゲート電極１２８は、例えば、ポリシリコン層、シリサイド層及びキャッピング絶縁層が順次に積層された構造を持つことができる。しかし、ポリシリコン層の代りに非晶質シリコン、ポリＳｉ−Ｇｅ及び導電性金属含有物質のうち選択された単一層または複合層で形成できる。導電性金属含有物質は、タングステンまたはモリブデンのような金属、チタン窒化膜、タンタル窒化膜またはタングステン窒化膜のような導電性金属窒化膜のうち選択された少なくとも一つの層からなりうる。場合によって、シリサイド層は形成しなくてもよい。キャッピング絶縁層は、後続工程で蒸着される層間絶縁膜と十分のエッチング選択比を持つ物質、例えば、シリコン窒化膜から形成されうる。
【００５４】
ゲート電極１２８は、便宜上Ｂ−Ｂ線を基準に活性領域１０２を過ぎる第１電極１２８ａと第１素子分離膜１２０を過ぎる第２電極１２８ｂとに分けることができる。この時、第１素子分離膜１２０は、活性領域１０２の表面に対して同一かまたは高い高さを持つ。第２電極１２８ｂは、第１素子分離膜１２０上に位置するので、第２電極１２８ｂに加わる電源により半導体基板１００内に漏れ電流が発生することを防止できる。なぜなら、第２電極１２８ｂに形成される電界が半導体基板１００に影響を及ぼすことを第１素子分離膜１２０により遮断するためである。一方、第２電極１２８ｂの両側は、第２素子分離膜１２２上のゲート電極と接続しつつ延びることができる。
【００５５】
（第２実施例）
図９Ａ及び図１０Ａは、本発明の第２実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図であり、図９Ｂ及び図１０Ｂは、図２ＡのＡ−Ａ線に沿って切断した断面図であり、図９Ｃ及び図１０Ｃは、図２ＡのＢ−Ｂ線に沿って切断した断面図であり、図９Ｄ及び図１０Ｄは、図２ＡのＣ−Ｃ線に沿って切断した断面図である。この時、活性領域を画定し、マスクパターンを形成する過程は図１Ａないし図６Ｄを参照して説明した第１実施例と同一であるので、これについての説明は省略する。
【００５６】
図９Ａないし図９Ｄを参照すれば、第２素子分離膜１２２間の活性領域１０２を露出させる。具体的に、活性領域１０２を覆っている第１マスクパターン１１４、窒化膜ライナー１１０、パッド窒化膜１０６の一部及び側壁酸化膜１０８を除去する。活性領域１０２を露出させる方法は、３ステップに区分されて進む。なぜなら、前記いろいろな層を除去する過程で第２素子分離膜１２２と活性領域１０２間の窒化膜ライナー１１０が損傷して、深くへこむハンプが発生するためである。ハンプは、漏れ電流、電流の特性悪化などの原因となる。
【００５７】
第１ステップは、活性領域上部の第１マスクパターン１１４及び窒化膜ライナー１１０を、異方性ドライエッチングを利用して除去する。本発明の第１実施例に使われた窒化膜１１４、１１０をエッチングする時にはフッ化炭素系ガスを使用できる。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えば、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６のようなガスまたはこれらの混合ガスを使用する。この時、雰囲気ガスとしては、Ａｒガスを使用できる。この時、マスク膜１０５はエッチングしないほうが望ましいが、場合によって所定の高さで残存するように上部を一定の厚さほどエッチングできる。
【００５８】
第２ステップは、活性領域１０２の側壁に残存する窒化膜ライナー１１０を燐酸（Ｈ３ＰＯ４）などを利用した等方性ウェットエッチングを利用して除去する。最後に第３ステップは、側壁酸化膜１０８を等方性ウェットエッチングを利用して除去する。この時に使われるエッチング液は、希釈されたＨＦ、ＮＨ４ＦまたはＨＦと脱イオン水との混合液であるＢＯＥでありうる。
【００５９】
活性領域１０２の表面が露出されれば、露出された活性領域１０２及びマスク膜１０５を覆うゲート絶縁膜２２６を形成する。ゲート絶縁膜２２６は、シリコン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、タンタル酸化膜、ランタン酸化膜などの酸化膜をＣＶＤまたはＡＬＤなどの方法で蒸着して形成できる。
【００６０】
図１０Ａないし図１０Ｄを参照すれば、第２素子分離膜１２２上のリセス領域を満たしつつ、活性領域１０２と第１素子分離膜１２０の上面を過ぎるゲート電極１２８を形成する。具体的に、ゲート電極１２８は第２素子分離膜１２２上の空間を満たしつつ、半導体基板１００の全面を覆うように蒸着する。その後、ゲート電極１２８は、活性領域１０２の長軸方向に対して直角または鋭角をなしつつ延び、所定の間隔ほど離隔されるように通常のフォトリソグラフィ技術を利用してパターニングする。ゲート電極１２８は、絶縁のために層間絶縁膜２３０により電気的に分離される。ゲート電極１２８は、平面的に見て図５Ａで説明した第２マスクパターン１１８と同じ形状を持つことができる。
【００６１】
本発明の第２実施例によるゲート電極１２８はダマシン方式で形成される。これにより、ゲート電極１２８の形成に必要なオーバーラップマージンを十分に確保できる。すなわち、ゲート電極１２８は第２素子分離膜１２２上の空間を満たしつつ、活性領域１０２の両側面を覆う。本発明の第２実施例によるフィン−ＦＥＴは、ゲート電極１２８が活性領域の両側面を覆う二重ゲート構造である。
【００６２】
ゲート電極１２８は、例えば、ポリシリコン層、シリサイド層及びキャッピング絶縁層が順次に積層された構造を持つことができる。しかし、ポリシリコン層の代りに非晶質シリコン、ポリＳｉ−Ｇｅ及び導電性金属含有物質のうち選択された単一層または複合層で形成できる。導電性金属含有物質は、タングステンまたはモリブデンのような金属、チタン窒化膜、タンタル窒化膜またはタングステン窒化膜のような導電性金属窒化膜のうち選択された少なくとも一つの層から形成されうる。場合によって、シリサイド層は形成しなくてもよい。キャッピング絶縁層は、後続工程で蒸着される層間絶縁膜と十分なエッチング選択比を持つ物質、例えば、シリコン窒化膜から形成されうる。
【００６３】
ゲート電極１２８は、便宜上Ｂ−Ｂ線を基準に活性領域１０２を過ぎる第１電極１２８ａと第１素子分離膜１２０を過ぎる第２電極１２８ｂとに分けることができる。この時、第１素子分離膜１２０は、活性領域１０２の表面に対して同一かまたは高い高さを持つ。第２電極１２８ｂは第１素子分離膜１２０上に位置するので、第２電極１２８ｂに加わる電源により半導体基板１００内に漏れ電流が発生することを防止できる。なぜなら、第２電極１２８ｂに形成される電界が半導体基板１００に影響を及ぼすことが、第１素子分離膜１２０により遮断されるためである。第２電極１２８ｂの両側は、第２素子分離膜１２２上のゲート電極が接続されつつ延びることができる。
【００６４】
以上、本発明は望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００６５】
本発明は、半導体メモリ素子の製造産業に利用でき、特にＤＲＡＭ及び不揮発性メモリ素子の製造産業に有効である。
【図面の簡単な説明】
【００６６】
【図１Ａ】従来のフィン−ＦＥＴを示す平面図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂ線に沿って切断した断面図である。
【図２Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図２Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図２Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図２Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図３Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図３Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図３Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図３Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図４Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図４Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図４Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図４Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図５Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図５Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図５Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図５Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図６Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図６Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図６Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図６Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図７Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図７Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図７Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図７Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図８Ａ】本発明の第１実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図８Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図８Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図８Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図９Ａ】本発明の第２実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図９Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図９Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図９Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【図１０Ａ】本発明の第２実施例によるフィン−ＦＥＴを形成するための工程を説明するための平面図である。
【図１０Ｂ】図２ＡのＡ−Ａ線に沿って切断した断面図である。
【図１０Ｃ】図２ＡのＢ−Ｂ線に沿って切断した断面図である。
【図１０Ｄ】図２ＡのＣ−Ｃ線に沿って切断した断面図である。
【符号の説明】
【００６７】
１００  半導体基板
１０２  活性領域
１０５  マスク膜
１０８  側壁酸化膜
１１０  窒化膜ライナー
１１２  素子分離膜
１１４  第１マスクパターン
１１６  充填膜
１１８  第２マスクパターン
１２０  第１素子分離膜
１２２  第２素子分離膜
１２４  第３素子分離膜
１２６  ゲート絶縁膜
１２８  ゲート電極
【図１Ａ】
2007027753.tif 000003
【図１Ｂ】
2007027753.tif 000004
【図２Ａ】
2007027753.tif 000005
【図２Ｂ】
2007027753.tif 000006
【図２Ｃ】
2007027753.tif 000007
【図２Ｄ】
2007027753.tif 000008
【図３Ａ】
2007027753.tif 000009
【図３Ｂ】
2007027753.tif 000010
【図３Ｃ】
2007027753.tif 000011
【図３Ｄ】
2007027753.tif 000012
【図４Ａ】
2007027753.tif 000013
【図４Ｂ】
2007027753.tif 000014
【図４Ｃ】
2007027753.tif 000015
【図４Ｄ】
2007027753.tif 000016
【図５Ａ】
2007027753.tif 000017
【図５Ｂ】
2007027753.tif 000018
【図５Ｃ】
2007027753.tif 000019
【図５Ｄ】
2007027753.tif 000020
【図６Ａ】
2007027753.tif 000021
【図６Ｂ】
2007027753.tif 000022
【図６Ｃ】
2007027753.tif 000023
【図６Ｄ】
2007027753.tif 000024
【図７Ａ】
2007027753.tif 000025
【図７Ｂ】
2007027753.tif 000026
【図７Ｃ】
2007027753.tif 000027
【図７Ｄ】
2007027753.tif 000028
【図８Ａ】
2007027753.tif 000029
【図８Ｂ】
2007027753.tif 000030
【図８Ｃ】
2007027753.tif 000031
【図８Ｄ】
2007027753.tif 000032
【図９Ａ】
2007027753.tif 000033
【図９Ｂ】
2007027753.tif 000034
【図９Ｃ】
2007027753.tif 000035
【図９Ｄ】
2007027753.tif 000036
【図１０Ａ】
2007027753.tif 000037
【図１０Ｂ】
2007027753.tif 000038
【図１０Ｃ】
2007027753.tif 000039
【図１０Ｄ】
2007027753.tif 000040