(57)【要約】【課題】チャージポンピング現象によるデータ破壊を防止することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行に設けられたワード線と、ワード線が活性化された回数を記憶するカウンタセルアレイと、メモリセルアレイの列に設けられたビット線と、読出しまたは書込み動作時に、カウンタセルアレイから読み出されたワード線の活性化回数をインクリメントする加算器と、活性化回数を格納しインクリメントされた活性化回数をカウンタセルアレイに書き戻すカウンタバッファ回路と、読出しサイクルまたは書込みサイクルにおいて活性化回数が規定値になった場合、該サイクル中に、該ワード線に接続されたメモリセルにデータの書き戻しを実行するセンスアンプとを備えている。【選択図】図１
2007157296.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
二次元配置された複数の前記メモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行に配列された前記メモリセルに接続されたワード線と、
前記メモリセルアレイの列に配列された前記メモリセルに接続されたビット線と、
前記ワード線に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、
前記メモリセルのデータの読出しまたは書込み動作時に、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、
前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、
データの読出しサイクルまたはデータの書込みサイクルにおいて前記ワード線の活性化回数が規定値に達した場合、読み出されたデータを該データが格納されていたメモリセルへ書き戻すリフレッシュ動作を、少なくとも一方のデータ極性について該読出しまたは書込みサイクル中に実行するセンスアンプとを備えた半導体記憶装置。
【請求項２】
データの読出しサイクルまたはデータの書込みサイクルにおいて前記ワード線の活性化回数が規定値に満たない場合、前記センスアンプは、前記リフレッシュ動作を実行せずに、読出しまたは書込みの対象として前記ビット線によって選択された前記メモリセルのみからデータを読み出し、あるいは、該メモリセルのみへデータを書き込むことを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記センスアンプはビット線に対応して設けられており、
前記センスアンプに対応して設けられたカラム方向に延びるカラム信号線と、
複数の前記センスアンプに共通に設けられたロウ方向に延びるロウ信号線と、
前記カラム信号線および前記ロウ信号線からの各信号を論理演算する演算回路と、
前記演算回路から出力された演算結果の信号によって制御されるトランスファゲートであって、前記リフレッシュ動作時に前記ビット線と前記センスアンプとの間を接続するトランスファゲートとを備えたことを特徴とする請求項1に記載の半導体記憶装置。
【請求項４】
データの読出しサイクルまたはデータの書込みサイクルにおいて前記ワード線の活性化回数が規定値になった場合、前記ロウ信号線にロウアドレスに基づく信号を出力し、該ロウ信号線を活性化させるロウフィードバック回路をさらに備えたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ロウフィードバック回路は、前記リフレッシュ動作の要求信号に応じて動作するために遅延回路を含むことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＮ型ＭＯＳトランジスタを有し、このボディ領域に蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。例えば、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。
【０００３】
ＦＥＴ（Field Effect Transistor）からなるＦＢＣメモリセルには、次のようなチャージポンピング現象という問題がある（非特許文献１参照）。メモリセルがＮ型ＦＥＴである場合、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、或るリフレッシュ動作と次のリフレッシュ動作との間においてワード線が活性化された場合、非選択のＦＢＣメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。
【０００４】
従って、ＦＢＣメモリは、ＤＲＡＭとは異なり破壊読み出しセル(destructive read-out cell)ではないが、完全な非破壊読出しセル(non-destructive read-out cell)と言うこともできない。言わば、ＦＢＣメモリは、準非破壊読出しセル(quasi non-destructive read-out cell)であることが判明した。
【非特許文献１】S.Okhonin et.al.による”Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs（部分空乏型ＳＯＩ  ＭＯＳＦＥＴにおける過渡的チャージポンピング現象）” IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002
【発明の開示】
【発明が解決しようとする課題】
【０００５】
チャージポンピング現象によるデータ破壊を防止することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、二次元配置された複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの行に配列された前記メモリセルに接続されたワード線と、前記メモリセルアレイの列に配列された前記メモリセルに接続されたビット線と、前記ワード線に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、前記メモリセルのデータの読出しまたは書込み動作時に、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、データの読出しサイクルまたはデータの書込みサイクルにおいて前記ワード線の活性化回数が規定値に達した場合、読み出されたデータを該データが格納されていたメモリセルへ書き戻すリフレッシュ動作を、少なくとも一方のデータ極性について該読出しまたは書込みサイクル中に実行するセンスアンプとを備えている。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、メモリセルのチャージポンピング現象によるデータ破壊を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の構成を示すブロック図である。ＦＢＣメモリ１００は、メモリセルアレイＭＣＡと、カウンタセルアレイＣＣＡと、隣り合うメモリセルアレイＭＣＡ間に設けられたデータセンスアンプＤＳＡと、隣り合うカウンタセルアレイＣＣＡ間に設けられたカウンタセンスアンプＣＳＡと、ロウデコーダＲＤと、カラムデコーダＣＤと、カラムフィードバック信号駆動回路（以下、カラムフィードバック回路という）ＦＢＣＤと、ロウフィードバック信号駆動回路（以下、ロウフィードバック回路という）ＦＢＲＤと、ＤＱバッファＤＱＢと、カウンタＤＱバッファＣＤＱＢと、半加算器ＨＡと、カウンタセンスアンプコントローラＣＳＡＣと、ワード線コントローラＷＬＣと、カラムアドレスバッファＣＡＢと、ロウアドレスバッファＲＡＢと、ロウアドレスカウンタＲＡＣと、ロウアドレススイッチＲＡＳＷと、ＣＡＳビフォアＲＡＳディテクタＣＲＤとを備えている。
【００１０】
ロウデコーダＲＤは、ロウアドレスバッファＲＡＢからロウアドレススイッチＲＡＳＷを介してロウアドレスを受け取る。ロウデコーダＲＤは、このロウアドレスに従ってメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡのワード線を選択する。カラムデコーダＣＤは、カラムアドレスバッファＣＡＢからカラムアドレスを受け取る。カラムデコーダＣＤは、このカラムアドレスに従ってメモリセルアレイＭＣＡのビット線を選択する。選択されたワード線（以下、選択ワード線ともいう）および選択されたビット線（以下、選択ビット線ともいう）に接続されたメモリセル、即ち、選択されたワード線および選択されたビット線の交点に位置するメモリセルが選択メモリセルとしてデータの読出し／書込みの対象となる。選択ワード線に接続されたメモリセルのうち、選択メモリセル以外のメモリセルは非選択メモリセルである。
【００１１】
ロウアドレスバッファＲＡＢは、選択ワード線のアドレスを一時的に格納することができるように構成されている。カラムアドレスバッファＣＡＢは、選択ビット線のアドレスを一時的に格納することができるように構成されている。
【００１２】
読出し／書込み動作時には、ロウアドレススイッチＲＡＳＷは、ロウアドレスバッファＲＡＢに格納されたロウアドレスをロウデコーダＲＤへ送る。読出し／書込み動作は、メモリセルＭＣのデータを読出しＤＱバッファを介して外部へこのデータを出力する動作、および、メモリセルＭＣへ新しいデータを書き込むことによってデータを更新する動作である。
【００１３】
通常の定期的なリフレッシュ動作時には、ロウアドレススイッチＲＡＳＷは、ＣＡＳビフォアＲＡＳ信号ＣＢＲを受けることによって、ロウアドレスカウンタＲＡＣに格納されたロウアドレスをロウデコーダＲＤへ送る。リフレッシュ動作とは、活性化されたワード線に接続された全メモリセルＭＣからデータを一旦読出し、同一データを同一メモリセルへ書き戻す動作をいう。
【００１４】
ＣＡＳビフォアＲＡＳディテクタＣＲＤは、通常のリフレッシュ動作時に、信号／ＣＡＳおよび信号／ＲＡＳを入力し、信号ＣＢＲをロウアドレスカウンタＲＡＣ、ロウアドレススイッチＲＡＳＷ、カウンタセンスアンプコントローラＣＳＡＣ、カウンタＤＱバッファＣＤＱＢおよびロウフィードバック回路ＦＢＲＤへ出力する。この信号ＣＢＲが通常のリフレッシュ動作の合図となる。
【００１５】
カウンタセンスアンプＣＳＡには、カウンタＤＱバッファＣＤＱＢおよび半加算器ＨＡが接続されている。カウンタセンスアンプＣＳＡは、或るワード線が活性化された回数（以下、活性化回数ともいう）に相当するデジタルデータを増幅する。カウンタＤＱバッファＣＤＱＢおよび加算器ＨＡは、ワード線が活性化された時に、そのワード線の活性化回数をインクリメントしてカウンタセンスアンプＣＳＡへ書き戻す。活性化回数が規定値に達した場合に、カウンタＤＱバッファＣＤＱＢは、リフレッシュ要求信号ＲＥＦＲＥＱを出力する。信号ＲＥＦＲＥＱは、通常の定期的なリフレッシュとは別に臨時リフレッシュ動作を読出し／書込み動作時に実行するために用いられる。
【００１６】
信号ＲＥＦＲＥＱは、ロウフィードバック回路ＦＢＲＤへ送られる。臨時リフレッシュ時（信号ＲＥＦＲＥＱが活性であるとき）には、ロウフィードバック回路ＦＢＲＤは、選択メモリセルＭＣだけでなく非選択メモリセルＭＣにもデータを書き戻すようにデータセンスアンプＤＳＡを制御する。読出し／書込み動作時には、ロウフィードバック回路ＦＢＲＤは、選択メモリセルＭＣだけにデータを書き戻すようにデータセンスアンプＤＳＡを制御する。通常のリフレッシュ時（信号ＣＢＲが活性であるとき）には、ロウフィードバック回路ＦＢＲＤは全てのメモリセルＭＣへデータを書き戻すようにデータセンスアンプＤＳＡを制御する。
【００１７】
内部ＲＡＳ信号ＲＩＮＴは、信号／ＲＡＳの反転信号であり、ワード線コントローラＷＬＣ、カウンタセンスアンプコントローラＣＳＡＣおよびロウフィードバック回路ＦＢＲＤへ送信される。内部ＲＡＳ信号ＲＩＮＴは、読出し／書込み動作および通常のリフレッシュ動作の実行に用いられる。
【００１８】
図２は、ＦＢＣメモリ１００の構成をより詳細に示した回路図である。データセンスアンプＤＳＡの詳細は、図３および図４を参照して後述する。カウンタセンスアンプＣＳＡの詳細は、図５および図６を参照して後述する。
【００１９】
１つのデータセンスアンプＤＳＡの両側には、複数のデータビット線が設けられている。データセンスアンプＤＳＡの片側にはデータビット線ＢＬＬ０〜ＢＬＬ１０２３、ＢＢＬＬ０〜ＢＢＬＬ１０２３が設けられており、その反対側にはデータビット線ＢＬＲ０〜ＢＬＲ１０２３、ＢＢＬＲ０〜ＢＢＬＲ１０２３が設けられている。また、１つのデータセンスアンプＤＳＡの片側には、２５６本のワード線ＷＬＬ０〜ＷＬＬ２５５が設けられており、その反対側には２５６本のワード線ＷＬＲ０〜ＷＬＲ２５５が設けられている。
【００２０】
カウンタセンスアンプＣＳＡの片側にはカウンタビット線ＣＬＬ０〜ＣＬＬ７、ＢＣＬＬ０〜ＢＣＬＬ７が設けられており、その反対側にはカウンタビット線ＣＬＲ０〜ＣＬＲ７、ＢＣＬＲ０〜ＢＣＬＲ７が設けられている。カウンタセンスアンプＣＳＡの両側には、データセンスアンプＤＳＡと共通のワード線ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５が延びている。
【００２１】
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡが、データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの両側に設けられている。データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの片側に設けられたメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡは、その反対側に設けられたメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡのそれぞれと同様の構成を有する。よって、データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの片側のメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡを説明し、その反対側のメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡの説明は省略する。
【００２２】
メモリセルＭＣおよびカウンタセルＣＣは、ワード線とビット線との交点に１つおきに設けられている。メモリセルＭＣは、フローティングボディ領域を有するＦＢＣ（Floating Body Cell）メモリである。ＦＢＣメモリセルは、フローティングボディ領域に蓄積された多数キャリアの数によってデータ“０”または“１”を記憶することができる。カウンタセルＣＣは、メモリセルＭＣと同様の構成を有する。本実施形態では、偶数番目のワード線ＷＬＬ０、ＷＬＬ２、ＷＬＬ４、・・・とデータビット線ＢＬＬｋ (ｋ＝０〜１０２３)との交点、および、奇数番目のワード線ＷＬＬ１、ＷＬＬ３、ＷＬＬ５、・・・とデータビット線ＢＢＬＬｋ (ｋ＝０〜１０２３)との交点にメモリセルＭＣが設けられている。即ち、本実施形態は、フォールデッド（folded）型ビット線構成を有する。よって、データビット線ＢＬＬｋおよびＢＢＬＬｋを１つのビット線対とすると、ビット線対の数×ワード線の数と同数のメモリセルＭＣにデータを記憶することができる。読出し／書込み時には、８つのビット線対に対して同時にデータを読み出し、あるいは、書き込む。
【００２３】
図２のデータセンスアンプＤＳＡの片側にあるメモリセルアレイＭＣＡは、１０２４×２５６ビットのデータを記憶することができる。また、偶数番目のワード線ＷＬＬ０、ＷＬＬ２、ＷＬＬ４、・・・とカウンタビット線ＣＬＬｉ (ｉ＝０〜７)との交点、および、奇数番目のワード線ＷＬＬ１、ＷＬＬ３、ＷＬＬ５、・・・とカウンタビット線ＢＣＬＬｉ (ｉ＝０〜７)との交点にカウンタセルＣＣが設けられている。ロウ方向からみると、１本のワード線ＷＬＬｊ(ｊ＝０〜２５５)に８個のカウンタセルＣＣが接続されている。これにより、ワード線ＷＬＬｊの活性化回数を８ビットのデータで記憶することができる。
【００２４】
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡには、イコライズ信号線ＥＱＬＬ０およびＥＱＬＬ１がさらに配線されている。イコライズ信号線ＥＱＬＬ０およびＥＱＬＬ１には、ビット線ＢＬＬｋおよびＢＢＬＬｋをメモリセルＭＣのソース電位にショートするイコライズトランジスタＥＱＴが接続されている。このイコライズトランジスタＥＱＴは、イコライズ信号線とビット線との交点に１つおきに配置されている。イコライズトランジスタＥＱＴは、メモリセルＭＣと同様の構成を有する。
【００２５】
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡには、ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１がさらに配線されている。ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１には、ダミーセルＤＣが接続されている。ダミーセルＤＣは、ダミーワード線とビット線との交点に１つおきに配置されている。ダミーセルＤＣは、ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１の方向に沿ってデータ“１”とデータ“０”とが交互に書き込まれている。ダミーセルＤＣのデータは、メモリセルＭＣのデータを読み出すときに、基準信号を生成するために用いられる。ダミーセルＤＣも、メモリセルＭＣと同様の構成を有する。
【００２６】
ＤＱバッファＤＱＢ０〜ＤＱＢ７は、データセンスアンプＤＳＡにおいて増幅および検出されたデータをさらに増幅する。カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、カウンタセンスアンプＣＳＡにおいて増幅および検出された活性化回数のデータをさらに増幅する。加算器ＨＡ０〜ＨＡ７は、それぞれカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７に対応して設けられている。加算器ＨＡ０〜ＨＡ７は、通常の読出し／書込み動作時に、メモリセルＭＣからデータを読み出しあるいはメモリセルＭＣへデータを書き込むごとに、カウンタセルアレイＣＣＡから読み出されたワード線ＷＬｊの活性化回数をインクリメントする。カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、インクリメントされた活性化回数をカウンタセルアレイに書き戻す。従って、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、活性化回数の書込み回路としても機能する。活性化回数は、２進数でカウンタセルアレイＣＣＡへ記憶される。
【００２７】
カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力は、１つのＡＮＤゲート１０に接続されている。ＡＮＤゲート１０は、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が規定値になった場合に、該ワード線ＷＬｊに接続されたメモリセルＭＣに対してリフレッシュ動作を行うために高レベル（ＨＩＧＨ）を出力する。例えば、ワード線ＷＬｊの活性化回数の規定値を２５６回とした場合、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が“１１１１１１１１”になったときに、ＡＮＤゲート１０はＨＩＧＨを出力する。このリフレッシュ動作は、通常の定期的なリフレッシュ動作とは異なる時期に実行されるので、以下、“臨時リフレッシュ動作”という。
【００２８】
ＡＮＤゲート１０は、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が規定値未満である場合には、低レベル（ＬＯＷ）を出力している。この場合、臨時リフレッシュ動作は実行されない。
【００２９】
信号ＣＱＳＥは、活性化回数が所定値に達したか否かを判断するタイミングにＨＩＧＨとなり、その他の期間ではＬＯＷに維持される。この信号ＣＱＳＥがＨＩＧＨであるときに、ＡＮＤゲート１０がＨＩＧＨを出力すれば、リフレッシュ要求信号ＲＥＦＲＥＱとしてＬＯＷが出力される。この信号ＣＱＳＥがＨＩＧＨであるときに、ＡＮＤゲート１０がＬＯＷを出力すれば、リフレッシュ要求信号ＲＥＦＲＥＱとしてＨＩＧＨが出力される。即ち、リフレッシュ要求信号ＲＥＦＲＥＱは、活性化回数が規定値未満である場合にはＨＩＧＨであり、活性化回数が規定値に達するとＬＯＷになる。
【００３０】
次に、ワード線の活性化回数とチャージポンピング現象との関係について説明する。例えば、シリコン−シリコン酸化膜間の界面準位の密度はＮｉｔ=１×１０１０ｃｍ‐２程度であり、メモリセルＭＣのゲート幅（Ｗ）／ゲート長（Ｌ）＝０．１μｍ／０．１μｍであると仮定する。この場合、ボディ領域とゲート絶縁膜との界面の面積は、１つのメモリセルＭＣあたり約１．０×１０‐１０ｃｍ‐２になり、１つのメモリセルＭＣあたりの界面準位は平均して約１個となる。従って、ワード線を１回活性化することによるメモリセルＭＣ内で消滅する正孔数は、約１個である。
【００３１】
ＦＢＣメモリにおいて、データ“１”とデータ“０”との間の正孔数の差は、約１０００個である。よって、計算上、ワード線の活性化回数が約１０００になると、データ“１”は、完全にデータ“０”に変化してしまう。実際には、ワード線の活性化回数が約５００になると、データ“１”が誤って検出される危険性が高まる。実質的には、ワード線の活性化回数が２００回〜５００回を超えたら、そのワード線に接続されたメモリセルＭＣを全てリフレッシュする必要があるであろう。そこで、本実施形態では、ワード線ＷＬｊの活性化回数が２５６回を超えた場合に、臨時リフレッシュ動作を実行する。その結果、上記チャージポンピング現象によるデータ“１”の誤検出を抑制することができる。
【００３２】
図３は、データセンスアンプＤＳＡの一部を詳細に示した回路図である。図３に示すデータセンスアンプＤＳＡと同じ構造がロウ方向に複数個配列されることによって構成される。
【００３３】
８つのビット線対ＢＬＬ０〜ＢＬＬ７および１つのデータセンスアンプＤＳＡについて説明する。データビット線ＢＬＬ０〜ＢＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＳＮ０〜ＳＮ７に接続されている。データビット線ＢＢＬＬ０〜ＢＢＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＢＳＮ０〜ＢＳＮ７に接続されている。各トランスファゲートＴＧは、信号φＴＬによって制御され、各データビット線とそれに対応するセンスノードとを電気的に接続することができる。
【００３４】
また、ＣＭＯＳトランスファゲートＣＴＧＬ０およびＣＴＧＬ１は、各センスノードＳＮｉ（ｉ＝０〜７）をデータビット線ＢＢＬＬｉに接続し、尚且つ、各センスノードＢＳＮｉをデータビット線ＢＬＬｉに接続することができる。ＣＭＯＳトランスファゲートＣＴＧＬ０およびＣＴＧＬ１は、互いに並列接続されたＮＭＯＳおよびＰＭＯＳによって構成される。ＣＭＯＳトランスファゲートＣＴＧＬ０およびＣＴＧＬ１は、それぞれＮＯＲゲートＧＬ０およびＧＬ１の出力信号およびその反転信号によって制御される。
【００３５】
ＮＯＲゲートＧＬ０ｉは、カラム方向に延びる信号線から信号ＦＢＬ０Ｃｉを入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＬ０Ｒを入力する。ＮＯＲゲートＧＬ０ｉは、信号ＦＢＬ０Ｃｉと信号ＦＢＬ０ＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＬ０のゲートへ出力する。ＮＯＲゲートＧＬ１ｉは、カラム方向に延びる信号線から信号ＦＢＬ１Ｃｉを入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＬ１Ｒを入力する。ＮＯＲゲートＧＬ１ｉは、信号ＦＢＬ１Ｃｉと信号ＦＢＬ１ＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＬ１のゲートへ出力する。ＮＯＲゲートＧＲ０ｉは、カラム方向に延びる信号線から信号ＦＢＲ０Ｃｉを入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＲ０Ｒを入力する。ＮＯＲゲートＧＲ０ｉは、信号ＦＢＲ０Ｃｉと信号ＦＢＲ０ＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＲ０のゲートへ出力する。ＮＯＲゲートＧＲ１ｉは、カラム方向に延びる信号線から信号ＦＢＲ１Ｃｉを入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＲ１Ｒを入力する。ＮＯＲゲートＧＲ１ｉは、信号ＦＢＲ１Ｃｉおよび信号ＦＢＲ１ＲのＮＯＲ演算結果をトランスファゲートＣＴＧＲ１のゲートへ出力する。
【００３６】
ＣＭＯＳトランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０およびＣＴＧＲ１の各ＰＭＯＳは、それぞれＮＯＲゲートＧＬ０ｉ、ＧＬ１ｉ、ＧＲ０ｉおよびＧＲ１ｉの出力信号を入力する。ＣＭＯＳトランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０およびＣＴＧＲ１の各ＮＭＯＳは、それぞれＮＯＲゲートＧＬ０ｉ、ＧＬ１ｉ、ＧＲ０ｉおよびＧＲ１ｉの出力信号の反転信号を入力する。よって、ＣＭＯＳトランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０およびＣＴＧＲ１は、オンまたはオフのいずれかに制御される。ＮＯＲゲートＧＬ０ｉ、ＧＬ１ｉ、ＧＲ０ｉ、ＧＲ１ｉ、および、それらの出力に接続されたインバータＩｎＬ０、Ｉｎｌ１、ＩｎＲ０、ＩｎＲ１は、センスアンプコアＳＡＣ内に設けられてもよく、その外部に設けられてもよい。
【００３７】
トランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０、ＣＴＧＲ１、および、インバータＩｎＬ０、Ｉｎｌ１、ＩｎＲ０、ＩｎＲ１は、信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｉ、ＦＢＬ１Ｃｉ、ＦＢＲ０Ｃｉ、ＦＢＲ１Ｃｉの制御を受けて、読出し／書込み時に選択メモリセルＭＣのみにデータを書き戻すことができ、あるいは、通常のリフレッシュ時または臨時リフレッシュ時に選択メモリセルおよび非選択メモリセルにデータを書き戻すことができる。ただし、通常のリフレッシュ時には、選択／非選択という概念は存在せず、すべてのワード線に接続されたメモリセルＭＣがアドレス順にリフレッシュ動作を受ける。信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒは、複数のセンスアンプＳＡに共通に用いられる。信号ＦＢＬ０Ｃｉ、ＦＢＬ１Ｃｉ、ＦＢＲ０Ｃｉ、ＦＢＲ１Ｃｉは、８つのセンスアンプＳＡごとに設けられている。
【００３８】
信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｉ、ＦＢＬ１Ｃｉ、ＦＢＲ０Ｃｉ、ＦＢＲ１Ｃｉが総てＬＯＷの場合、トランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０、ＣＴＧＲ１は総てオフ状態である。信号ＦＢＬ０ＲまたはＦＢＬ０ＣｉがＨＩＧＨになると、トランスファゲートＣＴＧＬ０がオンになる。信号ＦＢＬ１ＲまたはＦＢＬ１ＣｉがＨＩＧＨになると、トランスファゲートＣＴＧＬ１がオンになる。信号ＦＢＲ１ＲまたはＦＢＲ０ＣｉがＨＩＧＨになると、トランスファゲートＣＴＧＲ１がオンになる。信号ＦＢＲ１ＲまたはＦＢＲ１ＣｉがＨＩＧＨになると、トランスファゲートＣＴＧＲ１がオンになる。
【００３９】
隣り合うデータビット線対のデータビット線ＢＬＬ間、および、データビット線ＢＢＬＬ間には、平均化トランジスタＡＶＴが設けられている。例えば、平均化トランジスタＡＶＴは、データビット線ＢＬＬｉとデータビット線ＢＬＬ（ｉ＋１）との間、並びに、データビット線ＢＢＬＬｉとデータビット線ＢＢＬＬ（ｉ＋１）との間に設けられている。この平均化トランジスタＡＶＴは、ダミーセルＤＣからのデータ“１”およびデータ“０”を接続することによって基準信号を生成するために用いられる。
【００４０】
さらに、ダミーセル書込み用ＮＭＯＳトランジスタＤＴＮは、ｉが偶数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉと低電圧源ＶＢＬＬとの間に接続されている。これにより、ｉが偶数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉに接続されたダミーセルＤＣにデータ“０”を書き込むことができる。ダミーセル書込み用ＰＭＯＳトランジスタＤＴＰは、ｉが奇数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉと高電圧源ＶＢＬＨとの間に接続されている。これにより、ｉが奇数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉに接続されたダミーセルＤＣにデータ“１”を書き込むことができる。
【００４１】
図４は、図３に示したセンスアンプコアＳＡＣの内部を詳細に示した回路図である。ＮＭＯＳトランジスタＴＮ１、ＴＮ２がセンスノードＮＳｉとＢＳＮｉとの間で直列に接続されている。ＮＭＯＳトランジスタＴＮ１とＴＮ２との間のノードＮ１は、信号線ＢＳＡＮに接続されている。トランジスタＴＮ１、ＴＮ２のゲートは、それぞれ信号線ＢＳＮ０およびＳＮ０に接続されている。即ち、トランジスタＴＮ１、ＴＮ２のゲートは、クロスカップリングされている。
【００４２】
ＰＭＯＳトランジスタＴＰ１、ＴＰ２も、センスノードＮＳｉとＢＳＮｉとの間で直列に接続されている。ＰＭＯＳトランジスタＴＰ１とＴＰ２との間のノードＮ２は、信号線ＳＡＰに接続されている。トランジスタＴＰ１、ＴＰ２のゲートは、それぞれ信号線ＢＳＮ０およびＳＮ０に接続されている。即ち、トランジスタＴＰ１、ＴＰ２のゲートはクロスカップリングされている。
【００４３】
ＰＭＯＳトランジスタＴＰ３、ＴＰ４は、高電圧源ＶＢＬＨとセンスノードＳＮ０との間で直列に接続されている。ＰＭＯＳトランジスタＴＰ５、ＴＰ６は、高電圧源ＶＢＬＨとセンスノードＢＳＮ０との間で直列に接続されている。トランジスタＴＰ３およびＴＰ５の各ゲートは、信号線ＢＬＯＡＤＯＮに接続されている。トランジスタＴＰ４およびＴＰ６の各ゲートは、共通にセンスノードＢＳＮ０に接続されている。これにより、トランジスタＴＰ３、ＴＰ４とトランジスタＴＰ５、ＴＰ６とは、センスノードＳＮ０、ＢＳＮ０と高電圧源ＶＢＬＨと間においてカレントミラーを構成している。
【００４４】
センスノードＳＮ０〜ＳＮ７、ＢＳＮ０〜ＢＳＮ７は、それぞれデータ入出力線ＤＱ０〜ＤＱ７、ＢＤＱ０〜ＢＤＱ７にＮＭＯＳを介して接続されている。これらのＮＭＯＳはカラム選択線ＣＳＬ０により制御される。
【００４５】
図５は、カウンタセンスアンプＣＳＡの内部を詳細に示した回路図である。カウンタセンスアンプＣＳＡは、ＮＯＲゲートＧＬ０、ＧＬ１、ＧＲ０、ＧＲ１、インバータＩｎＬ０、ＩｎＬ１、ＩｎＲ０、ＩｎＲ１が設けられていない点で図３のデータセンスアンプＣＳＡと異なる。トランスファゲートＣＴＧは、信号ＣＦＢＬ０、ＢＣＦＢＬ０、ＣＦＢＬ１、ＢＣＦＢＬ１、ＣＦＢＲ０、ＢＣＦＢＲ０、ＣＦＢＲ１、ＢＣＦＢＲ１によって制御される。また、カウンタセンスアンプＣＳＡは、専用の駆動信号ＢＣＳＡＮ、ＣＳＡＰ、ＢＣＬＯＡＤＯＮ、ＣＣＳＬ、ＣＤＱ０〜ＣＤＱ７、ＢＣＤＱ０〜ＢＣＤＱ７により制御される。
【００４６】
カウンタセンスアンプＣＳＡは、８対のカウンタビット線対ＣＬＬｉ、ＢＣＬＬｉのそれぞれに対して１つずつ設けられている。また、カウンタセンスアンプＣＳＡは、ワード線の活性化回数をカウントするために設けられているので、１組のワード線ＷＬＬ０〜ＷＬＬ２５５に対して１つ設ければよい。
【００４７】
カウンタビット線ＣＬＬ０〜ＣＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＣＳＮ０〜ＣＳＮ７に接続されている。カウンタビット線ＢＣＬＬ０〜ＢＣＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＢＣＳＮ０〜ＢＣＳＮ７に接続されている。各トランスファゲートＴＧは、信号φＴＬによって制御され、各カウンタビット線とそれに対応するセンスノードとを電気的に接続することができる。
【００４８】
ＣＭＯＳトランスファゲートＣＴＧは、各センスノードＣＳＮｉをカウンタビット線ＢＣＬＬｉに接続し、尚且つ、各センスノードＢＣＳＮｉをカウンタビット線ＣＬＬｉに接続することができる。
【００４９】
隣り合うカウンタビット線対のカウンタビット線ＣＬＬ間、および、カウンタビット線ＢＣＬＬ間には、平均化トランジスタＡＶＴが設けられている。例えば、平均化トランジスタＡＶＴは、カウンタビット線ＣＬＬｉとカウンタビット線ＣＬＬ（ｉ＋１）との間、並びに、カウンタビット線ＢＣＬＬｉとカウンタビット線ＢＣＬＬ（ｉ＋１）との間に設けられている。この平均化トランジスタＡＶＴは、ダミーセルＤＣからのデータ“１”およびデータ“０”を接続することによって基準信号を生成するために用いられる。
【００５０】
さらに、ダミーセル書込み用ＮＭＯＳトランジスタＤＴＮは、ｉが偶数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉと低電圧源ＶＢＬＬとの間に接続されている。これにより、ｉが偶数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉに接続されたダミーセルＤＣにデータ“０”を書き込むことができる。ダミーセル書込み用ＰＭＯＳトランジスタＤＴＰは、ｉが奇数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉと高電圧源ＶＢＬＨとの間に接続されている。これにより、ｉが奇数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉに接続されたダミーセルＤＣにデータ“１”を書き込むことができる。
【００５１】
図６は、図５に示したカウンタセンスアンプコアＣＳＡＣの内部を詳細に示した回路図である。カウンタセンスアンプコアＣＳＡＣは、基本的に図４のセンスアンプコアＳＡＣ０と類似する。
【００５２】
ＮＭＯＳトランジスタＴＮ１０、ＴＮ２０がセンスノードＣＮＳｉとＢＣＳＮｉとの間で直列に接続されている。ＮＭＯＳトランジスタＴＮ１０とＴＮ２０との間のノードＮ１０は、信号線ＢＣＳＡＮに接続されている。トランジスタＴＮ１、ＴＮ２のゲートはクロスカップリングされている。
【００５３】
ＰＭＯＳトランジスタＴＰ１０、ＴＰ２０も、センスノードＣＮＳｉとＢＣＳＮｉとの間で直列に接続されている。ＰＭＯＳトランジスタＴＰ１０とＴＰ２０との間のノードＮ２０は、信号線ＣＳＡＰに接続されている。トランジスタＴＰ１０、ＴＰ２０のゲートはクロスカップリングされている。
【００５４】
ＰＭＯＳトランジスタＴＰ３０、ＴＰ４０は、高電圧源ＶＢＬＨとセンスノードＣＳＮ０との間で直列に接続されている。ＰＭＯＳトランジスタＴＰ５０、ＴＰ６０は、高電圧源ＶＢＬＨとセンスノードＢＣＳＮ０との間で直列に接続されている。トランジスタＴＰ３０およびＴＰ５０の各ゲートは、信号線ＢＣＬＯＡＤＯＮに接続されている。トランジスタＴＰ４０およびＴＰ６０の各ゲートは、共通にセンスノードＢＣＳＮ０に接続されている。これにより、トランジスタＴＰ３０、ＴＰ４０とトランジスタＴＰ５０、ＴＰ６０とは、センスノードＣＳＮ０、ＢＣＳＮ０と高電圧源ＶＢＬＨと間においてカレントミラーを構成している。
【００５５】
センスノードＣＳＮ０〜ＣＳＮ７、ＢＣＳＮ０〜ＢＣＳＮ７は、それぞれデータ入出力線ＣＤＱ０〜ＣＤＱ７、ＢＣＤＱ０〜ＢＣＤＱ７にＮＭＯＳを介して接続されている。これらのＮＭＯＳはカウンタカラム選択線ＣＣＳＬにより制御される。
【００５６】
図７は、図２に示すＤＱバッファＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図である。ＤＱバッファＤＱＢｉがデータセンスアンプＤＳＡからデータＤＱｉ、ＢＤＱｉを読み出すときには、カラムイコライズ信号ＣＥＱをＨＩＧＨにする。これにより、ＤＱバッファＤＱＢｉは、高電圧源ＢＶＬＨから切断され、データＤＱｉ、ＢＤＱｉに従った電圧を伝達する。このとき、信号ＢＷＧＴはＨＩＧＨであり、信号ＱＳＥはＨＩＧＨである。よって、ＰＭＯＳトランジスタＰ２１、Ｐ２２はオフ状態である。これにより、データＤＱｉ、ＢＤＱｉは、ラッチ部ＬＡに格納され、増幅される。ＮＭＯＳトランジスタＮ２１、Ｎ２２はオンである。これにより、ラッチ部ＬＡで増幅されたデータＤＱｉ、ＢＤＱｉは、それぞれリード・ライト駆動線ＲＷＤｉ、ＢＲＷＤｉに読み出される。
【００５７】
ＤＱバッファＤＱＢｉがデータセンスアンプＤＳＡへ書き込みデータＤＱｉ、ＢＤＱｉを出力するときには、信号ＢＷＧＴをＬＯＷにする。これにより、ＮＯＲゲート５０、６０は、それぞれリード・ライト駆動線ＲＷＤｉ、ＢＲＷＤｉの信号レベルに応じた信号を出力する。これにより、ＤＱバッファＤＱＢｉはデータＤＱｉ、ＢＤＱｉをデータセンスアンプＤＳＡへ出力することができる。
【００５８】
図８は、図２に示すカウンタＤＱバッファＣＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図である。カウンタＤＱバッファＣＤＱＢｉがカウンタセンスアンプＣＳＡから活性化回数のデータＣＤＱｉ、ＢＣＤＱｉを読み出すときには、カウンタカラムイコライズ信号ＣＣＥＱをＨＩＧＨにする。これにより、カウンタＤＱバッファＣＤＱＢｉは、高電圧源ＢＶＬＨから切断され、データＣＤＱｉ、ＢＣＤＱｉに従った電圧を伝達する。このとき、信号ＢＣＷＧＴはＨＩＧＨであり、信号ＣＱＳＥはＨＩＧＨである。よって、ＰＭＯＳトランジスタＰ２３、Ｐ２４はオフ状態である。これにより、データＣＤＱｉ、ＢＣＤＱｉは、ラッチ部ＣＬＡに格納され、増幅される。ＮＭＯＳトランジスタＮ２３、Ｎ２４はオンである。これにより、ラッチ部ＣＬＡで増幅されたデータＣＤＱｉは、カウンタリードデータＣＲＤｉとして加算器ＨＡｉおよびＡＮＤゲート１０へ出力される（図２参照）。
【００５９】
一方、加算器ＨＡｉの和Ｓは、カウンタライトデータＣＷＤｉとしてカウンタＤＱバッファＣＤＱＢｉに入力される。このとき、信号ＢＣＷＧＴをＬＯＷにする。これにより、ＮＯＲゲート７０、８０は、それぞれカウンタライトデータＣＷＤｉに対応した信号を出力する。これにより、ＤＱバッファＤＱＢｉはカウンタデータＣＤＱｉ、ＢＣＤＱｉをデータセンスアンプＤＳＡへ出力することができる。
【００６０】
図９は、加算器（half adder）ＨＡｉの内部を示す回路図である。通常のリフレッシュ動作時には、ＣＡＳビフォーＲＡＳ信号ＣＢＲがＨＩＧＨに立ち上がるので、和ＳはＬＯＷになる。即ち、加算器ＨＡｉは、“００００００００”を出力する。
【００６１】
一方、読出し／書込み動作の時には、信号ＣＢＲはＬＯＷのままである。従って、和Ｓは、入力ｘおよびｙに基づいた信号を出力する。最下位ビットに対応する加算器ＨＡ０の入力ｙには、高電圧源ＶＢＬＨが接続されている。これにより、読出し／書込み動作の時には、加算器ＨＡｉ（ｉ＝０〜７）は、入力ｘから入力したカウンタリードデータＣＲＤｉを１だけインクリメントしたカウンタライトデータＣＷＤｉをカウンタＤＱバッファＣＤＱＢｉへ戻す。
【００６２】
図１０は、ロウフィードバック信号駆動回路ＦＢＲＤの構成を示す回路図である。ロウフィードバック回路ＦＢＲＤは信号ＲＥＦＲＥＱ、ＣＢＲ、ＲＩＮＴ、ＢＦＡＩＴ、および、アドレス信号／Ａ０Ｒ、／Ａ８Ｒ、Ａ０Ｒ、／Ａ８Ｒ、／Ａ０Ｒ、Ａ８Ｒ、Ａ０Ｒ、Ａ８Ｒを入力し、信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒを出力する。信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒは、図３に示すＮＯＲゲートＧＬ０、ＧＬ１、ＧＲ０、ＧＲ１を制御するために用いられる。
【００６３】
信号ＢＦＡＩＴは、信号φＴＲ、φＴＬの両方がＬＯＷになるタイミングでＨＩＧＨに立ち上がる信号である。遅延回路ＤＥＬＡＹは、カウンタＤＱバッファＣＤＱＢが信号ＣＱＳＥの活性化によって動作した時から信号ＲＥＦＲＥＱが立ち下がる時までの遅延を信号ＢＦＡＩＴに与える（図１７参照）。これにより、臨時リフレッシュ動作の要求に対して確実にロウフィードバック信号を駆動することができる。
【００６４】
アドレス信号／Ａ０ＲおよびＡ０Ｒは、ロウアドレス信号の最下位ビットであり、相補の信号である。アドレス信号／Ａ０ＲおよびＡ０Ｒは、ワード線ＷＬＬｊのうち、ｊが奇数のワード線およびｊが偶数のワード線の選択を決定している。ｊが奇数のワード線に接続されたメモリセルＭＣは、ビット線ＢＢＬＬｋに接続されており、ｊが偶数のワード線に接続されたメモリセルＭＣは、ビット線ＢＬＬｋに接続されている。よって、アドレス信号／Ａ０ＲおよびＡ０Ｒは、ビット線ＢＢＬＬｋまたはビット線ＢＬＬｋを特定するアドレスと換言することができる。
【００６５】
アドレス信号／Ａ８ＲおよびＡ８Ｒは、センスアンプＳＡの左右のメモリセルアレイＭＣＡのいずれかを特定するアドレスである。
【００６６】
ＮＡＮＤゲートＮＧ２およびＮＧ３はラッチ回路を構成している。臨時リフレッシュの無い読出し／書込み動作（図１４、図１５）では、信号ＣＢＲがＬＯＷであり、かつ、信号ＲＥＦＲＥＱがＨＩＧＨである。よって、ＮＡＮＤゲートＮＧ２はＬＯＷを出力し、ＮＡＮＤゲートＮＧ３はＨＩＧＨを出力している。書込み時に信号ＢＦＡＩＴはＨＩＧＨであるが、ＮＡＮＤゲートＮＧ２がＬＯＷであるので、ＮＡＮＤゲートＮＧ１はＨＩＧＨを出力する。これにより、ロウフィードバック回路ＦＢＲＤは、アドレス信号／Ａ０Ｒ、／Ａ８Ｒ、Ａ０Ｒ、／Ａ８Ｒ、／Ａ０Ｒ、Ａ８Ｒ、Ａ０Ｒ、Ａ８Ｒにかかわらず、信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１ＲとしてＬＯＷを出力する。
【００６７】
臨時リフレッシュのある読出し／書込み動作（図１６、図１７）では、信号ＲＥＦＥＱがＬＯＷに活性化されるので、ＮＡＮＤゲートＮＧ１はＬＯＷを出力する。これにより、ロウフィードバック回路ＦＢＲＤは、アドレス信号／Ａ０Ｒ、／Ａ８Ｒ、Ａ０Ｒ、／Ａ８Ｒ、／Ａ０Ｒ、Ａ８Ｒ、Ａ０Ｒ、Ａ８Ｒに従って信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒを出力する。
【００６８】
図１１は、ロウアドレススイッチＲＡＳＷの構成を示す回路図である。ロウアドレススイッチＲＡＳＷは、ロウアドレスバッファＲＡＢからアドレス信号ＢｉＲ、ＢＢｉＲを入力し、ロウアドレスカウンタＲＡＣからアドレス信号Ｃｉ、ＢＣｉを入力する。
【００６９】
通常のリフレッシュ動作の場合には、信号ＣＢＲが立ち上がるので、アドレス信号Ｃｉ、ＢＣｉがアドレス信号ＡｉＲ、ＢＡｉＲとしてロウデコーダへ伝達される。この場合、読出し／書込み動作で選択されたアドレスと同じアドレスのワード線に接続されたメモリセルＭＣが総てリフレッシュされる。
【００７０】
（通常のリフレッシュ動作）
図１２および図１３は、通常のリフレッシュ動作における半導体記憶装置１００のタイミング図である。図１２はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１３はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。
【００７１】
通常のリフレッシュ動作は、ＤＲＡＭの標準仕様であるＣＡＳビフォーＲＡＳ信号ＣＢＲ（図１３）がＨＩＧＨに立ち上がることによって開始される。ＣＡＳビフォーＲＡＳ信号ＣＢＲは、信号／ＲＡＳ（ＲＡＳバー）をＬＯＷに立ち下げる前に信号／ＣＡＳ（ＣＡＳバー）をＬＯＷに立ち下げる時に活性化される信号である。信号ＣＢＲは、通常の読出し／書込み動作および臨時リフレッシュ動作では活性化されない信号である。この信号ＣＢＲにより、半導体記憶装置１００は、ロウアドレスカウンタのアドレスに対応したワード線に接続された全メモリセルをリフレッシュする。
【００７２】
通常のリフレッシュ動作は、ワード線の活性化回数に関係なく、総てのワード線を公平に順番に選択する。この点が、通常のリフレッシュ動作と臨時リフレッシュ動作との１つの相違点である。リフレッシュ動作とは、メモリセルＭＣに格納されたデータを一旦読出し、このデータをラッチし、さらに、この同一データを同一メモリセルＭＣへ再度書き込む動作である。
【００７３】
具体的には、まず、ｔ１〜ｔ４において、メモリセルＭＣからデータが読み出される。ｔ１において、信号ＢＬＯＡＤＯＮがＬＯＷへ活性化される。これと同時に、ロウアドレスに従って、ワード線が選択される。図１２では、ワード線ＷＬＲ１が選択されている。これにより、ワード線ＷＬＲ１に接続された総てのメモリセルＭＣのデータがビット線ＢＢＬＲｋを介してビット線ＢＳＮに伝達される。ここで、活性状態とは、非反転信号（参照符号の先頭にＢまたは／（バー）がない信号）がＨＩＧＨの状態であり、反転信号（参照符号の先頭にＢまたは／（バー）がある信号）がＬＯＷである状態をいう。不活性状態とは、活性状態に対して信号レベルが反対の状態をいう。
【００７４】
センスノードＢＳＮでは、メモリセルＭＣのデータを発展（develop）させ、センスノードＳＮでは、基準電位を発展させる。データがセンスノードＳＮに充分伝達された後、ｔ２でビット線とセンスノードＳＮ、ＢＳＮとを切断し、信号ＳＡＰおよびＢＳＡＮを活性化する。これにより、センスノードＳＮ、ＢＳＮのデータが増幅される。この増幅されたデータは、図４に示すトランジスタＴＮ１、ＴＮ２から成るラッチ回路およびトランジスタＴＰ１、ＴＰ２から成るラッチ回路によって保持される。
【００７５】
ｔ１〜ｔ３の読出し時には、信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍ（ｍ＝０〜１２７）は、総てＬＯＷである。よって、トランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０、ＣＴＧＲ１は総てオフ状態である。
【００７６】
ｔ３〜ｔ５の再書込み時において、ラッチ回路に保持されたデータが、選択ワード線に接続された全メモリセルＭＣに書き込まれる。例えば、ロウ方向に延びている信号ＦＢＲ１ＲがＨＩＧＨに活性化された場合、信号ＦＢＲ１Ｒに接続された総てのＮＯＲゲートＧＲ１がＬＯＷを出力する。これにより、総てのデータセンスアンプＤＳＡ内のトランスファゲートＣＴＧＲ１がオンになる。このとき、センスノードＳＮにラッチされていたデータが、ビット線ＢＢＬＲに接続されたメモリセルＭＣに伝達され、選択ワード線に接続された全メモリセルＭＣに書き込まれる。
【００７７】
カウンタセンスアンプＣＳＡでは、図１３に示すように、カウンタカラム選択線ＣＣＳＬが立ち上がり、信号ＣＣＥＱ、ＣＱＳＥ、ＢＣＷＧＴによってカウンタセルＣＣのデータが読み出される。さらにこのデータをインクリメントしたデータをカウンタセルＣＣへ書き戻す。このとき、信号ＣＢＲがＨＩＧＨである。よって、例えば、カウンタセルＣＣが８ビットデータを格納する場合、図９を参照して説明したように、加算器ＨＡｉは、カウンタセルＣＣから読み出されたデータに関係なく、“００００００００”を出力する。
【００７８】
このとき、信号ＣＦＢＲ１がＨＩＧＨに活性化される。これにより図５に示すＮＯＲゲートＣＧＲ１がＬＯＷを出力し、トランスファゲートＣＣＴＧＲ１がオンになる。このとき、データ“００００００００”が、ビット線ＢＣＬＲに接続されたカウンタメモリセルＣＣに伝達され、選択ワード線に接続された全カウンタセルＣＣに書き込まれる。即ち、選択ワード線ＷＬｊに接続されたカウンタセルＣＣのデータが全てゼロに初期化される。ここで、ゼロ（０）は、ＤＱ線での論理値を意味する。従って、データの読出し時にＢＣＬＬｉまたはＢＣＬＲｉに接続されるカウンタセルＣＣへは“１”を書き込むが、データの読出し時にＣＬＬｉまたはＣＬＲｉに接続されるセルへは“０”を書き込む。
【００７９】
（読出し／書込み動作、臨時リフレッシュ動作なし）
図１４および図１５は、活性化回数が規定値に達していない場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図である。図１４はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１５はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。センスノードＳＮ、ＢＳＮ、ＣＳＮ、ＢＣＳＮの動作は、図１２および図１３で示したそれらの動作と同様であるので図１４および図１５では省略する。
【００８０】
読出し／書込み動作では、ＣＡＳビフォーＲＡＳ信号ＣＢＲはＬＯＷを維持する。
【００８１】
ｔ１１〜ｔ１３の読出し時において、信号ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍは総てＬＯＷである。よって、トランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０、ＣＴＧＲ１は総てオフ状態である。
【００８２】
ｔ１３〜ｔ１５の書込み時において、ラッチ回路に保持されたデータは、選択ビット線に接続されたメモリセルＭＣのみに書き込まれる。例えば、カラム方向に延びる信号ＦＢＲ１Ｃｋ（ｋ＝０〜１２７）のいずれかがＨＩＧＨに活性化される。このとき、信号ＦＢＲ１Ｃｋに接続されたＮＯＲゲートＧＲ１がＬＯＷを出力し、このＮＯＲゲートＧＲ１に接続されたトランスファゲートＣＴＧＲ１がオンになる。これにより、選択ビット線ＢＬｋに対応した選択メモリセルＭＣにのみデータを格納することができる。非選択メモリセルにはデータは書き込まれない。選択メモリセルは選択ワード線に接続された１０２４個のメモリセルのうち８つだけであり、その残りは総て非選択メモリセルである。よって、非選択メモリセルにデータを書き込まないことによって、装置全体の消費電力を大幅に低く抑えることができる。
【００８３】
カウンタセンスアンプＣＳＡでは、選択ワード線ＷＬに接続されたカウンタセルＣＣのデータを読み出す。例えば、選択ワード線ＷＬに８つのカウンタセルＣＣが接続されている場合、８ビットデータが読み出される。このデータは、図２または図１０に示したカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７にラッチされる。さらに、このデータは、加算器ＨＡ０〜ＨＡ７へ出力されるとともに、ＡＮＤゲート１０へ出力される。加算器ＨＡ０〜ＨＡ７は、このデータをインクリメントする（例えば、８ビットデータに１を足す）。加算器ＨＡ０〜ＨＡ７は、インクリメントされたデータをカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７へ戻す。ＡＮＤゲート１０は、このデータの各ビットの論理積を信号ＣＰＭＰとして出力する。
【００８４】
ここで、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力は規定値に達していない。よって、信号ＣＰＭＰ、ＲＥＦＲＥＱは活性化されず、臨時リフレッシュ動作はこの読出し／書込みサイクルでは実行されない。ＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７内のデータはそのままカウンタセルＣＣに書き戻される。
【００８５】
（読出し／書込み動作、臨時リフレッシュ動作あり）
図１６および図１７は、活性化回数が規定値に達した場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図である。図１６はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１７はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。センスノードＳＮ、ＢＳＮ、ＣＳＮ、ＢＣＳＮの動作は、図１２および図１３で示したそれらの動作と同様であるので図１６および図１７では省略する。
【００８６】
読出し／書込み動作では、ＣＡＳビフォーＲＡＳ信号ＣＢＲはＬＯＷを維持する。
【００８７】
ｔ２１〜ｔ２３の読出し時において、信号ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍは総てＬＯＷである。よって、トランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０、ＣＴＧＲ１は総てオフ状態である。
【００８８】
カウンタセンスアンプＣＳＡでは、選択ワード線ＷＬに接続されたカウンタセルＣＣのデータを読み出す。さらに、このデータは、加算器ＨＡ０〜ＨＡ７へ出力されるとともに、ＡＮＤゲート１０へ出力される。このとき、読み出されたデータが規定値に達していた場合、ＡＮＤゲート１０は信号ＣＰＭＰを活性にする。例えば、８つのカウンタセルＣＣからの８ビットデータが、“１１１１１１１１”であった場合、ＡＮＤゲート１０は信号ＣＰＭＰをＨＩＧＨにする。信号ＣＰＭＰの活性化とともに、信号ＲＥＦＲＥＱがＬＯＷへ活性化される。これにより、臨時リフレッシュ動作がデータの読出し／書込みサイクルのうち、書込みサイクルと同一のタイミングで実行される。尚、加算器ＨＡ０〜ＨＡ７は、このデータをインクリメントし、“００００００００”をカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７へ戻す。これにより、選択ワード線の活性化回数を初期値に戻すことができる。
【００８９】
信号ＲＥＦＲＥＱが活性であるので、ｔ２３〜ｔ２５の書込み時において、カラム方向に延びる１つの信号ＦＢＲ１Ｃｋだけでなく、ロウ方向に延びる信号ＦＢＲ１ＲもＨＩＧＨに活性化される。従って、ラッチ回路に保持されたデータは、選択ワード線に接続された全メモリセルＭＣに書き込まれる。これにより、選択メモリセルのデータは更新され、尚且つ、非選択メモリセルはリフレッシュされる。その結果、チャージポンピング現象を防止することができる。
【００９０】
本実施形態は、ワード線の活性化回数が規定値に達した時点における読出し／書込みサイクル内で臨時リフレッシュ動作を実行している。これにより、臨時リフレッシュ動作は、読出し／書込みサイクルの期間やプリチャージ期間を長期化しない。換言すると、臨時リフレッシュ動作の有無にかかわらず、読出し／書込みサイクルの期間が一定になる。
【００９１】
（１）活性化回数が規定値に達したとき、その読出し／書込みサイクルで臨時リフレッシュ動作を実行せず、次回以降のサイクルで臨時リフレッシュ動作を実行することも考えられる。しかし、この場合、臨時リフレッシュが必要なワード線のアドレスを記憶するための記憶回路、並びに、臨時リフレッシュが必要なワード線のアドレスと次回以降のサイクルにおける選択ワード線のアドレスとを比較する比較回路が必要となる。
【００９２】
或る通常リフレッシュ動作と次の通常リフレッシュ動作との間に選択ワード線が総て規定値を超えた場合を想定すると、膨大な数の記憶回路および比較回路が必要となる。これでは、メモリのチップサイズが非常に大きくなり、コスト高となる。
【００９３】
（２）活性化回数が規定値に達したとき、そのサイクルの終了後のプリチャージ時に臨時リフレッシュ動作を実行することも考えられる。しかし、この場合、ワード線を再度立ち上げて、データを読出し、そのデータを再書込みする必要があるので、プリチャージ期間が長くなってしまう。
【００９４】
例えば、１サイクル期間をｔＲＣ、アクティブ期間（読出し／書込み期間）をｔＲＡＳ、プリチャージ期間をｔＲＰ、アクティブとプリチャージとの間の遷移時間をｔＴとすると、ｔＲＣ＝ｔＲＡＳ＋ｔＲＰ＋２ｔＴと表される。プリチャージ期間ｔＲＰが長くなると、サイクル期間ｔＲＣ全体が長くなる。ユーザは、アクティブ期間に臨時リフレッシュ動作が常に実行されるものと想定してメモリを使用するため、メモリ全体の動作が非常に遅くなってしまう。
【００９５】
これに対し、本実施形態は、活性化回数が規定値に達したとき、そのサイクル内で臨時リフレッシュを実行する。即ち、臨時リフレッシュ動作は通常の書込み動作やカウンタセルへの書込み動作と同じタイミングで行われる。従って、本実施形態では、臨時リフレッシュのために余分な時間がかかることがなく、高速動作が可能となる。また、ユーザは、活性化回数を考慮することなく、通常の書込み動作と同じタイミングでメモリを使用することができる。このように、臨時リフレッシュ動作を意識する必要がないので、本実施形態によるＦＢＣメモリ１００はユーザにとって非常に使いやすい。
【００９６】
また、本実施形態は、通常の読出し／書込み動作において臨時リフレッシュ動作を行わないので、消費電流の削減することができる。
【００９７】
さらに、活性化回数が規定値に達したまさにそのサイクル内で臨時リフレッシュ動作を行うので、記憶回路や比較回路が不要となる。その結果、チップサイズが小さくなる。
【００９８】
（第1の実施形態の変形例）
図１８は、第1の実施形態の変形例のデータセンスアンプを示す回路図である。本変形例のデータセンスアンプＤＳＡは、ＮＯＲゲートの個数およびインバータの個数が図３に示すデータセンスアンプＤＳＡに比べて少ない。
【００９９】
ＮＯＲゲートＧＬ１０は、カラム方向に延びる信号線から信号ＦＢＬＣ０を入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＬＲを入力する。ＮＯＲゲートＧＬ１０は、信号ＦＢＬＣ０と信号ＦＢＬＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＬ０、ＣＴＧＬ１のゲートへ出力する。ＮＯＲゲートＧＲ１０は、カラム方向に延びる信号線から信号ＦＢＲＣ０を入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＲＲを入力する。ＮＯＲゲートＧＬ１０は、信号ＦＢＲＣ０と信号ＦＢＲＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＲ０、ＣＴＧＲ１のゲートへ出力する。
【０１００】
インバータＩｎＬ１０がＮＯＲゲートＧＬ１０の出力とトランスファゲートＣＴＧＬ０、ＣＴＧＬ１の各ＮＭＯＳのゲートとの間に接続されている。インバータＩｎＲ１０がＮＯＲゲートＧＲ１０の出力とトランスファゲートＣＴＧＲ０，ＣＴＧＲ１の各ＮＭＯＳのゲートとの間に接続されている。これにより、ＣＭＯＳトランスファゲートＣＴＧＬ０、ＣＴＧＬ１、ＣＴＧＲ０およびＣＴＧＲ１は、オンまたはオフのいずれかに制御される。ＮＯＲゲートＧＬ１０、ＧＲ１０、および、それらの出力に接続されたインバータＩｎＬ１０、ＩｎＲ１０は、センスアンプコアＳＡＣ内に設けられてもよく、その外部に設けられてもよい。
【０１０１】
第１の実施形態では、データを書き戻すときに、ＣＭＯＳトランスファゲートは、基準電位を伝達したダミー側のビット線をセンスノードに接続せず、データを伝達するデータ側のビット線のみセンスノードに接続していた。
【０１０２】
しかし、本変形例では、ＣＭＯＳトランスファゲートは、データ側のビット線だけでなくダミー側のビット線をもセンスノードに接続する。このように、データ側のビット線およびダミー側のビット線をビット線対として一緒に駆動すれば、ＮＯＲゲートの個数およびインバータの個数を低減させることができる。これにより、ＦＢＣメモリの回路規模を小さくすることができる。ただし、本変形例は、データの書戻し時に、ダミーセルＤＣへの書き込みを禁止する必要がある。これは、例えば、ダミーワード線を不活性化すれば達成される。
【０１０３】
（第２の実施形態）
図１９および図２０は、本発明に係る第２の実施形態に従ったＦＢＣメモリ２００の回路図である。ＦＢＣメモリ２００は、オープン型ビット線構成を有する点でＦＢＣメモリ１００と異なる。従って、メモリセルＭＣがワード線とビット線との総ての交点に設けられている。カウンタセルＣＣもワード線とカウンタビット線との総ての交点に設けられている。また、ビット線ＢＢＬＬ０〜ＢＢＬＬ１０２３は設けられていない。
【０１０４】
図２０は、センスアンプＳＡの構成を示す回路図である。ロウ方向に延びている信号ＦＢＬＲ、ＦＢＲＲ、および、カラム方向に延びている信号ＦＢＲＣ、ＦＢＬＣが設けられている。信号ＦＢＬＲ、ＦＢＲＲは、複数のセンスアンプＳＡに共通に用いられる。信号ＦＢＲＣ、ＦＢＬＣは、８つのビット線対ごとに用いられる。
【０１０５】
センスアンプＳＡは、ＮＯＲゲートＧＬ２０、ＧＲ２０をさらに備える。ＮＯＲゲートＧＬ２０は、信号ＦＢＬＲおよび信号ＦＢＬＣを入力し、それらのＮＯＲ演算結果をトランスファゲートＣＴＧＬに出力する。トランスファゲートＣＴＧＬのＰＭＯＳには、ＮＯＲゲートＧＬ２０の非反転出力が供給される。トランスファゲートＣＴＧＬのＮＭＯＳには、ＮＯＲゲートＧＬ２０の反転出力が供給される。ＮＯＲゲートＧＲ２０は、信号ＦＢＲＲおよび信号ＦＢＲＣを入力し、それらのＮＯＲ演算結果をトランスファゲートＣＴＧＲに出力する。トランスファゲートＣＴＧＲのＰＭＯＳには、ＮＯＲゲートＧＲ２０の非反転出力が供給される。トランスファゲートＣＴＧＲのＮＭＯＳには、ＮＯＲゲートＧＲ２０の反転出力が供給される。
【０１０６】
センスアンプコアＳＡＣは、図４に示したものと同一であるのでその説明を省略する。また、カウンタセンスアンプＣＳＡの構成は、図２１および図６に示したものと同様であり、カウンタセンスアンプＣＳＡの動作は図１３、図１５、図１７に示した動作と同様である。
【０１０７】
図２１は、カウンタセンスアンプＣＳＡの構成を示す回路図である。カウンタセンスアンプＣＳＡは、ＮＯＲゲートＧＬ２０、ＧＲ２０、インバータＩｎＬ２０、ＩｎＲ２０、および、信号線ＦＢＲＣ、ＦＢＬＣが設けられていない点で図２０のデータセンスアンプＤＳＡと異なる。トランスファゲートＣＴＧは、信号ＣＦＢＬ、ＢＣＦＢＬ、ＣＦＢＲ、ＢＣＦＢＲによって制御される。また、カウンタセンスアンプＣＳＡは、専用の駆動信号ＢＣＳＡＮ、ＣＳＡＰ、ＢＣＬＯＡＤＯＮ、ＣＣＳＬ、ＣＤＱ０〜ＣＤＱ７、ＢＣＤＱ０〜ＢＣＤＱ７により制御される。
【０１０８】
図２１に示すカウンタセンスアンプＣＳＡのその他の構成は、図２０に示すデータセンスアンプＤＳＡの構成と同様でよい。
【０１０９】
図２２は、第２の実施形態に従った通常リフレッシュ動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図である。図２２は、図１２の信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍに代えて、信号ＦＢＬＲ、ＦＢＲＲ、ＦＢＬＣｍ、ＦＢＲＣｍのタイミングを示している。図２２のその他の信号の動作は、図１２の信号の動作と同じである。
【０１１０】
ｔ１〜ｔ３におけるデータの読出しの動作は、第１の実施形態と同様であるので、その説明を省略する。ｔ３〜ｔ５におけるデータの書戻しにおいて、ロウ方向に延びている信号ＦＢＲＲがＨＩＧＨに活性化される。これにより、信号ＦＢＲＲに接続された総てのセンスアンプＳＡは、選択ワード線に接続されたメモリセルへデータを書き戻す。ワード線ＷＬｊは順次選択される。これにより、メモリセルアレイＭＣＡ内のメモリセルＭＣがリフレッシュされる。
【０１１１】
図２３は、第２の実施形態に従った読出し／書込み動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図である。この読出し／書込み動作では、臨時リフレッシュ動作は実行されない。図２３は、図１４の信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍに代えて、信号ＦＢＬＲ、ＦＢＲＲ、ＦＢＬＣｍ、ＦＢＲＣｍのタイミングを示している。図２３のその他の信号の動作は、図１４の信号の動作と同じである。
【０１１２】
ｔ１〜ｔ３におけるデータの読出しの動作は、第１の実施形態と同様であるので、その説明を省略する。ｔ３〜ｔ５におけるデータの書戻しにおいて、カラム方向に延びている信号ＦＢＲＣｍがＨＩＧＨに活性化される。これにより、選択されたセンスアンプＳＡのみが、選択メモリセルへデータを書き込む。その他のセンスアンプＳＡは、非選択メモリセルに接続されているので、データの書込み動作を実行しない。従って、第２の実施形態も、第１の実施形態と同様に消費電力を低く抑えることができる。
【０１１３】
図２４は、第２の実施形態に従った読出し／書込み動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図である。この読出し／書込み動作では、臨時リフレッシュ動作が実行される。図２４は、図１６の信号ＦＢＬ０Ｒ、ＦＢＬ１Ｒ、ＦＢＲ０Ｒ、ＦＢＲ１Ｒ、ＦＢＬ０Ｃｍ、ＦＢＬ１Ｃｍ、ＦＢＲ０Ｃｍ、ＦＢＲ１Ｃｍに代えて、信号ＦＢＬＲ、ＦＢＲＲ、ＦＢＬＣｍ、ＦＢＲＣｍのタイミングを示している。図２４のその他の信号の動作は、図１６の信号の動作と同じである。
【０１１４】
ｔ１〜ｔ３におけるデータの読出しの動作は、第１の実施形態と同様であるので、その説明を省略する。ｔ３〜ｔ５におけるデータの書戻しにおいて、信号ＦＢＲＲ、ＦＢＲＣｍがともにＨＩＧＨに活性化される。これにより、選択されたセンスアンプＳＡは、選択メモリセルへデータを書き込む（更新する）。その他のセンスアンプＳＡは、非選択メモリセルへデータを書き戻す。その結果、選択ワード線ＷＬｊに接続された総てのメモリセルＭＣがリフレッシュされる。その結果、チャージポンピング現象によってデータ“０”がデータ“１”に変化してしまうことを防止できる。
【０１１５】
さらに、第２の実施形態は、第１の実施形態の効果と同様の効果を有する。
【０１１６】
（第２の実施形態の変形例）
図２５は、第２の実施形態の変形例のデータセンスアンプを示す回路図である。本変形例のデータセンスアンプＤＳＡは、ＮＯＲゲートの個数およびインバータの個数が図２０に示すデータセンスアンプＤＳＡに比べて少ない。
【０１１７】
ＮＯＲゲートＧ２５は、カラム方向に延びる信号線から信号ＦＢＣを入力し、並びに、ロウ方向に延びる信号線から信号ＦＢＲを入力する。ＮＯＲゲートＧ２５は、信号ＦＢＣと信号ＦＢＲとのＮＯＲ演算結果をトランスファゲートＣＴＧＬ、ＣＴＧＲのゲートへ出力する。
【０１１８】
インバータＩｎ２５がＮＯＲゲートＧ２５の出力とトランスファゲートＣＴＧＬ、ＣＴＧＲの各ＮＭＯＳのゲートとの間に接続されている。インバータＩｎ２５がＮＯＲゲートＧ２５の出力とトランスファゲートＣＴＧＬ、ＣＴＧＲの各ＮＭＯＳのゲートとの間に接続されている。これにより、ＣＭＯＳトランスファゲートＣＴＧＬ、ＣＴＧＲは、オンまたはオフのいずれかに制御される。ＮＯＲゲートＧ２５、および、それらの出力に接続されたインバータＩｎ２５は、センスアンプコアＳＡＣ内に設けられてもよく、その外部に設けられてもよい。
【０１１９】
本変形例は、第２の実施形態と同様にオープン型ビット線構成を有する。しかし、第２の実施形態では、データを書き戻すときに、ＣＭＯＳトランスファゲートは、基準電位を伝達したダミー側のビット線をセンスノードに接続せず、データを伝達するデータ側のビット線のみセンスノードに接続していた。
【０１２０】
本変形例では、ＣＭＯＳトランスファゲートは、データ側のビット線だけでなくダミー側のビット線をもセンスノードに接続する。このように、データ側のビット線およびダミー側のビット線をビット線対として一緒に駆動すれば、ＮＯＲゲートの個数およびインバータの個数を低減させることができる。これにより、ＦＢＣメモリの回路規模を小さくすることができる。ただし、本変形例は、データの書戻し時に、ダミーセルＤＣへの書き込みを禁止する必要がある。これは、例えば、ダミーワード線を不活性化すれば達成される。
【０１２１】
（第３の実施形態）
図２６は、本発明に係る第３の実施形態に従ったセンスアンプＳＡの回路図である。第３の実施形態は、基準電圧ＶＲＥＦがセンスアンプＳＡの外部から供給されている点で第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態と同様でよい。
【０１２２】
例えば、ビット線ＢＬＲ０がデータ側のビット線である場合、信号ＡＶＬがＨＩＧＨに活性化され、ＮＭＯＳトランジスタＴｒｅｆＬがオンになる。これにより、ビット線ＢＬＬ０が基準電圧ＶＲＥＦを伝達する。ビット線ＢＬＬ０がデータ側のビット線である場合、信号ＡＶＲがＨＩＧＨに活性化され、ＮＭＯＳトランジスタＴｒｅｆＲがオンになる。これにより、ビット線ＢＬＲ０が基準電圧ＶＲＥＦを伝達する。
【０１２３】
第３の実施形態は、第２の実施形態の効果と同様の効果を有する。また、第２の実施形態の変形例を第３の実施形態に適用することができる。これにより、第３の実施形態は、第２の実施形態の変形例の効果をも有する。
【０１２４】
第１から第３の実施形態において、１つの活性化回数のデータは、同一のセルアレイに属する８ビット分のカウンタセルＣＣに格納されていた。しかし、１つの活性化回数のデータを１ビット、あるいは、複数ビットに分割し、この分割されたデータを複数のセルアレイに属するカウンタセルＣＣに格納してもよい。例えば、活性化回数のデータを１ビットずつ分割し、この１ビットデータを異なる８つのセルアレイに属するカウンタセルＣＣに格納してもよい。また、活性化回数のデータを２ビットずつ分割し、この２ビットデータを異なる４つのセルアレイに属するカウンタセルＣＣに格納してもよい。この場合、複数のセルアレイに設けられた８ビット分のカウンタセルＣＣは、同時に活性化される。
【０１２５】
カウンタセルＣＣは複数のセルアレイに設けられているので、各メモリセルアレイＭＣＡに属するカウンタセルＣＣの数を低減することができる。例えば、カウンタセルＣＣが２ビット分ずつ異なる４つのセルアレイに設けられている場合、各メモリセルアレイＭＣＡに属するカウンタセルＣＣの数は、各ワード線当たり２ビットで足りる。これにより、カウンタセルＣＣが占める面積を小さくすることができるので、チップサイズを小さくすることができる。
【０１２６】
第１から第３の実施形態において、電源投入後、半導体記憶装置を使用する前に、カウンタセルＣＣを初期化する必要がある。初期化とは、信号ＤＱ、ＢＤＱからみて論理的にデータ“０”にすることをいう。カウンタセルＣＣを初期化する方法としては、電源投入後、半導体記憶装置を使用する前に、全ワード線をリフレッシュすることである。より詳細には、信号ＣＢＲによるリフレッシュ動作を全ワード線が立ち上がる回数だけ繰り返す。４Ｋリフレッシュサイクルの製品では４０９６回だけリフレッシュ動作を実行する。もし、１回のリフレッシュ動作が１００ｎｓ掛かるとすると、このリフレッシュ動作を実行するために必要な期間は、４０９６×１００ｎｓ≒４１０μｓである。
【０１２７】
同時に複数本のワード線を立ち上げて、複数のワード線上に接続されるカウンタセルＣＣに“０”を書き込むことも可能である。これにより、電源投入時におけるリセット動作を短時間で行うことができる。例えば、４Ｋリフレッシュサイクルの製品では、同時に４本のワード線を立ち上げる場合、１０２４回リフレッシュ動作を実行する。もし、１回のリフレッシュ動作が１００ｎｓ掛かるとすると、このリフレッシュ動作を実行するために必要な期間は、１０２４×１００ｎｓ≒１０２μｓで済む。
【０１２８】
図２７は、カウンタＤＱバッファＣＤＱＢの変形例を示す図である。この変形例によれば、カウンタセルＣＣを初期状態にセットする動作（以下、初期セット動作ともいう）が不要となる。電源投入時には、ワード線は低電圧ＶＷＬＬ(例えば、データ保持時におけるソース電位を０Ｖとしたときには−１．５Ｖ)に維持されている。これにより、電源投入後、充分な時間（数秒程度）が経過した後には、全カウンタセルＣＣに記憶されたデータは“１”に変化する。なぜならば、リーク電流によってメモリセルＭＣのフローティングボディにホールが蓄積されてくるからである。
【０１２９】
ここで、ＤＱ線に属するビット線に接続されたメモリセルの論理はＤＱ線の論理と同じであるが、ＢＤＱ線に属するビット線に接続されたメモリセルの論理はＤＱ線の論理とは逆になる。従って、第１の実施形態のようなフォールデッド型ビット線構成を有する半導体記憶装置では、カウンタＤＱバッファＣＤＱＢから加算器ＨＡへ送る論理および加算器ＨＡからカウンタＤＱバッファＣＤＱＢへ戻す論理を、ロウアドレスの最下位ビットＡ０Ｒに基づいて変更する必要がある。
【０１３０】
例えば、ロウアドレスの最下位ビットＡ０Ｒがデータ“１”（ＨＩＧＨ）であり、初期のカウンタセルＣＣのデータ“１”（ＨＩＧＨ）が信号線ＣＤＱｉに伝達された場合、ＢＡ０ＲがＬＯＷとなり、信号ＢＣＤＱｉがＬＯＷとなるので、加算器への出力ＣＲＤｉはＬＯＷとなる。最下位ビットＡ０Ｒがデータ“０”（ＬＯＷ）であり、初期のカウンタセルＣＣのデータ“１”（ＨＩＧＨ）が信号線ＢＣＤＱｉに伝達された場合、Ａ０ＲがＬＯＷとなり、信号ＣＤＱｉがＬＯＷとなるので、加算器への出力ＣＲＤｉはやなりＬＯＷとなる。カウンタセルＣＣの初期状態は総てデータ“１”であるので、カウントデータの出力ＣＲＤｉの初期値は、全ロウアドレスについて“００００００００”となる。
【０１３１】
一方、加算器ＨＡｉからの入力ＣＷＤｉも、最下位ビットＡ０Ｒに基づいて変更される。カウントデータのうちインクリメントされていないビットの入力ＣＷＤｉはデータ“０”である。最下位ビットＡ０Ｒがデータ“１”である場合、ノードＮ１００がＨＩＧＨとなるので、信号線ＣＤＱｉがＨＩＧＨになり、データ“１”が信号線ＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。最下位ビットＡ０Ｒがデータ“０”である場合、ノードＮ１００がＬＯＷとなるので、信号線ＢＣＤＱｉがＨＩＧＨになり、データ“１”が信号線ＢＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。
【０１３２】
カウントデータのうちインクリメントされたビットの入力ＣＷＤｉはデータ“１”である。よって、最下位ビットＡ０Ｒがデータ“１”である場合にデータ“０”が信号線ＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。最下位ビットＡ０Ｒがデータ“０”である場合に、データ“０”が信号線ＢＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。
【０１３３】
このように、図２７に示す変形例は、ロウアドレスの最下位ビットに基づき、全カウンタセルＣＣの初期状態（データ“１”）を利用してカウントデータの初期状態“０００００００”を生成し、これを加算器ＨＡへ出力することができる。さらに、この変形例は、ロウアドレスの最下位ビットに基づき、加算器ＨＡからのカウントデータのうちインクリメントされていないビットを初期状態“０”でカウンタセルＣＣに書き戻し、尚且つ、インクリメントされたビットを初期状態と異なるデータ“１”にしてカウンタセルＣＣに書き戻すことができる。
【０１３４】
図２７は、フォールデッド型ビット線構成を有する半導体記憶装置に対応するカウンタＤＱバッファＣＤＱＢを示した。一方、オープンビット線構成を有する半導体記憶装置では、センスアンプの左右のセルアレイのいずれにカウンタセルＣＣが属するかによってＤＱの論理とカウンタセルＣＣの論理とが変わる。よって、図２７のＡ０Ｒ、ＢＡ０Ｒを、例えば、より上位のアドレスＡ８Ｒ、ＢＡ８Ｒに置換すればよい。ここで、Ａ８Ｒは、センスアンプの左右と決める１１番目のロウアドレスであり、例えば、センスアンプの左側に位置するメモリセルはＡ８ＲがＬＯＷであり、右側に位置するメモリセルはＡ８ＲがＨＩＧＨとアドレスが割り付けられているものと仮定している。
【０１３５】
このように初期セット動作を実行することなく、全カウンタセルＣＣの初期状態（データ“１”）を利用する場合、電源投入後、カウンタセルＣＣのデータが“１”になる時間は室温(〜２５℃)において数秒程度と考えられる。
【０１３６】
図２８は、加算器ＨＡｉの変形例を示す回路図である。この場合は、図８のカウンタＤＱバッファＣＤＱＢｉを用いつつ、図９の加算器ＨＡを図２８のように変更することによって初期セット動作を不要とすることができる。
【０１３７】
上記実施形態において、行（ロウ）方向と列（カラム）方向とを互いに入れ替えても本実施形態の効果は失われない。
【０１３８】
上記実施形態において、チャージポンピング現象の対策となる臨時リフレッシュ動作は、通常のリフレッシュ動作と同様に、“０”と“１”との両方のデータ極性に対してデータの書き戻しを実行していた。しかし、チャージポンピング現象は、データ“１”のみがデータ“０”へ劣化する特性を有する。このため、臨時リフレッシュ動作は、通常のリフレッシュ動作と異なり、データ“１”のみを書き戻すように動作してもよい。これにより、臨時リフレッシュ時のパワーをさらに削減することができる。ここで、データ極性とは、バイナリ値における、データ“０”およびデータ“１”を示す。
【図面の簡単な説明】
【０１３９】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の構成を示すブロック図。
【図２】ＦＢＣメモリ１００の構成をより詳細に示した回路図。
【図３】データセンスアンプＤＳＡの一部を詳細に示した回路図。
【図４】図３に示したセンスアンプコアＳＡＣの内部を詳細に示した回路図。
【図５】カウンタセンスアンプＣＳＡの内部を詳細に示した回路図。
【図６】図５に示したカウンタセンスアンプコアＣＳＡＣの内部を詳細に示した回路図。
【図７】図２に示すＤＱバッファＤＱＢｉの詳細を示す回路図。
【図８】図２に示すカウンタＤＱバッファＣＤＱＢｉの詳細を示す回路図。
【図９】加算器ＨＡｉの内部を示す回路図。
【図１０】ロウフィードバック信号駆動回路ＦＢＲＤの構成を示す回路図。
【図１１】ロウアドレススイッチＲＡＳＷの構成を示す回路図。
【図１２】通常のリフレッシュ動作における半導体記憶装置１００のタイミング図。
【図１３】通常のリフレッシュ動作における半導体記憶装置１００のタイミング図。
【図１４】活性化回数が規定値に達していない場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図。
【図１５】活性化回数が規定値に達していない場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図。
【図１６】活性化回数が規定値に達した場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図。
【図１７】活性化回数が規定値に達した場合の読出し／書込み動作におけるＦＢＣメモリ１００のタイミング図。
【図１８】第1の実施形態の変形例のデータセンスアンプを示す回路図。
【図１９】本発明に係る第２の実施形態に従ったＦＢＣメモリ２００の回路図。
【図２０】本発明に係る第２の実施形態に従ったＦＢＣメモリ２００の回路図。
【図２１】カウンタセンスアンプＣＳＡの構成を示す回路図。
【図２２】第２の実施形態に従った通常リフレッシュ動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図。
【図２３】第２の実施形態に従った読出し／書込み動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図。
【図２４】第２の実施形態に従った読出し／書込み動作におけるデータセンスアンプＤＳＡに関する信号のタイミング図。
【図２５】第２の実施形態の変形例のデータセンスアンプを示す回路図。
【図２６】本発明に係る第３の実施形態に従ったセンスアンプＳＡの回路図。
【図２７】カウンタＤＱバッファＣＤＱＢの変形例を示す図。
【図２８】加算器ＨＡｉの変形例を示す回路図。
【符号の説明】
【０１４０】
１００  ＦＢＣメモリ
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＷＬ  ワード線と、ワード線が活性化された回数を記憶する
ＣＣＡ  カウンタセルアレイ
ＢＬ  ビット線
ＨＡ  半加算器
ＣＤＱＢ  カウンタバッファ回路
ＳＡ  センスアンプ
【図１】
2007157296.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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