(57)【要約】【課題】  電気回路部単体の状態で回路基板に実装および積層して一層薄型化した半導体装置が得られるようにする。【解決手段】  シリコンウエハー７上に、分離層８を介し金属・シリコン結晶の薄膜成長による電気回路部２が分離層８側、反分離層８側に電極３、４を有して設けられた２つ以上の単位半導体装置１と、回路基板５とが組合わされ、単位半導体装置１の１つが反分離層８側の電極４で回路基板５にフェイスダウン接合され、この回路基板５にフェイスダウン接合された単位半導体装置１を最下層として、下層側の単位半導体装置１の分離層８側が除去された電気回路部２露出面に上層側の単位半導体装置１がフェイスダウン接合され、回路基板５上に単位半導体装置１が複数積層されたものとして、上記の目的を達成する。【選択図】  図８
2007088171.tif 000002
【特許請求の範囲】
【請求項１】
シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を設けたことを特徴とする半導体装置。
【請求項２】
シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側の少なくとも反分離層側に電極を有して設けられた単位半導体装置と、回路基板との組合わせよりなり、単位半導体装置が前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合されていることを特徴とする半導体装置。
【請求項３】
シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側に有した電極の少なくとも反分離層側の電極が電気回路部から突出するようにして、設けられた２つ以上の単位半導体装置と、回路基板との組合せよりなり、単位半導体装置の１つが前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合され、この回路基板にフェイスダウン接合された単位半導体装置を最下層として、下層側の単位半導体装置の分離層側が除去された電気回路部露出面に上層側の単位半導体装置がフェイスダウン接合され、回路基板上に単位半導体装置が複数積層されていることを特徴とする半導体装置。
【請求項４】
フェイスダウン接合された単位半導体装置の露出背面は、分離層側が除去されている請求項２、３のいずれか１項に記載の半導体装置。
【請求項５】
シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長による電子回路を電極を含んで形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長により分離層側および反分離層側の少なくとも反分離層側に電極を有した電子回路を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長により分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面から突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長により分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面に突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、この接合後の単位半導体装置の分離層側を分離層の一部を残して除去する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に薄膜成長による電子回路を分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面に突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、この回路基板にフェイスダウン接合した単位半導体装置を最下層として、下層側の単位半導体装置の分離層側を除去して露出させた回路層に上層側の単位半導体装置を反分離層側の電極でフェイスダウン接合することを１回以上行い、回路基板上に単位半導体装置を複数積層する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
最終に積層した単位半導体装置の分離層側を分離層の一部を残して除去する工程を備えた請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、詳しくは、シリコンウエハー上に金属・シリコン結晶の薄膜成長による電子回路を形成した半導体構造を持ち、あるいはそれを利用した半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話用のシステムＬＳＩやメモリーカードなどの信号処理の半導体装置に見られるように、高性能化、高機能化に伴い素子数が多くなり、携帯電話などの小型化の上で半導体装置を実装するスペースが問題になっている。
【０００３】
従来、このような電子機器の高機能、高性能化および小型化を実現するために、ＩＣチップなどを回路基板に直接実装するいわゆるフリップチップ実装が一般化し、それによる積層パッケージ化がなされている。
【０００４】
例えば、システムＬＳＩやメモリーなどの半導体装置の積層パッケージには図１１に示すようなパッケージ  オン  パッケージ（ＰＯＰ）がある。このＰＯＰはシリコン基板のベース部ａと電気回路部ｂとからなる通常の単位半導体装置ｃをマザーボード用の回路基板ｄの上にインターポーザ用の回路基板ｅを介し積層している。インターポーザ用の回路基板ｅに単位半導体装置ｃを相互の電極ｆ、ｇ間で接合して実装しておき、この単位半導体装置ｃを実装したインターポーザ用の回路基板ｅとマザーボード用の回路基板ｄとを相互の電極ｊ、ｋ間で銅ボールｌを介し半田接合し、インターポーザ用の回路基板ｅどうしを相互の電極ｊ、ｊ間で銅ボールｌを介し半田接合している。
【０００５】
ここで、単位半導体装置ｃの電極ｆは、例えばアルミ電極上にワイヤボンディングによる突起を形成したもので、インターポーザ用の回路基板ｅの金メッキした銅の電極ｇと接触させて金属間接合することにより実装している。この単位半導体装置ｃとインターポーザ用の回路基板ｅとの電極ｆ、ｇどうしの金属間接合は例えば、電極ｇの表面の汚染物をプラズマにより除去し、超音波エネルギーを印加しながら圧接することで、それぞれの金上の汚染物が除去されることで達成され、この接合部まわりをエポキシ樹脂ｈにより封止することで接合の信頼性を高めている。
【０００６】
また、マザーボード用の回路基板ｄとインターポーザ用の回路基板ｅとの電極ｆ、ｇどうし、インターポーザ用の回路基板ｅ間の電極ｊ、ｋどうし、の銅ボールｌを介した半田接合は、それぞれの半田接合部の銅ボールｌを、その上側となるインターポーザ用の回路基板ｅの電極ｊの側に、印刷付与した高融点のクリーム半田ｍを介し、このクリーム半田ｍの２５０〜２７０℃ピークの加熱炉でのリフローを伴い予め接合しておき、この予め接合した半田ボールｌを、この半田ボールｌと対向するマザーボード用の回路基板ｄおよびインターポーザ用の回路基板ｅ側の電極ｊ、ｋに対し、それらに予め印刷しておいた低融点のクリーム半田ｎを介し、前記の場合よりもピーク温度の低い加熱路でのクリーム半田ｎだけのリフローを伴い接合することで達成される。
【０００７】
また、マザーボード用の回路基板ｄとインターポーザ用の回路基板ｅ、インターボーザ用の回路基板ｅどうし、の電気的な接合を、それらの間に介在させている絶縁層の貫通孔、いわゆるビアホールに充填したビアポストを通じて行う方法や、導電性接着剤で接合する積層方法も知られている（例えば、特許文献１参照。）。
【０００８】
一方、高速かつ低消費電力の半導体装置を形成するための基板として歪みシリコン層を有する基板があり、既に提案されているものでは、シリコン基板中に大量の酸素イオンを打ち込みシリコン基板中に埋め込み酸化膜を形成する方法ではシリコン基板中に多数の結晶欠陥が生じ、シリコン基板中に形成される酸化膜の品質が十分でないという問題があることに対し、シリコン基板上に分離層を形成して、その上に順にシリコン層、ＳｉＧｅ層、シリコン層、絶縁層を形成して第１の基板を作製し、この第１の基板をその絶縁層側で第２の基板に貼り合わせて一体にした後、これを分離層の部分で２枚に分離して第２の基板側の露出層となったシリコン層に、その下のＳｉＧｅ層中のＳｉＧｅを水素アニールにより拡散させて、第２の基板側の絶縁層の上にＳｉＧｅ層を有し、その上に歪みシリコン層を有した歪みＳＯＩ基板を歩留まりおよび品質よく得られるようにした技術が知られ（例えば、特許文献２参照。）、特許文献２は、また、前記歪みシリコン層上に回路素子を形成する回路素子工程を有した半導体部材の製造方法を開示している。
【０００９】
ところで、特許文献２は、製造して得られた半導体部材を積層する技術につき特に開示していないが、従来からのインターポーザ用の回路基板を用いて、それらの間に配置した銅ボールやビアポスト、導電性接着剤を介し接合する積層方式を選択し適用するしかない。
【特許文献１】特開２００３−２１８２７３号公報（図４参照）
【特許文献２】特開２００２−３０５２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前記従来のような半導体装置では、単位半導体装置をインターポーザ用の回路基板に実装したものを、銅ボール、ビアポスト、導電性接着剤を介し接合して積層する多段構造であるために、実際に信号処理をする単位半導体装置の電気回路に対し、配線および接合部が多くなり、パッケージの積層かさが高くなる。図１１の従来例のように単位半導体装置を４段に積層するには０．９ｍｍ程度の厚みが必要になり、携帯電話やメモリーカードなどの一層の小型化の上で問題になっている。
【００１１】
本発明の目的は、電気回路部単体の状態で回路基板に実装および積層できる一層の薄型化に好適な半導体装置、および電気回路部単体の状態で回路基板に実装し、ないしは実装および積層し、一層薄型化した半導体装置と、それらの製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明の半導体装置は、シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を設けたことを１つの特徴としている。
【００１３】
このような構成では、シリコンウエハーはその上の分離層を介し、金属・シリコン結晶の薄膜成長手法による電気回路部を形成して半導体装置を製造するための基板であった上に、形成している電気回路部を電気的、機械的に安全に取り扱う基板として働いて、電気回路部を持った半導体装置の製造はもとより、製造後の半導体装置単位の回路基板へのダウンフェースでの電極間の直接の接合を伴う実装や積層が確実に達成されるようにしながら、積層状態では下層側となる単位半導体装置の分離層側が除去されていることにより下層側の単位半導体装置を電気回路部単体の状態として上層側の単位半導体装置を基板の介在なく積層した積層構造が得られる。また、半導体装置が回路基板に実装されただけか、積層した最上層に位置されるかで、背面が露出したままとなっても、分離層およびシリコンウエハーが被覆した状態にしておくことで保護されるし、除去すれば他との接合がかさ低く行える。
【００１４】
このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長による電子回路を電極を含んで形成する工程と、を備えたことを１つの特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。
【００１５】
本発明の半導体装置は、また、シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側の少なくとも反分離層側に電極を有して設けられた単位半導体装置と、回路基板との組合わせよりなり、単位半導体装置が前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合されていることを別の特徴としている。
【００１６】
このような構成では、シリコンウエハー上に分離層を介し電気回路部を形成した単位半導体装置を、回路基板に実装した半導体装置とするのに、単位半導体装置の電気回路部をそれを形成する基板となったシリコンウエハー側で機械的、電気的安全を図って取り扱い、電気回路部の反分離層側にある電極を利用して、回路基板に対し直接にフェイスダウン接合することができるし、実装後の単位半導体装置の電気回路部は、背部に電極を有して他との接合のために分離層側が除去されるまでシリコンウエハーおよび分離層によって機械的、電気的に保護することができる。
【００１７】
このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長により分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面から突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、を備えたことを別の特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。
【００１８】
この場合、単位半導体装置の電気回路部に有した少なくとも反分離層側の電極が表面から突出していることで、前記回路基板との直接の接合が、接合部まわりの相互間にギャップを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。
【００１９】
本発明の半導体装置は、また、シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側に有した電極の少なくとも反分離層側の電極が電気回路部から突出するようにして、設けられた２つ以上の単位半導体装置と、回路基板と、からなり、単位半導体装置の１つが前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合され、この回路基板にフェイスダウン接合された単位半導体装置を最下層として、下層側の単位半導体装置の分離層側が除去された電気回路部露出面に上層側の単位半導体装置がフェイスダウン接合され、回路基板上に単位半導体装置が複数積層されていることを他の特徴としている。
【００２０】
このような構成では、各単位半導体装置においてシリコンウエハーは、その上の分離層を介し、金属・シリコン結晶の薄膜成長手法による電気回路部を形成して半導体装置を製造するための基板、および半導体装置に形している電気回路部を電気的、機械的に安全に取り扱う基板として働き、電気回路部を持った単位半導体装置の製造、およびこの単位半導体装置の電気回路部に有する電極を利用した回路基板への直接の実装や積層を容易かつ確実に達成されるようにしながら、積層時に下層側となる単位半導体装置の分離層側を除去することで下層側の単位半導体装置を電気回路部単体の状態として上層側の単位半導体装置を基板の介在なく積層した積層構造となる。また、半導体装置が回路基板に実装しただけで、また積層した最上層に位置して、背面が露出したままとなっても、分離層およびシリコンウエハーが被覆した状態としておくことで保護されるし、除去すれば他との接合がかさ低く行える。しかも、電気回路部の少なくとも反分離層側の電極が電気回路部から突出していることにより、前記回路基板や単位半導体装置との直接の接合が、接合部まわりの相互間にギャップを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。
【００２１】
このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に薄膜成長による電子回路を分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面に突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、この回路基板にフェイスダウン接合した単位半導体装置を最下層として、下層側の単位半導体装置の分離層側を除去して露出させた回路層に上層側の単位半導体装置を反分離層側の電極でフェイスダウン接合することを１回以上行い、回路基板上に単位半導体装置を複数積層する工程と、を備えたことを他の特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。
【００２２】
フェイスダウン接合された単位半導体装置の露出背面が、分離層側が除去されている、さらなる構成では、他との電気的な接続や単位半導体装置を積層するのにそのまま実行でき好適である。
【００２３】
この場合、最終に積層した単位半導体装置の分離層側を分離層の一部を残して除去する工程を備えた半導体装置の製造方法によれば、回路基板に最終に積層した最上層の単位半導体装置の背部の分離層側を除去して積層構造の半導体装置の余分な厚みをなくしながら、残した分離層の一部で最上層の単位半導体装置の電気回路部の背部を機械的、電気的に保護することができる。
【００２４】
本発明のそれ以上の特徴および作用は、以下に続く詳細な説明および図面の記載から明らかになる。本発明の各特徴は可能な限りにおいてそれ単独で、あるいは種々な組み合わせで複合して用いることができる。
【発明の効果】
【００２５】
本発明の１つの特徴の半導体装置とその製造方法によれば、電気回路部がシリコンウエハー上での金属・シリコン結晶の薄膜成長手法による多層薄膜構造をなしたかさ低いものとなり、しかも、単位半導体装置としてシリコンウエハー部にて機械的、電気的な安全を図って取り扱い、ダウンフェースでも電極間の直接の接合を伴い回路基板に容易かつ確実に実装や積層した各種半導体装置が得られる。
【００２６】
特に、回路基板への積層状態では下層側となる単位半導体装置の分離層側が除去されて電気回路部単体の状態となるので、従来に比し大幅にかさ低いものとなるので、高性能化、高機能化する携帯電話やメモリカードの一層の小型化ができる。
【００２７】
また、実装し、あるいは積層して単位半導体装置の背面が露出したままでも、分離層、シリコンウエハーの被覆状態をたもっていることにより、機械的にも電気的に保護されるし、除去すれば他との接合がかさ低く行える。製造方法によれば、さらに、電気回路部の多層薄膜構造化を簡易に図り低コストで提供できる。
【００２８】
本発明の別の特徴の半導体装置とその製造方法によれば、特に、かさ低い多層薄膜構造の電気回路部を持った単位半導体装置が、その電気回路部の反分離層側にある電極を利用したフェイスダウンでの直接接合を伴ない回路基板に簡単かつかさ低く実装し、電気回路部の背部はシリコンウエハーおよび分離層によって機械的、電気的に保護できるものとして安価に提供することができる。
【００２９】
単位半導体装置の電気回路部に有した少なくとも反分離層側の電極が表面から突出していると、回路基板や単位半導体装置どうしが、接合部まわりの相互間にギャップを有した直接接合状態を得て、電気回路部の他との接触防止や絶縁が図れて、接合が失敗無く簡単に行える。
【００３０】
単位半導体装置を回路基板にフェイスダウンで実装し、積層するのに、回路基板にフェイスダウン接合された単位半導体装置を最下層として、下層側の単位半導体装置の分離層側が除去された電気回路部露出面に上層側の単位半導体装置がフェイスダウン接合することを繰り返した構成にて、回路基板上に単位半導体装置を２つ以上の必要な数だけかさ低く積層することができる。
【００３１】
この場合、最終に積層した単位半導体装置の分離層側を分離層の一部を残して除去すると、積層構造の半導体装置の余分な厚みをなくしながら、残した分離層の一部で最上層の単位半導体装置の電気回路部の背部を機械的、電気的に保護することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態に係る半導体装置とその製造方法につき、図を参照しながら詳細に説明し、本発明の理解に供する。なお、以下に示す実施の形態は本発明の具体例であって、本発明の技術的範囲を限定するものではない。
【００３３】
本実施の形態の半導体装置は、図５（ｂ）に示し、図６（ａ）で取り扱われているような単体の半導体装置１、図６（ｂ）に示すような回路基板５に単位半導体装置１を実装した半導体装置１１、図１に示すような回路基板５に複数の単位半導体装置１を積層した半導体装置２１の各場合を示している。これらが得られる製造工程から見ると、図５（ｂ）、図６（ａ）に示す半導体装置１は金属・シリコン結晶の薄膜成長工程にて得られる一次半導体装置であり、図６（ｂ）に示す半導体装置１１は一次半導体装置を単位半導体装置１として回路基板５に実装する工程で得られる二次半導体装置であり、図１に示す半導体装置２１は二次半導体装置である半導体装置１１の単位半導体装置１に他の単位半導体装置１を積層して得られる三次半導体装置、の関係にあるといえる。
【００３４】
図５（ｂ）、図６（ａ）に示す単位半導体装置１は、シリコンウエハー７上に、相互の絶縁と事後分離とを図る分離層８を介し、金属・シリコン結晶の薄膜成長による電気回路部２を設けたもので、図２〜図５に示す工程によって製造される。図２（ａ）の工程では、ベース部としてのシリコンウエハー７の上に分離層８を形成している。分離層８を形成する方法は、特許文献２に開示されているようなＳＯＩ（シリコン  オン  インシュレータ）技術によるのが一般的である。しかし、これに限られることはない。形成する分離層８は事後の分離を容易にするためにシリコンウエハー７の陽極化成により、多孔質構造として、脆弱性を高めている。図２（ｂ）の工程では、分離層８の上にスパッタ（ＳＰＵＴＴＥＲ）法を用いて金属の薄膜成長を図って電極３を形成している。この電極３の金属としては本実施の形態の場合、銅を用いた。
【００３５】
ここでのスパッタリングには、図９に示すようなスパッタ装置を用いて行った。これにつき説明すると、反応室３０にそのガス導入口３１からＡｒガスを、５ＳＣＣＭ流してその一部をガス排気口３２を通じ排気しながら、反応室３０内の真空度を０．７Ｐａに保った状態として、下部開口上に絶縁リング３３を介して設置され冷却路３６を有した電極３４に、下部開口を通じ外部の直流電源３５から１０００Ｗの高周波を印加し、反応室３０内に上部の対向電極３８との間でプラズマを発生させる。プラズマ中のＡｒガスが電極３４に照射されてその上の銅のターゲット３７がスパッタされる。このスパッタによって対向電極３８上のシリコンウエハー７の表面の分離層８に銅のスパッタ粒子が堆積し薄膜成長する。スパッタ時間を１０分間程度として図２（ｂ）に示すような１μｍ程度の厚みの電極３を形成する。
【００３６】
図２（ｃ）の工程では、分離層８上にスパッタ法にて均一に形成した電極３につき、図に示すような所定のパターンにするため、フォトリソグラフィー法（レジスト塗布する工程と、塗布したレジスト層に露光マスクを介して露光した後、現像により露光部分を除去する）によりエッチングする。このような工程でその時々に必要な分離層８側の電極や電気回路の形状を作り出す。
【００３７】
ここでのエッチングには、図１０に概略を示すエッチング装置を用いた。これにつき説明すると、反応室４０内にそのガス導入口４１から、ＳｉＣｌ2ガスを２５ＳＣＣＭ、Ｃｌ2ガスを４０ＳＣＣＭ流して、その一部をガス排気口４２を通じ排気しながら、反応室４０内の真空度を４Ｐａに保った状態で、下部開口上に絶縁リング４３を介して設置され２００℃以下に昇温を抑える冷却路４７を有した高周波電極４４に、下部開口を通じ外部の高周波電源４６から４００Ｗの高周波を印加し、反応室４０内に上部の対向電極４５との間でプラズマを発生させる。プラズマが発生した状態で電極３が１５分処理される。プラズマにさらされた銅膜３の面上には、プラズマ中に存在する塩素イオンが照射されエッチングされ図２（ｃ）に示すような所定のパターンとなる。
【００３８】
図３（ａ）の工程では、図２（ｃ）でパターン化された電極３を担持した分離層８の上に、ＣＶＤ法を用いてシリコン結晶の薄膜成長による多結晶シリコン層９を形成する。ここで、ＣＶＤ法とは、減圧中に反応ガスを導入し、加熱して反応ガスを熱分解して膜を形成する。その膜形成条件としては、ＳｉＨ4ガスを用いて加熱温度６００℃、圧力２００Ｐａで処理する。
【００３９】
図３（ｂ）の工程では、多結晶シリコン層９をレーザーアニール法によりアニール処理し、単結晶シリコン層９ａに変化させる。レーザーはエキシマレーザー（ＸｅＣｌ）を用い、２００Ｗの出力でアニール処理を行った。
【００４０】
図３（ｃ）の工程では、単結晶シリコン層９ａに、既述したフォトリソグラフィ法やイオン注入法などのプロセスを用い、トランジスタや電気配線などを薄膜成長により作り、電気回路層２ａを形成する。フォトリソグラフィ法でのエッチングには、既述した図１０に示すエッチング装置を用いて行う。しかし、単結晶シリコン層９ａの場合は、Ｃ4Ｆ8ガスをＳＣＣＭ、ＳＦ6ガスを１００ＳＣＣＭ流し、真空度を０．５Ｐａ、高周波電力を４００Ｗ、加熱はしない条件にてエッチング処理を行う。
【００４１】
図４（ａ）の工程では、図２（ｂ）（ｃ）の工程と同じ方法により、銅膜３ａを薄膜成長により形成して電極や配線のパターンを形成する。
【００４２】
図４（ｂ）の工程では、単位半導体装置１内部の電気回路を薄膜成長により積層するために、図４（ａ）の工程で単結晶シリコン化および胴膜３ａがパターニングされた薄膜の上に、図３（ａ）と同じ熱ＣＶＤ法で、多結晶シリコン層９ｂを形成する。
【００４３】
図４（ｃ）の工程では、積層された多結晶シリコン層９ｂを図３（ｂ）の工程と同じく単結晶化し、図３（ｃ）の工程と同じくトランジスタや配線などの電気回路層２ａを金属・シリコン結晶の薄膜成長によって形成する。
【００４４】
以上の結果、図４（ｃ）に示すようにシリコンウエハー７の上の分離層８の表面に２段の電気回路層２ａ、２ａが形成される。
【００４５】
さらに、図５（ａ）の工程では、図４（ｂ）、図４（ｃ）の工程を複数回繰り返し、電気回路層２ａを所定数まで多層形成した単位半導体装置１とする。
【００４６】
最後に、図５（ｂ）に示す工程では、既述したスパッタ法やリソグラフィ法を用いて、アルミや銅などからなる電極４を最上層の電気回路層２ａの表面に所定量突出するよう金属の薄膜成長によって形成した単位半導体装置１とする。電極４は金属メッキ法により表面にニッケルや金の層を持ったものとすることもできる。
【００４７】
このようにして、単位半導体装置１は電気回路部２の多層薄膜構造化を簡易に図ってかさ低く、歩留まりもよく、低コストで提供できる。また、このような単位半導体装置１は、シリコンウエハー７上に、相互の絶縁と事後分離とを図る分離層８を介し、金属・シリコン結晶の薄膜成長による電気回路部２を設けたものとなる。ここに、シリコンウエハー７はその上の分離層８を介し、金属・シリコン結晶の薄膜成長手法による電気回路部２を形成して単位半導体装置１を製造するための基板であった上に、形成している電気回路部２を電気的、機械的に安全に取り扱う基板として働いて、電気回路部２を持った単位半導体装置１の製造はもとより、製造後の単位半導体装置１単位での、図６（ｂ）に示すような回路基板５へのダウンフェースでの電極４、６間、電極４、３間の直接の接合を伴う実装や積層が確実に達成されるようにしながら、図１、図８（ｂ）（ｃ）に示すような積層状態では下層側となる単位半導体装置１の分離層側が除去されていることにより下層側の単位半導体装置１を電気回路部２単体の状態として上層側の単位半導体装置１をインターボーダ用の回路基板の介在なく積層した積層構造が得られることになる。また、単位半導体装置１が回路基板５に実装されただけか、積層した最上層に位置されるかで、背面が露出したままとなっても、分離層８やシリコンウエハー７が被覆した状態にしておくことで、他との電気的な接合を図るまで保護されるし、除去すれば他との接合がかさ低く行える。
【００４８】
以上から、電気回路部２がシリコンウエハー７上での金属・シリコン結晶の薄膜成長手法による多層薄膜構造をなしたかさ低いものとなり、しかも、単位半導体装置１としてシリコンウエハー７部にて機械的、電気的な安全を図って取り扱い、ダウンフェースでも電極４、６、電極４、３間の直接の接合を伴い回路基板５に容易かつ確実に実装や積層した各種半導体装置１１、２１が得られる。
【００４９】
特に、回路基板５への積層状態では図１、図８（ｂ）（ｃ）に見られるように下層側となる単位半導体装置１のそれぞれは、分離層８側が除去されて電気回路部２単体の状態となるので、従来に比し大幅にかさ低いものとなるので、高性能化、高機能化する携帯電話やメモリカードの一層の小型化ができる。
【００５０】
また、実装し、あるいは積層して単位半導体装置１の背面が露出したままでも、分離層８やシリコンウエハー７による被覆状態を保っておくことにより、機械的にも電気的に保護されるし、除去すれば他との接合がかさ低く行える。
【００５１】
特に、電極４が最表層の電気回路層２ａから、つまり電気回路部２から突出した外部電極となっていることにより、他との電気的接合が既述のように直接図れる。具体的には、回路基板５や下層単位半導体装置１との直接の接合が、相互の電極４、６間、電極４、３間にて接合部まわりの相互間にギャップＧを有して達成され、電気回路部２の他との接触防止や絶縁が図れて好的である。接合部まわりは必要に応じて絶縁樹脂によって封止するのが好適である。
【００５２】
次に、単位半導体装置１を、携帯電話やメモリカードなどの製品の回路基板５上に実装した半導体装置１１を製造する工程につき図６を参照して説明する。
【００５３】
まず、図６（ａ）の工程では、単位半導体装置１をそのシリコンウエハー７と分離層８とがなすベース部１７にて図示しない実装ヘッドに有する実装ツール１２により吸引穴１３を通じ吸引して吸着、保持し、機械的、電気的な安全を確保して取り扱い、実装を行なう。一方、実装対象となる回路基板５は減圧炉１０の中に置く。実装ツール１２は吸着した単位半導体装置１を減圧炉１０内の回路基板５に対し位置合わせして、相互の電極４、６を対向させ、鉛直方向に一定の距離を置いておく、この状態で減圧炉１０内の空気を所定の圧力、例えば２０Ｐａになるまで排出する。次に、減圧炉１０内に高周波電力１３．５ＭＨｚを図示しない電極間に印加し、プラズマを発生させる。このときのプラズマのイオン照射により、電極４、６の表面に付着している汚染物や酸化膜などの金属間接合を阻害する物質を除去する。
【００５４】
その後、電界と磁界の印加を止め、減圧炉１０内に空気をリークし、通常の大気圧に戻した状態から１分以内に、実装ツール１２を下降させて電極４、６どうしを接触させることにより、電極４、６を金属接合させてフェイスダウン実装を終え、図６（ｂ）に示すような半導体装置１１を得る。この金属間接合の際に、それを補助するためのエネルギーとして、加圧のほか、実装ツール１２に超音波を与えたり、加熱することがある。
【００５５】
ここで、電極４、６間の金属接合は、銅と銅、金と金、アルミとアルミなどの同種の金属結合が望ましい。しかし、これに限られることはなく、アルミと金、銅と金などの異種金属結合とすることもできる。
【００５６】
以上のようにして、シリコンウエハー７上に、相互の絶縁と事後分離とを図る分離層８を介し、金属・シリコン結晶の薄膜成長による電気回路部２を、前記分離層８側および反分離層８側の少なくとも反分離層８側に電極４を有して設けられた単位半導体装置１と、回路基板５との組合わせよりなり、単位半導体装置１が前記分離層８の側とは反対の側の電極４で回路基板５にフェイスダウン接合された半導体装置１１を提供することができる。このような半導体装置１１によれば、シリコンウエハー７上に分離層８を介し電気回路部２を形成した単位半導体装置１を、回路基板５に実装した半導体装置１１とするのに、単位半導体装置１の電気回路部２をそれを形成するベース部１７となったシリコンウエハー７側で既述のように機械的、電気的安全を図って取り扱い、電気回路部２の反分離層８側にある電極４を利用して、回路基板５に対し直接にフェイスダウン接合することができるし、実装後の単位半導体装置１の電気回路部２は、背部に電極３を有していて他との接合のために分離層側が除去されるまでシリコンウエハー７や分離層８によって機械的、電気的に保護することができる。
【００５７】
最後に、図６（ｂ）に示す半導体装置１１に対して、さらに単位半導体装置１を積層して実装し、図１、図８（ｂ）（ｃ）に示すような半導体装置２１を製造する場合につき、図７、図８を参照しながら説明する。
【００５８】
図７（ａ）の工程では、回路基板５に実装された単位半導体装置１の分離層８側を除去する。つまり、単位半導体装置１の電気回路部２とベース部１７とを、図７（ｂ）に示すように分離層８の部分で分離する。具体的には、図７（ａ）に示すように分離層８に対してウォータージェットヘッド１４により微少な研磨材を混合した液体１５を側方からジェット噴射させて、分離層８を物理的に破壊する。これにより、ベース部１７は分離層８の破壊を伴い図７（ｂ）に示すように電気回路部２から分離され、除去される。このとき、電気回路部２の背面には分離層８の一部が残留している。つまり分離層残留部８ａが付着したままになる。これは、そのまま放置すると電気回路部２の背面の保護層となるので、電気回路部２の背面で他との電気接合を図るまでは残したままにするのが好適である。
【００５９】
本例では、次の単位半導体装置１を接合していく積層を図るためにそれを除去する。この除去は例えばドライエッチング法によって行う。ドライエッチングには図１０のエッチング装置を用い、反応室４０内にエッチングガス、例えばＣＦ4ガスを導入し、プラズマを発生させ、分離層残留部８ａにプラズマ中のフッ素系のラジカルによる化学反応により除去する。エッチングレートを適切に管理すれば、分離層残留部８ａのみを除去し電気回路部２の電極３を図７（ｃ）に示すように露出させられる。ここで、電極３は電気回路部２が薄膜成長によって形成される際に電気回路部２との電気的な接続がなされており、これも電気回路部２から突出した突出電極とされたものでもよい。
【００６０】
次に、図８（ａ）の工程では、図６（ａ）の場合同様の減圧炉１０において、回路基板５に実装され分離層８側が除去され電気回路部２単体となっている第１の単位半導体装置１に対して、第２の単位半導体装置１を積層、実装する。具体的には、第１の単位半導体装置１の電気回路部２の背面に露出している電極３に対して第２の単位半導体装置１の電極４を対向させ、図６（ａ）の場合と同様の操作にて付着異物や酸化膜などを除去してから、電極４、３間を金属接合させることにより実装を終え、図１、図８（ｂ）に示すように第２の半導体装置１の分離層８側を除去し、分離層残留部８ａを除去し、第２の半導体装置１の電気回路部２の背面、特に電極３を露出させる。
【００６１】
以上のような積層操作を繰り返せば、図８（ｃ）に例示するように、回路基板５上に必要数、予定数の単位半導体装置１を積層した半導体装置２１が得られる。
【００６２】
以上のようにして、シリコンウエハー７上に、相互の絶縁と事後分離とを図る分離層８を介し、金属・シリコン結晶の薄膜成長による電気回路部２を、前記分離層８側および反分離層側に有した電極３、４の少なくとも反分離層側の電極４が電気回路部２から突出するようにして、設けられた２つ以上の単位半導体装置１と、回路基板５と、からなり、単位半導体装置１の１つが前記分離層８の側とは反対の側の電極４で回路基板５にフェイスダウン接合され、この回路基板５にフェイスダウン接合された単位半導体装置１を最下層として、下層側の単位半導体装置１の分離層８側が除去された電気回路部２露出面に上層側の単位半導体装置１がフェイスダウン接合され、回路基板５上に単位半導体装置１が複数積層された積層構造の半導体装置２１を提供することができる。
【００６３】
このような半導体装置２１によれば、各単位半導体装置１においてシリコンウエハー７は、その上の分離層８を介し、金属・シリコン結晶の薄膜成長手法による電気回路部２を形成して単位半導体装置１を製造するための基板、ベース部１７、および単位半導体装置１に形している電気回路部２を電気的、機械的に安全に取り扱う基板、ベース部１７として働き、電気回路部２を持った単位半導体装置１の製造、およびこの単位半導体装置１の電気回路部２に有する電極４、６間での金属接合を伴なう回路基板５への直接の実装や電極４、３間の金属接合を伴なう積層を容易かつ確実に達成されるようにしながら、積層時に下層側となる単位半導体装置１の分離層８側を除去することで下層側の単位半導体装置１を電気回路部２単体の状態として上層側の単位半導体装置１をインターポーザ用の回路基板の介在なく積層した積層構造となる。また、単位半導体装置１が回路基板５に実装しただけで、また積層した最上層に位置して、背面が露出したままとなっても、分離層８やシリコンウエハー７が被覆したままの状態にしておくと保護されるし、除去すれば他との接合がかさ低く行える。具体例を挙げると、電気回路部２単体となった１つの単位半導体装置１の厚みは電気回路部２の電気回路層２ａの積層数によって異なるものの、本例の場合０．０１ｍｍとなり、図８（ｃ）に示す４段の積層構造であっても、その積層部の厚みはｍ０．０４ｍｍである。しかも、電気回路部２の少なくとも反分離層８側の電極３が電気回路部２から突出していることにより、前記回路基板５や単位半導体装置１との電極４、６間、電極４、３間での直接の接合が、接合部まわりの相互間にギャップＧを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。
【００６４】
なお、銅膜３のスパッタ法で形成した膜形成条件は、一例であり、特に限定されるものではない。銅膜３はスパッタ法で形成したが、これに代えてＣＶＤ法で形成することもできる。
【００６５】
また、図１０で説明した銅膜３のエッチング条件は、一例であり、特に限定されるものでない。
【００６６】
さらに、多結晶シリコン層９を形成するためにＣＶＤ法を用いた場合の条件を既述したが、一例であり、限定されるものではない。
【００６７】
また、図３（ｃ）の説明で既述した単結晶シリコン層９ａのエッチング条件は、一例であり、特に限定されるものではない。
【産業上の利用可能性】
【００６８】
本発明は電気回路部を持った単位半導体装置、これを回路基板に実装し、また積層した半導体装置に実用して、そのかさを低くし、高性能化、多機能化する携帯電話やメモリカードの一層の薄型化に貢献することができ、一例として１／２５程度となる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態に係る積層タイプの半導体装置の１つの例を示す断面図である。
【図２】図１の半導体装置で積層する単位半導体装置の製造工程の第１段階を（ａ）〜（ｃ）に分けて示す工程図である。
【図３】単位半導体装置の図２に続く製造工程の第２段階を（ａ）〜（ｃ）に分けて示す工程図である。
【図４】単位半導体装置の図３に続く製造工程の第３段階を（ａ）〜（ｃ）に分けて示す工程図である。
【図５】単位半導体装置の図４に続く製造工程の第４段階を（ａ）（ｂ）に分けて示す工程図である。
【図６】図５（ｂ）のように製造された単位半導体装置を回路基板に実装した状態の半導体装置を製造する製造工程の第１段階を（ａ）（ｂ）に分けて示す工程図である。
【図７】図６に続く半導体装置の製造工程の後段を（ａ）〜（ｃ）に分けて示す工程図である。
【図８】図１のような積層タイプの半導体装置の図６、図７の工程に続く製造工程を（ａ）〜（ｃ）に分けて示す工程図である。
【図９】本発明の半導体装置の製造に用いるスパッタ装置の一例を示す断面図である。
【図１０】本発明の半導体装置の製造に用いるエッチング装置の一例を示す断面図である。
【図１１】従来の積層タイプの半導体装置例を示す断面図である。
【符号の説明】
【００７０】
１、１１、２１  半導体装置
２  電気回路部
３、４、６  電極
５  回路基板
７  シリコンウエハー
８  分離層
９  多結晶シリコン層
９ａ  単結晶シリコン層
１２  実装ツール
１３  吸引穴
１４  ウォータージェットヘッド
１５  研磨材混入の水
１７  ベース部
【図１】
2007088171.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007088171.tif 000011
【図１０】
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【図１１】
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