(57)【要約】【課題】ウェハ・バーンイン・テストにおいてセンス系回路のうちで不具合の生じそうな素子を特定し、当該素子を保護しつつテストを行う技術及びその技術思想を実装した半導体記憶装置を提供すること。【解決手段】保護すべき素子をカラムスイッチＴＹ１，ＴＹ２として、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ０’，ＢＬＢ０’にストレス電圧（外部ＶＤＬ）を与えられたとき、関連するカラムスイッチＴＹ１，ＴＹ２のゲートに接続されたカラム選択線ＹＳ０をハイレベル（ＶＤＤ）にする。一方、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ０’，ＢＬＢ０’にＶＳＳを与えたとき、関連するカラムスイッチＴＹ１，ＴＹ２のゲートに接続されたカラム選択線ＹＳ０をローレベル（ＶＳＳ）とする【選択図】図３
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【特許請求の範囲】
【請求項１】
セル書き込みレベルに応じてカラムスイッチのゲートに供給される電圧レベルを変化させる、ウェハ・バーンイン・テスト方法。
【請求項２】
ストレス電圧を与えられたビット線に関連するカラムスイッチのゲートに接続されたカラム選択線をハイレベルにし、グランド又は負電圧に落とされたビット線に関連するカラムスイッチのゲートに接続されたカラム選択線をローレベルとする、セル書き込みテストを含むウェハ・バーンイン・テスト方法。
【請求項３】
前記セル書き込みテストは、全メモリセルを対象にして同時に行われるものであり、セル書き込みレベルをハイとしたテストにおいてはすべてのカラム選択線をハイレベルとし、セル書き込みレベルをローとしたテストにおいてはすべてのカラム選択線をローレベルとする、請求項２記載のウェハ・バーンイン・テスト方法。
【請求項４】
プリチャージ電源を利用して前記ストレス電圧をビット線に与える、請求項２又は３記載のウェハ・バーンイン・テスト方法。
【請求項５】
前記セル書き込みテストにおいて前記カラム選択線をハイレベルにするための電圧値は、周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値に設定されている、請求項２乃至４のいずれかに記載のウェハ・バーンイン・テスト方法。
【請求項６】
ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする場合のストレス電圧を供給するストレス電圧供給部と；当該ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする場合に前記ストレス電圧を供給されるビット線に関連するカラムスイッチのゲートに接続されたカラム選択線を駆動するカラムデコーダの電源電圧として用いられる所定電圧を供給する所定電圧供給部と；を備えており、
前記所定電圧は、周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値に設定されている
ウェハ・バーンイン・テスト装置。
【請求項７】
メモリセルアレイと周辺回路とを備えた半導体記憶装置の製造工程中の一状態である半導体ウェハであって、ウェハ・バーンイン・テストに際してストレス電圧を印加するためのストレス電圧印加パッドと前記周辺回路の電源電圧となる外部ＶＤＤを供給するための外部ＶＤＤパッドとを備えた半導体ウェハをテストするためのウェハ・バーンイン・テスト装置において、
前記ストレス電圧印加パッドに前記ストレス電圧を供給するためのストレス電圧供給部と；
前記外部ＶＤＤパッドに対して、前記周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値を有する電圧を供給するＶＤＤ供給部と
を備えるウェハ・バーンイン・テスト装置。
【請求項８】
ウェハ・バーンイン・テストにおけるセル書き込みレベルをハイとするかローとするかを示すテスト信号を出力するテストモード制御回路と、
少なくとも一対のカラムスイッチと、
該カラムスイッチに接続されたカラム選択線と、
該テスト信号がセル書き込みレベルをハイとすることを示す場合、前記カラム選択線をハイレベルにするように制御されるカラムデコーダと、
前記一対のカラムスイッチに接続された一対のビット線と、
該一対のビット線に接続されたプリチャージ・イコライズ回路と、
ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする際に用いられるストレス電圧を印加するためのストレス電圧印加パッドと、
該ストレス電圧印加パッド、前記プリチャージ・イコライズ回路及び前記テストモード制御回路に接続され、前記テスト信号がセル書き込みレベルをハイとすることを示す場合に前記ストレス電圧を前記プリチャージ電源として前記プリチャージ・イコライズ回路を通じて前記一対のビット線に供給するプリチャージ電源回路と
を備える、半導体記憶装置。
【請求項９】
前記テストモード制御回路に接続され、前記テスト信号がセル書き込みレベルをハイとすることを示す場合に前記カラムデコーダを駆動して前記カラム選択線をハイレベルにさせるカラムプリデコーダを更に備えている、請求項８記載の半導体記憶装置。
【請求項１０】
前記テスト信号は、第１及び第２テスト信号を備えており、
前記テストモード制御回路は、前記セル書き込みレベルをハイとする場合には前記第１テスト信号をアサートする一方で前記第２テスト信号をネゲートし、前記セル書き込みレベルをローとする場合には前記第１テスト信号をネゲートする一方で前記第２テスト信号をアサートするものである、請求項８又は９記載の半導体記憶装置。
【請求項１１】
前記カラムプリデコーダには、前記第１及び前記第２テスト信号のうち、前記第１テスト信号のみが供給されている、請求項１０記載の半導体記憶装置。
【請求項１２】
前記一対のビット線に対して一対の分離トランジスタを介して接続されるセンスアンプと；該センスアンプに対して、付加的な一対の分離トランジスタを介して接続され、前記一対のビット線と前記センスアンプを共有する付加的な一対のビット線と；を更に備えており、
前記プリチャージ・イコライズ回路は、前記一対の分離トランジスタと前記付加的な一対の分離トランジスタとの間に設けられて、前記一対のビット線と前記付加的な一対のビット線とに共有されている
請求項８乃至１１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハ・レベルでバーンイン・テストを行うウェハ・バーンイン・テスト方法、その方法を実現するウェハ・バーンイン・テスト装置及び当該方法に適する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置のような半導体記憶装置の製造プロセスにおいては、ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）の確保などのため、通常の電圧レベルよりも高い電圧をストレス電圧として印加してテストを行うバーンイン・テストをウェハ・レベルで行うウェハ・バーンイン・テストが採用されている。このウェハ・バーンイン・テストにおいて、従来、ビット線の書き込みレベルをハイにする場合、プリチャージ電源電圧を通常電圧より高い電圧とし、その電圧をストレス電圧としてビット線に加えていた（特許文献１、特に００４４段落及び図２参照）。
【０００３】
ここで、センスアンプやカラムスイッチなどを含む周辺回路を構成し、データの入出力のスピードに係わるトランジスタには薄膜トランジスタが用いられており（特許文献１の００３５段落及び００３６段落等）、ゲート絶縁膜の耐電圧性能がセルトランジスタのものと比較して低くなっていることから、何らかの対策を施さなければバーンイン・テスト時に周辺回路においてゲート絶縁破壊が起こる可能性がある。
【０００４】
特許文献１の場合、バーンイン・テスト時にすべての分離トランジスタをオフにすることで、センス系の回路をバーンイン・テストから切り離すこととしている（特許文献１の００４５段落等）。
【０００５】
なお、特許文献１のようにしてセンス系の回路をバーンイン・テストから切り離すためには、プリチャージスイッチ用のトランジスタとイコライザ用のトランジスタの計３つのトランジスタからなるプリチャージ・イコライズ回路を分離トランジスタよりもメモリセル側に位置させなければならない。そのため、特許文献１に開示された半導体記憶装置の場合、１つのセンスアンプを共有する２組のビット線対のそれぞれに対してプリチャージ・イコライズ回路が別個に設けられていた（特許文献１の図２など）。
【０００６】
【特許文献１】特開２００４−１７８７２５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
センスアンプなどに加えてプリチャージ・イコライズ回路も２組のビット線対で共有する場合、各プリチャージ・イコライズ回路は、分離トランジスタよりもセンスアンプ側に位置しなければならない。
【０００８】
この場合、プリチャージ電源を利用してバーンイン・テストにおけるストレス電圧をビット線に加えるためには、特許文献１のように分離トランジスタをバーンイン・テスト時にオフにするという手段は採用できず、従って、センス系の回路のどこかに不具合が生じる可能性がある。
【０００９】
そこで、本発明は、プリチャージ電源を利用してストレス電圧をビット線に加えるウェハ・バーンイン・テストにおいてセンス系回路のうちで不具合の生じそうな素子を特定し、当該素子を保護しつつテストを行う技術及びその技術思想を実装した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
研究の結果、本発明の発明者らは、ウェハ・バーンイン・テスト時におけるストレス電圧によりカラムスイッチに不具合が発生する可能性があることを見出し、かかる知見に基づき、以下に掲げるテスト方法等を提供する。
【００１１】
即ち、本発明によれば、ストレス電圧を与えられたビット線に関連するカラムスイッチのゲートに接続されたカラム選択線をハイレベルにし、グランド又は負電圧に落とされたビット線に関連するカラムスイッチのゲートに接続されたカラム選択線をローレベルとする、セル書き込みテストを含むウェハ・バーンイン・テスト方法が得られる。
【００１２】
前記セル書き込みテストにおいて前記カラム選択線をハイレベルにするための電圧値は、好ましくは、周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値に設定されており、より好ましくは、前記周辺回路を構成する素子の耐電圧能力を超えない範囲で、できるだけ前記ストレス電圧に近い値に設定されている。
【００１３】
また、本発明によれば、ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする場合のストレス電圧を供給するストレス電圧供給部と；当該ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする場合に前記ストレス電圧を供給されるビット線に関連するカラムスイッチのゲートに接続されたカラム選択線を駆動するカラムデコーダの電源電圧として用いられる所定電圧を供給する所定電圧供給部と；を備えており、
前記所定電圧は、周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値に設定されている
ウェハ・バーンイン・テスト装置が得られる。
【００１４】
また、本発明によれば、メモリセルアレイと周辺回路とを備えた半導体記憶装置の製造工程中の一状態である半導体ウェハであって、ウェハ・バーンイン・テストに際してストレス電圧を印加するためのストレス電圧印加パッドと前記周辺回路の電源電圧となる外部ＶＤＤを供給するための外部ＶＤＤパッドとを備えた半導体ウェハをテストするためのウェハ・バーンイン・テスト装置において、
前記ストレス電圧印加パッドに前記ストレス電圧を供給するためのストレス電圧供給部と；
前記外部ＶＤＤパッドに対して、前記周辺回路の通常動作時の電圧レベルよりは高いが、当該周辺回路を構成する素子の耐電圧能力よりは低い値を有する電圧を供給するＶＤＤ供給部と
を備えるウェハ・バーンイン・テスト装置が得られる。
【００１５】
更には、本発明によれば、ウェハ・バーンイン・テストにおけるセル書き込みレベルをハイとするかローとするかを示すテスト信号を出力するテストモード制御回路と、
少なくとも一対のカラムスイッチと、
該カラムスイッチに接続されたカラム選択線と、
該テスト信号がセル書き込みレベルをハイとすることを示す場合、前記カラム選択線をハイレベルにするように制御されるカラムデコーダと、
前記一対のカラムスイッチに接続された一対のビット線と、
該一対のビット線対に接続されたプリチャージ・イコライズ回路と、
ウェハ・バーンイン・テストにおいてセル書き込みレベルをハイとする際に用いられるストレス電圧を印加するためのストレス電圧印加パッドと、
該ストレス電圧印加パッド、前記プリチャージ・イコライズ回路及び前記テストモード制御回路に接続され、前記テスト信号がセル書き込みレベルをハイとすることを示す場合に前記ストレス電圧を前記プリチャージ電源として前記プリチャージ・イコライズ回路を通じて前記一対のビット線に供給するプリチャージ電源回路と
を備える、半導体記憶装置が得られる。
【発明の効果】
【００１６】
何らの手段も講じなければ、カラム選択線がドライブされることはないため、ストレス電圧を与えられたビット線に関連するカラムスイッチのゲートにはローレベルが供給されることになる。その場合、例えば、ストレス電圧を３．２Ｖとし、カラム選択線のローレベル電圧を０Ｖとすると、カラムスイッチを構成する薄膜トランジスタのゲート−ソース間には３．２Ｖの電圧がかかることになり、更なるサイズ縮小化が進めば薄膜トランジスタのゲート絶縁膜が破壊される恐れがある。
【００１７】
それに対して、本発明によれば、カラムスイッチのソースにストレス電圧が供給されたときには、ゲートのレベルをハイレベルにすることから、カラムスイッチのゲート絶縁膜に加わる電圧を低くすることができる。例えば、カラムスイッチのゲートレベル、即ち、カラム選択線のレベルをハイのときに２．７Ｖにすることとすると、カラムスイッチのソースに３．２Ｖのストレス電圧が加わったときでも、カラムスイッチのゲート−ソース間には０．５Ｖの電圧しかかからないこととなり、更なるサイズ縮小化が進んだとしても薄膜トランジスタのゲート絶縁膜が破壊される恐れがなくなる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態によるウェハ・バーンイン・テスト方法においては、セル書き込みレベルに応じてカラムスイッチのゲートに供給される電圧レベルを変化させることとした。詳しくは、本実施の形態によるウェハ・バーンイン・テストにおいては、書き込みレベルをハイにしたビット線に関連するカラムスイッチのゲートにハイを入力し、セル書き込みレベルをローにしたビット線に関連するカラムスイッチのゲートにローを入力する。これにより、カラムスイッチのゲート−ソース間にかかる電圧がカラムスイッチのゲート絶縁膜の耐電圧能力を超えないようにすることができ、カラムスイッチのゲート絶縁膜が破壊されることを防ぐことができる。
【００１９】
以下、本発明の実施の形態によるウェハ・バーンイン・テスト方法を実施するためのウェハ・バーンイン・テスト装置及び当該装置でテストされる半導体ウェハについて図面を用いて説明する。本実施の形態によるウェハ・バーンイン・テスト装置及び半導体ウェハは、説明を簡単なものとするため、全メモリセルを対象にしてセル書き込みテストを同時に行うウェハ・バーンイン・テストに関するものとする。即ち、以下のテストにおいて、セル書き込みレベルをハイとした場合にはすべてのカラム選択線をハイレベルとし、セル書き込みレベルをローとした場合にはすべてのカラム選択線をローレベルとする。ここで、半導体ウェハは、メモリセルアレイと周辺回路とを備えた半導体記憶装置の製造工程中の一状態であり、後述するように、外部ＶＤＤパッド及び外部ＶＳＳパッドに加え、ウェハ・バーンイン・テストにおけるストレス電圧用のストレス電圧印加パッド（評価用のＶＤＬパッド）を備えている。なお、本実施の形態による半導体記憶装置は、ＤＲＡＭ装置である。
【００２０】
図１に示されるように、本発明の実施の形態によるウェハ・バーンイン・テスト装置１０は、半導体ウェハを保持するウェハホルダ１１、ＶＤＬパッドに対してストレス電圧を供給するストレス電圧供給部１２、外部ＶＤＤパッドに対してバーンイン時ＶＤＤを供給するＶＤＤ供給部１３、及び、これらの制御を行う制御部１４を備えている。このうち、ＶＤＤ供給部１３から供給されるバーンイン時ＶＤＤは、周辺回路の通常動作時の電圧レベルよりは高いが周辺回路を構成するトランジスタなどの素子の耐電圧能力よりは低くなるように、制御部１４により制御されている。より具体的には、本実施の形態におけるストレス電圧は３．２Ｖに設定され、バーンイン時ＶＤＤは２．７Ｖに設定されている。なお、制御部１４はテスト対象となるウェハに対して種々のコマンド等を発行する役割も有している。
【００２１】
一方、本実施の形態による半導体ウェハは、図２にブロック図で示される半導体チップが複数個含まれたものである。各半導体チップは、主制御回路１００、テストモード制御回路２００、アドレスバッファ３００、内部電源電圧発生回路４００、カラムプリデコーダ５００、カラムデコーダ６００、センスアンプ領域７００及びメモリセルアレイ８００を含むようにして構成されている。ここで、センスアンプ領域７００に設けられる回路やロウプリデコーダ、ロウデコーダ、カラムプリデコーダ５００、カラムデコーダ６００などを総称して周辺回路ともいう。
【００２２】
主制御回路１００は、／ＲＡＳや／ＣＡＳなどのコマンド信号を受けて、コマンドに応じた半導体チップ内部の動作を制御するものであり、例えば、通常動作時においては、アクティブコマンドやリード／ライトコマンドを受けて、ロウプリデコーダやカラムプリデコーダ５００を制御し、所定のタイミングでアドレスバッファ３００に保持されたロウアドレスやカラムアドレスをロウプリデコーダやカラムプリデコーダ５００に取り込ませ、又、リード／ライト動作に応じてＤＱ線に接続された入力バッファ／出力バッファを制御する。この主制御回路１００は、所定のコマンド信号を受けると、テストモードであることを認識し、テストモード制御回路２００に制御を移す。
【００２３】
テストモード制御回路２００は、アドレスバッファ３００を介して受けたアドレス信号により示されるテスト内容の詳細を受けて、テストモード信号ＴＶＤＬ１、第１テスト信号ＴＲＣＰＨ及び第２テスト信号ＴＲＣＰＬの３種類の信号を生成する。テストモード信号ＴＶＤＬ１はウェハ・バーンイン・テストモードに入ったことを示す信号であり、内部電源電圧発生回路４００に供給される。第１テスト信号ＴＲＣＰＨは、セル書き込みレベルをハイとする場合にアサートされる信号であり、内部電源電圧発生回路４００とカラムプリデコーダ５００に入力される。第２テスト信号ＴＲＣＰＬは、セル書き込みレベルをローとする場合にアサートされる信号であり、内部電源電圧発生回路４００に供給される。
【００２４】
内部電源電圧発生回路４００は、外部からＶＤＤの供給を受けるための外部ＶＤＤパッド４０１、グランドに落とされる外部ＶＳＳパッド４０２及びストレス電圧用のストレス電圧印加パッド（ＶＤＬパッド）４０３に接続され、それらをそのまま、又は必要に応じて降圧／昇圧して内部で用いる内部電源電圧を発生するものである。なお、外部ＶＤＤパッド４０１及び外部ＶＳＳパッド４０２は、パッケージ化される際にソルダーボールなどからなる外部ＶＤＤ端子及び外部ＶＳＳ端子に接続され、半導体記憶装置として使用される際にも利用されるが、本実施の形態によるＶＤＬパッド４０３はウェハ・バーンイン・テストにおいてのみ用いられるものであり、パッケージ化された後は使用不能になるものである。
【００２５】
更に詳しくは、内部電源電圧発生回路４００は、ＶＤＬ発生回路４１０、ＨＶＤＬ発生回路４２０、及びＶＢＬＲ発生回路４３０を備えている。ＶＤＬ発生回路４１０は、外部ＶＤＤ端子に供給される外部ＶＤＤを降圧して、内部ＶＤＬを発生するための回路である。この内部ＶＤＬは、アレイ部の電源であり、例えば、外部ＶＤＤ端子に供給される電圧が通常動作時のもの（例えば、１．８Ｖ）である場合、１．４Ｖである。なお、この内部ＶＤＬは製品組立後の通常のバーンイン・テストにおけるストレス電圧としても使用される。ＨＶＤＬ発生回路４２０は、ＶＤＬ発生回路４１０の出力する内部ＶＤＬの半分の電位を有するＨＶＤＬを発生する回路である。
【００２６】
ＶＢＬＲ発生回路４３０は、プリチャージ電源電圧ＶＢＬＲを発生するプリチャージ電源回路である。図３に示されるように、ＶＢＬＲ発生回路４３０は、テストモード信号ＴＶＤＬ１がアサートされたときにオンされるスイッチＳＷを備えており、ＶＤＬとして外部ＶＤＬか内部ＶＤＬかを選択することが可能なように構成されている。本実施の形態におけるＶＢＬＲ発生回路４３０は、第１テスト信号ＴＲＣＰＨがアサートされ、第２テスト信号ＴＲＣＰＬがネゲートされているときには、プリチャージ電源電圧ＶＢＬＲとしてＶＤＬを供給する。即ち、テストモード信号ＴＶＤＬ１がアサートされた状態で、第１テスト信号ＴＲＣＰＨがアサートされ、且つ、第２テスト信号ＴＲＣＰＬがネゲートされると、ＶＢＬＲ発生回路４３０は、プリチャージ電源電圧ＶＢＬＲとして、ＶＤＬパッド４０３から供給される外部ＶＤＬを供給することになる。一方、ＶＢＬＲ発生回路４３０は、第１テスト信号ＴＲＣＰＨがネゲートされ、第２テスト信号ＴＲＣＰＬがアサートされているときには、プリチャージ電源電圧ＶＢＬＲとして外部ＶＳＳを供給する。なお、第１テスト信号ＴＲＣＰＨも第２テスト信号ＴＲＣＰＬもネゲートされているときには、ＶＢＬＲ発生回路４３０は、通常動作時には、ＨＶＤＬ発生回路４２０の発生したＨＶＤＬを出力する。
【００２７】
図２及び図３を参照して、カラムプリデコーダ５００は、通常動作時には、アドレスバッファ３００からカラムアドレスを受けて、対応するカラム選択線をオンさせるようにカラムデコーダ６００を制御するものである。本実施の形態におけるカラムプリデコーダ５００は、更に、第１テスト信号ＴＲＣＰＨを受けて、第１テスト信号ＴＲＣＰＨがアサートされているときにはすべてのカラム選択線ＹＳ０〜ＹＳ２５５をハイレベルにするようにカラムデコーダ６００を制御する機能を有している。より具体的には、図３において、第１テスト信号ＴＲＣＰＨが入力されている端子の後に接続されたＮＯＴ素子及びＮＡＮＤ素子がその機能を具現化したものである。なお、本実施の形態におけるウェハ・バーンイン・テストにおいてはカラムアドレスが入力されることはないので、カラムプリデコーダ５００は、第１テスト信号ＴＲＣＰＨがアサートされない限り、カラム選択線ＹＳ０〜ＹＳ２５５を常時ローレベル（ＶＳＳ＝０Ｖ）とするようにカラムデコーダ６００を制御する。
【００２８】
同様に図２及び図３を参照して、カラムデコーダ６００は、カラムプリデコーダ５００からの信号を受けて、カラム選択線ＹＳ０〜ＹＳ２５５をハイレベル又はローレベルにするためのものである。図３から理解されるように、カラム選択線ＹＳ０〜ＹＳ２５５をハイレベルにする際の電圧は外部ＶＤＤであり、カラム選択線ＹＳ０〜ＹＳ２５５をローレベルにする際の電圧は外部ＶＳＳである。
【００２９】
図２及び図３を参照して、センスアンプ領域７００には、センスアンプＳＡ、カラムスイッチＴＹ１，ＴＹ２、プリチャージ・イコライズ回路と、分離トランジスタＴＧ１〜ＴＧ４が設けられている。センスアンプＳＡは、ｐＭＯＳトランジスタＴＰ１，ＴＰ２及びｎＭＯＳトランジスタＴＮ１，ＴＮ２からなる。カラムスイッチＴＹ１，ＴＹ２は、カラム選択線ＹＳ０の電位をハイレベルにされると、ビット線ＢＬＴ０（ＢＬＴ０’），ＢＬＢ０（ＢＬＢ０’）とローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとの間を接続するスイッチである。プリチャージ・イコライズ回路は、プリチャージスイッチ用のトランジスタＴＮＫ１，ＴＮＫ２及びビット線イコライズ用のトランジスタＴＮＫ３からなり、プリチャージ信号ＢＬＥＱＴがハイであるとき、ＶＢＬＲ発生回路４３０の出力するプリチャージ電源電圧ＶＢＬＲをビット線に供給する。分離トランジスタＴＧ１〜ＴＧ４は、センスアンプＳＡやプリチャージ・イコライズ回路を２対のビット線ＢＬＴ０，ＢＬＴ０’，ＢＬＢ０，ＢＬＢ０’によって共有させるためのものである。詳しくは、分離トランジスタＴＧ１，ＴＧ２は、シェア信号ＳＨＲ１に従い、一対のビット線ＢＬＴ０，ＢＬＢ０をセンスアンプＳＡ等に接続したり、切り離したりするためのものである。一方、分離トランジスタＴＧ３，ＴＧ４は、シェア信号ＳＨＲ２に従い、他の一対のビット線ＢＬＴ０’，ＢＬＢ０’をセンスアンプＳＡ等に接続したり、切り離したりするためのものである。本実施の形態におけるウェハ・バーンイン・テストにおいては、シェア信号ＳＨＲ１，ＳＨＲ２は常時ハイレベルになっており、プリチャージ信号ＢＬＥＱＴも常時ハイレベルになっている。従って、本実施の形態におけるウェハ・バーンイン・テストにおいてはビット線ＢＬＴ０，ＢＬＴ０’，ＢＬＢ０，ＢＬＢ０’の電位はＶＢＬＲ発生回路４３０の発生する電位、具体的には外部ＶＤＬ又は外部ＶＳＳとなっている。
【００３０】
このような半導体ウェハに対する前述のウェハ・バーンイン・テスト装置によるテストは次のように行われる。主制御回路１００から制御を受け継いだテストモード制御回路２００は、テストモード信号ＴＶＤＬ１をアサートする。これにより、ＶＢＬＲ発生回路４３０内のスイッチＳＷをオンして、ＶＤＬパッド４０３に供給されている外部ＶＤＬをＶＢＬＲ発生回路４３０内にＶＤＬとして用いさせることとする。また、テストモード制御回路２００は、セル書き込みレベルをハイレベルとするかローレベルとするかを第１及び第２テスト信号ＴＲＣＰＨ，ＴＲＣＰＬの組み合わせにより、選択する。
【００３１】
第１テスト信号ＴＲＣＰＨがアサートされ、第２テスト信号ＴＲＣＰＬがネゲートされているとき、ＶＢＬＲ発生回路４３０は、プリチャージ電源電圧ＶＢＬＲとして外部ＶＤＬを供給する。このときビット線ＢＬＴ０，ＢＬＴ０’，ＢＬＢ０，ＢＬＢ０’に印加される電圧、即ち、カラムスイッチＴＹ１，ＴＹ２のソースに加えられる電圧は、本実施の形態の場合、３．２Ｖである。一方、アサートされた第１テスト信号ＴＲＣＰＨを受けたカラムプリデコーダ５００は、カラム選択線ＹＳ０〜ＹＳ２５５の電位をハイレベルにするようにカラムデコーダ６００を制御する。この際、カラム選択線ＹＳ０〜ＹＳ２５５を介して、カラムスイッチＴＹ１，ＴＹ２のゲートに加わる電圧は、バーンイン時ＶＤＤであり、本実施の形態の場合、２．７Ｖである。従って、カラムスイッチＴＹ１，ＴＹ２のゲート−ソース間に加わる電圧は、０．５Ｖである。
【００３２】
第１テスト信号ＴＲＣＰＨがネゲートされ、第２テスト信号ＴＲＣＰＬがアサートされているとき、ＶＢＬＲ発生回路４３０は、プリチャージ電源電圧ＶＢＬＲとして外部ＶＳＳ（＝０Ｖ）を供給する。このときビット線ＢＬＴ０，ＢＬＴ０’，ＢＬＢ０，ＢＬＢ０’に印加される電圧、即ち、カラムスイッチＴＹ１，ＴＹ２のソースに加えられる電圧は、０Ｖである。一方、カラムプリデコーダ５００は、カラム選択線ＹＳ０〜ＹＳ２５５の電位をローレベルにするようにカラムデコーダ６００を制御する。この際、カラム選択線ＹＳ０〜ＹＳ２５５を介して、カラムスイッチＴＹ１，ＴＹ２のゲートに加わる電圧もまた、外部ＶＳＳ（＝０Ｖ）である。従って、カラムスイッチＴＹ１，ＴＹ２のゲート−ソース間に加わる電圧は、０Ｖである。
【００３３】
このように、セル書き込みレベルをハイとする場合もローとする場合も、カラムスイッチＴＹ１，ＴＹ２を構成する薄膜トランジスタのゲート絶縁膜にかかる電圧をその耐電圧能力より遥かに低い値にすることができ、従って、ウェハ・バーンイン・テストに際してカラムスイッチＴＹ１，ＴＹ２が破壊されることを防ぐことができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態によるウェハ・バーンイン・テスト装置の概略を示す図である。
【図２】本発明の実施の形態による半導体ウェハ上に形成された半導体チップを示す図である。
【図３】図２に示された半導体チップのうち、カラムスイッチに近い部分を示す図である。
【符号の説明】
【００３５】
１０          ウェハ・バーンイン・テスト装置
１１          ウェハホルダ
１２          ストレス電圧供給部
１３          ＶＤＤ供給部
１４          制御部
１００        主制御回路
２００        テストモード制御回路
３００        アドレスバッファ
４００        内部電源電圧発生回路
４０１        外部ＶＤＤパッド
４０２        外部ＶＳＳパッド
４０３        ＶＤＬパッド
４１０        ＶＤＬ発生回路
４２０        ＨＶＤＬ発生回路
４３０        ＶＢＬＲ発生回路
５００        カラムプリデコーダ
６００        カラムデコーダ
７００        センスアンプ領域
８００        メモリセルアレイ
ＴＹ１，ＴＹ２  カラムスイッチ
ＶＢＬＲ      プリチャージ電源電圧
【図１】
2007157282.tif 000003
【図２】
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【図３】
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