(57)【要約】【課題】  本発明の課題は、レイアウトデータから電源と配線とに係る物理データに基づいてダミー発生パターンを生成することによって、容量増加を抑止しつつ、チップ内の配線低密度及び高密度の双方に対応可能とすることを目的とする。【解決手段】  本発明の課題は、コンピュータがダミー配線を含むレイアウトデータを生成するダミー配線生成方法であって、該コンピュータが、レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手順と、前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手順と、前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手順とを実行するダミー配線生成方法により達成される。【選択図】  図２
2007049006.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータがダミー配線を含むレイアウトデータを生成するダミー配線生成方法であって、該コンピュータが、
レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手順と、
前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手順と、
前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手順とを実行するダミー配線生成方法。
【請求項２】
前記間隔取得手順は、所定の配線種別に対して、少なくとも１つの近傍レイヤのダミー配線による容量負荷を考慮して前記間隔を調整することを特徴とする請求項１記載のダミー配線生成方法。
【請求項３】
複数のダミーパターンを定義するダミーパターンデータを参照することによって、前記間隔に従って、ダミー配線可能な領域に各ダミーパターンを発生させた場合の配線密度を算出する配線密度算出手順と、
配線密度の範囲を定義した密度ルールを参照して、前記複数のダミーパターンの中から該配線密度の範囲内のダミーパターンを選択するダミーパターン選択手順とを、
前記コンピュータが更に実行することを特徴とする請求項１又は２記載のダミー配線生成方法。
【請求項４】
前記密度ルールは、レイヤ毎に配線密度の上限及び下限を示すと共に、優先して選択すべきダミーパターンの条件を示す優先順位とを定義することを特徴とする請求項１乃至３のいずれか一項記載のダミー配線生成方法。
【請求項５】
ダミー配線を含むレイアウトデータを生成するダミー配線生成装置であって、
レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手段と、
前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手段と、
複数のダミーパターンを定義するダミーパターンデータを参照することによって、前記間隔に従って、ダミー配線可能な領域に各ダミーパターンを発生させた場合の配線密度を算出する配線密度算出手段と、
配線密度の範囲を定義した密度ルールを参照して、前記複数のダミーパターンの中から該配線密度の範囲内のダミーパターンを選択するダミーパターン選択手段と、
前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手段とを有するダミー配線生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミー配線生成方法及びダミー配線生成装置に関し、特に、半導体装置等のチップ内の配線密度をある一定の範囲に抑えると共に、ダミーパターン発生による容量増加を抑止可能とするダミー配線生成方法及びダミー配線生成装置に関する。
【背景技術】
【０００２】
近年、半導体装置（ＬＳＩ）は、高集積化及び微細化に伴って金属配線の積層化がますます推進されている。それと共にＣＭＰなどの平坦化技術も一層進んでおり、一般にＬＳＩの製造工程では、パターンの平坦化等を目的として配線層毎にダミー配線パターンを生成し、チップ面積に占める配線面積の割合（配線密度）がある一定の基準を満たすように制限している。つまり、配線の平坦性を確保する場合、プロセス上の制限により配線密度をＬＳＩチップ内において、ある一定の範囲に抑える、或いは、配線密度をある程度平準化する必要がある。
【０００３】
従来のダミー配線生成方法において、特許文献１では、チップ全体に一定間隔でダミーパターンを発生させ、予め容量が付かないように定義された一定間隔の距離に基づいて、ダミー配線領域（メインパターンと重ならない領域）を抽出し、ダミーパターン間を接続して、チップ全体の配線密度を改善することが提案されている。
【０００４】
また、特許文献２では、クリティカルパスとそうでない他の信号配線との間隔を自動的に広げるために、禁止領域としてダミー配線を使用することが提案されている。
【特許文献１】特開２００４−３１１５８７号
【特許文献２】特開平９−９２７２６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような従来のダミー配線生成方法では、以下のような問題がある。特許文献１では、例えば、各配線層を均一にするため、チップ全体の配線密度を一定基準以上満たす（低密度対応）ことのみを目的としているため、実際には、配線密度が一定以上を超える（高密度対応）と出来上がりパターン幅が太くなり、顧客の仕様条件を満足できない等の問題がある。また、ダミーパターン（ドットタイプ）間を接続して配線密度を高密度化しているが、これでは電源線を多く使用した場合に、局所的にダミーパターンが集中してしまう危険性があり、結果として配線層内で段差が発生する等の問題がある。更に、配線密度の上限がチップの結線内容に影響を及ぼすため、一定基準内に密度を抑えること、つまり、高密度対応が難しい。
【０００６】
また、特許文献２では、禁止領域としてダミー配線を使用しているに過ぎず、自動配線後には削除されるため、各配線層を均一にダミー配線を配置し、プロセス肯定を補助するための平坦化技術を行っている訳ではない。
【０００７】
よって、本発明の目的は、レイアウトデータから電源と配線とに係る物理データに基づいてダミー発生パターンを生成することによって、容量増加を抑止しつつ、チップ内の配線低密度及び高密度の双方に対応可能とするダミー配線生成方法及びダミー配線生成装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、コンピュータがダミー配線を含むレイアウトデータを生成するダミー配線生成方法であって、該コンピュータが、レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手順と、前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手順と、前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手順とを実行するように構成される。
【０００９】
このようなダミー配線生成方法では、配線種別に対応する配線からダミーまでの間隔が定められるため、ダミー配線による容量がＤｅｌａｙに効かない程度の間隔を細かく設定することができ、より最適な配線密度を実現することが可能となる。
【００１０】
上記課題を解決するための手段として、本発明は、上記ダミー配線生成方法を実行することによって実現されるダミー配線生成装置、上記ダミー配線生成方法での処理をコンピュータに実行させるプログラムを記憶した記憶媒体とすることもできる。
【発明の効果】
【００１１】
本願発明は、レイアウトデータから電源と配線とに係る物理データに基づいてダミー発生パターンを生成することによって、容量増加を抑止しつつ、チップ内の配線低密度及び高密度の双方に対応可能とするダミー配線生成方法及びダミー配線生成装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
図１は、ダミー配線生成装置のハードウェア構成を示す図である。図１において、ダミー配線生成装置１００は、例えば、ＣＡＤ（Computer  Aided  Design）装置であって、ＣＰＵ（中央処理装置）５１と、メモリユニット５２と、表示ユニット５３と、入力ユニット５５と、通信ユニット５６と、記憶装置５７と、ドライバ５８とで構成され、システムバスＢに接続される。
【００１４】
ＣＰＵ５１は、メモリユニット５２に格納されたプログラムに従ってダミー配線生成装置１００を制御する。メモリユニット５２は、ＲＡＭ（Random  Access  Memory）及びＲＯＭ（Read-Only  Memory）等にて構成され、ＣＰＵ５１にて実行されるプログラム、ＣＰＵ５１での処理に必要なデータ、ＣＰＵ５１での処理にて得られたデータ等を格納する。また、メモリユニット５２の一部の領域が、ＣＰＵ５１での処理に利用されるワークエリアとして割り付けられている。
【００１５】
表示ユニット５３は、ＣＰＵ５１の制御のもとに必要な各種情報を表示する。入力ユニット５５は、マウス、キーボード等を有し、利用者がダミー配線生成装置１００が処理を行なうための必要な各種情報を入力するために用いられる。
【００１６】
通信ユニット５６は、ダミー配線生成装置１００が例えばインターネット、ＬＡＮ（Local  Area  Network）等を介してＰＣ１００と接続する場合に、ダミー配線生成装置１００との間の通信制御をするための装置である。記憶装置５７は、例えば、ハードディスクユニットにて構成され、各種処理を実行するプログラム等のデータを格納する。
【００１７】
ダミー配線生成装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact  Disc  Read-Only  Memory）等の記憶媒体５９によってダミー配線生成装置１００に提供される。プログラムが保存された記憶媒体５９がドライバ５８にセットされると、ドライバ５８が記憶媒体５９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置５７にインストールされる。そして、プログラムが起動されると、記憶装置５７にインストールされたプログラムに従ってＣＰＵ５１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な可搬記憶媒体であればよい。本発明に係る処理を実現するプログラムは、通信ユニット５６によってネットワークを介してダウンロードし、記憶装置５７にインストールするようにしても良い。
【００１８】
図２及び図３は、ダミー配線生成装置１００によって実行されるダミー配線生成処理を説明するためのフローチャート図である。図２において、ダミー配線生成処理の開始により、ＣＰＵ５１は、レイアウト領域における接続状態を示す接続状態情報をレイアウトデータ６１から取得する（ステップＳ１１）。接続状態情報に基づいて、ノード種別を認識する（ステップＳ１２）。例えば、特定の物理レイヤに接続されるノード（配線）を電源として認識する。
【００１９】
本発明では、レイアウトデータの接続状態情報に基づいて、配線が電源であるか、信号線であるか等を判断する。例えば、レイアウトデータにおいて、予めレベルコードに配線種別が判断できるようにしておくことによって、信号線の種別を詳細に取得することが可能となる。レイアウトデータ上のテキストデータにおいて、Ｖ＊＊は電源を示し、Ａ＊＊は配線１（データ信号）を示し、Ｂ＊＊は配線２（クロック信号）を示すように、端子名をルール化することによってより詳細に種別を取得することができる。ここで、＊＊は任意の英数字を示す。
【００２０】
或いは、図４に示されるようなＰ−ＭＯＳを例とした場合、レイアウトデータを用いて、Ｗｅｌｌ−Ｔａｐ領域に接続される配線を電源配線として認識し、Ａｃｔｉｖｅ領域に接続される配線を信号線として認識する。配線種別を判断するために、例えば、ＤＲＣ（Design  Rule  Checking）によるデータを用いて接続状態を取得することによって、Ｗｅｌｌ−Ｔａｐ領域に接続される配線と、Ａｃｔｉｖｅ領域に接続される配線とを識別することができる。更に、例えば、level  1はクロック信号を示し、level  2はデータ信号を示す等を取り決めておくことによって、より詳細な配線種別を取得することが可能となる。
【００２１】
ステップＳ１２の判断処理によって、ノード種別に応じた配線からのダミーの発生が禁止される禁止領域の幅を規定したルールを取得する（ステップＳ１３）。ノード種別１（電源）に対してデザインルール１、ノード種別２（データ系パス）に対してデザインルール２、ノード種別３（クロック系パス）に対してデザインルール３を取得する。例えば、デザインルール１、２、３の順に間隔が広くなるようなルールである。このようなデザインルールは、例えば、図５及び図６に示されるようなルールである。
【００２２】
図５は、容量が回路特性に効かないパスとなる信号線又は電源の場合のデザインルールを示す図である。図５において、例えば、配線（ノード）２１が、ステップＳ１２にてその配線種別が電源であると判断された場合に適応されるデザインルールが示される。この場合、配線２１からダミー３０までの間隔は、デザインルールで規定されている最小間隔程度を示す間隔Ｙとして定義されている。このようなデザインルールは電源の他、容量が回路特性に効かないパスとなる信号線に対しても適応される。
【００２３】
図６は、容量が回路特性に効くパスとなる信号線の場合のデザインルールを示す図である。図６において、例えば、配線（ノード）２２が、ステップＳ１２にてその配線種別が信号線であると判断された場合に適応されるデザインルールが示される。この場合、配線２２からダミー３０までの間隔は、デザインルールで規定されている容量がＤｅｌａｙに効かない程度（容量によって遅延を発生させない程度）の間隔Ｘとして定義されている。通常、間隔Ｘは、図５に示す間隔Ｙより幅広となる。
【００２４】
ＣＰＵ５１は、ステップＳ１３で取得したデザインルールに基づいて、各レイヤ毎に禁止領域を自動発生し、その結果を禁止領域データ６２に格納する（ステップＳ１４）。この場合、ＣＰＵ５１は、上下のレイヤに発生させたダミー配線による影響も考慮しつつ禁止領域を自動発生させる。
【００２５】
ここで、禁止領域とは、チップ及びダミーの配置が禁止される領域であって、電子部品及び配線によって占められるメイン領域と、電子部品又は配線からチップ及びダミーの配置位置までの距離に基づく領域とを含む。
【００２６】
図７、図８、及び図９に上下レイヤを考慮した場合の配線とダミーとの間隔について説明する。図７は、上下レイヤが共に容量が回路特性に効かないパスとなる信号線又は電源である場合に設定される間隔を示す図である。図８は、上下レイヤの一方が容量が回路特性に効くパスとなる信号線である場合に設定される間隔を示す図である。図９は、上下レイヤが共に容量が回路特性に効くパスとなる信号線である場合に設定される間隔を示す図である。
【００２７】
図７において、上下レイヤ（レイヤｎ及びレイヤｎ+１）が共に容量が回路特性に効かないパスとなる信号線又は電源であるので、夫々のレイヤにて対応づけられたデザインルールによる最小間隔程度を示す間隔Ｙが設定される。
【００２８】
図８において、上下レイヤ（レイヤｎ及びレイヤｎ+１）の一方（レイヤｎ+１）が容量が回路特性に効くパスとなる信号線であり、レイヤｎの配線２１（例えば電源）とレイヤｎ+１の配線２２（容量が回路特性に効くパスとなる信号線）との間で容量が回路特性に効くため、レイヤｎの配線２１とダミー３０との間隔を間隔Ｘから間隔Ｙへ幅広に設定される。
【００２９】
図９において、上下レイヤ（レイヤｎ及びレイヤｎ+１）が共に容量が回路特性に効くパスとなる信号線であるので、夫々のレイヤにて対応づけられたデザインルールによる容量がＤｅｌａｙに効かない程度となる間隔Ｘが設定される。
【００３０】
図２に戻って、ステップＳ１４での処理の後、ＣＰＵ５１は、禁止領域データ６２から禁止領域を読み込んで、レイヤ毎に、ダミー発生パターンデータ６３を参照することによって、ダミー発生可能な領域に各ダミー発生パターンに従ってダミーを発生させる（ステップＳ１５）。つまり、処理としては、チップ全体に一度メインパターン無しの状態で、ダミーピッチ領域とダミー自身のダミーパターン領域とで決まるダミー発生パターンを配置した後、禁止領域と重なる部分のダミーパターンを削除し、更に、禁止領域を跨ぐダミーパターンが存在する場合、設計基準（例えば、最小面積など）を満たさないダミーパターンが存在するか否かをチェックして、設計基準を満たさない場合にその部分のダミーパターンを削除して、ダミーパターン（ダミー）の配置を決定する。
【００３１】
図１０は、ダミー発生パターンの例を示す図である。図１０中、点線で示される領域７１はダミー１個当たりを示すダミーピッチ領域を示し、ｘｆはｘ方向のピッチ範囲を示し、ｙｆはｙ方向のピッチ範囲を示す。また、斜線で示される領域７２はダミー１個当たりのダミーパターン領域を示し、ｘｄはｘ方向の大きさを示し、ｙｄはｙ方向の大きさを示す。ダミー発生パターンデータ６３には、これらの値がダミー発生パターン毎に設定されている。図１０（Ａ）には、配線密度アップの程度が最も小さい場合が例示されている。図１０（Ｂ）には、配線密度アップの程度が中程度の場合が例示されている。図１０（Ｃ）には、配線密度アップの程度が最も大きい場合が例示されている。
【００３２】
図１０にてダミー発生パターンの例として３通りの場合を例示したが、３通りに限定されるものではなく、必要に応じて配線密度の程度によって２通り以上がダミー発生パターンデータ６３にて設定されていればよい。
【００３３】
図１１は、チップの有効パターン領域内にダミー発生パターンを配置した様子を示す図である。図２のステップＳ１５では、図１１に示すように、チップ全体に一度メインパターン無しの状態で、ダミー発生パターンを発生させる。そして、禁止領域と重なるダミーパターンが削除され、更に、禁止領域を跨ぐダミーパターンが存在する場合、設計基準（例えば、最小面積など）を満たさないダミーパターンが存在するか否かをチェックして、満たさない場合にその部分のダミーパターンが削除され、ダミーパターン領域が決定される。
【００３４】
図２のステップＳ１５での処理の後、ＣＰＵ５１は、ダミー発生パターン毎に配線密度を算出する（ステップＳ１６）。例えば、図１０に示される３つのダミー発生パターン毎に配線密度が算出される。チップ有効パターン領域をａとし、１個当たりのダミーピッチ領域をｂとし、１個当たりのダミーパターン領域をｃとし、禁止領域をｄとすると、
チップ全体のダミーパターン領域  ＝  ｛（ａ／ｂ）×ｃ｝−ｄ
によって、チップ全体のダミーパターン領域が算出される。禁止領域を跨ぎかつ設計基準を満たさないダミーパターンに関する調整を行った後の領域をチップ全体のダミーパターン領域とする。
【００３５】
配線密度
＝  （メインパターン領域  ＋  チップ全体のダミーパターン領域）／ａ
によって、配線密度が算出される。
【００３６】
次に、図３において、ＣＰＵ５１は、レイヤ毎に適用可能な密度の範囲と選択すべき優先順位とが定義される密度ルール６４を参照して、ダミー発生パターンの中から最適なダミー発生パターンを選択し（ステップＳ１７）、最適となるダミー発生データ６５を作成する（ステップＳ１８）。
【００３７】
ステップＳ１７にて参照される密度ルール６４は、例えば、図１２のようなテーブルである。図１２は、密度ルールの例を示す図である。図１２において、密度ルール６４は、各レイヤを特定するレイヤ識別情報、可能な配線密度を上限及び下限を％で示す範囲、優先して選択すべき条件を示す優先順位等の項目を有する。例えば、レイヤ１は、上限ａａ％及び下限ｂｂ％の範囲を可能とし、その範囲内において密度が高い方となる場合のダミー発生パターンを優先することを示している。レイヤ２は、上限ｃｃ％及び下限ｄｄ％の範囲を可能とし、その範囲内において密度が低い方となる場合のダミー発生パターンを優先することを示している。レイヤ３は、上限ｅｅ％及び下限ｆｆ％の範囲を可能とし、その範囲内において最良とされるＡ％に近い方となる場合のダミー発生パターンを優先することを示している。
【００３８】
従って、ＣＰＵ５１は、密度ルール６４を参照することによって、範囲内に２以上のダミー発生パターンが含まれた場合に、最良とされるダミー発生パターンを適切に選択することができる。
【００３９】
次に、ＣＰＵ５１は、ダミー発生データ６５に基づいて、自動でダミーパターンを発生させて（ステップＳ１９）、ダミーパターンを発生させたデータをレイアウトデータ６１に適用する（ステップＳ２０）。ＣＰＵ５１は、ダミー配線生成処理を終了する。
【００４０】
ダミー配線生成処理にて使用されるレイアウトデータ６１、禁止領域データ６２、ダミー発生パターンデータ６３、密度ルール６４、ダミー発生データ６５等のデータは、記憶装置５７に格納される。
【００４１】
上記実施例によれば、配線の種別を特定することができるため、配線の種別に応じて禁止領域の程度を調整することが可能となる。例えば、配線が電源であれば、配線から電源までの禁止領域の幅を最小とし、信号線であれば、容量がＤｅｌａｙに効かない程度の幅とすることができる。従って、より適切にダミーを発生させることが可能となる。
【００４２】
また、密度ルールを参照することによって、複数のダミー発生パターンから、チップ内の配線密度を一定の範囲内としつつも、ダミーパターンの発生による容量増加を抑止することが可能な最適なダミー発生パターンを選択することができる。
【００４３】
以上の説明に関し、更に以下の項を開示する。
（付記１）
コンピュータがダミー配線を含むレイアウトデータを生成するダミー配線生成方法であって、該コンピュータが、
レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手順と、
前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手順と、
前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手順とを実行するダミー配線生成方法。
（付記２）
前記配線種別判断手順は、前記レイアウトデータによって示される配線種別に係るデータに基づいて、該配線種別を判断することを特徴とする付記１記載のダミー配線生成方法。
（付記３）
前記配線種別判断手順は、前記レイアウトデータから接続状態を示す接続情報を取得して、接続対象となる電子部品に係る情報に基づいて前記配線種別を特定することを特徴とする付記１記載のダミー配線生成方法。
（付記４）
前記間隔取得手順は、所定の配線種別に対して、少なくとも１つの近傍レイヤのダミー配線による容量負荷を考慮して前記間隔を調整することを特徴とする付記１乃至３のいずれか一項記載のダミー配線生成方法。
（付記５）
複数のダミーパターンを定義するダミーパターンデータを参照することによって、前記間隔に従って、ダミー配線可能な領域に各ダミーパターンを発生させた場合の配線密度を算出する配線密度算出手順と、
配線密度の範囲を定義した密度ルールを参照して、前記複数のダミーパターンの中から該配線密度の範囲内のダミーパターンを選択するダミーパターン選択手順とを、
前記コンピュータが更に実行することを特徴とする付記１乃至４のいずれか一項記載のダミー配線生成方法。
（付記６）
前記生成手順は、前記ダミーパターンを用いることによって、ダミーを一定のピッチ間隔で配置するレイアウトデータを生成することを特徴とする付記１乃至５のいずれか一項記載のダミー配線生成方法。
（付記７）
前記密度ルールは、レイヤ毎に配線密度の上限及び下限を示すと共に、優先して選択すべきダミーパターンの条件を示す優先順位とを定義することを特徴とする付記１乃至６のいずれか一項記載のダミー配線生成方法。
（付記８）
配線種別は、少なくとも電源と信号線とのいずれかを示す情報であることを特徴とする付記１乃至７のいずれか一項記載のダミー配線生成方法。
（付記９）
コンピュータにダミー配線を含むレイアウトデータを生成するダミー配線生成処理を行わせるためのコンピュータ読み取り可能な記憶媒体であって、該コンピュータに、
レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手順と、
前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手順と、
前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手順とを行わせるコンピュータ読み取り可能な記憶媒体。
（付記１０）
ダミー配線を含むレイアウトデータを生成するダミー配線生成装置であって、
レイアウトデータに基づいて、レイアウトされている配線の配線種別を判断する配線種別判断手段と、
前記配線種別に対応する前記配線からダミー配線可能位置までの間隔を取得する間隔取得手段と、
複数のダミーパターンを定義するダミーパターンデータを参照することによって、前記間隔に従って、ダミー配線可能な領域に各ダミーパターンを発生させた場合の配線密度を算出する配線密度算出手段と、
配線密度の範囲を定義した密度ルールを参照して、前記複数のダミーパターンの中から該配線密度の範囲内のダミーパターンを選択するダミーパターン選択手段と、
前記配線種別に対応する間隔に従ってダミーパターンを発生させたレイアウトデータを生成する生成手段とを有するダミー配線生成装置。
【００４４】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】ダミー配線生成装置のハードウェア構成を示す図である。
【図２】ダミー配線生成装置１００によって実行されるダミー配線生成処理を説明するためのフローチャート図である。
【図３】ダミー配線生成装置１００によって実行されるダミー配線生成処理を説明するためのフローチャート図である。
【図４】Ｐ−ＭＯＳを例とした場合で説明するための図である。
【図５】容量が回路特性に効かないパスとなる信号線又は電源の場合のデザインルールを示す図である。
【図６】容量が回路特性に効くパスとなる信号線の場合のデザインルールを示す図である。
【図７】上下レイヤが共に容量が回路特性に効かないパスとなる信号線又は電源である場合に設定される間隔を示す図である。
【図８】上下レイヤの一方が容量が回路特性に効くパスとなる信号線である場合に設定される間隔を示す図である。
【図９】上下レイヤが共に容量が回路特性に効くパスとなる信号線である場合に設定される間隔を示す図である。
【図１０】ダミー発生パターンの例を示す図である。
【図１１】チップの有効パターン領域内にダミー発生パターンを配置した様子を示す図である。
【図１２】密度ルールの例を示す図である。
【符号の説明】
【００４６】
５１          ＣＰＵ
５２          メモリユニット
５３          表示ユニット
５４          入力ユニット
５６          通信ユニット
５７          記憶装置
５８          ドライバ
５９          記憶媒体
６１          レイアウトデータ
６２          禁止領域データ
６３          ダミー発生パターンデータ
６４          密度ルール
６５          ダミー発生データ
１００        ダミー配線生成装置
【図１】
2007049006.tif 000003
【図２】
2007049006.tif 000004
【図３】
2007049006.tif 000005
【図４】
2007049006.tif 000006
【図５】
2007049006.tif 000007
【図６】
2007049006.tif 000008
【図７】
2007049006.tif 000009
【図８】
2007049006.tif 000010
【図９】
2007049006.tif 000011
【図１０】
2007049006.tif 000012
【図１１】
2007049006.tif 000013
【図１２】
2007049006.tif 000014