(57)【要約】【課題】  Ｉｎを含む層をストッパー層として作成されたリセス構造を有するＪ−ＦＥＴにおいて、Ｉｎを含む層に形成されるＩｎ酸化物やＩｎＡｓ半導体によるリーク電流を抑止する構造を有するＪ−ＦＥＴを提供する。【解決手段】  半導体基板１０１上に、第１導電型のチャネル層１０５と、チャネル層１０５の上に形成された半導体層に形成されたリセス構造１１９の内部に埋め込まれ、ゲート電極１１７に接続された第２導電型の半導体層１１４と、を備える電界効果トランジスタであって、リセス構造１１９は、Ｉｎを含むリセスストッパー層１１０を用いて作成され、第２導電型の半導体層１１４の底面が接する半導体層は、Ｉｎを含まない層であり、第２導電型の半導体層１１４の側面が接する半導体層のうち、最上に位置する半導体層が、Ｉｎを含まない層である、電界効果トランジスタ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、
第１導電型のチャネル層と、
前記チャネル層の上に形成された半導体層に形成されたリセス構造の内部に埋め込まれ、ゲート電極に接続された第２導電型の半導体層と、を備える電界効果トランジスタであって、
前記リセス構造は、Ｉｎを含むリセスストッパー層を用いて作成され、
前記第２導電型の半導体層の底面が接する半導体層は、Ｉｎを含まない層であり、
前記第２導電型の半導体層の側面が接する半導体層のうち、最上に位置する半導体層が、Ｉｎを含まない層である、電界効果トランジスタ。
【請求項２】
前記リセス構造の上に、前記リセス構造よりも幅の広いワイドリセス構造を有する、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ワイドリセス構造内に埋め込まれた絶縁層を有する、請求項２に記載の電界効果トランジスタ。
【請求項４】
前記第２導電型の半導体層の側面が接する半導体層のうち、最上に位置する半導体層がＧａＡｓ層である、請求項１に記載の電界効果トランジスタ。
【請求項５】
前記第２導電型の半導体層の側面が接する半導体層のうち、最上に位置する半導体層がＡｌＧａＡｓ層である、請求項１に記載の電界効果トランジスタ。
【請求項６】
前記第２導電型の半導体層の不純物がＣである、請求項１に記載の電界効果トランジスタ。
【請求項７】
前記リセスストッパー層が、ＩｎｘＧａ１−ｘＰ(０．４≦ｘ≦０．６)層である、請求項１に記載の電界効果トランジスタ。
【請求項８】
前記リセスストッパー層が、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（０≦ｘ≦１、０．４≦ｙ≦０．６)層である、請求項１に記載の電界効果トランジスタ。
【請求項９】
前記リセスストッパー層の層厚が１ｎｍ以上である、請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記ワイドリセスを作製するためのストッパー層がＩｎｘＧａ１−ｘＰ(０．４≦ｘ≦０．６)である、請求項２に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関する。特に、ゲート順方向立ち上がり電圧が高く、最大ドレイン電流が大きく、オン抵抗の低い接合ゲート電界効果トランジスタに関するものである。
【背景技術】
【０００２】
III−Ｖ族化合物半導体を用いたＨＥＭＴ（:High electron mobility transistor)に代表されるヘテロ接合電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）は低雑音、高出力、高効率の高周波デバイスとして広い用途に使われている。III−Ｖ族化合物半導体のなかでも超高速、高周波デバイスとして有望なＧａＡｓ系、ＩｎＰ系電子デバイスがある。
【０００３】
III−Ｖ族化合物半導体を用いた電界効果トランジスタのさらなる高性能化のため、ゲート順方向立ち上がり電圧(ＶＦ)を高めることが要求されている。これは、ＶＦが高くなることによって、ゲート電圧を高くすることが可能となり、ＦＥＴに流すことができる最大ドレイン電流を増加させることができるためである。また、ＶＦが高まることは同時に、ゼロ電圧における電流量であるリーク電流を減らすことができる。
【０００４】
ＶＦを高めるためには、ゲート電極に高い電圧を印加してもリーク電流が流れないようにゲート直下に電子障壁となるポテンシャルバリアを形成することが必要である。このポテンシャルバリアが小さいと、ゲート電極に高い電圧を印加した際にリーク電流が流れてしまい、実効的にゲート電極に印加される電圧が低くなってしまう。このために、ＶＦを高めることができない。
【０００５】
ゲート直下にポテンシャルバリアを形成するために用いられるのが、ゲート電極直下に作成されたｐｎ接合である。ｐｎ接合は、金属-半導体接触からなるショットキー障壁よりも高いポテンシャルを実現することができる。したがって、ＦＥＴのゲート電極直下にｐｎ接合を適用する構造を用いることによって高ＶＦ化が実現できると考えられる。
【０００６】
そこで、ＶＦを高めるためにＦＥＴのゲート電極直下にｐｎ接合を適用する構造を有するＦＥＴが提案されている。ゲート電極直下にｐｎ接合を適用する構造の一例として、ゲートリセス構造をゲート電極直下に作成し、このゲートリセス構造の部分にｐ＋−ＧａＡｓ層を作成したＦＥＴがある（例えば、特許文献１）。
【０００７】
このＦＥＴにおいては、ゲートリセス構造部分にｐ＋型半導体層を埋め込んで、ｐｎ接合界面を表面から基板側に形成することにより、ｐｎ接合界面とチャネルとの距離を小さくして閾値電圧を正電圧化(エンハンスメント型）するとともに、ゲート電極の横に位置する半導体層内に発生する表面空乏層によるチャネルキャリア減少を抑制してオン抵抗を低減することができるようにしている。
【０００８】
また、このゲートリセス構造を作成するために、ゲートリセス構造の下に位置するＩｎＧａＰストッパー層を用いている。ストッパー層としてＩｎＧａＰ層を用いるのは、ＩｎＧａＰ層が伝導帯に形成する障壁高さが小さいため、オーミック電極からチャネルに向かう電流経路の抵抗が低くなるため、素子のオン抵抗が小さくなるというメリットを有しているためである。
【０００９】
図１２に、上記の従来のＪ−ＦＥＴ(Junction FET)９０の断面図を示す。ＧａＡｓ基板９１１上に、アンドープＧａＡｓ層９１２、アンドープＡｌＧａＡｓ層９１３、ＳｉドープＡｌＧａＡｓ電子供給層９１４、アンドープＡｌＧａＡｓスペーサ層９１５、アンドープＩｎＧａＡｓチャネル層９１６、アンドープＡｌＧａＡｓスペーサ層９１７、ＳｉドープＡｌＧａＡｓ電子供給層９１８、アンドープＡｌＧａＡｓ層９１９、アンドープＩｎＧａＰゲートリセスストッパー層９２０が積層されている。
【００１０】
アンドープＩｎＧａＰゲートリセスストッパー層９２０上には、アンドープＧａＡｓ層９２１が積層されている。アンドープＧａＡｓ層９２１には、ゲートリセス構造９４１を形成している。このゲートリセス構造９４１内には、Ｃドープｐ＋−ＧａＡｓ層９２４が埋め込まれている。このＣドープｐ＋−ＧａＡｓ層９２４が、ｐｎ接合を形成している。また、Ｃドープｐ＋−ＧａＡｓ層９２４上には、ゲート電極９２７が積層されている。
【００１１】
さらに、アンドープＧａＡｓ層９２１上に、ＳｉドープＡｌＧａＡｓワイドリセスストッパー層９２２とＳｉドープＧａＡｓキャップ層９２３が積層される。ワイドリセスストッパー層９２２、キャップ層９２３には、ワイドリセス構造９４２を形成している。このワイドリセス構造９４２の内にはゲート絶縁膜９２８が形成されている。また、ＳｉドープＧａＡｓキャップ層９２３上にはドレイン電極９２５、ソース電極９２６が積層されている。
【００１２】
しかしながら、従来のＪ−ＦＥＴ９０において、ゲートリセス構造９４１内に作成されるｐ＋−ＧａＡｓ層９２４を成長する際に、ｐ＋−ＧａＡｓ層９２４の底面が接するアンドープＩｎＧａＰゲートリセスストッパー層９２０内のＩｎとｐ＋−ＧａＡｓ層９２４の原材料ガスであるＡｓＨ３とが反応して、ＩｎＡｓ半導体層を作成してしまう。このＩｎＡｓ半導体層は、ＧａＡｓ層、ＡｌＧａＡｓ層、及びＩｎＧａＰ層と比べてバンドギャップが小さく、電子に対するポテンシャルバリアが低い。そのため、このＩｎＡｓ層において再結合がおこりやすくなり、再結合電流が流れてしまう。
【００１３】
さらに、アンドープＩｎＧａＰゲートリセスストッパー層９２０の表面にこの層から抽出されたＩｎと酸素とが反応してできるＩｎ２Ｏ３などのＩｎ酸化物の層がアンドープＩｎＧａＰゲートリセスストッパー層９２０とｐ＋−ＧａＡｓ層９２４との界面に作成されてしまう。このＩｎ酸化物は、導電性を有している。
【００１４】
以上のことから、図１２に示すように、ゲートリーク電流９５１が、上述のＩｎ酸化物やＩｎＡｓ半導体層を介して、ゲートからソースへ若しくはゲートからドレインへと流れてしまう。ワイドリセス構造のリセス構造以外の部分の直下に位置する半導体層は、表面電位によってアンドープＩｎＧａＡｓチャネル層９１６まで空乏層が形成されているために、ｐ＋−ＧａＡｓ層９２４からアンドープＩｎＧａＡｓチャネル層９１６までゲートリーク電流９５１が流れ、ドレイン電流経路と同様の経路を通り、ドレイン電極９２５、ソース電極９２６に流れてしまう。以上のことからゲート順方向立ち上がり電圧ＶＦの低下がおこってしまう。
【００１５】
他の従来技術として、ゲートリセス構造をゲート電極直下に作成するために、ゲートリセス構造の横に位置するＩｎＧａＰストッパー層を用いて作成されたＪ−ＦＥＴ９１が提案されている（例えば、非特許文献１参照）。図１３に、第２の従来例におけるＪ−ＦＥＴ９１の断面図を示す。
【００１６】
従来のＪ−ＦＥＴ９１においては、ゲートリセス構造９４１の横に位置するＩｎＧａＰゲートリセスストッパー層９３１を用いてゲートリセス構造９４１を形成している。このＪ−ＦＥＴ９１においては、また、ゲート電極直下のｐ＋−ＧａＡｓ層９２４の側面は、ＩｎＧａＰゲートリセスストッパー層９３１とのみ接している。
【００１７】
しかしながら、Ｊ−ＦＥＴ９１の構造においても、ゲート電極直下のｐ＋−ＧａＡｓ層９２４の側面とＩｎＧａＰゲートリセスストッパー層９３１とが接して作成される際に、Ｉｎ酸化物やＩｎＡｓ半導体層がＩｎＧａＰゲートリセスストッパー層９３１の表面に形成される。ＩｎＧａＰゲートリセスストッパー層９３１の表面に形成されたＩｎ酸化物やＩｎＡｓ半導体層を介してゲートリーク電流９５１が流れてしまう。
【特許文献１】特開２００１−２５０９３９号公報
【非特許文献１】1980年、アプライド・フィジックス・レターズ、第37巻、163-165頁(Applied Physics Letters, 1980, Vol.37, pp.163-165)
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述のように、ゲート電極直下のｐｎ接合を形成する半導体層を作成する際に、Ｉｎが含まれる半導体層をストッパー層として用いると、ゲートリーク電流の発生によって、ゲート順方向立ち上がり電圧ＶＦを高くすることができなかった。
【課題を解決するための手段】
【００１９】
本発明の一つの態様に係る接合型電界効果トランジスタは、半導体基板上に、第１導電型のチャネル層と、前記チャネル層の上に形成された半導体層に形成されたリセス構造の内部に埋め込まれ、直上にゲート電極が配設された第２導電型の半導体層と、を備える電界効果トランジスタであって、前記リセス構造は、Ｉｎを含むリセスストッパー層を用いて作成され、前記第２導電型の半導体層の底面が接する半導体層は、Ｉｎを含まない層であり、前記第２導電型の半導体層の側面が接する半導体層のうち、最上に位置する半導体層が、Ｉｎを含まない層である、ものである。
【発明の効果】
【００２０】
本発明に係るＪ−ＦＥＴによれば、ＩｎＧａＰ上に形成される導電性のＩｎ酸化物やバンドギャップの小さいＩｎＡｓ半導体を通じて流れるリーク電流を抑制することができた。このことから、高いゲート順方向立ち上がり電圧を持つＪ−ＦＥＴを得ることが出来た。また、その結果、このＪ−ＦＥＴは高い最大ドレイン電流を得ることが可能である。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本実施の形態に係る接合型電界効果トランジスタ（Junction Field Effect Transistor:Ｊ−ＦＥＴ）１０は、アンドープＩｎＧａＰゲートリセスストッパー層１１０とアンドープＧａＡｓ層１１１の２層のゲート開口部をエッチング除去することにより形成されたゲートリセス構造１１９にＣドープｐ＋−ＧａＡｓ層１１４を埋め込み、このＣドープｐ＋−ＧａＡｓ層１１４がゲートリセス構造１１９の側面でアンドープＩｎＧａＰゲートリセスストッパー層１１０とアンドープＧａＡｓ層１１１の２層と、ｐ＋−ＧａＡｓ層１１４に接触していることを特徴とするものである。
【００２２】
図１に本実施形態に係るＪ−ＦＥＴ１０の断面図を示す。本実施の形態に係るＦＥＴにおいては、半絶縁性ＧａＡｓ基板１０１上に、アンドープＡｌＧａＡｓバッファ層１０２（例えば層厚５００ｎｍ）、ｎ＋−ＡｌＧａＡｓ電子供給層１０３（例えば層厚４ｎｍ）、アンドープＡｌＧａＡｓスペーサ層１０４（例えば層厚２ｎｍ）、アンドープＩｎＧａＡｓチャネル層１０５（例えば層厚１５ｎｍ）、アンドープＡｌＧａＡｓスペーサ層１０６（例えば層厚２ｎｍ）、ｎ＋−ＡｌＧａＡｓ電子供給層１０７（例えば層厚４ｎｍ）、アンドープＡｌＧａＡｓ層１０８（例えば層厚５ｎｍ）、アンドープＧａＡｓ層１０９（例えば層厚５ｎｍ）が積層されている。
【００２３】
バッファ層１０２は、ＧａＡｓ基板１０１とＧａＡｓ基板より上に積層されている半導体層との界面に蓄積する不純物の影響を低減するための層である。また、ｎ＋−ＡｌＧａＡｓ電子供給層１０３とｎ＋−ＡｌＧａＡｓ電子供給層１０７との２つの層でチャネル層１０５を挟みこむことによって、アンドープＩｎＧａＡｓチャネル層１０５に高い電子密度を供給することができる。このため、ｎ＋−ＡｌＧａＡｓ電子供給層１０３とｎ＋−ＡｌＧａＡｓ電子供給層１０７は、例えば３×１０１８ｃｍ−３のＳｉ不純物をドープしている。
【００２４】
Ｊ−ＦＥＴにおいて、アンドープＩｎＧａＡｓチャネル層１０５に流れるドレイン電流をゲート電圧によって制御している。このときの制御は、アンドープＩｎＧａＡｓチャネル層１０５に広がる空乏層の大きさによって行っている。また、アンドープＩｎＧａＡｓチャネル層１０５は、アンドープＩｎＧａＡｓ層の代わりにアンドープＧａＡｓ層を用いてもよい。
【００２５】
アンドープＧａＡｓ層１０９上において、アンドープＩｎＧａＰゲートリセスストッパー層１１０（例えば層厚５ｎｍ）、及びアンドープＧａＡｓ層１１１（例えば層厚１５ｎｍ）が積層されている。本実施の形態に係るＪ−ＦＥＴ１０においては、アンドープＩｎＧａＰゲートリセスストッパー層１１０とアンドープＧａＡｓ層１１１にはゲートリセス構造１１９が形成されている。
【００２６】
本実施の形態に係るＪ−ＦＥＴ１０において、アンドープＧａＡｓ層１１１はアンドープＡｌＧａＡｓ層を用いてもよい。また、アンドープＧａＡｓ層１０９、アンドープＩｎＧａＰゲートリセスストッパー層１１０、及びアンドープＧａＡｓ層１１１は、ｎ型不純物又はｐ型不純物を含んでもよい。
【００２７】
この一例としては、アンドープＧａＡｓ層１０９を、Ｃ不純物を１×１０１６ｃｍ−３ドープしたｐ−−ＧａＡｓ層に変化させたり、アンドープＩｎＧａＰゲートリセスストッパー層１１０を、Ｓｉ不純物を５×１０１７ｃｍ−３ドープしたｎ−ＩｎＧａＰ層に変化させたり、アンドープＧａＡｓ層１１１を、Ｓｉ不純物を５×１０１７ｃｍ−３ドープしたｎ−ＧａＡｓ層に変化させたりしてもよい。
【００２８】
アンドープＩｎＧａＰゲートリセスストッパー層１１０は、ゲートリセス構造を作成する際に用いられるエッチング液により侵食されない半導体層である。従って、アンドープＩｎＧａＰゲートリセスストッパー層１１０の上のアンドープＧａＡｓ層１１１までの半導体層を選択的にエッチングすることができることになる。
【００２９】
このエッチングによってアンドープＧａＡｓ層１１１に凹部を形成し、その後に、凹部が形成されたアンドープＧａＡｓ層１１１をマスクとして、アンドープＩｎＧａＰゲートリセスストッパー層１１０に凹部を形成することによって、ゲートリセス構造１１９を作成することができる。
【００３０】
これらのことより、アンドープＩｎＧａＰゲートリセスストッパー層１１０の層厚は、１ｎｍ以上にすることが好ましい。これは、アンドープＩｎＧａＰゲートリセスストッパー層１１０をストッパー層としてアンドープＧａＡｓ層１１１をエッチングする際に、アンドープＩｎＧａＰゲートリセスストッパー層１１０に突き抜けが生じないようにするためである。
【００３１】
さらに、アンドープＩｎＧａＰゲートリセスストッパー層１１０のＩｎ組成は、０．４≦ｘ≦０．６であることが望ましい。これは、ＧａＡｓ基板１０１との格子整合を考慮するためである。本実施の形態においては、アンドープＩｎＧａＰゲートリセスストッパー層１１０以外の層はＧａＡｓ層をベースとしたＡｌＧａＡｓ層やＩｎＧａＡｓ層とＧａＡｓ層であるため、格子整合を取るのは容易と考えられる。そのため、アンドープＩｎＧａＰゲートリセスストッパー層１１０のみは、Ｉｎ組成によって制御する必要性があるからである。
【００３２】
また、ゲートリセスストッパー層１１０において、ＩｎＧａＰ層の代わりにＩｎを含みＧａＡｓ基板１０１に格子整合する半導体（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（０．４≦ｙ≦０．６）を用いることもできる。これは、ＩｎｘＧａ１−ｘＰ（０．４≦ｘ≦０．６）と同様に、ＧａＡｓ基板１０１との格子整合をとるとともに、抵抗値も制御することが容易になるためである。
【００３３】
なお、図２に示すように、ゲートリセス構造１１９が、アンドープＧａＡｓ層１０９に作成された凹部を有している構造を持つＪ−ＦＥＴ２０でもよい。さらに、図３に示すように、ゲートリセス構造１１９が、アンドープＧａＡｓ層１０９を貫通して、アンドープＡｌＧａＡｓ層１０８に作成された凹部を有している構造を持つＪ−ＦＥＴ２１でもよい。
【００３４】
さらに、アンドープＧａＡｓ層１０９上にゲートリセス構造１１９を形成し、その中にｐ＋−ＧａＡｓ層１１４を埋め込むのではなく、図４に示すように、アンドープＧａＡｓ層１０９を積層させずに、アンドープＡｌＧａＡｓ層１０８上にゲートリセス構造１１９を形成して、その中にｐ＋−ＧａＡｓ層１１４を埋め込んだ構造を持つＪ−ＦＥＴ２２でもよい。
【００３５】
また、図５に示すように、ゲート電極１１７がアンドープＧａＡｓ層１１１に接しない限りにおいて、エッチング時間を短くしてサイドエッチング量を変えることによって、ゲートリセス構造１１９の幅を狭めた構造を持つＪ−ＦＥＴ２３でもよい。
【００３６】
さらに、アンドープＧａＡｓ層１１１のサイドエッチング形状が異なってもよい（図６、図７参照）。図６に示すように、ｐ＋−ＧａＡｓ層１１４の底面の開口幅よりも上面の開口幅が広い形状を持つＪ−ＦＥＴ２４は、アンドープＧａＡｓ層１１１のエッチングをクエン酸エッチャントで行う場合に形成される。この後に行うアンドープＩｎＧａＰゲートリセスストッパー層１１０のエッチングは、例えば塩酸によるＩｎＧａＰエッチングであるため、底面の開口幅と上面の開口幅が略等しくなる。
【００３７】
さらにまた、図７に示すように、ｐ＋−ＧａＡｓ層１１４の底面の開口幅よりも上面の開口幅が狭い形状を持つＪ−ＦＥＴ２５においても同様の結果が得られる。
【００３８】
上述のように作成されたゲートリセス構造１１９の内には、ｐ＋−ＧａＡｓ層１１４（例えば層厚８０ｎｍ）が埋め込まれている。このとき、ｐ＋−ＧａＡｓ層１１４と、アンドープＧａＡｓ層１０９及びアンドープＩｎＧａＰゲートリセスストッパー層１１０とはゲートリセス構造１１９の側面で接している。
【００３９】
さらに、本実施の形態に係るＪ−ＦＥＴ１０においては、ｐ＋−ＧａＡｓ層１１４の層厚は、アンドープＧａＡｓ層１０９の層厚とアンドープＩｎＧａＰゲートリセスストッパー層１１０の層厚の合計よりも厚い層厚を持っている。
【００４０】
これは、ｐ＋−ＧａＡｓ層１１４の層厚が、アンドープＧａＡｓ層１０９の層厚とアンドープＩｎＧａＰゲートリセスストッパー層１１０の層厚の合計よりも薄い場合は、ゲート電極１１７がアンドープＧａＡｓ層１０９に直接接触してしまうので、ｐｎ接合に実効的に印加される電圧が減少してしまう可能性があるためである。
【００４１】
本実施の形態に係るＪ−ＦＥＴ１０において、ｐ＋−ＧａＡｓ層１１４をゲートリセス構造１１９に埋め込んで、ｐｎ接合を形成しているため、アンドープＧａＡｓ層１０９とアンドープＩｎＧａＰゲートリセスストッパー層１１０の内部のｐ＋−ＧａＡｓ層１１４の近傍に位置する部分には、表面空乏層１２１が生じている。
【００４２】
この表面空乏層１２１とＩｎＧａＡｓチャネル層１０５との距離が遠いため、ＩｎＧａＡｓチャネル層１０５内に蓄積される電子濃度が増加することになる。このことは、ＩｎＧａＡｓチャネル層１０５のシート抵抗が低減され、高い相互コンダクタンス（５００ｍＳ／ｍｍ）と低いオン抵抗（１．６Ωｍｍ）が得ることができる。
【００４３】
なお、図８に示すように、ｐ＋−ＧａＡｓ層１１４の上面とゲート絶縁膜１１８の上面とが同じ平面になる構造を有するＪ−ＦＥＴ２６でもよい。また、図９に示すように、ｐ＋−ＧａＡｓ層１１４の上面がゲート絶縁膜１１８の上面よりも上に突出した構造を有するＪ−ＦＥＴ２７でもよい。
【００４４】
さらに、ｐ＋−ＧａＡｓ層１１４の上面がゲート絶縁膜１１８の上面よりも上に突出した構造を有する場合、Ｊ−ＦＥＴ２７のように、ゲート電極１１７をｐ＋−ＧａＡｓ層１１４の露出した表面を覆うように作成するだけでなく、図１０のように、ゲート電極１１７をこのｐ＋−ＧａＡｓ層１１４の露出した表面の一部に作成した構造を持つＪ−ＦＥＴ２８でもよい。
【００４５】
ｐ＋−ＧａＡｓ層１１４は、例えばＣを１×１０２０ｃｍ−３ドープしている。一例として、ｐ型不純物にＣを用いているが、他のp型不純物、例えばＭｇやＺｎなどを用いてもよい。
【００４６】
ゲートリセス構造１１９に埋め込まれたｐ＋−ＧａＡｓ層１１４の上には、ゲート電極１１７が形成されている。さらに、ｐ＋−ＧａＡｓ層１１４上にゲート電極１１７が接触することによって、ｐｎ接合ゲートが形成されている。さらに、ゲート電極１１７は例えば、ＷＳｉで形成されている。一例として、ＷＳｉをゲート電極１１７に用いたが、Ｐｔ、Ｔｉ、Ｎｉ、Ａｌ、ＡｕＺｎ、Ｗ、Ｍｏ、Ｃｒなど他の電極材料を用いてもよい。
【００４７】
また、アンドープＧａＡｓ層１１１上には、ｎ＋−ＡｌＧａＡｓワイドリセスストッパー層１１２（例えば層厚５ｎｍ）とｎ＋−ＧａＡｓキャップ層１１３（例えば層厚１００ｎｍ）が積層されている。
【００４８】
さらに、ｎ＋−ＡｌＧａＡｓワイドリセスストッパー層１１２とｎ＋−ＧａＡｓキャップ層１１３によってワイドリセス構造１２０が形成されている。また、ｎ＋−ＡｌＧａＡｓワイドリセスストッパー層１１２とｎ＋−ＧａＡｓキャップ層１１３は、例えば４×１０１８ｃｍ−３のＳｉがドープされている。このワイドリセス構造１２０を形成することによって、Ｃドープｐ＋−ＧａＡｓ層１１４との接触をなくすことができる。
【００４９】
このワイドリセスストッパー層１１２は、例えばＳｉ不純物を４×１０１８ｃｍ−３ドープしたｎ＋−ＩｎＧａＰ層でもよい。このとき、ＩｎＧａＰ層は、ＡｌＧａＡｓ層よりも電子に対するポテンシャルバリアが低いため、ｎ＋−ＧａＡｓ層１１４からＩｎＧａＡｓチャネル層１０５への接触抵抗が低減される。そのため、ｎ＋−ＡｌＧａＡｓをワイドリセスストッパー層１１２に用いた場合と比べて、０．２Ωｍｍ低い１．４Ωｍｍのオン抵抗が得られる。
【００５０】
さらに、ワイドリセス構造１２０の内には、ゲート絶縁膜１１８が埋め込まれている。また、ゲート絶縁膜１１８は、ｎ＋−ＡｌＧａＡｓワイドリセスストッパー層１１２とｎ＋−ＧａＡｓキャップ層１１３がワイドリセス構造１２０の側面において接している。このゲート絶縁膜１１８は、絶縁膜であるＳｉＯ２膜、ＳｉＮｘ膜又はＳｉＯＮ膜を用いてもよい。
【００５１】
また、ｎ＋−ＧａＡｓキャップ層１１３上には、ソース電極１１６及びドレイン電極１１５が形成されている。このソース電極１１６及びドレイン電極１１５と、ゲート電極１１７はゲート絶縁膜１１８に接している。さらに、ソース電極１１６とドレイン電極１１５は、例えば、ＡｕＧｅ−Ｎｉ−Ａｕ合金層から形成されている。
【００５２】
ゲートリセス構造１１９に埋め込まれたｐ＋−ＧａＡｓ層１１４のｐ型不純物濃度は、ｎ＋−ＡｌＧａＡｓ電子供給層１０７のｎ型不純物濃度よりも高いことが望ましい。これ以下の濃度にしてしまうと、ｎ＋−ＡｌＧａＡｓ電子供給層１０７側に広がる空乏層幅よりもｐ＋−ＧａＡｓ層１１４内に広がる空乏層幅が大きくなり、チャネル層内に蓄積する電子の濃度をゲート電圧で変調できなくなってしまうことがおきてしまうために、好ましくない。
【００５３】
このとき、ｐ＋−ＧａＡｓ層１１４はｐ型不純物をドープしているため、フェルミ準位が価電子帯に近づく。そのため、ＩｎＧａＡｓチャネル層１０５内の電子から見たポテンシャル障壁は、ＧａＡｓのバンドギャップである１．４ｅＶ程度にまで高められることになる。
【００５４】
これにより、通常のゲート電極とｎ−ＡｌＧａＡｓ層若しくはアンドープＡｌＧａＡｓ層とが接触することによっておきるショットキー障壁の高さである１ｅＶよりも０．４ｅＶ程度高められることになる。
【００５５】
また、Ｃドープｐ＋−ＧａＡｓ層１１４は、Ｃドープｐ＋−ＡｌＧａＡｓ層を用いてもよい。この場合、ＡｌＧａＡｓのバンドギャップは、ＧａＡｓのバンドギャップよりも約０．３ｅＶ大きいため、ポテンシャル障壁は１．７ｅＶ程度にまで高められることになる。
【００５６】
Ｊ−ＦＥＴ１０においては、ｐ＋−ＧａＡｓ層１１４とＩｎＧａＰゲートリセスストッパー層１１０との接触が、ＩｎＧａＰゲートリセスストッパー層１１０の層厚のみとなるため、導電性物質であるＩｎ酸化物及びＩｎＡｓ半導体の形成量を少なくすることができる。
【００５７】
また、Ｉｎ酸化物及びＩｎＡｓ半導体がＩｎＧａＰゲートリセスストッパー層１１０の表面に形成されたとしても、ＩｎＧａＰゲートリセスストッパー層１１０の上にアンドープＧａＡｓ層１１１を積層しているため、ゲートリーク電流を抑止することができる。
【００５８】
また、表面空乏層１２１によって、ｐ＋−ＧａＡｓ層１１４の側面が接しているＩｎＧａＰゲートリセスストッパー層１１０とアンドープＧａＡｓ層１１１中の一部分の電子が枯渇することになる。このことによって、ｐ＋−ＧａＡｓ層１１４とＩｎＧａＰゲートリセスストッパー層１１０の界面において、リーク電流が流れる経路を遮断していることとなる。
【００５９】
図１１に、本実施の形態に係るＪ−ＦＥＴ１０と、従来技術のＪ−ＦＥＴ９０とにおけるゲート順方向特性を示す。縦軸が順方向ゲート電流Ｉｇｓであり、横軸がゲート−ソース間電圧である。
【００６０】
このときのゲート順方向立ち上がり電圧ＶＦは、順方向ゲート電流が１ｍＡ／ｍｍのときのゲート−ソース間電圧で定義する。図１１に示されるように、従来技術のＪ−ＦＥＴ９０におけるＶＦが０．８Ｖであるのに対して、本実施の形態に係るＪ−ＦＥＴ１０におけるＶＦは、１．２Ｖと高くなっているのがわかる。
【００６１】
これは、ゲート電極直下にｐｎ接合を配置することによって、高いポテンシャル障壁が導入されたことと、ゲートリーク電流を抑止したことの結果と考えられる。本実施の形態に係るＪ−ＦＥＴ１０においては、高いＶＦを有することから、ゲート電圧に加えられる電圧が高くなり、最大ドレイン電流は、３５０ｍＡ／ｍｍから４５０ｍＡ／ｍｍにまで増加させることができた。
【００６２】
以上のことから、本実施の形態に係るＪ−ＦＥＴ１０においては、Ｉｎを含む半導体上に形成される導電性のＩｎ酸化物やバンドギャップの小さいＩｎＡｓ半導体を通じて流れるゲートリーク電流を抑止することができ、高いゲート順方向立ち上がり電圧ＶＦを持つＪ−ＦＥＴを形成することが可能となる。また、その結果、高い最大ドレイン電流を得ることが出来た。
【００６３】
さらに、本実施の形態に係るＪ−ＦＥＴ１０においては、ｐ＋−ＧａＡｓ層の一部がゲートリセス構造に埋め込まれた構造となるため、ワイドリセス構造１２０の抵抗が低減され、その結果高い相互コンダクタンスと低いオン抵抗を得ることが出来た。
【００６４】
なお、上述のＪ−ＦＥＴは、ＧａＡｓ基板上に格子整合するエピタキシャルウェハを用いて作製したＧａＡｓ系Ｊ−ＦＥＴであるが、ＩｎＰ系Ｊ−ＦＥＴ、ＧａＮ系Ｊ−ＦＥＴにおいても、同様の結果を得ることができる。
【００６５】
また、上述のＪ−ＦＥＴにおいては、チャネル層にｎ型キャリアが蓄積し、ゲートリセス構造を形成した半導体層にｐ型不純物を添加した構成であるが、チャネル層にp型キャリアが蓄積し、ゲートリセス構造を形成した半導体層にｎ型不純物を添加した構成を用いても同様の効果がある。
【００６６】
さらに、チャネル層１０５をＳｉドープＧａＡｓ層によって作成してもよい。このときの一例としては、Ｓｉ不純物を１×１０１８ｃｍ−３ドープしたｎ＋−ＧａＡｓ層を３０ｎｍ用いている。さらにまた、チャネル層１０５をＳｉドープＩｎＧａＡｓ層によって作成してもよい。このときの一例としては、Ｓｉ不純物を１×１０１８ｃｍ−３ドープしたｎ＋−ＩｎＧａＡｓ層を３０ｎｍ用いている。また、チャネル層１０５をｎ型不純物濃度の異なる２層によって作成してもよい。このときの一例としては、Ｓｉ不純物を５×１０１７ｃｍ−３ドープした層厚５０ｎｍのｎ−ＧａＡｓ層とＳｉ不純物を５×１０１６ｃｍ−３ドープした層厚５０ｎｍのｎ−−ＧａＡｓ層を積層したものを用いている。
【００６７】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００６８】
【図１】本実施形態に係るＪ−ＦＥＴ１０の断面図。
【図２】ゲートリセス構造が、アンドープＧａＡｓ層に作成された凹部を有している構造を持つＪ−ＦＥＴ２０の断面図。
【図３】ゲートリセス構造が、アンドープＧａＡｓ層を貫通して、アンドープＡｌＧａＡｓ層に作成された凹部を有している構造を持つＪ−ＦＥＴ２１の断面図。
【図４】アンドープＧａＡｓ層を積層させずに、アンドープＡｌＧａＡｓ層上にゲートリセス構造を形成して、その中にｐ＋−ＧａＡｓ層を埋め込んだ構造を持つＪ−ＦＥＴ２２の断面図。
【図５】ゲートリセス構造の幅を狭めた構造を持つＪ−ＦＥＴ２３の断面図
【図６】ｐ＋−ＧａＡｓ層の底面の開口幅よりも上面の開口幅が広い形状を持つＪ−ＦＥＴ２４の断面図。
【図７】ｐ＋−ＧａＡｓ層の底面の開口幅よりも上面の開口幅が狭い形状を持つＪ−ＦＥＴ２５の断面図。
【図８】ｐ＋−ＧａＡｓ層の上面とゲート絶縁膜の上面とが同じ平面になる構造を有するＪ−ＦＥＴ２６の断面図
【図９】ｐ＋−ＧａＡｓ層の上面がゲート絶縁膜の上面よりも上に突出した構造を有するＪ−ＦＥＴ２７の断面図
【図１０】ゲート電極をｐ＋−ＧａＡｓ層の露出した表面の一部に作成した構造を持つＪ−ＦＥＴ２８の断面図
【図１１】本実施の形態に係るＪ−ＦＥＴ１０と、従来技術のＪ−ＦＥＴ９０とにおけるゲート順方向特性
【図１２】従来技術のＪ−ＦＥＴ９０の断面図
【図１３】従来技術のＪ−ＦＥＴ９１の断面図
【符号の説明】
【００６９】
１０１  半絶縁性ＧａＡｓ基板  １０２  アンドープＡｌＧａＡｓバッファ層
１０３  ｎ＋−ＡｌＧａＡｓ電子供給層  １０４  アンドープＡｌＧａＡｓスペーサ層
１０５  アンドープＩｎＧａＡｓチャネル層
１０６  アンドープＡｌＧａＡｓスペーサ層  １０７  ｎ＋−ＡｌＧａＡｓ電子供給層
１０８  アンドープＡｌＧａＡｓ層  １０９  アンドープＧａＡｓ層
１１０  アンドープＩｎＧａＰゲートリセスストッパー層
１１１  アンドープＧａＡｓ層  １１２  ｎ＋−ＡｌＧａＡｓワイドリセスストッパー層
１１３  ｎ＋−ＧａＡｓキャップ層  １１４  Ｃドープｐ＋−ＧａＡｓ層
１１５  ドレイン電極  １１６  ソース電極  １１７  ゲート電極
１１８  ゲート絶縁膜  １１９  ゲートリセス構造  １２０  ワイドリセス構造
１２１  表面空乏層
９１１  ＧａＡｓ基板  ９１２  アンドープＧａＡｓ層
９１３  アンドープＡｌＧａＡｓ層  ９１４  ＳｉドープＡｌＧａＡｓ電子供給層
９１５  アンドープＡｌＧａＡｓスペーサ層
９１６  アンドープＩｎＧａＡｓチャネル層
９１７  アンドープＡｌＧａＡｓスペーサ層
９１８  ＳｉドープＡｌＧａＡｓ電子供給層
９１９  アンドープＡｌＧａＡｓ層
９２０  アンドープＩｎＧａＰゲートリセスストッパー層
９２１  アンドープＧａＡｓ層
９２２  ＳｉドープＡｌＧａＡｓワイドリセスストッパー層
９２３  ＳｉドープＧａＡｓキャップ層  ９２４  Ｃドープｐ＋−ＧａＡｓ層
９２５  ドレイン電極  ９２６  ソース電極  ９２７  ゲート電極
９２８  ゲート絶縁膜  ９３１  ゲートリセスストッパー層
９４１  ゲートリセス構造  ９４２  ワイドリセス構造  ９５１  ゲートリーク電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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