(57)【要約】【課題】  本発明によれば、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することができる。【解決手段】  半導体基板内に形成されたトレンチと、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、前記トレンチの側面上に設けられたカラー絶縁膜と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、を有することを特徴とする半導体集積回路装置。【選択図】  図１
2007012817.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成されたトレンチと、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、
前記トレンチの側面上に設けられたカラー絶縁膜と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
半導体基板内にソース拡散領域及びドレイン拡散領域を有するトランジスタと、
前記トランジスタの前記ソース拡散領域と接するように、前記半導体基板内に形成されたトレンチと、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、
前記トレンチの側面上に設けられたカラー絶縁膜と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
前記蓄積電極と前記トランジスタのソース拡散領域とが、接触していることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記トレンチは、ほぼ垂直に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの側面上にカラー絶縁膜を形成する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの底面から側面の一部上に第１の絶縁膜を形成する工程と、
前記トレンチの側面上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記トレンチ内に第３の絶縁膜を形成する工程と、
第２の絶縁膜及び第３の絶縁膜の少なくとも一部を除去し、前記第１の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第１の絶縁膜及び前記第３の絶縁膜を除去し、前記トレンチの側面上に第２の絶縁膜からなるカラー絶縁膜を残存させる工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの底面から側面の一部上に第１の絶縁膜を形成する工程と、
前記トレンチの側面上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記トレンチ内に第３の絶縁膜を形成する工程と、
前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜をＲＩＥによりエッチングし第２の絶縁膜及び第３の絶縁膜の少なくとも一部を除去し、前記第１の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第１の絶縁膜を除去し、前記トレンチの側面上に第２の絶縁膜からなるカラー絶縁膜と前記カラー絶縁膜上に第３の絶縁膜を残存させる工程と、
前記カラー絶縁膜上の前記第３の絶縁膜を除去する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの少なくとも底面から側面の一部の上を覆うように、前記トレンチ内に第１の絶縁膜を堆積する工程と、
前記トレンチの側面上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記トレンチ内に第３の絶縁膜を形成する工程と、
前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜をＲＩＥによりエッチングし第２の絶縁膜及び第３の絶縁膜の少なくとも一部を除去し、前記第１の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第１の絶縁膜をウエットエッチングにより除去し、前記トレンチの側面上に第２の絶縁膜からなるカラー絶縁膜と前記カラー絶縁膜上に第３の絶縁膜を残存させる工程と、
前記カラー絶縁膜上の前記第３の絶縁膜を除去する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関するものであり、例えば、半導体基板にトレンチキャパシタを有する半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、DRAM等に用いられるトレンチキャパシタは、上部の蓄積電極と下部の蓄積電極との２層構造からなる蓄積電極を有するトレンチキャパシタが用いられていた。その製造方法は、例えば、次のように製造されていた。
【０００３】
半導体基板中にトレンチを形成する際には、トレンチ内部に蓄積電極となるポリシリコンをカバレッジ良く充填するためトレンチの上部にテーパーを持たせ、また十分なキャパシタ容量を得るためトレンチ下部を下膨れ形状に形成した後に、トレンチ下部にプレート電極を形成する。
【０００４】
次に、トレンチ表面にキャパシタ絶縁膜を形成した後、下部の蓄積電極としてのポリシリコン膜を堆積する。その後、ポリシリコン膜を全面ＲＩＥ（reactive ion etching)でエッチングし、カラー絶縁膜を堆積した後、カラー絶縁膜を全面ＲＩＥでエッチングし、上部の蓄積電極となるポリシリコン膜を堆積する。
【０００５】
次にゲート電極との接合面を形成するため、まずポリシリコン膜をＣＤＥ（chemical dry etching)でエッチングし、側面のカラー絶縁膜をウエットエッチングする。
【０００６】
次にゲートとのコンタクト電極となるポリシリコン膜を堆積する。最後にゲートとのコンタクト電極となる部分だけを残すように全面ＲＩＥでエッチングする。このようにして、トレンチキャパシタが製造されていた。
【０００７】
このほかにも、特許文献１、特許文献２にトレンチキャパシタの製造方法が開示されている。
【０００８】
従来技術では、トレンチの上部にテーパーを持たせており、キャパシタ容量を稼ぐためトレンチ下部を下膨れ形状にするなどのトレンチ形成が非常に難しい。また、トレンチ下部を下膨れ形状にしてもキャパシタ容量が不足しているという問題もある。さらに、上部の蓄積電極と下部の蓄積電極のポリシリコン膜が積層（２層）構造になるため、接合界面に酸化物等の絶縁層ができてしまい、電気的導通が良好に行なわれず、書き込み/読み出し不良を誘発する懸念があった。
【特許文献１】特開２００４−１７９４５１号公報
【特許文献２】特開２００４―２４１６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体集積回路装置は、半導体基板内に形成されたトレンチと、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、前記トレンチの側面上に設けられたカラー絶縁膜と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、を有することを特徴としている。
【００１１】
また、本発明の一態様の半導体集積回路装置の製造方法は、半導体基板上にトレンチを形成する工程と、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、前記トレンチの側面上にカラー絶縁膜を形成する工程と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、前記トレンチ内に蓄積電極を形成する工程と、を有することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体集積回路装置及びその製造方法を図１乃至図１４を用いて説明する。本実施例１においては、説明を明瞭にするために、長さ、深さ、幅等について、具体的な数字を挙げて説明するが、あくまで一例としてあげているに過ぎず、本発明は、これらの数値に限定されるものではない。
【００１５】
はじめに、本実施例に係る半導体集積回路装置の構造について図１を参照して説明する。図１は、本発明の実施例１に係る半導体集積回路装置の断面図である。
【００１６】
本実施例１に係る半導体集積回路装置１００は、トレンチキャパシタ１００と、そのトレンチキャパシタ１００に蓄積された電荷を読み出すトランジスタ２００とを一対とするメモリセルを有している。図１には、一対のメモリセルが２つ示されている。トレンチキャパシタ１００同士は、素子分離領域３００によりそれぞれ絶縁されている。
【００１７】
まず、トレンチキャパシタ１００の構造について説明する。
【００１８】
半導体基板１内には、トレンチ２が設けられている。このトレンチ２は、ほぼ垂直に形成され、半導体基板１表面からの深さは、７μｍである。また、トレンチ２の直径は、０．１９μｍである。
【００１９】
トレンチ２の半導体基板１側には、トレンチ２の底面から側面にかけてプレート電極３が形成されている。このプレート電極３は、半導体基板１内にＡｓが拡散されて形成されているＮ型拡散領域である。プレート電極３の上端は、半導体基板１表面からの深さが２．１μｍの位置に設けられている。なお、プレート電極３は、キャパシタのＧＮＤ側電極となる。
【００２０】
トレンチ２の側面上であって、プレート電極３と接しない位置に、ＴＥＯＳからなるカラー絶縁膜４が形成されている。カラー絶縁膜４の垂直方向の長さは、０．８５μｍ、膜厚が３０nmであり、その上端は、半導体基板１表面から深さ０．１８μｍの位置に設けられている。
【００２１】
このカラー絶縁膜４は、後述するトランジスタ２００のソース拡散領域５３とプレート電極３間の半導体基板１内にチャネルが形成されるのを阻止するために設けられている。
【００２２】
トレンチ２の底面上、側面上とカラー絶縁膜４上には、ＳｉＮからなるキャパシタ絶縁膜５が設けられている。このキャパシタ絶縁膜５は、膜厚が４．６ｎｍであり、トレンチ２の内壁を底面から側面にかけて覆うように形成されている。
【００２３】
トレンチ２内を埋め込むように、ポリシリコンからなる蓄積電極６が形成されている。ここで、トレンチ２は、アスペクト比が高く、ポリシリコンでトレンチ内部を完全に埋め込むことは難しいため、トレンチ２内にボイド７が生じているが、このボイド７は、あってもなくても良い。
【００２４】
トレンチ２の上部で、トランジスタ２００のソース拡散領域５３と接する位置には、コンタクト領域８が設けられている。これは、蓄積電極６と、ソース拡散領域５３とを電気的に接続するための領域である。コンタクト領域８としては、キャパシタ絶縁膜（ＳｉＮ）５の構成元素であるＮと、イオン注入されたＡｓなどがソース拡散領域５３とその付近の半導体基板１に拡散されている。このようにして、トレンチキャパシタ１００は構成されている。
【００２５】
続いて、トレンチキャパシタ１００に隣接するトランジスタ２００の構造を説明する。
【００２６】
トランジスタ２００は、半導体基板１上のゲート絶縁膜５０を介して、ゲート電極５１が形成され、その側部には、ゲート側壁５２が設けられている。
【００２７】
半導体基板１内には、ドレイン拡散領域(図示しない)及びソース拡散領域５３が形成され、ソース拡散領域５３は、半導体基板１内で、トレンチキャパシタ１００のトレンチ２と接し、コンタクト領域８を介して蓄積電極６と電気的に接続されている。このようにして、トランジスタ２００は構成されている。
【００２８】
このようなトレンチキャパシタ１００とトランジスタ２００とからなるメモリセルは、トランジスタ２００のゲート電極５１に、ゲートバイアスを印加することにより、蓄積電極６に蓄積された電荷が、ソース拡散領域５３を経由して、ドレイン拡散領域に読み出される。
【００２９】
本実施例に係る半導体集積回路装置は、トレンチキャパシタ１００のトレンチ２は、ある程度のテーパーはついているものの、ほぼ垂直に形成されているため、従来のようなトレンチ下部が下膨れ形状となっているようなトレンチに比べて、トレンチの形成は容易である。そのため、トレンチの表面積により決まるキャパシタ容量を精度良く設定することが可能となる。
【００３０】
本実施例では、トレンチ２の上方にまでキャパシタ絶縁膜５が設けられているので、トレンチ２下部を下膨れ形状にするなどして、トレンチの表面積を大きくしなくとも十分なキャパシタ容量を得ることが可能となる。
【００３１】
また、蓄積電極６が単一の層から構成されているので、従来の上部の蓄積電極+下部の蓄積電極というような２層構造の蓄積電極を有する従来のキャパシタで生じていたような上部の蓄積電極と下部の蓄積電極の接合面での電気信号の損失がないので、書き込み/読み出し不良の発生を低減させることが可能となる。
【００３２】
次に、本実施例に係る半導体集積回路装置の製造方法を図２乃至図１４を参照して説明する。図２乃至図１４においては、トレンチキャパシタ１００部分のみを取り出して説明する。
【００３３】
最初に、図２に示すように、半導体基板１上に、シリコン酸化膜（ＳｉＯ２）１３を２ｎｍ堆積させた後、シリコン窒化膜（ＳｉＮ）１４を１３０ｎｍ堆積させる。この後、マスク材（図示しない）を１４００nm形成し、トレンチ２の形成を所望する領域に開口を持つレジストパターン（図示しない）を形成し、このレジストパターンをマスクとして、ＲＩＥにより、トレンチ２を形成する。トレンチ２の半導体基板１表面からの深さは、７μｍとなるようにエッチングする。そして、マスク材を除去する。
【００３４】
この後、キャパシタのプレート電極３を形成するために、トレンチ２の底面から側面を覆うように、Ａｓが導入されたシリカガラス（ＡｓＳＧ）１０をＬＰ−ＣＶＤ法により、堆積させる。続いて、全面にレジスト１１を形成した後、プレート電極３の形成を所望する部分の上部にのみレジスト１１が残存するように、レジスト１１にドライエッチングする。
【００３５】
次に、図３に示すように、ＳｉＮ１４上に堆積しているシリカガラス１０及びトレンチ２の側面上に堆積されているシリカガラス１０のうちレジスト１１と接触していない部分のシリカガラス１０を、エッチングにより除去する。この後、レジスト１１を除去する。これにより、プレート電極３の形成を所望する部分のトレンチ２上にのみ、シリカガラス１０が残存している形状となる。
【００３６】
次に、図４に示すように、プレート電極３を形成するためのキャップＴＥＯＳ膜３０を、少なくとも残存したシリカガラス１０上を覆うように堆積させる。そして、この状態で、１０００℃以上の高温に熱することにより、シリカガラス１０中のＡｓが半導体基板１中に拡散し、トレンチ２に接するように半導体基板１内にＡｓ拡散領域１２を形成する。
【００３７】
次に、図５に示すように、そして、キャップＴＥＯＳ膜３０とシリカガラス１０を除去する。
【００３８】
なお、このトレンチ２内にＡｓ拡散領域１２を形成する方法は、当業者に知られた一般的な方法を用いて形成することが可能である。
【００３９】
次に、図６に示すように、第１の絶縁膜であるＢＳＧ膜１５をＬＰ−ＣＶＤ法により堆積させる。このとき、トレンチ２内を埋め込むように堆積する。
【００４０】
次に、図７に示すように、半導体基板１に対して選択的にＢＳＧ膜１５を除去することができるＨＦによるウエットエッチングをし、ＢＳＧ膜１５の一部を除去する。ここで、ＢＳＧ膜１５の上端が、半導体基板１の表面から深さ１．０５μｍの位置となるようにエッチングする。
【００４１】
次に、図８に示すように、ＬＰ−ＣＶＤ法により、カラー絶縁膜４となる第２の絶縁膜であるＴＥＯＳ膜１６を４７ｎｍ堆積した後、第３の絶縁膜であるＳｉＮ膜１７をＬＰ−ＣＶＤ法により３０ｎｍ堆積させる。
【００４２】
このとき、ＴＥＯＳ膜１６は、トレンチ２の側面のうち、ＢＳＧ膜１５に覆われず、露出している部分を覆うように堆積させる。これにより、トレンチ２の側面上にＴＥＯＳ膜１６が設けられる。
【００４３】
なお、ＳｉＮ膜１７は、トレンチ２を埋め尽くさずに、ＴＥＯＳ膜１６の表面を覆う程度に形成すると、後の工程がより容易となる。
【００４４】
次に、図９に示すように、全面をＲＩＥによりエッチングし、トレンチ２内のＢＳＧ膜１５を露出させる。
【００４５】
次に、図１０に示すように、ＢＳＧ膜１６を除去するためにＨＦによりウエットエッチングする。このとき、第２の絶縁膜であるＴＥＯＳ膜１６もＳｉＯ２を含むため、エッチングされ、一部が除去される。これにより、トレンチ２の側面上の一部にＴＥＯＳ膜１６が残存し、カラー絶縁膜４が形成される。このカラー絶縁膜４上に、ＳｉＮ膜１７が残存する。なお、カラー絶縁膜４の垂直方向の長さは、０．８５μｍである。
【００４６】
次に、図１１に示すように、ホット燐酸(Ｈ２ＰＯ４)によりウエットエッチングでＳｉＮ膜１７を除去する。
【００４７】
次に、図１２に示すように、ＬＰ−ＣＶＤ法で、キャパシタ絶縁膜となるＳｉＮ膜１８を、トレンチ２の底面、側面上及びカラー絶縁膜４上に堆積する。このＳｉＮ膜１８の膜厚は、４．９ｎｍである。続いて、蓄積電極となるポリシリコン１９をトレンチ２内に堆積させる。このとき、トレンチ２は、アスペクト比が高いのでボイド７が生じてしまうが、このボイド７は、あってもなくとも良い。
【００４８】
次に、図１３に示すように、トレンチ２内に堆積したポリシリコン１９及びＳｉＮ膜１８を、除去する。
【００４９】
次に、図１４に示すように、トレンチキャパシタ１００と隣接するトランジスタのソース拡散領域と接触する部分に、コンタクト領域８を形成する。図１３に示したような状態では、後に形成されるソース拡散領域と、蓄積電極６とは、絶縁膜であるＳｉＮ膜１８を介しているので、電気的に接続されない。そのため、Ｂ（ボロンを)斜めにイオン注入し、ＳｉＮ膜１８を低抵抗化し、コンタクト領域８を形成する。より具体的には、ＳｉＮ膜１８のＮ原子が近傍に拡散するため、低抵抗化を測ることができる。
【００５０】
この後、図示しないが、隣接するトレンチキャパシタ１００間に素子分離領域を形成し、トランジスタ２００を形成して、図１に示すような一対のトレンチキャパシタ１００とトランジスタ２００とからなるメモリセルを形成することができる。
【００５１】
このように、本実施例に係る半導体集積回路装置の製造方法においては、トレンチ２が、ある程度のテーパーはついているものの、ほぼ垂直に形成されているので、従来の下膨れ形状のトレンチよりも製造が容易である。
【００５２】
また、キャパシタの蓄積電極が、単層からなるので、蓄積電極が下部電極+上部電極という２層構造の蓄積電極を持つキャパシタに比べて信号を書き込み/読み出しやすい。
【００５３】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１に係る半導体集積回路装置の断面図。
【図２】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１。
【図３】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図２。
【図４】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図３。
【図５】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図４。
【図６】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図５。
【図７】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図６。
【図８】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図７。
【図９】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図８。
【図１０】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図９。
【図１１】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１０。
【図１２】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１１。
【図１３】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１２。
【図１４】本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１３。
【符号の説明】
【００５５】
１  半導体基板
２  トレンチ
３  プレート電極
４  カラー絶縁膜
５  キャパシタ絶縁膜
６  蓄積電極
７  ボイド
８  コンタクト領域
１０  シリカガラス（ＡｓＳＧ）
１１  レジスト
１２  Ａｓ拡散領域（プレート電極）
１３  ＳｉＯ２膜
１４  ＳｉＮ膜
１５  ＢＳＧ膜（第１の絶縁膜）
１６  ＴＥＯＳ膜（第２の絶縁膜、カラー絶縁膜）
１７  ＳｉＮ膜（第３の絶縁膜）
１８  ＳｉＮ膜（キャパシタ絶縁膜）
１９  ポリシリコン（蓄積電極）
３０  キャップＴＥＯＳ膜
５０  ゲート酸化膜
５１  ゲート電極
５２  ゲート側壁
５３  ソース拡散領域
１００  トレンチキャパシタ
２００  トランジスタ
３００  素子分離領域
【図１】
2007012817.tif 000003
【図２】
2007012817.tif 000004
【図３】
2007012817.tif 000005
【図４】
2007012817.tif 000006
【図５】
2007012817.tif 000007
【図６】
2007012817.tif 000008
【図７】
2007012817.tif 000009
【図８】
2007012817.tif 000010
【図９】
2007012817.tif 000011
【図１０】
2007012817.tif 000012
【図１１】
2007012817.tif 000013
【図１２】
2007012817.tif 000014
【図１３】
2007012817.tif 000015
【図１４】
2007012817.tif 000016