(57)【要約】【課題】２ビット貯蔵が可能な不揮発性メモリ集積回路装置を提供する。【解決手段】半導体基板、半導体基板内に形成されたソース／ドレーン、ソース／ドレーンの間に形成されたステップリセスチャネル、ステップリセスチャネル領域上の多数の電荷貯蔵ナノクリスタルを含むトラップ構造物及びトラップ構造物上のゲートを含む。【選択図】図１
2007027759.tif 000002
【特許請求の範囲】
【請求項１】
基板と
前記基板内に互いに離隔されたソース及びドレーン領域と
前記互いに離隔されたソース及びドレーン領域の間の基板内に形成されたトレンチと
前記互いに離隔されたソース及びドレーン領域の間の基板上に形成された多数の電荷トラップナノクリスタルと
前記トレンチ内部に延長し前記基板上に形成されたゲートとを含むことを特徴とするマルチビット不揮発性メモリセル。
【請求項２】
前記多数の電荷トラップナノクリスタルは、前記トレンチ内部及び前記トレンチ外へ前記基板に沿って延長したことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項３】
前記ゲートは、前記基板からトレンチ外へ延長したゲート側壁を含み、前記多数の電荷トラップナノクリスタルは前記トレンチ外へ基板に沿って、前記基板からトレンチ外へ前記ゲート側壁に沿って延長した多数の電荷トラップナノクリスタルであることを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項４】
前記ゲートは、前記トレンチ内部及び前記トレンチ外へ前記基板に沿って延長したことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項５】
前記トレンチは、前記ドレーン領域より前記ソース領域に近いことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項６】
前記トレンチは、オープニング、フロア及びその間の側壁を含み、前記オープニングは角をそいだことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項７】
前記トレンチは、オープニング、フロア及びその間の側壁を含み、前記フロアは平らではないことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項８】
前記トレンチはオープニング、フロア及びその間の側壁を含み、前記側壁は階段形であることを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項９】
前記多数の電荷トラップナノクリスタルは、前記基板上に前記ソース及びドレーン領域に隣接するように延長するが、離隔されるように形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項１０】
前記電荷トラップナノクリスタルと前記基板の間に膜をさらに含み、前記膜は前記トレンチ内部より前記トレンチ外の基板上においてさらに厚いことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項１１】
前記トレンチ外の基板は、不揮発性メモリセルのトンネリング層のバードビークの長さと実質的に同一なことを特徴とする請求項１に記載のマルチビット不揮発性メモリセル。
【請求項１２】
半導体基板にステップリセスチャネルを形成する段階と
前記ステップリセスチャネル領域上に多数の電荷トラップナノクリスタルを含むトラップ構造物及びゲート電極の積層構造を形成する段階と
前記積層構造が形成された基板内にソース／ドレーンを形成する段階とを含むことを特徴とする不揮発性半導体集積回路装置の製造方法。
【請求項１３】
前記ステップリセスチャネルの一部領域にゲート絶縁膜及びメインゲートを形成する段階をさらに含み、
前記積層構造を形成する段階は、前記メインゲート電極側壁に絶縁された側壁ゲート電極と前記側壁ゲート電極の下部と前記ステップリセスチャネルの残り領域との間に多数の電荷トラップナノクリスタルを含むトラップ構造物を形成することを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１４】
前記ステップリセスチャネルを形成する段階は、
前記基板にリセスを形成する段階と
前記リセスの上部角の角をそぐ段階とを含むことを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１５】
前記ステップリセスチャネルを形成する段階は、
前記基板にリセスを形成する段階と
等方性エッチングを実施して前記リセスの下部を球形状に形成する段階とを含むことを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１６】
前記ステップリセスチャネルを形成する段階は、
前記基板の一部分を露出させ、露出領域の一方の側に厚さが相異なる部分を有するフォトレジストパターンを形成する段階と
前記フォトレジストパターンをエッチングマスクとして使用して前記基板をエッチングして２ステップリセス領域を形成する段階とを含むことを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１７】
前記トラップ構造物を構成するトンネリング膜は、前記リセスチャネル上の厚さが前記ステップチャネル上の厚さより薄いように形成することを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１８】
前記トラップ構造物の両側は、前記ゲート又は前記側壁ゲートの内側にリセスされるように形成することを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項１９】
前記ナノクリスタルは、ポリシリコンナノクリスタル、ゲルマニウムナノクリスタル、シリコン窒化物ナノクリスタル又はゲルマニウム窒化物ナノクリスタルであることを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項２０】
前記ナノクリスタルは、誘電体ナノクリスタルと半導体ナノクリスタルが積層された積層ナノクリスタルであることを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【請求項２１】
前記ナノクリスタルは、低圧化学気相蒸着法、ＨＦ表面処理と低圧化学気相蒸着法の組合、低圧化学気相蒸着法と窒化法の組合、イオン注入と熱処理結晶化法の組合などで形成されることを特徴とする請求項１２に記載の不揮発性半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ集積回路装置に係り、マルチビットメモリセルを含む不揮発性メモリ集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ集積回路装置は、電源供給が遮断されても貯蔵されたデータを維持できる。従って、不揮発性メモリ集積回路装置は、デジタルカメラ、携帯電話機、ＰＤＡ、ＭＰ３プレーヤーなどの情報通信装置に広く使用される。ところで、情報通信装置の多機能化及び高機能化によって不揮発性メモリ集積回路装置の大容量化及び高集積化が必須的に要求されている。言い換えれば、不揮発性メモリ集積回路装置を構成するメモリセルの高集積化及びメガバイト当りの低コスト化についての要求もまた増大している。このような要求に応じるためにマルチビット（例、２ビット）不揮発性メモリセルが開発された。
【０００３】
最近までに開発された２ビット不揮発性メモリセルは、４段階のスレッショルド電圧レベルを設定し、それぞれのスレッショルド電圧レベルがそれぞれの異なる状態を表現するようにする。ところで、２ビット不揮発性メモリセルのゲート線幅が縮小することによってソース側注入とドレーン側注入が局部的断片（ｌｏｃａｌｉｚｅｄ  ｆｒａｃｔｉｏｎ）にならず、短チャネル効果がチャネル全体に影響を及ぼしてこれを用いた両側の電荷のスレッショルド電圧の寄与度差の区分も難しくなって４段階のスレッショルド電圧に分離することが不可能となる。また、短チャネルであるので、ホットキャリヤの影響が大きくなって書き取りと読み取りのサイクルが反復されることによってトンネリング膜に電子が漸次多くトラップされて元来設定されたスレッショルド電圧よりスレッショルド電圧が高くなって上位段階のスレッショルド電圧レベルと重畳される現象である自己限界現象が発生しやすい。そのため製作したチップの良品率が低下し、品質も低下する。もしプログラム許容ウィンドウを広めるために動作電圧を高めれば、信頼性の低下をもたらし、メモリセル間の干渉も増大させるのでこれもまた好ましくない。
【特許文献１】特開２００２−１００６８７号公報
【特許文献２】特開２００１−０３５９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、マルチビットの情報を安定的に貯蔵できるマルチビットメモリセルを含む不揮発性メモリ集積回路装置及びその製造方法を提供することにある。
【０００５】
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまたは他の技術的課題は以下の記載から当業者に明確に理解される。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明の一実施形態によるマルチビット不揮発性メモリ集積回路装置は、基板、前記基板内に互いに離隔されたソース及びドレーン領域、前記互いに離隔されたソース及びドレーン領域の間の基板内に形成されたトレンチ、前記互いに離隔されたソース及びドレーン領域の間の基板上に形成された多数の電荷トラップナノクリスタル、前記トレンチ内部に延長し、前記基板上に形成されたゲートを含む。
【０００７】
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【０００８】
本発明によれば、次の通りの効果が一つ以上得られる。
【０００９】
一番目、ステップリセスチャネルによって有効チャネル長さが増加して安定した局部的プログラムが可能であってマルチビットの情報を安定的に貯蔵できる。
【００１０】
二番目、ステップリセスチャネルによって有効チャネル長さが増加してホットキャリヤプログラム時発生する自己限界現象が減少する。
【００１１】
三番目、電荷トラップ構造をナノクリスタルとして形成することによってソース側に注入された電子又はドレーン側に注入された電子が側面拡散することを防止できる。従って、メモリセルのサイズをナノスケール又はその以下のサイズに容易に縮小できる。
【発明を実施するための最良の形態】
【００１２】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、多種多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１３】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１４】
図面を参照して、ソース側注入プログラムとドレーン側注入プログラムのプログラム許容ウィンドウが明確に分離できる不揮発性メモリセルについて開示する。以下で不揮発性メモリセルのソース領域とドレーン領域を区分するために、読み取り動作時相対的に高電圧が印加される側をドレーン領域と指称する。
【００１５】
図１は、本発明の一実施形態による不揮発性メモリ集積回路装置を構成する単位メモリセルの断面図である。
【００１６】
図１を参照すれば、単位メモリセルはステップリセスチャネル１１０と多数の電荷トラップナノクリスタル（１３５＿ＮＣ）を含む電荷トラップ構造物１２０、ゲート１５０及びソース／ドレーン（１６０Ｓ、１６０Ｄ）を含む。
【００１７】
具体的には、半導体基板又はＳＯＩ基板のような基板１００の素子分離領域（図示せず）によって限定されたアクティブ領域にソース（１６０Ｓ）とドレーン（１６０Ｄ）が形成されている。ソース（１６０Ｓ）とドレーン（１６０Ｄ）は、図面に示すようにＬＤＤ形態で構成できるが、低濃度不純物領域又は高濃度不純物領域のみにのみ構成されてもよい。
【００１８】
ソース（１６０Ｓ）とドレーン（１６０Ｄ）との間にステップリセスチャネル１１０が限定される。ステップリセスチャネル１１０は、基板１００内に所定深さと幅に形成されたリセス（Ｒ）とリセス（Ｒ）から延長したステップ（Ｓ）に沿って形成される。リセスチャネル（１１０＿ＲＣ）は、ソース（１６０Ｓ）側に隣接して形成できる。ソース（１６０Ｓ）側にリセスチャネル（１１０＿ＲＣ）が形成される場合ソース側注入プログラムとドレーン側注入プログラムの許容ウィンドウをより明確に区分できる。これは、リセスチャネル（１１０＿ＲＣ）の両コーナー側でホット電子の注入の面積が異なり、また適切なチャネル長さを維持するので短チャネル効果の影響を受けるドレーン側と相対的に影響がないソース側のスレッショルド電圧差が明らかになるためである。しかしながら、これはソースドレーン領域（１６０Ｓ、１６０Ｄ）のプロファイルを変化させるなど多様な方法によってセル特性を変化させることができれば、リセスチャネル（１１０＿ＲＣ）に隣接した不純物領域をドレーン領域として動作させることができる。
【００１９】
ステップリセスチャネル１１０領域上には、多数の電荷貯蔵ナノクリスタル（１３５＿ＮＣ）を含む電荷トラップ構造物１２０が形成される。電荷トラップ構造物１２０は、トンネリング膜１２５、多数の電荷トラップナノクリスタル（１３５＿ＮＣ）及びブロッキング膜１４５の積層構造からなることができる。
【００２０】
トンネリング膜１２５は、ＳｉＯ２、ＳｉＯＮ、Ｌａ２Ｏ３、ＺｒＯ２又はＡｌ２Ｏ３の単一膜、積層膜又はこれらの混合膜でありうる。トンネリング膜１２５の厚さは、１ｎｍ〜１００ｎｍ、例えば４．５ｎｍ〜５．５ｎｍ程度であることができるが、これに制限されるものではない。
【００２１】
多数の電荷トラップナノクリスタル（１３５＿ＮＣ）は、直径が１ｎｍ〜１５ｎｍサイズのクラスター又はドット形態に形成された多数のナノクリスタル（１３５＿ＮＣ）であってもよい。ナノクリスタル（１３５＿ＮＣ）間の間隔は数ｎｍ〜数十ｎｍ、例えば１ｎｍ〜１０ｎｍにすることができ、電荷の側面拡散による撹乱現象を防止するため５ｎｍ〜１０ｎｍにすることが好ましい。ナノクリスタル（１３５＿ＮＣ）に電荷がトラップされるので連続的な電荷トラップ膜（例、ＳｉＮ膜又はＢＮ膜）を使用する場合に比べてソース側注入又はドレーン側注入の局部的断片をより効果的に達成できる。
【００２２】
電荷トラップナノクリスタル（１３５＿ＮＣ）は、単層構造（円Ａ）又は多層構造（円Ｂ）でありうる。単層構造（円Ａ）は、半導体ナノクリスタル又は誘電体ナノクリスタルでありうる。半導体ナノクリスタルは、ポリシリコンナノクリスタル又はゲルマニウムナノクリスタルでありうる。誘電体ナノクリスタルは、シリコン窒化物ナノクリスタル又はゲルマニウム窒化物ナノクリスタルでありうる。多層構造（円Ｂ）は、誘電体ナノクリスタル（ＮＣ１）と半導体ナノクリスタル（ＮＣ２）が積層された積層ナノクリスタルからなることができる。勿論場合によっては、高誘電体ナノクリスタル（ＮＣ１）と半導体ナノクリスタル（ＮＣ２）との間に酸化物が介在されてもよい。誘電体ナノクリスタル（ＮＣ１）は、ＳｉＮ、ＢＮ、ＳｉＣ、ＳｉＯＮ、Ａｌ、Ｚｒ、Ｈｆ、Ｌａなどの酸化物、Ａｌ、Ｚｒ、Ｈｆ、Ｌａなどの酸窒化物からなることができ、半導体ナノクリスタル（ＮＣ２）はポリシリコンナノクリスタル又はゲルマニウムナノクリスタルでありうる。
【００２３】
ブロッキング膜１４５は、ナノクリスタル（１３５＿ＮＣ）に貯蔵された電荷がゲート１５０に移動することを遮断するため形成する。従って、ブロッキング膜１４５は、ＳｉＯ２、ＨｆｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙ、ＴａｘＯｙ、ＨｆｘＳｉ１−ｘＯｙ、ＨｆｘＳｉ１−ｘＯｙＮｚなどを少なくとも一つ以上用いて形成した単一膜又は複合膜であってもよいが、これに限定されるものではない。
【００２４】
ゲート１５０は、不純物がドープされた多結晶シリコン膜、金属シリサイド膜、金属膜の単一膜又は金属膜／金属障壁膜、金属膜／不純物がドープされた多結晶シリコン膜、金属シリサイド膜／金属シリサイド膜、金属シリサイド膜／不純物がドープされた多結晶シリコン膜の多層膜からなることができる。金属としては、Ｗ、Ｎｉ、Ｃｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、Ｔｉ−Ａｌ−Ｎ、Ｚｒ、Ｈｆ、Ｔｉ、Ｔａ、Ｍｏ、Ｔａ−Ｐｔ、Ｔａ−Ｔｉ、Ｗ−Ｔｉなどが、金属障壁物質としては、ＷＮ、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＭｏＮなどが、金属シリサイドとしてはＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘなどが使用できるが、これに限定されるものではない。ゲート１５０上面にはキャッピング膜１５５がさらに形成されてもよい。
【００２５】
ゲート１５０の側壁には、スペーサ１５５が形成されており、スペーサ１５５はゲート１５０のパターニング後、パターニング時生成した格子損傷及び不要なトラップサイトを除去するための酸化工程時生成した酸化膜スペーサであるか、或いは絶縁膜を形成した後エッチバックして形成した深いソースドレーン領域形成のためのイオン注入マスクとして使用されるスペーサであるか、或いはこの両者の組み合わせでもよい。
【００２６】
図２は、本発明の一実施形態による不揮発性集積回路装置を構成する単位メモリセルのプログラム（書込み）過程を説明するための概略図である。図２に示すように、プログラムはホット電子注入によって行われる。
【００２７】
下表１に記載されているように何等プログラム動作が行われない不揮発性メモリセルは初期メモリセル形成時に設定された第１レベルのスレッショルド電圧（Ｖｔ１）を有するようになる。
【００２８】
ドレーン側注入の場合には、図２の一行目に示すようにゲート電極に０Ｖ以上の電圧、例えば６Ｖを印加し、ソース（１６０Ｓ）には接地電圧を印加し、ドレーン（１６０Ｄ）には０Ｖ以上の電圧、例えば５Ｖを印加する。印加された電圧によってステップリセスチャネル領域１１０に反転領域が、ドレーン（１６０Ｄ）近傍に空乏領域が形成され、反転領域はドレーン（１６０Ｄ）まで続くことができなく、ピンチオフされる。これにより、ドレーン（１６０Ｄ）と反転領域間には空乏領域が介在される。電子がステップリセスチャネル１１０に沿って形成された反転領域に沿って移動してから反転領域と空乏領域の境界部にぶつかって電子−正孔対を生成するようになる。この時、生成したホット電子は、電子を加速化する水平電界（Ｅｄｓ）及び垂直電界（Ｅｇ）の影響によりトンネリング膜１２５の電位障壁を飛び越えてドレーン（１６０Ｄ）側に配列されている多数のナノクリスタル（１３５＿ＮＣ）に注入される。従って、図２の一行目の左側断面図に示すようにドレーン領域近傍のナノクリスタル（１３５＿ＮＣ）に電子がトラッピングされる。従って、メモリセルは第２レベルのスレッショルド電圧（Ｖｔ２）を有するようになる。
【００２９】
ソース側注入は、図２の二行目に示すように、ドレーン側注入でソース領域（１６０Ｓ）とドレーン領域（１６０Ｄ）に印加する電圧を交換して適用すれば、ドレーン側注入と実質的に同一な原理によってソース側注入が行われるようになる。従って、メモリセルは第３レベルのスレッショルド電圧（Ｖｔ３）を有するようになる。
【００３０】
ソース及びドレーン側注入は、図２の三行目に示すように、ドレーン領域（１６０Ｄ）とソース領域（１６０Ｓ）それぞれの近傍のナノクリスタル（１３５＿ＮＣ）に電子がトラッピングされる。従って、メモリセルは第４レベルのスレッショルド電圧（Ｖｔ４）を有するようになる。
【００３１】
前記のような動作特性によって一つのメモリセルに２ビットのメモリ貯蔵が可能となる。
【００３２】
【表１】
2007027759.tif 000003
【００３３】
前述したようにプログラムされた本発明の一実施形態による不揮発性メモリセルの読み取り動作を図３を参照して説明する。図３に示すように本発明はステップリセスチャネルを備えることによって短チャネル効果の影響を受けず電荷が非連続的なナノクリスタルにトラップされることによって局部的断片が効果的に実現され、ドレーン側注入とソース側注入の読み取り動作が正確に行われる。
【００３４】
具体的には、ソースは接地させ、ドレーン（１６０Ｄ）に所定の電圧を印加した後、第１レベル〜第４レベルのスレッショルド電圧（Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４）の間の第１の読み取り電圧〜第３の読み取り電圧（Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３）をゲート１５０に印加してプログラム状態を確認する。
【００３５】
図３を参照すれば、ソース側注入セルのスレッショルド電圧（Ｖｔ３）がドレーン側注入セルのスレッショルド電圧（Ｖｔ２）より大きく示されている。これは、ドレーン側注入セルとソース側注入セルの場合注入されて局部的断片として存在する電子量が同一であっても順方向読み取り時ステップリセスチャネル１１０に強反転を起こすために要求されるゲート電圧が異なるためである。
【００３６】
具体的には、ドレーン側注入セルでは、電荷がトラップされたドレーン側でのみ臨界電圧が低く、残りの領域では、臨界電圧は第１のレベルスレッショルド電圧（Ｖｔ１）を有する。従って、第１レベルのスレッショルド電圧（Ｖｔ１）以上の電圧を印加すれば、ソース（１６０Ｓ）側では、反転層が形成されてドレーン側に移動電荷が提供される。一方、ドレーン領域には所定の電圧が印加されているのでトラップ電荷領域下部の基板１００に既に空乏領域が形成されている。従って、ナノクリスタル（１３５＿ＮＣ）に注入された電荷を補償できる程度の電界を形成できるゲート電圧である第２レベルのスレッショルド電圧（Ｖｔ２）のみ提供されればソースから提供される移動電荷が空乏領域を通じて移動し、ドレーン電流が流れるようになる。
【００３７】
反面、第２レベルのスレッショルド電圧（Ｖｔ２）と同一なゲート電圧をソース側注入セルのゲートに印加すれば、ソース側にトラップされた電荷のみを補償できるのみである。従って、トラップされた電荷を補償できる第２レベルのスレッショルド電圧とソース近傍のチャネルに強反転を起こすことができる程度の電界を形成できる電圧とを有するゲート電圧が加えられた時にのみ、メモリセルがオンにされてドレーン電流が流れるようになる。従って、ソース側注入時シフトされる第３レベルのスレッショルド電圧（Ｖｔ３）がドレーン側注入時シフトされる第２レベルのスレッショルド電圧（Ｖｔ２）より大きい。
【００３８】
従って、ドレーン側注入セルとソース側注入セルのプログラム状態を明確に区分するためには電荷注入領域が効果的に局部的に断片化されなければならない。ところで、従来の平板チャネルメモリセルにおいてはチャネル長さが短くなることによって局部的断片領域が区分されず、その結果第２のレベルのスレッショルド電圧と第３のレベルのスレッショルド電圧のウィンドウが重ねる問題がある。
【００３９】
反面、本発明の実施形態による不揮発性メモリセルにおいてはステップリセスチャネル１１０によって有効チャネル長さ（Ｌｅｆｆ）が従来の平板チャネルセルの有効チャネル長さに比べて長い。従って、ソース側注入とドレーン側注入がより局部的断片になるようにできる。特に、リセスチャネル（１１０＿ＲＣ）の深さを調節することによってより安定的な局部的断片が可能である。また、有効チャネル長さ（Ｌｅｆｆ）が長くてホットキャリヤであるホット電子の影響が短チャネルである場合に比べて少ないため自己限界現象が発生しない。そして、電荷が連続的な膜にトラップされるのではなく、側方拡散が起こらない不連続的なナノクリスタル内にトラップされるので局部的断片の効果を倍増させることができる。
【００４０】
リセスチャネル（１１０＿ＲＣ）の場合には、下端コーナー部を含んだ広い面積を通じて集中的なホット電子の注入を行うことができる。従って、ステップチャネル（１１０＿Ｓ）に比べて相対的により多くの量のホット電子の注入を行うことができ、適切なチャネル長さなのでソース領域（１６０Ｓ）とドレーン領域（１６０Ｄ）のスレッショルド電圧の区分が明確になる。従って、ソース領域（１６０Ｓ）側にリセスチャネル（１１０＿ＲＣ）を備えることによって、ソース側注入の場合、従来の平板形チャネルに比べてより大きなスレッショルド電圧シフトが起こる。
【００４１】
消去動作は、Ｆ−Ｎトンネリング又はホット−ホール注入によって行うことができ、その方法は当業者に広く知られた多様な方法によって実行できるためそれについての説明は省略する。
【００４２】
従って、図１で説明された本発明の実施形態は基板１００、基板１００内に互いに離隔されたソース及びドレーン領域（１６０Ｓ、１６０Ｄ）、互いに離隔されたソース及びドレーン領域（１６０Ｓ、１６０Ｄ）の間の基板１００内に形成されたトレンチ（Ｒ）を含むマルチビット不揮発性メモリセルを提供する。ゲート１５０は、トレンチ（Ｒ）内部に延長し、基板１００上に形成される。多数の電荷トラップクリスタル（１３５＿ＮＣ）は互いに離隔されたソース及びドレーン領域の間の基板上に提供される。多数の電荷トラップクリスタル（１３５＿ＮＣ）は、トレンチ内部及びトレンチ外へ基板に沿って延長する。ゲート１５０は、トレンチ（Ｒ）内部及び前記トレンチ外へ前記基板に沿って延長する。トレンチ（Ｒ）は、ドレーン領域（１６０Ｄ）よりソース領域（１６０Ｓ）に近い。トレンチは、オープニング、フロア及びその間の側壁を含むことができる。図１の実施形態で、フロアは平らであり、側壁はスロープ状にされ、オープニングは傾かず、角をそぐか、或いは丸い。他の実施形態では、オープニングは角をそぐことができ、フロアは平らでないことができ、側壁は階段形であることができ、電荷トラップナノクリスタルは基板上にソース及びドレーン領域に隣接するように延長するが、離隔されるように形成できる。
【００４３】
図４は、本発明の一実施形態の変形例を示す断面図である。
【００４４】
図４を参照すれば、リセスチャネル（１００＿ＲＣ）を構成するリセス（Ｒ）の上端部の角がそいであり、リセスチャネル（１１０＿ＲＣ）とステップチャネル（１１０＿Ｓ）の連結部（点円Ｃ）が電界の集中する垂直なプロファイルを有しない点において図１の一実施形態と差があり、残りの構成要素は実質的に同一である。角をそぐことは、直線的な形態だけではなく、曲線的な形態などをも全て含む。
【００４５】
図５は、本発明の一実施形態の他の変形例を示す断面図である。
【００４６】
図５を参照すれば、リセスチャネル（１００＿ＲＣ）を構成するリセス（Ｒ′）の下部（フロア）が球形状という点において図１の一実施形態と差があり、残りの構成要素は実質的に同一である。リセス（Ｒ′）の下部が球形状を有することによって有効チャネル長さ（Ｌｅｆｆ）をよりさらに効果的に増大させうる。
【００４７】
他の実施形態においては、その他の平らではないフロアを使用してもよい。
【００４８】
図６は、本発明の一実施形態のさらに他の変形例を示す断面図である。
【００４９】
図６を参照すれば、ステップリセスチャネル１１０がリセス（Ｒ）と、リセス（Ｒ）から延長して形成された第１及び第２のステップ（Ｓ１、Ｓ２）からなっているという点において、図１の実施形態と差があり、残りの構成要素は実質的に同一である。２ステップチャネルからなることによって有効チャネル長さ（Ｌｅｆｆ）をよりさらに効果的に増大させることができる。
【００５０】
図７は、本発明の一実施形態のさらに他の変形例を示す断面図である。
【００５１】
図７を参照すれば、トラップ構造物１２０の両側がゲート１５０内側にリセス（点円Ｄ）されて形成されており、スペーサ（１５５′）がリセスされた部分を充填している点において、図１の一実施形態と差があり、残り構成要素は実質的に同一である。リセスを通じてトラップ構造物１２０が側面に拡散されたソース及びドレーン領域（１６０Ｓ、１６０Ｄ）とオーバーラップしないようにできる。従って、ソース及びドレーン領域（１６０Ｓ、１６０Ｄ）とオーバーラップする領域のナノクリスタルにトラップされた電荷が消去動作時に容易に消去されないという現象を防止できる。
【００５２】
図８は、本発明の一実施形態のさらに他の変形例を示す断面図である。
【００５３】
図８を参照すれば、リセスチャネル（１１０＿ＲＣ）上のトンネリング膜（１２５＿ＲＣ）の厚さ（ｔ１）がステップチャネル（１１０＿Ｓ）上のトンネリング膜（１２０＿Ｓ）の厚さ（ｔ２）より薄いという点において、図１の一実施形態と差があり、残りの構成要素は実質的に同一である。トンネリング絶縁膜（１２０＿ＲＣ）の薄いソース側に、より多くのホット電子が効果的に注入できる。従って、ソース側注入によるスレッショルド電圧シフトとドレーン側注入によるスレッショルド電圧シフトを確実に差別化して、プログラム許容ウィンドウをより確実にする。
【００５４】
図４〜図８に示す変形実施形態は、単独に又はこれらを互いに組み合わせて適用できる。例えばリセスの上部は角をそぎ、下部は球形を有するように形成できる。
【００５５】
図９Ａ〜図９Ｃは、本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための断面図である。
【００５６】
図９Ａを参照すれば、半導体基板１００にリセス（Ｒ）を形成する。
【００５７】
図９Ａの左側に示すように、素子分離領域（図示せず）によって限定された活性領域にリセス（Ｒ）を限定するエッチングマスク１０２を形成した後エッチング工程を行い、リセス（Ｒ）を形成する。
【００５８】
必要に応じてはリセス（Ｒ）形成後、エッチングマスク１０２によって露出される領域の幅が広くなるようにエッチングマスクを一部除去して等方性エッチング特性を示す化学乾式エッチング又は湿式エッチング液を使用して露出されたリセス（Ｒ）の上端部を角をそいでもよい（図４参照）。
【００５９】
またはリセス（Ｒ）を形成した後エッチングマスク１０２を除去しない状態で等方性エッチング特性を示す化学乾式エッチング又は湿式エッチング液を使用してリセス（Ｒ）の下部を球形に作ってもよい（図５参照）。
【００６０】
代わりに、図９Ａの右側に示すように、リセス（Ｒ）を形成するためのエッチングマスク１０３を、基板１００の一部分を露出させ露出領域の一側に厚さが相異なる部分を有するフォトレジストパターンへと形成し、前記エッチングマスク１０３を使用して基板１００をエッチングして２ステップのリセス領域（Ｒ、Ｓ１、Ｓ２）を形成してもよい。
【００６１】
図面には示さないが、リセス（Ｒ）形成後ウェル形成のためのイオン注入及びチャネルイオン注入を実施できる。
【００６２】
図９Ｂを参照すれば、トンネリング膜１２５、電荷トラップナノクリスタル（１３５＿ＮＣ）、ブロッキング膜１４５を順次通り形成する。
【００６３】
トンネリング膜１２５は、ＳｉＯ２、ＳｉＯＮ、Ｌａ２Ｏ３、ＺｒＯ２又はＡｌ２Ｏ３の単一膜、積層膜又はこれらの混合膜をＣＶＤ、ＡＬＤなどの方法を使用して１ｎｍ〜１００ｎｍ厚さ、好ましくは、４．５ｎｍ〜５．５ｎｍ程度に形成する。
【００６４】
トンネリング膜１２５形成時、まずトンネリング膜を形成した後、リセス（Ｒ）領域上のトンネリング膜を除去した後、二次的にトンネリング膜を形成すればリセス（Ｒ）領域上のトンネリング膜の厚さがステップ（Ｓ）領域上のトンネリング膜の厚さより薄いようにできる。
【００６５】
電荷トラップナノクリスタル（１３５＿ＮＣ）を単層構造に形成する場合には、半導体ナノクリスタル又は誘電体ナノクリスタルとして形成できる。例えば、ＬＰＣＶＤなどの工程を通じてシリコンソースガスとＨ２を５００℃〜６２０℃で１０秒〜１５秒間反応させると、ポリシリコンナノクリスタルを形成できる。ＬＰＣＶＤ前にトンネリング膜１２５表面を１％ＨＦ液に処理する段階をさらに遂行すれば、超高密度（例、５×１０１１〜１×１０１１／ｃｍ２）に互いに隔離されたナノクリスタルの形成がより容易にできる。
【００６６】
または同様な方法でシリコンソースガスの代わりにゲルマニウムソースガスを反応ガスとして使用してゲルマニウムナノクリスタルを形成できる。一方、半導体ナノクリスタルを窒化させれば、シリコン窒化物ナノクリスタル又はゲルマニウム窒化物ナノクリスタルを形成できる。また、ＳｉＮ、ＢＮ、ＳｉＣ、ＳｉＯＮ、Ａｌ、Ｚｒ、Ｈｆ、Ｌａなどの酸化物、Ａｌ、Ｚｒ、Ｈｆ、Ｌａなどの酸窒化物からなった誘電膜を形成した後、その上に半導体ナノクリスタル（図１のＮＣ２）を形成し、これをエッチングマスクとして使用して誘電膜をエッチングして誘電膜ナノクリスタル（図１のＮＣ１）を形成して電荷トラップナノクリスタルを多層構造として形成できる。
【００６７】
ブロッキング膜１４５は、ＳｉＯ２、ＨｆｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙ、ＴａｘＯｙ、ＨｆｘＳｉ１−ｘＯｙ、ＨｆｘＳｉ１−ｘＯｙＮｚなどを少なくとも一つ以上用いて形成した単一膜又は複合膜を使用して形成できる。ブロッキング膜は、ＣＶＤ又はＬＰＣＶＤなどの工程を通じて約５ｎｍ〜１５ｎｍ厚さで形成できる。
【００６８】
続いて、ブロッキング膜１４５、電荷トラップナノクリスタル（１３５＿ＮＣ）、トンネリング膜１２５を活性領域別に分離してプリトラップ構造物１１９を形成する。
【００６９】
図９Ｃを参照すれば、ゲートを形成するための導電膜、キャッピング膜を順次通り形成した後、パターニングしてゲート１５０、キャッピング膜パターン１５２及び電荷トラップ構造１２０を完成する。
【００７０】
ゲート１５０を形成するための導電膜は、不純物がドープされた多結晶シリコン膜、金属シリサイド膜、金属膜の単一膜又は金属膜／金属障壁膜、金属膜／不純物がドープされた多結晶シリコン膜、金属シリサイド膜／金属シリサイド膜、金属シリサイド膜／不純物がドープされた多結晶シリコン膜の多層膜として形成できる。金属としては、Ｗ、Ｎｉ、Ｃｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、Ｔｉ−Ａｌ−Ｎ、Ｚｒ、Ｈｆ、Ｔｉ、Ｔａ、Ｍｏ、Ｔａ−Ｐｔ、Ｔａ−Ｔｉ、Ｗ−Ｔｉなどが、金属障壁物質としては、ＷＮ、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＭｏＮなどが、金属シリサイドとしてはＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘなどが使用できるが、これに限定されるものではない。
【００７１】
キャッピング膜パターン１５２は、窒化膜、高温低圧蒸着酸化膜、又はこれらの積層膜を使用して形成できる。
【００７２】
以後、パターニング時生成した格子損傷及び不要なトラップサイトを除去するための酸化工程を実施する。ステップチャネル（１１０＿ＳＣ）の長さが酸化工程時トンネリング膜１２５のバードビークの長さと実質的に同一な場合には、酸化工程後にステップチャネル（１１０＿ＳＣ）上のトンネリング膜の厚さがリセスチャネル（１１０＿ＲＣ）上のトンネリング膜の厚さより厚くてもよい。
【００７３】
イオン注入前に湿式エッチングなどを実施して図９Ｃの右側に示すように電荷トラップ構造物１２０をリセスさせてもよい。
【００７４】
最後に、ソース／ドレーン（１６０Ｓ、１６０Ｄ）形成のためのイオンを注入する。ソース／ドレーン（１６０Ｓ、１６０Ｄ）形成は、メモリセルの特性によって低濃度不純物領域のみに形成してもよく、酸化工程し、低濃度不純物領域を形成し、絶縁膜を形成し、スペーサを形成した後に、高濃度不純物領域を形成してソース／ドレーンを形成してもよい。
【００７５】
以後、半導体素子の技術分野で当業者に広く知られた工程段階によってメモリセルに電気的信号の入出力が可能なようにする配線を形成する段階、基板上にパッシベーション層を形成する段階及び前記基板をパッケージする段階をさらに行い、不揮発性メモリ集積回路装置を完成する。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。
【００７６】
図１０Ａ及び図１０Ｂは、本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの他の製造方法を説明するための断面図である。
【００７７】
図１０Ａを参照すれば、図９Ａを参照して説明したようにリセス（Ｒ）を形成した後、基板１００全面に酸化膜１１２を形成する。この時、酸化膜１１２の厚さは、最終電荷トラップ構造（図１の１２０参照）を構成するトンネリング膜１２５、ナノクリスタル（１３５＿ＮＣ）、及びブロッキング膜１４５の全体の厚さになるように形成する。続いて、半導体イオン注入１１４工程を実施する。酸化膜１１２内の微細円（○）はイオン注入を概略的に表示するためのものである。
【００７８】
図１０Ｂを参照すれば、結晶化熱処理１１６を遂行して注入された半導体イオンを結晶化させて多数のナノクリスタル（１３５＿ＮＣ）を形成する。結晶化熱処理１１６は、窒素雰囲気で約９５０℃温度で実施できるが、これに制限されるものではない。結晶化熱処理１１６の条件によってナノクリスタル（１３５＿ＮＣ）の大きさ、密度などが調節できる。
【００７９】
後続工程は、図９Ｃを参照して説明したことと実質的に同一に遂行できるためそれについての説明は省略する。
【００８０】
図１１は、本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの断面図である。
【００８１】
図１１を参照すれば、単位メモリセルはメインゲート２１５の両側壁に側壁ゲート２５０を備え、側壁ゲート２５０とチャネル領域を構成する基板２００の間にトラップ構造物２２０を備えるという点において一実施形態と差がある。トラップ構造物２２０がステップリセスチャネル２１０の両側にのみ存在するため、ソース側注入とドレーン側注入の局部的断片の効果がより強化される。従って、この実施形態で、ゲート２１５は基板２００からトレンチ（Ｒ）の外へ延長したゲート側壁を含み、前記多数の電荷トラップナノクリスタル（２３５＿ＮＣ）は、トレンチ（Ｒ）の外へ基板２００に沿って、前記基板２００からトレンチ（Ｒ）の外へ前記ゲート側壁に沿って延長する。
【００８２】
具体的には、基板２００に形成されたステップリセスチャネル２１０の一部領域にゲート絶縁膜２１２を介在してメインゲート２１５が形成されている。メインゲート２１５の側壁に側壁ゲート２５０が形成され、側壁ゲート２５０とメインゲート２１５の間及び側壁ゲート２５０とステップリセスチャネル２１０の残り一部領域の間にトラップ構造物２２０が介在される。トラップ構造物２２０は、一実施形態と同様にトンネリング膜２２５、電荷トラップナノクリスタル（２３５＿ＮＣ）及びブロッキング膜２４５を含む。側壁ゲート２５０に整列されて基板２００内にソース（２６０Ｓ）及びドレーン（２６０Ｄ）が形成されている。
【００８３】
図４〜図８に示す変形例は図１１に示す不揮発性メモリ集積回路装置にも同一に変形して適用でき、これについての説明は重複を避けるため省略する。
【００８４】
図１２Ａ〜図１２Ｃは、本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの製造方法を説明するための断面図である。
【００８５】
図１２Ａを参照すれば、一実施形態の製造方法において説明した方法を使用して基板２００内にリセス（Ｒ）及びステップ（Ｓ）を形成した後、ゲート絶縁膜２１２及びメインゲート２１５を形成する。
【００８６】
ゲート絶縁膜２１２は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ランタン（Ｌａ）酸化物などの物質を使用して１０〜１００ｎｍ厚さで形成できる。
【００８７】
メインゲート２１５は、不純物がドープされた多結晶シリコン膜、金属シリサイド膜、金属膜の単一膜又は金属膜／金属障壁膜、金属膜／不純物がドープされた多結晶シリコン膜、金属シリサイド膜／金属シリサイド膜、金属シリサイド膜／不純物がドープされた多結晶シリコン膜の多層膜からなることができる。
【００８８】
図１２Ｂを参照すれば、メインゲート２１５が形成された基板全面にトンネリング膜２２５、電荷トラップナノクリスタル（２３５＿ＮＣ）、ブロッキング膜２４５を順次通り形成する。各物質の種類、厚さ、形成方法などについては図９Ａ〜図１０Ｂでの説明に代える。
【００８９】
図１２Ｃを参照すれば、メインゲート２１５側壁に側壁ゲート２５０を形成する。側壁ゲート２５０は、メインゲート２１５と同一な導電膜を全面に形成した後エッチバック方法によって形成できる。
【００９０】
以後側壁ゲート２５０をエッチングマスクとして使用してトンネリング膜２２５、電荷トラップナノクリスタル（２３５＿ＮＣ）、ブロッキング膜２４５を順次通りエッチングして電荷トラップ構造（図１１の２２０参照）を完成する。この時、メインゲート２１５上面のトンネリング膜２２５、電荷トラップナノクリスタル（２３５＿ＮＣ）、ブロッキング膜２４５も一緒に除去できる。続けてソース（２６０Ｓ）、ドレーン（２６０Ｄ）形成のためのイオン注入工程を実施して図１１に示すような不揮発性メモリセルを完成する。
【００９１】
以下、図１３〜図１５を参照して本発明の実施形態によるメモリセル構造がＮＡＮＤ型不揮発性メモリ集積回路装置に適用されて実現された場合を例示する。
【００９２】
図１３は、本発明の実施形態によるメモリセル構造が適用されるＮＡＮＤ型不揮発性メモリ集積回路装置の等価回路図であり、図１４は図１３に示すＮＡＮＤ型不揮発性メモリ集積回路装置のセルアレイ領域の一部平面図である。
【００９３】
図１３及び図１４を参照すれば、ＮＡＮＤ型不揮発性メモリ集積回路装置のセルアレイ領域（Ａ）には、多数のセルブロック（Ｃｅｌｌ＿Ｂｌｏｃｋ）が反復して配列される。各セルブロック（Ｃｅｌｌ＿Ｂｌｏｃｋ）毎に複数の活性領域（ＡＲ）が配列され、活性領域（ＡＲ）と垂直にストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）及び共通ソースライン（ＣＳＬ）が配列される。ストリング選択ライン（ＳＳＬ）と接地選択ライン（ＧＳＬ）との間には多数のワードライン（ＷＬ０〜ＷＬ（ｍ−１））が配列される。そして、多数のビットライン（ＢＬ０〜ＢＬｎ−１）が多数のワードライン（ＷＬ０〜ＷＬｍ−１）と交差するように配列される。ビットライン（ＢＬ）とワードライン（ＷＬ）が交差する領域には、それぞれメモリセル（ＭＣ０〜ＭＣ（ｍ−１）×（ｎ−１））が画定され、ビットライン（ＢＬ）とストリング選択ライン（ＳＳＬ）及び接地選択ライン（ＧＳＬ）が交差する領域にはそれぞれストリング選択トランジスタ（ＳＳＴ）と接地選択トランジスタ（ＧＳＴ）が画定される。ストリング選択トランジスタ（ＳＳＴ）、多数のメモリセル（ＭＣ０〜ＭＣ（ｍ−１）×（ｎ−１））及び接地選択トランジスタ（ＧＳＴ）が直列に連結されて一つのストリング（Ｓ）を構成する。ビットライン（ＢＬ）別に各セルブロック（Ｃｅｌｌ＿Ｂｌｏｃｋ）毎に形成されたストリングが並列に連結される。すなわち、各ストリング（Ｓ）のストリング選択トランジスタ（ＳＳＴ）のドレーンがビットラインコンタクト（ＢＬＣ）を通じてビットライン（ＢＬ）と連結される。接地選択トランジスタ（ＧＳＴ）のソース５５は共通ソースライン（ＣＳＬ）に連結される。周辺回路領域（Ｂ）の上、下部にはページバッファ（Ｐ／Ｂ）が、左右側にはロウデコーダー（Ｒ／Ｄ）などが配列される。
【００９４】
図１５は、本発明の一実施形態によるメモリセル構造が適用されたＮＡＮＤ型不揮発性メモリ集積回路装置の断面図である。
【００９５】
図１５を参照すれば、基板１００に形成された浅いトレンチ素子分離領域によって多数の活性領域（ＡＲ）が画定される。基板１００には、セルアレイ領域と周辺回路領域に形成されるトランジスタの特性が最適化されるようにするためのウェル（図示せず）が形成されてもよい。例えば、セルアレイ領域にはポケット形ｐウェルが形成され、周辺回路領域にはｎウェル及びｐウェルがそれぞれ形成されてもよい。
【００９６】
各活性領域（ＡＲ）には、ストリング選択トランジスタ（ＳＳＴ）、多数のメモリセル（ＭＣ０〜ＭＣ（ｍ−１））及び接地選択トランジスタ（ＧＳＴ）が互いにソース／ドレーン領域５５を共有する形態で直列に連結されてストリング（Ｓ）を構成する。そしてストリング（Ｓ）はビットラインコンタクト（ＢＬＣ）を通じてビットライン（ＢＬ）に連結される。
【００９７】
ストリング選択トランジスタ（ＳＳＴ）は、ストリング選択ライン（ＳＳＬ）に、メモリセル（ＭＣ０〜ＭＣ（ｍ−１））は、各ワードライン（ＷＬ０〜ＷＬ（ｍ−１））に、接地選択トランジスタ（ＧＳＴ）は接地選択ライン（ＧＳＬ）にそれぞれ結合される。ストリング選択トランジスタ（ＳＳＴ）、多数のメモリセル（ＭＣ０〜ＭＣｍ−１）及び接地選択トランジスタ（ＧＳＴ）は全て図１の実施形態で説明したように、ステップリセスチャネル領域に形成された電荷トラップ構造１２０とゲート１５０、キャッピング膜１５２及びスペーサ１５５を含む。
【００９８】
共通ソースライン（ＣＳＬ）は、接地選択トランジスタ（ＧＳＴ）のソースと接続し、ビットライン（ＢＬ）はビットラインコンタクト（ＢＬＣ）を通じてストリング選択トランジスタ（ＳＳＴ）のドレーンと接続する。未説明符号１７０は、層間絶縁膜を示す。
【００９９】
図面を例示して説明しなかったが、本発明の実施形態はＮＯＲ型不揮発性メモリ集積回路装置にも適用できることは勿論である。
【０１００】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されたい。
【産業上の利用可能性】
【０１０１】
本発明は、不揮発性メモリ集積回路装置に適用されうる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施形態による不揮発性メモリ集積回路装置を構成する単位メモリセルの断面図である。
【図２】本発明の一実施形態による不揮発性集積回路装置を構成する単位メモリセルのプログラム（書き込み）過程を説明するための概略図である。
【図３】本発明の一実施形態による不揮発性集積回路装置を構成する単位メモリセルのスレッショルド電圧の分布を示す概略図である。
【図４】本発明の一実施形態の変形例を示す断面図である。
【図５】本発明の一実施形態の他の変形例を示す断面図である。
【図６】本発明の一実施形態のさらに他の変形例を示す断面図である。
【図７】本発明の一実施形態のさらに他の変形例を示す断面図である。
【図８】本発明の一実施形態のさらに他の変形例を示す断面図である。
【図９Ａ】本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための断面図である。
【図９Ｂ】本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための断面図である。
【図９Ｃ】本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの製造方法を説明するための断面図である。
【図１０Ａ】本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの他の製造方法を説明するための断面図である。
【図１０Ｂ】本発明の一実施形態による不揮発性集積回路装置を構成する不揮発性メモリセルの他の製造方法を説明するための断面図である。
【図１１】本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの断面図である。
【図１２Ａ】本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの製造方法を説明するための断面図である。
【図１２Ｂ】本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの製造方法を説明するための断面図である。
【図１２Ｃ】本発明の他の実施形態による不揮発性集積回路装置を構成する単位メモリセルの製造方法を説明するための断面図である。
【図１３】本発明の実施形態によるメモリセル構造が適用されるＮＡＮＤ型不揮発性メモリ集積回路装置の等価回路図である。
【図１４】図１３に示すＮＡＮＤ型不揮発性メモリ集積回路装置のセルアレイ領域の一部の平面図である。
【図１５】図１に示すメモリセル構造が適用されたＮＡＮＤ型不揮発性メモリ集積回路装置の断面図である。
【符号の説明】
【０１０３】
１００  基板
１１０  ステップリセスチャネル
１２０  電荷トラップ構造物
１２５  トンネリング膜
１３５＿ＮＣ  電荷トラップナノクリスタル
１４５  ブロッキング膜
１５０  ゲート
１６０Ｓ  ソース
１６０Ｄ  ドレーン
【図１】
2007027759.tif 000004
【図２】
2007027759.tif 000005
【図３】
2007027759.tif 000006
【図４】
2007027759.tif 000007
【図５】
2007027759.tif 000008
【図６】
2007027759.tif 000009
【図７】
2007027759.tif 000010
【図８】
2007027759.tif 000011
【図９Ａ】
2007027759.tif 000012
【図９Ｂ】
2007027759.tif 000013
【図９Ｃ】
2007027759.tif 000014
【図１０Ａ】
2007027759.tif 000015
【図１０Ｂ】
2007027759.tif 000016
【図１１】
2007027759.tif 000017
【図１２Ａ】
2007027759.tif 000018
【図１２Ｂ】
2007027759.tif 000019
【図１２Ｃ】
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【図１３】
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【図１４】
2007027759.tif 000022
【図１５】
2007027759.tif 000023