(57)【要約】【課題】  特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタを有する半導体装置の製造方法及び、半導体装置を提供する。【解決手段】  まず始めに、Ｓｉ基板１上にＳｉＧｅ層３を形成し、ＳｉＧｅ層３のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除き、トレンチを形成する。次に、このトレンチ内が埋め込まれ且つＳｉＧｅ層３上が覆われるように、Ｓｉ基板１上にＳｉ層１０を形成する。そして、トランジスタ形成領域の外側にあるＳｉ層１０と、当該外側にあるＳｉＧｅ層３とを順次エッチングして取り除くことにより、トランジスタ形成領域の周囲に沿ってＳｉＧｅ層３の側面を露出させる。その後、ＳｉＧｅ層３をその露出した側面からエッチングして取り除くことにより、トランジスタ形成領域のＳｉ層１０下に空洞部１５を形成し、続いて、この空洞部１５内にＳｉＯ２膜１７を形成する。【選択図】  図２
2007027231.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ形成領域の半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、
前記第２半導体層下の前記第１半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、
トランジスタ形成領域の外側にある前記第２半導体層と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、
前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に当該第１半導体層よりもエッチングの選択比が小さな半導体層Ａを形成する工程と、
前記第１半導体層と前記半導体層Ａとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記半導体層Ａと同じ材料からなる半導体層Ｂを形成する工程と、
前記半導体層Ａと前記半導体層Ｂとで構成される第２半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、
前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２半導体層を形成した後で、当該第２半導体層上に酸化防止膜を形成する工程を含み、
前記第１半導体層の端部を露出させる工程では、
前記酸化防止膜のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第２半導体層及び前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記空洞部内に埋め込み酸化膜を形成する工程では、
前記第２半導体層と前記半導体基板とを熱酸化することにより、前記空洞部内に前記埋め込み酸化膜を形成する、ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記空洞部内に埋め込み酸化膜を形成した後で、前記酸化防止膜をエッチングして取り除く工程と、
前記酸化防止膜が取り除かれた前記第２半導体層の前記ソース形成領域と前記ドレイン形成領域とに挟まれた部分上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース形成領域の前記第２半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第２半導体層にドレイン層を形成する工程と、を含むことを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、
前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ埋め込み酸化膜が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には埋め込み酸化膜は無く、
前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び、半導体装置に関し、特に、特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えることができるようにしたものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタ（以下、「ＳＯＩトランジスタ」という。）は、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
その一方で、酸化シリコン（ＳｉＯ２）はシリコン（Ｓｉ）に比べて熱伝導率が悪いため、ＳＯＩデバイスの動作温度は、従来のシリコンデバイスに比べて高くなる。この現象は、セルフヒート効果と呼ばれ、デバイスのパフォーマンスや、信頼性を悪化させる一因となっている。
また、ＳＯＩトランジスタでは、基板浮遊効果も問題である。この効果が及ぼす影響としては、例えばＮｃｈトランジスタでは、インパクトイオン化によりドレイン端にホールが発生し、このホールがボディに蓄積されることにより耐圧が劣化する等が挙げられる。
【０００４】
このような問題を解決するために、ソース／ドレインのみがＳＯＩ構造になっているＤＳＯＩ（Ｄｒａｉｎ／Ｓｏｕｒｃｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタが提案されている（例えば、非特許文献１参照。）。
この非特許文献１に開示されたＤＳＯＩトランジスタは、上記ＳＩＭＯＸ法を応用した製造方法で作られてきた。即ち、まずは始めに、シリコン（Ｓｉ）基板全体にマスクを形成し、ＳＯＩ構造を作りたい部分（ここでは、ソース／ドレイン）に窓を開ける。次に、ボックスとなる部分をターゲットとして、酸素イオンを高濃度にイオン注入する。その後、Ｓｉ基板を高温でアニールして、ソース／ドレイン下のボックスの深さにＳｉＯ２領域を形成する。この方法によれば、ソース／ドレイン下にのみＳｉＯ２領域を形成し、チャネル下にはＳｉＯ２領域を形成しないので、セルフヒート効果や、基板浮遊効果を抑制することができた。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｐｉｎｇ  Ｈｅ，ｅｔ  ａｌ．ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ，２００２，ｐ５５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記ＤＳＯＩトランジスタの製造方法によれば、Ｓｉ基板の結晶性維持の観点から、酸素イオンの注入中にＳｉ基板を加熱する必要があり、そのため、いわゆる「ホットインプラ装置」が必要である。また、ソース／ドレイン下にＳｉＯ２領域を形成するために、１３００℃以上の熱処理が可能な「高温アニール炉」が必要である。つまり、ＳＩＭＯＸ法を行うための特殊な装置とそれらを稼動するための電力が必要であり、コスト高であるとともに環境への負荷も大きかった。（問題点１）。
【０００６】
また、上記ＤＳＯＩトランジスタの製造方法によれば、高濃度の酸素イオン注入によってＳｉ基板に結晶欠陥が生じ、この欠陥がデバイス特性に悪影響を与えてしまうおそれがあった（問題点２）。
本発明は、このような事情に鑑みてなされたものであって、特殊な製造装置とそれに伴う環境への負荷を減少し、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタを有する半導体装置の製造方法及び、半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、トランジスタ形成領域の半導体基板上に第１半導体層を形成する工程と、前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【０００８】
ここで、「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えばシリコンゲルマニウム（ＳｉＧｅ）層である。また、「第２半導体層」は例えばＳｉ層である。このような第１半導体層と第２半導体層は、例えばエピタキシャル成長法により形成する。
発明１の半導体装置の製造方法によれば、ＳＩＭＯＸ法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタの提供が可能である。
【０００９】
〔発明２〕  発明２の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、トランジスタ形成領域の外側にある前記第２半導体層と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、ＳＩＭＯＸ法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタの提供が可能である。
【００１０】
〔発明３〕  発明３の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に当該第１半導体層よりもエッチングの選択比が小さな半導体層Ａを形成する工程と、前記第１半導体層と前記半導体層Ａとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記半導体層Ａと同じ材料からなる半導体層Ｂを形成する工程と、前記半導体層Ａと前記半導体層Ｂとで構成される第２半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【００１１】
ここで、「半導体層Ａ」及び「半導体層Ｂ」は例えばＳｉ層である。このような半導体層Ａと半導体層Ｂは、例えばエピタキシャル成長法により形成する。
発明３の半導体装置の製造方法によれば、ＳＩＭＯＸ法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタの提供が可能である。
【００１２】
また、この半導体装置の製造方法によれば、ソース形成領域とドレイン形成領域の第２半導体層だけが厚く、その表面はゲート電極下の第２半導体層の表面よりも上側に位置する構造（即ち、エレベーテッドソース／ドレイン構造）を形成することができる。例えば、半導体層Ａを厚く形成することで、ソース形成領域とドレイン形成領域の第２半導体層だけを選択的に厚くすることが可能である。従って、ソース層及びドレイン層にコンタクトするプラグ電極等が埋め込み酸化膜まで到達してしまう等の不具合を防ぐことができる。
【００１３】
〔発明４〕  発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記第２半導体層を形成した後で、当該第２半導体層上に酸化防止膜を形成する工程を含み、前記第１半導体層の端部を露出させる工程では、前記酸化防止膜のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第２半導体層及び前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる、ことを特徴とするものである。
【００１４】
ここで、酸化防止膜とは、例えば、シリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（Ｓｉ３Ｎ４）とからなる積層構造の膜である。このような膜は、例えばＣＶＤ法によって形成する。
発明４の半導体装置の製造方法によれば、第２半導体基板を熱処理しても、酸化防止膜によって第２半導体層の上面の酸化を防ぐことができる。従って、第２半導体層と半導体基板とを熱酸化することにより、空洞部内に埋め込み酸化膜を形成することが可能である。
【００１５】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記空洞部内に埋め込み酸化膜を形成する工程では、前記第２半導体層と前記半導体基板とを熱酸化することにより、前記空洞部内に前記埋め込み酸化膜を形成する、ことを特徴とするものである。
このような構成であれば、空洞部内に埋め込み酸化膜を隙間無く形成することが容易である。
【００１６】
〔発明６〕  発明６の半導体装置の製造方法は、発明４又は発明５の半導体装置の製造方法において、前記空洞部内に埋め込み酸化膜を形成した後で、前記酸化防止膜をエッチングして取り除く工程と、前記酸化防止膜が取り除かれた前記第２半導体層の前記ソース形成領域と前記ドレイン形成領域とに挟まれた部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース形成領域の前記第２半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第２半導体層にドレイン層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、エレベーテッドソース／ドレイン構造のＤＳＯＩトランジスタを載せた半導体装置（即ち、ＤＳＯＩデバイス）の提供が可能である。
【００１７】
〔発明７〕  発明７の半導体装置は、半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ埋め込み酸化膜が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には埋め込み酸化膜は無く、前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とするものである。ここで、「（半導体層の）厚さが大きく」とは、ソース層及びドレイン層上にプラグ電極等を形成する際に、プラグ電極が半導体層を突き抜けてその下の埋め込み酸化膜まで達してしまうことが少なくとも無い程度に、当該半導体層の厚さが大きい、ということである。
【００１８】
発明７の半導体装置によれば、ソース層及びドレイン層にコンタクトするプラグ電極等が埋め込み酸化膜まで到達してしまう等の不具合を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜図３（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
図１（Ａ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１を用意する。次に、図１（Ｂ）に示すように、このＳｉ基板１上にＳｉＧｅ層３を形成し、その上に第１のＳｉ層５を形成する。ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長法（又は、選択エピタキシャル成長法）によって形成する。
【００２０】
なお、ＳｉＧｅ層３を形成する前に、Ｓｉ基板１に対してドライエッチング処理を行っていた場合には、そのドライエッチング処理によってＳｉ基板１にダメージが生じた可能性がある。そこで、このダメージを取り除くために、ＳｉＧｅ層３を形成する前にＳｉ基板１の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除いておいても良い。
次に、図１（Ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＧｅ層３とＳｉ層５とからなる積層体に、Ｓｉ基板１の表面を露出させるトレンチ（溝部）７を形成する。このトレンチ７は、トランジスタ形成領域の中の、ソース形成領域とドレイン形成領域とに挟まれた位置（以下、「チャネル領域」という。）に形成する。
【００２１】
次に、図２（Ａ）に示すように、このトレンチが埋め込まれ、且つＳｉ層１が覆われるようにして、Ｓｉ基板１上に第２のＳｉ層９を形成する。この第２のＳｉ層９は、エピタキシャル成長法（又は、選択エピタキシャル成長法）によって形成する。
なお、ここでは、トレンチを形成する際のドライエッチング処理でＳｉ基板１に生じてしまったダメージを取り除くために、Ｓｉ層９を形成する前にＳｉ基板１及びＳｉ層５の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除く処理を行っても良い。以下では、第１、第２のＳｉ層５，９を合わせて、Ｓｉ層１０という。
【００２２】
次に、このＳｉ層１０を形成したＳｉ基板１を熱酸化して、Ｓｉ層１０の表面にシリコン窒化膜（Ｓｉ３Ｎ４）膜の下地となるシリコン酸化（ＳｉＯ２）膜１１を形成する。そして、このＳｉＯ２膜１１上にＳｉ３Ｎ４膜１３を形成する。このＳｉ３Ｎ４膜１３は、後の工程でＳｉ基板１を熱酸化する際に、Ｓｉ層１０表面の酸化を防止するための膜である。このＳｉ３Ｎ４膜１３は、例えばＣＶＤにより形成する。
【００２３】
次に、図２（Ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、トランジスタ形成領域の外側にあるＳｉ３Ｎ４膜１３と、ＳｉＯ２膜と、Ｓｉ層１０と、ＳｉＧｅ層３とを順次エッチングして取り除く（即ち、素子分離する。）。これにより、トランジスタ形成領域の周囲に沿って、Ｓｉ３Ｎ４膜１３と、ＳｉＯ２膜１１と、Ｓｉ層１０と、ＳｉＧｅ層３の側面（端部）を露出させる。
【００２４】
次に、図２（Ｃ）に示すように、例えばフッ硝酸等のエッチング液を用いて、ＳｉＧｅ層３をその露出した側面から（即ち、側方から）エッチングする。フッ硝酸を用いたウエットエッチングでは、ＳｉＧｅとＳｉとのエッチングの選択比は、例えば１００：１程度であるから、Ｓｉ層１０をあまりエッチングすることなくＳｉＧｅ層３だけを選択的に取り除くことが可能である。図２（Ｃ）に示すように、ＳｉＧｅ層３を完全に取り除くことで、トランジスタ形成領域のＳｉ層１０下に空洞部１５を形成する。この空洞部１５上のＳｉ層１０がソース形成領域又はドレイン形成領域である。
【００２５】
次に、Ｓｉ基板１およびＳｉ層１０の熱酸化を行う。これより、図３（Ａ）に示すように、Ｓｉ基板１とＳｉ層１０との間の空洞部を埋め込むようにしてＳｉＯ２膜（即ち、ボックス）１７が形成される。図３（Ａ）において、ＳｉＯ２膜１７による空洞部の埋め込みが十分でない場合には、熱酸化の後でＣＶＤなどの方法により空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。
【００２６】
その後、基板全体にＣＶＤなどの方法により、ＳｉＯ２を堆積させ、ＣＭＰなどの方法により、デバイス表面を平坦化するとともに、素子分離を行う。この際、Ｓｉ３Ｎ４膜はＣＭＰのエッチングストッパーとして機能する。
その後、図３（Ａ）において、Ｓｉ３Ｎ４膜１３をエッチングして取り除く。さらに、Ｓｉ３Ｎ４膜１３の下地であるＳｉＯ２膜１１をエッチングして取り除き、図３（Ｂ）に示すように、トランジスタ形成領域でＳｉ層１０の表面を露出させる。これ以降の工程は、通常のトランジスタの形成工程と同じである。
【００２７】
例えば、Ｓｉ層１０の表面に閾値調整用のイオン注入（即ち、チャネルイオン注入）を行う。次に、Ｓｉ層１０を熱酸化して、その表面にゲート酸化膜２１を形成する。そして、図３（Ｃ）に示すように、チャネル領域のゲート酸化膜２１上にゲート電極２３を形成する。さらに、このゲート電極２３をマスクにしてＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）インプラを行った後で、ゲート電極２３の側面にサイドウォール２５を形成する。そして、このゲート電極２３及びサイドウォール２５をマスクとして、ソース形成領域とドレイン形成領域のＳｉ層１０に、Ａｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、ソース層２７ａ及びドレイン層２７ｂを形成し、ＤＳＯＩトランジスタ１００を完成させる。
【００２８】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、ＳＩＭＯＸ法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタの提供が可能である。
また、この半導体装置の製造方法によれば、Ｓｉ層１０のうちのソース層２７ａ及びドレイン層２７ｂが形成される部分だけを厚く、その表面はゲート電極２３下のＳｉ層１０表面よりも上側に位置する構造（即ち、エレベーテッドソース／ドレイン構造）のＤＳＯＩトランジスタを形成できる。例えば、Ｓｉ層５を厚く形成することで、ソース形成領域及びドレイン形成領域のＳｉ層１０だけを選択的に厚くすることが可能である。従って、ソース層２７ａ及びドレイン層２７ｂ上にプラグ電極（図示せず）を形成する際に、プラグ電極がＳｉＯ２膜（ボックス）１７まで到達してしまう等の不具合を防ぐことができる。
【００２９】
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、第１のＳｉ層５が本発明の「半導体層Ａ」に対応し、第２のＳｉ層９が本発明の「半導体層Ｂ」に対応し、これらで構成されるＳｉ層１０が本発明の「第２半導体層（又は、半導体層）」に対応している。さらに、トレンチ７が本発明の「溝部」に対応し、ＳｉＯ２膜１７が本発明の「埋め込み酸化膜」に対応している。また、ＳｉＯ２膜１１とＳｉ３Ｎ４膜１３とが本発明の「酸化防止膜」に対応し、ゲート酸化膜２１が本発明の「ゲート絶縁膜」に対応している。
【００３０】
なお、この実施の形態では、図２（Ｃ）及び図３（Ａ）で示したように、Ｓｉ基板１およびＳｉ層１０の熱酸化を行うことによって、空洞部１５内にＳｉＯ２膜１７を形成する場合について説明した。しかしながら、空洞部１５内へのＳｉＯ２膜の形成方法はこれに限られることはない。例えばＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いたＣＶＤで、上記空洞部１５内にＳｉＯ２膜を形成しても良い。ＴＥＯＳは成膜表面での流動性が高いので、側方のみ開口した空洞部１５内でもＳｉＯ２膜の形成が可能と考えられる。
【００３１】
また、この実施の形態では、図１（Ｂ）で示したように、Ｓｉ基板１上の全面にＳｉＧｅ層３と第１のＳｉ層１０、第２のＳｉ層１０をそれぞれ形成する場合について説明した。しかしながら、これらの層は、Ｓｉ基板１上の全面ではなく、トランジスタ形成領域にのみ形成し、トランジスタ形成領域以外の領域（例えば、素子分離領域）には形成しないようにしても良い。例えば、素子分離領域のＳｉ基板１表面をＳｉＯ２膜で覆った状態で、ＳｉＧｅ層３やＳｉ層１０等を選択エピタキシャル成長法により形成しても良い。
【００３２】
このような方法であっても、上記実施の形態と同様に、ＳＩＭＯＸ法で使用するような特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタを製造することができる。
さらに、この実施の形態では、「半導体基板」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板１および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【符号の説明】
【００３４】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  第１のＳｉ層、７  トレンチ、９  第２のＳｉ層、１０  Ｓｉ層（Ｓｉ層５＋Ｓｉ層９）、１１  （下地の）ＳｉＯ２膜、１３  Ｓｉ３Ｎ４膜、１５  空洞部、１７  （埋め込み用の）ＳｉＯ２膜、２１  ゲート酸化膜、２３  ゲート電極、２５  サイドウォール、２７ａ  ソース層、２７ｂ  ドレイン層、２８  素子間分離絶縁膜、１００  （エレベーテッドソース／ドレイン構造の）ＤＳＯＩトランジスタ
【図１】
2007027231.tif 000003
【図２】
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【図３】
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