(57)【要約】      （修正有）【課題】フローティングゲート間の容量を低減して、選択されたメモリセルのしきい値電圧が変動することを抑制すると共に、空隙部の両端部を閉塞することにより、空隙部内に洗浄液等が浸入することを抑制することができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】メモリセル領域ＲＭＣと、周辺回路領域ＲＴとを有する不揮発性半導体記憶装置１００であって、半導体基板１と、第１絶縁膜を介して形成された第１および第２フローティングゲートＦＧと、第２絶縁膜を介して形成された第１および第２コントロールゲートＣＧと、第１コントロールゲートＣＧ上に形成された第３絶縁膜と、第２コントロールゲートＣＧ上に形成された第４絶縁膜と、第１フローティングゲートＦＧと第２フローティングゲートＦＧとの間に形成された空隙部ＧＡと、第１および第２コントロールゲートＣＧの端部側にて、空隙部を閉塞する第５絶縁膜とを備える。【選択図】図１
2007157927.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリセル領域と、前記メモリセルへの電圧の印加を制御可能な制御トランジスタを有する周辺回路領域とを有する不揮発性半導体記憶装置であって、
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成された第１フローティングゲートおよび第２フローティングゲートと、
前記第１および第２フローティングゲート上に第２絶縁膜を介して形成された第１コントロールゲートおよび第２コントロールゲートと、
前記第１コントロールゲート上に形成された第３絶縁膜と、
前記第２コントロールゲート上に形成され、前記第３絶縁膜に接触または近接するように形成された第４絶縁膜と、
前記第３絶縁膜と前記第４絶縁膜の下方であって、少なくとも前記第１フローティングゲートと前記第２フローティングゲートとの間に形成された空隙部と、
前記第３絶縁膜および前記第４絶縁膜の上面上に形成され、前記第３絶縁膜と前記第４絶縁膜との接触部を覆うと共に、前記第１コントロールゲートおよび第２コントロールゲートの端部側にて、前記空隙部を閉塞する第５絶縁膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記空隙部は、前記第１コントロールゲートおよび前記第２コントロールゲートとの間に達するように形成された、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１と前記第２コントロールゲートとを含む複数のコントロールゲートを備え、前記第５絶縁膜は、前記メモリセル領域を覆うように形成され、
前記第５絶縁膜の表面のうち、前記コントロールゲートの長手方向と直交する方向に位置する第１側面と、前記第１側面と最も近接する前記コントロールゲートとの間の前記半導体基板の主表面と平行な方向の間隔は、
前記コントロールゲートの長手方向に位置する前記コントロールゲートの端面と、前記第５絶縁膜の表面のうち、前記コントロールゲートの長手方向に位置する第２側面との前記半導体基板の主表面と平行な方向の間隔よりも小さい、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセル領域に位置する前記第５絶縁膜の前記半導体基板の主表面に対して垂直な方向の厚さは、前記周辺回路領域に位置する前記第５絶縁膜の前記半導体基板の主表面に対して垂直な方向の厚さより厚く形成された、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセル領域に位置する前記第５絶縁膜の前記半導体基板の主表面と垂直な方向の厚さは、４００ｎｍ以上５００ｎｍ以下とされた、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記第５絶縁膜は、前記第３絶縁膜および前記第４絶縁膜よりも密度が高い、請求項１から請求項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第５絶縁膜の上面は、前記メモリセル領域から前記周辺回路領域に亘って平坦面とされた、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第５絶縁膜は、前記半導体基板の主表面に対して垂直な方向の厚さは、５００ｎｍ以上６００ｎｍ以下とされた、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
メモリセルを有するメモリセル領域と、前記メモリセルへの電圧の印加を制御可能な制御トランジスタを有する周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板の主表面上に第１絶縁膜を介して第１フローティングゲートおよび第２フローティングゲートを形成する工程と、
前記第１および第２フローティングゲート上に、第２絶縁膜を介して第１コントロールゲートおよび第２コントロールゲートを形成する工程と、
前記第１コントロールゲート上に第３絶縁膜を形成すると共に、前記第２コントロールゲート上に第４絶縁膜を形成することで、前記第３絶縁膜と前記第４絶縁膜との下方に空隙部を形成する工程と、
前記第１および前記第２コントロールゲートのうち、該第１および第２コントロールゲートの長手方向の端部近傍にて、前記空隙部を閉塞するように第５絶縁膜を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成され、前記第３絶縁膜および前記第４絶縁膜を形成する際に、前記半導体基板に印加される電圧は、前記第５絶縁膜を形成する際に、前記半導体基板に印加される電圧より低い、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第５絶縁膜を形成した後に、前記制御トランジスタを形成する工程をさらに備えた、請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記メモリセル領域および前記周辺回路領域に前記第５絶縁膜が形成され、
前記周辺回路領域に位置する前記第５絶縁膜をエッチングして、前記メモリセル領域に位置する前記第５絶縁膜の前記半導体基板の主表面に対して垂直な方向の厚さよりも、前記周辺回路領域に位置する前記第５絶縁膜の前記半導体基板の主表面に対して垂直な方向の厚みを薄く形成して、前記制御トランジスタを形成する、請求項９から請求項１１のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記制御トランジスタを形成した後に、前記第５絶縁膜を形成する、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記周辺回路領域に位置する前記第２絶縁膜を除去した後に、前記制御トランジスタを形成する、請求項９から請求項１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第１および第２コントロールゲートを形成した後に、前記周辺回路領域に位置する前記第５絶縁膜を除去する工程と、
前記周辺回路領域に位置する前記第５絶縁膜を除去後に、前記第１および第２フローティングゲートを形成する、請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記周辺回路領域に位置する前記第３絶縁膜、第４絶縁膜および第５絶縁膜にエッチングを施すと共に、前記周辺回路領域に位置する前記第２絶縁膜も除去して、前記制御トランジスタを形成する、請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第１および第２コントロールゲートを形成し、前記第１および第２フローティングゲートを形成した後に、前記周辺回路領域に位置する前記第２絶縁膜をエッチングする、請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、電気的に書き込み、消去可能な不揮発性半導体記憶装置としては、半導体基板の主表面上に形成された複数のフローティングゲート電極と、このフローティングゲート電極上に形成されたコントロールゲート電極とを備えたものが知られている。近年、半導体集積回路の高集積化に伴い、フローティングゲート間の寸法が狭くなり、隣接するフローティングゲート同士間に、大きな容量が生じ易くなっていた。このため、周囲のフローティングゲートの電位によって、フローティングゲートの読み出し時のしきい値電圧が変動するという、いわゆる容量連結による問題が生じていた。
【０００３】
そこで、従来から、隣接するフローティングゲート同士の容量結合が抑制された不揮発性半導体記憶装置が提案されている。たとえば、特開２０００−１００９７６号公報には、隣接するフローティングゲート間および隣接するコントロールゲート間に空洞が形成された不揮発性半導体記憶装置や、隣接するフローティングゲート間および隣接するコントロールゲート間に酸化シリコンより比誘電率が低い絶縁膜が形成された不揮発性半導体記憶装置が記載されている。
【０００４】
また、特開２００２−７６２９９号公報には、表面を有する半導体基板と、半導体基板の主表面に形成された溝と、溝に埋込まれた第１絶縁膜と、第１絶縁膜上に間隔を隔てて形成された２つの導電層と、２つの導電層によって挟まれた領域の直下に位置する半導体基板の表面を露出する、第１絶縁膜に形成された開口部と、開口部を埋込むとともに、２つの導電層を覆うように形成された第２絶縁膜と、第２絶縁膜によって埋込まれた開口部内に形成された空隙とを備えた半導体装置が記載されている。
【０００５】
さらに、特開２００４−３４９５４９号公報に記載された半導体装置においては、トランジスタ間に空隙が形成された半導体装置が記載されている。そして、特開２００２−１１０７９１号公報に記載された半導体装置においては、配線間に空隙が形成されている。
【特許文献１】特開２０００−１００９７６号公報
【特許文献２】特開２００２−７６２９９号公報
【特許文献３】特開２００４−３４９５４９号公報
【特許文献４】特開２００２−１１０７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記不揮発性半導体記憶装置および半導体装置においては、形成された空隙部を閉塞する手段については、何等記載されていない。このため、上記不揮発性半導体記憶装置および半導体装置においては、空隙部を形成した後の洗浄工程において、空隙部内に洗浄液が浸入するという問題が生じる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、フローティングゲート間の容量を低減して、選択されたメモリセルのしきい値電圧が隣接するフローティングゲート内に蓄積された電荷量により、変動することを抑制すると共に、形成された空隙部の両端部を閉塞することにより、空隙部内に洗浄液等が浸入することを抑制することができる不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、メモリセルを有するメモリセル領域と、メモリセルへの電圧の印加を制御可能な制御トランジスタを有する周辺回路領域とを有する不揮発性半導体記憶装置であって、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成された第１フローティングゲートおよび第２フローティングゲートと、第１および第２フローティングゲート上に第２絶縁膜を介して形成された第１コントロールゲートおよび第２コントロールゲートと、第１コントロールゲート上に形成された第３絶縁膜と、第２コントロールゲート上に形成され、第３絶縁膜に接触または近接するように形成された第４絶縁膜と、第３絶縁膜と第４絶縁膜の下方であって、少なくとも第１フローティングゲートと第２フローティングゲートとの間に形成された空隙部と、第３絶縁膜および第４絶縁膜の上面上に形成され、第３絶縁膜と第４絶縁膜との接触部を覆うと共に、第１コントロールゲートおよび第２コントロールゲートの端部側にて、空隙部を閉塞する第５絶縁膜とを備える。
【０００９】
本発明に係る不揮発性半導体記憶装置の製造方法は、メモリセルを有するメモリセル領域と、メモリセルへの電圧の印加を制御可能な制御トランジスタを有する周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法であって、半導体基板の主表面上に第１絶縁膜を介して第１フローティングゲートおよび第２フローティングゲートを形成する工程と、第１および第２フローティングゲート上に、第２絶縁膜を介して第１コントロールゲートおよび第２コントロールゲートを形成する工程と、第１コントロールゲート上に第３絶縁膜を形成すると共に、第２コントロールゲート上に第４絶縁膜を形成することで、第３絶縁膜と第４絶縁膜との下方に空隙部を形成する工程と、第１および第２コントロールゲートのうち、該第１および第２コントロールゲートの長手方向の端部近傍にて、空隙部を閉塞するように第５絶縁膜を形成する工程とを備える。
【発明の効果】
【００１０】
本発明に係る不揮発性半導体記憶装置およびその製造方法においては、隣接するフローティングゲート内に蓄積された電荷量により、選択されたメモリセルのしきい値電圧が変動することを抑制することができると共に、形成された空隙部内に洗浄液等が浸入することを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１から図２８を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００について説明する。本実施の形態１では、たとえば４ＧｂｉｔのＡＮＤ型のフラッシュメモリ単体に本発明を適用した場合の一例について説明する。
【００１２】
図１は本実施の形態１のフラッシュメモリの要部平面図、図２は図１のＩＩ−ＩＩ線の断面図、図３は図１のＩＩＩ−ＩＩＩ線の断面図を示している。
【００１３】
本実施の形態１のフラッシュメモリが形成された半導体基板１は、たとえばｐ型のシリコン（Ｓｉ）単結晶からなり、その主表面（デバイス形成面）には、活性領域１Ａと、分離領域１Ｂとが形成されている。分離領域１Ｂは、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１の主表面に掘られた溝内に、たとえば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されている。
【００１４】
この不揮発性半導体記憶装置１００は、半導体基板１の主表面に形成された複数のメモリセルＭＣを有するメモリセル領域ＲＭＣと、メモリセルＭＣに電圧を供給するかについて制御する複数の制御トランジスタＡＧＴｒを有する周辺回路領域ＲＴと、周辺回路領域ＲＴとメモリセル領域ＲＭＣとの間に形成された接続領域ＲＣとを備えている。
【００１５】
メモリセル領域ＲＭＣが位置する半導体基板１の主表面上には、複数のコントロールゲートＣＧと、このコントロールゲートＣＧと交差する方向に延在する複数のアシストゲートＡＧと、このアシストゲートＡＧ間に位置する半導体基板１の主表面上に位置し、コントロールゲートＣＧ下に位置する半導体基板１の主表面上に形成された複数のフローティングゲートＦＧとが形成されている。また、メモリセル領域ＲＭＣが位置する半導体基板１の主表面上には、フローティングゲートＦＧと、アシストゲートＡＧに電圧が印加されることにより、アシストゲートＡＧ下に位置する半導体基板１の主表面に形成される反転層と、コントロールゲートＣＧとを有するメモリセルＭＣが形成されている。
【００１６】
コントロールゲートＣＧの一方の端部には、コントロールゲートＣＧに電圧が印加されるコンタクトＣＴ５が形成された幅広部ＣＧａが形成されている。コントロールゲートＣＧは、隣接する２つのコントロールゲートＣＧに形成された幅広部ＣＧａが同じ端部側に位置するように配置されている。このため、２つの幅広部ＣＧａからなる幅広部ＣＧａの組が、コントロールゲートＣＧの一方の端部側と、他方の端部側とに交互に配置されている。
【００１７】
そして、コントロールゲートＣＧのうち、幅広部ＣＧａ側の端部は、幅広部ＣＧａと対向する端部よりも、メモリセル領域ＲＭＣの周縁部側に位置している。このように配置されたコントロールゲートＣＧ間には、空隙部ＧＡがコントロールゲートＣＧに沿って形成されており、この空隙部ＧＡの両端部は、コントロールゲートＣＧより上方に形成された絶縁膜４により閉塞されている。このため、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間には、空隙部ＧＡが形成されており、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に形成される容量が低減されている。
【００１８】
このため、選択されたフローティングゲートＦＧに対してアシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ内の電荷が変動したとしても、選択されたメモリセルＭＣのしきい値電圧が変動することが抑制されている。
【００１９】
アシストゲートＡＧは、その各々の平面形状が一方向に向けて延在する矩形状とされている。各アシストゲートＡＧは、アシストゲートＡＧが延在する方向と交差する方向に沿って、所定の間隔を隔てて、平行に並んで配置されている。アシストゲートＡＧの幅は、たとえば６５ｎｍ程度である。また、隣接するアシストゲートＡＧ間の間隔は、たとえば１１５ｎｍ程度である。このアシストゲートＡＧは、その大半が上記活性領域１Ａに平面的に重なるように配置されている。アシストゲートＡＧに所望の電圧が印加されると、アシストゲートＡＧ下に位置する半導体基板１の主表面にｎ型の反転層が形成されるようになっている。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。
【００２０】
周辺回路領域ＲＴが位置する半導体基板１の主表面上には、アシストゲートＡＧが延在する方向と交差する方向に延在し、複数のアシストゲートＡＧの端部が接続された配線ＡＧＬが形成されている。この配線ＡＧＬが位置する半導体基板１の主表面より、メモリセル領域ＲＭＣ側に位置する半導体基板１の主表面上には、配線ＡＧＬに接続されていないアシストゲートＡＧが配置されている。そして、配線ＡＧＬには、配線ＡＧＬおよびこの配線ＡＧＬに接続されたアシストゲートＡＧに電圧を印加するコンタクトＣＴ１が形成されており、配線ＡＧＬに接続されていないアシストゲートＡＧの端部にも、このアシストゲートＡＧに電圧を印加するコンタクトＣＴ４が形成されている。
【００２１】
そして、この配線ＡＧＬが位置する半導体基板１の主表面に対して、メモリセル領域ＲＭＣと反対側に位置する半導体基板１の主表面上には、アシストゲートＡＧ下に位置する半導体基板１の主表面に形成される反転層に電圧を印加するか制御する制御トランジスタＡＧＴｒが形成されている。
【００２２】
さらに、この制御トランジスタＡＧＴｒが位置する半導体基板１の主表面に対して、メモリセル領域ＲＡＧと反対側に位置する半導体基板１の主表面上には、アシストゲートＡＧ下に位置する半導体基板１の主表面に形成される反転層に電圧を印加するコンタクトＣＴ３が形成されている。
【００２３】
図２は、図１のＩＩ−ＩＩ線における断面図であり、メモリセル領域ＲＭＣにおけるコントロールゲートＣＧ間における断面図である。この図２に示されるように、メモリセル領域ＲＭＣが位置する半導体基板１の主表面上には、絶縁膜８を介して形成された複数のアシストゲートＡＧと、このアシストゲートＡＧ間に位置する半導体基板１の主表面上に、絶縁膜２を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に、絶縁膜１０を介して形成されたコントロールゲートＣＧとが形成されている。
【００２４】
アシストゲートＡＧは、たとえば、低抵抗な多結晶シリコン膜ならなり、半導体基板１の主表面に対して垂直な方向の厚さは、たとえば５０ｎｍ程度である。アシストゲートＡＧ下に位置する半導体基板１の主表面上に形成された絶縁膜８は、たとえば、酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、たとえば８．５ｎｍ程度である。このアシストゲートＡＧの側面には、酸化シリコンからなる絶縁膜９が形成されている。また、アシストゲートＡＧの上面上には、たとえば窒化シリコン（Ｓｉ3Ｎ4等）からなる絶縁膜１８が形成されている。
【００２５】
フローティングゲートＦＧは、メモリセルＭＣのデータ用の電荷蓄積層であり、たとえば低抵抗な多結晶シリコンにより形成されている。フローティングゲートＦＧは、平面で見ると矩形状に形成されている。アシストゲートＡＧが延在する方向のフローティングゲートＦＧの幅は、たとえば９０ｎｍ程度とされ、コントロールゲートＣＧが延在する方向の幅は、たとえば６５ｎｍ程度とされている。
【００２６】
また、フローティングゲートＦＧ下に形成された半導体基板１の主表面上に形成された絶縁膜２は、メモリセルＭＣのトンネル絶縁膜として機能するものであり、たとえば、酸窒化シリコン膜（ＳｉＯＮ）等から構成されており、二酸化シリコン換算膜厚で、たとえば９ｎｍ程度とされている。
【００２７】
フローティングゲートＦＧと、アシストゲートＡＧとの間には、酸化シリコン膜等からなる絶縁膜１６が形成されている。コントロールゲートＣＧと、フローティングゲートＦＧとの間には、絶縁膜１０が形成されている。この絶縁膜１０は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。絶縁膜１０の厚さは、二酸化シリコン換算膜厚で、たとえば１６ｎｍ程度である。
【００２８】
コントロールゲートＣＧは、たとえば、低抵抗な多結晶シリコンからなる導電膜ＣＧａと、この導電膜ＣＧａの上面上に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜ＣＧｂとの積層膜により形成されている。このコントロールゲートＣＧの上面上には、たとえば、シリコン酸化膜からなる絶縁膜３が形成されている。
【００２９】
図３は、図１におけるＩＩＩ−ＩＩＩ線における断面図である。この図３に示されるように、メモリセル領域ＲＭＣと隣り合う接続領域ＲＣが位置する半導体基板１の主表面上には、絶縁膜２を介して、ダミーフローティングゲートＦＧＤが形成されている。このダミーフローティングゲートＦＧＤは、他のフローティングゲートＦＧと異なり、メモリセルＭＣの一部として機能しないものとなっている。ダミーフローティングゲートＦＧＤは、メモリセル領域ＲＭＣの周辺部から接続領域ＲＣに亘って延在している。このダミーフローティングゲートＦＧＤの上面上には、ＨＤＰ（High Density Plasma）膜等からなる絶縁膜４が形成されている。
【００３０】
また、接続領域ＲＣと隣り合う周辺回路領域ＲＴが位置する半導体基板１の主表面上には、絶縁膜２を介して配線ＡＧＬと、この配線ＡＧＬと隣り合う半導体基板１の主表面上に形成された制御トランジスタＡＧＴｒのゲート電極ＳＧと、図２に示されるアシストゲートＡＧ下に形成される反転層に電圧を印加するコンタクトＣＴ３が形成されている。
【００３１】
配線ＡＧＬは、絶縁膜２を介して半導体基板１の主表面上に形成され、この配線ＡＧＬの上面上には、窒化シリコン膜等からなる絶縁膜１８が形成されている。そして、この絶縁膜１８の上面上には、酸化シリコン膜等からなる絶縁膜１２が形成されており、この絶縁膜１２の上面上には、酸化シリコン膜等からなる絶縁膜３が形成されている。そして、この絶縁膜３の上面上には、ＨＤＰ膜等からなる絶縁膜４が形成されている。配線ＡＧＬには、配線ＡＧＬに電圧を印加するコンタクトＣＴ１が接続されており、コンタクトＣＴ１の上端部には、配線Ｍ１が接続されている。そして、このコンタクトＣＴ１に電圧が印加されると、図１および図２において、この配線ＡＧＬおよび配線ＡＧＬに接続されたアシストゲートＡＧに電圧が印加されて、配線ＡＧＬおよび配線ＡＧＬに接続されアシストゲートＡＧ下に位置する半導体基板１の主表面に反転層が形成される。なお、配線ＡＧＬおよび、絶縁膜１８、３、４の側面上には、酸化シリコン膜等からなるサイドウォール５０が形成されている。
【００３２】
制御トランジスタＡＧＴｒは、多結晶シリコン等からなるゲート電極ＳＧと、このゲート電極ＳＧが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面上に形成された不純物領域５１と、不純物領域５４とを備えている。不純物領域５１は、制御トランジスタＡＧＴｒのソースまたはドレインとして機能し、ゲート電極ＳＧから、接続領域ＲＣにまで亘って延在している。この不純物領域５１は、制御トランジスタＡＧＴｒから、図１に示すアシストゲートＡＧ下にまで延在しており、アシストゲートＡＧ下に形成される反転層に電気的に接続されている。
【００３３】
また、不純物領域５４も、制御トランジスタＡＧＴｒのソースまたはドレインとして機能し、ｎ-型の不純物領域５３と、不純物領域５３よりも高濃度のｎ+型の不純物領域５４を備えている。不純物領域５３、５２には、たとえばヒ素（Ａｓ）が導入されている。不純物領域５２の上面が位置する半導体基板１の主表面には、コンタクトＣＴ３が接続されている。
【００３４】
このため、制御トランジスタＡＧＴｒがＯＮとなると、コンタクトＣＴ３に印加された電圧が、制御トランジスタＡＧＴｒを介して、図１に示すアシストゲートＡＧ下に形成された反転層に電圧が印加される。
【００３５】
そして、ゲート電極ＳＧの上面上には、酸化シリコン膜等からなる絶縁膜１２が形成されており、この絶縁膜１２の上面上には、絶縁膜３が形成されている。さらに、この絶縁膜３の上面上には、ＨＤＰ膜等からなる絶縁膜４が形成されている。これらゲート電極ＳＧおよび絶縁膜１８、１２、３、４の両側面上には、たとえば、酸化シリコン膜等からなるサイドウォール５０が形成されている。
【００３６】
メモリセル領域ＲＭＣが位置する半導体基板１の主表面上には、絶縁膜２を介して形成されたフローティングゲート（第１フローティングゲート）ＦＧＡと、このフローティングゲートＦＧＡに隣接するフローティングゲート（第２フローティングゲート）ＦＧＢと、メモリセル領域ＲＭＣのうち接続領域ＲＣ側の周辺部に形成されたダミーフローティングゲートＦＧＤとを含むフローティングゲートＦＧが形成されている。
【００３７】
そして、フローティングゲートＦＧＡ上には、絶縁膜１０を介して形成されたコントロールゲート（第１コントロールゲート）ＣＧＡが形成されており、フローティングゲートＦＧＢ上には、コントロールゲート（第２コントロールゲート）ＣＧＢが形成されている。なお、コントロールゲートＣＧＡとコントロールゲートＣＧＢとの半導体基板１の主表面と平行な方向の幅は、たとえば、１２０ｎｍ程度とされている。なお、コントロールゲートＣＧは、コントロールゲートＣＧＡと、このコントロールゲートＣＧＡに隣接するコントロールゲートＣＧＢと、メモリセル領域ＲＭＣの接続領域ＲＣ側の側辺部分に配置され、最も接続領域ＲＣ側に位置するダミーコントロールゲートＣＧＤを含む。このダミーコントロールゲートＣＧＤは、他のコントロールゲートＣＧと同様のパターンとされている一方で、電圧が印加されるコンタクトが形成されていない。
【００３８】
そして、コントロールゲートＣＧＡの上面上には、絶縁膜（第３絶縁膜）３Ａが形成されており、コントロールゲートＣＧＢの上面上には、絶縁膜３Ａに接触または近接するように形成された絶縁膜（第４絶縁膜）３Ｂが形成されている。絶縁膜３Ａおよび絶縁膜３Ｂは、コントロールゲートＣＧＡ，ＣＧＢを覆うように形成されており、コントロールゲートＣＧＡ，ＣＧＢの上端部側に向かうに従って、半導体基板１の主表面と平行な方向の幅が厚くなるように形成されている。このため、絶縁膜３Ａと絶縁膜３Ｂとは、上方に向かうに従って、互いに近接するように膨出している。この絶縁膜３Ａ、３Ｂの上端部は、コントロールゲートＣＧＡ、ＣＧＢの上端部から半導体基板１の主表面に対して垂直な方向の厚みが、たとえば、１２０ｎｍ程度とされている。そして、絶縁膜３Ａと絶縁膜３Ｂとは、コントロールゲートＣＧＡおよびコントロールゲートＣＧＢの上端部より上方で互いに接触または、近接している。なお、絶縁膜３Ａと、絶縁膜３Ｂとが離間している場合においては、絶縁膜３Ａと絶縁膜３Ｂとが最も近接している部分で絶縁膜３Ａと絶縁膜３Ｂとの半導体基板１の主表面と平行な方向の幅は、２０ｎｍ程度とされている。
【００３９】
すなわち、絶縁膜３Ａと、絶縁膜３Ｂとが離間している場合は、絶縁膜３Ａと絶縁膜３Ｂとが最も近接している部分において、絶縁膜３Ａ、３Ｂの側面は、コントロールゲートＣＧＡ，ＣＧＢの一方の側面から、半導体基板１の主表面と平行な方向に、５０ｎｍ程度突出している。
【００４０】
このように、絶縁膜３Ａと絶縁膜３Ｂとが近接または、接触しており、この絶縁膜３Ａと絶縁膜３Ｂとの接触部分および、絶縁膜３Ａと絶縁膜３Ｂとが最も近接する近接部分よより下方には、空隙部ＧＡが形成されている。このため、少なくとも、フローティングゲートＦＧＡとフローティングゲートＦＧＢとの間には、空隙部ＧＡが形成される。さらに、絶縁膜３Ａと絶縁膜３Ｂとは、コントロールゲートＣＧの上端部より上方で接触または近接しているため、空隙部ＧＡは、コントロールゲートＣＧ間にも形成され、フローティングゲートＦＧ間から、コントロールゲートＣＧより上方に亘って形成されている。なお、コントロールゲートＣＧＡ、ＣＧＢおよびフローティングゲートＦＧＡ、ＦＧＢの側面上と、フローティングゲートＦＧＡ、ＦＧＢ間に位置する半導体基板１の主表面上にも、僅かに絶縁膜３Ａ，３Ｂが形成されているが、厚みが数ｎｍ程度に抑えられている。なお、絶縁膜３は、メモリセル領域ＲＭＣ内に形成された絶縁膜３Ａ，３Ｂを含み、接続領域ＲＣおよび周辺回路領域ＲＴ内にも形成されている。
【００４１】
そして、メモリセル領域ＲＭＣ内に位置する絶縁膜３の上面上には、ＨＤＰ膜等からなる絶縁膜４が形成されている。この絶縁膜４は、メモリセル領域ＲＭＣ、接続領域ＲＣおよび周辺回路領域ＲＴ内にも形成されている。
【００４２】
この絶縁膜４は、絶縁膜３Ａと絶縁膜３Ｂとの間に隙間が形成されている場合には、この隙間を閉塞し、絶縁膜３Ａと絶縁膜３Ｂとが接触している場合には、絶縁膜３Ａと絶縁膜３Ｂとの接触部分を覆うように形成されている。この絶縁膜４の半導体基板１の主表面に対して垂直な方向の厚さは、絶縁膜３Ａ、３Ｂの上端部から、半導体基板１の主表面に対して垂直な方向の厚さは、たとえば、４００ｎｍ以上５００ｎｍ以下とされている。
【００４３】
この絶縁膜４のうち、メモリセル領域ＲＭＣに位置する部分は、絶縁膜４のうち、接続領域ＲＣおよび周辺回路領域ＲＴに位置する部分よりも、厚く形成されている。そして、メモリセル領域ＲＭＣに位置する絶縁膜４の上面は、接続領域ＲＣおよび周辺回路領域ＲＴに位置する絶縁膜４の上面より、２５０ｎｍ以上４５０ｎｍ以下程度下方に位置している。このため、絶縁膜４は、メモリセル領域ＲＭＣと、接続領域ＲＣとの境界領域近傍では、段差が形成されている。そして、ダミーコントロールゲートＣＧＤの表面のうち、接続領域ＲＣ側の側面と、絶縁膜４の段差の側面との半導体基板１の主表面と平行な方向の間隔ａは、たとえば、４０ｎｍ程度とされている。
【００４４】
すなわち、絶縁膜４のうち、メモリセル領域ＲＭＣを覆う部分の表面のうち、コントロールゲートＣＧの長手方向と直交する方向に位置する側面４ａ１と、コントロールゲートＣＧのうち、最も接続領域ＲＣおよび周辺回路領域ＲＴ側に位置し、側面４ａ１に最も近接するコントロールゲートＣＧであるダミーコントロールゲートＣＧＤとの図１に示す間隔ａが、４０ｎｍ程度とされている。このように、絶縁膜４は、メモリセル領域ＲＭＣを覆うように形成された部分と、メモリセル領域ＲＭＣを覆う部分から垂下して、接続領域ＲＣおよび周辺回路領域ＲＴの少なくとも一部を覆う部分とを有している。
【００４５】
そして、接続領域ＲＣおよび周辺回路領域ＲＴに位置する絶縁膜４の上面上には、たとえば、シリコン酸化膜等からなる層間絶縁膜３４が形成されている。さらに、この層間絶縁膜３４の上面上およびメモリセル領域ＲＭＣに位置する絶縁膜４の上面上には、たとえば、酸化シリコン膜等からなる絶縁膜５が形成されており、この絶縁膜５の上面上に、配線Ｍ１〜Ｍ３が形成されている。
【００４６】
図４は、図１に示すコントロールゲートＣＧＡ、ＣＧＢの端部のうち、幅広部ＣＧａ側の端部において、半導体基板１の主表面より僅かに上方における平面断面図である。
【００４７】
この図４に示されるように、半導体基板１の主表面上には、幅広部ＣＧａが互いに対向するように配置されたコントロールゲートＣＧＡ，ＣＧＢと、コントロールゲートＣＧＣ，ＣＧＤが形成されている。コントロールゲートＣＧＣは、コントロールゲートＣＧＢに対して、コントロールゲートＣＧＡと反対側の半導体基板１の主表面上に形成されており、コントロールゲートＣＧＤは、コントロールゲートＣＧＡに対して、コントロールゲートＣＧＢと反対側に位置する半導体基板１の主表面上に形成されている。そして、コントロールゲートＣＧＣ、ＣＧＤの端部のうち、コントロールゲートＣＧＡ，ＣＧＢの幅広部ＣＧａが形成された側の端部では、幅広部が形成されておらず、コントロールゲートＣＧＡ、ＣＧＢより、図１に示すメモリセル領域ＲＭＣ側に後退している。
【００４８】
そして、コントロールゲートＣＧＡ、ＣＧＢ，ＣＧＣ，ＣＧＤの表面上には、絶縁膜３が形成されており、コントロールゲートＣＧＡ，ＣＧＢ、ＣＧＤ、ＣＧＤ間には、それぞれ、空隙部ＧＡ１、ＧＡ２，ＧＡ３，ＧＡ４が形成されている。これら、空隙部ＧＡ１、ＧＡ２，ＧＡ３，ＧＡ４の端部に位置する開口部は、それぞれ、絶縁膜４により閉塞されている。ここで、コントロールゲートＣＧＡとコントロールゲートＣＧＤとの間に形成された空隙部ＧＡ３と、コントロールゲートＣＧＢとコントロールゲートＣＧＣとの間に形成された空隙部ＧＡ１とは、コントロールゲートＣＧＣ，ＣＧＤの端部にまで延在している。その一方で、コントロールゲートＣＧＡとコントロールゲートＣＧＢとの間に形成された空隙部ＧＡ２は、幅広部ＣＧａまで延在しており、空隙部ＧＧＡ１、ＧＡ３より、図１に示すメモリセル領域ＲＭＣの周辺部にまで延在している。すなわち、形成された空隙部ＧＡ１〜ＧＡ３のうち、最もメモリセル領域ＲＭＣの周辺部側にまで延在する空隙部ＧＡ２と隣り合う半導体基板１の主表面には、コントロールゲートＣＧＡ、ＣＧＢが形成されている。
【００４９】
そして、このコントロールゲートＣＧＡ，ＣＧＢの長手方向に位置するコントロールゲートＣＧＡ、ＣＧＢの端面ＣＧａ１と、絶縁膜４の表面のうち、コントロールゲートＣＧＡ，ＣＧＢの長手方向に位置する側面４ａ２との半導体基板１の主表面と平行な方向の間隔ｂは、たとえば、４４０ｎｍ以上４６０ｎｍ程度とされており、好ましくは、４５０ｎｍ程度とされている。このように、距離ｂを設定することにより、絶縁膜４により、空隙部ＧＡ１〜ＧＡ３の開口端ＣＧ１ａ〜ＣＧ３ａを閉塞することができる。そして、図１において、間隔ａは、間隔ｂより小さく設定されており、接続領域ＲＣが大きくなり、セル面積が大きくなることが抑制されている。
【００５０】
上記のように構成された不揮発性半導体記憶装置１００の書き込み動作、読み出し動作、消去動作について説明する。図５は、不揮発性半導体記憶装置１００の書き込み動作時における断面図である。この図５および図１において、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧにたとえば、１５Ｖ程度の電圧を印加し、他のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡ２Ｇに、たとえば１Ｖ程度を印加し、このソース形成用のアシストゲートＡＧ２下に位置する半導体基板１の主表面に、ソースとして機能する反転層２３ａを形成する。
【００５１】
また、選択されたメモリセルＭＣのドレイン形成用のアシストゲートＡＧ３に、たとえば、７Ｖ程度の電圧を印加して、ドレイン形成用のアシストゲートＡＧ３下に位置する半導体基板１の主表面にドレインとして機能する反転層２３ｂを形成する。そして、他のアシストゲートゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧を印加して、他のアシストゲートＡＧ１、ＡＧ４下に位置する半導体基板１の主表面に反転層が形成されることを抑制して、選択されたメモリセルＭＣと、非選択のメモリセルＭＣとのアイソレーションを行なう。そして、制御トランジスタＡＧＴｒのゲート電極ＳＧにたとえば、７Ｖ程度の電圧を印加して、制御トランジスタＡＧＴｒをＯＮ状態として、図３に示す不純物領域５４に印加された４Ｖ程度の電圧を、不純物町域５１を介して、反転層２３ｂに印加する。
【００５２】
そして、ソースとして機能する反転層２３ａには、たとえば、０Ｖ程度の電圧を印加する。これにより、ソース側のｎ型の反転層２３ａに蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜２を介してフローティングゲートＦＧに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む。その一方で、上記非選択のメモリセルＭＣのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧに印加される電圧を一定にし、書き込み時間を変えることで、選択されたメモリセルＭＣのフローティングゲートＦＧに注入されるるホットエレクトロンの量を変化させることで、何種類かのしきい値レベルを有する多値記憶可能なメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００５３】
図６は、読み出し動作における不揮発性半導体記憶装置１００の断面図である。この図６に示されるように、選択されたメモリセルＭＣ内の情報を読み出す際には、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧにたとえば、２Ｖから５Ｖ程度の電圧を印加し、他のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ２および、ドレイン形成用のアシストゲートＡＧ３には、たとえば、５Ｖ程度の電圧を印加する。これにより、アシストゲートＡＧ２下に位置する半導体基板１の主表面には、ソースとして機能する反転層２３ａが形成され、アシストゲートＡＧ３下に位置する半導体基板１の主表面には、ドレインとして機能する反転層２３ｂが形成される。なお、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧を印加して、他のアシストゲートＡＧ１、ＡＧ４下に位置する半導体基板１の主表面に反転層が形成されることを抑制して、選択されたメモリセルと、非選択のメモリセルＭＣとのアイソレーションを行なう。そして、反転層２３ａにたとえば、０Ｖ程度の電圧を印加して、反転層２３ｂにたとえば、１Ｖ程度印加する。
【００５４】
このとき選択されたメモリセルＭＣのフローティングゲートＦＧ内に蓄積された電荷量により、選択されたメモリセルＭＣのしきい値電圧が変動するので、反転層２３ａと反転層２３ｂとの間を流れる電流をセンシングすることにより、選択されたメモリセルＭＣのデータを判断することができる。
【００５５】
ここで、図１および図３においてアシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間には、空隙部ＧＡが形成されているため、選択されたメモリセルＭＣのフローティングゲートＦＧと、この選択されたメモリセルＭＣのフローティングゲートＦＧに対してアシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧとの間の容量が低減されている。このため、選択されたメモリセルＭＣに対して、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ内に蓄積された電荷用が変動しても、選択されたメモリセルＭＣのしきい値電圧が変動することを抑制することができる。
【００５６】
図７は、不揮発性半導体記憶装置１００の消去動作時における断面図である。この図７に示されるように、データの消去動作は、選択されたコントロールゲートＣＧに負の電圧を印加して、選択されたコントロールゲートＣＧに接続されたメモリセルＭＣのデータを一括消去する。たとえば、選択されたコントロールゲートＣＧにたとえば、−１６Ｖ程度の電圧を印加して、半導体基板１にたとえば、正の電圧を印加し、アシストゲートＡＧには、電圧を印加せず、反転層が形成されることを抑制する。このように、電圧を印加することにより、選択されたコントロールゲートＣＧ下に位置するフローティングゲートＦＧに蓄積された電荷を、絶縁膜２を介して半導体基板１に放出して、複数のメモリセルＭＣのデータを一括消去する。
【００５７】
ここで、各コントロールゲートＣＧ間に空隙部ＧＡが形成されているため、各コントロールゲートＣＧ間の容量が低減されているため、各コントロールゲートＣＧは、隣接するコントロールゲートＣＧ内の電流および電圧等が変動しても、電気的に受ける影響が小さく抑えられている。このため、上記各種動作において、各コントロールゲートＣＧに所望の電圧を印加することができ、動作不良の低減を図ることができる。
【００５８】
上記のように構成された不揮発性半導体記憶装置１００の製造工程について、説明する。図８は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す平面図である。この図８に示されるように、半導体基板１の主表面に、活性領域１Ａを規定する分離領域１Ｂを形成する。分離領域１Ｂは、半導体基板１の主表面に形成された溝内に、たとえば、酸化シリコン等からなる絶縁膜を埋め込むことにより形成される。そして、通常のイオン注入法等により、メモリセル領域ＲＭＣが位置する半導体基板１の主表面に、たとえばリン（Ｐ）を選択的に導入することでｎ型の埋込領域を形成した後、通常のイオン注入法等により半導体基板１のメモリセル領域ＲＭＣ、接続領域ＲＣおよび周辺回路領域ＲＴが位置する半導体基板１の主表面に、たとえば、ホウ素（Ｂ）を選択的に導入して、Ｐ型のウエル領域を形成し、また、周辺回路領域ＲＴが位置する半導体基板１に、たとえば、リン（Ｐ）を選択的に導入して、ｎ型のウエル領域を形成する。
【００５９】
図９は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す平面図であり、図１０は、図９のＸ−Ｘ線における断面図であり、この第２工程において、周辺回路領域ＲＴ付近の断面図である。この図９、図１０において、上記図３に示される不純物領域５１が位置する半導体基板１の主表面が外方に露出すると共に、他の半導体基板１の主表面を覆うフォトレジストパターンＲＰ１を形成する。その後、半導体基板１の主表面に、たとえば、ヒ素をイオン注入して、不純物領域５１を形成する。
【００６０】
図１１は、不揮発性半導体記憶装置１００の第３工程を示す断面図であり、図１２は、第３工程における周辺回路領域における断面図である。この図１１および図１２に示されるように、半導体基板１の主表面上に、たとえば酸化シリコン等からなる絶縁膜８を、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成した後、その上に、たとえば低抵抗な多結晶シリコンからなる導電膜ＡＧａを、たとえば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積し、さらにその上に、たとえば窒化シリコンからなる絶縁膜１８を、たとえば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、絶縁膜１８上に、たとえば酸化シリコンからなる絶縁膜１２を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、その上に、たとえば低抵抗な多結晶シリコンからなるハードマスク膜２６ａをＣＶＤ法等により堆積し、さらに、その上に、たとえば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ａをプラズマＣＶＤ法等により堆積する。その後、その反射防止膜２７ａ上に、上記第１電極４Ｇ形成用のレジストパターンを形成する。その後、レジストパターンをエッチングマスクとして、そこから露出する反射防止膜２７ａおよびハードマスク膜２６ａをエッチングした後、レジストパターンを除去する。
【００６１】
図１３は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図であり、図１４は、この第４工程における平面図である。そして、図１５は、周辺回路領域ＲＴにおける断面図である。この図１３に示されるように、図１１に示す反射防止膜２７ａおよびハードマスク膜２６ａには、図１に示すアシストゲートＡＧのパターンが形成されており、この反射防止膜２７ａおよびハードマスク膜２６ａをエッチングマスクとして、そこから露出する絶縁膜１２、１８および導電膜４をエッチングする。これにより、半導体基板１の主表面上には、図１４に示すように、アシストゲートＡＧが半導体基板１の主表面上に形成される。なお、図１５に示されるように、周辺回路領域ＲＴが位置する半導体基板１の主表面には、不純物領域５１が形成されており、半導体基板１の主表面上には、絶縁膜８と、導電膜４と、この導電膜４の上面上に形成された絶縁膜１０と、絶縁膜１０の上面上に形成された絶縁膜１２とを備えている。
【００６２】
図１６は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。図１６において、半導体基板１の主表面に、たとえばＩＳＳＧ酸化法等のような熱酸化処理を施す。この熱酸化処理により、アシストゲートＡＧの側面上に、たとえば、酸化シリコン膜等からなる絶縁膜９が形成される。続いて、半導体基板の主表面上に、たとえば酸化シリコンからなる絶縁膜を、たとえばＴＥＯＳガスを用いたＣＶＤ法により堆積した後、これをエッチバックする。このエッチバック処理により、アシストゲートＡＧ、絶縁膜１８、１２の側面上に、サイドウォール状の縁膜１６を形成する。この絶縁膜１６の形成により、アシストゲートＡＧ間に位置する半導体基板１の主表面が外方に露出する。
【００６３】
図１７は、不揮発性半導体記憶装置１００の製造工程の第６工程を示す断面図である。この図１７に示されるように、まず、半導体基板１の主表面に、たとえば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と半導体基板１との界面に窒素を偏析させてアシストゲートＡＧ間に位置する半導体基板１の主表面上に、酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜２を形成する。この絶縁膜２は、メモリセルＭＣのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、たとえば９ｎｍ程度である。続いて、半導体基板１の主表面に、たとえば低抵抗な多結晶シリコンからなる導電膜６をＣＶＤ法等により堆積する。
【００６４】
続いて、半導体基板１の主表面上に形成された導電膜６に異方性のドライエッチング法によるエッチバック処理または化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。この処理により、絶縁膜１６間に位置する半導体基板１の主表面上に、導電膜６が充填される。図１８は、不揮発性半導体記憶装置１００の製造工程の第７工程を示す断面図である。そして、図１７に示す絶縁膜１２および絶縁膜１６にドライエッチングを施す。この際、酸化シリコンの方が窒化シリコン膜よりもエッチングされ易くなるように、酸化シリコンと、窒化シリコンとのエッチング比を大きくとることにより、絶縁膜１８をエッチングストッパとして機能させて、絶縁膜１２、１６を選択的に除去する。このようにして、絶縁膜１８より上方に位置する導電膜６を外方に露出する。
【００６５】
図１９は、不揮発性半導体記憶装置１００の第８工程を示す断面図である。この図１９に示されるように、半導体基板１の主表面上に、たとえば、酸化シリコン膜からなる絶縁膜と、窒化シリコン膜と、酸化シリコン膜とを順次ＣＶＤ法により下層から積層して、絶縁膜１０を形成する。その後、絶縁膜１０の上面上に、たとえば低抵抗な多結晶シリコンからなる導電膜ＣＧａと、導電膜ＣＧａよりも低抵抗な、たとえばタングステンシリサイド等のような高融点金属シリサイド膜等からなる導電膜ＣＧｂを下層から順にＣＶＤ法等により堆積する。導電膜ＣＧａは、たとえば１００〜１５０ｎｍ程度、導電膜５ｂの厚さは、たとえば１００ｎｍ程度である。その後、導電膜ＣＧｂ上に、たとえば酸化シリコンからなる絶縁膜１３をＴＥＯＳガスを用いたＣＶＤ法等により堆積した後、その上に、たとえば低抵抗な多結晶シリコンからなるハードマスク膜２６ｂをＣＶＤ法等により堆積し、さらにその上に、たとえば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ｂをＣＶＤ法等により堆積する。
【００６６】
次いで、反射防止膜上に、ワード線形成用のレジストパターンを形成し、これをエッチングマスクとして反射防止膜２７ｂおよびハードマスク膜２６ｂをパターニングした後、ワード線形成用のレジストパターンを除去する。続いて、残されたハードマスク膜と反射防止膜の積層膜をエッチングマスクとして、そこから露出される絶縁膜１３、導電膜ＣＧｂおよび導電膜ＣＧａをエッチングする。これにより、コントロールゲートＣＧが形成される。
【００６７】
図２０は、不揮発性半導体記憶装置１００の製造工程の第９工程を示す断面図であり、メモリセル領域ＲＭＣ、接続領域ＲＣおよび周辺回路領域ＲＴにおける断面図である。この図２０に示されるように、メモリセル領域ＲＭＣが位置する半導体基板１の主表面上には、絶縁膜２を介して導電膜６が形成されており、この導電膜６の上面上には、絶縁膜１０を介してコントロールゲートＣＧが形成されている。コントロールゲートＣＧのうち、最も接続領域ＲＣ側に形成されたコントロールゲートＣＧは、ダミーコントロールゲートＣＧＤであり、電圧が印加されることなく、コントロールゲートＣＧとして機能しないものである。
【００６８】
このように、導電膜ＣＧａ、ＣＧｂをパターニングして、コントロールゲートＣＧを形成する際に、ダミーコントロールゲートＣＧＤも形成することにより、他のコントロールゲートＣＧを所望の形状とすることが容易となる。すなわち、このように、ダミーコントロールゲートＣＧＤを形成するようにすることにより、ダミーコントロールゲートＣＧＤより、メモリセル領域ＲＭＣの中央部側に位置する領域においては、コントロールゲートＣＧをパターニングする際に、半導体基板１の主表面上に塗布されるエッチャントの分布にばらつきが生じ難くなる。このため、ダミーコントロールゲートＣＧＤよりメモリセル領域ＲＭＣの中央部に位置するコントロールゲートＣＧを所望の形状に形成することができる。
【００６９】
導電膜６は、メモリセル領域ＲＭＣが位置する半導体基板１の主表面上から、接続領域ＲＣが位置する半導体基板１の主表面上にまで延在している。そして、接続領域ＲＣと、周辺回路領域ＲＴとの境界部分においては、半導体基板１の主表面上に、絶縁膜２を介して、導電膜ＡＧａが形成されている。この導電膜４の上面上には、絶縁膜１８が形成されており、この絶縁膜１８の上面上は、絶縁膜１２が形成されている。ここで、絶縁膜１０は、コントロールゲートＣＧ下に位置する導電膜６の上面上および、絶縁膜１２の上面上に形成されている。
【００７０】
図２１は、不揮発性半導体記憶装置１００の第１０工程におけるメモリセル領域ＲＭＣ、接続領域ＲＣおよび周辺回路領域ＲＴにおける断面図である。この図２１に示されるように、この第１０工程においては、絶縁膜１０にエッチングを施して除去する。このエッチング処理により、コントロールゲートＣＧ下に位置する導電膜６の上面上に絶縁膜１０が残留すると共に、接続領域ＲＣおよび周辺回路領域ＲＴに位置する絶縁膜１０が除去される。
【００７１】
図２２は、不揮発性半導体記憶装置１００の製造工程の第１１工程を示す断面図である。この図２２に示されるように、メモリセル領域ＲＭＣの部分が開口するレジスト３０を半導体基板１の主表面上に形成する。そして、コントロールゲートＣＧをマスクとして、導電膜６にパターニングを施して、フローティングゲートＦＧを形成する。ここで、形成されたフローティングゲートＦＧのうち、最も、接続領域ＲＣ側に形成されたフローティングゲートＦＧは、ダミーフローティングゲートＦＧＤであり、電荷を蓄積する機能を有しないものとなっている。このダミーフローティングゲートＦＧＤは、メモリセル領域ＲＭＣから、接続領域ＲＣにまで延在している。
【００７２】
図２３は、不揮発性半導体記憶装置１００の製造工程の第１２工程を示す断面図である。この図２３に示されるように、半導体基板１の主表面上に絶縁膜３をプラズマＣＶＤ法により形成する。この絶縁膜３は、プラズマＣＶＤ装置を用いて形成する。そして、絶縁膜３を形成する際には、プラズマＣＶＤ装置の成膜ガスの供給流量を増加させる。ガスの供給量を過剰とすることにより、絶縁膜３の埋め込み性が低くなり、絶縁膜３がコントロールゲートＣＧ間およびフローティングゲートＦＧ間に埋め込まれにくくなる。たとえば、Ｎ２Ｏガスの供給量を５００ｓｃｃｍ以上６００ｓｃｃｍ以下に設定し、ＳｉＨ４のガス供給量を３ｓｃｃｍ以上５ｓｃｃｍ以下程度に設定するのが好ましい。
【００７３】
特に、絶縁膜３の成膜の際に、Ｎ２Ｏ／ＳｉＨ４比を上げるのが好ましい。Ｎ２Ｏ／ＳｉＨ４比を上げることにより、カバレッジ（Coverage）を悪化させることができ、埋め込み性を低下させることができる。たとえば、Ｎ２Ｏ／ＳｉＨ４比は、１〜２の範囲が好ましい。
【００７４】
さらに、絶縁膜３の成膜の際に、成膜温度を通常より低く設定する。成膜温度を低く設定すると、表面反応が停滞し、カバレッジを低下させることができ、埋め込み性を低下させることができる。たとえば、成膜温度は、２００℃以上２５０℃以下の範囲が好ましい。
【００７５】
また、絶縁膜３の成膜の際に、プラズマ発生源のパワーを低く設定する。パワーを低く設定することにより、プラズマ密度が下がり、ラジカル（radical)が減少し、カバレッジが低くなり、埋め込み性が低下する。たとえば、プラズマ発生源のパワーは、１２５Ｗ〜９２５Ｗ程度の範囲が好ましい。
【００７６】
そして、絶縁膜３の成膜の際に、成膜圧力を通常時より低下させる。成膜圧力が低下すると、成膜の指向性が向上して、コントロールゲートＣＧの側面やフローティングゲートＦＧの側面に絶縁膜が形成されることが抑制される。たとえば、成膜圧力としては、１０−２Ｔｏｒｒ以上数ｔｏｒｒ以下の範囲が好ましい。
【００７７】
さらに、絶縁膜３を形成する際に、半導体基板１の主表面と、プラズマＣＶＤ装置の電極との間に印加されるバイアスを小さくするのが好ましい。たとえば、電極と半導体基板１の主表面間のバイアスを０Ｗ程度とする。ここで、半導体基板１に印加される電圧が低いと、プラズマＣＶＤ法により、絶縁膜３を形成する過程において、プラズマＣＶＤ装置内の雰囲気中のイオンが、形成された絶縁膜３内の粒子に衝突して、絶縁膜３の粒子が、絶縁膜３から外方に飛び出した場合においても、絶縁膜３の粒子は、半導体基板１の主表面側に引っ張られることなく、空中を浮遊し易く、半導体基板１の主表面に堆積されることが抑制される。
【００７８】
このため、コントロールゲートＣＧおよびフローティングゲートＦＧ間に位置する半導体基板１の主表面上に、絶縁膜３が堆積されることを抑制することができる。
【００７９】
このようにして形成される絶縁膜３は、まず、コントロールゲートＣＧの上端部側で、コントロールゲートＣＧの表面上に付着する。そして、このコントロールゲートＣＧの上端部側の表面に付着した絶縁膜３の表面上にさらに、新たな絶縁膜３が形成される。このようにして、コントロールゲートＣＧの上端部側に、上方に向かう程、半導体基板１の主表面と平行な方向の幅が広くなるように膨出した絶縁膜３が形成される。そして、一のコントロールゲートＣＧの上端部に形成された絶縁膜３と、この一のコントロールゲートＣＧに隣接するコントロールゲートＣＧの上端部に形成された絶縁膜３とは、少なくとも、２０ｎｍ程度またはそれ以上近接し、互いに接触するように形成されている。
【００８０】
このような絶縁膜３が形成されることにより、隣接するコントロールゲートＣＧの上端部に形成された絶縁膜３が近接または接触箇所の下方に空隙部ＧＡが形成される。ここで、隣接するコントロールゲートＣＧ上に形成された絶縁膜３は、コントロールゲートＣＧより上方で近接または接触するため、空隙部ＧＡは、少なくとも、フローティングゲートＦＧ間には形成される。さらに、空隙部ＧＡは、コントロールゲートＣＧ間にまで亘って延在し、コントロールゲートＣＧの上端部より上方で、閉塞するように形成される。なお、この絶縁膜３は、接続領域ＲＣ上に形成されたダミーフローティングゲートＦＧＤの上面上および、周辺回路領域ＲＴに形成された絶縁膜１２の上面上にも形成される。
【００８１】
図２４は、不揮発性半導体記憶装置１００の製造工程の第１３工程を示す断面図である。この図２４に示されるように、半導体基板１の主表面上にＨＤＰ膜等からなる絶縁膜４をプラズマＣＶＤ法により形成する。このように、絶縁膜３の上面上に絶縁膜４を形成することにより、この後の洗浄工程において、空隙部ＧＡ内に洗浄液が染み込むことを抑制することができる。
【００８２】
この絶縁膜４は、絶縁膜３の上端部から半導体基板１の主表面に対して、垂直な方向に、たとえば、４００ｎｍ以上５００ｎｍ以下程度堆積される。絶縁膜４上に位置する絶縁膜３の膜厚が、４００ｎｍより薄くなると、この後の工程の洗浄工程において、洗浄液が空隙部ＧＡ内に入り込む恐れがあるためである。また、５００ｎｍより厚く形成されると、この後の工程において、周辺回路領域ＲＴをパターニングする際のフォトレジストを感光する工程において、フォトリソグラフィ感光を良好に行なうことができないという問題が生じるためである。
【００８３】
この絶縁膜４の成膜温度は、たとえば、３００℃以上５００℃以下とされ、バイアスパワーは、２０００Ｗ以上４０００Ｗ以下の範囲とする。このように、バイアスパワーを大きくすると、絶縁膜４の成膜の際に、半導体基板１に係る電圧が大きくなる。このため、プラズマ雰囲気中のイオンが絶縁膜３または絶縁膜４内の粒子に衝突して、絶縁膜３または絶縁膜４の粒子が外方に飛び出した際に、この粒子が半導体基板１側に引き寄せられ、絶縁膜３間に形成された隙間を閉塞することができる。
【００８４】
そして、このようにプラズマＣＶＤ法のスパッタリング効果を有効に利用すると共に、絶縁膜４の成膜時間が長時間とならないように、この絶縁膜４の成膜条件のＤ／Ｓ比を、３以上５以下とする。ここで、Ｄ／Ｓ比とは、Ｄ／Ｓ比＝１＋Ｄ（デポジション速度（ｎｍ／ｓ））／Ｓ（スパッタリング速度（ｎｍ／ｓ））として示される。Ｄ／Ｓ比が３より小さくなると、絶縁膜４が形成される速度が小さくなり成膜に時間を要するという問題が生じるためである。さらに、Ｄ／Ｓ比のが、５より大きくなると、空隙部ＣＧ内に絶縁膜４が入り込みやすくなるためである。
【００８５】
図２５は、不揮発性半導体記憶装置１００の製造工程の第１４工程を示す断面図である。この図２５に示されるように、メモリセル領域ＲＭＣに位置する絶縁膜４の上面上にレジスト３１を形成し、接続領域ＲＣおよび周辺回路領域ＲＴ内に形成された絶縁膜４をドライエッチングする。そして、接続領域ＲＣおよび周辺回路領域ＲＴが位置する半導体基板１の主表面上に形成された絶縁膜４の上面を、絶縁膜３の上面上に形成された絶縁膜４の上面より、たとえば、２５０ｎｍ以上４５０ｎｍ以下低くする。そして、周辺回路領域ＲＴおよび接続領域ＲＣに位置する絶縁膜４の半導体基板１の主表面に対して、垂直な方向の厚さＬｂを、たとえば、２００ｎｍ以上３００ｎｍ以下とする。しかる後に、半導体基板１の主表面上に洗浄を施して、レジスト３１を除去する。この洗浄の際、メモリセル領域ＲＭＣ上に形成された空隙部ＧＡ上には、絶縁膜３より密度が高いシリコン酸化膜により形成された絶縁膜４が形成されているため、洗浄液が空隙部ＧＡ内に染み込むことが抑制されている。
【００８６】
さらに、絶縁膜３の上面上に形成された絶縁膜４の半導体基板１の主表面に対して垂直な方向の厚さＬａは、たとえば、４００ｎｍ以上４５０ｎｍとなるように形成されているため、空隙部ＧＡ内に洗浄液が染み込むことが良好に抑制されている。なお、４００ｎｍより薄く形成されると、空隙部ＧＡ内に洗浄液が染み込む恐れがある。また、４５０ｎｍより厚く形成されると、接続領域ＲＣおよび周辺回路領域ＲＴが位置する半導体基板１の主表面上に形成された絶縁膜４の半導体基板１の主表面に対して垂直な方向の厚みＬｂを、２００ｎｍ以上３００ｎｍ以下とするために、絶縁膜４に施すエッチング量が過大となるためである。
【００８７】
図２６は、不揮発性半導体記憶装置１００の製造工程の第１５工程を示す断面図である。この図２６に示されるように、半導体基板１の主表面上に、レジスト３２を堆積する。そして、このレジスト３２に露光処理を施して、配線ＡＧＬおよびゲート電極ＳＧのパターンをレジスト３２に形成した後、周辺回路領域ＲＴおよび接続領域ＲＣに位置する絶縁膜３、４、１２、１１，１１および導電膜４にパターニングして、半導体基板１の主表面上に、配線ＡＧＬおよびゲート電極ＳＧを形成する。
【００８８】
ここで、上記第１４工程において、メモリセル領域ＲＭＣに形成された絶縁膜４の上面と、接続領域ＲＣおよび周辺回路領域ＲＴ上に形成された絶縁膜４の上面との差は、４５０ｎｍ以下とされているため、接続領域ＲＣとメモリセル領域ＲＭＣとの境界部分に形成されるレジスト３２の傾斜が過大に急激なものとなることが抑制されている。これにより、配線ＡＧＬやゲート電極ＳＧのパターンが、レジスト３２の傾斜面に形成されることが抑制され、露光処理の際に、形成される配線ＡＧＬおよびゲート電極ＳＧパターンがレジスト３２の平坦面上に形成されることになり、良好にパターン形成を行なうことができる。なお、接続領域ＲＣおよび周辺回路領域ＲＴ上に形成された絶縁膜４の半導体基板１の主表面に対して垂直な方向の厚さが、２００ｎｍ以上３００ｎｍ以下とされているため、配線ＡＧＬおよびゲート電極ＳＧのパターニングを行なう際に、導電膜ＡＧａ、絶縁膜１８、３、４の膜厚が過大に厚くなりすぎることを抑制することができ、良好にゲート電極ＳＧおよび配線ＡＧＬを形成することができる。
【００８９】
図２７は、不揮発性半導体記憶装置１００の製造工程の第１６工程を示す断面図であり、図２８は、第１７工程を示す断面図である。まず、形成される不純物領域５３に対応する領域が開口したマスクを半導体基板１の主表面上に形成する。そして、このマスク上から半導体基板１の主表面にイオン注入を行ない、ゲート電極ＳＧが位置する半導体基板１の主表面に対してメモリセル領域ＲＭＣと反対側に位置する半導体基板１の主表面上に、ｎ-型の不純物領域５３を形成する。この不純物領域５３を形成した後に、半導体基板１の主表面を洗浄して、マスクを除去する。このマスクを除去する洗浄の際に、メモリセル領域ＲＭＣに形成された空隙部ＧＡの上面上には、絶縁膜３より密度が高く形成された絶縁膜４が形成されているため、空隙部ＧＡ内に洗浄液が染み込むことが抑制されている。
【００９０】
そして、ＴＥＯＳガスを用いたＣＶＤ法により、配線ＡＧＬとゲート電極ＳＧとの間を、絶縁膜５０を埋め込むと共に、ゲート電極ＳＧおよびゲート電極ＳＧの上面上に形成された絶縁膜４、３、１２の側面上にサイドウォール状の絶縁膜５０を形成する。続いて、ゲート電極ＳＧが位置する半導体基板１の主表面に対して、メモリセル領域ＲＭＣと反対側に位置する半導体基板１の主表面に、ｎ+型の不純物領域５２を形成して、不純物領域５３と不純物領域５２とを備え、ソースまたはドレインとして機能する不純物領域５４を形成する。このようにして、周辺回路領域ＲＴに制御トランジスタＡＧＴｒを形成する。そして、半導体基板１の主表面上に、酸化シリコン膜等からなる層間絶縁膜３４を、たとえば、ＴＥＯＳガスを用いたプラズマＣＶＤ法により堆積する。そして、メモリセル領域ＲＭＣ上に形成された層間絶縁膜３４にドライエッチングを施す。
【００９１】
そして、図３および図２８に示されるように、まず、層間絶縁膜３４の上面にＣＭＰを施して、メモリセル領域ＲＭＣ上に形成された層間絶縁膜３４を除去すると共に、接続領域ＲＣおよび周辺回路領域ＲＴが位置する半導体基板１の主表面上に形成された層間絶縁膜３４の上面が、メモリセル領域ＲＭＣに形成された絶縁膜４の上面と一致するように平坦化する。ここで、上記第１６工程において、メモリセル領域ＲＭＣに位置する層間絶縁膜３４に予めドライエッチングを施すことにより、層間絶縁膜３４に施すＣＭＰ量を低減することができ、良好に層間絶縁膜３４の上面を平坦化することができる。
【００９２】
しかる後に、層間絶縁膜３４の上面上に絶縁膜５を形成して、配線ＡＧＬの上面上にまで達するコンタクトＣＴ１と、ゲート電極ＳＧの上面上にまで達するコンタクトＣＴ２と、不純物領域５４が位置する半導体基板１の主表面にまで達するコンタクトＣＴ３とを形成する。この際、所謂ＯＮＯ膜である絶縁膜１０は、周辺回路領域ＲＴおよび接続領域ＲＣ上に形成されていないため、コンタクトＣＴ１〜ＣＴ３のコンタクトホールを良好に形成することができる。このようにして、図３に示される半導体基板１の主表面上に形成された不揮発性半導体記憶装置１００が形成される。
【００９３】
（実施の形態２）
図２９から図３２を用いて、上記不揮発性半導体記憶装置１００の製造方法とは異なる他の製造方法について説明する。図２９は、図１９に示された不揮発性半導体記憶装置１００の第８工程後の第９工程を示す断面図である。この図２９および図１９において、コントロールゲートＣＧ間に位置するコントロールゲートＣＧに位置する絶縁膜１０を除去すると共に、導電膜６にパターニングを施して、フローティングゲートＦＧとダミーフローティングゲートＦＧＤを形成する。
【００９４】
図３０は、不揮発性半導体記憶装置１００の第１０工程を示す断面図である。この図３０に示されるように、半導体基板１の主表面上に、メモリセル領域ＲＭＣが位置する半導体基板１の主表面上に、レジスト４０形成すると共に、周辺回路領域ＲＴおよび接続領域ＲＣを外方に露出させる。そして、接続領域ＲＣおよび周辺回路領域ＲＴに形成された絶縁膜１０をエッチングして、除去する。
【００９５】
図３１は、不揮発性半導体記憶装置１００の第１１工程を示す断面図である。この図３１に示されるように、コントロールゲートＣＧの上に絶縁膜３を形成し、この絶縁膜３上に、ＨＤＰ膜等からなる絶縁膜４をプラズマＣＶＤ法により形成する。図３２は、不揮発性半導体記憶装置１００の第１２工程を示す断面図である。図３２に示されるように、メモリセル領域ＲＭＣを覆うと共に、接続領域ＲＣおよび周辺回路領域ＲＴを外方に露出するレジスト４０を形成する。そして、周辺回路領域ＲＴおよび接続領域ＲＣに位置する絶縁膜４にドライエッチングを施す。そして、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の工程を経ることにより、不揮発性半導体記憶装置１００が形成される。
【００９６】
このような不揮発性半導体記憶装置１００の製造方法は、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の工程を含んでいるため、実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の作用・効果を得ることができる。
【００９７】
（実施の形態３）
図３３および図３４を用いて、本実施の形態３に係る不揮発性半導体記憶装置１００のさらに他の製造方法について説明する。図３３は、上記図１９に示される不揮発性半導体記憶装置１００の第８工程後の第９工程を示す断面図であり、図３４は、図３３後の工程を示す断面図である。図３３に示されるように、周辺回路領域ＲＴおよび接続領域ＲＣに位置する絶縁膜１０を残した状態で、フローティングゲートＦＧおよびダミーフローティングゲートＦＧを形成する。
【００９８】
そして、コントロールゲートＣＧ上に絶縁膜３を形成して、フローティングゲートＦＧ間およびコントロールゲートＣＧ間に空隙部ＧＡを形成し、さらに、絶縁膜３の上面上に、ＨＤＰ膜等からなる絶縁膜４をプラズマＣＶＤ法により形成する。図３４に示されるように、周辺回路領域ＲＴおよび接続領域ＲＣに形成された絶縁膜４、３と、絶縁膜１０をエッチングして、除去する。この際、絶縁膜４および絶縁膜３にエッチングを施す際に、所謂ＯＮＯ膜の絶縁膜１０のうち、シリコン酸化膜から形成された部分も同時にエッチングされる。このため、絶縁膜１０を除去するために要する工程を一部省略することができ、工程数を低減することができる。なお、本実施の形態３に係る不揮発性半導体記憶装置１００の製造工程も、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の工程を含むため、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の作用・効果を得ることができる。
【００９９】
（実施の形態４）
図３５から図３８を用いて、本実施の形態４に係る不揮発性半導体記憶装置４００およびその製造方法について説明する。図３５は、不揮発性半導体記憶装置４００の断面図である。なお、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の構成については、同一の符号を付してその説明を省略する。本実施の形態４に係る不揮発性半導体記憶装置４００においては、コントロールゲートＣＧの上面上に形成された絶縁膜３は、接続領域ＲＣおよび周辺回路領域ＲＴにも形成されている。そして、この絶縁膜３の上面上には、層間絶縁膜３４が形成されている。図３６から図３８を用いて、本実施の形態４に係る不揮発性半導体記憶装置４００の製造方法について説明する。この不揮発性半導体記憶装置４００の製造工程は、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程のうち、図１９に示された第８工程までは、同様の工程を経ている。
【０１００】
図３６は、上記図１９に示された工程後の、不揮発性半導体記憶装置４００の第９工程を示す断面図である。この図３６において、接続領域ＲＣおよび周辺回路領域ＲＴを覆うようなマスクを形成して、コントロールゲートＣＧをマスクとして機能させて、導電膜６をエッチングして、フローティングゲートＦＧおよびダミーフローティングゲートＦＧを形成する。そして、接続領域ＲＣおよび周辺回路領域ＲＴを覆うマスクを除去した後、導電膜４および絶縁膜１８、１２にパターニングを施して、ゲート電極ＳＧおよび配線ＡＧＬを形成する。しかる後に、形成される不純物領域５３が位置する半導体基板１の主表面を外方に露出すると共に、他の領域を覆うマスクを形成して、不純物を半導体基板１の主表面に導入して、不純物領域５３を形成する。
【０１０１】
そして、絶縁膜５０を堆積し、この絶縁膜５０にＣＭＰを施して、コントロールゲートＣＧおよびフローティングゲートＦＧ間に絶縁膜５０を充填すると共に、ダミーコントロールゲートＣＧＤの側面上に、サイドウォール状の絶縁膜５０を形成する。また、この際、配線ＡＧＬと、この配線ＡＧＬ上に形成された絶縁膜１１、１２の側面上に絶縁膜５０が形成されると共に、ゲート電極ＳＧおよびゲート電極ＳＧ上に形成された絶縁膜１８、１２の側面上にサイドウォール状の絶縁膜５０を形成する。そして、半導体基板１の主表面に不純物を導入して、不純物領域５３を形成する。このようにして、周辺回路領域ＲＴに制御トランジスタＡＧＴｒが形成される。
【０１０２】
図３７は、不揮発性半導体記憶装置４００の製造工程の第１０工程を示す断面図である。この図３７に示されるように、接続領域ＲＣおよび周辺回路領域ＲＴを覆うレジスト４１を形成する。そして、図３６に示された絶縁膜５０のうち、コントロールゲートＣＧおよびフローティングゲートＦＧ間に充填された絶縁膜５０をエッチングして、除去する。この際、フローティングゲートＦＧ間に位置する半導体基板１の主表面上に形成された絶縁膜２も除去され、フローティングゲートＦＧ間に位置する半導体基板１が外方に露出する。
【０１０３】
図３８は、不揮発性半導体記憶装置４００の製造工程の第１１工程を示す断面図である。この図３８に示されるように、絶縁膜３を接続領域ＲＣおよび周辺回路領域ＲＴを覆うように形成すると共に、コントロールゲートＣＧ上に絶縁膜３を形成して、コントロールゲートＣＧおよびフローティングゲートＦＧ間に空隙部ＧＡを形成する。そして、プラズマＣＶＤ法により、層間絶縁膜３４を堆積する。この層間絶縁膜３４を形成する際には、半導体基板１とプラズマＣＶＤ装置の電極間に印加されるバイアスを０から数Ｗ程度とする。このように、電極と半導体基板１との間に印加されるバイアスを低減することにより、層間絶縁膜３４の埋め込み性が悪くなり、隣接するコントロールゲートＣＧ上に形成された絶縁膜３間に形成された隙間から、層間絶縁膜３４が空隙部ＧＡ内に入り込むことが抑制される。このため、空隙部ＧＡを半導体基板１の主表面上からコントロールゲートＣＧの上面上にまで良好に延在させることができる。
【０１０４】
この層間絶縁膜３４を形成する際には、制御トランジスタＡＧＴｒおよび配線ＡＧＬが既に形成されており、配線ＡＧＬおよび制御トランジスタＡＧＴｒのゲート電極ＳＧをパターニングする際に形成されるレジストを洗浄する工程や、不純物領域５４を形成する際に用いられるマスクを除去する洗浄工程等は、既に終了している。このように、層間絶縁膜３４を形成した後に、洗浄工程が施されることが抑制されており、空隙部ＧＡ内に洗浄液が染み込むことが抑制されている。すなわち、層間絶縁膜３４に洗浄液の染み込み防止機能を持たせる必要性が小さいため、層間絶縁膜３４を密に形成する必要性が小さいため、層間絶縁膜３４を形成する際に、プラズマＣＶＤ装置の電極と、半導体基板１との間に印加されるバイアスを小さくすることができ、空隙部ＧＡ内に層間絶縁膜３４が入り込むことを抑制することができる。
【０１０５】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０６】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【０１０７】
【図１】実施の形態１のフラッシュメモリの要部平面図である。
【図２】図１のＩＩ−ＩＩ線の断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線の断面図である。
【図４】半導体基板の主表面より僅かに上方における平面断面図である。
【図５】不揮発性半導体記憶装置の書き込み動作時における断面図である。
【図６】不揮発性半導体記憶装置の読み出し動作における断面図である。
【図７】不揮発性半導体記憶装置の消去動作時における断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第１工程を示す平面図である。
【図９】不揮発性半導体記憶装置の製造工程の第２工程を示す平面図である。
【図１０】図９のＸ−Ｘ線における断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１２】第３工程における周辺回路領域における断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１４】第４工程における平面図である。
【図１５】第４工程における周辺回路領域ＲＴにおける断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第１０工程におけるメモリセル領域ＲＭＣ、接続領域ＲＣおよび周辺回路領域ＲＴにおける断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図２５】不揮発性半導体記憶装置の製造工程の第１４工程を示す断面図である。
【図２６】不揮発性半導体記憶装置の製造工程の第１５工程を示す断面図である。
【図２７】不揮発性半導体記憶装置の製造工程の第１６工程を示す断面図である。
【図２８】不揮発性半導体記憶装置の製造工程の第１７工程を示す断面図である。
【図２９】実施の形態２に係る不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図３０】実施の形態２に係る不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３１】実施の形態２に係る不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図３２】実施の形態２に係る不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図３３】実施の形態３に係不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図３４】上記図３３に示された工程後の工程を示す断面図である。
【図３５】実施の形態４に係る不揮発性半導体記憶装置の断面図である。
【図３６】実施の形態４に係る不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図３７】実施の形態４に係る不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３８】実施の形態４に係る不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【符号の説明】
【０１０８】
１Ａ  活性領域、１Ｂ  分離領域、３  絶縁膜、４ａ１，４ａ２  側面、２３ａ，２３ｂ  反転層、３４  層間絶縁膜、１００  不揮発性半導体記憶装置、ＡＧ  アシストゲート、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、ＲＣ  接続領域、ＲＭＣ  メモリセル領域、ＲＴ  周辺回路領域。
【図１】
2007157927.tif 000003
【図２】
2007157927.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007157927.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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