(57)【要約】【課題】  ＰＬＬ回路等で発生されたクロック信号のジッタ等のタイミング精度を高分解能且つ高精度に評価可能なテスト回路を提供する。【解決手段】  遅延時間を制御可能な遅延回路１１、テスト対象のクロック信号Ｓ０の位相、クロック信号Ｓ０を遅延回路１１で遅延させた遅延クロック信号Ｓ１の位相を比較する位相比較回路１２、位相比較回路１２からの所定の比較結果に対する出力回数をカウントする回数カウンタ１３、遅延回路１１に入力する信号をクロック信号Ｓ０から遅延回路１１を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路１４、及び、リング発振器が形成されたときの発振周波数を測定する周波数測定回路１５を備え、遅延回路１１が可変遅延ユニットを複数縦列に接続してなる可変遅延回路部１７を備えてなり、可変遅延ユニットの遅延時間が各別に制御可能に構成されている。【選択図】        図１
2007017158.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号のタイミング精度を評価するためのテスト回路であって、
遅延時間を制御可能な遅延回路と、
テスト対象の前記クロック信号の位相と、前記クロック信号を前記遅延回路で遅延させた遅延クロック信号の位相を比較する位相比較回路と、
前記位相比較回路からの所定の比較結果に対する出力回数をカウントする回数カウンタと、
前記遅延回路に入力する信号を前記クロック信号から前記遅延回路を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路と、
前記信号切替回路によって前記リング発振器が形成されたときの発振周波数を測定する周波数測定回路と、を備えてなり、
前記遅延回路が、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、
前記可変遅延ユニットの遅延時間が、各別に制御可能に構成されていることを特徴とするテスト回路。
【請求項２】
前記可変遅延ユニットが、２以上の遅延時間を択一的に選択可能に構成されていることを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記可変遅延ユニットが、電流駆動能力を制御可能な可制御素子を有するインバータ回路を２段縦列に接続して構成されることを特徴とする請求項１または２に記載のテスト回路。
【請求項４】
前記可制御素子がＭＯＳＦＥＴであって、前記可制御素子の電流駆動能力が、前記可制御素子のゲート入力電圧によって制御されることを特徴とする請求項３に記載のテスト回路。
【請求項５】
前記可制御素子がＭＯＳＦＥＴであって、前記可制御素子の電流駆動能力が、前記可制御素子のバックゲート電圧によって制御されることを特徴とする請求項３に記載のテスト回路。
【請求項６】
前記インバータ回路が、前記可制御素子を複数備えることを特徴とする請求項３〜５の何れか１項に記載のテスト回路。
【請求項７】
前記インバータ回路の夫々において、前記可制御素子の前記電流駆動能力が、３値レベル以上の制御信号によって多段階に制御されることを特徴とする請求項３〜６の何れか１項に記載のテスト回路。
【請求項８】
前記インバータ回路の夫々において、前記可制御素子の前記電流駆動能力が、２値レベルの制御信号によって２段階に制御されることを特徴とする請求項３〜６の何れか１項に記載のテスト回路。
【請求項９】
前記可制御素子がＮチャネルＭＯＳＦＥＴであることを特徴とする請求項３〜８の何れか１項に記載のテスト回路。
【請求項１０】
テスト対象の前記クロック信号を発生するクロック発生回路と同一基板上に形成されていることを特徴とする請求項１〜９の何れか１項に記載のテスト回路。
【請求項１１】
ＰＬＬ回路を用いてクロック信号を発生するクロック発生回路であって、
前記クロック信号をテスト対象とする請求項１〜９の何れか１項に記載のテスト回路の全部または少なくとも前記遅延回路を含む一部を備えていることを特徴とするクロック発生回路。
【請求項１２】
光センサと、前記光センサの出力データを記憶する記憶手段と、前記記憶手段で記憶する前記出力データを送信する送信手段と、前記光センサと前記記憶手段と前記送信手段の各動作を制御するクロック信号を発生するクロック発生回路と、を備えてなるイメージセンサであって、
少なくとも前記送信手段の動作を制御するクロック信号を発生するクロック発生回路が、請求項１１に記載のクロック発生回路であることを特徴とするイメージセンサ。
【請求項１３】
遅延時間を制御可能な遅延回路であって、
可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、
前記可変遅延ユニットの遅延時間が、各別或いは複数に区分された各グループ別に制御可能に構成されていることを特徴とする遅延回路。
【請求項１４】
前記可変遅延ユニットが、２以上の遅延時間を択一的に選択可能に構成されていることを特徴とする請求項１３に記載の遅延回路。
【請求項１５】
前記可変遅延ユニットが、電流駆動能力を制御可能な可制御素子を有するインバータ回路を２段縦列に接続して構成されることを特徴とする請求項１３または１４に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路等が発生するクロック信号のタイミング精度を評価するためのテスト回路に関し、特に、クロック信号のジッタを高精度にテスト可能な組み込み型のテスト回路に関する。また、本発明は、当該テスト回路を備えたＰＬＬ回路等のクロック発生回路、及び、イメージセンサに関し、更に、当該テスト回路に使用される遅延回路に関する。
【背景技術】
【０００２】
高速画像処理等の分野では、ジッタの少ない高精度なクロック信号を用いてデータを高速に転送する要求が強くなってきている。例えば、携帯電話では４００Ｍｂｐｓで画像データを通信するデバイスが要求されている。一方、当該高速データ通信用のクロック信号を発生する回路として、基準クロックを逓倍して高速クロックを発生するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が広く利用されているが、ＰＬＬ回路で発生されるクロック信号には、ジッタ（クロック信号の揺らぎ）が発生するため、当該高速データ通信用のクロック信号のタイミング精度は、ＰＬＬ回路のタイミング精度に依存することになる。
【０００３】
従って、当該高速データ通信におけるタイミング精度を保証するためには、それに用いるＰＬＬ回路のタイミング精度を、例えば、１００ｐｓ以下の高精度でテストする必要がある。ＰＬＬ回路のジッタ等のタイミング精度の測定には、高性能のアナログＬＳＩテスタや計測機器等の外付けの測定手段を使用するのが一般的であるが、当該外付けの測定手段では、１００ｐｓ以下の高精度でテストするには、測定精度が不十分であった。そこで、下記の特許文献１では、ロジック回路のみの構成で、ＰＬＬ回路のジッタ等を高精度にテスト可能なテスト回路及びテスト方法を提案している。
【０００４】
特許文献１に開示されているテスト回路は、特許文献１の図８を参照すれば、遅延量を可変制御可能な遅延回路（Ｂａｓｅ  ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ  Ｄｅｌａｙで構成されている。）が、テスト回路内部に組み込まれ、ＰＬＬ回路が備えるＶＣＯ（電圧制御発振器）の出力信号を遅延回路により１周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力直後のジッタ計測が可能な回路構成となっている。また、遅延回路によりＶＣＯの出力信号を半周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力信号の立ち上がりから立ち下がりまでの区間、または、立ち下がりから立ち上がりまでの区間のジッタ測定も可能な回路構成となっている。更に、ＶＣＯの出力のデューティ比率も回路構成を変えることなく、ジッタ測定結果の値を基に算出可能となっている。
【０００５】
【特許文献１】特開２００３−１２１５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の如く、特許文献１に開示されているテスト回路及びテスト方法は、ＰＬＬ回路のジッタ等を高精度にテスト可能ではあるが、その高精度を担保するためには、遅延回路（Ｂａｓｅ  ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ  Ｄｅｌａｙ）の遅延時間を如何に高精度に調整するかが重要な課題となる。しかし、特許文献１では、遅延回路における遅延時間の調整手法に関する具体的な回路構成等の開示はなされていない。
【０００７】
一般的には、ＰＬＬ回路は論理回路とともに１チップに組み込まれることが多く、そのテスト回路の遅延回路も同一チップ上に構成する場合、論理回路によって遅延回路構成すると回路設計上都合がよい。
【０００８】
図１０に、論理回路による遅延回路の回路構成例を示す。図１０に示す回路例は、遅延回路の一部を構成する可変遅延回路５０で、２つのインバータ回路を１ユニットとする遅延素子５１を４段縦列に接続し、各遅延素子５１からの４本の出力信号をセレクタ５２で択一的に選択可能に構成されている。この可変遅延回路５０を更に複数段（例えば１６段）縦列に接続して、遅延回路内の可変遅延回路部全体が構成される。当該回路構成により、セレクタ５２による出力信号の選択を、遅延時間を調整するための制御信号により切り替えることで、信号経路に挿入される遅延素子５１の段数が変化して可変遅延回路５０の入力から出力までの遅延時間を調整可能となる。
【０００９】
しかし、可変遅延回路５０の入力から出力までの遅延時間には、信号経路に挿入される遅延素子５１の段数分の遅延時間以外に、可変遅延回路５０内の信号配線及びセレクタ５２の遅延時間も含まれることになる。ここで、セレクタ５２の選択を切り替えた場合に、各遅延素子５１の出力信号の信号配線及びセレクタ５２内の信号経路が、出力信号毎に異なるため、可変遅延回路５０内の信号配線及びセレクタ５２の遅延時間は、セレクタ５２の選択に依存して変化する可能性がある点に注意すべきである。特に、上述の高速データ通信に応用されるＰＬＬ回路のタイミング精度をテストする場合には、１００ｐｓ以下の高精度でテストする必要があり、２０ｐｓ程度のテスト分解能を制御できる遅延素子が必要となり、上記信号配線及びセレクタ５２の遅延時間のバラツキは無視できなくなる。
【００１０】
ところで、特許文献１に開示されているテスト回路及びテスト方法の性能を左右する要素として、可変遅延回路５０の分解能がそのままテスト分解能となる点、可変遅延回路５０に対する遅延時間設定値と実際の遅延時間の間の単調性、つまり、設定値を増減させた場合に遅延時間が単調に増減する点、及び、実際の遅延時間測定におけるリング発振器の発振周期のデューティ比率が５０％（高レベル期間と低レベル期間の比が１：１）となる点、つまり、遅延回路に入力する立ち上がり信号の遅延時間と立ち下がり信号の遅延時間が等しい点が挙げられる。しかし、従来の論理回路によって構成される遅延回路には、１）分解能の不足、２）非単調性、３）デューティ誤差（デューティ比率５０％からのバラツキ）の３つの問題が生じる。以下、各問題点について説明する。
【００１１】
１）分解能の不足については、可変遅延回路５０における遅延時間の分解能が、遅延素子５１のインバータ回路２段分のゲート遅延を基礎としていることから、分解能が不十分となる。更に、図１０に例示するゲート遅延を基礎とする回路構成では、上述の如く、信号配線及びセレクタ５２の遅延時間のバラツキ、更に、遅延素子５１とセレクタ５２の信号遷移の方向の違いによる遅延時間のバラツキが設計上の誤差となり、これらのバラツキを抑制して分解能を上げる回路設計が極めて困難である。また、インバータ回路２段分のゲート遅延がテスト分可能を規定することから、原理的に、インバータ回路のゲート遅延以下の分解能の実現は不可能である。
【００１２】
２）非単調性については、遅延時間設定値に対して、実際の遅延時間が線形、単調に変化しない場合に、それが測定誤差の要因となる。以下、図１１〜図１３を参照して、単調性の必要性について説明する。
【００１３】
先ず、特許文献１に開示されているテスト回路及びテスト方法によるジッタの解析手法について、図１１を参照して簡単に説明する。ここでは、単調性が担保されている場合を想定し、図１１の横軸の遅延時間設定値は、実際の遅延時間に置換可能である。ＰＬＬ回路の出力信号の立ち上がりタイミングと、それを遅延回路で１周期遅延させた遅延信号の立ち上がりタイミングとを、遅延回路の遅延時間設定値を少しずつ変化させながら設定値毎に複数回ずつ、位相比較器で比較し、例えば、ＰＬＬ回路の出力信号の立ち上がりタイミングが遅延信号の立ち上がりタイミングより遅い場合の比較結果出力を回数カウンタでカウントし、遅延時間設定値とカウント値を対応付ける。この対応付けの結果を模式的に示したのが、図１１である。点Ａは、ジッタの影響を受けてもＰＬＬ回路の出力信号の立ち上がりタイミングが１００％遅延信号の立ち上がりタイミングより早い場合の遅延時間設定値の最大値を示しており、ジッタを考慮した場合の１周期分の遅延時間の最小値Ｔｍｉｎに相当する。逆に、点Ｃは、ジッタの影響を受けてもＰＬＬ回路の出力信号の立ち上がりタイミングが１００％遅延信号の立ち上がりタイミングより遅い場合の遅延時間設定値の最小値を示しており、ジッタを考慮した場合の１周期分の遅延時間の最大値Ｔｍａｘに相当する。また、点Ａと点Ｃの間に位置する点Ｂは、ジッタの影響を受けて、ＰＬＬ回路の出力信号の立ち上がりタイミングが、遅延信号の立ち上がりタイミングより早くなったり、遅くなったりしている状態を示している。従って、ジッタは、カウント値０の点Ａの遅延時間Ｔｍｉｎとカウント値１００％の点Ｃの遅延時間Ｔｍａｘの差（Ｔｍａｘ−Ｔｍｉｎ）で求められる。
【００１４】
ここで、点Ａと点Ｃは、遅延時間設定値とカウント値の２つの項目のみから特定する必要がある。つまり、図１２を参照して説明すると、カウント値０の点が３箇所（Ａ１、Ａ２、Ａ３）に存在する場合、単調性を利用して、遅延時間設定値を徐々に大きくしていくと（図中、下方向へ移動）、これに伴って実際の遅延時間も単調に増加し、Ａ１、Ａ２、Ａ３、Ｂ１・・・と移行する。４番目の点Ｂ１に移動したときに、初めてカウント値が０より大きくなるので、点Ｂ１の手前の点Ａ３が、点Ａと判断できる。更に、遅延時間設定値を徐々に大きくしていくと、実際の遅延時間も単調に増加し、点Ｂ１以降、Ｂ４、Ｂ５、Ｃ１、Ｃ２、Ｃ３・・・と移行する。点Ｂ１から点Ｂ５の間は、カウント値が０より大きく１００％より小さいが、点Ｂ５から点Ｃ１に移行すると、初めてカウント値が１００％となるため、点Ｃ１が点Ｃと判断できる。これにより、点Ａ３における遅延時間と点Ｃ１における遅延時間の差よりジッタを求めることができる。尚、遅延時間設定値は徐々に大きくする代わりに、徐々に小さくなるように変化させても構わない。
【００１５】
ところが、図１３に示すように、遅延時間設定値と実際の遅延時間の間の単調性が崩れると、図１１に示す点Ａと点Ｃが、遅延時間設定値とカウント値から簡単には特定できなくなる。図１３に示す例では、点Ａ１から点Ｂ４までの間では、単調性が維持されているが、点Ｃ１から点Ｃ４の間で単調性が崩れているため、遅延時間設定値を徐々に大きくしていき、初めてカウント値が１００％となる点がＣ４であるため、実際の点Ｃが点Ｃ１であるべきところ、誤って点Ｃ４を点Ｃと判断する。これにより、ジッタを過大に評価する結果となる。このように、遅延時間設定値と実際の遅延時間の間に単調性がないと、上記解析手法のアルゴリズムが破綻し、正確な測定が困難となる。
【００１６】
３）デューティ誤差については、遅延回路における立ち上がり信号に対する遅延時間と立ち下がり信号に対する遅延時間の差が大きい場合に、測定誤差が大きくなる。図１１に示すジッタ測定で点Ａと点Ｃの各遅延時間設定値における実際の遅延時間を求める必要があり、遅延回路からリング発振器を構成して遅延回路の発振周期Ｔを求めて、この発振周期Ｔから所望の遅延時間を求めることになる。図１４に示すように、可変遅延回路とインバータ１段で構成されたリング発振器を想定した場合、可変遅延回路の入力端ＩＮの電圧波形と可変遅延回路の出力端ＯＵＴの電圧波形は、１段のインバータで信号レベルが反転しているので、出力端ＯＵＴの電圧波形の高レベル期間Ｔｈが、入力端ＩＮでの立ち下がり信号に対する遅延時間Ｔ２となり、出力端ＯＵＴの電圧波形の低レベル期間Ｔｌが、入力端ＩＮでの立ち上がり信号に対する遅延時間Ｔ１となり、発振周期Ｔが立ち上がり信号に対する遅延時間Ｔ１と立ち下がり信号に対する遅延時間Ｔ２の和（Ｔ１＋Ｔ２＝Ｔ）となることが分かる。つまり、遅延回路の信号遷移に対する非対称性が存在すると、リング発振器の発振波形のデューティ比率が１：１にならず、つまり、Ｔ１≠Ｔ２となり、発振周期Ｔから一義的には、遅延時間Ｔ１または遅延時間Ｔ２が求まらないことになる。ところで、点Ａと点Ｃの各遅延時間設定値における実際の遅延時間は、遅延時間Ｔ１またはＴ２の何れか一方として求める必要があるため、便宜的にＴ１＝Ｔ２と仮定してリング発振器の発振周期Ｔの２分の１の値を遅延時間Ｔ１またはＴ２として算出することになる。この結果、遅延回路における立ち上がり信号に対する遅延時間と立ち下がり信号に対する遅延時間の差によって、点Ａと点Ｃの実際の遅延時間の測定において、｜Ｔ１−Ｔ２｜／２の誤差が生じることになる。
【００１７】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、ＰＬＬ回路等で発生されたクロック信号のジッタ等のタイミング精度を高分解能且つ高精度に評価可能なテスト回路を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係るテスト回路は、遅延時間を制御可能な遅延回路と、テスト対象の前記クロック信号の位相と、前記クロック信号を前記遅延回路で遅延させた遅延クロック信号の位相を比較する位相比較回路と、前記位相比較回路からの所定の比較結果に対する出力回数をカウントする回数カウンタと、前記遅延回路に入力する信号を前記クロック信号から前記遅延回路を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路と、前記信号切替回路によって前記リング発振器が形成されたときの発振周波数を測定する周波数測定回路と、を備えてなり、前記遅延回路が、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、前記可変遅延ユニットの遅延時間が、各別に制御可能に構成されていることを第１の特徴とする。
【００１９】
上記第１の特徴によれば、位相比較回路でテスト対象のクロック信号と遅延クロック信号の位相を比較して、回数カウンタで位相比較回路からの所定の比較結果に対する出力回数をカウントすることができるため、クロック信号のジッタを導出するための回数カウンタのカウント値が０で遅延時間設定値が最大の点と、同カウント値が１００％で遅延時間設定値が最小の点の各遅延時間を正確に導出でき、高分解能且つ高精度にクロック信号のタイミング精度を評価できる。尚、遅延時間設定値に対する実際の遅延時間を求めるために、信号切替回路を切り替えて遅延回路によるリング発振器を形成し、その発振周期から遅延時間を導出することになる。ここで、リング発振器が発振するためには、リング発振器を１周する発振経路上にインバータ回路が奇数段必要となるため、遅延回路が偶数段の場合には、遅延回路の出力と信号切替回路の間にインバータ回路が１段必要となるが、遅延回路が奇数段の場合には、かかるインバータの追加は不要である。
【００２０】
具体的には、遅延回路が、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、該可変遅延ユニットの遅延時間が、各別或いは複数に区分された各グループ別に制御可能に構成されているため、可変遅延ユニットの遅延時間の制御幅が遅延回路全体での分解能となるため、従来のゲート遅延を基礎とした遅延素子を使用する場合と比較して、分解能を高めることが可能となる。例えば、可変遅延ユニットの遅延時間を遅延大と遅延小の２段階で制御する場合は、遅延大と遅延小の各遅延時間の差が分解能となるため、従来の可変遅延ユニットの遅延時間自体が分解能となる場合に比べて大幅な改善が可能となる。
【００２１】
更に、遅延時間設定値の如何に拘わらず、可変遅延回路部が同じ可変遅延ユニットを複数縦列に接続して形成されるため、遅延回路に入力したクロック信号は全ての可変遅延ユニットを経由し、遅延回路中の信号経路が一定となるため、遅延時間設定値と実際の遅延時間の間の単調性を高度に確保でき、また、線形性も維持される。
【００２２】
更に、上記何れかの特徴のテスト回路は、前記可変遅延ユニットが、２以上の遅延時間を択一的に選択可能に構成されていることを第２の特徴とする。
【００２３】
上記第２の特徴によれば、可変遅延ユニットの遅延時間が離散的に設定されるため、論理信号によって遅延時間の設定が可能となり、遅延時間の設定制御を行う制御回路を論理回路により構成できる。この場合、２以上の遅延時間の差が、テスト分解能となる。
【００２４】
更に、上記何れかの特徴のテスト回路は、前記可変遅延ユニットが、電流駆動能力を制御可能な可制御素子を有するインバータ回路を２段縦列に接続して構成されることを第３の特徴とする。
【００２５】
上記第３の特徴によれば、可変遅延ユニットがインバータ回路を２段縦列に接続して構成されるため、各インバータ回路で電流駆動能力を同じように調整することで、デューティ誤差を解消でき、つまり、各可変遅延ユニットに入力する立ち上がり信号と立ち下がり信号に対する遅延時間を等しく或いは略等しくでき、結果として遅延回路の両信号に遅延時間を等しく或いは略等しくできる。この結果、任意の遅延時間設定値に対する実際の遅延時間を、リング発振器を形成して測定する場合に、発振周期のデューティ比率が５０％或いは略５０％となり、正確な遅延時間を導出可能となり、より高精度にクロック信号のタイミング精度を評価できるようになる。
【００２６】
更に、上記第３の特徴のテスト回路は、前記可制御素子がＭＯＳＦＥＴであって、前記可制御素子の電流駆動能力が、前記可制御素子のゲート入力電圧によって制御されることを第４の特徴とする。
【００２７】
更に、上記第３の特徴のテスト回路は、前記可制御素子がＭＯＳＦＥＴであって、前記可制御素子の電流駆動能力が、前記可制御素子のバックゲート電圧によって制御されることを第５の特徴とする。
【００２８】
更に、上記第３乃至第５の何れか特徴のテスト回路は、前記インバータ回路が、前記可制御素子を複数備えることを第６の特徴とする。
【００２９】
更に、上記第３乃至第６の何れか特徴のテスト回路は、前記インバータ回路の夫々において、前記可制御素子の前記電流駆動能力が、３値レベル以上の制御信号によって多段階に制御されることを第７の特徴とする。
【００３０】
更に、上記第３乃至第６の何れか特徴のテスト回路は、前記インバータ回路の夫々において、前記可制御素子の前記電流駆動能力が、２値レベルの制御信号によって２段階に制御されることを第８の特徴とする。
【００３１】
更に、上記第３乃至第８の何れか特徴のテスト回路は、前記可制御素子がＮチャネルＭＯＳＦＥＴであることを第９の特徴とする。
【００３２】
上記第４乃至第９の何れかの特徴によれば、高分解能、単調性、デューティ比率５０％を実現可能な遅延回路を具体的に構成できる。
【００３３】
特に、第６または第７の特徴によれば、可変遅延ユニットの遅延時間を多段階に制御可能であるため、少ない段数の可変遅延ユニットで遅延回路全体での遅延時間の変動幅を確保することができる。
【００３４】
更に、上記何れか特徴のテスト回路は、テスト対象の前記クロック信号を発生するクロック発生回路と同一基板上に形成されていることを第１０の特徴とする。
【００３５】
上記第１０の特徴によれば、クロック発生回路を内蔵するＬＳＩ内にテスト回路が内蔵されるためＢＩＳＴ回路が構成でき、外付けの測定手段に依らない内蔵型自己テストが可能となり、高精度の測定が可能となる。
【００３６】
本発明に係るクロック発生回路は、ＰＬＬ回路を用いてクロック信号を発生するクロック発生回路であって、前記クロック信号をテスト対象とする上記第１乃至第９の何れか特徴のテスト回路の全部または少なくとも前記遅延回路を含む一部を備えていることを特徴とする。
【００３７】
上記特徴のクロック発生回路によれば、上記第１乃至第９の何れか特徴のテスト回路の全部または少なくとも前記遅延回路を含む一部を備えているため、上記第１乃至第９の何れか特徴のテスト回路の作用効果を発揮して、クロック発生回路が発生するクロック信号のタイミング精度を高分解能且つ高精度に評価可能となる。
【００３８】
本発明に係るイメージセンサは、光センサと、前記光センサの出力データを記憶する記憶手段と、前記記憶手段で記憶する前記出力データを送信する送信手段と、前記光センサと前記記憶手段と前記送信手段の各動作を制御するクロック信号を発生するクロック発生回路と、を備えてなるイメージセンサであって、少なくとも前記送信手段の動作を制御するクロック信号を発生するクロック発生回路が、上記特徴のクロック発生回路であることを特徴とする。
【００３９】
上記特徴のイメージセンサによれば、少なくとも前記送信手段の動作を制御するクロック信号を発生するクロック発生回路が上記第１乃至第９の何れか特徴のテスト回路の全部または少なくとも前記遅延回路を含む一部を備えているため、上記第１乃至第９の何れか特徴のテスト回路の作用効果を発揮して、クロック発生回路が発生するクロック信号のタイミング精度を高分解能且つ高精度に評価可能となる。この結果、イメージセンサの性能を高分解能且つ高精度に評価可能となる。
【００４０】
本発明に係る遅延回路は、遅延時間を制御可能な遅延回路であって、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、前記可変遅延ユニットの遅延時間が、各別或いは複数に区分された各グループ別に制御可能に構成されていることを第１の特徴とする。
【００４１】
上記第１の特徴の遅延回路は、可変遅延ユニットを複数縦列に接続してなる可変遅延回路部を備えてなり、該可変遅延ユニットの遅延時間が、各別或いは複数に区分された各グループ別に制御可能に構成されているため、可変遅延ユニットの遅延時間の制御幅が遅延回路全体での分解能となるため、従来のゲート遅延を基礎とした遅延素子を使用する遅延回路と比較して、分解能を高めることが可能となる。例えば、可変遅延ユニットの遅延時間を遅延大と遅延小の２段階で制御する場合は、遅延大と遅延小の各遅延時間の差が分解能となるため、従来の可変遅延ユニットの遅延時間自体が分解能となる場合に比べて大幅な改善が可能となる。
【００４２】
更に、遅延時間設定値の如何に拘わらず、可変遅延回路部が同じ可変遅延ユニットを複数縦列に接続して形成されるため、遅延回路に入力したクロック信号は全ての可変遅延ユニットを経由し、遅延回路中の信号経路が一定となるため、遅延時間設定値と実際の遅延時間の間の単調性を高度に確保でき、また、線形性も維持される。
【００４３】
更に、上記第１の特徴の遅延回路は、前記可変遅延ユニットが、２以上の遅延時間を択一的に選択可能に構成されていることを第２の特徴とする。
【００４４】
上記第２の特徴の遅延回路によれば、可変遅延ユニットの遅延時間が離散的に設定されるため、論理信号によって遅延時間の設定が可能となり、遅延時間の設定制御を行う制御回路を論理回路により構成できる。この場合、２以上の遅延時間の差が、遅延時間の分解能となる。
【００４５】
更に、上記第１または第２の特徴の遅延回路は、前記可変遅延ユニットが、電流駆動能力を制御可能な可制御素子を有するインバータ回路を２段縦列に接続して構成されることを第３の特徴とする。
【００４６】
上記第３の特徴の遅延回路によれば、可変遅延ユニットがインバータ回路を２段縦列に接続して構成されるため、各インバータ回路で電流駆動能力を同じように調整することで、各可変遅延ユニットに入力する立ち上がり信号と立ち下がり信号に対する遅延時間を等しく或いは略等しくでき、結果として遅延回路の両信号に遅延時間を等しく或いは略等しくできる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明に係るテスト回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００４８】
〈第１実施形態〉
図１は、本発明回路１０の回路構成と、本発明回路１０による評価対象となるクロック信号Ｓ０を発生するクロック発生回路３０をＰＬＬ回路で構成した場合の回路構成を示すブロック図である。本実施形態では、本発明回路１０とクロック発生回路３０は、同一半導体基板上に形成され、１つのＬＳＩチップに内蔵される場合を想定している。
【００４９】
図１に示すように、本発明回路１０は、本発明に係る遅延回路１１、位相比較回路１２、回数カウンタ１３、信号切替回路１４、及び、周波数測定回路１５を備えて構成される。
【００５０】
遅延回路１１は、本発明回路１０における特徴部分であり、基本遅延回路部１６と可変遅延回路部１７と制御回路１８で構成されており、可変遅延回路部１７の回路構成に特徴がある。可変遅延回路部１７は、図２に示すように、２段のインバータ回路１９で構成される可変遅延ユニット２０を６３段縦列接続して構成される。尚、インバータ回路は、入力信号レベルを反転させて出力する論理ゲートである。可変遅延ユニット２０の各インバータ回路１９は、同じ回路構成で、電流駆動能力を制御可能な可制御素子を備えて構成され、可変遅延ユニット２０の遅延時間を、２以上の離散的な遅延時間の中から択一的に選択可能に構成されている。インバータ回路１９の具体的な回路構成は別途後述する。制御回路１８は、外部からの設定信号Ｓ２に基づいて、基本遅延回路部１６と可変遅延回路部１７に対して、夫々の遅延時間の設定制御を行う。
【００５１】
各可変遅延ユニット２０の遅延時間を夫々最も短い遅延時間（Ｔｆ）に設定した場合、可変遅延回路部１７の遅延時間は（６３×Ｔｆ）となり、基本遅延回路部１６の遅延時間Ｔｂとの合計（Ｔｂ＋６３×Ｔｆ）が遅延回路１１の基礎遅延時間となり、これを評価対象のクロック信号の半周期或いは１周期より僅かに短く設定する。ここで、半周期或いは１周期の切り替えを行う場合には、制御回路１８からの制御により、基本遅延回路部１６の遅延時間Ｔｂを調整する回路構成とするのが好ましい。
【００５２】
位相比較回路１２は、テスト対象のクロック信号Ｓ０の位相と、クロック信号Ｓ０を遅延回路１１で遅延させた遅延クロック信号Ｓ１の位相を比較するための回路で、本実施形態では、Ｄ型フリップフロップで構成される。具体的には、クロック信号Ｓ０がＤ型フリップフロップのデータ入力端子Ｄに入力され、遅延クロック信号Ｓ１がＤ型フリップフロップのクロック入力端子ＣＫに入力され、Ｄ型フリップフロップのデータ出力端子Ｑが回数カウンタ１３の入力に接続される。当該構成により、Ｄ型フリップフロップ１２は、遅延クロック信号Ｓ１がクロック信号Ｓ０に対して１周期遅れか、半周期遅れかによって異なるが、クロック信号Ｓ０の立ち上がりまたは立ち下がりタイミングと、遅延クロック信号Ｓ１の立ち上がりまたは立ち下がりタイミングの前後関係を判定し、判定結果としてデータ“０”または“１”を遅延クロック信号Ｓ１に同期してラッチし、データ出力端子Ｑから出力する。
【００５３】
回数カウンタ１３は、ジッタ測定モードにおいて、段階的に変化する複数通りの遅延時間設定値に対して各別に、位相比較回路１２における所定回数（例えば、数万回）の位相比較結果の一方の判定結果（例えば、データ“１”）の回数をカウントして集計する。
【００５４】
信号切替回路１４は、外部からのモード切替信号Ｓ３に基づいて、ジッタ測定モードとリング発振モードを切り替えるスイッチ回路で、ジッタ測定モードにおいては、２つの入力信号の内、クロック信号Ｓ０を選択して、遅延回路１１と回数カウンタ１３に入力する。また、リング発振モードにおいては、２つの入力信号の内、遅延回路１１の出力信号である遅延クロック信号Ｓ１を選択して遅延回路１１と回数カウンタ１３に入力する。本実施形態では、遅延回路１１の信号経路中のインバータの段数を奇数に設定することで、発振条件を満足するリング発振器が形成される。尚、遅延回路１１の信号経路中のインバータの段数が偶数段の場合は、遅延クロック信号Ｓ１の信号レベルをインバータ回路（図示せず）で反転させて信号切替回路１４に入力する。
【００５５】
周波数測定回路１５は、遅延回路１１の所定の遅延時間設定値に対して、リング発振モード時に信号切替回路１４によって形成されたリング発振器の発振周波数を測定する。測定された発振周波数より、例えば、ジッタ測定モードで特定された遅延時間設定値に対する実際の遅延時間を導出することができる。
【００５６】
次に、可変遅延ユニット２０の詳細について説明する。本実施形態では、可変遅延ユニット２０の遅延時間は、可変遅延ユニット２０毎に、制御回路１８からの設定信号Ｓ２をデコードして生成される制御信号Ｓ４に基づいて、２つの遅延時間ＴｆとＴｓ（Ｔｆ＜Ｔｓ）の何れかに設定される。ここで、２つの遅延時間の時間差｜Ｔｓ−Ｔｆ｜が、本発明回路のテスト分解能となる。従って、可変遅延ユニット２０を構成する各インバータ回路１９も、遅延時間を２通りに設定可能な回路構成となる。
【００５７】
具体的には、インバータ回路１９は、例えば、図３に示すように、１つのＰチャネルＭＯＳＦＥＴ２１（以下、ＰＭＯＳと称す）と３つのＮチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと称す）２２〜２４で構成される。ＰＭＯＳ２１のゲートはインバータ回路１９の入力端子ＩＮに、ソースは電源電圧に、ドレインはインバータ回路１９の出力端子ＯＵＴに、夫々接続している。ＮＭＯＳ２２とＮＭＯＳ２３は、各ドレインが共通にインバータ回路１９の出力端子ＯＵＴに、各ソースが共通にＮＭＯＳ２４のドレインに、ＮＭＯＳ２２のゲートが制御回路１８からの制御信号Ｓ４に、ＮＭＯＳ２３のゲートが電源線に、夫々接続している。ＮＭＯＳ２４のゲートはインバータ回路１９の入力端子ＩＮに、ソースは接地線に、ドレインはＮＭＯＳ２２とＮＭＯＳ２３の各ソースに、夫々接続している。ここで、ＮＭＯＳ２２は、制御回路１８から電流駆動能力を制御可能な可制御素子として機能し、制御信号Ｓ４が高レベル（例えば、電源電圧レベル）でオンし、低レベル（例えば、接地レベル）でオフする。ここで、制御信号Ｓ４が高レベル時におけるインバータ回路１９単体での立ち上がり入力信号に対する遅延時間をＴｒｈ、立ち下がり入力信号に対する遅延時間をＴｆｈ、制御信号Ｓ４が低レベル時におけるインバータ回路１９単体での立ち上がり入力信号に対する遅延時間をＴｒｌ、立ち下がり入力信号に対する遅延時間をＴｆｌとすると、制御信号Ｓ４が高レベル時には、出力端子を放電する側の電流駆動能力が大きくなるため、出力端子電圧の立ち下がり時間が短くなるため、立ち上がり入力信号に対しては、Ｔｒｈ＜Ｔｒｌとなる。また、制御信号Ｓ４が高レベル時には、インバータ回路１９の反転レベルは、ＮＭＯＳ２２、２３の能力に応じて、低レベル時と同レベルか、或いは、僅かに低下するため、立ち下がり入力信号に対しては、Ｔｆｈ≧Ｔｆｌとなる。しかし、可制御素子であるＮＭＯＳ２２が、出力端子ＯＵＴの電圧を引き下げる側に挿入されているため、立ち下がり入力信号に対する影響は無いか或いは僅かであるのに対して、立ち上がり入力信号に対する影響の方が大きいため、下記の数１に示すように、立ち上がり入力信号に対する遅延時間差（Ｔｒｌ−Ｔｒｈ）の方が、立ち下がり入力信号に対する遅延時間差（Ｔｆｈ−Ｔｆｌ）より大きくなる。
【００５８】
（数１）
（Ｔｒｌ−Ｔｒｈ）＞（Ｔｆｈ−Ｔｆｌ）
【００５９】
２段のインバータ回路１９で構成される可変遅延ユニット２０の遅延時間は、制御信号Ｓ４が高レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｈ＋Ｔｆｈ）となり、制御信号Ｓ４が低レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｌ＋Ｔｆｌ）となる。ところで、数１に示す関係より、数２に示すように、制御信号Ｓ４が高レベル時の遅延時間（Ｔｒｈ＋Ｔｆｈ）の方が、低レベル時の遅延時間（Ｔｒｌ＋Ｔｆｌ）より短くなる。従って、可変遅延ユニット２０の２つの遅延時間ＴｆとＴｓは、数３に示すようになる。
【００６０】
（数２）
（Ｔｒｌ＋Ｔｆｌ）＞（Ｔｒｈ＋Ｔｆｈ）
【００６１】
（数３）
Ｔｆ＝Ｔｒｈ＋Ｔｆｈ
Ｔｓ＝Ｔｒｌ＋Ｔｆｌ
【００６２】
これより、遅延回路１１の総遅延時間Ｔｄは、６３段の可変遅延ユニット２０の内の遅い遅延時間Ｔｓに設定されている個数をｎ（ｎ＝０〜６３）とすると、以下の数４で与えられる。
【００６３】
（数４）
Ｔｄ＝Ｔｂ＋（６３−ｎ）×Ｔｆ＋ｎ×Ｔｓ
【００６４】
次に、図２に示す可変遅延回路部１７を備えた回路構成の遅延回路１１における、１）分解能、２）単調性、３）デューティ誤差について検討する。
【００６５】
先ず、分解能について検討する。可変遅延ユニット２０の単体での遅延時間差｜Ｔｓ−Ｔｆ｜が分解能となるため、図３に示すインバータ回路１９のＮＭＯＳ２２のオン時の電流駆動能力（オン抵抗）の設定を変えること、或いは、制御信号Ｓ４の高レベル時の電圧を変えることにより、分解能を任意の値に調整することができる。立ち上がり入力信号に対するインバータ回路１９の遅延時間差（Ｔｒｌ−Ｔｒｈ）は２０ｐｓ程度或いはそれ以下に調整可能であるので、分解能｜Ｔｓ−Ｔｆ｜も同様に２０ｐｓ程度以下に調整できる。ここで、重要な点は、本発明回路では、分解能が遅延時間差｜Ｔｓ−Ｔｆ｜で決定されるため、個々の遅延時間Ｔｓ及びＴｆの値が大きくても分解能を小さく設計できる点である。これに対して、可変遅延ユニット２０の遅延時間自体を分解能とする回路構成では、可変遅延ユニット２０を作製する製造プロセスの加工精度等に依存し、分解能を２０ｐｓ程度以下に調整するのは極めて困難である。
【００６６】
次に、単調性について検討する。可変遅延回路部１７が、可変遅延ユニット２０を６３段縦列接続して構成され、制御信号Ｓ４の制御状態（遅延時間設定値）に関係なく、遅延回路１１に入力されたクロック信号Ｓ０が、６３段全ての可変遅延ユニット２０を一様に通過するため、信号経路が遅延時間設定値によって変化せず一定で、可変遅延回路部１７の遅延時間は、各可変遅延ユニット２０の遅延時間の変化幅だけに依存して決定される。
【００６７】
本実施形態では、可変遅延ユニット２０の遅延時間は、早い遅延時間Ｔｆか遅い遅延時間Ｔｓの何れか一方を、制御信号Ｓ４によって各別に設定できるため、例えば、全ての可変遅延ユニット２０の遅延時間が、早い遅延時間Ｔｆに設定されている状態から、入力側に近い方の可変遅延ユニット２０から順次、遅い遅延時間Ｔｓに変更する制御が可能となる。このため、遅延時間設定値を増加させると、実際の遅延時間も必ず増加することになり、遅延時間設定値と実際の遅延時間の間の単調性が必ず保証される。図４に、制御信号Ｓ４にデコードする前の設定信号Ｓ２の１６進コードと、６３段の各可変遅延ユニット２０の遅延時間の関係について表示する。尚、図４に示す表の右列の数値は、遅延回路１１の遅延時間Ｔｄの一例を示しており、図４の例では、分解能２０ｐｓとなっている。
【００６８】
次に、デューティ誤差について検討する。図２に示すように、可変遅延ユニット２０は２段のインバータ回路１９で構成され、しかも、両方のインバータ回路１９が全く等価な回路構成であるため、各インバータ回路１９の４種類の遅延時間Ｔｒｈ、Ｔｆｈ、Ｔｒｌ、Ｔｆｌは夫々相等しい。従って、２段のインバータ回路１９で構成される可変遅延ユニット２０の遅延時間は、制御信号Ｓ４が高レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｈ＋Ｔｆｈ）となり、制御信号Ｓ４が低レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｌ＋Ｔｆｌ）となり、制御信号Ｓ４の制御状態（遅延時間設定値）に関係なく、立ち上がり入力信号に対する遅延時間と立ち下がり入力信号に対する遅延時間が等しくなる。この結果、リング発振モード時に信号切替回路１４によって形成されたリング発振器の発振周期Ｔは、遅延回路１１の総遅延時間Ｔｄの略２倍となり、所定の遅延時間設定値に対する実際の遅延時間を、極めて小さなデューティ誤差で、発振周期Ｔを２で除して導出することができる。
【００６９】
最後に、図１に示すクロック発生回路３０の回路構成について簡単に説明する。クロック発生回路３０は一般的なＰＬＬ回路で構成され、位相検出器３１、チャージポンプ回路３２、電圧制御発振器（ＶＣＯ）３３、１／Ｎ分周器３４を備える。位相検出器３１は、入力された基準クロック信号ＣＬ０とＶＣＯ３３から出力される出力信号Ｓ０を１／Ｎ分周器３４で１／Ｎに分周した信号との位相差を検出し、その位相差に基づいてチャージポンプ回路３２の出力電圧の高低を制御する。ＶＣＯ３３は、チャージポンプ回路３２の出力電圧に応じて発振周波数を調整して、結果として、基準クロック信号ＣＬ０の周波数をＮ倍に逓倍した出力信号Ｓ０を出力する。
【００７０】
〈第２実施形態〉
次に、本発明の第２実施形態として、上記第１実施形態で説明した本発明回路１０を適用したイメージセンサ４０について説明する。図５に示すように、本発明に係るイメージセンサ４０は、１次元または２次元のイメージデータの光情報を検出する光センサ４１、光センサの出力データを一時的に記憶する記憶部４２、記憶部４２で記憶された出力データを外部にシリアルデータに変換して高速転送する送信部４３、記憶部４２と送信部４３の各動作を同期させて制御する制御部４４、光センサ４１と記憶部４２と送信部４３と制御部４４に対して各別に制御用のクロック信号を供給するクロック発生回路部４５を備えて構成される。本実施形態では、光センサ４１、記憶部４２、送信部４３、制御部４４、及び、クロック発生回路部４５は、同一半導体基板上に形成され、１つのＬＳＩチップに内蔵される場合を想定する。
【００７１】
記憶部４２は、ＳＲＡＭ等の半導体メモリ素子で構成され、送信部４３は、シリアルデータを高速転送するためにＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等の高速インターフェースを用いて構成される。尚、記憶部４２へのデータの書き込み及び読み出しの周期は、データが並列データであるため、送信部４３におけるデータ転送周期より遅く設定される。
【００７２】
クロック発生回路部４５は、送信部４３に供給する高速クロック信号Ｓ０を生成するＰＬＬ回路で構成したクロック発生回路３０と、クロック発生回路３０からの高速クロック信号Ｓ０を分周して光センサ４１と記憶部４２と制御部４４に供給する分周回路４６と、第１実施形態で説明した本発明回路１０（本発明に係るテスト回路）を備えて構成される。クロック発生回路３０の構成は、第１実施形態で説明したクロック発生回路３０と同じであるので、重複する説明は割愛する。
【００７３】
本実施形態の構成によれば、送信部４３のシリアルデータ転送に使用する高速クロック信号のタイミング精度を、クロック発生回路部４５に内蔵された本発明回路１０によって高分解能且つ高精度に評価されるため、画像乱れのない高品質のイメージセンサを選別して提供できるようになる。
【００７４】
次に、本発明の別実施形態について説明する。
【００７５】
〈１〉可変遅延ユニット２０のインバータ回路１９の第２の回路構成例について説明する。上記第１実施形態では、インバータ回路１９を構成する１対のＰＭＯＳ２１とＮＭＯＳ２４とは別に、制御信号Ｓ４でオンオフ制御されるＮＭＯＳ２２と常時オン状態のＮＭＯＳ２３を並列に組み合わせて、ＰＭＯＳ２１とＮＭＯＳ２４の間に挿入したが、ＮＭＯＳ２２とＮＭＯＳ２３を挿入するのに代えて、ＮＭＯＳ２４自体を制御信号Ｓ４によって電流駆動能力が制御可能な可制御素子としても構わない。例えば、図６に示すように、１対のＰＭＯＳ２５とＮＭＯＳ２６で構成される。ＰＭＯＳ２１のゲートはインバータ回路１９の入力端子ＩＮに、ソース及びバックゲートは電源電圧に、ドレインはインバータ回路１９の出力端子ＯＵＴに、夫々接続している。ＮＭＯＳ２６のゲートはインバータ回路１９の入力端子ＩＮに、ソースは接地線に、ドレインはインバータ回路１９の出力端子ＯＵＴに、バックゲートは制御回路１８からの制御信号Ｓ４に、夫々接続している。ＮＭＯＳ２６のバックゲート電位が、制御信号Ｓ４の信号レベルが接地電位（０Ｖ）から所定の正電圧に変化することで、ＮＭＯＳ２６の実効的な閾値電圧がバックゲート電位の変化分の平方根に略比例して増加するため、ＮＭＯＳ２６の電流駆動能力が低下する。従って、ＮＭＯＳ２６が、制御回路１８から電流駆動能力を制御可能な可制御素子として機能する。
【００７６】
ここで、制御信号Ｓ４が高レベル時におけるインバータ回路１９単体での立ち上がり入力信号に対する遅延時間をＴｒｈ’、立ち下がり入力信号に対する遅延時間をＴｆｈ’、制御信号Ｓ４が低レベル時におけるインバータ回路１９単体での立ち上がり入力信号に対する遅延時間をＴｒｌ’、立ち下がり入力信号に対する遅延時間をＴｆｌ’とすると、制御信号Ｓ４が高レベル時には、低レベル時に比べて、ＮＭＯＳ２６の閾値電圧が高くなり、出力端子を放電する側の電流駆動能力が大きくなるため、インバータ回路１９の反転レベルが上昇するとともに、出力端子電圧の立ち下がり時間が長くなるため、立ち上がり入力信号に対しては、Ｔｒｈ’＞Ｔｒｌ’となり、立ち下がり入力信号に対しては、Ｔｆｈ’＜Ｔｆｌ’となる。しかし、ＰＭＯＳ２５の出力端子を充電する側の電流駆動能力は一定であるので、ＮＭＯＳ２６の閾値電圧の変化の影響は、立ち上がり入力信号に対して大きく作用する。従って、下記の数５に示すように、立ち上がり入力信号に対する遅延時間差（Ｔｒｈ’−Ｔｒｌ’）の方が、立ち下がり入力信号に対する遅延時間差（Ｔｆｌ’−Ｔｆｈ’）より大きくなる。
【００７７】
（数５）
（Ｔｒｈ’−Ｔｒｌ’）＞（Ｔｆｌ’−Ｔｆｈ’）
【００７８】
２段のインバータ回路１９で構成される可変遅延ユニット２０の遅延時間は、制御信号Ｓ４が高レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｈ’＋Ｔｆｈ’）となり、制御信号Ｓ４が低レベル時には、立ち上がり入力信号及び立ち下がり入力信号の何れに対しても、（Ｔｒｌ’＋Ｔｆｌ’）となる。ところで、数５に示す関係より、数６に示すように、制御信号Ｓ４が高レベル時の遅延時間（Ｔｒｈ’＋Ｔｆｈ’）の方が、低レベル時の遅延時間（Ｔｒｌ’＋Ｔｆｌ’）より長くなる。従って、可変遅延ユニット２０の２つの遅延時間ＴｆとＴｓは、数７に示すようになる。
【００７９】
（数６）
（Ｔｒｈ’＋Ｔｆｈ’）＞（Ｔｒｌ’＋Ｔｆｌ’）
【００８０】
（数７）
Ｔｆ＝Ｔｒｌ’＋Ｔｆｌ’
Ｔｓ＝Ｔｒｈ’＋Ｔｆｈ’
【００８１】
〈２〉可変遅延ユニット２０のインバータ回路１９の第３の回路構成例について説明する。インバータ回路１９の第３の回路構成は、図７に示すように、図３に示す第１実施形態における第１の回路構成のＮＭＯＳ２４を、バックゲート電位が制御信号Ｓ５の信号連ベルによって制御可能なＮＭＯＳ２７に置換したもので、図３に示す第１の回路構成と図６に示す第２の回路構成を合成した形態となっている。この第３の回路構成では、設定信号Ｓ２をデコードした２種類の制御信号Ｓ４、Ｓ５によって、２つの可制御素子ＮＭＯＳ２２とＮＭＯＳ２７の電流供給能力が個別に制御されるので、より細かな遅延時間の制御が多段階に行うことが可能となる。
【００８２】
〈３〉上記第１実施形態及び上記別実施形態〈１〉と〈２〉において例示したインバータ回路１９の各回路構成では、可制御素子は何れも、出力端子と接地線の間に挿入されたＮＭＯＳで構成する場合を説明したが、可制御素子はＮＭＯＳに限定されるものではなく、例えば、上記各回路構成と相補な回路構成とし、出力端子と電源線の間に挿入されたＰＭＯＳで構成するようにしても構わない。
【００８３】
〈４〉上記第１実施形態及び上記別実施形態〈１〉と〈２〉において例示したインバータ回路１９の各回路構成では、可制御素子であるＮＭＯＳに入力される制御信号Ｓ４、Ｓ５の信号レベルは２値レベルを想定し、各可制御素子の電流駆動能力は２段階で制御される場合を説明したが、例えば、制御信号Ｓ４の信号レベルを３値レベル以上として、各可制御素子の電流駆動能力を多段階に制御するようにしても構わない。
【００８４】
〈５〉上記第１実施形態及び上記別実施形態〈１〉と〈２〉において例示したインバータ回路１９の各回路構成では、可制御素子はＭＯＳＦＥＴで構成したが、可制御素子はその電流駆動能力が制御可能であれば、ＭＯＳＦＥＴに限定されるものではない。また、可制御素子を備えたインバータ回路１９の回路構成も、上記第１実施形態及び上記別実施形態〈１〉と〈２〉において例示した回路構成に限定されるものではなく、例えば、図８及び図９に例示するような可制御素子２８を使用する回路構成であっても構わない。
【００８５】
〈６〉上記第１実施形態において、遅延回路１１が、基本遅延回路部１６と可変遅延回路部１７と制御回路１８を備えて構成される場合を例示したが、基本遅延回路部１６と制御回路１８は必ずしも設けなくても構わない。
【００８６】
基本遅延回路部１６の遅延時間Ｔｂを、各可変遅延ユニット２０の遅延時間を夫々最も短い遅延時間（Ｔｆ）に設定した場合の可変遅延回路部１７の遅延時間（６３×Ｔｆ）内に組み込むことで、基本遅延回路部１６を省略できる。また、制御回路１８は本発明回路１０の外部に設けるようにしても構わない。
【００８７】
〈７〉上記第１実施形態において、可変遅延回路部１７が可変遅延ユニット２０を６３段縦列接続して構成され、可変遅延ユニット２０を単位として各別に遅延時間を制御可能な構成としたが、例えば、可変遅延ユニット２０を、夫々、１段、２段、４段、８段、１６段、３２段縦列に接続した６グループに区分し、各グループを縦列に接続して可変遅延回路部１７を構成し、グループ単位で遅延時間を纏めて制御するようにしても構わない。
【００８８】
また、可変遅延回路部１７を構成する可変遅延ユニット２０は６３段に限定されるものではない。更に、上記第１実施形態では、可変遅延回路部１７を構成する可変遅延ユニット２０は全て同じ遅延時間分解能を有する場合を説明したが、遅延時間分解能の異なる可変遅延ユニットを組み合わせても構成しても構わない。
【００８９】
〈８〉上記第１実施形態において、本発明回路１０とクロック発生回路３０は、同一半導体基板上に形成され、１つのＬＳＩチップに内蔵される場合を想定したが、本発明回路１０を構成する一部の回路を外付け回路或いは外付けの測定装置で構成しても構わない。例えば、回数カウンタ１３或いは周波数測定回路１５を外部に設けても構わない。
【産業上の利用可能性】
【００９０】
本発明に係るテスト回路は、ＰＬＬ回路等が発生するクロック信号のタイミング精度を高分解能且つ高精度に評価するのに利用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明に係るテスト回路の一実施形態における概略のブロック構成をテスト対象のクロック信号を生成するクロック発生回路とともに示すブロック図
【図２】本発明に係る遅延回路の一実施形態における可変遅延回路部の回路構成例を示す回路図
【図３】本発明に係る遅延回路の一実施形態におけるインバータ回路の回路構成例を示す回路図
【図４】本発明に係る遅延回路の一実施形態における遅延時間を設定する設定信号と６３段の各可変遅延ユニットの遅延時間の関係を示す表
【図５】本発明に係るイメージセンサの一実施形態における概略のブロック構成を示すブロック図
【図６】本発明に係る遅延回路の別実施形態におけるインバータ回路の回路構成例（第２の回路構成例）を示す回路図
【図７】本発明に係る遅延回路の別実施形態におけるインバータ回路の回路構成例（第３の回路構成例）を示す回路図
【図８】本発明に係る遅延回路の別実施形態におけるインバータ回路の回路構成例（第４の回路構成例）を示す回路図
【図９】本発明に係る遅延回路の別実施形態におけるインバータ回路の回路構成例（第５の回路構成例）を示す回路図
【図１０】従来のテスト回路において使用される遅延回路の回路構成例を示す論理回路図
【図１１】特許文献１に開示されているテスト回路を用いたジッタの測定手法を説明する図
【図１２】特許文献１に開示されているテスト回路を用いたジッタの測定手法を、遅延回路の単調性が維持されている場合について説明する図
【図１３】特許文献１に開示されているテスト回路を用いたジッタの測定手法を、遅延回路の単調性が維持されていない場合について説明する図
【図１４】遅延回路のデューティ誤差を説明するためのリング発振器の回路構成と可変遅延回路の入力端及び出力端の電圧波形を示す図
【符号の説明】
【００９２】
１０：  本発明に係るテスト回路
１１：  本発明に係る遅延回路
１２：  位相比較回路（Ｄ型フリップフロップ）
１３：  回数カウンタ
１４：  信号切替回路
１５：  周波数測定回路
１６：  基本遅延回路部
１７：  可変遅延回路部
１８：  制御回路
１９：  インバータ回路
２０：  可変遅延ユニット
２１、２５：  ＰチャネルＭＯＳＦＥＴ
２２〜２４、２６、２７：  ＮチャネルＭＯＳＦＥＴ
２８：  可制御素子
３０：  クロック発生回路
３１：  位相検出器
３２：  チャージポンプ回路
３３：  電圧制御発振器（ＶＣＯ）
３４：  １／Ｎ分周器
４０：  本発明に係るイメージセンサ
４１：  光センサ
４２：  記憶部
４３：  送信部
４４：  制御部
４５：  クロック発生回路部
４６：  分周回路
４７：  カウンタ値判定回路
Ｓ０：  テスト対象のクロック信号
Ｓ１：  遅延クロック信号
Ｓ２：  遅延時間設定用の設定信号
Ｓ３：  モード切替信号
Ｓ４、Ｓ５：  制御信号
ＣＬ０：  基準クロック信号
ＣＬｒｅｆ：  参照クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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