(57)【要約】【課題】アバランシェ耐量を増大させかつオン抵抗の増加を抑制することが可能な半導体装置を提供すること。【解決手段】第１導電型ベース領域と、第２導電型ドレイン領域と、第２導電型ソース領域と、チャネル形成領域、第２導電型ドレイン領域の一部、および第２導電型ソース領域の一部の各上に形成されたゲート絶縁膜およびゲート電極と、第２導電型ソース領域の別の一部の上を含むように形成され、かつ、第２導電型ソース領域が第２導電型ドレイン領域に対向する方向の第２導電型ソース領域との接触の長さが最大に長い部位で０．４μｍないし０．８μｍであるショート電極と、第２導電型ソース領域の第２導電型ドレイン領域に対向する側とは反対側および第１導電型ベース領域に隣接してショート電極の下側に設けられた、第１導電型ベース領域より不純物濃度の高い第１導電型領域とを具備する。【選択図】図１
2007049061.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域を含む第１導電型ベース領域と、
前記第１導電型ベース領域に隣接して形成された第２導電型ドレイン領域と、
前記第２導電型ドレイン領域の一部の上に形成されたドレイン電極と、
前記第１導電型ベース領域に隣接しかつ前記第２導電型ドレイン領域と離間・対向して形成された第２導電型ソース領域と、
前記チャネル形成領域、前記第２導電型ドレイン領域の別の一部、および前記第２導電型ソース領域の一部の各上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域、前記第２導電型ドレイン領域の前記別の一部、および前記第２導電型ソース領域の前記一部の各上に対向形成されたゲート電極と、
前記第２導電型ソース領域の別の一部の上を含むように形成され、かつ、該第２導電型ソース領域が前記第２導電型ドレイン領域に対向する方向の該第２導電型ソース領域との接触の長さが最大に長い部位で０．４μｍないし０．８μｍであるショート電極と、
前記第２導電型ソース領域の前記第２導電型ドレイン領域に対向する側とは反対側および前記第１導電型ベース領域に隣接して前記ショート電極の下側に設けられた、前記第１導電型ベース領域より不純物濃度の高い第１導電型領域と、
前記第１導電型領域の下側に位置する第１導電型半導体基板と、
前記第１導電型半導体基板の下側に形成されたソース電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記第２導電型ソース領域が、前記第２導電型ドレイン領域に対向する側とは反対の側において櫛形の平面形状を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２導電型ソース領域が、前記第２導電型ドレイン領域に対向する側において櫛形の平面形状を有し、該櫛の凸部でのみ前記ゲート絶縁膜を介して前記ゲート電極に対向する部位を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
チャネル形成領域を含む第１導電型ベース領域と、
前記第１導電型ベース領域に隣接して形成された第２導電型ドレイン領域と、
前記第２導電型ドレイン領域の一部の上に形成されたドレイン電極と、
前記第１導電型ベース領域に隣接しかつ前記第２導電型ドレイン領域と離間・対向して形成され、かつ、前記第２導電型ドレイン領域に対向する方向と直交する向きには飛び飛びに設けられた第２導電型ソース領域と、
前記チャネル形成領域、前記第２導電型ドレイン領域の別の一部、および前記第２導電型ソース領域各部の一部の各上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域、前記第２導電型ドレイン領域の前記一部、および前記第２導電型ソース領域各部の前記一部の各上に対向形成されたゲート電極と、
前記第２導電型ソース領域各部の別の一部の上を含むように形成されたショート電極と、
前記第２導電型ソース領域各部の前記第２ドレイン領域と対向する側とは反対側および前記第１導電型ベース領域に隣接して前記ショート電極の下側に設けられた、前記第１導電型ベース領域より不純物濃度の高い第１導電型領域と、
前記第１導電型領域の下側に位置する第１導電型半導体基板と、
前記第１導電型半導体基板の下側に形成されたソース電極と
を具備することを特徴とする半導体装置。
【請求項５】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１または請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流のスイッチングを行うための半導体装置に係り、特に、電力用に好適な半導体装置に関する。
【背景技術】
【０００２】
パワー電界効果トランジスタを高速スイッチング素子などに使用する場合、回路自体のインダクタンスにより、ゲートターンオフ時に高いサージ電圧がドレイン−ソース間に印加され、サージ電圧が素子の最大定格を超え破壊に至ることがある。従来はサージ吸収用回路を付属させて素子を保護することが必須であったが、部品点数の削減や機器の小型化からサージ吸収回路を撤去し、最大定格を超える場合でも、そのエネルギーをパワー電界効果トランジスタに吸収させる要求が強まっている。この要求性能は、最近ではアバランシェ耐量保証という形で一般的になっている。
【０００３】
このような保証のため、ターンオフ時に寄生トランジスタがオンして素子破壊することを防ぎ、アバランシェ耐量を向上させる目的で、例えば、ｎ型ソース層の不純物濃度の低濃度化やｐ型ベース層の高濃度化等の設計が一般的になされている。しかし、こうした設計は素子のオン抵抗を大幅に上昇させてしまうため、結果として素子性能を落としてしまう。
【０００４】
本願内容に関連する半導体装置には、例えば下記特許文献１に記載のＭＯＳＦＥＴがある。このＭＯＳＦＥＴでアバランシェ耐量の向上には、例えば、ｎ型ソース層の不純物濃度の低濃度化やｐ型ベース層の高濃度化を適用できるが、上記のような改善すべき点が残る。
【特許文献１】特開２００４−１５８８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電流スイッチングを行う半導体装置において、アバランシェ耐量を増大させかつオン抵抗の増加を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、チャネル形成領域を含む第１導電型ベース領域と、前記第１導電型ベース領域に隣接して形成された第２導電型ドレイン領域と、前記第２導電型ドレイン領域の一部の上に形成されたドレイン電極と、前記第１導電型ベース領域に隣接しかつ前記第２導電型ドレイン領域と離間・対向して形成された第２導電型ソース領域と、前記チャネル形成領域、前記第２導電型ドレイン領域の別の一部、および前記第２導電型ソース領域の一部の各上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル形成領域、前記第２導電型ドレイン領域の前記別の一部、および前記第２導電型ソース領域の前記一部の各上に対向形成されたゲート電極と、前記第２導電型ソース領域の別の一部の上を含むように形成され、かつ、該第２導電型ソース領域が前記第２導電型ドレイン領域に対向する方向の該第２導電型ソース領域との接触の長さが最大に長い部位で０．４μｍないし０．８μｍであるショート電極と、前記第２導電型ソース領域の前記第２導電型ドレイン領域に対向する側とは反対側および前記第１導電型ベース領域に隣接して前記ショート電極の下側に設けられた、前記第１導電型ベース領域より不純物濃度の高い第１導電型領域と、前記第１導電型領域の下側に位置する第１導電型半導体基板と、前記第１導電型半導体基板の下側に形成されたソース電極とを具備する。
【０００７】
また、本発明の別の態様に係る半導体装置は、チャネル形成領域を含む第１導電型ベース領域と、前記第１導電型ベース領域に隣接して形成された第２導電型ドレイン領域と、前記第２導電型ドレイン領域の一部の上に形成されたドレイン電極と、前記第１導電型ベース領域に隣接しかつ前記第２導電型ドレイン領域と離間・対向して形成され、かつ、前記第２導電型ドレイン領域に対向する方向と直交する向きには飛び飛びに設けられた第２導電型ソース領域と、前記チャネル形成領域、前記第２導電型ドレイン領域の別の一部、および前記第２導電型ソース領域各部の一部の各上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル形成領域、前記第２導電型ドレイン領域の前記一部、および前記第２導電型ソース領域各部の前記一部の各上に対向形成されたゲート電極と、前記第２導電型ソース領域各部の別の一部の上を含むように形成されたショート電極と、前記第２導電型ソース領域各部の前記第２ドレイン領域と対向する側とは反対側および前記第１導電型ベース領域に隣接して前記ショート電極の下側に設けられた、前記第１導電型ベース領域より不純物濃度の高い第１導電型領域と、前記第１導電型領域の下側に位置する第１導電型半導体基板と、前記第１導電型半導体基板の下側に形成されたソース電極とを具備する。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、アバランシェ耐量を増大させかつオン抵抗の増加を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の一態様に係る半導体装置によれば、ショート電極（＝ソース電極に導通する中間電極）とソース領域との接触長さ（ただしドレイン領域に対向する方向の長さ）が、必要な長さを確保する範囲で最低限まで短くされ、０．４μｍないし０．８μｍの長さになっている。このような短い長さであれば、ソース領域の電位はショート電極、第１導電型領域（高不純物濃度領域）を介するベース領域の電位に対比してより小さな違いとなる。これは、第１導電型領域が高不純物濃度領域とは言え金属に比べれば抵抗があり、第１導電型領域を介すると電圧降下があるからである。
【００１０】
この電圧降下を小さく抑えることにより、ターンオフ時に発生したアバランシェ電流を効率的に高不純物濃度領域に導通させることが可能になる。すなわち、ベース領域の電圧変化によりアバランシェ電流がベース領域から直接ソース領域（またはソース領域からベース領域）に流れること（すなわちこれによりドレイン、ベース、ソースからなる寄生トランジスタがオンすること）が防止される。よって、ソース層の不純物濃度の低濃度化やベース層の高濃度化を特に要せずともアバランシェ耐量を増加することができる。
【００１１】
上記の接触長さを０．４μｍないし０．８μｍとした理由は、シミュレーションの結果から、ソース領域からショート電極への（またはショート電極からソース領域への）電流は、それらの接触長さとして０．４μｍあれば十分に流れることが判明したからである。ここで現実には、０．４μｍちょうどとするのは製造プロセスにおけるマスク位置合わせ精度などの観点から困難である。現状でのマスク位置合わせ精度はおよそ±０．１μｍ、マスクによる層間膜などのエッチング精度はおよそ±０．１μｍであり、トータルの加工精度としておよそ±０．２μｍになることを考慮し、設計中心として０．６μｍを採用しこれにこの加工精度を勘案して０．４μｍないし０．８μｍを条件とした。
【００１２】
この半導体装置の実施態様としては、前記第１導電型がｐ型であり、前記第２導電型がｎ型である、とすることができる。この場合はｎチャネルＭＯＳＦＥＴとなり、ドレイン電極からソース電極に電流を流す場合に向く。逆に、第１導電型がｎ型であり、第２導電型がｐ型である、とすることもできる。この場合は、ｐチャネルＭＯＳＦＥＴとなりソース電極からドレイン電極に電流を流す場合に向く。
【００１３】
また、実施態様として、前記第２導電型ドレイン領域が、比較的不純物濃度の高い領域と比較的不純物濃度の低い領域とを有し、該比較的不純物濃度の低い領域の一部が、前記ゲート絶縁膜を介して前記ゲート電極に対向し、該比較的不純物濃度の高い領域は前記ゲート電極に対向していない、とすることができる。ゲート電極端部の電界集中を緩和し耐圧を改善する構造である。
【００１４】
ここで、前記第２導電型ソース領域の不純物濃度が、前記第２導電型ドレイン領域の前記比較的不純物濃度の低い領域の不純物濃度より高い、とすることができる。第２導電型ソース領域の不純物濃度を特に下げる必要のないことの帰結である。
【００１５】
また、実施態様として、前記第２導電型ソース領域が、前記第２導電型ドレイン領域に対向する側とは反対の側において櫛形の平面形状を有する、としてもよい。このようなソース領域の形状によれば、櫛形の凹部において、ショート電極、第１導電型領域（高不純物濃度領域）を介するソース領域とベース領域との電位の違いを、一層小さくできる。つまりさらにアバランシェ耐量を増加することができる。
【００１６】
ここで、前記第２導電型ソース領域の前記櫛形の形状が、櫛の凸部の幅に対してその２倍ないし４倍の幅の櫛の凹部を有する形状である、とすることができる。より効果的にアバランシェ電流を第１導電型領域へ（から）流すための目安である。
【００１７】
また、実施態様として、前記第２導電型ソース領域が、前記第２導電型ドレイン領域に対向する側において櫛形の平面形状を有し、該櫛の凸部でのみ前記ゲート絶縁膜を介して前記ゲート電極に対向する部位を有する、とすることができる。このようなソース領域の形状によっても、櫛形の凹部において、ショート電極、第１導電型領域（高不純物濃度領域）を介するソース領域とベース領域との電位の違いを、一層小さくできる。つまりさらにアバランシェ耐量を増加することができる。
【００１８】
また、実施態様として、前記第１導電型半導体基板が第１導電型シリコン基板である、とすることができる。これはひとつの例であるが、ほかに、第１導電型のＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＧｅ、Ｃなどの各基板とすることもできる。
【００１９】
また、実施態様として、前記第２導電型ドレイン領域と前記第２導電型ソース領域と前記第１導電型領域とからなる組が、複数形成されている、とすることができる。これにより各組へのゲート電極配線抵抗を平準化してトランジスタ動作のばらつきを抑制することができる。
【００２０】
ここで、前記複数形成されている各組の第２導電型ドレイン領域と第２導電型ソース領域とが、該第２導電型ドレイン領域と該第２導電型ソース領域とが対向する方向に隣り合う組で、前記第２導電型ドレイン領域と前記第２導電型ソース領域との配置が逆である、とすることができる。これによれば、隣り合う組でドレイン領域を共通化し、さらに、ソース領域に隣接する第１導電型領域を隣り合う組で共通化することができ、複数の組の配置効率を向上できる。これによりチャネル密度を高めてオン抵抗を小さくすることができる。
【００２１】
また、この半導体装置の実施態様として、オン抵抗が２０ｍΩ以下である、とすることができる。実用上十分小さなオン抵抗の具体値である。
【００２２】
また、本発明の別の態様に係る半導体装置によれば、ソース領域が、ドレイン領域と対向する方向と直交する向きには飛び飛びに設けられている。また、このソース領域のドレイン領域と対向する側とは反対側およびベース領域に隣接してこのベース領域より不純物濃度の高い第１導電型領域が設けられている。このような構造によれば、ソース領域のない部分で寄生トランジスタが形成されず、ターンオフ時に発生したアバランシェ電流を、この寄生トランジスタの形成されない部分の高不純物濃度領域に効率的に導通させることが可能になる。すなわち、ソース領域のある部分を含めてアバランシェ電流がベース領域からソース領域（またはソース領域からベース領域）に流れること（つまりこれによりドレイン、ベース、ソースからなる寄生トランジスタがオンすること）が効率的に防止される。よって、ソース層の不純物濃度の低濃度化やベース層の高濃度化を特に要せずともアバランシェ耐量を増加することができる。
【００２３】
この半導体装置の実施態様としても、前記第１導電型がｐ型であり、前記第２導電型がｎ型である、とすることができる。
【００２４】
また、実施態様として、前記第２導電型ドレイン領域が、比較的不純物濃度の高い領域と比較的不純物濃度の低い領域とを有し、該比較的不純物濃度の低い領域の一部が、前記ゲート絶縁膜を介して前記ゲート電極に対向し、該比較的不純物濃度の高い領域は前記ゲート電極に対向していない、とすることができる。ゲート電極端部の電界集中を緩和し耐圧を改善する構造である。
【００２５】
ここで、前記第２導電型ソース領域各部の不純物濃度が、前記第２導電型ドレイン領域の前記比較的不純物濃度の低い領域の不純物濃度より高い、とすることができる。第２導電型ソース領域の不純物濃度を特に下げる必要のないことの帰結である。
【００２６】
また、実施態様として、前記第２導電型ソース領域各部の飛び飛びの配置が、デューティ比として３０％から５０％である、とすることができる。オン抵抗増加を抑制しつつより効果的にアバランシェ電流を第１導電型領域へ（から）流すための目安である。
【００２７】
また、実施態様として、前記第１導電型半導体基板が第１導電型シリコン基板である、とすることができる。これはひとつの例であるが、ほかに、第１導電型のＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＧｅ、Ｃなどの各基板とすることもできる。
【００２８】
また、実施態様として、前記第２導電型ドレイン領域と前記第２導電型ソース領域各部と前記第１導電型領域とからなる組が、複数形成されている、とすることができる。これにより各組へのゲート電極配線抵抗を平準化してトランジスタ動作のばらつきを抑制することができる。
【００２９】
ここで、前記複数形成されている各組の第２導電型ドレイン領域と第２導電型ソース領域各部とが、該第２導電型ドレイン領域と該第２導電型ソース領域各部とが対向する方向に隣り合う組で、前記第２導電型ドレイン領域と前記第２導電型ソース領域各部との配置が逆である、とすることができる。これによれば、隣り合う組でドレイン領域を共通化し、さらに、ソース領域に隣接する第１導電型領域を隣り合う組で共通化することができ、複数の組の配置効率を向上できる。これによりチャネル密度を高めてオン抵抗を小さくすることができる。
【００３０】
また、この半導体装置の実施態様として、オン抵抗が２０ｍΩ以下である、とすることができる。実用上十分小さなオン抵抗の具体値である。
【００３１】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図である。図２は、図１に示したＭＯＳＦＥＴのＡ−Ａａ位置相当における矢視方向の断面構造を模式的に示す構造図である。図３は、図１に示したＭＯＳＦＥＴのＢ−Ｂａ位置相当における矢視方向の断面構造を模式的に示す構造図である。これらの図において、同一の部位には同一符号を付してある。
【００３２】
図１ないし図３に示すように、このＭＯＳＦＥＴは、ゲート電極１０、ゲート絶縁膜１５、深いｐ型領域２０（第１導電型領域）、ｐ型ベース領域３０、ｎ型ソース領域４０、ｎ型ドレイン領域５０、ドレイン電極７０、ゲート電極配線８０、ゲート電極コンタクト９０、層間絶縁膜１００、層間絶縁膜１０１、ｐ型エピタキシャル層１１０、ｐ型半導体基板１２０、ショート電極１３０、ソース電極１４０を有する。ｎ型ドレイン領域５０は、ＬＤＤ領域５２とこれを除くｎ型ドレイン領域５２とからなる。
【００３３】
図１が「仮想的上面」の図であるのは、説明の都合から、図２、図３における半導体領域（深いｐ型領域２０、ｐ型ベース領域３０、ｎ型ソース領域４０、ｎ型ドレイン領域５０などの領域）の上面を特に示すためである。ただし、半導体領域の上側に設けられたゲート電極１０だけは図１においても図示している。
【００３４】
構造的に、ゲート電極１０にゲート絶縁膜１５を介して対向するｐ型ベース領域３０の部位にはチャネルが形成され得る。チャネルが形成されると、互いに隣接する、ドレイン電極７０、ｎ型ドレイン領域５０、ｐ型ベース領域３０のチャネル、ｎ型ソース領域４０、ショート電極１３０、深いｐ型領域２０、ｐ型半導体基板１２０、ソース電極１４０の経路で電流が流れる（電子の流れは逆）。ｐ型ベース領域３０にチャネルを形成するため、ゲート電極１０はｎ型ドレイン領域５０（ＬＤＤ領域５２の方）およびｎ型ソース領域４０の各一部とも、ゲート絶縁膜１５を介する平面的な重なりがある。
【００３５】
ｐ型ベース領域３０は深いｐ型領域２０とも接しており、これにより、ｐ型ベース領域３０の電位をｎ型ソース領域４０側の電位に留めるようにしている。深いｐ型領域２０の不純物濃度はｐ型ベース領域３０のそれより高く、よって深いｐ型領域２０の方が導電率が高い。この深いｐ型領域２０よりｎ型ソース領域４０の不純物濃度はさらに高く導電率も高いが、ショート電極１３０よりは導電率は低い（ショート電極１３０は金属のため）。
【００３６】
全体的な構造として、ｎ型ドレイン領域５０とｎ型ソース領域４０と深いｐ型領域２０とからなる組が、複数形成されている（図１で上下方向、左右方向）。これにより各組へのゲート電極配線抵抗を平準化してトランジスタ動作のばらつきを抑制することができる。また、この複数形成されている各組のｎ型ドレイン領域５０とｎ型ソース領域４０とが、ｎ型ドレイン領域５０とｎ型ソース領域４０とが対向する方向に隣り合う組で、ｎ型ドレイン領域５０とｎ型ソース領域４０との配置が逆になっている。これによれば、図示するように隣り合う組でｎ型ドレイン領域５０および深いｐ型領域２０を共通化し、複数の組の配置効率を向上できる。これによりチャネル密度を高めてオン抵抗を小さくすることができる。
【００３７】
半導体領域における製造工程順は、例えば、１）ｐ型半導体基板１２０上へのｐ型エピタキシャル層１１０の形成、２）ｐ型半導体基板１２０へ達するようにｐ型エピタキシャル層１１０中に深いｐ型領域２０の形成、３）深いｐ型領域２０より浅くかつこれより平面的に広くｐ型ベース領域３０の形成、４）ｐ型ベース領域３０より浅くＬＤＤ領域５２の形成、５）ｐ型ベース領域３０より浅くｎ型ソース領域４０およびｎ型ドレイン領域５１の形成、の順とすることができる。
【００３８】
ｐ型半導体基板１２０にはｐ型シリコン基板を用い、ｐ型不純物には例えばボロンを、ｎ型不純物には例えばリンを用いることができる。ただし上記の工程５）だけｎ型不純物として例えばヒ素を用いることができる。上記の工程５）により、ｎ型ソース領域４０およびｎ型ドレイン領域５１の不純物濃度をＬＤＤ領域５２より同じ導電型で高濃度にする。ＬＤＤ領域５２は、ゲート電極１０端部の電界集中を緩和し耐圧を改善するため形成されるものである。
【００３９】
一方、半導体領域より上側の構造の製造工程順は、例えば、１）ゲート絶縁膜１５の形成、２）ゲート電極１０の形成、３）層間絶縁膜１０１の形成、４）ショート電極１３０の形成、５）層間絶縁膜１００の形成、６）ドレイン電極７０の形成、の順とすることができる。ショート電極１３０の形成は、ゲート電極配線８０の形成と同時に行うことができる（図３を参照）。
【００４０】
各部の具体的な寸法は例えば以下である。ｐ型エピタキシャル層１１０の半導体領域上面からの深さが２μｍ、ｐ型ベース領域３０の深さが０．５μｍから１．０μｍ、ｎ型ドレイン領域５０およびｎ型ソース領域４０の深さが０．１μｍから０．３μｍ、チャネル長が０．５μｍから１．０μｍ、ｎ型ソース領域４０がｎ型ドレイン領域５０に対向する方向のショート電極１３０に接触していない部分の長さが０．６μｍ、などである。また、ｎ型ドレイン領域５０とｎ型ソース領域４０と深いｐ型領域２０とからなるひとつの組の図示左右方向長さは５μｍから１０μｍ程度、図示上下方向の長さは１００μｍ程度である。
【００４１】
図１、図２における、ｎ型ソース領域４０がｎ型ドレイン領域５０に対向する方向のｎ型ソース領域４０とショート電極１３０の接触の長さＷｓは、このＭＯＳＦＥＴの性能（アバランシェ耐量）上、重要な指標となる。この長さが長い場合には、ｎ型ソース領域４０の電位がショート電極１３０および深いｐ型領域２０を介してｐ型ベース領域３０に伝わる経路で、深いｐ型領域２０の抵抗のため大きな電圧降下が発生する。このような場合、ｐ型ベース領域３０を通過するアバランシェ電流はｐ→ｎの順方向で直接ｎ型ソース領域４０に流れることになり、ｎ型ドレイン領域５０、ｐ型ベース領域３０、ｎ型ソース領域４０から構成されるｎｐｎの寄生トランジスタがオン状態となる。よって、十分なアバランシェ耐量が確保できない。
【００４２】
したがって、上記接触長さＷｓはアバランシェ耐量の観点からはできるだけ短いほうがよい。一方、ｎ型ソース領域４０が接触するショート電極１３０は、ｎ型ソース領域４０、ショート電極１３０、深いｐ型領域２０の電流の流れを確保するために介在させたものであるから、この電流の流れを阻害するほどに接触長さＷｓを短くはできない。
【００４３】
図４は、ソース領域（ｎ型ソース領域４０）内での各位置における電流密度をシミュレーションで求めた結果を示すグラフである。横軸はｎ型ソース領域４０内での図示左右方向の位置を示し、縦軸は電流密度の比（ｌｏｇ表示）を示す。横軸のｎ型ソース領域４０内での位置は、グラフの上側に示す模式図との対比で示すように、ショート電極１３０が接触する最もゲート電極１０寄りの位置を原点（位置０）としている。
【００４４】
図４からわかるように、ｎ型ソース領域４０内での電流密度は、ゲート電極１０寄りからショート電極１３０の接触位置（位置０）に至ってそこから急激に下がり始め、−０．２μｍ位置で１／１００強、−０．４μｍ位置で約１／１０００程度である。これはｎ型ソース領域４０とショート電極１３０との電気抵抗の違いによる。一応、この１／１０００の位置までを電流が流れている領域と考えると、それ以上のｎ型ソース領域４０の領域は不要な領域である。
【００４５】
図４に示す結果から、接触長さＷｓとして０．４μｍを確保することを目安とし得る。ここで現実には、製造工程においてｎ型ソース領域４０の形成位置に対するショート電極１３０の形成位置合わせ精度は限られている。上記製造工程の説明でもわかるように、これらの位置はまったく別のマスクにより規定されるからである。よって接触長さＷｓを設計値通りにすることは事実上できない。
【００４６】
そこでこの位置合わせ精度が現状でどのぐらい得られているかというと、例えば±０．２μｍである。内訳は、マスク位置合わせ精度としておよそ±０．１μｍ、マスクによる層間膜などのエッチング精度としておよそ±０．１μｍである。よって、設計中心として０．６μｍを採用し、これに位置合わせ精度を考慮すれば、接触長さＷｓが０．４μｍから０．８μｍになるように製造することができる。これにより、アバランシェ耐量の確保とオン抵抗の上昇回避の両立が可能としたＭＯＳＦＥＴを得ることができる。具体的例として、定格耐圧として例えば３０Ｖ、オン抵抗として例えば１０ｍΩないし２０ｍΩのＭＯＳＦＥＴが得られる。
【００４７】
次に、本発明の別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）について図５、図６を参照して説明する。図５は本発明の別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図であり、図６は図５に示したＭＯＳＦＥＴのＣ−Ｃａ位置相当における矢視方向の断面構造を模式的に示す構造図である。図５、図６においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については加えることがない限り説明を省略する。なお、図６におけるＡ−Ａａ位置およびＢ−Ｂａ位置における断面構造はすでに説明した図２、図３とそれぞれ同様なので図示省略する。
【００４８】
この実施形態では、ｎ型ソース領域４０Ａが、ｎ型ドレイン領域５０に対向する側とは反対の側において櫛形の平面形状を有するようにパターン化されている。ｎ型ソース領域４０Ａがｎ型ドレイン領域５０に対向する方向におけるｎ型ソース領域４０Ａとショート電極１３０との接触の長さは、長い所（櫛形の凸の部分）で上記説明の接触長さＷｓに相当している。
【００４９】
このようにｎ型ソース領域４０Ａを櫛形にパターン化することにより、その櫛形の凹の部分では、ｎ型ソース領域４０Ａの電位がショート電極１３０および深いｐ型領域２０を介してｐ型ベース領域３０に伝わる経路はさらに短くなる（図６参照）。すなわち、ｎ型ソース領域４０Ａに対してｐ型ベース領域３０が異常に異なる電位を有する可能性はさらに小さくなり、ターンオフ時に発生したアバランシェ電流を効率的に深いｐ型領域２０に導通させることが可能になる。よって、寄生トランジスタのオン状態発生を防止でき、一層アバランシェ耐量を確保できる。
【００５０】
櫛型の凹の部分のくい込み量は、例えば０．３μｍとすることができる。これによれば、櫛の凸の部分でｎ型ソース領域４０Ａとショート電極１３０との接触長さが０．４μｍないし０．８μｍになる（上記実施形態に準じる）として、櫛型の凹の部分でｎ型ソース領域４０Ａとショート電極１３０との接触長さを０．１μｍないし０．５μｍとすることができる。すなわち、位置合わせで接触長さが長い方向にずれた場合にも０．５μｍの接触長さに抑えた部位が生じるので、アバランシェ耐量の劣化防止の意味で好ましい。
【００５１】
また、櫛の凸部の幅に対して櫛の凹部の幅は、例えば２倍から４倍に設定することができる。このように凹部の幅の方を比較的広くすることでアバランシェ耐量の向上を見込む一方、凸部の幅が比較的狭いことによる、ショート電極１３０との接触面積減でのオン抵抗の増加は図４に示した電流密度分布を見ても分かるようにわずかであり、総合的に利点の方が大きい。
【００５２】
次に、本発明のさらに別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）について図７、図８を参照して説明する。図７は本発明の別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図であり、図８は図７に示したＭＯＳＦＥＴのＤ−Ｄａ位置相当における矢視方向の断面構造を模式的に示す構造図である。図７、図８においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については加えることがない限り説明を省略する。なお、図７におけるＡ−Ａａ位置およびＢ−Ｂａ位置における断面構造はすでに説明した図２、図３とそれぞれ同様なので図示省略する。
【００５３】
この実施形態では、ｎ型ソース領域４０Ｂがｎ型ドレイン領域５０に対向する方向と直交する向きには飛び飛びに設けられている。よって飛び飛びになって抜けている部分に相当するｐ型ベース領域３０にはチャネルは形成されない（図８参照：ちなみにこの部分では寄生トランジスタも形成されない）。これによりチャネル形成密度が上記各実施形態に比較して減少するので多少オン抵抗が増加する。しかしながら、ｎ型ソース領域４０Ｂの電位がショート電極１３０および深いｐ型領域２０を介してｐ型ベース領域３０に伝わる経路は、ｎ型ソース領域４０Ｂが飛び飛びに抜けている部分でラテラル方向に広がるより短い距離で確保され、アバランシェ耐量の向上は実現されている。
【００５４】
ｎ型ソース領域４０Ｂがｎ型ドレイン領域５０に対向する方向におけるｎ型ソース領域４０Ｂそれぞれとショート電極１３０との接触の長さＷｓは、上記各実施形態における接触長さＷｓに一応相当するが、この実施形態では上記実施形態のように最大で０．８μｍというような制限を特に設ける必要はない。これより長くても、上記で説明したように、ｎ型ソース領域４０Ｂの電位がショート電極１３０および深いｐ型領域２０を介してｐ型ベース領域３０に伝わる経路は、ｎ型ソース領域４０Ｂが飛び飛びに抜けている部分でラテラル方向に広がって確保されるからである。
【００５５】
ｎ型ソース領域４０Ｂの飛び飛びの配置は、そのデューティ比として、例えば３０％から５０％とすることができる。デューティ比を高くとればチャネル形成密度はあまり犠牲にならずオン抵抗の増加をわずかに留めることができる。デューティ比を高く設定しすぎると抜けたところが狭くなりすぎ、加工精度からの制限が生じる。
【００５６】
次に、本発明のさらに別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）について図９、図１０を参照して説明する。図９は本発明の別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図であり、図１０は図９に示したＭＯＳＦＥＴのＥ−Ｅａ位置相当における矢視方向の断面構造を模式的に示す構造図である。図９、図１０においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については加えることがない限り説明を省略する。なお、図９におけるＡ−Ａａ位置およびＢ−Ｂａ位置における断面構造はすでに説明した図２、図３とそれぞれ同様なので図示省略する。
【００５７】
この実施形態は、考え方として図７、図８に示した実施形態と同様であり、ｎ型ソース領域４０Ｃがｎ型ドレイン領域５０に対向する側において櫛形の平面形状を有し、該櫛の凸部でのみゲート絶縁膜１５を介してゲート電極１０に対向する部位を有する（すなわちチャネルが形成される）形態となっている。つまり櫛形の凹部では、図７、図８に示した実施形態のｎ型ソース領域４０Ｂが抜けた部分と同様のはたらきがある。したがって、アバランシェ耐量を向上できる。
【００５８】
ｎ型ソース領域４０Ｃがｎ型ドレイン領域５０に対向する方向におけるｎ型ソース領域４０Ｃとショート電極１３０との接触の最大長さＷｓは、上記各実施形態における接触長さＷｓに一応相当するが、この実施形態は図７、図８に示した実施形態と同様に、接触の最大長さＷｓを上限で０．８μｍとするいうような制限を特に設ける必要はない。ただし最大０．８μｍとなるように製造することは一向に差し支えない。ｎ型ソース領域４０Ｃの櫛形凸部の幅と凹部の幅との関係については、図７、図８に示した実施形態におけるｎ型ソース領域４０Ｂの配置のデューティ比と同様に考えることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図。
【図２】図１に示したＭＯＳＦＥＴのＡ−Ａａ位置相当における矢視方向の断面構造を模式的に示す構造図。
【図３】図１に示したＭＯＳＦＥＴのＢ−Ｂａ位置相当における矢視方向の断面構造を模式的に示す構造図。
【図４】ソース領域内での各位置における電流密度をシミュレーションで求めた結果を示すグラフ。
【図５】本発明の別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図。
【図６】図５に示したＭＯＳＦＥＴのＣ−Ｃａ位置相当における矢視方向の断面構造を模式的に示す構造図。
【図７】本発明のさらに別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図。
【図８】図７に示したＭＯＳＦＥＴのＤ−Ｄａ位置相当における矢視方向の断面構造を模式的に示す構造図。
【図９】本発明のさらに別の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の仮想的上面を模式的に示す構造図。
【図１０】図９に示したＭＯＳＦＥＴのＥ−Ｅａ位置相当における矢視方向の断面構造を模式的に示す構造図。
【符号の説明】
【００６０】
１０…ゲート電極、１５…ゲート絶縁膜、２０…深いｐ型領域、３０…ｐ型ベース領域、４０，４０Ａ，４０Ｂ，４０Ｃ…ｎ型ソース領域、５０…ｎ型ドレイン領域、５１…ＬＤＤ領域を除くｎ型ドレイン領域、５２…ＬＤＤ（lightly doped drain）領域、７０…ドレイン電極、８０…ゲート電極配線、９０…ゲート電極コンタクト、１００…層間絶縁膜、１０１…層間絶縁膜、１１０…ｐ型エピタキシャル層、１２０…ｐ型半導体基板、１３０…ショート電極、１４０…ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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