(57)【要約】【目的】トレンチＭＯＳゲート構造としなくても、オン電圧とターンオフ損失のトレードオフ関係を改善でき、ラッチアップ耐量低下を防ぐことのできるＭＯＳ型半導体装置の提供。【構成】一導電型半導体基板上に、第一、第二開口部を有する基板絶縁膜および一導電型半導体堆積膜を備え、該半導体堆積膜が、他導電型ベース領域と、一導電型エミッタ領域と、第一開口部で前記基板に接する第一バッファ領域と、反対側に位置し、かつ第二開口部で前記基板に接する第二バッファ領域とを備え、第一バッファ領域とエミッタ領域とに挟まれるベース領域表面には、ゲート絶縁膜を介してゲート電極膜および層間絶縁膜を備え、エミッタ電極がエミッタ領域とベース領域とに接するＭＯＳ型半導体装置において、第一開口部の幅が５μｍ以下とする。【選択図】        図１
2007157861.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板の一方の主面上に、第一開口部と第二開口部を有する基板絶縁膜および該基板絶縁膜上と前記両開口部上とに堆積される一導電型半導体結晶膜を備え、
該一導電型半導体結晶膜が該膜内に選択的に形成される他導電型ベース領域と、該他導電型ベース領域内の表面に形成される一導電型エミッタ領域と、前記第一開口部で前記半導体基板に接触する前記一導電型半導体結晶膜部分を含む第一バッファ領域と、前記他導電型ベース領域に対して前記第一バッファ領域と反対側に位置する前記一導電型半導体結晶膜部分からなリ、かつ前記第二開口部で前記半導体基板に接触する第二バッファ領域とを備え、
前記第一バッファ領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面には、ゲート絶縁膜を介して多結晶半導体ゲート電極膜および該多結晶半導体ゲート電極膜を覆う層間絶縁膜を備え、エミッタ電極が前記一導電型エミッタ領域表面と前記他導電型ベース領域表面とに接するＭＯＳ型半導体装置において、
前記第一開口部の幅が５μｍ以下であることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記他導電型ベース領域と前記第一開口部との間隔が４μｍ以下であることを特徴とする請求項１記載ＭＯＳ型半導体装置。
【請求項３】
第二開口部の幅が２μｍ以下であることを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項４】
他導電型ベース領域と第二開口部端との間隔が０．５μｍ乃至１μｍの範囲のいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項５】
前記第一または第二バッファ層の不純物濃度の範囲が１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３のいずれかであることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項６】
前記基板絶縁膜の厚さが０．０５〜１μｍの範囲のいずれかであることを特徴とする請求項１乃至５のいずれか一項に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワーＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができてパワー損失が少ないスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、ＩＧＢＴについて説明する場合には、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。以下、後述する本発明を説明するために、本発明の一例として特にＩＧＢＴを採り上げて、その特性等について説明する。
（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、素子の構造設計面での工夫が必要である。
【０００３】
また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）間のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、スイッチング動作すなわちオンオフ動作が繰り返し行われる。このスイッチング動作の過渡期に、単位時間当たり大きな損失が発生する。一般的には、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きくなり、ターンオフ損失を小さくしようとすると、オン電圧が高くなる。これをオン電圧とターンオフ損失の間にトレードオフ関係があるという。このようなトレードオフ関係を改善することによって、ＩＧＢＴはさらに電気特性の向上を図ることができる。他方、ターンオン損失については、オン電圧に対する依存性は小さい。ターンオン損失は、組み合わせて使われる還流ダイオードの特性に大きく左右される。
【０００４】
前記オン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、オン電圧を下げるために過剰キャリアを多くすると、ターンオフ時には、この増加した過剰キャリアをすべてドリフト層外に掃き出すかまたはキャリア再結合により消滅させる必要がある、すなわち、ターンオフのための仕事をより多く必要とすることになるので、ターンオフ損失が増加する結果となる。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。このことについて、以下説明する。
【０００５】
ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。ターンオフ時にキャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【０００６】
キャリアの移動というミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウエハを扱う必要があるため、生産技術的観点からは困難性が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。
【０００７】
ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション  エンハンスメント  ゲート  トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。
ＩＥ効果の技術的考え方については、既にその本質が議論され、報告されているように公知の技術でもある（例えば、非特許文献２参照。）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図６に示す等価回路のように、ＭＯＳＦＥＴ１０１とｐｎｐバイポーラトランジスタ１０２とｐｉｎダイオード１０３の組み合わせであると考えられる。
【０００８】
図７は、プレーナ型ＩＧＢＴの要部の構成を示す断面図である。図７において、符号１０２はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号１０３はｐｉｎダイオード領域である。また、図７において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。
図７に示すように、電子は、ＭＯＳ部１０１の表面のｎ＋＋領域６から、ｎ＋＋領域６を囲むｐベース領域７の表面で、図示しないゲート電極へのゲート電圧印加により形成されるｎチャネル８と、ｎ−ドリフト層９の表面のｎ＋電子蓄積層１０を経由して、裏面のｐアノード層１１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域１０２のベース電流となる。ｐｎｐ−ＢＪＴ領域１０２では、ｐアノード層１１から拡散またはドリフトによってやってきたホールがｐベース領域７にコレクトされるだけであり、そのｐｎ接合部（ｐベース領域７とｎ−ドリフト層９間のｐｎ接合）は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ−ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて低い。
【０００９】
一方、ｐｉｎダイオード領域１０３のｎカソードは、ｎ−ドリフト層９の表面のｎ＋電子蓄積層１０である。このｎ＋電子蓄積層１０とｎ−ドリフト層９の間の接合（以下、ｎ＋／ｎ−接合と略す）は、若干順バイアスされているので、ｎ−ドリフト層９中に電子が注入される。大電流時には、電子濃度は、ｎ−ドリフト層９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、前記ｎ＋／ｎ−接合付近のｎ-ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて高い。
ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、前記ｎ＋／ｎ−接合の順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ＋／ｎ−接合の順バイアスの増加も実現されている。
【００１０】
ところで、プレーナ構造のＩＧＢＴにおいて、セルピッチに占めるｐベースの比率を小さくすると、オン電圧が低減する。その理由は、ｐｉｎダイオード領域の比率が大きくなったことに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、前記ｎ＋／ｎ−接合の順バイアスが大きくなる効果が大きいためと説明される。観点を変えると、前記ｎ＋／ｎ−接合の順バイアスが大きくなるのは、ｎ＋層は低抵抗であるため、その電位はカソード電位にほぼ等しいが、ｎ−層は高抵抗であるため、その電位が大電流による電圧降下により持ち上がるからとも言える。
同様に、トレンチ構造のＩＧＢＴにおいて、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部において、ｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ＋／ｎ−接合の順バイアスが強くなったためと考えられる。
【００１１】
ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ＋／ｎ−接合にかかる順バイアスをＶｎとすると、ｎ＋／ｎ−接合のｎ−層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ ｅｘｐ（Ｖｎ／ｋＴ）
上記式より明らかなように、ｎ＋／ｎ−接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ型不純物濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ＋バッファ領域のｎ型不純物濃度が高すぎると、順耐圧が大きく低下してしまう。
【００１２】
一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ＋バッファ領域は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ＋バッファ領域は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ＋バッファ領域は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ＋バッファ領域は、ｎ−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する（第一の説明）。
【００１３】
第二の説明として、表面側のｎ＋バッファ領域とｎ−層との間が順バイアスされるので、ｎ＋バッファ領域から電子が注入されるからであるということができる。つまり、ｎ＋／ｎ−接合において、ｎ＋バッファ領域が高濃度であれば、電子注入効率が向上するので、ｎ＋バッファ領域に入るホール電流に対して、ｎ−層に注入される電子電流の比率が大きくなる。ホールがｎ＋バッファ領域中を少数キャリアとして拡散して流れるためには、ｎ＋／ｎ−接合が順バイアスされる必要がある。ｎ＋バッファ領域濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ-層に流れ込む電子電流が増えるので、電子濃度が増える。この第二の説明は、物理的には、先の第一の説明を言い換えたものである。以上説明したように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるような素子構造とすることが好ましいことは知られている。
【００１４】
また、ベース領域の底面に接するように埋め込み酸化膜を設けることにより、寄生トランジスタ電流を低電流増幅率の領域に流れるようにして過大電流を防ぎ、破壊耐量を向上させることが記載されている（特許文献４−要約）。さらに、埋め込み酸化膜を用いることにより、ＭＯＳＦＥＴのオン抵抗を増加させることなく、寄生バイポーラトランジスタの電流増幅率を効果的に低減させ、低オン抵抗と高破壊耐量を同時に満たすことができるＭＯＳＦＥＴに関する発明が知られている（特許文献５−要約）。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】特開平８−３１６４７９号公報
【特許文献４】特開平９−１５３６０９号公報
【特許文献５】特開平９−２７０５１３号公報
【非特許文献１】アイ．  オームラ（Ｉ．  Ｏｍｕｒａ）、他３名、「キャリア  インジェクション  エンハンスメント  エフェクト  オブ  ハイ  ボルテージ  ＭＯＳ  デバイシズ  −デバイス  フィジックス  アンド  デザイン  コンセプト−（Ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ  ｅｎｈａｎｃｅｍｅｎｔ  ｅｆｆｅｃｔ  ｏｆ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ＭＯＳ  ｄｅｖｉｃｅｓ  −Ｄｅｖｉｃｅ  ｐｈｙｓｉｃｓ  ａｎｄ  ｄｅｓｉｇｎ  ｃｏｎｃｅｐｔ−）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０
【非特許文献２】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌ  ｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前述のオン電圧−ターンオフ損失のトレードオフの最適化は、必ずしもまだ、充分とは言えず、オン状態におけるカソード側のキャリア濃度をさらに高くすることができれば、前記トレードオフのさらなる改善が可能と考えられる。つまり、従来のＩＧＢＴのようなＭＯＳ型半導体装置では、前記ＩＥ効果がまだ充分に発揮されているとは言えないのである。なぜなら、前述のＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでも、それ以前のものよりはトレードオフ特性が向上しているが、それでもなお、さらなる微細化によってトレードオフ特性を改善することができる余地があるからである。
一方、トレンチゲート構造のＭＯＳ型半導体装置の製造プロセスは、前述のように一定のトレードオフ改善効果を示すものの、プレーナ構造の製造プロセスに比べて長く複雑である。その結果、ただでさえ良品率は低く、製品コストが相対的に高くなり易いのに、特性の向上のため、その上さらに微細化を進めようとすると、良品率が低下して製造コストはさらに高くなると予想される。従って、微細化を究極にまで進めなくとも、あるいはトレンチゲート構造としなくても、前記トレードオフ特性の改善が図れることが良品率の観点、製品コストなどの観点から重要である。さらに、トレンチゲート構造のＭＯＳ型半導体装置では、特に、トレンチ底部に電界が集中しやすく、耐圧におけるブレークダウンを起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。また、構造上、ゲートをカソードに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうというトレンチゲート構造特有の問題も抱えている。
【００１６】
この発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、トレンチゲート構造の採用に起因する良品率低下および製品コストの上昇などの問題点を解消するため、トレンチＭＯＳゲート構造を採用しなくても、オン電圧とターンオフ損失の間のトレードオフ関係をさらに改善でき、ラッチアップ耐量低下を防ぐことのできるＭＯＳ型半導体装置の提供である。
【課題を解決するための手段】
【００１７】
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板の一方の主面上に、第一開口部と第二開口部を有する基板絶縁膜および該基板絶縁膜上と前記両開口部上とに堆積される一導電型半導体結晶膜を備え、該一導電型半導体結晶膜が該膜内に選択的に形成される他導電型ベース領域と、該他導電型ベース領域内の表面に形成される一導電型エミッタ領域と、前記第一開口部で前記半導体基板に接触する前記一導電型半導体結晶膜部分を含む第一バッファ領域と、前記他導電型ベース領域に対して前記第一バッファ領域と反対側に位置する前記一導電型半導体結晶膜部分からなリ、かつ前記第二開口部で前記半導体基板に接触する第二バッファ領域とを備え、前記第一バッファ領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面には、ゲート絶縁膜を介して多結晶半導体ゲート電極膜および該多結晶半導体ゲート電極膜を覆う層間絶縁膜を備え、エミッタ電極が前記一導電型エミッタ領域表面と前記他導電型ベース領域表面とに接するＭＯＳ型半導体装置において、前記第一開口部の幅が５μｍ以下であるＭＯＳ型半導体装置とすることにより、前記目的は達成される。
【００１８】
特許請求の範囲の請求項２記載の発明によれば、前記他導電型ベース領域と前記第一開口部との間隔が４μｍ以下である特許請求の範囲の請求項１記載ＭＯＳ型半導体装置とするものである。
特許請求の範囲の請求項３記載の発明によれば、第二開口部の幅が２μｍ以下である特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置とすることが好ましい。
特許請求の範囲の請求項４記載の発明によれば、他導電型ベース領域と第二開口部端との間隔が０．５μｍ乃至１μｍの範囲のいずれかである特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置とすることが望ましい。
特許請求の範囲の請求項５記載の発明によれば、前記第一または第二バッファ領域の不純物濃度の範囲が１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３のいずれかである特許請求の範囲の請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置とすることがより好ましい。
特許請求の範囲の請求項６記載の発明によれば、前記基板絶縁膜の厚さが０．０５〜１μｍの範囲のいずれかである特許請求の範囲の請求項１乃至５のいずれか一項に記載のＭＯＳ型半導体装置とすることが好適である。
【発明の効果】
【００１９】
本発明によれば、トレンチＭＯＳゲート構造を採用しなくても、オン電圧とターンオフ損失の間のトレードオフ関係をさらに改善でき、ラッチアップ耐量低下を防ぐＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明にかかるＭＯＳ型半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明にかかるＭＯＳ型半導体装置の要部断面図である。図２は本発明にかかるＭＯＳ型半導体装置と対比させて説明するための比較用ＭＯＳ型半導体装置の要部断面図である。図３は本発明にかかるＭＯＳ型半導体装置のキャリアの流れを説明するためのＭＯＳ型半導体装置の要部断面図である。図４はトップゲート型ＭＯＳ型半導体装置の電圧電流波形図である。図５は本発明にかかる第二開口部端とｐ型ベース領域端の間隔とオン電圧との関係図である。図８〜図１０は本発明にかかるトップゲート型表面高注入構造を有するＩＧＢＴの製造方法について、主要な製造工程における半導体基板の要部断面図を示し、図８は製造工程順に示す半導体基板の要部断面図（その１）、図９は製造工程順に示す半導体基板の要部断面図（その２）、図１０は製造工程順に示す半導体基板の要部断面図（その３）である。
【００２１】
図８〜図１０は本発明によるトップゲート型表面高注入構造を有するＩＧＢＴについて、横方向エピタキシャル成長を適用した製造方法を説明するためのものである。前述のトップゲート型とは、半導体基板上に基板絶縁膜を挟んで堆積されたエピタキシャル半導体層に形成されたベース領域上にゲート酸化膜を介してゲート電極が配置され、前記ゲート酸化膜直下の前記ベース領域表面にチャネル領域が形成される構造を言う。横方向エピタキシャル成長を適用した製造方法とは、基板絶縁膜に設けられた開口部を利用して、基板絶縁膜上にも横方向に半導体層をエピタキシャル成長させて全面に半導体結晶層を形成する製造方法を言う。
図８（ａ）に示すように、基板としては、ｎ型ＦＺ−シリコン基板２１のミラー研磨面を用いる。基板の比抵抗は、３０〜２００Ωｃｍが好ましく、ＩＧＢＴの耐圧によって選択する。例えば８０Ωｃｍの基板２１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。この基板２１に熱酸化またはＣＶＤ成長による膜厚範囲０．３μｍ〜１μｍの酸化膜２２を形成する。次に図８（ｂ）に示すように、その膜上にフォトレジストによるパターニングを施して、酸化膜２２をストライプ状に選択的にドライエッチングして大きな開口部２３を形成する。このときのセルピッチは５〜２０μｍ、ストライプ状の酸化膜２２の幅は０．５μｍ〜２μｍが望ましいが、ここでは、酸化膜２２の幅を１μｍ、セルピッチ幅を１０μｍとした。続いて、図８（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜２４を全面形成した後、フォトリソグラフィーによって基板酸化膜２４の中央に幅が２μｍの第一開口部２５−１と幅が１μｍの第二開口部２５−２を形成する。なお、基板酸化膜２４の厚さは０．０５μｍ〜０．２μｍ、端部の突出量（皿状の酸化膜２２の膜厚）は０．３μｍ〜１μｍの範囲が好ましいが、ここでは、底部の基板酸化膜厚を０．１μｍ、端部の突出量（膜厚）を０．５μｍとした。
【００２２】
第一開口部の幅は、５μｍ以下とすると、ｐベース領域が基板酸化膜によって隠れ、ホールの引き抜き効果を有効に少なくなるので、オン電圧が低くなるという本発明の効果が顕著となる。
その後、図８（ｄ）に示すように、開口により露出したシリコン基板２１表面をシード層としてｎ型シリコンエピタキシャル層２６を成長させる。その代表的なプロセスガスとして、主ガスをジシクロロシランあるいはトリクロロシランとし、水素ガスをキャリアガスとし、ドーピングガスとしてアルシンまたはホスフィンを添加したものを用いる。また、反応圧力は１００〜７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３Ｐａ）、半導体基板（ウエハ）温度１０００℃程度が好ましい。ここでは、ドーピングガスとしてホスフィンを用い、膜中リン濃度が１×１０１６ｃｍ−３になるように条件を制御した。ｎ型エピタキシャル層２６の成長を開始してから成長面が基板酸化膜２４の上面の位置よりも高くなると成長は横方向にも進む。その後、端部の突出部（酸化膜２２の膜厚部）２２を乗り越えて全面を被覆した時点でガスの供給を停止して成長をストップさせる。
【００２３】
次に、前記ウエハ２１をＣＭＰ装置に搬入し、酸化膜２２をストッパー膜として図９（ｅ）に示すようにｎ型エピタキシャル層（単結晶シリコン層）２６表面が平坦な断面形状になるまで研摩を行う。このとき重要なことは、エッチングの選択比（Ｓｉ研摩レート／酸化膜研摩レート）を５０倍以上、好ましくは１００倍以上と高くして基準酸化膜（ストッパー膜）２２で確実に研摩を停止させることである。そのためには、たとえば、株式会社フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３などを用いることが有効である。代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ，テーブル回転数５０〜１００ｒｐｍとした。このときの前記選択比は約１００倍である。なお、研摩時間は一定としてもよいが、研摩不足（酸化膜凸部上のエピタキシャル層残さ）や研摩過剰（ディッシング）の発生を抑えるには何らかの終点検出を行うことが有効である。そのための方法としては、モータートルクの検出、反射光測定等が考えられる。ここでは、モータートルク検出を用いることで、研摩不良を抑え、ｎ型エピタキシャル層２６の厚みがほぼ一定になるようにした。
【００２４】
続いて、図９（ｆ）に示すように、熱酸化あるいはＣＶＤによりゲート酸化膜２７を全面に形成する。ここでは、熱酸化膜を厚さ０．１μｍで形成した。次に図９（ｇ）のようにゲート電極となるポリシリコン層２８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、図９（ｈ）のように、フォトリソグラフィーによりポリシリコン層２８を部分的に除去する。続いて、残ったポリシリコン層２８をマスクにして、ｎ型エピタキシャル層（単結晶シリコン層）２６へ、ドーズ量５×１０１４ｃｍ−２のボロンイオンおよびドーズ量１×１０１５ｃｍ−２の砒素イオンをイオン注入し、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行い、ｐ型チャネル領域（ｐ型ベース領域）２９とｎ＋＋型ソース領域３０を形成する。ｐ型チャネル領域（ｐ型ベース領域）２９が形成されないｎ型エピタキシャル層（単結晶シリコン層）２６のうち、前記第一開口部２５−１に接触する部分を第一バッファ領域２６−１、前記第二開口部２５−２に接触する部分を第二バッファ領域２６−２とする。前記第二開口部２６−１におけるｐ型ベース領域２９端と第一開口部２５−１端との距離（間隔）は４μｍ以下とする場合に、有効にオン電圧を低くすることができる。但し、第一開口部２５−１とｐ型ベース領域２９端が重なるとおん電圧は大きくなるので好ましくない。第二開口部２５−２はの幅を２μｍ以上にすると、ｐ型ベース領域２９（または第二ｐ＋領域）が第二開口部と重なるようになり、オン電圧が上昇するので、好ましくない。
【００２５】
その後、図１０（ｉ）のように厚さ約１μｍのＢＰＳＧ膜３１を全面に形成して層間絶縁膜とする。続いて、エミッタ電極コンタクト用の開口部３２を形成する。次に、図１０（ｊ）のように膜厚５μｍのアルミニウム電極（エミッタ電極）３３を形成することにより、本発明の実施例にかかるＩＧＢＴの表面側のＭＯＳゲート構造が完成する。図１０（ｊ）の拡大図を図１に示す。
図１では図８〜図１０を用いた製造方法では説明されなかったｐ＋コンタクト領域３４（以下Ｐ＋領域）が書き込まれているが、この層により金属エミッタ層とのコンタクト性が向上し、ｐベース領域が低抵抗になる効果が得られるので、形成することが望ましい。
この実施例にかかるＩＧＢＴには、以下の利点がある。
１、チャネル領域２９をｎ型エピタキシャル層２６内に形成したことにより、キャリア移動度が大きくなり、抵抗ロスが減少する。
【００２６】
２、チャネル領域２９をエピタキシャル層（単結晶シリコン層）で形成したことにより、順方向ブロッキング時のもれ電流が小さくなる。
３、酸化膜２２をストッパーとしたＣＭＰによりエピタキシャル層２６の薄膜化および膜厚の均一化が可能になる。これは、ＩＧＢＴの耐圧向上、特性バラツキ低減につながる。
次に本発明の効果にかかるラッチアップ耐量の向上について、詳細に説明する。
図３は（ａ）ＩＧＢＴの比較構造と（ｂ）本発明にかかるＩＧＢＴのラッチアップ時の電子と正孔の流れを示す要部断面図である。比較構造の図３（ａ）は、チャネル層（ｐベース領域）２９が深さ０．７μｍ程度、エミッタ領域３０が、深さ０．３μｍ程度形成されていて、オン時には、正孔電流は、０．４μｍ（ｐベース領域０．７μｍの厚さからエミッタ領域の厚さ０．３μｍを引いた残りの厚さ）の狭い領域を流れる。大電流を流した場合は、この部分で電流集中が発生し、十分なラッチアップ耐量が得られない。
【００２７】
本発明にかかるＩＧＢＴでは図３（ｂ）に示したように、比較構造と同様の中心の第一開口部２５−１に加えて、新たに第二開口部２５−２（ホールパス）を設けることで、アノード側から注入されてくる正孔電流を第−、第二開口部に分散して、電流集中を防ぐことができ、十分なラッチアップ耐量が得られる。
図４に、Ｐ＋領域端−第二開口部端との間隔（μｍ）（以降、ホールパス間隔またはＨＰと略）をパラメータとし、ホールパス間隔（ＨＰ）を＋２．５μｍ、＋１．５μｍ、＋０．５μｍ、０μｍ、−０．５μｍの場合のＩＧＢＴについて、横軸に、ゲート電圧１５Ｖ、１２５℃におけるアノード−カソード間電圧Ｖａｋを取り、電圧（Ｖａｋ）を印加した時のアノード電流（Ｉａ）を縦軸に示した。定格電圧１２００Ｖ、定格電流１００Ａ／ｃｍ２である。参考までに、従来のプレーナ型ＩＧＢＴの電圧（Ｖａｋ）電流波形も記載した。
【００２８】
図２に示す、ホールパス（ＨＰ）を設けない比較構造のＩＧＢＴの場合、図４のＨＰ無で示すように、アノード−カソード間電圧が１０Ｖ程度の低電圧でアノード電流が増加しラッチアップする。第二開口部をＰ＋領域の下側に０．５μｍ入り込んだところから開けたＰ＋領域の剥き出し構造（ＨＰ−０．５）は、従来ＩＧＢＴ並のラッチアップ耐量である。これは、Ｐ＋領域が、剥き出していることで、正孔電流が、Ｐ＋領域に向けて十分に流れるためである。Ｐ＋領域端と第二開口部端を面一にした構造（ＨＰ０）やＰ＋領域端を第二開口部端から０．５μｍ中に押し込んだ構造（ＨＰ＋０．５）は、従来ＩＧＢＴと比べるとラッチアップ耐量は、低下しているが、ＨＰ無し構造と比べると、ラッチアップ耐量は向上していることが分かる。しかし、さらに、Ｐ＋領域を中に１．５μｍ、２．５μｍそれぞれ押し込むと（ＨＰ＋１．５，ＨＰ＋２．５）、ＨＰ無しと同等のラッチアップ耐量になり、ラッチアップ耐量改善に効果は無くなる。従って、ラッチアップ耐量改善には、Ｐ＋領域端と第二開口部端の間隔（ＨＰ）は、１．０μｍ以下とすることが望ましい。
【００２９】
図５に、Ｐ＋領域端と第二開口部端の間隔（ＨＰ）の距離（ｄ）とオン電圧の関係を示した。前述したように、第二開口部を設けるとホールが分散してラッチアップ耐量は向上するが、正孔が流れてしまいバルクの正孔濃度が低くなり、オン電圧が上昇するという問題がある。図５より前記間隔（距離）ｄを０．５μｍ以上にするとオン電圧の上昇を少なくできることがわかる。従って、図４、図５から前記間隔ｄは、０．５μｍ以上１．０μｍ以下とすることが望ましい。
次に、前述の実施例で作成したＩＧＢＴについて、その作用および効果について説明する。
（定常オン状態について）
図１および図３に示すように、ゲート電極（ゲートポリシリコン層）２８にカソード（エミッタ）電極３３に対して正の電位を印加すると、ｐ型ベース領域２９の、ゲート酸化膜２７との界面付近の表面領域がｎ型に反転し、ｎチャネルができる。この状態でコレクタ（図示せず）−エミッタ（アノードーカソード間）間に順バイアスを加えると、電子は、前記ｎチャネルおよび電子蓄積層（ｎ＋バッファ領域２６−１のゲート酸化膜２７に沿った領域）を経由して、ドリフト層（ｎ−シリコン基板）２１に流れ込み、図示しない裏面のｐ＋アノード層に達する。それによって、ｐ＋アノード層とドリフト層２１とのｐｎ接合は順バイアスされるので、ｐ＋アノード層からドリフト層２１にホール（図３の実線矢印）が注入される。
【００３０】
注入されたホールは、ドリフト層２１の表面に来ると、第一、第二開口部２５−１、２５−２を通ってｎ＋エピタキシャルシリコン層であるｎ＋バッファ領域２６−１、２６−２に分散して入る。ｎ＋バッファ領域２６−１に入ったホールの一部は、ｎ＋バッファ領域２６−１内で電子と再結合して消滅する。残りのホールは、ｎ＋バッファ領域２６−１を通過してｐ型ベース領域２９にコレクトされる。ホール電流は、ｎ＋バッファ領域２６−１とｐ型ベース領域２９を形成する層である狭くて長いシリコン層を流れるため、電圧降下が発生する。従って、電子蓄積層であるｎ＋バッファ領域２６−１のゲート酸化膜２７に沿ったｎ＋領域とｎ−ドリフト層２１とからなるｎ＋／ｎ−接合が順バイアスされる。これにより、電子が注入されて、カソード側の電子濃度が上昇し、それに応じて、電荷中性条件を満たすために同濃度のホールが蓄積される。
【００３１】
また、ホールがｎ＋バッファ領域２６−１に注入されると、このｎ＋／ｎ−接合はさらに順バイアスされることになり、電子が注入される。なお、前記エピタキシャルシリコン層とｎ−シリコン基板２１とは、第一、第二開口部以外の領域には基板酸化膜２４により絶縁分離されているため、ｐｎｐ−ＢＪＴ構成になり難い構造となっている。ｐｎｐ−ＢＪＴを構成する領域はデバイス全体の僅かな部分であり、大部分は、ｐｉｎダイオード領域である。また、基板表面の面積を広く使ってｎチャネルを形成することができ、チャネル周辺長も自在に大きくすることができる。ただし、周辺長が大きすぎると、伝達特性が高くなりすぎて、短絡時の制限電流が増大し、短絡耐量が低下してしまうので、この点を考慮して周辺長を決定する必要がある。
（順方向ブロッキング状態について）
次に、ゲート電位をエミッタ電位に比べて同等か負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時の動作について説明する。ｐ型ベース領域２９とｎ＋バッファ領域２６−１からなるｐｎ接合から空乏層が広がると同時に、ゲート酸化膜２７からも空乏層が広がる。これは、ゲート電極２８がエミッタ電位以下であるのに対して、ｎ＋バッファ領域２６−１が正にバイアスされるからである。ｎ＋バッファ領域２６−１は、エピタキシャルシリコン層の厚さ分のみであるので、僅かな順バイアスで完全に空乏化する。ｎ＋バッファ領域２６−１の総不純物量を一定値以下に設定しておけば、ｎ＋バッファ領域２６−１中の最大電界強度を抑えることができる。
【００３２】
順バイアスをさらに増やしていくと、空乏層は、ｎ−ドリフト層２１中に伸びる。印加した順バイアスの大部分は、ｎ−ドリフト層２１によって担われるので、ｎ＋バッファ領域２６−１中の電界強度の局所的なピークを抑えることができ、局所的な電界集中によるアバランシェ降伏が起こりにくい。従って、十分な順耐圧を確保することができる。この結果として、順耐圧を高くしてもオン電圧が悪化することはない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴと比べて、大変に優れている点である。従来のプレーナ型またはトレンチ型のＩＧＢＴでは、局所的な電界集中を避けることは困難である。
（トレードオフ特性について）
前記ｎ＋エピタキシャルシリコン層２６を高不純物濃度にした構成であるｎ＋＋型エミッタ領域３０内ではドーピング濃度が非常に高いため抵抗が低いので、電圧降下はほとんどない。また、前記ｎ＋エピタキシャルシリコン層２６をｐ型変換した構成であるｐ型チャネル領域（ｐ型ベース領域）２９の周辺長をパターン設計により比較的自在に設定することができるため、移動度劣化分を補うように周辺長を長くすることによって、電圧降下を従来のＩＧＢＴと同じ程度にすることができる。
【００３３】
一方、前記基板絶縁膜に設けられる開口部を第一、第二開口部とすることにより、オン電圧−ターンオフ損失のトレードオフが最適化される本発明の効果が発揮されるのである。これは、特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ−ドリフト層中の電圧降下を、ある一定のターンオフ損失に対して最小化することを意味する。
（ラッチアップ耐量について）
ｎ＋バッファ領域２６−１中のキャリア寿命およびキャリア移動度が低いと、少数キャリアであるホールの拡散長が短くなり、ｎ＋バッファ領域２６−１中でのキャリアの再結合が増える。その結果、ｐ型ベース領域２９を通り抜けてエミッタ電極３３にコレクトされるホール電流が減少する。このため、ラッチアップに寄与するホール電流が減少し、ラッチアップ耐量が向上する。
【００３４】
従って、ｎ＋バッファ領域２６−１中のホール拡散長がｎ＋バッファ領域２６−１の長さよりも遥かに短い場合、ホールのほとんどがｎ＋バッファ領域２６−１内で再結合により消滅するので、ｐ型ベース領域２９に到達するホール電流はゼロになり、ラッチアップ・フリーのＩＧＢＴが実現されるので、好ましいと言える。この場合、ｐ型ベース領域２９は、ＢＪＴのコレクタとしては動作しないので、ＭＯＳＦＥＴとＢＪＴとを組み合わせた従来のＩＧＢＴの等価回路モデルは成り立たない。このようなＩＧＢＴを等価回路で表すと、ＭＯＳＦＥＴとｐｉｎダイオードとを組み合わせた回路になる。
（微細プロセスについて）
以上説明したＩＧＢＴの構造には、表面パターンの極端な微細化が不要であるという設計上の長所がある。カソード（エミッタ）コンタクト領域は、図１に示すように、基板酸化膜２４によりドリフト層２１と電気的に分離されており、基板酸化膜２４のない部分、すなわち基板酸化膜２４の第一、第二開口部においてのみドリフト層２１に接続している。そのため、カソード（エミッタ）コンタクト領域の設計寸法は、ドリフト層２１の特性には直接は寄与しない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴとは対称的である。従来のＩＧＢＴでは、カソード（エミッタ）コンタクト領域のすべてが直接的にドリフト層に接続されており、その設計寸法が直接的に特性に結びついている。従って、本発明にかかるＩＧＢＴでは、前述のように、ｎ＋＋型ソース領域９を特に微細化しなくても、トレードオフ特性は不変であるという利益を有するのである。
【図面の簡単な説明】
【００３５】
【図１】本発明にかかるＭＯＳ型半導体装置の要部断面図である。
【図２】本発明にかかるＭＯＳ型半導体装置と対比させて説明するための比較用ＭＯＳ型半導体装置の要部断面図である。
【図３】本発明にかかるＭＯＳ型半導体装置のキャリアの流れを説明するためのＭＯＳ型半導体装置の要部断面図である。
【図４】トップゲート型ＭＯＳ型半導体装置の電圧電流波形図である。
【図５】本発明にかかる第二開口部端とｐ型ベース領域端の間隔とオン電圧との関係図である。
【図６】従来のＩＧＢＴの等価回路図である。
【図７】従来のプレーナ型ＩＧＢＴの要部の構成を示す断面図である。
【図８】本発明にかかるＩＧＢＴの製造工程順に示す半導体基板の要部断面図（その１）である。
【図９】本発明にかかるＩＧＢＴの製造工程順に示す半導体基板の要部断面図（その２）である。
【図１０】本発明にかかるＩＧＢＴの製造工程順に示す半導体基板の要部断面図（その３）である。
【符号の説明】
【００３６】
６        ｎ＋＋エミッタ領域
７        ｐベース領域
８        ｎチャネル
９        ドリフト層
１０      ｎ＋蓄積層
１１      ｐアノード層
２１      シリコン基板
２２      酸化膜
２４      基板酸化膜（基板絶縁膜）
２５−１  第一開口部
２５−２  第二開口部
２６−１  第一ｎ＋バッファ領域
２６−２  第二ｎ＋バッファ領域
２７      ゲート酸化膜
２８      ゲート電極
２９      ｐベース領域
３０      ｎ＋＋エミッタ領域
３１      層間絶縁膜
３２      エミッタ電極コンタクト開口部
３３      エミッタ電極
３４      ｐ＋コンタクト領域（ｐ＋領域）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007157861.tif 000009
【図８】
2007157861.tif 000010
【図９】
2007157861.tif 000011
【図１０】
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