(57)【要約】【課題】環状のゲート電極を有するＴＦＴを備える場合に、小型化を図ることができる半導体装置を提供する。【解決手段】シリコン層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体装置であって、上記ゲート電極は、平面形状が環状であり、上記シリコン層は、ゲート電極と対向するチャネル領域と、上記チャネル領域の内側に配置された内側拡散領域と、上記チャネル領域の外側に配置された外側拡散領域とを有し、上記第１及び第２薄膜トランジスタは、互いに外側拡散領域が結合されている半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体装置であって、
該ゲート電極は、平面形状が環状であり、
該シリコン層は、ゲート電極と対向するチャネル領域と、該チャネル領域の内側に配置された内側拡散領域と、該チャネル領域の外側に配置された外側拡散領域とを有し、
該第１及び第２薄膜トランジスタは、互いに外側拡散領域が結合されている
ことを特徴とする半導体装置。
【請求項２】
前記シリコン層は、ポリシリコンを含んで構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリコン層は、アモルファスシリコンを含んで構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、内側拡散領域に接続されたソース電極と、
外側拡散領域が結合された領域に接続されたドレイン電極とを備えることを特徴とする請求項１記載の半導体装置。
【請求項５】
請求項１記載の半導体装置を備えることを特徴とする表示装置。
【請求項６】
前記表示装置は、更に平面形状が環状以外のゲート電極を有する薄膜トランジスタを備えることを特徴とする請求項５記載の表示装置。
【請求項７】
前記表示装置は、液晶表示装置であることを特徴とする請求項５記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より詳しくは、液晶表示装置、エレクトロルミネッセンス表示装置等に好適な半導体装置及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く利用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）等の表示装置におけるスイッチング素子、制御回路等として用いられる等、幅広い分野で利用されている。
【０００３】
近年、ＴＦＴを備えた半導体装置においては、ＴＦＴの高機能化、高速動作化、高精細化、小型化等の高性能化が著しく進んでいる。このような高性能なＴＦＴを液晶表示装置に用いた場合には、同一基板上にドライバや電源、ＤＡＣ回路等の周辺回路を一体的に形成した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下、「システム液晶」ともいう。）の実現が可能となる。高性能なＴＦＴとしては、例えば、アモルファスシリコン（以下、「ａ−Ｓｉ」ともいう。）をレーザアニール法等により結晶化し、結晶構造を有するポリシリコン（以下、「ｐ−Ｓｉ」ともいう。）を半導体層として用いたＴＦＴ（以下、「ポリシリコンＴＦＴ」ともいう。）が挙げられる。ポリシリコンＴＦＴは、チャネル、ソース及びドレインにおける自己整合構造の採用、及び、移動度向上によるＴＦＴの高性能化が可能となる。また、ポリシリコンＴＦＴは、電子をキャリアとするＮｃｈＴＦＴと、正孔をキャリアとするＰｃｈＴＦＴとをバランスよく形成できることから、システム液晶の周辺回路に必要不可欠であるＣＭＯＳ（相補型ＭＯＳ）トランジスタを構成することが可能となる。しかしながら、ｐ−Ｓｉは、結晶粒が異方性を有しているため、ポリシリコンＴＦＴにおいてはトランジスタ特性にばらつきが生じやすいと点で工夫の余地があった。
【０００４】
ここで、図４を用いて一般的なトップゲート構造を有するＴＦＴの構成について説明する。図４（ａ）は、トップゲート構造を有するＴＦＴの構成を示す上面模式図である。図４（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図であり、図４（ｃ）は、（ａ）中のＣ−Ｄ線における断面模式図である。一般的なトップゲート構造を有するＴＦＴは、基板（図示せず）上に、半導体層１２、ゲート絶縁膜１７及びゲート電極１８がこの順に配置されている。半導体層１２は、ゲート電極１８に対向するチャネル領域１４と、それ以外の領域に形成された拡散領域からなるソース１５及びドレイン１６とを有する。また、ゲート絶縁膜１７及びゲート電極１８上には層間絶縁膜２２が基板全面に形成されている。更に、ソース１５及びドレイン１６と、層間絶縁膜２２上に形成されたソース電極２０及びドレイン電極１９とがコンタクトホール２３を介して接続された構造を有する。これにより、ゲート電極１８に印加する電圧を制御することによって、ＴＦＴはトランジスタとしての機能を発揮することができる。しかしながら、ＴＦＴの低電圧駆動等の高性能化を図るため、ゲート絶縁膜を薄膜化した場合には、半導体層端部のゲート絶縁膜の被覆性が低化してしまう。特に、幅広い電源電圧を使用するシステム液晶等において、高電源（高耐圧）部に上記構造のＴＦＴを用いた場合には、半導体層端部におけるゲート絶縁膜の被覆性低化の影響が顕著となり、絶縁破壊等の不良が発生するといった点で改善の余地があった。
【０００５】
それに対して、ゲート電極の平面形状をリング状（環状）にする技術が開示されている（例えば、特許文献１、２参照。）。これによれば、ゲート電極がリング状であるため、ポリシリコンＴＦＴにおいて、ｐ−Ｓｉの異方性の悪影響を低減することができる。また、半導体層形成領域内にゲート電極が配置されるため、半導体層端部における絶縁破壊等の不良を低減することができる。しかしながら、環状のゲート電極を用いてＣＭＯＳトランジスタを形成した場合には、環状のゲート電極が構造上大きいため、ＣＭＯＳトランジスタの微細化、すなわち半導体装置の小型化が困難であった。
したがって、環状のゲート電極を有するＴＦＴを備えた半導体装置において、半導体装置の小型化を実現するという点で更に改善の余地があった。
【特許文献１】特開平７−１３１０１１号公報
【特許文献２】特開２００２−１５１７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、環状のゲート電極を有するＴＦＴを備える場合に、小型化を図ることができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、環状のゲート電極を有するＴＦＴを備えた半導体装置について種々検討したところ、ＴＦＴのソース及びドレインとして機能する拡散領域の形態に着目した。そして、従来の環状のゲート電極を有するＴＦＴを用いてＣＭＯＳトランジスタを構成した場合には、各ＴＦＴの環状のゲート電極に対向する領域の外側に配置された拡散領域が互いに離れて配置されており、それらが配線で個別に接続されているために、構造上大きくなってしまうことを見いだした。そして、本発明者は更に検討を行ったところ、ゲート電極の平面形状が環状であり、シリコン層が、ゲート電極と対向するチャネル領域と、チャネル領域の内側に配置された内側拡散領域と、チャネル領域の外側に配置された外側拡散領域とを有し、第１及び第２薄膜トランジスタの外側拡散領域が互いに結合されていることにより、小型化された半導体装置を実現できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００８】
すなわち、本発明は、シリコン層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体装置であって、上記ゲート電極は、平面形状が環状であり、上記シリコン層は、ゲート電極と対向するチャネル領域と、上記チャネル領域の内側に配置された内側拡散領域と、上記チャネル領域の外側に配置された外側拡散領域とを有し、上記第１及び第２薄膜トランジスタは、互いに外側拡散領域が結合されている半導体装置である。
以下に本発明を詳述する。
【０００９】
本発明の半導体装置は、シリコン層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える。このように本発明の半導体装置は、いわゆるトップゲート構造を有する第１ＴＦＴ及び第２ＴＦＴを備え、第１ＴＦＴと第２ＴＦＴとは、導電型が異なるものである。
【００１０】
上記シリコン層としては、特に限定されず、アモルファスシリコン、ポリシリコン、微結晶シリコン等が挙げられる。また、シリコン層は、ニッケル（Ｎｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）等を含んでいてもよい。
【００１１】
上記導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタは、具体的には、Ｎｃｈ及びＰｃｈＴＦＴであり、第１薄膜トランジスタがＮｃｈＴＦＴであるときは、第２薄膜トランジスタはＰｃｈＴＦＴとなり、第１薄膜トランジスタがＰｃｈＴＦＴであるときは、第２薄膜トランジスタはＮｃｈＴＦＴとなる。また、第１及び第２薄膜トランジスタは、シリコン層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造をそれぞれが有する。なお、ＰｃｈＴＦＴは、キャリアが正孔であるＴＦＴであり、ＮｃｈＴＦＴは、キャリアが電子であるＴＦＴである。
【００１２】
上記ゲート電極は、平面形状が環状である。シリコン層にポリシリコンを用いた場合には、ポリシリコンは、通常、不規則に結晶粒界面を有するため、電気抵抗に異方性が生じやすい。しかしながら、ゲート電極を環状にすることによって、シリコン層のチャネル領域も環状となり、異方的に電流を流すことができる。したがって、ポリシリコンの異方性の影響によるトランジスタ特性のばらつきを低減することができる。ゲート電極の平面形状としては、環状であれば特に限定されず、円形、三角形、四角形、五角形、六角形等が挙げられる。なお、本明細書において平面形状とは、基板面法線方向から見たときの形状のことをいう。
【００１３】
上記シリコン層は、ゲート電極と対向（重複）するチャネル領域と、上記チャネル領域の内側に配置された内側拡散領域と、上記チャネル領域の外側に配置された外側拡散領域とを有する。このように、シリコン層形成領域内にゲート電極を配置することによって、シリコン層端部における絶縁破壊等の不良を効果的に低減することができる。また、ゲート絶縁膜の薄膜化が可能であるため、ＴＦＴの低閾値化、すなわち半導体装置の低消費電力化が可能となる。
【００１４】
上記内側及び外側拡散領域は、通常、シリコン層に不純物がドーピングされた低抵抗領域からなる。これにより、拡散領域は、ＴＦＴのソース及びドレインとして機能する。不純物は、半導体（シリコン）内においてキャリア（正孔又は電子）を作り出す物質（通常はイオン又は原子）である。また、ＮｃｈＴＦＴの内側及び外側拡散領域（以下、「ｎ＋領域」ともいう。）は、Ｎ型の不純物を含有するためキャリアは電子となる。一方、ＰｃｈＴＦＴの内側及び外側拡散領域（以下、「ｐ＋領域」ともいう。）は、Ｐ型の不純物を含有するためキャリアは正孔となる。なお、Ｎ型の不純物としては、リン等の１５元素が挙げられ、Ｐ型の不純物としては、ホウ素等の１３元素が挙げられる。
【００１５】
上記第１及び第２薄膜トランジスタは、互いに外側拡散領域が結合されている。このように、Ｎｃｈ及びＰｃｈＴＦＴである第１及び第２ＴＦＴを外側拡散領域にて接続されることによって、本発明の半導体装置をＣＭＯＳトランジスタとして利用することができる。また、第１及び第２ＴＦＴのコンタクトを大きく取ることが可能となる。更に、第１及び第２ＴＦＴを接続するための余分な配線スペースが不要であるため、ＣＭＯＳトランジスタを用いた半導体装置の小型化が可能となる。外側拡散領域の結合形態としては、第１及び第２ＴＦＴのシリコン層が一体的に形成され、第１及び第２ＴＦＴの外側拡散領域が境界線を共有するように形成されることによって、第１及び第２ＴＦＴの外側拡散領域がオーミック接触（オーム性接触）している形態が好ましい。
【００１６】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
【００１７】
上記シリコン層は、ポリシリコンを含んで構成されることが好ましい。これにより、本発明の半導体装置は、移動度に優れたポリシリコンＴＦＴを備えることから、システム液晶等に好適に用いることができる。ポリシリコンは、結晶構造を有していれば特に限定されず、結晶粒界面が連続である、いわゆる連続粒界結晶シリコン（以下、「ＣＧ−Ｓｉ」ともいう。）等を用いてもよい。
【００１８】
上記シリコン層は、アモルファスシリコンを含んで構成されることが好ましい。これにより、本発明の半導体装置は、シリコン層の結晶化工程を必要としないことから、製造プロセスの簡略化及びスループットの向上が可能となる。
【００１９】
上記半導体装置は、内側拡散領域に接続されたソース電極と、外側拡散領域が結合された領域に接続されたドレイン電極とを備えることが好ましい。このように、第１及び第２ＴＦＴの内側拡散領域をソースとし、外側拡散領域をドレインとすることによって、本発明の半導体装置をＣＭＯＳインバータとして機能させることができる。また、各ＴＦＴの外側拡散領域が結合された領域にドレイン電極を接続するため、外側拡散領域とドレイン電極とを接続するためのコンタクトホールを第１及び第２ＴＦＴに個別に設ける必要がなくなり、コンタクトホールを一つにすることができる。したがって、コンタクトホールを大きくして、接続部分における接続不良を低減することができるので、半導体装置の信頼性を向上させることができる。なお、ＣＭＯＳインバータの動作原理の詳細については後述する。
【００２０】
本発明はまた、本発明の半導体装置を備える表示装置でもある。本発明の半導体装置は、トランジスタ特性のばらつき、絶縁破壊等の不良の低減及び装置の小型化が可能であることから、本発明の半導体装置を備える表示装置は、信頼性の向上及び省スペース化が可能である。また、本発明の半導体装置は、絶縁耐圧に優れていることから、特に表示装置の周辺ドライバ回路、電源回路等の高耐圧（高電源）部に使用される半導体装置に好適である。
【００２１】
上記表示装置は、更に平面形状が環状以外のゲート電極を有する薄膜トランジスタを備えることが好ましい。また、上記表示装置は、液晶表示装置であることが好ましい。このように、表示装置が、高耐圧（高電源）部に絶縁耐圧に優れた環状のゲート電極を有する本発明の半導体装置を備え、低耐圧（低電源）部に小型化が可能な環状以外のゲート電極を有するＴＦＴを更に備えることによって、表示装置の高耐圧化、省スペース化及び高性能化を同時に満たすことが可能となる。したがって、本発明の表示装置としては、液晶表示装置、有機エレクトロルミネッセンス表示装置、無機エレクトロルミネッセンス表示装置等が挙げられ、なかでもシステム液晶等の液晶表示装置に好適である。なお、平面形状が環状以外の形状としては特に限定されず、矩形等が挙げられる。
【発明の効果】
【００２２】
本発明の半導体装置によれば、ゲート電極の平面形状が環状であるため、シリコン層にポリシリコンを用いた場合には、ポリシリコン結晶粒の異方性の影響によるトランジスタ特性のばらつきを低減することができる。また、シリコン層形成領域内にゲート電極が配置されるため、シリコン層端部における絶縁破壊等の不良の低減、及び、ゲート絶縁膜の薄膜化による低消費電力化が可能となる。更に、第１及び第２薄膜トランジスタの外側拡散領域が結合されているため、ＣＭＯＳトランジスタを用いた半導体装置の小型化が可能となる。
【発明を実施するための最良の形態】
【００２３】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２４】
（実施例１）
以下に、図１を用いて、本発明の半導体装置に係るＣＭＯＳインバータの構成及び動作機構について説明する。図１は、本実施例のＣＭＯＳインバータの上面模式図であり、図２は、本実施例のＣＭＯＳインバータの等価回路である。
本実施例のＣＭＯＳインバータは、図１に示すように、基板（図示せず）上に、シリコン（Ｓｉ）層である島状のｐ−Ｓｉ層１３と、ゲート絶縁膜（図示せず）と、環状のゲート電極１８ａ、１８ｂとがこの順に配置されたＮｃｈＴＦＴ４０及びＰｃｈＴＦＴ４１を備える。Ｎｃｈ及びＰｃｈＴＦＴ４０、４１のｐ−Ｓｉ層１３は、ゲート電極１８ａ、１８ｂと対向するチャネル領域（図示せず）と、チャネル領域の内側に配置された内側拡散領域（図示せず）と、チャネル領域の外側に配置された外側拡散領域２５とを有する。なお、ＮｃｈＴＦＴの内側拡散領域及び外側拡散領域は、ｐ−Ｓｉ層にＮ型の不純物がドーピングされたｎ＋領域２６からなる。一方、ＰｃｈＴＦＴの内側拡散領域及び外側拡散領域は、ｐ−Ｓｉ層にＰ型の不純物がドーピングされたｐ＋領域２７からなる。Ｎｃｈ及びＰｃｈＴＦＴ４０、４１の外側拡散領域２５は、ｐ−Ｓｉ層１３に一体的に形成されることによって結合され、更にコンタクトホール２３ｃを介して外側拡散領域２５が結合している領域とドレイン電極１９とが接続されている。これにより、Ｎｃｈ及びＰｃｈＴＦＴ４０、４１の外側拡散領域２５は、ドレインとして機能する。Ｎｃｈ及びＰｃｈＴＦＴ４０、４１の内側拡散領域は、コンタクトホール２３ｄ、２３ｅを介してソース電極２０ａ、２０ｂにそれぞれ接続されている。これにより、Ｎｃｈ及びＰｃｈＴＦＴ４０、４１の内側拡散領域は、ソースとして機能する。また、Ｎｃｈ及びＰｃｈＴＦＴ４０、４１のゲート電極１８ａ、１８ｂは、コンタクトホール２３ａ、２３ｂを介してゲート配線２１に共通して接続されている。なお、コンタクトホール２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅは、図中に点線で示す。本実施例のＣＭＯＳインバータでは、Ｓｉ層としてｐ−Ｓｉを用いて説明するが、特に限定されず、本発明においてＳｉ層はａ−Ｓｉであってもよい。
【００２５】
次に、図２を用いて、本実施例のＣＭＯＳインバータの動作機構について説明する。
本実施例のＣＭＯＳインバータの動作機構は、一般的なＣＭＯＳインバータと同様である。すなわち、ドレイン電極を出力端子Ｏｕｔとし、ゲート配線を入力端子Ｉｎとする。また、ＮｃｈＴＦＴのソース電極をアースＧｎｄに接続し、ＰｃｈＴＦＴのソース電極を電源電圧Ｖｄｄに接続する。そして、アースＧｎｄの電位に対してＮｃｈＴＦＴの閾値電圧を超える充分に大きな正の入力電圧Ｖｉｎを印加した入力＝１の場合には、ＮｃｈＴＦＴはＯＮ、ＰｃｈＴＦＴはＯＦＦとなるため、出力電圧ＶｏｕｔはアースＧｎｄの電位である０Ｖとなる（すなわち、出力＝０）。一方、電源電圧Ｖｄｄに対してＰｃｈＴＦＴの閾値電圧を超える充分に大きな負の入力電圧Ｖｉｎ（通常は０Ｖ）を印加した入力＝０の場合には、ＮｃｈＴＦＴはＯＦＦ、ＰｃｈＴＦＴはＯＮとなるため、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄの電圧となる（すなわち、出力＝１）。このようにして、本実施例のＣＭＯＳインバータがインバータとして機能する。
【００２６】
以下に、図３を用いて、本発明の半導体装置に係るＣＭＯＳインバータの製造方法を説明する。図３−１及び図３−２は、本実施例のＣＭＯＳインバータの製造工程を示す断面模式図であり、図１中のＡ−Ｂ線における断面模式図を示す。
まず、基板１０であるガラス基板に対して、前処理として、洗浄とプレアニールを行う。基板１０は、絶縁性の表面を有するものであれば特に限定されないが、コスト等の観点から、ガラス基板が好適である。次に、以下（１）〜（９）の工程を行う。
【００２７】
（１）下側電極（シリコン（Ｓｉ）層）の形成工程
プラズマ化学気相成長（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）法等により基板１０上に、アンダーコート層１１（上層：ＴＥＯＳ膜／下層：ＳｉＮＯ膜）とａ−Ｓｉ層（図示せず）とをこの順に形成する。アンダーコート層１１の膜厚は特に限定されないが、例えば、ＴＥＯＳ膜の膜厚５０〜１５０ｎｍ、ＳｉＮＯ膜の膜厚３０〜７０ｎｍとすればよい。また、ａ−Ｓｉ層の膜厚も特に限定されないが、例えば、膜厚３０〜７０ｎｍとすればよい。アンダーコート層１１は、その他、原料ガスとしてモノシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）の混合ガス等を用いた窒化シリコン（ＳｉＮｘ（ｘは、任意の数字））膜等を用いてもよい。ＳｉＮＯ膜形成のための原料ガスとしては、モノシラン（ＳｉＨ４）、亜酸化窒素ガス（Ｎ２Ｏ）及びアンモニア（ＮＨ３）の混合ガス等が挙げられる。なお、ＴＥＯＳ膜は、原料ガスとしてテトラエチルオルトシリケート（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ；ＴＥＯＳ）ガスを用いて形成される酸化シリコン（ＳｉＯ２）膜である。ａ−Ｓｉ層形成の原料ガスとしては、例えば、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等が挙げられる。
【００２８】
次に、ａ−Ｓｉ層を多結晶化するため、約６００℃の熱処理により固相結晶成長（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＳＰＣ）を行う。このとき、固相結晶成長前に、ニッケル（Ｎｉ）等の金属触媒を塗布して、連続粒界結晶シリコン（ＣＧシリコン）化するための前処理を行ってもよい。ところで、固相結晶成長を行っただけでは、結晶粒径が小さくなる、結晶粒径は大きくとも粒内に結晶欠陥が多数含まれる等の理由により、ポリシリコンの移動度が低くなる等の好ましくない特性が生じる。そこで、固相結晶成長後に、エキシマレーザ光を用いたレーザニール法によりポリシリコンの結晶粒の品質を向上させることが好ましい。レーザ光は、その他、固体レーザ光等を用いてもよい。最後に、フォトリソグラフィー法によりレジスト膜をパターン形成し、更にエッチングすることによって、Ｓｉ層を所望の形状に成形し、図３−１（ａ）に示すように、島状のｐ−Ｓｉ層１３を形成する。なお、Ｓｉ層としてａ−Ｓｉを用いる場合には、上記多結晶化工程を省略することができる。
【００２９】
（２）ゲート絶縁膜の形成工程
次に、図３−１（ｂ）に示すように、原料ガスとしてＴＥＯＳガスを用いて、ゲート絶縁膜（Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ；ＧＩ）１７を形成する。ゲート絶縁膜の膜厚は特に限定されないが、例えば、膜厚３０〜１００ｎｍとすればよい。ゲート絶縁膜１７の材質は特に限定されず、その他、ＳｉＮｘ膜、ＳｉＯＮ膜等を用いてもよい。また、ゲート絶縁膜１７は、上記複数の材料からなる積層体としてもよい。ＳｉＮｘ膜及びＳｉＯＮ膜形成のための原料ガスとしては、アンダーコート層形成で述べたものと同様のものが挙げられる。
【００３０】
（３）チャネルドーピング工程
次に、図３−１（ｃ）に示すように、ＰｃｈＴＦＴ４１の閾値を制御するため、ｐ−Ｓｉ層１３全面にイオンドーピング法等により不純物としてボロンをドーピングすることによって、Ｐｃｈドープ層２９を形成する。Ｐｃｈドープ層２９にドーピングされるボロンの濃度は、特に限定されないが、例えば、１Ｅ１２〜１Ｅ１４ｉｏｎ／ｃｍ２とすればよい。なお、ＰｃｈＴＦＴ４１の閾値制御のためのドーピングは行わなくともよい。次に、ＮｃｈＴＦＴ４０の閾値を制御するため、ＰｃｈＴＦＴ４１形成領域上にのみフォトリソグラフィー法によりレジスト膜をパターン形成し、ＮｃｈＴＦＴ４０形成領域にのみイオンドーピング法等により追加ボロンを所定量チャネルドーピングすることによってＮｃｈドープ層２８を形成する。Ｎｃｈドープ層２８にドーピングされるボロンの濃度は、特に限定されないが、例えば、１Ｅ１２〜１Ｅ１４ｉｏｎ／ｃｍ２とすればよい。なお、本明細書において、１Ｅｘ（ｘは、任意の数）は、１×１０ｘを意味する。このとき、ホットキャリア劣化対策のため、ゲートオーバーラップ構造（ＧＯＬＤ構造）が必要な場合には、フォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成し、リンを所定量ドーピングしてもよい。なお、チャネルドーピングは、ゲート絶縁膜１７の形成前に行うことも可能である。
【００３１】
（４）ゲート電極（Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ；ＧＥ）の形成工程
次に、図３−１（ｄ）に示すように、スパッタ等を用いて上層：タングステン（Ｗ）膜／下層：窒化タンタル（ＴａＮ）膜を形成する。Ｗ膜及びＴａＮ膜の膜厚は特に限定されないが、例えば、Ｗ膜の膜厚３００〜４００ｎｍ、ＴａＮ膜の膜厚４０〜６０ｎｍとすればよい。次に、フォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成した後、アルゴン（Ａｒ）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、塩素（Ｃｌ２）等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、平面形状が環状である２層構造のゲート電極１８ａ、１８ｂを形成する。ゲート電極１８ａ、１８ｂの平面形状は、環状であれば特に限定されないが、本実施例においては四角形とする。また、ゲート電極１８ａ、１８ｂの寸法は特に限定されず、用途によって適宜設定すればよい。ゲート電極１８ａ、１８ｂに用いられる金属としては、その他、タンタル（Ｔａ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、ゲート電極１８ａ、１８ｂは、上記複数の材料からなる積層体としてもよい。
【００３２】
（５）ソース・ドレインの形成工程
次に、図３−１（ｅ）に示すように、Ｎｃｈ及びＰｃｈＴＦＴ４０、４１の拡散領域を形成するため、フォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成した後、環状のゲート電極の内側及び外側の拡散領域となる領域に、ＮｃｈＴＦＴ４０ではリンを、ＰｃｈＴＦＴ４１ではボロンをイオンドーピング法等により高濃度にイオンドーピングする。ドーピングされるリン及びボロンの濃度は、特に限定されないが、例えば、１Ｅ１５〜１Ｅ１７ｉｏｎ／ｃｍ２とすればよい。このとき、必要に応じて、更にフォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にしてもよい。また、ｐ−Ｓｉ層１３にＣＧシリコンを用いる場合には、残留金属触媒の好ましくない影響を排除するために、リン等のゲッタリング材料のドーピングも同時に行ってもよい。次に、ｐ−Ｓｉ層１３中に存在している不純物イオンを活性化させるために、約７００℃、６時間の熱活性化処理を行う。これにより、拡散領域の電気伝導性を向上させることができる。なお、拡散領域の電気伝導性は特に限定されないが、抵抗率の値で、２５℃において１ｋΩ／□以下であることが好ましい。活性化の方法としては、その他、エキシマレーザ光を照射する方法等が挙げられる。この結果として、ＮｃｈＴＦＴ４０は、チャネル領域１４と、ｎ＋領域２６からなる内側拡散領域２４及び外側拡散領域２５とを有することとなる。一方、ＰｃｈＴＦＴ４１は、チャネル領域１４と、ｐ＋領域２７からなる内側拡散領域２４及び外側拡散領域２５を有することとなる。またこれにより、ＮｃｈＴＦＴ４０のｎ＋領域２６からなる外側拡散領域２５と、ＰｃｈＴＦＴ４１のｐ＋領域２７からなる外側拡散領域２５とが結合されることとなる。
【００３３】
（６）層間絶縁膜の形成工程
次に、図３−２（ｆ）に示すように、基板１０全面にＰＥＣＶＤ法により膜厚８００〜１２００ｎｍの層間絶縁膜２２を形成する。層間絶縁膜２２の材質としては、ＳｉＮｘ膜、ＳｉＯＮ膜、ＴＥＯＳ膜等が挙げられる。層間絶縁膜２２は、上記材料の積層膜であってもよい。
（７）コンタクト部の形成工程
次に、図３−２（ｇ）に示すように、フォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成した後、フッ酸系のエッチング溶液を用いて層間絶縁膜２２及びゲート絶縁膜１７のウエットエッチングを行い、コンタクトホール２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅを形成する。なお、図１中のＡ−Ｂ線における断面上に存在しないコンタクトホール２３ａ、２３ｂ、２３ｃについては点線で示す。
（８）アニーリング処理工程
次に、ｐ−Ｓｉ層１３の品質を更に改善するため、約４００℃で水素化アニーリング処理を行う。
【００３４】
（９）ソースメタルの形成工程
次に、スパッタ法等で膜厚１００〜２００ｎｍのチタン（Ｔｉ）膜、膜厚５００〜１０００ｎｍのアルミニウム−ケイ素（Ａｌ−Ｓｉ）系合金膜、膜厚１００〜２００ｎｍのＴｉ膜の順で金属薄膜を形成する。次に、図３−２（ｈ）に示すように、フォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成した後、ドライエッチングにより金属薄膜のパターニングを行い、ソース電極２０ａ、２０ｂ、ドレイン電極１９及びゲート配線２１を形成する。このとき、ゲート電極１８ａ、１８ｂとゲート配線２１との間がコンタクトホール２３ａ、２３ｂを介して導通される。また、ソース電極２０ａ、２０ｂと内側拡散領域２４との間がコンタクトホール２３ｄ、２３ｅを介して導通される。更に、ドレイン電極１９と外側拡散領域２５との間がコンタクトホール２３ｃを介して導通される。これにより、Ｎｃｈ及びＴＦＴ４０、４１の内側拡散領域２４はソースとして機能し、外側拡散領域２５はドレインとして機能することとなる。なお、図１中のＡ−Ｂ線における断面上に存在しないドレイン電極１９及びゲート配線２１については点線で示す。
【００３５】
次に、更に上層に保護膜を形成するため、ＰＥＣＶＤ法等により膜厚２００〜５００ｎｍの層間絶縁膜（図示せず）を形成する。層間絶縁膜としては、ＳｉＮｘ膜、ＳｉＯＮ膜、ＴＥＯＳ膜、有機膜等を用いることができる。層間絶縁膜は、上記材料の積層膜であってもよい。次に、層間絶縁膜上にフォトリソグラフィー法によりレジスト膜を所望の形状にパターン形成した後、エッチングによりコンタクトホール（図示せず）の形成を行う。最後に、コンタクトホール内及び層間絶縁膜上にメタル配線（図示せず）を形成することによって本実施例のＣＭＯＳインバータを作製することができる。
このように、本実施例のＣＭＯＳインバータによれば、製造プロセスを特に煩雑化させることなく、トランジスタ特性のばらつき、絶縁破壊等の不良の低減及び装置の小型化が可能である。
【図面の簡単な説明】
【００３６】
【図１】実施例１のＣＭＯＳインバータの上面模式図である。
【図２】実施例１のＣＭＯＳインバータの等価回路である。
【図３−１】実施例１のＣＭＯＳインバータの第１の製造工程を示す断面模式図である。
【図３−２】実施例１のＣＭＯＳインバータの第２の製造工程を示す断面模式図である。
【図４】（ａ）は、トップゲート構造を有するＴＦＴの構成を示す上面模式図であり、（ｂ）は、（ａ）中のＡ−Ｂ線における断面模式図であり、（ｃ）は、（ａ）中のＣ−Ｄ線における断面模式図である。
【符号の説明】
【００３７】
１０：基板
１１：アンダーコート層
１２：半導体層
１３：ｐ−Ｓｉ層
１４：チャネル領域
１５：ソース
１６：ドレイン
１７：ゲート絶縁膜
１８、１８ａ、１８ｂ：ゲート電極
１９：ドレイン電極
２０、２０ａ、２０ｂ：ソース電極
２１：ゲート配線
２２：層間絶縁膜
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ：コンタクトホール
２４：内側拡散領域
２５：外側拡散領域
２６：ｎ＋領域
２７：ｐ＋領域
２８：Ｎｃｈドープ層
２９：Ｐｃｈドープ層
４０：ＮｃｈＴＦＴ
４１：ＰｃｈＴＦＴ
Ｏｕｔ：出力端子
Ｉｎ：入力端子
Ｇｎｄ：アース
Ｖｄｄ：電源電圧
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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