(57)【要約】      （修正有）【課題】ゲート電極の中心に対して対称なＭＯＳ電界効果トランジスタの耐圧を劣化させず微細化を可能にするトランジスタ及びその製造方法を提供する。【解決手段】ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。【選択図】図４
2007088488.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、
前記パンチスルーストッパー層の表面に、このパンチスルーストッパー層と反対導電型の層が設けられていることを特徴とする電界効果トランジスタ。
【請求項２】
ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、
前記電界緩和層の表面に、この電界緩和層と反対導電型の層が設けられていることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧のＭＯＳ電界効果トランジスタに係り、特にメモリセルの書込回路と消去回路に好適なＭＯＳ電界効果トランジスタに関する。
【背景技術】
【０００２】
半導体メモリの一種にフラッシュメモリがあるが、この場合、メモリセルの書込み消去には１０Ｖ程度より高い電圧を印加する必要があり、このため、１０Ｖ程度以上の耐圧のＭＯＳ電界効果トランジスタ(ＭＯＳＦＥＴ)が必要である。
【０００３】
ここで、耐圧が１０〜３０Ｖ程度のＭＯＳ電界効果トランジスタとしては、ＬＤＤ(Lightly Doped Drain)構造を用いたものが知られており、この場合、ドレイン電極に接する高濃度層の端を、耐圧の程度に応じて、ゲート絶縁膜から離して配置することにより、耐圧を高めている。
【０００４】
ところで、通常、Ｎ型チャネルＭＯＳ電界効果トランジスタは、ソース電極を接地電位にした上でドレイン電極には正の電圧を印加して使用し、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合は、ドレイン電極を接地電位にし、ソース電極に正の電圧を印加して使用している。
【０００５】
しかし、このときＮ型チャネルＭＯＳ電界効果トランジスタについては、ドレイン電極が接地電位でソース電極に正の電圧が印加でき、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合は、ソース電極が接地電位でドレイン電極には正の電圧が印加できるデバイス構造にすれば、用途が更に大きく広がる。つまり、ＭＯＳ電界効果トランジスタの場合、用途によっては、ゲート電極に対して対称になったデバイス構造が求められる。
【０００６】
そこで、ソース領域とドレイン領域の双方の高濃度層端を等しくゲート電極から離すことにより、デバイス構造に対称性を確保しながら高耐圧を得るようにしたＬＤＤ構造のＭＯＳ電界効果トランジスタが従来から知られていた。
【０００７】
一方、このような高耐圧を得るためは、いわゆるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタも、従来から提案されている。
そこで、このパンチスルーストッパー層を有する従来のＭＯＳ電界効果トランジスタの一例について、図６により説明する。
【０００８】
この図６の従来例は、図示のように、Ｐ型ウエル領域１０１Ｐの一方の面(図では上面)にソース領域とドレイン領域になる高濃度Ｎ型層(Ｎ+層)１５０Ａ、１５０Ｂと、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＭＯＳ電界効果トランジスタが形成されるようにしたものである。
【０００９】
このとき、Ｐ型ウエル領域１０１Ｐは、所定の濃度のＰ型Ｓｉ基板、又は任意の導電型のＳｉ基板にボロンなどのＰ型不純物イオンをイオン注入したもので、高濃度Ｎ型層１５０Ａ、１５０Ｂは、このＰ型ウエル領域１０１Ｐにヒ素を高濃度にドーピングして形成され、Ｎ型の電界緩和層１０７Ａ、１０７Ｂは、ヒ素を所定の濃度でドーピングして形成されている。
【００１０】
ゲート電極１０３は、リンをドーピングしたＮ型ポリシリコン膜及びタングステンシリサイド膜を順次積み重ねて形成したもので、シリコン酸化膜のゲート絶縁膜１０２を介してＰ型ウエル領域１０１Ｐの一方の面に設けてある。ここで、ゲート電極１０３の幅(ゲート長)をＬで示してある。
【００１１】
電極１１Ａ、１１Ｂは、何れもアルミニウムなどの金属膜で形成され、Ｐ型ウエル領域１０１Ｐの上で、夫々ゲート電極１０３の側端部から対称的に離れた状態で、ゲート電極１０３の両側にある高濃度Ｎ型層１５０Ａ、１５０Ｂの上に設けてあり、これらにより、夫々ソース電極とドレイン電極が形成されるようになっている。
【００１２】
ここで、１０４はシリコン酸化膜の側壁で、この側壁１０４は、図示のように電極１１Ａ、１１Ｂから離れた状態で、ゲート電極１０３の両側端面に、ゲート絶縁膜１０２の両側端面も含めて形成されている。
【００１３】
このとき、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂは、Ｐ型ウエル領域１０１Ｐの表面で、電極１１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲート酸化膜１０２の下には届かないようにして形成し、電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１０２の下面に接するようにして形成してある。
【００１４】
そして、１０８がパンチスルーストッパー層で、このパンチスルーストッパー層１０８は、Ｐ型ウエル領域１０１Ｐにボロンなどを高濃度でドーピングすることにより高濃度Ｐ型層(Ｐ+層)として形成され、このとき、図示のように、ゲート絶縁膜１０２の下面にだけ接し、電界緩和層１０７Ａ、１０７Ｂには接しないようにして形成されている。
【００１５】
この図６に示したＭＯＳ電界効果トランジスタの従来例の場合、パンチスルーストッパー層１０８により、電圧を加えたときの空乏層の広がりが抑制されるので、耐圧が向上される。また、この結果、ゲート長Ｌも短縮でき、微細化にも対応できる。
【００１６】
次に、図７は別の従来例で、電界緩和層１０７Ａ、１０７Ｂを深くし、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂの下側にまで延びているようにしたもので、その他の構成は、パンチスルーストッパー層１０８を備えている点も含めて、図６の従来例と同じである。
【００１７】
従って、この図７の従来例でも、パンチスルーストッパー層１０８により、電圧を加えたときの空乏層の広がりが抑制されるので、耐圧が向上され、ゲート長Ｌも短縮でき、微細化に対応できる。
【００１８】
なお、この種の技術に関連する公知例としては、例えば特許文献１、特許文献２、特許文献３などを挙げることができる。
【特許文献１】特開平６−２０４４６９号公報
【特許文献２】特開平３−６８６９号公報
【特許文献３】特開平３−１９５０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記従来技術は、多様化するＭＯＳ電界効果トランジスタの微細化要求に配慮がされているとはいえず、メモリチップに適用した場合の高集積化に不満が残るという問題があった。
【００２０】
すなわち、従来技術では、ＭＯＳ電界効果トランジスタの微細化要求に一応応えてはいるが、メモリセルの微細化は更に進むので、フラッシュメモリ全体のチップサイズに占める高耐圧ＭＯＳ電界効果トランジスタの割合も多くなってしまうので、高集積化に不満が残ってしまうのである。
【００２１】
本発明は、微細化と高耐圧化の両立が更に図れるようにしたゲート電極に対称的なＭＯＳ電界効果トランジスタの提供と製造方法の提供を目的とするものである。
【課題を解決するための手段】
【００２２】
上記目的は、ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、前記パンチスルーストッパー層の表面に、このパンチスルーストッパー層と反対導電型の層が設けられているようにしても達成される。
【００２３】
また、上記目的は、ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、前記電界緩和層の表面に、この電界緩和層と反対導電型の層が設けられているようにしても達成される。
【００２４】
例えば、ドレイン電極に電圧を加えると、ドレイン領域側の電界緩和層−基板(又はウエル領域)間に形成された空乏層が広がっていくとともに、空乏層内での電界が上昇してアバランシェ降伏する。ソース−ドレイン間距離が十分長い場合においては、上述の空乏層内での電界上昇によるアバランシェ降伏が起こるが、ソース−ドレイン間距離が短いと、空乏層内での電界上昇が臨界値を迎える前に広がった空乏層がソース領域の電界緩和層に達してしまうパンチスルーにより急激に電流が流れ始める。
【００２５】
ところが、本発明のようにゲート電極に接し、かつゲート電極の中心に対して対称に配置した第二導電型の電界緩和層には接しないように、前記第一導電型の基板領域またはウエル領域よりも高濃度の第一導電型のパンチスルーストッパー層を形成しておくと、ドレイン領域の電界緩和層−基板間に形成された空乏層が広がる際、パンチスルーストッパー層によりその広がりを抑制できるため、パンチスルーストッパー層を設けなかった場合と比較して、ソース−ドレイン間距離、すなわちゲート長を短くすることができる。
【００２６】
従来技術では、チャネル領域のシリコン基板に基板と導電型の不純物を深くイオン注入することで、ドレイン耐圧を向し、ショートチャンネル効果を防止する技術が知られているが、本発明で想定しているような１０Ｖ程度以上の電圧が加わる用途では、電界緩和層とパンチスルーストッパー層が接するように構成すると、その接合の空乏層が広がりづらくなるため、耐圧向上は見込めない。すなわち、電界緩和層に接しないように、パンチスルーストッパー層を形成する必要がある。
【００２７】
また、本発明の特徴としてソース領域とドレイン領域は、ゲート電極の中心に対して対称に配置するため、回路構成上の自由度が広がる。
【００２８】
一方、パンチスルーストッパー層に関しては、ソース領域とドレイン領域がゲート電極の中心に対して対称に配置していることから、ゲート中心に対して対称になるように形成することが本発明で想定しているようなＮ型チャネルＭＯＳ電界効果トランジスタにおいてソース電極に電源電圧を加える、またはＰ型チャネルＭＯＳ電界効果トランジスタに置いてソース電極を接地電位にするなどの用途においては理想であるが、空乏層の広がりを抑制するのが主用途であるため、ゲート中心に対して対称に形成するのに限定される必要はない。
【００２９】
以上、パンチスルーストッパー層をゲート酸化膜に接し、電界緩和層には接しないようにすることにより、ＭＯＳ電界効果トランジスタがゲート中心に対して対称構造でかつゲート長を微細化でき、このとき、更に電界緩和層をゲート絶縁膜端面から０.１５μｍ以上入り込ませることで、電界緩和層−高濃度層間距離を広げた効果にゲート絶縁膜による電界緩和の効果が加わり、耐圧の向上と、ゲート長の微細化が可能になった。
【発明の効果】
【００３０】
本発明によれば、対照的な電界効果トランジスタの微細化と高耐圧化の双方の向上を得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明について、図示の実施の形態により詳細に説明する。
まず、図１は、本発明の第１の実施形態で、本発明をＮ型チャネルＭＯＳ電界効果トランジスタとして具現した場合の一実施形態である。
【００３２】
そして、この図１の実施形態は、Ｐ型ウエル領域１０１Ｐの一方の面(図では上面)に、一方がソース領域として使用されたときは他方がドレイン領域になる高濃度Ｎ型層(Ｎ+層)１５０Ａ、１５０Ｂと、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＭＯＳ電界効果トランジスタが形成されるようにしたもので、ここで、図６で説明した従来例と同じ符号を付した部分は、この図１でも同じ部分に対応する。
【００３３】
そして、この図１において、ＬＬで示されている長さ(寸法)は、電界緩和層１０７Ａ、１０７Ｂが、ゲート絶縁膜１０２の端部、つまりゲート電極１０３の端部から、その中心に向かって入り込んでいる部分の長さのことである。
【００３４】
ここで、このように電界緩和層１０７Ａ、１０７Ｂがゲート絶縁膜１０２の端部から中心に向かって入り込んでいる構造は、ゲートオーバーラップ構造と呼ばれているが、本発明の実施形態では、このゲートオーバーラップ構造における長さＬＬについて、少なくとも０.１５μｍにしてある。
【００３５】
従って、この実施形態が、図６で説明した従来例と異なる点は、図示のようにパンチスルーストッパー層が設けられていない点と、ゲートオーバーラップ構造における長さＬＬについて、それが０.１５μｍ以上に設定されている点が特徴なので、以下、この点について説明する。
【００３６】
この実施形態は、耐圧クラスが１５〜３０Ｖ程度のＭＯＳ電界効果トランジスタを対象とし、このため、ソース領域とドレイン領域を形成する電界緩和層１０７Ａ、１０７Ｂをゲート電極１０３の端部から、夫々ゲートの中心方向に向かって０.１５μｍ以上延在させ、ＬＬ≧０.１５μｍとしたものである。
【００３７】
このとき、各高濃度Ｎ型層１５０Ａ、１５０Ｂの端部が、ゲート絶縁膜１０２の端部、つまりゲート電極１０３の端部に一致させてあり、従って、図示の寸法ＬＬは、各高濃度Ｎ型層１５０Ａ、１５０Ｂの端部から、対応する各電界緩和層１０７Ａ、１０７Ｂの端部までの長さ、つまり各電界緩和層１０７Ａ、１０７Ｂ自体の長さと同じになる。
【００３８】
そして、このように、０.１５μｍ以上延在させた結果、電界緩和層と高濃度層間の距離が広がるだけでなく、ゲート絶縁層により電界緩和され、耐圧が向上するので、ゲート長の微細化ができるのであるが、その理由について以下に説明する。
【００３９】
ここで、図２は、電界緩和層を有するＭＯＳ電界効果トランジスタについて、その電界緩和層端から高濃度層端まで間の距離による耐圧の変化を表わした特性図で、電界緩和層と高濃度層とが重なっている状態のときを横軸の０にし、このときの耐圧を基準にした耐圧の変化をΔＢＶで示したものである。
【００４０】
そして、実線１は、高濃度層端の位置をゲート絶縁膜端面に一致させ、ここに固定した状態で、ここから電界緩和層をゲート絶縁膜端面下に入り込ませた場合の特性を示し、破線２は、電界緩和層位置をゲート絶縁膜端面に一致させ、固定した状態で、高濃度層の先端をゲート絶縁膜から離した場合の特性を示したものであり、従って、図１における長さＬＬは、実線１の特性における横軸の寸法になる。
【００４１】
この図２に表わされているように、電界緩和層と高濃度層の距離が０.１μｍの場合は、実線１の特性と破線２の特性の差は小さいが、０.１μｍを越えると差が生じ、実線１の特性の方が断然大きな耐圧になってゆくことが判る。
【００４２】
この理由は、次の通りで、ｎＭＯＳトランジスタを例に説明すると、まず、ドレイン電圧が印加されると、電界緩和層と基板間に空乏層が形成され広がってゆく。一方、ここで形成された空乏層の上には、ゲート絶縁膜を介してゲート電極があり、接地電位にあるり、ドレイン電極からみると、ゲート電位は低い。
【００４３】
そのため、空乏層内に残存する電子は、この電位が低いゲート電極の影響で反発されるため、空乏層内での電子の総量が少なくなると共に、空乏層内に広がってしまうという、いわゆるフィールドプレート効果により、空乏層内の電界が緩和され、この結果、耐圧の向上が得られることになるのである。
【００４４】
このとき、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造によれば、上述した効果が顕著に見えはじめ、大きな電界緩和効果が発揮され、耐圧の大幅な向上が得られるのである。
【００４５】
従って、この実施形態によれば、微細化と高耐圧化の両立が更に図れ、この結果、同じ耐圧のデバイスでもゲート長を短くすることができ、ＭＯＳ電界効果トランジスタの微細化を充分に得ることができる。
【００４６】
ところで、上記実施形態では、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。
【００４７】
次に、図３は、本発明をパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタに適用した場合の一実施形態で、この図３でも、図１と同じ符号は同じ部分に対応する。
【００４８】
ここで、この図３の実施形態は、図６で説明した従来例に本発明を適用したものに相当し、リンやヒ素などでドーピングされたＮ型のソース領域とドレイン領域として形成された電界緩和層１０７が共にゲート絶縁膜１０２の端部からゲート中心に向かって０.１５μｍ以上入り込んだ形、すなわち、図中の長さＬＬが０.１５μｍ以上あり、且つ、ボロンなどでドーピングされたＰ型のパンチスルーストッパー層１０８が電界緩和層１０７に接触しないように形成されていることを特徴としている。
【００４９】
従って、この図３の実施形態によれば、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造による耐圧向上と相俟って、パンチスルーストッパー層による耐圧向上も得られるので、これらの電界緩和効果が重畳された結果、更なるゲート長の微細化を得ることができる。
【００５０】
なお、この実施形態の場合も、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。
【００５１】
ところで、この図３のパンチスルーストッパー層を有する実施形態の場合、後述するように、例えばリンなどのＮ型層で形成されたパンチスルーストッパー層の表面に、例えばボロンなどによるＰ型層を形成することにより、しきい値電圧を所望の値に調整するようにしても良い。
【００５２】
同じく、Ｎ型チャネルＭＯＳ電界効果トランジスタにおいても、ゲート電極としてＰ型の多結晶シリコン膜を使用する場合などにおいても、例えばボロンなどのＰ型層で形成されたパンチスルーストッパー層の表面にリンで形成するＮ型層を形成し、しきい値電圧を所望の値にすることもできる。
【００５３】
そこで、このようにした本発明の他の実施形態について、図４により説明すると、この実施形態は、本発明をＰ型チャネルＭＯＳ電界効果トランジスタとして実施したもので、Ｎ型ウエル領域１０１Ｎの一方の面(図では上面)にソース領域とドレイン領域になる高濃度Ｎ型層(Ｐ+層)１５０Ａ、１５０Ｂと、Ｐ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＰ型チャネルＭＯＳ電界効果トランジスタが形成されるようにしたものである。
【００５４】
Ｎ型ウエル領域１０１Ｎは、所定の濃度のＮ型Ｓｉ基板、又は任意の導電型のＳｉ基板にリンなどのＮ型不純物イオンをイオン注入したもので、高濃度Ｐ型層１５０Ａ、１５０Ｂは、このＮ型ウエル領域１０１Ｎにボロンを高濃度にドーピングして形成され、Ｐ型の電界緩和層１０７Ａ、１０７Ｂは、ボロンを所定の濃度でドーピングして形成されている。
【００５５】
ゲート電極１０３は、リンをドーピングしたＮ型ポリシリコン膜及びタングステンシリサイド膜を順次積み重ねて形成したもので、シリコン酸化膜のゲート絶縁膜１０２を介してＮ型ウエル領域１０１Ｎの一方の面に設けてある。
【００５６】
電極１１Ａ、１１Ｂは、何れもアルミニウムなどの金属膜で形成され、Ｎ型ウエル領域１０１Ｎの上で、夫々ゲート電極１０３の側端部から対称的に離れた状態で、ゲート電極１０３の両側にある高濃度Ｐ型層１５０Ａ、１５０Ｂの上に設けてあり、これらにより、夫々ソース電極とドレイン電極が形成されるようになっている。
【００５７】
ここで、１０４はシリコン酸化膜の側壁で、この側壁１０４は、図示のように電極１１Ａ、１１Ｂから離れた状態で、ゲート電極１０３の両側端面に、ゲート絶縁膜１０２の両側端面も含めて形成されている。
【００５８】
このとき、各々の高濃度Ｐ型層１５０Ａ、１５０Ｂは、Ｎ型ウエル領域１０１Ｎの表面で、電極１１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲート酸化膜１０２の下には届かないようにして形成し、電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１０２の下面に接するようにして形成してある。
【００５９】
また、パンチスルーストッパー層１０８は、Ｎ型ウエル領域１０１Ｎにリンなどを高濃度でドーピングした高濃度Ｎ型層(Ｎ+層)として形成され、このとき、図示のように、ゲート絶縁膜１０２の下面にだけ接し、電界緩和層１０７Ａ、１０７Ｂには接しないようにして形成されている。
【００６０】
そして、この実施形態では、パンチスルーストッパー層１０８の表面に、更にボロンなどをドーピングして形成させたＰ型層１１０が設けてあり、これが、この実施形態の特徴であり、その他、電界緩和層１０７Ａ、１０７Ｂが、ゲート絶縁膜１０２の端部から入り込んでいるゲートオーバーラップ構造になっていて、長さＬＬについて、少なくとも０.１５μｍにしてある点は、図３の実施形態と同じである。
【００６１】
次に、この図４の実施形態の作用について説明すると、ここで、まず、このようなＭＯＳ電界効果トランジスタにおけるパンチスルーストッパー層は、ゲート絶縁膜の下面に位置するようにしてある。
【００６２】
従って、Ｐ型チャネルＭＯＳ電界効果トランジスタにおけるパンチスルーストッパー層として、この実施形態のように、リンをドーピングした高濃度Ｎ型層によるパンチスルーストッパー層１０８を用いた場合、デバイス形成過程の熱処理工程において、ゲート絶縁膜とＳｉ基板の表面にリンが偏斥してしまい、この結果、表面のリン濃度が著しく高まって、しきい値電圧が高くなってしまうため、実用上、ほとんど使用に耐えなくなる。
【００６３】
しかるに、この実施形態によれば、パンチスルーストッパー層１０８の表面にＰ型層１１０が形成されていて、チャネル領域の見かけ上のリン濃度が低くされているので、しきい値電圧が上昇してしまう虞れを無くすことができ、Ｐ型チャネルＭＯＳ電界効果トランジスタを容易に得ることができる。
【００６４】
ところで、現在、ＭＯＳ電界効果トランジスタのゲート電極材料としては、主にリンを多量に添加した多結晶シリコン膜や、その上にタングステンシリサイド膜を積んだ積層構造膜が用いられているが、このとき、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合、そのチャネル領域の表面にＰ型層を形成させると、その仕事関数差により電流が流れるようになるチャネルが、Ｓｉ表面から少し内部に入ったところに形成されるという、いわゆる埋め込みチャネル型のＭＯＳ電界効果トランジスタを形成することができる。
【００６５】
この実施形態は、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、ここでも、半導体の導電型をＰ型とＮ型で入替えれば、Ｎ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。
【００６６】
次に、図５により、更に本発明の別の実施形態について説明すると、この図５は、本発明をＮ型チャネルＭＯＳ電界効果トランジスタとして具現した場合の一実施形態で、ここでも同じ符号は図３の同じ部分に対応する。
【００６７】
従って、この図５の実施形態も、図３の実施形態と同じく、リンやヒ素などでドーピングされたＮ型の電界緩和層１０７Ａ、１０７Ｂが、共にゲート絶縁膜１０２の端部からゲート中心に向かって０.１５μｍ以上入り込んだ形、すなわち、図中の長さＬＬが０.１５μｍ以上あり、且つ、ボロンなどでドーピングされたＰ型のパンチスルーストッパー層１０８が電界緩和層１０７に接触しないように形成されている点は同じである。
【００６８】
しかして、この図５の実施形態では、更に高濃度Ｎ型層１５０Ａ、１５０Ｂの表面と、電界緩和層１０７Ａ、１０７Ｂの表面の一部にボロンなどをドーピングし、これにより、ゲート絶縁膜１０２に一部が接触するようにして、Ｐ型層１０９Ａ、１０９Ｂを形成させてある点が特徴である。
【００６９】
本発明で想定しているような５Ｖ以上の電圧をドレイン電極又はソース電極に印加した場合、絶縁膜からなる側壁１０４を設け、これにより高濃度Ｎ型層１５０Ａ、１５０Ｂをゲート絶縁膜１０２から離して形成しているが、これでも、かなりの電圧がゲート絶縁膜１０２に直接かかってしまう。
【００７０】
このとき、この実施形態では、ゲート絶縁膜１０２に接触するようにして、各電界緩和層１０７Ａ、１０７Ｂの表面に、これら電界緩和層とは逆の導電型であるＰ型層１０９Ａ、１０９Ｂが形成してあるので、ここに空乏層が形成されるため電界が緩和され、これによりゲート絶縁膜１０２に直接かかる電圧を減じることができる。
【００７１】
従って、この図５の実施形態によれば、更に、ゲート耐圧も高くすることができ、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造による耐圧向上と相俟って、パンチスルーストッパー層による耐圧向上も得られるので、これらの電界緩和効果が重畳された結果、更なるゲート長の微細化を得ることができる。
【００７２】
なお、この実施形態は、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、ここでも、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも適用できることは言うまでもない。
【００７３】
次に、本発明に係るＭＯＳ電界効果トランジスタの製造方法について、以下に説明すると、まず図８は、図３で説明したＮ型チャネルＭＯＳ電界効果トランジスタの製造方法の一実施形態で、ここでも図１と同じ符号は、同じ部分に対応する。
【００７４】
まず、図８(a)に示したように、Ｐ型のＳｉ基板、又は任意の導電型のＳｉ基板を用意し、これにボロンイオンなどのＰ型不純物イオンをイオン注入し、所定の熱処理を施こすことにより、Ｐ型のウエル領域１０１Ｐを形成する。
【００７５】
次いでフォトレジスト２０１を所望の領域に塗布し、所定の露光処理と現像処理を行った後、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、リンやヒ素などのＮ型不純物イオン２００を基板中に注入し、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量の高濃度Ｎ型領域１０７Ａ、１０７Ｂを形成する。そして、イオン注入後、フォトレジスト２０１を除去する。
【００７６】
このとき、図３で説明したように、ソース領域とドレイン領域を形成する電界緩和層１０７Ａ、１０７Ｂを、ゲート電極１０３の端部から夫々ゲートの中心方向に向かって０.１５μｍ以上延在させ、ＬＬ≧０.１５μｍとする条件が達成されるように、フォトレジスト２０１の幅Ｗを所定寸法に定めておく。
【００７７】
次に、図８(b)に示したように、再度フォトレジスト２０３を塗布後、所望の領域に開口が得られるように露光、現像処理を施し、次いでボロンやＢＦ2 などのＰ型不純物イオン２０２を３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量でイオン注入し、Ｐ型層からなるパンチスルーストッパー層１０８を形成する。そして、このイオン注入後、フォトレジスト２０３を除去する。
【００７８】
次いで、図８(c)に示すように、シリコン酸化膜を熱酸化法により数ｎｍ〜数１０ｎｍの厚さに形成した後、リンを高濃度に添加したポリシリコン膜とタングステンシリサイド膜を１００ｎｍ〜１０００ｎｍの厚さに堆積した後、所望のゲート長が得られるように、ポリシリコン膜とタングステンシリサイド膜の積層構造膜及びシリコン酸化膜の一部をドライエッチング法により加工し、ゲート絶縁膜１０２とゲート電極１０３を得る。
【００７９】
次に、図８(d)に示すように、シリコン酸化膜をＣＶＤ法により数１００ｎｍの厚さに堆積後、このシリコン酸化膜を、ドライエッチング法によりエッチングすることにより、ゲート電極１０２の端面にシリコン酸化膜による側壁１０４を形成する。
【００８０】
そして、この後、図８(e)に示すように、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 程度のドーズ量になるように、１０ｋｅＶ〜８０ｋｅＶ程度のエネルギーでヒ素イオン２０４をイオン注入し、同図(f)に示すように、高濃度Ｎ型層１５０を形成する。この後、適当な熱処理を施してから、層間絶縁膜１０と、ソース電極又はドレイン電極となる電極１１Ａ、１１Ｂを、公知の技術により順次形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタを得るのである。
【００８１】
なお、この図８の実施形態は、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について示したが、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できる。
【００８２】
次に、同じく図３で説明したＮ型チャネルＭＯＳ電界効果トランジスタの製造方法の他の一実施形態について、図９により説明する。なお、ここでも図１と同じ符号は、同じ部分に対応する。
【００８３】
まず、図９(a)に示すように、Ｐ型半導体基板、又は任意の導電型の半導体基板中にボロンイオンなどのＰ型不純物イオンを注入し、その後、適当な熱処理を施して形成したＰ型ウエル領域１０１Ｐ上に、数ｎｍ〜数１０ｎｍの厚さのシリコン酸化膜によるゲート絶縁膜１０２と、リンを多量に添加したポリシリコン膜とタングステンシリサイド膜による１０数ｎｍ〜数１００ｎｍの厚さの積層構造膜によるゲート電極１０３を形成する。
【００８４】
次に、図９(b)に示すように、フォトレジスト２０３を塗布後、所望の領域に開口が得られるように露光、現像処理を施した後、ボロンやＢＦ2 などのＰ型不純物イオン２０２を５０ｋｅＶ〜５００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量のイオンを注入し、Ｐ型領域からなるパンチスルーストッパー層１０８を形成する。
【００８５】
次いで、図９(c)に示すように、シリコン基板に対して０°〜４５°程度の角度傾いた方向から、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量になるように、リンやヒ素などのＮ型不純物イオン２００のイオン注入を行い、これにより、ゲート絶縁膜１０２の端部から更に中に入り込むようにして、Ｎ型層からなる電界緩和層１０７Ａ、１０７Ｂを形成する。
【００８６】
このときも、図３で説明したように、ゲート電極１０３の端部から夫々ゲートの中心方向に向かって入り込む電界緩和層１０７Ａ、１０７Ｂの長さが０.１５μｍ以上になるように、Ｎ型不純物イオン２００の注入を行い、ＬＬ≧０.１５μｍとする条件が達成されるようにする。
【００８７】
次に、図９(d)に示すように、ＣＶＤ法により数１００ｎｍの厚さにシリコン酸化膜を堆積後、この酸化膜をドライエッチング法によりエッチングし、絶縁膜による側壁１０４を形成する。
【００８８】
この後、図９(e)に示すように、ヒ素などのＮ型不純物のイオン２０４を、１０ｋｅＶ〜８０ｋｅＶ程度のエネルギーで１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 程度のドーズ量になるようにイオン注入し、同図(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成する。そして、これに所定の熱処理を施した後、層間絶縁膜１０と、ソース電極又はドレイン電極となる電極１１Ａ、１１Ｂを、公知の技術により順次形成して、Ｎ型チャネルＭＯＳ電界効果トランジスタを得るのである。
【００８９】
なお、この図９の実施形態も、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について示したが、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できる。
【００９０】
ところで、本発明に係る電界効果トランジスタは、Ｎ型チャネルＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界効果トランジスタとが混在する半導体装置として実施される場合も多い。
そこで、以下、このようなＮ型とＰ型が混在する半導体装置に本発明を適用した場合の実施形態について、図１０と図１１により説明する。
【００９１】
まず、この実施形態では、図１０(a)に示すように、Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域を「Ｎ１」で表わし、Ｐ型チャネルＭＯＳ電解効果トランジスタ形成領域は「Ｐ１」で表わしている。
【００９２】
そして、まず、図１０(a)に示すように、任意の導電型のＳｉ基板１００において、領域Ｎ１には、ボロンなどのＰ型不純物イオンをイオン注入してＰ型のウエル領域１０１Ｐを形成させ、領域Ｐ１にはリンイオンなどのＮ型不純物イオンをイオン注入してＮ型のウエル領域１０１Ｎを形成する。この後、Ｓｉ基板１００中に溝を掘り、ここに絶縁膜を埋め込み、ＣＭＰ法などにより研磨し、ＳＴＩ(Shallow Trench Isolation)１２２を作る。
【００９３】
次に、図１０(b)に示すように、フォトレジスト２０３を塗布後、領域Ｎ１のＰ型のウエル領域１０１Ｐにおいて、露光、現像などの処理により、所望の領域に穴をあけ、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量になるように、ボロンイオンやＢＦ２イオンなどのＰ型不純物イオン２０２をイオン注入し、Ｐ型のパンチスルーストッパー層１０８を形成させ、同様に、領域Ｐ１のＮ型ウエル領域１０１Ｎにおいては、リンなどのＮ型不純物イオンをイオン注入することで、Ｎ型パンチスルーストッパー層１１３を形成する。
【００９４】
次に、図１０(c)に示すように、フォトレジスト２０１を塗布後、領域Ｎ１のウエル領域１０１Ｐにおける所望の領域に、露光、現像などの処理により穴をあけ、リンイオンやヒ素イオンなどのＮ型不純物イオン２００をイオン注入して、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成する。また、領域Ｐ１のＮ型ウエル領域１０１Ｎでは、同様に、ボロンイオンなどのＰ型不純物イオンをイオン注入し、Ｐ型電界緩和層１１２Ａ、１１２Ｂを形成する。
【００９５】
次に、図１１(d)に示すように、領域Ｎ１と領域Ｐ１の双方において、数ｎｍから数１０ｎｍの厚さのシリコン酸化膜によるゲート酸化膜１０２と、リンを多量に添加したポリシリコン膜とタングステンシリサイド膜による数１００ｎｍ厚の積層構造膜によるゲート電極１０３を形成する。
【００９６】
次いで、図１１(e)に示すように、ＣＶＤ法により、数１００ｎｍの厚さにシリコン酸化膜を堆積し、ドライエッチング法によりエッチングして、ゲート電極横のシリコン酸化膜による側壁１０４を形成し、この後、領域Ｐ１のＮ型ウエル領域１０１Ｎをフォトレジスト２０５で覆い、領域Ｎ１のＰ型ウエル領域１０１Ｐに、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量に、ヒ素などのＮ型不純物イオン２０４をイオン注入し、図１１(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成する。
【００９７】
また、領域Ｐ１のＮ型ウエル領域１０１Ｎには、同様にして、ボロンやＢＦ２などのＰ型不純物のイオンを、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量にイオン注入して、高濃度Ｐ型層１５２Ａ、１５２Ｂを形成する。
【００９８】
そして、この後、公知の技術により層間絶縁膜１０と、ソース／ドレインの各電極１１Ａ、１１Ｂと、電極１２Ａ、１２Ｂを形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界効果トランジスタの双方が同じ基板上に形成されたた半導体装置を得るのである。
【００９９】
なお、この図１０、図１１で説明した実施形態においては、Ｐ型チャネルＭＯＳ電界効果トランジスタにおいて、リンなどでドーピングされたＮ型のパンチスルーストッパー層の表面にＰ型層を形成する製造方法にはなっていないが、図１０(b)において、Ｎ型のパンチスルーストッパー層を形成したとき、更にボロンイオンやＢＦ２イオンなどのＰ型不純物イオンを１０ｋｅＶ〜５０ｋｅＶ程度のエネルギーで、５Ｅ１１／ｃｍ2〜１Ｅ１５／ｃｍ2 程度のドーズ量でイオン注入することで、図４で説明した実施形態と同じく、表面にＰ型層を形成することができる。
【０１００】
また、この図１０と図１１の実施形態において、後述する実施形態に示すように、ゲート絶縁膜及びゲート電極を形成後、パンチスルーストッパー層及び電界緩和層を形成するようにしても良い。
【０１０１】
次に、図１の実施形態で説明した、耐圧クラスが５Ｖ以上のＮ型チャネルＭＯＳ電界効果トランジスタ(以下、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと記す)と、電源電圧が３．３Ｖ以下の場合に適したＮ型チャネルＭＯＳ電界効果トランジスタ(以下、低耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと記す)とが混在している半導体装置の製造方法に本発明を適用した場合の実施形態について、図１２と図１３により説明する。
【０１０２】
ここで、まず、これら図１２と図１３において、高耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域を「Ｎ１」で表わし、低耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域は「ｎ１」で表わしている。
【０１０３】
まず、図１２(a)に示すように、任意の導電型のＳｉ基板１０１中に、ボロンイオンなどのＰ型不純物イオンをイオン注入し、Ｐ型のウエル領域１０１Ｐを形成し、この後、Ｓｉ基板中に溝を掘って絶縁膜を埋め込み、ＣＭＰ法などで研磨することにより、ＳＴＩ１２２を作る。
【０１０４】
次に、図１２(b)に示すように、フォトレジスト７０１を塗布後、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタ形成領域Ｎ１の所望の部分に露光、現像などの処理により穴をあけ、ボロンイオンやＢＦ２イオンなどのＰ型不純物イオン６０２を、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量にイオン注入して、Ｐ型パンチスルーストッパー層１０８を形成する。
【０１０５】
次に、図１２(c)に示すように、数ｎｍから数１０ｎｍの厚さのシリコン酸化膜によるゲート酸化膜１０２及びリンを多量に添加したポリシリコン膜とタングステンシリサイド膜による数１００ｎｍ厚の積層構造膜によるゲート電極１０３を形成する。
【０１０６】
次に、図１３(d)に示すように、リンやヒ素などのＮ型不純物イオン２００をシリコン基板に対して１０〜４５度程度の角度で斜め方向からイオン注入し、Ｎ型層１０７Ａ、１０７Ｂ、１６１Ａ、１６１Ｂを形成する。
【０１０７】
次に、図１３(e)に示すように、シリコン酸化膜を数１００ｎｍの厚さに、ＣＶＤ法により堆積後、ドライエッチング法によりエッチングして、ゲート電極横のシリコン酸化膜による側壁１０４を形成し、この後、ヒ素などのＮ型不純物イオン２０４を１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量にイオン注入し、図１３(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂ、１６５Ａ、１６５Ｂを形成した後、公知の技術により層間絶縁膜１０と、ソース／ドレイン用の電極１１Ａ、１１Ｂ、１３Ａ、１３Ｂを形成することにより、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと低耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタが同じ基板上に形成された半導体装置を得ることができる。
【０１０８】
なお、この実施形態においては、高耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタと低耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタのゲート酸化膜を同一工程で作成している。しかし、多くの場合、高耐圧ＭＯＳ電解効果トランジスタと低耐圧ＭＯＳ電解効果トランジスタのゲート酸化膜の厚みが異なっているので、それぞれ別の工程で形成するようにしても良い。
【０１０９】
また、この実施形態では、高濃度Ｎ型領域１０７Ａ、１０７Ｂと、高濃度Ｎ型領域１６１Ａ、１６１Ｂも、同一の工程で作成しているが、２回のイオン注入工程に分けて形成するようにしても良い。
更に、ゲート絶縁膜及びゲート電極を形成後、パンチスルーストッパー層及び電界緩和層を形成するようにしても良い。
【０１１０】
次に、本発明によるＭＯＳ電界効果トランジスタが適用されたフラッシュメモリシステムの一実施形態について、図１４により説明すると、このようなフラッシュメモリシステムでは、図示のように、中心にメモリセル３０１が配置され、その周辺に、このメモリセル３０１に対するデータの書込みと消去を実行する駆動回路３００が配置されている。
【０１１１】
そして、この駆動回路部３００は、図１〜図１３で説明した本発明の実施形態によるＭＯＳ電界効果トランジスタの何れかにより構成されており、この結果、これら実施形態によるＭＯＳ電界効果トランジスタが有する特性、すなわち微細化が容易であるという特性を充分に生かすことができ、フラッシュメモリシステムのチップサイズを大幅に縮小することができた。
【０１１２】
なお、この実施形態では、メモリセル３０１の上部と左脇に駆動回路３００を配置しているが、メモリセルの周辺全部、又は周辺の何れか一部に駆動回路３００を配置しても問題ないし、メモリセルの内部に配置してもよい。
【０１１３】
以上のように、本発明によれば、ゲート電極に対称的なＭＯＳ電界効果トランジスタの微細化と高耐圧化の双方が充分に図れるので、フラッシュメモリの小型化を充分に促進させることができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明によるＭＯＳ電界効果トランジスタの第１の実施形態を示す断面図である。
【図２】本発明によるＭＯＳ電界効果トランジスタの動作を説明するための特性図である。
【図３】本発明によるＭＯＳ電界効果トランジスタの第２の実施形態を示す断面図である。
【図４】本発明によるＭＯＳ電界効果トランジスタの第３の実施形態を示す断面図である。
【図５】本発明によるＭＯＳ電界効果トランジスタの第４の実施形態を示す断面図である。
【図６】従来技術によるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタの一例を示す断面図である。
【図７】従来技術によるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタの別の一例を示す断面図である。
【図８】本発明によるＭＯＳ電界効果トランジスタの製造方法の第１の実施形態を示す工程図である。
【図９】本発明によるＭＯＳ電界効果トランジスタの製造方法の第２の実施形態を示す工程図である。
【図１０】本発明によるＭＯＳ電界効果トランジスタの製造方法の第３の実施形態における前半部の工程図である。
【図１１】本発明によるＭＯＳ電界効果トランジスタの製造方法の第３の実施形態における後半部の工程図である。
【図１２】本発明によるＭＯＳ電界効果トランジスタの製造方法の第４の実施形態における前半部の工程図である。
【図１３】本発明によるＭＯＳ電界効果トランジスタの製造方法の第４の実施形態における後半部の工程図である。
【図１４】本発明によるＭＯＳ電界効果トランジスタを用いたフラッシュメモリシステムのブロック構成図である。
【符号の説明】
【０１１５】
１０：層間絶縁膜
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ、１３Ｂ：電極(ソース／ドレイン                                                  電極)
１００：任意の導電型のＳｉ基板
１０１Ｐ、１０１Ｎ：Ｓｉ基板又はＳｉ基板に形成されたＷＥＬＬ領域
１０２：ゲート絶縁膜
１０３：ゲート電極
１０４：4絶縁膜による側壁
１０７Ａ、１０７Ｂ、１１２Ａ、１１２Ｂ：電界緩和層
１０８、１１３：パンチスルーストッパー層
１０９Ａ、１０９Ｂ、１１０：Ｐ型層
１２２：ＳＴＩ(Shallow Trench Isolation)
１５０Ａ、１５０Ｂ、１５２Ａ、１５２Ｂ：高濃度層
１６１Ａ、１６１Ｂ：低耐圧ＭＯＳトランジスタの電界緩和層
１６５Ａ、１６５Ｂ：低耐圧ＭＯＳトランジスタの高濃度層
【図１】
2007088488.tif 000003
【図２】
2007088488.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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