(57)【要約】【課題】シリサイド層の膜厚を個別に制御して形成し、高品質の半導体装置を形成することが可能な半導体装置の製造方法を得ること。【解決手段】Ｎ型トランジスタとＰ型トランジスタとを分離する素子分離を形成する工程と、素子分離により分離された領域の一方の領域にＮ型トランジスタのゲート電極とソース・ドレイン拡散層を、他方の領域にＰ型トランジスタのゲート電極とソース・ドレイン拡散層を形成する工程と、Ｎ型トランジスタとＰ型トランジスタとのゲート電極およびソース・ドレイン拡散層のうち一方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化する工程と、Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち他方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化する工程と、を含む。【選択図】        図１
2007027323.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＮ型トランジスタとＰ型トランジスタとを備えてなる半導体装置の製造方法であって、
前記半導体基板において前記Ｎ型トランジスタとＰ型トランジスタとを分離する素子分離を形成する素子分離形成工程と、
前記半導体基板において前記素子分離により分離された領域のうち一方の領域にＮ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成し、他方の領域にＰ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成するトランジスタ構造形成工程と、
前記Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、前記Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち一方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化して該一方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに第１のシリサイド層を形成する第１のシリサイド層形成工程と、
前記Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、前記Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち他方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化して該他方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに前記第１のシリサイド層と異なる膜厚の第２のシリサイド層を形成する第２のシリサイド層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のシリサイド層形成工程が、
前記一方のゲート電極上およびソース・ドレイン拡散層上のみに第１の金属層を形成する工程と、
前記第１の金属層の形成後に熱処理を行って前記一方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに第１のシリサイド層を形成する工程と、
を含み、
前記第２のシリサイド層形成工程が、
前記他方のゲート電極上およびソース・ドレイン拡散層上のみに第２の金属層を形成する工程と、
前記第２の金属層の形成後に熱処理を行って前記他方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに前記第１のシリサイド層と異なる膜厚の第２のシリサイド層を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にＮ型トランジスタとＰ型トランジスタとを備えてなる半導体装置の製造方法であって、
前記半導体基板において前記Ｎ型トランジスタとＰ型トランジスタとを分離する素子分離を形成する素子分離形成工程と、
前記半導体基板において前記素子分離により分離された領域のうち一方の領域にＮ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成し、他方の領域にＰ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成するトランジスタ構造形成工程と、
前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート電極上およびソース・ドレイン拡散層上に第１の膜厚を有する第１の金属層を形成する第１の金属層形成工程と、
前記第１の金属層の形成後に、前記ゲート電極およびソース・ドレイン拡散層と、前記第１の金属層と、の反応を防止する保護膜を前記一方の領域にのみ形成する保護膜工程と、
前記保護膜の形成後に、前記一方および他方の領域に第２の膜厚を有する第２の金属層を形成する第２の金属層形成工程と、
前記第２の金属層の形成後に熱処理を行って、前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート電極の表層に、それぞれ異なる膜厚のシリサイド層を形成し、前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのソース・ドレイン拡散層の表層に、それぞれ異なる膜厚のシリサイド層を形成するシリサイド層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に設けられた分離膜により素子分離されたＮ型トランジスタとＰ型トランジスタとを備えた半導体装置であって、
前記Ｎ型トランジスタが、
前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対の用ソース・ドレイン拡散層と、
前記一対のソース・ドレイン拡散層の表層にそれぞれ形成された第１のシリサイド層と、
前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記ゲート絶縁膜に接するようにポリシリコンにより形成され、該ポリシリコンの表層に第２のシリサイド層が形成されてなるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側面に形成された絶縁側壁と、
を前記半導体基板において前記分離膜で素子分離された領域のうち一方の領域に備えてなり、
前記Ｐ型トランジスタが、
前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対の用ソース・ドレイン拡散層と、
前記一対のソース・ドレイン拡散層の表層にそれぞれ形成された第３のシリサイド層と、
前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記ゲート絶縁膜に接するようにポリシリコンにより形成され、該ポリシリコンの表層に第４のシリサイド層が形成されてなるゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の側面に形成された絶縁側壁と、
を前記半導体基板において前記分離膜で素子分離された領域のうち他方の領域に備えてなり、
前記第１のシリサイド層と第３のシリサイド層とが異なる膜厚を有し、また前記第２のシリサイド層と第４のシリサイド層とが異なる膜厚を有すること
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、ＣＭＯＳトランジスタを備える半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩなどの半導体デバイスは微細化技術によって、高速、高性能化が進められている。微細化技術に於ける課題としては、拡散層の抵抗、ゲート抵抗、およびコンタクト抵抗を低減することが挙げられる。上記の抵抗を低減するために、従来の技術においては、コバルト、ニッケル、チタンなどを用いたサリサイド技術が適用されている。
【０００３】
ここで、従来の技術に於けるサリサイド形成方法について説明すると、半導体基板上にゲート絶縁膜、ゲート電極、サイドウォールを形成した後、ソース・ドレイン領域を形成するために、半導体基板に砒素、リン、ボロンなどのイオン注入を行う。つぎに、ニッケル、コバルト、チタンなどを半導体基板の全面にスパッタリングすることにより、半導体基板上にニッケル、コバルト、チタンなどの元素を堆積する。
【０００４】
そして、熱処理を施すことにより、ニッケル、コバルト、チタンなどの金属とシリコンとを反応させて、活性領域上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層を形成する。最後に、未反応のニッケル、コバルト、チタンなどの金属をエッチングにより除去することにより、活性領域上にシリサイドを形成する。
【０００５】
このようなサリサイド技術は、拡散層の抵抗、ゲート抵抗、およびコンタクト抵抗を低減するためには必須の技術であり、６５ｎｍ世代の微細化されたＬＳＩデバイスにおいては、低抵抗化が可能であるＮｉＳｉサリサイド技術が注目されている。ＮｉＳｉサリサイド技術の利点としては、活性領域において消費されるシリコン量（半導体基板の表面からの深さ）を低減することが可能となり、結果として、シリサイド（ＮｉＳｉ）層とＰＮ接合の境界との距離を大きくすることができることにある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＮｉＳｉは、高抵抗層であるＮｉＳｉ2を形成しやすいこと、また熱処理により凝集が発生しやすいという問題がある。これらの異常相の発生によって、活性領域において消費されるシリコン量は多くなり（半導体基板の表面からの深さが深くなり）、ＮｉＳｉとＰＮ接合の境界との距離は短くなる。そして、これらの異常相は、ソース（またはドレイン）とウェルとの接合リーク電流値の増加をもたらし、デバイスの動作不良につながる。このため、接合リーク電流値の増加を抑えるためには、ＮｉＳｉの凝集などによる異常相の形成を抑制することが必要である。
【０００７】
従来の技術では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジタとを同時に形成するため、いずれか一方の相においてのみ異常相が形成されて、最終的にデバイスの動作不良が生じるという問題がある。これは、ＮｉＳｉの凝集による異常相の形成が、シリサイド（ＮｉＳｉ）層の熱処理温度、時間に加え、下地であるシリコン層にドープされている注入イオン種およびその濃度、さらにはトランジタＴＥＧパターンに大きく依存するためである。
【０００８】
同様に、シリサイド（ＮｉＳｉ）層の形成量（膜厚、半導体基板の表面からの深さ）についても上記の条件に依存性がある。すなわち、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジタとにおいては、シリサイド（ＮｉＳｉ）層を形成する際の金属とシリコンとの反応速度が異なるため、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジタとにおいてシリサイド（ＮｉＳｉ）層を同時に形成するには、反応速度の遅い方（Ｐ型ＭＯＳトランジタ）の条件に合わせてシリサイド（ＮｉＳｉ）層を形成する必要がある。
【０００９】
しかしながら、この場合には反応速度の速い他方（Ｎ型ＭＯＳトランジスタ）においては必要以上の膜厚のシリサイド（ＮｉＳｉ）層が形成され、活性領域において消費されるシリコン量が多くなる（半導体基板の表面からの深さが深くなる）。すなわち、この場合においてもＮｉＳｉ層とＰＮ接合と境界との距離は短くなり、ソース（またはドレイン）とウェルとの接合リーク電流値の増加をもたらし、デバイスの動作不良につながる。このため、接合リーク電流値の増加を抑えるためには、シリサイド（ＮｉＳｉ）層の膜厚を適正に制御することが必要である。
【００１０】
このため、デバイスのソース（ドレイン）−ウェル間の接合リーク電流の低減を行うためには、デバイスを構成する各々のトランジスタに於けるシリサイド（ＮｉＳｉ）層を個別に形成し、個別の膜厚を制御することが重要な課題となっている。しかしながら、このような半導体装置の製造方法は未だ確立されていないのが現状である。
【００１１】
本発明は、上記に鑑みてなされたものであって、シリサイド層の膜厚を個別に制御して形成した高品質の半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上にＮ型トランジスタとＰ型トランジスタとを備えてなる半導体装置の製造方法であって、半導体基板においてＮ型トランジスタとＰ型トランジスタとを分離する素子分離を形成する素子分離形成工程と、半導体基板において素子分離により分離された領域のうち一方の領域にＮ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成し、他方の領域にＰ型トランジスタのゲート電極およびソース・ドレイン拡散層を形成するトランジスタ構造形成工程と、Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち一方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化して該一方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに第１のシリサイド層を形成する第１のシリサイド層形成工程と、Ｎ型トランジスタのゲート電極およびソース・ドレイン拡散層と、Ｐ型トランジスタのゲート電極およびソース・ドレイン拡散層と、のうち他方のゲート電極およびソース・ドレイン拡散層の表層のみをシリサイド化して該他方のゲート電極の表層およびソース・ドレイン拡散層の表層のみに第１のシリサイド層と異なる膜厚の第２のシリサイド層を形成する第２のシリサイド層形成工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、半導体装置を構成する各々の素子に於けるシリサイド層の膜厚をそれぞれに適正な膜厚に個別に制御して形成することにより、半導体装置のソース（ドレイン）−ウェル間の良好な接合特性を得て接合リーク電流の低減を図ることが可能である。これにより、高品質を有し、且つ微細化された半導体装置を形成することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明にかかる半導体装置および半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。本発明は、ＣＭＯＳトランジスタ構造に関するものであり、ＣＭＯＳトランジスタを構成するシリサイド層を、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジタについて各々適正な膜厚に制御して形成することを特徴とするものである。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。図１に示すように本実施の形態にかかる半導体装置においては、半導体基板１０１の表層に、Ｐ型ＭＯＳトランジスタ１００ＰとＮ型ＭＯＳトランジスタ１００Ｎとが形成されたＣＭＯＳトランジスタ構造を有する。また、Ｐ型ＭＯＳトランジスタ１００ＰとＮ型ＭＯＳトランジスタ１００Ｎとは、半導体基板１０１の表層に形成された素子分離１０２により分離されている。
【００１６】
Ｎ型ＭＯＳトランジスタ１００Ｎにおいては、図１に示すように素子分離１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＮ型ＭＯＳトランジスタ１００Ｎのソース・ドレイン拡散層１０８Ｎが形成されている。このソース・ドレイン拡散層１０８Ｎは、それぞれ砒素、リンなどのＮ型元素が基板に注入されている領域である。
【００１７】
また、Ｎ型ＭＯＳトランジスタ１００Ｎのソース・ドレイン拡散層１０８Ｎ間には、該ソース・ドレイン拡散層１０８Ｎに隣接してＮ型ＭＯＳトランジスタ１００Ｎのソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１０７Ｎが形成されている。そして、ソース・ドレイン拡散層１０８Ｎの表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層１１２Ｎが形成されている。これらのＮ型ＭＯＳトランジスタ１００Ｎのシリサイド層１１２Ｎは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、砒素、リンなどのＮ型不純物元素を含んでいる。
【００１８】
また、半導体基板１０１上のソース・ドレインエクステンション層１０７Ｎ上および該ソース・ドレインエクステンション層１０７Ｎに挟まれた領域上には、図１に示すように半導体基板１０１側からたとえば酸化膜からなるゲート絶縁膜１０３Ｎ、ポリシリコンからなるゲート電極１０４Ｎ、金属をシリサイド化したシリサイド層１１１Ｎ、がこの順で積層された積層構造が形成されている。このＮ型ＭＯＳトランジスタ１００Ｎのシリサイド層１１１Ｎは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、砒素、リンなどのＮ型不純物元素を含んでいる。
【００１９】
また、ゲート電極１０４Ｎおよびシリサイド層１１１Ｎの側壁にはたとえば酸化膜からなる側壁膜１０５Ｎが形成されている。そして、側壁膜１０５Ｎおよびゲート絶縁膜１０３Ｎの外側、すなわち側面には、２層からなるサイドウォールスペーサ１０６ａＮ、１０６ｂＮが形成されている。ここで、サイドウォールスペーサ１０６ａＮは、たとえばシリコン酸化膜からなり、サイドウォールスペーサ１０６ｂＮは、シリコン窒化膜からなる。
【００２０】
一方、Ｐ型ＭＯＳトランジスタ１００Ｐにおいては、図１に示すように素子分離１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ＭＯＳトランジスタ１００Ｐのソース・ドレイン拡散層１０８Ｐが形成されている。このソース・ドレイン拡散層１０８Ｐは、それぞれボロンなどのＰ型元素が基板に注入されている領域である。
【００２１】
また、Ｐ型ＭＯＳトランジスタ１００Ｐのソース・ドレイン拡散層１０８Ｐ間には、該ソース・ドレイン拡散層１０８Ｐに隣接してＰ型ＭＯＳトランジスタ１００Ｐのソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１０７Ｐが形成されている。そして、ソース・ドレイン拡散層１０８Ｐの表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層１１２Ｐが形成されている。これらのＰ型ＭＯＳトランジスタ１００Ｐのシリサイド層１１２Ｐは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、ボロンなどのＮ型不純物元素を含んでいる。なお、本実施の形態においては、Ｐ型ＭＯＳトランジスタ１００Ｐのシリサイド層１１２Ｐは、Ｎ型ＭＯＳトランジスタ１００Ｎのシリサイド層１１２Ｎよりも膜厚が厚く形成されている。
【００２２】
また、半導体基板１０１上のソース・ドレインエクステンション層１０７Ｐ上および該ソース・ドレインエクステンション層１０７Ｐに挟まれた領域上には、図１に示すように半導体基板１０１側からたとえば酸化膜からなるゲート絶縁膜１０３Ｐ、ポリシリコンからなるゲート電極１０４Ｐ、金属をシリサイド化したシリサイド層１１１Ｐ、がこの順で積層された積層構造が形成されている。これらのＰ型ＭＯＳトランジスタ１００Ｐのシリサイド層１１１Ｐは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、ボロンなどのＮ型不純物元素を含んでいる。なお、本実施の形態においては、Ｐ型ＭＯＳトランジスタ１００Ｐのシリサイド層１１１Ｐは、Ｎ型ＭＯＳトランジスタ１００Ｎのシリサイド層１１１Ｎよりも膜厚が厚く形成されている。
【００２３】
また、ゲート電極１０４Ｐおよびシリサイド層１１１Ｐの側壁にはたとえば酸化膜からなる側壁膜１０５Ｐが形成されている。そして、側壁膜１０５Ｐおよびゲート絶縁膜１０３Ｐの外側、すなわち側面には、２層からなるサイドウォールスペーサ１０６ａＰ、１０６ｂＰが形成されている。ここで、サイドウォールスペーサ１０６ａＰは、たとえばシリコン酸化膜からなり、サイドウォールスペーサ１０６ｂＰは、シリコン窒化膜からなる。
【００２４】
以上のような本実施の形態にかかる半導体装置によれば、半導体装置を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層の膜厚がそれぞれの素子に適正な異なる膜厚に、個別に制御されて形成されており、シリサイド層とＰＮ接合の境界との距離は適正な距離に確保されている。これにより、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止されている。
【００２５】
また、本実施の形態にかかる半導体装置によれば、シリサイド層に起因した異常相の発生が防止されており、該異常相に起因してシリサイド層とＰＮ接合の境界との距離が短くなることが防止され、シリサイド層とＰＮ接合の境界との距離は適正な距離に確保されている。これにより、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止されている。
【００２６】
したがって、本実施の形態にかかる半導体装置によれば、それぞれの素子に於けるソース（ドレイン）−ウェル間の良好な接合特性が実現され、接合リーク電流の低減が図られている。その結果、本実施の形態にかかる半導体装置においては、高品質を有しつつ微細化が可能な半導体装置が実現されている。
【００２７】
つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２−１〜図２−１１は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、表層にウェル領域が形成された半導体基板を準備し、各半導体素子を分離するための素子分離１０２をたとえばＳＴＩ（Shallow Trench Isolation)などの公知の方法で該半導体基板上に選択的に形成する。本実施の形態においてはＳＴＩにより素子分離１０２を形成する。
【００２８】
そして、図２−１に示すように半導体基板上にゲート絶縁膜１０３Ｎ、１０３Ｐ、ゲート電極１０４Ｎ、１０４Ｐ、側壁膜１０５Ｎ、１０５Ｐ、サイドウォールスペーサ１０６ａＮ、１０６ａＰ、１０６ｂＮ、１０６ｂＰを形成する。その後、砒素、リン、ボロンなどのイオン注入を行い、図２−２に示すようにソース・ドレインエクステンション層１０７Ｎ、１０７Ｐ、ソース・ドレイン拡散層１０８Ｎ、１０８Ｐを形成する。
【００２９】
つぎに、図２−２に示すように半導体基板１０１の全面にシリコン酸化膜またはシリコン窒化膜などの保護膜１０９を成膜する。この保護膜１０９としては、ニッケル、コバルト、チタンなどの金属とを反応させない材料を用いる。
【００３０】
つぎに、写真製版によってＮ型領域またはＰ型領域のみに保護膜１０９を残すようにパターニングを行う。本実施の形態においては、まずＮ型領域にシリサイド層を形成するために、図２−３に示すようにＰ型領域のみに保護膜１０９を残す。
【００３１】
つぎに、半導体基板１０１の全面にニッケル、コバルト、チタンなどの金属をスパッタリングすることにより半導体基板１０１上にニッケル、コバルト、チタンなどを堆積して図２−４に示すように金属層１１０を形成する。
【００３２】
つぎに、熱処理を施すことにより、ニッケル、コバルト、チタンなどの金属層１１０とＮ型領域のゲート電極１０４Ｎのシリコンとを反応させて、図２−５に示すようにゲート電極１０４Ｎ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層１１１Ｎを形成する。また、ニッケル、コバルト、チタンなどの金属層１１０とＮ型領域のソース・ドレイン拡散層１０８Ｎのシリコンとを反応させて、図２−５に示すようにソース・ドレイン拡散層１０８Ｎ、１０８Ｐ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層１１２Ｎを形成する。
【００３３】
つぎに、図２−６に示すように未反応のニッケル、コバルト、チタンなどの金属層１１０をエッチングにより除去する。以上の工程により、Ｎ型領域のみにシリサイド層１１１Ｎおよびシリサイド層１１２Ｎが形成される。
【００３４】
つぎに、図２−７に示すように再度、半導体基板１０１の全面にシリコン酸化膜またはシリコン窒化膜などの保護膜１１３を成膜する。
【００３５】
つぎに、Ｐ型領域にシリサイド層を形成するために、写真製版によってパターニングを行って図２−８に示すようにＮ型領域のみに保護膜１１３を残す。
【００３６】
つぎに、半導体基板１０１の全面にニッケル、コバルト、チタンなどの金属をスパッタリングすることにより半導体基板１０１上にニッケル、コバルト、チタンなどを堆積して図２−９に示すように金属層１１４を形成する。
【００３７】
つぎに、熱処理を施すことにより、ニッケル、コバルト、チタンなどの金属層１１４とＰ型領域のゲート電極１０４Ｐのシリコンとを反応させて、図２−１０に示すようにゲート電極１０４Ｐ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層１１１Ｐを形成する。また、ニッケル、コバルト、チタンなどの金属層１１４とＰ型領域のソース・ドレイン拡散層１０８Ｐのシリコンとを反応させて、図２−１０に示すようにソース・ドレイン拡散層１０８Ｐ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層１１２Ｐを形成する。
【００３８】
つぎに、図２−１１に示すように未反応のニッケル、コバルト、チタンなどの金属層１１０をエッチングにより除去する。以上の工程により、Ｐ型領域のみにシリサイド層１１１Ｐおよびシリサイド層１１２Ｐが形成される。以上により、図１に示す本実施の形態にかかる半導体装置を作製することができる。
【００３９】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、半導体装置を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層を、それぞれの素子に適正な膜厚に、個別に制御して異なる膜厚に形成する。通常、シリサイドを形成するシリコン層にドープされている注入イオン種およびその濃度、さらにはトランジタＴＥＧパターンがＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで異なるため、シリサイドの形成条件、形成膜厚、耐熱性に違いが生じる。しかしながら、本実施の形態にかかる半導体装置の製造方法においては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層を個別に形成することで、それぞれの素子のシリサイド層を最適な条件で形成することができる。これにより、シリサイド層とＰＮ接合の境界との距離を適正な距離に設定することができる。その結果、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止された半導体装置を作製することができる。
【００４０】
また、本実施の形態にかかる半導体装置の製造方法によれば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいてシリサイド層を個別に形成するため、シリサイド層に起因した異常相の発生を防止することができる。その結果、該異常相に起因してシリサイド層とＰＮ接合の境界との距離が短くなることを防止し、シリサイド層とＰＮ接合の境界との距離を適正な距離に確保することができる。これにより、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した動作不良が効果的に防止された半導体装置を作製することができる。
【００４１】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、それぞれの素子に於けるソース（ドレイン）−ウェル間の良好な接合特性を実現し、接合リーク電流の低減を図ることができる。その結果、本実施の形態にかかる半導体装置の製造方法においては、高品質を有しつつ微細化が可能な半導体装置を作製することができる。
【００４２】
実施の形態２．
図３は、本発明の実施の形態２にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。図３に示すように本実施の形態にかかる半導体装置においては、半導体基板１０１の表層に、Ｐ型ＭＯＳトランジスタ２００ＰとＮ型ＭＯＳトランジスタ２００Ｎとが形成されたＣＭＯＳトランジスタ構造を有する。また、Ｐ型ＭＯＳトランジスタ２００ＰとＮ型ＭＯＳトランジスタ２００Ｎとは、半導体基板１０１の表層に形成された素子分離１０２により分離されている。なお、図３および以下の図面においては、上述した実施の形態と同様の構成については理解の容易のため、実施の形態と同じ符号を付す。
【００４３】
Ｎ型ＭＯＳトランジスタ２００Ｎにおいては、図３に示すように素子分離１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＮ型ＭＯＳトランジスタ２００Ｎのソース・ドレイン拡散層１０８Ｎが形成されている。このソース・ドレイン拡散層１０８Ｎは、それぞれ砒素、リンなどのＮ型元素が基板に注入されている領域である。
【００４４】
また、Ｎ型ＭＯＳトランジスタ２００Ｎのソース・ドレイン拡散層１０８Ｎ間には、該ソース・ドレイン拡散層１０８Ｎに隣接してＮ型ＭＯＳトランジスタ２００Ｎのソース・ドレインエクステンション層１０７Ｎが形成されている。そして、ソース・ドレイン拡散層１０８Ｎの表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層２１２Ｎが形成されている。これらのＮ型ＭＯＳトランジスタ２００Ｎのシリサイド層２１２Ｎは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、砒素、リンなどのＮ型不純物元素を含んでいる。
【００４５】
また、半導体基板１０１上のソース・ドレインエクステンション層１０７Ｎ上および該ソース・ドレインエクステンション層１０７Ｎに挟まれた領域上には、図３に示すように半導体基板１０１側からたとえば酸化膜からなるゲート絶縁膜１０３Ｎ、ポリシリコンからなるゲート電極１０４Ｎ、金属をシリサイド化したシリサイド層２１１Ｎ、がこの順で積層された積層構造が形成されている。このＮ型ＭＯＳトランジスタ２００Ｎのシリサイド層２１１Ｎは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、砒素、リンなどのＮ型不純物元素を含んでいる。
【００４６】
また、ゲート電極１０４Ｎおよびシリサイド層２１１Ｎの側壁にはたとえば酸化膜からなる側壁膜１０５Ｎが形成されている。そして、側壁膜１０５Ｎおよびゲート絶縁膜１０３Ｎの外側、すなわち側面には、２層からなるサイドウォールスペーサ１０６ａＮ、１０６ｂＮが形成されている。ここで、サイドウォールスペーサ１０６ａＮは、たとえばシリコン酸化膜からなり、サイドウォールスペーサ１０６ｂＮは、シリコン窒化膜からなる。
【００４７】
一方、Ｐ型ＭＯＳトランジスタ２００Ｐにおいては、図３に示すように素子分離１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ＭＯＳトランジスタ２００Ｐのソース・ドレイン拡散層１０８Ｐが形成されている。このソース・ドレイン拡散層１０８Ｐは、それぞれボロンなどのＰ型元素が基板に注入されている領域である。
【００４８】
また、Ｐ型ＭＯＳトランジスタ２００Ｐのソース・ドレイン拡散層１０８Ｐ間には、該ソース・ドレイン拡散層１０８Ｐに隣接してＰ型ＭＯＳトランジスタ２００Ｐのソース・ドレインエクステンション層１０７Ｐが形成されている。そして、ソース・ドレイン拡散層１０８Ｐの表層部には互いに距離を隔てて金属をシリサイド化したシリサイド層２１２Ｐが形成されている。これらのＰ型ＭＯＳトランジスタ２００Ｐのシリサイド層２１２Ｐは、たとえばＣｏＳｉｘ、ＮｉＳｉｘなどからなり、また、ボロンなどのＮ型不純物元素を含んでいる。
【００４９】
また、半導体基板１０１上のソース・ドレインエクステンション層１０７Ｐ上および該ソース・ドレインエクステンション層１０７Ｐに挟まれた領域上には、図３に示すように半導体基板１０１側からたとえば酸化膜からなるゲート絶縁膜１０３Ｐ、ポリシリコンからなるゲート電極１０４Ｐ、金属をシリサイド化したシリサイド層２１１Ｐ、がこの順で積層された積層構造が形成されている。
【００５０】
また、ゲート電極１０４Ｐおよびシリサイド層２１１Ｐの側壁にはたとえば酸化膜からなる側壁膜１０５Ｐが形成されている。そして、側壁膜１０５Ｐおよびゲート絶縁膜１０３Ｐの外側、すなわち側面には、２層からなるサイドウォールスペーサ１０６ａＰ、１０６ａＰが形成されている。ここで、サイドウォールスペーサ１０６ａＰは、たとえばシリコン酸化膜からなり、サイドウォールスペーサ１０６ｂＰは、シリコン窒化膜からなる。
【００５１】
以上のような本実施の形態にかかる半導体装置によれば、上述した実施の形態１の場合と同様に、半導体装置を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層の膜厚がそれぞれの素子に適正な膜厚に、個別に制御されて形成されている。そして、シリサイド層とＰＮ接合の境界との距離は適正な距離に確保されている。これにより、本実施の形態にかかる半導体装置においても、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止されている。
【００５２】
また、本実施の形態にかかる半導体装置によれば、シリサイド層に起因した異常相の発生が防止されており、該異常相に起因してシリサイド層とＰＮ接合の境界との距離が短くなることが防止され、シリサイド層とＰＮ接合の境界との距離は適正な距離に確保されている。これにより、本実施の形態にかかる半導体装置においても、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止されている。
【００５３】
したがって、本実施の形態にかかる半導体装置によれば、実施の形態１の場合と同様に、それぞれの素子に於けるソース（ドレイン）−ウェル間の良好な接合特性が実現され、接合リーク電流の低減が図られている。その結果、本実施の形態にかかる半導体装置においては、高品質を有しつつ微細化が可能な半導体装置が実現されている。
【００５４】
つぎに、図３に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図４−１〜図４−６は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、実施の形態１の場合と同様に表層にウェル領域が形成された半導体基板を準備し、各半導体素子を分離するための素子分離１０２をたとえばＳＴＩなどの公知の方法で該半導体基板上に選択的に形成する。本実施の形態においてはＳＴＩにより素子分離１０２を形成する。
【００５５】
そして、図４−１に示すように半導体基板上にゲート絶縁膜１０３Ｎ、１０３Ｐ、ゲート電極１０４Ｎ、１０４Ｐ、側壁膜１０５Ｎ、１０５Ｐ、サイドウォールスペーサ１０６ａＮ、１０６ａＰ、１０６ｂＮ、１０６ｂＰを形成する。その後、砒素、リン、ボロンなどのイオン注入を行い、図４−２に示すようにソース・ドレインエクステンション層１０７Ｎ、１０７Ｐ、ソース・ドレイン拡散層１０８Ｎ、１０８Ｐを形成する。
【００５６】
つぎに、半導体基板１０１の全面にニッケル、コバルト、チタンなどの金属をスパッタリングすることにより半導体基板１０１上にニッケル、コバルト、チタンなどを堆積して図４−３に示すように金属層１１０を形成する。
【００５７】
つぎに、金属層１１０の全面に、シリコン酸化膜またはシリコン窒化膜などの保護膜１０９を成膜する。この保護膜１０９としては、ニッケル、コバルト、チタンなどの金属とを反応させない材料を用いる。この保護膜１０９により、後述する金属層１１４と、Ｐ型側の活性層であるソース・ドレインエクステンション層１０７Ｐおよびソース・ドレイン拡散層１０８Ｐと、の反応を制御する。
【００５８】
つぎに、写真製版によってＮ型領域またはＰ型領域のみに保護膜１０９を残すようにパターニングを行う。本実施の形態においては、Ｎ型領域に膜厚の厚いシリサイド層を形成するために、図４−４に示すようにＰ型領域のみに保護膜１０９を残す。
【００５９】
つぎに、図４−５に示すように再度、ニッケル、コバルト、チタンなどの金属をスパッタリングすることにより半導体基板１０１上にニッケル、コバルト、チタンなどを堆積して図４−５に示すように金属層１１４を形成する。
【００６０】
つぎに、熱処理を施す。これによりＮ型領域においては、ニッケル、コバルト、チタンなどの金属層１１０、１１４と、Ｎ型領域のゲート電極１０４Ｎのシリコンと、が反応して、図４−６に示すようにゲート電極１０４Ｎ上に、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層２１１Ｎが形成される。
【００６１】
また、ニッケル、コバルト、チタンなどの金属層１１０、１１４と、Ｐ型領域のソース・ドレイン拡散層１０８Ｎのシリコンと、が反応して、図４−６に示すようにソース・ドレイン拡散層１０８Ｎ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層２１２Ｎが形成される。
【００６２】
一方、Ｐ型領域においては、ニッケル、コバルト、チタンなどの金属層１１０と、Ｐ型領域のゲート電極１０４Ｐのシリコンと、が反応して、図４−６に示すようにゲート電極１０４Ｐ上に、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層２１１Ｐが形成される。このとき、Ｐ型領域においては、金属層１１０上に保護膜１０９が存在するため、保護膜１０９上の金属層１１０とゲート電極１０４Ｐのシリコンとが反応することはない。
【００６３】
また、ニッケル、コバルト、チタンなどの金属層１１０と、Ｐ型領域のソース・ドレイン拡散層１０８Ｐのシリコンと、が反応して、図４−６に示すようにソース・ドレイン拡散層１０８Ｐ上にＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの合金層であるシリサイド層２１２Ｐが形成される。このとき、Ｐ型領域においては、金属層１１０上に保護膜１０９が存在するため、保護膜１０９上の金属層１１０とソース・ドレイン拡散層１０８Ｐのシリコンとが反応することはない。ここで、本実施の形態においては、Ｎ型領域のシリサイド層のシリサイド層２１１Ｎ、２１２Ｎと、Ｐ型領域のシリサイド層２１１Ｐ、２１２Ｐとの膜厚は、金属層１１０と金属層１１４との膜厚、および熱処理条件により調整可能である。
【００６４】
そして、未反応のニッケル、コバルト、チタンなどの金属層１１０、１１４をエッチングにより除去する。以上の工程により、以上により、図３に示す本実施の形態にかかる半導体装置を作製することができる。
【００６５】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、半導体装置を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層を、それぞれの素子に適正な膜厚に、個別に制御して異なる膜厚に形成する。通常、シリサイドを形成するシリコン層にドープされている注入イオン種およびその濃度、さらにはトランジタＴＥＧパターンがＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで異なるため、シリサイドの形成条件、形成膜厚、耐熱性に違いが生じる。しかしながら、本実施の形態にかかる半導体装置の製造方法においては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいて、各々の素子に於けるシリサイド層を個別に形成することで、それぞれの素子のシリサイド層を最適な条件で形成することができる。これにより、シリサイド層とＰＮ接合の境界との距離を適正な距離に設定することができる。その結果、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した半導体装置の動作不良が効果的に防止された半導体装置を作製することができる。
【００６６】
また、本実施の形態においては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのシリサイド層とを異なる膜厚で同時に形成することができる。
【００６７】
また、本実施の形態にかかる半導体装置の製造方法によれば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにおいてシリサイド層を個別に形成するため、シリサイド層に起因した異常相の発生を防止することができる。その結果、該異常相に起因してシリサイド層とＰＮ接合の境界との距離が短くなることを防止し、シリサイド層とＰＮ接合の境界との距離を適正な距離に確保することができる。これにより、シリサイド層とＰＮ接合の境界との距離に起因したソース（またはドレイン）とウェル領域との接合リーク電流の増加が防止され、該接合リーク電流に起因した動作不良が効果的に防止された半導体装置を作製することができる。
【００６８】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、それぞれの素子に於けるソース（ドレイン）−ウェル間の良好な接合特性を実現し、接合リーク電流の低減を図ることができる。その結果、本実施の形態にかかる半導体装置の製造方法においては、高品質を有しつつ微細化が可能な半導体装置を作製することができる。
【００６９】
また、本実施の形態にかかる半導体装置の製造方法においては、Ｎ型またはＰ型の一方のみに、金属層上に保護膜を形成することができる。これにより、金属層とシリコン層との反応時に金属層に印加されるストレスを制御することができ、ストレス効果によりシリサイド化反応を制御する効果も得ることができる。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかる半導体装置の製造方法は、半導体基板上にＮ型トランジスタとＰ型トランジスタとを備えてなり、シリサイド層を有する半導体装置の製造に有用であり、特に、高速、高性能化が進められている微細化された半導体装置の製造に適している。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。
【図２−１】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−２】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−３】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−４】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−５】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−６】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−７】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−８】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−９】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−１０】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図２−１１】本発明の実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３】本発明の実施の形態２にかかる半導体装置であるトランジスタの構造を模式的に示す断面図である。
【図４−１】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図４−２】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図４−３】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図４−４】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図４−５】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【図４−６】本発明の実施の形態２にかかる半導体装置の製造工程を説明するための断面図である。
【符号の説明】
【００７２】
１００Ｐ  トランジスタ
１００Ｎ  トランジスタ
１０１  半導体基板
１０２  素子分離
１０３Ｎ  ゲート絶縁膜
１０３Ｐ  ゲート絶縁膜
１０４Ｎ  ゲート電極
１０４Ｐ  ゲート電極
１０５Ｎ  側壁膜
１０５Ｐ  側壁膜
１０６ａＮ  サイドウォールスペーサ
１０６ｂＮ  サイドウォールスペーサ
１０６ａＰ  サイドウォールスペーサ
１０６ｂＰ  サイドウォールスペーサ
１０７Ｎ  ソース・ドレインエクステンション層
１０７Ｐ  ソース・ドレインエクステンション層
１０８Ｎ  ソース・ドレイン拡散層
１０８Ｐ  ソース・ドレイン拡散層
１０９  保護膜
１１０  金属層
１１１Ｎ  シリサイド層
１１１Ｐ  シリサイド層
１１２Ｎ  シリサイド層
１１２Ｐ  シリサイド層
１１３  保護膜
１１４  金属層
２００Ｐ  トランジスタ
２００Ｎ  トランジスタ
２１１Ｎ  シリサイド層
２１１Ｐ  シリサイド層
２１２Ｎ  シリサイド層
２１２Ｐ  シリサイド層
２１２Ｎ  シリサイド層
【図１】
2007027323.tif 000003
【図２−１】
2007027323.tif 000004
【図２−２】
2007027323.tif 000005
【図２−３】
2007027323.tif 000006
【図２−４】
2007027323.tif 000007
【図２−５】
2007027323.tif 000008
【図２−６】
2007027323.tif 000009
【図２−７】
2007027323.tif 000010
【図２−８】
2007027323.tif 000011
【図２−９】
2007027323.tif 000012
【図２−１０】
2007027323.tif 000013
【図２−１１】
2007027323.tif 000014
【図３】
2007027323.tif 000015
【図４−１】
2007027323.tif 000016
【図４−２】
2007027323.tif 000017
【図４−３】
2007027323.tif 000018
【図４−４】
2007027323.tif 000019
【図４−５】
2007027323.tif 000020
【図４−６】
2007027323.tif 000021