(57)【要約】  【課題】  高誘電体をゲート絶縁膜に用いた半導体装置において、リーク電流及び寄生容量を低減できるようにする。  【解決手段】  半導体装置は、半導体基板１の上部に互いに間隔をおいて形成されたソース領域８及びドレイン領域９と、半導体基板１におけるソース領域８及びドレイン領域９の間に形成されたチャネル領域１０と、チャネル領域１０の上に形成された第１の誘電体膜２と、第１の誘電体膜２の上に形成され、第１の誘電体膜２よりも高い誘電率を持つ第２の誘電体膜３と、第２の誘電体膜３におけるソース領域８側及びドレイン領域９側の各端面上に形成され、第２の誘電体膜３よりも低い誘電率を持つ第３の誘電体膜６と、第２の誘電体膜３及び第３の誘電体膜６の上に形成されたゲート電極５とを有している。【選択図】      図１
2007088322.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に互いに間隔をおいて形成されたソース領域及びドレイン領域と、
前記半導体基板における前記ソース領域及びドレイン領域の間に形成されたチャネル領域と、
前記半導体基板の前記チャネル領域の上に形成された第１の誘電体膜と、
前記第１の誘電体膜の上に形成され、前記第１の誘電体膜よりも高い誘電率を有する第２の誘電体膜と、
前記第２の誘電体膜における前記ソース領域側の端面及びドレイン領域側の端面のうち少なくとも前記ドレイン領域側の端面上に形成され、前記第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜と、
前記第２の誘電体膜及び第３の誘電体膜の上に形成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記第３の誘電体膜は、前記ゲート電極の側面上にも形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記半導体基板との間に位置する前記第３の誘電体膜の膜厚は、前記第１の誘電体膜の膜厚と前記第２の誘電体膜の膜厚との和よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域における前記チャネル領域側の端部及び前記ドレイン領域における前記チャネル領域側の端部のうち少なくとも前記ドレイン領域における前記チャネル領域側の端部は、前記ゲート電極の下方で且つ前記第３の誘電体膜の下側に位置することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の誘電体膜は、酸化ハフニウム、酸化ジルコニウム及び酸化アルミニウムのうちの少なくとも１つを含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第３の誘電体膜は、酸素及び窒素のうちの少なくとも一方とシリコンとを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の上に、第１の誘電体膜と該第１の誘電体膜よりも高い誘電率を有する第２の誘電体膜を順次形成する工程（ａ）と、
前記第２の誘電体膜の上にゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記ゲート電極におけるゲート長方向側の両端部のうちの少なくとも一方の端部の下側に位置する前記第２の誘電体膜をエッチングすることにより、前記ゲート電極の端部と前記半導体基板との間に空隙を形成する工程（ｃ）と、
前記空隙に、前記第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板における前記ゲート電極の両側方の領域に前記ゲート電極をマスクとしてイオン注入を行なうことにより、ソース領域及びドレイン領域をそれぞれ形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ｃ）において、前記空隙は、前記第２の誘電体膜における少なくともドレイン領域を形成する側の端部に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）において、前記空隙の下側に位置する前記第１の誘電体膜をもエッチングすることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）において、前記空隙の下側に位置する前記半導体基板の上部をもエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）において、前記第２の誘電体膜には、酸化ハフニウム、酸化ジルコニウム及び酸化アルミニウムのうちの少なくとも１つを含む誘電体を用いることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記工程（ｄ）において、前記第３の誘電体膜には、酸素及び窒素のうちの少なくとも一方とシリコンとを含む誘電体を用いることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）において、前記第３の誘電体膜を形成する際に、前記ゲート電極の側面上に、前記第３の誘電体膜からなるオフセットスペーサを形成することを特徴とする請求項７〜１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電体膜をゲート絶縁膜に用いた電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、大規模集積回路（ＬＳＩ:ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）における高集積化及び動作の高速化に伴ない、回路の基本素子であるＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタは、スケーリング則に従って微細化されてきている。スケーリング則は、ＭＩＳ型トランジスタにおけるゲート電極のゲート長及びゲート絶縁膜の膜厚等の寸法を同時に微細化することにより、トランジスタの電気的特性を向上させることを可能とする。ここで、例えばゲート電極におけるゲート長を０．１μｍ以下に設定する場合には、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を約２ｎｍ以下とする必要がある。
【０００３】
ところが、従来の酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜を２ｎｍ以下とすると、該ゲート絶縁膜を介した直接トンネル電流によるリーク電流が増大して、ＬＳＩの消費電力が増大してしまうという問題がある。そこで、近年、ゲート絶縁膜の構成材料に高誘電体（ｈｉｇｈ−ｋ）膜を用いる手法が提案されている。
【０００４】
高誘電体とは、一般に、比誘電率が４程度のＳｉＯ2 よりも高い比誘電率を持つ誘電体であり、例えば、酸化ハフニウム（ＨｆＯ2 ）、酸化ジルコニウム（ＺｒＯ2 ）又は酸化アルミニウム（Ａｌ2Ｏ3）等が挙げられる。このような、高誘電体をゲート絶縁膜に用いることにより、誘電率が高い分だけ、逆にゲート絶縁膜の物理的な膜厚を大きくすることができる。従って、ＥＯＴを小さくしながら、直接トンネル電流によるリーク電流を低減することが可能となる。
【０００５】
高誘電体をゲート絶縁膜に用いたＭＩＳ型の電界効果トランジスタには、例えば図１１に示す構造がある（例えば、特許文献１を参照。）。図１１に示すように、シリコンからなる半導体基板１０１の上には、ＳｉＯ2 又はＳｉＯＮからなる第１の誘電体膜１０２とＨｆＯ2 からなる第２の誘電体膜１０３により構成されたゲート絶縁膜１０４とが形成されている。ゲート絶縁膜１０４の上には、ドープトポリシリコンからなるゲート電極１０５が形成され、該ゲート電極１０５の両側面上で且つゲート絶縁膜１０４の上には絶縁性のサイドウォール１０６がそれぞれ形成されている。半導体基板１０１におけるサイドウォール１０６の外側の領域には、それぞれ不純物注入によりソース領域１０７及びドレイン領域１０８が形成され、半導体基板１０１におけるゲート絶縁膜１０４の下側で且つソース領域１０７とドレイン領域１０８との間の領域にはチャネル領域１０９が形成されている。
【０００６】
このような構造により、ゲート絶縁膜１０４のＥＯＴが２ｎｍ以下に確保される結果、直接トンネル電流によるリーク電流を低減し、且つ、チャネル領域１０９における固定電荷の発生及びキャリアの移動度の劣化を防ぐことができるので、ＭＩＳ型トランジスタの低消費電力化及び大電流化が図られている。
【特許文献１】特開２００３−６９０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来のゲート絶縁膜１０４に高誘電体を含むＭＩＳ型トランジスタには、以下の問題がある。
【０００８】
図１２は図１１のチャネル領域１０９におけるＡ−Ｂ線に沿った電界強度分布のシミュレーション結果を表わしている。電圧の印加条件は、ゲート電圧を０Ｖとし、ドレイン電圧を１Ｖとしている。図１２から明らかなように、半導体基板１０１における電界強度は、ゲート電極１０５におけるドレイン領域１０８側の端部（符号ＧＤ）において最大となる。
【０００９】
図１３は図１１に示す従来のＭＩＳ型トランジスタにおいて、ＥＯＴの値と半導体基板１０１内における最大電界強度との関係をシミュレーションにより求めた結果を表わし、図１４は図１１に示す従来のＭＩＳ型トランジスタにおいて、ＥＯＴの値と半導体基板１０１内におけるドレイン領域１０８と半導体基板１０１との間に流れるリーク電流との関係をシミュレーションにより求めた結果を表わしている。ここでは、ゲート長を７５ｎｍとし、第１の誘電体膜１０２の膜厚を１ｎｍとし、第２の誘電体膜の膜厚を４ｎｍとし、該第２の誘電体膜（高誘電体膜）の比誘電率を変化させている。電圧の印加条件は、トランジスタのオフ状態に相当するゲート電圧を０Ｖとし、ドレイン電圧を１Ｖとしている。
【００１０】
図１３から明らかなように、半導体基板１０１内における最大電界強度はＥＯＴの値が小さくなる程高くなる。これは、ＥＯＴの値が小さくなるに従ってゲート絶縁膜１０４の誘電率が高くなるためである。また、図１４から明らかなように、ＥＯＴの値が小さくなる程ドレイン・基板間のリーク電流は増加する。これは、図１３に示したように、ＥＯＴの値が小さくなるに従って半導体基板１０１内の最大電界強度が高くなるためである。
【００１１】
図１５は図１１に示す従来のＭＩＳ型トランジスタにおいて、ＥＯＴの値と寄生容量値との関係をシミュレーションにより求めた結果を表わしている。ここで、寄生容量はトランジスタのオン状態とオフ状態との平均値である。また、ゲート長を７５ｎｍとし、第１の誘電体膜１０２の膜厚を１ｎｍとし、第２の誘電体膜１０３の膜厚を４ｎｍとし、該第２の誘電体膜１０３の比誘電率を変化させている。動作周波数は１０ＭＨｚとしており、電圧の印加条件は、トランジスタのオフ状態ではゲート電圧を０Ｖとし、ドレイン電圧を１Ｖとしている。トランジスタのオン状態ではゲート電圧は１Ｖとし、ドレイン電圧を１Ｖとしている。図１５から明らかなように、寄生容量はＥＯＴの値が小さくなるに従って増加する。これは、容量値がゲート絶縁膜１０４の誘電率に比例するためである。
【００１２】
以上のように、図１１に代表される従来のＭＩＳ型半導体装置は、ＥＯＴの値を小さくするにつれて、チャネル領域におけるゲート電極のドレイン側の端部の下方において電界強度が増大する。このため、トランジスタに生じるリーク電流が増加して、消費電力が増大するという問題がある。さらに、ＥＯＴの値を小さくするにつれて、トランジスタの寄生容量が増大して、素子の高速化を図れないという問題がある。
【００１３】
本発明は、前記従来の問題を解決し、高誘電体をゲート絶縁膜に用いた半導体装置において、リーク電流及び寄生容量を低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は、半導体装置を、高誘電体を含むゲート絶縁膜の少なくともドレイン側の端部であって、半導体基板とゲート電極との間に誘電率がゲート絶縁膜を構成する高誘電体よりも低い他の誘電体膜を設ける構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の上部に互いに間隔をおいて形成されたソース領域及びドレイン領域と、半導体基板におけるソース領域及びドレイン領域の間に形成されたチャネル領域と、半導体基板のチャネル領域の上に形成された第１の誘電体膜と、第１の誘電体膜の上に形成され、第１の誘電体膜よりも高い誘電率を有する第２の誘電体膜と、第２の誘電体膜におけるソース領域側の端部及びドレイン領域側の端面のうち少なくともドレイン領域側の端面上に形成され、第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜と、第２の誘電体膜及び第３の誘電体膜の上に形成されたゲート電極とを備えていることを特徴とする。
【００１６】
本発明の半導体装置によると、ゲート電極の下側であって、第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜が第２の誘電体膜におけるソース領域側の端面及びドレイン領域側の端面のうち少なくともドレイン領域側の端面上に形成されているため、半導体基板（チャネル領域）におけるゲート電極の少なくともドレイン領域側の端部の下方に生じる電界の集中が緩和される。このため、オフ時のリーク電流を低減できるので、消費電力の低減を図ることができる。さらに、ゲート絶縁膜に第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜が含まれることになって寄生容量が低減するため、動作の高速化をも図ることができる。
【００１７】
本発明の半導体装置において、第３の誘電体膜はゲート電極の側面上にも形成されていることが好ましい。
【００１８】
本発明の半導体装置において、ゲート電極と半導体基板との間に位置する第３の誘電体膜の膜厚は、第１の誘電体膜の膜厚と第２の誘電体膜の膜厚との和よりも大きいことが好ましい。
【００１９】
本発明の半導体装置において、ソース領域におけるチャネル領域側の端部及びドレイン領域におけるチャネル領域側の端部のうち少なくともドレイン領域におけるチャネル領域側の端部は、ゲート電極の下方で且つ第３の誘電体膜の下側に位置することが好ましい。
【００２０】
本発明の半導体装置において、第２の誘電体膜は、酸化ハフニウム、酸化ジルコニウム及び酸化アルミニウムのうちの少なくとも１つを含むことが好ましい。
【００２１】
本発明の半導体装置において、第３の誘電体膜は、酸素及び窒素のうちの少なくとも一方とシリコンとを含むことが好ましい。
【００２２】
本発明に係る半導体装置の製造方法は、半導体基板の上に、第１の誘電体膜と該第１の誘電体膜よりも高い誘電率を有する第２の誘電体膜を順次形成する工程（ａ）と、第２の誘電体膜の上にゲート電極を形成する工程（ｂ）と、工程（ｂ）よりも後に、ゲート電極におけるゲート長方向側の両端部のうちの少なくとも一方の端部の下側に位置する第２の誘電体膜をエッチングすることにより、ゲート電極の端部と半導体基板との間に空隙を形成する工程（ｃ）と、空隙に第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板におけるゲート電極の両側方の領域にゲート電極をマスクとしてイオン注入を行なうことにより、ソース領域及びドレイン領域をそれぞれ形成する工程（ｅ）とを備えていることを特徴とする。
【００２３】
本発明の半導体装置の製造方法によると、ゲート電極におけるゲート長方向側の両端部のうちの少なくとも一方の端部の下側に位置する第２の誘電体膜をエッチングすることにより、ゲート電極の端部と半導体基板との間に空隙を形成し、その後、形成した空隙に第２の誘電体膜よりも低い誘電率を有する第３の誘電体膜を形成する。これにより、本発明の半導体装置を得ることことができるため、リーク電流及び寄生容量を低減することができる。
【００２４】
本発明の半導体装置の製造方法は、工程（ｃ）において、空隙は第２の誘電体膜における少なくともドレイン領域を形成する側の端部に形成することが好ましい。
【００２５】
本発明の半導体装置の製造方法は、工程（ｃ）において、空隙の下側に位置する第１の誘電体膜をもエッチングすることが好ましい。
【００２６】
また、本発明の半導体装置の製造方法は、工程（ｃ）において、空隙の下側に位置する半導体基板の上部をもエッチングすることが好ましい。
【００２７】
本発明の半導体装置の製造方法は、工程（ａ）において、第２の誘電体膜には、酸化ハフニウム、酸化ジルコニウム及び酸化アルミニウムのうちの少なくとも１つを含む誘電体を用いることが好ましい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｄ）において、第３の誘電体膜には、酸素及び窒素のうちの少なくとも一方とシリコンとを含む誘電体を用いることが好ましい。
【００２９】
本発明の半導体装置の製造方法は、工程（ｄ）において、第３の誘電体膜を形成する際に、ゲート電極の側面上に第３の誘電体膜からなるオフセットスペーサを形成することが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によると、ゲート電極の下側で且つゲート絶縁膜の少なくともドレイン領域側の端部に高誘電体からなるゲート絶縁膜よりも誘電率が低い他の誘電体膜を形成するため、チャネル領域の少なくともドレイン領域側の端部での電界の集中が緩和されるので、オフ時のリーク電流を低減できると共に寄生容量が低減する。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３２】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の上には、酸素及び窒素の少なくとも一方を含むシリコンからなる第１の誘電体膜２及び酸化ハフニウム（ＨｆＯ2 ）等の高誘電体からなる第２の誘電体膜３により構成されたゲート絶縁膜４とが形成されている。ゲート絶縁膜４の上には、ドープトポリシリコンからなるゲート電極５が形成されている。ゲート電極５におけるゲート長方向側の両端部は、ゲート絶縁膜４の上に庇状に張り出すように形成されている。
【００３３】
ゲート電極５におけるゲート長方向側の両側面上及びゲート絶縁膜４の両端面上には、第２の誘電体膜３よりも誘電率が低い、例えば酸素及び窒素の少なくとも一方を含むシリコンからなるオフセットスペーサとしての第３の誘電体膜６がスペーサ膜として形成されている。なお、第１の実施形態においては、ゲート絶縁膜４における第１の誘電体膜２及び第２の誘電体膜３のいずれの端部もゲート電極５の側面から内側に掘り込まれるように形成されているが、少なくとも第２の絶縁膜３の端部が掘り込まれていればよい。
【００３４】
第１の誘電体膜２と第３の誘電体膜６とは、同一の材料又は異なる材料のいずれでもよく、例えば、酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3Ｎ4）、酸窒化シリコン（ＳｉＯＮ）を用いることができる。また、酸化シリコンには、成膜温度が比較的に高いＨＴＯ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜を用いることができる。
【００３５】
高誘電体からなる第２の誘電体膜３には、比誘電率が２４程度のＨｆＯ2 に代えて、比誘電率が１１から１８．５程度の酸化ジルコニウム（ＺｒＯ2 ）又は比誘電率が８．５から１０程度の酸化アルミニウム（Ａｌ2Ｏ3）を用いることができる。また、第２の誘電体膜３は、ＨｆＯ2 からなる単層膜、又はＨｆＡｌＯ2／ＨｆＯ2 、ＨｆＡｌＯ2／ＨｆＯ2／ＨｆＡｌＯ2 等の積層膜であってもよい。
【００３６】
第３の誘電体膜６におけるゲート電極５及びゲート絶縁膜４の反対側の面上には、絶縁性のサイドウォール７がそれぞれ形成されている。なお、第３の誘電体膜６におけるサイドウォール７と半導体基板１との間に位置する部分は、特に設ける必要はない。
【００３７】
半導体基板１におけるサイドウォール７の外側の領域には、それぞれ不純物注入によりソース領域８及びドレイン領域９が形成され、半導体基板１におけるゲート絶縁膜４の下側で且つソース領域８及びドレイン領域９の間の領域にはチャネル領域１０が形成されている。なお、ソース領域８及びドレイン領域９におけるチャネル領域１０側の端部は、それぞれエクステンション領域８ａ、９ａを構成している。
【００３８】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３９】
図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４０】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１の主面上に、熱酸化法により厚さが１５ｎｍの犠牲酸化膜１１を形成する。その後、犠牲酸化膜１１を介してホウ素（Ｂ）等のＰ型不純物イオンを閾値電圧調整用にイオン注入し、続いて、熱処理を行なって、注入した不純物イオンを活性化させることにより、半導体基板１の上部にＰ型のチャネル領域１０を形成する。
【００４１】
次に、図２（ｂ）に示すように、フッ酸（ＨＦ）を含む水溶液によるウェットエッチングにより犠牲酸化膜１１を除去する。その後、半導体基板１を例えば温度が１０００℃程度の酸化性雰囲気の熱処理で酸化して、半導体基板１の主面上に厚さが１ｎｍの酸化シリコン（ＳｉＯ2 ）からなる第１の誘電体膜２を形成する。続いて、有機金属化学的気相成長（ＭＯＣＶＤ：ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、第１の誘電体膜２の上に厚さが４ｎｍのＨｆＯ2 からなる第２の誘電体膜３を形成する。
【００４２】
次に、図２（ｃ）に示すように、第２の誘電体膜３の上に、ゲート電極形成用の導電膜５Ａを形成する。ここでは、導電膜５Ａとしてリン（Ｐ）をドープした厚さが１５０ｎｍのポリシリコンを用いている。その後、導電膜５Ａの上にレジスト材を塗布し、リソグラフィ法により、導電膜５Ａにおけるゲート形成領域５０を覆うレジストパターン１２を形成する。
【００４３】
次に、図２（ｄ）に示すように、形成したレジストパターン１２をマスクとして、塩素（Ｃｌ2 ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスにより、導電膜５Ａに対してドライエッチングを行なうことにより、導電膜５Ａからゲート電極５を形成する。なお、このドライエッチ工程においては、第２の誘電体膜３をエッチングストッパとして用いる。また、このとき、第２の誘電体膜３におけるゲート形成領域５０を除く部分、さらには第１の誘電体膜２におけるゲート形成領域５０を除く部分は除去してもよい。
【００４４】
次に、図３（ａ）に示すように、レジストパターン１２を酸素プラズマを用いたアッシングにより除去する。その後、第１の誘電体膜２及び第２の誘電体膜３に対して、フッ酸を含む水溶液を用いた等方性のウェットエッチングにより、第２の誘電体膜３及び第１の誘電体膜２におけるゲート電極５の端部と半導体基板１との間に挟まれた部分を除去する。これにより、ゲート電極５のゲート長方向側の両端部と半導体基板１（チャネル領域１０）との間に空隙５ａがそれぞれ形成される。これと同時に、ゲート電極５の下側であって、第１の誘電体膜２及び第２の誘電体膜３から、それぞれゲート長方向側の両端部が除去されてなるゲート絶縁膜４が形成される。
【００４５】
次に、図３（ｂ）に示すように、例えば、温度が７００℃程度の熱ＣＶＤ法により、ゲート電極５の上面及び両側面、ゲート絶縁膜４の空隙５ａから露出した両端面並びに半導体基板１の主面上に、厚さが５ｎｍの酸化シリコン（ＨＴＯ）からなる第３の誘電体膜６を形成する。ＨＴＯはステップカバレッジ性に優れるため、ゲート電極５と半導体基板１との間の空隙５ａにも効率良く第３の誘電体膜６が形成される。また、第３の誘電体膜６におけるゲート電極５の側面上部分はオフセットスペーサ膜６ａとして用いることができる。続いて、ゲート電極５及びオフセットスペーサ膜６ａをマスクとして、半導体基板１に対して、例えば注入エネルギーが４ｋｅＶで、注入ドーズ量が１×１０15／ｃｍ2 の注入条件でヒ素（Ａｓ）イオンを基板面にほぼ垂直に注入することにより、半導体基板１におけるゲート電極５の両側方にエクステンション領域８ａ、９ａをそれぞれ形成する。なお、ここでは、第３の誘電体膜６を半導体基板１上に残したまま、エクステンション領域８ａ、９ａを形成するイオン注入を行なったが、イオン注入の前に、第３の誘電体膜６におけるオフセットスペーサ膜６ａとして機能しない部分を異方性エッチングにより除去してもよい。
【００４６】
次に、図３（ｃ）に示すように、減圧ＣＶＤ法により、第３の誘電体膜６を覆うようにシリコン窒化（Ｓｉ3Ｎ4）膜を形成した後、シリコン窒化膜に対してドライエッチングによるエッチバックを行なうことにより、ゲート電極５の両側面上に、窒化シリコンからなるサイドウォール７を形成する。その後、露出した第３の誘電体膜６に対してドライエッチングによるエッチバックを行なうことにより、ゲート電極５とサイドウォール７との間及びサイドウォール７と半導体基板１との間にスペーサ膜となるほぼＬ字型の第３の誘電体膜６（オフセットスペーサ膜６ａを含む）を形成する。なお、図３（ｂ）に示す工程において、イオン注入の前に第３の誘電体膜６におけるオフセットスペーサ膜６ａとして機能しない部分を異方性エッチングにより除去した場合には、サイドウォール７を形成した後に第３の誘電体膜６に対してドライエッチングによるエッチバックを行なう必要はなく、ゲート電極５とサイドウォール７との間にスペーサ膜となるほぼＩ字型の第３の誘電体膜６が形成される。続いて、ゲート電極５、第３の誘電体膜６（オフセットスペーサ膜６ａ）及びサイドウォール７をマスクとして、半導体基板１に対して、注入エネルギーが２０ｋｅＶで、注入ドーズ量が４×１０15／ｃｍ2 の注入条件で、Ａｓイオンを基板面にほぼ垂直に注入する。その後、温度が１０００℃で３秒間の熱処理を行なって、注入したＡｓイオンを活性化させることにより、半導体基板１におけるサイドウォール７の両側方の領域で、且つエクステンション領域８ａ、９ａとそれぞれ接続されたソース領域８及びドレイン領域９を形成する。これにより、図１に示す半導体装置を形成することができる。
【００４７】
なお、図３（ａ）の工程において、高誘電体からなる第２の誘電体膜３に、第１の誘電体膜２とエッチング選択比が大きく異なる材料、すなわち、第２の誘電体膜３が第１の誘電体膜２と比べてエッチングレートが大きい材料を用いると、空隙５ａが第２の誘電体膜３にのみ形成される。
【００４８】
また、ゲート電極５の上面のみを選択的に露出した後、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の金属膜を堆積し、その後、熱処理により堆積した金属膜とゲート電極５を構成するポリシリコンとを完全にシリサイド化することにより、ゲート電極５をＦＵＳＩ（ｆｕｌｌｙ ｓｉｌｉｃｉｄｅｄ）化してもよい。
【００４９】
以下、第１の実施形態に係る半導体装置の電気的特性について図面を用いて説明する。
【００５０】
図４は第１の実施形態に係る半導体装置と従来の半導体装置とにおいて、ゲート絶縁膜のＥＯＴの値と半導体基板内における最大電界強度との関係をシミュレーションにより求めた結果を表わし、図５は第１の実施形態に係る半導体装置と従来の半導体装置とにおいて、ゲート絶縁膜のＥＯＴの値と半導体基板内におけるドレイン領域と半導体基板との間に流れるリーク電流との関係をシミュレーションにより求めた結果を表わしている。ここでは、ゲート長を７５ｎｍとし、第１の誘電体膜の膜厚を１ｎｍとし、第２の誘電体膜の膜厚を４ｎｍとし、該第２の誘電体膜（高誘電体膜）の比誘電率を変化させている。電圧の印加条件は、トランジスタのオフ状態に相当するゲート電圧を０Ｖとし、ドレイン電圧を１Ｖとしている。
【００５１】
図４に示すように、第１の実施形態（本発明）に係る半導体装置は、従来の半導体装置と比べて、チャネル領域におけるドレイン領域側の最大電界強度を低減することができる。特に、ゲート絶縁膜４のＥＯＴの値が小さくなる程、従来の半導体装置と比べて最大電界強度を低減することができる。これは、本実施形態においては、チャネル領域１０における電界が集中するドレイン領域９側の端部であって、ゲート電極５のドレイン領域９側の下側に、誘電率が第２の誘電体膜３よりも低い第３の誘電体膜６を形成しているためである。
【００５２】
また、図５に示すように、第１の実施形態（本発明）に係る半導体装置は、従来の半導体装置と比べてオフ時のリーク電流を低減することができる。特に、ＥＯＴの値が小さくなる程、従来の半導体装置よりもリーク電流を低減することができる。これは、本実施形態に係る半導体装置は、図４に示したように、チャネル領域１０のドレイン領域９側の端部において最大電界強度を低減できるためである。これにより、従来の半導体装置と比べてリーク電流が低下するため、消費電力の低減を図ることができる。
【００５３】
なお、図１に示すように、ドレイン領域９におけるチャネル領域１０側の端部は、ゲート電極５の下方で且つ第３の誘電体膜６の下側に位置することが好ましい。
【００５４】
図６は第１の実施形態に係る半導体装置と従来の半導体装置とにおいて、ゲート絶縁膜のＥＯＴの値と寄生容量値との関係をシミュレーションにより求めた結果を表わしている。ここで、寄生容量はトランジスタのオン状態とオフ状態との平均値である。また、ゲート長を７５ｎｍとし、第１の誘電体膜の膜厚を１ｎｍとし、第２の誘電体膜の膜厚を４ｎｍとし、該第２の誘電体膜の比誘電率を変化させている。動作周波数は１０ＭＨｚとしており、電圧の印加条件は、トランジスタのオフ状態ではゲート電圧を０Ｖとし、ドレイン電圧を１Ｖとしている。トランジスタのオン状態ではゲート電圧は１Ｖとし、ドレイン電圧を１Ｖとしている。図６に示すように、第１の実施形態（本発明）に係る半導体装置は、従来の半導体装置と比べて寄生容量値を低減することができる。特に、ゲート絶縁膜のＥＯＴの値が小さくなる程、従来の半導体装置と比べて寄生容量値を低減することができる。これは、本実施形態に係る半導体装置は、ゲート電極５のドレイン領域９側の端部の下側に、誘電率が第２の誘電体膜３よりも低い第３の誘電体膜６を形成しているためである。
【００５５】
すなわち、第１の実施形態においては、ゲート電極５におけるドレイン領域９側の端部の下側に、誘電率がチャネル領域１０の上方に形成された高誘電体からなる第２の誘電体膜３よりも低い第３の誘電体膜６を設けているため、半導体装置における寄生容量値を低減することができる。これにより、従来の半導体装置と比べて寄生容量値を低減できるので、動作の高速化を図ることができる。
【００５６】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００５７】
図７は本発明の第１の実施形態の一変形例に係る半導体装置の断面構成を示している。図７において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５８】
図７に示すように、本変形例においては、高誘電体からなる第２の誘電体膜３よりも誘電率が低い第３の誘電体膜６の膜厚を、ゲート電極５の両端部の下側においてゲート絶縁膜４の膜厚よりも大きくしている。これにより、第１の実施形態により得られる効果よりもさらに高い効果を得ることができる。
【００５９】
本変形例に係る半導体装置は、図８に示すように、第１の誘電体膜２及び第２の誘電体膜３からフッ酸を含む水溶液によるエッチングによりゲート絶縁膜４を形成すると共に、ゲート電極５のゲート長方向側の両端部にそれぞれ空隙５ａを形成する工程において、半導体基板１の上部をエッチングして凹部領域を設けることにより形成することができる。
【００６０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６１】
図９は本発明の第２の実施形態に係る半導体装置の断面構成を示している。図９において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
第２の実施形態は、図１２に示したように、チャネル領域１０のドレイン領域９側の端部が最も電界強度が高くなることから、第１の誘電体膜２及び第２の誘電体膜３のうちのドレイン領域９側の端部のみを除去して、除去されてなる空隙５ａに第２の誘電体膜３よりも誘電率が低い第３の誘電体膜６を形成する。
【００６３】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６４】
図１０（ａ）〜図１０（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６５】
まず、図１０（ａ）に示すように、第１の実施形態に係る半導体装置の製造方法と同様に、半導体基板１の上部にイオン注入により、チャネル領域１０を形成する。続いて、半導体基板１の主面上に、厚さが１ｎｍの酸化シリコンからなる第１の誘電体膜２と、厚さが４ｎｍの高誘電体例えばＨｆＯ2 からなる第２の誘電体膜３と、ドープトポリシリコンからなるゲート電極形成用の導電膜を順次形成する。続いて、リソグラフィ法により、導電膜上のゲート形成領域５０に第１のレジストパターン２２を形成し、その後、形成した第１のレジストパターンをマスクとしたドライエッチングにより、導電膜からゲート電極５と、第１の誘電体２及び第２の誘電体膜３からなるゲート絶縁膜４を形成する。
【００６６】
次に、図１０（ｂ）に示すように、第１のレジストパターン２２を除去した後、ゲート電極５を含む半導体基板１上に、再度レジスト材を塗布し、リソグラフィ法により、半導体基板１におけるドレイン形成領域及びゲート電極５におけるドレイン形成領域側の端部を露出する開口部を有する第２のレジストパターン２３を形成する。続いて、形成した第２のレジストパターン２３及びゲート電極５をエッチングマスクとしてをフッ酸を含む水溶液を用いた等方性のウェットエッチングによって、ゲート絶縁膜４におけるドレイン形成領域側の端部を除去することにより、ゲート電極５のドレイン形成領域側の端部と半導体基板１（チャネル領域１０）との間に空隙５ａを形成する。これにより、ゲート電極５の下側であって、第１の誘電体膜２及び第２の誘電体膜３から、ドレイン形成領域側の端部が除去されてなるゲート絶縁膜４が形成される。
【００６７】
次に、図１０（ｃ）に示すように、第２のレジストパターン２２を除去した後、例えば温度が７００℃程度の熱ＣＶＤ法により、ゲート電極５の上面及び両側面、ゲート絶縁膜４の両端面並びに半導体基板１の主面上に、厚さ５ｎｍの酸化シリコン（ＨＴＯ）からなる第３の誘電体膜６を形成する。
【００６８】
その後は、第１の実施形態と同様にして、エクステンション領域８ａ、９ａを、ゲート電極５及び第３の誘電体膜６におけるゲート電極５の側面上部分に形成されたオフセットスペーサ膜６ａをマスクとしたイオン注入により形成する。続いて、絶縁性のサイドウォール７をゲート電極５の両側面上に第３の誘電体膜６を介在させて形成した後、ゲート電極５、第３の誘電体膜６（オフセットスペーサ膜６ａ）及びサイドウォール７をマスクとして、イオン注入により、ソース領域８とドレイン領域９とをそれぞれ形成する。これにより、図９に示す第２の実施形態に係る半導体装置を得る。
【００６９】
第２の実施形態によると、チャネル領域１０における電界が集中するドレイン領域９側の端部であって、ゲート電極５のドレイン領域９側の下側にのみ、誘電率が第２の誘電体膜３よりも低い第３の誘電体膜６を形成している。これにより、第１の実施形態と同様の効果を得ることができる。
【００７０】
その上、第２の実施形態においては、ゲート絶縁膜４におけるソース領域８側の端部には高誘電体からなる第２の誘電体膜３が残されているため、半導体装置（トランジスタ）としての駆動能力は第１の実施形態よりも高くなる。
【００７１】
なお、第２の実施形態においても、第１の実施形態の一変形例と同様に、図１０（ｂ）に示す工程において、ゲート電極５のドレイン形成領域側の下端部と半導体基板１との間に空隙５ａを形成する際に、半導体基板１の上部に対してエッチングを行なってもよい。さらには、ゲート電極５をＦＵＳＩ化してもよい。
【００７２】
また、第１の実施形態及びその変形例並びに第２の実施形態において、ゲート絶縁膜４は、酸化シリコンからなる第１の誘電体膜２と高誘電体からなる第３の誘電体膜３との２層構造としたが、２層構造に限られない。すなわち、ゲート絶縁膜４は、高誘電体からなる単層膜又は高誘電体膜を含む３層以上の積層構造としてもよい。
【００７３】
また、第１の誘電体膜２として、熱酸化法によるシリコン酸化膜を用いたが、一酸化窒素（ＮＯ）雰囲気又は一酸化二窒素(Ｎ2Ｏ）雰囲気により形成した酸窒化シリコン（ＳｉＯＮ）膜を用いることができる。
【００７４】
また、酸化シリコンからなる第３の誘電体膜６を熱ＣＶＤ法により形成したが、例えば温度が８００℃程度の酸化性雰囲気の熱処理により酸化して形成してもよい。また、第３の誘電体膜６の組成は酸化シリコンに限られず、前述したように、例えば酸窒化シリコン又は窒化シリコン等の窒素及び酸素の少なくとも一方とシリコンとを含む誘電体が好ましい。
【００７５】
また、ゲート電極５の端部と半導体基板１との間に形成した空隙５ａを必ずしも第３の誘電体膜６によって必ずしも埋め込まれる必要はない。たとえ空隙５ａの全部又は一部が残っていたとしても、空隙５ａの誘電率は酸化シリコン等よりもさらに低くなるだけだからである。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置及びその製造方法は、リーク電流を低減できると共に寄生容量が低減するという効果を有し、特に、高誘電体膜をゲート絶縁膜に用いたＭＩＳ型トランジスタを有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図４】本発明の第１の実施形態に係る半導体装置と従来の半導体装置とにおけるＥＯＴと半導体基板内の最大電界強度との関係をシミュレーションにより求めたグラフである。
【図５】本発明の第１の実施形態に係る半導体装置と従来の半導体装置とにおけるＥＯＴとドレイン・基板間のリーク電流との関係をシミュレーションにより求めたグラフである。
【図６】本発明の第１の実施形態に係る半導体装置と従来の半導体装置とにおけるＥＯＴと寄生容量との関係をシミュレーションにより求めたグラフである。
【図７】本発明の第１の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図８】本発明の第１の実施形態の一変形例に係る半導体装置の製造方法の要部を示す一工程の構成断面図である。
【図９】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１１】従来の半導体装置（ＭＩＳ型トランジスタ）を示す構成断面図である。
【図１２】図１１のＡ−Ｂ線に沿った電界強度分布をシミュレーションにより求めたグラフである。
【図１３】従来の半導体装置におけるＥＯＴと半導体基板内の最大電界強度との関係をシミュレーションにより求めたグラフである。
【図１４】従来の半導体装置におけるＥＯＴとドレイン・基板間のリーク電流との関係をシミュレーションにより求めたグラフである。
【図１５】従来の半導体装置におけるＥＯＴと寄生容量との関係をシミュレーションにより求めたグラフである。
【符号の説明】
【００７８】
１    半導体基板
２    第１の誘電体膜
３    第２の誘電体（高誘電体膜）
４    ゲート絶縁膜
５    ゲート電極
５Ａ  導電膜
５ａ  空隙
５０  ゲート形成領域
６    第３の誘電体膜（低誘電体膜）
６ａ  オフセットスペーサ膜
７    サイドウォール
８    ソース領域
８ａ  エクステンション領域
９    ドレイン領域
９ａ  エクステンション領域
１０  チャネル領域
１１  犠牲酸化膜
１２  レジストパターン
２２  第１のレジストパターン
２３  第２のレジストパターン
【図１】
2007088322.tif 000003
【図２】
2007088322.tif 000004
【図３】
2007088322.tif 000005
【図４】
2007088322.tif 000006
【図５】
2007088322.tif 000007
【図６】
2007088322.tif 000008
【図７】
2007088322.tif 000009
【図８】
2007088322.tif 000010
【図９】
2007088322.tif 000011
【図１０】
2007088322.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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