(57)【要約】【課題】  高耐圧、低オン抵抗がバランスよく実現され、破壊耐量の高い半導体装置を提供する。【解決手段】  半導体基板３８と、半導体基板３８の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層２０と、を含み、並列ｐｎ層２０では、第二導電型仕切り領域が任意の隣接する第二導電型仕切り領域間の距離を基本周期とするように周期的に形成され、かつ、電流を流す素子形成領域３４のＳA／Ｓ（式中、ＳAは第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域３２の前記主面に平行な面における断面積である）よりも、素子形成領域３４を取り囲む外周領域３６の少なくとも一部分のＳA／Ｓの方が大きい。【選択図】  図１
2007027313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層と、を含み、
前記並列ｐｎ層では、前記第二導電型仕切り領域が任意の隣接する第二導電型仕切り領域間の距離を基本周期とするように周期的に形成され、かつ
電流を流す素子形成領域のＳA／Ｓ（式中、ＳAは前記第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは前記第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域の前記主面に平行な面における断面積である）よりも、当該素子形成領域を取り囲む外周領域の少なくとも一部分のＳA／Ｓの方が大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第二導電型仕切り領域がコラム状であり、各々が前記半導体基板の厚さ方向に配向し、かつ、平面視したときに二次元的に配置されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第二導電型仕切り領域は、平面視したときに斜方格子状に配置されて設けられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
一般に半導体装置は、片面に電極部を持つ横型と、両面に電極部を持つ縦型とに大別できる。特に縦型の半導体装置は、チャネルがウェハ表面に形成される横型に比べて、チャネルをウェハに垂直に形成するトレンチゲート構造を用いることから、セルサイズを縮小しやすくオン電流をさらに増大させることができる。このような縦型の半導体装置は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とがともに基板の厚み方向（縦方向）となる。この相対向する二つの主面に設けられた電極間に電流が流される縦型半導体装置において、高耐圧化を図るには、両電極間の高抵抗層の比抵抗を大きく、厚みを持たせなければならなかった。このため、高耐圧の半導体装置ほど、オン抵抗が大きくなる傾向にあった。
【０００３】
また、低オン抵抗を実現するには、ドリフト電流が流れるドリフト領域の不純物濃度を増加させるか、ドリフト領域の厚みを小さくする必要がある。このようにすると、オフ時に生じる空乏層の厚みが減少して、耐圧が下がってしまう。このように、耐圧とオン抵抗とはトレードオフの関係にある。低消費電力の素子の小型化を実現するためには、素子の高耐圧を維持しつつ、低オン抵抗を実現する必要がある。
【０００４】
近年、このような低消費電力を実現する素子として、いわゆるスーパージャンクションを用いた半導体装置の構造が提案されている。このような半導体装置の例が特許文献１に開示されている。このスーパージャンクション構造では、電流を流す素子形成部で構成されるドリフト部分が単一の導電型層ではなく、縦型層状のｎ型領域と縦型層状のｐ型領域の仕切り領域を交互に繰り返して多重接合とした並列ｐｎ構造である。ドリフト部における不純物濃度を高めてオン抵抗を低減することができる一方で、オフ状態では各ｐｎ接合に沿った空乏層が横方向に拡張してドリフト部の層全体が空乏化するため、高耐圧化を図ることもできる。
【０００５】
一方、スーパージャンクション構造による高耐圧化に伴い、素子形成部の外周部での耐圧を確保できる構造の設計が困難になってきている。特許文献１には、スーパージャンクション構造の特徴である並列ｐｎ構造を素子形成部だけではなく外周部にまで延長する各種の構造が提案されている。たとえば、素子形成部であるドリフト部およびその外周部である耐圧構造部のそれぞれにおけるｐｎ繰り返しピッチを等しくして、耐圧構造部の不純物濃度をドリフト部よりも小さくしたり（図１（ａ），（ｂ））、両領域の不純物濃度を同じにして耐圧構造部のｐｎ繰り返しピッチをドリフト部よりも広くしたり（図４（ａ），（ｂ））、または狭くする（図７）ことで、高耐圧および低オン抵抗の半導体装置を実現する技術が開示されている。いずれの場合も、平面視した場合に、並列ｐｎ層はストライプ状に一次元的に形成されている。
【特許文献１】特開２００１−２９８１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ｐｎ繰り返し領域のｐ型仕切り領域を二次元に配置してなるスーパージャンクション構造を有する半導体装置の方が、一次元的に配置されたストライプ状の半導体装置よりもオン抵抗が低いことが知られている。従って、二次元的にｐ型仕切り領域を配置する構造で、外周構造の高耐圧を保証できることが望ましい。
【０００７】
特許文献１に記載の技術では、ストライプ状であるｐ型仕切り領域を一次元的に配置する際に、そのピッチを変えることで高耐圧を実現している。この考えをｐ型仕切り領域を二次元的に配置する半導体装置に適用しようとすると、ｐ型仕切り領域の配置などの設計が困難であることから、ストライプ状の半導体装置での考え方をそのまま適用することが困難である。したがって、ｐ型仕切り領域が二次元的に配置されたスーパージャンクション構造を有する半導体装置にて、外周領域にて高耐圧を実現することが困難であった。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、
前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層と、を含み、
前記並列ｐｎ層では、第二導電型仕切り領域が任意の隣接する第二導電型仕切り領域間の距離を基本周期とするように周期的に形成され、かつ
電流を流す素子形成領域のＳA／Ｓ（式中、ＳAは前記第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは前記第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域の前記主面に平行な面における断面積である）よりも、当該素子形成領域を取り囲む外周領域の少なくとも一部分のＳA／Ｓの方が大きいことを特徴とする半導体装置。
【０００９】
本発明の半導体装置によれば、任意の隣接する第二導電型仕切り領域間の距離を基本周期として周期的に第二導電型仕切り領域を形成することで、全領域において第二導電型仕切り領域が等しいピッチで形成される。また、一つの第二導電型仕切り領域およびその周囲の第一導電型ドリフト領域から周期的に構成される単位構造領域あたりの第二導電型仕切り領域の占める割合（ＳA／Ｓ）を、素子形成領域よりも外周領域の方を大きくすることで、外周領域の第二導電型仕切り領域が素子形成領域の第二導電型仕切り領域よりも大きくなる。さらに、両特徴を組み合わせることで、単位構造領域あたりの第一導電型ドリフト領域について、素子形成領域の方が外周領域よりも大きくなる。これにより、外周領域において素子形成領域よりも耐圧をあげることができ、半導体装置としての破壊耐量をあげることができる一方で、素子形成領域における低オン抵抗化を得ることができる。
【発明の効果】
【００１０】
本発明によれば、高耐圧、低オン抵抗がバランスよく実現され、破壊耐量の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
（第一の実施形態）
図１（ａ）は、前記半導体装置の第一の実施形態の最外郭部分の構成の上面図であり、図１（ｂ）は図１（ａ）のａ−ａ'部分の断面図である。
【００１３】
図１（ａ）および図１（ｂ）に示したように、第一の実施形態は、半導体基板３８と、半導体基板３８の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層２０と、を含む。
【００１４】
さらに、並列ｐｎ層２０では、第二導電型仕切り領域が任意の隣接する第二導電型仕切り領域間の距離を基本周期とするように周期的に形成され、かつ、電流を流す素子形成領域３４のＳA／Ｓ（式中、ＳAは第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域３２の前記主面に平行な面における断面積である）よりも、素子形成領域３４を取り囲む外周領域３６の少なくとも一部分のＳA／Ｓの方が大きいことを特徴としている。
【００１５】
ここで、半導体基板３８は、高濃度のｎ型（ｎ＋型）半導体基板１３および当該ｎ＋型半導体基板１３の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層１２からなる。この半導体基板３８の主面にソース電極１１および裏面にドレイン電極１０がそれぞれ形成されている。
【００１６】
また、並列ｐｎ層２０には、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域としてのｎ型半導体層１５および第二導電型仕切り領域としてのｐ型半導体層１４，１６，１８が交互に配置されている。これらｐ型半導体層１４，１６，１８は、図１（ｂ）に示したようにコラム状であり、各々が前記半導体基板の厚さ方向に配向し、かつ、図１（ａ）に示したように平面視したときに二次元的に配置されている。
【００１７】
また、前記並列ｐｎ層２０を取り囲むようにフィールド酸化膜２６が形成され、このフィールド酸化膜２６を覆うようにポリシリコンからなるフィールド電極２８が形成され、さらにフィールド電極２８を覆うように層間絶縁膜３０が形成されている。なお、フィールド電極２８は、フィールド酸化膜２６を覆っていればよく、並列ｐｎ層２０の外周領域３６のｐ型半導体層１８とは電気的に接続していなくても、本発明の効果を得ることができる。
【００１８】
また、外周領域３６であって、フィールド酸化膜２６の素子形成領域側にもｐ型半導体層１６が設けられており、これらｐ型半導体層１６および素子形成領域３４のｐ型半導体層１４では、隣接するもの同士でｐベースを形成している。さらに、ｐ型半導体層１８とｐ型半導体装置１６とは接続しない。
【００１９】
一方、ｎ型半導体層１５には、トレンチが形成されたところにゲート電極２２が接続されており、半導体基板３８の主面近くでこのゲート電極２２の周囲に、ソース領域２３が形成され、さらにソース領域２３の表面には層間絶縁膜３０が形成されている。また、分離された各層間絶縁膜３０の間には、ソース電極１１がｐ型半導体層１４と接続するためのｐコンタクト２１が形成されている。ｐベースを形成するｐ型半導体層１４が形成される領域は、ゲート電極２２から印加された電圧により電流が流れることから素子形成領域３４と呼ぶ。
【００２０】
このような構成により、オン状態では、前記ｐベース内のゲート電極２２に接する部分であって、ソース領域２３とｎ型半導体層１５との間にチャネルが形成され、ソース電極１１からドレイン電極１０に向かって電流が流れる。一方で、オフ状態では、並列ｐｎ層２０のｎ型半導体層１５とｐ型半導体層１４，１６，１８の接合部分で空乏化し、隣接するｐ型半導体層１４，１６，１８の間のｎ型半導体層１５に空乏領域が拡がる。
【００２１】
ここで、オフ状態とは、ゲート電極２２からの電圧印加がなく接合部分に電流が流れずに、ソース−ドレイン間にかかっている電圧が接合部分にかかっている状態をいう。オン状態とは、ゲート電極２２に電圧が印加されてｐベースが反転した結果抵抗が低くなり、ソース−ドレイン間の電圧も非常に小さくなった結果、接合部分に電流が流れる状態をいう。
【００２２】
ここで、図１に示したような半導体装置を作製する手順について、図２（ａ）〜（ｃ）を参照しながら説明する。
まず、図２（ａ）に示したように、高濃度のｎ＋型の半導体基板１３主面に、たとえばリン（Ｐ）をドープしながらシリコンをエピタキシャル成長させてエピタキシャル層１２を形成する。つづいて、外周領域３６において、エピタキシャル層１２表面に素子分離領域を形成する。この素子分離領域は、例えば熱酸化により、ＬＯＣＯＳ（local oxidation of silicon）であるフィールド酸化膜２６とすることができる。
【００２３】
次いで、エピタキシャル層１２表面にたとえばボロン（Ｂ）をイオン注入して、前記素子分離領域以外の領域の表面にｐ型半導体層であるベース領域２５を形成する。
【００２４】
その後、フォトリソグラフィ技術により、エピタキシャル層１２表面を選択的にエッチングしてトレンチを形成する。つづいて、図示しないが熱酸化によりトレンチの内壁およびｎ型半導体層１５表面にシリコン酸化膜を形成する。その後、エピタキシャル層１２表面に形成されたシリコン酸化膜を除去して、トレンチ内に残ったシリコン酸化膜をゲート絶縁膜２７とする。次いで、ＣＶＤ（chemical vapor deposition）法により、トレンチ内およびエピタキシャル層１２表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、トレンチ内およびエピタキシャル層１２表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。これにより、図２（ａ）に示したようなパターンを有するゲート電極２２およびフィールド電極２８が形成される。
【００２５】
続いて、フォトリソグラフィ技術により、たとえば砒素（Ａｓ）をイオン注入して前記ベース領域２５表面のゲート電極２２の周囲に高濃度のｎ型（ｎ＋型）のソース領域２３を形成する。
【００２６】
次いで、図２（ｂ）に示したように、所定形状のマスク３１を形成し、このマスク３１を用いてエピタキシャル層１２表面にたとえばボロン（Ｂ）をイオン注入する（図２（ｂ））。マスク３１は、形成しようとするｐ型半導体層１４，１６，１８に相当する開口を有しており、マスク３１を通じたイオン注入により、素子形成領域３４よりも外周領域３６の方にて、ｐ型半導体層の深さ方向に垂直な方向における断面積を大きくすることができるとともに、イオン注入後に形成されるｐ型半導体層に含まれる不純物量が、素子形成領域３４の単位構造領域３２よりも外周領域３６の単位構造領域３２の方において大きくなる。また、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことができる。その後、マスク３１をエッチングにより除去する（図２（ｃ））。本実施の形態において、ｐ型半導体層１４，１６，１８は、ドレイン領域として機能するｎ＋型半導体基板１３に達しない深さに形成され、またｐ型半導体層１４，１６，１８のそれぞれの間にはｎ型半導体層１５が形成され、これらで並列ｐｎ層２０が形成される。
【００２７】
続いて、エピタキシャル層１２表面に絶縁膜を形成して所定形状にパターニングして、層間絶縁膜３０を形成する。次いで、たとえばアルミニウムをターゲットとしたスパッタ法により、電極層を形成する。その後、電極層を所定形状にパターニングすることにより、ソース電極１１を形成する。半導体基板３８の裏面にも同様のスパッタ法によりドレイン電極１０を形成する。これにより、図１（ａ）および図１（ｂ）に示した構造の半導体装置が得られる。
【００２８】
ここでは、ｐ型半導体層１８の形成前にフィールド電極２８が形成される例を示したが、それ以外の手順、たとえば前記ベース領域、ソース領域２３、フィールド電極２８のいずれを先に形成するかについてはとくに制限はない。これらは、上述した手順とは異なる順序で形成してもよい。
【００２９】
また、並列ｐｎ層２０では、図１（ａ）に示したように、ｐ型半導体層１４，１６，１８がコラム状に形成され、任意の隣接するｐ型半導体層１４の中心Ｃ１およびｐ型半導体層１６の中心Ｃ２の距離Ｖ１（ベクトルＶ１の大きさ）、および前記中心Ｃ１および他の隣接するｐ型半導体層１６の中心Ｃ３の距離Ｖ２（ベクトルＶ２の大きさ）を基本周期とするように周期的に形成されている。すなわち、各ｐ型半導体層１４，１６，１８は、コラム状であり、かつ、素子形成領域３４と外周領域３６とで等しいピッチを保ちながら二次元的に配置されている。また、ベクトルＶ１およびベクトルＶ２が直交すれば、平面視したときに、ｐ型半導体層１４，１６，１８は正方格子状に、斜交すれば斜方格子状に、それぞれ配置されることになる。トレンチ状のゲート電極２２の形成の容易さ、ゲート電極２２の交点における電流の集中による影響を最小にするという観点からは、斜方格子状にｐ型半導体層１４，１６，１８を配置することが好ましい。
【００３０】
また、素子形成領域３４のＳA／Ｓよりも、外周領域３６のＳA／Ｓの方が大きくなるようにｐ型半導体層を形成して、前述の特徴と組み合わせることにより、単位構造領域３２あたりのｐ型半導体層の占める割合が外周領域３６の方が素子形成領域３４よりも大きくなる一方で、ｎ型半導体層１５の占める割合が素子形成領域３４の方が外周領域３６よりも大きくなる。
【００３１】
また、外周領域３６におけるｐ型半導体層の配置については、図３に示したように、素子形成領域３４と外周領域３６との境目から外側に向かって、素子形成領域３４のｐ型半導体層１４よりも大きなＳA／Ｓを有するｐ型半導体層１６，１８を形成してもよい。図３においては、外周領域３６では、フィールド酸化膜２６の端面７０よりも内側、外側のいずれも同じ大きさのｐ型半導体層１６，１８を有する例が示されている。
【００３２】
また、例えば図４に示したように、外周領域３６の一部分、例えばフィールド酸化膜２６の端面７０より外側に向かって、素子形成領域３４のｐ型半導体層１４よりも大きなＳA／Ｓを有するｐ型半導体層１９を形成するとともに、素子形成領域３４と外周領域３６との境目からフィールド酸化膜２６の端面７０までの領域において、素子形成領域３４のｐ型半導体層１４と同じ大きさのＳA／Ｓを有するｐ型半導体層１７を形成してもよい。
【００３３】
なお、図には示さないが、素子形成領域３４と外周領域３６との境目からフィールド酸化膜２６の端面７０（または半導体装置の端部）に向かって、徐々にＳA／Ｓが大きくなるようにｐ型半導体層を形成してもよい。また、外周領域３６の一部分、例えば素子形成領域３４と外周領域３６との境目からフィールド酸化膜２６の端面７０に素子形成領域３４のｐ型半導体層よりも大きなＳA／Ｓを有するｐ型半導体層を形成するとともに、フィールド酸化膜２６の端面７０から外側は素子形成領域３４のｐ型半導体層と同じ程度の大きさのＳA／Ｓを有するｐ型半導体層を形成してもよい。
【００３４】
また、単位構造領域３２は、ｐ型半導体層を少なくとも一つ含み、平面を隙間なく敷き詰められる形状をいう。このような単位構造領域３２として、図に示したようなｐ型半導体層を一つだけ含む領域であって、平面視したときに正方形状となる例について説明したが、正方形に限定されることはなく、長方形、六角形などであってもよい。
【００３５】
ここで、特許文献１には、平面視した場合に、ｐ型仕切り領域をコラム状に二次元的に形成し、ドリフト部におけるｐ型仕切り領域が占める領域およびピッチを、耐圧構造部よりも大きくすることにより（図１７）、高耐圧および低オン抵抗の半導体装置を実現する技術が開示されている。しかしながら、二次元的にｐ型仕切り領域を配置した場合、耐圧構造部とドリフト部とでｐ型仕切り領域のピッチを変えると、電界集中点が生じやすくなり、そのような点で高耐圧を実現することが困難になる。
【００３６】
これに対し、本実施形態の半導体装置は、外周領域においては耐圧がスーパージャンクション構造に起因する特有の極大を示す一方で、素子形成領域においては外周領域よりもオン抵抗が小さくなる、すなわち電流が流れやすい構造を有する。これにより、高耐圧、低オン抵抗がバランスよく実現され、破壊耐量の高い半導体装置が提供される。すなわち、外周領域において素子形成領域よりも耐圧をあげることができ、半導体装置としての破壊耐量をあげることができる一方で、さらに、素子形成領域における低オン抵抗化を実現することができる。
【００３７】
（第二の実施形態）
図５（ａ）は、前記半導体装置の第二の実施形態の最外郭部分の構成の上面図であり、図５（ｂ）は図５（ａ）のａ−ａ'部分の断面図である。
図５（ａ）に示したように、図１において、素子形成領域３４と外周領域３６との境目からフィールド酸化膜２６までに至る領域においては、ｐ型半導体層５６同士およびｐ型半導体層５６と素子形成領域３４の最外のｐ型半導体層５４との間には、ベース領域を設けない以外は、第一の実施形態と同じである。すなわち、並列ｐｎ層６０において、素子形成領域３４のｐ型半導体層１４の間でのみベース領域を形成し、外周領域３６のｐ型半導体層５６，５８の間ではベース領域を形成しない。
【００３８】
また、本実施形態に係る半導体装置は、図２（ａ）〜（ｃ）において用いられるｐ型半導体層を形成するための不純物注入の際に用いるマスクを、各開口部分が対応するｐ型半導体層の幅に相当する開口を設けたマスクを用いる他は、第一の実施形態の半導体装置の製造方法と同様にして作製することができる。
【００３９】
本実施形態の半導体装置においても、第一の実施形態と同様に、外周領域において素子形成領域よりも耐圧をあげることができ、半導体装置としての破壊耐量をあげることができる一方で、さらに、素子形成領域における低オン抵抗化を実現することができる。
【００４０】
以上、半導体装置の各実施形態について説明したが、これに限定されることはなく、例えば各実施形態ではｎ型の半導体基板を用いてｎ型半導体層からなるドリフト領域に対してｐ型半導体層からなる仕切り領域を形成したスーパージャンクション構造を有する半導体装置について説明したが、ｎ型およびｐ型の半導体層を入れ替えた半導体装置にしても本発明と同様の効果がえられることはいうまでもない。
【００４１】
また、ここでは、縦型のトレンチ型半導体装置について説明したが、プレーナ型半導体装置についても適用可能である。
【００４２】
また、半導体装置の実施形態として、パワーＭＯＳＦＥＴを例に挙げて説明したが、これに限定されることはなく、例えばＩＧＢＴ、ｐｎダイオード、バイポーラトランジスタとして構成しても同様の効果が得られる。
【図面の簡単な説明】
【００４３】
【図１】半導体装置の第一の実施形態の最外郭部分の構成を示す平面図（図１（ａ））および部分断面図（図１（ｂ））である。
【図２】第一の実施形態の半導体装置の製造手順を示す工程断面図である。
【図３】第一の実施形態の構成示す平面図である。
【図４】第一の実施形態の他の変形例の構成示す平面図である。
【図５】半導体装置の第二の実施形態の最外郭部分の構成を示す平面図（図５（ａ））および部分断面図（図５（ｂ））である。
【符号の説明】
【００４４】
１０    ドレイン電極
１１    ソース電極
１２    エピタキシャル層
１３    ｎ＋型半導体基板
１４，１６，１７，１８、１９  ｐ型半導体層
１５  ｎ型半導体層
２０，６０  並列ｐｎ層
２２    ゲート電極
２３    ソース領域
２６    フィールド酸化膜
２８    フィールド電極
３０    層間絶縁膜
３２    単位構造領域
３４    素子形成領域
３６    外周領域
３８    半導体基板
５４，５６，５８  ｐ型半導体層
【図１】
2007027313.tif 000003
【図２】
2007027313.tif 000004
【図３】
2007027313.tif 000005
【図４】
2007027313.tif 000006
【図５】
2007027313.tif 000007
【手続補正書】
【提出日】平成18年8月24日(2006.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層と、を含み、
前記並列ｐｎ層では、前記第二導電型仕切り領域が任意の隣接する第二導電型仕切り領域間の距離を基本周期とするように周期的に形成され、かつ
電流を流す素子形成領域のＳA／Ｓ（式中、ＳAは前記第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは前記第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域の前記主面に平行な面における断面積である）よりも、当該素子形成領域を取り囲む外周領域の少なくとも一部分のＳA／Ｓの方が大きいことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主面および裏面の間に設けられ、第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列ｐｎ層を含み、
前記並列ｐｎ層では、前記第二導電型仕切り領域が、所定の距離を基本周期とするように周期的に形成され、かつ
電流を流す素子形成領域のＳA／Ｓ（式中、ＳAは前記第二導電型仕切り領域一つ当たりの前記主面に平行な面における断面積であり、Ｓは前記第二導電型仕切り領域の一つを含み周期的に形成される単位構造領域の前記主面に平行な面における断面積である）よりも、当該素子形成領域を取り囲む外周領域の少なくとも一部分のＳA／Ｓの方が大きいことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第二導電型仕切り領域がコラム状であり、各々が前記半導体基板の厚さ方向に配向し、かつ、平面視したときに二次元的に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第二導電型仕切り領域は、平面視したときに斜方格子状に配置されて設けられることを特徴とする半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記外周領域の全てのＳＡ／Ｓは、前記素子形成領域のＳＡ/Ｓよりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１または２に記載の半導体装置において、
前記外周領域の一部にフィールド酸化膜が設けられ、
前記フィールド酸化膜の下方のＳＡ/Ｓが、前記素子形成領域のＳＡ/Ｓよりも大きいことを特徴とする半導体装置。