(57)【要約】【課題】  ベース／コレクタ接合容量およびベース層の引き出し抵抗を減少させることのできる電極構造を有する半導体素子を含む半導体装置及びその製造方法を提供すること。【解決手段】  半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の構成材料層を形成し、これらをメサ構造に加工してヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子２０を形成する。ＨＢＴ素子２０では、ベース電極８をセンターに配置し、この幅方向両側にエミッタメサおよびエミッタ電極９を各２本形成する。ベース電極８の上には厚さが厚く、低抵抗なベース引き出し配線１８を直接形成する。この際、ベース層４およびコレクタ層３の一部をその積層方向に同一パターンに除去し、この除去領域２１を含む領域上にベース電極８およびベース引き出し配線１８を形成する。【選択図】          図１
2007012968.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなる半導体素子を含む半導体装置において、
前記ベース層の主面に接続されたベース電極の主面の少なくとも大部分に接して、ベ  ース引き出し配線が設けられている
ことを特徴とする、半導体装置。
【請求項２】
前記コレクタ層、前記ベース層及び前記エミッタ層がメサ形状に形成され、前記ベース引き出し配線としてその厚さが前記エミッタ層のメサ高さ以上である厚い配線が設けられ、前記半導体素子がヘテロ接合半導体素子として構成されている、請求項１に記載した半導体装置。
【請求項３】
前記ベース層及び前記コレクタ層の一部がその積層方向に同一パターンに除去され、この除去領域を含む領域上に前記ベース引き出し配線が形成されている、請求項１又は２に記載した半導体装置。
【請求項４】
前記除去領域に絶縁物質が充填されている、請求項３に記載した半導体装置。
【請求項５】
前記ベース層及び前記コレクタ層の一部がその積層方向に同一パターンに絶縁層化され、この絶縁層化領域を含む領域上に前記ベース引き出し配線が形成されている、請求項１又は２に記載した半導体装置。
【請求項６】
前記ベース引き出し配線の幅方向両側にエミッタメサが配置されている、請求項１又は２に記載した半導体装置。
【請求項７】
前記半導体素子が、前記基体が化合物半導体からなるヘテロ接合バイポーラトランジスタである、請求項１又は２に記載した半導体装置。
【請求項８】
請求項１に記載した半導体装置の製造方法であって、
少なくとも、前記コレクタ層、前記ベース層及び前記エミッタ層の構成材料層を、こ  の順で前記基体に積層する工程と、
前記構成材料層をパターニングして、少なくとも、前記コレクタ層、前記ベース層及  び前記エミッタ層を形成する工程と、
前記ベース層の主面に接続してベース電極を形成する工程と、
前記ベース電極の主面の少なくとも大部分に接して、前記ベース引き出し配線を形成  する工程と
を有する、半導体装置の製造方法。
【請求項９】
前記コレクタ層、前記ベース層及び前記エミッタ層をメサ形状に形成し、前記ベース引き出し配線としてその厚さが前記エミッタ層のメサ高さ以上である厚い配線を形成し、前記半導体素子としてヘテロ接合半導体素子を形成する、請求項１に記載した半導体装置の製造方法。
【請求項１０】
前記ベース層及び前記コレクタ層の一部をその積層方向に同一パターンに除去し、この除去領域を含む領域上に前記ベース引き出し配線を形成する、請求項８又は９に記載した半導体装置の製造方法。
【請求項１１】
前記除去領域に絶縁物質を充填する、請求項１０に記載した半導体装置の製造方法。
【請求項１２】
前記ベース層及び前記コレクタ層の一部をその積層方向に同一パターンに絶縁層化し、この絶縁層化領域を含む領域上に前記ベース引き出し配線を形成する、請求項８又は９に記載した半導体装置の製造方法。
【請求項１３】
前記ベース引き出し配線の幅方向両側にエミッタメサを形成する、請求項８又は９に記載した半導体装置の製造方法。
【請求項１４】
前記半導体素子として、前記基体が化合物半導体からなるヘテロ接合バイポーラトランジスタを形成する、請求項８又は９に記載した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を含む半導体装置及びその製造方法に関するものであり、より詳しくは、例えばヘテロ接合半導体素子などの半導体素子の電極構造に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化および高集積化に対する要求はますます強くなり、例えば、III−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）に対する期待も高くなっている。
【０００３】
ＨＢＴ素子の作製では、通常、分子線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ）法などを用いて、ガリウム・ヒ素ＧaＡs基板あるいはインジウム・リンＩnＰ基板上などに、例えば、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタキャップ層の構成材料層を順次エピタキシャル成長させ、この積層体をさらに加工してＨＢＴ素子を形成する。
【０００４】
このように、ＨＢＴ素子では各半導体層を基板上に積層して形成した縦型構造をとっているため、半導体層の主面に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、いったん各構成材料層を形成した後、フォトリソグラフィとエッチングとによって電極形成位置の上部層を除去し、階段状の断面を有するメサ構造に上記積層体を加工することが多い。
【０００５】
また、このようなＨＢＴ素子が形成された基板に、モノリシックマイクロ波集積回路（ＭＭＩＣ）のように、別の受動素子や能動素子、例えば抵抗素子や保護ダイオードなどを集積して形成すれば、半導体装置のサイズやコストを減少させ、信頼性を向上させることができる。
【０００６】
さて、このようなＨＢＴ素子において、ベース／コレクタ接合容量Ｃbcは、素子の高周波特性に大きな影響を与える。例えば、電力増幅素子として用いられ高周波入力が印加されたときの電力利得Ｕおよび最大発振周波数ｆmax（Maximum Oscillation Frequency）は、Ｃbcの大きさに強く影響される。最大発振周波数ｆmaxは、トランジスタに代表される能動素子が、増幅または発振できる最大の周波数と定義される。つまり、トランジスタの電力利得が１（増幅も減衰もしない）になる周波数であり、それ以上の周波数ではトランジスタは減衰器として作用することになる。
【０００７】
バイポーラトランジスタにおいて、ある周波数ｆにおける電力利得Ｕは近似的に次式で表される。
【数１】
2007012968.tif 000003
ただし、ここでｇｍはトランスコンダクタンス、Ｃbeはベース／エミッタ接合容量、Ｒbはベース抵抗である。
【０００８】
ｆmaxは電力利得Ｕが１になるときの周波数だから、（式１）にＵ＝１を代入すると、次式が得られる。
【数２】
2007012968.tif 000004
【０００９】
（式１）および（式２）に示されているように、ベース／コレクタ接合容量Ｃbcならびにベース抵抗Ｒbが減少するほど、電力利得Ｕおよび最大発振周波数ｆmaxは増加する。
【００１０】
図１０は、従来の一般的なＨＢＴ素子で採用されているエミッタセンター型レイアウトを採用したＨＢＴ素子１００の構造を示す斜視図（ａ）と、図１０（ａ）に１０Ｂ−１０Ｂ線で示した位置における断面図（ｂ）とである。なお、図１０（ａ）では、下部の構造をわかりやすくするため、上部のコレクタ引き出し配線１７、エミッタ引き出し配線１１９および層間絶縁膜１１は、図示を省略している。
【００１１】
ＨＢＴ素子１００では、半絶縁性基板１の上にサブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５およびエミッタキャップ層１０６が階段状の断面を有するメサ構造の積層体に形成され、エミッタキャップ層１０６とエミッタ層１０５とはエミッタメサを形成し、ベース層１０４とコレクタ層１０３とはベース・コレクタメサを形成し、サブコレクタ層１０２はサブコレクタメサを形成している。そして、サブコレクタ層１０２の主面に接してコレクタ電極７が設けられ、ベース層１０４の主面に接してベース電極１０８が設けられ、エミッタキャップ層１０６の主面に接してエミッタ電極１０９が設けられている。
【００１２】
また、ＨＢＴ素子１００の上部表面全面に層間絶縁膜１１が形成され、その表面に引き出し配線１７、１２０および１１９が形成されている。層間絶縁膜１１の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるｌｏｗ ｋ材料がよく、具体的には、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機膜を塗布法などで形成する。引き出し配線１７、１２０および１１９は、それぞれ、層間絶縁膜１１に開口された開口部を介してコレクタ電極７、ベース電極１０８およびエミッタ電極１０９に接続されている。
【００１３】
図１０に示すように、エミッタセンター型レイアウトでは、エミッタ層１０５とエミッタキャップ層１０６とからなるエミッタメサ、およびエミッタ電極１０９をセンターに配置し、エミッタメサの幅方向両側にベース電極１０８を形成する。この構造では、１本のエミッタ電極１０９に対して２本のベース電極１０８を形成するので、ベース層１０４の幅方向で生じる電圧降下を小さく抑え、エミッタ層１０５のベース層１０４との接合面の全領域に、ベース電極１０８の電圧が均等に印加されるようにして、エミッタ層１０５の全領域を効率良く動作させることができる利点がある。エミッタ層１０５の幅が大きく広がるほど、ベース層１０４の幅方向で生じる電圧降下は顕著となるので、これを防止するためにエミッタセンター型レイアウトが用いられる（エミッタ層の幅が大きい場合、その片側にしかベース電極が無ければ、ベース層の幅方向で生じる電圧降下が顕著になって、ＨＢＴ素子の性能が低下し、極端な場合には、ベース電極の近辺のエミッタ層にのみベース電極電圧が作用して、電界集中による素子の劣化や破壊などが生じる。）。
【００１４】
しかし、エミッタセンター型ＨＢＴ１００には、エミッタ／ベース接合面積に比べてベース／コレクタ接合面積が非常に大きくなるという問題点がある。例えば、エミッタ電極１０９およびエミッタメサの幅が２．０μｍであり（エミッタ電極とエミッタメサ幅は同一幅で作られることも珍しくない）、エミッタ電極とベース電極との間隙の幅が１．０μｍ、ベース電極１０８の幅が２．０μｍ、ベース電極とベースメサとの間距離が０．５μｍである場合、ベース・コレクタメサの幅は９．０μｍになる。この結果、ベース／コレクタ接合容量Ｃbcが大きくなり、高周波特性が大きく劣化する。
【００１５】
Ｃbcを減少させるためには、ベース／コレクタ接合面積を小さくする方法が効果的であるので、ベース電極１０８の幅や、エミッタ電極１０９およびエミッタメサの幅を細くすることが行われている。例えば、エミッタ電極１０９およびエミッタメサの幅を１．０μｍとし、ベース電極１０８の幅を１．０μｍとすると、ベース・コレクタメサの幅を６．０μｍ程度に抑えることができる。ベース／コレクタ接合容量はベース／コレクタ接合面積にほぼ比例するので、この例ではベース・コレクタメサの幅を９．０μｍから６．０μｍに減少させることによって、ベース／コレクタ接合容量を３３％減少させることができる。
【００１６】
しかしながら、ベース電極１０８などの細幅化には、作製上の限界がある。ベース電極の細幅化自体の限界値はプロセス技術に依存するが、本発明者の実験では０．８μｍ程度の結果が得られており、０．５μｍ程度の細幅化が限界と思われ、実際上、ベース電極１０８を１．０μｍ以下に細幅化するのは難しい。また、電極の幅を２．０μｍ以下に細幅化すると、電極の上に引き出し配線を形成することが難しくなり、電極による抵抗が増加して、高周波特性が劣化するもう一つの原因となる。すなわち、回路の時定数は主として容量とコンダクタンスとの比で決まるから、ＨＢＴ素子の高周波特性を改善するためには、ベース／コレクタ接合容量を減らすと同時に、ベース層１０４の引き出し抵抗の増加を抑制することが必要であり、さらに好ましくは、引き出し抵抗を低抵抗化することが望ましい（なお、本明細書では、以下、ベース電極などの引き出し電極の抵抗と、引き出し配線の抵抗とを合わせた抵抗を、引き出し抵抗と呼ぶことにする。）。
【００１７】
例えば、図１０に示すように、従来のエミッタセンター型ＨＢＴ素子１００では、エミッタ電極１０９およびコレクタ電極７の上には、それぞれ、厚さが厚く、低抵抗なエミッタ引き出し配線１１９およびコレクタ引き出し配線１７が直接形成され、エミッタ層１０６およびコレクタ層１０３の引き出し抵抗の低抵抗化が実現されているが、ベース層１０４の引き出し抵抗の低抵抗化は実現されていない。
【００１８】
すなわち、図１０（ａ）に示すように、ベース電極は、細幅の制御電極部１０８と、やや幅広につくられたパッド電極部１１０とからなり、制御電極部１０８は、トランジスタ動作が実効的に行われるＨＢＴ素子の実動領域に設けられて、エミッタ電流を制御し、パッド電極部１１０は、その上にベース引き出し配線１２０を形成できるように構成されているが、制御電極部１０８は厚さの薄い電極層のみのままで、パッド電極部１１０まで引き回されている。ベース電極をこのように構成した場合、パッド電極部１１０を設けるために余分なベース／コレクタ接合領域が必要となり、ベース／コレクタ接合容量が増加するばかりでなく、長く引き回された制御電極部１０８によってベース層１０４の引き出し抵抗が著しく大きくなるという問題がある。
【００１９】
ベース電極制御電極部１０８に直接引き出し配線が設けられていない理由として、第１に、ベース電極１０８の幅が細すぎるため、直接引き出し配線を形成するのが難しいことが挙げられるが、他に次の理由も挙げられる。まず、エミッタ引き出し配線１１９との距離が非常に近くなり、配線形成が難しくなることである。例えば、ベース電極１０８とエミッタ電極１０９との間隙の幅が０．５μｍ〜１．０μｍ程度しかない状態で、厚さ（高さ）１μｍ〜２μｍの引き出し配線を金めっきで形成する配線工程は、非常に困難である。また、ベース電極１０８はエミッタ電極１０９よりも低い位置にあるため、引き出し配線を形成する際に層間絶縁膜１１により深い開口部を設ける必要があり、開口部の径を制御するのがより困難になることである。
【００２０】
従来、ベース電流量が少ないため、電流量の多いエミッタ引き出し配線が優先された面もあるが、いずれにせよ、高周波化によりベース層１０４の引き出し抵抗の影響は顕著に現れるため、引き出し抵抗の低抵抗化は重要になる。上述したように、エミッタセンター型ＨＢＴ素子では、ベース／コレクタ接合容量を減らすと同時に、ベース層１０４の引き出し抵抗を低抵抗化できる構造は提案されていない。
【００２１】
図１１は、従来のベースセンター型レイアウトを採用したＨＢＴ素子２００の構造を示す断面図である。ＨＢＴ素子２００では、ＨＢＴ素子１００と同様、半絶縁性基板１の上にサブコレクタ層２０２、コレクタ層２０３、ベース層２０４、エミッタ層２０５およびエミッタキャップ層２０６が階段状のメサ形状に積層され、エミッタキャップ層２０６とエミッタ層２０５とはエミッタメサを形成し、ベース層２０４とコレクタ層２０３とはベース・コレクタメサを形成している。コレクタ電極７、ベース電極２０８およびエミッタ電極２０９は、それぞれ、サブコレクタ層２０２、ベース層２０４およびエミッタキャップ層２０６の主面に接して設けられている。
【００２２】
図１１に示すように、ベースセンター型レイアウトでは、ベース電極２０８をセンターに配置し、その幅方向両側にエミッタメサおよびエミッタ電極２０９を各２本形成する。ＨＢＴ素子１００やＨＢＴ素子２００では、電流が流れる方向（積層方向）に垂直な断面における断面積は、エミッタメサの方がベース・コレクタメサよりはるかに小さいので、１個のＨＢＴ素子で扱える最大電流量は、エミッタメサの断面積で制限されると考えられる。この場合、ＨＢＴ素子２００ではエミッタメサが２本あるため、ＨＢＴ素子１００の２個分の最大電流量を扱うことができる。これを図で示すと、図１１に点線で囲んで示したように、ＨＢＴ素子２００は、ＨＢＴ素子１００と最大電流量が同じ仮想的なＨＢＴ素子１５０が２個、並列に集積された構造であるとみなすこともできる。
【００２３】
一方、図１１と図１０とを比べればわかるように、ＨＢＴ素子２００のサブコレクタ層２０２、コレクタ層２０３およびベース層２０４などの断面積は、それぞれ、ＨＢＴ素子１００のサブコレクタ層１０２、コレクタ層１０３およびベース層１０４などの断面積と基本的に同じである。従って、ベースセンター型ＨＢＴ素子２００は、エミッタセンター型ＨＢＴ素子１００と同程度の素子サイズでありながら、コレクタ層２０３やベース層２０４を有効に利用して、ＨＢＴ素子１００の２個分の最大電流量を処理できる、優れた構造のＨＢＴ素子であるということができる。
【００２４】
また、ＨＢＴ素子２００とＨＢＴ素子１００とでベース／コレクタ接合面積は基本的に同じであるから、２本のエミッタメサおよびエミッタ電極２０９が設けられているベースセンター型ＨＢＴ素子２００では、１本のエミッタメサおよびエミッタ電極２０９あたりのベース／コレクタ接合面積、従ってベース／コレクタ接合容量は、エミッタセンター型ＨＢＴ素子１００の半分になる。すなわち、図１１に点線で囲んで示した、ＨＢＴ素子１００と最大電流量が同じ仮想的ＨＢＴ素子１５０において、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量は、ＨＢＴ素子１００の半分になっている。この意味で、ベースセンター型ＨＢＴ素子２００は、エミッタセンター型ＨＢＴ素子１００に比べて、ベース／コレクタ接合容量を「半減」させることができ、高速化に適した構造であるということができる。
【００２５】
また、エミッタ層２０５が細幅であれば、ベース層２０４の幅方向で生じる電圧降下は問題にはならない。
【００２６】
しかしながら、前述したように、ＨＢＴ素子の高周波特性を実際に改善するためには、ベース／コレクタ接合容量を減らすと同時に、ベース層２０４の引き出し抵抗の増加を抑制することが必要であり、さらに好ましくは、引き出し抵抗を低抵抗化することが望ましい。ところが、従来のベースセンター型ＨＢＴ素子２００のベース電極の構造は、ＨＢＴ素子１００のベース電極の構造と同様であり、ベース層２０４の引き出し抵抗の低抵抗化は実現されていない。
【００２７】
すなわち、図示は省略したが、ベース電極は、細幅の制御電極部２０８と、やや幅広につくられたパッド電極部とからなる。制御電極部２０８は、トランジスタ動作が実効的に行われるＨＢＴ素子の実動部に設けられて、エミッタ電流を制御し、パッド電極部はその上にベース引き出し配線を形成できるように構成されているが、制御電極部２０８は厚さの薄い電極層のみのままで、パッド電極部まで引き回されている。このため、パッド電極部を設けるために余分なベース／コレクタ接合領域が必要となり、ベース／コレクタ接合容量が増加するばかりでなく、長く引き回された制御電極部２０８によってベース層２０４の引き出し抵抗が著しく大きくなるという問題がある。
【００２８】
また、ベースセンター型ＨＢＴ素子２００では、エミッタセンター型ＨＢＴ素子１００に比べて、ベース／コレクタ接合容量が「半減」すると述べたが、それはエミッタ電極側からみて、１本のエミッタメサあたりのベース／コレクタ接合容量が半減するということであって、実際のベース／コレクタ接合容量は、ＨＢＴ素子１００と基本的に同じである。これをベース電極側からみた場合、エミッタセンター型ＨＢＴ素子１００において２本の制御電極部１０８で対応していたベース／コレクタ接合容量に対し、ベースセンター型ＨＢＴ素子２００では１本の制御電極部２０８で対応することになるので、１本の制御電極部あたりのベース／コレクタ接合容量は倍増する。従って、ＨＢＴ素子の高速性を実現するためにベース層引き出し配線に課される要求は、ベースセンター型ＨＢＴ素子２００の方がエミッタセンター型ＨＢＴ素子１００よりも厳しくなる。
【００２９】
また、制御電極部２０８には制御電極部１０８の２本分のベース電流が流れる。さらに、ＨＢＴ素子２００が扱う最大電流量はＨＢＴ素子１００が扱う最大電流量の２倍であるので、最大電流量を扱うときに制御電極部２０８に流れる電流量は、制御電極部１０８に流れる電流量の４倍になる。従って、制御電極部２０８の低抵抗化が不十分であると、この部分の電極抵抗による電圧降下の影響が無視できなくなる。
【００３０】
上記のように、ベースセンター型ＨＢＴ素子は、同程度の素子サイズのエミッタセンター型ＨＢＴ素子の２個分の最大電流量を処理でき、ＨＢＴ素子を高速化するのに適した構造を有するが、それを生かすためには、ベース層２０４の引き出し抵抗を減少させることが不可欠である。しかし、現在までのところ、ベース層２０４の引き出し抵抗を低抵抗化した構造は報告されていない。
【００３１】
また、ベースセンター型ＨＢＴ素子２００で扱うエミッタ電流の最大値は、エミッタセンター型ＨＢＴ素子１００で扱うエミッタ電流の最大値の２倍になるので、コレクタ層に発生する熱密度が２倍に大きくなる。このため、ベースセンター型ＨＢＴ素子では、エミッタセンター型ＨＢＴ素子に比べて、コレクタ層２０３に発生する熱を速やかに放熱できる構造とすることがより一層重要になる。
【００３２】
後述の特許文献１には、ｐｎ接合間に形成される空乏層を利用してエミッタ／ベース接合面積を実効的に減少させる半導体装置が提案されているが、接合面積が大きいベース／コレクタ接合にこの方法を応用しても効果は小さい。
【００３３】
【特許文献１】特開２００５−７２４６７号公報（第６−８頁、図１および２）
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明は、このような状況に鑑みてなされたものであって、その目的は、ベース／コレクタ接合容量およびベース層の引き出し抵抗を減少させることのできる電極構造を有する半導体素子を含む半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３５】
即ち、本発明は、少なくとも、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなる半導体素子を含む半導体装置において、
前記ベース層の主面に接続されたベース電極の主面の少なくとも大部分に接して、ベ  ース引き出し配線が設けられている
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、
少なくとも、前記コレクタ層、前記ベース層及び前記エミッタ層の構成材料層を、こ  の順で前記基体に積層する工程と、
前記構成材料層をパターニングして、少なくとも、前記コレクタ層、前記ベース層及  び前記エミッタ層を形成する工程と、
前記ベース層の主面に接続してベース電極を形成する工程と、
前記ベース電極の主面の少なくとも大部分に接して、前記ベース引き出し配線を形成  する工程と
を有する、半導体装置の製造方法に係わるものである。
【発明の効果】
【００３６】
本発明の半導体装置は、少なくとも、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなる半導体素子を含む半導体装置であって、前記ベース層の主面に接続されたベース電極の主面の少なくとも大部分に接して、ベース引き出し配線が設けられている。このため、前記ベース電極に流れ込んだベース電流は、最短の経路で直ちに抵抗の小さい前記ベース引き出し配線に導かれ、ベース／コレクタ接合面積を増加させることなく、ベース層の引き出し抵抗を最小化することができる。
【００３７】
この構造によれば、幅細の制御電極部が厚さの薄い電極層のみのままで長く引き回される従来の制御電極部に比べて、前記ベース層の引き出し抵抗を大きく減少させることができる。また、パッド電極部が不要になるので、パッド電極部を設けるためのベース／コレクタ接合領域が不要となり、パッド電極部を設ける従来の装置に比べて、ベース／コレクタ接合容量およびチップ面積を減少させることができる。
【００３８】
以上の結果、前記ベース層の引き出し抵抗および前記ベース／コレクタ接合容量の減少によって、前記半導体素子の高周波特性を向上させることができ、（式１）及び（式２）を用いて既述したように、例えば、電力増幅素子として用いられ高周波入力が印加されたときの電力利得や最大発振周波数ｆmaxを向上させることができる。
【００３９】
また、前記ベース層の引き出し抵抗の減少によって、下記のように前記半導体素子の直流特性、例えば電力増幅素子として用いられたときの電力付加効率（消費電力）を向上させることができる。すなわち、前記ベース電極の電極抵抗による電圧降下を最小限に抑えることができ、また、ベース／コレクタ接合面積の低減によって、コレクタ電圧が低い場合にコレクタ層からベース層へ正孔が逆注入される量を減少させることができ、オフセット電圧を減少させることができるので、電力付加効率を向上させることができる。電力付加効率は、素子が有する抵抗に依存し、直流特性から観測可能な抵抗が低いほど、素子自体の発熱や電力ロスを減少させることができ、入力された直流電力を効率良く高周波電力に変換することができる。
【００４０】
なお、本発明の半導体装置は、前記半導体素子が形成された前記基体に、モノリシックマイクロ波集積回路（ＭＭＩＣ）のように、別の受動素子や能動素子、例えば抵抗素子や保護ダイオードなどが集積されて形成されているものも含むものとする。このようにすることで、半導体装置のサイズやコストを減少させ、信頼性を向上させることができる。
【００４１】
本発明の半導体装置の製造方法は、前記半導体装置を効率よく製造することを可能にする半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００４２】
本発明において、前記コレクタ層、前記ベース層及び前記エミッタ層がメサ形状に形成され、前記ベース引き出し配線としてその厚さが前記エミッタ層のメサ高さ以上である厚い配線が設けられ、前記半導体素子がヘテロ接合半導体素子として構成されているのがよい。本発明は、メサ構造の半導体素子、特にヘテロ接合半導体素子に効果的に応用することができる。
【００４３】
また、前記ベース層及び前記コレクタ層の一部がその積層方向に同一パターンに除去され、この除去領域を含む領域上に前記ベース引き出し配線が形成されているのがよい。前記除去領域を設けることによって、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量を増加させることなく、十分な幅を有する前記ベース電極及び前記ベース引き出し配線を設けることができ、前記ベース層の引き出し抵抗を十分に低抵抗化することができ、電力増幅素子として用いられ高周波入力が印加されたときの電力利得や最大発振周波数ｆmaxなど、前記半導体素子の高周波特性を向上させることができる。また、電力増幅素子として用いられたときの電力付加効率（消費電力）など、前記半導体素子の直流特性を向上させることができる。また、２つのエミッタメサの間隔を十分に確保することができ、電力増幅素子として用いた際の放熱性を向上させることができる。
【００４４】
この際、前記除去領域を空間のまま残し、前記ベース電極又は前記ベース引き出し配線を架橋形状にすることにより、放熱性を向上させることができる。又は、前記除去領域に絶縁物質を充填してもよい。
【００４５】
或いはまた、前記ベース層及び前記コレクタ層の一部がその積層方向に同一パターンに絶縁層化され、この絶縁層化領域を含む領域上に前記ベース引き出し配線が形成されているのがよい。この場合も、前記絶縁層化領域を設けることによって、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量を増加させることなく、十分な幅を有する前記ベース電極及び前記ベース引き出し配線を設けることができ、前記ベース層の引き出し抵抗を十分に低抵抗化することができ、電力増幅素子として用いられ高周波入力が印加されたときの電力利得や最大発振周波数ｆmaxなど、前記半導体素子の高周波特性を向上させることができる。また、電力増幅素子として用いられたときの電力付加効率（消費電力）など、前記半導体素子の直流特性を向上させることができる。また、２つのエミッタメサの間隔を十分に確保することができ、電力増幅素子として用いた際の放熱性を向上させることができる。
【００４６】
また、前記ベース引き出し配線の幅方向両側にエミッタメサが配置されているのがよい。これは、従来技術として先述したベースセンター型レイアウトであり、同程度の素子サイズのエミッタセンター型ＨＢＴ素子に比べてより多くの最大電流量を処理でき、高速化にも適した構造である。
【００４７】
また、前記半導体素子が、前記基体が化合物半導体からなるヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子であるのがよい。具体的には、前記基体がインジウム・リンＩnＰ又はガリウム・ヒ素ＧaＡsからなるのがよい。これらは、III−Ｖ族化合物半導体に好適に用いられる代表的な基板材料である。また、ＨＢＴ素子は、高速性に優れたｎｐｎ型であるのがよいが、これに限定するものではなく、増幅率の大きさを重視するのであればｐｎｐ型がよい。
【００４８】
また、本発明の半導体素子の機能はトランジスタに限るものではなく、例えば、構成要素はトランジスタと同じであっても、動作としてダイオード的な機能や、単純な抵抗や容量としての機能を利用するものであってよい。
【００４９】
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００５０】
実施の形態１
実施の形態１は、主として請求項１〜４に記載した半導体装置、および請求項８〜１１に記載した半導体装置の製造方法に関わる例として、前記半導体素子としてヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子２０を含む半導体装置およびその製造方法について説明する。なお、本明細書中では、発明の主旨に照らして、同じ目的をもって設けられ、同等の機能を有する部材は、形状や大きさが多少異なっていても同じ指示番号で指示するものとする。
【００５１】
図１は、実施の形態１に基づくＨＢＴ素子２０の構造を示す断面図である。
【００５２】
図１に示すように、ＨＢＴ素子２０では、分子線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ）法などを用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、およびエミッタキャップ層６が順次積層されている。
【００５３】
一例を挙げれば、ＨＢＴ素子素子２０はｎｐｎ型のＨＢＴ素子であって、インジウム・リンＩnＰからなる半絶縁性基板１の上に、１×１０19／ｃｍ3以上のｎ型不純物濃度を有するｎ+型インジウム・ガリウム・ヒ素ＩnＧaＡs層からなるサブコレクタ層２、１×１０16／ｃｍ3のｎ型不純物濃度を有するｎ-型ＩnＰ層からなるコレクタ層３、１×１０19／ｃｍ3以上のｐ型不純物濃度を有するｐ+型ＩnＧaＡs層からなるベース層４、１×１０17／ｃｍ3のｎ型不純物濃度を有するｎ-型ＩnＰ層からなるエミッタ層５、そして１×１０19／ｃｍ3以上の不純物濃度を有するｎ+型ＩnＧaＡs層からなるエミッタキャップ層６が順次積層されている。各半導体層の厚さは、例えば、サブコレクタ層２が３００ｎｍ程度、コレクタ層３が５００ｎｍ程度、ベース層４が７５ｎｍ程度、エミッタ層５が１２５ｎｍ程度、およびエミッタキャップ層６が５０ｎｍ程度である。
【００５４】
上記積層体はフォトリソグラフィとエッチングとによって階段状の断面を有するメサ構造の積層体に形成され、エミッタキャップ層６とエミッタ層５とはエミッタメサを形成し、ベース層４とコレクタ層３とはベース・コレクタメサを形成し、サブコレクタ層２はサブコレクタメサを形成している。そして、サブコレクタ層２の主面に接してコレクタ電極７が設けられ、ベース層４の主面に接してベース電極８が設けられ、エミッタキャップ層６の主面に接してエミッタ電極９が設けられている。
【００５５】
電極７〜９の材料としては、それぞれが接する半導体層とオーミック接触を形成できる材料であるのがよい。例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造などからなるのがよく、各層の厚さを、それぞれ、５０ｎｍ／５０ｎｍ／２００ｎｍ程度とするのがよい。あるいは、必要に応じて、白金、チタン、白金および金がこの順に積層されたＰt／Ｔi／Ｐt／Ａuの４層構造とするのもよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。
【００５６】
また、ＨＢＴ素子２０の上部表面全面に層間絶縁膜１１が形成され、その表面に、例えば金からなるコレクタ引き出し配線１７、ベース引き出し配線１８およびエミッタ引き出し配線１９が形成されている。層間絶縁膜１１の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるｌｏｗ ｋ材料がよく、具体的には、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機膜を塗布法などで形成する。引き出し配線１７〜１９は、それぞれ、層間絶縁膜１１に開口された開口部を介してコレクタ電極７、ベース電極８およびエミッタ電極９に接続されている。
【００５７】
図１に示すように、ＨＢＴ素子２０は、ベースセンター型レイアウトを採用しており、従来のベースセンター型ＨＢＴ素子２００と同様、ベース電極８をセンターに配置し、この幅方向両側にエミッタメサおよびエミッタ電極９を各２本形成している。ＨＢＴ素子２０では、電流が流れる方向（積層方向）に垂直な断面における断面積は、エミッタメサの方がベース・コレクタメサよりはるかに小さいので、１個のＨＢＴ素子で扱える最大電流量は、エミッタメサの断面積で制限されるとすると、ＨＢＴ素子２０ではエミッタメサが２本あるため、従来例で示したＨＢＴ素子１００の２個分の最大電流量を扱うことができる。これを図で示すと、図１に点線で囲んで示したように、ＨＢＴ素子２０は、ＨＢＴ素子１００と最大電流量が同じ仮想的なＨＢＴ素子１５が２個、並列に集積された構造であるとみなすこともできる。
【００５８】
一方、図１と図１０とを比べればわかるように、ＨＢＴ素子２０のコレクタ層３およびベース層４の断面積は、それぞれ、ＨＢＴ素子１００のコレクタ層１０３およびベース層１０４の断面積と基本的に同じであり、ＨＢＴ素子２０のサブコレクタ層２の断面積も、ＨＢＴ素子１００のサブコレクタ層１０２の断面積とほぼ同じである。従って、ベースセンター型ＨＢＴ素子２０は、エミッタセンター型ＨＢＴ素子１００と同程度の素子サイズでありながら、コレクタ層３やベース層４を有効に利用して、ＨＢＴ素子１００の２個分の最大電流量を処理できる、優れた構造のＨＢＴ素子であるということができる。
【００５９】
また、ＨＢＴ素子２０とＨＢＴ素子１００とでベース／コレクタ接合面積は基本的に同じであるから、２本のエミッタメサおよびエミッタ電極９が設けられているベースセンター型ＨＢＴ素子２０では、１本のエミッタメサおよびエミッタ電極９あたりのベース／コレクタ接合面積、従ってベース／コレクタ接合容量は、エミッタセンター型ＨＢＴ素子１００の半分になる。すなわち、図１に点線で囲んで示した、ＨＢＴ素子１００と最大電流量が同じ仮想的ＨＢＴ素子１５において、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量は、ＨＢＴ素子１００の半分になっている。この意味で、ベースセンター型ＨＢＴ素子２０は、エミッタセンター型ＨＢＴ素子１００に比べて、ベース／コレクタ接合容量を「半減」させることができ、高速化にも適した構造であるということができる。
【００６０】
しかも、ＨＢＴ素子２０では、従来のベースセンター型ＨＢＴ素子２００で問題であったベース電極の構造も改善されている。すなわち、図１に示すように、ベース電極８の上には厚さが厚く、低抵抗なベース引き出し配線１８が直接形成され、ベース層４の引き出し抵抗の低抵抗化が実現されている。このため、ベース電極８に流れ込んだベース電流は、最短の経路で直ちに抵抗の小さいベース引き出し配線１８に導かれ、ベース／コレクタ接合面積を増加させることなく、ベース層４の引き出し抵抗を最小化することができる。
【００６１】
この構造によれば、幅細の制御電極部が厚さの薄い電極層のみのままで長く引き回されるＨＢＴ素子２００の制御電極部２０８に比べて、ベース層４の引き出し抵抗を大きく減少させることができる。また、ベース電極８の上にベース引き出し配線１８が直接形成され、パッド電極部が不要になるので、パッド電極部を設けるためのベース／コレクタ接合領域が不要となり、パッド電極部を設けるＨＢＴ素子２００に比べて、ベース／コレクタ接合面積を１０％程度減少させることができ、ベース／コレクタ接合容量およびチップ面積を減少させることができる。
【００６２】
この際、ベース層４及びコレクタ層３の一部がその積層方向に同一パターンに除去され、この除去領域２１を含む領域上にベース電極８およびベース引き出し配線１８が形成されている。除去領域２１を設けることによって、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量を増加させることなく、十分な幅を有するベース電極８およびベース引き出し配線１８を設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。また、２つのエミッタメサの間隔を十分に確保することができ、電力増幅素子として用いた際の放熱性を向上させることができる。
【００６３】
除去領域２１を空間のまま残し、ベース電極８およびベース引き出し配線１８を架橋形状にすることにより、放熱性を向上させることができるが、本実施の形態では、除去領域２１に絶縁物質を充填して絶縁層２２とし、ベース電極８とコレクタ層３またはサブコレクタ層２との絶縁性を確実にしている。絶縁物質としては、寄生容量を減らすために、ＢＣＢやポリイミドに代表される、誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。
【００６４】
以上の結果、ベース層４の引き出し抵抗およびベース／コレクタ接合容量の減少によって、ＨＢＴ素子２０の高周波特性を向上させることができ、例えば、電力増幅素子として用いられ高周波入力が印加されたときの電力利得や最大発振周波数ｆmaxを向上させることができる。
【００６５】
また、ベース層４の引き出し抵抗の減少によって、ＨＢＴ素子２０の直流特性、例えば電力増幅素子として用いられたときの電力付加効率（消費電力）を向上させることができる。すなわち、ベース電極８の電極抵抗による電圧降下を最小限に抑えることができ、また、ベース／コレクタ接合面積の低減によって、コレクタ電圧が低い場合にコレクタ層３からベース層４へ正孔が逆注入される量を減少させることができ、オフセット電圧を減少させることができるので、電力付加効率を向上させることができる。
【００６６】
なお、さらに詳しくは、半絶縁性基板１は、鉄Ｆeをドープして絶縁性を高めたＩnＰ基板であるのがよい。なお、半絶縁性基板１としてＩnＰ基板を用いるのは、ＨＢＴ素子２０の動作速度の高速化を重視したためである。すなわち、ＩnＧaＡs系の半導体層では、Ｇaに比べてＩnの割合が大きい方が、電子移動度が大きくなる。この場合、Ｉnのイオン半径が大きいため、格子定数が０．５６ｎｍであるガリウム・ヒ素ＧaＡs基板は適合せず、格子定数が０．５８ｎｍとより大きいＩnＰ基板が適合する。このため、ＩnＰ基板を用いることで、動作速度の大きいＩnＧaＡs系の半導体層を、欠陥少なくエピタキシャル成長させることができる。インジウムの割合が小さい場合には、ＧaＡs基板を好適に用いることができる。
【００６７】
また、各エピタキシャル層の材料や不純物濃度や膜厚は、上記の例に限定されるものではない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした層が挿入されているなど、任意の層が挿入されている構造についても、本実施の形態に含まれるものとする。
【００６８】
図２〜図５は、実施の形態１に基づく半導体装置の作製工程のフローを示す断面図である。
【００６９】
まず、図２（ａ）に示すように、半絶縁性基板１として、例えば鉄Ｆeをドープしたインジウム・リンＩnＰ基板を用意する。その上に、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を形成する。
【００７０】
一例を挙げれば、各層の詳細は次の通りである。すなわち、サブコレクタ構成材料層４２は１×１０19／ｃｍ3以上のｎ型不純物濃度を有するｎ+型ＩnＧaＡs層で、厚さ３００ｎｍである。コレクタ構成材料層４３は１×１０16／ｃｍ3のｎ型不純物濃度を有するｎ-型ＩnＰ層で、厚さ５００ｎｍである。ベース構成材料層４４は１×１０19／ｃｍ3以上のｐ型不純物濃度を有するｐ+型ＩnＧaＡs層で、厚さ７５ｎｍである。エミッタ構成材料層４５は１×１０17／ｃｍ3のｎ型不純物濃度を有するｎ-型ＩnＰ層で、厚さ１２５ｎｍである。エミッタキャップ構成材料層４６は１×１０19／ｃｍ3以上の不純物濃度を有するｎ+型ＩnＧaＡs層で、厚さ５０ｎｍである。
【００７１】
次に、図２（ｂ）および（ｃ）に示すように、リフトオフ法によってエミッタ電極９を形成する。すなわち、まず、図２（ｂ）に示すように、全面に塗布法などによってフォトレジスト層を形成した後、フォトリソグラフィによってパターニングして、エミッタ電極９を形成する領域以外を被覆するマスク層５１を形成する。
【００７２】
次に、図２（ｃ）に示すように、蒸着法などによって全面に、例えばチタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極材料層４７を、各層の厚さが例えば５０ｎｍ／５０ｎｍ／２００ｎｍになるように形成する。次に、マスク層５１を溶解除去することにより、その上に堆積した電極材料層４７を除去して、エミッタ電極９となる電極材料層４７のみを残す。電極を上記のような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。
【００７３】
次に、図２（ｄ）に示すように、エミッタ電極９をマスクとして、ウェットエッチングまたはドライエッチングによってエミッタキャップ構成材料層４６とエミッタ構成材料層４５とを選択的にエッチングして、エミッタキャップ層６とエミッタ層５からなるエミッタメサを形成する。
【００７４】
次に、図３（ｅ）に示すように、フォトレジスト５２をフォトリソグラフィによってパターニングして形成し、このフォトレジスト５２をマスクとしてベース構成材料層４４とコレクタ構成材料層４３とを選択的にエッチングし、ベース層４およびコレクタ層３からなるからなるベース・コレクタメサを形成する。この際、ベース・コレクタメサを２つのメサに分割し、その間にベース層４およびコレクタ層３の除去領域２１を形成する。除去領域２１の幅は任意に設定することができる。
【００７５】
次に、図３（ｆ）および（ｇ）に示すように、２つのベース・コレクタメサにまたがった架橋形状のベース電極８を形成する。すなわち、まず、図３（ｆ）に示すように、フォトリソグラフィによってパターニングして、フォトレジスト５３を除去領域２１に形成する。フォトレジスト５３は除去領域２１を完全に埋め、両端部がベース・コレクタメサに掛かるように形成し、必要に応じてラウンドベークやＵＶ（紫外光）キュア処理を施す。
【００７６】
次に、図３（ｇ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によってベース電極８を形成する。ベース電極８は、例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極構造とする。
【００７７】
このように、ベース・コレクタメサに除去領域２１を設け、２つに分割されたベース・コレクタメサにまたがった架橋形状のベース電極８を形成することによって、ベース／コレクタ接合面積を増加させることなく、十分な幅を有するベース電極８（および、後述するベース引き出し配線１８）を設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。
【００７８】
なお、図４（ｉ）に示すように、フォトレジスト５３の上部の領域のベース電極８に、フォトレジスト５３まで貫通する細い溝２３を形成しておくのがよい。ベース電極８を形成した後、側部や溝２３から剥離液を作用させ、フォトレジスト５３を剥離除去する。溝２３はフォトレジスト５３の剥離除去を効率よく行うためのものであるから、形状は適宜選択する。
【００７９】
次に、図３（ｈ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によりコレクタ電極９を形成する。コレクタ電極９は、例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極構造とする。
【００８０】
次に、図４（ｉ）に示すように、フォトレジスト５４をフォトリソグラフィによってパターニングして形成し、フォトレジスト５４をマスクとして、サブコレクタ構成材料層４２を基板１が露出するまで選択的にエッチングして、メサ形状のサブコレクタ層２を形成し、素子間を電気的に分離する。
【００８１】
次に、図４（ｊ）に示すように、基板１の全面にスピンコーティング法などによって有機膜材料などを塗布した後、硬化処理を行って、層間絶縁膜１１を形成する。層間絶縁膜１１の材料としては、寄生容量を減らすために、ＢＣＢやポリイミドなど、誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。この際、除去領域２１にも、これを埋め込んで、同じ材料による絶縁層２２が形成される。除去領域２１を空間のまま残し、ベース電極８およびベース引き出し配線１８を架橋形状にすることにより、放熱性を向上させることもできるが、本実施の形態では、除去領域２１に絶縁物質を充填して、絶縁層２２とする例を説明する。
【００８２】
次に、図５（ｋ）に示すように、層間絶縁膜１１にフォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などによって、電極７〜９への接続位置に開口部２４を形成する。この際、絶縁層２２のうち、ベース電極８に設けられた溝２３付近の絶縁層２２は一部エッチングされるが、大部分はベース電極８にマスクされてエッチングされることはない。
【００８３】
次に、図５（ｌ）に示すように、開口部を含んだ配線形成位置に配線形成用金属、例えば金などを十分な厚さで配置して、低抵抗の引き出し配線１７〜１９を、コレクタ電極７、ベース電極８およびエミッタ電極９のそれぞれに形成する。具体的には、まず、無電解めっきによって、層間絶縁膜１１および開口部２４の全面に、金の薄いシード層を形成する。次に、フォトリソグラフィによって配線形成位置以外を被覆するマスクを形成する。次に、金の薄いシード層を電極として電解めっきを行い、配線形成用金属を配線形成位置に十分な厚さで堆積させる。次に、マスクを除去した後、配線形成位置以外に形成されている金の薄いシード層をイオンミリングなどの方法で除去して、配線形成を終了する。
【００８４】
この際、前述したように、ベース・コレクタメサに除去領域２１を設けた効果によって十分な幅を有するベース電極８が形成されているため、ベース電極８の上に十分な幅を有する引き出し配線１８を容易に設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。しかも、ベース電極８をアーチ型の架橋構造とすることによって、エミッタ電極９とベース電極８の高低差をほとんど無くすことができるので、配線形成プロセスが非常に容易になる。
【００８５】
この後、引き続いて、従来の公知の作製方法によって、さらなる配線の形成や保護膜の形成や個片化などの後工程を行う。
【００８６】
図６は、本発明の実施の形態１の変形例に基づく半導体装置の作製工程のフローを示す断面図である。この変形例では、図２（ａ）〜図３（ｅ）までの工程でベース・コレクタメサを形成するところまでは同じであるので記載は省略し、その後の工程を説明する。
【００８７】
まず、図６（ｍ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法により２つのベース・コレクタメサのそれぞれにベース電極８を形成する。
【００８８】
次に、図６（ｎ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によりコレクタ電極７を形成する。
【００８９】
次に、図６（ｏ）に示すように、層間絶縁膜１１を形成する。まず、図４（ｉ）と同様にして、サブコレクタ構成材料層４２を基板１が露出するまで選択的にエッチングして、メサ形状のサブコレクタ層２を形成し、素子間を電気的に分離する。続いて、図４（ｊ）と同様にして、基板１の全面に層間絶縁膜１１を形成する。この際、除去領域２１にも、これを埋め込んで同じ材料による絶縁層２２を形成する。この後、図５（ｋ）と同様にして、フォトリソグラフィとＲＩＥなどによって、層間絶縁膜１１の電極７〜９への接続位置に開口部２４を形成する。
【００９０】
次に、図６（ｐ）に示すように、図５（ｌ）と同様にして、開口部２４を含んだ配線形成位置に配線形成用金属、例えば金などを十分な厚さで配置して、コレクタ電極７、ベース電極８およびエミッタ電極９への低抵抗の引き出し配線１７〜１９を形成する。
【００９１】
この変形例の方法によれば、ベース電極８をアーチ型の架橋構造とすることはできないが、少ない工程で本発明の半導体装置を作製できる利点がある。
【００９２】
上述したように、本実施の形態に基づく半導体装置の製造方法は、確立された半導体技術のみを用いているので、ＨＢＴ素子２０を効率よく確実に製造することができ、高周波特性などに優れた半導体装置を低い製造コストで得ることができる。なお、上記のプロセスフローには記載していないが、適当な層間膜形成工程が設けられていても本発明の例外とはならないものとする。
【００９３】
実施の形態２
実施の形態２では、主として請求項１、２および５に記載した半導体装置、および請求項８、９および１２に記載した半導体装置の製造方法に関わる例として、前記半導体素子であるＨＢＴ素子を含む半導体装置およびその製造方法について説明する。実施の形態２では、前記除去領域を形成する代わりに、ベース層４およびコレクタ層３を絶縁層化して前記絶縁層化領域を形成する点だけが実施の形態１と異なっている。それ以外については実施の形態１と同じであるので、相違点に重点をおいて説明する。
【００９４】
図７は、実施の形態２に基づくＨＢＴ素子３０の構造を示す断面図である。
【００９５】
図７に示すように、ＨＢＴ素子３０では、実施の形態１のＨＢＴ素子２０と同様、ＭＢＥ法やＭＯＣＶＤ法などを用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、およびエミッタキャップ層６が順次積層されている。各層は、実施の形態１と同じものであるので、ここでの説明は省略する。
【００９６】
この積層体は階段状の断面を有するメサ構造の積層体に形成され、エミッタキャップ層６とエミッタ層５とはエミッタメサを形成し、ベース層４とコレクタ層３とはベース・コレクタメサを形成し、サブコレクタ層２はサブコレクタメサを形成している。そして、サブコレクタ層２に接してコレクタ電極７が設けられ、ベース層４に接してベース電極８が設けられ、エミッタキャップ層６に接してエミッタ電極９が設けられている。また、ＨＢＴ素子３０の上部表面全面にＢＣＢやポリイミドなどからなる層間絶縁膜１１が形成され、その表面にコレクタ引き出し配線１７、ベース引き出し配線１８およびエミッタ引き出し配線１９が形成されている。引き出し配線１７〜１９は、それぞれ、層間絶縁膜１１に開口された開口部を介してコレクタ電極７、ベース電極８およびエミッタ電極９に接続されている。電極７〜９や層間絶縁膜１１の詳細は、実施の形態１と同じであるので、ここでの説明は省略する。
【００９７】
ＨＢＴ素子３０は、ＨＢＴ素子２０と同様にベースセンター型レイアウトを採用しており、ベース電極８をセンターに配置し、この幅方向両側にエミッタメサおよびエミッタ電極９を各２本形成している。このため、従来例で示したエミッタセンター型ＨＢＴ素子１００と同程度の素子サイズでありながら、ＨＢＴ素子１００の２個分の最大電流量を扱うことができる、優れた構造のＨＢＴ素子である。
【００９８】
また、ＨＢＴ素子３０とＨＢＴ素子１００とでベース／コレクタ接合面積は基本的に同じであるから、１本のエミッタメサおよびエミッタ電極９あたりのベース／コレクタ接合面積、従ってベース／コレクタ接合容量は、エミッタセンター型ＨＢＴ素子１００の半分になり、ＨＢＴ素子２０と同様、エミッタセンター型ＨＢＴ素子１００に比べて高速化にも適した構造である。
【００９９】
また、ＨＢＴ素子２０と同様、ＨＢＴ素子３０では、ベース電極の構造も改善されている。すなわち、図７に示すように、ベース電極８の上には厚さが厚く、低抵抗なベース引き出し配線１８が直接形成され、ベース層４の引き出し抵抗の低抵抗化が実現されている。このため、ベース電極８に流れ込んだベース電流は、最短の経路で直ちに抵抗の小さいベース引き出し配線１８に導かれ、ベース／コレクタ接合面積を増加させることなく、ベース層４の引き出し抵抗を減少させることができる。
【０１００】
この構造によれば、幅細の制御電極部が厚さの薄い電極層のみのままで長く引き回されるＨＢＴ素子２００の制御電極部２０８に比べて、ベース層４の引き出し抵抗を大きく減少させることができる。また、ベース電極８の上にベース引き出し配線１８が直接形成され、パッド電極部が不要になるので、パッド電極部を設けるためのベース／コレクタ接合領域が不要となり、パッド電極部を設けるＨＢＴ素子２００に比べて、ベース／コレクタ接合面積を１０％程度減少させることができ、ベース／コレクタ接合容量およびチップ面積を減少させることができる。
【０１０１】
この際、ベース層４及びコレクタ層３の一部がその積層方向に同一パターンに絶縁層化され、この絶縁層化領域２５を含む領域上にベース電極８およびベース引き出し配線１８が形成されている。絶縁層化領域２５を設けることによって、ベース／コレクタ接合面積、従ってベース／コレクタ接合容量を増加させることなく、十分な幅を有するベース電極８およびベース引き出し配線１８を設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。また、２つのエミッタメサの間隔を十分に確保することができ、電力増幅素子として用いた際の放熱性を向上させることができる。絶縁層化領域２５は、例えば、酸素イオンＯ+などの不活性化イオンの注入によって形成される。
【０１０２】
以上の結果、ベース層４の引き出し抵抗およびベース／コレクタ接合容量の減少によって、ＨＢＴ素子２０の高周波特性を向上させることができ、例えば、電力増幅素子として用いられ高周波入力が印加されたときの電力利得や最大発振周波数ｆmaxを向上させることができる。
【０１０３】
また、ベース層４の引き出し抵抗の減少によって、ＨＢＴ素子２０の直流特性、例えば電力増幅素子として用いられたときの電力付加効率（消費電力）を向上させることができる。すなわち、ベース電極８の電極抵抗による電圧降下を最小限に抑えることができ、また、ベース／コレクタ接合面積の低減によって、コレクタ電圧が低い場合にコレクタ層３からベース層４へ正孔が逆注入される量を減少させることができ、オフセット電圧を減少させることができるので、電力付加効率を向上させることができる。
【０１０４】
図８および図９は、実施の形態２に基づく半導体装置の作製工程のフローを示す断面図である。
【０１０５】
まず、図８（ａ）に示すように、実施の形態１と同様、半絶縁性基板１として、例えば鉄Ｆeをドープしたインジウム・リンＩnＰ基板を用意する。その上に、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ構成材料層４２、コレクタ構成材料層４３、ベース構成材料層４４、エミッタ構成材料層４５、そしてエミッタキャップ構成材料層４６を形成する。
【０１０６】
次に、図８（ｂ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によってエミッタ電極９を形成する。
【０１０７】
次に、図８（ｃ）に示すように、図２（ｄ）と同様にして、エミッタ電極９をマスクとして、エミッタキャップ構成材料層４６とエミッタ構成材料層４５とを選択的にエッチングして、エミッタキャップ層６とエミッタ層５からなるエミッタメサを形成する。
【０１０８】
次に、図８（ｄ）に示すように、フォトリソグラフィによってフォトレジストからなるマスク５５を形成する。マスク５５には、ベース層４およびコレクタ層３に形成する絶縁化領域２５に対応する開口部５６を形成する。マスク５５は、基板１の全面にＣＶＤ法（化学気相成長法）などによって酸化シリコン層や酸化シリコン層などを形成した後、フォトリソグラフィとエッチングによってこれらに開口部５６を形成することによって設けてもよい。
【０１０９】
続いて、マスク５５をマスクとしてベース構成材料層４４およびコレクタ構成材料層４３に、酸素イオンＯ+などの不活性化イオンを注入して、絶縁化領域２５を形成する。この際、注入イオンの深さ方向における分布のピーク位置が、ベース構成材料層４４およびコレクタ構成材料層４３のほぼ中央にくるように注入エネルギー（加速電圧）を設定する。なお、ここでのイオン注入の目的は、導電性の不活性化であるから、活性化アニール処理などのイオン注入後の熱処理が不要であり、ＨＢＴ３０を構成するエピタキシャル層２〜６の変質を未然に防止することができる。
【０１１０】
次に、図８（ｅ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によりベース電極８を形成する。
【０１１１】
次に、図９（ｆ）に示すように、フォトレジスト５６をフォトリソグラフィによってパターニングして形成し、このフォトレジスト５６をマスクとしてベース構成材料層４４とコレクタ構成材料層４３とを選択的にエッチングして、ベース層４およびコレクタ層３からなるからなるベース・コレクタメサを形成する。この際、絶縁化領域２５によってほぼ二等分されるようにベース・コレクタメサを形成する。
【０１１２】
図８（ｄ）〜図９（ｆ）に示したように、ベース・コレクタメサを絶縁化領域２５によって実効的に二等分し、分割された２つのベース・コレクタメサにまたがった形状のベース電極８を形成することによって、ベース／コレクタ接合面積を増加させることなく、十分な幅を有するベース電極８（および、後述するベース引き出し配線１８）を設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。
【０１１３】
次に、図９（ｇ）に示すように、図２（ｂ）および（ｃ）と同様にして、リフトオフ法によりコレクタ電極７を形成する。
【０１１４】
次に、図９（ｈ）に示すように、フォトレジスト５４をフォトリソグラフィによってパターニングして形成し、フォトレジスト５４をマスクとして、サブコレクタ構成材料層４２を基板１が露出するまで選択的にエッチングして、メサ形状のサブコレクタ層２を形成し、素子間を電気的に分離する。
【０１１５】
次に、図９（ｉ）に示すように、層間絶縁膜１１および引き出し配線１７〜１９を形成する。まず、基板１の全面にスピンコーティング法などによって、ＢＣＢやポリイミドなどからなる層間絶縁膜１１を形成する。次に、フォトリソグラフィとＲＩＥなどによって、層間絶縁膜１１の電極７〜９への接続位置に開口部を形成する。次に、開口部を含んだ配線形成位置に配線形成用金属、例えば金などを十分な厚さで配置して、低抵抗の引き出し配線１７〜１９をコレクタ電極７、ベース電極８およびエミッタ電極９のそれぞれに形成する。この際、前述したように、ベース・コレクタメサに絶縁化領域２５を設けた効果によって十分な幅を有するベース電極８が形成されているため、ベース電極８の上に十分な幅を有する引き出し配線１８を容易に設けることができ、ベース層４の引き出し抵抗を十分に低抵抗化することができる。
【０１１６】
この後、引き続いて、従来の公知の作製方法によって、さらなる配線の形成や保護膜の形成や個片化などの後工程を行う。
【０１１７】
上述したように、本実施の形態に基づく半導体装置の製造方法は、確立された半導体技術のみを用いているので、ＨＢＴ素子３０を効率よく確実に製造することができ、高周波特性などに優れた半導体装置を低い製造コストで得ることができるる。
【０１１８】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１９】
本発明の半導体装置及びその製造方法は、種々の電子回路に用いられ、その高速化および高集積化を実現するIII−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子を含む半導体装置及びその製造方法として用いられ、とりわけ電力増幅回路の電力利得や最大発振周波数および電力付加効率（消費電力）の向上に貢献することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施の形態１に基づく半導体装置の構造を示す断面図である。
【図２】同、半導体装置の作製工程のフローを示す断面図である。
【図３】同、半導体装置の作製工程のフローを示す断面図である。
【図４】同、半導体装置の作製工程のフローを示す断面図である。
【図５】同、半導体装置の作製工程のフローを示す断面図である。
【図６】同、変形例に基づく半導体装置の作製工程のフローを示す断面図である。
【図７】本発明の実施の形態２に基づく半導体装置の構造を示す断面図である。
【図８】同、半導体装置の作製工程のフローを示す断面図である。
【図９】同、半導体装置の作製工程のフローを示す断面図である。
【図１０】従来の一般的なエミッタセンター型ＨＢＴ素子の構造を示す斜視図（ａ）と、図１０（ａ）に１０Ｂ−１０Ｂ線で示した位置における断面図（ｂ）とである。
【図１１】従来のベースセンター型ＨＢＴ素子の構造を示す断面図である。
【符号の説明】
【０１２１】
１…半絶縁性基板（例えば、ＩnＰ基板）、
２…サブコレクタ層（例えば、ｎ+型ＩnＧaＡs層）、
３…コレクタ層（例えば、ｎ-型ＩnＰ層など）、
４…ベース層（例えば、ｐ+型ＩnＧaＡs層）、
５…エミッタ層（例えば、ｎ-型ＩnＰ層）、
６…エミッタキャップ層（例えば、ｎ+型ＩnＧaＡs層）、
７…コレクタ電極、８…ベース電極、９…エミッタ電極、１０…ＨＢＴ素子、
１１…層間絶縁膜、１５…仮想的なＨＢＴ素子、１７…コレクタ引き出し配線、
１８…ベース引き出し配線、１９…エミッタ引き出し配線、２０…ＨＢＴ素子、
２１…除去領域、２２…絶縁層、２３…溝、２４、…開口部、２５…絶縁化領域、
３０…ＨＢＴ素子、４２…サブコレクタ構成材料層、４３…コレクタ構成材料層、
４４…ベース構成材料層、４５…エミッタ構成材料層、
４６…エミッタキャップ構成材料層、４７…電極材料層、５１、５５…マスク層、
５２〜５４、５７…フォトレジスト、５６…開口部、
１００…従来のエミッタセンター型ＨＢＴ素子、１０２…サブコレクタ層、
１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、
１０６…エミッタキャップ層、１０８…ベース電極（制御電極部）、
１０９…エミッタ電極、１１０…ベース電極（パッド電極部）、
１１９…エミッタ引き出し配線、１２０…ベース引き出し配線、
１５０…仮想的なＨＢＴ素子、２００…従来のベースセンター型ＨＢＴ素子、
２０２…サブコレクタ層、２０３…コレクタ層、２０４…ベース層、
２０５…エミッタ層、２０６…エミッタキャップ層、
２０８…ベース電極（制御電極部）、２０９…エミッタ電極、
２１９…エミッタ引き出し配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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