(57)【要約】    【課題】  半導体チップのチップサイズを小さくしてコストの低減を図ることができる半導体装置及び半導体装置のテスト方法を得る。    【解決手段】  Ｉ／Ｏセル１６は、内部電圧ＶＤＤを電源として作動し、Ｉ／Ｏセル１７は、内部電圧ＶＣＣを電源として作動することから、Ｉ／Ｏセル１６から出力されるハイレベルの信号は内部電圧ＶＤＤの電圧をなし、Ｉ／Ｏセル１７から出力されるハイレベルの信号は内部電圧ＶＣＣの電圧をなすようにして、Ｉ／Ｏセル１６及び１７からハイレベルの信号が出力されているときのパッドＤｏ１及びＤｏ２の電圧を測定することにより、内部電圧ＶＣＣ及びＶＤＤの電圧が規格値内であるか否かのテストを行うことができるようにした。【選択図】  図１
2007027642.tif 000002
【特許請求の範囲】
【請求項１】
アンテナを介して受信した電波から生成した異なる電圧値の各内部電圧を電源として作動し、該受信した電波に重畳されたデータを抽出することによって外部との通信を行い、外部からの指令に基づいて作動する半導体装置において、
所定のテストを行うテスト動作時に、外部から入力された指令に基づいた２値のデータ信号を生成して出力する、所定の機能を有した内部回路と、
該内部回路から出力された２値の信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換して外部に出力する各出力回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記各出力回路は、対応する前記内部電圧を電源として作動するＩ／Ｏセルで構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記テスト動作時に、外部から入力された指令及びデータを前記内部回路に出力する１つ以上の入力回路を備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記内部回路は、
アンテナを介して受信した電波から異なる電圧値の各内部電圧を生成すると共に、該受信した電波を検波して外部からの指令及びデータの抽出を行うアナログ回路部と、
不揮発性メモリからなるメモリ回路部と、
前記アナログ回路部で抽出された指令に基づいて、該メモリ回路部に対して、データの読み出し及びデータの書き込みを行うデジタル回路部と、
を備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記デジタル回路部は、前記テスト動作時には、前記入力回路から入力された外部からの指令に基づいて、メモリ回路部に対してデータの読み出し及びデータの書き込みを行い、メモリ回路部から読み出したデータを前記各出力回路から出力することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記アナログ回路部は、
アンテナを介して受信した電波を整流する整流回路と、
該整流回路で整流した信号から前記各内部電圧を生成して出力する内部電圧生成回路と、
前記受信した電波を所定の方法で検波して外部からの指令及びデータの抽出を行って前記デジタル回路部に出力する検波回路と、
を備えることを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
前記内部回路、各出力回路及び入力回路は、１つの半導体チップに集積されることを特徴とする請求項３、４、５又は６記載の半導体装置。
【請求項８】
前記半導体チップは、前記アンテナが接続される１対の接続端子と、前記各出力回路に対応して設けられたテスト用出力端子と、前記入力回路に対応して設けられたテスト用入力端子とを備えることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記アンテナ及び内部回路は、ＩＤタグを形成することを特徴とする請求項１、２、３、４、５、６、７又は８記載の半導体装置。
【請求項１０】
アンテナを介して受信した電波から生成した異なる電圧値の各内部電圧を電源として作動し、該受信した電波に重畳されたデータを抽出することによって外部との通信を行い、外部からの指令に基づいて作動する半導体装置のテスト方法において、
所定のテストを行うテスト動作時に、外部から入力された指令に基づいた２値のデータ信号を生成して出力し、
該出力された２値の信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換して外部に出力し、
該変換されて外部に出力された２値の信号から、内部動作の異常検出を行うと共に前記内部電圧の電圧測定を行って該内部電圧の異常検出を行うことを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＤチップが使用されたＩＤタグ等のような、受信した電波を電源として作動する半導体装置及び半導体装置のテスト方法に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置の内部構成例を示したブロック図である。
図３において、半導体装置１００は、ＲＦＩＤチップからなる半導体チップ１０１が使用されたＩＤタグをなしており、アンテナ１０２で受信された電波を電源として作動する。アンテナ１０２で受信された電波は、アナログ回路部１１１内にある整流回路（図示せず）で整流され、ボルテージレギュレータをなす内部電圧生成回路１２１で異なる値の定電圧である内部電圧ＶＣＣ及びＶＤＤを生成する。内部電圧ＶＣＣは、アナログ回路部１１１の電源をなし、内部電圧ＶＤＤは、メモリ回路部１１３、メモリ回路部１１３の動作制御を行うデジタル回路部１１２及び各Ｉ／Ｏセル１１４〜１１７の電源をなしている。
【０００３】
ここで、半導体チップ１０１内で生成している内部電圧ＶＣＣ及びＶＤＤを外部からチェックするテストを実行するために、半導体チップ１０１にはテスト用のパッドＰｖｃｃ及びＰｖｄｄが設けられており、内部電圧ＶＣＣはパッドＰｖｃｃに、内部電圧ＶＤＤはパッドＰｖｄｄにそれぞれ印加されていた。
また、図４は、半導体装置１００の他の例を示したブロック図であり、図３との相違点は、選択回路１２５を備えたことにあり、選択回路１２５には、内部電圧ＶＣＣ及びＶＤＤがそれぞれ入力され、選択回路１２５は、パッドＰｓｃを介して外部から入力された制御信号Ｓｃに応じて内部電圧ＶＣＣ又はＶＤＤをパッドＰｖに出力する。
【０００４】
なお、本発明とは異なるが、従来において、ＣＰＵをコアにしセルライブラリを用意して、ゲートアレイ又はスタンダードセル方式で作成されたコアＬＳＩがあった（例えば、特許文献１参照。）。また、消費電流及びパッド数を増加させることなく所望の内部電圧に対するテストを正確かつ容易に行うことができる半導体集積回路装置があった（例えば、特許文献２参照。）。
【特許文献１】特開昭６１−２０７０３０号公報
【特許文献２】特開平１１−６６８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、例えば２ｍｍ角の半導体チップ１０１に対して、１つのパッドが１００μｍ角の大きさを有していることから、半導体チップ１０１に占めるパッドの面積は大きく、半導体チップ１０１のチップサイズを小さくしてコストの低減を図るためには、半導体チップ１０１のパッド数を削減する必要があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、内部電圧ＶＣＣ及びＶＤＤの電圧値が規格内にあるか否かを測定するための専用のパッドをなくすことによって、半導体チップのチップサイズを小さくしてコストの低減を図ることができる半導体装置及び半導体装置のテスト方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、アンテナを介して受信した電波から生成した異なる電圧値の各内部電圧を電源として作動し、該受信した電波に重畳されたデータを抽出することによって外部との通信を行い、外部からの指令に基づいて作動する半導体装置において、
所定のテストを行うテスト動作時に、外部から入力された指令に基づいた２値のデータ信号を生成して出力する、所定の機能を有した内部回路と、
該内部回路から出力された２値の信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換して外部に出力する各出力回路と、
を備えるものである。
【０００８】
具体的には、前記各出力回路は、対応する前記内部電圧を電源として作動するＩ／Ｏセルで構成されるようにした。
【０００９】
また、前記テスト動作時に、外部から入力された指令及びデータを前記内部回路に出力する１つ以上の入力回路を備えるようにした。
【００１０】
また、前記内部回路は、
アンテナを介して受信した電波から異なる電圧値の各内部電圧を生成すると共に、該受信した電波を検波して外部からの指令及びデータの抽出を行うアナログ回路部と、
不揮発性メモリからなるメモリ回路部と、
前記アナログ回路部で抽出された指令に基づいて、該メモリ回路部に対して、データの読み出し及びデータの書き込みを行うデジタル回路部と、
を備えるようにした。
【００１１】
また、前記デジタル回路部は、前記テスト動作時には、前記入力回路から入力された外部からの指令に基づいて、メモリ回路部に対してデータの読み出し及びデータの書き込みを行い、メモリ回路部から読み出したデータを前記各出力回路から出力するようにした。
【００１２】
また、前記アナログ回路部は、
アンテナを介して受信した電波を整流する整流回路と、
該整流回路で整流した信号から前記各内部電圧を生成して出力する内部電圧生成回路と、
前記受信した電波を所定の方法で検波して外部からの指令及びデータの抽出を行って前記デジタル回路部に出力する検波回路と、
を備えるようにした。
【００１３】
また、前記内部回路、各出力回路及び入力回路は、１つの半導体チップに集積されるようにしてもよい。
【００１４】
この場合、前記半導体チップは、前記アンテナが接続される１対の接続端子と、前記各出力回路に対応して設けられたテスト用出力端子と、前記入力回路に対応して設けられたテスト用入力端子とを備えるようにした。
【００１５】
また、前記アンテナ及び内部回路は、ＩＤタグを形成するようにした。
【００１６】
また、この発明に係る半導体装置のテスト方法は、アンテナを介して受信した電波から生成した異なる電圧値の各内部電圧を電源として作動し、該受信した電波に重畳されたデータを抽出することによって外部との通信を行い、外部からの指令に基づいて作動する半導体装置のテスト方法において、
所定のテストを行うテスト動作時に、外部から入力された指令に基づいた２値のデータ信号を生成して出力し、
該出力された２値の信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換して外部に出力し、
該変換されて外部に出力された２値の信号から、内部動作の異常検出を行うと共に前記内部電圧の電圧測定を行って該内部電圧の異常検出を行うようにした。
【発明の効果】
【００１７】
本発明の半導体装置によれば、各出力回路によって、内部回路から出力された２値の信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換して外部に出力するようにしたことから、各出力回路で変換されて外部に出力されたそれぞれの２値の信号から、内部動作の異常検出を行うと共に前記各内部電圧の電圧測定を行って該各内部電圧の異常検出を行うことができ、半導体チップに集積する場合において、各内部電圧の電圧を測定するための専用の端子を設けることなく、各内部電圧の電圧検査を行うことができ、半導体チップの端子数を削減することができため、チップサイズを小さくしてコストの低減を図ることができる。
【００１８】
また、本発明の半導体装置のテスト方法によれば、所定のテストを行うテスト動作時に、外部から入力された指令に基づいた２値のデータ信号を、対応する前記内部電圧の電圧値を有する２値の信号に変換し、該変換されて外部に出力された２値の信号から、内部動作の異常検出を行うと共に前記内部電圧の電圧測定を行って該内部電圧の異常検出を行うようにしたことから、半導体チップに集積する場合において、各内部電圧の電圧を測定するための専用の端子を設けることなく、各内部電圧の電圧検査を行うことができ、半導体チップの端子数を削減することができため、チップサイズを小さくしてコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００１９】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示した図である。
図１において、半導体装置１は、ＩＤタグをなしており、アンテナ２と、コンデンサ３と、ＲＦＩＤチップをなす半導体チップ４とで構成されている。
半導体チップ４は、アナログ回路部１１、デジタル回路部１２、ＥＥＰＲＯＭ等の不揮発性メモリからなるメモリ回路部１３及びＩ／Ｏセル１４〜１７で構成され、８つのパッドＶ＋，Ｖ−，Ｄｉ，Ｐｖｂｂ，Ｐｖｓｓ，ＴＳ，Ｄｏ１，Ｄｏ２を備えている。なお、Ｉ／Ｏセル１４及び１５は入力回路をなし、Ｉ／Ｏセル１６及び１７は出力回路をなす。
【００２０】
パッドＶ＋とＶ−との間には、アンテナ２及びコンデンサ３が並列に接続され、パッドＶ＋及びＶ−は、アナログ回路部１１にそれぞれ接続されている。パッドＤｉは、Ｉ／Ｏセル１４を介してデジタル回路部１２に接続され、パッドＴＳは、Ｉ／Ｏセル１５を介してデジタル回路部１２に接続されている。更に、デジタル回路部１２は、Ｉ／Ｏセル１６を介してパッドＤｏ１に接続されると共に、Ｉ／Ｏセル１７を介してパッドＤｏ２に接続されている。また、アナログ回路部１１は、デジタル回路部１２及びメモリ回路部１３にそれぞれ接続され、デジタル回路部１２はメモリ回路部１３に接続されている。
【００２１】
アナログ回路部１１は、アンテナ２で受信した信号を整流して得られた電圧ＶＢＢから、所定の定電圧をなす内部電圧ＶＤＤ及びＶＣＣをそれぞれ生成し、更に生成した内部電圧ＶＤＤを、デジタル回路部１２、メモリ回路部１３及びＩ／Ｏセル１４〜１６に電源として供給する。また、アナログ回路部１１は、生成した内部電圧ＶＣＣをＩ／Ｏセル１７に電源として供給すると共に、生成した内部電圧ＶＣＣからメモリ回路部１３にデータを書き込む際に必要な電圧を生成してメモリ回路部１３に供給する。更に、アナログ回路部１１は、接地電圧をなす電圧ＶＳＳを生成して、デジタル回路部１２、メモリ回路部１３、Ｉ／Ｏセル１４〜１７及びパッドＰｖｓｓにそれぞれ印加する。また、アナログ回路部１１は、アンテナ２で受信した信号を検波してデータを抽出し、該抽出したデータをデジタル回路部１２に出力する。デジタル回路部１２は、該入力されたデータに応じてメモリ回路部１３の動作制御を行う。
【００２２】
図２は、アナログ回路部１１の内部構成例を示した図である。
図２において、アナログ回路部１１は、整流回路２１、ロードスイッチをなすＮＭＯＳトランジスタ２２、電圧制限回路２３、逆流防止ダイオード２４、検波回路２５、ボルテージレギュレータで構成された内部電圧生成回路２６及びチャージポンプ回路２７を備えている。
整流回路２１は、アンテナ２で受信した信号を整流する回路であり、ブリッジ接続されたダイオードＤ１〜Ｄ４で構成されている。ダイオードＤ１及びＤ３の各アノードは接続され該接続部は接地電圧ＶＳＳに接続されている。ダイオードＤ１のカソード及びダイオードＤ２のアノードとの接続部はパッドＶ＋に、ダイオードＤ３のカソード及びダイオードＤ４のアノードとの接続部はパッドＶ−にそれぞれ接続され、ダイオードＤ２及びＤ４の各カソードの接続部が整流回路２１の出力端をなす。整流回路２１で整流された信号は逆流防止ダイオード２４を介して内部電圧生成回路２６に入力され、該入力された電圧が電圧ＶＢＢをなしパッドＰｖｂｂに印加される。
【００２３】
整流回路２１の出力端と接地電圧ＶＳＳとの間には、ＮＭＯＳトランジスタ２２及び電圧制限回路２３が接続され、ＮＭＯＳトランジスタ２２のゲートにはデジタル回路部１２からの制御信号Ｓｄが入力され、ＮＭＯＳトランジスタ２２は、該制御信号Ｓｄに応じてスイッチングする。内部電圧生成回路２６は、入力された電圧ＶＢＢから所定の内部電圧ＶＣＣ及びＶＤＤをそれぞれ生成し、検波回路２５及びＩ／Ｏセル１７は該内部電圧ＶＣＣを電源として作動し、チャージポンプ回路２７は内部電圧ＶＣＣが入力される。前述したように、デジタル回路部１２、メモリ回路部１３及びＩ／Ｏセル１４〜１６は、内部電圧生成回路２６で生成された内部電圧ＶＤＤを電源として作動する。また、検波回路２５は、パッドＶ＋及びＶ−に接続されてアンテナ２で受信された信号が入力され、該受信信号からデータを抽出してデジタル回路部１２に出力する。
【００２４】
このような構成において、通常動作時は、パッドＴＳ及びＤＩはそれぞれプルダウンされていることからそれぞれローレベルであり、このとき、デジタル回路部１２は、検波回路２５から入力された信号に含まれるコマンドに従ってメモリ回路部１３の動作制御を行い、メモリ回路部１３に対して、検波回路２５から入力された信号に含まれるデータの書き込み又は書き込まれたデータの読み出しを行う。メモリ回路部１３は、データの書き込みに必要な電圧をチャージポンプ回路２７から供給されている。
【００２５】
また、デジタル回路部１２は、メモリ回路部１３から読み出したデータを外部に送信する場合は、送信するデータに応じてＮＭＯＳトランジスタ２２をスイッチングさせることにより、アンテナ２を介してデータ送信を行う。電圧制限回路２３は、ＮＭＯＳトランジスタ２２がオンした際に、ＮＭＯＳトランジスタ２２に流れる電流を制限して整流回路２１の出力電圧が所定の電圧以下にならないようにする。また、デジタル回路部１２は、パッドＴＳがローレベルのときは、パッドＤｏ１及びＤｏ２が常時ハイレベルになるようにＩ／Ｏセル１６及び１７にデータ出力を行う。
【００２６】
一方、半導体チップ４のテストを行うときは、データを含まない電波がアンテナ２に送信されると共にパッドＴＳにはハイレベルの信号が外部から入力される。内部電圧生成回路２６は、整流回路２１から出力された電圧ＶＢＢから内部電圧ＶＣＣ及びＶＤＤをそれぞれ生成して出力する。また、パッドＴＳにハイレベルの信号が入力されると、デジタル回路部１２は、検波回路２５からのデータ信号を無視して、外部からパッドＤＩに入力されたコマンドに従って、メモリ回路部１３に対して、パッドＤＩに入力されたデータの書き込みや、データの読み出しを行い、該読み出したデータをＩ／Ｏセル１６及び１７にそれぞれ出力する。Ｉ／Ｏセル１６は、入力されたデータをパッドＤｏ１に出力し、Ｉ／Ｏセル１７は、入力されたデータをパッドＤｏ２に出力する。このため、パッドＤＩに入力したデータ信号に対して、パッドＤｏ１及びＤｏ２から出力される信号を検出することにより半導体チップ４の各回路の動作をテストすることができる。
【００２７】
ここで、Ｉ／Ｏセル１６は、内部電圧ＶＤＤを電源として作動し、Ｉ／Ｏセル１７は、内部電圧ＶＣＣを電源として作動することから、Ｉ／Ｏセル１６から出力されるハイレベルの信号は内部電圧ＶＤＤの電圧をなし、Ｉ／Ｏセル１７から出力されるハイレベルの信号は内部電圧ＶＣＣの電圧をなす。このため、Ｉ／Ｏセル１６及び１７からハイレベルの信号が出力されているときのパッドＤｏ１及びＤｏ２の電圧を測定することにより、内部電圧ＶＣＣ及びＶＤＤの電圧が規格値内であるか否かのテストを行うことができる。
このように、本第１の実施の形態における半導体装置は、内部電圧ＶＣＣ及びＶＤＤの電圧を測定するための専用のパッドを設けることなく、内部電圧ＶＣＣ及びＶＤＤの電圧検査を行うことができ、半導体チップ４のパッド数を削減することができため、チップサイズを小さくしてコストの低減を図ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示した図である。
【図２】図１のアナログ回路部１１の内部構成例を示した図である。
【図３】従来の半導体装置の内部構成例を示したブロック図である。
【図４】従来の半導体装置の他の内部構成例を示したブロック図である。
【符号の説明】
【００２９】
１  半導体装置
２  アンテナ
３  コンデンサ
４  半導体チップ
１１  アナログ回路部
１２  デジタル回路部
１３  メモリ回路部
１４〜１７  Ｉ／Ｏセル
２１  整流回路
２２  ＮＭＯＳトランジスタ
２３  電圧制限回路
２４  逆流防止ダイオード
２５  検波回路
２６  内部電圧生成回路
２７  チャージポンプ回路
Ｖ＋，Ｖ−，Ｄｉ，Ｐｖｂｂ，Ｐｖｓｓ，ＴＳ，Ｄｏ１，Ｄｏ２  パッド
【図１】
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【図２】
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【図３】
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【図４】
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