(57)【要約】【課題】  ノーマリオフ型の電界効果型トランジスタを提供する。【解決手段】  第１六方晶系（６ｍｍ）結晶から構成され、第１六方晶系（６ｍｍ）結晶のＣ軸を面内に含む主面を有する第１窒化物半導体層１５７と、第１窒化物半導体層１５７の主面上に形成され、バンドギャップが第１六方晶系（６ｍｍ）結晶と異なる第２六方晶系（６ｍｍ）結晶から構成された第２窒化物半導体層１５８と、第２窒化物半導体層１５８上に形成されたゲート電極１５４、ソース電極１５２及びドレイン電極１５３とを備え、第１窒化物半導体層１５７の膜厚は、１．５μｍ以下であり、第２窒化物半導体層１５８には、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１六方晶系（６ｍｍ）結晶から構成され、前記第１六方晶系（６ｍｍ）結晶のＣ軸を含む主面を有する第１半導体層と、
前記第１半導体層の主面上に形成され、バンドギャップが前記第１六方晶系（６ｍｍ）結晶と異なる第２六方晶系（６ｍｍ）結晶から構成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極、ソース電極及びドレイン電極とを備え、
前記第１半導体層の膜厚は、１．５μｍ以下である
ことを特徴とする電界効果型トランジスタ。
【請求項２】
前記第２半導体層には、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされている
ことを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート電極の長手方向は、前記Ｃ軸と直交する
ことを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記電界効果型トランジスタは、さらに、Ｒ面を主面としたサファイア基板と、前記サファイア基板の主面上に位置するように、前記第１半導体層と前記サファイア基板との間に形成されたＡｌＮ層とを備え、
前記第２半導体層は、ＧａＮ層である
ことを特徴とする請求項１〜３のいずれか１項に記載の電界効果型トランジスタ。
【請求項５】
前記第２半導体層は、Ｎ型の導電型を有し、
前記第２半導体層の前記ゲート電極直下を除く領域には、Ｎ型不純物のイオン注入により第１Ｎ型領域が形成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の電界効果型トランジスタ。
【請求項６】
前記第１Ｎ型領域の前記ソース及びドレイン電極直下には、Ｎ型不純物のイオン注入により第２Ｎ型領域が形成されている
ことを特徴とする請求項５に記載の電界効果型トランジスタ。
【請求項７】
前記電界効果型トランジスタは、リセス構造を有する
ことを特徴とする請求項１〜４のいずれか１項に記載の電界効果型トランジスタ。
【請求項８】
前記第２半導体層は、Ｎ型の導電型を有し、
前記第１半導体層の一部には、Ｎ型不純物がドーピングされている
ことを特徴とする請求項１〜７のいずれか１項に記載の電界効果型トランジスタ。
【請求項９】
第１六方晶系（６ｍｍ）結晶から構成され、前記第１六方晶系（６ｍｍ）結晶のＣ軸を含む主面を有する第１半導体層と、
前記第１半導体層の主面上に形成され、バンドギャップが前記第１六方晶系（６ｍｍ）結晶と異なる第２六方晶系（６ｍｍ）結晶から構成された第２半導体層と、
前記第２半導体層上に形成されたゲート電極、ソース電極及びドレイン電極とを備え、
前記第２半導体層には、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされている
ことを特徴とする電界効果型トランジスタ。
【請求項１０】
前記第１半導体層の膜厚は、１．５μｍ以下である
ことを特徴とする請求項９に記載の電界効果型トランジスタ。
【請求項１１】
前記ゲート電極の長手方向は、前記Ｃ軸と直交する
ことを特徴とする請求項９又は１０に記載の電界効果型トランジスタ。
【請求項１２】
前記電界効果型トランジスタは、さらに、Ｒ面を主面としたサファイア基板と、前記サファイア基板の主面上に位置するように、前記第１半導体層と前記サファイア基板との間に形成されたＡｌＮ層とを備え、
前記第２半導体層は、ＧａＮ層である
ことを特徴とする請求項９〜１１のいずれか１項に記載の電界効果型トランジスタ。
【請求項１３】
前記第２半導体層は、Ｎ型の導電型を有し、
前記第２半導体層の前記ゲート電極直下を除く領域には、Ｎ型不純物のイオン注入により第１Ｎ型領域が形成されている
ことを特徴とする請求項９〜１２のいずれか１項に記載の電界効果型トランジスタ。
【請求項１４】
前記第１Ｎ型領域の前記ソース及びドレイン電極直下には、Ｎ型不純物のイオン注入により第２Ｎ型領域が形成されている
ことを特徴とする請求項１３に記載の電界効果型トランジスタ。
【請求項１５】
前記電界効果型トランジスタは、リセス構造を有する
ことを特徴とする請求項９〜１２のいずれか１項に記載の電界効果型トランジスタ。
【請求項１６】
前記第２半導体層は、Ｎ型の導電型を有し、
前記第１半導体層の一部には、Ｎ型不純物がドーピングされている
ことを特徴とする請求項９〜１５のいずれか１項に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系電子デバイスに関するものである。
【背景技術】
【０００２】
近年、窒化物半導体は、高出力デバイス用材料として極めて精力的に研究開発がなされている。
【０００３】
電子デバイスとして検討されているのは、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴ（Modulation Doped Field Effect Transistor）である。ＧａＡｓ系ＭＯＤＦＥＴとの最大の違いは、ショットキー層であるＡｌＧａＮ層に不純物をドーピングすることなくＧａＡｓ系ＭＯＤＦＥＴの１０倍ものシートキャリア濃度を実現できる点である。格子不整合によるＡｌＧａＮ／ＧａＮ間のストレスによってＡｌＧａＮ層にピエゾ効果による分極が発生し、その結果、ＡｌＧａＮ／ＧａＮ界面に２次元電子が蓄積されることが、キャリア発生の機構である。そのため、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいて、ストレスは非常に重要なパラメータであり、ＡｌＧａＮ／ＧａＮ間のストレスと誘起されるシートキャリア濃度との関係は精力的に研究されている。例えば、非特許文献１においては、２次元電子ガスのシートキャリア濃度をストレスから定量的に計算している。
【０００４】
この非特許文献１に代表されるように、これまでのＡｌＧａＮ／ＧａＮヘテロ接合はＣ軸方向に積層して形成されている。この理由は、Ｃ軸方向に積層してヘテロ接合を形成することで、つまりＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を形成することで、窒化物半導体に特有な分極の効果を得ることができるからである。
【０００５】
一方、特許文献１においては、ウルツ鉱構造の結晶を持つ材料のＡ面あるいはＭ面が基板として用いられ、かつ電流を流す方向がＣ軸に垂直となるように配置された電界効果型トランジスタ（ＦＥＴ）が開示されている。このようなＦＥＴにおいては、転位によるキャリアの散乱が抑制されるため、電気的特性に優れたＦＥＴが実現される。
【特許文献１】特開２００１−１６０６５６号公報
【非特許文献１】O.Ambacher et. al.;Journal of Applied Physics, Vol 85,(1999) p.3222-p.3233.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｃ面のＡｌＧａＮ／ＧａＮヘテロ接合は、その大きな分極の効果により、高いシートキャリア密度を実現できるが、反面、半導体への不純物ドーピングを効果的におこなうことが困難になる。つまり、分極により発生するキャリアが圧倒的多数となってしまうため、微妙なキャリアプロファイルをドーピングによって与えることが難しくなる。よって、例えばＣ面のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＭＯＤＦＥＴにおいては、窒化物半導体の材料特性により耐圧及び飽和閾値電流を高くすることができるが、ピンチオフ電圧の制御が難しいという問題が生じる。そのため、特にノーマリオフ型のＦＥＴを作製することは極めて難しい。
【０００７】
このとき、特許文献１においては、Ａ面あるいはＭ面のヘテロ接合を用いたＦＥＴが開示されている。しかしながら、Ａ面あるいはＭ面を主面とした窒化物半導体層を形成した場合、窒化物半導体層の表面モフォロジーが悪くなる。また、Ａ面あるいはＭ面の窒化物半導体層においては、キャリア移動度が低い。従って、これを用いたヘテロ接合を有するＦＥＴのドレイン電流は極端に小さく、良好なデバイス特性を得ることができない。
【０００８】
そこで、本発明は、上記課題に鑑み、優れたノーマリオフ型の電界効果型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、上記状況に鑑み、窒化物半導体材料等の六方晶系（６ｍｍ）結晶から構成されるＦＥＴにおいて、分極の発生しない六方晶系（６ｍｍ）結晶のＣ軸を含む面を用いたデバイス構造を検討した。結晶成長からデバイスプロセスまでを総合的に検討した結果、本発明者らは、エピタキシャル成長に関して、これまでのＣ面の成長とは全く異なる成長機構やドーピング特性を世界で初めて明らかにした。さらに、そのエピタキシャル膜を用いてノーマリオフ型の電界効果型トランジスタを実現するためには、これまでとは異なるデバイス構造が必要であることを明らかにした。それにより本発明に至ったものである。
【００１０】
上記目的を達成するために、本発明の半導体装置は、第１六方晶系（６ｍｍ）結晶から構成され、前記第１六方晶系（６ｍｍ）結晶のＣ軸を含む主面を有する第１半導体層と、前記第１半導体層の主面上に形成され、バンドギャップが前記第１六方晶系（６ｍｍ）結晶と異なる第２六方晶系（６ｍｍ）結晶から構成された第２半導体層と、前記第２半導体層上に形成されたゲート電極、ソース電極及びドレイン電極とを備え、前記第１半導体層の膜厚は、１．５μｍ以下であることを特徴とする。
【００１１】
このような構成にすることにより、従来のようにＣ面のヘテロ接合ではなくＣ軸を含む面のヘテロ接合が形成されることとなり、Ｃ面特有の分極の問題がなくなる。その結果、ヘテロ接合には、極めて高密度のピエゾ電荷が発生することがなくなるので、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、ノーマリオフ型のＦＥＴを実現することができる。
【００１２】
また、発明者らの詳細な実験から得た知見では、第１半導体層が六方晶系（６ｍｍ）結晶から構成される場合、（１１−２０）面等のＣ軸を含む面を主面とした第１半導体層の結晶成長では、第１半導体層の膜厚が１．５μｍより大きくなると、スジ状の表面モフォロジーが顕著となり、最終的には表面が曇り、この第１半導体層を用いたＦＥＴのドレイン電流が小さくなってくる。この現象は、Ｃ軸を含む面を主面とした半導体層の結晶成長機構に起因している。そこで、第１半導体層の膜厚を１．５μｍ以下に薄層化することで、この影響を受けないようにし、ＦＥＴのドレイン電流の低下を抑えることができる。
【００１３】
また、前記第２半導体層には、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされていてもよい。
【００１４】
発明者らの詳細な実験から得た知見では、（１１−２０）面等のＣ軸を含む面を主面とした半導体層の結晶成長において、不純物ドーピング特性が従来のＣ面を主面とした半導体層とは異なることが明らかになっている。つまり、Ｃ軸を含む面を主面とした半導体層においてキャリアの移動度が低くなるという特性がある。そこで、第２半導体層に１×１０13（ｃｍ-2）のドーズ量で不純物を添加することで、ＦＥＴのドレイン電流の低下を抑えることができる。
【００１５】
また、前記ゲート電極の長手方向は、前記Ｃ軸と直交してもよい。
このような構成にすることにより、ゲート電極の長手方向と垂直な向きのストレスが発生し、ゲート電極の側部の下方に位置する部分には、それぞれ正負のピエゾ電荷が局在するように発生する。その結果、この分極電荷によりチャネルを走行する電子が加速されるので、ＦＥＴの高速化が可能となる。
【００１６】
また、発明者らの詳細な実験から得た知見では、（１１−２０）面等のＣ軸を含む面を主面とした半導体層の結晶成長において、半導体層表面にはＣ軸方向に走るスジ状の表面モフォロジーが形成される。このスジに垂直に電子が走行すると電子の散乱が起こるため、キャリア移動度が低下する。そこで、ゲート電極の長手方向をＣ軸方向に直行させて電子が走行する方向をこのスジと平行にすることで、移動度の低下を抑制することが可能となる。
【００１７】
また、前記電界効果型トランジスタは、さらに、Ｒ面を主面としたサファイア基板と、前記サファイア基板の主面上に位置するように、前記第１半導体層と前記サファイア基板との間に形成されたＡｌＮ層とを備え、前記第２半導体層は、ＧａＮ層であっていてもよい。
【００１８】
このような構成にすることにより、（−１１００）方向の格子面間隔が基板、ＡｌＮ層、第１半導体層の順に大きくなるので、（−１１００）方向の格子不整合が緩和される。その結果、第１半導体層の結晶性を飛躍的に向上させることが可能となる。なお、この効果はサファイア基板のＣ面上にＡｌＮ層、ＧａＮ層を積層させた構造では得られないことは当然である。
【００１９】
また、前記第２半導体層は、Ｎ型の導電型を有し、前記第２半導体層の前記ゲート電極直下を除く領域には、Ｎ型不純物のイオン注入により第１Ｎ型領域が形成されていてもよい。
【００２０】
このような構成にすることにより、エピタキシャル成長では実現し得ないほどの不純物添加を実現することが可能となる。これにより、比較的高いチャネル抵抗を低減することができる。例えば、ＦＥＴのオン抵抗で約１０％低抵抗化することが可能になる。
【００２１】
また、前記第１Ｎ型領域の前記ソース及びドレイン電極直下には、Ｎ型不純物のイオン注入により第２Ｎ型領域が形成されていてもよい。
【００２２】
このような構成にすることにより、ソース電極及びドレイン電極のコンタクト抵抗を低減することができる。例えば、１０％もコンタクト抵抗を改善することができ、結果としてオン抵抗で約２０％低抵抗化することが可能となる。
【００２３】
また、前記電界効果型トランジスタは、リセス構造を有してもよい。
このような構成にすることにより、比較的大きなオン抵抗を大幅に低減することが可能となる。また、リセス端側壁の分極電荷によりチャネルを走行する電子を加速することができる。これにより、ＦＥＴの高速化が可能となる。
【００２４】
また、前記第２半導体層は、Ｎ型の導電型を有し、前記第１半導体層の一部には、Ｎ型不純物がドーピングされていてもよい。
【００２５】
このような構成にすることにより、第１半導体層内の不純物も電子供給に寄与するため、ＦＥＴのドレイン電流を大きくすることが可能となる。
【００２６】
また、本発明は、第１六方晶系（６ｍｍ）結晶から構成され、前記第１六方晶系（６ｍｍ）結晶のＣ軸を含む主面を有する第１半導体層と、前記第１半導体層の主面上に形成され、バンドギャップが前記第１六方晶系（６ｍｍ）結晶と異なる第２六方晶系（６ｍｍ）結晶から構成された第２半導体層と、前記第２半導体層上に形成されたゲート電極、ソース電極及びドレイン電極とを備え、前記第２半導体層には、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされていることを特徴とする電界効果型トランジスタとすることもできる。
【００２７】
このような構成にすることにより、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。すなわち、不純物ドーピングによって精密なキャリアプロファイルを与えることが可能となり、ノーマリオフ型のＦＥＴを実現することができる。
【００２８】
また、第２半導体層に１×１０13（ｃｍ-2）のドーズ量で不純物を添加することで、ＦＥＴのドレイン電流の低下を抑えることができる。
【００２９】
また、前記第１半導体層の膜厚は、１．５μｍ以下であってもよい。
このような構成にすることにより、第１半導体層の膜厚を１．５μｍ以下に薄層化することで、ＦＥＴのドレイン電流の低下を抑えることができる。
【発明の効果】
【００３０】
以上説明したように、本発明に係るＦＥＴによれば、極めて高濃度な分極電荷の影響を受けず、キャリア密度の精密な制御が可能なＦＥＴを実現することができる。よって、ＦＥＴの閾値電圧の制御が容易になり、優れたノーマリオフ型のＦＥＴを実現することができる。
【００３１】
よって、本発明により、高耐圧特性という窒化物半導体の材料特性と市場で要望されているノーマリオフ型の特性とを両立させたＦＥＴを提供することが可能となり、その実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００３３】
（第１の実施の形態）
図１は本発明の第１の実施の形態のＦＥＴの構造を示す斜視図である。
【００３４】
本実施の形態のＦＥＴは、いわゆるリセス構造を有するＨＥＭＴ（High Electron Mobility Transistor）であって、単結晶基板１５５と、対称性６ｍｍの六方晶系結晶であるＩｎ（ｘ）Ａｌ（ｙ）Ｇａ（ｚ）Ｎ（１−ｘ−ｙ−ｚ）（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ＝１かつｘ、ｙ、ｚは同時に０ではない）から構成され、有機金属気相成長法（ＭＯＣＶＤ法）等のエピタキシャル成長法により単結晶基板１５５の主面上に形成された半導体層１５１と、半導体層１５１の主面上に形成されたソース電極１５２、ドレイン電極１５３及びゲート電極１５４とから構成される。
【００３５】
単結晶基板１５５は、例えばＲ面を主面としたサファイア基板、（１１−２０）面等のＡ面を主面としたＳｉＣ基板、あるいは（１１−２０）面等のＡ面を主面としたＡｌＮ基板等である。
【００３６】
半導体層１５１は、単結晶基板１５５上に順次積層された、バッファ層１５６、ｉ型の第１窒化物半導体層１５７、ｎ型の第２窒化物半導体層１５８及びキャップ層１５９から構成される。
【００３７】
第１窒化物半導体層１５７が形成されたバッファ層１５６の主面、第２窒化物半導体層１５８が形成された第１窒化物半導体層１５７の主面、及びゲート電極１５４等が形成された第２窒化物半導体層１５８の主面は、例えば（１１−２０）面等のＡ面あるいはＭ面であり、それぞれＣ軸と平行である。つまり、Ｃ軸を面内に含む。例えば、バッファ層１５６、第１窒化物半導体層１５７及び第２窒化物半導体層１５８としては、Ｒ面を主面とするサファイア基板上に順次積層された、（１１−２０）を主面とするＡｌＮ層、（１１−２０）を主面とするＧａＮ層、及び（１１−２０）を主面とするＡｌＧａＮ層が用いられる。
【００３８】
キャップ層１５９は、第２窒化物半導体層１５８のゲート電極１５４が形成される部分が表面に露出するように、第２窒化物半導体層１５８のゲート電極１５４近傍を除く部分の上に形成されている。
【００３９】
第１窒化物半導体層１５７の膜厚は、１．５μｍ以下に設定される。これは、図２の第１窒化物半導体層１５７としてのＧａＮ層における表面粗さ及びドレイン電流の膜厚依存性のグラフに示すように、第１窒化物半導体層１５７の膜厚が１．５μｍよりも大きくなると、第１窒化物半導体層１５７の表面モフォロジーが急激に悪化し、ドレイン電流が小さくなり始めるため、良好なデバイス特性を得ることが難しくなることに起因する。ここで、第１窒化物半導体１５７の一部、特に、第２窒化物半導体層１５８との間の界面側には、Ｎ型不純物、例えばＳｉがドーピングされる。これにより、ドレイン電流を増加させることができ、ＦＥＴの性能をより一層改善することができる。また、図３の第２窒化物半導体層１５８としての（１１−２０）面を主面としたＡｌＧａＮ層の表面状態図に示すように、窒化物半導体層の表面には、Ｃ軸方向にスジ状の表面モフォロジーが形成される。キャリアが窒化物半導体層のスジに直交する方向に走行すると、激しく散乱されるが、このスジに平行に走行すると散乱が抑制される。よって、ゲート電極１５４は、ソース電極１５２及びドレイン電極１５３の並び方向と直行する長手方向（図３におけるＡ方向）が窒化物半導体層表面のＣ軸方向に走るスジと直交するように形成される。これにより、キャリア移動度の低下が抑えられ、ドレイン電流の低下が抑えられる。
【００４０】
第２窒化物半導体層１５８は、第１窒化物半導体層１５７を構成する第１窒化物半導体のバンドギャップよりも大きなバンドギャップを持つ第２窒化物半導体から構成され、第２窒化物半導体層１５８及び第１窒化物半導体層１５７の間にはヘテロ接合が形成される。このとき、第２窒化物半導体層１５８の一部にはＮ型不純物、例えばＳｉがドーピングされており、その不純物濃度とドーピング層の厚みとの積が１×１０13（ｃｍ-2）以上となるように、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされる。このドーピング濃度は、Ｃ面のヘテロ接合を用いたＦＥＴの標準的なドーピング濃度と比較すると非常に大きな値である。しかしながら、分極がなく、かつ、移動度が低いＣ軸を含む面のヘテロ接合を用いたＦＥＴでは、ドレイン電流のドーピング濃度依存性を示す図４にあるように、１×１０13（ｃｍ-2）を堺にしてドレイン電流が急激に大きくなるので、ドーピング濃度を１×１０13（ｃｍ-2）以上という大きな値に設定することが必要となる。
【００４１】
ゲート電極１５４は、例えばＰｄ／Ａｕの蒸着リフトオフにより、第２窒化物半導体層１５８上に形成される。このとき、ドレイン電流のゲート電極１５４の方位依存性を示す図５にあるように、ゲート電極１５４の長手方向（図１におけるＡ方向）が第１窒化物半導体層１５７及び第２窒化物半導体層１５８におけるＣ軸方向と直交するときに、ドレイン電流が最大となるので、ゲート電極１５４の長手方向は、第１窒化物半導体層１５７及び第２窒化物半導体層１５８におけるＣ軸方向と垂直となるように配置される。これにより、リセス端側壁、つまりゲート電極１５４の側部の下方に位置する部分には、それぞれ正負のピエゾ電荷が局在するように発生し、この分極電荷によりチャネルを走行する電子が加速されるので、ＦＥＴの高速化が可能となる。これは、半導体層１５１表面にゲート電極１５４を形成することにより、ゲート電極１５４の長手方向と垂直な向きのストレスが発生することに起因する。すなわち、半導体層１５１が対称性６ｍｍの六方晶系結晶から構成され、半導体層１５１に加えられるストレスの向き、つまり応力の向きが第１窒化物半導体層１５７及び第２窒化物半導体層１５８におけるＣ軸方向と平行である場合には、局所的にピエゾ電荷が発生することに起因する。なお、局所的に発生したピエゾ電荷により発生する電界（ピエゾ電界）の方向は、ドレイン電極１５３からソース電極１５２に向かう方向と一致する。
【００４２】
ソース電極１５２及びドレイン電極１５３は、例えば、Ｔｉ／Ａｌの蒸着リフトオフによりキャップ層１５９上に形成されている。
【００４３】
上記構造を有するＦＥＴにおいて、図６（ａ）に示すように、単結晶基板１５５としてのＲ面を主面としたサファイア基板１６１上に、有機金属気相成長法（ＭＯＣＶＤ法）により、第１窒化物半導体層１５７としての（１１−２０）面を主面としたＧａＮ層１６２をエピタキシャル成長させた場合、図６（ｂ）のＧａＮ層１６２のＸ線回折による評価結果が示すように、ＧａＮ（１１−２０）面がサファイア基板１６２のＲ面上に成長する。
【００４４】
また、単結晶基板１５５としてのＲ面を主面としたサファイア基板と、第１窒化物半導体層１５７としての（１１−２０）面を主面としたＧａＮ層との間に、バッファ層１５６としての膜厚が例えば５００ｎｍのＡｌＮ層を挿入した場合、ＧａＮ層の結晶性は格段に向上する。この効果は、Ｃ面を主面としたサファイア基板とＧａＮ層との間にＡｌＮ層を挿入する効果と比較して、圧倒的に大きい。これは、図７（ａ）、（ｂ）示すように、Ｃ面では無くＲ面を主面としたサファイア基板にＧａＮ層を成長させた場合、ＧａＮの（−１１００）方向の格子面間隔が、サファイア基板、ＡｌＮ層及びＧａＮ層の順になり、そのために、サファイア基板とＧａＮ層との間の格子不整合が緩和されることに起因する。この効果は、本発明者らによって初めて発見された実験事実である。
【００４５】
さらに、第１窒化物半導体層１５７としての（１１−２０）面を主面としたＧａＮ層上に、第２窒化物半導体層１５８としての膜厚が例えば２５ｎｍのＡｌＧａＮ層を成長させた場合、このＡｌＧａＮ層の主面もエピタキシャル関係より（１１−２０）面となる。
【００４６】
このように、単結晶基板１５５の主面をＲ面とし、この上に第１窒化物半導体層１５７及び第２窒化物半導体層１５８を形成することにより、（１１−２０）面のヘテロ接合が形成される。よって、ヘテロ接合において分極により発生するキャリアが少なくなるので、ヘテロ接合のシートキャリアを低くすることができる。すなわち、もともと窒化物系材料はＣ軸方向に大きな自発分極を持っており、またＣ軸方向に伸び縮みすることによりピエゾ効果による大きな分極が発生するため、Ｃ面のヘテロ接合には多くのキャリアが蓄積されるが、（１１−２０）面のヘテロ接合を形成することで、それを避けることができる。
【００４７】
以上のように、本実施の形態のＦＥＴによれば、従来のＣ面のヘテロ接合を用いたＦＥＴのように高濃度のシートキャリアがヘテロ界面に蓄積されないので、ヘテロ界面の二次元電子ガス濃度を低減することができる。すなわち、ピンチオフ電圧の精密な制御が可能となり、図８の電流−電圧特性（Ｉ−Ｖ特性）に示すように、従来のＣ面のヘテロ接合を用いたＦＥＴとは異なる、ノーマリオフ型のＦＥＴを実現することができる。
【００４８】
また、本実施の形態のＦＥＴは、リセス構造を有するので、オン抵抗を大幅に低減することが可能となる。Ｃ面のヘテロ接合には多くのキャリアが蓄積されるが、Ａ面あるいはＭ面等のＣ軸を含む面のヘテロ接合にはほとんどキャリアが蓄積されないため、本実施の形態のＦＥＴのオン抵抗は、極めて高い。よって、リセス構造によりオン抵抗を低減する効果は、オン抵抗の低いＦＥＴと比較して極めて大きくなる。
【００４９】
（第２の実施の形態）
図９は本発明の第２の実施の形態のＦＥＴの構造を示す斜視図である。
【００５０】
本実施の形態のＦＥＴは、ＨＥＭＴであって、単結晶基板１７５と、対称性６ｍｍの六方晶系結晶であるＩｎ（ｘ）Ａｌ（ｙ）Ｇａ（ｚ）Ｎ（１−ｘ−ｙ−ｚ）（０≦ｘ、ｙ、ｚ≦１かつｘ＋ｙ＋ｚ＝１かつｘ、ｙ、ｚは同時に０ではない）から構成され、有機金属気相成長法（ＭＯＣＶＤ法）等のエピタキシャル成長法により単結晶基板１７５の主面上に形成された半導体層１７１と、半導体層１７１の主面上に形成されたソース電極１７２、ドレイン電極１７３及びゲート電極１７４とから構成される。
【００５１】
単結晶基板１７５は、例えばＲ面を主面としたサファイア基板、（１１−２０）面等のＡ面を主面としたＳｉＣ基板、あるいは（１１−２０）面等のＡ面を主面としたＧａＮ基板等である。
【００５２】
半導体層１７１は、単結晶基板１７５上に順次積層された、ｉ型の第１窒化物半導体層１７７及びｎ型の第２窒化物半導体層１７８から構成される。このとき、第１窒化物半導体層１７７及び第２窒化物半導体層１７８のゲート電極１７４直下を除く部分には、Ｎ型不純物、例えばＳｉが加速電圧１０ｋｅＶ、ドーズ量１×１０13（ｃｍ-2）という条件でイオン注入され、ｎ-層１８０が形成されている。また、ｎ-層１８０のソース電極１７２及びドレイン電極１７３直下には、高濃度のＮ型不純物が例えば加速電圧１０ｋｅＶ、ドーズ量２×１０13（ｃｍ-2）という条件でイオン注入され、ｎ-層１８０よりも高い不純物濃度のｎ+層１８１が形成されている。
【００５３】
第２窒化物半導体層１７８が形成された第１窒化物半導体層１７７の主面、及びゲート電極１７４等が形成された第２窒化物半導体層１７８の主面は、例えば（１１−２０）面等のＡ面あるいはＭ面であり、それぞれＣ軸と平行である。つまり、Ｃ軸を面内に含む。例えば、第１窒化物半導体層１７７及び第２窒化物半導体層１７８としては、Ｒ面を主面とするサファイア基板上に順次積層された、（１１−２０）を主面とするＧａＮ層、及び（１１−２０）を主面とするＡｌＧａＮ層が用いられる。
【００５４】
第１窒化物半導体層１７７の膜厚は、１．５μｍ以下に設定される。ここで、第１窒化物半導体１７７の一部、及び第２窒化物半導体層１７８には、Ｓｉ等のＮ型不純物がドーピングされる。
【００５５】
第２窒化物半導体層１７８は、第１窒化物半導体層１７７を構成する第１窒化物半導体のバンドギャップよりも大きなバンドギャップを持つ第２窒化物半導体から構成され、第１窒化物半導体層１７７及び第２窒化物半導体層１７８の間にはヘテロ接合が形成される。例えば、第１窒化物半導体層１７７が（１１−２０）面を主面としたＧａＮから構成される場合には、第２窒化物半導体層１７８は、バンドギャップがＧａＮより大きい、（１１−２０）面を主面とした膜厚２５ｎｍのＡｌＧａＮから構成される。このとき、第２窒化物半導体層１７８の一部にはＳｉ等のＮ型不純物がドーピングされており、その不純物濃度とドーピング層の厚みとの積が１×１０13（ｃｍ-2）以上となるように、１×１０13（ｃｍ-2）以上のドーズ量で不純物がドーピングされる。
【００５６】
ゲート電極１７４は、例えばＰｄ／Ａｕの蒸着リフトオフにより、第２窒化物半導体層１７８上に形成される。このとき、ゲート電極１７４は、ソース電極１７２及びドレイン電極１７３の並び方向と直行する長手方向（図９におけるＡ方向）が窒化物半導体層表面のＣ軸方向に走るスジと直交するように形成される。また、ゲート電極１７４はその長手方向が第１窒化物半導体層１７７及び第２窒化物半導体層１７８におけるＣ軸方向と直交するように形成される。
【００５７】
以上のように、本実施の形態のＦＥＴによれば、第１の実施の形態のＦＥＴと同様の理由により、ピンチオフ電圧の精密な制御が可能なノーマリオフ型のＦＥＴを実現することができる。
【００５８】
また、本実施の形態のＦＥＴによれば、図１０（ａ）に示すように、半導体層１７１のゲート電極１７４直下を除く領域にＮ型不純物がイオン注入されてｎ-層１８０が形成される。よって、エピタキシャル成長では実現し得ないほどの不純物添加を実現することが可能となり、図１０（ｂ）に示すように、チャネル抵抗Ｒchを低減し、ゲート電極１７４とオーミック電極との間の半導体層１７１の抵抗を低減することができるので、ＦＥＴのオン抵抗Ｒonを約１０％低減することができる。
【００５９】
また、本実施の形態のＦＥＴによれば、図１０（ａ）に示すように、第２窒化物半導体層１７８のソース電極１７２及びドレイン電極１７３の直下に、高濃度のＮ型不純物がイオン注入されてｎ+層１８１が形成される。よって、エピタキシャル成長では実現し得ないほどの不純物添加を実現することが可能となり、図１０（ｂ）に示すように、オーミック領域の抵抗Ｒoh、つまりソース電極１７２及びドレイン電極１７３のコンタクト抵抗を１０％低減することができ、ＦＥＴのオン抵抗Ｒonを合計約２０％低減することができる。
【産業上の利用可能性】
【００６０】
本発明は、電界効果型トランジスタに利用でき、特に電気自動車あるいは家電機器に用いられるインバーターに代表される電源スイッチング用の窒化物系トランジスタ等に利用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態のＦＥＴの構造を示す斜視図である。
【図２】同実施の形態のＦＥＴにおけるウエハ表面の粗さ及びＦＥＴのドレイン電流値のＧａＮ膜厚依存性を示す図である。
【図３】同実施の形態のＦＥＴにおけるＡｌＧａＮ層の表面モフォロジーとゲート電極の長手方向との関係を示す図である。
【図４】同実施の形態のドレイン電流のドーピング濃度依存性を示す図である。
【図５】同実施の形態のＦＥＴにおけるドレイン電流のゲート電極の方位依存性を示す図である。
【図６】（ａ）同実施の形態のＦＥＴの概略断面図である。（ｂ）同ＦＥＴにおけるＧａＮ層をＸ線回折にて評価した結果を示す図である。
【図７】（ａ）結晶の面方位を示す図である。（ｂ）（−１１００）方向及び（１１−２０）方向の格子面間隔を示す図である。
【図８】同実施の形態のＦＥＴにおける電流―電圧特性（Ｉ−Ｖ特性）を示す図である。
【図９】本発明の第２の実施の形態のＦＥＴの構造を示す斜視図である。
【図１０】同実施の形態のＦＥＴにおける電気的特性を示す図である。
【符号の説明】
【００６２】
１５１、１７１    半導体層
１５２、１７２    ソース電極
１５３、１７３    ドレイン電極
１５４、１７４    ゲート電極
１５５、１７５    単結晶基板
１５６    バッファ層
１５７、１７７    第１窒化物半導体層
１５８、１７８    第２窒化物半導体層
１５９    キャップ層
１６１    サファイア基板
１６２    ＧａＮ層
１８０    ｎ-層
１８１    ｎ+層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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