(57)【要約】【課題】  バンプ形成前の迅速な電気的特性の測定を可能とし、この測定結果をフィードバックすることで開発期間の短縮を図ることを可能とする半導体装置の製造方法及び半導体装置を提供する。【解決手段】  メタル配線１上に堆積させた保護膜２に、開口底部が前記メタル配線１の表面に達し、プロービング用針の先端部が侵入しない寸法を有する、複数の開口部３を形成し、この開口部３を介して前記メタル配線１と電気的に導通するように堆積させたバリアメタル膜をパターニングすることで、前記保護膜２の前記複数の開口部３が形成された領域上にプロービング用パッド４を形成し、このプロービング用パッド４に前記プロービング用針の先端面を接触させることで、形成された回路の電気的特性の測定を可能とする。【選択図】図１
2007027400.tif 000002
【特許請求の範囲】
【請求項１】
メタル配線上に堆積させた保護膜に、開口底部が前記メタル配線の表面に達し、プロービング用針の先端部分が侵入しない寸法を有する、複数の開口部を形成し、
該開口部を介して前記メタル配線と電気的に導通するように堆積させたバリアメタル膜をパターニングすることで、前記保護膜の前記複数の開口部が形成された領域上にプロービング用パッドを形成し、
該プロービング用パッドに前記プロービング用針の先端面を接触させることで、形成された回路の電気的特性の測定を可能としたことを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部の上部の最短開口幅が、前記プロービング用針の先端面の最短幅の２分の１以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
さらに、前記プロービング用パッドの上部または前記プロービング用パッドに接続させて設けた再配置配線の上部にバンプの形成を行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記開口上部の最短開口幅を前記バンプの高さの１／５以下にし、前記プロービング用パッドの上部に電解メッキ方式によって前記バンプの形成を行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
メタル配線上に堆積され、開口底部が前記メタル配線の表面に達し、その開口上部の最短開口幅が５μｍ以下となる複数の開口部を有する保護膜と、
該保護膜の前記複数の開口部が形成された領域上に、前記開口部を介して前記メタル配線と電気的に導通するように堆積させたバリアメタル膜をパターニングすることで形成された、該バリアメタル膜の表面にプロービング用針を接触させるプロービング用パッドとを有することを特徴とする半導体装置。
【請求項６】
前記プロービング用パッドの上部または前記プロービング用パッドに接続するように設けられた再配置配線の上部にバンプが形成されていることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に多ピン化、狭パッドピッチ化及び小パッド化が進んでいる半導体装置において、製品の開発期間の短縮及び実装歩留りの向上を図ることが可能な半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
複数の半導体装置が表面に形成された半導体装置基板（ウェハ）の製造過程においては、形成された半導体装置の動作確認のための試験が、製造過程の最終段階においてウェハの状態で行われる。この試験は、一般に、プローブ試験と呼ばれ、通常はパッド開口直後に、試験を行うプローバの測定針（プロービング用針）をウェハ上の各半導体装置に設けられたパッド部のアルミ合金膜表面に接触させ、テスト信号の印加や電源からの電力の供給を行うことで実施される。そして、印加されたテスト信号に対する回路の出力信号を測定して、その機能が正常か否か等の判定が行われる。
【０００３】
ところで、近年では、回路基板上への実装密度の向上のため、半導体装置のパッド上に直接、もしくは、パッド上に形成した再配置配線を介して、接続用のバンプ形成が行われる場合が増えている。このようにバンプを形成した半導体装置は、回路基板にバンプを形成した面を向けて装着され、バンプを介して電気的に接続される。特に液晶、有機ＥＬ(Electroluminescence)等の表示パネル向けドライバＩＣに関しては、表示パネルに接続するためのフレキシブル回路基板にバンプを介して接続するＣＯＦ（chip on film）、表示パネルのガラス基板自体にバンプを介して接続するＣＯＧ（chip on glass）等の実装方法が採用されることが一般的になっている。
【０００４】
ここで、図６に従来技術に係るバンプ電極を備えた半導体装置におけるパッド部断面の概略図の一例を示す。特にここでは、めっき法によって金バンプを形成する場合を示す。
【０００５】
まず、例えば、スパッタ等により成膜されたトップメタル１０１をエッチングした後、パッシベーション膜１０２としてＰ−ＴＥＯＳ膜６００ｎｍ、次いでＰ−ＳｉＮ膜５００ｎｍを成膜する。その後、このパッシベーション膜１０２をパターニングした後、それらをドライエッチングしてパッド開口処理を行う。その後、ＴｉＷ等のアンダーバンプメタル膜１０３をウェハ全面にスパッタし、レジストによるマスク処理後、金メッキ処理を行い、レジストを剥離し、最後にアンダーバンプメタル膜をウェットエッチ処理して取り除くことで金バンプ電極１０４が形成される。
【０００６】
ここで、前記パッド部のアルミ合金膜に対してプロービングを行うと、その表面には、プロービング用針の接触により深く傷が付く。このような状態で、例えばパッド上にバンプの形成を行うと、パッド部のアルミ合金膜表面とバンプとの間で接触不良を起こす場合がある。再配置配線を形成する場合においても、パッド部のアルミ合金膜表面と再配置配線との間で接触不良を起こす場合がある。また、傷により凹凸のあるアルミ合金膜上にバンプを形成すると、そのバンプ表面の形状にもアルミ合金膜表面の凹凸が反映され、実装時のボンディング不良を起こす場合もある。このため、バンプもしくは再配置配線の形成を行う場合には、パッド開口時の電気的特性の評価は行わずに、パンプ形成を行った後に電気的特性の評価を行うことが多い。
【０００７】
ところが、バンプ形成後に電気的特性の評価を行う場合、バンプ形成には上述のように複数の工程が必要となり、評価を行うまでに長期間を必要としていた。そのため、例えばマスク製作に誤りがあった場合のフィードバックが遅延し、開発期間が長期化するという問題があった。この問題は、例えば、バンプ形成を外注しなければならないような場合には非常に重大な問題となっていた。
【０００８】
このような問題に対して特許文献１（特開２００３−２９７８６９号公報）には、アルミ製の電極パッドが傷つくことを防止するため、アルミ製の電極パッドの上面に、スパッタリングによって、それぞれ２００ｎｍ厚のＴｉＷ（下層）およびＡｕ（上層）からなるバリアメタル層を形成し、その上に、レジストマスクを形成してから、電解メッキ方式で、膜厚５μｍのＡｕからなる中間金属層を形成し、バリアメタル層の余分な部分を除去してから、この中間金属層にプロービング用針を接触させ電気的特性の測定を行う方法が記載されている。このような構成とすることにより、前記中間電極層はプロービング用針が貫通しない厚さを有しているため、確実に、電極パッドをガードすることが可能とされている。
【特許文献１】特開２００３−２９７８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１に記載の方法は、アルミ製の電極パッド上にスパッタリングによりＴｉＷ（下層）およびＡｕ（上層）からなるバリアメタル層を形成し、さらにその上に電解メッキ方式によりＡｕからなる中間金属層を形成する、という多工程を要する。そのため、電気的特性の測定結果を迅速にプロセスにフィードバックするという面からは問題があり、開発期間の短縮が図れないという問題があった。特に、バンプ形成を外注しなければならないような場合には、このような電解メッキ方式による中間金属層の形成も外注する必要があり、迅速なフィードバックは不可能であった。
【００１０】
また、バリアメタル層の余分な部分の除去をウエットエッチングで行うため、プロービングのために使用する中間金属層それぞれの間の間隔を大きくする必要があった。このため、パッドピッチが縮小した場合に、それぞれの中間金属層の寸法が小さくなり、プロービングを行うことが困難になるという問題もあった。
【００１１】
また、特に、めっき法によってパッド上にバンプを形成する場合、従来のパッド開口方法では、前記図６に示すように、開口後のパッド部には保護膜による大きな段差が生じている。そのため、このような段差のあるパッド部にバンプの形成を行うと、形成されたバンプ表面にもパッド部の段差が反映され凹部が形成される。このバンプ表面に形成された凹部は、バンプ形成後の電気的特性の評価を行う際のプロービング用針の接触不良や、実装時の回路基板との接触不良を起こしやすく、その結果不要なチップロスを発生させるという問題があった。
【００１２】
そこで、本発明は、バンプ形成前の迅速な電気的特性の測定を可能とし、この測定結果をフィードバックすることで開発期間の短縮を図ることを可能とする半導体装置の製造方法及び半導体装置を提供することを第１の目的とする。特に、パッドピッチが縮小された場合にも十分なパッド面積を得ることが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。さらに、本発明は、バンプ形成後においてもバンプ表面の状態を平坦に保つことで、プロービング時や実装時の歩留り低下を防止することが可能な半導体装置の製造方法及び半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、メタル配線上に堆積させた保護膜に、開口底部が前記メタル配線の表面に達し、プロービング用針の先端部分が侵入しない寸法を有する、複数の開口部を形成し、この開口部を介して前記メタル配線と電気的に導通するように堆積させたバリアメタル膜をパターニングすることで、前記保護膜の前記複数の開口部が形成された領域上にプロービング用パッドを形成し、このプロービング用パッドに前記プロービング用針の先端面を接触させることで、形成された回路の電気的特性の測定を可能としたことを特徴とするものである。具体的には、開口上部の最短開口幅がプロービング用針の先端面の最短幅の２分の１以下であることが好ましい。
【００１４】
さらに、本発明に係る半導体装置の製造方法は、前記プロービング用パッドの上部または前記プロービング用パッドに接続させて設けた再配置配線の上部にバンプの形成を行うことが好ましい。
【００１５】
ここで、前記バンプの形成は、前記開口上部の最短開口幅を前記バンプの高さの１／５以下にし、前記プロービング用パッドの上部に電解メッキ方式によって形成を行うことが好ましい。
【００１６】
また、本発明に係る半導体装置は、メタル配線上に堆積され、開口底部が前記メタル配線の表面に達し、その開口上部の最短開口幅が５μｍ以下となる複数の開口部を有する保護膜と、この保護膜の前記複数の開口部が形成された領域上に、前記開口部を介して前記メタル配線と電気的に導通するように堆積させたバリアメタル膜をパターニングすることで形成された、このバリアメタル膜の表面にプロービング用針を接触させるプロービング用パッドとを有することを特徴とするものである。
【００１７】
ここで、本発明に係る半導体装置は、前記プロービング用パッドの上部、または、前記プロービング用パッドに接続するように設けられた再配置配線の上部にバンプが形成されたものであってもよい。
【発明の効果】
【００１８】
本発明によれば、バンプ形成前の迅速な電気的特性の測定を可能とし、この測定結果をフィードバックすることで開発期間の短縮を図ることが可能な半導体装置の製造方法及び半導体装置を提供することが可能になる。さらに、めっき法によるバンプ形成後においてもバンプ表面の状態を平坦に保つことで、プローブ時や実装時の歩留り低下を防止することが可能な半導体装置の製造方法及び半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態の一例を説明する。
【００２０】
図１は、本発明に係る半導体装置の製造方法の一例を説明するための説明図である。図１において、（ａ）はメタル配線１上に保護膜２が堆積されている状態を示した図、（ｂ）は（ａ）図の状態に対し開口部３を形成した状態を示した図、（ｃ）は（ｂ）図の状態に対し堆積させたバリアメタル膜（ＴｉＮ／Ｔｉ）をパターニングして、前記メタル配線１の上部にプロービング用パッド４を形成した状態を示した図である。
【００２１】
以下、本発明に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。
【００２２】
まず、開口部形成工程として、メタル配線１上に堆積させた保護膜２（図１（ａ）参照）に、開口底部が前記メタル配線１の表面に達する複数の開口部３を形成する（図１（ｂ）参照）。
【００２３】
ここで、前記メタル配線１は、図６に示す従来の半導体装置におけるパッドを形成するために利用される配線であり、通常、半導体装置の製造過程において最上層の、いわゆるトップメタルと呼ばれる配線層に形成される。
また、前記保護膜２としては、例えば、図１（ａ）に示すように、下層にＴＥＯＳを原料とするプラズマＣＶＤ酸化膜（Ｐ−ＴＥＯＳ膜）６００ｎｍと、その上部にＳｉＨ４を原料とするプラズマＣＶＤ窒化膜（Ｐ−ＳｉＮ膜）５００ｎｍを堆積させた積層膜を用いることができる。なお、保護膜２は、前記２層構造の場合に限られず３層以上の積層構造としてもよく、また積層構造とせずに単層とすることもできる。また、保護膜２の膜種及び膜厚も保護膜としての機能を果たし得る範囲で適宜変更することができる。
【００２４】
前記開口部３の形成は、例えばドライエッチングにより行うことができる。また、前記開口部３の断面形状としては、例えば、円形、正方形、長方形若しくはスリット状とすることができる。
【００２５】
次に、プロービング用パッド形成工程として、前記開口部３が形成された保護膜２上にバリアメタル膜を堆積しパターニングすることで、前記開口部３を介して前記メタル配線１と電気的に導通させた前記バリアメタル膜によるプロービング用パッド４を形成する。
【００２６】
前記バリアメタル膜としては、例えば、スパッタリングによりＴｉを３０ないし６０ｎｍ程度堆積させた後、その上に同じくスパッタリングによりＴｉＮを１００ｎｍ程度堆積させることにより形成することができる。ここで下層のＴｉはメタル配線１との接触抵抗を低減させる効果を有し、上層のＴｉＮは、その材質的な硬度の高さにより、例えばプロービング用針を接触させた場合にも表面の傷の発生を極めて微小なものに抑える効果を有する。ＴｉＮ／Ｔｉ積層膜に代えて、他の膜、例えば、膜厚１００ｎｍ程度のＴｉＷ膜をバリア膜として使用することも可能である。
【００２７】
前記保護膜２上に堆積されたバリアメタル膜は、リソグラフィー工程の後、エッチングを行うことでパターニングされ、プロービング用パッド４が形成される。ここで、上記の膜厚範囲のＴｉＮ／Ｔｉ積層膜やＴｉＷ膜は、ドライエッチングによって、容易に、かつ、高い寸法精度で、パターニングすることが可能である。
【００２８】
なお、図１には１個のパッド４しか示されていないが、実際の半導体装置においては、例えば、４０μｍ、もしくはそれ未満のピッチで、多数のパッド４が形成される。
【００２９】
前記バリアメタル膜によるプロービング用パッド４形成後には、電気的特性の測定工程として、前記プロービング用パッド４にプロービング用針の先端面を接触させることで、形成された回路の電気的特性の測定が可能となる。このように、本発明においては、前述の特許文献１に記された技術に比較して、少ない工程数で、プロービング用のパッド４を形成することができる。しかも、パッド４形成のためにメッキ等の特殊な工程を必要としない。従って、メッキ工程を持たないためにバンプ工程を外注する必要がある場合においても、開口部３形成までの工程を実施する工場内において迅速にパッド４の形成を実施することができる。これにより、測定結果を迅速にフィードバックすることで開発期間の大幅な短縮を図ることが可能となる。
【００３０】
図２は、プロービング用針の先端部を、斜め下から見た斜視図である。プロービング用針６の先端部は、図２に示すように、直径ｄ３から徐々に細くなり、先端において直径ｄ２になる、円錐形状を有している。プロービング用針６の先端部は、通常、パッド４の表面に対してほぼ垂直に、例えば、垂直面に対して４°の角度で接触する。これにより、プロービング用針６の先端面６ａがパッド４に接触し、電気的接続が行われる。使用開始前のプロービング用針６において、先端面６ａは、平坦である場合も、凸面形状を有している場合もある。しかし、後者の場合であっても、先端面６ａは、継続して使用することによって摩耗し、ほぼ平坦な形状になる。
【００３１】
図３は、パッド４に対して図２に示すプロービング用針６の先端面６ａを接触させた状態を示す、プロービング用針６の先端部の中心軸を含む断面での、断面図である。図３に示されるように、本発明においては、開口部３を介してメタル配線１と電気的に導通するように堆積させたバリアメタル膜の、保護膜２に複数の開口部３が形成された領域上の部分が、パッド４として利用される。すなわち、パターニングされたバリアメタル膜の、保護膜２に複数の開口部３が形成された領域上に堆積された部分の表面に、プロービング用針６の先端面６ａが接触される。
【００３２】
本発明の半導体装置においては、保護膜２の開口３の寸法を、プロービング用針の先端部が侵入しないものとする。例えば、開口３の上部の最短開口幅ｄ１を、プロービング用針の先端面６ａの最短幅の２分の１以下とする。ここで、前記開口上部の最短開口幅とは、開口部３の断面形状が円形の場合にはその上端部における直径を、開口部３の断面形状が正方形の場合にはその上端部における一辺の長さを、開口部３の断面形状が長方形の場合にはその上端部における短辺の長さを、開口部３の断面形状がスリット状の場合にはその上端部における幅の長さを意味する。
【００３３】
一方、プロービング用針の先端面６ａの最短幅は、図２および図３の例では、先端面６ａの直径ｄ２を意味する。前述のように、プロービング用針の先端は、継続して使用することにより摩耗し、その結果、先端面６ａの直径が増大する。また、プロービング用針の先端面６ａをパッド４に対して斜めに接触させる場合、摩耗によって、先端面６ａは円形ではなく楕円形状となる。このような場合には、楕円の短径を先端面の最短幅と考える。プロービング用針６の先端部の断面形状が円形でなかった場合であっても、同様に考えればよい。例えば、プロービング用針６の先端部の断面形状が長方形であり、先端面６ａも長方形になった場合には、長方形の短辺の長さを先端面の最短幅と考える。
【００３４】
また、前述のように、プロービング用針６の先端面６ａは完全に平坦であるとは限らない。その場合には、先端面６ａをパッド４の表面に投影した像の、上記のような直径、短径、もしくは短辺の長さを、先端面の最短幅と考える。
【００３５】
ここで、前記開口をプロービング用針の先端部分が侵入しない寸法とすることで、開口内にプロービング用の針の先端部分が侵入し、アルミ合金膜等からなるトップメタル１の表面に傷が付くことを防止することができる。しかも、前記プロービング用パッド４の表面層は、硬度の高いＴｉＮまたはＴｉＷで構成されているので、上述したように電気的特性の測定工程においてプロービング用針を接触させた場合にも表面の傷の発生を極めて微小なものに抑えることができる。また、硬度の高い材料で構成された本発明のパッドは、前述の特許文献１の中間金属層のように厚くする必要もない。
【００３６】
このように、硬度が高く、薄くても傷の発生を抑えることができるバリアメタル材料としては、Ｔｉ，ＷおよびＴａ，Ｈｆ，Ｍｏ，Ｎｂ、Ｚｒ等の各種の高融点金属や、ＴｉＷに代表される、これらの高融点金属を主成分とする合金、および、ＴｉＮやＷＮ，ＴａＮに代表される、これらの高融点金属を主成分とする化合物、等が例示される。いずれの場合にも。ドライエッチングによるパターニングを容易にするためには、例えば３００ｎｍ程度以下に薄くすることが好ましい。
【００３７】
また、前記開口上部の最短開口幅をプロービング用針の先端面の最短幅の２分の１以下とすることで、プロービング用パッド４の表面は、開口部が形成された部分においても前記プロービング用針の先端面６ａを電気的に接触させるという観点からは、ほぼ平坦とみなすことが可能となる。この結果、上述したように電気的特性の測定工程においてプロービング用針を接触させた場合にも電気的な接触が十分に確保され、接触不良の発生が防止できる。さらに、平坦性をより確保するという観点からは、前記開口上部の最短開口幅は、プロービング用針の先端面の最短幅の４分の１以下とすることが好ましい。
【００３８】
ここで、前記のように４０μｍのピッチでパッド４を形成する場合、前記プロービング用針６として、先端面６ａの最短幅が１０〜２０μｍ程度のものが用いられる。すなわち、使用開始時におけるプロービング用針６の先端面６ａの直径が１０μｍであり、プロービング用針６の先端部が摩耗し、先端面６ａの最短幅が２０μｍ程度にまで拡大するまで使用される。そのため、前記開口上部の最短開口幅としては、５μｍ程度以下、好ましくは２．５μｍ程度以下とする。
【００３９】
さらに、バリアメタル膜によるプロービング用パッド４を、プロービング用針の接触を十分に確保できる大きさにパターニングすることで、プロービング用針のパッド外れによる接触不良の発生も防止することが可能となる。すなわち、本発明において利用するバリアメタル膜は、半導体装置の製造に利用されるフォトリソグラフィーおよびドライエッチング設備を利用して、高い精度でパターニングすることができる。このため、隣りあうプロービング用パッド４間の間隔を狭くし、それぞれのパッドの面積を大きくすることが可能である。具体的には、例えば、パッド４間の間隔を１μｍ程度にまで縮小することは容易である。
【００４０】
これに対して、前述の特許文献１に記された技術では、Ａｕ膜を含むバリアメタル層の余分な部分をウェットエッチングによって除去する必要がある。このウェットエッチングの精度が低いため、隣りあうパッド間の間隔を大きくする必要がある。このため、本発明に比較して、小さなプロービング用パッド面積しか得ることができない。具体的には例えば、隣りあうパッド間の間隔を１０μｍ以上にする必要がある。
【００４１】
図４は、本発明に係る半導体装置の製造方法の他の一例を説明するための説明図である。図４において、（ａ）はメタル配線１上に保護膜２が堆積されている状態を示した図、（ｂ）は（ａ）図の状態に対し保護膜２の上部の研磨を行い平坦化した後、開口部３を形成した状態を示した図、（ｃ）は（ｂ）図の状態に対しバリアメタル膜（ＴｉＮ／Ｔｉ）を堆積した後、開口部内にタングステンプラグの埋め込みを行い、さらに前記バリアメタル膜をパターニングして、前記メタル配線１の上部にプロービング用パッド４を形成した状態を示した図である。
【００４２】
以下、本発明に係る半導体装置の製造方法の他の一例について、図面を参照しながら詳細に説明する。
【００４３】
まず、開口部形成工程として、メタル配線１上に堆積させた保護膜２（図４（ａ）参照）の上部を研磨して平坦とした後、複数の開口部３を形成する（図４（ｂ）参照）。
【００４４】
ここで、前記メタル配線１は、図１のメタル配線１と同様である。
【００４５】
また、前記保護膜２としては、例えば、図４（ａ）に示すように、下層に膜厚６００ｎｍのＴＥＯＳを原料とするプラズマＣＶＤ酸化膜（Ｐ−ＴＥＯＳ膜）と、その上部に膜厚５００ｎｍのＳｉＨ４を原料とするプラズマＣＶＤ窒化膜（Ｐ−ＳｉＮ膜）を堆積させ、さらにその上部に膜厚７００ｎｍのプラズマＣＶＤ酸化膜（Ｐ−ＳｉＯ２膜）を堆積させた積層膜を用いることができる。前記最上層のプラズマＣＶＤ酸化膜（Ｐ−ＳｉＯ２膜）としては、ＳｉＨ４を原料とするプラズマＣＶＤ酸化膜を用いてもよく、最下層のプラズマＣＶＤ酸化膜と同様のＴＥＯＳを原料とするプラズマＣＶＤ酸化膜（Ｐ−ＴＥＯＳ膜）を用いてもよい。なお、前記保護膜２のそれぞれの膜厚は、保護膜としての機能を果たし得る範囲内及び平坦化を行うに必要な範囲内で適宜変更することができる。
【００４６】
保護膜２の平坦化は、例えば前記最上層のプラズマＣＶＤ酸化膜（Ｐ−ＳｉＯ２膜）の表面をＣＭＰ（Chemical Mechanical Polish）装置により研磨することにより行うことができる。前記研磨は、例えば前記中間層のプラズマＣＶＤ窒化膜（Ｐ−ＳｉＮ膜）が露出するまで行うことで、保護膜２の表面をウェハ全体で平坦化することが可能となる。
【００４７】
ここで、最下層のプラズマＣＶＤ酸化膜として、ＳｉＨ４を原料とするプラズマＣＶＤ酸化膜に比較して段差被覆性の高い、Ｐ−ＴＥＯＳ膜を利用し、かつ、その膜厚を、メタル配線１の高さの８０％以上、好ましくは１００％以上とすることにより、ＣＭＰによる平坦化を行った時点で、メタル配線１間の上方における、狭いスリットの形成を防止できることが分かった。これによって、後の工程で堆積するタングステン膜がエッチバックの際にスリット内に残留して、配線間のショート不良が発生することを防止することができる。
【００４８】
具体的には、例えば、メタル配線１の高さが５８０ｎｍ、Ｐ−ＳｉＮ膜の膜厚が５００ｎｍの場合、最下層のプラズマＣＶＤ酸化膜の膜厚を５００ｎｍ以上にすることにより、スリット形成を防止できることが分かった。
【００４９】
前記開口部３の形成は、図１の場合と同様に行うことができる。ここで、次に説明するタングステンプラグ形成のため、開口上部の最短開口幅を、タングステン膜堆積膜厚の２倍以下にする。
【００５０】
次に、プロービング用パッド形成工程として、前記開口部３が形成された保護膜２上にバリアメタル膜を堆積させた後、タングステンの埋め込み及びエッチバックを行い、前記開口部３内をタングステンプラグ８で埋め込む。
【００５１】
前記バリアメタル膜としては、図１の場合と同様とすることができる。
【００５２】
前記タングステンの埋め込みは、例えばＣＶＤにより、前記開口部３内を含めてウェハ全面にタングステンの堆積を行うことにより行われる。その後、ウェハ表面に堆積したタングステンを、例えばプラズマエッチングによりエッチバックして開口部３内にのみタングステンを残す。これにより、前記開口部３内にタングステンプラグ８を形成する。この際に、エッチバック量を適切にコントロールすることで、ウェハ表面でのタングステン残渣をなくすと共に開口上端部とタングステンプラグ上端面との段差を少なくすることが可能となる。
【００５３】
ここで、堆積工程を高い生産効率で行うため、開口上部の最短開口幅を制限して、開口部３を埋め込むために必要なタングステン膜堆積膜厚を小さくすることが好ましい。また、堆積膜厚を小さくすることによってタングステン膜の粒成長を制限し、エッチバック後にプラグ中央部に深い溝が形成されることを防止することも可能になる。具体的には、例えば、開口上部の最短開口幅を２μｍ以下に制限し、必要なタングステン膜堆積膜厚を１μｍ以下にする。さらに好ましくは、開口上部の最短開口幅を１μｍ以下に制限し、必要なタングステン膜堆積膜厚を０．５μｍ以下にする。
【００５４】
その後、バリアメタル膜をパターニングすることで、前記開口部３を介して前記メタル配線１と電気的に導通させた前記バリアメタル膜によるプロービング用パッド４を形成する。
【００５５】
ここで、前記バリアメタル膜のパターニングは、図１の場合と同様にリソグラフィー工程を経た後、エッチングを行うことで行われる。
【００５６】
なお、前記プロービング用パッド４の表面層は、いずれも高い硬度を有するＴｉＮ等とタングステンとで構成されているので、電気的特性の測定工程においてプロービング用針を接触させた場合にも表面の傷の発生を極めて微小なものに抑えることができる。また、開口部３内にタングステンプラグ８を形成することで、プロービング用針にとっては、前記プロービング用パッドの表面は平坦とみなすことができ、電気的特性の測定工程においてプロービング用針を接触させた場合にも電気的な接触が十分に確保され、接触不良の発生が防止できる。
【００５７】
本実施形態においては、保護膜２の表面が平坦化されていることにより、第１の実施形態の場合よりもさらに高い精度で、バリアメタル膜のパターニングを行うことができる。これによって、プロービング用パッド４の面積をさらに大きくすることが可能である。これに加えて、バリアメタル膜をパターニングすることによって形成されるプロービング用パッド４が平坦化されていることにより、狭パッドピッチ化が進んだ場合においてもプロービング時の接触不良の発生を防止することが可能となる。
【００５８】
図５は、プロービング用パッド４上にバンプ５を形成する方法の一例を説明するための説明図である。図５においては、図１（ｃ）の状態からバンプ形成を行う場合について示しているが、図４（ｃ）の状態からバンプ形成を行う場合についても同様に行うことができる。
【００５９】
ここでのバンプ形成工程は、まず、プロービング用パッド４が形成された状態（図１（ｃ）の状態）からアンダーバンプメタル膜９をウェハ全面にスパッタ成膜する。次に、レジストによるマスク処理を行い、バンプを形成すべき領域に開口を有するレジストマスクを形成する。その後、電解メッキ方式によるメッキ処理を行い、レジスト開口部に選択的に金を析出させる。その後、レジストを剥離し、最後にバンプ形成部分以外の領域のアンダーバンプメタル膜をウェットエッチング処理して取り除くことで金バンプ５が形成される。
【００６０】
前記アンダーバンプメタルとしては、ＴｉＷ，ＴｉＣｕ，ＴｉＰｄ，ＣｒＣｕなどの複合金属を用いることができる。メッキ特性の改善のため、このようなアンダーバンプメタル上に、スパッタ法で、金膜を重ねて形成してから、マスク処理およびメッキ処理を行うことも可能である。
【００６１】
前記レジストマスクを用いた電解メッキ方式によるバンプ形成は、バンプ形成の位置精度及び寸法精度が高く、特に多ピン化、狭パッドピッチ化及び小パッド化が進んでいる半導体装置の製造においては好適な方法である。
【００６２】
ここで、本発明の半導体装置においては、開口上部の最短開口幅を、バンプ５の高さの１／５程度以下に、さらに好ましくは、１／１０程度以下に制限することにより、図６に示された従来の半導体装置とは異なり、バンプの上面を平坦にすることができる。例えば、バンプ５の高さが２０μｍの場合、開口上部の最短開口幅を４μｍ以下に、さらに好ましくは２μｍ以下にすることにより、バンプ上面を実効的に平坦にすることができる。これによって、バンプにプロービングする時や、回路基板に実装する時の、接続不良発生を低減することができる。
【００６３】
なお、前記電解メッキ方式に限らず、例えばボールボンディング方式、電解液のイオン反応を活用した無電解メッキ方式等の方法を用いることもできる。また、バンプの材料としても、金には限られず、はんだ、ニッケル等、さまざまなものを利用することができる。
【００６４】
電極材料としてはんだを用いた場合のバンプ形成方法としては、例えば、はんだボールを搭載する方式、電解メッキではんだメッキしこれをリフローする方式、スクリーンを用い印刷でバンプを形成する方式等を用いることができる。ニッケルを用いる場合は、例えば無電解めっき方式を利用することができる。
【００６５】
また、前記バンプの形成位置は、プロービング用パッド４の上部に形成する場合に限るものではなく、例えばプロービング用パッド４に接続させて設けた再配置配線上の任意の位置に設けるようにしてもよい。
【００６６】
バンプの形成を前記再配置配線上に行うことで、バンプ配置位置設定の自由度が大きく向上するという効果を有する。
【００６７】
以上、本発明の実施形態の一例について説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体装置の製造方法の一例を説明するための説明図である。
【図２】本発明において利用するプロービング用針の先端部の形状を示す説明図である。
【図３】本発明に係るプロービング用パッドの表面にプロービング用針の先端を接触させた状態を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の他の一例を説明するための説明図である。
【図５】本発明に係るプロービング用パッド上にバンプを形成する方法の一例を説明するための説明図である。
【図６】従来技術に係る金バンプ電極を備えた半導体装置におけるパッド部断面の概略図の一例を示す図である。
【符号の説明】
【００６９】
１  メタル配線
２  保護膜
３  開口部
４  プロービング用パッド
５  バンプ
６  プロービング用針
８  タングステンプラグ
９  アンダーバンプメタル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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