(57)【要約】【課題】良好な半導体装置及びその製造方法を提供することを課題とする。【解決手段】電極を構成する第１ポリシリコン膜を成膜し、更にエッチングすることにより、キャパシタ２４の容量下部電極２６、及び、第１ＭＯＳトランジスタ２０のゲート電極２２を第１ポリシリコン膜で形成する。そして、絶縁膜を成膜し更にエッチングすることにより、キャパシタ２４の誘電膜３３、及び、ゲート電極２２のサイドウォール部３２を絶縁膜で形成する。これにより、第１ＭＯＳトランジスタ２０のゲート電極２２の側壁に、絶縁膜で構成されるサイドウォール部３２を自己整合的に形成することができる。このサイドウォール部３２は電気絶縁性であるので、サイドウォール部３２が形成されていてもゲート寸法には影響はなく、従って、ゲート寸法のばらつきが生じることはない。【選択図】図８
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【特許請求の範囲】
【請求項１】
キャパシタと、少なくとも１系統のＭＯＳトランジスタと、が形成された半導体装置であって、
前記ＭＯＳトランジスタのゲート電極の側壁が、前記キャパシタを構成するいずれか１層の誘電膜と同じ材質のサイドウォール部で覆われている、ことを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタが２系統以上形成されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
キャパシタと、少なくとも１系統のＭＯＳトランジスタと、を形成する半導体装置の製造方法であって、
電極を構成する電極形成膜を成膜し更にエッチングすることにより、前記キャパシタの容量電極、及び、前記ＭＯＳトランジスタのゲート電極を前記電極形成膜で形成し、
絶縁膜を成膜し更にエッチングすることにより、前記キャパシタの誘電膜、及び、前記ゲート電極のサイドウォール部を前記絶縁膜で形成する、ことを特徴とする半導体装置の製造方法。
【請求項４】
前記電極形成膜として、リンをドーピングしたポリシリコン膜を成膜する、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタと、少なくとも１系統のＭＯＳトランジスタと、が形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する際、ＭＯＳトランジスタとキャパシタ（静電容量部）とを同時に形成することが従来から行われている。以下、従来の半導体装置及びその製造方法について、例を挙げ、添付図面を参照しつつ説明する。
【０００３】
従来では、図１２に示すように、まず、半導体基板（ウエハ）１１０を用意し、図１３に示すように、この半導体基板の所定位置に所定寸法のＬＯＣＯＳ１１２を形成する。
【０００４】
そして、ゲート酸化を行った後、リンドープ、すなわち不純物としてリンをドープした第１ポリシリコン膜１１４を、電極を形成する電極形成膜として成膜する（図１４参照）。そして、その上に、図１５に示すように、絶縁膜１２８を成膜する。絶縁膜１２８の組成はＳｉ３Ｎ４であることが多い。
【０００５】
そして、レジスト膜を成膜し、所定形状にパターンニングすることによりレジストパターン１３０を形成する（図１６参照）。更に、絶縁膜１２８及び第１ポリシリコン膜１１４をエッチングすることにより、図１７に示すように、第１ＭＯＳトランジスタ１２０のゲート電極１２２が形成されるとともに、キャパシタ１２４の容量下部電極１２６及び誘電膜１３３が形成される。
【０００６】
更に、同様にして、ゲート酸化を行った後、リンドープした第２ポリシリコン膜１３４を、電極を形成する電極形成膜として成膜する（図１８参照）。そして、その上にレジストパターン１３６を形成し（図１９参照）、第２ポリシリコン膜１３４をエッチングすることにより、図２０に示すように、第２ＭＯＳトランジスタ１４０のゲート電極１４２が形成されるとともに、キャパシタ１２４の容量上部電極１４６が形成される。
【０００７】
ところで、従来、この第２ポリシリコン膜１３４のエッチングの際、第１ＭＯＳトランジスタ１２０のゲート電極１２２の側壁底部に位置している第２ポリシリコン膜部分が残渣１３２として残り易い。そして、このようにポリシリコンで構成される残渣１３２が形成されてしまうことによって、２層形成によるゲート寸法のばらつきが生じてしまい、良好な半導体装置を製造し難いという問題があった。
【０００８】
一方、これを回避するために、第２ポリシリコン膜１３４を過剰にエッチングすると、キャパシタ１２４が損傷を受けるため（特に容量上部電極１４６のエッジ部１４６Ｅの近くで損傷を受け易い）、キャパシタ１２４で電流のリーク不良が生じ易く、信頼性が低下してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事実を考慮して、良好な半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、キャパシタと、少なくとも１系統のＭＯＳトランジスタと、が形成された半導体装置であって、前記ＭＯＳトランジスタのゲート電極の側壁が、前記キャパシタを構成するいずれか１層の誘電膜と同じ材質のサイドウォール部で覆われている、ことを特徴とする。
【００１１】
請求項１に記載の発明では、このように、キャパシタを構成するいずれか１層の誘電膜と同じ材質で上記サイドウォール部が形成されている。この誘電膜は電気絶縁性であるので、サイドウォール部を除去しなくてもゲート寸法にばらつきが生じることがなく、良好な半導体装置とすることができる。なお、上記の誘電膜をエッチングすることにより自己整合的に上記サイドウォール部を形成することができるので、過剰エッチングを行うことがなく、半導体装置の信頼性が低下することはない。
【００１２】
請求項２に記載の発明は、前記ＭＯＳトランジスタが２系統以上形成されている、ことを特徴とする。
【００１３】
これにより、複数のＭＯＳトランジスタとキャパシタとが形成された半導体装置とすることができる。また、ＭＯＳトランジスタの形成数が多いほど、キャパシタの静電容量を大きくし易い。
【００１４】
請求項３に記載の発明は、キャパシタと、少なくとも１系統のＭＯＳトランジスタと、を形成する半導体装置の製造方法であって、電極を構成する電極形成膜を成膜し更にエッチングすることにより、前記キャパシタの容量電極、及び、前記ＭＯＳトランジスタのゲート電極を前記電極形成膜で形成し、絶縁膜を成膜し更にエッチングすることにより、前記キャパシタの誘電膜、及び、前記ゲート電極のサイドウォール部を前記絶縁膜で形成する、ことを特徴とする。
【００１５】
これにより、ＭＯＳトランジスタのゲート電極の側壁に、絶縁膜で構成されるサイドウォール部を自己整合的に形成することができる。このサイドウォール部は電気絶縁性であるので、サイドウォール部が形成されていてもゲート寸法には影響はなく、従って、ゲート寸法のばらつきが生じることはない。また、過剰エッチングを行う必要がないので、キャパシタに大きな損傷が発生することがない。従って、信頼性の高い良好な半導体装置を製造することができる。
【００１６】
請求項４に記載の発明は、前記電極形成膜として、リンをドーピングしたポリシリコン膜を成膜する、ことを特徴とする。
【００１７】
ポリシリコン膜を成長させた後にリンを注入するよりも、ポリシリコン膜の成長時にリンドープしたほうが、ポリシリコン膜中のリンの分布を均一にコントロールし易い。従って、請求項４に記載の発明により、ゲート電極の抵抗ばらつきを抑え、安定した半導体装置を製造することができる。
【発明の効果】
【００１８】
本発明は上記構成としたので、以下の効果を奏することができる。
【００１９】
請求項１に記載の発明によれば、良好な半導体装置とすることができる。
【００２０】
請求項２に記載の発明によれば、複数のＭＯＳトランジスタとキャパシタとが形成された半導体装置とすることができる。また、ＭＯＳトランジスタの形成数が多いほど、キャパシタの静電容量を大きくし易い。
【００２１】
請求項３に記載の発明によれば、信頼性の高い良好な半導体装置を製造することができる。
【００２２】
請求項４に記載の発明によれば、ゲート電極の抵抗ばらつきを抑え、安定した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２３】
以下、実施形態を挙げ、本発明の実施の形態について説明する。本実施形態では、図１に示すように、まず、半導体基板（ウエハ）１０を用意し、図２に示すように、この半導体基板１０の所定位置に所定寸法のＬＯＣＯＳ１２を形成する。そして、ゲート酸化を行った後、リンドープ、すなわち不純物としてリンをドープした第１ポリシリコン膜１４を、電極を形成する電極形成膜として成膜する（図３参照）。
【００２４】
更に、レジスト膜を成膜し、ホトリソグラフィで所定形状にパターンニングすることによりレジストパターン１６を形成する（第１ゲートホトリソグラフィ。図４参照）。
【００２５】
更に、第１ポリシリコン膜１４をエッチングすることにより（第１ゲートエッチング）、図５に示すように、第１ＭＯＳトランジスタ２０のゲート電極２２が形成されるとともに、キャパシタ２４を構成する容量下部電極２６が形成される。
【００２６】
この後、図６に示すように、絶縁膜２８を成膜する。絶縁膜２８の組成はＳｉ３Ｎ４であることが多い。
【００２７】
更に、レジスト膜を成膜し、ホトリソグラフィによって所定形状にパターンニングすることによりレジストパターン３０を形成する（図７参照）。そして、絶縁膜２８をエッチングしてレジストパターン３０を除去する。この結果、図８に示すように、第１ＭＯＳトランジスタ２０の側壁に、絶縁膜２８の残渣によって自己整合的にサイドウォール部３２が形成されるとともに、キャパシタ２４を構成する誘電膜３３が形成される。このサイドウォール部３２は絶縁膜２８の残渣で形成されているので、ゲート寸法にばらつきが生じることがない。また、サイドウォール部３２を除去する必要がないので、過剰エッチングを行う必要がなく、これにより、このエッチングでキャパシタ２４が損傷を受けることはない。
【００２８】
更に、ゲート酸化を行った後、リンドープ、すなわち不純物としてリンをドープした第２ポリシリコン膜３４を、電極を形成する電極形成膜として成膜する（図９参照）。更に、レジスト膜を成膜し、所定形状にパターンニングすることによりレジストパターン３６を形成する（第２ゲートホトリソグラフィ。図１０参照）。
【００２９】
そして、第２ポリシリコン膜３４をエッチングし（第２ゲートエッチング）、レジストパターン３６を除去する。この結果、図１１に示すように、第２ＭＯＳトランジスタ４０のゲート電極４２が形成されるとともに、キャパシタ２４を構成する容量上部電極４６が形成される。
【００３０】
以上説明したように、本実施形態では、第１ＭＯＳトランジスタ２０のゲート電極の側壁に、誘電膜３３で構成されるサイドウォール部３２を自己整合的に形成することができる。従って、第２ポリシリコン膜３４のカバレッジが良くなるので加工が容易であり、しかも、第２ポリシリコン膜３４のエッチングによってゲート寸法のばらつきが生じることがない。また、第１ＭＯＳトランジスタ２０のゲート加工は第１ポリシリコン膜１４の加工のみであり、しかも、第２ポリシリコン膜３４をエッチングする際、第１ＭＯＳトランジスタ２０のゲート電極２２の側壁底部にポリシリコン膜の残渣が形成されることがないので、ゲート寸法の精度が向上する。更に、過剰エッチングを行う必要がないので、容量上部電極４６のエッジ部４６Ｅの近傍などで大きなダメージ（損傷）が発生することがない。従って、第１ＭＯＳトランジスタ２０、第２ＭＯＳトランジスタ４０を形成しつつキャパシタ２４を形成した、著しく信頼性が高くて良好な半導体装置８を製造することができる。
【００３１】
また、２系統のＭＯＳトランジスタ（第１ＭＯＳトランジスタ２０及び第２ＭＯＳトランジスタ４０）を形成しており、１系統のＭＯＳトランジスタを形成している場合に比べ、キャパシタ２４の静電容量が大きい。
【００３２】
以上、実施形態を挙げて本発明の実施の形態を説明したが、上記実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施できる。また、本発明の権利範囲が上記実施形態に限定されないことは言うまでもない。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態で用いる半導体基板の側面断面図である。
【図２】本発明の一実施形態で、半導体基板にＬＯＣＯＳを形成したことを示す側面断面図である。
【図３】本発明の一実施形態で、ＬＯＣＯＳ形成後、第１ポリシリコン膜を成膜したことを示す側面断面図である。
【図４】本発明の一実施形態で、第１ポリシリコン膜の形成後、レジストパターンを形成したことを示す側面断面図である。
【図５】本発明の一実施形態で、第１ポリシリコン膜をレジストパターンの形状にエッチングしたことを示す側面断面図である。
【図６】本発明の一実施形態で、第１ポリシリコン膜のエッチング後、絶縁膜を成膜したことを示す側面断面図である。
【図７】本発明の一実施形態で、絶縁膜の成膜後、レジストパターンを形成したことを示す側面断面図である。
【図８】本発明の一実施形態で、絶縁膜をレジストパターンの形状にエッチングしたことを示す側面断面図である。
【図９】本発明の一実施形態で、絶縁膜のエッチング後、第２ポリシリコン膜を成膜したことを示す側面断面図である。
【図１０】本発明の一実施形態で、第２ポリシリコン膜の成膜後、レジストパターンを形成したことを示す側面断面図である。
【図１１】本発明の一実施形態で、第２ポリシリコン膜をレジストパターンの形状にエッチングしたことを示す側面断面図である。
【図１２】従来で用いる半導体基板の側面断面図である。
【図１３】従来で、半導体基板にＬＯＣＯＳを形成したことを示す側面断面図である。
【図１４】従来で、ＬＯＣＯＳ形成後、第１ポリシリコン膜を成膜したことを示す側面断面図である。
【図１５】従来で、第１ポリシリコン膜の成膜後、絶縁膜を成膜したことを示す側面断面図である。
【図１６】従来で、絶縁膜の成膜後、レジストパターンを形成したことを示す側面断面図である。
【図１７】従来で、絶縁膜及び第１ポリシリコン膜をレジストパターンの形状にエッチングしたことを示す側面断面図である。
【図１８】従来で、絶縁膜及び第１ポリシリコン膜のエッチング後、第２ポリシリコン膜を成膜したことを示す側面断面図である。
【図１９】従来で、第２ポリシリコン膜の成膜後、レジストパターンを形成したことを示す側面断面図である。
【図２０】従来で、第２ポリシリコン膜をレジストパターンの形状にエッチングしたことを示す側面断面図である。
【符号の説明】
【００３４】
８      半導体装置
１４    第１ポリシリコン膜（電極形成膜）
２０    第１ＭＯＳトランジスタ（ＭＯＳトランジスタ）
２２    ゲート電極
２４    キャパシタ
２６    容量下部電極（容量電極）
２８    絶縁膜
３２    サイドウォール部
３３    誘電膜
３４    第２ポリシリコン膜（電極形成膜）
４０    第２ＭＯＳトランジスタ（ＭＯＳトランジスタ）
４６    容量上部電極（容量電極）
１１４  第１ポリシリコン膜（電極形成膜）
１２８  絶縁膜
１２０  第１ＭＯＳトランジスタ（ＭＯＳトランジスタ）
１２２  ゲート電極
１２４  キャパシタ
１２６  容量下部電極（容量電極）
１３３  誘電膜
１３４  第２ポリシリコン膜（電極形成膜）
１４０  第２ＭＯＳトランジスタ（ＭＯＳトランジスタ）
１４６  容量上部電極（容量電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007157843.tif 000019
【図１８】
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【図１９】
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【図２０】
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