(57)【要約】【課題】  従来のスイッチ回路は、大きなチップサイズを必要とする。【解決手段】  スイッチ回路１は、キャパシタ１２，１４、インダクタ２０、およびＦＥＴ３０（スイッチング素子）を有する単位回路を備えている。キャパシタ１２，１４は、入出力端子９２，９４間を結ぶ経路Ｐ１（第１の経路）中に設けられている。これらのキャパシタ１２，１４は、互いに直列に接続されている。経路Ｐ１には、経路Ｐ２（第２の経路）が接続されている。経路Ｐ２中には、互いに直列に接続されたインダクタ２０およびＦＥＴ３０が設けられている。具体的には、接続点Ｎにインダクタ２０の一端が接続され、インダクタ２０の他端にＦＥＴ３０のソース（またはドレイン）が接続されている。ＦＥＴ３０のドレイン（またはソース）は接地されている。【選択図】  図１
2007049309.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子間を結ぶ第１の経路中に設けられたキャパシタと、
一端が前記第１の経路に接続されるとともに他端が接地された第２の経路中に設けられたインダクタと、
前記第２の経路中に設けられ、前記インダクタと直列に接続されたスイッチング素子と、
を有する単位回路を備えることを特徴とするスイッチ回路。
【請求項２】
請求項１に記載のスイッチ回路において、
前記単位回路の前記第１の経路中には、互いに直列に接続された２つの前記キャパシタが設けられており、
前記第１の経路と前記第２の経路との接続点は、当該２つの前記キャパシタの間に位置するスイッチ回路。
【請求項３】
請求項１に記載のスイッチ回路において、
前記単位回路には、前記キャパシタの両側それぞれで前記第１の経路に接続された２つの前記第２の経路が設けられているスイッチ回路。
【請求項４】
請求項１乃至３いずれかに記載のスイッチ回路において、
複数の前記単位回路を備え、
当該複数の前記単位回路は、互いに直列に接続されているスイッチ回路。
【請求項５】
請求項４に記載のスイッチ回路において、
互いに直列に接続された前記複数の単位回路によって構成される単位回路群を複数備え、
当該複数の前記単位回路群は、前記入出力端子の一方を共有し、
前記各単位回路群の前記第１の経路中には、一端が前記入出力端子の前記一方に接続された１／４波長線路が設けられているスイッチ回路。
【請求項６】
請求項１乃至３いずれかに記載のスイッチ回路において、
複数の前記単位回路を備え、
当該複数の前記単位回路は、前記入出力端子の一方を共有し、
前記各単位回路の前記第１の経路中には、一端が前記入出力端子の前記一方に接続された１／４波長線路が設けられているスイッチ回路。
【請求項７】
請求項１乃至６いずれかに記載のスイッチ回路において、
前記インダクタは、分布定数線路によって構成されているスイッチ回路。
【請求項８】
請求項１乃至７いずれかに記載のスイッチ回路において、
前記スイッチング素子は、電界効果トランジスタであり、
前記電界効果トランジスタのゲートは、ＲＦ分離回路を介して、当該電界効果トランジスタの導通と非導通とを切り換えるための制御電圧が入力される制御端子に接続されているスイッチ回路。
【請求項９】
請求項１乃至７いずれかに記載のスイッチ回路において、
前記スイッチング素子は、ダイオードであり、
前記ダイオードのアノードおよびカソードのうち一方は接地され、他方は、ＲＦ分離回路を介して、当該ダイオードの導通と非導通とを切り換えるための制御電圧が入力される制御端子に接続されているスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路に関する。
【背景技術】
【０００２】
特許文献１，２には、ＦＥＴ（電界効果トランジスタ）がスイッチング素子として用いられた、ミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）用のスイッチ回路が開示されている。これらのスイッチ回路において、ＦＥＴは、オープンチャネル状態にあるとき、ソース・ドレイン間のオン抵抗に見え、ピンチオフ状態にあるとき、ソース・ドレイン間のオフ容量として扱うことができる。特許文献１に記載のスイッチ回路は、ハイパスフィルタ様の特性を利用したハイパス型スイッチ回路である。一方、特許文献２に記載のスイッチ回路は、インダクタとＦＥＴのオフ容量とのＬＣ直列共振を利用したものである。
【０００３】
図１５は、特許文献１に記載のスイッチ回路を示す回路図である。このスイッチ回路においては、入出力端子１０１，１０２間を結ぶ経路中に、ＦＥＴ１０３，１０４が設けられている。ＦＥＴ１０３，１０４は、一方のソースと他方のドレインとが接続されることにより、相互に直列に接続されている。また、それらの接続点Ａには、一端が接地されたインダクタ１０５の他端が接続されている。かかる構成のスイッチ回路においては、抵抗器１０６を通じてＦＥＴ１０３，１０４のゲートに共通の電圧を印加することにより、オン／オフが切り替えられる。
【０００４】
ＦＥＴ１０３，１０４がピンチオフ状態のとき、図１６に示すように、２つのＦＥＴ１０３，１０４のオフ容量およびインダクタ１０５によって構成される回路は、Ｔ型ハイパスフィルタの等価回路と一致する。したがって、このとき、図１５のスイッチ回路は、カットオフ周波数以上で低損失特性を示し、スイッチがオン状態となる。一方、ＦＥＴ１０３，１０４がオープンチャネル状態のとき、ＦＥＴ１０３，１０４のオン抵抗で形成される回路のインピーダンスによって、整合ロスが生じ、スイッチはオフ状態となる。
【０００５】
図１７は、特許文献２に記載のスイッチ回路を示す回路図である。このスイッチ回路においては、入出力端子１１１，１１２間を結ぶ経路中に、伝送線路１１３〜１１５が互いに直列に接続されて設けられている。伝送線路１１３，１１４の接続点とグランドとの間には、２本の経路が設けられている。１本の経路中にはＦＥＴ１１６が設けられており、もう一本の経路中にはＦＥＴ１１７および伝送線路１１８が設けられている。同様に、伝送線路１１４，１１５の接続点とグランドとの間には、ＦＥＴ１１９が設けられた経路と、ＦＥＴ１２０および伝送線路１２１が設けられた経路とが設けられている。また、ＦＥＴ１１６，１１９のゲートは互いに接続されており、その接続点とバイアス端子１２２との間には、伝送線路１２３が設けられている。同様に、ＦＥＴ１１７，１２０のゲートは互いに接続されており、その接続点とバイアス端子１２４との間には、伝送線路１２５が設けられている。
【０００６】
なお、上述の伝送線路１１３，１１４，１１５，１１８，１２１，１２３，１２５の特性インピーダンスは何れも５０Ωである。また、伝送線路１２３，１２５の長さは、動作周波数において波長の１／４に等しい。
【０００７】
かかる構成のスイッチ回路においては、シャントのＦＥＴ１１６，１１９およびＦＥＴ１１７，１２０のオープンチャネル状態とピンチオフ状態とを切り替えることにより、オン／オフが切り替えられる。ＦＥＴ１１６，１１９がピンチオフ状態、ＦＥＴ１１７，１２０がオープンチャネル状態にあるとき、等価回路は図１８（ａ）に示すようになる。同図からわかるように、ＬＣ並列共振により、シャント回路はハイインピーダンスとなり、スイッチはオン状態となる。ＦＥＴ１１６，１１９の状態とＦＥＴ１１７，１２０の状態とが逆転するとき、等価回路は図１８（ｂ）に示すようになる。同図からわかるように、インダクタとして機能する伝送線路１１８，１２１と、ＦＥＴ１１６，１１９のオフ容量とのＬＣ直列共振により、シャント回路はショートとなり、スイッチはオフ状態となる。
【特許文献１】特開平１１−７４７０３号公報
【特許文献２】特開平９−９３００１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
通常、ＦＥＴのオン抵抗は数Ω〜十数Ωと小さいため、特許文献１に記載のスイッチ回路において充分なアイソレーション特性を得るためには、図１５に示す回路を単位として、それを複数個直列に接続する必要がある。それゆえ、その回路全体としては、十数個程度の能動素子数が必要になる。したがって、１００ＧＨｚ以下の低い周波数で当該スイッチ回路を実現する場合、比較的大きなチップサイズが必要となる。このことは、低コストを妨げる要因になってしまう。
【０００９】
また、特許文献２に記載のスイッチ回路においては、上述のとおり、シャントのＦＥＴ１１６，１１９およびＦＥＴ１１７，１２０は、一方がオープンチャネル状態で、他方がピンチオフ状態となる。このように２系統のＦＥＴを用いることは、バイアス線路の配線の複雑化につながる。かかる問題は、ＳＰｎＴ（Single Pole n-Throw）のような分岐型スイッチにした場合に特に顕著となる。バイアス線路の配線が複雑になると、回路領域が増大し、ひいてはチップサイズが増大してしまう。
【課題を解決するための手段】
【００１０】
本発明によるスイッチ回路は、入出力端子間を結ぶ第１の経路中に設けられたキャパシタと、一端が上記第１の経路に接続された第２の経路中に設けられたインダクタと、上記第２の経路中に設けられ、上記インダクタと直列に接続されたスイッチング素子と、を有する単位回路を備えることを特徴とする。なお、スイッチング素子としては、例えば、ＦＥＴまたはダイオードが挙げられる。
【００１１】
このスイッチ回路において、スイッチング素子は、導通状態にあるときオン抵抗に見える。すると、キャパシタとインダクタとによってハイパスフィルタが構成され、信号線路となる第１の経路のインピーダンスは略５０Ωとなる。これにより、スイッチ回路はオンする。一方、スイッチング素子は、非導通状態にあるときオフ容量に見える。すると、そのオフ容量とインダクタとが直列共振し、第２の経路はショート状態になる。そのため、第１および第２の経路の接続点で、信号が全反射することとなり、高いアイソレーションが得られる。これにより、スイッチ回路はオフする。
【００１２】
このように、本発明によるスイッチ回路によれば、直列接続したインダクタとスイッチング素子のオフ容量との共振によって高いアイソレーション特性を得ることができる。したがって、図１５のスイッチ回路とは異なり、アイソレーション向上のため、複数の単位回路を直列接続する必要がない。さらに、このスイッチ回路においては、図１７のスイッチ回路とは異なり、１系統のスイッチング素子のみでオン／オフを切り替えることが可能である。これにより、バイアス線路の配線が複雑化するのを防ぐことができる。
【発明の効果】
【００１３】
本発明によれば、小さなチップサイズで実装することの可能なスイッチ回路が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明によるスイッチ回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１５】
図１は、本発明によるスイッチ回路の第１実施形態を示す回路図である。スイッチ回路１は、キャパシタ１２，１４、インダクタ２０、およびＦＥＴ３０（スイッチング素子）を有する単位回路を備えており、例えばマイクロ波帯およびミリ波帯のシステムにおいて用いられる。スイッチ回路１は、単位回路を１つだけ備えたＳＰＳＴ（Single Pole Single Throw）スイッチである。
【００１６】
キャパシタ１２，１４は、入出力端子９２，９４間を結ぶ経路Ｐ１（第１の経路）中に設けられている。これらのキャパシタ１２，１４は、互いに直列に接続されている。経路Ｐ１には、経路Ｐ２（第２の経路）が接続されている。これらの経路Ｐ１と経路Ｐ２との接続点Ｎは、キャパシタ１２とキャパシタ１４との間に位置している。
【００１７】
経路Ｐ２中には、互いに直列に接続されたインダクタ２０およびＦＥＴ３０が設けられている。具体的には、接続点Ｎにインダクタ２０の一端が接続され、インダクタ２０の他端にＦＥＴ３０のドレイン（またはソース）が接続されている。ＦＥＴ３０のソース（またはドレイン）は接地されている。また、ＦＥＴ３０のゲートは、伝送線路３２（ＲＦ分離回路）を介して制御端子９６に接続されている。伝送線路３２は、動作周波数の伝搬波長の１／４の長さをもつ１／４波長線路である。なお、ＲＦ分離回路としては、伝送線路３２の代わりに、抵抗を用いてもよい。制御端子９６は、ＦＥＴ３０の導通／非導通を切り換えるための制御電圧が入力される端子である。制御電圧のハイ／ローを切り替えることで、スイッチ回路１のオン／オフを切り替えることができる。
【００１８】
次に、スイッチ回路１の動作シミュレーション結果と併せて、スイッチ回路１の動作を説明する。シミュレーションにおいては、ＦＥＴ３０の閾値電圧を−１Ｖとした。また、キャパシタ１２，１４の容量Ｃ＝０．２ｐＦ、インダクタ２０のインダクタンスＬ＝０．２２ｎＨ、ＦＥＴ３０のオフ容量Ｃｏｆｆ＝０．０２ｐＦ、ＦＥＴ３０のオン抵抗Ｒｏｎ＝１３Ωとした。
【００１９】
制御端子９６に０Ｖを印加したとき、スイッチ回路１はオン状態となり、図２（ａ）の等価回路で表すことができる。キャパシタ１２，１４とインダクタ２０とがＴ型ハイパスフィルタを構成し、カットオフ周波数２４ＧＨｚ以上では、入出力端子９２，９４間のインピーダンスは５０Ω付近に近づく。このとき、入出力端子９２，９４間のＲＦ信号の通過特性は、図３（ａ）に示す（Ｓ２１）ように、ハイパスフィルタ様の小信号周波数特性を示す。例えば、７６ＧＨｚで０．２６ｄＢと、非常に低い損失を得ることができた。
【００２０】
一方、制御端子９６に−５Ｖを印加したとき、スイッチ回路１はオフ状態となり、図２（ｂ）の等価回路で表すことができる。インダクタ２０とＦＥＴ３０のオフ容量との直列共振により、接続点Ｎでショートになる。よって、入出力端子９２または入出力端子９４から入力したＲＦ信号は、接続点Ｎで全反射を受け、結局、入出力端子９２，９４間で信号は遮断される。図３（ｂ）に入出力端子９２，９４間のＲＦ小信号の通過特性を示した。７６ＧＨｚにて、インダクタ２０とＦＥＴ３０のオフ容量との直列共振によって信号が遮断されている様子がわかる。７６ＧＨｚで３７．５ｄＢと、高いアイソレーション特性を得ることができた。
【００２１】
続いて、スイッチ回路１の効果を説明する。スイッチ回路１によれば、直列接続したインダクタ２０とＦＥＴ３０のオフ容量との共振によって高いアイソレーション特性を得ることができる。したがって、図１５のスイッチ回路とは異なり、１００ＧＨｚ以下の低い周波数であっても、アイソレーション向上のため、複数の単位回路を直列接続する必要がない。実際、図３（ｂ）に示したとおり、１つのＦＥＴ３０を用いただけの非常に小さなチップサイズで、３７．５ｄＢという高いアイソレーションを得ることができた。
【００２２】
さらに、スイッチ回路１においては、図１７のスイッチ回路とは異なり、１系統のＦＥＴ３０のみでオン／オフを切り替えることが可能である。これにより、ＳＰｎＴ化する場合であっても、バイアス線路の配線が複雑化するのを防ぐことができる。以上より、小さなチップサイズで実装することの可能なスイッチ回路１が実現されている。また、これにより、スイッチ回路１は、低コストで製造することができる。
【００２３】
また、スイッチ回路１は、１系統のＦＥＴ３０で構成されているため、ＦＥＴの製造ばらつきの影響を受けにくい。そのうえ、スイッチ回路１は１つのＦＥＴ３０で構成されているため、この効果が一層顕著となっている。これに対して、２系統のＦＥＴを用いている図１７のスイッチ回路は、ＦＥＴの製造ばらつきの影響を受け易い。このことは、歩留低下につながってしまう。この点、製造ばらつきに強いスイッチ回路１であれば、高い歩留で製造することができる。
【００２４】
このように、本実施形態においては、小型且つ高歩留で製造可能であり、ミリ波帯でも高性能を発揮するスイッチ回路１が実現されている。従来から、高周波（特にミリ波帯）におけるスイッチ回路は多々報告されているが、これを小型に作成するのは非常に困難であった。なぜならば、図１５および図１７について上述したように回路を構成する素子数が多いためである。共振を用いた従来のスイッチ回路においては、特に能動素子数が多くなり、そのため、能動素子の製造ばらつきによる歩留低下が懸念される。このことは、ＭＭＩＣ（ミリ波モノリシック集積回路）スイッチの低価格化を実現する上で深刻な問題となり得る。したがって、ミリ波スイッチを構成する能動素子数をできるだけ少なくすることは、小型化のみならず、製造ばらつきによる歩留低下を回避するためにも、非常に肝要である。
【００２５】
また、経路Ｐ１中には、２つのキャパシタ１２，１４が設けられており、経路Ｐ１と経路Ｐ２との接続点Ｎは、当該２つのキャパシタ１２，１４の間に位置している。これにより、スイッチ回路１のオン時には、完全なハイパス回路が構成されるため、低い挿入損失特性が得られる。ただし、単位回路が有するキャパシタの数は１つであってもよい。すなわち、キャパシタ１２，１４のうち何れか一方のみが設けられる構成であってもよい。その場合も、スイッチ回路１は、擬似ハイパスフィルタ回路として動作することができる。
【００２６】
スイッチング素子として、ＦＥＴの他にダイオードも多用される。本発明によるスイッチ回路は、ＦＥＴの代わりにダイオードを用いて構成することもできる。一般に、マイクロ波やミリ波帯で動作するスイッチ回路の高性能化には、能動素子の低オン抵抗化と低オフ容量化とが求められる。この点に関し、ＰＩＮダイオードを用いると、低抵抗化および低容量化を比較的容易に実現することができ、好適である。一方、ＦＥＴは大半のＭＭＩＣを構成するヘテロ接合トランジスタプロセスとの整合性に富んでいること、およびＦＥＴは消費電流が小さいこと等の特徴を有している。これらスイッチング素子の選択は、通常、システムの要求にしたがって、最適なものが選ばれる。
（第２実施形態）
【００２７】
図４は、本発明によるスイッチ回路の第２実施形態を示す回路図である。スイッチ回路２は、キャパシタ１２，１４、伝送線路２２（インダクタ）、およびＦＥＴ３０を有する単位回路を１つ備えたＳＰＳＴスイッチである。経路Ｐ１中には、キャパシタ１２，１４に加えて、伝送線路４２，４４が設けられている。これらのキャパシタ１２、伝送線路４２、伝送線路４４およびキャパシタ１４は、この順に、互いに直列に接続されている。
【００２８】
経路Ｐ２中には、互いに直列に接続された伝送線路２２およびＦＥＴ３０が設けられている。具体的には、接続点Ｎに伝送線路２２の一端が接続され、伝送線路２２の他端にＦＥＴ３０のドレイン（またはソース）が接続されている。ＦＥＴ３０のソース（またはドレイン）は接地されている。また、ＦＥＴ３０のゲートは、伝送線路３２を介して制御端子９６に接続されている。伝送線路２２は、インダクタとして機能する。すなわち、スイッチ回路２においてインダクタは、分布定数線路によって構成されている。
【００２９】
次に、スイッチ回路２の動作シミュレーション結果と併せて、スイッチ回路２の動作を説明する。シミュレーションにおいては、ヘテロ接合を有するＧａＡｓＦＥＴ（閾値電圧−１Ｖ、ゲート幅１００μｍ）を用いた。ＧａＡｓ基板の厚みは４０μｍとした。伝送線路４２，４４の幅および長さはそれぞれ２５μｍおよび３０μｍとした。伝送線路２２の幅および長さはそれぞれ１５μｍおよび２３５μｍとした。キャパシタ１２，１４は、ＭＩＭ構造を有し、その幅および長さを共に７０μｍ、単位面積あたりの容量を３００ｐＦ／ｍｍ２とした。また、ＦＥＴ３０のオフ容量Ｃｏｆｆ＝０．０２ｐＦ、ＦＥＴ３０のオン抵抗Ｒｏｎ＝１３Ωとした。
【００３０】
制御端子９６に０Ｖを印加したとき、スイッチ回路２はオン状態となり、キャパシタ１２，１４と伝送線路２２とがＴ型ハイパスフィルタを構成する。カットオフ周波数（約３８ＧＨｚ）以上では、入出力端子９２，９４間のインピーダンスは５０Ω付近に近づく。このとき、入出力端子９２，９４間のＲＦ信号の通過特性は、図５（ａ）に示すように、ハイパスフィルタ様の小信号周波数特性を示す。例えば、７６ＧＨｚで０．８４ｄＢと、低損失特性を得ることができた。
【００３１】
一方、制御端子９６に−５Ｖを印加したとき、スイッチ回路２はオフ状態となる。伝送線路２２とＦＥＴ３０のオフ容量との直列共振により、接続点Ｎでショートになる。よって、入出力端子９２または入出力端子９４から入力したＲＦ信号は、接続点Ｎで全反射を受け、結局、入出力端子９２，９４間で信号は遮断される。図５（ｂ）に入出力端子９２，９４間のＲＦ小信号の通過特性を示した。７６ＧＨｚにて、伝送線路２２とＦＥＴ３０のオフ容量との直列共振によって信号が遮断されている様子がわかる。７６ＧＨｚで３５．９ｄＢと、高いアイソレーション特性を得ることができた。
【００３２】
かかる構成のスイッチ回路２は、スイッチ回路１が奏する効果に加えて、次の効果を奏する。すなわち、スイッチ回路２においては、インダクタが分布定数線路（伝送線路２２）によって構成されているため、ミリ波帯での動作に特に適している。
（第３実施形態）
【００３３】
図６は、本発明によるスイッチ回路の第３実施形態を示す回路図である。スイッチ回路３は、キャパシタ１６、インダクタ２０ａ，２０ｂ、およびＦＥＴ３０ａ，３０ｂを有する単位回路を１つ備えたＳＰＳＴスイッチである。
【００３４】
本実施形態において単位回路には、２つの経路Ｐ２ａ，Ｐ２ｂが設けられている。これら２つの経路Ｐ２ａ，Ｐ２ｂは、キャパシタ１６の両端でそれぞれ経路Ｐ１に接続されている。経路Ｐ２ａには、互いに直列に接続されたインダクタ２０ａおよびＦＥＴ３０ａが設けられている。具体的には、ＦＥＴ３０ａのドレイン（またはソース）がインダクタ２０ａの一端に接続されるとともに、ソース（またはドレイン）が接地されている。同様に、経路Ｐ２ｂには、互いに直列に接続されたインダクタ２０ｂおよびＦＥＴ３０ｂが設けられている。具体的には、ＦＥＴ３０ｂのドレイン（またはソース）がインダクタ２０ｂの一端に接続されるとともに、ソース（またはドレイン）が接地されている。ＦＥＴ３０ａ，３０ｂのゲートには、伝送線路３２を介して制御端子９６が共通に接続されている。
【００３５】
次に、スイッチ回路３の動作シミュレーション結果と併せて、スイッチ回路３の動作を説明する。シミュレーションにおいては、ＦＥＴ３０の閾値電圧を−１Ｖとした。また、キャパシタ１６の容量Ｃ＝０．０５ｐＦ、インダクタ２０ａ，２０ｂのインダクタンスＬ＝０．２２ｎＨ、ＦＥＴ３０ａ，３０ｂのオフ容量Ｃｏｆｆ＝０．０２ｐＦ、ＦＥＴ３０のオン抵抗Ｒｏｎ＝１３Ωとした。
【００３６】
制御端子９６に０Ｖを印加したとき、スイッチ回路３はオン状態となり、キャパシタ１６とインダクタ２０ａ，２０ｂとがπ型ハイパスフィルタを構成する。カットオフ周波数（約４８ＧＨｚ）以上では、入出力端子９２，９４間のインピーダンスは５０Ω付近に近づく。このとき、入出力端子９２，９４間のＲＦ信号の通過特性は、図７（ａ）に示すように、ハイパスフィルタ様の小信号周波数特性を示す。例えば、７６ＧＨｚで０．５２ｄＢと、低損失特性を得ることができた。
【００３７】
一方、制御端子９６に−５Ｖを印加したとき、スイッチ回路３はオフ状態となる。インダクタ２０ａ，２０ｂとＦＥＴ３０ａ，３０ｂのオフ容量との直列共振により、入出力端子９２，９４間でショートになる。よって、入出力端子９２または入出力端子９４から入力したＲＦ信号は、接続点Ｎで全反射を受け、結局、入出力端子９２，９４間で信号は遮断される。図７（ｂ）に入出力端子９２，９４間のＲＦ小信号の通過特性を示した。７６ＧＨｚにて、信号が遮断されている様子がよくわかる。７６ＧＨｚで７８．６ｄＢと、高いアイソレーション特性を得ることができた。
【００３８】
かかる構成のスイッチ回路３は、スイッチ回路１が奏する効果に加えて、次の効果を奏する。すなわち、スイッチ回路３においては、単位回路に、キャパシタの両側それぞれで経路Ｐ１に接続された２つの経路Ｐ２ａ，Ｐ２ｂが設けられている。これにより、図７（ｂ）からもわかるように、スイッチ回路１，２に比べても、より高いアイソレーション特性を得ることができる。
（第４実施形態）
【００３９】
図８は、本発明によるスイッチ回路の第４実施形態を示す回路図である。スイッチ回路４は、キャパシタ１６、伝送線路２２ａ，２２ｂ（インダクタ）、およびＦＥＴ３０ａ，３０ｂを有する単位回路を１つ備えたＳＰＳＴスイッチである。経路Ｐ１中には、キャパシタ１６に加えて、伝送線路４２ａ，４２ｂ，４４ａ，４４ｂが設けられている。これらの伝送線路４２ａ，４４ａ、キャパシタ１６ならびに伝送線路４２ｂ，４４ｂは、この順に、互いに直列に接続されている。
【００４０】
経路Ｐ２ａには、互いに直列に接続された伝送線路２２ａおよびＦＥＴ３０ａが設けられている。同様に、経路Ｐ２ｂには、互いに直列に接続された伝送線路２２ｂおよびＦＥＴ３０ｂが設けられている。ＦＥＴ３０ａ，３０ｂのゲートには、伝送線路３２を介して制御端子９６が共通に接続されている。伝送線路２２ａ，２２ｂは、インダクタとして機能する。すなわち、スイッチ回路４においてインダクタは、分布定数線路によって構成されている。
【００４１】
次に、スイッチ回路４の動作シミュレーション結果と併せて、スイッチ回路４の動作を説明する。シミュレーションにおいては、ヘテロ接合を有するＧａＡｓＦＥＴ（閾値電圧−１Ｖ、ゲート幅１００μｍ）を用いた。ＧａＡｓ基板の厚みは４０μｍとした。伝送線路４２ａ，４２ｂ，４４ａ，４４ｂの幅および長さはそれぞれ２５μｍおよび３０μｍとした。伝送線路２２の幅および長さはそれぞれ１５μｍおよび２３５μｍとした。キャパシタ１６は、ＭＩＭ構造を有し、その幅および長さをそれぞれ２０μｍおよび１０μｍ、単位面積あたりの容量を３００ｐＦ／ｍｍ２とした。また、ＦＥＴ３０ａ，３０ｂのオフ容量Ｃｏｆｆ＝０．０２ｐＦ、ＦＥＴ３０ａ，３０ｂのオン抵抗Ｒｏｎ＝１３Ωとした。
【００４２】
制御端子９６に０Ｖを印加したとき、スイッチ回路４はオン状態となり、キャパシタ１６と伝送線路２２ａ，２２ｂとがπ型ハイパスフィルタを構成する。カットオフ周波数（約６０ＧＨｚ）以上では、入出力端子９２，９４間のインピーダンスは５０Ω付近に近づく。このとき、入出力端子９２，９４間のＲＦ信号の通過特性は、図９（ａ）に示すように、ハイパスフィルタ様の小信号周波数特性を示す。例えば、７６ＧＨｚで１．８６ｄＢと、低損失特性を得ることができた。
【００４３】
一方、制御端子９６に−５Ｖを印加したとき、スイッチ回路４はオフ状態となる。伝送線路２２ａ，２２ｂとＦＥＴ３０ａ，３０ｂのオフ容量との直列共振により、入出力端子９２，９４間でショートになる。よって、入出力端子９２または入出力端子９４から入力したＲＦ信号は、接続点Ｎで全反射を受け、結局、入出力端子９２，９４間で信号は遮断される。図９（ｂ）に入出力端子９２，９４間のＲＦ小信号の通過特性を示した。７６ＧＨｚにて、伝送線路２２とＦＥＴ３０のオフ容量との直列共振によって信号が遮断されている様子がわかる。７６ＧＨｚで７３．９ｄＢと、高いアイソレーション特性を得ることができた。
【００４４】
かかる構成のスイッチ回路４は、スイッチ回路３が奏する効果に加えて、次の効果を奏する。すなわち、スイッチ回路４においては、インダクタが分布定数線路（伝送線路２２ａ，２２ｂ）によって構成されているため、ミリ波帯での動作に特に適している。
（第５実施形態）
【００４５】
図１０は、本発明によるスイッチ回路の第５実施形態を示す回路図である。スイッチ回路５は、複数の単位回路Ｕ１，Ｕ２を備えるＳＰＤＴ（Single Pole Double Throw）スイッチである。これらの単位回路Ｕ１，Ｕ２は、入出力端子９２を共有している。各単位回路Ｕ１，Ｕ２の経路Ｐ１ａ，Ｐ１ｂには、それぞれ伝送線路５０ａ，５０ｂが設けられている。伝送線路５０ａ，５０ｂは、動作周波数の伝搬波長の１／４の長さをもつ１／４波長線路であり、一端が入出力端子９２に接続されている。各単位回路Ｕ１，Ｕ２のその他の構成は、図１で説明したものと同様である。
【００４６】
次に、スイッチ回路５の動作を説明する。スイッチ回路５においては、制御端子９６ａ，９６ｂに印加する電圧のハイ／ローを相補的に切り替えることで、信号の透過するチャネルを切り替えることができる。例えば、制御端子９６ａに０Ｖ、制御端子９６ｂに−５Ｖを印加したとき、入出力端子９２，９４ａ間がオン・ブランチ、入出力端子９２，９４ｂ間がオフ・ブランチとなる。このときの等価回路図を図１１に示す。オフ・ブランチは、伝送線路５０ｂとキャパシタ１２ｂを介して、接地している。オフ・ブランチのインダクタ２０ｂとＦＥＴ３０ｂとは直列共振しており、キャパシタ１２ｂはインダクタ２０ｂとの接続点でショートになるためである。キャパシタ１２ｂの容量を動作周波数でショートとなる値に選べば、入出力端子９２と伝送線路５０ａとの接続点では、伝送線路５０ｂを介して、オフ・ブランチはオープンに見える。
【００４７】
一方、オン・ブランチでは、スイッチ回路１について説明したように、Ｔ型ハイパスフィルタが構成される。そして、これに伝送線路５０ａが接続された回路となっているため、オフ・ブランチでＲＦ信号を損失することなく、信号を低損失にて透過する。スイッチ回路５においては、制御端子９６ａ，９６ｂに印加する電圧を切り替えることによって、オン／オフのブランチを切り替えることができる。切替後の動作は、上記説明で入出力端子９２，９４ａ間をオフ・ブランチ、入出力端子９２，９４ｂ間をオン・ブランチと読み替えたとおりである。
【００４８】
かかる構成のスイッチ回路５によれば、スイッチ回路１と同様の効果を奏するＳＰＤＴが実現される。なお、本実施形態では、第１実施形態で説明したＴ型回路を単位回路に用いたが、第２実施形態で説明したＴ型回路を用いてもよく、第３乃至第４実施形態で説明したπ型回路を用いてもよい。また、本実施形態と同様な方法により、本発明はＳＰｎＴスイッチあるいは、ｍＰｎＴ（m-Pole n-Throw）スイッチにも容易に拡張することができる。
（第６実施形態）
【００４９】
図１９は、本発明によるスイッチ回路の第６実施形態を示す回路図である。スイッチ回路６は、図１０のスイッチ回路５と同様に、複数の単位回路を備えるＳＰＤＴスイッチである。スイッチ回路６においては、各ブランチに複数の単位回路が設けられている点で、スイッチ回路５と相違する。具体的には、経路Ｐ１ａ側のブランチには、図１に示した構成の単位回路が２つ設けられており、これらは互いに直列に接続されている。経路Ｐ１ｂ側のブランチについても同様である。すなわち、スイッチ回路６は、互いに直列に接続された複数の単位回路によって構成される単位回路群を複数備え、当該複数の単位回路群は、入出力端子９２を共有している。また、各単位回路群の経路Ｐ１ａ，Ｐ１ｂ中には、一端が入出力端子９２に接続された伝送線路５０ａ，５０ｂがそれぞれ設けられている。なお、スイッチ回路６のその他の構成は、スイッチ回路５と同様である。
【００５０】
各ブランチにおいて、互いに直列に接続された２つの単位回路は、それらの間に位置するキャパシタを共有している。すなわち、経路Ｐ１ａ，Ｐ１ｂ側のブランチでは、それぞれキャパシタ１４ａ，１４ｂが共有されている。それゆえ、経路Ｐ１ａ側のブランチでは、キャパシタ１２ａ，１４ａ、インダクタ２０ａ、ＦＥＴ３０ａおよび伝送線路３２ａが１つの単位回路を構成し、キャパシタ１４ａ，１５ａ、インダクタ２０ｃ、ＦＥＴ３０ｃおよび伝送線路３２ａがもう１つの単位回路を構成している。同様に、経路Ｐ１ｂ側のブランチでは、キャパシタ１２ｂ，１４ｂ、インダクタ２０ｂ、ＦＥＴ３０ｂおよび伝送線路３２ｂが１つの単位回路を構成し、キャパシタ１４ｂ，１５ｂ、インダクタ２０ｄ、ＦＥＴ３０ｄおよび伝送線路３２ｂがもう１つの単位回路を構成している。
【００５１】
スイッチ回路６において、容量値等のパラメータはスイッチ回路１について説明したものと同様であり、動作もスイッチ回路５と同様である。
【００５２】
かかる構成のスイッチ回路６によれば、スイッチ回路１と同様の効果を奏するＳＰＤＴが実現される。なお、本実施形態では、第１実施形態で説明したＴ型回路を単位回路に用いたが、第２実施形態で説明したＴ型回路を用いてもよく、第３乃至第４実施形態で説明したπ型回路を用いてもよい。π型回路を用いる場合、隣り合った単位回路のうち一方のインダクタを省略しても、省略しない場合と同様の効果が得られる。また、本実施形態においては、各ブランチに２つの単位回路を設ける例を示したが、３つ以上の単位回路を設けてもよい。本実施形態と同様な方法により、本発明はＳＰｎＴスイッチあるいは、ｍＰｎＴスイッチにも容易に拡張することができる。
【００５３】
本発明によるスイッチ回路は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記各実施形態においてはＦＥＴの代わりにダイオードを用いてもよい。例として、図１においてＦＥＴ３０の代わりにダイオード６０を用いた場合を図１２に示す。同図においては、ダイオード６０のアノードが接地され、カソードがインダクタ２０に接続されている。また、ダイオード６０のカソードは、伝送線路３２を介して制御端子９６に接続されている。なお、同図において、ダイオード６０の向きは反対でもよい。すなわち、ダイオード６０のカソードが接地され、アノードがインダクタ２０に接続された構成であってもよい。
【００５４】
また、上記各実施形態においては、キャパシタとして配線間容量を用いてもよい。また、上記各実施形態においては、経路Ｐ２，Ｐ２ａ，Ｐ２ｂ中のインダクタ（またはインダクタとして機能する伝送線路）とＦＥＴとの配置は互いに入れ替わってもよい。例として、図１においてインダクタ２０とＦＥＴ３０との配置を入れ替えた場合を図１３に示す。同図においては、接続点ＮにＦＥＴ３０のドレイン（またはソース）が接続され、ＦＥＴ３０のソース（またはドレイン）にインダクタ２０の一端が接続されている。インダクタ２０の他端は接地されている。
【００５５】
また、上記各実施形態においては、互いに直列に接続された複数の単位回路が設けられていてもよい。例として、図１において単位回路を２つ直列接続した場合を図１４に示す。これにより、スイッチ回路のアイソレーション特性を一層向上させることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明によるスイッチ回路の第１実施形態を示す回路図である。
【図２】（ａ）は、図１のスイッチ回路のオン状態における等価回路を示す回路図である。（ｂ）は、図１のスイッチ回路のオフ状態における等価回路を示す回路図である。
【図３】（ａ）および（ｂ）は、図１のスイッチ回路の動作シミュレーション結果を示すグラフである。
【図４】本発明によるスイッチ回路の第２実施形態を示す回路図である。
【図５】（ａ）および（ｂ）は、図４のスイッチ回路の動作シミュレーション結果を示すグラフである。
【図６】本発明によるスイッチ回路の第３実施形態を示す回路図である。
【図７】（ａ）および（ｂ）は、図６のスイッチ回路の動作シミュレーション結果を示すグラフである。
【図８】本発明によるスイッチ回路の第４実施形態を示す回路図である。
【図９】（ａ）および（ｂ）は、図８のスイッチ回路の動作シミュレーション結果を示すグラフである。
【図１０】本発明によるスイッチ回路の第５実施形態を示す回路図である。
【図１１】図１０のスイッチ回路の等価回路を示す回路図である。
【図１２】実施形態の変形例に係るスイッチ回路を示す回路図である。
【図１３】実施形態の変形例に係るスイッチ回路を示す回路図である。
【図１４】実施形態の変形例に係るスイッチ回路を示す回路図である。
【図１５】特許文献１に記載のスイッチ回路を示す回路図である。
【図１６】図１５のスイッチ回路のオン状態における等価回路を示す回路図である。
【図１７】特許文献２に記載のスイッチ回路を示す回路図である
【図１８】（ａ）は、図１７のスイッチ回路のオン状態における等価回路を示す回路図である。（ｂ）は、図１７のスイッチ回路のオフ状態における等価回路を示す回路図である。
【図１９】本発明によるスイッチ回路の第６実施形態を示す回路図である。
【符号の説明】
【００５７】
１    スイッチ回路
２    スイッチ回路
３    スイッチ回路
４    スイッチ回路
５    スイッチ回路
１２，１４    キャパシタ
１６    キャパシタ
２０    インダクタ
２０ａ，２０ｂ    インダクタ
２２ａ，２２ｂ    伝送線路
２２    伝送線路
２２ａ，２２ｂ    伝送線路
３０    ＦＥＴ
３０ａ，３０ｂ    ＦＥＴ
３２    伝送線路
４２，４４    伝送線路
４２ａ，４２ｂ，４４ａ，４４ｂ    伝送線路
５０ａ，５０ｂ    伝送線路
６０    ダイオード
９２，９４    入出力端子
９６    制御端子
９６ａ，９６ｂ    制御端子
【図１】
2007049309.tif 000003
【図２】
2007049309.tif 000004
【図３】
2007049309.tif 000005
【図４】
2007049309.tif 000006
【図５】
2007049309.tif 000007
【図６】
2007049309.tif 000008
【図７】
2007049309.tif 000009
【図８】
2007049309.tif 000010
【図９】
2007049309.tif 000011
【図１０】
2007049309.tif 000012
【図１１】
2007049309.tif 000013
【図１２】
2007049309.tif 000014
【図１３】
2007049309.tif 000015
【図１４】
2007049309.tif 000016
【図１５】
2007049309.tif 000017
【図１６】
2007049309.tif 000018
【図１７】
2007049309.tif 000019
【図１８】
2007049309.tif 000020
【図１９】
2007049309.tif 000021