(57)【要約】【課題】印加する電圧によって表示輝度を制御するパネル型の表示装置における表示する色数を制御すると共に低消費電力化を実現する。【解決手段】インタフェース１０３を介して上位装置１０２から入力する原画像データを格納するフレームメモリ１０５、上位装置１０２からの転送、あるいは操作スイッチや端子設定等による手動設定手段を用いて入力する減色率データに応じて原画像の階調データの持つ色数情報量を削減し、削減された色数のみを用いて原画像の色数を擬似的に表現するための減色処理手段１０４と、タイミング発生部１０６と、階調電圧生成部１０７を有し、減色率に応じて駆動回路の動作を一部停止する階調電圧セレクタ１０８を設けた。【選択図】図１
2007241306.tif 000002
【特許請求の範囲】
【請求項１】
外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路において、
基準電圧から複数レベルの階調電圧を生成するための生成回路と、
前記階調データに応じたレベルの階調電圧を前記複数レベルの階調電圧の中から選択するセレクタとを備え、
前記階調データは、ＲＧＢの各色ごとに多ビットを含み、
前記生成回路は、外部からの減色モードを示すデータに従って、各レベルの階調電圧の出力数を制御し、
前記生成回路は、減色しない場合に、最高レベルの階調電圧及び最低レベルを含む複数レベルの階調電圧を出力し、
前記生成回路は、前記外部からの減色モードを示すデータに従って減色する暢合に、前記複数レベルの階調電圧のうち最高レベルの階調電圧及び最低レベルの階調電圧を出カし、減色により表示に不要となるレベルの階調電圧の出カを停止することを特徴とする表示装置用駆動回路。
【請求項２】
前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンブとを備え、
前記生成回路は、前記オペアンプヘ供給する電源を停止することによって、前記減色により表示に不要となるレベルの階調電圧の出カを停止することを特微とする請求項１に記載の表示装置用駆動回路。
【請求項３】
前記複数レベルの階調電圧は、Ｖ０〜Ｖ６３の６４レベルの階調電圧であり、
前記最高レベルの階調電庄は、Ｖ６３であり、
前記最低レベルの階調電圧は、Ｖ０であることを特徴とする請求項１に記載の表示装置用駆動回路。
【請求項４】
外部からの階調データに応じた階調電圧を画素部へ出カする表示装置用駆動回路において、
前記外部から与えられる階調データを入カするインタフェースと、
前記階調データを記憶するメモリと、
前記外部から与えられる制御データに基づいて表示同期信号を生成するタイミング生成回路と、
基準電圧から複数レベルの前記階調電圧を生成する生成回路と、
前記メモリから読み出される階調データに応じたレベルの階調電圧を、前記生成回路で生成された前記複数レベルの階調電圧から選択し、前記表示同期信号に従い、前記選択された階調電圧を前記画素部に出カするセレクタとを備え、
前記階調データは、ＲＧＢの各色ごとに多ビットを含み、
前記生成回路は、外部からの減色を示すデータに従って、各レベルの階調電圧の出力数を制御し、
前記生成回路は、減色しない場合に、最高レベルの階調電圧及び最低レベルを含む複数レベルの階調電圧を出力し、
前記生成回路は、前記外部からの減色を示すデータに従って減色する揚合に、前記複数レベルの階調電圧のうち最高レベルの階調電圧及び最低レベルの階調電圧を出カし、減色により表示に不要となるレベルの該階調電圧の出力を停止すことを特徴とする表示装置用駆動回路。
【請求項５】
外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路において、
基準電圧から複数レベルの階調電圧を生成するための生成回路と、
前記階調データに応じたレベルの階調電圧を前記複数レベルの階調電圧の中から選択するセレクタとを備え、
前記表示装置用駆動回路は、第1の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有し、
前記階調データは、ＲＧＢの各色ごとに多ビットを含み、
前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え、
前記生成回路は、前記第１の表示モードである場合に、最高レベルの階調電圧及び最低レベルの階調電圧を含む複数レベルの階調電圧を出力し、
前記生成回路は、前記第２の表示モードである場合に、前記複数レベルの階調電圧のうち最高レベルの階調電圧及び最低レベルの階調電圧を出カし、さらに、前記オペアンプヘ供給する電源を停止することによって、減色により表示に不要となるレベルの階調電圧の出カを停止することを特微とする表示装置用駆動回路。
【請求項６】
外部からの階調データに応じた階調電圧を画素部へ出カする表示装置用駆動回路において、
基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路と、
前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタとを備え、
前記表示装置用駆動回路は、第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有し、
前記階調デークは、ＲＧＢの各色ごとに６ビットを含み、
前記生成回路は、前記第１のモードである揚合に、Ｖ０〜Ｖ６３の６４レベルの階調電圧を出力し、
前記生成回路は、前記第２のモードである揚合に、ＶＯの階調電圧とＶ６３の階調電圧を出力し、ＶＯの階調電圧とＶ６３の階調電圧以外の少なくとも１つのレベルの階調電圧の出カを停止することを特徴とする表示装置用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加する電圧によって表示輝度を制御するパネル型の表示装置に係り、特に表示する色数を制御して低消費電力化を実現した表示装置用駆動回路に技術に関する。
【背景技術】
【０００２】
印加する電圧によって表示輝度を制御する表示装置の低電力化技術として、ＩＴＥ／ＳＩＤ出版の「アジアディスプレイ／ＩＤＷ’０１」、プロシーディングＰ１５８３〜１５８６に記載の表示装置がある。この表示装置は、入力される階調データにディザリングによる減色処理を施し、階調データが本来持つ色数（以下、実色数とも呼ぶ）より少ない色数で実色数を擬似的に表現する。これにより、実色数をそのまま表示する場合と比べ、低消費電力を図ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、ディザリング等の減色処理では、実色数に対する減色数の割合（以下、減色率と呼ぶ）を選択可能であり、減色率が小さい（実色数に近い）ほど画質劣化が少なく、大きくなるにつれ画質が劣化する。一方、表示装置においては、一般に表示する色数が少ないほど回路の動作を少なくできるため、消費電力を削減することができる。
【０００４】
このことから、表示装置の使用目的に応じ、減色率の少ない高画質表示や、減色率の大きい低電力動作の形態を考えることができる。しかしながら、従来の技術に記載されている減色率は一定（２６万色を４０９６色に減色）であり、上記した使用形態については考慮されていなかった。
【０００５】
本発明の目的は、上位装置から入力する原画像の色数を削減すると共に、この削減に応じて電力消費を抑制して長時間の動作を実現した表示装置とその駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の表示装置は、複数の減色率で画像を表示可能とし、上位装置（例えばＣＰＵ）からの転送、あるいは操作スイッチや端子設定等による手動設定手段を用いて減色率を外部から切換えすることも可能とした。この機能を実現するにあたり、本発明の表示装置は、減色率を指定する減色率データに応じ、原画像の階調データの持つ色数情報量を削減し、かつ削減された色数のみを用いて原画像の色数を擬似的に表現するための減色処理手段と、減色率に応じて駆動回路の動作を一部停止する手段を従来の表示装置に対して新たに設けた。
【発明の効果】
【０００７】
本発明によれば、印加する電圧によって表示輝度を制御する表示装置及びその表示装置用駆動回路において、減色率データを外部から入力し、この減色率データに応じてディスプレイに表示する色数を切換えると共に、表示する色数に合わせて不必要な駆動回路を停止させる機能を持たせたことにより、表示装置の低消費電力化を図ることができる。また、減色数の少ない高画質モードと、減色数の多い低消費電力モードを減色率データに応じて切換え可能であることから、使い勝手を向上させた表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態につき、実施例の図面を用いて詳細に説明する。先ず、本発明の第１実施例を図１〜図２３を用いて説明する。
【０００９】
図１は本発明による表示装置の第１実施例に係る表示装置用駆動回路を説明するブロック図である。図１において、参照符号１０１はデータ線駆動部、１０２はＣＰＵ、１０３はインタフェース、１０４はディザ処理部、１０５はフレームメモリ、１０６はタイミング生成部、１０７は階調電圧生成部、１０８は階調電圧セレクタ、１０９は画素部である。また、図２は本発明の第１実施例に係るインタフェース入力信号の説明図、図３は本発明の第１実施例に係るインタフェース入力信号の動作を示すタイミングチャートである。
【００１０】
なお、本発明の実施例において、画素部１０９は例えばＴＦＴ液晶であり、階調データに応じたレベルの階調電圧を、データ線駆動部１０１が画素部１０９に出力することで、多色表示を行うものとする。また、本実施例では、表示装置に入力する階調データは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各６ビットのデジタルデータであり、１画素あたり２６２，１４４色分の色情報を含むものとする。
【００１１】
まず、データ線駆動部１０１の動作について説明する。データ線駆動部１０１へは、ＣＰＵ１０２から表示に関する信号が与えられる。この信号には、色の濃淡の度合いを表す階調データ、表示位置を示すアドレス、及び本発明の特徴である減色率データが含まれる。また、ＣＰＵ１０２とインタフェース１０３との信号は、図２に示すように、アドレス／階調データを選択するＲＳ信号、書込みの起動を指示するＷＲ信号、アドレス／階調データの実際の値であるＤ信号から成る。
【００１２】
そして、これらの信号群は、図３に示す様に、アドレスを指定するサイクルと、階調データを書込むサイクルを持つ。例えば、アドレス指定のサイクルでは、ＲＳ信号が“ロー”、Ｄ信号が所定のアドレス値にセットされ、その後、ＷＲ信号が“ロー”にセットされた時、動作が実行される。一方、階調データ書込みのサイクルでは、ＲＳ信号が“ハイ”、信号が所定の階調データにセットされ、その後、ＷＲ信号が“ロー”にセットされた時、動作が実行される。なお、これらの動作は、装置全体を制御するオペレーティングシステムとアプリケーションソフトウエアにより、予めプログラムされている。次に、Ｄ信号の内訳を図４に示す。
【００１３】
図４は本発明の第１実施例に係るインタフェース入力信号の説明図である。図４に示すように、アドレス／階調データの実際の値であるＤ信号は１８ビットである。このＤ信号は、アドレス指定サイクルでは水平方向および垂直方向のアドレス（各８ビット）で、階調データ書込みサイクルではＲＧＢの階調データ（各６ビット）から構成される。なお、図５は本発明の第１実施例に係るインタフェース入力信号の説明図であり、本インタフェース転送のイメージ例を示す。インタフェース１０３は、ＣＰＵから転送される表示信号をデコードし、アドレスと階調データに分離して出力する。
【００１４】
図６は本発明の第１実施例に係る減色率データの説明図である。図１におけるディザ処理部１０４は、階調データ、アドレス、及び減色率データを入力し、階調データをディザリング処理により減色し、減色階調データとして出力する。ここで、減色率データは、３種類の減色率を指示する２ビットのデータであり、図６に示すように、入力されるＲＧＢの階調データ（各６ビット）に対し、何ビット分をディザ処理するかを指示する。
【００１５】
図７は本発明の第１実施例に係るディザリング方式の原理説明図である。ディザ処理とは、既存の色を空間的に組合せてその中間色を生成する技法であり、図７は各減色率に対する処理のイメージ例を示す。次に、ディザ処理部１０４の構成と動作を図８〜１４を用いて説明する。
【００１６】
図８は本発明の第１実施例に係るディザ処理部の構成を示すブロック図、図９は本発明の第１実施例に係るディザ信号生成部の動作説明図である。図８において、ディザ処理部１０４は、ディザ信号生成部８０１と、それぞれＲ、Ｇ、Ｂ用のデータ変換部８０２、８０３、８０４を有する。ディザ信号生成部８０１は、図９に示すように、入力されるアドレスの水平方向、垂直方向の最下位ビットの値に応じた４種類のディザ信号Ａ〜Ｄを生成する。
【００１７】
図１０は本発明の第１実施例に係るディザ信号生成部の動作説明図である。図１０は実際の画面に対するディザ信号の値を示したものであるが、これは先に図７に示した既存色の組み合わせパターンと等価である。また、図１１は本発明の第１実施例に係るデータ変換部の構成を示すブロック図である。データ変換器８０２は、図１１に示すようにディザ信号セレクタ１１０１、ビット操作部Ａ１１０２、減算器１１０３、ビット操作部Ｂ１１０４から構成される。なお、図１１には単にビット操作Ａ、ビット操作Ｂと記載してある。
【００１８】
図１２は本発明の第１実施例に係るディザ信号セレクタの動作説明図である。図１１におけるディザ信号セレクタ１１０１は６ビットの階調データの下位２ビットに従い、ディザ信号Ａ〜Ｄから１種類を選択して出力する。ここで、選択されるディザ信号は減色率データによって異なる。この関係を図１２に示す。
【００１９】
図１３は本発明の第１実施例に係るビット操作部Ａの動作説明図である。ビット操作部Ａ１１０２は、選択されるディザ信号に“０”を付加して６ビット化するが、どのビットに“０”を付加するかは減色率データによって異なる。この関係を図１３に示す。なお、このビット操作の目的は次段の減算動作を容易にするためである。また、階調データの上位ビットの値に応じてビット操作部Ａの出力値を替える理由は減算結果が負になるのを避けるためである。
【００２０】
図１４は本発明の第１実施例に係るビット操作部Ｂの動作説明図である。また、図１５は本発明の第１実施例に係るディザ処理部の動作説明図である。減算器１１０３は、階調データからビット操作部Ａの出力を減算して出力する。そして、ビット操作部Ｂ１１０４は、図１４に示すように、減算率データに応じて階調データビットを並び替え、その結果を減色階調データとして出力する。
【００２１】
以上説明したディザ処理により、入力の階調データは、図１５に示す減色階調データに変換される。図１５において、網掛け部は２種類の階調データが表示位置によって混在することを意味し、例えば１２＆１４と示した箇所は、１２と１４の階調データが表示位置によって割り当てられる。次に、本ディザ処理の実際の画面を想定した具体例を説明する。
【００２２】
図１６は本発明の第１実施例に係るディザ処理部の動作説明図である。図１６に示されたように、階調データから減色階調データへの変換動作は、２×２画素を単位としたディザリングによる減色処理と等価であることが分かる。なお、減色処理の他の方法として、誤差拡散法が良く知られているが、この方法の適用も勿論可能である。誤差拡散法はディザリングと比べてより高画質に減色できる反面、回路規模が大きくなるため、用途に応じて使い分けることが望ましい。
【００２３】
次に、フレームメモリは１０５は、インタフェース１０３から転送されるアドレスに応じ、所定の番地に減色階調データを格納する。なお、フレームメモリ１０５は、一般的なＳＲＡＭで構成可能である。タイミング発生部１０６は、後述するタイミング信号群を自ら生成し、これをフレームメモリ１０５と階調電圧セレクタ１０８へ出力する。上記タイミング信号はフレームメモリの読出し制御信号を含み、この制御信号により、フレームメモリ１０５からは、画面の先頭ラインから順に１ラインずつ減色階調データが読み出され、最終ラインの次は再び先頭ラインに戻ってこの動作を繰り返す。なお、読出しラインの切換えタイミングは、タイミング発生部１０６から与えられるライン信号に同期し、先頭ラインのワード線を選択するタイミングはタイミング発生部１０７から与えられるフレーム信号に同期するものとする。これらの具体的なタイミングを後述する図２０に示す。
【００２４】
図１７は本発明の第１実施例に係る階調電圧生成部の構成を説明する回路図である。階調電圧生成部１０７は階調データを電圧レベルへ変換する際に必要な階調電圧群を生成するブロックであり、図１７にその内部構造を示す。図１７において、参照符号ＶＤＨとＶＤＤはそれぞれ外部から与えられ、ＶＤＨは階調電圧を生成するための基準電圧、ＶＤＤはオペアンプの電源電圧である。
【００２５】
まず、６４種類の階調電圧Ｖ０〜Ｖ６３は基準電圧ＶＤＨを抵抗分圧することにより生成され、各々の階調電圧はボルテージフォロア回路のオペアンプによりバッファリングされる。ここで、図１７に示すように、減色率データを制御信号とするスイッチ１７０１及び１７０２により、オペアンプの電源供給が制御される。
【００２６】
図１８は本発明の第１実施例に係る階調電圧生成部の動作説明図であり、各減色率におけるオペアンプの電源供給状態を示したものである。図１８において、網掛け部は電源供給ＯＦＦ、それ以外は電源供給ＯＮのオペアンプである。ここで、各減色率に対し電源供給がＯＮとなるオペアンプのグループに着目すると、これらがバッファリングする階調電圧の番号は、図１５で示した減色階調データのグループに等しい。これは、減色階調データと階調電圧の番号を意図的に一致させているためである。この結果、使用するオペアンプのみに電源を供給することが可能となる。さらに図１５に着目すると、階調電圧Ｖ０とＶ６３は全て減色率で使用され、その他の使用される階調電圧はＶ０とＶ６３をできる限り均等に分割したレベルであることが分かる。これは、どの減色率モードにおいても表示コントラスト（ダイナミックレンジ）を最大にするためである。階調電圧セレクタ１０８は複数の階調電圧から減色階調データに応じて１レベルを選択し、出力するブロックである。
【００２７】
図１９は本発明の第１実施例に係る階調電圧セレクタの構成を示すブロック図である。また、図２０は本発明の第１実施例に係る階調電圧セレクタの動作を説明するタイミングチャート、図２１は本発明の第１実施例に係るセレクタの動作説明図である。階調電圧セレクタはラッチ部１９０１とセレクタ１９０２から構成される。ラッチ部１９０１はフレームメモリ１０５から出力される１ライン分の減色階調データをライン信号に同期して取込み、セレクタ１９０２へ出力する。セレクタ１９０２は減色階調データと交流化信号に応じ、複数の階調電圧から１レベルを選択する。
【００２８】
図２２は本発明の第１実施例に係る画素部の構成を示す等価回路図である。画素部１０９は３端子の薄膜トランジスタＴＦＴ素子、液晶層、保持容量から構成され、薄膜トランジスタＴＦＴ素子のドレイン端子はデータ線に、ゲート端子は走査線に、ソース端子は液晶セルと保持容量に接続される。また、液晶層の対向側には共通の対向電極があり、液晶層と電気的に接続されている。さらに、保持容量の他方の端子は、前段の走査線に接続される。この構成を実現するため、例えばデータ線、走査線は液晶を挟持する２枚の透明基板の一方の内面にマトリクス状に形成され、対向電極は他方の内面にべた状に形成される。なお、本実施例における画素の回路構成は、いわゆるＣａｄｄ構造と呼ばれる構成であるが、保持容量の端子をストレージ線に接続する、いわゆるＣｓｔ構造と呼ばれる構成へも適用可能である。
【００２９】
ここで、本発明の表示装置用駆動回路１０１は上記した画素部１０９のデータ線に接続され、それぞれのデータ線に所望の階調電圧を出力する。また、実際の表示装置を実現するには、走査線駆動部や電源回路が必要であるが、これらは既存の回路を流用可能である。これを図２３で説明する。
【００３０】
図２３は本発明の第１実施例に係る周辺回路の動作を示すタイミングチャートである。例えば、走査線駆動部は図２３に示すように、フレーム信号に同期して先頭の走査線に“ハイ電圧”を印加し、その後、ライン信号に同期して、順次“ハイ電圧”を次の走査線へ印加する。ここで、“ハイ電圧”から“ロー電圧”へ切り換わるタイミングは、階調電圧の切換えタイミングの直前とし、この時の階調電圧は当該の走査線上の階調データに応じたレベルとなる。また、走査線駆動部はシフトレジスタ回路を応用することで容易に実現可能である。
【００３１】
一方、対向電極への印加電圧である対向電圧は、交流信号に同期した波形であり、これは交流信号の振幅を調整する回路で実現可能である。なお、液晶印加電圧の極性は対向電圧から見た階調電圧の極性と考えることができ、交流信号に連動して液晶印加電圧の極性が反転する。この動作は、いわゆるコモン反転駆動と等しい。なお、本発明の第１実施例ではコモン反転駆動を例にとったが、本発明はこれに限られる訳ではなく、対向電圧を振幅させない、いわゆるドット反転駆動、あるいは列毎反転駆動へも容易に適用可能である。また、本実施例において、ディスプレイの種類を薄膜トランジスタＴＦＴ方式の液晶表示装置として説明したが、本発明はこれに限られる訳ではなく、電圧レベルで表示輝度を制御する他のディスプレイ、例えば有機ＥＬディスプレイ等にも適用可能である。なお、本発明第１の実施の形態のデータ線駆動部は、ＬＳＩで集積化することが望ましい。
【００３２】
以上説明した本発明の第１実施例は、減色率データに応じてディスプレイに表示する色数を切換え、また、表示する色数に合わせ、不必要な駆動回路を停止させる機能を持たせたことから、表示装置の低消費電力化が図れる。また、減色の少ない高画質モードと、減色の多い低消費電力モードを切換え可能としたことで使い勝手が向上する。例えば、携帯電話の表示装置として本発明の表示装置と表示装置用駆動回路を使用することで、待受け時には減色数の多い低消費電力モードを、動画や自然画等を見る場合には減色数の少ない高画質モードを適用することが考えられる。この切換えは、例えば端末装置のＣＰＵが動作状態を監視して自動的に切換えても良いし、手動設定、端子設定等の手段によりユーザが手動で切換えるようにしても良い。
【００３３】
次に、本発明の第２実施例を図２４〜３３を用いて説明する。前述の本発明第１の実施の形態は、減色処理にディザリング方式を適用した。これに対し、本発明の第２実施例は減色処理方式にＦＲＣ方式を適用したものである。ＦＲＣ方式とは、フレーム・レイト・コントロールの略称である。このＦＲＣ方式は、図２５に示すように、既存の色を空間的かつ時間的に組合せてその中間色を生成する技法であり、前出のディザリングと比べ、解像度を犠牲にすることなく中間色を表現できる点に特徴がある。
【００３４】
図２４は本発明による表示装置の第２実施例に係る表示装置用駆動回路の構成を示すブロック図である。図２５は本発明の第２実施例に係るＦＲＣ方式の原理説明図である。また、図２６は本発明の第２実施例に係る減色率データの説明図である。図２４において、参照符号２４０１はデータ線駆動回路、２４０２はＦＲＣ処理部である。その他のブロックについては、前記した本発明の第１実施例におけるブロックと同一であり、同じ番号で記す。本実施例におけるデータ線駆動回路２４０１が本発明の第１実施例のデータ線駆動回路１０１と大きく異なる点は、ＦＲＣ処理部２４０２をフレームメモリ１０５の後段に設けている点である。この理由は、ＦＲＣ方式では１画面の走査時間であるフレーム期間毎に表示画像を切り換えるため、フレームメモリ１０５の読出し動作と減色処理を同期させる必要があるためである。
【００３５】
従って、ＦＲＣ処理部２４０２は、フレームメモリ１０５から順次読み出される１ライン分の階調データ全てに対し、入力される減色率データに応じたＦＲＣ処理を施し、階調電圧セレクタ１０８へ出力する。なお、減色率データは、本実施例では２種類の減色率を指示する１ビットのデータとし、図２６に示すように、ＲＧＢの階調データ（各６ビット）に対し、何ビット分をＦＲＣ処理するかを指示する。
【００３６】
図２７は本発明の第２実施例に係るＦＲＣ処理部の構成を示すブロック図である。また、図２８は本発明の第２実施例に係るＦＲＣ信号生成部の構成を示すブロック図、図２９は本発明の第２実施例に係るＦＲＣ信号生成部の動作を示すタイミングチャート、図３０は本発明の第２実施例に係るＦＲＣ信号生成部の動作説明図、図３１は本発明の第２実施例に係るデータ変換部の構成を示すブロック図である。図２７において、参照符号２７０１はＦＲＣ信号生成部、２７０２はデータ変換部である。ＦＲＣ信号生成部２７０１は、図２８に示すように、タイミング発生部１０６から転送されるフレーム信号とライン信号から２種類のＦＲＣ信号を生成する。これらのタイミングチャートを図２９に示す。
【００３７】
上記２種類のＦＲＣ信号は、図２７に示すように、それぞれのデータ変換部に交互に接続される。これにより、実際の画面に対するＦＲＣ信号の値は図３０に示す配列となる。これは先の図２５で示した既存色の組み合わせパターンと等価である。次に、データ変換部２７０２は、図３１に示すように、ビット操作部Ａ３１０１、減算器３１０２、ビット操作部Ｂ３１０３から構成される。ビット操作部Ａ３１０１はＦＲＣ信号に“０”を付加して６ビット化するが、どのビットに“０”を付加するかは減色率データによって異なる。
【００３８】
図３２は本発明の第２実施例に係るビット操作部Ａの動作説明図、図３３は本発明の第２実施例に係るビット操作部Ｂの動作説明図である。上記したＦＲＣ信号に“０”を付加して６ビット化する関係を図３２に示す。なお、このビット操作の目的は、次段の減算動作を容易にするためであり、また階調データの上位ビットの値に応じてビット操作部Ａの出力値を替える理由は減算結果が負になるのを避けるためである。
【００３９】
次に、減算器３１０２は階調データからビット操作部Ａの出力を減算して出力する。そして、ビット操作部Ｂ３１０３は、図３３に示すように、減算率データに応じて階調データビットを並び替え、その結果を減色階調データとして出力する。
【００４０】
以上説明したＦＲＣ処理を１ライン分の全て階調データに対して同時に行うことにより、２×２画素を単位としたＦＲＣ方式による減色処理を実現することが可能である。なお、本実施例では６ビットの階調データ中、最下位ビットに対してＦＲＣ処理を施す例を示したが、本発明はこれに限られる訳ではなく、下位２ビット分にＦＲＣ処理を施すことも勿論可能である。
【００４１】
その他のブロックに関しては、本発明の第１実施例に示したブロックと同一の機能を実行するものであるため、これらの説明については省略する。
【００４２】
以上説明した本発明の第２実施例は、本発明第１の実施の形態と同様、減色率データに応じてディスプレイに表示する色数を切換え、また、表示する色数に合わせ、不必要な駆動回路を停止させる機能を持つことから、表示装置の低消費電力化を図ることができる。また、減色数の少ない高画質モードと、減色数の多い低消費電力モードを切換え可能であり、使い勝手が向上する。さらに、減色処理にＦＲＣ方式を用いていることから、解像度を犠牲にすることなく中間色を表現することが可能である。
【００４３】
図３４は本発明の第２実施例に係る表示装置用駆動回路の構成を示すブロック図である。図３４に示すように、ディザ処理とＦＲＣ処理の両方を具備した表示装置用駆動回路も実現可能である。この場合、ディザ処理用とＦＲＣ処理のどちらかを動作させても良いし、両方を組合せて動作させてもよい。これは、減色率データをディザ処理用とＦＲＣ処理用に分けて与えることで実現可能である。さらに、減色率データはＣＰＵからの転送に限られる訳ではなく、端子設定で実現してもよい。さらには、図３５に示すように、ＣＰＵ転送と端子設定を切換えて使用してもよい。
【００４４】
次に、本発明の第３実施例を図３６〜図４１を用いて説明する。本発明の第１及び第２実施例はＣＰＵから表示用の信号が転送され、表示装置用駆動回路にフレームメモリを内蔵するタイプであり、この構成は携帯電話を中心とした小型ディスプレイに多用されている。これに対し、以下に説明する本発明の第３実施例は、専用のグラフィックコントローラから表示用の信号が転送され、表示装置用駆動回路にフレームメモリを持たないタイプであり、この構成は大型ディスプレイで多用される。
【００４５】
図３６は本発明の表示装置の第３実施例に係る表示装置用駆動回路の構成を示すブロック図、図３７は本発明の第３実施例に係る入力信号のタイミングチャートである。図３６において、参照符号３６０１はデータ線駆動部、３６０２はグラフィックコントローラ、３６０３はディザ処理部、３６０４は階調電圧セレクタである。なお、階調電圧生成部１０７は、本発明の第１及び第２実施例における階調電圧生成部と同一である。
【００４６】
グラフィックコントローラ３６０２は、いわゆるラスタスキャン用の表示信号群として、図３７に示す表示同期信号群、及び階調データを出力する。ディザ処理部３６０３は、これらの表示同期信号群、階調データ、及び減色率データを受け、ディザ処理を用いて階調データを減色処理し、減色階調データとして出力する。ここで、減色率データは、外部ＣＰＵから与える方法、端子設定する方法、或いは装置に設けた手動スイッチ設定する方法等、幾つかの手段が考えられる。
【００４７】
図３８は本発明の第３実施例に係るディザ処理部の構成を示すブロック図である。また、図３９は本発明の第３実施例に係るディザ信号生成部の構成を示すブロック図である。図３８において、参照符号３８０１はディザ信号生成部であり、８０２〜８０４は本発明の第１実施例と同等のデータ変換部である。ディザ信号生成部３８０１は、図３９に示すように、垂直位置カウンタ３９０１、水平位置カウンタ３９０２及び、デコーダ３９０３から構成される。垂直位置カウンタ３９０１は、フレーム信号の“ハイ”期間でクリアされ、有効期間信号の立上りに同期してカウントアップする。水平位置カウンタ３９０２は、ライン信号の“ハイ”期間でクリアされ、有効期間信号が“ハイ”の期間、ドットクロックの立上りに同期してカウントアップする。
【００４８】
この動作により、各カウンタの出力は、それぞれ前記図９で示した垂直方向アドレス、及び水平方向アドレスと等価となる。さらに、次段のデコーダ３９０３は、入力されるカウント値から、図９で示した４種類のディザ信号を生成する。さらに、データ変換部は本発明の第１実施例と同等のものであることから、ディザ処理部３６０３からは本発明の第１実施例と同等の減色階調データが出力される。階調電圧生成部１０７に関しては、本発明の第１実施例と同じ構成、同じ動作であるため、その説明は省略する。
【００４９】
図４０は本発明の第３実施例に係る階調電圧セレクタの構成を示すブロック図である。また、図４１は本発明の第３実施例に係る階調電圧セレクタの動作を示すタイミングチャートである。図４０において、階調電圧セレクタ３６０４はＲＧＢ各１画素毎に転送される減色階調データを取込み、同期化すると共に、複数の階調電圧から階調データに従って１レベルを選択し、出力するブロックである。図４０に示したように、取込みラッチ部４００１、同期化ラッチ部４００２、及びセレクタ４００３から構成される。
【００５０】
取込みラッチ部４００１は、ライン信号の立下りでクリアされ、有効期間信号が“ハイ”の期間、ドットクロックの立下りに同期して減色階調データを順次１行分取り込む。同期化ラッチ部４００２は、取込みラッチ部４００１が出力する減色階調データを、ライン信号の立上りに同期して取込み、セレクタ４００３へ出力する。セレクタ４００３は、減色階調データと交流化信号に応じ、複数の階調電圧から１レベルを選択する。なお、セレクタ４００３の動作は、本発明第１の実施の形態に係るセレクタ１９０２と同じである。図４１に階調電圧セレクタ３６０４の動作タイミングを示す。
【００５１】
以上説明した本発明の第３実施例は、本発明の第１実施例と同様に、減色率データに応じてディスプレイに表示する色数を切換え、また、表示する色数に合わせ、不必要な駆動回路を停止させる機能を持つことから、低消費電力化を図ることができる。また、減色の少ない高画質モードと、減色の多い低消費電力モードを切換え可能であり、使い勝手が向上する。さらに、表示装置がグラフィックコントローラと接続され、ラスタスキャン用の信号が表示装置に入力される構成への適用が可能である。なお、本発明の第３実施例においては、ディザ処理を例にとったが、これに限られる訳ではなく、ＦＲＣ処理を用いても実現可能であることは言うまでもない。
【００５２】
次に、本発明の第４実施例を図４２〜図４４を用いて説明する。本発明の第４実施例は本発明の第１〜第３実施例で説明した表示装置用駆動回路を表示装置に適用したものであり、図４２と図４３は表示装置用駆動回路にフレームメモリを内蔵する構成、図４４は表示装置用駆動回路にフレームメモリを持たない構成である。
【００５３】
すなわち、図４２は本発明の第４実施例に係る表示装置の構成を示すブロック図、図４３は本発明の第４実施例に係る表示装置の構成を示すブロック図、図４４は本発明の第４実施例に係る表示装置の構成を示すブロック図である。
【００５４】
図４２において、参照符号４２０１は表示装置であり、大別して、データ線駆動部４２０２、走査線駆動部４２０３、電源部４２０４、画素部１０９から構成される。データ線駆動部４２０２は、本発明の第１実施例のデータ線駆動部１０１とほぼ同じであるが、データレジスタ４２０５を具備している点が異なる。データレジスタ４２０５は、ＣＰＵから転送される各種駆動パラメータを記憶する部分であり、各ブロックへ記憶しパラメータ情報を転送する。
【００５５】
上記のパラメータの一例としては、駆動ライン数、フレーム周波数等があり、本発明の特徴である減色率データも、この中に含まれるものとする。なお、ＣＰＵからの転送方法としては、例えば前記図４で示したアドレス指定サイクルにおける未使用ビット（例えばＤ１７）を、フレームメモリとデータレジスタの識別ビットとすれば、図３に示した転送方法をフレームメモリとデータレジスタで共用することが可能である。
【００５６】
走査線駆動部４２０３は、画素部１０９の走査線を駆動するブロックであり、出力する信号波形は、図２３に示した走査電圧と同一である。電源部４２０４は、図２３に示した対向電圧を出力する他に、本発明の表示装置に必要な電源電圧を生成し、各ブロックへ出力する。この動作は、外部から与えられるシステム電源を昇圧する手段、及び昇圧された電圧を調整する手段により実現可能である。なお、電圧調整等の制御情報は、データレジスタ４２０５から転送されるものとする。画素部１０９に関しては、本発明の第１実施例と同じ構成、同じ動作であるため、その説明は省略する。
【００５７】
前記したように、図４３は上記表示装置のデータ線駆動回路にＦＲＣ処理部を追加した構成、図４４はデータ線駆動回路にフレームメモリを持たない構成である。これらの動作については、図４２、図３６で示したデータ線駆動回路に、走査線駆動回路と電源部を追加したものであることから、詳細説明は省略する。
【００５８】
以上説明した本発明の第４実施例では、本発明の第１〜第３実施例と同様、減色率データに応じてディスプレイに表示する色数数を切換え、また、表示する色数に合わせ、不必要な駆動回路を停止させる機能を持つことから、表示装置の低消費電力化を図ることができる。また、減色数の少ない高画質モードと、減色数の多い低消費電力モードを切換え可能であり、表示装置の使い勝手が向上する。
【００５９】
なお、本発明は、前記特許請求の範囲に記載の構成及び上記実施例で説明した構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００６０】
【図１】本発明による表示装置の第１実施例に係る表示装置用駆動回路を説明するブロック図である。
【図２】本発明の第１実施例に係るインタフェース入力信号の説明図である。
【図３】本発明の第１実施例に係るインタフェース入力信号の動作を示すタイミングチャートである。
【図４】本発明の第１実施例に係るインタフェース入力信号の説明図である。
【図５】本発明の第１実施例に係るインタフェース入力信号の説明図である。
【図６】本発明の第１実施例に係る減色率データの説明図である。
【図７】本発明の第１実施例に係るディザリング方式の原理説明図である。
【図８】本発明の第１実施例に係るディザ処理部の構成を示すブロック図である。
【図９】本発明の第１実施例に係るディザ信号生成部の動作説明図である。
【図１０】本発明の第１実施例に係るディザ信号生成部の動作説明図である。
【図１１】本発明の第１実施例に係るデータ変換部の構成を示すブロック図である。
【図１２】本発明の第１実施例に係るディザ信号セレクタの動作説明図である。
【図１３】本発明の第１実施例に係るビット操作部Ａの動作説明図である。
【図１４】本発明の第１実施例に係るビット操作部Ｂの動作説明図である。
【図１５】本発明の第１実施例に係るディザ処理部の動作説明図である。
【図１６】本発明の第１実施例に係るディザ処理部の動作説明図である。
【図１７】本発明の第１実施例に係る階調電圧生成部の構成を説明する回路図である。
【図１８】本発明の第１実施例に係る階調電圧生成部の動作説明図である。
【図１９】本発明の第１実施例に係る階調電圧セレクタの構成を示すブロック図である。
【図２０】本発明の第１実施例に係る階調電圧セレクタの動作を説明するタイミングチャートである。
【図２１】本発明の第１実施例に係るセレクタの動作説明図である。
【図２２】本発明の第１実施例に係る画素部の構成を示す等価回路図である。
【図２３】本発明の第１実施例に係る周辺回路の動作を示すタイミングチャートである。
【図２４】本発明による表示装置の第２実施例に係る表示装置用駆動回路の構成を示すブロック図である。
【図２５】本発明の第２実施例に係るＦＲＣ方式の原理説明図である。
【図２６】本発明の第２実施例に係る減色率データの説明図である。
【図２７】本発明の第２実施例に係るＦＲＣ処理部の構成を示すブロック図である。
【図２８】本発明の第２実施例に係るＦＲＣ信号生成部の構成を示すブロック図である。
【図２９】本発明の第２実施例に係るＦＲＣ信号生成部の動作を示すタイミングチャートである。
【図３０】本発明の第２実施例に係るＦＲＣ信号生成部の動作説明図である。
【図３１】本発明の第２実施例に係るデータ変換部の構成を示すブロック図である。
【図３２】本発明の第２実施例に係るビット操作部Ａの動作説明図である。
【図３３】本発明の第２実施例に係るビット操作部Ｂの動作説明図である。
【図３４】本発明の第２実施例に係る表示装置用駆動回路の構成を示すブロック図である。
【図３５】本発明の第２実施例に係る表示装置用駆動回路の構成を示すブロック図である。
【図３６】本発明の表示装置の第３実施例に係る表示装置用駆動回路の構成を示すブロック図である。
【図３７】本発明の第３実施例に係る入力信号のタイミングチャートである。
【図３８】本発明の第３実施例に係るディザ処理部の構成を示すブロック図である。
【図３９】本発明の第３実施例に係るディザ信号生成部の構成を示すブロック図である。
【図４０】本発明の第３実施例に係る階調電圧セレクタの構成を示すブロック図である。
【図４１】本発明の第３実施例に係る階調電圧セレクタの動作を示すタイミングチャートである。
【図４２】本発明の第４実施例に係る表示装置の構成を示すブロック図である。
【図４３】本発明の第４実施例に係る表示装置の構成を示すブロック図である。
【図４４】本発明の第４実施例に係る表示装置の構成を示すブロック図である。
【符号の説明】
【００６１】
１０１ データ線駆動部
１０２ ＣＰＵ
１０３ インタフェース
１０４ ディザ処理部
１０５ フレームメモリ
１０６ タイミング発生部
１０７ 階調電圧生成部
１０８ 階調電圧セレクタ
１０９ 画素部
２４０２ ＦＲＣ処理部
３６０２ グラフィックコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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