(57)【要約】【課題】奇数回のエッジ検出パルスが発生してもエラー検出が可能なデコード装置を得る。【解決手段】入力された符号化信号の立ち上がりと降下の各変化点を検出するエッジ検出回路９と、クロック発生器３のと、クロック発生器３のクロックパルスをカウントして符号化信号の伝送速度まで分周されたカウント出力を該符号化信号に対するサンプリングパルスとして与え、該エッジ検出回路２から出力されるエッジ検出パルスをクリアパルスとして入力するカウンタ５と、このカウンタ５のカウント出力に基づいて該符号化信号の符号化規則に従う一定のタイミングでエッジ検出回路２からカウンタ５に加わるエッジ検出パルスに対してゲートを開くゲート回路４と、を備えたデコード装置において、該エッジ検出パルスとカウンタ５の出力となるサンプリングパルスを入力して符号規則違反を検出するエッジカウント回路８を備えた。【選択図】    図１
2007049477.tif 000002
【特許請求の範囲】
【請求項１】
入力された符号化信号の立ち上がりと降下の各変化点を検出するエッジ検出回路と、
クロックパルスを発生するクロック発生器と、
このクロック発生器のクロックパルスをカウントして符号化信号の伝送速度まで分周されたカウント出力を前記符号化信号に対するサンプリングパルスとして与えるとともに、前記エッジ検出回路から出力されるエッジ検出パルスをクリアパルスとして入力するカウンタと、
このカウンタのカウント出力に基づいて前記符号化信号の符号化規則に従う一定のタイミングで前記エッジ検出回路からカウンタに加わるエッジ検出パルスに対してゲートを開くゲート回路と、
を備え、マンチェスタ符号等の自己同期式の符号化信号をＮＲＺ符号化信号に変換するデコード装置において、
前記クロック発生器のクロックパルスをクロックとして使用すると共に、前記エッジ検出パルスと前記カウンタの出力となるサンプリングパルスを入力することでエラー検出信号を生成し、符号規則違反を検出するエッジカウント回路を備えたことを特徴とするデコード装置。
【請求項２】
前記エッジカウント回路は、前記サンプリングパルスの１周期の間に規定のエッジ数以外のエッジを検出した場合に符号規則違反としてエラー検出信号をセットすることを特徴とする請求項１記載のデコード装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己同期式の符号化信号をＮＲＺ符号化信号に変換するデコード装置に関する。
【背景技術】
【０００２】
一般に、情報を含む信号を符号化してデータ伝送する場合の符号化方式として、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  Ｚｅｒｏ）方式が通常使用される。このＮＲＺ方式は、符号“０”を電圧のローレベルに、符号“１”をハイレベルに対応させて伝送するもので、符号化規則が比較的単純である。しかし、クロック情報を含まないので、データ伝送に際しては送信側と受信側との間でビット同期をとる必要がある。このため、同期回線を別途設けねばならず、コスト高になる。これに対して、符号化信号にクロック情報を含ませてデータ伝送を行なういわゆる自己同期式の符号化方式が提案されている。その自己同期式の符号化方式の１つとして提案され、自己同期式の符号化信号をＮＲＺ符号化信号に変換するデコード装置は図３のようになっている（例えば、許文献１を参照）。
図３は従来のデコード装置の回路構成を示したブロック図である。
図３において、１はローパスフィルタ、２はエッジ検出回路、３はクロック発生器、４はゲート回路、５はカウンタ、６は遅延回路、７はフリップフロップである。
デコード回路は、入力された符号化信号の立ち下がりと立ち上がりの各変化点を検出するエッジ検出回路２と、クロックパルスを発生するクロック発生器３と、このクロック発生器３のクロックパルスをカウントして符号化信号の伝送速度まで分周されたカウント出力を該符号化信号に対するサンプリングパルスとして与えるとともに、エッジ検出回路２から出力されるエッジ検出パルスをクリアパルスとして入力するカウンタ５と、このカウンタ５のカウント出力に基づいて該符号化信号の符号化規則に従う一定のタイミングでエッジ検出回路２からカウンタ５に加わるエッジ検出パルスに対してゲートを開くゲート回路４とを備えている。
図４は図３のデコード装置の動作を示すタイミングチャートである。
図４における符号ａ〜ｆは、図３の回路中の符号ａ〜ｆの各点に相当する波形を示したものである。
このような構成において、デコード装置はエッジ検出パルスを符号化規則に従ったタイミングの期間（エッジが有る期間）にだけゲート信号ｄを開き、その信号をクリアパルスとして使用するカウンタのカウント出力によって、符号化信号のサンプリングとエラー検出を行うものである。また、ゲート信号が閉じているときのエッジを無視することで、その期間でのノイズ等での信号変化の影響を排除している。
【特許文献１】特許第２６２７８９０号（明細書第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のデコード装置は、エラー検出としてはゲートを開く期間内にエッジが検出されなかったことを、カウンタの最下位ビットが“０”の値であることもって判断しているだけなので、奇数回のエッジ検出パルスが発生するとエラーを検出できないという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、奇数回のエッジ検出パルスが発生した場合でもエラー検出することができるデコード装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記問題を解決するため、本発明は次のような構成したものである。
請求項１の発明は、入力された符号化信号の立ち上がりと降下の各変化点を検出するエッジ検出回路と、クロックパルスを発生するクロック発生器と、このクロック発生器のクロックパルスをカウントして符号化信号の伝送速度まで分周されたカウント出力を前記符号化信号に対するサンプリングパルスとして与えるとともに、前記エッジ検出回路から出力されるエッジ検出パルスをクリアパルスとして入力するカウンタと、このカウンタのカウント出力に基づいて前記符号化信号の符号化規則に従う一定のタイミングで前記エッジ検出回路からカウンタに加わるエッジ検出パルスに対してゲートを開くゲート回路と、を備え、マンチェスタ符号等の自己同期式の符号化信号をＮＲＺ符号化信号に変換するデコード装置において、前記クロック発生器のクロックパルスをクロックとして使用すると共に、前記エッジ検出パルスと前記カウンタの出力となるサンプリングパルスを入力することでエラー検出信号を生成し、符号規則違反を検出するエッジカウント回路を備えたことを特徴としている。
また、請求項２の発明は、請求項１記載のデコード装置において、前記エッジカウント回路は、前記サンプリングパルスの１周期の間に規定のエッジ数以外のエッジを検出した場合に、符号規則違反としてエラー検出信号をセットすることを特徴としている。
【発明の効果】
【０００５】
請求項１に記載の発明によると、入力された符号化信号の立ち上がりと降下の各変化点を検出するエッジ検出回路と、クロックパルスを発生するクロック発生器と、このクロック発生器のクロックパルスをカウントして符号化信号の伝送速度まで分周されたカウント出力を該符号化信号に対するサンプリングパルスとして与えるとともに、該エッジ検出回路から出力されるエッジ検出パルスをクリアパルスとして入力するカウンタと、このカウンタのカウント出力に基づいて該符号化信号の符号化規則に従う一定のタイミングで該エッジ検出回路からカウンタに加わるエッジ検出パルスに対してゲートを開くゲート回路と、を備えたデコード装置において、該クロック発生器のクロックパルスをクロックとして使用すると共に、該エッジ検出パルスと該カウンタの出力となるサンプリングパルスを入力することでエラー検出信号を生成し、符号規則違反を検出するエッジカウント回路を設けたので、奇数回のエッジ検出パルスであっても符号違反を検出することができる。
また、請求項２の発明によると、該エッジカウント回路は、該サンプリングパルスの１周期の間に規定のエッジ数以外のエッジを検出した場合に符号規則違反としてエラー検出信号をセットするようにしたので、本来符号違反とするべき信号を検出することでデコード結果の品質を上げることができる。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施例を図に基づいて説明する。
【実施例１】
【０００７】
図１は、本発明の実施例を示すデコード装置の回路構成を示したブロック図である。なお、本発明の構成要素が従来技術と同じものついてはその説明を省略し、異なる点について説明する。
図１において、８はエッジカウント回路、９は受信クロックである。
本発明の構成要素が従来技術と異なる点は以下のとおりである。
すなわち、従来、エラー検出信号をカウンタ５で生成した構成に替えて、該カウンタ５とは別体に、クロック発生器３のクロックパルスをクロックとして使用すると共に、エッジ検出パルスとカウンタ５の出力となるサンプリングパルスを入力することでエラー検出信号を生成し、符号規則違反を検出する、エッジカウント回路８を設けた点である。
また、エッジカウント回路８は、サンプリングパルスの１周期の間に規定のエッジ数以外のエッジを検出した場合に符号規則違反としてエラー検出信号をセットするようになっている。
【０００８】
次に、動作について説明する。
図１において、エッジカウント回路８ではエッジ検出回路２の出力をカウントする。このとき、カウンタ５の出力であり、データ出力のためのサンプリング信号である受信クロック９の立ちあがりエッジで、エッジカウント回路８のリセットを行う。従って、正常な符号入力であれば、エッジカウント値は［１］もしくは［２］である。カウント値が［０］のままであれば、前回の立ちあがりエッジからその時点までに変化点が無いということでエラー検出信号をセットする。
さらに、［３］以上であれば、ノイズによる誤ったエッジが入力されているということであり、この場合もエラー検出信号をセットする。
【０００９】
図２は図１のデコード装置の動作を示すタイミングチャートである。
図２において、データＤ１、データＤ２、データＤ３はデータ出力として正しくデコードされているが、データＤ４は、元の値が“０”であるにもかかわらず、網掛けで示したノイズのために“１”とデコードされている。ゲート回路通過後の波形ｃを用いた特許文献１でのエラー検出では、この場合、エラーと判断されない。
【産業上の利用可能性】
【００１０】
エッジカウント回路でエラーと判断するエッジの数を可変に設定することによってノイズの付加される程度によるエラー検出基準を変更することができるので、伝送路の品質に応じてノイズ許容度を可変にするという用途にも適用できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例を示すデコード装置の回路構成を示したブロック図
【図２】図１のデコード装置の動作を示すタイミングチャート
【図３】従来のデコード装置の回路構成を示したブロック図
【図４】図３のデコード装置の動作を示すタイミングチャート
【符号の説明】
【００１２】
１  ローパスフィルタ
２  エッジ検出回路
３  クロック発生器
４  ゲート回路
５  カウンタ
６  遅延回路
７  フリップフロップ
８  エッジカウント回路
９  受信クロック
【図１】
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【図２】
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【図３】
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【図４】
2007049477.tif 000006