(57)【要約】【課題】書き込み特性の向上とバンド間トンネリングによるリークを防止する。【解決手段】本発明の例に関わる不揮発性半導体メモリは、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａを有するメモリセルＭＣと、セレクトゲート電極２６ｂを有し、メモリセルＭＣに直列接続されるセレクトゲートトランジスタＳＴとを備え、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの少なくとも１つのエッジのバーズビーク量よりも多い。【選択図】図４
2007027430.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート電極及びコントロールゲート電極を有するメモリセルと、セレクトゲート電極を有し、前記メモリセルに直列接続されるセレクトゲートトランジスタとを具備し、前記セレクトゲート電極の前記メモリセル側のエッジのバーズビーク量は、前記フローティングゲート電極の少なくとも１つのエッジのバーズビーク量よりも多いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記セレクトゲート電極の前記メモリセル側のエッジのバーズビーク量は、前記フローティングゲート電極の全てのエッジのバーズビーク量よりも多いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記セレクトゲート電極の前記メモリセル側のエッジのバーズビーク量は、前記セレクトゲート電極の前記メモリセルとは反対側のエッジのバーズビーク量よりも多いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
メモリセルのフローティングゲート電極及びセレクトゲートトランジスタのセレクトゲート電極を形成する工程と、前記フローティングゲート電極及び前記セレクトゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的にエッチングし、少なくとも前記セレクトゲート電極の前記メモリセル側のエッジを露出させる工程と、前記フローティングゲート電極及び前記セレクトゲート電極を酸化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
フローティングゲート電極のセレクトゲートトランジスタ側のエッジ及びセレクトゲート電極のメモリセル側のエッジを形成する工程と、前記フローティングゲート電極の前記セレクトゲートトランジスタ側のエッジ及び前記セレクトゲート電極の前記メモリセル側のエッジを酸化する工程と、前記フローティングゲート電極の前記セレクトゲートトランジスタとは反対側のエッジ及び前記セレクトゲート電極の前記メモリセルとは反対側のエッジを形成する工程と、前記フローティングゲート電極及び前記セレクトゲート電極の全てのエッジを酸化する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関し、特に、ＦＮトンネリングを用いてデータ書き込みを行うフラッシュメモリに適用される。
【背景技術】
【０００２】
ＦＮトンネリングを用いてデータ書き込みを行うフラッシュメモリに共通の問題として、データ書き込み時における非選択セルでのバンド間トンネリングによるリーク電流と、メモリセルの電荷保持特性(retention)とがある。
【０００３】
非選択セルで生じるリーク電流は、高電圧を発生させる昇圧回路の昇圧能力を低下させるため、データ書き込み自体が行えなくなる危険性がある。また、メモリセルの微細化が進むと、フローティングゲート電極内の電荷のリーク速度が早くなり、データ（電荷）の保持期間が短くなる。
【０００４】
このような問題を解決するための一つの方法として、メモリセルのフローティングゲート電極のエッジ及びセレクトゲートトランジスタのセレクトゲート電極のエッジを熱酸化により丸める技術が知られている（例えば、特許文献１〜４参照）。
【０００５】
エッジの丸みの程度は、エッジに形成される熱酸化膜の形状がバーズビークに似ていることからバーズビーク量で規定される。このバーズビーク量を多くすれば、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【０００６】
しかし、メモリセルのフローティングゲート電極のバーズビーク量が大きくなると、トンネル酸化膜（ゲート絶縁膜）の平均の厚さが大きくなり、書き込み特性、即ち、ＦＮトンネリングによりチャネルからフローティングゲート電極に電荷を注入する効率が悪くなる。
【０００７】
このように、従来では、フラッシュメモリのメモリセルの微細化が進むなか、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを同時に実現することができない。
【特許文献１】特開平６−３１０７３１号公報
【特許文献２】特開平７−２４９６９７号公報
【特許文献３】特開平１０−６５０２８号公報
【特許文献４】特開平１０−２８４６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の例では、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現する不揮発性半導体メモリのセルユニットのデバイス構造を提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる不揮発性半導体メモリは、フローティングゲート電極及びコントロールゲート電極を有するメモリセルと、セレクトゲート電極を有し、メモリセルに直列接続されるセレクトゲートトランジスタとを備え、セレクトゲート電極のメモリセル側のエッジのバーズビーク量は、フローティングゲート電極の少なくとも１つのエッジのバーズビーク量よりも多い。
【００１０】
本発明の例に関わる不揮発性半導体メモリの製造方法は、メモリセルのフローティングゲート電極及びセレクトゲートトランジスタのセレクトゲート電極を形成する工程と、前記フローティングゲート電極及び前記セレクトゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的にエッチングし、少なくとも前記セレクトゲート電極の前記メモリセル側のエッジを露出させる工程と、前記フローティングゲート電極及び前記セレクトゲート電極を酸化する工程とを備える。
【００１１】
本発明の例に関わる不揮発性半導体メモリの製造方法は、フローティングゲート電極のセレクトゲートトランジスタ側のエッジ及びセレクトゲート電極のメモリセル側のエッジを形成する工程と、前記フローティングゲート電極の前記セレクトゲートトランジスタ側のエッジ及び前記セレクトゲート電極の前記メモリセル側のエッジを酸化する工程と、前記フローティングゲート電極の前記セレクトゲートトランジスタとは反対側のエッジ及び前記セレクトゲート電極の前記メモリセルとは反対側のエッジを形成する工程と、前記フローティングゲート電極及び前記セレクトゲート電極の全てのエッジを酸化する工程とを備える。
【発明の効果】
【００１２】
本発明の例によれば、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例では、セレクトゲート電極のメモリセル側のエッジのバーズビーク量を、フローティングゲート電極の少なくとも１つのエッジのバーズビーク量よりも多くすることにより、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現する。
【００１５】
ＦＮトンネリングを用いてデータ書き込みを行うフラッシュメモリとしては、現在、ＮＡＮＤ型、３ＴｒＮＡＮＤ型、ＮＡＮＯ型などの種類が知られている。ＮＡＮＤ型は、セルユニットが、２つのセレクトゲートトランジスタと、これらの間に直列接続される複数のメモリセルとから構成される。
【００１６】
３ＴｒＮＡＮＤ型は、セルユニットが、２つのセレクトゲートトランジスタと、これらの間に直列接続される１つのメモリセルとから構成される。また、ＮＡＮＯ型は、セルユニットが、直列接続される１つのセレクトゲートトランジスタと１つのメモリセルとから構成され、ＮＡＮＤ型とＮＯＲ型の利点を併せ持つ点に特徴を有する。
【００１７】
このようなフラッシュメモリにおいて、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現するには、メモリセルのフローティングゲート電極のエッジ及びセレクトゲートトランジスタのセレクトゲート電極のエッジを熱酸化により丸めればよい。
【００１８】
しかし、メモリセルのフローティングゲート電極のエッジ及びセレクトゲートトランジスタのセレクトゲート電極のエッジを一律に丸めると、トンネル酸化膜の平均の厚さが大きくなり、書き込み特性との両立が図れなくなる。
【００１９】
そこで、本発明の例では、まず、バンド間トンネリングによるリーク電流の原因について検討する。
【００２０】
図１は、ＮＡＮＯ型フラッシュメモリのメモリセルアレイを示している。図２は、データ書き込み時の選択ユニットＵＴｓの電圧関係を示し、図３は、データ書き込み時の非選択ユニットＵＴｕの電圧関係を示している。
【００２１】
メモリセルＭＣのフローティングゲート電極２６ａとセレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂとは、それぞれ同じバーズビーク量でエッジが丸められている。
【００２２】
全てのメモリセルＭＣの初期状態は、消去状態で、フローティングゲート電極（ＦＧ）２６ａ内には正孔（プラス電荷）が蓄積され、閾値はマイナスになっている。この状態から選択ユニットＵＴｓ内のメモリセルＭＣに対してデータ書き込みを実行する。即ち、選択ユニットＵＴｓ内のメモリセルＭＣのフローティングゲート電極２６ａ内に電子（マイナス電荷）を注入し、閾値をプラスにする。
【００２３】
選択ユニットＵＴｓでは、セレクトゲートトランジスタＳＴのセレクトゲート電極（ＳＧ）２６ｂの電圧Ｖｓｇを０Ｖにし、メモリセルＭＣのコントロールゲート電極２６ａの電圧ＶｃｇをＶｐｐにする。また、ビット線ＢＬ１の電圧を−Ｖｐｐにし、ソース線ＳＬの電圧Ｖｓを０Ｖにする。
【００２４】
非選択ユニットＵＴｕでは、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂの電圧Ｖｓｇを−Ｖｐｐにし、メモリセルＭＣのコントロールゲート電極２６ａの電圧Ｖｃｇを０Ｖにする。また、ビット線ＢＬ２の電圧及びソース線ＳＬの電圧Ｖｓを共に０Ｖにする。
【００２５】
選択ユニットＵＴｓ及び非選択ユニットＵＴｕ共に、これらセルユニットが形成されるＰ型ウェル領域２３の電圧ＰＷは、−Ｖｐｐに設定する。
【００２６】
このような電圧関係に設定すると、選択ユニットＵＴｓでは、図２に示すように、メモリセルＭＣのチャネルとフローティングゲート電極２６ａとの間に高電圧がかかり、電子がフローティングゲート電極２６ａ内に注入される。
【００２７】
この時、非選択ユニットＵＴｕでは、図３に示すように、メモリセルＭＣがオン、セレクトゲートトランジスタＳＴがオフとなり、ビット線ＢＬ２からＮ型拡散層２４ａ，２４ｃを経由してＰ型ウェル領域２３に向かってバンド間トンネリングによるリーク電流Ｉが発生する。
【００２８】
この場合、選択ユニットＵＴｓと非選択ユニットＵＴｕで共通のＰ型ウェル領域２３には常に正孔（プラスの電荷）が供給され、Ｐ型ウェル領域２３の電圧を決定する−Ｖｐｐ発生回路１３の昇圧能力を低下させる。このため、選択ユニットＵＴｓ内のメモリセルＭＣのチャネルとフローティングゲート電極２６ａとの間に十分な高電圧がかからずに、データ書き込みが行えなくなる。
【００２９】
バンド間トンネリングによるリーク電流について詳しく調べると、主に、セレクトゲートトランジスタＳＴのドレイン（メモリセルＭＣ側Ｎ型拡散層）２４ｃで発生する。その原因は、非選択ユニットＵＴｕでは、メモリセルＭＣがオンで、セレクトゲートトランジスタＳＴのドレイン２４ｃとセレクトゲート電極２６ｂとの間に高電界が発生するためである。
【００３０】
そこで、本発明の例では、まず、書き込み特性の向上と電荷保持特性の向上とを両立できるメモリセルＭＣのフローティングゲート電極２６ａのエッジのバーズビーク量を独自に決定する。
【００３１】
そして、バンド間トンネリングによるリーク電流については、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量を、フローティングゲート電極２６ａのエッジのバーズビーク量とは無関係に決定することにより防止する。
【００３２】
具体的には、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量を、フローティングゲート電極２６ａの少なくとも１つのエッジのバーズビーク量よりも多くする。
【００３３】
これにより、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを図る。
【００３４】
尚、セレクトゲートトランジスタＳＴのゲート絶縁膜の厚さは、メモリセルＭＣのトンネル酸化膜（ゲート絶縁膜）の厚さと同じであってもよいし、それより大きくてもよい。
【００３５】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について、ＮＡＮＯ型フラッシュメモリのセルユニットを例に説明する。
【００３６】
(1)   第１実施の形態
A.  デバイス構造  
図４は、メモリセルアレイを構成するセルユニットを示している。  
Ｐ型半導体基板(P-sub)２１の表面領域には、Ｎ型ウェル領域(N-well)２２とＰ型ウェル領域(P-well)２３からなるダブルウェルが形成される。
【００３７】
Ｐ型ウェル領域２３内には、ビット線ＢＬに接続されるＮ型拡散層（ドレイン）２４ａ、ソース線ＳＬに接続されるＮ型拡散層（ソース）及びメモリセルＭＣとセレクトゲートトランジスタＳＴに共有されるＮ型拡散層（ソース／ドレイン）２４ｃが形成される。
【００３８】
Ｎ型拡散層２４ａ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成される。また、Ｎ型拡散層２４ｂ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、セレクトゲート電極２６ｂが形成される。
【００３９】
メモリセルＭＣとセレクトゲートトランジスタＳＴは、共にスタックゲート構造を有している。セレクトゲートトランジスタＳＴに関しては、上部電極２７ｂは、下部電極（セレクトゲート電極）２６ｂと電気的に接続されていてもよいし、また、電気的に独立していてもよい。
【００４０】
そして、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの少なくとも１つのエッジ、即ち、セレクトゲートトランジスタＳＴとは反対側（Ｎ型拡散層２４ａ側）のエッジのバーズビーク量よりも多い。
【００４１】
これにより、データ書き込み時にセレクトゲートトランジスタＳＴのドレイン２４ｃとセレクトゲート電極２６ｂとの間に発生する高電界を十分に緩和できるため、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【００４２】
B.  製造方法  
次に、図４のデバイス構造の製造方法について説明する。
【００４３】
・  第１例  
まず、図５に示すように、Ｐ型半導体基板２１の表面領域に、Ｎ型ウェル領域２２とＰ型ウェル領域２３からなるダブルウェルを形成する。また、素子分離プロセスを経た後、ＣＶＤ法により、Ｐ型ウェル領域２３上に、例えば、酸化シリコンからなるゲート絶縁膜２５を形成する。
【００４４】
この後、ゲート絶縁膜２５上に、１層目導電性ポリシリコン、インターポリ絶縁膜（例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層膜）２８及び２層目導電性ポリシリコンを形成する。
【００４５】
フォトリソグラフィにより、フォトレジスト２９からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、２層目導電性ポリシリコン、インターポリ絶縁膜２８及び１層目導電性ポリシリコンを順次エッチングする。
【００４６】
その結果、メモリセルＭＣのフローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成されると共に、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂが形成される。
【００４７】
この後、フォトレジスト２９は除去される。
【００４８】
次に、図６に示すように、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜３０を形成する。絶縁膜３０は、酸素を透過する性質を有する材料、例えば、酸化シリコンから構成される。
【００４９】
次に、図７に示すように、フォトリソグラフィにより、フォトレジスト３１からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより絶縁膜３０をエッチングする。
【００５０】
その結果、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴ側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣ側のエッジとがそれぞれ剥き出しになる。
【００５１】
この後、フォトレジスト３１は除去される。
【００５２】
次に、図８に示すように、熱酸化を行い、フローティングゲート電極２６ａの表面及びセレクトゲート電極２６ｂの表面に熱酸化膜３２を形成する。
【００５３】
熱酸化膜３２は、コントロールゲート電極２７ａの表面及び上部電極２７ｂの表面にも形成される。
【００５４】
ここで、この熱酸化プロセスは、フローティングゲート電極２６ａ及びセレクトゲート電極２６ｂを形成した後に、これらのエッジを丸めることを主目的に行われるもので、一般には後酸化プロセスと称される。
【００５５】
熱酸化時に、絶縁膜３０は、下地となるポリシリコンの熱酸化を制限するマスクとして機能する。つまり、絶縁膜３０の厚さに応じて、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴとは反対側（ドレイン側）のエッジとセレクトゲート電極２６ｂのメモリセルＭＣとは反対側（ソース側）のエッジのバーズビーク量を調整できる。
【００５６】
本例では、絶縁膜３０が存在することにより、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴ側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴとは反対側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジのバーズビーク量よりも多くなる。
【００５７】
次に、図９に示すように、イオン注入法により、Ｐ型ウェル領域２３内にＮ型不純物をセルフアラインで注入すると、Ｐ型ウェル領域２３内には、Ｎ型拡散層２４ａ，２４ｂ，２４ｃがそれぞれ形成される。
【００５８】
この後、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜を形成し、さらに、Ｎ型拡散層２４ａにはビット線ＢＬを接続し、Ｎ型拡散層２４ｂにはソース線ＳＬを接続する。
【００５９】
以上の工程により、図４のデバイス構造が完成する。
【００６０】
・  第２例  
まず、図１０に示すように、Ｐ型半導体基板２１の表面領域に、Ｎ型ウェル領域２２とＰ型ウェル領域２３からなるダブルウェルを形成する。また、素子分離プロセスを経た後、ＣＶＤ法により、Ｐ型ウェル領域２３上に、例えば、酸化シリコンからなるゲート絶縁膜２５を形成する。
【００６１】
この後、ゲート絶縁膜２５上に、１層目導電性ポリシリコン、インターポリ絶縁膜（例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層膜）２８及び２層目導電性ポリシリコンを形成する。
【００６２】
フォトリソグラフィにより、フォトレジスト３３からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、２層目導電性ポリシリコン、インターポリ絶縁膜２８及び１層目導電性ポリシリコンを順次エッチングする。
【００６３】
その結果、メモリセルＭＣのフローティングゲート電極２６ａのセレクトゲートトランジスタＳＴ側のエッジと、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂのメモリセルＭＣ側のエッジとが同時に形成される。
【００６４】
この後、フォトレジスト３３は除去される。
【００６５】
次に、図１１に示すように、１回目の熱酸化を行い、フローティングゲート電極２６ａの表面及びセレクトゲート電極２６ｂの表面に熱酸化膜３４を形成する。熱酸化膜３４は、コントロールゲート電極２７ａの表面及び上部電極２７ｂの表面にも形成される。
【００６６】
次に、図１２に示すように、フォトリソグラフィにより、フォトレジスト３５からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、２層目導電性ポリシリコン、インターポリ絶縁膜２８及び１層目導電性ポリシリコンを順次エッチングする。
【００６７】
その結果、メモリセルＭＣのフローティングゲート電極２６ａのセレクトゲートトランジスタＳＴとは反対側のエッジと、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジとが同時に形成される。
【００６８】
この後、フォトレジスト３５は除去される。
【００６９】
次に、図１３に示すように、２回目の熱酸化を行い、フローティングゲート電極２６ａの表面及びセレクトゲート電極２６ｂの表面に熱酸化膜３６を形成する。熱酸化膜３６は、コントロールゲート電極２７ａの表面及び上部電極２７ｂの表面にも形成される。
【００７０】
ここで、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴ側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣ側のエッジは、２回の熱酸化プロセスにより丸められ、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴとは反対側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジは、１回の熱酸化プロセスにより丸められる。
【００７１】
従って、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴ側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａのセレクトゲートトランジスタＳＴとは反対側のエッジとセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジのバーズビーク量よりも多くなる。
【００７２】
次に、図１４に示すように、イオン注入法により、Ｐ型ウェル領域２３内にＮ型不純物をセルフアラインで注入すると、Ｐ型ウェル領域２３内には、Ｎ型拡散層２４ａ，２４ｂ，２４ｃがそれぞれ形成される。
【００７３】
この後、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜を形成し、さらに、Ｎ型拡散層２４ａにはビット線ＢＬを接続し、Ｎ型拡散層２４ｂにはソース線ＳＬを接続する。
【００７４】
以上の工程により、図４のデバイス構造が完成する。
【００７５】
(2)   第２実施の形態
A.  デバイス構造  
図１５は、メモリセルアレイを構成するセルユニットを示している。  
Ｐ型半導体基板(P-sub)２１の表面領域には、Ｎ型ウェル領域(N-well)２２とＰ型ウェル領域(P-well)２３からなるダブルウェルが形成される。
【００７６】
Ｐ型ウェル領域２３内には、ビット線ＢＬに接続されるＮ型拡散層（ドレイン）２４ａ、ソース線ＳＬに接続されるＮ型拡散層（ソース）及びメモリセルＭＣとセレクトゲートトランジスタＳＴに共有されるＮ型拡散層（ソース／ドレイン）２４ｃが形成される。
【００７７】
Ｎ型拡散層２４ａ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成される。また、Ｎ型拡散層２４ｂ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、セレクトゲート電極２６ｂが形成される。
【００７８】
メモリセルＭＣとセレクトゲートトランジスタＳＴは、共にスタックゲート構造を有している。セレクトゲートトランジスタＳＴに関しては、上部電極２７ｂは、下部電極（セレクトゲート電極）２６ｂと電気的に接続されていてもよいし、また、電気的に独立していてもよい。
【００７９】
そして、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの少なくとも１つのエッジのバーズビーク量よりも多くなっている。本例では、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの全てのエッジのバーズビーク量よりも多い。
【００８０】
これにより、データ書き込み時にセレクトゲートトランジスタＳＴのドレイン２４ｃとセレクトゲート電極２６ｂとの間に発生する高電界を十分に緩和できるため、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【００８１】
B.  製造方法  
次に、図１５のデバイス構造の製造方法について説明する。
【００８２】
まず、図１６に示すように、Ｐ型半導体基板２１の表面領域に、Ｎ型ウェル領域２２とＰ型ウェル領域２３からなるダブルウェルを形成する。また、素子分離プロセスを経た後、ＣＶＤ法により、Ｐ型ウェル領域２３上に、例えば、酸化シリコンからなるゲート絶縁膜２５を形成する。
【００８３】
この後、ゲート絶縁膜２５上に、１層目導電性ポリシリコン、インターポリ絶縁膜（例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層膜）２８及び２層目導電性ポリシリコンを形成する。
【００８４】
フォトリソグラフィにより、フォトレジスト３７からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、２層目導電性ポリシリコン、インターポリ絶縁膜２８及び１層目導電性ポリシリコンを順次エッチングする。
【００８５】
その結果、メモリセルＭＣのフローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成されると共に、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂが形成される。
【００８６】
この後、フォトレジスト３７は除去される。
【００８７】
次に、図１７に示すように、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜３８を形成する。絶縁膜３８は、酸素を透過する性質を有する材料、例えば、酸化シリコンから構成される。
【００８８】
次に、図１８に示すように、フォトリソグラフィにより、フォトレジスト３９からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより絶縁膜３８をエッチングする。
【００８９】
その結果、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａの全てのエッジは、それぞれ絶縁膜３８により覆われた状態となり、一方、セレクトゲート電極２６ｂ及び上部電極２７ｂの全てのエッジは、それぞれ剥き出しになる。
【００９０】
この後、フォトレジスト３９は除去される。
【００９１】
次に、図１９に示すように、熱酸化を行い、フローティングゲート電極２６ａの表面及びセレクトゲート電極２６ｂの表面に熱酸化膜４０を形成する。
【００９２】
熱酸化膜４０は、コントロールゲート電極２７ａの表面及び上部電極２７ｂの表面にも形成される。
【００９３】
熱酸化時に、絶縁膜３８は、下地となるポリシリコンの熱酸化を制限するマスクとして機能する。つまり、絶縁膜３８の厚さに応じて、フローティングゲート電極２６ａのエッジのバーズビーク量を調整できる。
【００９４】
本例では、絶縁膜３８が存在することにより、セレクトゲート電極２６ｂのエッジのバーズビーク量は、フローティングゲート電極２６ａの全てのエッジのバーズビーク量よりも多くなる。
【００９５】
次に、図２０に示すように、イオン注入法により、Ｐ型ウェル領域２３内にＮ型不純物をセルフアラインで注入すると、Ｐ型ウェル領域２３内には、Ｎ型拡散層２４ａ，２４ｂ，２４ｃがそれぞれ形成される。
【００９６】
この後、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜を形成し、さらに、Ｎ型拡散層２４ａにはビット線ＢＬを接続し、Ｎ型拡散層２４ｂにはソース線ＳＬを接続する。
【００９７】
以上の工程により、図１５のデバイス構造が完成する。
【００９８】
(3)   第３実施の形態
A.  デバイス構造  
図２１は、メモリセルアレイを構成するセルユニットを示している。  
Ｐ型半導体基板(P-sub)２１の表面領域には、Ｎ型ウェル領域(N-well)２２とＰ型ウェル領域(P-well)２３からなるダブルウェルが形成される。
【００９９】
Ｐ型ウェル領域２３内には、ビット線ＢＬに接続されるＮ型拡散層（ドレイン）２４ａ、ソース線ＳＬに接続されるＮ型拡散層（ソース）及びメモリセルＭＣとセレクトゲートトランジスタＳＴに共有されるＮ型拡散層（ソース／ドレイン）２４ｃが形成される。
【０１００】
Ｎ型拡散層２４ａ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成される。また、Ｎ型拡散層２４ｂ，２４ｃ間のチャネル上には、ゲート絶縁膜２５を介して、セレクトゲート電極２６ｂが形成される。
【０１０１】
メモリセルＭＣとセレクトゲートトランジスタＳＴは、共にスタックゲート構造を有している。セレクトゲートトランジスタＳＴに関しては、上部電極２７ｂは、下部電極（セレクトゲート電極）２６ｂと電気的に接続されていてもよいし、また、電気的に独立していてもよい。
【０１０２】
そして、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの少なくとも１つのエッジのバーズビーク量よりも多くなっている。
【０１０３】
本例では、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの全てのエッジのバーズビーク量及びセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジのバーズビーク量よりも多い。
【０１０４】
これにより、データ書き込み時にセレクトゲートトランジスタＳＴのドレイン２４ｃとセレクトゲート電極２６ｂとの間に発生する高電界を十分に緩和できるため、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【０１０５】
B.  製造方法  
次に、図２１のデバイス構造の製造方法について説明する。
【０１０６】
まず、図２２に示すように、Ｐ型半導体基板２１の表面領域に、Ｎ型ウェル領域２２とＰ型ウェル領域２３からなるダブルウェルを形成する。また、素子分離プロセスを経た後、ＣＶＤ法により、Ｐ型ウェル領域２３上に、例えば、酸化シリコンからなるゲート絶縁膜２５を形成する。
【０１０７】
この後、ゲート絶縁膜２５上に、１層目導電性ポリシリコン、インターポリ絶縁膜（例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層膜）２８及び２層目導電性ポリシリコンを形成する。
【０１０８】
フォトリソグラフィにより、フォトレジスト３７からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、２層目導電性ポリシリコン、インターポリ絶縁膜２８及び１層目導電性ポリシリコンを順次エッチングする。
【０１０９】
その結果、メモリセルＭＣのフローティングゲート電極２６ａ及びコントロールゲート電極２７ａが形成されると共に、セレクトゲートトランジスタＳＴのセレクトゲート電極２６ｂが形成される。
【０１１０】
この後、フォトレジスト３７は除去される。
【０１１１】
次に、図２３に示すように、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜３８を形成する。絶縁膜３８は、酸素を透過する性質を有する材料、例えば、酸化シリコンから構成される。
【０１１２】
次に、図２４に示すように、フォトリソグラフィにより、フォトレジスト３９からなるレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより絶縁膜３８をエッチングする。
【０１１３】
その結果、フローティングゲート電極２６ａ及びコントロールゲート電極２７ａの全てのエッジは、それぞれ絶縁膜３８により覆われた状態となり、セレクトゲート電極２６ｂ及び上部電極２７ｂのメモリセルＭＣとは反対側のエッジも、それぞれ絶縁膜３８により覆われた状態となる。
【０１１４】
一方、セレクトゲート電極２６ｂ及び上部電極２７ｂのメモリセルＭＣ側のエッジは、それぞれ剥き出しになる。
【０１１５】
この後、フォトレジスト３９は除去される。
【０１１６】
次に、図２５に示すように、熱酸化を行い、フローティングゲート電極２６ａの表面及びセレクトゲート電極２６ｂの表面に熱酸化膜４０を形成する。
【０１１７】
熱酸化膜４０は、コントロールゲート電極２７ａの表面及び上部電極２７ｂの表面にも形成される。
【０１１８】
熱酸化時に、絶縁膜３８は、下地となるポリシリコンの熱酸化を制限するマスクとして機能する。つまり、絶縁膜３８の厚さに応じて、その直下のエッジのバーズビーク量を調整できる。
【０１１９】
本例では、絶縁膜３８が存在することにより、セレクトゲート電極２６ｂのメモリセルＭＣ側のエッジのバーズビーク量は、フローティングゲート電極２６ａの全てのエッジのバーズビーク量及びセレクトゲート電極２６ｂのメモリセルＭＣとは反対側のエッジのバーズビーク量よりも多くなる。
【０１２０】
次に、図２６に示すように、イオン注入法により、Ｐ型ウェル領域２３内にＮ型不純物をセルフアラインで注入すると、Ｐ型ウェル領域２３内には、Ｎ型拡散層２４ａ，２４ｂ，２４ｃがそれぞれ形成される。
【０１２１】
この後、ＣＶＤ法により、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う絶縁膜を形成し、さらに、Ｎ型拡散層２４ａにはビット線ＢＬを接続し、Ｎ型拡散層２４ｂにはソース線ＳＬを接続する。
【０１２２】
以上の工程により、図２１のデバイス構造が完成する。
【０１２３】
３．  実験例  
本発明の例に関わるデバイス構造と従来のデバイス構造とについて実験により求めたバーズビーク量とリーク電流（バンド間トンネル電流）との関係を以下に説明する。
【０１２４】
サンプルは、図４に示すようなＮＡＮＯ型フラッシュメモリとし、非選択ユニットにおける電圧関係は、図２７（ａ）に示すように、ソース電圧Ｖｓを３Ｖ、ドレイン電圧Ｖｄを０Ｖ、基板電圧Ｖｓｕｂを−６Ｖ、コントロールゲート電圧Ｖｃｇを０Ｖ、セレクトゲート電圧Ｖｓｇを−６Ｖとする。
【０１２５】
メモリセルの状態は、フローティングゲート電極ＦＧに正孔（プラス電荷）が蓄積された状態とする。
【０１２６】
この場合、図２７（ｂ）に示すように、従来のデバイス構造であって、セレクトゲート電極ＳＧのメモリセル側のエッジのバーズビーク量(Post-Ox)が半導体基板(Bulk-Si)上の酸化膜２５の厚さで規定して約６ｎｍのときは、リーク電流Ｉｓｕｂの平均値は、６１．４μＡと非常に大きな値になる。
【０１２７】
これに対し、本発明の例に関わるデバイス構造であって、セレクトゲート電極ＳＧのメモリセル側のエッジのバーズビーク量(Post-Ox)が半導体基板(Bulk-Si)上の酸化膜２５の厚さで規定して約１０ｎｍのときは、リーク電流Ｉｓｕｂの平均値は、１９．８μＡと小さな値になる。
【０１２８】
このように、リーク電流Ｉｓｕｂの平均値については、両者の差Δは、４１．６μＡであり、比率的には、従来の約１／３に抑えることができる。また、ばらつきσについては、両者の差Δは、３．０μＡであり、比率的には、従来の約１／２．５に抑えることができる。
【０１２９】
４．  適用例  
次に、本発明の例に関わるセルユニットの適用例について説明する。
【０１３０】
図２８は、システムＬＳＩの例を示している。  
近年、特定用途に用いられるシステムＬＳＩが注目されている。システムＬＳＩとは、例えば、１チップ内に複数の機能ブロックを混載したＳｏＣ(system on chip)のことであり、マイコン（ＭＣ）、マイクロプロセッサ（ＭＰＵ）などを含む。
【０１３１】
本例では、１チップ内に、フラッシュメモリ（ＮＡＮＤ，３Ｔｒ−ＮＡＮＤ，ＮＡＮＯ）及びＣＰＵが混載される。Ｉ／Ｏは、入出力回路である。
【０１３２】
ここで、フラッシュメモリのそれぞれについて、本発明の例に関わるデバイス構造を適用することができる。
【０１３３】
例えば、ＮＡＮＤ型フラッシュメモリは、図２９に示すように、セルユニットが、２つのセレクトゲートトランジスタと、これらの間に直列接続される複数のメモリセルとから構成される。また、３ＴｒＮＡＮＤ型フラッシュメモリは、図３０に示すように、セルユニットが、２つのセレクトゲートトランジスタと、これらの間に直列接続される１つのメモリセルとから構成される。
【０１３４】
この場合、２つのセレクトゲートトランジスタのセレクトゲート電極のメモリセル側のエッジのバーズビーク量を、それぞれメモリセルのフローティングゲート電極の少なくとも１つのエッジのバーズビーク量よりも多くすることにより、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【０１３５】
また、ＮＡＮＯ型フラッシュメモリは、図３１に示すように、セルユニットが、直列接続される１つのセレクトゲートトランジスタと１つのメモリセルとから構成される。
【０１３６】
この場合、セレクトゲートトランジスタのセレクトゲート電極のメモリセル側のエッジのバーズビーク量を、メモリセルのフローティングゲート電極の少なくとも１つのエッジのバーズビーク量よりも多くすることにより、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【０１３７】
５．  その他  
本発明の例によれば、書き込み特性を悪化させることなく、バンド間トンネリングによるリーク電流の防止と電荷保持特性の向上とを実現できる。
【０１３８】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３９】
【図１】フラッシュメモリのメモリセルアレイの例を示す図。
【図２】データ書き込み時の選択ユニットの電圧関係を示す図。
【図３】データ書き込み時の非選択ユニットの電圧関係を示す図。
【図４】第１実施の形態のデバイス構造を示す図。
【図５】図４のセルユニットの製造方法の第１例を示す図。
【図６】図４のセルユニットの製造方法の第１例を示す図。
【図７】図４のセルユニットの製造方法の第１例を示す図。
【図８】図４のセルユニットの製造方法の第１例を示す図。
【図９】図４のセルユニットの製造方法の第１例を示す図。
【図１０】図４のセルユニットの製造方法の第２例を示す図。
【図１１】図４のセルユニットの製造方法の第２例を示す図。
【図１２】図４のセルユニットの製造方法の第２例を示す図。
【図１３】図４のセルユニットの製造方法の第２例を示す図。
【図１４】図４のセルユニットの製造方法の第２例を示す図。
【図１５】第２実施の形態のデバイス構造を示す図。
【図１６】図１５のセルユニットの製造方法を示す図。
【図１７】図１５のセルユニットの製造方法を示す図。
【図１８】図１５のセルユニットの製造方法を示す図。
【図１９】図１５のセルユニットの製造方法を示す図。
【図２０】図１５のセルユニットの製造方法を示す図。
【図２１】第３実施の形態のデバイス構造を示す図。
【図２２】図２１のセルユニットの製造方法を示す図。
【図２３】図２１のセルユニットの製造方法を示す図。
【図２４】図２１のセルユニットの製造方法を示す図。
【図２５】図２１のセルユニットの製造方法を示す図。
【図２６】図２１のセルユニットの製造方法を示す図。
【図２７】バーズビーク量とリーク電流との関係を示す図。
【図２８】本発明の例が適用されるシステムＬＳＩを示す図。
【図２９】ＮＡＮＤ型フラッシュメモリのセルユニットを示す図。
【図３０】３Ｔｒ−ＮＡＮＤ型フラッシュメモリのセルユニットを示す図。
【図３１】ＮＡＮＯ型フラッシュメモリのセルユニットを示す図。
【符号の説明】
【０１４０】
１１：  メモリセルアレイ、  １２：  Ｖｐｐ発生回路、  １３：  −Ｖｐｐ発生回路、  ２１：  Ｐ型半導体基板、  ２２：  Ｎ型ウェル領域、  ２３：  Ｐ型ウェル領域、  ２４ａ，２４ｂ，２４ｃ：  Ｎ型拡散層、  ２５：  ゲート絶縁膜、  ２６ａ：  フローティングゲート電極、  ２６ｂ：  セレクトゲート電極（下部電極）、  ２７ａ：  コントロールゲート電極、  ２７ｂ：  上部電極、  ２８：  インターポリ絶縁膜、  ２９，３１，３３，３５，３７，３９；  フォトレジスト、３０，３８：  絶縁膜、  ３２，３４，３６，４０：  熱酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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