(57)【要約】【課題】簡易な製造プロセスでＣＭＯＳ半導体装置に付加する応力を制御し、電気的特性を向上する技術を提供する。【解決手段】第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの始点領域および終点領域を部分的に露出する開口が設けられた、第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも始点領域近傍から終点領域近傍に至る領域に応力を付勢するストレッサ膜４が形成され、第１ゲート電極３（３Ａ）の第１絶縁層に略垂直な方向の高さが第２ゲート電極３（３Ｂ）の第２絶縁層に略垂直な方向の高さと異なる高さで形成された半導体装置である。【選択図】図２
2007157924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型の第１電界効果型トランジスタと第２導電型の第２電界効果型トランジスタとを備え、
前記第１電界効果型トランジスタは、
第１ゲート電極と、
前記第１ゲート電極下層の第１絶縁層と、
前記第１絶縁層下層の第１導電型の第１導電路を形成するための第２導電型の導電層と、
前記第１導電路となるべき第２導電型の領域の一端に形成され、前記第１導電路の始点となるべき第１導電型の始点領域と、
前記第２導電型の領域の他端に形成され、前記第１導電路の終点となるべき第１導電型の終点領域と、を有し、
前記第２電界効果型トランジスタは、
第２ゲート電極と、
前記第２ゲート電極下層の第２絶縁層と、
前記第２絶縁層下層の第２導電型の第２導電路を形成するための第１導電型の導電層と、
前記第２導電路となるべき第１導電型の領域の一端に形成され、前記第２導電路の始点となるべき第２導電型の始点領域と、
前記第１導電型の領域の他端に形成され、前記第２導電路の終点となるべき第２導電型の終点領域と、を有し、
前記前記第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの前記始点領域および前記終点領域を部分的に露出する開口が設けられた、前記第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも前記始点領域近傍から前記終点領域近傍に至る領域に応力を付勢するストレッサ膜が形成され、
前記第１ゲート電極の前記半導体基板に略垂直な方向の高さが前記第２ゲート電極の前記半導体基板に略垂直な方向の高さと異なる高さで形成された半導体装置。
【請求項２】
前記前記第１ゲート電極の高さと前記第２ゲート電極の高さとの差が前記第１ゲート電極の高さの略３０パーセント以上である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はシリコンを主成分とし、前記ストレッサ膜は、窒化珪素を主成分とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記ストレッサ膜は延在する面内で延伸する方向の延伸応力を有し、前記第１ゲート電極の高さが前記第２ゲート電極の高さよりも高い、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２電界効果トランジスタの始点領域および終点領域において、前記始点領域および終点領域に挟まれた部分を縮む方向に付勢する応力発生物質が埋め込まれている請求項４に記載の半導体装置。
【請求項６】
前記半導体基板はシリコンを主成分とし、前記応力発生物質は、シリコンゲルマニウムである請求項５に記載の半導体装置。
【請求項７】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記ストレッサ膜は延在する面内で縮む方向の圧縮応力を有し、前記第２ゲート電極の高さが前記第１ゲート電極の高さよりも高い、請求項１から３のいずれかに記載の半導体装置。
【請求項８】
前記第１電界効果トランジスタの始点領域および終点領域において、前記始点領域および終点領域に挟まれた部分を延伸方向に付勢する応力発生物質が埋め込まれている請求項７に記載の半導体装置。
【請求項９】
前記半導体基板はシリコンを主成分とし、前記応力発生物質は、シリコンカーバイドである請求項８に記載の半導体装置。
【請求項１０】
半導体基板上に形成された第１導電型の第１電界効果トランジスタと、第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法において、
前記半導体基板上に素子分離構造を形成する工程と、
前記素子分離構造により分離された領域に第１電界効果トランジスタの第１ゲート電極および第２電界効果トランジスタの第２ゲート電極を形成する工程と、
前記第１ゲート電極の側部下層に第１電界効果トランジスタの始点領域および終点領域を形成する工程と、
前記第２ゲート電極の側部下層に第２電界効果トランジスタの始点領域および終点領域を形成する工程と、
上記第１ゲート電極および第２ゲート電極の上層に絶縁膜を形成する工程と、
第２ゲート電極の上層で前記絶縁膜をエッチングして第２ゲート電極を露出させるパターン形成工程と、
前記開口部を通じて第２ゲート電極をエッチングしてゲート高さを低減する高さ制御工程と、
前記前記第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの前記始点領域および前記終点領域を部分的に露出する開口が形成され、前記第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも前記始点領域近傍から前記終点領域近傍に至る領域に応力を付勢するストレッサ膜とを形成する工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体装置に関する。
【背景技術】
【０００２】
半導体装置製造時のプロセスマージンの増加、あるいは、半導体装置の電気的特性向上のため、様々な提案がなされている（特許文献１から３参照）。
【０００３】
特に近年、半導体装置に応力を付加することにより、素子性能が変化することが知られてきている。一般に、ＮＭＯＳ半導体装置は、半導体装置の基板に平行な面内で延伸する方向（結晶を構成する原子と原子の間隔が延びる方向）の応力により、電子の移動度が向上することが知られている。一方、ＰＭＯＳ半導体装置は、半導体装置の基板に平行な面内で圧縮する方向（結晶を構成する原子と原子の間隔が縮む方向）の応力により、正孔の移動度が向上することが知られている。
【０００４】
このため、ＮＭＯＳ半導体装置の表面（例えば、カバー膜上層）に、基板に平行な方向に延伸する方向の応力を発生する膜を付加することが行われる。また、ＰＭＯＳ半導体装置の表面に、基板に平行な方向に圧縮する方向の応力を発生する膜を付加することが行われる。
【０００５】
しかしながら、ＣＭＯＳ半導体装置は、ＮＭＯＳ半導体装置とＰＭＯＳ半導体装置とを組み合わせて構成される。このため、ＣＭＯＳ半導体装置の素子性能を向上させるためには、基板に平行な面内で延伸する方向の応力と圧縮する方向の応力を使い分ける必要がある。しかし、そのような応力の使い分けのため、ＣＭＯＳ半導体装置のＮＭＯＳトランジスタ部分とＰＭＯＳトランジスタ部分とで、異なる種類の膜を表面に付加することは、製造プロセスの複雑化につながる。また、所定の寸法精度、位置精度を維持しつつ、そのような複雑な膜を形成することは容易ではない。
【特許文献１】特開２００２−２１７３０７号公報
【特許文献２】特開２０００−７７５４０号公報
【特許文献３】特開平４−３２２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、簡易な製造プロセスでＣＭＯＳ半導体装置に付加する応力を制御し、電気的特性を向上する技術を提供することである。
【課題を解決するための手段】
【０００７】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、半導体基板上に第１導電型の第１電界効果型トランジスタと第２導電型の第２電界効果型トランジスタとを備え、前記第１電界効果型トランジスタは、第１ゲート電極と、前記第１ゲート電極下層の第１絶縁層と、前記第１絶縁層下層の第１導電型の第１導電路を形成するための第２導電型の導電層と、前記第１導電路となるべき第２導電型の領域の一端に形成され、前記第１導電路の始点となるべき第１導電型の始点領域と、前記第２導電型の領域の他端に形成され、前記第１導電路の終点となるべき第１導電型の終点領域と、を有し、前記第２電界効果型トランジスタは、第２ゲート電極と、前記第２ゲート電極下層の第２絶縁層と、前記第２絶縁層下層の第２導電型の第２導電路を形成するための第１導電型の導電層と、前記第２導電路となるべき第１導電型の領域の一端に形成され、前記第２導電路の始点となるべき第２導電型の始点領域と、前記第１導電型の領域の他端に形成され
、前記第２導電路の終点となるべき第２導電型の終点領域と、を有し、前記前記第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの前記始点領域および前記終点領域を部分的に露出する開口が設けられた、前記第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも前記始点領域近傍から前記終点領域近傍に至る領域に応力を付勢するストレッサ膜が形成され、前記第１ゲート電極の前記半導体基板に略垂直な方向の高さが前記第２ゲート電極の前記半導体基板に略垂直な方向の高さと異なる高さで形成された半導体装置である。
【発明の効果】
【０００８】
本発明によれば、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとでゲートの高さを異なるものとするという、簡易な製造プロセスでＣＭＯＳ半導体装置に付加する応力を制御し、電気的特性を向上することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
《発明の骨子》
図１Ａから図４の図面を参照して、本発明に係る実施形態の骨子を説明する。図１Ａは、半導体装置の断面において、ストレッサ膜の膜厚およびゲート高さを説明する図であり、図１Ｂは、基板に生じる応力に対するストレッサ膜の影響とゲート高さとの関係を示す図である。
【００１０】
本実施形態では、主としてＮＭＯＳトランジスタ（本発明の第１電界効果トランジスタに相当）およびＰＭＯＳトランジスタ（本発明の第２電界効果トランジスタに相当）のそれぞれのゲートの高さを制御することにより、ストレッサ膜からＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれに対する応力の影響を制御する。
【００１１】
図１Ａは、半導体基板１上にゲート酸化膜２、ゲート３、およびストレッサ膜４を形成した場合の概念図である。今、図１のように、半導体基板１の表面からのゲート３の高さ（ゲート酸化膜２を含む高さ）をＨｇ０とする。このようなゲート３を含む半導体装置にストレッサ膜４を被覆し、その膜厚をＴｓとする。
【００１２】
図１Ｂは、図１Ａでモデル化された半導体装置において、半導体基板１に対するストレッサ膜４の影響を示す図である。ここで、半導体基板１に対するストレッサ膜４の影響は、半導体基板１に生じる応力／ストレッサ膜４に生じる応力によって定義できる。
【００１３】
図１Ｂに示すように、ストレッサ膜４の影響は、ストレッサ膜４の膜厚Ｔｓとともに変化する。特に、図１Ｂによって理解されるのは、ストレッサ膜４の膜厚Ｔｓがゲート３の高さＨｇ０を超えるまでは、ストレッサ膜４の膜厚Ｔｓの増加とともに、ストレッサ膜４の影響が増加する。しかし、ストレッサ膜４の膜厚Ｔｓがゲート３の高さＨｇ０を超えると、ストレッサ膜４の影響は、ストレッサ膜４の膜厚Ｔｓがゲート３の高さＨｇ０を超えるまでよりも減少する。そして、さらに、ストレッサ膜４の膜厚Ｔｓが増加しても、ストレッサ膜４の影響は、大きく増加することはない。
【００１４】
この結果から、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれのゲートの高さを制御することにより、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれに略同一の膜厚のストレッサ膜４を形成した場合でも、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれの応力を異なる値とすることができることが推定される
。
【００１５】
図２は、本実施形態に係るＣＭＯＳ半導体装置のＰＭＯＳトランジスタ部分を示す図である。このＰＭＯＳトランジスタ部分は、このＰＭＯＳトランジスタ部分と他の半導体素子部分（ＰＭＯＳまたはＮＭＯＳ）とを分離する素子分離領域１０と、素子分離領域１０に挟まれて半導体基板１に形成されたＮウェル１Ｂと、Ｎウェル１Ｂ上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート３と、ゲート３の外壁外側に形成されたサイドウォール５と、サイドウォール５の下層に形成されるＰ型エクステンション層９Ｂと、Ｐ型エクステンション層９Ｂを被覆してＰ型エクステンション層９Ｂの下層からゲート酸化膜２に延伸して形成されるＮ型ポケット層８Ｂと、Ｐ型エクステンション層９Ｂからゲート３に対して外側方向のＮウェル１Ｂに形成された第１ソース／ドレイン１１Ｂと、第１ソース／ドレイン１１の下部に形成された第２ソースドレイン１２Ｂと、第１ソース／ドレイン１１Ｂの一部をエッチングした後に形成されたストレッサ部７と、ストレッサ部７およびゲート３の上層に形成されたシリコンニッケル混合部（以下、ＮｉＳｉ部）６と、ＣＭＯＳ半導体装置（図ではＰＭＯＳトランジスタ部分）の上層を被覆するストレッサ膜４とを有している。なお、シリコンニッケル混合部は、ニッケルシリサイドとも呼ばれる。
【００１６】
本実施形態では、半導体基板１としてシリコン基板を用いる。また、ストレッサ膜４としてシリコン窒化膜（ＳｉＮ）を用いる。ストレッサ膜４をシリコン窒化膜で形成する場合に、プラズマＣＶＤによって成膜した場合には、プラズマ生成時の高周波電力、成膜圧力、ガス流量等の条件により、ストレッサ膜４に引っ張り応力（膜の延在する面内方向に延伸する方向の応力）が生じるか、圧縮応力（膜の延在する面内方向に縮む方向の応力）が生じるかを制御できる。一方、熱ＣＶＤによって成膜した場合には、ストレッサ膜４に圧縮応力が生じる。
【００１７】
なお、図２に示すように、ストレッサ膜４の第１ソース／ドレイン１１Ｂの上部に、ホール１５が形成されている。このホール１５は、第１ソース／ドレイン１１Ｂ（および第２ソース／ドレイン１２Ｂ）と上層の不図示の配線層とを接続するために使用される。また、ゲート３の上層には、ホール１６が設けられている。このホール１６は、ゲート３とゲート３上層の不図示の配線層とを接続するために使用される。
【００１８】
さらに、ストレッサ部７として、シリコンゲルマニウム（ＳｉＧｅ）を用いる。ストレッサ部７をシリコンゲルマニウムで形成した場合に、ストレッサ部７自体は、拡張するので、ストレッサ部７に挟まれた部分には、圧縮応力が生じる。すなわち、ゲルマニウムはシリコンに比べて格子定数が大きいためゲルマニウムを混ぜたシリコンゲルマニウムはシリコンよりも格子間距離が広くなる。格子間距離はゲルマニウムとシリコンの比によって決定される。シリコンゲルマニウムを凹部にエピタキシャル成長にて埋め戻すとその凹部界面付近のシリコンに歪が発生してその影響がチャネル部まで伝わり圧縮応力が生じることになる。
【００１９】
また、本実施形態のＣＭＯＳ半導体装置において、ＮＭＯＳトランジスタ部分は、図２のＰＭＯＳトランジスタ部分と比較して、ストレッサ部７がない点を除き、略図２の構成と同様である。ただし、ＮＭＯＳトランジスタ部分は、図２のＰＭＯＳトランジスタ部分と比較して、Ｐ型とＮ型が逆になる。
【００２０】
図２では、半導体基板１に平行な面内方向にＸ軸が定義されている。また、Ｘ軸に垂直に半導体基板１の下方に向かってＺ軸が定義されている。Ｘ軸およびＺ軸は、ＮＭＯＳトランジスタ部分についても同様に定義される。
【００２１】
図３は、ストレッサ膜４として、引っ張り応力（Ｘ軸方向に延伸する方向に働く応力）が１．５ＧＰａ／ｎｍ、厚さ１００ｎｍの膜を形成したときの半導体基板１の深さ方向（Ｚ軸方向）の応力の分布を示す図である。図３で、ＰＭＤ層とは、バルク層間絶縁膜をいう。
【００２２】
この応力の分布は、図２に示した半導体基板１に、１．５ＧＰａ／ｎｍのストレッサ膜４が接触して形成されたとして半導体基板１の表面に境界条件を設定し、有限要素法でシミュレーションした結果である。ただし、シミュレーションでは、図２の構成要素のうち、ゲート３と半導体基板１とを含む簡略化した構成で有限要素法を適用した。
【００２３】
図３の横軸は、図２のＺ軸で示される深さに対応している。すなわち、図３は、深さ方向での応力（ダイン／平方センチメートル）の分布を示している。さらに、このシミュレーションは、３種類の膜厚のストレッサ膜４にて実行されており、それぞれの膜厚（１００ｎｍ、６０ｎｍ、および３０ｎｍ）に対応するグラフが示されている。
【００２４】
図３のように、それぞれの膜厚のストレッサ膜４のいずれにおいても、半導体基板１の表面（Ｚ＝０）から深さが十数〜数十ｎｍ程度の深さの領域に大きな応力が生じることが分かる。なお、図３のシミュレーション結果では、ストレッサ膜４として、引っ張り応力が生じるものを設定しているが、圧縮応力の生じるストレッサ膜でも同様の結果が得られる。したがって、半導体装置の表面をストレッサ膜４で被覆することにより、ＭＯＳトランジスタのチャネル付近に応力を発生させ、キャリアの移動度を向上させることができることが分かる。
【００２５】
図４は、図２の構成において、ゲートの高さＨｇ０を変更した場合のシミュレーション結果を示す。このシミュレーションでも、ゲート３と半導体基板１とを含む構造において、シリコン窒化膜であるストレッサ膜４の応力を１．５ＧＰａ、膜圧１００ｎｍに設定した。そして、ゲート高さＨｇ０を変更して、応力のピーク値（図２で、半導体基板１の深さＺ＝１５ｎｍ付近のピーク値）を算出した。
【００２６】
図４のように、ゲート３の高さＨｇ０が１００ｎｍから６０ｎｍに減少すると、半導体基板１の応力は、３００ＭＰａから２２０ＭＰａ程度まで大きく減少する。しかし、さらにゲート３の高さＨｇ０が６０ｎｍから減少しても、半導体基板１の応力の低下の程度は減少する。
【００２７】
したがって、図１から理解されるように、ゲート高さＨｇ０を超えてストレッサ膜４の膜厚を厚くしても、半導体基板１に応力を与える効果は低減する。一方、図４から理解されるように、ストレッサ膜４の膜厚が１００ｎｍ程度の場合に、ゲート高さを６０ｎｍ程度よりさらに、低くしても半導体基板１に応力を与える影響が低下する程度は緩やかとなる。
《第１実施形態》
図５Ａから図１１Ｂを参照して、本発明の第１実施形態に係るＣＭＯＳ半導体装置の製法を説明する。本実施形態で、図ｎＡ（Ｎ＝５から１１）は、ＮＭＯＳトランジスタ部分の断面を示し、図ｎＢ（Ｎ＝５から１１）は、ＰＭＯＳトランジスタ部分の断面を示す。また、以下では、すでにＰ型の基板領域（Ｐウェル）１ＡおよびＮ型の基板領域（Ｎウェル）１Ｂがイオン打ち込み等により形成されていると仮定する。
【００２８】
図５Ａ、図５Ｂに示すように、まず、半導体基板１のＰウェル１Ａに素子分離領域１０が形成される。素子分離領域１０は、公知のプロセス、例えば、ＬＯＣＯＳ法により形成される。素子分離領域１０の形成後、半導体基板１の表面にゲート酸化膜２が形成される（ＮＭＯＳトランジスタのゲート酸化膜２（図５Ａ）が本発明の第１絶縁層に相当し、Ｐ
ＭＯＳトランジスタのゲート酸化膜２（図５Ｂ）が本発明の第２絶縁層に相当する）。ゲート酸化膜２形成の後、しきい値調整のために、チャネルイオンを注入してもよい。
【００２９】
次に、半導体基板１上に、ゲート３が、例えば、ポリシリコンで公知のプロセスによって形成される。ここでは、例えば、ポリシリコンがＣＶＤ法等により基板表面に形成された後、フォトレジストが塗付され、ゲート３部分以外のフォトレジストが除去される。そして、フォトレジストによってゲート３部分が保護され、ゲート３の部分以外は、エッチングされる。本実施形態では、この時点で、ゲート３の膜厚は、100ｎｍ程度である。
【００３０】
次に、図５Ａに示すように、ＮＭＯＳトランジスタ部分（Ｐウェル１Ａ部分）に、Ｎ型エクステンション層９ＡおよびＰ型ポケット層８Ａが形成される。Ｎ型エクステンション層９Ａは、例えば、砒素、リン等の不純物の打ち込み（ここでは砒素、エネルギ1.0Ｋeｖ、ドーズ1E15）によって形成される。また、Ｐ型ポケット層８Ａは、例えば、ボロン、インジウム等の不純物の打ち込み（ここではインジウム，エネルギ50Ｋeｖ、ドーズ4E13）
によって形成される。
【００３１】
図５Ｂに示すように、同様の手順で、ＰＭＯＳトランジスタ部分（Ｎウェル１Ｂ部分）に、Ｐ型エクステンション層９ＢおよびＮ型ポケット層８Ｂが形成される。
【００３２】
次に、図６Ａおよび６Ｂに示すように、ゲート３の外壁部分にシリコン酸化膜５Ａおよびシリコン窒化膜５Ｂが形成される。シリコン酸化膜５Ａおよびシリコン窒化膜５Ｂがサイドウォール５を構成する。
【００３３】
これらの膜は、いずれも、基板表面を公知の手順、例えば、熱ＣＶＤ法によりシリコン酸化膜５Ａさらにシリコン窒化膜５Ｂで全面を被覆した後、サイドウォール５をRIE（リ
アクティブ・イオン・エッチング）により異方性エッチングにすることにより形成できる。 
【００３４】
次に、図６Ａに示すように、ＮＭＯＳトランジスタ部分に、Ｎ型の第１ソース／ドレイン１１Ａがイオン打ち込みにより形成される。また、図６Ｂに示すように、ＰＭＯＳトランジスタ部分に、Ｐ型の第１ソース／ドレイン１１Ｂがイオン打ち込みにより形成される。さらに、Ｐ型の第２ソース／ドレイン１２Ｂがイオン打ち込みにより形成される。
【００３５】
Ｎ型の第１ソース／ドレイン１１Ａの形成では、まず、フォトレジストにより、Ｎ型の第１ソース／ドレイン１１Ａ以外の領域がマスクされる。そして、例えば、不純物である砒素を、エネルギ10KeV、ドーズ量1E15で打ち込むことによりＮ型の第１ソース／ドレイ
ン１１Ａが形成される。
【００３６】
また、Ｐ型の第１ソース／ドレイン１１Ｂの形成では、フォトレジストにより、Ｐ型の第１ソース／ドレイン１１Ｂ以外の領域がマスクされる。そして、例えば、不純物であるボロンを、エネルギ10KeV、ドーズ量1Ｅ13で打ち込むことによりＰ型の第１ソース／ドレイン１１Ｂが形成される。また、Ｐ型の第２ソース／ドレイン１２Ｂは、例えば、不純物であるボロンを、エネルギ6KeV、ドーズ1Ｅ13で打ち込むことにより形成される。
【００３７】
次に、図７Ａに示すように、半導体基板１全体を覆うようにＣＶＤ法を用いてシリコン酸化膜を堆積する（成膜温度は550℃以下にて行う）ことにより、ハードマスク１３が形
成される。さらに、ＰＭＯＳトランジスタ部分には、フォトレジストでパターンを形成した窓が設けられ、ハードマスク１３がエッチング除去される。そして、Ｐ型の第１ソース／ドレイン１１ＢおよびＰＭＯＳトランジスタのゲート３がエッチングされる。
【００３８】
その結果、Ｐ型の第１ソース／ドレイン１１Ｂ領域に凹部１４が形成される。半導体基板１の表面からの凹部の深さは50ｎｍ程度である。また、上記エッチングの結果、ＰＭＯＳトランジスタのゲート３Ｂの高さが、ＮＭＯＳトランジスタのゲート３Ａの高さよりも減少する（以下、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート３を識別して呼ぶ場合には、それぞれ、ゲート３Ａ（本発明の第１ゲート電極に相当）、ゲート３Ｂ（本発明の第２ゲート電極に相当）のように呼ぶことにする）。本実施形態では、ＰＭＯＳトランジスタのゲート３Ｂは、50ｎｍ程度エッチングされ、半導体基板１の表面からのゲート３Ｂの高さは、50ｎｍ程度となる。    
【００３９】
次に、図８に示すように、Ｐ型の第１ソース／ドレイン１１Ｂ領域の凹部１４にストレッサ部７が埋め込まれる。ストレッサ部７は、例えば、シリコンゲルマニウムによって形成される。形成手順は、以下の通りである。熱酸化膜2ｎｍ相当をエッチング除去するフ
ッ酸処理により凹部14の表面を清浄化し、その後ボロンを含んだシリコンゲルマニウムをエピタキシャル成長法により成長させ完全に埋め戻す。出来ればゲート絶縁膜／シリコン基板界面よりも10ｎｍ以上せり上げておく。
次に、図９Ａに示すように、公知の手順でサイドウォール５（シリコン窒化膜５Ｂ）の外側にシリコン酸化膜５Ｃが形成される。すなわち、半導体基板１の表面をシリコン酸化膜５Ｃで被覆した後、ゲート３およびサイドウォール５を含む部分をフォトレジストでマスクし、ゲート３およびサイドウォール５以外の部分を異方性エッチングする。これにより、シリコン酸化膜５Ａ、シリコン窒化膜５Ｂおよびシリコン酸化膜５Ｃ（およびハードマスク１３の層が含まれる）によりＮＭＯＳトランジスタのサイドウォール５（５−１）が構成される（図９Ａ参照）。ＮＭＯＳトランジスタのサイドウォール５−１の厚みは、最大で70ｎｍ程度である。
【００４０】
また、図９Ｂに示すように、シリコン酸化膜５Ａ、シリコン窒化膜５Ｂおよびシリコン酸化膜５ＣによりＰＭＯＳトランジスタのサイドウォール５（５−２）が構成される。ＰＭＯＳトランジスタのサイドウォール５−２の厚みは、最大で70ｎｍ程度である。なお、ここでは、ＮＭＯＳトランジスタのサイドウォール５−１およびＰＭＯＳトランジスタの５−２を総称して、サイドウォール５という。
【００４１】
さらに、図９Ａに示されるＮ型の第２ソース／ドレイン１２Ａを形成するため、Ｎ型の第２ソース／ドレイン１２Ａの領域以外をフォトレジストでマスクしたレジストパターンが形成される。そして、図９Ａに示すように、フォトレジスト（およびサイドウォール５）をマスクにして、イオン打ち込みによりＮ型の第２ソース／ドレイン１２Ａが形成される。Ｎ型の第２ソース／ドレイン１２Ａは、例えば、不純物である燐を、エネルギ8Ｋｅ
Ｖ、ドーズ8Ｅ15で打ち込むことにより形成される。
【００４２】
ＮＭＯＳトランジスタ部分では、図９Ａのように、Ｎ型のエクステンション層９Ａ、第１ソース／ドレイン１１Ａ、および第２ソース／ドレイン１２Ａで形成されるＮ型領域がゲート３Ａの側部下方に２箇所形成される。これらのＮ型領域の一方が本発明の始点領域に相当する。また、これらのＮ型領域の他方が本発明の終点領域に相当する。さらに、ＮＭＯＳトランジスタのゲート絶縁膜２の下部が第１導電路の領域に相当し、Ｐウェル１Ａが第２導電型の導電層に相当する。
【００４３】
一方、ＰＭＯＳトランジスタ部分では、図９Ｂのように、Ｐ型のエクステンション層９Ｂ、第１ソース／ドレイン１１Ｂ、および第２ソース／ドレイン１２Ｂで形成されるＰ型領域がゲート３Ｂの側部下方に２箇所形成される。これらのＰ型領域の一方が本発明の始点領域に相当する。また、これらのＰ型領域の他方が本発明の終点領域に相当する。さらに、ＰＭＯＳトランジスタのゲート絶縁膜２の下部が第２導電路の領域に相当し、Ｎウェル１Ｂが第１導電型の導電層に相当する。
【００４４】
次に、図１０Ａおよび図１０Ｂに示すように、半導体基板１の表面にＮｉをスパッタし、熱処理することにより、ＮｉＳｉ部６（ニッケルシリサイド）が形成される。さらに、プラズマＣＶＤによって半導体基板１の表面にシリコン窒化膜によりストレッサ膜４が形成される。ストレッサ膜４には、ゲート３および第１ソース／ドレイン（および第２ソース／ドレイン）をそれぞれ上層の配線層に接続するためのホール１５、１６が設けられる（図２参照）。
【００４５】
ストレッサ膜４をプラズマＣＶＤによって形成すると、プラズマを発生させるときに投入される高周波電力、成膜圧力、ガス流量等の条件によって、成膜後のストレッサ膜４に、引っ張り応力が生じるか、圧縮応力が生じるかを制御できる。
【００４６】
例えば、大流量の希釈ガスである窒素を流しながら、非常に希薄な成長ガス雰囲気（例えばＳｉＨ４：ＮＨ３＝１：８以上）にて成膜した後にプラズマ照射等により膜中の水素を脱離させるプロセスを含む条件にて、引っ張り応力を生じさせることができる。これは、水素脱離のためと考えられている。また、低圧力下にて、大流量の希釈ガスである窒素を流しながら、テトラメチルシラン：ＮＨ3＝１：６以上の条件で圧縮応力を生じさせる
ことができる。これは、炭素の組成比率を下げるためと考えられている。なお、ストレッサ膜を熱ＣＶＤによって形成すると、成膜後のストレッサ膜４には、引っ張り応力が生じる。これは、シリコン窒化膜中の水素をはじめとする残留ハロゲン元素の残留量が脱離し少ないことと、成膜時の熱による熱膨張係数のシリコン基板との差のためと考えられている。
【００４７】
したがって、本実施形態のように、ＰＭＯＳトランジスタ部分のゲート高さをＮＭＯＳトランジスタ部分のゲート高さよりも低くなるようにエッチングすると（７Ａおよび図７Ｂ参照）、ストレッサ膜４による影響がＰＭＯＳトランジスタ部分においてＮＭＯＳトランジスタ部分よりも小さくなるように制御できる。したがって、ストレッサ膜４に引っ張り応力を発生させた場合、その影響がＮＭＯＳトランジスタ部分を構成する半導体基板１に生じ、ＮＭＯＳトランジスタ部分にも引っ張り応力が生じる。その結果、ＮＭＯＳトランジスタにおける電子の移動度を向上できる。
【００４８】
一方、ストレッサ膜４に生じた引っ張り応力の影響は、ＰＭＯＳトランジスタ部分を構成するシリコン基板に対しては軽減されることになる。したがって、Ｐ型の第１ソース／ドレイン１１Ｂ領域の凹部１４に埋め込まれたストレッサ部７（シリコンゲルマニウム部分）によって生じる圧縮応力による効果がストレッサ膜４によって生じる引っ張り応力の効力をより多く上回るようにすることができる。その結果、ＰＭＯＳトランジスタの正孔の移動度も向上させることができる。
【００４９】
図１１Ａは、本実施形態におけるＮＭＯＳトランジスタ部分の断面写真（走査型電子顕微鏡によって拡大したもの）である。図１１Ａは、図１０Ａに示した工程完了時点での写真である。また、図１１Ｂは、ＰＭＯＳトランジスタ部分の断面写真である。図１１Ｂは、図１０Ｂに示した工程完了時点での写真である。これらの写真から明らかなように、本実施形態で説明した工程により、ＰＭＯＳトランジスタのゲート３ＢがＮＭＯＳトランジスタのゲート３Ａより低減されて形成されている。
【００５０】
以上述べたように、本実施形態の半導体装置によれば、ストレッサ膜４として引っ張り応力の生じる膜を形成した場合に、ＮＭＯＳトランジスタにおける電子の移動度を向上できる。さらに、ストレッサ膜４によるＰＭＯＳトランジスタの引っ張り応力を低減した上で、ストレッサ部７によって生じる圧縮応力の効果を得ることができる。したがって、ＰＭＯＳトランジスタの正孔の移動度もより向上させることができる。
【００５１】
＜変形例＞
上記実施形態では、ストレッサ膜４として、シリコン窒化膜を使用し、プラズマＣＶＤによる成膜時のプロセス条件（高周波電力、成膜圧力、ガス流量等）を制御し、引っ張り応力を生じさせた。そして、ＮＭＯＳトランジスタのゲート３Ａの高さをＰＭＯＳトランジスタのゲート３Ｂの高さより高くすることで、ストレッサ膜４の影響を大きくしてＮＭＯＳトランジスタに生じる引っ張り応力を強くした。一方、ＰＭＯＳトランジスタのゲート３Ｂの高さをＮＭＯＳトランジスタのゲート３Ａの高さより低くすることでストレッサ膜４の影響を小さくしてＰＭＯＳトランジスタに生じる引っ張り応力を軽減した。
【００５２】
さらに、ＰＭＯＳトランジスタのソース／ドレイン部分に埋め込むストレッサ部７として、シリコンゲルマニウムを使用し、ストレッサ部７とストレッサ部７とに挟まれたチャネル付近に圧縮応力を生じさせた。
【００５３】
しかし、これに代えて、ストレッサ膜４として、シリコン窒化膜を使用し、同様にプラズマＣＶＤによる成膜時のプロセス条件（高周波電力、ガス流量等）を制御し、圧縮応力を生じさせてもよい。また、熱ＣＶＤによって、シリコン窒化膜を成膜することで、圧縮応力を生じさせてもよい。
【００５４】
そして、ＮＭＯＳトランジスタのゲート３Ａの高さをＰＭＯＳトランジスタのゲート３Ｂの高さより低くすることで、ＰＭＯＳトランジスタに生じる圧縮応力を維持した上で、ＮＭＯＳトランジスタに対するストレッサ膜４の影響を小さくし、ＮＭＯＳトランジスタに生じる圧縮応力を弱くしてもよい。
【００５５】
さらに、ＮＭＯＳトランジスタのソース／ドレイン部分にストレッサ部７として、ＳＩＣ（シリコンカーバイド）を埋め込んでもよい。すなわち、図２に示した構成と同様の構成で、ストレッサ部７として、シリコンカーバイドを使用することで、シリコンカーバイドに挟まれたチャネル付近に引っ張り応力を生じさせることができる。すなわち、炭素はシリコンに比べて格子定数が小さいため炭素を混ぜたシリコンカーバイドはシリコンよりも格子間距離が狭くなる。格子間距離は炭素とシリコンの比によって決定される。シリコンカーバイドを凹部にエピタキシャル成長にて埋め戻すとその凹部界面付近のシリコンに歪が発生してその影響によりチャネル部は引っ張り応力が生じることとなる。
【００５６】
このような構成により、上記実施形態と全く逆の応力特性、すなわち、ストレッサ膜４によりＰＭＯＳトランジスタに圧縮応力を効果的に生じさせ、一方、ストレッサ膜４によるＮＭＯＳトランジスタへの圧縮応力の影響を軽減できる。さらに、ストレッサ部７により、ＮＭＯＳトランジスタへ効果的に引っ張り応力を生じさせることができる。この場合の製造プロセスは、上記図５Ａから図１０Ｂとほぼ同様である。
《第２実施形態》
本発明の第２実施形態を図１２Ａから図１５Ｂの図面に基づいて説明する。上記第１実施形態では、ＰＭＯＳトランジスタのゲート３の高さを低減し、ストレッサ膜４として引っ張り応力を生じる膜を成膜した。さらに、Ｐ型の第１ソース／ドレイン１１Ｂ領域の凹部１４にシリコンゲルマニウムのストレッサ部７を埋め込むことで、ＰＭＯＳトランジスタに生じる応力を制御した。
【００５７】
また、その変形例で、ＮＭＯＳトランジスタのゲート３の高さを低減し、ストレッサ膜４として、圧縮応力を生じる膜を成膜した。さらに、Ｎ型の第１ソース／ドレイン１１Ａ領域の凹部１４にシリコンカーバイドのストレッサ部７を埋め込むことで、ＮＭＯＳトランジスタに生じる応力を制御した。
【００５８】
本実施形態では、Ｐ型の第１ソース／ドレイン１１Ｂ領域の凹部１４およびストレッサ部７がない半導体装置に説明する。他の構成および作用は、第１実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。すなわち、本実施形態においても、第１実施形態の図５Ａから図６Ｂと同様、シリコン基板に、素子分離領域１０、ゲート３、エクステンション層、ポケット層、シリコン酸化膜５Ａ、シリコン窒化膜５Ｂ、Ｎ型の第１ソース／ドレイン層１１Ａ、Ｐ型の第１ソース／ドレイン１１Ｂ、Ｐ型の第２ソース／ドレイン１２Ｂを形成する。なお、本実施形態の図１２Ａ−図１５Ｂでは、エクステンション層、ポケット層は、簡略化して示されている。
【００５９】
次に、図１２Ａ、図１２Ｂに示すように、半導体基板１全体を覆うようにＣＶＤ法を用いてシリコン酸化膜を堆積することで、シリコン酸化膜でハードマスク１３が形成される。さらに、ＰＭＯＳトランジスタのゲート３Ｂ部分には、フォトレジストでパターンを形成した窓を設け、ハードマスク１３をエッチングすることで、ゲート３Ｂを露出させる。そして、ＰＭＯＳトランジスタのゲート３Ｂをエッチングする（この場合には、図７Ｂと異なり、Ｐ型の第１ソース／ドレイン１１Ｂはハードマスク１３で保護されている）。
【００６０】
その結果、ＰＭＯＳトランジスタのゲート３Ｂの高さが、ＮＭＯＳトランジスタのゲート３Ａの高さよりも減少される。
【００６１】
次に、図１３Ａ、１３Ｂに示すように、次に、半導体基板１の表面がシリコン酸化膜５Ｃ（あるいはシリコン窒化膜５Ｂ）で被覆される。
【００６２】
次に、図１４Ａ、図１４Ｂに示すように、シリコン酸化膜５Ｃで被覆されたゲート３の部分以外の部分を異方性エッチングすることで、サイドウォール５が形成される。そして、第１実施形態と同様、Ｎ型の第２ソース／ドレイン１２Ａ以外の部分がレジストパターンでマスクされる。
【００６３】
さらに、第１実施形態と同様、図１５Ａに示すように、レジストパターン（およびサイドウォール５）をマスクにしてイオン打ち込みにより、Ｎ型の第２ソース／ドレイン１２Ａが形成される。
【００６４】
さらに、図１５Ａおよび図１５Ｂに示すように、第１実施形態の場合と同様、ＮｉＳｉ部６が形成され、さらに、プラズマＣＶＤによって半導体基板１の表面にシリコン窒化膜によりストレッサ膜４が形成される。
【００６５】
以上述べたように、本実施形態の半導体装置によれば、ストレッサ膜４として引っ張り応力の生じる膜を形成した場合に、ＮＭＯＳトランジスタにおける電子の移動度を向上できる。さらに、ＰＭＯＳトランジスタのゲート３Ｂの高さを低減することでストレッサ膜４によるＰＭＯＳトランジスタへの影響を軽減し、引っ張り応力を低減できる。したがって、ＰＭＯＳトランジスタの正孔の移動度の低下を抑制できる。
【００６６】
＜変形例＞
上記第２実施形態では、ＰＭＯＳトランジスタのゲート３Ｂの高さを低減し、ストレッサ膜４として引っ張り応力を生じる膜を成膜した半導体装置について、説明した。すなわち、Ｐ型の第１ソース／ドレイン１１Ｂ領域の凹部１４にストレッサ部７がない半導体装置に説明した。このような構成に代えて、ＮＭＯＳトランジスタのゲート３Ａの高さを低減し、ストレッサ膜４として圧縮応力を生じる膜を成膜した半導体装置を構成してもよい。すなわち、第１実施形態で説明した変形例の構成おいて、Ｎ型の第１ソース／ドレイン１１Ａ領域の凹部１４にストレッサ部７がない半導体装置としてもよい。
【００６７】
このような構成により、ストレッサ膜４として圧縮応力の生じる膜を形成した場合に、ＰＭＯＳトランジスタにおける正孔の移動度を向上できる。さらに、ＮＭＯＳトランジスタのゲート３Ａの高さを低減することでストレッサ膜４によるＮＭＯＳトランジスタへの影響を軽減し、圧縮応力を低減できる。したがって、ＮＭＯＳトランジスタの電子の移動度の低下を抑制できる。
【００６８】
《その他》
本発明は、以下のようなそれぞれの態様として構成できる。
（付記１）  
半導体基板上に第１導電型の第１電界効果型トランジスタと第２導電型の第２電界効果型トランジスタとを備え、
前記第１電界効果型トランジスタは、
第１ゲート電極と、
前記第１ゲート電極下層の第１絶縁層と、
前記第１絶縁層下層の第１導電型の第１導電路を形成するための第２導電型の導電層と、
前記第１導電路となるべき第２導電型の領域の一端に形成され、前記第１導電路の始点となるべき第１導電型の始点領域と、
前記第２導電型の領域の他端に形成され、前記第１導電路の終点となるべき第１導電型の終点領域と、を有し、
前記第２電界効果型トランジスタは、
第２ゲート電極と、
前記第２ゲート電極下層の第２絶縁層と、
前記第２絶縁層下層の第２導電型の第２導電路を形成するための第１導電型の導電層と、
前記第２導電路となるべき第１導電型の領域の一端に形成され、前記第２導電路の始点となるべき第２導電型の始点領域と、
前記第１導電型の領域の他端に形成され、前記第２導電路の終点となるべき第２導電型の終点領域と、を有し、
前記前記第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの前記始点領域および前記終点領域を部分的に露出する開口が設けられた、前記第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも前記始点領域近傍から前記終点領域近傍に至る領域に応力を付勢するストレッサ膜が形成され、
前記第１ゲート電極の前記半導体基板に略垂直な方向の高さが前記第２ゲート電極の前記半導体基板に略垂直な方向の高さと異なる高さで形成された半導体装置。（１）
（付記２）
前記前記第１ゲート電極の高さと前記第２ゲート電極の高さとの差が前記第１ゲート電極の高さの略３０パーセント以上である、付記１に記載の半導体装置。（２）
（付記３）
前記半導体基板はシリコンを主成分とし、前記ストレッサ膜は、窒化珪素を主成分とする付記１または２に記載の半導体装置。（３）
（付記４）
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記ストレッサ膜は延在する面内で延伸する方向の延伸応力を有し、前記第１ゲート電極の高さが前記第２ゲート電極の高さよりも高い、付記１から３のいずれかに記載の半導体装置。（４）
（付記５）
前記第２電界効果トランジスタの始点領域および終点領域において、前記始点領域および終点領域に挟まれた部分を縮む方向に付勢する、シリコン以外の応力発生物質が埋め込まれている付記４に記載の半導体装置。
（付記６）（５）
前記半導体基板はシリコンを主成分とし、前記応力発生物質は、シリコンゲルマニウムである付記５に記載の半導体装置。
（付記７）（６）
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記ストレッサ膜は延在する面内で縮む方向の圧縮応力を有し、前記第２ゲート電極の高さが前記第１ゲート電極の高さよりも高い、付記１から３のいずれかに記載の半導体装置。（７）
（付記８）
前記第１電界効果トランジスタの始点領域および終点領域において、前記始点領域および終点領域に挟まれた部分を延伸方向に付勢する、シリコン以外の応力発生物質が埋め込まれている付記７に記載の半導体装置。（８）
（付記９）
前記半導体基板はシリコンを主成分とし、前記応力発生物質は、シリコンカーバイドである付記８に記載の半導体装置。（９）
（付記１０）
半導体基板上に形成された第１導電型の第１電界効果トランジスタと、第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法において、
前記半導体基板上に素子分離構造を形成する工程と、
前記素子分離構造により分離された領域に第１電界効果トランジスタの第１ゲート電極および第２電界効果トランジスタの第２ゲート電極を形成する工程と、
前記第１ゲート電極の側部下層に第１電界効果トランジスタの始点領域および終点領域を形成する工程と、
前記第２ゲート電極の側部下層に第２電界効果トランジスタの始点領域および終点領域を形成する工程と、
上記第１ゲート電極および第２ゲート電極の上層に絶縁膜を形成する工程と、
第２ゲート電極の上層で前記絶縁膜をエッチングして第２ゲート電極を露出させるパターン形成工程と、
前記開口部を通じて第２ゲート電極をエッチングしてゲート高さを低減する高さ制御工程と、
前記前記第１電界効果トランジスタおよび第２電界効果トランジスタを被覆するとともに第１電界効果トランジスタおよび第２電界効果トランジスタそれぞれの前記始点領域および前記終点領域を部分的に露出する開口が形成され、前記第１電界効果型トランジスタおよび第２電界効果トランジスタそれぞれの少なくとも前記始点領域近傍から前記終点領域近傍に至る領域に応力を付勢するストレッサ膜とを形成する工程と、を備える半導体装置の製造方法。（１０）
（付記１１）
前記パターン形成工程は、前記第２電界効果トランジスタの始点領域および終点領域を露出させる工程を含み、
前記高さ制御工程は、前記第２電界効果トランジスタの始点領域および終点領域をエッチングして凹部を形成する工程を含み、
さらに、前記第２電界効果トランジスタの始点領域および終点領域に形成された凹部に、前記第２電界効果トランジスタの始点領域および終点領域に形成された凹部に挟まされた領域に応力を発生するストレッサ部を埋め込む工程を備えることを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６９】
【図１Ａ】ストレッサ膜の膜厚およびゲート高さを示す図
【図１Ｂ】基板の応力に対するストレッサ膜の影響とゲート高さとの関係を示す図
【図２】本発明の第１実施形態に係る半導体装置のＰＭＯＳトランジスタ部分の詳細断面図
【図３】ストレッサ膜による半導体基板へのストレスの影響を半導体基板表面からの深さに対して示す図
【図４】ストレッサ膜による半導体基板へのストレスの影響をトランジスタのゲート高さに対して示す図
【図５Ａ】ＮＭＯＳのゲート、エクステンション層およびポケット層の形成工程を示す図である。
【図５Ｂ】ＰＭＯＳのゲート、エクステンション層およびポケット層の形成工程を示す図である。
【図６Ａ】ＮＭＯＳのサイドウォールおよび第１ソース／ドレインの形成工程を示す図である。
【図６Ｂ】ＰＭＯＳのサイドウォールおよびソース／ドレインの形成工程を示す図である。
【図７Ａ】ハードマスク形成およびエッチング工程を示すＮＭＯＳ部分の図である。
【図７Ｂ】ハードマスク形成およびエッチング工程を示すＰＭＯＳ部分の図である。
【図８】ストレッサ部埋め込み工程を示す図である。
【図９Ａ】ＮＭＯＳのサイドウォールおよび第２ソース／ドレインの形成工程を示す図である。
【図９Ｂ】ＰＭＯＳのサイドウォールおよび第２ソース／ドレインの形成工程を示す図である。
【図１０Ａ】ＮＭＯＳのニッケルシリサイドおよびストレッサ膜形成工程を示す図である。
【図１０Ｂ】ＰＭＯＳのニッケルシリサイドおよびストレッサ膜形成工程を示す図である。
【図１１Ａ】ＮＭＯＳの断面写真である。
【図１１Ｂ】ＰＭＯＳの断面写真である。
【図１２Ａ】本発明の第２実施形態においてハードマスク形成およびエッチング工程を示すＮＭＯＳ部分の図である。
【図１２Ｂ】本発明の第２実施形態においてハードマスク形成およびエッチング工程を示すＰＭＯＳ部分の図である。
【図１３Ａ】シリコン酸化膜形成工程を示すＮＭＯＳ部分の図である。
【図１３Ｂ】シリコン酸化膜形成工程を示すＰＭＯＳ部分の図である。
【図１４Ａ】サイドウォールおよび第２ソース／ドレイン形成工程を示すＮＭＯＳ部分の図である。
【図１４Ｂ】サイドウォール形成工程を示すＰＭＯＳ部分の図である。
【図１５Ａ】ＮＭＯＳのニッケルシリサイドおよびストレッサ膜形成工程を示す図である。
【図１５Ｂ】ＰＭＯＳのニッケルシリサイドおよびストレッサ膜形成工程を示す図である。
【符号の説明】
【００７０】
１  半導体基板
１Ａ  Ｐウェル
１Ｂ  Ｎウェル
２  ゲート酸化膜
３、３Ａ、３Ｂ  ゲート
４  ストレッサ膜
５  サイドウォール
６  ＳｉＮｉ部（ニッケルシリサイド）
７  ストレッサ部
８Ａ  Ｐ型ポケット層
８Ｂ  Ｎ型ポケット層
９Ａ  Ｎ型エクステンション層
９Ｂ  Ｐ型エクステンション層
１０  素子分離領域
１１Ａ  Ｎ型の第１ソース／ドレイン
１１Ｂ  Ｐ型の第１ソース／ドレイン
１２Ａ  Ｎ型の第２ソース／ドレイン
１２Ｂ  Ｎ型の第２ソース／ドレイン
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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