(57)【要約】【課題】抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置に関し、ＣＭＯＳプロセスとの整合性に優れ、より低い駆動電圧で動作が可能な不揮発性半導体記憶装置及びその書き込み方法を提供する。【解決手段】電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層３８と、絶縁層３８を挟持する電極３６，４０を有する抵抗記憶素子４２を有し、抵抗記憶素子に低抵抗状態又は高抵抗状態を記憶する不揮発性半導体記憶装置において、電極３６，４０間に電界を印加し、絶縁層３６中の酸素イオンによって電極３６を構成する導電性材料を酸化させることにより、低抵抗状態から高抵抗状態に書き換える。【選択図】図１０
2007088349.tif 000002
【特許請求の範囲】
【請求項１】
電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層と、前記絶縁層を挟持する一対の電極であって、前記酸化物絶縁材料中の酸素イオンによって酸化される導電性材料よりなる第1の電極と、前記第1の電極と対向する第２の電極とを有し、低抵抗状態又は高抵抗状態を記憶する抵抗記憶素子を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記酸化物絶縁材料は、イットリア安定化ジルコニアである
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２記載の不揮発性半導体記憶装置において、
前記第１の電極を構成する前記導電性材料は、アルミニウム、チタン又はこれらを含む合金である
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第２の電極を構成する前記導電性材料は、シリコン、ニッケル、金、銀、プラチナ又はこれらを含む合金である
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置であって、
前記抵抗記憶素子は、イットリア安定化ジルコニアよりなる絶縁層と、前記絶縁層を挟持する第１の電極及び第２の電極とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記第１の電極及び第２の電極を構成する前記導電性材料は、ニッケル、金、銀、プラチナ又はこれらを含む合金である
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層と、前記絶縁層を挟持する第１の電極及び第２の電極とを有する抵抗記憶素子を有し、前記抵抗記憶素子に低抵抗状態又は高抵抗状態を記憶する不揮発性半導体記憶装置の書き込み方法であって、
前記第１の電極と前記第２の電極との間に電界を印加し、前記絶縁層中の酸素イオンによって前記第１の電極を構成する導電性材料を酸化させることにより、前記低抵抗状態から前記高抵抗状態に書き換える
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項８】
請求項７記載の不揮発性半導体記憶装置の書き込み方法において、
前記第１の電極が陽極側となるように、前記第１の電極と前記第２の電極との間に前記電界を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項９】
請求項１又は２記載の不揮発性半導体記憶装置の書き込み方法において、
前記絶縁層を構成する前記酸化物絶縁材料は、イットリア安定化ジルコニアである
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
コンピュータの主記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが使用されている。揮発性メモリは、電源が供給されている期間のみデータを保持することができ、電源の供給が停止されると記憶されているデータは消失してしまう。これに対して、自由に書換えが可能で、かつ、電源の供給を停止してもデータが消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、このフローティングゲートに電荷を蓄積することによって情報を記憶するものである。フラッシュメモリでは、情報の書き込み及び消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧及び比較的長い書き込み時間が必要となる。
【０００４】
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００５】
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば非特許文献１に記載されている。
【０００６】
また、フラッシュメモリやＲＲＡＭのようなランダムアクセスメモリのほか、一度だけの書き込みが可能であり、書き込み後は電源の供給を停止してもデータが消失しないメモリ、いわゆるワンタイムプログラマブル（one time programmable：ＯＴＰ）メモリがある。近年、ＯＴＰメモリの一つとして、ヒューズメモリと呼ばれる新たな不揮発性半導体記憶装置が提案されている。ヒューズメモリは、ＣｏＳｉ２プラグ間に設けられたＳｉＯ２膜を高電圧パルスで絶縁破壊させることによりプログラムを行い、ＣｏＳｉ２プラグ間の導通状態を検出することでプログラムが行われたセルであるかを検知するものである。ヒューズメモリは、従来のＣＭＯＳプロセス材料により構成することができ、積み重ねも容易であることから、フラッシュメモリよりも低コスト且つ高密度化を図ることができる。
【非特許文献１】A. Beck et al., "Reproducible switching effect in thin oxide films for memory applications", Appl. Phys. Lett. Vol. 77, p. 139 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ヒューズメモリは、３Ｖ未満の電圧で動作するハイエンドＣＭＯＳデバイスの駆動電圧よりも高い３Ｖ程度の電圧で駆動するものである。このため、駆動電圧が３Ｖ未満のカスタムＩＣ等に組み込むためのメモリとして、ＣＭＯＳプロセスとの整合性に優れ、より低い駆動電圧で動作が可能なＯＴＰメモリが待望されていた。
【０００８】
また、駆動電圧の低電圧化はフラッシュメモリ等の不揮発性半導体記憶装置にとっても重要な課題であり、ＣＭＯＳプロセスとの整合性に優れ、より低い駆動電圧で動作が可能なランダムアクセスメモリが待望されていた。
【０００９】
本発明の目的は、ＣＭＯＳプロセスとの整合性に優れ、より低い駆動電圧で動作が可能な不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層と、前記絶縁層を挟持する一対の電極であって、前記酸化物絶縁材料中の酸素イオンによって酸化される導電性材料よりなる第1の電極と、前記第1の電極と対向する第２の電極とを有し、低抵抗状態又は高抵抗状態を記憶する抵抗記憶素子を有することを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明の他の観点によれば、高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置であって、前記抵抗記憶素子は、イットリア安定化ジルコニアよりなる絶縁層と、前記絶縁層を挟持する第１の電極及び第２の電極とを有することを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
また、本発明の更に他の観点によれば、電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層と、前記絶縁層を挟持する第１の電極及び第２の電極とを有する抵抗記憶素子を有し、前記抵抗記憶素子に低抵抗状態又は高抵抗状態を記憶する不揮発性半導体記憶装置の書き込み方法であって、前記第１の電極と前記第２の電極との間に電界を印加し、前記絶縁層中の酸素イオンによって前記第１の電極を構成する導電性材料を酸化させることにより、前記低抵抗状態から前記高抵抗状態に書き換えることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【００１３】
本発明によれば、電界の印加によって酸素イオン伝導性を示す酸化物絶縁材料よりなる絶縁層が一対の電極に挟持されてなる抵抗記憶素子を構成し、抵抗記憶素子の絶縁層中の酸素イオンにより電極を構成する導電性材料を酸化させることにより、抵抗記憶素子の抵抗状態を低抵抗状態から前記高抵抗状態に変化するので、抵抗記憶素子の書き込みに必要な駆動電圧は、絶縁層の膜厚によって適宜制御することができる。これにより、周辺回路を構成するＣＭＯＳ素子の駆動電圧に応じて、抵抗記憶素子の書き込み電圧を設定することができる。
【００１４】
また、本発明の抵抗記憶素子は、絶縁層を一対の電極間に挟持したキャパシタ構造であり、その素子構造はＦｅＲＡＭの強誘電体キャパシタやＤＲＡＭのキャパシタと同様である。そして、電極材料には、従来より半導体プロセスに使用されてきた導電性材料を適用することができる。したがって、ＣＭＯＳプロセスとの整合性を確保しつつ、不揮発性半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１５】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置について図１乃至図１１を用いて説明する。
【００１６】
図１は本実施形態による不揮発性半導体記憶装置の基本構造を示す概略断面図、図２はＡｌ／ＹＳＺ／Ｓｉ構造の素子について電界印加に伴う電流密度の変化を測定した結果を示すグラフ、図３は電界印加後の上部電極を光学顕微鏡により撮影した図、図４はＡｌ／ＳｉＯ２／Ｓｉ構造の素子について電界印加に伴う電流密度の変化を測定した結果を示すグラフ、図５乃至図８はＳＩＭＳにより測定した深さプロファイルを示す図、図９はＸＰＳにより測定した深さプロファイルを示す図、図１０及び図１１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【００１７】
はじめに、本実施形態による不揮発性半導体記憶装置の基本構造について図１を用いて説明する。
【００１８】
下部電極１０上には、イットリア安定化ジルコニア（（ＺｒＯ２）１−ｘ（Ｙ２Ｏ３）ｘ：ＹＳＺ（Yttria Stabilized Zirconia））よりなる絶縁層１２が形成されている。ＹＳＺよりなる絶縁層１２上には、金属よりなる上部電極１４が形成されている。
【００１９】
下部電極１０は、シリコン（Ｓｉ）などの半導体や、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、プラチナ（Ｐｔ）、アルミニウム（Ａｌ）などの金属又はこれらの合金等により構成される。
【００２０】
上部電極１４を構成する金属材料は、酸化により抵抗値が変化する金属材料、例えばアルミニウム、チタン（Ｔｉ）又はこれらの合金等により構成される。上部電極１４は、少なくとも絶縁層１２との界面に、酸化により抵抗値が変化する金属材料よりなる導電層を有していればよく、酸化により抵抗値が変化する金属材料よりなる導電層と他の導電層の積層膜によって構成してもよい。下部電極１０と上部電極１４との位置関係は、逆であってもよい。
【００２１】
絶縁層１２は、室温において酸素イオン伝導性を発現しうる酸化物絶縁材料であり、代表的には前述のＹＳＺが挙げられる。ＹＳＺのほか、ＨｆＯ２やＣｅＯ２を適用することも可能である。
【００２２】
ＹＳＺは、化学的安定性、高い比抵抗、大きな誘電率（εｒ≒３０）を有するとともにシリコン（１００）基板上へのエピ成長が可能なことから、先進ＭＯＳＦＥＴ用のゲート絶縁材料としての高誘電率金属酸化物として注目されている。また、電界効果トランジスタ型の強誘電体メモリ（ＦｅＲＡＭ）の金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）構造へも適用可能である。その一方、ＹＳＺキャパシタのＣ−Ｖ特性はイオンドリフト型のヒステリシス曲線を有することが知られており、デバイスの信頼性を低下する虞のあるこの種類のヒステリシスはデバイスへの応用のために有害である。文献によれば、このイオンドリフトは、結晶内での電気的中性を保つためにＺｒ４＋イオンがＹ３＋イオンに置換されることにより発生する酸素空孔を介した酸素イオンの動きに寄与している。ＹＳＺ薄膜のヒステリシスの幅はニオブ（Ｎｂ）を添加することにより減少することが知られており、ヒステリシスが酸素空孔により引き起こされることが示唆されている。反対に、ヒステリシスの幅が酸素空孔の濃度よりもストレスに起因することが報告されており、外部の要因もまたヒステリシスの幅を支配することが示唆されている。
【００２３】
本実施形態による不揮発性半導体記憶装置は、ＹＳＺ中の酸素イオンを積極的に利用して、ＯＴＰメモリとして用いるものである。具体的には、ＹＳＺ層を挟持する電極間に電圧を印加してＹＳＺ中の酸素イオンを上部電極方向に拡散させることにより、上部電極を構成する金属材料を酸化する。上部電極が酸化されると素子抵抗が増加するため、この抵抗値の変化をプログラム状態と対応づけることにより、ＯＴＰメモリとして用いることができる。
【００２４】
ＹＳＺは、昇温すると（約７００℃程度以上）イオン性導電体になることが知られている。しかしながら、電界の印加によって室温でさえも酸素の拡散が生じることは、本願発明者等がはじめて見出した現象である。
【００２５】
次に、本実施形態による不揮発性半導体記憶装置の駆動メカニズムについて、評価試料の測定結果を交えて具体的に説明する。
【００２６】
はじめに、測定に用いた評価試料の作成方法及び測定方法について説明する。
【００２７】
まず、自然酸化膜が形成された（１００）シリコン基板上に、ＫｒＦエキシマレーザ（７Ｈｚ、２Ｊ／ｃｍ２）を用いたパルスレーザデポジション（ＰＬＤ）法により、膜厚１５０ｎｍのＹＳＺ膜を形成した。ＹＳＺ膜は、その組成をＹ０．１５Ｚｒ０．８５Ｏ１．９３、成膜温度を８００℃とし、圧力７．３×１０−２Ｐａの酸素雰囲気中にて堆積した。ＹＳＺ膜の堆積後には、Ｏ２雰囲気中にて、２５０℃、３０分間の熱処理を行った。
【００２８】
次いで、ＹＳＺ膜上に、膜厚約２５ｎｍのアルミニウムよりなる直径約２００μｍの上部電極を形成した。シリコン基板の裏面には、弗酸水溶液により自然酸化膜を除去した後、真空蒸着法により下部電極としてのアルミニウム膜を堆積した。
【００２９】
こうして、Ａｌ／ＹＳＺ／Ｓｉ構造を有する評価試料を作成した。
【００３０】
次いで、このようにして作成した評価試料について、大気中で室温において、正又は負の直流電界を３０分間印加し、このとき流れる電流密度をｐＡメータにより測定した。電界強度は、１ＭＶ／ｃｍとした。なお、以下の説明において、正電界を印加するとは、上部電極に下部電極よりも高い電圧を印加した場合を表し、負電界を印加するとは、上部電極に下部電極よりも低い電圧を印加した場合を表すものとする。
【００３１】
次いで、電界印加を行った評価試料について、構成元素及び化学状態の深さプロファイルを、ＳＩＭＳ（Secondary Ion Mass Spectroscopy：二次イオン質量分析法）及びＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光法）によりそれぞれ測定した。ＳＩＭＳは、一次イオンとしてＣｓ＋イオンを用い、１６Ｏ、１８Ｏ、Ａｌ、Ｚｒ＋Ｏ及びＳｉの二次イオン強度を測定した。ＸＰＳは、Ａｒ＋イオンにより表面をスパッタしながら、ＭｇのＫａＸ線（１２５３．６ｅＶ）を角度４０度で入射してＡｌ ２ｐ（Ａｌ０）（７３ｅＶ）及びＡｌ３＋（７５ｅＶ）のＸＰＳスペクトルを測定し、シャーリー法によりバックグラウンドを差し引くことによりカーブフィッティングを行った。
【００３２】
図２は、電界印加に伴う電流密度の変化を測定した結果を示すグラフである。
【００３３】
図示するように、正電界（positive field）を印加した場合、電流密度は、約４００秒までは非常に高い値であるが、約４００秒を越えると急激に減少している。一方、負電界（negative field）を印加した場合には、電流密度は徐々に増加しており、増加量は徐々に減少していく。
【００３４】
図３は、電界印加後の上部電極を光学顕微鏡により撮影した図である。図３（ａ）は正電界の印加後の様子を示しており、図３（ｂ）は負電界の印加後の様子を示している。各図において、円形の６カ所の領域が上部電極の形成領域である。
【００３５】
図示するように、正電界を印加した場合と負電界を印加した場合とでは、電界印加後における電極の色に明らかな相違が見られる。すなわち、負電界を印加した後の試料（図３（ｂ））では、上部電極は金属色を維持しており電界印加による色の変化は観察されなかったが、正電界を印加した後の試料（図３（ａ））では、上部電極の色が黒色に変化している。
【００３６】
比較のため、アルミニウムよりなる上部電極を自然酸化膜が形成されたシリコン基板上へ形成した試料について、同様の測定を行った。この結果、図４に示すように、Ａｌ／ＳｉＯ２／Ｓｉからなる試料の電流密度は、Ａｌ／ＹＳＺ／Ｓｉからなる試料の電流密度よりも大きく、測定を行った１８００秒まで殆ど一定であった。上部電極の色の変化は、電圧の印加後も観察されなかった。
【００３７】
このことから、図２及び図３の測定結果において見られる現象は、ＹＳＺに起因して生じた特有の現象であると考えられる。
【００３８】
図５及び図６は、ＳＩＭＳにより測定した深さプロファイルである。図５は正電界を印加した場合であり、図６は負電界を印加した場合である。各図において、縦軸は二次イオン強度（カウント数）であり、横軸は上部電極表面からの深さである。
【００３９】
図５において、１６Ｏ及び１８Ｏの強度は、上部電極中において徐々に単調に増加している。これに対し、図６では、１６Ｏ及び１８Ｏの強度は、上部電極中において局所的に最小値を有している。
【００４０】
酸化アルミニウムは金属アルミニウムよりも安定であるから、上部電極表面に酸素が豊富に存在していることは、自然酸化に起因しているものと考えられる。一方、図６において上部電極中に局所的な最小値が存在していることは、上部電極の内部は酸化されておらず金属的であることを示唆している。一方、図５において局所的な最小値が観察されなかったことは、上部電極が全体的に酸化されていることを示唆している。
【００４１】
１６Ｏ／１８Ｏの自然存在比（＝４８７）を考慮して１６Ｏ及び１８Ｏの濃度を規格化して深さプロファイルをプロットし直したものが図７及び図８である。図７は正電界を印加した場合であり、図８は負電界を印加した場合である。各図において、縦軸は原子濃度（任意単位）であり、横軸は上部電極表面からの深さである。
【００４２】
図７及び図８において、１６Ｏ及び１８Ｏの規格化濃度は、上部電極の表面で一致している。このことは、上部電極表面の酸化が大気中の酸素によってもたらされたものであることを示唆している。一方、ＹＳＺとの界面から上部電極の中心近傍までの領域における１８Ｏの濃度は、自然存在比よりも高くなっている。特に、正電界の印加後における試料では、負電界の印加後における試料よりも高くなっている。このことは、正電界の印加により、ＹＳＺから上部電極に向けてＯ２−イオンの拡散が生じ、これによって上部電極が酸化されている可能性が示唆される。
【００４３】
図９は、ＸＰＳにより測定した深さプロファイルである。図９（ａ）はＡｌ／ＹＳＺ／Ｓｉの試料に正電界を印加した場合であり、図９（ｂ）はＡｌ／ＹＳＺ／Ｓｉの試料に負電界を印加した場合であり、図９（ｃ）はＡｌ／ＳｉＯ２／Ｓｉの試料に正電界を印加した場合である。各図において、縦軸は信号強度比（％）であり、横軸は上部電極表面からの深さである。
【００４４】
図９（ａ）及び図９（ｂ）に示すように、正電界印加後の試料では、負電界印加後の試料と比較して、Ａｌ０が少なく、Ａｌ３＋が多くなっている。このことは、負電界を印加した後の試料では上部電極に金属的な状態でアルミニウムが多量に含まれているのに対し、正電界を印加した後の試料では上部電極のアルミニウムが殆ど酸化されていることを明確に示している。
【００４５】
また、図９（ｂ）に示すプロファイルは、図９（ｃ）に示すプロファイルとよく合致している。このことは、Ａｌ／ＳｉＯ２／Ｓｉの試料に正電界を印加しても、上部電極の酸化が生じないことを示している。この結果は、ＹＳＺが高温においてイオン性伝導を示すがＳｉＯ２は示さないという事実とも一致している。
【００４６】
このように、ＹＳＺは室温でさえも電界印加下であればＯ２−イオンが拡散することから、Ａｌ／ＹＳＺ／Ｓｉの試料に正電界を印加することにより酸素イオンをＹＳＺから上部電極方向へ拡散し、上部電極を酸化させることができる。また、酸化アルミニウムは熱的・化学的に極めて安定な物質であることから、上部電極が酸化された状態はそのまま保持される。
【００４７】
したがって、上部電極が酸化されていない低抵抗状態を例えば情報“０”が書き込まれた初期状態と、上部電極が酸化された高抵抗状態を例えば情報“１”が書き込まれたプログラム状態と定義することで、図１に示す素子をＯＴＰメモリの基本素子として用いることができる。
【００４８】
次に、本実施形態による不揮発性半導体記憶装置の具体的な構造について図１０及び図１１を用いて説明する。
【００４９】
図１０に示すように、シリコン基板２０上には、素子領域を画定する素子分離膜２２が形成されている。活性領域のシリコン基板２０内には、ウェル２４が形成されている。活性領域上には、ゲート電極２６と、ソース／ドレイン領域２８，３０とを有するメモリセルトランジスタが形成されている。
【００５０】
メモリセルトランジスタが形成されたシリコン基板２０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、ソース／ドレイン領域２８に接続されたコンタクトプラグ３４が埋め込まれている。コンタクトプラグ３４は、例えばバリアメタル３４ａと、タングステン膜３４ｂとにより構成されるタングステンプラグである。
【００５１】
コンタクトプラグ３４が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ３４に電気的に接続されたプラチナよりなる下部電極３６と、下部電極３６上に形成されたＹＳＺ膜３８と、ＹＳＺ膜３８上に形成されたアルミニウムよりなる上部電極４０とを有する抵抗記憶素子４２が形成されている。
【００５２】
抵抗記憶素子４２が形成された層間絶縁膜３２上には、層間絶縁膜４４が形成されている。層間絶縁膜４４，３２には、ソース／ドレイン領域３０に接続されたコンタクトプラグ４６が埋め込まれている。
【００５３】
コンタクトプラグ４６が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子４２の上部電極４０に接続された配線層４８と、コンタクトプラグ４６に接続された配線層５０とが形成されている。
【００５４】
配線層４８，５０が形成された層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２には、配線層５０に接続されたコンタクトプラグ５４が埋め込まれている。
【００５５】
コンタクトプラグ５４が埋め込まれた層間絶縁膜５２上には、コンタクトプラグ５４、配線層５０、コンタクトプラグ４６を介してソース／ドレイン領域３０に電気的に接続されたビット線５６が形成されている。
【００５６】
このように、図１０に示す本実施形態による不揮発性半導体記憶装置では、情報を記憶するための素子としての抵抗記憶素子４２が、下部電極３６と、ＹＳＺ膜３８と、アルミニウムよりなる上部電極４０とにより構成されていることに主たる特徴がある。他の基本的な構成は、ＤＲＡＭやＦｅＲＡＭ等の半導体記憶装置と同様である。
【００５７】
上記抵抗記憶素子４２は、図２に示すように、正電界を印加した初期状態では高い電流密度の電流が流れる低抵抗状態である。この状態は、例えば情報“０”が記憶された状態と考えることができる。
【００５８】
抵抗記憶素子４２に正電界を印加し続けると、図２に示すように、電流密度が急激に減少して高抵抗状態となる。この状態は、例えば情報“１”が記憶された状態と考えることができる。
【００５９】
ＹＳＺ膜３８中の酸素イオンにより上部電極４０を酸化するために必要な書き込み電圧（電界強度）は、ＹＳＺ膜３８の膜厚によって適宜制御することができる。したがって、周辺回路を構成するＣＭＯＳ素子の駆動電圧に応じて、抵抗記憶素子４２の書き込み電圧を設定することが可能である。
【００６０】
抵抗記憶素子４２の読み出しは、例えば５０ｎｓ、１．５Ｖ（１００ｋＶ／ｃｍ）程度の負電圧パルスを下部電極３６側に印加することにより行う。情報“１”が書き込まれているときの抵抗率と情報“０”が書き込まれているときの抵抗率との違いをメモリセルに接続されたセンスアンプによって検知することにより、抵抗記憶素子４２に記憶された情報を読み出すことができる。
【００６１】
抵抗記憶素子４２に負電界が印加されるように読み出し電圧を印加することにより、抵抗記憶素子４２の抵抗状態、すなわち記憶情報を変えることなく、記憶された情報を読み出すことができる。
【００６２】
図１１は、本実施形態による不揮発性半導体記憶装置の他の例を示す概略断面図である。
【００６３】
図１１に示す不揮発性半導体記憶装置では、メモリセルトランジスタのソース／ドレイン領域２８に接続されたコンタクトプラグが、ポリシリコンよりなるコンタクトプラグ３４ｃにより構成されている。そして、抵抗記憶素子４２が、このコンタクトプラグ３４ｃと、コンタクトプラグ３４ｃ上に形成されたＹＳＺ膜３８と、ＹＳＺ膜３８上に形成されたアルミニウムよりなる上部電極４０とにより構成されている。このように、下部電極は、コンタクトプラグ３４ｃによって兼用するようにしてもよい。
【００６４】
このように、本実施形態によれば、ＹＳＺ中の酸素イオンを電界により拡散して電極を構成する導電性材料を酸化させることにより、抵抗記憶素子の抵抗状態を低抵抗状態から前記高抵抗状態に変化する不揮発性半導体装置を構成するので、抵抗記憶素子の書き込みに必要な駆動電圧は、ＹＳＺ層の膜厚によって適宜制御することができる。これにより、周辺回路を構成するＣＭＯＳ素子の駆動電圧に応じて、抵抗記憶素子の書き込み電圧を設定することができる。
【００６５】
また、本実施形態の抵抗記憶素子は、ＹＺＳ層を一対の電極間に挟持したキャパシタ構造であり、その素子構造はＦｅＲＡＭの強誘電体キャパシタやＤＲＡＭのキャパシタと同様である。そして、電極材料には、従来より半導体プロセスに使用されてきた導電性材料を適用することができる。したがって、ＣＭＯＳプロセスとの整合性を確保しつつ、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００６６】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置について図１２及び図１３を用いて説明する。なお、図１乃至図１１に示す第１実施形態による不揮発性半導体記憶装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００６７】
図１２は本実施形態による不揮発性半導体記憶装置の基本構造を示す概略断面図、図１３は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【００６８】
はじめに、本実施形態による不揮発性半導体記憶装置の基本構造について図１２を用いて説明する。
【００６９】
ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）等の酸化されにくい導電性材料よりなる下部電極１０ａ上には、ＹＳＺよりなる絶縁層１２が形成されている。ＹＳＺよりなる絶縁層１２上には、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）等の酸化されにくい導電性材料よりなる上部電極１４ａが形成されている。このように、本実施形態による不揮発性半導体記憶装置は、上部電極１０ａ及び下部電極１４ａが、酸化されにくい導電性材料により構成されていることに主たる特徴がある。
【００７０】
第１実施形態において示したように、ＹＳＺは、室温でさえも電界印加下であればＯ２−イオンが拡散するイオン伝導性を有する物質である。このような性質を有する絶縁材料は、ＯＴＰメモリのみならず、ＲＲＡＭ（Resistance Random Access Memory）としても適用可能である。
【００７１】
ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
【００７２】
ＲＲＡＭに用いられる抵抗記憶素子の抵抗状態が変化するメカニズムについては未だ明らかにされていないが、本願発明者等は以下のように推察している。
【００７３】
抵抗記憶素子を形成してフォーミング処理を行い絶縁破壊を引き起こすと、抵抗記憶層内にフィラメント状の変質領域が形成され、この変質領域に電流パスが形成される。この状態が、抵抗記憶素子の低抵抗状態である。
【００７４】
低抵抗状態の抵抗記憶素子に電圧を印加すると、上記電流パスを介して電流が流れる。この電流値が大きくなると、電流パス内において陽極酸化に類似の酸化反応が生じ、変質領域を元に戻すように作用する。そして、変質領域が減少することにより電流パスが狭くなり、或いはパスの電極界面近傍を中心に酸化が進むことにより電流パスが塞がれ、高抵抗となる。この状態が、抵抗記憶素子の高抵抗状態である。
【００７５】
高抵抗状態の抵抗記憶素子に所定値以上の電圧を印加すると、電流パスを塞いでいる酸化領域で絶縁破壊が生じ、再び電流パスが形成される。これにより、抵抗記憶素子は低抵抗状態に戻る。
【００７６】
上述のメカニズムにおいて、電界印加により酸素の拡散を許容するＹＳＺは、電流パスの変質領域の酸化反応を促進するものと考えられる。したがって、ＹＳＺを抵抗記憶層とした抵抗記憶素子を構成することにより、ＲＲＡＭとし機能させることができる。
【００７７】
この際、ＹＳＺ中の酸素が電極材料と可逆的な酸化反応を生じて高抵抗化すると、ＲＡＭとしては用いることができなくなる。したがって、ＹＳＺをＲＲＡＭとして用いる場合には、ＹＳＺを挟持する電極材料は、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）等の酸化されにくい導電性材料、或いは酸化による抵抗値変化が少ない導電性材料によって構成する必要がある。
【００７８】
次に、本実施形態による不揮発性半導体記憶装置の具体的な構造について図１３を用いて説明する。
【００７９】
図１３に示すように、シリコン基板２０上には、素子領域を画定する素子分離膜２２が形成されている。活性領域のシリコン基板２０内には、ウェル２４が形成されている。活性領域上には、ゲート電極２６と、ソース／ドレイン領域２８，３０とを有するメモリセルトランジスタが形成されている。
【００８０】
メモリセルトランジスタが形成されたシリコン基板２０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、ソース／ドレイン領域２８に接続されたコンタクトプラグ３４が埋め込まれている。
【００８１】
コンタクトプラグ３４が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ３４に電気的に接続された例えばプラチナよりなる下部電極３６ａと、下部電極３６上に形成されたＹＳＺ膜３８と、ＹＳＺ膜３８上に形成されたプラチナよりなる上部電極４０ａとを有する抵抗記憶素子４２ａが形成されている。
【００８２】
抵抗記憶素子４２ａが形成された層間絶縁膜３２上には、層間絶縁膜４４が形成されている。層間絶縁膜４４，３２には、ソース／ドレイン領域３０に接続されたコンタクトプラグ４６が埋め込まれている。
【００８３】
コンタクトプラグ４６が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子４２ａの上部電極４０に接続された配線層４８と、コンタクトプラグ４６に接続された配線層５０とが形成されている。
【００８４】
配線層４８，５０が形成された層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２には、配線層５０に接続されたコンタクトプラグ５４が埋め込まれている。
【００８５】
コンタクトプラグ５４が埋め込まれた層間絶縁膜５２上には、コンタクトプラグ５４、配線層５０、コンタクトプラグ４６を介してソース／ドレイン領域３０に電気的に接続されたビット線５６が形成されている。
【００８６】
このように、図１３に示す本実施形態による不揮発性半導体記憶装置では、情報を記憶するための素子としての抵抗記憶素子４２ａが、プラチナよりなる下部電極３６ａと、ＹＳＺ膜３８と、プラチナよりなる上部電極４０とにより構成されていることに主たる特徴がある。他の基本的な構成は、ＤＲＡＭやＦｅＲＡＭ等の半導体記憶装置と同様である。このようにして不揮発性半導体記憶装置を構成することにより、ＹＳＺを用いた抵抗記憶素子によってＲＲＡＭを構成することができる。
【００８７】
このように、本実施形態によれば、ＹＳＺを抵抗記憶層とした抵抗記憶素子を構成することにより、ランダムアクセスが可能な不揮発性半導体記憶装置を構成することができる。
【００８８】
また、本実施形態の抵抗記憶素子は、ＹＺＳ層を一対の電極間に挟持したキャパシタ構造であり、その素子構造はＦｅＲＡＭの強誘電体キャパシタやＤＲＡＭのキャパシタと同様である。そして、電極材料には、従来より半導体プロセスに使用されてきた導電性材料を適用することができる。したがって、ＣＭＯＳプロセスとの整合性を確保しつつ、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００８９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９０】
例えば、上記実施形態では、下部電極と上部電極との間に挟持される絶縁層をＹＳＺにより構成したが、この絶縁層を構成する絶縁材料はＹＳＺに限定されるものではない。この絶縁層を構成する絶縁材料は、室温において酸素イオン伝導性を発現しうる酸化物絶縁材料であればよく、ＹＳＺのほか、ＨｆＯ２、ＣｅＯ２、ＺｒＯ２等を適用してもよい。
【００９１】
また、上記実施形態に記載のＹＳＺの組成比についても、これに限定されるものではない。
【００９２】
また、上記第１実施形態では、上部電極をアルミニウムにより構成したが、上部電極を構成する導電性材料はアルミニウムに限定されるものではない。上部電極は、酸化により抵抗値が変化する金属材料であればよく、アルミニウムのほか、チタン等やこら金属材料を含む合金を適用してもよい。
【００９３】
また、上記第１実施形態では、上部電極を酸化により抵抗値が変化する金属材料により構成したが、下部電極をこのような金属材料によって構成してもよい。酸化により抵抗値が変化する金属材料により構成される電極が陽極側となるように書き込み電界を印加するようにすれば、電極の上下関係は何れでも差し支えない。
【００９４】
酸化により抵抗値が変化する金属材料により構成される電極は、少なくともＹＺＳ層との界面に、酸化により抵抗値が変化する金属材料よりなる導電層を有していればよく、酸化により抵抗値が変化する金属材料よりなる導電層と他の導電層の積層膜によって構成してもよい。
【００９５】
また、上記第２実施形態では、上部電極及び下部電極をプラチナにより構成したが、上部電極及び下部電極を構成する導電性材料は、酸化されにくい導電性材料であればよく、プラチナのほか、ニッケル、銀、金等や、これら金属材料を含む合金材料を適用してもよい。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施形態による不揮発性半導体記憶装置の基本構造を示す概略断面図である。
【図２】Ａｌ／ＹＳＺ／Ｓｉ構造の素子について電界印加に伴う電流密度の変化を測定した結果を示すグラフである。
【図３】電界印加後の上部電極の様子を光学顕微鏡により撮影した図である。
【図４】Ａｌ／ＳｉＯ２／Ｓｉ構造の素子について電界印加に伴う電流密度の変化を測定した結果を示すグラフである。
【図５】正電界を印加した後におけるＡｌ／ＹＳＺ／Ｓｉ構造の素子の深さプロファイルをＳＩＭＳにより測定した結果を示すグラフ（その１）である。
【図６】負電界を印加した後におけるＡｌ／ＹＳＺ／Ｓｉ構造の素子の深さプロファイルをＳＩＭＳにより測定した結果を示すグラフ（その１）である。
【図７】正電界を印加した後におけるＡｌ／ＹＳＺ／Ｓｉ構造の素子の深さプロファイルをＳＩＭＳにより測定した結果を示すグラフ（その２）である。
【図８】負電界を印加した後におけるＡｌ／ＹＳＺ／Ｓｉ構造の素子の深さプロファイルをＳＩＭＳにより測定した結果を示すグラフ（その２）である。
【図９】Ａｌ／ＹＳＺ／Ｓｉ構造の素子の深さプロファイルをＸＰＳにより測定した結果を示すグラフである。
【図１０】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１１】本発明の第１実施形態による他の不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１２】本発明の第２実施形態による不揮発性半導体記憶装置の基本構造を示す概略断面図である。
【図１３】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【符号の説明】
【００９７】
１０，１０ａ…下部電極
１２…絶縁層
１４，１４ａ…上部電極
２０…シリコン基板
２２…素子分離膜
２４…ウェル
２６…ゲート電極
２８，３０…ソース／ドレイン領域
３２，４４，５２…層間絶縁膜
３４，３４ｃ，４６，５４…コンタクトプラグ
３４ａ…バリアメタル
３４ｂ…タングステン膜
３６，３６ａ…下部電極
３８…ＹＳＺ膜
４０，４０ａ…上部電極
４２，４２ａ…抵抗記憶素子
４８，５０…配線層
５６…ビット線
【図１】
2007088349.tif 000003
【図２】
2007088349.tif 000004
【図４】
2007088349.tif 000005
【図５】
2007088349.tif 000006
【図６】
2007088349.tif 000007
【図７】
2007088349.tif 000008
【図８】
2007088349.tif 000009
【図９】
2007088349.tif 000010
【図１０】
2007088349.tif 000011
【図１１】
2007088349.tif 000012
【図１２】
2007088349.tif 000013
【図１３】
2007088349.tif 000014
【図３】
2007088349.tif 000015