(57)【要約】【課題】本発明は、ロジック系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載する半導体集積回路装置において、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタの耐圧の低下を防止できるようにする。【解決手段】たとえば、高耐圧系のＭＯＳトランジスタ３１は、ロジック系のＭＯＳトランジスタ２１の薄膜ゲート電極２３よりも厚い、厚膜ゲート電極３３を有している。厚膜ゲート電極３３の側壁部分には、それぞれ、厚膜ゲート電極３３の膜厚に応じた側壁長を有する厚膜ゲート側壁絶縁膜３４が設けられている。また、高耐圧系のＭＯＳトランジスタ３１は、厚膜ゲート側壁絶縁膜３４の側壁長に応じたＬＤＤ長を有するＬＤＤ構造３５を有して構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のＭＯＳトランジスタと前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを同一の半導体基板上に搭載してなる半導体装置であって、
前記第１のＭＯＳトランジスタは、
前記半導体基板上に第１の絶縁膜を介して設けられた、第１の膜厚を有する第１のゲート電極と、
前記第１のゲート電極の側壁部分に設けられた、前記第１のゲート電極の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜と、
前記半導体基板の表面部に、前記第１の側壁絶縁膜の側壁長に応じて設けられたＬＤＤ構造の第１の拡散層領域と
を含み、
前記第２のＭＯＳトランジスタは、
前記半導体基板上に第２の絶縁膜を介して設けられた、前記第１のゲート電極よりも厚い第２の膜厚を有する第２のゲート電極と、
前記第２のゲート電極の側壁部分に設けられた、前記第２のゲート電極の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜と、
前記半導体基板の表面部に、前記第２の側壁絶縁膜の側壁長に応じて設けられたＬＤＤ構造の第２の拡散層領域と
を含むことを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極および前記第２のゲート電極は、それぞれ、単層のポリシリコンにより形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極は単層のポリシリコンからなり、前記第２のゲート電極は、ポリシリコン層と絶縁膜マスクとからなる積層構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
同一の半導体基板上に、第１のゲート電極を有する第１のＭＯＳトランジスタと、第２のゲート電極を有し、前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを搭載してなる半導体装置の製造方法であって、
少なくとも前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上に、第１の絶縁膜を介して、前記第１のゲート電極を形成するための電極材料が第１の膜厚となるように堆積させる工程と、
少なくとも前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上に、第２の絶縁膜を介して、前記第２のゲート電極を形成するための電極材料が、前記第１の膜厚よりも厚い第２の膜厚となるように堆積させる工程と、
前記電極材料をそれぞれ加工して、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記第１のゲート電極を、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第２の膜厚を有する前記第２のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、前記第１のゲート電極の第１の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜を形成する工程と、
前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第１の側壁絶縁膜の第１の側壁長に応じた、ＬＤＤ構造の第１の拡散層領域を形成する工程と、
前記第２のゲート電極の側壁部分に、前記第２のゲート電極の第２の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜を形成する工程と、
前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第２の側壁絶縁膜の第２の側壁長に応じた、ＬＤＤ構造の第２の拡散層領域を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項５】
同一の半導体基板上に、第１のゲート電極を有する第１のＭＯＳトランジスタと、第２のゲート電極を有し、前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを搭載してなる半導体装置の製造方法であって、
少なくとも、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、第１の絶縁膜を介して、前記第１のゲート電極を形成するための電極材料が、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、第２の絶縁膜を介して、前記第２のゲート電極を形成するための電極材料が、それぞれ第１の膜厚となるように堆積させる工程と、
前記電極材料上に、前記電極材料をそれぞれ加工するための絶縁膜マスクを形成する工程と、
前記電極材料をそれぞれ加工して、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記電極材料からなる前記第１のゲート電極を、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記電極材料と前記絶縁膜マスクとからなる、前記第１のゲート電極よりも厚い第２の膜厚を有する前記第２のゲート電極を形成する工程と、
前記第１のゲート電極の側壁部分に、前記第１のゲート電極の第１の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜を形成する工程と、
前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第１の側壁絶縁膜の第１の側壁長に応じた、ＬＤＤ構造の第１の拡散層領域を形成する工程と、
前記第２のゲート電極の側壁部分に、前記第２のゲート電極の第２の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜を形成する工程と、
前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第２の側壁絶縁膜の第２の側壁長に応じた、ＬＤＤ構造の第２の拡散層領域を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックなどに使用されるロジック系の微細なＭＯＳトランジスタ（低耐圧系のＭＯＳトランジスタ）と高耐圧系のＭＯＳトランジスタとを同一基板上に混載する半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、ロジック系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載する半導体集積回路装置においては、微細化のためにゲート電極の薄膜化が行われる。しかしながら、ゲート電極の薄膜化は、高耐圧系のＭＯＳトランジスタの耐圧の低下を招く要因となる。すなわち、ゲート電極の薄膜化にともなって、ゲート側壁絶縁膜の側壁長（膜厚）が減少する。すると、高耐圧系のＭＯＳトランジスタのＬＤＤ長（つまり、ＬＤＤ構造における、低濃度の拡散層からなるソース・ドレイン領域の、高濃度の拡散層からなるソース・ドレイン領域までの距離）を十分に稼ぐことができなくなり、耐圧が低下する。
【０００３】
ここで、一般的なＬＤＤ構造は、ゲート電極に対して自己整合的に低濃度の拡散層からなるソース・ドレイン領域を形成した後に、ゲート電極の高さ（膜厚）に応じた側壁長を有して形成されるゲート側壁絶縁膜をマスクに、高濃度の拡散層からなるソース・ドレイン領域を自己整合的に形成することによって実現される。そのため、ＬＤＤ長はゲート側壁絶縁膜の側壁長に左右され、ゲート側壁絶縁膜の側壁長はゲート電極の膜厚に左右される。
【０００４】
また、ロジック系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載する半導体集積回路装置の場合、工程数の削減のため、通常、ロジック系のＭＯＳトランジスタのゲート電極と高耐圧系のＭＯＳトランジスタのゲート電極とを同一工程により同時に形成するようになっている。そのため、高耐圧系のＭＯＳトランジスタのゲート電極だけを厚く形成することができない。
【０００５】
このように、ゲート電極の薄膜化は、ロジック系のＭＯＳトランジスタにとっては微細化・高性能化に有利であるものの、高耐圧系のＭＯＳトランジスタにとっては必要な耐圧を確保できなくなるという問題があった。
【０００６】
なお、記憶素子と電界効果トランジスタとが同一基板上に形成された不揮発性半導体記憶装置において、低耐圧トランジスタのゲート電極を、ポリシリコンを積層した構造により形成するようにした構成が既に知られている（たとえば、特許文献１参照）。
【特許文献１】特開平１０−３２６８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点を解決すべくなされたもので、低耐圧系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載してなるものにおいて、微細化とともに、高耐圧系のＭＯＳトランジスタの耐圧を十分に確保することが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、第１のＭＯＳトランジスタと前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを同一の半導体基板上に搭載してなる半導体装置であって、前記第１のＭＯＳトランジスタは、前記半導体基板上に第１の絶縁膜を介して設けられた、第１の膜厚を有する第１のゲート電極と、前記第１のゲート電極の側壁部分に設けられた、前記第１のゲート電極の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜と、前記半導体基板の表面部に、前記第１の側壁絶縁膜の側壁長に応じて設けられたＬＤＤ構造の第１の拡散層領域とを含み、前記第２のＭＯＳトランジスタは、前記半導体基板上に第２の絶縁膜を介して設けられた、前記第１のゲート電極よりも厚い第２の膜厚を有する第２のゲート電極と、前記第２のゲート電極の側壁部分に設けられた、前記第２のゲート電極の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜と、前記半導体基板の表面部に、前記第２の側壁絶縁膜の側壁長に応じて設けられたＬＤＤ構造の第２の拡散層領域とを含むことを特徴とする半導体装置が提供される。
【０００９】
また、本願発明の一態様によれば、同一の半導体基板上に、第１のゲート電極を有する第１のＭＯＳトランジスタと、第２のゲート電極を有し、前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを搭載してなる半導体装置の製造方法であって、少なくとも前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上に、第１の絶縁膜を介して、前記第１のゲート電極を形成するための電極材料が第１の膜厚となるように堆積させる工程と、少なくとも前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上に、第２の絶縁膜を介して、前記第２のゲート電極を形成するための電極材料が、前記第１の膜厚よりも厚い第２の膜厚となるように堆積させる工程と、前記電極材料をそれぞれ加工して、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記第１のゲート電極を、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第２の膜厚を有する前記第２のゲート電極を形成する工程と、前記第１のゲート電極の側壁部分に、前記第１のゲート電極の第１の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜を形成する工程と、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第１の側壁絶縁膜の第１の側壁長に応じた、ＬＤＤ構造の第１の拡散層領域を形成する工程と、前記第２のゲート電極の側壁部分に、前記第２のゲート電極の第２の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜を形成する工程と、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第２の側壁絶縁膜の第２の側壁長に応じた、ＬＤＤ構造の第２の拡散層領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【００１０】
さらに、本願発明の一態様によれば、同一の半導体基板上に、第１のゲート電極を有する第１のＭＯＳトランジスタと、第２のゲート電極を有し、前記第１のＭＯＳトランジスタよりも高耐圧な第２のＭＯＳトランジスタとを搭載してなる半導体装置の製造方法であって、少なくとも、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、第１の絶縁膜を介して、前記第１のゲート電極を形成するための電極材料が、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、第２の絶縁膜を介して、前記第２のゲート電極を形成するための電極材料が、それぞれ第１の膜厚となるように堆積させる工程と、前記電極材料上に、前記電極材料をそれぞれ加工するための絶縁膜マスクを形成する工程と、前記電極材料をそれぞれ加工して、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記電極材料からなる前記第１のゲート電極を、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第１の膜厚を有する前記電極材料と前記絶縁膜マスクとからなる、前記第１のゲート電極よりも厚い第２の膜厚を有する前記第２のゲート電極を形成する工程と、前記第１のゲート電極の側壁部分に、前記第１のゲート電極の第１の膜厚に応じた第１の側壁長を有する第１の側壁絶縁膜を形成する工程と、前記第１のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第１の側壁絶縁膜の第１の側壁長に応じた、ＬＤＤ構造の第１の拡散層領域を形成する工程と、前記第２のゲート電極の側壁部分に、前記第２のゲート電極の第２の膜厚に応じた第２の側壁長を有する第２の側壁絶縁膜を形成する工程と、前記第２のＭＯＳトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第２の側壁絶縁膜の第２の側壁長に応じた、ＬＤＤ構造の第２の拡散層領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記の構成により、低耐圧系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載してなるものにおいて、微細化のためのゲート電極の薄膜化にともなう耐圧の低下を防止できるようになるため、微細化とともに、高耐圧系のＭＯＳトランジスタの耐圧を十分に確保することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、半導体集積回路装置（半導体装置）の基本構成を示すものである。なお、この第１の実施形態では、ロジック系の微細なＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載してなる構成の半導体集積回路装置において、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタの耐圧の低下を防止できるようにした場合について説明する。
【００１４】
図１に示すように、たとえば、半導体基板（Ｓｉ基板）１１上には、第１のＭＯＳトランジスタであるロジック系の微細なＭＯＳトランジスタ（低耐圧系のＭＯＳトランジスタ）２１と、このロジック系のＭＯＳトランジスタ２１よりも高耐圧な、第２のＭＯＳトランジスタである高耐圧系のＭＯＳトランジスタ３１とが搭載されている。
【００１５】
すなわち、上記ロジック系のＭＯＳトランジスタ２１の形成領域（薄膜エリア）に対応する、上記半導体基板１１の表面上には、薄いゲート酸化膜（第１の絶縁膜）２２を介して、第１の膜厚を有する薄膜ゲート電極（第１のゲート電極）２３が形成されている。この薄膜ゲート電極２３は、たとえば単層のポリシリコンにより形成されている。そして、上記薄膜ゲート電極２３の側壁部分には、それぞれ、上記薄膜ゲート電極２３の膜厚に応じた第１の側壁長を有する薄膜ゲート側壁絶縁膜（第１の側壁絶縁膜）２４が設けられている。
【００１６】
また、薄膜エリアに対応する上記半導体基板１１の表面部には、第１の拡散層領域であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造２５が形成されている。このＬＤＤ構造２５は、上記薄膜ゲート側壁絶縁膜２４の側壁長に応じたＬＤＤ長を有する、低濃度の拡散層からなる第１のソース・ドレイン領域２５ａと、この第１のソース・ドレイン領域２５ａ内に設けられた、高濃度の拡散層からなる第２のソース・ドレイン領域２５ｂとを有して構成されている。
【００１７】
なお、ＬＤＤ長とは、上記ＬＤＤ構造２５における、上記第１のソース・ドレイン領域２５ａの一端から、その内部に設けられた上記第２のソース・ドレイン領域２５ｂの一端までの距離のことを指す。
【００１８】
一方、上記高耐圧系のＭＯＳトランジスタ３１の形成領域（厚膜エリア）に対応する、上記半導体基板１１の表面上には、厚いゲート酸化膜（第２の絶縁膜）３２を介して、上記薄膜ゲート電極２３よりも厚い、第２の膜厚を有する厚膜ゲート電極（第２のゲート電極）３３が形成されている。この厚膜ゲート電極３３は、たとえば単層のポリシリコンにより形成されている。そして、上記厚膜ゲート電極３３の側壁部分には、それぞれ、厚膜ゲート電極３３の膜厚に応じた第２の側壁長を有する厚膜ゲート側壁絶縁膜（第２の側壁絶縁膜）３４が設けられている。
【００１９】
また、厚膜エリアに対応する上記半導体基板１１の表面部には、第２の拡散層領域であるＬＤＤ構造３５が形成されている。このＬＤＤ構造３５は、上記厚膜ゲート側壁絶縁膜３４の側壁長に応じたＬＤＤ長を有する、低濃度の拡散層からなる第１のソース・ドレイン領域３５ａと、この第１のソース・ドレイン領域３５ａ内に設けられた、高濃度の拡散層からなる第２のソース・ドレイン領域３５ｂとを有して構成されている。
【００２０】
なお、ＬＤＤ長とは、上記ＬＤＤ構造３５における、上記第１のソース・ドレイン領域３５ａの一端から、その内部に設けられた上記第２のソース・ドレイン領域３５ｂの一端までの距離のことを指す。
【００２１】
このように、同一の半導体基板１１上にそれぞれ搭載される、ロジック系の微細なＭＯＳトランジスタ２１は薄膜ゲート電極２３を有して形成され、高耐圧系のＭＯＳトランジスタ３１は、ロジック系のＭＯＳトランジスタ２１の薄膜ゲート電極２３よりも厚く形成された厚膜ゲート電極３３を有して形成されている。
【００２２】
上記したように、高耐圧系のＭＯＳトランジスタ３１の厚膜ゲート電極３３を、ロジック系のＭＯＳトランジスタ２１の薄膜ゲート電極２３よりも厚膜化するようにしている。これにより、微細化のためのゲート電極の薄膜化によらず、ＬＤＤ構造３５を形成するためのゲート側壁絶縁膜３４の側壁長の増加にともなって、ＬＤＤ長を十分に稼ぐことが可能となる。したがって、ロジック系のＭＯＳトランジスタ２１の微細化とともに、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタ３１の耐圧の低下を防止できるようになるものである。
【００２３】
次に、上記した構成の半導体集積回路装置の製造方法について説明する。まず、半導体基板１１の表面部に対して、素子分離用絶縁膜の形成による素子形成領域（アクティブエリア）の画定、および、ダミー酸化膜を介して、アクティブエリアに対するイオンインプラによるチャネルの形成などが、あらかじめ行われる（いずれも図示していない）。
【００２４】
続いて、上記ダミー酸化膜を剥離した後、たとえば、アクティブエリアに対応する上記半導体基板１１の上面に、上記厚いゲート酸化膜３２となる酸化膜３２ａ、および、上記厚膜ゲート電極３３となる電極材料（本実施形態の場合、単層のポリシリコン膜）３３ａを、それぞれ所望の膜厚（第２の膜厚）となるように順に形成する。また、アクティブエリアのうち、たとえば、上記厚膜エリアに対応する上記電極材料３３ａ上にのみ、リソグラフィー工程により、上記高耐圧系のＭＯＳトランジスタ３１の形成領域をカバーするためのフォトレジスト膜からなるレジストパターン４１を形成する（以上、図２参照）。
【００２５】
続いて、上記レジストパターン４１をマスクに、上記薄膜エリアに対応する上記電極材料３３ａおよび上記酸化膜３２ａを除去し、上記半導体基板１１の表面部を露出させる。その後、上記レジストパターン４１を除去する（以上、図３参照）。
【００２６】
続いて、アクティブエリアに対し、たとえば、上記薄いゲート酸化膜２２となる酸化膜２２ａ、および、上記薄膜ゲート電極２３となる電極材料（本実施形態の場合、単層のポリシリコン膜）２３ａを、それぞれ所望の膜厚（第１の膜厚）となるように順に形成する。この場合、上記酸化膜２２ａおよび上記電極材料２３ａは、上記厚膜エリアにおいては上記電極材料３３ａ上に、上記薄膜エリアにおいては上記半導体基板１１の上面に、それぞれ形成される。また、アクティブエリアのうち、たとえば、上記薄膜エリアに対応する上記電極材料２３ａ上にのみ、リソグラフィー工程により、上記ロジック系のＭＯＳトランジスタ２１の形成領域をカバーするためのレジストパターン４２を形成する（以上、図４参照）。
【００２７】
続いて、上記レジストパターン４２をマスクに、上記厚膜エリアに対応する上記電極材料２３ａおよび上記酸化膜２２ａを除去し、上記電極材料３３ａの表面部を露出させる。その後、上記レジストパターン４２を除去する（以上、図５参照）。
【００２８】
続いて、上記薄膜エリアに対応する上記電極材料２３ａ上に、薄膜ゲート電極２３を加工するためのレジストパターン４３を、また、上記厚膜エリアに対応する上記電極材料３３ａ上に、厚膜ゲート電極３３を加工するためのレジストパターン４４を、それぞれリソグラフィー工程により形成する（図６参照）。
【００２９】
続いて、上記レジストパターン４３，４４をマスクに、それぞれ、上記電極材料２３ａ，３３ａを加工する。これにより、上記薄膜エリアにおいては、薄いゲート酸化膜２２を介して薄膜ゲート電極２３が、また、上記厚膜エリアにおいては、厚いゲート酸化膜３２を介して厚膜ゲート電極３３が、それぞれ形成される。その後、上記レジストパターン４３，４４を除去する（以上、図７参照）。
【００３０】
続いて、アクティブエリアのうち、たとえば、上記厚膜エリアにのみ、リソグラフィー工程により、上記高耐圧系のＭＯＳトランジスタ３１の形成領域をカバーするためのレジストパターン４５を形成する。そして、上記薄膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造２５を形成するための第１のソース・ドレイン領域２５ａを形成する。この場合、上記第１のソース・ドレイン領域２５ａは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート電極２３に対して自己整合的に形成される（以上、図８参照）。
【００３１】
続いて、上記薄膜エリアに対応する、上記半導体基板１１の表面上に絶縁膜を堆積させた後、エッチング工程により、上記薄膜ゲート電極２３の側壁部分に、それぞれ、薄膜ゲート電極２３の膜厚に応じた第１の側壁長を有する薄膜ゲート側壁絶縁膜２４を形成する（図９参照）。
【００３２】
続いて、上記薄膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造２５を形成するための第２のソース・ドレイン領域２５ｂを形成する。この場合、上記第２のソース・ドレイン領域２５ｂは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート側壁絶縁膜２４に対して自己整合的に形成される（図１０参照）。これにより、上記半導体基板１１上に、図１に示した構成のロジック系のＭＯＳトランジスタ２１が形成される。
【００３３】
続いて、上記レジストパターン４５を除去した後、今度は、上記薄膜エリアにのみ、リソグラフィー工程により、上記ロジック系のＭＯＳトランジスタ２１の形成領域をカバーするためのレジストパターン４６を形成する。そして、上記厚膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造３５を形成するための第１のソース・ドレイン領域３５ａを形成する。この場合、上記第１のソース・ドレイン領域３５ａは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート電極３３に対して自己整合的に形成される（以上、図１１参照）。
【００３４】
続いて、上記厚膜エリアに対応する、上記半導体基板１１の表面上に絶縁膜を堆積させた後、エッチング工程により、上記厚膜ゲート電極３３の側壁部分に、それぞれ、厚膜ゲート電極３３の膜厚に応じた第２の側壁長を有する厚膜ゲート側壁絶縁膜３４を形成する（図１２参照）。
【００３５】
続いて、上記厚膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造３５を形成するための第２のソース・ドレイン領域３５ｂを形成する。この場合、上記第２のソース・ドレイン領域３５ｂは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート側壁絶縁膜３４に対して自己整合的に形成される（図１３参照）。これにより、上記半導体基板１１上に、図１に示した構成の高耐圧系のＭＯＳトランジスタ３１が形成される。
【００３６】
最後に、上記レジストパターン４６を除去することにより、図１に示した、ロジック系のＭＯＳトランジスタ２１と高耐圧系のＭＯＳトランジスタ３１とを同一の半導体基板１１上に混載してなる構成の半導体集積回路装置が完成する。
【００３７】
上記の構成によれば、厚膜ゲート電極３３の高さに応じて厚膜ゲート側壁絶縁膜３４の側壁長を自由に制御できるため、高耐圧系のＭＯＳトランジスタ３１の性能を任意に変更できるなど、性能の微調整が容易である。
【００３８】
なお、上述した製造プロセスはほんの一例であり、本実施形態は上記の手順に限定されるものではない。たとえば、各ＭＯＳトランジスタ２１，３１の導電型（Ｎ型またはＰ型）や両ゲート電極２３，３３の膜厚、あるいは、ＬＤＤ構造２５，３５を形成するための不純物種とその濃度などに応じて、適宜、最良の手順が選択される。
【００３９】
また、厚膜ゲート電極３３も単層のポリシリコンを用いて形成する場合に限らず、たとえば、厚膜化するための各種の構造が適用できる。
【００４０】
［第２の実施形態］
図１４は、この発明の第２の実施形態にしたがった、半導体集積回路装置（半導体装置）の基本構成を示すものである。なお、この第２の実施形態では、ロジック系の微細なＭＯＳトランジスタ（低耐圧系のＭＯＳトランジスタ）と高耐圧系のＭＯＳトランジスタとを同一基板上に混載してなる構成の半導体集積回路装置において、高耐圧系のＭＯＳトランジスタの厚膜ゲート電極をポリシリコン層と絶縁膜マスクとの積層構造とすることにより、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタの耐圧の低下を防止できるようにした場合について説明する。また、同一部分には同一符号を付して、詳しい説明は割愛する。
【００４１】
すなわち、本実施形態においては、たとえば図１４に示すように、高耐圧系のＭＯＳトランジスタ３１の厚膜ゲート電極３３’が、ポリシリコン層３３ａ上にＳｉＯ2 膜などからなるハードマスク（絶縁膜マスク）３３ｂを積層してなる構造となっている。これにより、高耐圧系のＭＯＳトランジスタ３１の厚膜ゲート電極３３’を、ロジック系のＭＯＳトランジスタ２１の薄膜ゲート電極２３よりも厚膜化して、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタ３１の耐圧の低下を防止する構成となっている。
【００４２】
次に、上記した構成の半導体集積回路装置の製造方法について説明する。まず、半導体基板１１の表面部に対して、素子分離用絶縁膜の形成による素子形成領域（アクティブエリア）の画定、および、ダミー酸化膜を介して、アクティブエリアに対するイオンインプラによるチャネルの形成などが、あらかじめ行われる（いずれも図示していない）。
【００４３】
続いて、上記ダミー酸化膜を剥離した後、たとえば、アクティブエリアに対応する上記半導体基板１１の上面に、酸化膜５１を所望の厚さとなるように形成する。また、厚膜エリアに対応する上記酸化膜５１上にのみ、リソグラフィー工程により、上記高耐圧系のＭＯＳトランジスタ３１の形成領域をカバーするためのフォトレジスト膜からなるレジストパターン５２を形成する（以上、図１５参照）。
【００４４】
続いて、上記レジストパターン５２をマスクに、ロジック系のＭＯＳトランジスタ２１の形成領域（薄膜エリア）に対応する上記酸化膜５１を除去し、上記半導体基板１１の表面部を露出させる。その後、上記レジストパターン５２を除去する（以上、図１６参照）。
【００４５】
続いて、アクティブエリアに対し、たとえば、薄いゲート酸化膜２２となる酸化膜２２ａを形成する（図１７参照）。これにより、薄膜エリアにおいては、上記半導体基板１１の表面上に所望の膜厚（第１の膜厚）の薄いゲート酸化膜２２が形成される。一方、厚膜エリアにおいては、上記半導体基板１１の表面上に、上記酸化膜５１と上記酸化膜２２ａとからなる、所望の膜厚（第２の膜厚）の厚いゲート酸化膜３２’が形成される。
【００４６】
続いて、アクティブエリアに対し、たとえば、薄膜ゲート電極２３および上記ポリシリコン層３３ａとなる電極材料２３ａと、上記ハードマスク３３ｂとなる酸化膜５３とを、それぞれ所望の膜厚となるように順に形成する（図１８参照）。
【００４７】
続いて、薄膜エリアに対応する上記酸化膜５３上に、上記酸化膜５３を加工するためのレジストパターン５４ａを、また、厚膜エリアに対応する上記酸化膜５３上に、上記酸化膜５３を加工するためのレジストパターン５４ｂを、それぞれ形成する。そして、上記レジストパターン５４ａ，５４ｂをマスクに、上記酸化膜５３をそれぞれエッチングする。これにより、薄膜エリアおよび厚膜エリアの対応する部位に、それぞれ、上記酸化膜５３からなるハードマスク３３ｂ，３３ｂが形成される（以上、図１９参照）。なお、厚膜エリアにおける上記ハードマスク３３ｂは、上記厚膜ゲート電極３３’を構成するハードマスクとなる。
【００４８】
続いて、上記レジストパターン５４ａ，５４ｂを削除した後、今度は、上記ハードマスク３３ｂ，３３ｂをマスクに、それぞれ、上記電極材料２３ａをパターニングする（図２０参照）。これにより、上記厚膜エリアにおいては、上記電極材料２３ａからなる上記ポリシリコン層３３ａが形成される。その結果、厚いゲート酸化膜３２’を介して、上記ポリシリコン層３３ａと上記ハードマスク３３ｂとを積層してなる構成の厚膜ゲート電極３３’が形成される。
【００４９】
続いて、アクティブエリアのうち、たとえば、上記厚膜エリアにのみ、リソグラフィー工程により、上記高耐圧系のＭＯＳトランジスタ３１の形成領域をカバーするためのレジストパターン５５を形成する。そして、上記薄膜エリアにおける上記ハードマスク３３ｂだけを、削除する（以上、図２１参照）。これにより、上記薄膜エリアにおいては、薄いゲート酸化膜２２を介して、上記電極材料２３ａからなる薄膜ゲート電極２３が形成される。
【００５０】
続いて、上記薄膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造２５を形成するための第１のソース・ドレイン領域２５ａを形成する。この場合、上記第１のソース・ドレイン領域２５ａは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート電極２３に対して自己整合的に形成される（以上、図２２参照）。
【００５１】
続いて、上記薄膜エリアに対応する、上記半導体基板１１の表面上に絶縁膜を堆積させた後、エッチング工程により、上記薄膜ゲート電極２３の側壁部分に、それぞれ、薄膜ゲート電極２３の膜厚に応じた第１の側壁長を有する薄膜ゲート側壁絶縁膜２４を形成する。そして、上記薄膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造２５を形成するための第２のソース・ドレイン領域２５ｂを形成する。この場合、上記第２のソース・ドレイン領域２５ｂは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート側壁絶縁膜２４に対して自己整合的に形成される（以上、図２３参照）。これにより、上記半導体基板１１上に、図１４に示した構成のロジック系のＭＯＳトランジスタ２１が形成される。
【００５２】
続いて、上記レジストパターン５５を除去した後、今度は、上記薄膜エリアにのみ、リソグラフィー工程により、上記ロジック系のＭＯＳトランジスタ２１の形成領域をカバーするためのレジストパターン５６を形成する。そして、上記厚膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造３５を形成するための第１のソース・ドレイン領域３５ａを形成する。この場合、上記第１のソース・ドレイン領域３５ａは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート電極３３’に対して自己整合的に形成される（以上、図２４参照）。
【００５３】
続いて、上記厚膜エリアに対応する、上記半導体基板１１の表面上に絶縁膜を堆積させた後、エッチング工程により、上記厚膜ゲート電極３３’の側壁部分に、それぞれ、厚膜ゲート電極３３’の膜厚に応じた第２の側壁長を有する厚膜ゲート側壁絶縁膜３４を形成する。そして、上記厚膜エリアに対応する、上記半導体基板１１の表面部に、イオン注入法により、上記ＬＤＤ構造３５を形成するための第２のソース・ドレイン領域３５ｂを形成する。この場合、上記第２のソース・ドレイン領域３５ｂは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート側壁絶縁膜３４に対して自己整合的に形成される（図２５参照）。これにより、上記半導体基板１１上に、図１４に示した構成の高耐圧系のＭＯＳトランジスタ３１が形成される。
【００５４】
最後に、上記レジストパターン５６を除去することにより、図１４に示した、ロジック系のＭＯＳトランジスタ２１と高耐圧系のＭＯＳトランジスタ３１とを同一の半導体基板１１上に混載してなる構成の半導体集積回路装置が完成する。
【００５５】
このような構成によっても、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタ３１の耐圧の低下を防止できるとともに、厚膜ゲート電極３３’の高さを変えることによって、高耐圧系のＭＯＳトランジスタ３１の性能の微調整が容易に可能である。
【００５６】
特に、薄膜ゲート電極２３およびポリシリコン層３３ａの形成にともなう電極材料２３ａの加工性に関しては、薄膜ゲート電極２３および厚膜ゲート電極３３を形成するための電極材料２３ａ，３３ａ間に膜厚差がある第１の実施形態の場合よりも優れる。
【００５７】
なお、本実施形態の場合も、上述した製造プロセスは一例であり、上記の手順に限定されるものではない。
【００５８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態にしたがった、半導体集積回路装置の基本構成を示す断面図。
【図２】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図３】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図４】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図５】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図６】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図７】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図８】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図９】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１０】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１１】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１２】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１３】図１に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１４】本発明の第２の実施形態にしたがった、半導体集積回路装置の基本構成を示す断面図。
【図１５】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１６】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１７】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１８】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図１９】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２０】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２１】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２２】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２３】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２４】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図２５】図１４に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【符号の説明】
【００６０】
１１…半導体基板（Ｓｉ基板）、２１…ロジック系の微細なＭＯＳトランジスタ、２２…薄いゲート酸化膜、２３…薄膜ゲート電極、２４…薄膜ゲート側壁絶縁膜、２５…ＬＤＤ構造、２５ａ…第１のソース・ドレイン領域、２５ｂ…第２のソース・ドレイン領域、３１…高耐圧系のＭＯＳトランジスタ、３２，３２’…厚いゲート酸化膜、３３，３３’…厚膜ゲート電極、３３ａ…ポリシリコン層、３３ｂ…ハードマスク、３４…厚膜ゲート側壁絶縁膜、３５…ＬＤＤ構造、３５ａ…第１のソース・ドレイン領域、３５ｂ…第２のソース・ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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