(57)【要約】  【課題】高速化・加工容易性を同時に実現する。【解決手段】ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２，コントロールゲート電極７を備えるメモリセルトランジスタと、低電圧用ゲート絶縁膜６，フローティングゲート電極４，一部分を開口したゲート間絶縁膜１２，コントロールゲート電極７，第１のゲートコンタクトプラグ２６，第１のゲートコンタクトプラグ２６と接触する第１の金属サリサイド膜１１を備える低電圧トランジスタと、高電圧用ゲート絶縁膜５，フローティングゲート電極４，一部分を開口したゲート間絶縁膜１２，コントロールゲート電極７，第２のゲートコンタクトプラグ２６，第２のゲートコンタクトプラグ２６と接触する第２の金属サリサイド膜１１を備える高電圧トランジスタとを備え、金属サリサイド膜１１は、ゲートコンタクトプラグ２６直下のみに形成される不揮発性半導体記憶装置。【選択図】図１８
2007027666.tif 000002
【特許請求の範囲】
【請求項１】
第１のソース・ドレイン領域，該第１のソース・ドレイン領域間の半導体領域上のゲート絶縁膜，該ゲート絶縁膜上の第１のフローティングゲート電極，該第１のフローティングゲート電極上に第１のゲート間絶縁膜を介して積層される第１のコントロールゲート電極を備えるメモリセルトランジスタを含むセルアレイ領域と、
第１の素子分離領域，該第１の素子分離領域で互いに絶縁され，第２のソース・ドレイン領域，該第２のソース・ドレイン領域間の半導体領域上の低電圧用ゲート絶縁膜，該低電圧用ゲート絶縁膜上の第２のフローティングゲート電極，該第２のフローティングゲート電極上の一部分を開口した第２のゲート間絶縁膜，該第２のゲート間絶縁膜上の第２のコントロールゲート電極，該第２のコントロールゲート電極上の第１の金属サリサイド膜，該第１の金属サリサイド膜と電気的に接触する第１のゲートコンタクトとを備える低電圧トランジスタを含む低電圧回路領域と、
第２の素子分離領域，該第２の素子分離領域で互いに絶縁され，第３のソース・ドレイン領域，該第３のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，該高電圧用ゲート絶縁膜上の第３のフローティングゲート電極，該第３のフローティングゲート電極上の一部分を開口した第３のゲート間絶縁膜，該第３のゲート間絶縁膜上の第３のコントロールゲート電極，該第３のコントロールゲート電極上の第２の金属サリサイド膜，該第２の金属サリサイド膜と電気的に接触する第２のゲートコンタクトとを備える高電圧トランジスタを含む高電圧回路領域
とを備え、前記第１の金属サリサイド膜は、前記第１のゲートコンタクト直下のみに形成され、前記第２の金属サリサイド膜は、前記第２のゲートコンタクト直下のみに形成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルアレイ領域，前記低電圧回路領域，前記高電圧回路領域と絶縁分離する第３の素子分離領域，該第３の素子分離領域上の第４のコントロールゲート電極，該第４のコントロールゲート電極と電気的に接触する抵抗コンタクト及び該抵抗コンタクトと電気的に接触する第３の金属サリサイド膜を備える抵抗素子を更に備え、前記第３の金属サリサイド膜は、前記抵抗コンタクト直下のみに形成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタは、前記第１のコントロールゲート電極と電気的に接触する第４の金属サリサイド膜を更に備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲートコンタクトは、前記第１の素子分離領域直上に配置され、前記第２のゲートコンタクトは、前記第２の素子分離領域直上に配置され、前記抵抗コンタクトは、前記第３の素子分離領域直上に配置されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記セルアレイ領域，前記低電圧回路領域，前記高電圧回路領域と絶縁分離する第４の素子分離領域，該第４の素子分離領域上の第５のコントロールゲート電極，該第５のコントロールゲート電極上に電気的に接触する第５の金属サリサイド膜を備える配線領域を更に備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、構造上金属サリサイド膜を電極膜として適用した点に特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲートとコントロールゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域（ＳＴＩ）が並行して配置されメモリセルアレイを構成している。
【０００４】
従来のフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、メモリセルアレイ領域に対する書き込み電圧、中間電圧、消去電圧等の高電圧パルスを供給するために、高電圧回路領域が必要である。一方、通常の低電圧、高速性能の要求される低電圧回路領域も存在する。
【０００５】
しかしながら、低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いた方が有利となる。特に、低電源電圧動作の可能なフラッシュＥＥＰＲＯＭの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。一方、メモリセルアレイの大容量化に伴って、メモリセル領域のワード線の抵抗を下げることによって書き込み速度、読み出し速度の向上を得ることが重要な課題となっている。ＮＡＮＤ型フラッシュメモリにおいて、大容量化にともなうワード線の遅延の回避や高速化を実現する為の技術として、ワード線に金属サリサイド膜を形成することが一つの手段として上げられる。
【０００６】
低電圧回路領域においては、駆動能力を上昇させ、より高速性能を有するトランジスタを得る必要がある。また大容量のメモリセルアレイにおいて、メモリセル領域のワード線の抵抗を下げて書き込み速度、読み出し速度の向上を得るためには、ゲートや拡散層に金属サリサイド膜を形成することが一つの方法である。
【０００７】
しかしながら、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、ＣＭＯＳロジック同様、全回路領域のゲートや拡散層に金属サリサイド膜を形成した場合、
書き込み電圧Ｖpgm  及び消去電圧Ｖerase等の１５Ｖ以上の高電圧を発生するために配置された高電圧回路領域内のトランジスタでは、接合リークの増大や接合耐圧、表面耐圧の劣化を回避することが課題となる。又、抵抗素子の抵抗が下がり、素子面積が増えることや高電圧系の周辺回路トランジスタのゲート耐圧の劣化が懸念される。その解決策として、領域を選択した金属サリサイド膜を形成する手法が挙げられるが、その場合、金属サリサイド膜の有無による加工の困難性が増加する。
【０００８】
特にＮＡＮＤ型の場合は、ＡＮＤやＮＯＲに比べて高電圧を必要とするため、接合リークや接合耐圧の問題が顕著になる。
【０００９】
コントロールゲート上にワード線方向に延在する溝を設け、層間絶縁膜上に金属配線を形成し、溝に金属配線を埋め込み、ポリサイドワード線抵抗を低抵抗化することによって、製造工程を複雑化することなく、ワード線を低抵抗化し、メモリの読み出し時間を短縮できる不揮発性半導体記憶装置及びその製造方法については、既に開示されている（例えば、特許文献１参照。）。
【００１０】
メモリセルトランジスタの不純物拡散層の上面にシリサイド層を形成することなく、ゲート電極上にシリサイド層を形成し、ロジック領域上のゲート電極及び拡散層上にシリサイド層を形成して、高速動作化を図る半導体記憶装置及びその製造方法については、既に開示されている（例えば、特許文献２参照。）。
【特許文献１】特開２０００−１００９７５号公報
【特許文献２】特開２００３−３４７５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、（イ）第１のソース・ドレイン領域，第１のソース・ドレイン領域間の半導体領域上のゲート絶縁膜，ゲート絶縁膜上の第１のフローティングゲート電極，第１のフローティングゲート電極上に第１のゲート間絶縁膜を介して積層される第１のコントロールゲート電極を備えるメモリセルトランジスタを含むセルアレイ領域と、（ロ）第１の素子分離領域，第１の素子分離領域で互いに絶縁され，第２のソース・ドレイン領域，第２のソース・ドレイン領域間の半導体領域上の低電圧用ゲート絶縁膜，低電圧用ゲート絶縁膜上の第２のフローティングゲート電極，第２のフローティングゲート電極上の一部分を開口した第２のゲート間絶縁膜，第２のゲート間絶縁膜上の第２のコントロールゲート電極，第２のコントロールゲート電極上の第１の金属サリサイド膜，第１の金属サリサイド膜と電気的に接触する第１のゲートコンタクトとを備える低電圧トランジスタを含む低電圧回路領域と、（ハ）第２の素子分離領域，第２の素子分離領域で互いに絶縁され，第３のソース・ドレイン領域，第３のソース・ドレイン領域間の半導体領域上の高電圧用ゲート絶縁膜，高電圧用ゲート絶縁膜上の第３のフローティングゲート電極，第３のフローティングゲート電極上の一部分を開口した第３のゲート間絶縁膜，第３のゲート間絶縁膜上の第３のコントロールゲート電極，第３のコントロールゲート電極上の第２の金属サリサイド膜，第２の金属サリサイド膜と電気的に接触する第２のゲートコンタクトとを備える高電圧トランジスタを含む高電圧回路領域とを備え、（ニ）第１の金属サリサイド膜は、第１のゲートコンタクト直下のみに形成され、第２の金属サリサイド膜は、第２のゲートコンタクト直下のみに形成される不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１３】
本発明の不揮発性半導体記憶装置によれば、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
尚、「ゲートコンタクト直下或いはコンタクト直下」とは、コンタクトの合わせずれにより、金属サリサイド膜１１の一部がコンタクト直下以外に形成されている場合を含むものとする。又、高電圧トランジスタ、低電圧トランジスタにおいてフローティングゲート電極とは、メモリセルトランジスタのフローティングゲート電極と同一材料で形成される導電層である。同様に、高電圧トランジスタ、低電圧トランジスタにおいてコントロールゲート電極とは、メモリセルトランジスタのコントロールゲート電極と同一材料で形成される導電層である。
【００１７】
[第１の実施の形態]
（全体平面パターンブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図１に示すように、半導体チップ３２上に配置されたセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。高電圧回路領域９０はセルアレイ領域１２０に対して書き込み電圧Ｖpgm、消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域８０はＣＭＯＳ等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域１００には、特に低電圧回路領域８０及び高電圧回路領域９０に設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域等が配置される。
【００１８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０が関係している。更に又、セルアレイ領域１２０とその他の回路領域１００内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域１２０と、高電圧回路領域９０及び低電圧回路領域８０と、その他の回路領域１００内における、配線領域も関係している。
【００１９】
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成についてより詳細に説明すると、図２に示すように、メモリセルアレイ３０と、データ選択線ドライバ４２と、ロウデコーダ４３と、アドレスバッファ４７と、カラムデコーダ４８と、センスアンプ／データレジスタ４６と、データ入出力バッファ４５と、基板電位制御回路４４と、制御回路４０と、Ｖpgm発生回路４１ａと、Ｖpass発生回路４１ｂと、Ｖread発生回路４１ｃと、Ｖref発生回路４１ｄから構成される。
【００２０】
メモリセルアレイ３０は、後述するように、不揮発性メモリセルと選択トランジスタを直列又は並列接続したメモリセルブロックがマトリックス状に配列されて構成される。このメモリセルアレイ３０のデータ転送線のデータをセンスし、或いは書き込みデータを保持するためにセンスアンプ／データレジスタ４６が設けられている。このセンスアンプ／データレジスタ４６はデータラッチを兼ねており、例えばフリップフロップ回路を主体として構成される。このセンスアンプ／データレジスタ４６は、データ入出力バッファ４５に接続されている。これらの接続は、アドレスバッファ４７からアドレス信号を受けるカラムデコーダ４８の出力によって制御される。データ入出力バッファ４５に加えられたデータを、メモリセルアレイ３０に書き込み、及びメモリセルアレイ３０に記憶されたデータを、データ入出力バッファ４５に読み出し可能となっている。メモリセルアレイ３０には、メモリセルエレメントの選択を行うため、具体的にはデータ選択線及びブロック選択線の制御をするために、アドレス選択回路からなるロウデコーダ４３が設けられている。
【００２１】
基板電位制御回路４４は、メモリセルアレイ３０が形成されるｐ型半導体基板１（又はｐ型ウェル領域）の電位を制御するために設けられており、特に消去時に１０Ｖ以上の消去電圧に昇圧されるように構成されることが望ましい。更に、メモリセルアレイ３０中の選択されたメモリセルトランジスタにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Ｖpgmを発生するためのＶpgm発生回路４１ａが配置されている。このＶpgm発生回路４１ａとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖpassを発生するためのＶpass発生回路４１ｂ、及びデータ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Ｖread発生回路４１ｃも設けられている。これらは、書き込み、消去、及び読み出しの各状態で、必要な電圧出力がデータ選択線ドライバ４２に加えられるように、制御回路４０によって制御されている。
【００２２】
書き込み電圧Ｖpgmは６Ｖ以上３０Ｖ以下の電圧であり、書き込み用中間電圧Ｖpassは３Ｖ以上１５Ｖ以下の電圧である。また、読み出し用中間電圧Ｖreadは１Ｖ以上９Ｖ以下の電圧で、ＮＡＮＤ型メモリセルアレイの場合、読み出し電流を十分確保し、リードディスターブを低下させるのには、書き込みしきい値上限よりも１Ｖ程度高い電圧が望ましい。データ選択線ドライバ４２は、ロウデコーダ４３の出力に従って、電圧出力を、書き込み又は読み出しが必要なメモリセルトランジスタのコントロールゲート電極や選択トランジスタのゲート電極に印加するスイッチ回路である。
【００２３】
高電圧回路領域９０とは、図２のデータ選択線ドライバ４２及びロウデコーダ４３であり、低電圧回路領域８０とは、センスアンプ／データレジスタ４６やカラムデコーダ４８である。また、高電圧トランジスタとは、高電圧回路領域９０に用いられるトランジスタ、または、１５Ｖ以上の電圧がかかるトランジスタであり、低電圧トランジスタとは、低電圧回路領域８０に用いられるトランジスタ又は、１５Ｖ未満の電圧がかかるトランジスタである。
【００２４】
（素子構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１，図１５乃至図２９に示すように、ソース・ドレイン領域２０，ソース・ドレイン領域２０間の半導体領域上のゲート絶縁膜２，ゲート絶縁膜２上のフローティングゲート電極４，フローティングゲート電極４上にゲート間絶縁膜１２を介して積層されるコントロールゲート電極７を備えるメモリセルトランジスタを含むセルアレイ領域１２０と、素子分離領域３，素子分離領域３で互いに絶縁され，ソース・ドレイン領域２１，ソース・ドレイン領域２１間の半導体領域上の低電圧用ゲート絶縁膜６，低電圧用ゲート絶縁膜６上のフローティングゲート電極４，フローティングゲート電極４上の一部分を開口したゲート間絶縁膜１２，ゲート間絶縁膜１２上のコントロールゲート電極７，コントロールゲート電極７上の金属サリサイド膜１１，金属サリサイド膜１１と電気的に接触するゲートコンタクト（ＣＧ）プラグ２６とを備える低電圧トランジスタを含む低電圧回路領域と、素子分離領域３，素子分離領域３で互いに絶縁され，ソース・ドレイン領域２２，ソース・ドレイン領域２２間の半導体領域上の高電圧用ゲート絶縁膜５，高電圧用ゲート絶縁膜５上のフローティングゲート電極４，フローティングゲート電極４上の一部分を開口したゲート間絶縁膜１２，ゲート間絶縁膜１２上のコントロールゲート電極７，コントロールゲート電極７上の金属サリサイド膜１１，金属サリサイド膜１１と電気的に接触するゲートコンタクト（ＣＧ）プラグ２６とを備える高電圧トランジスタを含む高電圧回路領域とを備え、、金属サリサイド膜１１は、ゲートコンタクト（ＣＧ）プラグ２６直下のみに形成される。
【００２５】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２７に示すように、セルアレイ領域１２０，低電圧回路領域８０，高電圧回路領域９０と絶縁分離する素子分離領域３，素子分離領域３上のコントロールゲート電極７，コントロールゲート電極７と電気的に接触する抵抗コンタクト（ＣＲ）プラグ２９及び抵抗コンタクト（ＣＲ）プラグ２９と電気的に接触する金属サリサイド膜１１を備える抵抗素子を更に備え、金属サリサイド膜１１は、抵抗コンタクト（ＣＲ）プラグ２９直下のみに形成されていても良い。
【００２６】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、図１５及び図１６に示すように、コントロールゲート電極７と電気的に接触する金属サリサイド膜１１を更に備えていても良い。
【００２７】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、図１７乃至図１９，図２２乃至図２４に示すように、ゲートコンタクト（ＣＧ）プラグ２６は、素子分離領域３直上に配置されていても良く、又、抵抗コンタクト（ＣＲ）プラグ２９も、図２６及び図２７に示すように、素子分離領域３直上に配置されていても良い。
【００２８】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２８及び図２９に示すように、セルアレイ領域１２０，低電圧回路領域８０，高電圧回路領域９０と絶縁分離する素子分離領域３，素子分離領域３上のコントロールゲート電極７，コントロールゲート電極７上に電気的に接触する金属サリサイド膜１１を備える配線領域を更に備えていても良い。
【００２９】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２０乃至図２１に示すように、金属サリサイド膜１１は、コントロールゲート電極７と、コントロールゲート電極７上全面において、電気的に接触する構成を備える。
【００３０】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２６に示すように、金属サリサイド膜１１は、コントロールゲート電極７の露出した上面全面において、電気的に接触する構成を備える。
【００３１】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１７乃至図１９に示すように、金属サリサイド膜１１は、コントロールゲート電極７と、コントロールゲート電極７上に形成された金属サリサイドコンタクト領域１４を介して、一部分において電気的に接触する構成を備えていても良い。
【００３２】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２２乃至図２４に示すように、金属サリサイド膜１１は、コントロールゲート電極７と、コントロールゲート電極７上に形成された金属サリサイドコンタクト領域１４を介して、一部分において電気的に接触する構成を備えていても良い。
【００３３】
（メモリセルトランジスタ）
図１５はメモリセルアレイ部分の模式的平面パターン構成図である。
【００３４】
図１６はメモリセルトランジスタの模式的断面構造図であって、図１５のＩ−Ｉ線に沿う模式的断面構造図に相当する。即ち、図１５において、ワード線ＷＬi-1，ＷＬi，ＷＬi+1，ＷＬi+2，ＷＬi+3，…に対して直交する活性領域ＡＡ０，ＡＡ１，ＡＡ２，ＡＡ３，ＡＡ５，…が延伸する列方向における，活性領域（ＡＡ３）上のＮＡＮＤメモリセルストリングの模式的断面構造を表わしている。
【００３５】
メモリセルトランジスタは、図１６に示すように、ソース・ドレイン領域２０と，ソース・ドレイン領域２０間に配置され，ゲート絶縁膜２と，ゲート絶縁膜２上に形成されるフローティングゲート電極４と，フローティングゲート電極４上に第１のゲート間絶縁膜１２を介して積層されるコントロールゲート電極７と，コントロールゲート電極７と電気的に接触する金属サリサイド膜１１とを備える。
【００３６】
金属サリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【００３７】
図１６に示すように、金属シリサイドはポリシリコン層とのみ反応して形成されることから、図１５のセルアレイ領域１４０に金属材料を形成したとしても、その後のポリシリコン層との反応により、ポリシリコンで形成されるコントロールゲート電極７の上部のみに金属サリサイド膜１１が形成される。従って、図１５に示すように、金属シリサイドをセルアレイ領域１４０全面に形成することで、ワード線ＷＬi-1，ＷＬi，ＷＬi+1，ＷＬi+2，ＷＬi+3，…として機能するコントロールゲート電極７上にのみ、金属サリサイド膜１１を容易に形成することができる。
【００３８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、ワード線ＷＬi-1，ＷＬi，ＷＬi+1，ＷＬi+2，ＷＬi+3，…として機能するコントロールゲート電極７上にのみ、金属サリサイド膜１１を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性を同時に実現することができる。
【００３９】
（低電圧トランジスタ）
図１７は低電圧トランジスタの模式的平面パターン構成図であり、コントロールゲート電極７の一部分に金属サリサイドコンタクト領域１４を備えている例である。低電圧トランジスタの拡散領域には、ｎソース・ドレイン領域２１のみが示されているが、ｎ+ソース・ドレイン領域２３については記載を省略している。
【００４０】
図１８は図１７のＩ−Ｉ線に沿う模式的断面構造図を示す。コントロールゲート電極７の一部分のみに金属サリサイドコンタクト領域１４を形成することによって、図１８に示すように、金属サリサイド膜１１は、素子分離領域３上に形成されたコントロールゲート電極７部分に接触している。更に、図１８に示すように、金属サリサイド膜１１は、層間絶縁膜２８中に埋め込まれたゲートコンタクト（ＣＧ）プラグ２６と、バリアメタル２５を介して接続されている。金属サリサイド膜１１は、ゲートコンタクト（ＣＧ）プラグ２６直下にのみ配置されている。
【００４１】
図１７のＩＩ−ＩＩ線に沿う模式的断面構造は、図１９に示すように、素子分離領域（ＳＴＩ）３上に形成されるゲート間絶縁膜１２と、ゲート間絶縁膜１２上に積層されるコントロールゲート電極７と，コントロールゲート電極７と金属サリサイドコンタクト領域１４において電気的に接触する金属サリサイド膜１１とを備える。更に、図１９に示すように、金属サリサイド膜１１は、層間絶縁膜２８中に埋め込まれたゲートコンタクト（ＣＧ）プラグ２６と、バリアメタル２５を介して接続されている。金属サリサイド膜１１は、ゲートコンタクト（ＣＧ）プラグ２６直下にのみ配置されている。
【００４２】
図２０は別の低電圧トランジスタの模式的平面パターン構成図、図２１は図２０のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００４３】
低電圧トランジスタは、図２１に示すように、ソース・ドレイン領域２１と，ソース・ドレイン領域２１間に配置され，低電圧用ゲート絶縁膜６と，低電圧用ゲート絶縁膜６上に形成されるフローティングゲート電極４と，フローティングゲート電極４上に一部分を開口したゲート間絶縁膜１２を介して積層されるコントロールゲート電極７と，コントロールゲート電極７と電気的に接触する金属サリサイド膜１１とを備える。尚、図２１から明らかなように、低電圧トランジスタのソース・ドレインには、ｎソース・ドレイン領域２１よりも接合深さの深いｎ+ソース・ドレイン領域２３も形成される。
【００４４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、低電圧トランジスタのゲートコンタクト直下のみに金属サリサイド膜を形成することで、低電圧トランジスタの高速化・加工容易性を同時に実現することができる。
【００４５】
（高電圧トランジスタ）
図２２は高電圧トランジスタの模式的平面パターン構成図であり、コントロールゲート電極７の一部分に金属サリサイドコンタクト領域１４を備えている例である。高電圧トランジスタの拡散領域には、ｎソース・ドレイン領域２２のみが示されているが、ｎ+ソース・ドレイン領域２４については記載を省略している。
【００４６】
図２３は図２２のＩ−Ｉ線に沿う模式的断面構造図を示す。コントロールゲート電極７の一部分のみに金属サリサイドコンタクト領域１４を形成することによって、図２３に示すように、金属サリサイド膜１１は、素子分離領域３上にゲート間絶縁膜１２を介して形成されたコントロールゲート電極７部分に接触している。更に、図２３に示すように、金属サリサイド膜１１は、層間絶縁膜２８中に埋め込まれたゲートコンタクト（ＣＧ）プラグ２６と、バリアメタル２５を介して接続されている。金属サリサイド膜１１は、ゲートコンタクト（ＣＧ）プラグ２６直下にのみ配置されている。
【００４７】
図２２のＩＩ−ＩＩ線に沿う模式的断面構造は、図１９と同様に表され、素子分離領域（ＳＴＩ）３上に形成されるゲート間絶縁膜１２と、ゲート間絶縁膜１２上に積層されるコントロールゲート電極７と，コントロールゲート電極７と金属サリサイドコンタクト領域１４において電気的に接触する金属サリサイド膜１１とを備える。
【００４８】
図２４は図２２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図を示す。
【００４９】
高電圧トランジスタは、図２４に示すように、ソース・ドレイン領域２２と，ソース・ドレイン領域２２間に配置され，高電圧用ゲート絶縁膜５と，高電圧用ゲート絶縁膜５上に形成されるフローティングゲート電極４と，フローティングゲート電極４上に一部分を開口したゲート間絶縁膜１２を介して積層されるコントロールゲート電極７と，コントロールゲート電極７と電気的に接触する金属サリサイド膜１１とを備える。尚、図２４から明らかなように、高電圧トランジスタのソース・ドレインには、ｎソース・ドレイン領域２２よりも接合深さの深いｎ+ソース・ドレイン領域２４も形成される。
【００５０】
図２５は、図２４とは別の高電圧トランジスタにおいて、図２０と同様に、コントロールゲート電極７の上部全面に金属サリサイドコンタクト領域１４を備える場合において、図２２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図を示す。
【００５１】
図２５に示す高電圧トランジスタは、ソース・ドレイン領域２２と，ソース・ドレイン領域２２間に配置され，高電圧用ゲート絶縁膜５と，高電圧用ゲート絶縁膜５上に形成されるフローティングゲート電極４と，フローティングゲート電極４上に一部分を開口したゲート間絶縁膜１２を介して積層されるコントロールゲート電極７と，コントロールゲート電極７と電気的に接触する金属サリサイド膜１１と、金属サリサイド膜１１とバリアメタル２５を介して接触するゲートコンタクト（ＣＧ）プラグ２６とを備える。バリアメタル２５及びゲートコンタクト（ＣＧ）プラグ２６は、ダマシンプロセス等の通常の電極形成工程によって、層間絶縁膜２８に埋め込まれている。金属サリサイド膜１１は、ゲートコンタクト（ＣＧ）プラグ２６直下にのみ配置されている。図２５の構造例では、ゲートコンタクト（ＣＧ）プラグ２６は、素子分離領域３直上ではなく、活性領域直上に配置される。
【００５２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、高電圧トランジスタのゲートコンタクト直下のみに金属サリサイド膜を形成することで、高電圧トランジスタの高耐圧化・高速化・加工容易性を同時に実現することができる。
【００５３】
（抵抗素子）
図２６は、抵抗素子領域の模式的平面パターン構造図であり、コントロールゲート電極７の一部分に金属サリサイドコンタクト領域１４を備える。図２７は、図２６のＩ−Ｉ線に沿う模式的素子断面構造図を示す。
【００５４】
抵抗素子は、図２６乃至図２７に示すように、素子分離領域３と，素子分離領域３上に形成されたゲート間絶縁膜１２と、ゲート間絶縁膜１２上に形成されたコントロールゲート電極７と，コントロールゲート電極７上に金属サリサイドコンタクト領域１４を介して電気的に接触する金属サリサイド膜１１とを備える。更に、図２７に示すように、金属サリサイド膜１１は、層間絶縁膜２８中に埋め込まれた抵抗コンタクト（ＣＲ）プラグ２９と、バリアメタル２５を介して接続されている。金属サリサイド膜１１は、抵抗コンタクト（ＣＲ）プラグ２９直下にのみ配置されている。
【００５５】
ポリシリコンで形成されるコントロールゲート電極７を、図２６に示すように、ストライプ状に加工し、ポリシリコンで形成されるコントロールゲート電極７の抵抗率を制御することによって、抵抗素子を得ることができる。
【００５６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、抵抗素子を形成するコントロールゲート電極７のゲートコンタクト直下のみに金属サリサイド膜を形成することで、抵抗素子の高速化・加工容易性を同時に実現することができる。
【００５７】
（配線領域）
図２８は、配線領域の模式的平面パターン構造図であり、コントロールゲート電極７の全面に金属サリサイドコンタクト領域１４を備える。図２９は、図２８のＩＩ−ＩＩ線に沿う模式的素子断面構造図を示す。
【００５８】
配線領域は、図２８乃至図２９に示すように、素子分離領域３と，素子分離領域３上に形成されたゲート間絶縁膜１２と、ゲート間絶縁膜１２上に形成されたコントロールゲート電極７と，コントロールゲート電極７上全面に電気的に接触する金属サリサイド膜１１とを備える。ポリシリコンで形成されるコントロールゲート電極７を、図２８に示すように、ストライプ状に加工し、配線領域を得ることができる。尚、図２８の構造において、素子分離領域３上に形成されたゲート間絶縁膜１２は必ずしも必要ではなく、エッチング等で剥離されていても良い。その場合には、素子分離領域３上に直接コントロールゲート電極７が配置される構造となる。
【００５９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、配線領域を形成するコントロールゲート電極７の全面に金属サリサイド膜を形成することで、配線領域の高速化・加工容易性を同時に実現することができる。
【００６０】
（製造方法）
（Ａ）ゲート加工工程
図３乃至図６に、ＮＡＮＤ型フラッシュメモリにおける各素子のゲート加工後の断面図を示す。図３はメモリセルトランジスタの模式的断面構造図、図４は低電圧トランジスタの模式的断面構造図、図５は高電圧トランジスタの模式的断面構造図、図６は、抵抗素子の模式的断面構造図を示す。
【００６１】
（ａ）まず、高電圧トランジスタの高電圧用ゲート絶縁膜５を形成する。
【００６２】
（ｂ）次に、メモリセルトランジスタのゲート絶縁膜２と低電圧トランジスタの低電圧用ゲート絶縁膜６をメモリセルアレイ領域と低電圧回路領域に形成する。
【００６３】
（ｃ）次に、フローティングゲート用ポリシリコン層を、メモリセルトランジスタのゲート絶縁膜２上、低電圧用トランジスタの低電圧用ゲート絶縁膜６上、高電圧トランジスタの高電圧用ゲート絶縁膜５上に堆積し、フローティングゲート電極４を形成する。
【００６４】
（ｄ）次に、素子分離領域３を形成する。ここで、素子分離領域３はメモリセルアレイ領域においても活性領域間の素子分離のために形成されることは勿論である。図３は、活性領域に沿う列方向における断面構造のため、素子分離領域３は現れていない。
【００６５】
（ｅ）次に、ゲート間絶縁膜１２をメモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面に堆積する。
【００６６】
（ｆ）次に、低電圧トランジスタと高電圧トランジスタのフローティングゲート電極４上のゲート間絶縁膜１２の一部を、エッチングにより開口する。
【００６７】
（ｇ）次に、コントロールゲート用のポリシリコン層を、メモリセルトランジスタのゲート間絶縁膜上，高電圧トランジスタ及び低電圧トランジスタの一部分開口されたゲート間絶縁膜上，及び抵抗素子のゲート間絶縁膜１２上に堆積する。
【００６８】
（ｈ）次に、リソグラフィ技術とエッチング技術を用いて、メモリセルトランジスタにおけるコントロールゲート電極７，ゲート間絶縁膜１２，フローティングゲート電極４，ゲート絶縁膜２からなる積層ゲート構造を形成する。同様に、低電圧トランジスタにおけるコントロールゲート電極７，一部開口したゲート間絶縁膜１２，フローティングゲート電極４，ゲート絶縁膜６からなる積層ゲート構造を形成する。同様に、高電圧トランジスタにおけるコントロールゲート電極７，一部開口したゲート間絶縁膜１２，フローティングゲート電極４，ゲート絶縁膜５からなる積層ゲート構造を形成する。同様に、抵抗素子におけるコントロールゲート電極７、素子分離領域３上のゲート間絶縁膜１２からなる積層構造を形成する。
【００６９】
（ｈ）次に、イオン注入及び熱処理工程により、メモリセルトランジスタのｎソース・ドレイン領域２０、低電圧トランジスタのｎソース・ドレイン領域２１、高電圧トランジスタのｎソース・ドレイン領域２２を形成し、図３乃至図６に示す構造を得る。
【００７０】
（Ｂ）側壁絶縁膜８及びライナー絶縁膜９の形成工程
図３乃至図６に示したＮＡＮＤ型フラッシュメモリにおける各素子のゲート加工後、側壁絶縁膜８及びライナー絶縁膜９を形成した工程断面図を図７乃至図１０に示す。図７はメモリセルトランジスタの模式的断面構造図、図８は低電圧トランジスタの模式的断面構造図、図９は高電圧トランジスタの模式的断面構造図、図１０は、抵抗素子の模式的断面構造図を示す。側壁絶縁膜８及びライナー絶縁膜９は、フローティングゲート電極４及びコントロールゲート電極７とエッチング選択比が得られる絶縁膜であることが望ましい。又、ライナー絶縁膜９は、側壁絶縁膜８に対し、エッチング選択比が得られる絶縁膜であることが望ましく、積層構造であってもよい。
【００７１】
（ｉ）図３乃至図６に示した工程後、酸化膜等で形成される側壁絶縁膜８を、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面に堆積する。
【００７２】
（ｊ）次に、選択エッチング技術を用いて、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ及び抵抗素子のゲート側壁構造を形成する。このとき、低電圧トランジスタのソース・ドレイン領域の一部分、及び高電圧トランジスタのソース・ドレイン領域の一部分を開口する。
【００７３】
（ｋ）次に、イオン注入及び熱処理工程により、低電圧トランジスタのｎ+ソース・ドレイン領域２３、高電圧トランジスタのｎ+ソース・ドレイン領域２４を形成する。
【００７４】
（ｌ）次に、窒化膜等で形成されるライナー絶縁膜９を、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面に堆積し、図７乃至図１０に示す構造を得る。
【００７５】
（Ｃ）層間絶縁膜１３及びバリア絶縁膜１０の形成工程
図７乃至図１０に示した側壁絶縁膜８及びライナー絶縁膜９を形成後、層間絶縁膜１３及びバリア絶縁膜１０を形成した工程断面図を図１１乃至図１４に示す。図１１はメモリセルトランジスタの模式的断面構造図、図１２は低電圧トランジスタの模式的断面構造図、図１３は高電圧トランジスタの模式的断面構造図、図１４は、抵抗素子の模式的断面構造図を示す。
【００７６】
（ｍ）図７乃至図１０に示した工程後、層間絶縁膜１３を、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面に堆積する。
【００７７】
（ｎ）次に、ＣＭＰ（化学的機械研磨技術）等の平坦化技術を用いて、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面をライナー絶縁膜９まで平坦化させる。
【００７８】
（ｏ）次に、平坦化されたメモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子の各領域上全面に金属サリサイド抑制膜となるバリア絶縁膜１０を堆積し、図１１乃至図１４に示す構造を得る。
【００７９】
（Ｄ）金属サリサイド膜１１の形成工程
図１１乃至図１４に示した層間絶縁膜１３及びバリア絶縁膜１０を形成後、金属サリサイド膜１１を、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタ、抵抗素子、配線領域の各領域上全面に形成した工程図を図１５乃至図２９に示す。図１５はメモリセルアレイ部分の模式的平面パターン構成図、図１６はメモリセルトランジスタの模式的断面構造図、図１７は低電圧トランジスタの模式的平面パターン図、図１８は図１７のＩ−Ｉ線に沿う模式的断面構造図、図１９は図１７のＩＩ−ＩＩ線に沿う模式的断面構造図、図２０は別の低電圧トランジスタの模式的平面パターン図、図２１は図２０のＩ−Ｉ線に沿う模式的断面構造図、図２２は高電圧トランジスタの模式的平面パターン図、図２３は図２２のＩ−Ｉ線に沿う模式的断面構造図、図２４は図２２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、図２５は、図２２において、図２０と同様に金属サリサイドコンタクト領域１４がコントロールゲート電極７上全面に形成された別の高電圧トランジスタの、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、図２６は、抵抗素子の模式的平面パターン図、図２７は図２６のＩ−Ｉ線に沿う模式的断面構造図、図２８は配線領域の模式的平面パターン図、図２９は図２８のＩＩ−ＩＩ線に沿う模式的断面構造図をそれぞれ示す。
【００８０】
（ｐ）図１１乃至図１４に示した工程後、リソグラフィ技術とエッチング技術を用いて、
コントロールゲート電極７上に金属サリサイド膜１１を形成する。金属サリサイド膜１１を形成する領域は、図１５乃至図１６に示すようにメモリセルトランジスタのゲート電極上全面と、図１７乃至図２１に示すように低電圧トランジスタのコントロールゲート電極７上の金属サリサイドコンタクト領域１４、図２２乃至図２５にしめすように高電圧トランジスタのコントロールゲート電極７上の金属サリサイドコンタクト領域１４、図２６乃至図２７に示すように抵抗素子を形成するコントロールゲート電極７上の金属サリサイドコンタクト領域１４、図２８乃至図２９に示すように配線領域を形成するコントロールゲート電極７上全面の形成される金属サリサイドコンタクト領域１４である。
【００８１】
低電圧トランジスタのコントロールゲート電極７上の金属サリサイドコンタクト領域１４は、図１７乃至図１９に示すように、コントロールゲート電極７の一部分に形成される例と、図２０乃至図２１に示すように、コントロールゲート電極７の全面に形成される例が存在する。同様に、高電圧トランジスタのコントロールゲート電極７上の金属サリサイドコンタクト領域１４は、図２２乃至図２４に示すように、コントロールゲート電極７の一部分に形成される例と、図２５に示すように、コントロールゲート電極７の全面に形成される例が存在する。
【００８２】
（ｑ）次に、一般的なコンタクト形成工程と配線形成工程を実施する。
【００８３】
ゲートコンタクトＣＧは、必ず金属サリサイド膜１１上に形成されるため、よりコンタクト形成時の選択比を得ることができる。
【００８４】
（ＮＡＮＤ型）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３０に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備える。
【００８５】
ＮＡＮＤセルユニット６０は、図３０に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００８６】
本発明の第１の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート電極７からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのｎソース・ドレイン領域２０を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬj-1，ＢＬj, ＢＬj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット６０が構成され、これらのＮＡＮＤセルユニット６０は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。
【００８７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型フラッシュメモリにおいて、ワード線と各種素子のゲートコンタクト直下のみに金属サリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【００８８】
[第２実施の形態]
（ＡＮＤ型）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３１に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。
【００８９】
ＡＮＤセルユニット６２は、図３１に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
【００９０】
図３１において、点線で囲まれた６２がＡＮＤセルユニットを示す。ＡＮＤセルユニット６２内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図３１に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット６２では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
【００９１】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、ＡＮＤ型フラッシュメモリにおいて、ワード線と各種素子のゲートコンタクト直下のみに金属サリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【００９２】
[第３の実施の形態]
（ＮＯＲ構成）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３２に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。
【００９３】
図３２において、点線で囲まれた６４がＮＯＲセルユニットを示す。ＮＯＲセルユニット６４内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2・・・に接続されている。更に、ビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット６４が配列されており、各ワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット６４間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【００９４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＯＲ型フラッシュメモリにおいて、ワード線と各種素子のゲートコンタクト直下のみに金属サリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【００９５】
[第４の実施の形態]
（２トランジスタ／セル型）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３３に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。
【００９６】
本発明の第４の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート電極７からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域２０の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域２０の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート電極７に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【００９７】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、２トランジスタ／セル型フラッシュメモリにおいて、ワード線と各種素子のゲートコンタクト直下のみに金属サリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【００９８】
[第５の実施の形態]
（３トランジスタ／セル型）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３４に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。
【００９９】
本発明の第５の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート電極７からなるスタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート電極７に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０１００】
本発明の第５の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。
【０１０１】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、３トランジスタ／セル型フラッシュメモリにおいて、ワード線と各種素子のゲートコンタクト直下のみに金属サリサイド膜を形成することで、メモリセルトランジスタの高速化・高集積化・加工容易性と、低電圧トランジスタの高速化・加工容易性と、高電圧トランジスタの高耐圧化・高速化・加工容易性と、抵抗素子及び配線領域の高速化・加工容易性とを同時に実現することができる。
【０１０２】
[応用例]
本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置の応用例を図３５に示す。図３５は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図３５に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１０３】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１０４】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１０５】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１０６】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１０７】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１０８】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１０９】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１１０】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１１】
第１乃至第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０１１２】
更に又、第１乃至第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１１３】
又、第１乃至第５の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ，高電圧用トランジスタ，低電圧用トランジスタのゲート電極部分に金属サリサイドを形成する構造を特に説明したが、メモリセルトランジスタ，高電圧用トランジスタ，低電圧用トランジスタのいずれにおいても、ソース・ドレイン領域に金属サリサイドを形成する構造と組み合わせることも可能である。
【０１１４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置の模式的全体平面パターンブロック構成図。
【図２】本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置のより詳細な模式的全体平面パターンブロック構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルトランジスタの模式的素子断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、低電圧トランジスタの模式的素子断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、高電圧トランジスタの模式的素子断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、抵抗素子の模式的素子断面構造図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルトランジスタの模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、低電圧トランジスタの模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、高電圧トランジスタの模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、抵抗素子の模式的素子断面構造図。
【図１１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルトランジスタの模式的素子断面構造図。
【図１２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、低電圧トランジスタの模式的素子断面構造図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、高電圧トランジスタの模式的素子断面構造図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、抵抗素子の模式的素子断面構造図。
【図１５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルアレイ領域における模式的平面パターン構造図。
【図１６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、メモリセルトランジスタの模式的素子断面構造図。
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、低電圧トランジスタの模式的平面パターン構造図。
【図１８】図１７のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１９】図１７のＩＩ−ＩＩ線に沿う模式的素子断面構造図。
【図２０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、別の低電圧トランジスタの模式的平面パターン構造図。
【図２１】図２０のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、高電圧トランジスタの模式的平面パターン構造図。
【図２３】図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２４】図２２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図。
【図２５】別の高電圧トランジスタにおいて、図２０と同様に、コントロールゲート電極７の上部全面に金属サリサイドコンタクト領域１４を備える、図２２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図。
【図２６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、抵抗素子の模式的平面パターン構造図。
【図２７】図２６のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２８】本発明の第１の実施の形態の不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、配線領域の模式的平面パターン構造図。
【図２９】図２８のＩＩ−ＩＩ線に沿う模式的素子断面構造図。
【図３０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＮＡＮＤ型メモリセルアレイの回路構成例。
【図３１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＡＮＤ型メモリセルアレイの回路構成例。
【図３２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＮＯＲ型メモリセルアレイの回路構成例。
【図３３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、２トランジスタ／セル型メモリセルアレイの回路構成例。
【図３４】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、３トランジスタ／セル型メモリセルアレイの回路構成例。
【図３５】本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置の応用例であって、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図。
【符号の説明】
【０１１６】
２…ゲート絶縁膜    
３…素子分離領域（ＳＴＩ）    
４…フローティングゲート電極  
５…高電圧用ゲート絶縁膜  
６…低電圧用ゲート絶縁膜  
７…コントロールゲート電極  
１１…金属サリサイド膜
１２…ゲート間絶縁膜  
１３，２８…層間絶縁膜
１４…金属サリサイドコンタクト領域
２０…ｎソース・ドレイン領域
２１…ｎソース・ドレイン領域
２２…ｎソース・ドレイン領域
２３…ｎ+ソース・ドレイン領域
２４…ｎ+ソース・ドレイン領域
２５，２７…バリア絶縁膜
２６…ゲートコンタクト（ＣＧ）プラグ
２９…抵抗コンタクト（ＣＲ）プラグ
３０…メモリセルアレイ
５０…不揮発性半導体記憶装置
６０…ＮＡＮＤセルユニット
６２…ＡＮＤセルユニット
６４…ＮＯＲセルユニット
８０…低電圧回路領域
９０…高電圧回路領域
１００…その他の回路領域    
１２０，１４０…セルアレイ領域
【図１】
2007027666.tif 000003
【図２】
2007027666.tif 000004
【図３】
2007027666.tif 000005
【図４】
2007027666.tif 000006
【図５】
2007027666.tif 000007
【図６】
2007027666.tif 000008
【図７】
2007027666.tif 000009
【図８】
2007027666.tif 000010
【図９】
2007027666.tif 000011
【図１０】
2007027666.tif 000012
【図１１】
2007027666.tif 000013
【図１２】
2007027666.tif 000014
【図１３】
2007027666.tif 000015
【図１４】
2007027666.tif 000016
【図１５】
2007027666.tif 000017
【図１６】
2007027666.tif 000018
【図１７】
2007027666.tif 000019
【図１８】
2007027666.tif 000020
【図１９】
2007027666.tif 000021
【図２０】
2007027666.tif 000022
【図２１】
2007027666.tif 000023
【図２２】
2007027666.tif 000024
【図２３】
2007027666.tif 000025
【図２４】
2007027666.tif 000026
【図２５】
2007027666.tif 000027
【図２６】
2007027666.tif 000028
【図２７】
2007027666.tif 000029
【図２８】
2007027666.tif 000030
【図２９】
2007027666.tif 000031
【図３０】
2007027666.tif 000032
【図３１】
2007027666.tif 000033
【図３２】
2007027666.tif 000034
【図３３】
2007027666.tif 000035
【図３４】
2007027666.tif 000036
【図３５】
2007027666.tif 000037