(57)【要約】【課題】ヒューズ素子の未切断か切断かを精度良く判定し、信頼性の向上と低消費電力化を図る。【解決手段】NMOS３４−１，３４−２のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によって、ヒューズ素子３５−２の未切断か切断かをヒューズ状態判定回路３０Ａで判定して、結果をラッチ回路３０Ｂに保持し、その判定動作後は、ペアNMOS３４−１，３４−２のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路２０を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子３５−２に切り残しがあって未切断状態の場合でも、（抵抗素子３５−１の抵抗R35-1＜ヒューズ素子未切断抵抗R34-2）であれば、未切断か切断かを的確に判定できる。【選択図】図１
2007088174.tif 000002
【特許請求の範囲】
【請求項１】
入力パルスを入力し、前記入力パルスを遅延した第１のパルス、及び前記第１のパルスを遅延した第２のパルスを出力すると共に、前記入力パルスの前縁から、前記第２のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第３のパルスを出力する制御回路と、
第１の電源ノードと第２の電源ノードとの間に接続され、前記第３のパルスにより活性化されて前記第３のパルスのパルス幅時間の間、バイアス電圧を出力するバイアス回路と、
前記第１の電源ノードと前記第２の電源ノードとの間に直列に接続された第１のトランジスタ、第１の出力ノード、第２のトランジスタ、及び抵抗素子と、前記第１の電源ノードと前記第２の電源ノードとの間に直列に接続された第３のトランジスタ、第２の出力ノード、第４のトランジスタ、及びヒューズ素子とを有し、前記第１及び第３のトランジスタは、前記第１のパルスにより活性化されてオン状態になり、前記第２及び第４のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さいヒューズ状態判定回路と、
前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第２のパルスにより活性化されて、前記第１の出力ノードと前記第２の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断／未切断状態を示すトリミング情報を保持するラッチ回路と、
を備えたことを特徴とするヒューズトリミング回路。
【請求項２】
請求項１記載のヒューズトリミング回路において、
前記第１のトランジスタと前記第１の出力ノードとの間に並列に接続され、前記第１のパルスを反転した反転パルスにより活性化される第１のキャパシタと、
前記第１の出力ノードと前記第２のトランジスタとの間に並列に接続され、前記第２の出力ノードの電圧が高レベルへ遷移したときに活性化される第２のキャパシタと、
前記第３のトランジスタと前記第２の出力ノードとの間に並列に接続され、前記反転パルスにより活性化される第３のキャパシタと、
前記第２の出力ノードと前記第４のトランジスタとの間に並列に接続され、前記第１の出力ノードの電圧が高レベルへ遷移したときに活性化される第４のキャパシタと、
を設けたことを特徴とするヒューズトリミング回路。
【請求項３】
請求項１又は２記載のヒューズトリミング回路と、
前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第１又は第２の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまで、リセット信号を出力するリセット回路と、
一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第４のパルスを発生するパルス発生回路と、
前記リセット信号及び前記第４のパルスの論理積を求め、この論理積に対応する前記入力パルスを出力して、前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路と、
を備えたことを特徴とするヒューズトリミング回路。
【請求項４】
請求項１又は２記載のヒューズトリミング回路と、
前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第１又は第２の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまでリセット信号を出力するリセット回路と、
前記ヒューズトリミング回路内の前記制御回路から出力される前記第３のパルスを反転させた第５のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をラッチして出力用トリミング情報として保持し、この保持した出力用トリミング情報に誤りが生じたことを検出したときには、前記制御回路から再度出力される前記第５のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度ラッチして前記出力用トリミング情報の誤りを訂正する誤り訂正回路と、
前記ラッチ回路に保持された前記トリミング情報と前記誤り訂正回路に保持された前記出力用トリミング情報とを比較して、前記トリミング情報の誤りの有無を検出し、前記トリミング情報の誤りを検出したときには前記第３のパルスに基づいて誤り検出信号を出力する誤り検出回路と、
一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第４のパルスを発生する第１のパルス発生回路と、
前記誤り検出信号を入力すると、所定のパルス幅の誤り訂正パルスを発生する第２のパルス発生回路と、
前記第４のパルス、前記リセット信号及び前記誤り訂正パルスの論理積を求め、この論理積に対応する前記入力パルスを出力して前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路と、
を備えたことを特徴とするヒューズトリミング回路。
【請求項５】
前記誤り訂正回路は、
前記ヒューズトリミング回路内の前記制御回路から出力される前記第３のパルスを反転させた第５のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をそれぞれラッチして保持する複数のラッチ手段と、
前記複数のラッチ手段にそれぞれ保持されている前記複数のトリミング情報の多数決論理を求めて出力用トリミング情報を出力する多数決論理手段と、
前記複数のラッチ手段にそれぞれ保持されている前記複数のトリミング情報を比較してこれらの誤りを検出する誤り検出手段と、
前記誤り検出手段により前記トリミング情報の誤りを検出したときには、前記制御回路から再度出力される前記第５のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度、前記複数のラッチ手段にラッチさせて前記出力用トリミング情報の誤りを訂正させる訂正手段と、
を有することを特徴とする請求項４記載のヒューズトリミング回路。
【請求項６】
前記第１、第２、第３、第４のトランジスタは、MOSトランジスタで構成され、前記第１、第２、第３、第４のキャパシタは、MOSキャパシタで構成されていることを特徴とする請求項２〜５のいずれか１項に記載のヒューズトリミング回路。
【請求項７】
第１の電位レベルの電圧が印加される第１のノードと、
前記第１の電位レベルよりも低い電圧が印加される第２のノードと、
入力信号を遅延して出力する制御回路と、
前記第１及び第２のノードと接続され、バイアス電圧を出力するバイアス回路と、
前記第１のノード及び第３のノード間に設けられ、前記制御回路の出力により前記第１及び第３のノード間を導通状態とする第１のトランジスタと、
前記第３のノード及び第４のノード間に設けられ、前記バイアス電圧により前記第３及び第４のノード間を導通状態とする第２のトランジスタと、
前記第４及び第２のノード間に設けられるヒューズと、
前記第３のノード及び出力ノード間に設けられ、前記第３のノードに与えられる電位レベルを保持するラッチ回路とにより構成されることを特徴とするヒューズトリミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体集積回路において半導体基板に形成したヒューズ素子を使用してトリミングを行うヒューズトリミング回路に関するものである。
【背景技術】
【０００２】
従来、半導体基板に形成したヒューズ素子を使用してトリミングを行うヒューズトリミング回路に関する技術として、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】米国特許第４，５３２，６０７号明細書
【特許文献２】米国特許第５，７３１，７３３号明細書
【特許文献３】発明協会公開技報公技番号２００１−６２１５号
【０００４】
図１０は、特許文献３に記載された従来のヒューズトリミング回路を示す回路図である。
このヒューズトリミング回路は、Pチャネル型MOSトランジスタ（以下「PMOS」という。）１ａ，１ｂ、抵抗素子１ｃ及びヒューズ素子１ｄで構成される抵抗検知部１と、PMOS２ａ，２ｂ及びNチャネル型MOSトランジスタ２ｃ，２ｄ，２ｅ，２ｆで構成される増幅回路部２とから構成されている。
【０００５】
抵抗検知部１では、抵抗素子１cとヒューズ素子１dとの抵抗差が、ノードNa,Nbに電圧差となって現れる。ノードNa,Nbの電圧差は、増幅回路部２で増幅され、ノードNdより出力される。抵抗素子１cとヒューズ素子１dの抵抗値（以下単に「抵抗」という。）をR1c，R1dとすると、ヒューズ素子１dを切った場合、R1c＜R1dとなり、（ノードNa上の電圧VNa＜ノードNb上の電圧VNb）となるので、増幅回路部２によってノードNdの電圧が下がる。これにより、出力端子ZOUTには低レベル（以下「L」という。）の信号が出力される。
【０００６】
ヒューズ素子１ｄを切らない場合、R1c＞R1dとなるように設定しておけば、VNa＞VNbとなるので、増幅回路部２によってノードNdの電圧が上がる。これにより、出力端子ZOUTには高レベル（以下「H」という。）の信号が出力される。ヒューズ素子１ｄに切り残しがあった場合（即ち、不完全な切断のために未切断状態になっている場合）でも、抵抗素子１ｃの抵抗R1cを閾値として、R1c＜R1dであれば、出力端子ZOUTの信号によって、ヒューズ情報により制御される回路を制御できる。半導体集積回路のパワーオン時に、イネーブル信号EnabLeにより増幅回路部２を活性化することにより、ヒューズ情報を回路動作に利用できる。従って、ヒューズ素子１ｄに切り残しがあった場合でも、回路誤動作を防止することができる。
【０００７】
又、特許文献１、２にも、ヒューズ素子と抵抗素子とが並列状態に接続され、そのヒューズ素子と抵抗素子とに流れる電流を比較することにより、ヒューズ素子の切断状態を検出し、この検出結果をラッチする技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１〜３のような従来のヒューズトリミング回路では、次の（Ａ）、（Ｂ）のような課題があった。
【０００９】
（Ａ）  例えば、図１０の回路において、ヒューズ素子１ｄの切り残しがあった場合（即ち、不完全な切断のために未切断状態になっている場合）でも、（抵抗素子１ｃの抵抗R1c＜ヒューズ素子１ｄの抵抗R1d)であれば、正常に回路動作する。ところが、PMOS１ｂ及びヒューズ素子１ｄが、電源電圧（以下「VDD」という。）ノードとグランド（以下「GND」という。）との間に直列に接続されているので、PMOS１ｂを介してヒューズ素子１ｄの切り残し部分に電流が流れ続ける。ヒューズ素子１ｄの切り残し部分に電流が流れ続けると、徐々に再び繋がり、ヒューズ素子１ｄの抵抗R1dが徐々に下がる危険性がある。そのため、長時間使用続けると、正常な回路動作が誤動作してしまうという信頼性上の課題がある。
【００１０】
（Ｂ）  イネーブル信号EnabLeをLに下げてNMOS２ｅをオフ状態にしても、抵抗素子１ｃ及び切り残したヒューズ素子１ｄに定常電流が流れ続けるので、例えば、低消費電力型の大規模半導体集積回路（以下「LSI」という。）には向かない。
【課題を解決するための手段】
【００１１】
本発明の内の請求項１、２、６に係る発明のヒューズトリミング回路では、制御回路と、バイアス回路と、ヒューズ状態判定回路と、ラッチ回路とを備えている。
【００１２】
前記制御回路は、入力パルスを入力し、前記入力パルスを遅延した第１のパルス、及び前記第１のパルスを遅延した第２のパルスを出力すると共に、前記入力パルスの前縁から、前記第２のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第３のパルスを出力する回路である。前記バイアス回路は、第１の電源ノードと第２の電源ノードとの間に接続され、前記第３のパルスにより活性化されて前記第３のパルスのパルス幅時間の間、バイアス電圧を出力する回路である。
【００１３】
前記ヒューズ状態判定回路は、前記第１の電源ノードと前記第２の電源ノードとの間に直列に接続された第１のトランジスタ、第１の出力ノード、第２のトランジスタ、及び抵抗素子と、前記第１の電源ノードと前記第２の電源ノードとの間に直列に接続された第３のトランジスタ、第２の出力ノード、第４のトランジスタ、及びヒューズ素子とを有している。そして、前記第１及び第３のトランジスタは、前記第１のパルスにより活性化されてオン状態になり、前記第２及び第４のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さく設定されている。
【００１４】
前記ラッチ回路は、前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第２のパルスにより活性化されて、前記第１の出力ノードと前記第２の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断／未切断状態を示すトリミング情報を保持する回路である。
【００１５】
請求項３、６に係る発明のヒューズトリミング回路では、請求項１のヒューズトリミング回路と、前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第１又は第２の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまで、リセット信号を出力するリセット回路と、一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第４のパルスを発生するパルス発生回路と、前記リセット信号及び前記第４のパルスの論理積を求め、この論理積に対応する前記入力パルスを出力して、前記ヒューズトリミング回路中の前記制御回路に与えるゲート回路とを備えている。
【００１６】
請求項４、５、６に係る発明のヒューズトリミング回路では、請求項１のヒューズトリミング回路と、リセット回路と、誤り訂正回路と、誤り検出回路と、第１、第２のパルス発生回路と、ゲート回路とを備えている。
【００１７】
前記リセット回路は、前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第１又は第２の電源ノードに対する電源電圧の投入時に、前記電源電圧が、前記ラッチ回路がラッチ動作可能な電圧に達するまでリセット信号を出力する回路である。
【００１８】
前記誤り訂正回路は、前記ヒューズトリミング回路内の前記制御回路から出力される前記第３のパルスを反転させた第５のパルスに基づき、前記ヒューズトリミング回路内の前記ラッチ回路に保持されている前記トリミング情報をラッチして出力用トリミング情報として保持し、この保持した出力用トリミング情報に誤りが生じたことを検出したときには、前記制御回路から再度出力される前記第５のパルスに基づき、前記ラッチ回路に保持されている前記トリミング情報を再度ラッチして前記出力用トリミング情報の誤りを訂正する回路である。
【００１９】
前記誤り検出回路は、前記ラッチ回路に保持された前記トリミング情報と前記誤り訂正回路に保持された前記出力用トリミング情報とを比較して、前記トリミング情報の誤りの有無を検出し、前記トリミング情報の誤りを検出したときには前記第３のパルスに基づいて誤り検出信号を出力する回路である。前記第１のパルス発生回路は、一定の論理レベルの入力信号が入力され、前記入力信号の論理レベルが遷移すると、所定のパルス幅の第４のパルスを発生する回路である。
【００２０】
前記第２のパルス発生回路は、前記誤り検出信号を入力すると、所定のパルス幅の誤り訂正パルスを発生する回路である。前記ゲート回路は、前記第４のパルス、前記リセット信号及び前記誤り訂正パルスの論理積を求め、この論理積に対応する前記入力パルスを出力して前記ヒューズトリミング回路中の前記制御回路に与える回路である。
【００２１】
本発明の内の請求項７に係る発明のヒューズトリミング回路では、第１の電位レベルの電圧が印加される第１のノードと、前記第１の電位レベルよりも低い電圧が印加される第２のノードと、入力信号を遅延して出力する制御回路と、前記第１及び第２のノードと接続され、バイアス電圧を出力するバイアス回路と、前記第１のノード及び第３のノード間に設けられ、前記制御回路の出力により前記第１及び第３のノード間を導通状態とする第１のトランジスタと、前記第３のノード及び第４のノード間に設けられ、前記バイアス電圧により前記第３及び第４のノード間を導通状態とする第２のトランジスタと、前記第４及び第２のノード間に設けられるヒューズと、前記第３のノード及び出力ノード間に設けられ、前記第３のノードに与えられる電位レベルを保持するラッチ回路とにより構成されている。
【発明の効果】
【００２２】
請求項１、６に係る発明によれば、抵抗素子とヒューズ素子の抵抗値の大小関係で決まる、第２と第４のトランジスタに流れる電流値の大小関係により、ヒューズ素子が未切断か切断かの状態を判定してこの判定結果をラッチ回路で保持する構成にしたので、ヒューズ素子に切り残しがあった場合でも、抵抗素子の抵抗値がヒューズ素子切断抵抗値よりも小さければ、抵抗素子の未切断か切断かの状態を的確に判定することができる。更に、判定動作後は、バイアス電圧を発生させるバイアス回路を停止させ、第２及び第４のトランジスタをオフ状態にする構成にしたので、ヒューズ素子の未切断か切断かの状態を判定するときのみだけ、ヒューズ素子切り残し部分に電流が流れる。そのため、電流を流し続けた場合に起こり得る切断ヒューズ素子が徐々に再び繋がりヒューズ素子切断抵抗値が徐々に下ってしまう危険を排除し、長時間使用続けると正常回路動作が誤動作してしまう信頼性上の問題を無くすことができる。しかも、ヒューズ素子の未切断か切断かの状態を判定するときのみだけ回路電流が流れ、それ以外の回路の定常電流をゼロにすることができるので、電力消費量を低減でき、低消費電力LSI等に好適である。
【００２３】
請求項２に係る発明によれば、第１〜第４のキャパシタを設けたので、第１〜第４のトランジスタのスイッチングノイズを防止でき、ヒューズ状態の判定精度及び信頼性を向上できる。
【００２４】
請求項３に係る発明によれば、電源投入時にリセット回路から出力されるリセット信号と、パルス発生回路から発生する第４のパルスとの論理積を、ゲート回路により求め、この論理積に対応する入力パルスを制御回路に与えて判定動作等を制御する構成にしたので、電源投入時に自動的にヒューズ素子が未切断か切断かを判定してトリミング情報を得ることができ、更に、電源投入後に入力信号の制御によって再度ヒューズ素子が未切断か切断かを判定してトリミング情報を得ることもできる。
【００２５】
請求項４、５に係る発明によれば、誤り検出回路、及び誤り訂正回路を設けたので、誤り訂正回路に保存されていたトリミング情報が誤りを起こした場合は、その誤りを自己訂正でき、ラッチ回路に保存されていたトリミング情報が誤りを起こした場合は、再度、ヒューズ素子が未切断か切断かを判定して誤り情報を自己訂正することができるので、信頼性をより向上できる。
【００２６】
請求項７に係る発明によれば、請求項１に係る発明とほぼ同様の効果がある。
【発明を実施するための最良の形態】
【００２７】
本発明の最良の実施形態のヒューズトリミング回路は、制御回路と、バイアス回路と、ヒューズ状態判定回路と、ラッチ回路とを備えている。
【００２８】
前記制御回路は、入力パルスを入力し、前記入力パルスを遅延した第１のパルス、及び前記第１のパルスを遅延した第２のパルスを出力すると共に、前記入力パルスの前縁から、前記第２のパルスの後縁から所定時間遅延した後縁までのパルス幅を有する第３のパルスを出力する。前記バイアス回路は、第１の電源ノードと第２の電源ノードとの間に接続され、前記第３のパルスにより活性化されて前記第３のパルスのパルス幅時間の間、バイアス電圧を出力する。
【００２９】
前記ヒューズ状態判定回路は、前記第１の電源ノード（VDDノード)と前記第２の電源ノード(GND)との間に直列に接続された第１のトランジスタ（MOSトランジスタ）、第１の出力ノード、第２のトランジスタ（MOSトランジスタ）、及び抵抗素子と、前記第１の電源ノードと前記第２の電源ノードとの間に直列に接続された第３のトランジスタ（MOSトランジスタ）、第２の出力ノード、第４のトランジスタ（MOSトランジスタ）、及びヒューズ素子とを有している。そして、前記第１及び第３のトランジスタは、前記第１のパルスにより活性化されてオン状態になり、前記第２及び第４のトランジスタは、前記バイアス電圧により活性化されてオン状態になり、前記抵抗素子の抵抗値は、前記ヒューズ素子の未切断時の抵抗値よりも大きく、且つ前記前記ヒューズ素子の切断時の抵抗値よりも小さく設定されている。
【００３０】
前記ラッチ回路は、前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第２のパルスにより活性化されて、前記第１の出力ノードと前記第２の出力ノードとの電圧差を増幅してこの電圧差をラッチし、前記ヒューズ素子の切断／未切断状態を示すトリミング情報を保持する。
【実施例１】
【００３１】
（実施例１の構成）
図１は、本発明の実施例１を示すヒューズトリミング回路の回路図である。
【００３２】
このヒューズトリミング回路は、入力パルスlatchを入力してタイミング用の第１のパルスlatchph、この反転パルスlatchpb、第２のパルスlatchnh、及び第３のパルスpdを出力する制御回路（例えば、ヒューズラッチタイミング回路１０）と、パルスpdにより活性化されてバイアス電圧Bias0を出力するバイアス回路２０と、パルスlatchph，latchnhにより活性化され、ヒューズ素子３５−２の切断／未切断状態を判定してこの判定結果をトリミング情報dataとしてラッチして保持するヒューズラッチ回路３０とにより構成されている。
【００３３】
ヒューズラッチタイミング回路１０は、入力パルスlatchを順に遅延する複数段の信号反転用のインバータ１１−１〜１１−１０を有している。これらのインバータ１１−１〜１１−１０は、縦続接続され、２段目のインバータ１１−２からパルスlatchphが出力され、３段目のインバータ１１−３からそのパルスlatchphの反転パルスlatchpbが出力され、６段目のインバータ１１−６からパルスlatchnhが出力される。最終段のインバータ１１−１０には、２入力のナンド（以下、「NAND」という。）ゲート１２−１が接続されている。NANDゲート１２−１は、最終段のインバータ１１−１０の出力パルスと入力パルスlatchとの否定論理積を求める回路であり、この出力側に、パルスpdを出力するための信号反転用のインバータ１２−２が接続されている。
【００３４】
バイアス回路２０は、パルスpdのLによりオンするPMOS２１を有し、このPMOS２１のソースが、第１の電源ノード（例えば、VDDが印加されるノード、このノードは請求項７では第１のノードに相当する。）に接続され、このゲートにパルスpdが入力される。PMOS２１のドレインには、抵抗素子２２、負荷用のNMOS２３のドレイン・ソース、抵抗素子２４、及び第２の電源ノード（例えば、GND、このGNDは請求項７では第２のノードに相当する。）が直列に接続されている。NMOS２３は、ドレイン及びゲートが接続され、この接続点からバイアス電圧Bias0が出力され、ヒューズラッチ回路３０へ供給される。
【００３５】
ヒューズラッチ回路３０は、ヒューズ素子３５−２の切断／未切断状態を判定するヒューズ状態判定回路３０Ａと、その判定結果をラッチしてトリミング情報dataとして保持するラッチ回路３０Ｂとにより構成されている。
【００３６】
ヒューズ状態判定回路３０Ａは、パルスlatchphのLによりオンする対（ペア）の第１、第３のトランジスタ（例えば、PMOS）３１−１，３１−２（なお、PMOS３１−２は請求項７では第１のトランジスタに相当する。）を有し、このPMOS３１−１，３１−２の各ゲートが、相互に接続されてパルスlatchphが入力され、このPMOS３１−１，３１−２の各ソースが、VDDノードに接続されている。PMOS３１−１のドレインには、第１のキャパシタ（例えば、PMOSキャパシタ）３２−１のソース・ドレイン、第１の出力ノードN1、第２のキャパシタ（例えば、NMOSキャパシタ）３３−１のドレイン・ソース、第２のトランジスタ（例えば、NMOS）３４−１のソース・ドレイン、抵抗素子３５−１、及びGNDが直列に接続されている。PMOS３１−２のドレインには、第３のキャパシタ（例えば、PMOSキャパシタ）３２−２のソース・ドレイン、第２の出力ノードN2（なお、ノードN2は請求項７では第３のノードに相当する。）、第４のキャパシタ（例えば、NMOSキャパシタ）３３−２のドレイン・ソース、第４のトランジスタ（例えば、NMOS）３４−２（なお、NMOS３４−２は請求項７では第２のトランジスタに相当する。）のソース・ドレイン（なお、ドレイン側は請求項７では第４のノードに相当する。）、ヒューズ素子３５−２、及びGNDが直列に接続されている。
【００３７】
PMOSキャパシタ３２−１，３２−２は、各ゲートが相互に接続され、これに入力されるパルスlatchpbのLによりオンし、PMOS３１−１，３１−２のオンからオフへの切り替え時に生じるスイッチングノイズ（ドレイン電圧の揺れ）を防止するものである。NMOSキャパシタ３３−１のゲートは、NMOS３３−２のソースに接続されてこのソース電圧により活性化される。NMOSキャパシタ３３−２のゲートは、NMOSキャパシタ３３−１のドレインに接続されてこのドレイン電圧のHによりオンする。これらのNMOSキャパシタ３３−１，３３−２は、NMOS３４−１，３４−２のスイッチングノイズを防止するものである。NMOS３４−１，３４−２は、この各ゲートに入力されるバイアス電圧Bias0のHによりオンする。ヒューズ素子３５−２の両端には、パッドCOMPAD,TRMTADがそれぞれ接続され、このパッドCOMPAD,TRMTAD間に電圧又は電流を印加してヒューズ素子３５−２を切断できるようになっている。
【００３８】
出力ノードN1,N2には、ラッチ回路３０Ｂが接続されている。ラッチ回路３０Ｂは、VDDノードとノードN3との間に接続されたPMOS３６−１及びNMOS３７−１からなる第１のインバータと、VDDノードとノードN3との間に接続されたPMOS３６−２及びNMOS３７−２からなる第２のインバータと、ノードN3とGNDとの間に接続されたNMOS３８とにより構成されている。その第１のインバータ及び第２のインバータは、入出力側が互いにたすき掛け接続され、出力ノードN1,N2間の電圧差を増幅してこの電圧差をラッチし、トリミング情報dataを保持するインバータ正帰還回路からなるラッチ部を構成している。NMOS３８は、ドレインがノードN3に接続され、ソースがGNDに接続され、ゲートに入力されるパルスlatchnhのHによりオンして、ラッチ回路３０Ｂを活性化するものである。
【００３９】
出力ノードN1には、バッファ用の複数段（例え、３段）のインバータ３９−１，３９−２，３９−３（なお、インバータ３９−３の出力側は請求項７では出力ノードに相当する。）が縦続接続され、更に、出力ノードN2にも、バッファ用の複数段（例え、３段）のインバータ３９−４，３９−５，３９−６が縦続接続されている。
【００４０】
ヒューズラッチ回路３０内のNMOS３４−１とNMOS３４−２は、同一ディメンジョンである。NMOSキャパシタ３３−１とNMOSキャパシタ３３−２も、同一ディメンジョンであり、それらはNMOS３４−１及びNMOS３４−２と同一ディメンジョンである。抵抗素子３５−１の抵抗R35-1（以下同様に、抵抗を表す場合は、符号の先頭に「R」を付す。）は、ヒューズ素子３５−２の未切断での抵抗R35-2よりも大きい。又、PMOS３１−１とPMOS３１−２は、同一ディメンジョンである。PMOSキャパシタ３２−１とPMOSキャパシタ３２−２も、同一ディメンジョンであるが、それらはPMOS３１−１及びPMOS３１−２の1/2のディメンジョンである。ラッチ回路３０Ｂを構成しているNMOS３７−１とNMOS３７−２は、同一ディメンジョンであり、PMOS３６−１とPMOS３６−２も、同一ディメンジョンである。
【００４１】
（実施例１の動作）
図２は、図１の動作を示すタイミング図である。
【００４２】
入力パルスlatchをH(VDDレベル)からL(GNDレベル)に変化させると、パルスpd，latchph，latchnhがHからLに変化する。又、パルスlatchpbがLからHに変化する。
【００４３】
パルスpdがLとなると、バイアス回路２０内のPMOS２１がオンし、PMOS２１、抵抗素子２２、NMOS２３及び抵抗素子２４には、（１）式のドレイン電流Ids23（以下同様に、ドレイン電流を表す場合は、符号の先頭に「Ids」を付す。）が流れ、NMOS２３のドレイン及びゲートに、（２）式のバイアス電圧Bias0が発生する。
Ids23=（VDD−Vdsat21−Vgs23）／(R22＋R24)  ‥  (1)
但し、Vdsat21；PMOS２１のオン時のドレイン・ソース間電圧（以下同様に、
オン時のドレイン・ソース間電圧を表す場合は、符号の先頭に
「Vdsat」を付す。）
Vgs23；NMOS２３のゲート・ソース間電圧（以下同様に、ゲート・
ソース間電圧を表す場合は、符号の先頭に「Vgs」を付す。）
Bias0＝（VDD−Vdsat21−Vgs23）／(R22+R24)＊R24＋Vth23  ‥  (2)
但し、Vth23；NMOS２３の閾値電圧（以下同様に、閾値電圧を表す場合は、
符号の先頭に「Vth」を付す。）
【００４４】
この時、ヒューズラッチ回路３０のPMOS３１−１，３１−２のゲートに入力されたパルスlatchphがLとなっているため、PMOS３１−１，３１−２はオンしている。又、NMOS３４−１，３４−２のゲートには、バイアス電圧Bias0が印加されているため、各NMOS３４−１，３４−２にドレイン電流Ids34-1,34-2がそれぞれ流れる。
【００４５】
ヒューズ素子３５−２が未切断状態のとき、その未切断ヒューズ素子３５−２の抵抗R35-2は、これに対応する抵抗素子３５−１の抵抗R35-1よりも小さい。NMOSのソース抵抗Rsが大きくなると、その相互コンダクタンス（gm）値（但し、gm＝∂Id／∂V、Id；MOSトランジスタのドレイン電流、V；ソース抵抗Rsを含むソース・ゲート間電圧）は低下するため、同一ディメンジョンで且つ同一ゲート電圧が印加されたNMOS３４−１及びNMOS３４−２に流れる各々のドレイン電流Ids34-1及びIds34-2の大小関係は、そのソース抵抗Rsの大小関係で決まり、
Ids34-1＜Ids34-2   ‥  (3)
となる。ドレイン電流Ids34-1及びIds34-2がオンしている。PMOS３１−１及びPMOS３１−２に流れる。ノードN1及びノードN2の電圧は、VDDからPMOS３１−１及びPMOS３１−２のオン抵抗による電圧降下で決定される。PMOS３１−１とPMOS３１−２は同一ディメンジョンであるので、それらのオン抵抗Ron31-1とRon31-2は等しい。従って、(2)式のIds34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1  >  VN2  ‥  (4)
となる。
【００４６】
一方、ヒューズ素子３４−２が切断状態にあり、この切断ヒューズ素子３４−２の抵抗値R34-2が、これに対応する抵抗素子３５−１の抵抗値R35-1よりも大きいとき、NMOS３４−１及びNMOS３４−２に流れる各々のドレイン電流Ids34-1及びIds34-2の大小関係は、そのソース抵抗Rsの大小関係が逆転するため、
Ids34-1  ＞  Ids34-2   ‥  (5)
となり、このドレイン電流Ids34-1及びIds34-2の大小関係から、ノードN1及びノードN2の電圧VN1,VN2が決定され、
VN1  ＜  VN2  ‥  (6)
となる。
【００４７】
入力パルスlatchをL(GNDレベル)からH(VDDレベル)に変化させると、パルスpd，latchph，latchnhがLからHに変化する。又、パルスlatchpbがHからLに変化する。パルスlatchnhがHとなると、ラッチ回路３０B内のNMOS３８がオンする。すると、PMOS３６−１，３６−２及びNMOS３７−１，３７−２で構成されたインバータ正帰還回路からなるラッチ部は、ノードN1とノードN2の電圧差を増幅してその状態を保持（ラッチ）する。
【００４８】
ノードN1，N2の電圧が(4)式の場合は、ノードN1はVDDレベルになり、ノードN2はGNDレベルになり固定される。このノードN1,N2のレベルがインバータ３９−１〜３９−３で駆動され、トリミング情報dataのLが出力される。逆に、ノードN1,N2の電圧が(6)式の場合は、ノードN1はGNDレベルになり、ノードN2はVDDレベルに固定される。これらのレベルがインバータ３９−１〜３９−３で駆動され、トリミング情報dataのHが出力される。即ち、ヒューズ素子３４−２が未切断状態のとき、出力されるトリミング情報dataがLとなり、ヒューズ素子３４−２が切断状態のとき、トリミング情報dataがHに固定される。
【００４９】
ノードpdがHになると、PMOS２１がオフし、PMOS２１、抵抗素子２２、NMOS２３及び抵抗素子２４に電流が流れなくなる。従って、バイアス電圧Bias0も低下してGNDレベルとなり、NMOS３４−１，３４−２がオフし、バイアス回路２０及びヒューズラッチ回路３０の定常電流がゼロとなる。
【００５０】
（実施例１の効果）
本実施例１では、次の（ａ）〜（ｄ）のような効果がある。
【００５１】
（ａ）  同一ディメンジョンで同一のバイアス電圧Bias0がゲートに印加されるペアNMOS３４−１，３４−２と、対応する抵抗素子３５−１及びヒューズ素子３５−２と、同一ディメンジョンのペアPMOS３１−１，３１−２と、PMOS３６−１，３６−２及びNMOS３７−１，３７−２で構成されるインバータ正帰還回路からなるラッチ部とを備え、NMOS３４−１，３４−２のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によってヒューズ素子３５−２の未切断か切断かをヒューズ状態判定回路３０Ａで判定して結果をラッチ回路３０Ｂに保持し、その判定動作後は、ペアNMOS３４−１，３４−２のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路２０を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子３５−２に切り残しがあって未切断状態の場合でも、抵抗R35-1＜ヒューズ素子未切断抵抗R34-2であれば、未切断か切断かを的確に判定できる。
【００５２】
（ｂ）  ヒューズ素子３５−２の未切断か切断かの状態を判定するときのみだけヒューズ素子切り残し部分に電流を流すようにしたので、従来の課題である、電流を流し続けた場合に起こり得る切断ヒューズ素子が徐々に再び繋がりヒューズ素子切断抵抗値が徐々に下ってしまう危険を排除し、長時間使用を続けると正常回路動作が誤動作してしまう信頼性上の課題を解決できる。
【００５３】
（ｃ）  ヒューズ素子３５−２の未切断か切断かの状態を判定するときのみ回路電流を流し、それ以外の回路の定常電流はゼロとしたので、低消費電力LSI等に適用することが可能である。
【００５４】
（ｄ）  ヒューズ状態判定回路３０Ａ内にPMOSキャパシタ３２−１，３２−２及びNMOSキャパシタ３３−１，３３−２を設け、PMOS３１−１，３１−２及びNMOS３４−１，３４−２のスイッチングノイズを防止する構成にしたので、ヒューズ素子３５−２に対する未切断／切断の判定精度の向上と信頼性の向上を図ることができる。
【実施例２】
【００５５】
（実施例２の構成）
図３は、本発明の実施例２を示すヒューズトリミング回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５６】
本実施例２のヒューズトリミング回路では、実施例１のヒューズラッチタイミング回路１０、バイアス回路２０、及びヒューズラッチ回路３０において、新たに、電源投入時のリセット信号reset0を出力するリセット回路であるパワーオンリセット回路（以下「POR回路」という。）４０と、入力信号（例えば、入力電圧PDIN)が与えられると遅延（ディレイ）した第４のパルスpd0を発生するパルス発生回路（例えば、ディレイパルス発生回路５０）と、リセット信号reset0及びパルスpd0の論理積を求めてヒューズラッチタイミング回路１０に与える入力パルスlatchを出力するゲート回路６０とを追加した構成になっている。
【００５７】
POR回路４０は、電源投入時にヒューズラッチ回路３０がラッチ動作できるVDDレベル以上になるまではLのリセット信号reset0を出力する回路であり、PMOS４１−１〜４１−７と、NMOS４２−１〜４２−７と、NMOSキャパシタ４２−８と、抵抗素子４３−１〜４３−４と、複数段（例えば、４段）のインバータ４４−１〜４４−４からなるバッファとにより構成されている。
【００５８】
第１の電源ノード（例えば、VDDノード）と第２の電源ノード（例えば、GND）との間には、信号setnによりゲート制御されるPMOS４１−１と、抵抗素子４３−１と、ノードN11と、信号setnによりゲート制御されるNMOS４２−１とが直列に接続されている。ノードN11とGNDとの間には、ゲート及びドレインが接続されたNMOS４２−２と、抵抗素子４３−２とが直列に接続されている。同様に、VDDノードとGNDとの間には、信号setnによりゲート制御されるPMOS４１−２と、抵抗素子４３−２と、ノードN12と、NMOS４２−２のゲートにゲートが共通に接続されたNMOS４２−３と、抵抗素子４３−４とが直列に接続されている。ノードN12とGNDとの間には、信号setnによりゲート制御されるPMOS４２−４が接続されている。
【００５９】
VDDノードとGNDとの間には、ノードN12の電圧を反転するPMOS４１−３及びNMOS４２−５からなる第１のインバータと、この出力電圧を反転してノードN13へ出力するPMOS４１−４及びNMOS４２−６からなる第２のインバータとが、縦続接続されている。ノードN13には、PMOS４１−５，４１−６及びNMOS４２−７の各ゲートが接続され、これらのPMOS４１−５，４１−６のソース・ドレイン、ノードN14、及びNMOS４２−７のレイン・ソースが、VDDノードとGNDとの間に直列に接続されている。ノードN14には、NMOSキャパシタ４２−８のゲートが接続され、このNMOSキャパシタ４２−８のドレイン・ソースが、GNDに共通に接続されている。ノードN14とGNDとの間には、VDDノードにゲートが接続されたPMOS４１−７のソース・ドレインが、ダイオード接続されている。
【００６０】
ノードN14には、この電圧を駆動してリセット信号resrt0を出力する４段のインバータ４４−１〜４４−４からなるバッファが接続されている。中段のインバータ４４−２からは信号setnが出力され、この信号setnがPMOS４１−１，４１−２及びNMOS４２−１，４２−４の各ゲートに帰還入力される。
【００６１】
ディレイパルス発生回路５０は、一定の論理レベルの入力電圧PDINが入力端子INから入力され、この入力電圧PDINの論理レベルが例えばHからLに遷移すると、所定のパルス幅を有する例えばLのパルスpd0を出力端子OUTから出力する回路である。このディレイパルス発生回路５０は、入力電圧PDINのHからLへの立ち下がりタイミングを順に遅延する複数段（例えば、１０段）の信号反転用のインバータ５１−１〜５１−１０を有し、これらのインバータ１１−１〜１１−１０が縦続接続されている。又、入力電圧PDINを反転するインバータ５２−１が設けられ、この出力側に２入力のアンド（以下、「AND」という。）ゲート５２−２が接続されている。ANDゲート５２−２は、最終段のインバータ５１−１０の出力電圧と入力電圧PDINとの論理積を求めてパルスpd0を出力する回路であり、この出力側にゲート回路６０が接続されている。ゲート回路６０は、２入力NANDゲート６１及びインバータ６２により構成されている。NANDゲート６１は、リセット信号reset0とパルスpd0との否定論理積を求める回路であり、この出力側に、入力パルスlatchをヒューズラッチタイミング回路１０へ出力するためのインバータ６２が接続されている。
【００６２】
POR回路４０内の抵抗素子４３−１と４３−３は同一抵抗値であり、且つバイアス回路２０内の抵抗素子２２とも同一抵抗値である。POR回路４０内の抵抗素子４３−２とバイアス回路２０内の抵抗素子２４も同一抵抗値である。POR回路４０内の抵抗素子４３−４については、抵抗素子４３−２，４３−３の抵抗値よりも小さい抵抗値に設定されている。POR回路４０内のNMOS４２−２とNMOS４２−３は同一ディメンジョンであり、且つバイアス回路２０内のNMOS２３及びヒューズラッチ回路３０内のNMOS３４−１とも、同一ディメンジョンである。同様に、POR回路４０内のPMOS４１−１とPMOS４１−２は同一ディメンジョンであり、且つバイアス回路２０内のPMOS２１とも同一ディメンジョンである。
【００６３】
（実施例２の動作）
図４は、図３の動作示すタイミング図である。この図４では、電源投入時にヒューズラッチ回路３０がラッチ動作できるVDDレベル以上になるまでは、POR回路４０からリセット信号reset0のL（GNDレベル）を出力し、ラッチ動作できるVDDレベル以上になると、POR回路４０からリセット信号reset0のH（VDDレベル）を出力する動作例が示されている。
【００６４】
バイアス回路２０が動作して(1)式でのNMOS２３のドレイン電流Ids23が流れるためには、（NMOS２３のゲート・ソース間電圧Vgs23＞NMOS２３の閾値電圧Vth23）でなければならない。この場合のVDDは、
VDD ＞ Vdsat21+Vth23  ‥  (7)
となる。バイアス電圧Bias0をゲートに入力しているヒューズラッチ回路３０ 内のNMOS３４−１，３４−２は、バイアス回路２０ 内のNMOS２３と同一ディメンジョンであるから、(7)式のVDDであれば、NMOS３４−１のドレイン電流Ids34-1及びNMOS３４−２のドレン電流Isd34-2を発生させることができる。
【００６５】
ヒューズラッチ回路３０内のPMOS３６−１，３６−２及びNMOS３７−１，３７−２のインバータ正帰還回路からなるラッチ部において、NMOS３８のオン時にノードN1，N2の電圧差を増幅し状態を保持（ラッチ）動作させるためには、ノードN1及びN2の電圧が、PMOS３６−１とNMOS３７−１及びPMOS３６−２とNMOS３７−２それぞれのゲート・ソース間電圧Vgs値が閾値電圧Vth以上でなければならない。この場合のVDDは、（８）、（９）式のようになる。
VDD ＞ Vth37-1（＝Vth37-2）  ‥  (8)
VDD ＞ Vth36-2（＝Vth36-1）  ‥  (9)
【００６６】
即ち、（７）、（８）、（９）式を満たすVDDレベルが、ヒューズラッチ回路３０がラッチ動作できるVDDとなるが、（８）式の条件は（７）式の条件に含まれる。
【００６７】
POR回路４０のVDDがGNDレベルにある時、NMOSキャパシタ４２−８のゲート容量に充電されていた電荷は、ダイオード接続されたPMOS４１−７を介して放電される。VDDがGNDレベルにある時間が十分長ければ、ノードN14の電圧はGNDレベルまで低下する。その状態からVDDが上昇すると、POR回路４０の信号setnはL（GNDレベル）となり、PMOS４１−１及びNMOS４２−１のゲートへ入力される。よって、NMOS４２−１はオフしている。VDDが上昇してPMOS４１−１の閾値電圧Vth41-1及びPMOS４１−２の閾値電圧Vth41-2以上になると、PMOS４１−１，４１−２はオフ可能状態になる。VDDが、
VDD  ＜  Vdsat41-1+Vth42-2   ‥  (10)
（＝ Vdsat21+Vth23）
VDD  ＜  Vdsat41-2+Vth42-3   ‥  (11)
の状態の時は、NMOS４２−２のドレイン電流Ids42-2及びNMOS４２−３のドレイン電流Ids42-3は非常に微小電流値であるので、ノードN11及びノードN12の電圧VN11及びVN12は、
VN11 ＝  VDD−Vdsat41-1≒VDDレベル
VN12 ＝  VDD−Vdsat41-2≒VDDレベル
のH（VDDレベル）になる。ノードN12の電圧VN12がH（VDDレベル）であるため、ノードN13もH（VDDレベル）となり、NMOS４２−７がオンし、PMOS４１−５，４１−６がオフする。ノードN14はGNDレベルを維持するので、信号setnはLのままとなり、リセット信号reset0もLのままである。
【００６８】
以上より、VDDレベルが、バイアス回路２０が動作できる電圧になるまでの間は、POR回路４０から出力されるリセット信号reset0がLとなる。更にVDDが上昇して、VDDレベル が（１０）、（１１）式の右辺以上となると、NMOS４２−２のドレイン電流Ids42-2及びNMOS４２−３のドレイン電流Ids42-3が増加し、ノードN11及びノードN12の電圧VN11及びVN12は、
VN11 ＝  VDD−Vdsat41-1−Ids42-2＊R43-1
VN12 ＝  VDD−Vdsat41-2−Ids42-3＊R43-3  ‥  (12)
となり、VDDレベルから低下する。ここで、NMOS４２−３のソース側の抵抗素子４３−４が、NMOS４２−２のソース側の抵抗素子４３−２よりも小さい値に設定されているので、NMOS４２−２のドレイン電流Ids42-2はNMOS４２−３のドレイン電流Ids42-3よりも非常に大きくなり、ノードN12の電圧VN12が大きく低下し、NMOS４２−３が非飽和領域動作に遷移する。その時の電圧VN12は、
VN12 ＝ Vdsat42-3 + Ids42-3＊R43-4  ‥  (13)
となる。電圧VN12とVDDとの差分がPMOS４１−３の閾値Vth41-3以上となると、即ち（１２）式から、
Vth41-3 ＜  VDD−VN12 ＝  Vdsat41-2−Ids42-3＊R43-3  ‥  (14)
となると、PMOS４１−３はオフからオンへ変化する。このとき電圧VN12がNMOS４２−５の閾値Vth42-5以下であれば、NMOS４２−５がオンからオフへ変化するので、ノードN13がH（VDDレベル）からL（GNDレベル）に変化する。（１３）、（１４）式から、このときのVDDは、
VDD  ＞  Vth41-3 + Vdsat42-3 + Ids42-3＊R43-4  ‥  (15)
となり、（９）式でのＶＤＤ値よりも高い。
【００６９】
ノードN13がH（VDDレベル）からL（GNDレベル）に変化すと、NMOS４２−７がオンからオフへ変化し、PMOS４１−５，４１−６がオフからオンへ変化する。そしてNMOSキャパシタ４２−８のゲート容量に充電が開始され、ノードN14の電圧VN14が上昇して最終的にVDDレベルとなる。ノードN14の電圧VN14がVDDレベルになると、インバータ４４−２の出力信号setnがL（GNDレベル）からH(VDDレベル)に変化し、PMOS４１−１，４１−２がオフしてNMOS４２−２のドレイン電流Ids42-2及びNMOS４２−３のドレイン電流Ids42-3が遮断されると共に、NMOS４２−１，４２−４がオフからオンへ変化して、ノードN11，N12がL（GNDレベル）に固定される。ノードN12がL（GNDレベル）に固定されると、ノードN13もL（GNDレベル）に固定され、信号setnがH(VDDレベル)に固定されてその状態を維持する。これにより、インバータ４４−４から出力されるリセット信号reset0も、H (VDDレベル)に固定される。
【００７０】
本実施例２において、ディレイパルス発生回路５０は、入力電圧PDINがHからLに変化すると、一定期間、Lのパルスpd0を出力する回路である。従って、電源投入時においても、入力電圧PDINがH又はLの固定状態であれば、パルスpd0はH（VDDレベル）から変化しない。リセット信号reset0とパルスpd0は、NANDゲート６１及びインバータ６２により論理積が取られて入力パルスlatchとなり、ヒューズラッチタイミング回路１０に与えられる。電源投入時において、入力パルスlatchは、ヒューズラッチ回路３０がヒューズ素子３５−２の未切断か切断かを判定してラッチ動作ができるVDDレベル以上になるまでL（GNDレベル）状態であり、ヒューズラッチ回路３０が判定ラッチ動作できるVDDレベル以上になると、H（VDDレベル）に変化する。入力パルスlatchがLからHに変化したときの動作は、実施例１と同じく、ヒューズ素子３５−２が未切断状態のとき、インバータ３９−３から出力されるトリミング情報dataはLであり、ヒューズ素子３５−２が切断状態のとき、トリミング情報dataはHとなって固定される。又、各回路の定常電流はゼロとなる。
【００７１】
以上の電源投入時の動作後に、入力電圧PDINをHからLに変化させると、ディレイパルス発生回路５０の出力パルスpd0は一定期間Lとなる。リセット信号reset0はH（VDDレベル）に固定されているので、ヒューズラッチタイミング回路１０の入力パルスlatchも一定期間Lとなる。入力パルスlatchがLからHに変化したときの動作は、前述の通り、実施例１と同じく、ヒューズ素子３５−２が未切断状態のとき、トリミング情報dataがLとなり、ヒューズ素子３５−２が切断状態のとき、トリミング情報dataがHとなって固定される。又、各回路の定常電流はゼロとなる。
【００７２】
（実施例２の効果）
本実施例２によれば、実施例１の（ａ）〜（ｄ）と同様の効果があり、更に、次の（ｅ）のような効果もある。
【００７３】
（ｅ）  本実施例２では、電源投入時に、ヒューズラッチ回路３０がラッチ動作できるVDDレベル以上になるまではリセット信号reset0のLを出力するPOR回路４０と、入力電圧PDINがHからLに変化すると一定期間Lのパルスpd0を出力するディレイパルス発生回路５０とを設け、そのリセット信号reset0及びパルスpd0に対して、NANDゲート６１及びインバータ６２により論理積を取って入力パルスlatchを求め、この入力パルスlatchをヒューズラッチタイミング回路１０に与える構成にしている。そのため、電源投入時に自動的に、ヒューズ素子３５−２が未切断か切断かを判定してトリミング情報dataを得ることができる。更に、電源投入後に入力電圧PDINをHからLに下げることにより、再度、ヒューズ素子３５−２が未切断か切断かを判定してトリミング情報dataを得ることもできる。これにより、電源投入と同時にトリミング情報dataを必要とし、パワーダウン機能を有するLSI等に適用することが可能である。
【実施例３】
【００７４】
（実施例３の構成）
図５は、本発明の実施例３を示すヒューズトリミング回路の回路図であり、実施例１、２を示す図１、図３中の要素と共通の要素には共通の符号が付されている。
【００７５】
本実施例３のヒューズトリミング回路では、実施例２とは異なる構成の制御回路（例えば、ヒューズラッチタイミング回路１０A）と、実施例２と同様のバイアス回路２０、ヒューズラッチ回路３０、POR回路４０、及び第１のパルス発生回路（例えば、ディレイパルス発生回路５０）とを備え、新たに、第２のパルス発生回路（例えば、ディレイパルス発生回路５０−１）と、ヒューズトリミングの誤りを訂正する誤り訂正回路（以下「ECC」という。）７０と、誤り検出回路１００と、ゲート回路（例えば、３入力ANDゲート１１０）とを追加した構成になっている。
【００７６】
ヒューズラッチタイミング回路１０Aでは、実施例１、２のヒューズラッチタイミング回路１０に対して、この回路１０から出力される第３のパルスpdが例えばHからLに変化するとき、これと同時にLからHに変化し、そのパルスpdがLからHに変化するとき、これよりも少し遅延してHからLに変化する第５のパルスlatchdを出力する機能が追加されている。ディレイパルス発生回路５０−１は、入力端子IN及び出力端子OUTを有するディレイパルス発生回路５０に対して入出力信号が異なるのみで、同一の構成であり、誤り検出回路１００から出力される誤り検出信号Relatchを入力端子INから入力すると、所定のパルス幅の誤り訂正パルスEcc0を出力端子OUTから出力する回路である。これらのディレイパルス発生回路５０から出力される第４のパルスpd0、ディレイパルス発生回路５０−１から出力される誤り訂正パルスEcc0、及びPOR回路４０から出力されるリセット信号reset0は、ANDゲート１１０により論理積が取られて入力パルスlatchが生成され、この入力パルlatchがヒューズラッチタイミング回路１０Ａに与えられるようになっている。
【００７７】
ECC回路７０は、ヒューズラッチタイミング回路１０Aから出力されるパルスlatchdに基づき、ヒューズラッチ回路３０に保持されているトリミング情報dataをラッチして出力用トリミング情報trmoutとして保持し、この保持した出力用トリミング情報trmoutに誤りが生じたことを検出したときには、ヒューズラッチタイミング回路１０Aから再度出力されるパルスlatchdに基づき、ヒューズラッチ回路３０に保持されているトリミング情報dataを再度ラッチして出力用トリミング情報trmoutの誤りを訂正する回路である。このECC回路７０は、複数のラッチ手段（例えば、３つのスタティック型ラッチ回路８０−１〜８０−３）と、多数決論理手段（例えば、多数決回路９０）と、誤り検出手段（例えば、３入力の排他的ノア（以下「EXNOR」という。）ゲート７１）と、訂正手段（例えば、ディレイパルス発生回路５０−２、インバータ７２、及び２入力のオア（以下「OR」という。）ゲート７３）とにより構成されている。
【００７８】
各スタティック型ラッチ回路８０−１〜８０−３は、入力端子DATA,CLK及び出力端子OUTを有し、ヒューズラッチタイミング回路１０Aから出力されるパルスlatchdに基づき、ヒューズラッチ回路３０に保持されているトリミング情報dataをそれぞれラッチして保持する回路である。多数決回路９０は、３つのスタティック型ラッチ回路８０−１〜８０−３の出力信号Lda1,Lda2,Lda3を入力端子IN1,IN2,IN3から入力し、これらの多数決論理を求めて出力用トリミング情報trmoutを出力端子OUTから出力する回路である。EXNORゲート７１は、３つのスタティック型ラッチ回路８０−１〜８０−３の出力信号Lda1,Lda2,Lda3を比較してこれらの誤りを検出し、この検出信号LdaNGを出力する回路である。ディレイパルス発生回路５０−２、インバータ７２、及び２入力ORゲート７３により構成される訂正手段は、EXNORゲート７１によりトリミング情報dataの誤りを検出したときに、ヒューズラッチタイミング回路１０Aから再度出力されるパルスlatchdに基づき、ヒューズラッチ回路３０に保持されているトリミング情報dataを再度、スタティック型ラッチ回路８０−１〜８０−３にラッチさせて出力用トリミング情報trmoutの誤りを訂正させる回路である。
【００７９】
訂正手段を構成するディレイパルス発生回路５０−２は、ディレイパルス発生回路５０と同一の構成であり、EXNORゲート７１から出力される検出信号LdaNGを入力端子INから入力すると、所定のパルス幅のパルスを出力端子OUTから出力する回路であり、この出力端子OUTに、インバータ７２を介して２入力ORゲート７３が接続されている。２入力ORゲート７３は、ヒューズラッチタイミング回路１０Aから出力されるパルスlatchdと、インバータ７２から出力されるパルスclkxとの論理和を求めてパルスclkを生成し、このパルスclkを各ラッチ回路８０−１〜８０−３の入力端子CLKに与える回路である。
【００８０】
誤り検出回路１００は、ヒューズラッチ回路３０、ヒューズラッチタイミング回路１０A、及びECC回路７０の出力側に接続され、例えば、ヒューズラッチ回路３０に保持されたトリミング情報dataとECC回路７０に保持された出力用トリミング情報trmoutとを、２入力の排他的オア（以下「EXOR」という。）ゲート１０１で比較して、トリミング情報dataの誤りの有無を検出して検出信号trmNGを出力し、トリミング情報dataの誤りを検出したときには、２入力NANDゲート１０２により、パルスpdに基づいて誤り検出信号Relatchをディレイパルス発生回路５０−１へ出力する回路である。
【００８１】
又、３入力ANDゲート１１０は、POR回路４０の出力側、及びディレイパルス発生回路５０，５０−１の出力端子OUTに接続され、パルスpd0、リセット信号reset0、及び誤り訂正パルスEcc0の論理積を求め、この論理積に対応する入力パルスlatchを出力してヒューズラッチタイミング回路１０Aに与える回路である。
【００８２】
図６は、図５中のヒューズラッチタイミング回路１０Aの構成例を示す回路図である。
このヒューズラッチタイミング回路１０Aでは、図１のヒューズラッチタイミング回路１０に対して、２入力NANDゲート１３−１、及びインバータ１３−２が追加されている。２入力NANDゲート１３−１は、NANDゲート１２−１の出力側に接続され、このNANDゲート１２−１の出力信号と入力パルスlatchとの否定論理積を求める回路であり、この出力側に、インバータ１３−２が接続されている。インバータ１３−２は、NANDゲート１３−１の出力信号を反転してパルスlatchdを出力する回路である。
【００８３】
図７は、図５中のスタティック型ラッチ回路８０−１の構成例を示す回路図である。
このスタティック型ラッチ回路８０−１は、他のスタティック型ラッチ回路８０−２，８０−３と同一の回路構成であり、入力端子CLKから入力されたパルスclkを反転するインバータ８１と、パルスclk及びこの反転パルスによりオン／オフ動作して入力端子DATAから入力されたトリミング情報dataをそれぞれ取り込む２つのアナログスイッチ８２−１，８２−２とを有している。各アナログスイッチ８２−１，８２−２は、並列接続されたPMOS及びNMOSにより構成されている。一方のアナログスイッチ８２−１の出力端子とGNDとの間には、２つのPMOS８３−１，８３−２が直列に接続され、そのPMOS８３−１のゲートが他方のアナログスイッチ８２−２の出力端子に接続されている。VDDノードと他方のアナログスイッチ８２−２との間には、２つのNMOS８４−１，８４−２が直列に接続され、このNMOS８４−２のゲートが一方のアナログスイッチ８２−１の出力端子に接続されている。
【００８４】
又、一方のアナログスイッチ８２−１の出力端子には、PMOS８５−１のゲートが接続され、他方のアナログスイッチ８２−２の出力端子にも、NMOS８６−１のゲートが接続されている。PMOS８５−１及びNMOS８６−１は、VDDノードとGNDとの間に直列に接続され、このPMOS８５−１及びNMOS８６−１の接続点に、PMOS８５−２及びNMOS８６−２からなるインバータの入力端子が接続されている。このインバータの出力端子には、PMOS８３−２及びNMOS８４−１の各ゲートが接続されると共に、バッファ用の２段のインバータ８７−１，８７−２が接続されている。インバータ８７−２は、出力信号Lda1を出力端子OUTから出力する回路である。
【００８５】
図８は、図５中の多数決回路９０の構成例を示す回路図である。
この多数決回路９０は、入力端子IN1,IN2,IN3から入力される出力信号Lda1,Lda2,Lda3を相互に比較する３つの２入力NANDゲート９１〜９３及び１つの３入力NANDゲート９４により構成され、出力端子OUTから出力用トリミング情報trmoutを出力するようになっている。
【００８６】
（実施例３の動作）
図９は、図５の動作を示すタイミング図である。この図９では、動作説明の簡略化のため、電源投入後にディレイパルス発生回路５０の入力電圧PDINがHからLに変化したときの動作波形が示されている。
【００８７】
入力電圧PDINがHからLに変化すると、ディレイパルス発生回路５０から出力されるパルスpd0が、一定期間Lとなる。この時、ディレイパルス発生回路５０−１から出力される誤り訂正パルスEcc0と、POR回路４０から出力されるリセット信号reset0とが、共にHであれば、ANDゲート１１０から出力される入力パルスlatchも一定期間Lとなる。入力パルスlatch がLからHに変化したときのヒューズラッチタイミング回路１０A、バイアス回路２０、及びヒューズラッチ回路３０の動作は、実施例１と同じく、ヒューズ素子３５−２が未切断状態のとき、ヒューズラッチ回路３０から出力されるトリミング情報dataがLとなり、ヒューズ素子３５−２が切断状態のとき、トリミング情報dataがHに固定される。
【００８８】
本実施例３では、ヒューズラッチタイミング回路１０Aから出力されるパルスpd，latchdにおいて、パルスpdがHからLに変化するとき、これと同時にパルスlatchdがLからHに変化し、パルスpdがLからHに変化するとき、少し遅延してパルスlatchdがHからLに変化する。このパルスlatchdは、ECC回路７０内のORゲート７３で論理和が取られてパルスclkとなり、これが各スタティック型ラッチ回路８０−１〜８０−３の入力端子CLKに入力される。各スタティック型ラッチ回路８０−１〜８０−３において、入力端子CLKから入力されたパルスclkがHのときに、トリミング情報dataが各入力端子DATAから取り込まれてそのまま各出力端子OUTへ送られ、出力信号Lda1,Lda2,Lda3がそれぞれ出力される。
【００８９】
パルスlatchdがHであると、ORゲート７３の出力パルスclkもHであるので、その期間は、ヒューズ素子３５−２が未切断か切断かの判断結果の論理で、トリミング情報dataの論理が各スタティック型ラッチ回路８０−１〜８０−３を通過して出力信号Lda1〜Lda3として出力され、これらは同一論理である。そのため、EXNORゲート７１から出力される検出信号LdaNGはHとなり、ディレイパルス発生回路５０−２を介してインバータ７２から出力されるパルスclkxがLとなる。パルスclkxがLとなった後に、ORゲート７３の出力パルスclkがHからLに変化すると、ラッチ回路８０−１〜８０−３の出力信号Lda1〜Lda3の論理が固定される。この出力信号Lda1〜Lda3の多数決論理が多数決回路９０で求められ、出力用トリミング情報trmoutとして出力される。
【００９０】
以上の動作から、ヒューズ素子３５−２が未切断か切断かの判断結果のトリミング情報dataが、ヒューズラッチ回路３０とスタティック型ラッチ回路８０−１〜８０−３との4つのラッチ回路に保存される。
【００９１】
スタティック型ラッチ回路８０−１〜８０−３に保存されていたトリミング情報dataのどれか１つが誤りを起こした場合、EXNORゲート７１から出力される検出信号LdaNGがHからLに反転し、ディレイパルス発生回路５０−２を介してインバータ７２の出力パルスclkxが一定期間Hとなる。すると、ORゲート７３の出力パルスclkも一定期間Hとなり、ヒューズラッチ回路３０に保存されていたトリミング情報dataが、スタティック型ラッチ回路８０−１〜８０−３に再度ラッチされ、誤り情報が訂正される。
【００９２】
ヒューズラッチ回路３０に保存されていたトリミング情報dataが誤りを起こした場合、出力用トリミング情報trmoutとトリミング情報dataとの論理に違いが生じて、EXORゲート１０１から出力される検出信号trmNGがLからHに変化する。ヒューズラッチタイミング回路１０Aから出力されるパルスpdは、定常状態ではHであるため、NANDゲート１０２から出力される誤り検出信号ReLachがHからLに変化する。すると、ディレイパルス発生回路５０−１から出力される誤り訂正パルスEcc0が、一定期間Lとなるため、ANDゲート１１０から出力される入力パルスlatchは、入力電圧PDINがHからLに変化した場合と同様に、一定期間Lとなる。そのため、ヒューズラッチ回路３０によって再度、ヒューズ素子３５−２が未切断か切断かの判断が行われ、このトリミング情報dataがヒューズラッチ回路３０とスタティック型ラッチ回路８０−１〜８０−３との4つのラッチ回路に再度保存されて、誤り情報が訂正される。
【００９３】
（実施例３の効果）
本実施例３によれば、実施例１の（ａ）〜（ｄ）、及び実施例２の（ｅ）と同様の効果があり、更に、次の（ｆ）のような効果もある。
【００９４】
（ｆ）  実施例３では、ECC回路７０内に３つのスタティック型ラッチ回路８０−１〜８０−３を設けて、ヒューズ素子３５−２が未切断か切断かの判断結果のトリミング情報dataを、ヒューズラッチ回路３０とスタティック型ラッチ回路８０−１〜８０−３との4つのラッチ回路に保存するようにし、スタティック型ラッチ回路８０−１〜８０−３に保存されていたトリミング情報dataのどれか１つが誤りを起こした場合はその誤りを自己訂正し、ヒューズラッチ回路３０に保存されていたトリミング情報dataが誤りを起こした場合は再度ヒューズ素子３５−２が未切断か切断かの判断を行う動作を行って誤り情報を自己訂正することが可能な機能を設けたので、長時間駆動させなければならない場合や、悪環境条件で使用され静電気やソフトエラーが懸念されるLSI等に適用することが可能である。
【００９５】
なお、本発明は、図示の実施例１〜３に限定されず、例えば、ヒューズラッチタイミング回路１０，１０A、バイアス回路２０、ヒューズラッチ回路３０、POR回路４０、ディレイパルス発生回路５０，５０−１，５０−２、ゲート回路６０、ECC回路７０、誤り検出回路１００等を、図示以外のトランジスタや回路構成等に変更しても良い。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施例１を示すヒューズトリミング回路の回路図である。
【図２】図１の動作タイミング図である。
【図３】本発明の実施例２を示すヒューズトリミング回路の回路図である。
【図４】図３の動作タイミング図である。
【図５】本発明の実施例３を示すヒューズトリミング回路の回路図である。
【図６】図５中のヒューズラッチタイミング回路の回路図である。
【図７】図５中のスタティック型ラッチ回路の回路図である。
【図８】図５中の多数決回路の回路図である。
【図９】図５の動作タイミング図である。
【図１０】従来のヒューズトリミング回路の回路図である。
【符号の説明】
【００９７】
１０，１０Ａ      ヒューズラッチタイミング回路
２０      バイアス回路
３０      ヒューズラッチ回路
３０Ａ        ヒューズ状態判定回路
３０Ｂ      ラッチ回路
４０      POR回路（パワーオンリセット回路）
５０，５０−１，５０−２      ディレイパルス発生回路
６０      ゲート回路
７０      ECC回路（誤り訂正回路）
７１      EXNORゲート
８０−１〜８０−３      スタティック型ラッチ回路
９０      多数決回路
１００      誤り検出回路
１１０      ANDゲート
【図１】
2007088174.tif 000003
【図２】
2007088174.tif 000004
【図３】
2007088174.tif 000005
【図４】
2007088174.tif 000006
【図５】
2007088174.tif 000007
【図６】
2007088174.tif 000008
【図７】
2007088174.tif 000009
【図８】
2007088174.tif 000010
【図９】
2007088174.tif 000011
【図１０】
2007088174.tif 000012