(57)【要約】【課題】  基板上の抵抗素子の交換などの作業をおこなわずに、ＩＥＥＥ８０２．３勧告に記載された範囲の振幅が得られるようにすることが可能な通信装置を提供することを目的とする。【解決手段】  レジスタを備えた通信用デバイス１３と、当該通信装置から出力される送信信号のレベルを調整する送信レベル調整装置１４とを有する通信装置であって、前記送信レベル調整装置は、複数の抵抗素子と、該複数の抵抗素子毎に設けられたスイッチ手段とを有し、前記スイッチ手段は、前記レジスタの設定内容に基づいて、オン・オフされる通信装置である。【選択図】  図４
2007088762.tif 000002
【特許請求の範囲】
【請求項１】
レジスタを備えた通信用デバイスと、当該通信装置から出力される送信信号のレベルを調整する送信レベル調整装置とを有する通信装置であって、
前記送信レベル調整装置は、複数の抵抗素子と、該複数の抵抗素子毎に設けられたスイッチ手段とを有し、
前記スイッチ手段は、前記レジスタの設定内容に基づいて、オン・オフされることを特徴とする通信装置。
【請求項２】
前記レジスタは、ＩＥＥＥ８０２．３で規定されたＰＨＹレジスタであり、
該ＰＨＹレジスタのベンダー・スペシフィックとして規定された番地に、前記スイッチ手段をオン・オフする情報を設定することを特徴とする請求項１記載の通信装置。
【請求項３】
前記スイッチ手段は、スリーステートバッファであることを特徴とする請求項１記載の通信装置。
【請求項４】
前記複数の抵抗素子の抵抗値は、それぞれ異なり、各抵抗素子の抵抗値は、２の倍数の関係となっていることを特徴とする請求項１記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送出信号の振幅を調節することが可能な通信装置に関するものである。
【背景技術】
【０００２】
ローカルエリア・ネットワーク（ＬＡＮ）として、イーサネット（登録商標）が、用いられている。イーサネット（登録商標）は、高速化が進み、伝送レート１００Ｍｂｐｓのイーサネット（登録商標）が標準化されている。このイーサネット（登録商標）は、ＩＥＥＥ８０２．３委員会で規格化されたものであり、物理層にＦＤＤＩ（Fiber  Distributed  Data  Interface）規格で規定されたＴＰ（Twisted  Pair)-ＰＭＤ（Physical  Layer  Medium  Dependent）を伝送路として使用する。ＵＴＰ(Unshielded  Twisted  Pair)ケーブルを使用する１００ＢＡＳＥ−ＴＸなどがある。
【０００３】
１００ＢＡＳＥ−ＴＸでは、ＭＬＴ−３という符号化に基づいて信号を送出することが規定されている。図１に、ＭＬＴ−３の符号化について示す。ＭＬＴ−３符号化では、“１”のディジタルデータの場合は、信号の電圧を、＋１［Ｖ］、０［Ｖ］、−１［Ｖ］、０［Ｖ］、＋１［Ｖ］、０［Ｖ］・・・の順に遷移させる。そして、ディジタルデータが“０”の場合は、その前の電圧を維持する。この信号方式は、信号レベルの変化の頻度が少ないので、送信帯域が小さくすることができる。
【０００４】
図１は、“０”、“１”、“１”、“１”、“０”、“１”、“１”、“０”の信号を示している。この場合は、０［Ｖ］、＋１［Ｖ］、０［Ｖ］、−１［Ｖ］、−１［Ｖ］、０［Ｖ］、＋１［Ｖ］、＋１［Ｖ］が出力される。
【０００５】
図２に、１００ＢＡＳＥ−ＴＸの信号送出部の構成の一例示す。
【０００６】
図２の信号送出部の構成は、１対１トランスＴ１、電流源Ｉ（チップ内部で発生した電源で、その電流値：Ｉ０）、ＮＭＯＳトランジスタＭＯＳＦＥＴ１〜ＭＯＳＦＥＴ４、抵抗Ｒｐ１、Ｒｐ２、Ｒｍ、Ｒｃを有する。
【０００７】
トランスの１次側の中点はコモン電位（Ｖｃｃ）となり、このコモン電位（Ｖｃｃ）が抵抗Ｒｃを介して出力される。
【０００８】
ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ２のそれぞれのドレインが接続され、その接続点には、電流源Ｉが接続されている。ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ４のそれぞれのゲートが接続され、ＮＭＯＳトランジスタＭＯＳＦＥＴ２とＮＭＯＳトランジスタＭＯＳＦＥＴ３のそれぞれのゲートが接続されている。
【０００９】
ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ２のそれぞれのゲート端子には、送信すべき入力信号が供給される。ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ２のそれぞれのゲート端子には、相補信号が供給される。
【００１０】
ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ４のそれぞれのゲート端子が接続され、ＮＭＯＳトランジスタＭＯＳＦＥＴ２とＮＭＯＳトランジスタＭＯＳＦＥＴ３のそれぞれのゲート端子が接続されているので、ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ４とは、同時にオン・オフされる。同様に、ＮＭＯＳトランジスタＭＯＳＦＥＴ２とＮＭＯＳトランジスタＭＯＳＦＥＴ３も、同時にオン・オフされる。
【００１１】
入力端子に印加される信号は、３値信号、“−１”、“＋１”又は“オープン”の信号であり、１対１トランスＴ１の２次側には、ＩＥＥＥ８０２．３の規格に合致したＭＬＴ−３符号化信号が出力される。
【００１２】
入力端子ＩＮ１に“−１Ｖ”の信号が供給されるとき、入力端子ＩＮ２には“＋１Ｖ”の信号が供給され、入力端子ＩＮ１に“＋１Ｖ”の信号が供給されるとき、入力端子ＩＮ２には“−１Ｖ”の信号が供給され、入力端子ＩＮ１に“０Ｖ”の信号が供給されるとき、入力端子ＩＮ２には“０Ｖ”の信号が供給される。
【００１３】
入力端子ＩＮ１に“＋１Ｖ”の信号が供給される（この場合は、入力端子ＩＮ２に“−１Ｖ”の信号が供給される）と、ＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ４が導通する（このとき、“−１Ｖ”の信号が供給されるＮＭＯＳトランジスタＭＯＳＦＥＴ２とＮＭＯＳトランジスタＭＯＳＦＥＴ３は非導通である。）。その結果、電流源Ｉの電流Ｉ０が、ＮＭＯＳトランジスタＭＯＳＦＥＴ１、抵抗Ｒｍ、抵抗Ｒｐ１、抵抗Ｒｐ２及びＮＭＯＳトランジスタＭＯＳＦＥＴ４に流れる。１対１トランスＴ１の１次側の両端の電圧は、抵抗Ｒｍ、抵抗Ｒｐ１、抵抗Ｒｐ２及び１対１トランスＴ１の１次側の電気特性によって決定され、その１対１トランスＴ１の１次側の両端の電圧が、２次側の両端の電圧となり、出力される。なお、ここでは、入力端子ＩＮ１に信号が供給される信号は、高周波数であるので、１対１トランスＴ１の１次側には、トランスのインダクタ成分により、ほとんど電流は流れない。
【００１４】
また、入力端子ＩＮ１に“−１Ｖ”の信号が供給される（この場合は、入力端子ＩＮ２に“＋１Ｖ”の信号が供給される）と、ＮＭＯＳトランジスタＭＯＳＦＥＴ２とＮＭＯＳトランジスタＭＯＳＦＥＴ３が導通する。その結果、電流源Ｉの電流Ｉ０が、ＮＭＯＳトランジスタＭＯＳＦＥＴ２、抵抗Ｒｍ、抵抗Ｒｐ１、抵抗Ｒｐ２及びＮＭＯＳトランジスタＭＯＳＦＥＴ３に流れる。１対１トランスＴ１の１次側の両端の電圧は、抵抗Ｒｍ、抵抗Ｒｐ１、抵抗Ｒｐ２及び１対１トランスＴ１の１次側の電気特性によって決定され、その１対１トランスＴ１の１次側の両端の電圧が、２次側の両端の電圧となり、出力される。この場合の電圧は、入力端子ＩＮ１に“＋１Ｖ”の信号が供給された場合とは、同じ大きさで、逆の電圧が発生する。
【００１５】
また、入力端子ＩＮ１に“０Ｖ”の信号が供給される（この場合は、入力端子ＩＮ２にも“０Ｖ”の信号が供給される）と、ＮＭＯＳトランジスタＭＯＳＦＥＴ１〜ＭＯＳＦＥＴ４は、全てオフであり、１対１トランスＴ１の１次側の両端には電圧が発生せず、その結果、その２次側にも電圧は発生しない。
【００１６】
この構成において、抵抗Ｒｐ１と抵抗Ｒｐ２に流れる電流（Ｉ２３又はＩ１３）と抵抗Ｒｐ１と抵抗Ｒｐ２抵抗値の積（Ｉ２３×（Ｒｐ１＋Ｒｐ２）又はＩ１３×（Ｒｐ１＋Ｒｐ２））が、１対１トランスＴ１の１次側の両端の電圧となり、この電圧が電圧１対１トランスＴ１の２次側に出力される。
【００１７】
したがって、（Ｉ２３×（Ｒｐ１＋Ｒｐ２）又はＩ１３×（Ｒｐ１＋Ｒｐ２）の値を、規格で決められている所定の値に設定する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
イーサネット（登録商標）の送出信号の振幅の上限、下限値は、ＩＥＥＥ８０２．３勧告に定められており、１００ＢＡＳＥ−ＴＸの場合、正、負それぞれ、単方向の最大振幅は、１．０[Ｖ]±５０[ｍＶ]、すなわち、９５０〜１０５０[ｍＶ]の範囲にあることが求められている。
【００１９】
ところが、図２に回路において、抵抗Ｒｐ１と抵抗Ｒｐ２の抵抗素子の誤差、または、チップの個体差による、回路内部インピーダンスのばらつきなどによって、イーサネット（登録商標）の送出信号の最大振幅が、前述の範囲を越えてしまい、ＩＥＥＥ８０２．３勧告の基準を満たさなくなる場合ある。また、前述の範囲からのずれが大きい場合には、実際のデータ送受信そのものに支障をきたす。
【００２０】
このような場合は、抵抗Ｒｐ１と抵抗Ｒｐ２を交換するなど、物理的な対策を施す必要を生じるという問題がある。
【００２１】
本発明は、上記の点に鑑みて、これらの問題を解消するために発明されたものであり、基板上の抵抗素子の交換などの作業をおこなわずに、ＩＥＥＥ８０２．３勧告に記載された範囲の振幅が得られるようにすることが可能な通信装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明の通信装置は、レジスタを備えた通信用デバイスと、当該通信装置から出力される送信信号のレベルを調整する送信レベル調整装置とを有する通信装置であって、前記送信レベル調整装置は、複数の抵抗素子と、該複数の抵抗素子毎に設けられたスイッチ手段とを有し、前記スイッチ手段は、前記レジスタの設定内容に基づいて、オン・オフされるように構成することができる。
【００２３】
また、上記目的を達成するために、本発明の通信装置の前記レジスタは、ＩＥＥＥ８０２．３で規定されたＰＨＹレジスタであり、該ＰＨＹレジスタのベンダー・スペシフィックとして規定された番地に、前記スイッチ手段をオン・オフする情報を設定するように構成することができる。
【００２４】
また、上記目的を達成するために、本発明の前記スイッチ手段は、スリーステートバッファで構成することができる。
【００２５】
また、上記目的を達成するために、本発明の前記複数の抵抗素子の抵抗値は、それぞれ異なり、各抵抗素子の抵抗値は、２の倍数の関係となっているように構成することができる。
【発明の効果】
【００２６】
基板上の抵抗素子の交換などの作業をおこなわずに、ＩＥＥＥ８０２．３勧告に記載された範囲の振幅が得られるようにすることが可能な通信装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
（本発明の原理）
上述したように、図２において、抵抗Ｒｐ１と抵抗Ｒｐ２に流れる電流（Ｉ２３又はＩ１３）と抵抗Ｒｐ１と抵抗Ｒｐ２の抵抗値の積（Ｉ２３×（Ｒｐ１＋Ｒｐ２）又はＩ１３×（Ｒｐ１＋Ｒｐ２））が、１対１トランスＴ１の２次側に出力される。
【００２８】
したがって、本発明では、抵抗Ｒｐ１と抵抗Ｒｐ２に流れる電流（Ｉ２３又はＩ１３）を調整することにより、結果的に、出力信号大きさを、ＩＥＥＥ８０２．３勧告に記載された範囲の振幅に納める。
【００２９】
そのため、本発明では、図３に示す電流調整回路を、抵抗Ｒｐ１と抵抗Ｒｐ２に流れる電流（Ｉ２３又はＩ１３）を規定する箇所に挿入する。例えば、図２において、電流源ＩとＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ２との接続点の間、直列に接続された抵抗Ｒｐ１と抵抗Ｒｐ２との間等に設ける。
【００３０】
図３の回路では、入力バイアス電流Ｉｉｎが、電流調整器１０により調整されて、出力バイアス電流Ｉｏｕｔとして出力される。
【００３１】
電流調整器１０は、抵抗Ｒ１〜抵抗Ｒ５及びスイッチＳＷ１〜ＳＷ５を有している。
【００３２】
スイッチＳＷ１のみが閉じられると、抵抗Ｒ１により入力バイアス電流Ｉｉｎが減衰され（抵抗Ｒ１を通して、入力バイアス電流Ｉｉｎの一部の電流がグランドに流れて入力バイアス電流Ｉｉｎが減衰する。）、スイッチＳＷ２のみが閉じられると、抵抗Ｒ２により、入力バイアス電流Ｉｉｎ減衰され、・・・、また、複数のスイッチが閉じられると、そのスイッチに対応した抵抗により、減衰された出力バイアス電流Ｉｏｕｔが出力される。
【００３３】
本発明では、出力バイアス電流Ｉｏｕｔの減衰量の制御を、レジスタを用いて行うため、抵抗Ｒ１〜抵抗Ｒ５の抵抗値を次のようにした。つまり、抵抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値の２倍に設定し、同様に、抵抗Ｒ３には、抵抗Ｒ２の２倍の値、抵抗Ｒ４には、抵抗Ｒ３の２倍の値、抵抗Ｒ５には、抵抗Ｒ４の２倍の値を設定する。
【００３４】
このように抵抗の値を設定したので、レジスタによって電流減衰器１０の合成抵抗を設定し、もって、電流の減衰量を、所望のものにすることができる。
（制御系の全体構成図）
本発明の制御系の全体構成図の例を図４に示す。図４の構成図は、ＣＰＵ（Central Processing Unit）１１と、該ＣＰＵに接続されているメモリ（ＲＡＭ）１２と、ＣＰＵ１１により制御されるＭＡＣ（Media Access Control）デバイス１３と、ＭＡＣデバイス１３に備えられているＰＨＹレジスタ１５により制御される「スリーステートバッファ及び抵抗素子」１４から構成されている。
【００３５】
ＣＰＵ１１は、イーサネット（登録商標）の端末装置に設けられており、該端末装置の全体の制御を行う。イーサネット（登録商標）のデバイスドライバは、メモリ（ＲＡＭ）１２に格納されており、ＣＰＵ１１で動作する。ＭＡＣデバイス１３は、通信用デバイスであり、伝送媒体にデータを送信するときの伝送制御部で、CSMA/CD(Carrier Sense Multiple Access with Collision Detection)制御を行う。ＭＡＣデバイス１３は、イーサネット（登録商標）の物理層(ＰＨＹ層)を実現する回路部分に搭載されるＰＨＹレジスタ１５へ情報を書き込むことによって、「スリーステートバッファ及び抵抗素子」１４の抵抗素子の中の、どの素子を有効とするかを決定する。例えば、図３において、どのスイッチを閉じるかを決定する。
【００３６】
ＰＨＹレジスタは、ＭＡＣデバイスを制御、または、ＭＡＣデバイス１３の状態を把握するためのもので、ドライバからアクセスする場合は、後述するように、イーサネット（登録商標）の物理層(PHY層)を実現する回路部分のレジスタ中の１つ(ＭＩＩＭレジスタ)を経由しておこなう。ＰＨＹレジスタは、後述するように、０〜１５番地まであり、ＩＥＥＥ８０２．３勧告に記載されている。
【００３７】
なお、PHYレジスタには、伝送モードが１００ＢＡＳＥ−ＴＸであるか、１０ＢＡＳＥ−Ｔであるか、また、半二重通信であるか、全二重通信であるかなどの情報が含まれる。これらの情報は、ユーザー側から設定することが可能なもの、一方、ステータス情報となるもの、または、その両方になるものがある。
（具体的回路構成）
自システムの回路ブロックの中で、本発明に関する部分を図５に示す。図５は、送信レベル調整装置であり、図４における「スリーステートバッファ及び抵抗素子」１４の具体例でもある。
【００３８】
図５は、図３に対応した回路であり、回路内部のコンフィギュレーションレジスタ２１、抵抗Ｒ１〜抵抗Ｒ５、スリーステートバッファ素子２２１〜２２５から構成される。
【００３９】
まず、抵抗Ｒ１〜抵抗Ｒ５の設定値について説明する。抵抗Ｒ１〜抵抗Ｒ５の抵抗値は均等にせずに、重み付けをおこなう。これは、後に詳しく説明する通り、合成抵抗の値を調整する方法として適当であるためである。
【００４０】
具体的には、Ｒ２には、Ｒ１の２倍の値を設定する。同様に、Ｒ３には、Ｒ２の２倍の値、Ｒ４には、Ｒ３の２倍の値、Ｒ５には、Ｒ４の２倍の値を設定する。このようにして、例えば、Ｒ１の抵抗値が、Ｒ１=Ｒa[オーム]である場合、Ｒ２＝２Ｒa[オーム]、Ｒ３=４Ｒa[オーム]、Ｒ５＝８Ｒa[オーム]、Ｒ５＝１６Ｒa[オーム]とする。
【００４１】
そして、本発明では、イーサネット（登録商標）の物理層(ＰＨＹ層)の回路部分に搭載されるＰＨＹレジスタへ情報を書き込むことによって、これらの抵抗素子の中の、どの素子を有効とするかを決定する。
【００４２】
PHYレジスタは、図６に示す通り、ＰＨＹレジスタの１６〜３１番地はベンダー・スペシフィックとしてＩＥＥＥ８０２．３に規定されており、デバイス供給メーカーが独自の情報を組み込むことが可能な領域となっている。そのため、この１６〜３１番地の中から任意の番地のビットを、図５のコンフィギュレーションレジスタ２１として割り当てる。ただし、デバイスドライバから、直接ＰＨＹレジスタを設定することはできない。そこで、デバイスドライバからアクセスできるＭＡＣデバイスのレジスタの１つを(ＭＩＩＭレジスタとして割り当て、このＭＩＩＭレジスタを経由して、ＰＨＹレジスタを設定する。例えば、図７に示す通り、０ｘＡ０番地に、ＭＩＩＭレジスタを割り当てる。なお、ＭＩＩＭレジスタの各ビット（全３２ビット）は、図７に示すように割り当てられている。
【００４３】
図６は、ＰＨＹレジスタの一覧を示している。PHYレジスタの０番地は、コントロールレジスタを、１番地は、ステータスレジスタを、２番地及び３番地は、ＰＨＹのＩＤレジスタを、４番地〜８番地は、オートネゴシエーションに関するレジスタを、９番地及び１０番地は、マスタ・スレーブに関するレジスタである。
【００４４】
ここで、例えば、PHYレジスタの０番地のレジスタを例に挙げれば、０番地のコントロールレジスタの各ビットは、図８のように割り当てられている。
【００４５】
ここで、もしも、PHYレジスタ０番地のビット“８”、“９”、“１２”、“１３”をオン“１”にしたい場合には、図７のＭＩＩＭレジスタの各ビットを、以下のように設定する。
ビット３１〜２７  ：  使用しない。
ビット２６      ：  設定する（ライト）なので、“１”にする。
ビット２５〜２１  ：  ＰＨＹアドレス（PHYデバイスが２つ以上あるときに、各デバイスを識別するためのもの。デバイスが１つの場合は、ＰＨＹアドレスは“０”とする。）
ビット２０〜１６  ：  ＰＨＹレジスタの０番地にアクセスするので、“０”とする。
ビット１５〜０    ： ここでの例では、ビット“８”、“９”、“１２”、“１３”のみをオンにします。つまり、デバイスドライバからは、ＭＩＩＭレジスタ０ｘＡ０番地に、“０ｘ０４００３３００”を設定することにより、「PHYレジスタ0番地のビット“８”、“９”、“１２”、“１３”をオン“１”にする」ことが実現されます。
【００４６】
上述したように、ＰＨＹレジスタの１６〜３１番地はベンダー・スペシフィックとして、独自の情報を組み込むことが可能な領域となっている。そこで、本発明では、この領域の任意の番地の中の５ビット分を、振幅制御（抵抗Ｒｐ１と抵抗Ｒｐ２に流れる電流を制御することによって、１対１トランスＴ１の２次側から出力される信号の振幅を制御する。）のためのコンフィギュレーションレジスタとして使用する。そして、デバイスドライバから、メディア非依存インタフェース(ＭＩＩ)を介して、このコンフィギュレーションレジスタの設定をおこなっている。
【００４７】
なお、コンフィギュレーションレジスタの各ビットは、チップのピンから、電気信号として直接出力されるように、チップ内部の回路設計をしておく。
【００４８】
これらの５ビット分のピンそれぞれに対し、図５におけるスリーステートバッファ素子２２１〜２２５を割り当てる。ここでは、スリーステートバッファ素子は、アウトプットチップ・イネーブルがローアクティブ(負論理)のものを使用する。したがって、スリーステートバッファ素子２２１〜２２５のアウトプットチップ・イネーブル端子(／ＯＥ)に、ローレベルの信号が印加されると、出力端子Ｙはローレベル、すなわち、ＧＮＤ電位となり、各ピンからの信号がハイレベルある場合には出力端子Ｙはハイインピーダンスとなる。
【００４９】
なお、スリーステートバッファ素子２２１〜２２５の出力端子Ｙは、各ピンからの信号がローレベルである場合にＧＮＤレベルの電位となるので、出力端子Ｙとグランド端子Ａとが接続されたものと等価である。したがって、スリーステートバッファ素子２２１〜２２５は、アウトプットチップ・イネーブル端子に供給される信号によって制御されるスイッチとも言える。
【００５０】
図５に示すように、抵抗Ｒ１〜抵抗Ｒ５の一端は、全て、分岐点Ｄに接続され、抵抗Ｒ１〜抵抗Ｒ５の他端は、それぞれ対応するスリーステートバッファ素子２２１〜２２５の出力端子Ｙに接続されている。このスリーステートバッファ素子２２１〜２２５は、図３のスイッチＳＷ１〜ＳＷ５に対応している。
【００５１】
スリーステートバッファ素子２２１〜２２５の出力端子がＧＮＤレベルの場合には、そのスリーステートバッファ素子に接続されている抵抗Ｒ１〜抵抗Ｒ５に電流が流れることになる。一方、スリーステートバッファ素子の出力端子がハイインピーダンスである場合には、そのスリーステートバッファ素子に接続されている抵抗Ｒ１〜抵抗Ｒ５は、抵抗としてのはたらきをせず、実質的には存在しないことになる。
【００５２】
例として、コンフィギュレーションレジスタを、１０進法の２２、すなわち、ＭＳＢから順に、“１”，“０”，“１”，“１”，“０”とした場合を考える。抵抗Ｒ１、抵抗Ｒ３、抵抗Ｒ４は、接続されるスリーステートバッファ素子の出力端子ＹがＧＮＤレベルの電位となるため、抵抗Ｒ１、抵抗Ｒ３、抵抗Ｒ４に電流が流れることになる。一方、抵抗Ｒ２及び抵抗Ｒ５は、接続されるスリーステートバッファ素子の出力端子Ｙがハイインピーダンスであるため、抵抗として作用しないことになる。従ってこの場合、図９に示す回路と等価になり、合成抵抗の値をＲｘとすると、Ｒｘ=Ｒ１×Ｒ３×Ｒ４／(Ｒ１×Ｒ３＋Ｒ３×Ｒ４＋Ｒ４×Ｒ１)となる。そして、前述した通り、Ｒ1=Ｒa[オーム]とすると、Ｒ３＝４Ｒa[オーム]、Ｒ４＝８Ｒa[オーム]であるため、Ｒｘの値は、約０．７２７Ｒa[オーム]となる。
【００５３】
抵抗Ｒ１〜抵抗Ｒ５に対する重み付けの仕方については、前述した通り、抵抗Ｒ２には、抵抗Ｒ１の２倍の値、抵抗Ｒ３には、抵抗Ｒ２の２倍の値、とし、以下、同様にして抵抗Ｒ５まで設定する。
【００５４】
以下、このような設定をおこなう理由について説明する。
【００５５】
まず、抵抗Ｒ１〜抵抗Ｒ５に対して、重み付けをせず、均等にした場合の、コンフィギュレーションレジスタの設定値と、合成抵抗の関係を、図１０に示す。図１０に表される通り、重み付けをしない場合には、合成抵抗の値は、コンフィギュレーションレジスタの設定値の大きさではなく、どのビットが"1"になるかによってのみ支配される。また、抵抗Ｒ１〜抵抗Ｒ５の値に対して、線形的に重み付けをした場合には、図１１に表される通り、コンフィギュレーションレジスタの設定値と合成抵抗の値の大小の関係が逆転してしまう部分がある。また、抵抗Ｒ１〜抵抗Ｒ５の値に対して、各抵抗素子間に、１０倍の重み付けをした場合には、図１２に表される通り、合成抵抗の値は、階段状の散布になってしまう。それに対して、各抵抗素子間に、２倍の重み付けをした場合には、図１３に表される通り、合成抵抗の値は、なめらかな曲線が得られる。そして、コンフィギュレーションレジスタのデフォルト値を、１０進法の１６、すなわち、ＭＳＢから順に１，０，０，０，０とし、抵抗Ｒ１のみが有効となるように設定しておくことにより、この値をより大きな値に変更する場合も、小さな値に変更する場合も、精度の高い調整をおこなうことが可能となる。
【００５６】
このような重み付けをおこない、合成抵抗の値を調整することによって、電流源ＩとＮＭＯＳトランジスタＭＯＳＦＥＴ１とＮＭＯＳトランジスタＭＯＳＦＥＴ２との接続を流れる電流、抵抗Ｒｐ１と抵抗Ｒｐ２とに流れる電流の電流値（バイアス電流値）を調整することが可能となり、結果的に、１対１トランスＴ１の１次側の両端の電圧の最大振幅を調整することが可能となる。
（実施例の効果）
本発明を用いることにより、イーサネット（登録商標）の送出信号を測定し、その最大振幅が、ＩＥＥＥ８０２．３勧告に記載された範囲に入っていない場合は、デバイスドライバから、コンフィギュレーションレジスタを設定することにより、基板上の抵抗素子の交換などの作業をおこなわずに、ＩＥＥＥ８０２．３勧告に記載された範囲の振幅が得られるようにすることが可能となる。
（変形例）
なお、上記説明では、コンフィギュレーションレジスタに割り当てるビット数が５ビットである場合を例に挙げたが、より多くのビットを割り当てることによって、さらに精度の高い調整をおこなうことが可能となる。
【００５７】
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨をそこなわない範囲で変更することが可能である。
【図面の簡単な説明】
【００５８】
【図１】ＭＬＴ−３信号を説明するための図である。
【図２】１００ＢＡＳＥ−ＴＸの信号送出部を説明するための図である。
【図３】電流調整回路を説明するための図（その１）である。
【図４】本発明の制御系の全体構成図を説明するための図である。
【図５】具体的回路構成を説明するための図である。
【図６】PHYレジスタを説明するための図である。
【図７】ＭＩＩＭレジスタ
【図８】コントロールレジスタ
【図９】電流調整回路を説明するための図（その２）である。
【図１０】合成抵抗を説明するための図（その１）である。
【図１１】合成抵抗を説明するための図（その２）である。
【図１２】合成抵抗を説明するための図（その３）である。
【図１３】合成抵抗を説明するための図（その４）である。
【符号の説明】
【００５９】
１０    電流調整器
１１    ＣＰＵ
１２    メモリ（ＲＡＭ）
１３    ＭＡＣデバイス
１４    スリーステートバッファ及び抵抗素子
１５    ＰＨＹレジスタ
２１    コンフィギュレーションレジスタ
２２    スリーステートバッファ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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