(57)【要約】【課題】  信頼性良くダイシングを行うことができる半導体ウェハを提供する。【解決手段】  本発明に係る半導体ウェハ１００は，  複数の半導体チップ領域５０と、  半導体チップ領域５０のそれぞれを区分するスクライブ領域８０，８２と、を含み、  半導体チップ領域５０は、パッシベーション層を有し、  パッシベーション層は，半導体チップ領域５０の周縁に沿って形成されたスリット２４を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップ領域と、
前記半導体チップ領域のそれぞれを区分するスクライブ領域と、を含み、
前記半導体チップ領域は、パッシベーション層を有し、
前記パッシベーション層は、前記半導体チップ領域の周縁に沿って形成されたスリットを有する、半導体ウェハ。
【請求項２】
請求項１において、
前記半導体チップ領域は、
前記パッシベーション層の下方に形成された層間絶縁層と、
前記層間絶縁層の下方に形成された基板と、を含み、
前記スリットは、前記層間絶縁層を貫通しており、
前記スリットにより、前記基板の上面が露出している、半導体ウェハ。
【請求項３】
パッシベーション層を有する半導体チップであって、
前記パッシベーション層は、前記半導体チップの周縁に沿って形成されたスリットを有する、半導体チップ。
【請求項４】
パッシベーション層を有する半導体ウェハを準備する工程と、
前記パッシベーション層を開口して、スクライブ領域上および半導体チップ領域のパッド部上の所定の領域に開口部を形成する工程と、
前記半導体チップ領域の周縁に沿って、前記パッシベーション層にスリットを形成する工程と、
前記スクライブ領域に沿って前記半導体ウェハを切断する工程と、を含む、半導体チップの製造方法。
【請求項５】
請求項４において、
前記開口部を形成する工程と、前記スリットを形成する工程とは、同一の工程で行われる、半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、並びに、半導体チップおよびその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップが作り込まれた半導体ウェハは、各半導体チップ間に設けられたスクライブラインに沿ってダイヤモンドカッターなどで切り分けられ、個々の半導体チップに分離される。
【０００３】
例えば、半導体ウェハの切断は、スクライブライン上のパッシベーション膜や平坦化膜を除去した後に、スクライブラインに沿って行われる（例えば特開２００３−１９７５６２号公報）。
【特許文献１】特開２００３−１９７５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、信頼性良くダイシングを行うことができる半導体ウェハを提供することにある。また、本発明の他の目的は、信頼性良く半導体チップを作製できる半導体チップの製造方法およびその製造方法により得られる半導体チップを提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体ウェハは、
複数の半導体チップ領域と、
前記半導体チップ領域のそれぞれを区分するスクライブ領域と、を含み、
前記半導体チップ領域は、パッシベーション層を有し、
前記パッシベーション層は、前記半導体チップ領域の周縁に沿って形成されたスリットを有する。
【０００６】
この半導体ウェハでは、前記パッシベーション層は、前記半導体チップ領域の周縁に沿って形成された前記スリットを有する。これにより、前記スリットに対して内側に形成された前記パッシベーション層にチッピングや剥がれなどが発生するのを抑えることができる。この理由については、後述する。
【０００７】
本発明に係る半導体ウェハにおいて、
前記半導体チップ領域は、
前記パッシベーション層の下方に形成された層間絶縁層と、
前記層間絶縁層の下方に形成された基板と、を含み、
前記スリットは、前記層間絶縁層を貫通しており、
前記スリットにより、前記基板の上面が露出していることができる。
【０００８】
なお、本発明に係る記載では、「下方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「下方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａの下に直接Ｂが形成されているような場合と、Ａの下に他のものを介してＢが形成されているような場合とが含まれるものとして、「下方」という文言を用いている。
【０００９】
本発明に係る半導体チップは、
パッシベーション層を有する半導体チップであって、
前記パッシベーション層は、前記半導体チップの周縁に沿って形成されたスリットを有する。
【００１０】
本発明に係る半導体チップの製造方法は、
パッシベーション層を有する半導体ウェハを準備する工程と、
前記パッシベーション層を開口して、スクライブ領域上および半導体チップ領域のパッド部上の所定の領域に開口部を形成する工程と、
前記半導体チップ領域の周縁に沿って、前記パッシベーション層にスリットを形成する工程と、
前記スクライブ領域に沿って前記半導体ウェハを切断する工程と、を含む。
【００１１】
本発明に係る半導体チップの製造方法において、
前記開口部を形成する工程と、前記スリットを形成する工程とは、同一の工程で行われることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１３】
１．  まず、本実施形態に係る半導体ウェハ１００について説明する。図１は、本実施形態に係る半導体ウェハ１００を模式的に示す平面図である。図２は、図１のII−II線における断面を示す図である。図３は、図１のIII−III線における断面を示す図である。なお、図１には、便宜上、露光装置の露光ショットのうち４ショット分（第１〜第４ショット９０ａ〜９０ｄ）を図示しているが、ショット数は特に限定されるわけではない。また、図示の例では、露光装置の１ショットには、半導体チップ領域５０が、Ｘ方向に５個配列されており、Ｙ方向に１個配置されているが、各方向に配列される数も特に限定されるわけではない。
【００１４】
本実施形態に係る半導体ウェハ１００は、図１に示すように、複数の半導体チップ領域５０と、第１スクライブ領域８０と、第２スクライブ領域８２と、を含む。なお、図１に示す半導体チップ領域５０には、スリット２４のみを模式的に示してあり、その他の部材については、図示を省略している。スリット２４については、後に詳述する。
【００１５】
半導体チップ領域５０は、図１に示すように、矩形（正方形を含む）の平面形状を有する。図示の例では、半導体チップ領域５０は、長方形の平面形状を有し、短辺は第１方向（Ｘ方向）に平行であり、長辺は第１方向に直交する第２方向（Ｙ方向）に平行である。
【００１６】
半導体チップ領域５０において、基板１０の表面近傍には、例えばＭＯＳトランジスタなどの半導体素子（図示せず）、配線層（図示せず）、素子分離領域１６（図２および図３参照）などが形成されている。基板１０の上には、図２および図３に示すように、第１〜第５層間絶縁層１２ａ〜１２ｅが順に形成されている。また、基板１０の上には、ガードリング３０が形成されている。ガードリング３０は、半導体チップ領域５０における半導体素子などを取り囲んでおり、ガードリング３０の外側からの水分の浸入を防ぐことができる。ガードリング３０は、例えば、タングステンからなるプラグ層３２と、アルミニウムからなる金属層３４とを交互に積層させて形成されることができる。
【００１７】
第５層間絶縁層１２ｅの上には、パッシベーション層２０が形成されている。パッシベーション層２０は、図１〜図３に示すように、半導体チップ領域５０の周縁に沿って形成されたスリット２４を有する。パッシベーション層２０は、スリット２４により、第１パッシベーション部２６と、第２パッシベーション部２８とに区分されることができる。第１パッシベーション部２６は、平面視において、スリット２４に対して外側に形成されている。図示の例では、第１パッシベーション部２６は、スリット２４と第１開口部８４との間およびスリット２４と第２開口部８６との間に形成されていることができる。第２パッシベーション部２８は、平面視において、スリット２４に対して内側に形成されている。図示の例では、第２パッシベーション部２８は、スリット２４に囲まれていることができる。
【００１８】
スリット２４は、図１に示すように、平面視において例えば矩形のリング状に形成されていることができる。即ち、スリット２４は、図１、図２に示すように、第１方向（Ｘ方向）に平行な直線状の２本のスリットと、第２方向（Ｙ方向）に平行な直線状の２本のスリットとが、連続することにより構成されることができる。
【００１９】
また、第５層間絶縁層１２ｅの上には、パッド部１８が形成されている。パッド部１８上の所定の領域では、パッシベーション層２０が開口されており、開口部２２が形成されている。なお、半導体チップ領域５０において、各層間絶縁層上に形成された配線層、上下の配線層間を電気的に接続するコンタクト層などの図示は省略している。
【００２０】
第１スクライブ領域８０は、図１に示すように、第１方向（Ｘ方向）に沿って形成されており、第２方向（Ｙ方向）に並んだ半導体チップ領域５０のそれぞれを区分している。即ち、第１スクライブ領域８０は、隣り合う半導体チップ領域５０の短辺間に設けられている。第２スクライブ領域８２は、図１に示すように、第２方向（Ｙ方向）に沿って形成されており、第１方向（Ｘ方向）に並んだ半導体チップ領域５０のそれぞれを区分している。即ち、第２スクライブ領域８２は、隣り合う半導体チップ領域５０の長辺間に設けられている。第１スクライブ領域８０の幅は、第２スクライブ領域８２の幅よりも広くすることができる。即ち、隣り合う半導体チップ領域５０の短辺間の距離は、隣り合う半導体チップ領域５０の長辺間の距離よりも長くすることができる。幅の広い第１スクライブ領域８０には、マーク領域６０，６２およびＴＥＧ領域７０が配置されていることができる。また、幅の狭い第２スクライブ領域８２のうち、第１スクライブ領域８０と交差する領域以外の領域には、マーク領域６０，６２およびＴＥＧ領域７０は配置されていないことができる。これにより、半導体チップ領域５０の短辺間の第１スクライブ領域８０よりも数の多い長辺間の第２スクライブ領域８２の幅を可能な限り狭くすることができるので、１枚の半導体ウェハ１００当りの半導体チップ領域５０の集積度、収率を向上させることができる。
【００２１】
図２に示すように、第１スクライブ領域８０には、例えばアルミニウムなどからなる導電層７２が各層間絶縁層上に形成されている。導電層７２は、例えば、マーク領域６０，６２における各種のマークや、ＴＥＧ領域７０における配線などを構成している。第１スクライブ領域８０上では、パッシベーション層２０が開口されており、第１開口部８４が形成されることができる。第１開口部８４は、パッシベーション層２０を貫通することができ、さらに、第１開口部８４により、第５層間絶縁層１２ｅは途中まで開口されることができる。平面視において、第１開口部８４が形成された領域は、第１スクライブ領域８０と一致することができる。なお、第１スクライブ領域８０において、例えば、上下の導電層７２の間を電気的に接続するコンタクト層などの図示は省略している。
【００２２】
一方、第２スクライブ領域８２のうち、第１スクライブ領域８０と交差する領域以外の領域には、マーク領域およびＴＥＧ領域が配置されないことができるため、第１スクライブ領域８０に形成されている導電層７２のような導電層は形成されないことができる（図３参照）。言い換えるならば、第２スクライブ領域８２のうち、第１スクライブ領域８０と交差する領域には、マーク領域６０，６２およびＴＥＧ領域７０が配置されることができるため、導電層７２が形成されることができる。第２スクライブ領域８２上では、パッシベーション層２０が開口されており、第２開口部８６が形成されることができる。第２開口部８６は、上述した第１開口部８４と同様に、図３に示すように、パッシベーション層２０を貫通することができ、さらに、第２開口部８６により、第５層間絶縁層１２ｅは途中まで開口されることができる。平面視において、第２開口部８６が形成された領域は、第２スクライブ領域８２と一致することができる。
【００２３】
マーク領域６０，６２は、図１に示すように、例えば、アライメントマーク領域６０と、検査用マーク領域６２と、を含むことができる。アライメントマーク領域６０には、例えば、露光装置による露光時にフォトマスクのアライメント位置を検出するためのマーク６１などが配置される。検査用マーク領域６２には、例えば、基板１０の上方に形成された下層のデバイスパターンと上層のデバイスパターンとの重ね合わせずれを検査するためのマーク６３などが配置される。ＴＥＧ領域７０には、図１に示すように、各種のＴＥＧ７１が配置される。
【００２４】
半導体チップ領域５０は、Ｘ方向に複数個（図示の例では１０個）配列されており、Ｙ方向に複数個（図示の例では２個）配列されている。Ｘ方向では、各半導体チップ領域５０は、第２スクライブ領域８２を挟んでおり、Ｙ方向では、各半導体チップ領域５０は、第１スクライブ領域８０を挟んでいる。
【００２５】
２．  次に、本実施形態に係る半導体チップの製造方法について説明する。図４〜図８は、本実施形態に係る半導体チップの一製造工程を模式的に示す断面図である。図９、図１０は、本実施形態に係る半導体チップの製造方法により得られる半導体チップ５００を模式的に示す断面図である。なお、図４、図８、図９は、それぞれ図２に示す断面図に対応しており、図５〜図７は、それぞれ図３に示す断面図に対応している。
【００２６】
（１）まず、パッシベーション層２０を有する半導体ウェハを準備する。パッシベーション層２０は、図４、図５に示すように、半導体ウェハの上面の全面に形成されている。より具体的には、パッシベーション層２０は、第５層間絶縁層１２ｅ、ガードリング３０、パッド部１８などの上に形成されている。パッシベーション層２０としては、例えば、酸化シリコン層と窒化シリコン層とをこの順に積層した膜などを用いることができる。
【００２７】
（２）次に、例えば、公知のリソグラフィ技術およびエッチング技術を用いて、パッシベーション層２０の所定の領域を開口する。これにより、図２および図３に示すように、第１スクライブ領域８０上に第１開口部８４が形成され、第２スクライブ領域８２上に第２開口部８６が形成され、パッド部１８上の所定の領域に開口部２２が形成される。さらに、半導体チップ領域５０の周縁に沿って、パッシベーション層２０にスリット２４が形成される。このように、第１開口部８４、第２開口部８６、およびスリット２４は、パッド部１８上の開口部２２と同一工程で形成されることができる。これにより、製造工程を簡素化することができる。本工程では、パッシベーション層２０をエッチングして、図２および図３に示すように、第１開口部８４、第２開口部８６、およびスリット２４の形成領域における第５層間絶縁層１２ｅの上部をオーバーエッチングすることができる。
【００２８】
（３）次に、第２スクライブ領域８２に沿って（即ちＹ方向に）ダイシングを行う。具体的には、以下の通りである。
【００２９】
まず、図１、図６に示すように、第１ブレード４０を用いて、第２スクライブ領域８２に沿って溝４７（図７参照）を形成する。第１ブレード４０は、図６に示すように、第２スクライブ領域８２における第１〜第５層間絶縁層１２ａ〜１２ｅを切断し、基板１０を途中まで切削する。なお、図示はしないが、第２スクライブ領域８２のうち、第１スクライブ領域８０と交差する領域に形成された導電層７２は、第１ブレード４０により切削され除去されることができる。
【００３０】
次に、図１、図７に示すように、第２ブレード４８を用いて、第２スクライブ領域８２に沿って形成された溝４７に沿って半導体ウェハ１００（具体的には、基板１０）を切断する。第２ブレード４８は、上述した第１ブレード４０よりも幅が狭い。
【００３１】
このように、まず幅の広い第１ブレード４０を用いて基板１０上の形成層、特にアルミニウムなどからなる導電層７２を除去した後に、幅の狭い第２ブレード４８を用いて半導体ウェハ１００を切断することにより、チッピング（カケ）の発生を抑制することができる。
【００３２】
（４）次に、第１スクライブ領域８０に沿って（即ちＸ方向に）ダイシングを行う。具体的には、以下の通りである。
【００３３】
まず、図１、図８に示すように、上述した第２スクライブ領域８２に沿って行われるダイシングと同様に、幅の広いブレードと幅の狭いブレードを用いた２段階のダイシング方法により、第１スクライブ領域８０の一方の端部に沿ってダイシングを行う。即ち、第１スクライブ領域８０の内側であって、隣り合う半導体チップ領域５０のうち、一方の半導体チップ領域５０に近接した領域に沿ってダイシングを行う。
【００３４】
次に、同様にして、図１、図８に示すように、第１スクライブ領域８０の他方の端部に沿ってダイシングを行う。即ち、第１スクライブ領域８０の内側であって、隣り合う半導体チップ領域５０のうち、他方の半導体チップ領域５０に近接した領域に沿ってダイシングを行う。なお、図８は、第１スクライブ領域８０に沿ってダイシングを行った後の断面を模式的に示す図である。
【００３５】
（５）以上の工程によって、図９、図１０に示すように、半導体チップ５００を作製することができる。なお、図９は、図１のII−II線における断面であって、上述したダイシング工程後の半導体チップ５００の断面を示している。また、図１０は、図１のIII−III線における断面であって、上述したダイシング工程後の半導体チップ５００の断面を示している。
【００３６】
図９に示すように、基板１０の第１方向（Ｘ方向）に沿う第１側面４１は、第１段差４３を有する。同様に、図１０に示すように、基板１０の第２方向（Ｙ方向）に沿う第２側面４５も、第２段差４９を有する。第１段差４３および第２段差４９は、上述したように、幅の広いブレードと幅の狭いブレードを用いて２段階でダイシングを行うことにより形成される。
【００３７】
（６）なお、上述した例では、第２スクライブ領域８２に沿って（即ちＹ方向に）ダイシングを行った後に、第１スクライブ領域８０に沿って（即ちＸ方向に）ダイシングを行う場合について説明したが、この順番は逆にすることもできる。
【００３８】
また、上述した例では、第１スクライブ領域８０に沿ってダイシングを行う際に、第１スクライブ領域８０の一方の端部を幅の広いブレードと幅の狭いブレードとで切断した後に、他方の端部を切断する場合について説明したが、この例に限定されるわけではない。例えば、第１スクライブ領域８０の所定の端部に幅の広いブレードを用いて溝を形成していく際に、同時に、既に溝が形成された他の端部を幅の狭いブレードにより切断していくこともできる。
【００３９】
３．  本実施形態では、パッシベーション層２０は、半導体チップ領域５０の周縁に沿って形成されたスリット２４を有する。これにより、第２パッシベーション部２８にチッピングや剥がれなどが発生するのを抑えることができる。この理由は、以下の通りである。
【００４０】
例えば、第１スクライブ領域８０および第２スクライブ領域８２に沿ってダイシングを行う際に、ブレードがぶれて、所定の切削位置からずれる場合がある。その結果、例えば、スリット２４に対して外側に形成されたパッシベーション層２０（第１パッシベーション部２６）にブレードが当たる場合がある。そして、第１パッシベーション部２６にチッピング（カケ）や剥がれなどが発生する場合がある。本実施形態によれば、スリット２４に対して内側に形成されたパッシベーション層２０（第２パッシベーション部２８）と第１パッシベーション部２６との間にはスリット２４が設けられている。つまり、第２パッシベーション部２８と第１パッシベーション部２６とを物理的に分離することができる。これにより、例えば第１パッシベーション部２６にチッピングや剥がれなどが発生しても、第２パッシベーション部２８にチッピングや剥がれなどが発生するのを抑えることができる。従って、本実施形態によれば、信頼性良く半導体ウェハ１００のダイシングを行うことができる。即ち、信頼性良く半導体チップ５００を作製することができる。
【００４１】
４．  次に、本実施形態に係る変形例について説明する。なお、以下に説明する変形例は一例であって、これらに限定されるわけではない。
【００４２】
上述した例では、第１開口部８４、第２開口部８６、スリット２４、および、パッド部１８上の開口部２２を同一の工程で形成する場合について説明したが、例えばこれらを別々の工程で形成することもできる。例えば、スリット２４を単独の工程で形成し、例えば、図１１に示すように、スリット２４がパッシベーション層２０を貫通しないように形成することもできる。また、例えば、スリット２４を単独の工程で形成し、例えば、図１２に示すように、スリット２４が第１〜第５層間絶縁層１２ａ〜１２ｅのすべてを貫通するように形成することもできる。この場合、スリット２４により、基板１０の上面は露出されることができる。この態様によれば、スリット２４がパッシベーション層２０を外側の部分（第１パッシベーション部２６）と内側の部分（第２パッシベーション部２８）とに区分して、さらに、半導体チップ領域５０における第１〜第５層間絶縁層１２ａ〜１２ｅを外側の部分と内側の部分とに区分することができる。これにより、第１〜第５層間絶縁層１２ａ〜１２ｅの内側の部分にチッピングや剥がれなどが発生するのを抑えることができる。この理由は、本実施形態によって第２パッシベーション部２８にチッピングなどが発生するのを抑えることができることの上述した理由と同様である。従って、この態様によれば、より信頼性良く半導体ウェハ１００のダイシングを行うことができる。なお、図１１、図１２は、図２に示す断面図に対応している。
【００４３】
また、上述した例では、平面視において、スリット２４が連続している場合について説明したが、例えば、図１３に示すように、スリット２４は連続していないこともできる。また、例えば、図１４に示すように、スリット２４は、半導体チップ領域５０の長辺方向（第２方向）に沿ってのみ形成されることもできる。同様に、図示はしないが、例えば、スリット２４は、半導体チップ領域５０の短辺方向（第１方向）に沿ってのみ形成されることもできる。なお、図１３、図１４は、１つの半導体チップ領域５０におけるスリット２４の形状を模式的に示す平面図である。
【００４４】
５．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００４５】
【図１】本実施形態に係る半導体ウェハを模式的に示す平面図。
【図２】図１のII−II線における断面を示す図。
【図３】図１のIII−III線における断面を示す図。
【図４】本実施形態に係る半導体チップの一製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体チップの一製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体チップの一製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体チップの一製造工程を模式的に示す断面図。
【図８】本実施形態に係る半導体チップの一製造工程を模式的に示す断面図。
【図９】本実施形態に係る半導体チップを模式的に示す断面図。
【図１０】本実施形態に係る半導体チップを模式的に示す断面図。
【図１１】変形例に係る半導体ウェハの一部を模式的に示す断面図。
【図１２】変形例に係る半導体ウェハの一部を模式的に示す断面図。
【図１３】変形例に係る半導体チップ領域におけるスリットを模式的に示す平面図。
【図１４】変形例に係る半導体チップ領域におけるスリットを模式的に示す平面図。
【符号の説明】
【００４６】
１０  基板、１２ａ〜１２ｅ  第１〜第５層間絶縁層、１６  素子分離領域、１８  パッド部、２０  パッシベーション層、２２  開口部、２４  スリット、２６  第１パッシベーション部、２８  第２パッシベーション部、３０  ガードリング、３２  プラグ層、３４  金属層、４０  第１ブレード、４１  第１側面、４３  第１段差、４５  第２側面、４７  溝、４８  第２ブレード、４９  第２段差、５０  半導体チップ領域、６０  アライメントマーク領域、６１  マーク、６２  検査用マーク領域、６３  マーク、７０  ＴＥＧ領域、７１  ＴＥＧ、７２  導電層、８０  第１スクライブ領域、８２  第２スクライブ領域、８４  第１開口部、８６  第２開口部、９０ａ〜９０ｄ  第１〜第４ショット、１００  半導体ウェハ，５００  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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