(57)【要約】【課題】  半導体記憶装置の特性を向上させることのできる半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明に係る半導体記憶装置１００の製造方法は、（ａ）基体１０上に高融点金属層２２を形成する工程と、（ｂ）前記高融点金属層の上面に酸化防止膜２４を形成する工程と、（ｃ）前記酸化防止膜の上方に絶縁層６２を形成する工程と、（ｄ）前記絶縁層の上方に記憶素子５０を形成する工程と、を含む。【選択図】      図１
2007012812.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置の製造方法であって、
（ａ）基体上に高融点金属層を形成する工程と、
（ｂ）前記高融点金属層の上面に酸化防止膜を形成する工程と、
（ｃ）前記酸化防止膜の上方に絶縁層を形成する工程と、
（ｄ）前記絶縁層の上方に記憶素子を形成する工程と、
を含む、半導体記憶装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｄ）は、５００℃以上の酸化雰囲気アニール工程を
含む、半導体記憶装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｂ）と前記工程（ｃ）の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記高融点金属層および前記酸化防止膜を一括にパターニングする工程と、
をさらに含む、半導体記憶装置の製造方法。
【請求項４】
請求項１または２において、
前記工程（ｂ）と前記工程（ｃ）の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記酸化防止膜をパターニングする工程と、
パターニングされた前記酸化防止膜をマスクとして前記高融点金属層をパターニングする工程と、
をさらに含む、半導体記憶装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記高融点金属層は、ビット線として機能する、半導体記憶装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記高融点金属層は、窒化チタンの単層膜または窒化チタンを最上層に有する積層膜からなる、半導体記憶装置の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記酸化防止膜は、酸化シリコンを含む、半導体記憶装置の製造方法。
【請求項８】
請求項１ないし５のいずれかにおいて、
前記酸化防止膜は、窒化シリコンを含む、半導体記憶装置の製造方法。
【請求項９】
請求項１ないし５のいずれかにおいて、
前記酸化防止膜は、酸化アルミニウムを含む、半導体記憶装置の製造方法。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記酸化防止膜の膜厚は、５．０〜２００ｎｍである、半導体記憶装置の製造方法。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記工程（ｃ）では、
前記酸化防止膜と同一の材料を用いて前記絶縁膜を形成する、半導体記憶装置の製造方法。
【請求項１２】
半導体記憶装置の製造方法であって、
（ａ）半導体層、ゲート絶縁層、およびゲート電極を有するトランジスタを形成する工程と、
（ｂ）前記トランジスタの上方に第１絶縁層を形成する工程と、
（ｃ）前記第１絶縁層を貫通するようにコンタクト層を形成する工程と、
（ｄ）前記コンタクト層の上方に高融点金属層を形成する工程と、
（ｅ）前記高融点金属層の上面に酸化防止膜を形成する工程と、
（ｆ）前記酸化防止膜の上方に第２絶縁層を形成する工程と、
（ｇ）前記第２絶縁層の上方に、下部電極、強誘電体層、および上部電極を有する強誘電体キャパシタを形成する工程と、
を含む、半導体記憶装置の製造方法。
【請求項１３】
基体の上方に形成された高融点金属層と、
前記高融点金属層の上方に形成された酸化防止膜と、
前記酸化防止膜の上方に形成された絶縁層と、
前記絶縁層の上方に形成された記憶素子と、
を含む、半導体記憶装置。
【請求項１４】
請求項１２において、
前記記憶素子は、上部電極と、強誘電体膜と、下部電極とを有する強誘電体キャパシタである、半導体記憶装置。
【請求項１５】
請求項１３または１４において、
前記基体は、トランジスタを含み、
前記高融点金属層は、ビット線として機能する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭやＦｅＲＡＭに代表される半導体記憶装置において、一般に、配線として高融点金属層が用いられている。このような半導体記憶装置の製造工程では、高融点金属層が形成された後に、キャパシタなどの記憶素子が形成されることがある（特許文献１参照）。この場合、記憶素子を製造する際の高温熱処理工程によって、高融点金属層上に形成された絶縁層において高融点金属層からの剥がれが生じ、半導体記憶装置の特性が劣化してしまうことがある。これは、高融点金属層をパターニングする際に用いたレジスト層を除去する目的で行うアッシング時に高融点金属の表面が酸化されることに起因している。
【特許文献１】特開平５−１９１５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、半導体記憶装置の特性を向上させることのできる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体記憶装置の製造方法は、
半導体記憶装置の製造方法であって、
（ａ）基体上に高融点金属層を形成する工程と、
（ｂ）前記高融点金属層の上面に酸化防止膜を形成する工程と、
（ｃ）前記酸化防止膜の上方に絶縁層を形成する工程と、
（ｄ）前記絶縁層の上方に記憶素子を形成する工程と、
を含む。
【０００５】
このように、高融点金属層の上面に酸化防止膜を形成することによって、高融点金属のパターニング後のアッシング時に高融点金属の表面が酸化されるのを防止することができる。よって、絶縁層の上方に記憶素子を製造する際の高温熱処理工程によって、高融点金属層上に形成された絶縁層において剥がれが生じるのを防止することができる。これにより、熱処理時に剥がれを防止するための他の制約条件を設けずに、高温処理工程を含む半導体記憶装置の製造が可能となり、半導体記憶装置の特性を向上させることができる。
【０００６】
本発明に係る半導体記憶装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記高融点金属層および前記酸化防止膜を一括にパターニングする工程と、
をさらに含むことができる。
【０００７】
本発明に係る半導体記憶装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記酸化防止膜をパターニングする工程と、
パターニングされた前記酸化防止膜をマスクとして前記高融点金属層をパターニングする工程と、
をさらに含むことができる。
【０００８】
本発明に係る半導体記憶装置の製造方法において、
前記高融点金属層は、ビット線として機能することができる。
【０００９】
本発明に係る半導体記憶装置の製造方法において、
前記高融点金属層は、窒化チタンの単層膜または窒化チタンを最上層に有する積層膜からなることができる。
【００１０】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、酸化シリコンを含むことができる。
【００１１】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、窒化シリコンを含むことができる。
【００１２】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、酸化アルミニウムを含むことができる。
【００１３】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜の膜厚は、５．０〜２００ｎｍであることができる。
【００１４】
本発明に係る半導体記憶装置の製造方法において、
前記工程（ｃ）では、
前記酸化防止膜と同一の材料を用いて前記絶縁膜を形成することができる。
【００１５】
本発明に係る半導体記憶装置の製造方法は、
（ａ）半導体層、ゲート絶縁層、およびゲート電極を有するトランジスタを形成する工程と、
（ｂ）前記トランジスタの上方に第１絶縁層を形成する工程と、
（ｃ）前記第１絶縁層を貫通するようにコンタクト層を形成する工程と、
（ｄ）前記コンタクト層の上方に高融点金属層を形成する工程と、
（ｅ）前記高融点金属層の上面に酸化防止膜を形成する工程と、
（ｆ）前記酸化防止膜の上方に第２絶縁層を形成する工程と、
（ｇ）前記第２絶縁層の上方に、下部電極、強誘電体層、および上部電極を有する強誘電体キャパシタを形成する工程と、
を含む。
【００１６】
本発明にかかる半導体記憶装置は、
基体の上方に形成された高融点金属層と、
前記高融点金属層の上方に形成された酸化防止膜と、
前記酸化防止膜の上方に形成された絶縁層と、
前記絶縁層の上方に形成された記憶素子と、
を含む。
【００１７】
本発明にかかる半導体記憶装置において、
前記記憶素子は、上部電極と、強誘電体膜と、下部電極とを有する強誘電体キャパシタであることができる。
【００１８】
本発明にかかる半導体記憶装置は、
前記基体は、トランジスタを含み、
前記高融点金属層は、ビット線として機能することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２０】
１．第１の実施の形態
１．１．半導体記憶装置の構造
第１の実施の形態では、半導体記憶装置の一例として強誘電体キャパシタを有する強誘電体メモリを用いて説明する。
【００２１】
図１は、第１の実施の形態にかかる半導体記憶装置を模式的に示す断面図である。図２は、第１の実施の形態にかかる半導体記憶装置の回路図である。半導体記憶装置１００は、基体１０と、高融点金属層２２と、酸化防止膜２４と、記憶素子の一例としての強誘電体キャパシタ５０と、を含む。
【００２２】
第１の実施の形態において基体１０は、トランジスタ３０と、第１層間絶縁膜６０と、第１コンタクト層４０と、第２コンタクト層４１と、素子分離領域１４とを有する。
【００２３】
トランジスタ３０は、半導体基板１１上に設けられており、半導体基板１１中に形成された不純物含有層１２と、ゲート絶縁層１６と、サイドウォール絶縁層２０と、ゲート電極１８とを有する。半導体基板１１は、たとえばシリコン基板からなる。不純物含有層１２は、不純物が添加されており、ソース領域またはドレイン領域として機能する。また不純物含有層１２は、低濃度に不純物が添加されたＬＤＤ領域を有してもよい。
【００２４】
第１コンタクト層４０および第２コンタクト層４１は、半導体基板１１の面に垂直方向に延出して形成され、第１層間絶縁膜６０を貫通している。第１コンタクト層４０および第２コンタクト層４１は、下面において、それぞれ不純物含有層１２と電気的に接続している。
【００２５】
高融点金属層２２および酸化防止膜２４は、基体１０上に形成されている。高融点金属層２２は、平面視において酸化防止膜２４と同様の形状を有する。これにより、高融点金属層２２の表面の酸化を防止することができる。また高融点金属層２２は、下面において第２コンタクト層４１と電気的に接続している。
【００２６】
半導体記憶装置１００は、第２層間絶縁膜６２と第３コンタクト層４２とをさらに含む。第２層間絶縁膜６２は、高融点金属層２２および酸化防止膜２４を覆うようにして基体１０上に形成される。第３コンタクト層４２は、半導体基板１１の面に垂直方向に延出して形成され、第２層間絶縁膜６２を貫通している。第３コンタクト層４２は、下面において第１コンタクト層４０と電気的に接続している。
【００２７】
強誘電体キャパシタ５０は、第２層間絶縁膜６２の上方に形成されている。強誘電体キャパシタ５０は、下部電極５２と、強誘電体層５４と、上部電極５６とを有する。また半導体記憶装置１００は、水素等の還元種から強誘電体キャパシタ５０を保護するためのバリア膜５８を含んでもよい。さらに半導体記憶装置１００は、第３層間絶縁膜６４と、第４コンタクト層４４とを含む。第３層間絶縁膜６４は、第２層間絶縁膜６２の上方に強誘電体キャパシタ５０を覆うようにして形成される。第４コンタクト層４４は、半導体基板１１の面に垂直方向に延出して形成され、第３層間絶縁膜６４を貫通している。第４コンタクト層４４は、下面において上部電極５６と電気的に接続している。
【００２８】
半導体記憶装置１００は、第３層間絶縁膜６４の上方に配線層４６および第４層間絶縁膜６６をさらに含む。また半導体記憶装置１００は、第４層間絶縁膜６６の上方に導電層または絶縁層を形成することにより、配線等をさらに含んでもよい。
【００２９】
図２に示すように、半導体記憶装置１００は、たとえば１Ｔ１Ｃ構造の強誘電体メモリからなることができる。図２によれば、ワード線がトランジスタ３０のゲート電極１８に電気的に接続され、プレート線が半導体記憶装置１００の強誘電体キャパシタ５０の上部電極５６に電気的に接続されている。したがって、高融点金属層２２は、ビット線として機能することができる。またゲート電極１８は、ワード線として機能することができる。また配線層４６は、プレート線として機能することができる。
【００３０】
１．２．半導体記憶装置の製造方法
図３〜図９は、第１の実施の形態にかかる半導体記憶装置の製造方法を模式的に示す断面図であり、図１に対応している。以下に、半導体記憶装置１００の製造方法の一例を説明する。
【００３１】
（１）基体１０を形成する（図３参照）。まず、半導体基板１１を用意する。半導体基板１１としては、たとえばシリコン基板を用いる。ついで半導体基板１１上にトランジスタ３０が、公知の方法により形成される。トランジスタ３０は、たとえば、以下のように形成される。
【００３２】
まず、しきい値の調整のために、所定の導電型の不純物を半導体基板１１に導入する。この不純物の導入は、イオン注入法により行うことができる。たとえば、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５×１０１２／ｃｍ２程度打ち込むことができる。
【００３３】
ついで、ゲート絶縁層１６およびゲート電極１８を形成する。ゲート絶縁層１６としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層１６の上に、ゲート電極１８のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極１８が形成される。
【００３４】
ついで、ゲート電極１８の側面にサイドウォール絶縁層２０を形成する。サイドウォール絶縁層２０の形成は、たとえば、以下のようにして行うことができる。半導体基板１１の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極１８の側面にサイドウォール絶縁層２０を形成することができる。
【００３５】
ついで、ソースまたはドレイン領域となるための不純物含有層１２を形成する。不純物含有層１２を形成するための領域に、公知の方法により所定の導電型の不純物を半導体基板１１に導入する。たとえば、不純物としてＰを用いる。不純物の導入をイオン注入により行う場合、斜めイオン注入法を用いることにより、サイドウォール絶縁層２０に覆われている半導体基板１１にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。なお、不純物含有層１２の表面には、シリサイド層を形成してもよい。
【００３６】
ついでトランジスタ３０を覆うようにして第１層間絶縁膜６０が形成される。第１層間絶縁膜６０の材質は、後述する強誘電体キャパシタ５０の製造工程におけるアニール温度に耐えうる材料であることが好ましい。たとえば、第１層間絶縁膜６０は、ＮＳＧ（Nondoped Silicate Glass）、ＰＳＧ(Phosphor Silicate Glass)、窒化シリコン（ＳｉＮ）、アルミナ（ＡｌＯｘ）を含む単層膜または積層膜からなることができる。第１層間絶縁膜６０の成膜方法としては、公知の方法を用いることができ、たとえばＡｌＣＶＤ（Atomic Layer Chemical Vapor Deposition）法、プラズマＣＶＤ法、スパッタ法等を用いることができる。第１層間絶縁膜６０は、成膜後、ＣＭＰ（化学的機械的研磨）により表面を研磨することにより平坦化される。
【００３７】
その後、エッチングにより第１層間絶縁膜６０に引き出し電極用の貫通孔が設けられ、貫通孔を埋めるようにして第１コンタクト層４０および第２コンタクト層４１が形成される。第１コンタクト層４０および第２コンタクト層４１は、たとえばタングステン（Ｗ）のような高融点金属からなることができる。第１コンタクト層４０および第２コンタクト層４１は、タングステン（Ｗ）を全面にＣＶＤ（Chemical  Vapor  Deposition）法等で成長させた後、ＣＭＰ（化学的機械的研磨）により表面を研磨することにより形成される。
【００３８】
（２）次に、基体１０上に高融点金属層２２ａが形成される（図４参照）。高融点金属層２２ａは、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）を含む単層膜または積層膜からなり、たとえば、ＴｉＮ単層膜、ＴｉとＴｉＮとの積層膜、ＴｉとＴｉＮとＷとの積層膜、ＴｉとＴｉＮとＷとＴｉＮとの積層膜からなることができる。高融点金属層２２ａの材質としては、後述する強誘電体キャパシタ５０の製造工程時のアニール温度より高い融点の金属を含むことが望ましい。また、高融点金属層２２ａは、ＴｉＮの単層膜またはＴｉＮを最上層に有する積層膜であることが好ましい。これにより、高融点金属層２２ａの酸化を防止することができる。
【００３９】
高融点金属層２２ａの成膜方法としては、公知の方法を用いることができ、たとえばスパッタ法、ＣＶＤ（Chemical  Vapor  Deposition）法等を用いることができる。
【００４０】
（３）次に、高融点金属層２２ａ上に酸化防止膜２４ａが形成される（図５参照）。酸化防止膜２４ａは、少なくとも高融点金属層２２の形成領域の全体を覆う領域に形成される。酸化防止膜２４ａの材質は、高融点金属層２２の表面が酸化するのを防ぐことができ、かつ第２層間絶縁膜６２との密着性がとれる材質であれば特に限定されない。たとえば、酸化防止膜２４ａは、ＮＳＧ（Nondoped Silicate Glass）、ＰＳＧ(Phosphor Silicate Glass)、窒化シリコン（ＳｉＮｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化シリコン（ＳｉＯｘ）を含む単層膜または積層膜からなることができる。
【００４１】
酸化防止膜２４ａの成膜方法としては、公知の方法を用いることができ、たとえばＡｌＣＶＤ（Atomic Layer Chemical Vapor Deposition）法、プラズマＣＶＤ法、スパッタ法等を用いることができる。
【００４２】
（４）次に、高融点金属層２２ａおよび酸化防止膜２４ａをパターニングする（図６参照）。まず、酸化防止膜２４ａ上に、公知のフォトリソグラフィ技術によりレジスト層Ｒ１を所定の領域に形成する。ついで、レジスト層Ｒ１をマスクとしてＣｌ２／ＢＣｌ３ガスをエッチャントとしてドライエッチングを行うことにより、高融点金属層２２ａおよび酸化防止膜２４ａを一括でパターニングする。これにより所望の形状の高融点金属層２２および酸化防止膜２４が形成される。酸化防止膜２４の膜厚は、５．０〜２００ｎｍであることが好ましい。
【００４３】
その後、アッシングによりレジスト層Ｒ１を除去する。アッシングは、酸素プラズマを用いて行われる。アッシング後には、有機剥離液等を用いてアッシング残渣を除去してもよい。
【００４４】
図６に示すように、高融点金属層２２上に酸化防止膜２４が形成されていることによって、アッシング時における高融点金属層２２表面の酸化を防止することができる。
【００４５】
（５）次に、第２層間絶縁膜６２を形成する（図７参照）。第２層間絶縁膜６２の材質は、後述する強誘電体キャパシタ５０の製造工程におけるアニール温度に耐えうる材料であり、かつ、酸化防止膜２４の材質と密着性のとれる材料であることが好ましい。第２層間絶縁膜６２は、たとえば、ＮＳＧ（Nondoped Silicate Glass）、ＰＳＧ(Phosphor Silicate Glass)、窒化シリコン（ＳｉＮ）、アルミナ（ＡｌＯｘ）を含む単層膜または積層膜からなることができる。また、第２層間絶縁膜６２は、酸化防止膜２４と同一の材料を用いて形成されてもよい。
【００４６】
第２層間絶縁膜６２の成膜方法としては、公知の方法を用いることができ、たとえばＡｌＣＶＤ（Atomic Layer Chemical Vapor Deposition）法、プラズマＣＶＤ法、スパッタ法等を用いることができる。
【００４７】
（６）次に、第３コンタクト層４２を形成する（図８参照）。第３コンタクト層４２は、上述した第１コンタクト層４０および第２コンタクト層４１と同様の材料および形成方法を用いて形成される。
【００４８】
（７）次に、強誘電体キャパシタ５０を形成する（図９参照）。まず、第２層間絶縁膜６２および第３コンタクト層４２の上に、下部電極５２のための導電膜、強誘電体層５４のための強誘電体材料、および上部電極５６のための導電膜を順次積層して、強誘電体積層体を形成する。
【００４９】
導電材料は、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極５２のための導電材料は、例えば、Ｐｔ、Ｉｒ等の貴金属や、その酸化物（例えば、ＩｒＯx等）、ＳｒＲｕ複合酸化物を材料として用いることができる。また、下部電極５２のための導電膜は、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極５２のための導電膜の成膜方法としては、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法が用いられる。
【００５０】
強誘電体材料としては、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、これらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層５４のための層の成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical  Vapor  Deposition）法などがある。
【００５１】
強誘電体層５４のための層を成膜した後、結晶化のための熱処理を行う。熱処理は、たとえば酸素雰囲気中でサーマルラピッドアニール（ＲＴＡ）等を用いて熱処理を行う。熱処理は、上部電極５６のための導電膜の成膜後または強誘電体キャパシタ５０のパターニング後に行われてもよい。熱処理の温度は、用いる強誘電体材料によって異なるが、一般に約５００℃以上である。よって、上記工程（１）〜（６）で形成される素子は、５００℃に耐えうる材料を用いて形成されることが望ましい。
【００５２】
上部電極５６のための導電膜は、下部電極５２のための導電膜と同様の材料、及び成膜方法を用いることができる。
【００５３】
次に、強誘電体積層体をパターニングして、強誘電体キャパシタ５０を形成する。まず、フォトリソグラフィ技術によりレジスト層（図示せず）を強誘電体積層体上に形成する。
【００５４】
ついで、強誘電体積層体において、レジスト層から露出する部分をエッチングし、図９に示すように、強誘電体キャパシタ５０を形成する。エッチングは、材質または膜厚に応じて適切な方法を選択することができ、ドライエッチング法やウェットエッチング法が例示できる。
【００５５】
（８）次に、図１に示すように、バリア膜５８を形成する。バリア膜５８は、少なくとも強誘電体キャパシタ５０を被覆する。バリア膜５８の材質としては、たとえば、酸化アルミニウムを適用することができるが、強誘電体層５４を水素等の還元種から保護できる材質であればよく、酸化シリコン、窒化チタン、酸化チタン、窒化シリコン等を適用してもよい。バリア膜５８の成膜方法としては、スパッタ法、真空蒸着法等の物理的気相成長法（ＰＶＤ）やＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法等を適用する。
【００５６】
（９）次に、第３層間絶縁膜６４および第４コンタクト層４４をバリア膜５８上に形成する（図１参照）。第３層間絶縁膜６４および第４コンタクト層４４の形成方法および材質は、一般的な形成方法および材質を用いることができる。
【００５７】
次に、配線層４６および第４層間絶縁膜６６を第４コンタクト層４４および第３層間絶縁膜６４上に形成する（図１参照）。配線層４６および第４層間絶縁膜６６の形成方法および材質についても、一般的な形成方法および材質を用いることができる。
【００５８】
以上の工程により第１の実施の形態にかかる半導体記憶装置１００が得られる。
【００５９】
２．第２の実施の形態
２．１．半導体記憶装置の構造
第２の実施の形態にかかる半導体記憶装置２００においては、高融点金属層および酸化防止膜の形成方法および基体の構成が、第１の実施の形態の半導体記憶装置１００と異なる。上記の点以外は第１の実施の形態の半導体記憶装置１００の構造と同様である。したがって、第１の実施の形態の半導体記憶装置１００と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【００６０】
図１５は、第２の実施の形態にかかる半導体記憶装置２００を模式的に示す断面図である。図２に示す半導体記憶装置の回路図を第２の実施の形態にかかる回路図として適用することができる。半導体記憶装置２００は、基体２１０と、高融点金属層２２２と、酸化防止膜２２４と、記憶素子の一例としての強誘電体キャパシタ５０と、を含む。
【００６１】
第２の実施の形態において基体２１０は、トランジスタ３０と、第１層間絶縁膜６０と、第１コンタクト層４０と、第２コンタクト層４１と、素子分離領域１４とを有する。
【００６２】
基体２１０は、さらに素子分離領域１４上に形成された絶縁層２０２、２０４と、配線層２０６と、第５コンタクト層２０８とを有する。絶縁層２０２と、絶縁層２０４と、配線層２０６は、それぞれトランジスタ３０のゲート絶縁層１６およびサイドウォール絶縁層２０と、ゲート電極１８と同様の材質および構造を有し、同様の製造工程により製造することができる。基体２１０は、さらに配線層２０６の上面に形成された第５コンタクト層２０８を有する。第５コンタクト層２０８は、下面において配線層２０６と電気的に接続している。
【００６３】
高融点金属層２２２および酸化防止膜２２４は、基体２１０上に形成されている。高融点金属層２２２は、平面視において酸化防止膜２２４と同様の形状を有する。これにより、高融点金属層２２２の表面の酸化を防止することができる。また高融点金属層２２２は、下面において第２コンタクト層４１および第５コンタクト層２０８と電気的に接続している。
【００６４】
図２に示すように、半導体記憶装置２００は、たとえば１Ｔ１Ｃ構造の強誘電体メモリからなることができる。図２によれば、ワード線がトランジスタ３０のゲート電極１８に電気的に接続され、プレート線が半導体記憶装置２００の強誘電体キャパシタ５０の上部電極５６に電気的に接続されている。したがって、高融点金属層２２２は、ビット線として機能することができる。また高融点金属層２２２は、第５コンタクト層２０８を介して配線層２０６と電気的に接続することにより、センスアンプ等の素子または配線と接続することができる。またゲート電極１８は、ワード線として機能することができる。また配線層４６は、プレート線として機能することができる。
【００６５】
２．２．半導体記憶装置の製造方法
図１０〜図１４は、第２の実施の形態にかかる半導体記憶装置の製造方法を模式的に示す断面図であり、図１５に対応している。以下に、半導体記憶装置２００の製造方法の一例を説明する。
【００６６】
（１）基体２１０を形成する（図１０参照）。上述したように絶縁層２０２と、絶縁層２０４と、配線層２０６は、それぞれトランジスタ３０のゲート絶縁層１６およびサイドウォール絶縁層２０と、ゲート電極１８と同様の製造工程により製造することができる。また、第５コンタクト層２０８は、第２コンタクト層４１と同様の製造工程により製造することができる。したがって、上述した基体１０の形成工程と同様の工程により基体２１０を形成することができる。
【００６７】
（２）次に高融点金属層２２２および酸化防止膜２２４を形成する（図１３参照）。
【００６８】
まず、基体２１０上に高融点金属層２２２ａおよび酸化防止膜２２４ａを形成する（図１１参照）。高融点金属層２２２ａおよび酸化防止膜２２４ａの形成方法は、高融点金属層２２ａと酸化防止膜２４ａの形成方法と同様の形成方法を用いることができる。
【００６９】
（３）ついで、酸化防止膜２２４ａのみをパターニングする（図１２参照）。
【００７０】
まず、酸化防止膜２２４ａ上に、公知のフォトリソグラフィ技術によりレジスト層Ｒ２を所定の領域に形成する。ついで、レジスト層Ｒ２をマスクとしてＣｌ２／ＢＣｌ３ガスをエッチャントとしてドライエッチングを行うことにより、酸化防止膜２２４ａをパターニングする。これにより所望の形状の酸化防止膜２２４ｂが形成される。
【００７１】
その後、アッシングによりレジスト層Ｒ２を除去する。アッシングは、酸素プラズマを用いて行われる。アッシング後には、有機剥離液等を用いてアッシング残渣を除去してもよい。
【００７２】
（４）次に、酸化防止膜２２４ｂをマスクとして、高融点金属層２２２ａをパターニングする（図１３参照）。パターニングは、ドライエッチングによって行われる。また、このとき高融点金属層２２２ａだけでなく酸化防止膜２２４ｂもエッチングされて、酸化防止膜２２４を形成する。
【００７３】
このように、酸化防止膜２２４ｂのようなハードマスクをエッチングのマスクとして用いることにより、精密なパターニングを行うことができる。
【００７４】
以後の工程は、第１の実施の形態において述べたとおりであるので、説明を省略する。
【００７５】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。
【００７６】
例えば、上述した形態では、半導体記憶装置の一例として強誘電体メモリを用いて説明したが、本発明は、ＤＲＡＭ等の他の半導体記憶装置に適用してもよい。また本発明は、圧電素子を用いたＭＥＭＳデバイス（Micro Electro Mechanical Systems）に適用してもよい。
【００７７】
また、上述した形態では、いわゆるスタック構造を有する１Ｔ１Ｃ型強誘電体メモリについて説明したが、本発明は、２Ｔ２Ｃ型や単純マトリクス型などの各種のセル方式を用いた強誘電体メモリにも適用することができる。
【００７８】
また、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。
【００７９】
また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００８０】
【図１】第１の実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【図２】第１の実施の形態にかかる半導体記憶装置の回路図。
【図３】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図４】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図５】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図６】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図７】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図８】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図９】第１の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１０】第２の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１１】第２の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１２】第２の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１３】第２の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１４】第２の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図１５】第２の実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【符号の説明】
【００８１】
１０  基体、１１  半導体基板、１２  不純物含有層、１４  素子分離領域、１６  ゲート絶縁層、１８  ゲート電極、２０  サイドウォール絶縁層、２２  高融点金属層、２４  酸化防止膜、３０  トランジスタ、４０  第１コンタクト層、４１  第２コンタクト層、４２  第３コンタクト層、４４  第４コンタクト層、４６  配線層、５０  強誘電体キャパシタ、５２  下部電極、５４  強誘電体層、５６  上部電極、５８  バリア膜、６０  第１層間絶縁膜、６２  第２層間絶縁膜、６４  第３層間絶縁膜、６６  第４層間絶縁膜、１００  半導体記憶装置、２００  半導体記憶装置、２０２  絶縁層、２０４  絶縁層、２０６  配線層、２０８  第５コンタクト層、２２２  高融点金属層、２２４  酸化防止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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