(57)【要約】【課題】  設計通りのメモリ性能を容易に実現できる強誘電体メモリを備えた半導体装置を提供すること。【解決手段】  強誘電体キャパシタは、下部電極１２，１３，１５と、下部電極１２，１３，１５上に設けられ、結晶系が正方晶系であり、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 からなる第１の強誘電体膜１６と、第１の強誘電体膜１６上に設けられ、結晶系が正方晶系であり、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなる第２の強誘電体膜１７と、第２の強誘電体膜１７上に設けられた上部電極１８とを備えている。【選択図】      図１１
2007088147.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に設けられた強誘電体キャパシタとを備えた半導体装置であって、
前記強誘電体キャパシタは、
下部電極と、
前記下部電極上に設けられ、結晶系が正方晶系であり、＜１１１＞方向に配向し、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 からなる第１の強誘電体膜と、
前記第１の強誘電体膜上に設けられ、結晶系が正方晶系であり、＜１１１＞方向に配向し、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなる第２の強誘電体膜と、
前記第２の強誘電体膜上に設けられた上部電極と
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１の強誘電体膜のＺｒx ／Ｔｉ1-x 比と、前記第２の強誘電体膜のＺｒy ／Ｔｉ1-y 比とが異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の強誘電体膜、もしくは前記第１および第２の強誘電体膜は、ドーパントを含むことを特徴とする請求項１または２に記載の半導体装置
【請求項４】
前記下部電極は、前記第１の強誘電体膜とコンタクトする、ＳｒＲｕＯ3 からなる下部電極を含むことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、該半導体基板上に設けられた強誘電体キャパシタとを備えた半導体装置の製造方法であって、
前記強誘電体キャパシタを形成する工程は、
多層構造の下部電極を形成する工程であって、前記多層構造の下部電極が、（１１１）面を含む導電膜と、該導電膜上に設けられ、ＳｒＲｕＯ3 からなり、前記導電膜よりも薄い導電膜とを含む前記工程と、
前記下部電極上に強誘電体膜を形成する工程であって、前記強誘電体膜が、結晶系が正方晶系であり、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 からなり、＜１１１＞方向に配向した第１の強誘電体膜と、該第１の強誘電体膜上に設けられ、結晶系が正方晶系であり、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなり、＜１１１＞方向に配向した第２の強誘電体膜を含む前記工程と、
前記強誘電体膜上に上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、低消費電力化、微細化可能、スピード向上、エンデュランス向上、不揮発性、ランダムアクセス可能などの利点から、強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体膜の一つとして、ＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-xＯ3 ）を主成分とする膜（ＰＺＴ膜）がある。ＰＺＴ膜は、強誘電体メモリに必要となる残留分極量や抗電界を持っている。そのため、ＰＺＴ膜を用いた強誘電体メモリが提案されている（特許文献１）。
【０００４】
強誘電体キャパシタの下部電極には、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2 膜、Ｒｕ膜、ＲｕＯ2 膜などの貴金属膜、貴金属酸化物膜あるいは導電性酸化物膜が使用される。上部電極には、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2 膜、Ｒｕ2 膜、ＲｕＯ2 膜、ＳｒＲｕＯ3 膜、ＬａＮｉＯ3 膜、（Ｌａ、Ｓｒ）ＣｏＯ3 膜などの貴金属膜もしくは貴金属酸化物膜、または、ペロブスカイト構造に代表される導電性複合酸化物膜などが使用される。
【０００５】
ＰＺＴ膜の形成プロセスは、半導体メモリプロセスと整合性が取れる。そのため、ＰＺＴ膜は、スパッタプロセス、ＭＯＣＶＤプロセス、ゾルゲルプロセスなどを用いて形成されている。
【０００６】
ＰＺＴ膜の特性はそれ自身の組成（Ｔｉ／Ｚｒ比、ドーピング材料など）の影響を大きく受ける。ＰＺＴ膜の特性変化は、強誘電体キャパシタの特性に大きな影響を与える。強誘電体キャパシタの特性変化は、強誘電体メモリの特性（メモリ特性）に大きな影響を与える。そのため、従来構造のＰＺＴ強誘電体キャパシタでは、信頼性を含む設計通りのメモリ性能を有する強誘電体メモリを形成することは困難である。
【特許文献１】特開２００３−１４２６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、設計通りのメモリ性能を容易に実現できる強誘電体メモリを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、該半導体基板上に設けられた強誘電体キャパシタとを備えた半導体装置であって、前記強誘電体キャパシタは、下部電極と、前記下部電極上に設けられ、結晶系が正方晶系であり、＜１１１＞方向に配向し、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 からなる第１の強誘電体膜と、前記第１の強誘電体膜上に設けられ、結晶系が正方晶系であり、＜１１１＞方向に配向し、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなる第２の強誘電体膜と、前記第２の強誘電体膜上に設けられた上部電極とを備えていることを特徴とする。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板と、該半導体基板上に設けられた強誘電体キャパシタとを備えた半導体装置の製造方法であって、前記強誘電体キャパシタを形成する工程は、多層構造の下部電極を形成する工程であって、前記多層構造の下部電極が、（１１１）面を含む導電膜と、該導電膜上に設けられ、ＳｒＲｕＯ3 からなり、前記導電膜よりも薄い導電膜とを含む前記工程と、前記下部電極上に強誘電体膜を形成する工程であって、前記強誘電体膜が、結晶系が正方晶系であり、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 からなり、＜１１１＞方向に配向した第１の強誘電体膜と、該第１の強誘電体膜上に設けられ、結晶系が正方晶系であり、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなり、＜１１１＞方向に配向した第２の強誘電体膜を含む前記工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、設計通りのメモリ性能を容易に実現できる強誘電体メモリを備えた半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
図１−図１１は、本発明の第１の実施形態に係る強誘電体メモリの製造工程を示す断面図である。
【００１３】
［図１］
まず、周知のプロセスにより、シリコン基板１上にＭＯＳトランジスタが形成され、ＣＭＯＳ構造が形成される。図１には、簡単のため、一つのＭＯＳトランジスタしか示されていない。
【００１４】
図１において、２はソース／ドレイン領域、３はゲート絶縁膜、４はゲート電極、５はゲート上部絶縁膜（例えばシリコン窒化膜）、６はスペーサ（例えばシリコン窒化膜）を示している。
【００１５】
ＣＶＤプロセスにより、ＣＭＯＳ構造を含む領域（トランジスタ領域）上にＰＳＧ膜、ＢＰＳＧ膜などのＳｉＯ2 系絶縁膜７が堆積され、その後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、ＳｉＯ2 系絶縁膜７の表面は平坦化される。ＣＶＤプロセスにより、ＳｉＯ2 系絶縁膜７上にシリコン酸化膜とシリコン窒化膜とを含む積層絶縁膜８が堆積される。以下、ＳｉＯ2 系絶縁膜７、積層絶縁膜８をまとめて層間絶縁膜９と表記する。
【００１６】
［図２］
層間絶縁膜９をエッチングすることにより、ソース／ドレイン領域２に達する接続孔が層間絶縁膜９中に形成され、その後、ブランケットＣＶＤプロセスおよびＣＭＰプロセスにより、上記接続孔内にプラグ１０が形成される。プラグ１０の材料は、例えば、タングステン（Ｗ）あるいは多結晶シリコンである。ここでは、プラグ１０の材料は、多結晶シリコンとする。
【００１７】
［図３］
プラグ１０を含む領域上にバリア膜１１が形成される。バリア膜１１は、例えば、ＤＣマグネトロンスパッタプロセスにより形成される。
【００１８】
バリア膜１１は、ＰＺＴ膜の形成工程中において、あるいは、その後に行われるキャパシタ特性を確保するための酸素中でのアニール中において、プラグ１０の表面が酸化されることを防止する。
【００１９】
ここでは、バリア膜１１として、ＴｉＡｌＮ膜を用いる。該ＴｉＡｌＮ膜の厚さは５０ｎｍである。ＴｉＡｌＮ膜のＴｉ／Ａｌモル比は０．７／０．３である。バリア膜１１として、ＴｉＮ膜を使用することも可能である。
【００２０】
図３では、バリア膜１１は、第１の下部電極１２下の全面上に形成されているが、必ずしもその必要はない。例えば、プラグ１０をリセスし、プラグ１０上のみにバリア膜１１を形成しても構わない。
【００２１】
バリア膜１１上に第１の下部電極１２が形成される。
【００２２】
ここでは、第１の下部電極１２としてＩｒ膜を用いる。該Ｉｒ膜の厚さおよび結晶面はそれぞれ１００ｎｍおよび（１１１）である。上記Ｉｒ膜はスパッタプロセスにより形成される。第１の下部電極１２（Ｉｒ膜）は、バリア膜１１とともに酸素を含む雰囲気中でのアニール等においてプラグ１０の表面が酸化されることを防止する。
【００２３】
第１の下部電極１２上に第２の下部電極１３が形成される。
【００２４】
ここでは、第２の下部電極１３はＩｒＯ2 膜である。該ＩｒＯ2 膜の厚さは５０ｎｍである。上記ＩｒＯ2 膜は酸素を導入したＤＣマグネトロンスパッタプロセスにより形成される。上記酸素を導入したＤＣマグネトロンスパッタプロセスの条件は、例えば、Ａｒ／０2 流量比＝３０／７０、成膜温度＝室温（ＲＴ）、スパッタ電力＝１ｋＷ、スパッタターゲット径＝３００ｍｍである。
【００２５】
Ｉｒ層上に直接ＰＺＴ結晶膜を形成すると、ＰＺＴ結晶膜中のＰｂがＩｒ層中に拡散してＩｒと反応し、ＰＺＴ結晶膜の特性が劣化する。しかし、本実施形態では、第１の下部電極１２（Ｉｒ層）上に第２の下部電極１３（ＩｒＯ2 膜）が形成されているので、後工程で形成されるＰＺＴ結晶膜の特性劣化は抑制される。
【００２６】
形成された直後の第１および第２の下部電極１２，１３をＸ線回折により調べた。その結果、アモルファスに近い状態のＩｒＯ2 膜（第２の下部電極１３）が検出された。ＩｒＯ2 膜のモフォロジーを観察すると、グレインが見えない平坦な構造であった。
【００２７】
ここで、ＩｒＯ2 膜の形成後、かつ、ＰＺＴ膜（キャパシタ強誘電体膜）の形成前に、熱処理によりＩｒＯ2 膜の結晶性を高めても構わない。上記熱処理は、例えば、ＲＴＯ（Rapid Thermal Oxidation）である。上記熱処理の温度は、例えば、５５０℃である。上記熱処理を行った場合、柱状に成長した組織が観察された。Ｘ線回折により、ＩｒＯ2 膜は結晶化されていることが確認された。
【００２８】
上記ＩｒＯ2 膜は、２００−４００℃程度の高温スパッタプロセスにより形成されても構わない。この場合、高温スパッタプロセス中において、結晶化されたＩｒＯ2 膜（ＩｒＯ2 結晶膜）が形成される。このＩｒＯ2 結晶膜は、第２の下部電極１３となるアモルファスＩｒＯ2 膜上にＩｒＯ2 膜を形成した後、アモルファスＩｒＯ2 膜を結晶化するためのＲＴＯを行った場合にも同様に形成される。
【００２９】
［図４］
第２の下部電極１３上にＰｔ薄膜１４（バッファ層）が形成される。Ｐｔ薄膜１４は、２００−４００℃程度の温度にてＤＣマグネトロンスパッタプロセスにより形成される。Ｐｔ薄膜１４の厚さは、約１０−５０ｎｍである。
【００３０】
ここで、酸素バリア膜として働く膜がＩｒ膜しかない場合には、Ｐｔ薄膜１４は形成されないこともある。その理由は、Ｐｔとプラグ１０（Ｓｉ）から拡散されるＳｉとのシリサイド反応によって、Ｐｔ薄膜１４の形状劣化が生じる可能性があるからである。
【００３１】
［図５］
Ｐｔ薄膜１４上に第３の下部電極１５が形成される。
【００３２】
ここでは、第３の下部電極１５はＳｒＲｕＯ3 を主成分とする薄い膜（ＳＲＯ膜）である。
【００３３】
上記ＳＲＯ膜は、導電性ＳＲＯセラミックターゲットを使用した、ＤＣマグネトロンスパッタプロセスを用いて形成される。典型的なスパッタ条件は、雰囲気＝Ａｒ、圧力＝０．５Ｐａ、基板加熱なし、スパッタ電力＝１ｋＷである。これにより、厚さが約１−５０ｎｍのアモルファスＳＲＯ膜が形成される。
【００３４】
上記アモルファスＳＲＯ膜をＲＴＯにより熱処理することにより、第３の下部電極１５としてのＳＲＯ膜が得られる。上記ＲＴＯの雰囲気および温度は、例えば、それぞれ、酸素雰囲気および５５０−６５０℃である。
【００３５】
第３の下部電極１５としてのＳＲＯ膜は、半導体装置の製造途中で生じるＰＺＴ膜の酸素欠損を補償する。さらに、ＰＺＴ膜とその上の上部電極との間にもＳＲＯ膜を形成することにより（本実施形態では形成せず）、より効果的に、半導体装置の製造途中で生じるＰＺＴ膜の酸素欠損を補償することが可能となる。ＳＲＯ膜により強誘電体キャパシタの形成途中で生じるＰＺＴ膜の酸素欠損が補償される結果、疲労特性、インプリン特性、ヒステリシス特性、プロセスダメージ耐性は改善される。
【００３６】
第３の下部電極１５上に第１のアモルファスＰＺＴ膜１６ａが形成される。
【００３７】
第１のアモルファスＰＺＴ膜１６ａは、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用した、ＲＦマグネトロンスパッタプロセスにより形成される。上記ＰＺＴセラミックターゲットの組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.4Ｔｉ0.6Ｏ3 である。
【００３８】
ＰＺＴセラミックターゲットの密度が高いと、スパッタレートは速くなる。ＰＺＴセラミックターゲットは密度が高いと水分などに対する耐環境性が高くなる。そこで、本実施形態では、理論密度９８％以上のセラミック焼結体からなるＰＺＴセラミックターゲットが使用される。典型的なスパッタ条件は、雰囲気＝Ａｒ、圧力＝０．５−２．０Ｐａ、スパッタ電力＝１．０−１．５ｋＷ、成膜時間＝約１−２分である。これにより、厚さ１００〜１５０ｎｍの第１のアモルファスＰＺＴ膜１６ａが得られる。
【００３９】
スパッタ時には、プラズマによる基板温度の上昇や、飛来粒子によるボンバードメントがあるために、シリコン基板からのＰｂの蒸発や再スパッタが起こる。Ｐｂの蒸発や再スパッタは、第１のアモルファスＰＺＴ膜１６ａ中のＰｂの欠損を招く原因となる。上記セラミックターゲット中の過剰Ｐｂは、欠損されたＰｂを補償し、かつ、ＲＴＡ(Rapid Thermal Anneal)による第１のアモルファスＰＺＴ膜１６ａの結晶化を促進させる。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜中に取り込まれるため、望ましい組成の量比のものを用いればよい。
【００４０】
第１のアモルファスＰＺＴ膜１６ａを結晶化して得られるＰＺＴ膜の組成が原因で、ＰＺＴ膜の電気的特性が不安定になる場合には、第１のアモルファスＰＺＴ膜１６ａの成膜条件は変更される。例えば、酸素を導入したスパッタプロセスに変更される。
【００４１】
第１のアモルファスＰＺＴ膜１６ａのシード層として、薄いＰＺＴ層や、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用しても構わない。上記シード層は、第３の下部電極１５（ＳＲＯ膜）上あるいはＩｒ電極上に形成される。
【００４２】
さらに、第１のアモルファスＰＺＴ膜１６ａを形成する前に、ＰＺＴセラミックターゲットの表面の状態および温度、ならびに、チャンバー内の環境を一定にするために、約１０―３０分のプレスパッタを第１のアモルファスＰＺＴ膜１６ａと同じスパッタ条件にて行っても構わない。第１のアモルファスＰＺＴ膜１６ａ中のＰｂ量および結晶化された第１のアモルファスＰＺＴ膜１６ａの構造・電気特性は、上記プレスパッタにより大きく変化する。したがって、プレスパッタを行うことにより、良好なＰＺＴ膜を形成することが可能となる。
【００４３】
［図６］
第１のアモルファスＰＺＴ膜１６ａがＲＴＡにより結晶化され、結晶構造を有する第１のＰＺＴ膜（ＰＺＴ結晶膜）１６が形成される。ここでは、第１のＰＺＴ結晶膜１６のＺｒ／Ｔｉ比は４０／６０（Ｚｒx ／Ｔｉ1-x ＝４０／６０）である。
【００４４】
第１のＰＺＴ結晶膜１６の結晶構造をＸ線回折により調べた。その結果、第１のＰＺＴ結晶膜１６は正方晶のペロブスカイト相であり、（１１１）面から非常に強い反射が得られた。すなわち、第１のＰＺＴ結晶膜１６は、結晶系が正方晶系であり、＜１１１＞方向に配向している、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなるペロブスカイト型結晶構造を有する強誘電体膜であることが確認された。
【００４５】
第３の下部電極１５は薄いＳＲＯ膜であるので、第１のアモルファスＰＺＴ膜１６ａの結晶化の際に、第１のＰＺＴ結晶膜１６中に取り込まれて結晶化する場合もある。
【００４６】
ＰＺＴ膜とその上の上部電極との間にＳＲＯ膜を形成した場合には、該ＳＲＯ膜はＰＺＴ膜が結晶化された後に形成されるため、ＰＺＴ膜との間に明瞭な界面を形成する。
【００４７】
第３の下部電極１５は薄いＳＲＯ膜であるので、第１および第２の下部電極１２，１３であるＩｒ系電極の結晶面（（１１１）面）が第１のＰＺＴ結晶膜１６に反映され、第１のＰＺＴ結晶膜１６は＜１１１＞方向に配向する。
【００４８】
［図７］
第１のＰＺＴ結晶膜１６上に第２のアモルファスＰＺＴ膜１７ａが形成される。第２のアモルファスＰＺＴ膜１７ａは、ＰＺＴセラミックターゲットのターゲット組成を除いて、第１のアモルファスＰＺＴ膜１６ａと同じプロセスにより形成される。ターゲット組成は、Ｐｂ1.10Ｌａ0.05Ｚｒ0.3Ｔｉ0.7Ｏ3 である。これにより、第１のアモルファスＰＺＴ膜１６ａとは異なる組成（Ｚｒ／Ｔｉ比）を有する、第２のアモルファスＰＺＴ膜１７ａが形成される。
【００４９】
［図８］
第２のアモルファスＰＺＴ膜１７ａがＲＴＡ（rapid thermal Anneal）により結晶化され、結晶構造を有する第２のＰＺＴ膜（ＰＺＴ結晶膜）１７が形成される。
【００５０】
ここでは、第２のＰＺＴ結晶膜１７のＺｒ／Ｔｉ比は３０／７０（Ｚｒy ／Ｔｉ1-y ＝３０／７０）である。
【００５１】
第２のＰＺＴ結晶膜１７をＸ線回折により調べた。その結果、第２のＰＺＴ結晶膜１７は正方晶のペロブスカイト相であり、（１１１）面から非常に強い反射が得られることが確認された。すなわち、第２のＰＺＴ結晶膜１７は、結晶系が正方晶系であり、＜１１１＞方向に配向している、Ｐｂ（Ｚｒy Ｔｉ1-y ）Ｏ3 からなるペロブスカイト型結晶構造を有する強誘電体膜であることが確認された。
【００５２】
このようにして組成（Ｚｒ／Ｔｉ比）が異なる正方晶のＰＺＴ結晶膜１６，１７を含む多層ＰＺＴ結晶膜が得られる。ＰＺＴ結晶膜１６，１７の結晶系が正方晶であることにより、ＰＺＴ結晶膜１６，１７は大きな分極量を持つようになる。さらに、ＰＺＴ結晶膜１６，１７が＜１１１＞方向に配向することにより、強誘電体メモリは、大きな信号量を持つようになり、かつ、抗電界のばらつきが小さくなり信号量のばらつきが小さくなる。
【００５３】
これは＜００１＞方向に分極軸をもつ正方晶のＰＺＴの場合、＜１１１＞方向に配向した膜はいずれも電界方向に対する分極軸の傾きが同じとなるために、ＰＺＴ膜の面内方向の向きに左右されることなしに一定の抗電圧（抗電界）、分極量をもつことになる。
【００５４】
また、＜００１＞＜１００＞配向膜のようないわゆるａ−ドメイン、ｃ−ドメインの形成が起こらず、すべてのドメインがキャパシタのスイッチング電荷量（分極量）に寄与することになる。＜００１＞＜１００＞配向膜ではさらに本機構により膜にかかる応力が分極量への影響が大きいが、＜１１１＞配向膜の場合にはその作用が小さい。このことは下部電極材料、熱処理プロセス、膜厚、キャパシタ周辺部の応力場、上部電極材料、上部電極膜厚、プロセスによるヒステリシス特性変化が小さいことを示し、安定したキャパシタを供給することが可能となる。
【００５５】
ここでは、各アモルファスＰＺＴ膜１６ａ，１７ａ毎に結晶化を行ったが、アモルファスＰＺＴ膜１６ａ，１７ａを同時に結晶化しても構わない。すなわち、アモルファスＰＺＴ膜１６ａ，１７ａを順次形成し、その後、ＲＴＡにより、アモルファスＰＺＴ結晶膜１６ａ，１７ａを同時に結晶化しても構わない。
【００５６】
ここでは、ＰＺＴ結晶膜の数を二つとしたが、三つ以上でも構わない。三つ以上のアモルファスＰＺＴ膜の結晶化は各アモルファスＰＺＴ膜毎に行っても構わないし、あるいは、三つ以上のアモルファスＰＺＴ膜まとめて行っても構わない。また、三つ以上のＰＺＴ結晶膜は少なくとも二つが異なる厚さ、あるいは、全て同じ厚さでも構わない。
【００５７】
本実施形態では、第２のＰＺＴ結晶膜１７のＺｒy ／Ｔｉ1-y 比は、第１のＰＺＴ結晶膜１６のＺｒx ／Ｔｉ1-x 比よりも大きい。言い換えれば、第１のＰＺＴ結晶膜１６（下部電極に接する部分）は、第２のＰＺＴ結晶膜１７（上部電極に接する部分）と比較してＴｉ量が少ない組成である。
【００５８】
逆に、第１のＰＺＴ結晶膜１６のＺｒx ／Ｔｉ1-x 比が第２のＰＺＴ結晶膜１７のＺｒy ／Ｔｉ1-y 比よりも大きくても構わない。この場合でも、膜厚比（第１のＰＺＴ結晶膜１６／（第１のＰＺＴ結晶膜１６の膜厚＋第２のＰＺＴ結晶膜１７））等を適宜変更することにより、本実施形態と同様の効果が期待できる。
【００５９】
［図９］
第２のＰＺＴ結晶膜１７上に上部電極１８が形成される。
【００６０】
ここでは、上部電極１８は、ＩｒＯ2 膜（ＩｒＯ2 を主成分とする膜）である。該ＩｒＯ2 膜は、ＤＣマグネトロンスパッタプロセスにより形成される。
【００６１】
上記ＩｒＯ2 膜の成膜条件は、例えば、スパッタ電力＝０．５−１ｋＷ、Ａｒ／Ｏ2 流量比＝３０／７０−１０／９０程度、圧力＝０．５Ｐａである。成膜温度は、室温もしくは１００℃以下が望ましい。上記成膜条件の場合、ＩｒＯ2 膜の厚さは、４０−１００ｎｍとする。Ｉｒターゲットを用いた化成スパッタの場合で、スパッタ電力の低減、酸素流量の増加を行うと、ＩｒＯ2 膜中に取り込まれる酸素の量は増加する。
【００６２】
上部電極１８としてＩｒＯ2 膜（貴金属酸化物電極）を用いることにより、キャパシタ形成後のＣＶＤ工程、ＲＩＥ工程、配線工程、シンター工程、パッケージング工程などの工程での特性劣化を抑制することが可能となる。これにより、製品レベルにおいても、信号量の増加、リーク電流の低減、疲労特性の向上、リテンション特性の向上、インプリント特性の向上などを図れるようになる。
【００６３】
ここでは、上部電極１８として、単層の貴金属酸化物電極を用いたが、多層の貴金属酸化物電極を用いても構わない。このとき、各層で粒径などの微細構造が異なり、酸素・水素透過性が異なる、多層の貴金属酸化物電極とすることにより、上記効果をさらに高くすることが可能となる。
【００６４】
［図１０］
上部電極１８上にシリコン酸化膜からなるハードマスク１９が形成される。
【００６５】
ハードマスク１９の形成方法は、上部電極１８上にシリコン酸化膜をＣＶＤプロセスにより形成する工程と、該シリコン酸化膜上にフォトレジストパターンを形成する工程と、該フォトレジストパターンをマスクにして上記シリコン酸化膜をエッチングする工程と、上記フォトレジストパターンをアッシングにより除去する工程とを含む。
【００６６】
上記シリコン酸化膜をエッチングする工程には、ＲＩＥプロセスが使用される。エッチングガスには、ＣＨＦ3 、ＣＦ4 などのハロゲン系のガスが使用される。エッチングは室温で行われる。
【００６７】
強誘電体キャパシタを構成する各膜をＲＩＥプロセスにより所定の形状にエッチングする時に使用されるマスクとしては、通常のフォトレジストパターンもある。しかし、フォトレジストパターンの選択比を高く取れないこと、キャパシタ側面のテーパー角を増加させるための高温ＲＩＥプロセスにフォトレジストパターンが対応できないことなどの理由により、ハードマスクが使用されることが多い。
【００６８】
高温ＲＩＥプロセスを用いる理由について説明する。強誘電体キャパシタ中のＰｔ膜、Ｉｒ膜等の貴金属膜は、蒸気圧の高い化合物がないため、貴金属膜のＲＩＥ加工時においてはキャパシタ側面への貴金属の再付着、貴金属からなるフェンスの生成などの問題を発生する。このよう問題はテーパーエッチングにより解決できる。このとき、キャパシタの微細化が妨げられないように、テーパー角を大きくする必要がある。そのために、高温ＲＩＥプロセスが必要となる。
【００６９】
［図１１］
ハードマスク１９をマスクにして、上部電極１８（ＩｒＯ2 膜）、第２のＰＺＴ結晶膜１７、第１のＰＺＴ結晶膜１６、第３の下部電極１５（ＳＲＯ膜）、Ｐｔ薄膜１４、第２の下部電極１３（ＩｒＯ2 膜）、第１の下部電極１２（Ｉｒ膜）、バリア膜１１（ＴｉＡｌＮ膜）が高温ＲＩＥプロセスによりエッチングされ、所定の形状を有する強誘電体キャパシタが得られる。
【００７０】
このとき、ハードマスク１９は薄くなるが、第１の下部電極１２のエッチングが完了するまでは、ハードマスク１９はマスク作用を持ち続けることができる。
【００７１】
上部電極１８（ＩｒＯ2 膜）のエッチングには、ハロゲンガス（例えばＣｌ2 ）とＯ2 とＡｒとを含む混合ガスが使用され、基板温度は例えば２５０−４００℃と高温に設定される。
【００７２】
ＰＺＴ結晶膜１６，１７のエッチングには、ハロゲンガス（例えばＣｌ2 ）とハロゲンガスをベースにしたガス（例えばＣＦ4 ）とＯ2 とＡｒとを含む混合ガスが使用され、基板温度は高温に設定される。
【００７３】
第３の下部電極１５（ＳＲＯ膜）、Ｐｔ薄膜１４、第２の下部電極１３（ＩｒＯ2 膜）および第１の下部電極１２（Ｉｒ膜）のエッチングには、同様のハロゲンガスを含む混合ガスが使用され（例えばＳＲＯ膜であればＣｌ2 とＡｒとの混合ガス）、基板温度は高温に設定される。
【００７４】
高温ＲＩＥプロセスの終了後、ハードマスク１９の除去、水リンスなどが行われてキャパシタ加工工程が完了する。
【００７５】
キャパシタ加工工程の後には、バックエンド工程、パシベーション膜（例えば、ＣＶＤシリコン窒化膜）の形成工程、パッド工程などの周知の工程を経て、強誘電体メモリが完成する。
【００７６】
上記バックエンド工程により、キャパシタ部、トランジスタ部および配線部が接続される。上記バックエンド工程は、配線工程を含む。該配線工程は、絶縁膜（例えばＣＶＤ絶縁膜、塗布・熱処理などによるＳｉＯｘ膜、低誘電率膜あるいは有機膜などの層絶縁間膜、バリア膜としてのシリコン窒化膜）の形成工程、接続孔・溝の形成工程（例えば酸化膜等の絶縁膜の堆積工程とＲＩＥプロセスによる上記絶縁膜のエッチング工程とを含む）、バリア膜の形成工程（例えばスパッタまたはＣＶＤプロセスによるＴｉＮ膜、Ｔａ膜、ＴａＮ膜の堆積工程を含む）、配線となる導電膜の形成工程（例えばスパッタプロセスによるＡｌ膜の形成工程、スパッタプロセスまたはめっきによるＣｕ膜の形成工程など）、上記導電膜を配線状に加工する工程（例えばＲＩＥプロセスによるＡｌ膜のエッチング、ＣＭＰプロセスによるＣｕ膜の平坦化）などの一連の工程（多層配線工程）を含む。
【００７７】
本実施形態のプロセスにて形成したＰＺＴ結晶膜の強誘電性を電荷量−印加電圧のヒステリシス特性にて調べた。その結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極量×２）で約４０μＣ／ｃｍ2 が得られた。さらに、８インチＳｉウェハの全面に同程度の残留分極量と抗電圧を有するＰＺＴ結晶膜であることが分かった。すなわち、残留分極量と抗電圧の面内ばらつきは小さいことが分かった。抗電圧は０．６Ｖ程度と低い値が得られた。キャパシタのサイズで０．５−５０μｍ□のものでいずれも同等の残留分極量、スイッチング電荷量を取得することができた。すなわち、設計通りのメモリ性能を容易に実現することができた。
【００７８】
また、本実施形態のＰＺＴキャパシタの疲労特性を、５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１０-7Ａ／ｃｍ2 オーダーと低い値であった。インプリント評価は、分極スイッチングを実施したキャパシタについて１５０℃、１００時間の保持を行い、その後にヒステリシス測定を行ったところ、初期の分極量に応じたヒステリシスシフトが得られ、単一組成のキャパシタと比較してインプリント後の保持されている分極量が大きかった。すなわち、設計通りのメモリ性能を容易に実現することができた。
【００７９】
図２１は、第１のＰＺＴ結晶膜１６の膜厚ｄ１と第２のＰＺＴ結晶膜１７の膜厚ｄ２との和に対する第１のＰＺＴ結晶膜１６の膜厚ｄ１の百分率（膜厚比）とスイッチング電荷量（＝２Ｐｒ）との関係を示す図である。図２１において、Ｃｅｎｔｅｒはウェハの中心部、Ｅｄｇｅはウェハの外周部、Ｍｉｄｄｌｅはウェハの中心部とウェハの外周部との間の部分を示している。
【００８０】
図２１から、ウェハの場所によらず、分極量は膜厚比に比例して低下し、第１のＰＺＴ結晶膜１６と第２のＰＺＴ結晶膜１７との膜厚比により、スイッチング電荷量を制御できることが分かる。第１および第２のＰＺＴ結晶膜１６，１７のＺｒ／Ｔｉ比を変えても、第１のＰＺＴ結晶膜１６が第２のＰＺＴ結晶膜１７と比較してＺｒリッチであれば、同様の結果が得られた。
【００８１】
すなわち、正方晶系の第１および第２のＰＺＴ結晶膜１６，１７の膜厚比を制御することにより、設計通りのスイッチング電荷量を有する強誘電体キャパシタを容易に実現できることが分かった。
【００８２】
図２２は、第１のＰＺＴ結晶膜１６の膜厚と第２のＰＺＴ結晶膜１７の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜１６の膜厚の比（膜厚比）と抗電圧との関係を示す図である。図２２において、抗電圧は、＋側の抗電圧（Ｖｃ）と−側の抗電圧（−Ｖｃ）の絶対値との和（Ｖｃ＋｜−Ｖｃ｜）である。Ｃｅｎｔｅｒはウェハの中心部、Ｅｄｇｅはウェハの外周部、Ｍｉｄｄｌｅはウェハの中心部とウェハの外周部との間の部分を示している。
【００８３】
図２２から、ウェハの場所によらず、分極量は膜厚比に比例して低下し、第１のＰＺＴ結晶膜１６と第２のＰＺＴ結晶膜１７との膜厚比により、抗電圧を制御できることが分かる。第１および第２のＰＺＴ結晶膜１６，１７のＺｒ／Ｔｉ比を変えても、第１のＰＺＴ結晶膜１６がＴｉリッチ、第２のＰＺＴ結晶膜１７がＺｒリッチであれば、同様の結果が得られた。
【００８４】
すなわち、正方晶系の第１および第２のＰＺＴ結晶膜１６，１７の膜厚比を制御することにより、設計通りの抗電圧を有する強誘電体キャパシタを容易に実現できることが分かった。
【００８５】
図２３は、第１のＰＺＴ結晶膜１６の膜厚と第２のＰＺＴ結晶膜１７の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜１６の膜厚の比（膜厚比）とヒステリシスシフト量との関係を示す図である。
【００８６】
図２３から、ヒステリシスシフト量は膜厚比に比例して低下し、第１のＰＺＴ結晶膜１６と第２のＰＺＴ結晶膜１７との膜厚比により、ヒステリシスシフト量を制御できることが分かる。第１および第２のＰＺＴ結晶膜１６，１７のＺｒ／Ｔｉ比を変えても、第１のＰＺＴ結晶膜１６がＴｉリッチ、第２のＰＺＴ結晶膜１７がＺｒリッチであれば、同様の結果が得られた。
【００８７】
すなわち、正方晶系の第１および第２のＰＺＴ結晶膜１６，１７の膜厚比を制御することにより、設計通りのヒステリシスシフト量を有する強誘電体キャパシタを容易に実現できることが分かった。
【００８８】
図２４は、第１のＰＺＴ結晶膜１６の膜厚と第２のＰＺＴ結晶膜１７の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜１６の膜厚の比（膜厚比）と分極量比（８５℃での分極量／ＲＴでの分極量）との関係を示す図である。
【００８９】
図２３から、分極量比は膜厚比に比例して低下し、第１のＰＺＴ結晶膜１６と第２のＰＺＴ結晶膜１７との膜厚比により、分極量比、つまりは、リテンション特性（温度特性）を制御できることが分かる。第１および第２のＰＺＴ結晶膜１６，１７のＺｒ／Ｔｉ比を変えても、第１のＰＺＴ結晶膜１６がＴｉリッチ、第２のＰＺＴ結晶膜１７がＺｒリッチであれば、同様の結果が得られた。
【００９０】
すなわち、正方晶系の第１および第２のＰＺＴ結晶膜１６，１７の膜厚比を制御することにより、設計通りのリテンション特性（温度特性）を有する強誘電体キャパシタを容易に実現できることが分かった。
【００９１】
ＰＺＴ膜は下部電極上で結晶化されるため、ＰＺＴ膜の特性は下部電極の材料・構造の影響を大きく受けるが、本実施形態によれば、その影響は低減される。
【００９２】
図２５に、本実施形態の変形例を示す。
【００９３】
図２５（ａ）は、第１のＰＺＴ結晶膜が三つのＰＺＴ結晶膜１６で構成された例を示している。同様に、第２のＰＺＴ結晶膜１７も複数のＰＺＴ結晶膜で構成されていても構わない。さらに、第１および第２のＰＺＴ結晶膜がそれぞれ複数のＰＺＴ結晶膜で構成されていても構わない。さらにまた、互いにＺｒ／Ｔｉ比が異なる三つ以上のＰＺＴ結晶膜で構成されていても構わない。膜厚は同じでも、異なっていても構わない。
【００９４】
図２５（ｂ）は、アンドープのＰＺＴ結晶膜１６上に、ドーパントがドープされたＰＺＴ結晶膜１６'が設けられた例を示している。ＰＺＴ結晶膜１６'の結晶構造およびＺｒ／Ｔｉ比は、ＰＺＴ結晶膜１６のそれらと同じである。ＡＢＯ3 型ペロブスカイト結晶構造中のＡサイトにドープされるドーパントとしては、Ｓｒ、Ｃａ、Ｌａ、Ｂａなどがあげられる。Ｂサイトにドープされるドーパントとしては、Ｎｂ、Ｍｎ、Ｃｏ、Ｎｉ、Ｆｅなどがあげられる。
【００９５】
ここでは、ＰＺＴ結晶膜１６上にＰＺＴ結晶膜１６'が設けられているが、逆に、ＰＺＴ結晶膜１６'上にＰＺＴ結晶膜１６が設けられていても構わない。さらに、二つのＰＺＴ結晶膜がともにドーパントがドープされたＰＺＴ結晶膜であっても構わない。膜厚は同じでも、異なっていても構わない。さらにまた、ＰＺＴ結晶膜１６の上下にＰＺＴ結晶膜１６'を設けても構わない。この場合も、三つのＰＺＴ結晶膜がともにドーパントがドープされたＰＺＴ結晶膜であっても構わない。膜厚は同じでも、異なっていても構わない。
【００９６】
ドーパントはペロブスカイト構造のＡ，Ｂサイトに異なる原子価の元素のドーピングを行った際に、電荷中性条件により酸素欠損を補償する効果がある。一般にペロブスカイト構造中の酸素欠損は生じやすく、強誘電体メモリとしての応用を考えた際に、疲労特性、リテンション特性、さらにはインプリント特性に多大な影響を及ぼす。また、リーク特性に関しても酸素空孔などの欠損を生じることでキャリアを生成したり、酸素空孔あるいは陽イオンがトラップとなってキャリアを捕捉し電気特性へ影響を及ぼす。また、ＰＺＴ強誘電体にドーピングを行うことで、キュリー点、分極量、抗電界、誘電率、結晶構造なども変化する。
【００９７】
一方でドーピングを施すことでキャパシタ強誘電体膜の耐還元プロセス性が改善される。ペロブスカイト型ＰＺＴはＰｂと酸素の結合があるが、他のアルカリ土類金属であるＳｒ，Ｂａなどと比較して結合エレルギーが低い。より結合エネルギーの高いこれらの元素をソーピングすることで還元耐性の改善が期待される。強誘電体キャパシタ構造では特に上部電極界面、下部電極界面に欠陥が多く形成されることが考えられ、この部分に特にドーピングを施したＰＺＴを用いることでプロセス耐性の改善を行うことができ、多層配線層を形成した後にも十分な分極量を確保することができる。
【００９８】
これらの変形例において、複数のＰＺＴ結晶膜を形成するための結晶化プロセスは、各層毎に行っても構わないし、あるいは、まとめて行っても構わない。
【００９９】
（第２の実施形態）
図１２−図２０は、本発明の第２の実施形態に係る強誘電体メモリの製造工程を示す断面図である。
【０１００】
［図１２］
まず、周知のプロセスにより、シリコン基板３１上にＭＯＳトランジスタが形成され、ＣＭＯＳ構造が形成される。図１２には、簡単のため、一つのＭＯＳトランジスタしか示されていない。
【０１０１】
図１２において、３２はソース／ドレイン領域、３３はゲート絶縁膜、３４はゲート電極、３５はゲート上部絶縁膜（例えばシリコン窒化膜）、３６はスペーサ（例えばシリコン窒化膜）を示している。
【０１０２】
ＣＶＤプロセスにより、ＣＭＯＳ構造を含む領域（トランジスタ領域）上にＰＳＧ膜、ＢＰＳＧ膜などのＳｉＯ2 系絶縁膜３７が堆積され、その後、ＣＭＰプロセスにより、ＳｉＯ2 系絶縁膜３７の表面は平坦化される。ＣＶＤプロセスにより、ＳｉＯ2 系絶縁膜３７上にシリコン酸化膜とシリコン窒化膜とを含む積層絶縁膜３８が堆積される。シリコン酸化膜とシリコン窒化膜の積層の順番はどちらが先でも構わない。以下、ＳｉＯ2 系絶縁膜３７、積層絶縁膜３８をまとめて層間絶縁膜３９と表記する。
【０１０３】
［図１３］
層間絶縁膜３９をエッチングすることにより、ソース／ドレイン領域３２に達する接続孔が層間絶縁膜３９中に形成され、その後、上記接続孔の内面（底面および側面）が被覆されるようにバリアメタル膜４０（例えばＴｉ／ＴｉＮ膜）がトランジスタ領域を含む領域上に形成され、さらに、プラグとなる導電膜（ここではＷ膜）４１がブランケットＣＶＤプロセスによりバリアメタル膜４０上に堆積される。
【０１０４】
［図１４］
ＣＭＰプロセスにより、接続孔外のＷ膜４１、バリアメタル膜４０が除去されてプラグ３１が形成され、かつ、トランジスタ領域を含む領域の表面が平坦化される。
【０１０５】
［図１５］
密着層４２がプラグ４１を含む領域上に形成される。密着層４２は、プラグ４１と下部電極との間の密着性を高める。密着層３２は、例えば、厚さ１０ｎｍのＴｉ膜である。該Ｔｉ膜はスパッタプロセスにより形成される。
【０１０６】
［図１６］
密着層４２上に下部電極４３が形成される。ここでは、下部電極４３はＩｒ膜である。該Ｉｒ膜はスパッタプロセスにより形成される。Ｉｒ膜の厚さは、１００−１５０ｎｍ程度が適当である。
【０１０７】
Ｉｒ膜は酸素バリア性が高い。そのため、下部電極４３であるＩｒ膜は、ＰＺＴ結晶膜の形成工程、ＳＲＯ膜（第１の上部電極）の形成工程（酸素含有雰囲気中での５００−６５０℃の加熱工程（結晶化工程）)、あるいは、プロセスダメージからキャパシタを回復させるためのアニール工程（酸素含有雰囲気中での４５０〜６５０℃のアニール工程）時に、プラグ４１の上面が酸化されることにより生じうる、コンタクト不良を抑制する効果を有する。Ｉｒ膜の結晶性を向上させるためには、Ｉｒ膜の形成時（スパッタプロセス時）の温度は２００−４００℃の温度であることが好ましい。
【０１０８】
下部電極４３としては、Ｉｒ膜以外に、Ｐｔ膜、Ｒｕ膜、ＲｕＯ2 膜、ＩｒＯ2 膜もしくはそれらの少なくとも二つを含む積層膜、または、Ｉｒ、Ｐｔ、Ｒｕ、ＲｕＯ2 およびＩｒＯ2 中の少なくとも二つ以上を含む混合物からなる膜などを使用できる。下部電極４２の厚さは、キャパシタ製造中にプラグ４１が酸化されなければ特に限定されるものではない。
【０１０９】
［図１７］
下部電極４３上にＰＺＴ結晶膜４４がＭＯＣＶＤプロセスにより形成される。ＰＺＴの結晶化はＩｎ−ｓｉｔｕで（成膜中に）起こる。ＰＺＴ結晶膜４４の下地は、Ｉｒ膜（下部電極４３）であるので、ＰＺＴ結晶膜４４は＜１１１＞方向に配向する。
【０１１０】
ＭＯＣＶＤプロセスは、電極構造に対してステップカバレッジが良好であること、組成制御性に優れていること、大面積に均一な高品質膜が得られること、成膜速度が速いこと、強誘電体膜の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点を有する。
【０１１１】
ＭＯＣＶＤプロセスに用いるＰＺＴ用原料は、代表的なもので、Ｐｂ原料としてＰｂ（ｄｐｍ）2 、ＺｒソースとしてＺｒ（ｄｐｍ）4 やＺｒ（Ｏ−ｔＣ４Ｈ９）4 、ＴｉソースとしてＴｉ（Ｏ−ｉＣ３Ｈ７）4 やＴｉ（Ｏ−ｉＣ3 Ｈ7 ）2 （ｄｐｍ）2 などがある。
【０１１２】
上記ＰＺＴ用原料はＴＨＦ（テトラハイドロフラン）と混合されて使用される（溶液気化法）。溶液気化法の場合、ソース原料の気化を行うための気化器の種類も多く、超音波で溶液を噴霧化するものや、熱板に溶液を吹き付けるもの、アトマイザーを利用するものなどがある。基板温度は原料にもよるが、６００℃前後が適当である。Ｎ2 ＯやＯ2 を酸化剤として同時に供給する。ＰＺＴ成膜の途中でＺｒ／Ｔｉ比を変更し、厚さ方向に組成が変換するＰＺＴ結晶膜４４を形成する。
【０１１３】
まずは１層目としてのＰＺＴ膜（Ｚｒ／Ｔｉ＝２０／８０）を形成する。Ｔｉリッチな組成のために、成膜中のＴＩソースの流量を大きくしＺｒ／Ｔｉ比を調整する。この条件にて５０ｎｍのＰＺＴ膜を形成した後に、Ｚｒ／Ｔｉの流量を変化させて、第２層目のＰＺＴ膜を形成する。今度はＴｉの流量を減少させ、Ｚｒのソースガスの流量を増加させる。本プロセスはＰＺＴ膜の成膜の途中でＺｒ，Ｔｉソースの流量を連続的に変化させてもよいし、一旦、一組成の成膜を実施した後に異なる組成のＰＺＴ膜を形成してもよい。また、ＭＯＣＶＤプロセスの場合は連続的にソース流量を変化させることで、ＰＺＴ膜の組成の異なる界面に組成勾配をつけることも可能である。ＰＺＴ結晶膜４４は、Ｚｒ／Ｔｉ比が異なる複数のＰＺＴ膜を含むが、図では簡単のためＰＺＴ結晶膜４４は一つの膜で示されている。
【０１１４】
［図１８］
ＰＺＴ結晶膜４４上に第１の上部電極４５が形成される。ここでは、第１の上部電極４５としてＳＲＯ膜が形成される。
【０１１５】
上記ＳＲＯ膜を形成する工程は、スパッタプロセスによりアモルファスＳＲＯ膜を形成する工程と、ＲＴＯによりアモルファスＳＲＯ膜を結晶化する工程（酸素含有雰囲気中での５００−６５０℃の加熱工程）とを含む。ＰＺＴ結晶膜４４の厚さは５０〜１５０ｎｍ程度が望ましい。アモルファスＳＲＯ膜を形成する工程は、例えば、第１の実施形態の下部電極１５の場合と同じ成膜条件で行われる。
【０１１６】
上記ＳＲＯ膜の形成方法では、アモルファスＳＲＯ膜を形成し、その後、ＲＴＯ等の酸素雰囲気でのアニールにより、アモルファスＳＲＯ膜の結晶化を行うという、Ｅｘ−ｓｉｔｕ結晶化法を採用している。Ｅｘ−ｓｉｔｕ結晶化法の代わりに、ＳＲＯ膜を高温で形成し、ＳＲＯ膜の形成中に結晶化を行うというＩｎ−ｓｉｔｕ結晶化法を用いても構わない。
【０１１７】
ＳＲＯ膜（導電性を有する酸化物膜）からなる第１の上部電極４５が、ＰＺＴ結晶膜４４と次工程（図１９）で形成される第２の上部電極（ＩｒＯ2 膜）４６との間に挿入されることにより、キャパシタ特性の向上が図れる。
【０１１８】
第１の上部電極４５として、ＳＲＯ膜の代わりに、下記の導電性を有する酸化物膜を用いても同様の効果が得られる。
【０１１９】
ＳＲＴＯ（Ｓｒ（Ｒｕ，Ｔｉ）Ｏ3 ：Ｔｉ０−５０ｍｏｌ％）膜、ＣａＲｕＯ3 膜、（Ｓｒ，Ｘ）ＲｕＯ3 膜、ＳｒＩｒＯ3 膜、ＢａＰｂＯ3 膜、ＢａＰｂ1-x Ｂｉx Ｏ3 膜、ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ3 ）膜、ＬＮＯ（ＬａＮｉＯ3 ）膜、酸化物超伝導材料からなる膜、半導体化ペロブスカイト酸化物からなる膜。
【０１２０】
導電性を有する酸化物膜（第１の上部電極４５）を形成するためのプロセスとしては、ＤＣマグネトロンスパッタプロセス、ＲＦマグネトロンスパッタプロセス、ヘリコンスパッタプロセス、イオンビームスパッタプロセスなどのスパッタプロセスがあげられる。他のプロセスとしては、レーザアブレーションプロセスやＥＢ蒸着プロセスなどのＰＶＤプロセス、ゾルゲルプロセス、ＭＯＤプロセスなどのＣＳＤプロセス、ＭＯＣＶＤプロセスなどのＣＶＤプロセスがあげられる。
【０１２１】
［図１９］
上部電極４５上に第２の上部電極４６が形成される。ここでは、上部電極４６は、ＩｒＯ2 膜である。該ＩｒＯ2 膜は、酸素含有量が多くなる条件で形成されることが重要である。Ｉｒターゲットを用いた化成スパッタプロセスの場合、スパッタ電力の低減や酸素流量の増加を行うことにより、成膜時のＩｒＯ２膜中に取り込まれる酸素の量を増加させることができる。
【０１２２】
第２の上部電極４６上にシリコン酸化膜からなるハードマスク４７が形成される。ハードマスク４７の形成方法は、第１の実施形態のハードマスク１９のそれと同じである。
【０１２３】
上部電極４５としては、ＩｒＯ2 膜以外に、貴金属酸化物からなる膜（例えばＲｕＯ2 膜、ＲｈＯ2 膜）、二種類以上の貴金属の混合物（例えばＰｔとＩｒとの混合物）からなる膜、二種類以上の貴金属酸化物の混合物（例えばＲｕＯ2 とＩｒＯｘの混合物）からなる膜、貴金属と貴金属酸化物との混合物からなる膜、上記材料のいずれかを主成分とする膜を用いても同様の効果が期待できる。
【０１２４】
［図２０］
ハードマスク４７をマスクにして、第２の上部電極４６（ＩｒＯ2 膜）、第１の上部電極４５（ＳＲＯ膜）、ＰＺＴ結晶膜４４、下部電極４３（Ｉｒ膜）が高温ＲＩＥプロセスによりエッチングされ、所定の形状を有する強誘電体キャパシタが得られる。
【０１２５】
このとき、ハードマスク４７は薄くなるが、下部電極４３のエッチングが完了するまでは、ハードマスク４７はマスク作用を持ち続けることができる。
【０１２６】
ここでは、第２の上部電極４６（ＩｒＯ2 膜）のエッチングには、ハロゲンガス（例えばＣｌ2 ）とＯ2 とＡｒとを含む混合ガスが使用され、基板温度は２５０−４００℃と高温に設定される。
【０１２７】
ＰＺＴ膜４４のエッチングには、ハロゲンガス（例えばＣｌ2 ）とハロゲンガスをベースにしたガス（例えばＣＦ4 ）とＯ2 とＡｒとを含む混合ガスが使用され、基板温度は高温に設定される。
【０１２８】
第１の上部電極４５（ＳＲＯ膜）、下部電極４３（Ｉｒ膜）のエッチングには、同様のハロゲンガスを含む混合ガスが使用され（例えばＳＲＯ膜であればＣｌ2 とＡｒとの混合ガス）、基板温度は高温に設定される。
【０１２９】
下部電極４３のエッチングの終了後、ハードマスク４７の除去、水リンスなどが行われてキャパシタ加工工程が完了する。
【０１３０】
キャパシタ加工工程の後には、第１の実施形態と同様に、バックエンド工程、パシベーション膜の形成工程、パッド工程等の周知の工程を経て、強誘電体メモリが完成する。
【０１３１】
本実施形態のプロセスにて形成したＰＺＴ結晶膜の強誘電性を電荷量−印加電圧のヒステリシス特性にて調べた。その結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極量×２）で約４０μＣ／ｃｍ2 が得られた。さらに、８インチＳｉウエハの全面に同程度の残留分極量と抗電圧を有するＰＺＴ結晶膜であることが分かった。すなわち、残留分極量と抗電圧の面内ばらつきは小さいことが分かった。抗電圧は０．６Ｖ程度と低い値が得られた。キャパシタのサイズで０．５−５０μｍ□のものでいずれも同等の残留分極量、スイッチング電荷量を取得することができた。すなわち、設計通りのメモリ性能を容易に実現することができた。
【０１３２】
また、本実施形態のＰＺＴキャパシタの疲労特性を、５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１×１０12サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１０-7Ａ／ｃｍ2 オーダーと低い値であった。インプリント評価は、分極スイッチングを実施したキャパシタについて１５０℃、１００時間の保持を行い、その後にヒステリシス測定を行ったところ、初期の分極量に応じたヒステリシスシフトが得られ、単一組成のキャパシタと比較してインプリント後の保持されている分極量が大きかった。すなわち、設計通りのメモリ性能を容易に実現することができた。
【０１３３】
なお、第１および第２の実施形態では、具体的なメモリセル構造については言及しなかったが、例えば、１Ｔ／１Ｃ、２Ｔ／２Ｃなどがあげられる。また、キャパシタとトランジスタとの関係に係る構造として、例えば、ＣＯＰ(Capacitor On Plug)構造がある。ＣＯＰ構造は、微細化および大容量化に向いている。また、実施形態の強誘電体メモリを備えた半導体装置は、例えば、汎用不揮発性メモリカードや、ＩＣカードである。
【０１３４】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１３５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１３６】
【図１】第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図２】図１に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図３】図２に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図４】図３に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図５】図４に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図６】図５に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図７】図６に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図８】図７に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図９】図８に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１０】図９に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１１】図１０に続く第１の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１２】第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１３】図１２に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１４】図１３に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１５】図１４に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１６】図１５に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１７】図１６に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１８】図１７に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図１９】図１８に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図２０】図１９に続く第２の実施形態の強誘電体メモリの製造工程を示す断面図。
【図２１】第１のＰＺＴ結晶膜の膜厚と第２のＰＺＴ結晶膜の膜厚との和に対する第１のＰＺＴ結晶膜の膜厚の百分率（膜厚比）とスイッチング電荷量との関係を示す図。
【図２２】第１のＰＺＴ結晶膜の膜厚と第２のＰＺＴ結晶膜の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜の膜厚の比（膜厚比）と抗電圧との関係を示す図。
【図２３】第１のＰＺＴ結晶膜の膜厚と第２のＰＺＴ結晶膜の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜の膜厚の比（膜厚比）とヒステリシスシフト量との関係を示す図。
【図２４】第１のＰＺＴ結晶膜の膜厚と第２のＰＺＴ結晶膜の膜厚との和（合計膜厚）を１００とした場合の該合計膜厚に対する第１のＰＺＴ結晶膜の膜厚の比（膜厚比）と分極量比（８５℃での分極量／ＲＴでの分極量）との関係を示す図。
【図２５】実施形態の変形例を説明するための断面図。
【符号の説明】
【０１３７】
１…シリコン基板、２…ソース／ドレイン領域、３…ゲート絶縁膜、４…ゲート電極、５…ゲート上部絶縁膜、６…スペーサ、７…ＳｉＯ2 系絶縁膜、８…積層絶縁膜、９…層間絶縁膜、１０…プラグ、１１…バリア膜、１２…第１の下部電極、１３…第２の下部電極、１４…Ｐｔ薄膜、１５…第３の下部電極、１６ａ…第１のアモルファスＰＺＴ膜、１６…第１のＰＺＴ結晶膜、１７ａ…第２のアモルファスＰＺＴ膜、１７，１７'…第２のＰＺＴ結晶膜、１８…上部電極、１９…ハードマスク、３１…シリコン基板、３２…ソース／ドレイン領域、３３…ゲート絶縁膜、３４…ゲート電極、３５…ゲート上部絶縁膜、３６…スペーサ、３７…ＳｉＯ2 系絶縁膜、３８…積層絶縁膜、３９…層間絶縁膜、４０…バリアメタル膜、４１…プラグ（導電膜）、４２…密着層、４３…下部電極、４４…ＰＺＴ結晶膜、４５…第１の上部電極、４６…第２の上部電極、４７…ハードマスク。
【図１】
2007088147.tif 000003
【図２】
2007088147.tif 000004
【図３】
2007088147.tif 000005
【図４】
2007088147.tif 000006
【図５】
2007088147.tif 000007
【図６】
2007088147.tif 000008
【図７】
2007088147.tif 000009
【図８】
2007088147.tif 000010
【図９】
2007088147.tif 000011
【図１０】
2007088147.tif 000012
【図１１】
2007088147.tif 000013
【図１２】
2007088147.tif 000014
【図１３】
2007088147.tif 000015
【図１４】
2007088147.tif 000016
【図１５】
2007088147.tif 000017
【図１６】
2007088147.tif 000018
【図１７】
2007088147.tif 000019
【図１８】
2007088147.tif 000020
【図１９】
2007088147.tif 000021
【図２０】
2007088147.tif 000022
【図２１】
2007088147.tif 000023
【図２２】
2007088147.tif 000024
【図２３】
2007088147.tif 000025
【図２４】
2007088147.tif 000026
【図２５】
2007088147.tif 000027