(57)【要約】      （修正有）【課題】電源／グランド電圧変動をより効果的に抑制することのできる半導体パッケージを提供する。【解決手段】基板１０の表面に半導体チップ４０を搭載する一方で基板の裏面にバイパスコンデンサ７０を搭載し、半導体チップの電源用パッド及びグランド用パッドとバイパスコンデンサの２つの端子とをそれぞれ接続する電気的パスを基板に設けるようにして、半導体パッケージを構成する。それぞれの電気的パスには、基板を貫通するスルーホール２５が含まれる。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面及び下面を有する基板と、該基板の前記上面上に搭載された半導体チップと、少なくとも一つのバイパスコンデンサとを備える半導体パッケージであって、
前記基板は、前記上面及び前記下面を接続する電源用スルーホール及びグランド用スルーホールをそれぞれ含んでなる電源用電気的パス及びグランド用電気的パスを備えており、
前記半導体チップは、電源用パッド及びグランド用パッドを含む複数のパッドを備えており、
前記バイパスコンデンサは、前記電源用電気的パスを介して前記電源用パッドに接続された第１端子と前記グランド用電気的パスを介して前記グランド用パッドに接続された第２端子とを備え、前記基板の下面上に搭載されている
半導体パッケージ。
【請求項２】
前記バイパスコンデンサは、チップコンデンサである、請求項１記載の半導体パッケージ。
【請求項３】
前記半導体チップは、センターパッド構造を備える、請求項１記載の半導体パッケージ。
【請求項４】
前記基板には、複数のボールランドが更に設けられており、
前記基板の下面は、第１下面領域及び第２下面領域を有しており、
前記ボールランドは、前記第１下面領域に形成されており、
前記バイパスコンデンサは、前記第２下面領域に搭載されている、
請求項１記載の半導体パッケージ。
【請求項５】
前記基板の上面は、前記第１下面領域及び前記第２下面領域にそれぞれ対応する第１上面領域及び第２上面領域を備えており、
前記基板は、前記第２上面領域上に設けられ且つ前記複数のパッドのそれぞれに接続された複数のボンディングリードと、前記第２下面領域上に形成され且つ前記電源用スルーホールに接続された電源用島状パターンを更に備えており、
前記ボンディングリードには、前記電源パッドに接続された電源用ボンディングリードと、前記グランドパッドに接続されたグランド用ボンディングリードとが含まれており、
前記バイパスコンデンサの前記第１端子は、前記電源用島状パターン上に接続されており、
前記電源用島状パターン及び前記電源用ボンディングリードは、電源用電気的パスの一部を構成しており、前記グランド用ボンディングリードは、前記グランド用電気的パスの一部を構成している、
請求項４記載の半導体パッケージ。
【請求項６】
前記基板は、前記下面上に形成され且つ前記グランド用スルーホールに接続されたグランドベタ電極であって、前記第２下面領域に対応する領域内に窓部を形成されたグランドベタ電極を更に備えており、
前記電源用島状パターンは、前記グランドベタ電極から分離して前記窓部内に配置されており、
前記バイパスコンデンサの前記第２端子は、前記グランドベタ電極に接続されている、
請求項５記載の半導体パッケージ。
【請求項７】
前記基板の前記第２下面領域上には、前記電源用島状パターンが複数個設けられており、
該複数の電源用島状パターンの総面積は、前記第２下面領域の面積の１５％未満である、
請求項５又は請求項６記載の半導体パッケージ。
【請求項８】
前記基板は、前記第２下面領域上に形成され且つ前記グランド用スルーホールに接続されたグランド用島状パターンを更に備えており、
前記バイパスコンデンサの前記第２端子は、該グランド用島状パターンに接続されている
請求項５記載の半導体パッケージ。
【請求項９】
前記基板は、前記下面上に形成され且つ前記グランド用スルーホールに接続されたグランドベタ電極であって、前記第２下面領域に対応する領域内に第１窓部及び第２窓部を形成されたグランドベタ電極を更に備えており、
前記電源用島状パターンは、前記グランドベタ電極から分離して前記第１窓部内に配置されており、
前記グランド用島状パターンは、前記グランドベタ電極から分離して前記第２窓部内に配置されている
請求項８記載の半導体パッケージ。
【請求項１０】
前記基板の前記第２下面領域上には、前記電源用島状パターン及び前記グランド用島状パターンがそれぞれ少なくとも一つ以上設けられており、
前記電源用島状パターン及び前記グランド用島状パターンの総面積は、前記第２下面領域の面積の１５％未満である、
請求項８又は請求項９記載の半導体パッケージ。
【請求項１１】
前記基板の前記上面上には、前記電源用ボンディングリード及び前記電源用スルーホールに接続された電源用パターン配線と、前記グランド用ボンディングリード及び前記グランド用スルーホールに接続されたグランド用パターン配線とが形成されており、
前記電源用パターン配線は、前記電源用電気的パスの一部を構成し、且つ、前記グランド用パターン配線は、前記グランド用電気的パスの一部を構成している、
請求項５乃至請求項１０のいずれかに記載の半導体パッケージ。
【請求項１２】
前記電源用ボンディングリード及び前記グランド用ボンディングリードは、それぞれ、前記電源用スルーホール及び前記グランド用スルーホールに直接接続されている、
請求項５乃至請求項１０のいずれかに記載の半導体パッケージ。
【請求項１３】
前記ボンディングリードは、所定方向に配列されており、
前記バイパスコンデンサは、前記所定方向に平行な方向に長手方向を有するようにして前記第２下面領域上に搭載されている、
請求項５乃至請求項１２のいずれかに記載の半導体パッケージ。
【請求項１４】
前記ボンディングリードは、所定方向に配列されており、
前記バイパスコンデンサは、前記所定方向に直交する方向に長手方向を有するようにして前記第２下面領域上に搭載されている、
請求項５乃至請求項１２のいずれかに記載の半導体パッケージ。
【請求項１５】
前記基板は、２層メタル基板であり、基体としてポリイミドテープを備える、請求項１乃至１４のいずれかに記載の半導体パッケージ。
【請求項１６】
基板の表面に半導体チップを搭載する一方で該基板の裏面にバイパスコンデンサを搭載し、前記半導体チップの電源用パッド及びグランド用パッドと前記バイパスコンデンサの２つの端子とをそれぞれ接続する電気的パスを前記基板に設けてなる半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関し、特に、半導体パッケージにおける電源／グランドの安定性を確保するための技術に関する。
【背景技術】
【０００２】
動作速度の高速化に伴い、半導体パッケージには、電源／グランドの安定性、即ち、電源／グランドの電圧変動の抑制が求められる。
【０００３】
従来、電源／グランドにおける電圧変動を防止する技術として、バイパスコンデンサ又はデカップリングコンデンサを半導体パッケージに設けることで電源−グランド間のインピーダンスを低減することが知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平６−５７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、バイパスコンデンサの配置に工夫を凝らし、電源／グランド電圧変動をより効果的に抑制することのできる半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、基板の表面に半導体チップを搭載する一方で基板の裏面にバイパスコンデンサを搭載し、半導体チップの電源用パッド及びグランド用パッドとバイパスコンデンサの２つの端子とをそれぞれ接続する電気的パスを基板に設けてなる半導体パッケージが得られる。
【発明の効果】
【０００７】
基板の表面は既に半導体チップでかなりの領域を占められているので、基板表面にバイパスコンデンサを搭載しようとすると、半導体チップの電源用パッド及びグランド用パッドからバイパスコンデンサまでの距離が長くなってしまうことは避けられない。これに対して、基板裏面には外部接続端子（ＢＧＡパッケージにおける半田ボールやＰＧＡパッケージにおけるピンなど）が形成されていないフリーな領域があり、そこを利用することで、半導体チップの電源用パッド及びグランド用パッドとバイパスコンデンサとの距離をかなり短くすることができ、従って、バイパスコンデンサを基板表面に配した場合と比較して高い電圧変動抑制効果を期待することができる。
【発明を実施するための最良の形態】
【０００８】
図１に示されるように、本発明の実施の形態による半導体パッケージ１００は、フリップチップＢＧＡ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）パッケージであり、２層メタル基板１０を備えている。基板１０は、ポリイミドテープからなる基体１１を備えており、上面１０ａ及び下面１０ｂを有している。図１、図３及び図４に示されるように、上面１０ａの中央部には、電源用ボンディングリード２１ａ及びグランド用ボンディングリード２１ｂを含む複数のボンディングリード２１が形成されている。各ボンディングリード２１は、パターン配線２３及びスルーホール２５を介して、下面１０ｂまで引き出されている。特に、電源用ボンディングリード２１ａは、図３に示されるように、電源用パターン配線２３ａを介し、更に、２つの電源用スルーホール２５ａ及び２５ｃを介して下面１０ｂ側に引き出されている。一方、グランド用ボンディングリード２１ｂは、グランド用スルーホール２５ｂを介して下面１０ｂ側に引き出されている。
【０００９】
図１、図３及び図４に示されるように、下面１０ｂは、ほぼ全面に亘って、グランドベタ電極（又はグランドプレーン電極）３１により覆われている。図３及び図４に示されるように、グランドベタ電極３１には、窓部３１ａ及び開口部３１ｂが形成されている。窓部３１ａ内にはグランドベタ電極３１と分離して電源用島状パターン３５が形成されており、また、開口部３１ｂ内にはグランドベタ電極３１と分離してボールランド３３が形成されている。ボールランド３３のうち、電源用スルーホール２５ｃに接続されたものは電源用ボールランド３３ａである。更に、図３に示されるように、電源用島状パターン３５は、電源用スルーホール２５ａに接続されており、グランドベタ電極３１はグランド用スルーホール２５ｂに接続されている。なお、図３に示されるように、グランドベタ電極３１の一部は、グランド用ボールランド３３ｂを構成している。
【００１０】
図１に示されるように、基板１０の上面１０ａ上には、半導体チップ４０が搭載されている。本実施の形態における半導体チップ４０は、図４に最も良く示されているように、複数のパッド４１をセンターラインＣ上に配してなるセンターパッド構造のＤＲＡＭチップである。ここで、複数のパッド４１には、図３及び図４に示されるように、電源用パッド４１ａ及びグランド用パッド４１ｂが含まれている。各パッド４１は、図１に示されるように、バンプ５０を介して、ボンディングリード２１に接続されている。図３及び図４から理解されるように、詳しくは、電源用パッド４１ａは、電源用ボンディングリード２１ａに接続されており、グランド用パッド４１ｂは、グランド用ボンディングリード２１ｂに接続されている。
【００１１】
図２に示されるように、基板１０の下面１０ｂは、概略、第１下面領域１０ｂ１及び第２下面領域１０ｂ２に分けられる。図２乃至図４から理解されるように、グランドベタ電極３１の開口部３１ｂ及びボールランド３３（３３ａ，３３ｂ）は、第１下面領域１０ｂ１に形成されており、グランドベタ電極３１の窓部３１ａ及び電源用島状パターン３５は、第２下面領域１０ｂ２に形成されている。図１に示されるように、ボールランド３３上には、半田ボール６０が設けられる。
【００１２】
図１乃至図４に示されるように、基板１０の下面１０ｂ上、特に、第２下面領域１０ｂ２上には、チップコンデンサからなるバイパスコンデンサ７０が設けられている。図３及び図４に示されるように、バイパスコンデンサ７０は、第１端子７１及び第２端子７２の２つの端子を備えている。図３に示されるように、第１端子７１は、電源用島状パターン３５上に搭載されており、第２端子７２は、グランドベタ電極３１上に搭載されている。このようにして、半導体チップ４０の電源用パッド４１ａは、電源用ボンディングリード２１ａ、電源用パターン配線２３ａ、電源用スルーホール２５ａ及び電源用島状パターン３５からなる電源用電気的パスを介してバイパスコンデンサ７０の第１端子７１に接続され、半導体チップ４０のグランド用パッド４１ｂは、グランド用ボンディングリード２１ｂ、グランド用パターン配線２３ｂ、グランド用スルーホール２５ｂ及びグランドベタ電極３１からなるグランド用電気的パスを介してバイパスコンデンサ７０の第２端子７２に接続されている。
【００１３】
図３から直感的に理解されるように、本実施の形態における半導体パッケージにおいては、半導体チップ４０の電源用パッド４１ａ及びグランド用パッド４１ｂに近いところに電源用スルーホール２５ａ及びグランド用スルーホール２５ｂを設け、それぞれを裏面に設けられたバイパスコンデンサ７０の第１端子７１及び第２端子７２と接続していることから、例えば、特許文献１に開示された技術と比較して、電源用パッド４１ａ及びグランド用パッド４１ｂからバイパスコンデンサ７０までの距離をかなり短くすることができ、そこに形成されるインピーダンス成分を低く抑えることができる。
【００１４】
また、本実施の形態においては、バイパスコンデンサ７０の第１端子７１の搭載面を電源用島状パターン３５を用いて形成することで最小限に抑え、グランドベタ電極３１の面積をできる限り大きくとるようにしたことから、フリップチップＢＧＡの利点を損なうことなく、バイパスコンデンサ７０の裏面搭載を可能としている。
【００１５】
なお、上述した実施の形態において、対応する一組の電源用スルーホール２５ａ及びグランド用スルーホール２５ｂは、図４左に示されるように、センターラインＣを境界として上面１０ａを二分した場合に同一サイドに設けられており、かかる電源用スルーホール２５ａ及びグランド用スルーホール２５ｂとなるべく短い距離でバイパスコンデンサ７０を接続しようとした結果、バイパスコンデンサ７０は、図４右に示されるように、ボンディングリード２１の配列されている方向（センターラインＣの延びている方向）に平行な方向に長手方向を有するようにして下面１０ｂ上に搭載されている。
【００１６】
これに対して、例えば、図５左に示されるように、センターラインＣを境界として上面１０ａを二分した場合に互いに異なるサイドに対応する一組の電源用スルーホール２５ａ及びグランド用スルーホール２５ｂを形成することとしても良い。この場合、なるべく短い距離で電源用スルーホール２５ａ及びグランド用スルーホール２５ｂとバイパスコンデンサ７０を接続しようとすると、バイパスコンデンサ７０は、図５右に示されるように、ボンディングリード２１の配列されている方向（センターラインＣの延びている方向）と直交する方向に長手方向を有するようにして下面１０ｂ上に搭載されることとなる。
【００１７】
図６には、図５に例示されたバイパスコンデンサ７０を複数個搭載された例が示されている。バイパスコンデンサ７０の容量が一定の場合、バイパスコンデンサ７０の個数が多いほど、高いデカップリング効果が得られるが、一方では、バイパスコンデンサ７０の第１端子搭載用の電源用島状パターン３５の総面積を第２下面領域１０ｂ２の１５％未満として、できる限りグランドベタ電極３１で基板１０の下面１０ｂを覆うことが望ましい。
【００１８】
上述した実施の形態においては、グランド用スルーホール２５ｂは、グランドベタ電極３１に接続され、バイパスコンデンサ７０の第２端子は、そのグランドベタ電極３１上に搭載されていた。これに対して、例えばＶＤＤＱ及びＶＳＳＱのペアのようにＶＤＤ及びＶＳＳと区別して扱うことのできる電源及びグランドに対して、電源用島状パターンのみならずグランド用島状パターンを設け、一組の電源用島状パターン及びグランド用島状パターンに対してバイパスコンデンサを接続するようにしても良い。
【００１９】
図７を参照すると、３種の電源及びグランドに対応させるべく、そのうちの２種についてグランド用島状パターン３５ｄ及び３５ｆをグランドベタ電極３１とは切り離して設けた例が示されている。電源用ボールランド及びグランド用ボールランドと、電源用島状パターン、グランド用島状パターン、グランドベタ電極の対応関係は以下の通りである。即ち、電源用ボールランド３３ａ及びグランドベタ電極３１の一部で構成されるグランド用ボールランド３３ｂは、電源用島状パターン３５ａ及びグランドベタ電極３１に接続されており、電源用ボールランド３３ｃ及びグランド用ボールランド３３ｄは、電源用島状パターン３５ｃ及びグランド用島状パターン３５ｄに接続されており、更に、電源用ボールランド３３ｅ及びグランド用ボールランド３３ｆは、電源用島状パターン３５ｅ及びグランド用島状パターン３５ｆに接続されている。このようにして、図７に示された例においては、３種の電源及びグランドに対して、計１６個のバイパスコンデンサ７０が搭載されている。この場合であっても、できる限りグランドベタ電極３１で基板１０の下面１０ｂを覆うべく、電源用島状パターン３５ａ，３５ｃ，３５ｅ及びグランド用島状パターン３５ｄ，３５ｆの総面積を第２下面領域１０ｂ２の１５％未満とすることが望ましい。
【００２０】
以上説明してきた例において、電源用スルーホール２５ａ及びグランド用スルーホール２５ｂは、電源用パターン配線２３ａ及びグランド用パターン配線２３ｂを介して、電源用ボンディングリード２１ａ及びグランド用ボンディングリード２１ｂに接続されていたが、例えば、設計ルール等によっては、図８及び図９に示されるように、電源用ボンディングリード２１ａ及びグランド用ボンディングリード２１ｂに電源用スルーホール２５ａ及びグランド用スルーホール２５ｂを直接接続することとしても良い。図８は、スルーホールパッド間のスペース（Ｓ）とスルーホールパッドの直径（ｄ）の総和がボンディングリード間ピッチ（パッド間ピッチ：Ｐ）以下である場合（Ｐ−（ｄ＋Ｓ）≧０）に可能な配置であり、この場合、電源用スルーホール２５ａ及びグランド用スルーホール２５ｂはセンターラインＣ上（即ち、パッド４１直下）に形成することができる。一方、図９は、スルーホールパッド間のスペース（Ｓ）とスルーホールパッドの直径（ｄ）の総和がボンディングリード間ピッチ（パッド間ピッチ：Ｐ）よりも大きい場合（Ｐ−（ｄ＋Ｓ）＜０）に採用すべき配置であり、この場合、電源用スルーホール２５ａ及びグランド用スルーホール２５ｂは、センターラインＣの延びる方向とは直交する方向に相対距離Ｄ（＝√（（ｄ＋Ｓ）２−Ｐ２））だけ離して配置しなければならない。図８及び図９に示されるような接続関係を採用した場合、更なるインピーダンス低減を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態による半導体パッケージの断面図である。
【図２】図１に示される基板の下面上における２つの領域を示す図である。
【図３】図１に示される半導体パッケージにおける電気的パスを概略的に示す斜視図である。
【図４】図１に示される基板の上面及び下面を示す一組の部分拡大図である。
【図５】図１に示される基板の上面及び下面を示す他の一組の部分拡大図である。
【図６】図５に示される例に従って複数個のバイパスコンデンサを下面上に配置した状態を示す図である。
【図７】図６の変形例を示す図である。
【図８】スルーホールを可能な限りパッド近傍に設けた変形例である。
【図９】スルーホールを可能な限りパッド近傍に設けた他の変形例である。
【符号の説明】
【００２２】
１０        基板
１０ａ      上面
１０ｂ      下面
１０ｂ１    第１下面領域
１０ｂ２    第２下面領域
１１        基体
２１        ボンディングリード
２３        パターン配線
２５        スルーホール
３３        ボールランド
３５        電源用島状パターン
４０        半導体チップ
４１        パッド
４５        樹脂
５０        バンプ
６０        半田ボール
７０        バイパスコンデンサ
７１        第１端子
７２        第２端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007318023.tif 000009
【図８】
2007318023.tif 000010
【図９】
2007318023.tif 000011