(57)【要約】【課題】電気的過剰ストレス（ＥＯＳ）に対する耐久性を向上させることで、組立ラインでの不良な歩留まりを大幅に減少させ、且つ製造コストを低下させるタイミングコントローラチップを提供する。【解決手段】本発明のタイミングコントローラチップは、第１の抵抗器と、第２の抵抗器と、第１の静電気放電（ＥＳＤ）保護回路と、第２の静電気放電（ＥＳＤ）保護回路と、演算増幅器と、を備えている。前記第１および第２の抵抗器は、それぞれ前記タイミングコントローラチップの第１および第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続されている。前記第１および第２の静電気放電（ＥＳＤ）保護回路は、それぞれ第１および第２の抵抗器に電気的に接続されている。さらに、前記増幅演算器は、前記第１の抵抗器と前記第１のＥＳＤ保護回路とに電気的に接続された非反転入力端子と、前記第２の抵抗器と前記第２のＥＳＤ保護回路とに電気的に接続された反転入力端子とを有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
タイミングコントローラチップにおいて、
前記タイミングコントローラチップの第１の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第１の抵抗器と、
前記タイミングコントローラチップの第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第２の抵抗器と、
前記第１の抵抗器に電気的に接続された第１の静電気放電（ＥＳＤ）保護回路と、
前記第２の抵抗器に電気的に接続された第２の静電気放電（ＥＳＤ）保護回路と、
前記第１の抵抗器と前記第１のＥＳＤ保護回路とに電気的に接続された非反転入力端子、および前記第２の抵抗器と前記第２のＥＳＤ保護回路とに電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とするタイミングコントローラチップ。
【請求項２】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含む請求項１に記載のタイミングコントローラチップ。
【請求項３】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがｎ型ポリシリコン抵抗器から構成され、またはｎ型ポリシリコン抵抗器を含む請求項１または２に記載のタイミングコントローラチップ。
【請求項４】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがｐ型ポリシリコン抵抗器から構成され、またはｐ型ポリシリコン抵抗器を含む請求項１または２に記載のタイミングコントローラチップ。
【請求項５】
前記第１のＥＳＤ保護回路が、第１のＮＭＯＳトランジスタから構成され、または第１のＮＭＯＳトランジスタを含み、前記第２のＥＳＤ保護回路が、第２のＮＭＯＳトランジスタから構成され、または第２のＮＭＯＳトランジスタを含む請求項１乃至４のいずれかに記載のタイミングコントローラチップ。
【請求項６】
前記第１のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのソースに電気的に接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのソースに電気的に接続されている請求項５に記載のタイミングコントローラチップ。
【請求項７】
タイミングコントローラチップにおいて、
前記タイミングコントローラチップの第１の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第１の抵抗器と、
前記タイミングコントローラチップの第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第２の抵抗器と、
前記第１の抵抗器に電気的に接続された非反転入力端子および前記第２の抵抗器に電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とするタイミングコントローラチップ。
【請求項８】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含む請求項７に記載のタイミングコントローラチップ。
【請求項９】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがｎ型ポリシリコン抵抗器から構成され、またはｎ型ポリシリコン抵抗器を含む請求項７または８に記載のタイミングコントローラチップ。
【請求項１０】
前記第１の抵抗器と前記第２の抵抗器とのいずれもがｐ型ポリシリコン抵抗器から構成され、またはｐ型ポリシリコン抵抗器を含む請求項７または８に記載のタイミングコントローラチップ。
【請求項１１】
前記第１の抵抗器および前記演算増幅器の前記非反転入力端子に電気的に接続された第１の静電気放電（ＥＳＤ）保護回路と、
前記第２の抵抗器および前記演算増幅器の前記反転入力端子に電気的に接続された第２の静電気放電（ＥＳＤ）保護回路と、をさらに備える請求項７乃至１０のいずれかに記載のタイミングコントローラチップ。
【請求項１２】
前記第１のＥＳＤ保護回路が、第１のＮＭＯＳトランジスタから構成され、または第１のＮＭＯＳトランジスタを含み、前記第２のＥＳＤ保護回路が、第２のＮＭＯＳトランジスタから構成され、または第２のＮＭＯＳトランジスタを含む請求項１１に記載のタイミングコントローラチップ。
【請求項１３】
前記第１のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのソースに電気的に接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのソースに電気的に接続されている請求項１２に記載のタイミングコントローラチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタイミングコントローラチップに関し、詳細には電気的過剰ストレス（Electrical overstress＝ＥＯＳ）保護機能を有するタイミングコントローラチップに関する。
【背景技術】
【０００２】
タイミングコントローラは、ソースドライバとゲートドライバとに制御信号を提供することによってフレームを正しく表示すべく、液晶ディスプレイ（ＬＣＤ）パネルの駆動回路においては主要な構成要素である。タイミングコントローラは、現在では通常、単一のチップにアセンブルされていることから、タイミングコントローラチップとも知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＬＣＤパネルの組立工程におけるプリント基板（以下、ＰＣＢと略称する）の試験手順中に、タイミングコントローラチップの低電圧差動信号（ＬＶＤＳ）入力ピンが上記ＥＯＳにより損傷を受け、結果として永久的な機能不良となることがしばしばある。
【０００４】
図１は、従来のタイミングコントローラチップのＬＶＤＳ入力ピン回路１００の回路図を模式的に示す図である。そのチップは、０．１８μｍ、１．８Ｖ／３．３Ｖ、１ポリ（ポリシリコン）５メタルのロジックプロセスにより組立られる。ＬＶＤＳ入力ピン回路１００は、二つの静電気放電（ＥＳＤ）保護回路ＥＳＤ１、ＥＳＤ２と、演算増幅器ＯＰとを備えており、そのＥＳＤ回路ＥＳＤ１、ＥＳＤ２の各々は、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）により構成されている。また、演算増幅器ＯＰの出力端子「ｏ」は、タイミングコントローラチップの内部回路に電気的に接続されている。
【０００５】
図２は、ＬＶＤＳ入力ピン回路１００の電流と電圧との関係を示し、詳細には、グラウンドに対向するＬＶＤＳ入力ピンＩＮＰまたはＬＶＤＳ入力ピンＩＮＮの電流と電圧との関係を示している。ここで、入力ピンＩＮＰの測定値は入力ピンＩＮＮの測定値と全く同一であるので、ここでは一つの図のみを表している。図２に示すように、ＬＶＤＳ入力ピン回路１００は、せいぜい７ＶのＥＯＳにしか耐えることができない。即ち、ＰＣＢの試験手順中に７Ｖ以上の電圧変化がＩＮＰまたはＩＮＮに入力される限り、対応するＥＳＤ保護回路内のトランジスタおよび演算増幅器ＯＰ内のトランジスタは破壊され、タイミングコントローラチップを永久的に破損することになる。
【０００６】
このようなＥＯＳに対する保護が、全世界中に流通したすべてのテストツールや実稼働環境に対して完璧に行われていることを確保することは困難であるので、仮にＥＯＳ保護技術をチップに統合することができたとしたら、組立ラインでの不良な歩留まりや製造コストが大幅に減少することになる。現在では、ＥＯＳ保護をタイミングコントローラチップに統合するための二つの方法があるが、いずれも欠点を有している。
【０００７】
第１の技術は、高電圧耐久工程を用いる。例えば、ゲート酸化物の厚さを増加させたり、低密度イオンのドープを増してトランジスタを覆ったりする等のさらなるステップを組立工程に追加して、トランジスタの降伏電圧を上昇させている。しかしながらこの技術は組立工程を困難化させ、製造コストを増加させてしまうという不都合がある。さらに、高電圧耐久工程の電気特性はロジックプロセスの電気特性とは異なるので、回路を大幅に変更する必要もある。
【０００８】
第２の技術は、直列に接続されたＥＳＤ保護回路を用いる。しかしながらこの技術では、レイアウトの面積を増加させ、且つＥＳＤ保護性能を低下させてしまうという不具合がある。また、この技術ではＥＳＤ保護回路を保護することは可能であるが、演算増幅器ＯＰ内のトランジスタを保護することはできない。
【０００９】
本発明は上記の点に鑑みてなされたものであり、その目的はタイミングコントローラチップを提供することにあり、本発明により提供されるタイミングコントローラチップは、ＥＯＳ保護技術を統合することによりＥＯＳに対する耐久性を向上させることで、組立ラインでの不良な歩留まりを大幅に減少させ、且つ製造コストを低下させる。また、当初のＥＳＤ保護性能を有するタイミングコントローラチップが元の組立工程から製造されるので、本発明はＥＳＤ保護回路と演算増幅器との両方に対してＥＯＳ保護を与えることができる。
【課題を解決するための手段】
【００１０】
上記した課題を解決するために、請求項１に記載の発明は、タイミングコントローラチップにおいて、前記タイミングコントローラチップの第１の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第１の抵抗器と、前記タイミングコントローラチップの第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第２の抵抗器と、前記第１の抵抗器に電気的に接続された第１の静電気放電（ＥＳＤ）保護回路と、前記第２の抵抗器に電気的に接続された第２の静電気放電（ＥＳＤ）保護回路と、前記第１の抵抗器と前記第１のＥＳＤ保護回路とに電気的に接続された非反転入力端子、および前記第２の抵抗器と前記第２のＥＳＤ保護回路とに電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とする。
【００１１】
請求項２に記載の発明は、請求項１に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含んでいる。
【００１２】
請求項３に記載の発明は、請求項１または２に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがｎ型ポリシリコン抵抗器から構成され、またはｎ型ポリシリコン抵抗器を含んでいる。
【００１３】
請求項４に記載の発明は、請求項１または２に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがｐ型ポリシリコン抵抗器から構成され、またはｐ型ポリシリコン抵抗器を含んでいる。
【００１４】
請求項５に記載の発明は、請求項１乃至４のいずれかに記載のタイミングコントローラチップにおいて、前記第１のＥＳＤ保護回路が、第１のＮＭＯＳトランジスタから構成され、または第１のＮＭＯＳトランジスタを含み、前記第２のＥＳＤ保護回路が、第２のＮＭＯＳトランジスタから構成され、または第２のＮＭＯＳトランジスタを含んでいる。
【００１５】
請求項６に記載の発明は、請求項５に記載のタイミングコントローラチップにおいて、前記第１のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのソースに電気的に接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのソースに電気的に接続されている。
【００１６】
請求項７に記載の発明は、タイミングコントローラチップにおいて、前記タイミングコントローラチップの第１の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第１の抵抗器と、前記タイミングコントローラチップの第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続された第２の抵抗器と、前記第１の抵抗器に電気的に接続された非反転入力端子および前記第２の抵抗器に電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項７に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含んでいる。
【００１８】
請求項９に記載の発明は、請求項７または８に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがｎ型ポリシリコン抵抗器から構成され、またはｎ型ポリシリコン抵抗器を含んでいる。
【００１９】
請求項１０に記載の発明は、請求項７または８に記載のタイミングコントローラチップにおいて、前記第１の抵抗器と前記第２の抵抗器とのいずれもがｐ型ポリシリコン抵抗器から構成され、またはｐ型ポリシリコン抵抗器を含んでいる。
【００２０】
請求項１１に記載の発明は、請求項７乃至１０に記載のタイミングコントローラチップにおいて、前記第１の抵抗器および前記演算増幅器の前記非反転入力端子に電気的に接続された第１の静電気放電（ＥＳＤ）保護回路と、前記第２の抵抗器および前記演算増幅器の前記反転入力端子に電気的に接続された第２の静電気放電（ＥＳＤ）保護回路と、をさらに備えている。
【００２１】
請求項１２に記載の発明は、請求項１１に記載のタイミングコントローラチップにおいて、前記第１のＥＳＤ保護回路が、第１のＮＭＯＳトランジスタから構成され、または第１のＮＭＯＳトランジスタを含み、前記第２のＥＳＤ保護回路が、第２のＮＭＯＳトランジスタから構成され、または第２のＮＭＯＳトランジスタを含んでいる。
【００２２】
請求項１３に記載の発明は、請求項１２に記載のタイミングコントローラチップにおいて、前記第１のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのソースに電気的に接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのソースに電気的に接続されている。
【発明の効果】
【００２３】
本発明のタイミングコントローラチップは、ＥＯＳ保護技術を統合してＥＯＳに対する耐久性を向上させることにより、設備や組立ラインの流れを変更することなく組立ラインでの不良な歩留まりを減少させ、且つ製造コストを大幅に低下させる。また、本発明では、上述したタイミングコントローラチップは僅かに変更されて二つの付加的な抵抗器が追加されている。このような新規の設計であっても、元の組立工程を用いることができるとともに、当初のＥＳＤ保護性能を確保することができる。したがって、本発明の好適な実施例で詳述されているように、本発明はＥＳＤ保護回路と演算増幅器との両方に対してＥＯＳに対する保護を与えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図３乃至図５に示した実施例に沿って詳細に説明する。なお、添付図面は、本発明の一層の理解を可能とするために含めたものであり、同図面は、本明細書に組み込まれると同時に、本明細書の一部を構成している。そして図面は本発明の実施例を図示し、発明の詳細な説明と相まって、この発明の原理を説明する役割を果たしている。
【実施例】
【００２５】
図３は、本発明の好適な実施形態に係るタイミングコントローラチップのＬＶＤＳ入力ピン回路３００を模式的に示す図である。そのＬＶＤＳ入力ピン回路３００は、二つの抵抗器Ｒ１、Ｒ２と、二つのＥＳＤ保護回路ＥＳＤ１、ＥＳＤ２と、演算増幅器ＯＰとを備えている。
【００２６】
抵抗器Ｒ１は、タイミングコントローラチップの一方のＬＶＤＳ入力ピンＩＮＰに電気的に接続され、抵抗器Ｒ２は、タイミングコントローラチップの他方のＬＶＤＳ入力ピンＩＮＮに電気的に接続されている。
【００２７】
ＥＳＤ保護回路ＥＳＤ１は、抵抗器Ｒ１に電気的に接続され、ＥＳＤ保護回路ＥＳＤ２は、抵抗器Ｒ２に電気的に接続されている。演算増幅器ＯＰの非反転入力端子（「＋」と図示）は、抵抗器Ｒ１とＥＳＤ保護回路ＥＳＤ１とに電気的に接続され、反転入力端子（「−」と図示）は、抵抗器Ｒ２とＥＳＤ保護回路ＥＳＤ２とに電気的に接続されている。また、演算増幅器の出力端子は、タイミングコントローラチップの内部回路に接続されている。
【００２８】
本実施例では、抵抗器Ｒ１と抵抗器Ｒ２とのいずれもがポリシリコン抵抗器であり、例えば、ｎ型またはｐ型ポリシリコン抵抗器となっている。また、ＥＳＤ保護回路ＥＳＤ１とＥＳＤ２との各々はＮＭＯＳ抵抗器により構成され、ＮＭＯＳ抵抗器の各々のゲートは、そのＮＭＯＳ抵抗器のソースに電気的に接続されている。
【００２９】
なお、本発明ではＥＳＤ保護回路の種類は限定されるものではなく、したがって本発明の他の実施例として、ＥＳＤ保護回路ＥＳＤ１とＥＳＤ２とは既存の任意のタイプのＥＳＤ保護回路に置換することができる。また、本発明は演算増幅器の種類を限定するものでもなく、本発明の他の実施例として、演算増幅器ＯＰを既存の任意の演算増幅器と置換することができる。
【００３０】
このように、従来の形態と比較すると、本発明のＬＶＤＳ入力ピン回路３００では二つの付加的な抵抗器が追加されたのみである。そのため、例えば上述した０．１８μｍ、１．８Ｖ／３．３Ｖ、１ポリ（ポリシリコン）５メタルのロジックプロセス等の、元の組立工程によりタイミングコントローラチップを組み立てることができる。
【００３１】
図４は、図３に示すグラウンドに対向するＬＶＤＳ入力ピンＩＮＰまたはＩＮＮの電流と電圧との関係を模式的に示す図である。ここで、入力ピンＩＮＰの測定値は入力ピンＩＮＮの測定値と全く同一であるので、ここでは一つの図のみを図示している。
【００３２】
図４に示すように、ＬＶＤＳ入力ピン回路３００のＥＯＳの耐久性は、Ｒ１＝Ｒ２＝１００ｏｈｍでは９．５Ｖ、Ｒ１＝Ｒ２＝１８０ｏｈｍでは１１Ｖ、そしてＲ１＝Ｒ２＝３００ｏｈｍでは１４．５Ｖに向上している。このように、抵抗器Ｒ１と抵抗器Ｒ２との抵抗を適宜調整することにより、ＥＯＳの耐久性が向上し、ＰＣＢ試験工程中の、タイミングコントローラチップ内のＬＶＤＳ入力ピンに対するＥＯＳによる損傷が緩和されることになる。
【００３３】
図５は、図３の演算増幅器の回路図を模式的に示す図である。その演算増幅器ＯＰは、複数のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ６、Ｎ７、Ｎ９、Ｎ１０と、複数のＰＭＯＳトランジスタＰ６、Ｐ７、Ｐ９、Ｐ１０と、変換器ＩＮＶ２とを備えている。
【００３４】
図５に示す入力端子ＩＮは、図３に示す非反転入力端子「＋」と同一であり、図５に示す入力端子ＩＮＢは、図３に示す反転入力端子「−」と同一である。また、図５に示す出力端子ＯＵＴは、図３に示す出力端子「ｏ」と同一である。
【００３５】
なお、出力端子「ｏ」は、タイミングコントローラチップの内部回路に電気的に接続されている。また、演算増幅器ＯＰの内部回路内のＮＭＯＳトランジスタＮ１、Ｎ２およびＥＳＤ保護回路ＥＳＤ１、ＥＳＤ２は、ＥＯＳにより破損する可能性のある構成部品である。
【００３６】
以上のように、本発明のタイミングコントローラチップは、ＥＯＳ保護技術を統合してＥＯＳに対する耐久性を向上させることにより、設備や組立ラインの流れを変更することなく組立ラインでの不良な歩留まりを減少させ、且つ製造コストを大幅に低下させる。また、本発明では、上述したタイミングコントローラチップは僅かに変更されて二つの付加的な抵抗器が追加されている。このような新規の設計であっても、元の組立工程を用いることができるとともに、当初のＥＳＤ保護性能を確保することができる。したがって、本発明はＥＳＤ保護回路と演算増幅器との両方に対してＥＯＳに対する保護を与えることができる。
【００３７】
以上、本発明を特定の実施例を参照して説明したが、当業者であれば、本発明の精神から逸脱することなく上述した実施例に対して様々な変更が可能であることは容易に理解できることである。したがって、本発明の範囲は上記詳細な説明ではなく、添付の特許請求の範囲によって定義される。
【図面の簡単な説明】
【００３８】
【図１】従来のタイミングコントローラチップのＬＶＤＳ入力ピン回路の回路図を模式的に示す図。
【図２】従来のタイミングコントローラチップにおいてグラウンドに対向するＬＶＤＳ入力ピンの電流と電圧との関係を模式的に示す図。
【図３】本発明の好適な実施形態に係るタイミングコントローラチップのＬＶＤＳ入力ピン回路を模式的に示す図。
【図４】本発明の好適な実施形態に係るタイミングコントローラチップにおいてグラウンドに対向するＬＶＤＳ入力ピンの電流と電圧との関係を模式的に示す図。
【図５】図３の演算増幅器の回路図を模式的に示す図。
【符号の説明】
【００３９】
３００  ＬＶＤＳ入力ピン回路
Ｒ１  抵抗器
Ｒ２  抵抗器
ＥＳＤ１  ＥＳＤ保護回路
ＥＳＤ２  ＥＳＤ保護回路
ＯＰ  演算増幅器
ＩＮＰ  ＬＶＤＳ入力ピン
ＩＮＮ  ＬＶＤＳ入力ピン
Ｎ１、Ｎ２、Ｎ３、Ｎ６、Ｎ７、Ｎ９、Ｎ１０  ＮＭＯＳトランジスタ
Ｐ６、Ｐ７、Ｐ９、Ｐ１０  ＰＭＯＳトランジスタ
ｏ  出力端子
ＯＵＴ  出力端子
【図１】
2007151065.tif 000003
【図２】
2007151065.tif 000004
【図３】
2007151065.tif 000005
【図４】
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【図５】
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