(57)【要約】【課題】多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供する。【解決手段】制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、制御信号を生成する制御部と、シリアル通信でデータを転送するためのデータ線１０４と、制御部で生成した制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、送信部より送信されたシリアルデータを、データ線を介し同期クロックに同期して受信を行う受信部と、受信部において、シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段４１〜４４と、を備えた画像形成装置により前記課題を解決する。【選択図】図１
2007110604.tif 000002
【特許請求の範囲】
【請求項１】
制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、
前記制御信号を生成する制御部と、
シリアル通信でデータを転送するためのデータ線と、
前記制御部で生成した前記制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、
前記送信部より送信された前記シリアルデータを、前記データ線を介し前記同期クロックに同期して受信を行う受信部と、
前記受信部において、前記シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段と、
を備えたことを特徴とする画像形成装置。
【請求項２】
請求項１に記載の画像形成装置において、
前記前記タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前記パラレルデータを数ビット毎に出力タイミングをずらすことを特徴とする画像形成装置。
【請求項３】
請求項２に記載の画像形成装置において、
前記出力タイミング調整手段は、パラレルデータを出力するタイミングを複数のグループ毎に設定することを特徴とする画像形成装置。
【請求項４】
請求項１に記載の画像形成装置において、
前記出力タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前回の通信の場合と出力結果が変化するビット数を数え所定の数より多かった場合に数ビット毎に出力タイミングをずらすことを特徴とする画像形成装置。
【請求項５】
請求項４に記載の画像形成装置において、
出力タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前記出力結果が変化するビットに対してのみ出力タイミングをずらすことを特徴とする画像形成装置。
【請求項６】
請求項４または５に記載の画像形成装置において、
前記所定の数を変更することが可能なことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メカトロなどの制御信号をシリアル通信によって転送しブロックの所要の装置を制御する画像形成装置に関するものである。
【背景技術】
【０００２】
シリアル通信によるメカトロ制御の手法はいくつかあり、例えば、特許文献１や特許文献２のようなものがある。
【０００３】
特許文献２のような従来のシリアル通信によるメカトロ制御の手法は、装置全体のメイン制御部から各ブロックの制御信号生成部の間をシリアル通信にしてコマンドデータまたはタイミングデータとして転送している。そして、各ブロックの制御信号生成部はシリアル通信で受信したデータを元に制御信号を生成して制御を行うものがある。また、メイン制御部から各ブロックの制御部をバス接続して、各ブロックの制御信号をシリアル通信で転送して装置全体を制御するものがある。
【０００４】
以下、図６、図７により従来のシリアル通信によるメカトロ制御装置について説明する。図６は従来の画像形成装置における制御系の構成を示した図である。
【０００５】
図６において、１０１はメイン制御部で、ＣＰＵ１０１ａ、ＲＯＭ１０１ｂ、ＲＡＭ１０１ｃ、周辺ブロック（タイマー、割込み等）１０１ｄで構成される。ＣＰＵ１０１ａはＲＯＭ１０１ｂ内部の制御プログラムを順次読み出して実行する。このときのワークメモリとしてＲＡＭ１０１ｃを使用する。
【０００６】
１０２はモータ制御部で、１０２ａはＤＣモータ制御を行う信号を生成し、１０２ｂはステッピングモータ制御を行う信号を生成する。
【０００７】
１０３はシリアルＩＯ制御部で、前記モータ制御部１０２の出力信号をシリアルデータに変換して出力する。１０３ａはモータ制御部１０２から入力されるパラレル信号をシリアル信号に変換するパラシリ変換部で、１０３ｂはシリアルデータをシリアル送信ライン１０４に送る送信部である。
【０００８】
１０４はシリアル送信線で、データ線とクロック線で構成される。クロック線はデータ線の同期クロックを送る線で、受信側はこのクロック同期でシリアルデータを受信する。図３はシリアル送信ライン１０４上のシリアルデータの１セットの通信フォーマットで、ＣＰＵ１０１ａから指定された時間間隔で１セットの通信を繰り返す。
【０００９】
１０５はシリアル通信の受信側で、１０５ａはシリアルデータ受信部で、１０５ｂはシリアルデータをパラレルデータに変換するシリパラ変換部である。１０５ｃは信号出力部でパラレルデータをモータの制御信号として出力し制御信号１０６を制御する。
【００１０】
１０７、１０８、１０９、１１０は、１０３〜１０６と同様の構成で、制御信号１１０を制御するためのものである。
【００１１】
次にシリアル通信の受信側１０５の内部について説明する。図７は従来のシリアル受信部の１部の構成を示した図である。同期クロックによって動作し、受信したシリアルデータをシリアル−パラレル変換部２００でパラレルデータに変換する。所定の通信が終わり、イネーブル信号をパラレルデータのデータ幅数のフリップフロップ２０１が受け取るとシリアルデータは更新され、データ出力となる。
【特許文献１】特開２００３−２２４５５２号公報
【特許文献２】特開１０−１９０９００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図６に示すような従来例の構成にすると、制御信号が増えれば、シリアルデータのデータ数も増加し、それに伴いシリアルデータ受信部でシリアルパラレル変換されたパラレルデータのビット幅も増加した。そのため、実際にシリアルデータを受信するためのＡＳＩＣ等を開発する際、パラレルデータに変換したデータを出力するデータ出力用のピン数が増加した。このとき、パラレルデータを出力するタイミングでパラレルデータ出力ピンの信号が一度に多く変化するとその瞬間的に発生する消費電力は大きくなる。また、ＡＳＩＣ開発でも、電源、グランドピンを増やさなくてはならないという問題も生じることがあった。
【００１３】
本発明は、このような状況のもとでなされたもので、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明では、画像形成装置を次の（１）のとおりに構成する。
【００１５】
（１）制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、前記制御信号を生成する制御部と、
シリアル通信でデータを転送するためのデータ線と、前記制御部で生成した前記制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、前記送信部より送信された前記シリアルデータを、前記データ線を介し前記同期クロックに同期して受信を行う受信部と、
前記受信部において、前記シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段と、を備えた画像形成装置。
【発明の効果】
【００１６】
本発明によれば、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することができる。また、ＡＳＩＣなどの電源、グランド用のピンを増やすことなく多くのパラレルデータ出力用のピンを持つことが可能である。
【発明を実施するための最良の形態】
【００１７】
以下本発明を実施するための最良の形態を実施例により詳しく説明する。
【実施例１】
【００１８】
実施例１である“画像形成装置”を図２、図１、図３を用いて説明する。図２は図６に示した従来例とシリアル受信部が異なる。なお、３００、３０１のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
【００１９】
図１は図２におけるシリアル受信部３００、および３０１の内部構造を示す図である。図３はシリアル通信における信号の波形（フォーマット）を示す図である。
【００２０】
シリアルＩＯ制御部１０３と、シリアル受信部３００を例に動作の説明をする。なお、シリアルＩＯ制御部１０７と、シリアル受信部３０１も同様の動作を行う。
【００２１】
送信部１０３ｂによってシリアルデータが送出され、シリアルデータ送信線１０４を介してシリアル受信部３００がシリアルデータを受信する。なお、シリアルデータ送信で送られるシリアルデータは８ビット分とし、このデータを送信するフォーマット例が図３である。スタートビット受信に続いてパラレル変換を行うデータである、Ｄａｔａ０〜Ｄａｔａ７が送信され、ストップビットを受信することで一回の通信の終了とする。なお、送信はパラレルデータのＬＳＢファーストで送信される。図３の場合はパラレルデータ、“０１０００１００”が送信されていることになる。
【００２２】
シリアル受信部３００の内部構成を示した図１に示すように、前記シリアル送信線１０４を介して受信したシリアルデータはシリアル−パラレル変換部４００に入力される。同時に、シリアル−パラレル変換制御部４０１にも入力される。前記シリアル−パラレル変換制御部４０１において、スタートビットを検知する。その後、所定のデータ数（この例では８ビット）を受信したらイネーブル信号４０２を生成し、シリアル−パラレル変換部４００の各出力につながるフリップフロップ４０群にパラレルデータが入力される。これによりＤａｔａ０〜Ｄａｔａ７を受信する。
【００２３】
また、Ｄａｔａ４〜Ｄａｔａ７側にはもう一段のフリップフロップ４１ないし４４が出力端の手前に付加されている。これによりＤａｔａ０〜Ｄａｔａ３とＤａｔａ４〜Ｄａｔａ７は同期クロック１クロック周期分遅れてデータ出力に反映される。これによりデータ出力が一度に変化するビット数が最大半分となり、その時に発生する瞬間的な消費電力は軽減する。なお、本実施例１においては、データ出力は２回に分けているが、３回以上に分ければその効果は増大する。また、データ出力のビット幅が増えるほどその効果は大きくなる。
【００２４】
以上説明したように、本実施例によれば、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することができる。また、ＡＳＩＣなどの電源、グランド用のピンを増やすことなく多くのパラレルデータ出力用のピンを持つことが可能である。
【実施例２】
【００２５】
実施例２である“画像形成装置”を図２、図４を用いて説明する。
なお、シリアル信号は実施例１と同じ図３の条件とする。３００、３０１のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
【００２６】
図４はシリアル受信部３００の内部構成を示す図である。図示のように、前記シリアル送信線１０４を介して受信したシリアルデータはシリアル−パラレル変換部６００に入力される。同時に、シリアル−パラレル変換制御部６０１にも入力される。前記シリアル−パラレル変換制御部６０１において、スタートビットを検知した後、所定のデータ数（この例では８ビット）を受信したらイネーブル信号６０２を生成する。このイネーブル信号６０２によりシリアル−パラレル変換部６００の出力につながるフリップフロップ６０群にパラレルデータが入力される。
【００２７】
６０３から６１０は３ｔｏ１セレクタである。セレクタ６０３〜セレクタ６１０により、どのタイミングの出力を行うか選べるようになっている。セレクト信号生成部６１１の８ビット幅の入力となるセレクタ設定信号は、各ビットがそれぞれのセレクタに対応する。よって、セレクタ設定信号の０か１かは、シリアルパラレル変換部６００の各出力に直接つながるフリップフロップ６０群の後に、フリップフロップ６１ないし６８をもう一段使ったタイミングで出力するか否かを選択する信号になる。これにより、シリアル−パラレル変換部６００の出力のグループ化、もしくは、一度に変化するデータ数を任意に設定することが可能である。
【実施例３】
【００２８】
実施例３である“画像形成装置”を図２、図５を用いて説明する。
なお、シリアル信号は実施例１と同じ図３の条件とする。３００、３０１のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
【００２９】
シリアル受信部３００の内部構成を示した図５に示すように、前記シリアル送信線１０４を介して受信したシリアルデータはシリアル−パラレル変換部７００に入力される。同時に、シリアル−パラレル変換制御部７０１にも入力される。前記シリアル−パラレル変換制御部７０１において、スタートビットを検知する。その後、所定のデータ数（この例では８ビット）を受信したらイネーブル信号７０２を生成し、シリアル−パラレル変換部７００の出力につながるフリップフロップ７０群にパラレルデータが入力される。
【００３０】
イネーブル信号生成部７０３は、前回の通信の場合と出力データＤａｔａ０〜Ｄａｔａ７が異なるビットのビット数をカウントする。その数が所定数例えば５個を超えたら前記カウントしたビット数の半分３個に対しイネーブル信号を生成し、２段目のフリップフロップ７０４ないし７１１のうちの３個にパラレルデータが入力する。その１クロック周期時間後に、残りのフリップフロップに対しイネーブル信号を生成し、２段目のフリップフロップ７０４ないし７１１における残りの５個にパラレルデータが入力する。
その際、前記出力結果が変化するビットに対してのみ出力タイミングをずらすようにしてもよい。
【００３１】
これにより、動的に変化する信号数をみて瞬間的に発生する消費電力が大きくなりそうな場合にだけ消費電力を抑制することが可能である。
【図面の簡単な説明】
【００３２】
【図１】実施例１におけるシリアルデータ受信部の構成を示すブロック図
【図２】実施例１の要部構成を示すブロック図
【図３】送信されるシリアルデータの波形図
【図４】実施例２におけるシリアルデータ受信部の構成を示すブロック図
【図５】実施例３におけるシリアルデータ受信部の構成を示すブロック図
【図６】従来例の構成を示すブロック図
【図７】従来例におけるシリアルデータ受信部の構成を示すブロック図
【符号の説明】
【００３３】
４１〜４４  フリップフロップ
１０１      メイン制御部
１０４      シリアルデータ送信線
３００      シリアル受信部
４００      シリアル−パラレル変換部
【図１】
2007110604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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