(57)【要約】【課題】  従来の半導体装置においては、閾値電圧が相異なる複数のＦＥＴを単一の基板バイアス電圧で好適に制御することが困難であった。【解決手段】  半導体装置１は、半導体基板１０、およびＦＥＴ２０，３０を備えている。これらのＦＥＴ２０，３０は、互いに異なる閾値電圧を持っている。各ＦＥＴ２０，３０のソース領域とドレイン領域とで挟まれた領域には、閾値電圧調整用の不純物注入領域の不純物ピークである第１の不純物ピークよりも深い位置に現れる第２の不純物ピークが存在している。ここで、ＦＥＴ２０とＦＥＴ３０とでは、第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なる。【選択図】  図１
2007088054.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、互いに異なる閾値電圧をもつ第１および第２の電界効果トランジスタと、を備え、
前記第１および第２の電界効果トランジスタの少なくとも一方は、前記閾値電圧調整用の不純物注入領域の不純物ピークである第１の不純物ピークを有し、
前記各電界効果トランジスタは、前記第１の不純物ピークよりも深く且つソース・ドレイン領域の接合界面よりも浅い位置に現れる第２の不純物ピークを有し、
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとでは、前記第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の不純物ピークの大きさは、前記第１の不純物ピークの大きさの１／１０以上である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１および第２の電界効果トランジスタのゲート絶縁膜の厚みは、互いに等しい半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート絶縁膜は、高誘電率膜である半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート電極の材料は、金属である半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート電極は、ポリシリコンおよび金属の積層構造を有する半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記半導体基板に基板バイアス電圧が印加されるように構成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＦＥＴ（電界効果トランジスタ）を備える半導体装置の製造においては、当該ＦＥＴの閾値電圧を調整するために、リンイオン等の不純物を半導体基板中に注入することが行われる。また、この注入とは別に、特許文献１に開示されているように、パンチスルーストッパ領域を形成するための不純物注入が行われることもある。パンチスルーストッパ領域は、上述した閾値電圧調整用の不純物注入領域に比して、半導体基板中の深い位置に設けられる。このパンチスルーストッパ領域により、ＦＥＴにおいて空乏層が拡がり過ぎるのが防止される。
【０００３】
これら２種類の注入が行われた半導体装置においては、ＦＥＴのソース領域とドレイン領域とで挟まれた領域に、閾値電圧調整用の不純物注入領域の不純物ピークと、それよりも深い位置に現れるパンチスルーストッパ領域の不純物ピークとが共存することになる。
【０００４】
なお、空乏層が拡がり過ぎるのを防止する目的で、パンチスルーストッパ領域の代わりにポケット領域が設けられることもある。ポケット領域は、ＦＥＴにおいてＬＤＤ（Light Doped Drain）領域の直下に設けられる。
【特許文献１】特開２００２−３６８１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年、ＦＥＴの低消費電力化を図るべく、基板バイアス効果を利用することが行われてきている。基板バイアス効果とは、基板電位に依存してＦＥＴの閾値電圧が変化する現象である。すなわち、基板バイアス電圧を調整して、閾値電圧を動作時には比較的低く、待機時には比較的高く設定することにより、ＦＥＴの消費電力を低減することができる。ここで、基板電位Ｖｂｓの変化に対する閾値電圧Ｖｔｈの変化のし易さは、基板バイアス係数γと呼ばれ、下記式で定義される。
γ＝ΔＶｔｈ／ΔＶｂｓ…（１）
【０００６】
しかしながら、基板バイアス係数は、閾値電圧に依存するため、閾値電圧が相異する複数のＦＥＴ間では、基板バイアス係数も相異することになる。それゆえ、相異なる閾値電圧を有する複数のＦＥＴを備える半導体装置において、それらのＦＥＴの閾値電圧を単一の基板バイアス電圧で制御しようとすれば、特性シフト量（閾値電圧の変化量）がＦＥＴ間で相異してしまう。このことは、回路のスピードバランスを崩し、誤動作を引き起こす原因になり得る。
【０００７】
一方で、ＦＥＴ間での特性シフト量の相異を緩和すべく、閾値電圧毎に異なる基板バイアス電圧で制御しようとすれば、複数の基板バイアス電圧を発生させなければならないため、必要なエリア面積が増大してしまう。このことは、半導体装置の小型化を妨げる要因となる。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、半導体基板と、上記半導体基板に設けられ、互いに異なる閾値電圧をもつ第１および第２の電界効果トランジスタと、を備え、上記第１および第２の電界効果トランジスタの少なくとも一方は、上記閾値電圧調整用の不純物注入領域の不純物ピークである第１の不純物ピークを有し、上記各電界効果トランジスタは、上記第１の不純物ピークよりも深く且つソース・ドレイン領域の接合界面よりも浅い位置に現れる第２の不純物ピークを有し、上記第１の電界効果トランジスタと上記第２の電界効果トランジスタとでは、上記第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なることを特徴とする。
【０００９】
この半導体装置においては、閾値電圧が相異なる第１および第２のＦＥＴにそれぞれ、閾値電圧調整用の不純物注入領域とは別の不純物注入領域が設けられている。そして、この不純物注入領域の不純物ピーク（第２の不純物ピーク）は、第１および第２のＦＥＴ間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第２の不純物ピークにも依存する。したがって、第２の不純物ピークを第１および第２のＦＥＴ間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。これにより、回路のスピードバランスを崩すことなしに、閾値電圧が相異なる第１および第２のＦＥＴの閾値電圧を単一の基板バイアス電圧で制御することが可能となる。
【発明の効果】
【００１０】
本発明によれば、信頼性に優れるとともに小型化に適した半導体装置が実現される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体基板１０、およびＦＥＴ２０，３０を備えている。本実施形態において半導体基板１０は、Ｐ型のシリコン基板である。半導体基板１０中には、Ｐ型ウエル領域１２，１４、および素子分離領域としてＳＴＩ（シャロー・トレンチ・アイソレーション）１６が形成されている。
【００１３】
ＦＥＴ２０（第１の電界効果トランジスタ）は、Ｎ型のＦＥＴであり、ソース・ドレイン領域２２、ＬＤＤ領域２３、ゲート電極２４およびゲート絶縁膜２５を有している。ソース・ドレイン領域２２およびＬＤＤ領域２３は、Ｐ型ウエル領域１２中に形成されている。また、ゲート電極２４の側面上には、オフセットスペーサ２９を介してサイドウォール２６が形成されている。
【００１４】
ＦＥＴ３０（第２の電界効果トランジスタ）は、Ｎ型のＦＥＴであり、ソース・ドレイン領域３２、ＬＤＤ領域３３、ゲート電極３４およびゲート絶縁膜３５を有している。ソース・ドレイン領域３２およびＬＤＤ領域３３は、Ｐ型ウエル領域１４中に形成されている。また、ゲート電極３４の側面上には、オフセットスペーサ３９を介してサイドウォール３６が形成されている。
【００１５】
ゲート電極２４，３４の材料は、例えば、ポリシリコンまたは金属である。ゲート電極２４，３４は、ポリシリコンおよび金属の積層構造を有していてもよい。また、ゲート絶縁膜２５，３５の厚みは、互いに等しい。ゲート絶縁膜２５，３５は、例えば、シリコン酸化膜、酸窒化膜または高誘電率膜である。高誘電率膜は、シリコン酸化膜や酸窒化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率１０以上の材料により構成することができる。具体的には、高誘電率膜は、Ｈｆ、Ｚｒ、Ｔａ、Ａｌおよびランタノイド元素からなる群から選択される一または二以上の元素を含む酸化膜またはシリケート膜とすることができる。なお、当該膜中にＮ（窒素）が含まれていてもよい。
【００１６】
これらのＦＥＴ２０，３０は、互いに異なる閾値電圧を持っている。具体的には、ＦＥＴ３０の方が、ＦＥＴ２０よりも高い閾値電圧を持っている。なお、図１には示されていないが、半導体装置１には、Ｎ型ＦＥＴであるＦＥＴ２０，３０の他に、Ｐ型ＦＥＴも設けられている。
【００１７】
図２は、ＦＥＴ２０の一部分（ソース・ドレイン領域２２およびＬＤＤ領域２３を含む部分）を示す断面図である。同図において、点線Ｌ１は、閾値電圧調整用の不純物注入領域の不純物ピーク（第１の不純物ピーク）の位置を示している。すなわち、ＦＥＴ２０は、当該ＦＥＴ２０の閾値電圧調整用の不純物注入領域を有している。また、点線Ｌ２は、パンチスルーストッパ領域の不純物ピーク（第２の不純物ピーク）の位置を示している。この第２の不純物ピークは、上記第１の不純物ピークよりも深い位置に現れている。ここで、第１および第２の不純物ピークの深さは、半導体基板１０の表面から不純物ピークまでの距離として定義され、図中にそれぞれｄ１，ｄ２で示されている。
【００１８】
これら第１および第２の不純物ピークは、ＦＥＴ２０のソース領域とドレイン領域とで挟まれた領域（図中に斜線を付した領域）に存在している。すなわち、第２の不純物ピークは、第１の不純物ピークよりも深く、且つソース・ドレイン領域２２の接合界面よりも浅い位置に存在する。よって、上記接合界面の深さをｄ３とすれば、ｄ１<ｄ２<ｄ３の関係が成り立つ。
【００１９】
図３は、ＦＥＴ２０のソース領域とドレイン領域とで挟まれた領域の不純物プロファイルの一例を示すグラフである。同図において、横軸および縦軸は、それぞれ深さおよび不純物濃度を表している。第１および第２の不純物ピークの大きさは、それぞれｈ１，ｈ２で示されている。ｈ２は、好ましくは（ｈ１）／１０以上である。
【００２０】
ＦＥＴ３０についても同様に、第１および第２の不純物ピークが存在し、やはりｄ１<ｄ２<ｄ３の関係が成り立つ。ここで、ＦＥＴ２０とＦＥＴ３０とでは、第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なる。すなわち、ＦＥＴ２０における第２の不純物ピークの深さおよび大きさをそれぞれｄ２１，ｈ２１、ＦＥＴ３０における第２の不純物ピークの深さおよび大きさをそれぞれｄ２２，ｈ２２とすれば、「ｄ２１≠ｄ２２またはｈ２１≠ｈ２２」という条件が成り立つ。例えば、ｄ２１<ｄ２２且つｈ２１<ｈ２２である。
【００２１】
図４〜図６を参照しつつ、半導体装置１の製造方法の一例を説明する。まず、半導体基板１０に所定のパターンを形成した後、エッチング等を行うことによりＳＴＩ１６を形成する。また、半導体基板１０の全面に、後にゲート絶縁膜２５，３５等となる酸化膜５２を形成する（図４（ａ））。続いて、ＦＥＴ２０が形成される領域が開口されたレジストＲ１をマスクとして、ボロン等のＰ型不純物を注入する（図４（ｂ））。
【００２２】
この注入は、（１）ウエル注入、（２）閾値電圧調整用の注入、および（３）パンチスルーストッパ領域形成用の３つの注入を含む。これらの３つの注入の順番は、任意である。一方、注入の深さは、（２）、（３）、（１）の順に深くなる。（２）の注入においては、例えば深さ０．１μｍ以下の領域に不純物ピーク（第１の不純物ピーク）が現れるようにし、ドーズ量は例えば１×１０１１〜５×１０１３ｃｍ−２とする。一方、（３）の注入においては、例えば深さ０．０５μｍ以上０．１５μｍ以下の領域に不純物ピーク（第２の不純物ピーク）が現れるようにし、ドーズ量は例えば１×１０１２〜５×１０１３ｃｍ−２とする。ただし、第２の不純物ピークの深さが、第１の不純物ピークよりも深く、且つソース・ドレイン領域の接合界面よりも浅くなるような注入条件とする。
【００２３】
同様に、ＦＥＴ３０が形成される領域が開口されたレジストＲ２をマスクとして、Ｐ型不純物を注入する（図４（ｃ））。この注入も、上記（１）〜（３）の３つの注入を含む。ただし、ＦＥＴ２０とＦＥＴ３０とでは、所望の閾値電圧が相異するために、（２）の注入の条件も相異する。また、（３）の注入についても、第２の不純物ピークの深さまたは大きさを両ＦＥＴ２０，３０間で相異させるべく、相異なる注入条件で実行される。例えば、ＦＥＴ３０についての（３）の注入は、ＦＥＴ２０についてのそれに比して、第２の不純物ピークが深く且つ大きくなるような条件で実行される。なお、図４（ｂ）で説明した工程と図４（ｃ）で説明した工程とは、順序が入れ替わってもよい。
【００２４】
次に、半導体基板１０上に、後にゲート電極２４，３４等となるポリシリコン膜５４を形成する（図５（ａ））。このとき、必要に応じて、ポリシリコン膜５４中にイオンを注入してもよい。なお、以下の工程では、ＦＥＴ２０が形成される領域およびＦＥＴ３０が形成される領域に対して、同一の処理がなされる。したがって、同図には、ＦＥＴ２０が形成される領域とＰ型ＦＥＴが形成される領域とを示している。Ｎ型ウエル領域１８は、当該Ｐ型ＦＥＴ用のウエル領域である。
【００２５】
続いて、ポリシリコン膜５４に対して、パターニングおよびエッチング等を施すことにより、ゲート電極２４，４４を形成する（図５（ｂ））。さらに、ゲート電極２４，４４の側面上にそれぞれオフセットスペーサ２９，４９を形成する。その後、Ｐ型ＦＥＴが形成される領域を覆うレジストＲ３をマスクとして、リン等のＮ型不純物を注入する。これにより、ＬＤＤ領域２３を形成する（図５（ｃ））。このとき、ＬＤＤ領域２３と共に、エクステンションおよび／またはポケット領域を形成してもよい。同様に、Ｎ型ＦＥＴが形成される領域を覆うレジストＲ４をマスクとして、Ｐ型不純物を注入する。これにより、ＬＤＤ領域４３を形成する（図５（ｄ））。このときも、ＬＤＤ領域４３と共に、エクステンションおよび／またはポケット領域を形成してもよい。なお、図５（ｃ）で説明した工程と図５（ｄ）で説明した工程とは、順序が入れ替わってもよい。また、図５（ｃ）の工程の後に、この工程で注入された不純物を活性化させるためのアニールを行ってもよい。
【００２６】
次に、オフセットスペーサ２９，４９が形成されたゲート電極２４，４４の側面上に、それぞれサイドウォール２６，４６を形成する（図６（ａ））。その後、Ｐ型ＦＥＴが形成される領域を覆うレジストＲ５をマスクとして、Ｎ型不純物を注入する。これにより、ソース・ドレイン領域２２を形成する（図６（ｂ））。同様に、Ｎ型ＦＥＴが形成される領域を覆うレジストＲ６をマスクとして、Ｐ型不純物を注入する。これにより、ソース・ドレイン領域４２を形成する（図６（ｃ））。以上により、図１に示す半導体装置１を得る。なお、図６（ｂ）で説明した工程と図６（ｃ）で説明した工程とは、順序が入れ替わってもよい。また、図６（ｂ）および図６（ｃ）の工程の後に、これらの工程で注入された不純物を活性化させるためのアニールを行ってもよい。
【００２７】
本実施形態の効果を説明する。半導体装置１においては、第２の不純物ピークがＦＥＴ２０，３０間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第２の不純物ピークにも依存する。したがって、第２の不純物ピークをＦＥＴ２０，３０間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。例えば、ＦＥＴ３０についての第２の不純物ピークを、ＦＥＴ２０についてのそれに比して、深く且つ大きくすればよい。
【００２８】
図７は、本発明の効果を確認するために行った実験の結果を示すグラフである。この実験においては、第２の不純物ピークを固定して第１の不純物ピークにより閾値電圧を変化させた場合（Conventional channel：従来技術）、および第２の不純物ピークを変化させて閾値電圧を変化させた場合（Proposed channel：本発明）のそれぞれについて、基板バイアス電圧印加時の閾値電圧シフト量を測定した。横軸は、同じゲート長で基板バイアス電圧を印加していないときの閾値電圧を表している。また、縦軸は、基板バイアス電圧を−１Ｖ印加したときの閾値電圧シフト量、すなわち基板バイアス電圧を−１Ｖ印加したときの閾値電圧から基板バイアス電圧を印加していないときの閾値電圧を減じた値を表している。前者の場合には閾値電圧と閾値電圧シフト量との間に強い相関関係がある一方で、後者の場合には閾値電圧が変化しても閾値電圧シフト量は略一定となっている。つまり、第２の不純物ピークを調整することで、広い閾値電圧範囲において、基板バイアス電圧印加時の閾値シフト量を略一定に保てることがわかる。
【００２９】
これにより、閾値電圧が相異なるＦＥＴ２０，３０に単一の基板バイアス電圧を印加しても、ＦＥＴ２０，３０の特性シフト量（閾値電圧の変化量）が互いに略等しいため、回路のスピードバランスを維持することができる。換言すれば、回路のスピードバランスを崩すことなしに、閾値電圧が相異なるＦＥＴ２０，３０の閾値電圧を単一の基板バイアス電圧で制御することが可能となる。このため、信頼性に優れるとともに小型化に適した半導体装置１が実現されている。
【００３０】
このように第２の不純物ピークがＦＥＴ２０，３０間で相異しているのは、上述した製造方法において、パンチスルーストッパ領域を形成する際の注入条件をＦＥＴ２０，３０間で相異させていることに起因する。この点、従来は、工程数の削減等の理由から、同一の半導体基板中に形成される複数の同一導電型のＦＥＴ間で閾値電圧が相異なる場合であっても、これら複数の同一導電型のＦＥＴに対して、閾値電圧調整用の注入を除いては、同一の注入条件を適用していた。
【００３１】
それゆえ、従来の半導体装置においては、閾値電圧が相異なる複数の同一導電型のＦＥＴ間で、第１の不純物ピークが相異なる一方で、第２の不純物ピークは互いに等しかった。ここで、不純物ピークが等しいとは、不純物ピークの深さおよび大きさが共に等しいことをいう。そのため、上述したように、閾値電圧の差がそのまま基板バイアス係数の差に表れ、それにより複数のＦＥＴの閾値電圧を単一の基板バイアス電圧で好適に制御することが困難であるという問題があった。また、閾値電圧の低いＦＥＴは、基板バイアス係数が小さいため、高い基板バイアス電圧を必要とする。しかしながら、基板バイアス電圧を高くすると、半導体装置の信頼性の劣化につながってしまうという問題もあった。
【００３２】
これに対して、本実施形態においては、基板バイアス係数が閾値電圧にだけでなく第２の不純物ピークにも依存することに着目し、閾値電圧が相異なる複数の同一導電型のＦＥＴ間で第２の不純物ピークを相異ならしめることにより、これらの問題を解決している。
【００３３】
第２の不純物ピークは、各ＦＥＴ２０，３０のパンチスルーストッパ領域の不純物ピークである。このようにパンチスルーストッパ領域を利用することにより、半導体装置１の製造工程を複雑化させることなしに、第２の不純物ピークを設けることができる。
【００３４】
ここで、第１および第２の不純物ピークの大きさを設定する方法の例を示す。図７に示す閾値電圧の範囲内で閾値電圧が低いトランジスタにおいては、元来チャネル不純物濃度が低い（１×１０１２〜５×１０１２ｃｍ−２程度の注入）。そのため、第２の不純物ピークの注入量が第１の不純物ピークの１／２以上であれば、Proposed channel（図７参照）の効果が充分に得られる。一方、閾値電圧が高いトランジスタにおいては、第１の不純物ピークの濃度が５×１０１２〜５×１０１３ｃｍ−２程度と高い。それゆえ第２の不純物ピークの寄与が小さくなるため、第２の不純物ピークの注入量が第１の不純物ピークの１／１０以上（１×１０１２〜５×１０１２ｃｍ−２程度）であれば、Proposed channelの効果を充分に得ることができる。このため、広い閾値電圧範囲を制御しようと考えた場合に、第２の不純物ピークの大きさを第１の不純物ピークの大きさの１／１０以上とすることで、基板バイアス係数を好適に調整することができる。
【００３５】
また、本実施形態によれば、上述の効果に加え、製造ばらつきに起因する閾値電圧ばらつきが抑制された半導体装置を実現することもできる。図９（ａ）は、基板バイアス係数が一定でない従来技術の半導体装置Ｄｉｅ−Ａ、Ｄｉｅ−Ｂについて、基板バイアス電圧を印加しない場合（Ｖｂｏｄｙ＝０Ｖ）と基板バイアス電圧を−０．６Ｖ印加した場合（Ｖｂｏｄｙ＝−０．６Ｖ）の閾値電圧の発生頻度（サンプル数）をプロットした図である。図９（ｂ）は、基板バイアス係数が略一定である本実施形態の半導体装置Ｄｉｅ−ａ、Ｄｉｅ−ｂについて、基板バイアス電圧を印加しない場合（Ｖｂｏｄｙ＝０Ｖ）と基板バイアス電圧を−０．６Ｖ印加した場合（Ｖｂｏｄｙ＝−０．６Ｖ）の閾値電圧の発生頻度（サンプル数）をプロットした図である。
【００３６】
Ｄｉｅ−Ａ、Ｄｉｅ−Ｂ、Ｄｉｅ−ａ、Ｄｉｅ−ｂの閾値電圧は、基板バイアス電圧を印加しない状態で０．４６Ｖおよび０．５５Ｖの2種類の閾値電圧を持つ設計としているが、Ｄｉｅ−Ｂ、Ｄｉｅ−ｂの閾値電圧は、図９（ａ）および図９（ｂ）それぞれの上側のグラフのように、製造ばらつきに起因して所望の閾値電圧からのずれが生じている。製造ばらつきにより所望の値からのずれが生じたＤｉｅ−Ｂ、Ｄｉｅ−ｂに対して、基板バイアス電圧を印加することで、所望の値であるＤｉｅ−Ａ、Ｄｉｅ−ａの閾値電圧に調整を行う。この結果を示すのが図９（ｂ）の下側のグラフである。基板バイアス電圧を印加した場合、図９（ａ）の下側のグラフに示すように、Ｄｉｅ−Ｂでは、２種類の閾値電圧が基板バイアス電圧の印加により調整できていない。一方で、図９（ｂ）の下側のグラフに示すように、Ｄｉｅ−ｂでは、２種類の閾値電圧が略重なっている。したがって、本発明によれば、基板バイアス電圧を印加することによって、製造ばらつきに起因する閾値電圧のずれを基板バイアス印加により調整可能であり、異なるチップ間のばらつきを抑制できることがわかる。
【００３７】
ＦＥＴ２０，３０のゲート絶縁膜２５，３５の厚みは、互いに等しい。このため、これらの厚みが相異なる場合に比して、半導体装置１の製造工程が簡略化されている。ＦＥＴ２０，３０は閾値電圧が相異なるにも関わらず、ゲート絶縁膜２５，３５の厚みを等しくできるのは、これらのＦＥＴ２０，３０に閾値電圧調整用の不純物注入領域を設けているためである。
【００３８】
ゲート絶縁膜２５，３５として高誘電率膜を用いた場合、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第２の不純物ピークの深さおよび大きさについて、設計自由度が高まる。第２の不純物ピークに閾値電圧制御の役割を持たせる必要がなくなるからである。
【００３９】
ゲート電極２４，３４の材料が、Ｔｉ、Ｗ、Ｔａ、ＲｕもしくはＨｆ等の金属またはその窒化物である場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。また、図８に示すように、ゲート電極２４，３４が、ポリシリコン２７，３７と、Ｎｉ、Ｔｉ、Ｃｏ、ＷもしくはＰｔ等の金属または金属シリサイド２８，３８との積層構造を有する場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第２の不純物ピークの深さおよび大きさについて、設計自由度が高まる。
【００４０】
各ゲート電極２４，３４，４４の側面上にオフセットスペーサ２９，３９，４９が形成されている。これにより、ＦＥＴの短チャネル効果を抑制するとともに、ゲート電極およびＬＤＤ領域間のオーバーラップ容量を低減させることができる。
【００４１】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては第２の不純物ピークがパンチスルーストッパ領域の不純物ピークである例を示したが、第２の不純物ピークは、ソース領域とドレイン領域とで挟まれた領域において、第１の不純物ピークよりも深い位置に存在していれば、パンチスルーストッパ領域以外の不純物ピークであってもよい。
【００４２】
また、上記実施形態においてはＦＥＴ２０，３０の双方に閾値電圧調整用の不純物注入領域が設けられた例を示したが、ＦＥＴ２０，３０のうち一方にのみ当該不純物注入領域を設けてもよい。すなわち、閾値電圧が比較的低いＦＥＴ２０には、当該不純物注入領域を設けない構成としてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】図１の半導体装置の一部を示す断面図である。
【図３】図１の半導体装置に設けられたＦＥＴの不純物プロファイルの一例を示すグラフである。
【図４】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図５】（ａ）〜（ｄ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図６】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図７】本発明の効果を確認するために行った実験の結果を示すグラフである。
【図８】実施形態に係る半導体装置の変形例を示す断面図である。
【図９】（ａ）および（ｂ）は、本発明の効果を確認するために行った実験の結果を示すグラフである。
【符号の説明】
【００４４】
１    半導体装置
１０    半導体基板
１２，１４    Ｐ型ウエル領域
１８    Ｎ型ウエル領域
２０    ＦＥＴ
２２    ソース・ドレイン領域
２３    ＬＤＤ領域
２４    ゲート電極
２５    ゲート絶縁膜
２６    サイドウォール
２９    オフセットスペーサ
３０    ＦＥＴ
３２    ソース・ドレイン領域
３３    ＬＤＤ領域
３４    ゲート電極
３５    ゲート絶縁膜
３６    サイドウォール
３９    オフセットスペーサ
【図１】
2007088054.tif 000003
【図２】
2007088054.tif 000004
【図３】
2007088054.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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