(57)【要約】【課題】イメージセンサを提供する。【解決手段】イメージセンサはセンサ領域、アナログ領域及びデジタル領域を有する半導体基板を備える。前記センサ領域内の前記半導体基板上に第１ゲート絶縁膜が提供され、前記アナログ領域内の前記半導体基板上に第２ゲート絶縁膜が提供される。前記第２ゲート絶縁膜は前記第１ゲート絶縁膜と異なる物質膜からなる。前記デジタル領域内の前記半導体基板上に第３ゲート絶縁膜が提供される。前記第３ゲート絶縁膜は前記第１及び第２ゲート絶縁膜と異なる物質膜からなる。前記イメージセンサの製造方法も提供する。【選択図】図３
2007027711.tif 000002
【特許請求の範囲】
【請求項１】
センサ領域、アナログ領域及びデジタル領域を有する半導体基板と、
前記センサ領域内の前記半導体基板上に形成した第１ゲート絶縁膜と、
前記アナログ領域内の前記半導体基板上に形成し前記第１ゲート絶縁膜と異なる物質膜からなる第２ゲート絶縁膜と、
前記デジタル領域内の前記半導体基板上に形成し前記第１及び第２ゲート絶縁膜と異なる物質膜からなる第３ゲート絶縁膜と、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記第１ゲート絶縁膜はシリコン酸化膜であることを特徴とする請求項１記載のイメージセンサ。
【請求項３】
前記第２ゲート絶縁膜はシリコン酸化膜とシリコン酸窒化膜との複合膜であり、前記第３ゲート絶縁膜はシリコン酸窒化膜であることを特徴とする請求項２記載のイメージセンサ。
【請求項４】
前記センサ領域は、フォトダイオードを含むことを特徴とする請求項１記載のイメージセンサ。
【請求項５】
前記デジタル領域は、タイミングジェネレータ、ローデコーダ、ロードライバ、ラッチ部、コラムデコーダ、及び映像信号処理器を含むことを特徴とする請求項１記載のイメージセンサ。
【請求項６】
前記アナログ領域は、相関二重サンプラ及びアナログデジタルコンバータ（ＡＤＣ）を含むことを特徴とする請求項１記載のイメージセンサ。
【請求項７】
前記第３ゲート絶縁膜は、前記第１及び第２ゲート絶縁膜より薄いことを特徴とする請求項１記載のイメージセンサ。
【請求項８】
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より厚いことを特徴とする請求項７記載のイメージセンサ。
【請求項９】
前記第２ゲート絶縁膜は、前記第３ゲート絶縁膜の２倍から４倍の厚さであることを特徴とする請求項７記載のイメージセンサ。
【請求項１０】
前記第１ゲート絶縁膜は、窒素成分のないシリコン酸化膜であることを特徴とする請求項７記載のイメージセンサ。
【請求項１１】
前記第２ゲート絶縁膜はシリコン酸化膜とシリコン酸窒化膜との複合膜であり、前記第３ゲート絶縁膜はシリコン酸窒化膜であることを特徴とする請求項１０記載のイメージセンサ。
【請求項１２】
センサ領域、アナログ領域及びデジタル領域を有する半導体基板を準備する段階と、
前記半導体基板上に第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に前記センサ領域を覆う第１ゲート導電膜パターンを形成する段階と、
前記デジタル領域内の前記第１ゲート絶縁膜を選択的に除去する段階と、
前記デジタル領域内の前記第１ゲート絶縁膜が選択的に除去された基板上に追加ゲート絶縁膜を形成し、前記アナログ領域内の前記第１ゲート絶縁膜及び前記追加ゲート絶縁膜は第２ゲート絶縁膜を構成し前記デジタル領域内の前記追加ゲート絶縁膜は第３ゲート絶縁膜を構成する段階と、
前記アナログ領域及び前記デジタル領域内の前記追加ゲート絶縁膜を覆う第２ゲート導電膜パターンを形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項１３】
前記第１ゲート絶縁膜は、シリコン酸化膜で形成することを特徴とする請求項１２記載のイメージセンサの製造方法。
【請求項１４】
前記追加ゲート絶縁膜は、シリコン酸窒化膜で形成することを特徴とする請求項１３記載のイメージセンサの製造方法。
【請求項１５】
前記シリコン酸窒化膜は、窒素原子及び酸素原子を含有するガスを採用する熱処理工程を用いて形成することを特徴とする請求項１４記載のイメージセンサの製造方法。
【請求項１６】
前記シリコン酸窒化膜は、窒素プラズマ処理工程を用いて形成することを特徴とする請求項１４記載のイメージセンサの製造方法。
【請求項１７】
前記第１ゲート導電膜パターン及び前記第２ゲート導電膜パターンをパターニングして前記センサ領域、前記アナログ領域及び前記デジタル領域内にそれぞれ第１ないし第３ゲートパターンを形成する段階をさらに含むことを特徴とする請求項１２記載のイメージセンサの製造方法。
【請求項１８】
前記第１ゲートパターンの一側壁に隣接し、前記センサ領域内に位置する前記半導体基板内にフォトダイオードを形成する段階をさらに含むことを特徴とする請求項１７記載のイメージセンサの製造方法。
【請求項１９】
前記ゲートパターン側壁上にスペーサを形成する段階をさらに含むことを特徴とする請求項１８記載のイメージセンサの製造方法。
【請求項２０】
前記スペーサを形成する段階は、
前記フォトダイオードを有する基板上にスペーサ膜を形成する段階と、
前記スペーサ膜を異方性エッチングする段階と、
を含むことを特徴とする請求項１９記載のイメージセンサの製造方法。
【請求項２１】
前記スペーサを形成する段階は、
前記フォトダイオードを有する基板上にスペーサ膜を形成する段階と、
前記スペーサ膜上に前記フォトダイオードを覆うマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして用いて前記スペーサ膜を異方性エッチングする段階とを含み、前記スペーサ膜を異方性エッチングする間に前記マスクパターンの下部に前記スペーサ膜の一部からなるブロッキング層が残存することを特徴とする請求項１９記載のイメージセンサの製造方法。
【請求項２２】
前記ゲートパターン、前記ブロッキング層及び前記スペーサをイオン注入マスクとして用いて前記半導体基板内に不純物イオンを注入してソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項２１記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法（Ｉｍａｇｅ  ｓｅｎｓｏｒ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。さらに詳しくは、センサ領域、デジタル領域、及びアナログ領域の特性に合う多重ゲート絶縁膜を備えたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及び前記ＣＭＯＳイメージセンサを製造する方法に関するものである。
【背景技術】
【０００２】
イメージセンサ（ｉｍａｇｅ  ｓｅｎｓｏｒ）は光学画像を電気信号に変換させる素子である。最近、コンピュータ産業及び通信産業の発達によってデジタルカメラ、キャムコーダ、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、監視用カメラ、医療用マイクロカメラ、ロボットなど多様な分野において性能向上のイメージセンサの需要が拡大されている。
【０００３】
最近のシステムＬＳＩ（Ｓｙｓｔｅｍ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）チップ技術の進歩に伴って、このようなイメージセンサを具現する半導体集積回路素子はデジタル回路、アナログ回路及びイメージセンシング回路を同一の半導体基板内に集積する半導体集積回路素子を開発している。
【０００４】
図１は従来のイメージセンサの断面図である。
図１を参照すると、イメージセンシング回路を含むセンサ領域と、デジタル回路及びアナログ回路を含む周辺回路領域とで構成されているイメージセンサである。
【０００５】
素子分離膜１１０が備えられた半導体基板１００に外部光を受光し保存するフォトダイオード１２０と暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）を低減するためのＨＡＤ（ｈｏｌｅ  ａｃｃｕｍｕｌａｔｉｏｎ  ｄｅｖｉｃｅ）領域１３０をセンサ領域内に形成する。ゲート酸化膜１４０を前記半導体基板１００表面に形成した後、その上部にゲートパターン１５０をセンサ領域と周辺回路領域に形成する。その後、前記ゲートパターン１５０側面にスペーサ１６０を形成する。前記スペーサ１６０をイオン注入マスクとしてソース／ドレイン１７０を形成する。
【０００６】
前記イメージセンサのデザインルールが約０．２０マイクロメータ（μｍ）以上のときは、前記ゲート酸化膜１４０として純粋（Ｐｕｒｅ）シリコン酸化膜（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）を使用していた。しかし、デザインルールがますます厳しくなってトランジスタの大きさも小さくなるとともにゲート酸化膜の薄膜化も進行している。この場合、ゲートリーク（Ｇａｔｅ  ｌｅａｋ）などによるゲート酸化膜の信頼性の問題が発生する。このような不良を防ぐためにシリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ  ｌｙｅｒ）、または高誘電率酸化膜（Ｈｉｇｈ−ｋ  Ｏｘｉｄｅ）などが用いられる。
【０００７】
このような場合、周辺回路領域のゲート酸化膜とトランジスタの信頼性は改善されるが、その代わり、センサ領域のゲート酸化膜は界面捕獲電荷（Ｉｎｔｅｒｆａｃｅ  Ｔｒａｐｐｉｎｇ  Ｃｈａｒｇｅ）の問題により特性が悪くなる。これはノイズ（Ｎｏｉｓｅ）を発生するために画質低下を招くことになる。
【０００８】
イメージセンサを製造する方法が特許文献１に「半導体基板内の均一な不純物濃度の分布を有する固相イメージセンサを備える半導体装置及びその製造方法（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ｓｏｌｉｄ−ｓｔａｔｅ  ｉｍａｇｅ  ｓｅｎｓｏｒ  ｗｉｔｈ  ｓｕｐｐｒｅｓｓｅｄ  ｖａｒｉａｔｉｏｎ  ｉｎ  ｉｍｐｕｒｉｔｙ  ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｄｉｓｔｒｉｂｕｔｉｏｎ  ｗｉｔｈｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ、ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｔｈｅ  ｓａｍｅ）」という名称で木村など（Ｋｉｍｕｒａ  ｅｔ  ａｌ．）によって開示されている。
【特許文献１】米国特許出願公開第２００３／０１７３５８５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、センサ領域、デジタル領域そしてアナログ領域のそれぞれの特性に合う多重ゲート絶縁膜を備えたイメージセンサを提供することにある。
【００１０】
本発明が解決しようとする他の技術的課題は、センサ領域、デジタル領域そしてアナログ領域のそれぞれの特性に合う多重ゲート絶縁膜を備えたイメージセンサの製造方法を提供することにある。
【００１１】
本発明の技術的課題は、上述の技術的課題に制限されず、また、上述してない他の技術的課題は以下の記載によって当業者に明確に理解できるものである。
【課題を解決するための手段】
【００１２】
上述の本発明の目的を達成するための本発明の一実施形態に係るイメージセンサは、センサ領域、アナログ領域及びデジタル領域を有する半導体基板を含む。前記センサ領域内の前記半導体基板上に第１ゲート絶縁膜が提供される。前記アナログ領域内の前記半導体基板上に第２ゲート絶縁膜が提供され、前記第２ゲート絶縁膜は前記第１ゲート絶縁膜と異なる物質膜からなる。前記デジタル領域内の前記半導体基板上に第３ゲート絶縁膜が提供され、前記第３ゲート絶縁膜は前記第１及び第２ゲート絶縁膜と異なる物質膜からなる。
【００１３】
本発明の他の実施形態によれば、前記イメージセンサはセンサ領域、アナログ領域及びデジタル領域を有する半導体基板とともに前記センサ領域内の前記半導体基板上に形成された第１ゲート絶縁膜を含む。前記アナログ領域内の前記半導体基板上に第２ゲート絶縁膜が提供される。前記デジタル領域内の前記半導体基板上に第３ゲート絶縁膜が提供され、前記第３ゲート絶縁膜は前記第１及び第２ゲート絶縁膜より薄い。前記第１ないし第３ゲート絶縁膜は互いに異なる物質膜である。
【００１４】
本発明のさらに他の実施形態によれば、イメージセンサの製造方法が提供される。この方法はセンサ領域、アナログ領域及びデジタル領域を有する半導体基板を準備することを含む。前記半導体基板上に第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に前記センサ領域を覆う第１ゲート導電膜パターンを形成する。前記デジタル領域内の前記第１ゲート絶縁膜を選択的に除去し、前記デジタル領域内の前記第１ゲート絶縁膜が選択的に除去された基板上に追加ゲート絶縁膜を形成する。前記アナログ領域内の前記第１ゲート絶縁膜及び前記追加ゲート絶縁膜は第２ゲート絶縁膜を構成し、前記デジタル領域内の前記追加ゲート絶縁膜は第３ゲート絶縁膜を構成する。前記アナログ領域及び前記デジタル領域内の前記追加ゲート絶縁膜を覆う第２ゲート導電膜パターンを形成する。
【発明の効果】
【００１５】
本発明に係るイメージセンサは、センサ領域、デジタル領域、及びアナログ領域のそれぞれの特性に合う多重ゲート絶縁膜を備え、センサ領域ではノイズ成分を除去し、アナログ領域とデジタル領域ではトランジスタ性能を向上させる。
【発明を実施するための最良の形態】
【００１６】
本発明のメリット及び特徴、そして、これらを達成する方法は、添付した図面と共に詳細に後述される実施形態を参照することによって明確になるでだろう。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものであり、本発明は特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。よって、いくつかの実施形態において、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解釈されることを避けるために具体的に説明しないこととする。ここに説明され例示される各実施形態は、その相補的な実施形態も含むものである。明細書全体にかけて同一参照符号は同一構成要素を指称する。
【００１７】
本発明の実施形態に係る半導体集積回路素子は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサを含む。ここで、ＣＣＤはＣＭＯＳイメージセンサに比べて雑音（ｎｏｉｓｅ）が少なく画質が優れるが、高電圧を要求し工程単価が高い。ＣＭＯＳイメージセンサは、駆動方式が簡便であり多様なスキャニング（ｓｃａｎｎｉｎｇ）方式で具現することができる。また、信号処理回路を単一チップに集積することができ製品の小型化が可能であり、ＣＭＯＳ工程技術を互換して使用することができ製造単価を低減することができる。電力消耗も極めて少なく、バッテリ容量の制限的な製品に適用することができる。以下、本発明のイメージセンサでＣＭＯＳイメージセンサを例示して説明する。なお、本発明の技術的思想はそのままＣＣＤにも適用することができる。
【００１８】
図２は本発明に係るイメージセンサのブロックダイヤグラムである。
図２に示すように、本発明の一実施形態によるイメージセンサ２００は、アクティブピクセルセンサアレイ（ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｎｓｏｒ  ａｒｒａｙ、ＡＰＳ  ａｒｒａｙ）２４０からなるセンサ領域Ｓ、タイミングジェネレータ（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ）２１０、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）２２０、ロードライバ（ｒｏｗ  ｄｒｉｖｅｒ）２３０、ラッチ部（ｌａｔｃｈ）２７０及びコラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）２８０などのデジタル回路で構成されたデジタル領域Ｄ、及び相関二重サンプラ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ、ＣＤＳ）２５０、アナログデジタルコンバータ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）２６０などのアナログ回路で構成されたアナログ領域Ａを含む。
【００１９】
アクティブピクセルセンサアレイ２４０は、２次元的に配列された多数の単位画素を含む。多数の単位画素は光学画像を電気信号に変換する役割をする。アクティブピクセルセンサアレイ２４０は、ロードライバ２３０から画素選択信号ΦＲＯＷ、リセット信号ΦＲＳＴ、電荷送信信号ΦＴＧなど多数の駆動信号を受信して駆動される。また、変換された電気的信号は垂直信号ラインを通して相関二重サンプラ２５０に提供される。
タイミングジェネレータ２１０は、ローデコーダ２２０及びコラムデコーダ２８０にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
【００２０】
ロードライバ２３０は、ローデコーダ２２０でデコーディングされた結果に従って多数の単位画素を駆動するための多数の駆動信号をアクティブピクセルセンサアレイ２４０に提供する。一般的にマトリックス状に単位画素が配列された場合は各行ごとに駆動信号を提供する。
【００２１】
相関二重サンプラ２５０は、アクティブピクセルセンサアレイ２４０に形成された電気信号を垂直信号ラインによって受信して維持（ｈｏｌｄ）及びサンプリングする。すなわち、特定の基準電圧レベル（以下、‘雑音レベル（ｎｏｉｓｅ  ｌｅｖｅｌ）’）と形成された電気的信号による電圧レベル（以下、‘信号レベル’）を二重にサンプリングして雑音レベルと信号レベルとの差に相当する差レベルを出力する。
【００２２】
アナログデジタルコンバータ２６０は差レベルに相当するアナログ信号をデジタル信号に変換して出力する。
ラッチ部２７０は、前記アナログデジタルコンバータ２６０の出力信号であるデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号はコラムデコーダ２８０でデコーディング結果に従って順次に映像信号処理器（図示せず）に出力される。
【００２３】
また、前記のイメージセンサ２００は前記映像信号処理器（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ、ＩＳＰ）と共に同一チップに搭載されることもできる。この場合、前記映像信号処理器と前記映像信号処理器を駆動させるのに必要なメモリ、例えばＳＲＡＭまたはＲＯＭなどはデジタル回路で構成されたデジタル領域Ｄ内に提供することができる。
【００２４】
図３は本発明に係るイメージセンサの断面図である。図３を参照すると、アナログ領域Ａ、デジタル領域Ｄ及びセンサ領域Ｓを有する半導体基板３００の所定領域に素子分離膜３１０が提供されてアクティブ領域を画定する。前記素子分離膜３１０を有する基板３００内にウェル（ｗｅｌｌ）が提供される。前記ウェルは前記アナログ領域Ａ内に形成されたアナログ回路ウェル３２０ａ、前記デジタル領域Ｄ内に形成されたデジタル回路ウェル３２０ｄ及び前記センサ領域Ｓ内に形成されたセンサウェル３２０ｓを含むことができる。
【００２５】
前記アナログ回路ウェル３２０ａとデジタル回路ウェル３２０ｄはＮ型ウェルまたはＰ型ウェルとすることができる。例えば、ＮＭＯＳトランジスタが形成される領域ではＰ型ウェルを提供することができ、ＰＭＯＳトランジスタが形成される領域ではＮ型ウェルを提供することができる。
【００２６】
また、前記センサウェル３２０ｓはＰ型ウェルとすることができる。これはセンサ領域Ｓ内に形成されるトランジスタがＮＭＯＳトランジスタであり、光強度（ｌｉｇｈｔ  ｉｎｔｅｎｓｉｔｙ）に比例して発生する信号伝逹電荷（Ｃｈａｒｇｅ）として電子（Ｅｌｅｃｔｒｏｎｓ）を用いるからである。
【００２７】
必要に応じて、前記各アクティブ領域の表面にスレッショルド電圧を調整するための不純物領域がさらに提供されることができる。
前記センサ領域Ｓの前記半導体基板３００上にシリコン酸化膜（ＳｉＯ２）からなる第１ゲート絶縁膜３３６ｓが提供され、前記アナログ領域Ａの前記半導体基板３００上にシリコン酸化膜とシリコン酸窒化膜（ＳｉＯＮ）の複合膜からなる第２ゲート絶縁膜３３０ａが提供される。また前記デジタル領域Ｄの前記半導体基板３００上にシリコン酸窒化膜（ＳｉＯＮ）だけでなっている第３ゲート絶縁膜３３３ｄが形成される。
【００２８】
上述したように本実施形態によれば、前記第１ないし第３ゲート絶縁膜３３６ｓ、３３０ａ、３３３ｄは、それぞれ互いに異なる物質膜とすることができる。
前記デジタル領域Ｄに形成された第３ゲート絶縁膜３３３ｄの厚さは、前記センサ領域Ｓの第１ゲート絶縁膜３３６ｓとアナログ領域Ａの第２ゲート絶縁膜３３０ａよりも薄いことを特徴とする。
【００２９】
また、前記第２ゲート絶縁膜３３０ａは、前記第１ゲート絶縁膜３３６ｓと実質的に同じ厚さを有することができる。一方、前記第２ゲート絶縁膜３３０ａは前記第１ゲート絶縁膜３３６ｓよりも厚いことがある。また、前記第２ゲート絶縁膜３３０ａは前記第３ゲート絶縁膜３３３ｄよりも約２倍ないし４倍厚いことがある。本発明の一実施形態において、前記第１ゲート絶縁膜３３６ｓは約６０Å〜７５Åの厚さを有することができ、前記第２ゲート絶縁膜３３０ａは約５０Å〜８０Åの厚さを有することができ、前記第３ゲート絶縁膜３３３ｄは約２０Å以下の厚さを有することができる。
【００３０】
前記第１ないし第３ゲート絶縁膜３３６ｓ、３３０ａ、３３３ｄ上にそれぞれ第１ないし第３ゲートパターン３４６ｓ、３４０ａ、３４３ｄが提供される。前記第１ゲートパターン３４６ｓは前記センサ領域Ｓ内のアクティブ領域の上部を横切るように配置され、前記第２ゲートパターン３４０ａは前記アナログ領域Ａ内のアクティブ領域の上部を横切るように配置される。また、前記第３ゲートパターン３４３ｄは前記デジタル領域Ｄ内のアクティブ領域の上部を横切るように配置される。
【００３１】
ここで、前記アナログ領域Ａ内の前記第２ゲートパターン３４０ａは、前記デジタル領域Ｄ内の前記第３ゲートパターン３４３ｄより広い幅を有することができる。例えば、デザインルールが０．１５μｍであるイメージセンサにおいて前記第３ゲートパターン３４３ｄは約０．１５μｍの幅を有することができ、前記第２ゲートパターン３４０ａは約０．２５μｍ以上の幅を有することができる。
【００３２】
前記第１ゲートパターン３４６ｓの一側壁に隣接したアクティブ領域内にフォトダイオード領域３６０が提供され、前記フォトダイオード領域３６０内にＨＡＤ領域３７０が提供される。前記フォトダイオード領域３６０はＮ型不純物領域とすることができ、前記ＨＡＤ領域３７０はＰ型不純物領域とすることができる。
【００３３】
前記第１ないし第３ゲートパターン３４６ｓ、３４０ａ、３４３ｄの側壁上にスペーサ３５０を提供することができる。さらに、前記ＨＡＤ領域３７０はブロッキング層３５０ｂで覆われることができ、前記ブロッキング層３５０ｂは延長されて前記ＨＡＤ領域３７０に隣接した前記第１ゲートパターン３４６ｓの側壁を覆うことができる。前記ブロッキング層３５０ｂは前記スペーサ３５０と同一物質膜とすることができる。例えば、前記ブロッキング層３５０ｂ及び前記スペーサ３５０はシリコン窒化膜とすることができる。
【００３４】
前記第１ゲートパターン３４６ｓに隣接して前記ＨＡＤ領域３７０の反対側に位置したアクティブ領域内に低濃度ソース／ドレイン領域３８０ｓ及び高濃度ソース／ドレイン領域３９０ｓを提供することができる。前記低濃度ソース／ドレイン領域３８０ｓは前記第１ゲートパターン３４６ｓに自己整列され、前記高濃度ソース／ドレイン領域３９０ｓは前記第１ゲートパターン３４６ｓの側壁上の前記スペーサ３５０外側壁に自己整列される。結果的に、前記低濃度ソース／ドレイン領域３８０ｓは前記第１ゲートパターン３４６ｓの側壁上の前記スペーサ３５０下部に存在する。
【００３５】
さらに、前記アナログ領域Ａ内のアクティブ領域内に互いに離隔された一対の高濃度ソース／ドレイン領域３９０ａが提供され、前記第２ゲートパターン３４０ａは前記高濃度ソース／ドレイン領域３９０ａとの間のチャネル領域の上部に位置する。また、前記第２ゲートパターン３４０ａの両側壁上のスペーサ３５０下部にそれぞれ一対の低濃度ソース／ドレイン領域３８０ａが提供され、前記低濃度ソース／ドレイン領域３８０ａはそれぞれ前記高濃度ソース／ドレイン領域３９０ａと接する。同様に、前記デジタル領域Ｄ内のアクティブ領域内に互いに離隔された一対の高濃度ソース／ドレイン領域３９０ｄが提供され、前記第３ゲートパターン３４３ｄは前記高濃度ソース／ドレイン領域３９０ｄとの間のチャネル領域の上部に位置する。また、前記第３ゲートパターン３４３ｄの両側壁上のスペーサ３５０下部にそれぞれ一対の低濃度ソース／ドレイン領域３８０ｄが提供され、前記低濃度ソース／ドレイン領域３８０ｄはそれぞれ前記高濃度ソース／ドレイン領域３９０ｄと接する。
【００３６】
図４ないし図１３は、本発明に係るイメージセンサを製造する方法を説明するための断面図である。
図４を参照すると、アナログ領域Ａ、デジタル領域Ｄ及びセンサ領域Ｓを有する半導体基板３００を準備する。前記基板３００の所定領域に素子分離膜３１０を形成して前記アナログ領域Ａ、デジタル領域Ｄ及びセンサ領域Ｓ内にそれぞれアクティブ領域を画定する。前記素子分離膜３１０はトレンチ素子分離技術（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）を用いて形成することができる。
【００３７】
前記アナログ領域Ａの半導体基板３００内に不純物イオン４００を注入してアナログ回路ウェル３２０ａを形成し、前記デジタル領域Ｄ内の前記半導体基板３００内に不純物イオン４１０を注入してデジタル回路ウェル３２０ｄを形成する。また、前記センサ領域Ｓの前記半導体基板３００内に不純物イオン４２０を注入してセンサウェル３２０ｓを形成する。前記センサウェル３２０ｓはＰ型ウェルとすることができる。すなわち、前記不純物イオン４２０はホウ素（Ｂ）イオンのようなＰ型不純物イオンとすることができる。これは、前記センサ領域Ｓ内に形成される画素がＮＭＯＳトランジスタで構成されるからである。
【００３８】
前記アナログ回路ウェル３２０ａとデジタル回路ウェル３２０ｄはＮ型ウェルまたはＰ型ウェルとすることができる。前記アナログ回路ウェル３２０ａがＰ型ウェルの場合に前記アナログ回路ウェル３２０ａ内に前記アナログ回路を構成するＮＭＯＳトランジスタのソース／ドレイン領域を形成することができ、前記アナログ回路ウェル３２０ａがＮ型ウェルの場合に前記アナログ回路ウェル３２０ａ内に前記アナログ回路を構成するＰＭＯＳトランジスタのソース／ドレイン領域を形成することができる。同様に、前記デジタル回路ウェル３２０ｄがＰ型ウェルの場合に前記デジタル回路ウェル３２０ｄ内に前記デジタル回路を構成するＮＭＯＳトランジスタのソース／ドレイン領域を形成することができ、前記デジタル回路ウェル３２０ｄがＮ型ウェルの場合に前記デジタル回路ウェル３２０ｄ内に前記デジタル回路を構成するＰＭＯＳトランジスタのソース／ドレイン領域を形成することができる。
【００３９】
上述のＰ型ウェルはホウ素（Ｂ）イオンのようなＰ型不純物イオンを前記半導体基板３００内に約３×１０１３ａｔｏｍｓ／ｃｍ２のドーズ（ｄｏｓｅ）で注入して形成することができる。また、上述のＮ型ウェルはリン（Ｐ）イオンのようなＮ型不純物イオンを前記半導体基板３００内に約２×１０１３ａｔｏｍｓ／ｃｍ２のドーズ（ｄｏｓｅ）で注入して形成することができる。
【００４０】
図５を参照すると、前記ウェル３２０ｓ、３２０ａ、３２０ｄを有する基板上に第１ゲート絶縁膜３３６を形成する。前記第１ゲート絶縁膜３３６は前記半導体基板３００を酸素雰囲気下で熱酸化させて形成することができる。すなわち、前記第１ゲート絶縁膜３３６は熱酸化膜で形成することができる。
前記第１ゲート絶縁膜３３６上に第１ゲート導電膜を形成し、前記第１ゲート導電膜をパターニングして前記センサ領域Ｓを覆う第１ゲート導電膜パターン３４６を形成する。前記第１ゲート導電膜はポリシリコン膜で形成することができる。
【００４１】
図６を参照すると、第１ゲート絶縁膜３３６上に前記アナログ領域Ａを覆う第１フォトレジストパターン５００を形成する。前記第１フォトレジストパターン５００及び前記第１ゲート導電膜パターン３４６をエッチングマスクとして用いて前記デジタル領域Ｄ内の前記第１ゲート絶縁膜３３６を選択的に除去する。前記デジタル領域Ｄ内の前記第１ゲート絶縁膜３３６は湿式エッチングなどを用いて選択的に除去することができる。その結果、前記デジタル領域Ｄ内のアクティブ領域が露出され、前記センサ領域Ｓ内に第１ゲート絶縁膜パターン３３６ｓが形成される。また、前記アナログ領域Ａ内に前記第１ゲート絶縁膜３３６の一部からなる第２下部ゲート絶縁膜３３６ａが残存する。
【００４２】
図７を参照すると、前記第１フォトレジストパターン５００を除去する。前記第１フォトレジストパターン５００が除去された基板上に追加ゲート絶縁膜３３３を形成する。前記追加ゲート絶縁膜３３３はシリコン酸窒化膜で形成することができる。前記シリコン酸窒化膜は窒素原子（Ｎ）及び酸素原子（Ｏ）を含有するガスとともに前記基板を約６９０℃〜８５０℃の温度で熱処理して形成することができる。前記窒素原子及び酸素原子を含有するガスとしてはＮ２ＯガスまたはＮＯガスが用いられることができる。一方、前記シリコン酸窒化膜は窒素プラズマ処理（Ｎｉｔｒｏｇｅｎ  Ｐｌａｓｍａ  Ｔｒｅａｔｍｅｎｔ）工程を用いて形成することができる。
【００４３】
前記追加ゲート絶縁膜３３３を形成する間、前記第１ゲート導電膜パターン３４６は前記センサ領域Ｓ内の前記第１ゲート絶縁膜パターン３３６ｓが窒素雰囲気に露出することを防止する。よって、前記追加ゲート絶縁膜３３３をシリコン酸窒化膜で形成しても、前記第１ゲート絶縁膜パターン３３６ｓが窒化されることを防止することができる。言い替えれば、前記第１ゲート導電膜パターン３４６は前記追加ゲート絶縁膜３３３を形成する間に前記第１ゲート絶縁膜パターン３３６ｓ内にトラップサイトが形成されることを防止することができる。
【００４４】
結果的に、前記センサ領域Ｓ内に前記第１ゲート絶縁膜パターン３３６ｓが残存し、前記アナログ領域Ａ内に前記第２下部ゲート絶縁膜３３６ａ及びその上の前記追加ゲート絶縁膜３３３で構成された第２ゲート絶縁膜３３０ａが形成される。また、前記デジタル領域Ｄ内のアクティブ領域上に前記追加ゲート絶縁膜３３３だけが残存する。すなわち、前記センサ領域Ｓ内に純粋なシリコン酸化膜からなる第１ゲート絶縁膜が形成されることができ、前記アナログ領域Ａ内にシリコン酸化膜及びシリコン酸窒化膜からなる第２ゲート絶縁膜を形成することができる。また、前記デジタル領域Ｄ内にシリコン酸窒化膜からなる第３ゲート絶縁膜３３３ｄを形成することができる。
【００４５】
図８を参照すると、前記追加ゲート絶縁膜３３３上に第２ゲート導電膜を形成する。前記第２ゲート導電膜はポリシリコン膜で形成することができる。一方、前記第２ゲート導電膜はポリシリコン膜及び金属シリサイド膜を順に積層させて形成することができる。前記第２ゲート導電膜をパターニングして前記アナログ領域Ａ及びデジタル領域Ｄを覆う第２ゲート導電膜パターン３４０を形成する。
【００４６】
図９を参照すると、前記第１及び第２ゲート導電膜パターン３４６、３４０を、写真／エッチング工程を用いてパターニングして第１ないし第３ゲートパターン３４６ｓ、３４０ａ、３４３ｄを形成する。前記第１ないし第３ゲートパターン３４６ｓ、３４０ａ、３４３ｄはそれぞれ前記センサ領域Ｓのアクティブ領域、前記アナログ領域Ａのアクティブ領域、及び前記デジタル領域Ｄのアクティブ領域の上部を横切るように形成される。
【００４７】
前記アナログ領域Ａ内に形成された前記第２ゲートパターン３４０ａの幅Ｗａは前記デジタル領域Ｄ内に形成された前記第３ゲートパターン３４３ｄの幅Ｗｄよりも大きくなることができる。例えば、デザインルールが０．１５μｍであるイメージセンサで前記第３ゲートパターン３４３ｄは約０．１５μｍの幅を有するように形成することができ、前記第２ゲートパターン３４０ａは約０．２５μｍまたはその以上の幅を有するように形成することができる。
【００４８】
図１０を参照すると、前記ゲートパターン３４６ｓ、３４０ａ、３４３ｄを有する基板上に第２フォトレジストパターン６００を形成する。前記第２フォトレジストパターン６００は前記第１ゲートパターン３４６ｓの一側壁に隣接した前記センサウェル３２０ｓを露出させる開口部を有するように形成される。
【００４９】
前記第２フォトレジストパターン６００をイオン注入マスクとして用いて前記センサウェル３２０ｓ内にリン（Ｐ）イオンまたは砒素（Ａｓ）イオンのようなＮ型の不純物イオン７００を注入してＮ型のフォトダイオード３６０を形成する。続いて、前記第２フォトレジストパターン６００及び前記第１ゲートパターン３４６ｓをイオン注入マスクとして用いて前記フォトダイオード３６０内にホウ素（Ｂ）イオンまたは弗化ホウ素（ＢＦ２）イオンのようなＰ型不純物イオン７５０を注入してＰ型のＨＡＤ領域３７０を形成する。前記ＨＡＤ領域３７０は前記第２フォトレジストパターン６００と異なるフォトレジストパターンをイオン注入マスクとして用いて形成することができる。
【００５０】
図１１を参照すると、前記第２フォトレジストパターン６００を除去する。前記第２フォトレジストパターン６００が除去された基板上に第３フォトレジストパターン８００を形成する。前記第３フォトレジストパターン８００は前記ＨＡＤ領域３７０及びこれに隣接した前記第１ゲートパターン３４６ｓの少なくとも一部を覆うように形成することができる。前記第１ゲートパターン３４６ｓは単位画素の送信ゲートパターンに相当する。前記第３フォトレジストパターン８００をイオン注入マスクとして用いて前記ウェル３２０ｓ、３２０ａ、３２０ｄ内に不純物イオン９００を注入して低濃度ソース／ドレイン領域３８０ａ、３８０ｄ、３８０ｓを形成する。前記不純物イオン９００は約１×１０１３ａｔｏｍｓ／ｃｍ２〜５×１０１４ａｔｏｍｓ／ｃｍ２のドーズに注入することができる。前記不純物イオン９００はリン（Ｐ）イオンまたは砒素（Ａｓ）イオンのようなＮ型不純物イオンとすることができる。この場合、前記センサ領域ＳにはもちろんＮＭＯＳトランジスタが形成され、前記アナログ領域Ａ及び前記デジタル領域Ｄ内にもＮＭＯＳトランジスタが形成される。
【００５１】
一方、図に示してないが、前記アナログ領域Ａ及びデジタル領域Ｄ内のＰＭＯＳトランジスタを形成するためには前記アナログ領域Ａ及びデジタル領域ＤのＰＭＯＳトランジスタ領域内に選択的にホウ素（Ｂ）イオンまたは弗化ホウ素（ＢＦ２）イオンのようなＰ型不純物イオンを注入することができる。この場合、Ｐ型の低濃度ソース／ドレイン領域が形成することができる。
【００５２】
前記低濃度ソース／ドレイン領域３８０ａ、３８０ｄ、３８０ｓは前記ゲートパターン３４０ａ、３４３ｄ、３４６ｓに自己整列（Ｓｅｌｆ−ａｌｉｇｎ）できるように形成される。
図１２を参照すると、前記第３フォトレジストパターン８００を除去する。前記第３フォトレジストパターン８００が除去された基板の全面上にシリコン窒化膜のような絶縁膜を形成する。前記絶縁膜上に図１１の第３フォトレジストパターン８００と同じ形態を有する第４フォトレジストパターン８００ａを形成する。続いて、前記第４フォトレジストパターン８００ａをエッチングマスクとして用いて前記絶縁膜を異方性エッチングする。その結果、前記ゲートパターン３４０ａ、３４３ｄ、３４６ｓの側壁上にスペーサ３５０が形成され、前記ＨＡＤ領域３７０及びこれに隣接した前記第１ゲートパターン３４６ｓの一側壁を覆うブロッキング層３５０ｂが形成される。前記ブロッキング層３５０ｂは前記スペーサ３５０を形成する間に金属イオンのような不純物が前記フォトダイオード３６０内に流入することを防止するために形成される。
【００５３】
図１３を参照すると、前記第４フォトレジストパターン８００ａ、前記ゲートパターン３４０ａ、３４３ｄ、３４６ｓ及び前記スペーサ３５０をイオン注入マスクとして用いて前記ウェル３２０ｓ、３２０ａ、３２０ｄ内に不純物イオン１０００を注入して高濃度ソース／ドレイン領域３９０ａ、３９０ｄ、３９０ｓを形成する。前記不純物イオン１０００は約１×１０１５ａｔｏｍｓ／ｃｍ２〜９×１０１５ａｔｏｍｓ／ｃｍ２のドーズに注入することができる。前記不純物イオン１０００はリン（Ｐ）イオンまたは砒素（Ａｓ）イオンのようなＮ型の不純物イオンとすることができる。この場合、前記センサ領域Ｓは前記アナログ領域Ａ及び前記デジタル領域Ｄ内にＮＭＯＳトランジスタが形成される。
一方、前記ブロッキング層３５０ｂが前記不純物イオン１０００の注入の間に、イオン注入マスクとして十分な厚さで形成された場合には、前記不純物イオン１０００は前記第４フォトレジストパターン８００ａを除去した後に注入することもできる。
【００５４】
図には示さなかったが、前記アナログ領域Ａ及びデジタル領域Ｄ内のＰＭＯＳトランジスタを形成するためには前記アナログ領域Ａ及びデジタル領域ＤのＰＭＯＳトランジスタ領域内に選択的にホウ素（Ｂ）イオンまたは弗化ホウ素（ＢＦ２）イオンのようなＰ型不純物イオンを注入することができる。この場合、Ｐ型の高濃度ソース／ドレイン領域が形成することができる。
【００５５】
前記高濃度ソース／ドレイン領域３９０ａ、３９０ｄ、３９０ｓは前記スペーサ３５０に自己整列（Ｓｅｌｆ−ａｌｉｇｎ）できるように形成される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本明細書に記載された用語及び表現は、記述の目的として使われたものであり、如何なる制限を有するものではなく、このような用語及び表現の使用は、図示、また記載された構成要素またはその一部の等価物を排除しようとするものではなく、請求された発明の範疇内で多様な変形が可能である。したがって、上述した実施形態はあらゆる面で例示的であり、限定的なものではない。
【図面の簡単な説明】
【００５６】
【図１】従来のイメージセンサの断面図である。
【図２】本発明に係るイメージセンサのブロックダイヤグラムである。
【図３】本発明に係るイメージセンサの断面図である。
【図４】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図５】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図６】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図７】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図８】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図９】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図１０】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図１１】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図１２】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【図１３】本発明に係るイメージセンサを製造する方法を説明するための断面図である。
【符号の説明】
【００５７】
３００  半導体基板
３１０  素子分離膜
３２０ａ，３２０ｄ，３２０ｓ  ウェル
３３０ａ  第２ゲート酸化膜
３３３ｄ  第３ゲート酸化膜
３３６ｓ  第１ゲート酸化膜
３４０ａ，３４３ｄ，３４６ｓ  ゲートパターン
３５０  スペーサ
３５０ｂ  ブロッキング層
３６０  フォトダイオード
３７０  ＨＡＤ領域
３８０ａ，３８０ｄ，３８０ｓ  低濃度領域
３９０ａ，３９０ｄ，３９０ｓ  高濃度領域
【図１】
2007027711.tif 000003
【図２】
2007027711.tif 000004
【図３】
2007027711.tif 000005
【図４】
2007027711.tif 000006
【図５】
2007027711.tif 000007
【図６】
2007027711.tif 000008
【図７】
2007027711.tif 000009
【図８】
2007027711.tif 000010
【図９】
2007027711.tif 000011
【図１０】
2007027711.tif 000012
【図１１】
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【図１２】
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【図１３】
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