(57)【要約】【課題】強誘電膜上で貴金属膜の蒸着率を向上させうる物質膜の形成方法、この方法を利用した強誘電膜キャパシタの製造方法及びこの方法で形成された強誘電膜キャパシタ、このような強誘電膜キャパシタを備える半導体メモリ装置及びその製造方法を提供する。【解決手段】強誘電膜を形成する工程と、強誘電膜をシードプラズマに露出させる工程と、強誘電膜の前記シードプラズマに露出された領域上に、シードプラズマのソース物質を含む物質膜を形成する工程と、を含をことを特徴とする物質膜の形成方法である。【選択図】図３Ｃ
2007027739.tif 000002
【特許請求の範囲】
【請求項１】
強誘電膜を形成する工程と、
前記強誘電膜をシードプラズマに露出させる工程と、
前記強誘電膜の前記シードプラズマに露出された領域上に、前記シードプラズマのソース物質を含む物質膜を形成する工程と、を含むことを特徴とする物質膜の形成方法。
【請求項２】
前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つで形成することを特徴とする請求項１に記載の物質膜の形成方法。
【請求項３】
前記物質膜は、原子層の積層方法で形成することを特徴とする請求項１に記載の物質膜の形成方法。
【請求項４】
前記シードプラズマは、ＩｒプラズマまたはＳＲＯプラズマ（但し、ＳＲＯはＳｒ(a)Ｒｕ(1-a)Ｏｘを表し、ｘの値は２＜ｘ≦３を満たす。以下同様）であることを特徴とする請求項１に記載の物質膜の形成方法。
【請求項５】
前記物質膜は、Ｉｒ膜、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜、ＳＲＯ膜、ＩｒＯｘ膜（但し、ｘの値は１≦ｘ≦２を満たす。以下同様）、ＲｕＯｘ膜及びＲｈＯｘ膜からなる群から選択された何れか一つで形成することを特徴とする請求項１に記載の物質膜の形成方法。
【請求項６】
前記シードプラズマは、５秒〜１０秒間露出させることを特徴とする請求項４に記載の物質膜の形成方法。
【請求項７】
下部電極を形成する工程と、
前記下部電極上に強誘電膜を形成する工程と、
前記強誘電膜をシードプラズマに露出させる工程と、
前記強誘電膜の前記シードプラズマに露出された領域上に上部電極を形成するが、
前記上部電極は、前記シードプラズマのソース物質を含む物質膜で形成する工程と、を含むことを特徴とするキャパシタの製造方法。
【請求項８】
前記下部電極は、所定の深さ及び幅を有するトレンチが形成された基板上に形成するが、前記トレンチの側壁及び底部を覆うように形成することを特徴とする請求項７に記載のキャパシタの製造方法。
【請求項９】
前記トレンチの幅は、０.３９μｍより狭いことを特徴とする請求項８に記載のキャパシタの製造方法。
【請求項１０】
前記上部電極は、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ及びＲｈＯｘからなる群から選択された何れか一つを使用して、原子層の蒸着方法で形成することを特徴とする請求項７に記載のキャパシタの製造方法。
【請求項１１】
前記シードプラズマは、ＩｒプラズマまたはＳＲＯプラズマであることを特徴とする請求項７に記載のキャパシタの製造方法。
【請求項１２】
前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つで形成することを特徴とする請求項７に記載のキャパシタの製造方法。
【請求項１３】
前記シードプラズマは、５秒〜１０秒間露出させることを特徴とする請求項７に記載のキャパシタの製造方法。
【請求項１４】
下部電極、強誘電膜及び上部電極を備えるキャパシタであって、
前記下部電極は、所定の幅及び深さを有するトレンチが形成された基板上に存在するが、
前記下部電極は、前記トレンチの側壁及び底部を覆い、
前記トレンチの幅は、０.３９μｍより狭く、
前記上部電極は、前記強誘電膜の前記トレンチの内側に形成された部分全体を覆うことを特徴とするキャパシタ。
【請求項１５】
前記下部電極及び上部電極のうち少なくとも何れか一つは、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ及びＲｈＯｘからなる群から選択された何れか一つで形成された電極であることを特徴とする請求項１４に記載のキャパシタ。
【請求項１６】
前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つであることを特徴とする請求項１４に記載のキャパシタ。
【請求項１７】
下部電極、強誘電膜及び上部電極が順次に積層されたキャパシタとトランジスタとを備える半導体メモリ装置において、
前記下部電極は、所定の幅及び深さを有するトレンチが形成された基板上に存在するが、
前記下部電極は、前記トレンチの側壁及び底部を覆い、
前記トレンチの幅は、０.３９μｍより狭く、
前記上部電極は、前記強誘電膜の前記トレンチの内側に形成された部分全体を覆うことを特徴とする半導体メモリ装置。
【請求項１８】
前記下部電極及び上部電極のうち少なくとも何れか一つは、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ及びＲｈＯｘからなる群から選択された何れか一つで形成された電極であることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つであることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
キャパシタ及びトランジスタを備える半導体メモリ装置の製造方法において、
前記トランジスタに連結されるように下部電極を形成する工程と、
前記下部電極上に強誘電膜を形成する工程と、
前記強誘電膜をシードプラズマに露出させる工程と、
前記強誘電膜の前記シードプラズマに露出された領域上に上部電極を形成するが、
前記上部電極は、前記シードプラズマのソース物質を含む物質膜で形成することを特徴とする半導体メモリ装置の製造方法。
【請求項２１】
前記下部電極は、所定の深さ及び幅を有するトレンチが形成された基板上に形成するが、前記トレンチの側壁及び底部を覆うように形成することを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
【請求項２２】
前記トレンチの幅は、０.３９μｍより狭いことを特徴とする請求項２１に記載の半導体メモリ装置の製造方法。
【請求項２３】
前記上部電極は、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ及びＲｈＯｘからなる群から選択された何れか一つを使用して、原子層の蒸着方法で形成することを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
【請求項２４】
前記シードプラズマは、ＩｒプラズマまたはＳＲＯプラズマであることを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
【請求項２５】
前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つで形成することを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
【請求項２６】
前記シードプラズマは、５秒〜１０秒間露出させることを特徴とする請求項２０に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物質膜の蒸着方法に係り、さらに詳細には、強誘電膜上で貴金属膜の蒸着率を向上させうる物質膜の形成方法と、この方法を利用した強誘電膜キャパシタの製造方法及びこの方法で形成された強誘電膜キャパシタと、このような強誘電膜キャパシタを備える半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、揮発性であり、かつ読み取り及び書き込み可能なＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、不揮発性であり、かつ読み取りのみが可能なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに、大きく分けられる。
【０００３】
ＲＡＭには、多様な種類があるが、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が最も広く知られている。ＤＲＡＭは、集積度が高いだけでなく、高速動作が可能であるという利点があるが、揮発性であり、動作中に周期的なリフレッシュ過程が必要であるという短所を有している。しかし、最近、ＤＲＡＭの利点はそのまま有し、ＤＲＡＭの前記短所は解消した不揮発性メモリ素子が紹介されている。このような不揮発性メモリ素子における、ＤＲＡＭのキャパシタとして、誘電体を、高誘電定数を有する誘電体に代替した強誘電体ＲＡＭ（Ｆｅｒｒｉｅｌｅｃｔｒｉｃ  ＲＡＭ）をはじめとして、ＤＲＡＭのキャパシタを磁気トンネル接合セルに代替した磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＤＲＡＭのキャパシタを相転移層に代替したＰＲＡＭ（Ｐｈａｓｅ  ＲＡＭ）などがある。
【０００４】
一方、ＤＲＡＭ及びＦＲＡＭでそれぞれの単位セルは、一つのトランジスタ及び一つのキャパシタを備える。したがって、ＤＲＡＭ及びＦＲＡＭは、データの揮発如何の差があるだけであり、構成は同じである。
【０００５】
キャパシタの静電容量は、電極と誘電体との接触面積に比例し、上下部電極の間隔に反比例する。そして、ＤＲＡＭ及びＦＲＡＭの集積度が高まるというのは、キャパシタが形成される面積が狭くなるということを意味する。結局、ＤＲＡＭ及びＦＲＡＭの集積度は高め、キャパシタの静電容量は十分に確保するためには、キャパシタを３次元構造に形成することが不回避である。これにより、シリンダ型の３次元キャパシタが登場している。ＤＲＡＭ及びＦＲＡＭで、キャパシタを３次元構造に形成しつつ、所望の集積度のメモリ装置を得ることができる。しかし、キャパシタが３次元構造を有するというのは、キャパシタの構造がはるかに複雑になったということを意味する。したがって、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法のような既存の蒸着方法では、高集積度のＤＲＡＭ及びＦＲＡＭの３次元構造を有するキャパシタを形成し難い。これにより、原子単位で物質膜を積層できる原子層積層（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）方法が開発された。ＡＬＤ方法を利用すれば、既存の物質膜の蒸着方法を利用するよりステップカバリッジに優れた物質膜を形成でき、既存の物質膜の蒸着方法で形成できない複雑な構造の下部膜上にも物質膜を蒸着できる。
【０００６】
ところが、３次元構造を有する強誘電膜上に電極を形成する過程で、現在のＡＬＤ方法の問題点が現れている。
【０００７】
具体的に、トレンチ構造に形成された強誘電膜、例えば、ＰＺＴ(Ｐｌｕｍｂｕｍ−Ｚｉｒｃｏｎａｔｅ−Ｔｉｔａｎａｔｅ）膜上に従来のＡＬＤ方法を利用して所定の貴金属、例えば、イリジウム（Ｉｒ）で上部電極を形成する場合において、従来のＡＬＤ方法は、トレンチとトレンチとの間の平坦な強誘電膜上にはＩｒを形成するが、トレンチの内側にはＩｒを形成できないなど、３次元構造の強誘電膜上に優れたステップカバリッジを有する上部電極を形成できない。これについての一例が、図１に示されている。
【０００８】
図１は、従来のＡＬＤ方法を利用してＰＺＴ膜１０上にＩｒ膜１２を形成した場合を示すＳＴＥＭ写真である。図１に示すように、トレンチ１４の間のＰＺＴ膜１０の平坦な部分上には、Ｉｒ膜１２が均一な厚さに形成されているが、トレンチ１４の内側、すなわち、内壁及び底部上でＩｒ膜１２は存在しない。このような結果は、従来のＡＬＤ方法で、トレンチ構造を有するＰＺＴ膜１０上にＩｒ膜１２を形成する場合、Ｉｒ膜１２は、トレンチ１４の内部で切断されることを意味する。図１で参照番号８は、Ｉｒで形成された下部電極を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前述した従来の技術の問題点を改善するためのものであって、強誘電膜上に貴金属の蒸着率を向上させうる物質膜の形成方法を提供するところにある。
【００１０】
本発明が解決しようとする他の技術的課題は、前記物質膜の形成方法を利用して、上部電極のステップカバリッジに優れており、大きな静電容量を確保でき、３次元構造を有する強誘電膜キャパシタの製造方法を提供するところにある。
【００１１】
本発明が解決しようとするさらに他の技術的課題は、この製造方法で形成された強誘電膜キャパシタを提供するところにある。
【００１２】
本発明が解決しようとするさらに他の技術的課題は、前記強誘電膜キャパシタを備えて、高集積度及び高信頼性を得ることができる半導体メモリ装置とその製造方法とを提供するところにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を解決するために、本発明は、強誘電膜を形成する工程と、前記強誘電膜をシードプラズマに露出させる工程と、前記強誘電膜の前記シードプラズマに露出された領域上に、前記シードプラズマのソース物質を含む物質膜を形成する工程と、を含むことを特徴とする物質膜の形成方法を提供する。
【００１４】
この方法で、前記強誘電膜は、ＰＺＴ膜、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜からなる群から選択された何れか一つで形成できる。そして、前記物質膜は、原子層の積層方法で形成できる。また、前記シードプラズマは、ＩｒプラズマまたはＳＲＯプラズマ（但し、ＳＲＯはＳｒ(a)Ｒｕ(1-a)Ｏｘを表し、この時のｘの値は２＜ｘ≦３を満たす。以下同様）でありうる。また、前記物質膜は、Ｉｒ膜、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜、ＳＲＯ膜、ＩｒＯｘ膜（但し、ｘの値は１≦ｘ≦２を満たす。以下同様）、ＲｕＯｘ膜及びＲｈＯｘ膜からなる群から選択された何れか一つで形成できる。また、前記シードプラズマは、５秒〜１０秒間露出させうる。
【００１５】
前記他の技術的課題を解決するために、本発明は、下部電極を形成する工程と、前記下部電極上に強誘電膜を形成する工程と、前記強誘電膜をシードプラズマに露出させる工程と、前記強誘電膜の前記シードプラズマに露出された領域上に上部電極を形成するが、前記上部電極は、前記シードプラズマのソース物質を含む物質膜で形成する工程と、を含むことを特徴とするキャパシタの製造方法を提供する。
【００１６】
この製造方法で、前記下部電極は、所定の深さ及び幅を有するトレンチが形成された基板上に形成するが、前記トレンチの側壁及び底部を覆うように形成できる。このとき、前記トレンチの幅は、０.３９μｍより狭く形成できる。また、前記上部電極及び下部電極のうち少なくとも何れか一つは、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ及びＲｈＯｘからなる群から選択された何れか一つを使用して原子層の蒸着方法で形成できる。
【００１７】
前記シードプラズマ及び強誘電膜は、前述したような多様な物質で形成でき、前記シードプラズマの露出時間も同じである。
【００１８】
前記さらに他の技術的課題を解決するために、本発明は、下部電極、強誘電膜及び上部電極が順次に積層されたキャパシタとトランジスタとを備える半導体メモリ装置において、前記下部電極は、所定の幅及び深さを有するトレンチが形成された基板上に存在するが、前記下部電極は、前記トレンチの側壁及び底部を覆い、前記トレンチの幅は、０.３９μｍより狭く、前記上部電極は、前記強誘電膜の前記トレンチの内側に形成された部分全体を覆うことを特徴とするキャパシタを提供する。
【００１９】
このキャパシタで、前記下部電極及び上部電極のうち少なくとも何れか一つを構成する物質と、前記強誘電膜を構成する物質とは、前記製造方法と同じでありうる。
【００２０】
前記さらに他の技術的課題を解決するために、本発明は、下部電極、強誘電膜及び上部電極が順次に積層されたキャパシタ及びトランジスタを備える半導体メモリ装置において、前記下部電極は、所定の幅及び深さを有するトレンチが形成された基板上に存在するが、前記下部電極は、前記トレンチの側壁及び底部を覆い、前記トレンチの幅は、０.３９μｍより狭く、前記上部電極は、前記強誘電膜の前記トレンチの内側に形成された部分全体を覆うことを特徴とする半導体メモリ装置を提供する。
【００２１】
このようなメモリ装置で、前記下部電極及び上部電極のうち少なくとも何れか一つと前記強誘電膜とは、前記キャパシタの製造方法と同じでありうる。
【００２２】
前記さらに他の技術的課題を解決するために、本発明は、キャパシタ及びトランジスタを備える半導体メモリ装置の製造方法において、前記トランジスタに連結されるように下部電極を形成する工程、前記下部電極上に強誘電膜を形成する工程、前記強誘電膜をシードプラズマに露出させる工程、及び前記強誘電膜の前記シードプラズマに露出された領域上に上部電極を形成するが、前記上部電極は、前記シードプラズマのソース物質を含む物質膜で形成する工程と、を含むことを特徴とする半導体メモリ装置の製造方法を提供する。
【００２３】
この製造方法で、前記下部電極は、所定の深さ及び幅を有するトレンチが形成された基板上に形成するが、前記トレンチの側壁及び底部を覆うように形成できる。そして、前記トレンチの幅は、０.３９μｍより狭くてもよい。
【００２４】
前記上部電極及び下部電極は、前記半導体メモリ装置で言及した通りでありうる。また、前記シードプラズマに関連した事項及び前記強誘電膜も、前述した通りでありうる。
【００２５】
このような本発明を利用すれば、強誘電膜の形態に関係なく、前記強誘電膜の露出された全領域上に貴金属の上部電極を形成できる。したがって、前記強誘電膜及び前記上部電極の接触面積を広く確保できるので、強誘電膜キャパシタの静電容量を十分に確保できる。また、本発明の半導体メモリ装置の製造方法では、前記のように強誘電膜キャパシタを形成する。したがって、本発明の半導体メモリ装置の製造方法を利用すれば、十分な静電容量を有する強誘電膜キャパシタを備えうるので、半導体メモリ装置の動作信頼性を向上させうる。
【発明の効果】
【００２６】
本発明は、強誘電膜の幾何学的な形態に関係なく、強誘電膜の露出された領域上に貴金属からなる上部電極を切断せずに形成できる。したがって、前記強誘電膜と前記上部電極との接触面積を広く確保できるので、強誘電膜キャパシタの静電容量を十分に確保できる。また、本発明の半導体メモリ装置の製造方法では、前述したように、強誘電膜キャパシタを形成する。したがって、本発明の半導体メモリ装置の製造方法を利用すれば、十分な静電容量を有する強誘電膜キャパシタを備えうるので、半導体メモリ装置の動作信頼性を高めうる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態による物質膜の形成方法、この方法を利用した強誘電膜キャパシタの製造方法及びこの方法で形成された強誘電膜キャパシタ、このような強誘電膜キャパシタを備える半導体メモリ装置及びその製造方法を、図面を参照して詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されている。
【００２８】
まず、本発明の実施形態による物質膜の形成方法について説明する。
【００２９】
図２に示すように、本発明の物質膜の形成方法は、第１工程２０、第２工程２２及び第３工程２４を含む。第１工程２０で、強誘電膜を平坦に形成する。このとき、前記強誘電膜は、ＰＺＴ膜で形成することが望ましいが、他の強誘電膜、例えば、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜などからなる群から選択された何れか一つで形成してもよい。第２工程２２で、所定時間、例えば、５秒〜１０秒間前記強誘電膜をシードプラズマに露出させる。前記シードプラズマは、後続工程で強誘電膜上に形成される物質をソースガスとして使用するプラズマである。例えば、後続工程で、前記強誘電膜上に形成される物質膜がＩｒ膜またはＳＲ０膜である場合、前記シードプラズマは、ＩｒプラズマまたはＳＲＯプラズマでありうる。このようなプラズマは、スパッタ装備を利用して形成できる。
【００３０】
第３工程２４で、前記シードプラズマに露出された前記強誘電膜上に前記シードとして使用された物質を含む物質膜を形成する。このとき、前記物質膜としては、Ｉｒ膜が望ましいが、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜、ＳＲＯ膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｈＯｘ膜などからなる群から選択された何れか一つで形成してもよい。
【００３１】
図３Ａないし図３Ｄは、このような物質膜の形成方法を工程別に示す断面図である。
【００３２】
図３Ａないし図３Ｄに示すように、平坦な誘電膜３０の上面をシードプラズマ３２に露出させる。誘電膜３０の上面がシードプラズマ３２に露出されつつ、図３Ｃに示すように、誘電膜３０の上面に核３４が形成される。核３４は、誘電膜３０のシードプラズマ３２に露出された上面全体に均一に分布する。次いで、このような誘電膜３０上にＡＬＤ方法を利用して、核３４のような物質を蒸着する。このとき、前記物質は、核３４を中心に成長する。その結果、誘電膜３０上に、図３Ｄに示すように、所定厚さの物質膜３６が形成される。物質膜３６は、Ｉｒ膜が望ましく、前述した他の膜でありうる。
【００３３】
本発明者は、このような本発明の物質膜の形成方法の優秀性を検証するための第１実験を実施した。
【００３４】
前記第１実験は、次の４つの場合に分けて実施した。
【００３５】
第１の場合では、シリコン酸化膜（ＳｉＯｘ）を平坦に形成した後、前記シリコン酸化膜上にＩｒ膜を形成した。
【００３６】
第２の場合では、シードプラズマに露出させていないＰＺＴ膜上にＩｒ膜を形成した。
【００３７】
第３の場合では、強誘電膜としてＰＺＴ膜を使用し、ＰＺＴ膜の上面を５秒間Ｉｒプラズマに露出させた後、前記ＰＺＴ膜の上面にＩｒ膜を形成した。
【００３８】
第４の場合では、前記第３の場合と同じくＩｒ膜を形成したが、Ｉｒプラズマの露出時間を１０秒にした。
【００３９】
前記第１の場合ないし第４の場合で、Ｉｒ膜は、何れもＡＬＤ方法を利用して同じ時間形成した。
【００４０】
図４Ａないし図４Ｄは、前記第１実験の結果を示す。これらの図面に示されたＡＬＤ  Ｉｒは、ＡＬＤ方法で形成されたＩｒ膜を示し、その側に示された数値は、Ｉｒ膜の厚さを示す。そして、図４Ｃ及び図４Ｄにそれぞれ示された５秒（ｓｅｃｏｎｄ）及び１０秒（ｓｅｃｏｎｄ）は、Ｉｒプラズマに対する露出時間を表す。
【００４１】
図４Ａは、前記第１の場合についての結果であり、図４Ｂは、前記第２の場合についてのものである。そして図４Ｃ及び図４Ｄは、それぞれ前記第３場合及び第４の場合についてのものである。
【００４２】
図４Ａ及び図４Ｂを比較すると、Ｉｒプラズマに露出させていないＰＺＴ膜よりはＳｉＯｘ上でＩｒ膜はさらに良好に形成されるということが分かる。しかし、図４Ａ及び図４Ｃまたは図４Ｄを比較すると、ＳｉＯｘ上に形成されたＩｒ膜は、28.７ｎｍ程度である一方、Ｉｒプラズマに５秒及び１０秒間露出させたＰＺＴ膜上に形成されたＩｒ膜の厚さは、３０.８ｎｍ、３９.０ｎｍであり、Ｉｒプラズマに露出させたＰＺＴ膜上に形成されたＩｒ膜が、前記ＳｉＯｘ上に形成されたＩｒ膜より厚いということが分かる。また、図４Ｃ及び図４Ｄを比較すると、ＰＺＴ膜をＩｒプラズマに露出させる時間が長いほど、ＰＺＴ膜上に形成されるＩｒ膜の厚さはさらに厚いということが分かる。図５は、このような結果を要約して示す。
【００４３】
図５で、横軸は、Ｉｒ酸化膜が形成される物質膜の種類を表すが、ＰＺＴは、Ｉｒプラズマに露出させていないＰＺＴ膜（以下、第１ＰＺＴ膜）を表し、ＰＺＴ（５秒）は、Ｉｒプラズマに５秒間露出させたＰＺＴ膜（以下、第２ＰＺＴ膜）を表し、ＰＺＴ（１０秒）は、Ｉｒプラズマに１０秒間露出させたＰＺＴ膜（以下、第３ＰＺＴ膜）を表す。図５で、縦軸は、前記物質膜上に形成されるＩｒ膜の厚さを表す。
【００４４】
図５に示すように、前記第１実験で、前記第１ＰＺＴ膜上に形成されたＩｒ膜は、ＳｉＯｘ上に形成されたＩｒ膜より２１％程度薄く、前記第２ＰＺＴ膜上に形成されたＩｒ膜は、前記ＳｉＯｘ上に形成されたＩｒ膜より８％程度より厚いということが分かる。そして、前記第３ＰＺＴ膜上に形成されたＩｒ膜は、前記ＳｉＯｘ上に形成されたＩｒより３５％さらに厚いということが分かる。前記第１ＰＺＴ膜上に形成されたＩｒ膜を基準とする場合、前記第２ＰＺＴ膜上に形成されたＩｒ膜は、前記第１ＰＺＴ膜上に形成されたものより３６％程度さらに厚く、前記第３ＰＺＴ膜上に形成されたＩｒ膜は、前記第１ＰＺＴ膜上に形成されたものより７２％程度さらに厚い。
【００４５】
以下では、前述した本発明の物質膜の形成方法の技術的思想を利用して形成した、強誘電膜を含む本発明の実施形態によるキャパシタを、図６を参照して説明する。
【００４６】
図６に示すように、基板４０に所定の幅Ｗ１を有するトレンチ４２が形成されている。幅Ｗ１は、０．３９μｍより狭くてもよいが、望ましくは、０.３２μｍでありうる。基板４０は、絶縁層でありうる。基板４０上にトレンチ４４の側壁及び底部を覆う下部膜４４が存在する。下部膜４４は、下部電極として使用される。下部膜４４は、Ｉｒ膜が望ましいが、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜、ＳＲＯ膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｈＯｘ膜などからなる群から選択された何れか一つであってもよい。下部膜４４のあらゆる領域上に、強誘電膜としてＰＺＴ膜４６が形成されている。ＰＺＴ膜４６は、他の強誘電膜、例えば、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜などからなる群から選択された何れか一つに代替してもよい。ＰＺＴ膜４６のあらゆる領域上に上部膜４８が存在する。上部膜４８は、キャパシタの上部電極として使用される。上部膜４８は、下部膜４４のものと同じ物質であることが望ましいが、他の物質でありうる。また、必要であれば、上部膜４８は、ＰＺＴ膜４６が形成された後にトレンチ４２の残った内部領域を完全に満たすように存在してもよい。
【００４７】
次に、このような本発明のキャパシタを製造する方法について、図７ないし図９を参照して説明する。
【００４８】
図７に示すように、基板４０に所定深さを有するトレンチ４２を形成する。基板４０は、絶縁膜、例えばＳｉＯｘから形成できる。そして、トレンチ４２は、幅Ｗ１が０.３９μｍより狭く形成するが、望ましくは、０．３２μｍより狭く形成する。このようにトレンチ４２を形成した後、基板４０上に下部電極として使用される下部膜４４を形成する。下部膜４４は、ＡＬＤ方法で形成し、トレンチ４２の側壁及び底部が覆われるように形成する。下部膜４４は、Ｉｒ膜で形成する。しかし、下部膜４４は、Ｉｒ膜以外の他の貴金属膜、例えば、Ｒｕ膜、Ｐｔ膜、Ｒｈ膜、ＳＲＯ膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｈＯｘ膜などからなる群から選択された何れか一つで形成してもよい。次いで、下部膜４４のあらゆる領域上にＰＺＴ膜４６を形成する。ＰＺＴ膜４６は、ＡＬＤ方法で形成できる。そして、ＰＺＴ膜４６は、他の強誘電膜、例えば、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜などからなる群から選択された何れか一つに代替されうる。ＰＺＴ膜４６を形成した後には、ＰＺＴ膜４６をシードプラズマＰ１に所定時間、例えば、５秒または１０秒間露出させる。露出時間は、ＰＺＴ膜４６上に形成される物質によって変わりうる。シードプラズマＰ１は、例えば、スパッタ装備を利用して発生させうる。シードプラズマＰ１は、後続工程でＰＺＴ膜４６上に形成される物質膜の成分を含むプラズマでありうる。例えば、前記物質膜がＩｒ膜であれば、シードプラズマＰ１は、Ｉｒプラズマになり、前記物質膜がＳＲＯ膜であれば、シードプラズマＰ１は、ＳＲＯプラズマになる。
【００４９】
ＰＺＴ膜４６がシードプラズマＰ１に露出されつつ、ＰＺＴ膜４６上には、図８に示すように、核Ｎ１が均一な分布で形成される。核Ｎ１は、後続工程でＰＺＴ膜４６上に形成される物質膜の成分であって、例えば、Ｉｒ、ＳＲＯ、Ｒｕ、Ｐｔなどでありうる。核Ｎ１は、ＰＺＴ膜４６上に形成される物質膜の成長中心になる。このような核Ｎ１は、ＰＺＴ膜４６のトレンチ４２の側壁及び底部を覆う部分の表面にも均一に形成される。
【００５０】
核Ｎ１の形成後には、図９に示すように、ＰＺＴ膜４６上に上部膜４８を形成する。上部膜４８は、ＡＬＤ方法で形成できる。上部膜４８は、下部膜４４と同じ物質で形成できるが、他の物質でも形成できる。ＡＬＤ方法で上部膜４８を形成する間、上部膜４８を形成するためのソースガス、例えば、Ｉｒ前駆体ガスがＰＺＴ膜４６上に供給されるが、前記ソースガスは、核Ｎ１を中心に集まって成長する。核Ｎ１は、図８に示すように、ＰＺＴ膜４６のあらゆる領域上に均一に分布しているので、上部膜４８は、トレンチ４２が形成された領域を含んだＰＺＴ膜４６のあらゆる領域上に切断されずに形成される。
【００５１】
本発明者は、前述した本発明のキャパシタの製造方法についての優秀性を確認するための第２実験を実施した。
【００５２】
前記第２実験で、本発明者は、前述したキャパシタの製造方法によって実際の強誘電膜キャパシタを製造した。このとき、基板４０としては、ＳｉＯｘを利用し、基板４０には、直径が０.１８μｍ程度のトレンチを形成した。そして、強誘電膜としてＰＺＴ膜を使用し、下部膜４４及び上部膜４８としては、Ｉｒ膜を使用した。これにより、シードプラズマＰ１としては、スパッタ装備から発生するＩｒプラズマを使用した。また、前記ＰＺＴ膜の前記Ｉｒプラズマに対する露出時間は１０秒にした。
【００５３】
図１０は、前記第２実験で形成したキャパシタに対する透過電子顕微鏡の写真を示す。図１０で、参照番号６０、６２及び６４は、それぞれ下部膜４４として使用される下部Ｉｒ膜、ＰＺＴ膜及び上部膜４８として使用される上部Ｉｒ膜を示し、６６は、ＳｉＯｘ基板７０に形成されたトレンチを示す。
【００５４】
図１０に示すように、上部Ｉｒ膜６４は、トレンチ６６の周りはもとより、トレンチ６６の内側のＰＺＴ膜６２上にも形成されており、トレンチ６６の内側で、上部Ｉｒ膜６４は、切断されずにトレンチ６６の外側に連結されていることが分かる。
【００５５】
図１１は、前記第２実験で形成したキャパシタに対する走査透過顕微鏡（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＥＭ）写真であり、キャパシタ構造をさらに明確に示すために、ＳＴＥＭ写真を白黒で処理して示した。
【００５６】
図１１に示すように、トレンチ６６の内側で、上部Ｉｒ膜６４は、切断されずに連続的に形成されていることが明確に分かる。
【００５７】
前記第２実験によって、本発明のキャパシタの製造方法によって強誘電膜キャパシタを形成する場合、上部Ｉｒ膜６４は、トレンチ６６の内側で、ＰＺＴ膜６２上に切断されずに完全に形成されるということが分かった。
【００５８】
一方、本発明の強誘電膜キャパシタで、上部膜６４がトレンチ６６の周りに形成されたＰＺＴ膜６２上にのみ形成され、トレンチ６６の内側に形成されたＰＺＴ膜６２上で完全に形成されない場合、上部Ｉｒ膜６４とＰＺＴ膜６２とが接触される面積は、トレンチ６６の周りに制限されるので、上部Ｉｒ膜６４とＰＺＴ膜６２との有効接触面積は、既存の平板構造を有するキャパシタの上部電極と誘電膜との間の有効接触面積とあまり異ならない。したがって、両側の電気的特性はあまり異ならない。
【００５９】
しかし、前記第２実験を通じて確認したように、本発明の強誘電膜キャパシタで、上部Ｉｒ膜６４が、トレンチ６６の内側に形成されたＰＺＴ膜６２上にも完全に形成されているので、本発明の強誘電膜キャパシタの電気的特性は、誘電膜及び電極を平坦な構造に形成した既存のキャパシタの電気的特性と異なるものと推察される。
【００６０】
これを確認するために、本発明者は、本発明のキャパシタの製造方法によって形成された、３次元構造を有する強誘電膜キャパシタ（以下、第１キャパシタ）と、前記第１キャパシタと比較するための対象として、下部電極、強誘電膜及び上部電極が平坦な構造に形成されている強誘電膜キャパシタ（以下、第２キャパシタ）とを形成した後、前記第１キャパシタ及び第２キャパシタに対する電気的特性を測定した。このとき、前記第１キャパシタに対しては二つを形成したが、その一つは、トレンチの幅が０.２５μｍであるキャパシタであり、他の一つは、幅が０.３２μｍである。
【００６１】
図１２及び図１３は、前記第１キャパシタ及び第２キャパシタに対する電気的測定結果を示す。
【００６２】
まず、図１２を参照する。図１２で、第１グラＧ１及び第２グラフＧ２は、それぞれトレンチの幅が０.２５μｍ及び０.３２μｍである前記二つの第１キャパシタに対する分極−電圧特性を表したものであり、第３グラフＧ３は、前記第２キャパシタに対する分極−電圧特性を表したものである。前記分極−電圧特性は、２.１Ｖで測定した。
【００６３】
第１グラフＧ１及び第３グラフＧ３を比較すると、前記第２キャパシタより前記トレンチ幅が０.２５μｍである第１キャパシタの分極率がはるかに大きいということが分かる。また、第１グラＧ１及び第２グラフＧ２を比較すると、トレンチの幅が０.２５μｍである第１キャパシタより、トレンチの幅が０.３２μｍである第１キャパシタの分極率が大きいということが分かる。
【００６４】
このような結果は、既存のキャパシタより、本発明のキャパシタの分極率が大きいということは明らかであり、本発明のキャパシタでは、トレンチの幅が大きいほど、分極率がさらに高いということを意味する。
【００６５】
次に、図１３を参照する。図１３で、第４グラフＧ４及び第５グラフＧ５は、それぞれトレンチの幅が０.２５μｍ及び０.３２μｍである前記二つの第１キャパシタに対する電荷密度Ｑ−電圧特性を表す。そして、第６グラフＧ６は、前記第２キャパシタに対する電荷密度−電圧特性を表す。前記電荷密度−電圧特性は、２.１Ｖで測定した。
【００６６】
図１３の第４グラフＧ４と第６グラフＧ６とを比較すれば、前記第２キャパシタの電荷密度は、２４μＣ／ｃｍ２程度である一方、トレンチの幅が０.２５μｍである第１キャパシタの電荷密度は、３９μＣ／ｃｍ２程度であって、前記第２キャパシタの電荷密度よりトレンチの幅が０.２５μｍである第１キャパシタの電荷密度が６０％以上高いということが分かる。第４グラフＧ４と第５グラフＧ５とを比較すれば、トレンチの幅が０.２５μｍである第１キャパシタの電荷密度は３９μＣ／ｃｍ２程度であるが、トレンチの幅が０.３２μｍである第１キャパシタの電荷密度は４８μＣ／ｃｍ２であって、トレンチの幅が広いほど、電荷密度は向上するということが分かる。
【００６７】
分極率及び電荷密度の向上は、キャパシタの電極及び誘電膜の有効接触面積に比例するところ、分極率及び電荷密度に対する前記測定結果は、前記した第２実験の結果が妥当であるということを立証する。
【００６８】
以下では、本発明のキャパシタの製造方法で形成された強誘電膜キャパシタを備える半導体メモリ装置について説明する。
【００６９】
図１４に示すように、半導体基板７０に離隔された第１不純物領域７４及び第２不純物領域７６が形成されている。第１不純物領域７４及び第２不純物領域７６には、所定の導電性不純物、例えば、ｎ型導電性の不純物が注入されている。トランジスタの形態によって注入される不純物は異なりうる。第１不純物領域７４及び第２不純物領域７６の一つは、ソース領域であり、他の一つは、ドレーン領域である。第１不純物領域７４と第２不純物領域７６との間の基板７０上には、ゲート積層物７２が存在する。ゲート積層物７２は、順次に積層されたゲート酸化膜及びゲート電極を備える。第１不純物領域７４及び第２不純物領域７６を連結するチャンネルは、ゲート積層物７２下に形成される。第１不純物領域７４及び第２不純物領域７６とゲート積層物７２とは、トランジスタを形成する。基板７０上には、第１不純物領域７４及び第２不純物領域７６とゲート積層物７２とを覆う層間絶縁層７８が形成されている。層間絶縁層７８は、ＳｉＯｘまたはＢＰＳＧ膜でありうる。層間絶縁層７８には、第２不純物領域７６が露出されるコンタクトホール８０が形成されており、コンタクトホール８０は、導電性のプラグ８２で満たされている。層間絶縁層７８上には、絶縁層８４が存在する。絶縁層８４は、シリコン酸化膜でありうる。絶縁層８４には、導電性プラグ８２が露出されるビアホール８６が形成されている。ビアホール８６の直径Ｗ２は、０.３９μｍより小さく、望ましくは、０.３２μｍ以下である。絶縁層８４上には、下部電極８８が存在する。下部電極８８は、ビアホール８６の側壁及び底部を覆っている。下部電極８８は、Ｉｒからなる電極が望ましいが、Ｉｒ以外の他の貴金属、例えば、Ｒｕ、Ｐｔ、Ｒｈ、ＳＲＯ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘなどからなる群から選択された何れか一つからなる電極であってもよい。このような下部電極８８上には、強誘電膜９０が存在する。強誘電膜９０は、ビアホール８６を含んだ下部電極８８の全ての領域上に形成されている。強誘電膜９０は、ＰＺＴ膜が望ましいが、他の強誘電膜、例えば、ＰＬＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＳＴ膜などからなる群から選択された何れか一つであってもよい。ビアホール８６の周りの強誘電膜９０上には、上部電極９２が存在する。上部電極９２は、ビアホール８６の内側に形成された強誘電膜９０の全ての領域上にも存在する。上部電極９２は、強誘電膜９０が形成された後のビアホール８６の残った領域を満たす形態に存在してもよい。このような上部電極９２は、Ｉｒからなる電極が望ましいが、下部電極８８と同様に、他の貴金属物質からなる電極でありうる。
【００７０】
このような半導体メモリ装置は、次のような工程を経て製造できる。すなわち、図１４に示す半導体メモリ装置は、半導体基板７０上に前記トランジスタを形成する工程と、基板７０上に層間絶縁層７８を形成し、層間絶縁層７８を貫通して第２不純物領域７６に連結される導電性プラグ８２を形成する工程と、層間絶縁層７８上に絶縁層８４を形成し、絶縁層８４にビアホール８６（または、トレンチ）を形成する工程と、ビアホール８６に下部電極８８、強誘電膜９０及び上部電極９２を順次に積層するが、上部電極９２の形成前に強誘電膜９０の表面を、上部電極９２をなす物質をシードとして使用するシードプラズマに所定時間、例えば、５秒や１０秒間露出させる工程とを経て製造できる。
【００７１】
以上では、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、トレンチ構造で、二重シリンダの構造でキャパシタの３次元構造を異ならせて形成できるであろう。また、本発明の技術的思想は、強誘電膜と貴金属との間の蒸着問題の解決にのみ使用されるものではなく、誘電膜ではない他の物質膜の間の蒸着問題の解決にも応用されうる。
【００７２】
本発明の範囲は、説明された実施形態によって決まるのではなく、特許請求の範囲に記載された技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００７３】
本発明は、不揮発性メモリ素子が使用されうるあらゆる電子製品に使用されうるが、例えば、コンピュータ、デジタルカメラ、カムコーダ、携帯電話、ＧＰＳ、ＰＤＡ、ＭＰ３、メモリスティック、各種のデータ保存機器、デジタル家電製品、各種の制御装置などに使用されうる。
【図面の簡単な説明】
【００７４】
【図１】ＡＬＤ方法で形成された従来の技術による強誘電膜キャパシタのＳＴＥＭ写真である。
【図２】本発明の実施形態による物質膜の形成方法のフローチャートである。
【図３Ａ】図２のフローチャートによる物質膜の形成方法を工程別に示す断面図である。
【図３Ｂ】図２のフローチャートによる物質膜の形成方法を工程別に示す断面図である。
【図３Ｃ】図２のフローチャートによる物質膜の形成方法を工程別に示す断面図である。
【図３Ｄ】図２のフローチャートによる物質膜の形成方法を工程別に示す断面図である。
【図４Ａ】本発明の第１実験結果を示すＳＥＭ写真である。
【図４Ｂ】本発明の第１実験結果を示すＳＥＭ写真である。
【図４Ｃ】本発明の第１実験結果を示すＳＥＭ写真である。
【図４Ｄ】本発明の第１実験結果を示すＳＥＭ写真である。
【図５】本発明の第１実験結果を示すグラフである。
【図６】本発明の実施形態による強誘電膜キャパシタの断面図である。
【図７】図６の強誘電膜キャパシタの製造方法を工程別に示す断面図である。
【図８】図６の強誘電膜キャパシタの製造方法を工程別に示す断面図である。
【図９】図６の強誘電膜キャパシタの製造方法を工程別に示す断面図である。
【図１０】本発明の第２実験で形成したキャパシタの透過電子顕微鏡の写真である。
【図１１】本発明の第２実験で形成したキャパシタのＳＴＥＭ写真であり、キャパシタ構造をさらに明確に示すために、白黒で処理したＳＴＥＭ写真である。
【図１２】本発明の強誘電膜キャパシタの製造方法で形成した第１キャパシタと、平坦な構造に形成された従来の第２キャパシタとに対して測定された電気的特性を示すグラフである。
【図１３】本発明の強誘電膜キャパシタの製造方法で形成した第１キャパシタと、平坦な構造に形成された従来の第２キャパシタとに対して測定された電気的特性を示すグラフである。
【図１４】本発明の実施形態による強誘電膜キャパシタを備える半導体メモリ装置の断面図である。
【符号の説明】
【００７５】
３０  誘電膜
３２  シードプラズマ
３４  核
３６  物質膜
【図２】
2007027739.tif 000003
【図３Ａ】
2007027739.tif 000004
【図３Ｂ】
2007027739.tif 000005
【図３Ｃ】
2007027739.tif 000006
【図３Ｄ】
2007027739.tif 000007
【図５】
2007027739.tif 000008
【図６】
2007027739.tif 000009
【図７】
2007027739.tif 000010
【図８】
2007027739.tif 000011
【図９】
2007027739.tif 000012
【図１２】
2007027739.tif 000013
【図１３】
2007027739.tif 000014
【図１４】
2007027739.tif 000015
【図１】
2007027739.tif 000016
【図４Ａ】
2007027739.tif 000017
【図４Ｂ】
2007027739.tif 000018
【図４Ｃ】
2007027739.tif 000019
【図４Ｄ】
2007027739.tif 000020
【図１０】
2007027739.tif 000021
【図１１】
2007027739.tif 000022