(57)【要約】  【課題】ゲート絶縁膜による絶縁性を確実に確保できる薄膜トランジスタを提供する。  【解決手段】薄膜トランジスタ20,21の半導体層11の周縁部を周方向に沿って絶縁化して絶縁化領域16とした。半導体層11上に突起が成長してもゲート絶縁膜18による半導体層11の絶縁化領域16より内側の領域との間の絶縁性を、ゲート絶縁膜18および絶縁化領域16にて確実に確保できる。半導体層11の周縁部でのゲート絶縁膜18を介したゲート電極19との間の電気信号のリークを確実に抑制できる。  【選択図】図１
2007027664.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を有する半導体層と、
この半導体層の一主面上に設けられたゲート絶縁膜と、
このゲート絶縁膜の一主面上の前記チャネル領域に対向する位置に設けられたゲート電極と、を具備し、
前記半導体層は、この半導体層の外縁の少なくとも一部に設けられた絶縁領域を有する
ことを特徴とした薄膜トランジスタ。
【請求項２】
半導体層は、この半導体層の一主面に設けられた複数の突起を有し、
前記絶縁領域は、前記突起の幅寸法より大きな幅寸法を有している
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項３】
半導体層は、所定の粒径の結晶粒にて構成され、
絶縁領域は、前記結晶粒の粒径より大きな幅寸法を有している
ことを特徴とした請求項１または２のいずれか一項に記載の薄膜トランジスタ。
【請求項４】
チャネル領域を有する半導体層と、
この半導体層の一主面上を覆うゲート絶縁膜と、
このゲート絶縁膜の一主面上の前記チャネル領域に対向する位置に設けられたゲート電極と、を具備した薄膜トランジスタの製造方法であって、
前記半導体層上にレジストを形成するレジスト形成工程と、
このレジストをマスクとして前記半導体層をパターニングするパターニング工程と、
前記レジストを加工して前記半導体層の外縁の少なくとも一部を露出させるレジスト加工工程と、
前記エッチングされた前記レジストをマスクとして前記半導体層の外縁の露出した少なくとも一部を絶縁化させて絶縁領域にする絶縁工程と、を備えた
ことを特徴とした薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域の両側にゲート領域およびドレイン領域が設けられた半導体層を有する薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、高画質、薄型、軽量および低消費電力などの理由から様々な表示装置に、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示装置が利用されている。特に、薄膜トランジスタにポリシリコンを用いたアクティブマトリクス型の液晶表示装置は、駆動回路がガラス基板上に作り込むことができ小型で高画質が実現できることから、携帯電話機などの表示装置として利用されている。
【０００３】
これに伴い、携帯端末や携帯電話機などの表示装置としては、電池やバッテリを電源とする機器への利用が多い表示装置が必要である。ところが、点欠点のない表示装置を歩留まり良く製造することは容易でなく、この点欠点と、消費電力の抑制や点欠点以外の画面品位、例えば輝度やコントラストあるいはこれらの画面内均一性であるむらの発生との両立が容易ではない。
【０００４】
例えば、消費電力を削減する手段として、液晶表示装置内の薄膜トランジスタの動作電圧を低くすればよいが、この場合には、動作電圧を低くしても十分に動作する薄膜トランジスタを均一に製造しなければならない。
【０００５】
このとき、この薄膜トランジスタがＭＯＳ（Metal-Oxide Semiconductor）型の場合には、半導体層上にゲート絶縁膜が積層され、このゲート絶縁膜上の半導体層に対向する位置にゲート電極が積層されている。このため、このゲート絶縁膜を薄膜化することによって、ゲート電極と半導体層との間の距離を短くできるので、薄膜トランジスタの閾値電圧（Ｖｔｈ）を向上できるが、このゲート絶縁膜を薄膜化した場合には、このゲート絶縁膜の絶縁耐圧が低下してしまう。
【０００６】
さらに、このゲート絶縁膜を挟む半導体層やゲート電極に微小な異物や、凹凸が存在する場合には、これら微小な異物や凹凸によってゲート絶縁膜が絶縁破壊を引き起す可能性が高くなり、回路動作不良や点欠点発生原因などとなって、薄膜トランジスタを製造する上での歩留まりに影響を与えてしまう。さらに、この薄膜トランジスタの製造歩留まりの影響は、液晶表示装置の製造コストを増大させてしまう一因である。
【０００７】
従来、この種の薄膜トランジスタを備えた半透過型のアクティブマトリクス型の液晶表示装置のアレイ基板は、ガラス基板上に半導体層となるポリシリコン膜が積層されている。そして、このポリシリコン膜は、ガラス基板上にエキシマレーザアニール（ＥＬＡ）法にて設けられている。ここで、このエキシマレーザアニール法は、ガラス基板上にＰＥ−ＣＶＤ（Plasma Enhanced - Chemical Vapor Deposition）法等にてアモルファスシリコン膜を積層させてから、このアモルファスシリコン膜にエキシマレーザビームを照射させて、このアモルファスシリコン膜を結晶化させてポリシリコン膜にする。
【０００８】
このとき、このエキシマレーザアニール法にて形成されたポリシリコン膜の表面には、図１１に示すように、このポリシリコン膜の膜厚と同程度の高さの突起が多数成長してしまうおそれがある。そして、この多数の突起が成長したポリシリコン膜を被覆するようにゲート絶縁膜を形成するが、このポリシリコン膜が島状に加工されているため、このポリシリコン膜の周縁部分は、このポリシリコン膜の表面に成長した多数の突起の影響によって形状が複雑になって顕著な凹凸形状となる部分ができる。
【０００９】
さらに、このポリシリコン膜の表面に成長した多数の突起の高さが、このポリシリコン膜の膜厚程度ある。このため、このポリシリコン膜の周縁部のパターンの端部と突起の位置とが重なった場合には、この突起を乗り越えてゲート絶縁膜を被覆させるためには、この多結晶シリコンが平坦な場合に比べ、２倍程度の段差となるから、このゲート絶縁膜の被覆性があまり良くない。さらに、ポリシリコン膜に設けられた凹部を起点として、ゲート絶縁膜に亀裂が発生してしまうおそれもある。
【００１０】
そして、このゲート絶縁膜の被覆性が良くなく亀裂が発生してしまった場合には、このゲート絶縁膜の絶縁耐圧が著しく低下してしまうので、ゲート電極とポリシリコン膜との間で電気信号がリークしてしまうおそれがある。そして、このリークが生じた場合には、薄膜トランジスタが正常に動作しなくなるので、液晶表示装置の画面部に点欠点が生じ、この液晶表示装置の駆動回路では、回路の異常動作による表示不良が発生してしまうなどの不具合がある。
【００１１】
そこで、この種の薄膜トランジスタに用いられるポリシリコン膜の製造方法としては、このポリシリコン膜の表面にアルゴンガスクラスタビームを照射して、このポリシリコン膜の表面に成長した多数の突起を選択的に除去して、このポリシリコン膜の表面を平坦化する方法が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−２１８０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述のポリシリコン膜の製造方法であっても、このポリシリコン膜の表面に成長した多数の突起を効率良く完全に選択的に除去することが容易ではない。したがって、このポリシリコン膜の表面に成長した多数の突起によってポリシリコン上に積層させるゲート絶縁膜による絶縁性の確保が確実ではないという問題を有している。
【００１３】
本発明は、このような点に鑑みなされたもので、ゲート絶縁膜による絶縁性を確実に確保できる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、チャネル領域を有する半導体層と、この半導体層の一主面上に設けられたゲート絶縁膜と、このゲート絶縁膜の一主面上の前記チャネル領域に対向する位置に設けられたゲート電極と、を具備し、前記半導体層は、この半導体層の外縁の少なくとも一部に設けられた絶縁領域を有するものである。
【発明の効果】
【００１５】
本発明によれば、半導体層の少なくとも一部を周縁する絶縁領域を半導体層の外縁に設けたことにより、この半導体層の一主面に突起が成長してしまった場合であっても、この半導体層の一主面上に設けたゲート絶縁膜による半導体層とゲート電極との絶縁性を半導体層の絶縁領域によって確実に確保できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の薄膜トランジスタを備えた液晶表示装置の一の実施の形態の構成を図１ないし図３を参照して説明する。
【００１７】
図１ないし図３において、１は液晶表示装置としての液晶パネルで、この液晶パネル１はアクティブマトリクス型の液晶ディスプレイである。そして、この液晶パネル１は、アクティブマトリクス基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な透光性を有する絶縁性基板としてのガラス基板３を備えている。このガラス基板３の一主面である表面上には、図２に示すように、ゲート配線としての走査線４と、信号配線としての信号線５とが直交して設けられている。
【００１８】
ここで、この走査線４は、ガラス基板３の長手方向である横方向に沿って直線状に配線されている。また、信号線５は、ガラス基板３の幅方向である縦方向に沿って直線状に配設されている。さらに、これら走査線４の間には、図示しない補助容量配線が各走査線４に対して平行に直線状に配線されて設けられている。そして、これら走査線４および信号線５にて囲われた領域のそれぞれには、複数の画素６が設けられている。
【００１９】
一方、このガラス基板３の表面には、このガラス基板３からの不純物の拡散を防止する下地層である絶縁性のアンダーコート層７が成膜されている。このアンダーコート層７は、窒化シリコン（ＳｉＮｘ）などにて構成された第１の下地層８上に、酸化シリコン（ＳｉＯｘ）などにて構成された第２の下地層９が積層されて構成されている。
【００２０】
そして、このアンダーコート層７上には、島状の活性層としての細長矩形平板状の半導体層11が設けられている。この半導体層11は、長尺状であるとともに、多結晶シリコンとしてのポリシリコンにて構成されている。具体的に、この半導体層11は、非晶質シリコンであるアモルファスシリコンを基材とし、このアモルファスシリコンにエキシマレーザビームを照射させてエキシマレーザアニールして結晶化させたポリシリコンにて構成されている。また、この半導体層11は、例えば０．２μｍ以上１．０μｍ以下ほどの所定の粒径の結晶粒のポリシリコンにて構成されている。
【００２１】
さらに、図３に示すように、この半導体層11の一主面である表面には、複数の突起12が形成されている。これら複数の突起12は、基端から先端に向けて先細状に突出した形状に形成されている。さらに、これら複数の突起12は、半導体層11の膜厚程度の高さ寸法を有しているとともに、これら突起12の基端部の幅寸法もまた半導体層11の厚さ寸法に略等しい。そして、これら複数の突起12は、半導体層11を形成するとき、すなわちエキシマレーザビームをアモルファスシリコンに照射させてエキシマレーザアニールして結晶化させてポリシリコンにする際に、この半導体層11の表面に成長して形成される。
【００２２】
ここで、この半導体層11の中央部には、チャネル領域13が設けられている。このチャネル領域13の両側には、ソース領域14およびドレイン領域15が連続して一体的に設けられている。これらソース領域14およびドレイン領域15は、リン（Ｐ）などの不純物が高濃度にドープされて制御された低抵抗領域であって、チャネル領域13を挟んだ両側に一体的に設けられている。
【００２３】
さらに、半導体層11の長手方向の両端縁および幅方向の両側縁のそれぞれには、この半導体層11を周縁するように絶縁領域としての絶縁化領域16が一体的に設けられている。この絶縁化領域16は、酸化シリコンにて構成されており、図２に示すように、半導体層11の外周縁であるパターン周縁部を周方向に沿って覆う平面視矩形枠状に形成されている。さらに、この絶縁化領域16は、半導体層11の表面に成長した複数の突起12の幅寸法より大きな幅寸法を有している。また、この絶縁化領域16は、半導体層11を構成するポリシリコンの結晶粒の平均粒径より大きな幅寸法を有している。具体的に、この絶縁化領域16は、例えば０．２μｍ以上１．０μｍ以下の幅寸法に形成されている。
【００２４】
そして、この絶縁化領域16は、半導体層11の周縁部に酸素（Ｏ）をイオンドーピングして酸化処理することによって、この半導体層11の周縁部を絶縁化させて形成されている。また、この絶縁化領域16は、半導体層11のソース領域14およびドレイン領域15それぞれの外側縁に一体的に形成されているとともに、これらソース領域14、ドレイン領域15およびチャネル領域13それぞれの両側縁に一体的に形成されている。そして、この絶縁化領域16の外側縁には、この絶縁化領域16の外側縁に向かうに連れて下方へと傾斜した傾斜面部17が形成されている。
【００２５】
また、この半導体層11を含むアンダーコート層７上には、絶縁性を有する酸化シリコンなどにて構成されたゲート酸化膜であるゲート絶縁膜18が積層されて成膜されている。このゲート絶縁膜18は、半導体層11およびアンダーコート層７の第２の下地層９それぞれの一主面である表面上に略均一な膜厚で成膜されている。さらに、このゲート絶縁膜18の一主面である表面上の半導体層11のチャネル領域13に対向する位置には、導電性を有するゲート電極19が積層されて形成されている。このゲート電極19は、アルミニウム（Ａｌ）、モリブデン−タングステン（ＭｏＷ）合金、チタン（Ｔｉ）あるいはタンタル（Ｔａ）などにて構成されており、走査線４に対して一体的に形成されて電気的に接続されている。そして、このゲート電極19、ゲート絶縁膜18および半導体層11によって、スイッチング素子としてのＭＯＳ（Metal-Oxide Semiconductor）型であるとともにｐ型の薄膜トランジスタ（ＴＦＴ）20が構成されている。このｐ型の薄膜トランジスタ20は、ガラス基板３上にマトリクス状に設けられている各画素６によって構成された画像表示領域10の周縁に位置するドライバ回路領域30に設けられている。
【００２６】
ここで、このドライバ回路領域30は、画像表示領域10の周縁部に沿って設けられた駆動回路部としてのドライバ回路部である。また、このドライバ回路領域30には、各走査線または各信号線に接続された駆動回路としての図示しないドライバ回路が設置されている。
【００２７】
一方、このｐ型の薄膜トランジスタ20に隣接したアンダーコート層７上には、スイッチング素子としてのＭＯＳ型であるとともにｎ型の薄膜トランジスタ（ＴＦＴ）21が設けられている。このｎ型の薄膜トランジスタ21は、ガラス基板３上の画像表示領域10に設けられている各画素６のそれぞれに１画素構成素子として設けられている。
【００２８】
さらに、このｎ型の薄膜トランジスタ21は、アンダーコート層７上に積層された半導体層11を備えており、この半導体層11のチャネル領域13とソース領域14およびドレイン領域15との間には、低濃度に不純物がドープされて制御された高抵抗領域であるＬＤＤ（Lightly Doped Drain）領域22,23が設けられている。これらＬＤＤ領域22,23は、薄膜トランジスタ21の信頼性を向上させる構成として設けられている。ここで、半導体層11のチャネル領域13とソース領域14との間に設けられているＬＤＤ領域22が高抵抗ソース領域であるとともに、この半導体層11のチャネル領域13とドレイン領域15との間のＬＤＤ領域23が高抵抗ドレイン領域である。さらに、この半導体層11のソース領域14およびドレイン領域15のそれぞれには、ほう素（Ｂ）などの不純物が高濃度にドープされて制御された低抵抗領域として構成されている。
【００２９】
また、この半導体層11のソース領域14は、この半導体層11の長手方向に沿って延出しており、この半導体層11のドレイン領域15の長手寸法の１０倍程度の長手寸法を有している。また、この半導体層11の外周縁に絶縁化領域16が設けられて、この絶縁化領域16にて半導体層11が周方向に向けて周縁されている。すなわち、この絶縁化領域16は、半導体層11の長手方向の両端縁であるソース領域14およびドレイン領域15それぞれの外側縁に沿って設けられている。さらに、この絶縁化領域16は、半導体層11の幅方向の両側縁であるチャネル領域13、各ＬＤＤ領域22,23、ソース領域14およびドレイン領域15それぞれの幅方向の両側縁に沿って設けられている。
【００３０】
そして、この半導体層11を含むアンダーコート層７上にゲート絶縁膜18が積層されており、このゲート絶縁膜18上の半導体層11のチャネル領域13に対向する位置にゲート電極19が積層されている。さらに、このゲート絶縁膜18上の半導体層11のソース領域14に対向する位置には、導電性を有する補助容量電極24が積層されて形成されている。この補助容量電極24は、ゲート電極19と同一材料および同一工程にて形成されており、補助容量配線に対して一体的に形成されて電気的に接続されている。さらに、この補助容量電極24とゲート絶縁膜18とソース領域14とによってコンデンサが構成されて補助容量部25が形成される。ここで、この補助容量部25もまた、ガラス基板３上の各画素６のそれぞれに１画素構成素子として設けられている。
【００３１】
さらに、ｐ型の薄膜トランジスタ20およびｎ型の薄膜トランジスタ21それぞれの各ゲート電極19および補助容量電極24を含むゲート絶縁膜18の一主面である表面上には、酸化シリコンや窒素シリコンなどの絶縁層にて形成された層間絶縁膜26が積層されて成膜されている。そして、この層間絶縁膜26およびゲート絶縁膜18には、これら層間絶縁膜26およびゲート絶縁膜18を貫通し、各半導体層11のソース領域14およびドレイン領域15に連通した第１のコンタクトホール27,28が設けられている。
【００３２】
ここで、これら第１のコンタクトホール27,28は、各薄膜トランジスタ20,21のゲート電極19を中心とした両側部に設けられ、これら薄膜トランジスタ20,21のソース領域14およびドレイン領域15のそれぞれの少なくとも一部を開口させている。さらに、ｎ型の薄膜トランジスタ21のソース領域14に導通した第１のコンタクトホール27は、この薄膜トランジスタ21のゲート電極19と補助容量電極24との間の位置から層間絶縁膜26およびゲート絶縁膜18のそれぞれを貫通してソース領域14の少なくとも一部を開口させている。
【００３３】
さらに、各半導体層11のソース領域14に貫通した第１のコンタクトホール27を含む層間絶縁膜26上には、導電性を有する電極部であるソース電極31が積層されている。これらソース電極31は、第１のコンタクトホール27を介して半導体層11のソース領域14に電気的に接続されている。ここで、ｎ型の薄膜トランジスタ21のソース領域14に接続されたソース電極31は、層間絶縁膜26上の補助容量電極24の略全体に対向する位置までに亘って延出されて引き出されて引き出し電極として形成されている。
【００３４】
また、各半導体層11のドレイン領域15に貫通した第１のコンタクトホール28を含む層間絶縁膜26上には、導電性を有する電極部であるドレイン電極32が積層されている。これらドレイン電極32は、第１のコンタクトホール28を介して半導体層11のドレイン領域15に電気的に接続されている。さらに、このドレイン電極32は、信号線に一体的に形成されて電気的に接続されている。したがって、このドレイン電極32は、信号線５から供給される電気信号を各薄膜トランジスタ20,21へと供給させる。
【００３５】
ここで、これら各ソース電極31およびドレイン電極32は、アルミニウム、モリブデンあるいはチタンなどの導電性材にて構成されている。さらに、これら各ソース電極31およびドレイン電極32は、これら各ソース電極31およびドレイン電極32それぞれの外側縁が層間絶縁膜26およびゲート絶縁膜18を介して半導体層11の絶縁化領域16に対向している。そして、これら各ソース電極31およびドレイン電極32のそれぞれを含む層間絶縁膜26上には、保護膜であるパッシベーション膜としての保護絶縁膜33が積層されている。この保護絶縁膜33は、例えば窒化シリコンなどにて構成されている。
【００３６】
さらに、この保護絶縁膜33の一主面である表面上には、アクリル樹脂などを成分とする有機絶縁膜34が積層されている。この有機絶縁膜34は、補助容量部25とｐ型の薄膜トランジスタ20との間の領域を除いた保護絶縁膜33上に積層されている。また、この有機絶縁膜34の一主面である表面には、凹凸状に連続して湾曲した湾曲面35が形成されている。ここで、この有機絶縁膜34の湾曲面35は、液晶パネル１の反射表示モード領域46での画像表示の際に、この反射表示モード領域46で反射される反射光の反射角度を調整するために形成されている。
【００３７】
また、これら有機絶縁膜34および保護絶縁膜33には、これら有機絶縁膜34および保護絶縁膜33を貫通し、ｎ型の薄膜トランジスタ21のソース電極31に連通した第２のコンタクトホール36が設けられている。この第２のコンタクトホール36は、図示しない外部回路との接続領域に設けられており、ｎ型の各薄膜トランジスタ21のソース電極31の長手方向の略中央部の一部を開口させている。さらに、この第２のコンタクトホール36に隣接した有機絶縁膜34の湾曲面35上には、反射電極37が積層されている。この反射電極37は、可視光に対する反射率を高くするため、アルミニウムを主成分とした導電性材にて構成されている。この反射電極37は、第２のコンタクトホール36よりｎ型の薄膜トランジスタ21のドレイン領域15側に設けられており、この薄膜トランジスタ21のソース電極31のドレイン電極15寄りの端部から、このソース電極31の第２のコンタクトホール36までの間の有機絶縁膜34上に積層されている。
【００３８】
そして、この反射電極37の一主面である表面には、有機絶縁膜34の表面に形成されている湾曲面35と同様に湾曲した湾曲面38が形成されている。さらに、この反射電極37および第２のコンタクトホール36を含む有機絶縁膜34上には、ＩＴＯ（Indium Tin Oxide）などの透明導電体層にて構成された画素電極である透明電極41が積層されている。この透明電極41は、液晶組成物に信号を伝達する電極であって、反射電極37のｎ型の薄膜トランジスタ21のドレイン電極32側の端より外側の有機絶縁膜34上から、補助容量部25とｐ型の薄膜トランジスタ20との間の保護絶縁膜33上までに亘って積層されている。また、この透明電極41の一主面である表面にもまた、有機絶縁膜34の表面に形成されている湾曲面35と同様に湾曲した湾曲面42が形成されている。さらに、この透明電極41は、第２のコンタクトホール36を介してｎ型の薄膜トランジスタ21のソース電極31に電気的に接続されている。
【００３９】
また、この透明電極41には、この透明電極41を貫通した第３のコンタクトホール43が設けられている。この第３のコンタクトホール43は、有機絶縁膜34の補助容量部25側の端部と第２のコンタクトホール36との間に設けられている。さらに、この第３のコンタクトホール43にて開口された有機絶縁膜34の一主面である表面上には、この有機絶縁膜34と同じ材料で構成されたスペーサ44が突設されている。このスペーサ44は、有機絶縁膜34にて構成され、基端側から先端側に向けて縮径するように傾斜したテーパ状に形成されている。
【００４０】
さらに、このスペーサ44、透明電極41および有機絶縁膜34それぞれの一主面である表面上には、ポリイミドの配向処理にて構成された配向膜45が積層されている。ここで、反射電極37が積層されている領域は、ｎ型の薄膜トランジスタ21による透明電極41のスイッチングにて表示させる画像を反射電極37にて反射する反射光で目視可能にさせる反射領域としての反射表示モード領域46である。さらに、この反射表示モード領域46以外の反射電極37にて覆われていない領域は、ｎ型の薄膜トランジスタ21によるスイッチングにて表示させる画像を液晶パネル１を透過する透過光で目視可能にさせる透過領域としての透過表示モード領域47である。
【００４１】
一方、アレイ基板２の配向膜45に対向して対向基板51が配設されている。この対向基板51は、略透明な透光性を有する絶縁性基板としてのガラス基板52を備えている。このガラス基板52の配向膜45に対向した側に位置する一主面である表面上には、少なくとも光の三原色以上の色、例えば赤青緑の３色に順次着色された着色層としてのカラーフィルタ層53が積層されて成膜されている。さらに、このカラーフィルタ層53の一主面である表面上には、導電性を有するコモン電極としての対向電極54が積層されて設けられている。
【００４２】
また、この対向電極54の一主面である表面上には、ポリイミドの配向処理にて構成された配向膜55が積層されている。さらに、この配向膜55とアレイ基板２の配向膜45との間には、このアレイ基板２上のスペーサ44によって液晶封止領域56が形成されている。そして、この液晶封止領域56には、図示しない液晶組成物が注入されて封止されて光変調層としての液晶層58が形成されている。
【００４３】
次に、上記一実施の形態の液晶表示装置の製造方法について説明する。
【００４４】
まず、第１の下地層形成工程として、図４に示すように、プラズマＣＶＤ法にて、ガラス基板３上に窒化シリコン（ＳｉＮＸ）を厚さ１０ｎｍ以上１００ｎｍ以下ほど成膜して第１の下地層８を形成する。
【００４５】
この後、第２の下地層形成工程として、第１の下地層８に連続して、この第１の下地層８上に酸化シリコン（ＳｉＯＸ）を厚さ５０ｎｍ以上５００ｎｍ以下ほど成膜して第２の下地層９を形成して、これら第１の下地層８および第２の下地層９でアンダーコート層７を形成する。
【００４６】
次いで、アモルファスシリコン成膜工程として、アンダーコート層７の第２の下地層９上に、プラズマＣＶＤ法にて、図示しないアモルファスシリコン（ａ‐Ｓｉ）膜を厚さ３０ｎｍ以上１００ｎｍ以下ほど成膜する。
【００４７】
さらに、アニール工程として、エキシマレーザアニール法により、このアモルファスシリコン膜をアニールして結晶化してポリシリコン膜60にする。
【００４８】
このとき、図３に示すように、ポリシリコン膜60の表面には、基端部の直径が０．２μｍ程度で高さがポリシリコン膜60の膜厚程度の複数の突起12が成長して突出してしまう。
【００４９】
この後、レジスト形成工程として、このポリシリコン膜60上のｐ型の薄膜トランジスタ20およびｎ型の薄膜トランジスタ21の各半導体層11となる領域上にレジストパターン61を形成する。
【００５０】
次いで、パターニング工程として、このレジストパターン61をマスクとしたフォトリソグラフィにより、ポリシリコン膜60をエッチングして島状に加工して、ｐ型の薄膜トランジスタ20およびｎ型の薄膜トランジスタ20それぞれを構成する各半導体層11を形成する。
【００５１】
この後、図５に示すように、レジスト加工工程であるレジスト後退工程として、レジストパターン61の周縁をエッチングして後退させて、このレジストパターン61より小さなレジストパターン62にして、各半導体層11の周縁部を一定の幅ほど露出させる。
【００５２】
ここで、このレジストパターン61を後退させる方法としては、酸素（Ｏ２）ガスや四フッ化炭素（ＣＦ４）ガス、四フッ化硫黄（ＳＦ４）ガスのイオンやラジカルを利用したＲＩＥ（Reactive Ion Etching）法などである。
【００５３】
このとき、このレジストパターン61を後退させるのではなく、他の方法として、このレジストパターン61を半導体層11から取り除いてから、通常のフォトリソグラフィ工程にて、新たにレジストパターン62を半導体層11上に直接形成するレジスト再作成法などとすることもできる。このとき、このレジストパターン62を設けた側とは反対側のガラス基板３の裏面側から光を照射して露光しても、この半導体層11の周縁部に光が回り込んで入り込むから、この半導体層11の周縁部を絶縁化して絶縁化領域16にできるので、この場合には、レジストパターン62をより小さくできる。
【００５４】
次いで、図６に示すように、絶縁化工程としてのイオン注入工程として、イオン注入法などにて、レジストパターン62から露出している各半導体層11のパターン周縁部のみに酸素（Ｏ）をドーピングして酸化させて絶縁化領域16を形成する。
【００５５】
このとき、この絶縁化領域16の酸化方法としては、イオン注入法に限らず、薬液処理による方法であってもよい。また、この絶縁化領域16の幅としては、半導体層11上に成長する突起12の直径が０．２μｍ程度であるので、この突起12の直径より大きな幅寸法にするとよい。ところが、この絶縁化領域16の幅をあまり大きくすると、各薄膜トランジスタ20,21のサイズを維持するために半導体層11の面積を大きくしなければならないという不都合が生じ、これら薄膜トランジスタ20,21の微細化に影響してしまうから、この絶縁化領域16の幅の上限としては１．０μｍ以下が好ましい。したがって、この絶縁化領域16の幅としては０．２μｍ以上１．０μｍ以下の範囲が好ましい。
【００５６】
この後、除去工程として、各半導体層11上のレジストパターン62を剥離除去する。
【００５７】
次いで、これら各半導体層11から形成される薄膜トランジスタ20,21の閾値電圧（Ｖｔｈ）を調整する目的として、制御されたリン（Ｐ）やホウ素（Ｂ）などの不純物をイオン注入法により各半導体層11にドーピングして導入する場合もある。
【００５８】
さらに、ゲート絶縁膜形成工程として、図７に示すように、プラズマＣＶＤ法にて、各半導体層11を被覆するように、これら半導体層11を含むアンダーコート層７上に酸化シリコンを厚さ５０ｎｍ以上５００ｎｍ以下ほど成膜してゲート絶縁膜18を形成する。
【００５９】
次いで、フォトレジスト形成工程として、ｎ型の薄膜トランジスタ21の半導体層11のソース領域14およびドレイン領域15となる領域以外のゲート絶縁膜18上に、フォトリソグラフィ工程にて、図示しないフォトレジストパターンを形成する。
【００６０】
この後、イオン注入工程として、このフォトレジストパターンをマスクとしたイオン注入法にて、ｎ型の薄膜トランジスタ21の半導体層11のソース領域14およびドレイン領域15となる部分にリンをイオンドーピングして導入し、これら各ｎ型の薄膜トランジスタ21となる半導体層11のそれぞれにソース領域14およびドレイン領域15をそれぞれ形成する。
【００６１】
さらに、これら各半導体層11上からフォトレジストパターンを除去する。
【００６２】
この後、成膜工程として、ゲート絶縁膜18上の全面に、スパッタリング法にて、モリブデン−タングステン合金を厚さ１００ｎｍ以上３００ｎｍ以下ほど成膜してゲート電極19、走査線４および補助容量電極24となる電極層63を形成する。
【００６３】
次いで、フォトリソグラフィ工程として、ｐ型の薄膜トランジスタ20の半導体層11のソース領域14およびドレイン領域15となる領域上の電極層63を、フォトリソグラフィ工程にてエッチング除去してパターニングする。
【００６４】
この後、イオン注入工程として、このパターニングされた電極層63をマスクとしたイオン注入法により、ｐ型の薄膜トランジスタ20の半導体層11のソース領域14およびドレイン領域15となる部分にホウ素をイオンドーピングして導入し、これら各ｐ型の薄膜トランジスタ20となる半導体層11のそれぞれにソース領域14およびドレイン領域15を形成する。
【００６５】
さらに、フォトリソグラフィ工程として、電極層63をパターニングしてゲート電極19、走査線４、補助容量電極24および補助容量配線を形成する。
【００６６】
次いで、ＬＤＤ領域形成工程として、これらゲート電極19をマスクとしたイオン注入法により、ｎ型の薄膜トランジスタ21の半導体層11のＬＤＤ領域22,23となる部分と各薄膜トランジスタ20,21のソース領域14及びドレイン領域15とのそれぞれにリンをイオンドーピングして導入して、これら各ｎ型の薄膜トランジスタ21となる半導体層11のそれぞれにＬＤＤ領域22,23を形成する。
【００６７】
この後、図８に示すように、層間絶縁膜形成工程として、ゲート絶縁膜18、ゲート電極19および補助容量電極24のそれぞれを被覆するように、これらゲート電極19および補助容量電極24を含むゲート絶縁膜18上に、プラズマＣＶＤ法にて、窒化シリコンを厚さ１５０ｎｍ以上４００ｎｍ以下ほど成膜してから、連続して酸化シリコンを厚さ１５０ｎｍ以上５００ｎｍ以下ほど成膜して層間絶縁膜26を形成する。
【００６８】
さらに、フォトリソグラフィ工程として、ゲート絶縁膜18および層間絶縁膜26のそれぞれに、各半導体層11のソース領域14およびドレイン領域15に連通する第１のコンタクトホール27,28を形成する。
【００６９】
この後、スパッタリング工程として、これら第１のコンタクトホール27,28を含む層間絶縁膜26上に、スパッタリング法にて、モリブデンを厚さ１０ｎｍ以上１００ｎｍ以下ほど成膜してから、このモリブデン上にアルミニウムを５０ｎｍ以上３００ｎｍ以下ほど成膜して積層させて図示しない積層電極層を形成する。
【００７０】
次いで、フォトグラフィ工程として、この積層電極層をパターニングしてソース電極31、ドレイン電極32および信号線５を形成する。このとき、この信号線５はソース電極31に一体的に接続されており、このソース電極31は第１のコンタクトホール27を介して半導体層11のソース領域14に電気的に接続されている。また、各ドレイン電極32は、第１のコンタクトホール28を介して半導体層11のドレイン領域15に電気的に接続されている。
【００７１】
この結果、ＬＤＤ領域22,23を有する半導体層11によってｎ型の薄膜トランジスタ21が構成され、これらＬＤＤ領域22,23を有さない半導体層11によってｐ型の薄膜トランジスタ20が構成される。
【００７２】
この後、保護絶縁膜形成工程として、層間絶縁膜26、ソース電極31、ドレイン電極32および信号線５のそれぞれを被覆するように、これらソース電極31、ドレイン電極32および信号線５のそれぞれを含む層間絶縁膜26上に、プラズマＣＶＤ法にて、窒化シリコンを厚さ２００ｎｍ以上６００ｎｍ以下ほど成膜して保護絶縁膜33を形成する。
【００７３】
さらに、有機絶縁膜形成工程として、図９に示すように、スピンコーティング法にて、この保護絶縁膜33上にアクリル系の樹脂を厚さ１μｍ以上５μｍ以下ほど成膜してアクリル系の有機絶縁膜34を成膜する。このとき、この有機絶縁膜34は、フォトリソグラフィ工程で使用される感光性樹脂と同様の感光性を有しており、フォトリソグラフィ工程にて所望の形状にパターンニングできる。
【００７４】
このため、第１回目のフォトリソグラフィ工程として、この有機絶縁膜34にｎ型の薄膜トランジスタ21のソース電極31に導通する第２のコンタクトホール36を形成するとともに、透過表示モード領域47となる領域上の有機絶縁膜34を開口させる。また同時に、この有機絶縁膜34の図示しない外部回路との接続領域にもコンタクトホールを開口させる。
【００７５】
ここで、液晶パネル１が完成した際に、この液晶パネル１で画像表示が可能な画像表示領域10以外の有機絶縁膜34をすべて除去したり、この画像表示領域10以外の領域の有機絶縁膜34の一部を残して除去してもよい。
【００７６】
次いで、第２回目のフォトリソグラフィ工程として、ハーフ露光処理にて、有機絶縁膜34の表面に凹凸状の湾曲面35を形成する。
【００７７】
この後、光透過性改善工程として、この有機絶縁膜34の湾曲面35に可視光を照射して、この有機絶縁膜34内の感光剤を分解して、この有機絶縁膜34の光透過性を改善する。
【００７８】
さらに、安定化工程として、この有機絶縁膜34を２００℃前後の温度でアニール処理して、この有機絶縁膜34のポリマー化を促進させて、この有機絶縁膜34を機械的および電気的に安定した絶縁膜にする。
【００７９】
次いで、スパッタリング工程として、この有機絶縁膜34上に、スパッタリング法にて、アルミニウムを厚さ５０ｎｍ以上３００ｎｍ以下ほど成膜して図示しないアルミニウム層を形成する。
【００８０】
この後、フォトリソグラフィ工程およびエッチング工程として、このアルミニウム層がｎ型の薄膜トランジスタ21のソース電極31上のドレイン電極32側にのみに残るように、フォトリソグラフィおよびエッチングして反射電極37として、この反射電極37にて覆われた領域を反射表示モード領域46とする。
【００８１】
次いで、透明電極形成工程として、図１０に示すように、スパッタリング法にて、反射電極37を含む有機絶縁膜34およびゲート絶縁膜18上にＩＴＯを厚さ２０ｎｍ以上２００ｎｍ以下ほど成膜する。
【００８２】
さらに、フォトリソグラフィ工程およびエッチング工程にて、ＩＴＯをパターニングして反射表示モード領域46から透過表示モード領域47までの領域を覆う透明電極41を形成する。このとき、この透明電極41は、第２のコンタクトホール36を介してｎ型の薄膜トランジスタ21のソース電極31に電気的に接続されているとともに、反射電極37に電気的に接続されている。
【００８３】
次いで、フォトリソグラフィ工程およびエッチング工程にて、透明電極41に第３のコンタクトホール43を形成する。このとき、この透明電極41の外部回路との接続領域にも図示しないコンタクトホールを開口させる。
【００８４】
この後、フォトリソグラフィ工程にて、有機絶縁膜34の第３のコンタクトホール43にて開口している部分上にスペーサ44を形成する。
【００８５】
さらに、配向工程として、このスペーサ44および透明電極41を含む有機絶縁膜34上に配向膜45を積層させてアレイ基板２とする。
【００８６】
次いで、このアレイ基板２の配向膜45を対向基板51の配向膜55に対向させて、このアレイ基板２のスペーサ44を対向基板51の配向膜55に当接させて貼り合わせる。
【００８７】
この後、これらアレイ基板２の配向膜45と対向基板51の配向膜55との間の液晶封止領域56に液晶組成物を注入して液晶層58を介在させて液晶パネル１とする。
【００８８】
ここで、各薄膜トランジスタ20,21の半導体層11となるポリシリコン膜60の形成方法としては、従来から最もよく利用されている方法としてエキシマレーザアニール法がある。そして、このエキシマレーザアニール法では、ポリシリコン膜60の基材として、まず厚さ３０ｎｍ以上１００ｎｍ以下程度のアモルファスシリコン膜をＰＥ−ＣＶＤ法などにてガラス基板３上に成膜する。この後、このアモルファスシリコン膜に向けてエキシマレーザビームを照射することによって、このアモルファスシリコン膜を溶融および凝固させ結晶化させてポリシリコン膜60にする。
【００８９】
このとき、図１１に示すように、このエキシマレーザアニールによるレーザアニールにて形成したポリシリコン膜60の表面には、このポリシリコン膜60の膜厚と同程度の高さの複数の突起12が成長して突出してしまう場合が一般的である。
【００９０】
そして、このポリシリコン膜60の表面に複数の突起12が成長した状態で、このポリシリコン膜60を覆うようにゲート絶縁膜18を積層させて成膜される。このとき、このポリシリコン膜60はゲート絶縁膜18を積層させる前に島状に加工されるが、この島状に加工されたポリシリコン膜60の周縁部分は、このポリシリコン膜60の表面に成長した突起12の影響によって、形状が複雑化して凹凸状になる部分ができてしまう。
【００９１】
さらに、これら突起12の高さがポリシリコン膜60の膜厚程度あるので、このポリシリコン膜60を島状に加工したときの周縁部の端部と突起12の位置とが重なった場合、この島状のポリシリコン膜60をゲート絶縁膜18で被覆するためには、このゲート絶縁膜18が乗り越えなければならない段差がポリシリコン膜60の平坦な部分の２倍程度となる。
【００９２】
したがって、島状に加工したポリシリコン膜60の周辺部では、このポリシリコン膜60の端部のパターンの凹凸形状が顕著に複雑になるため、ゲート絶縁膜18の被覆性が低下してしまう。さらに、図３および図１２に示すように、この島状に加工したポリシリコン膜60の周縁部に凹状の部分が設けられている場合には、この凹状の部分を起点としてゲート絶縁膜18に亀裂Ｃが発生してしまう場合もある。
【００９３】
この場合も、このゲート絶縁膜18の被覆性が低下してしまい、このゲート絶縁膜18に発生した亀裂Ｃの部分で、このゲート絶縁膜18の絶縁耐圧が著しく低下してしまい、ゲート電極19とポリシリコン膜60との間で電気信号のリークが引き起こってしまう。したがって、この亀裂Ｃが発生したゲート絶縁膜18にて構成された薄膜トランジスタ20,21は、正常に動作できなくなるから、この薄膜トランジスタ20,21が設けられている画素６が点欠陥となり、液晶パネル１の画素部分で点欠点が生じてしまう。さらに、この液晶パネル１の図示しない駆動回路部分では、これら駆動回路の異常動作によって液晶パネル１に表示不良を発生させてしまうなどの不具合を生じさせてしまう。このため、この液晶パネル１の歩留まりを低下させてしまう。
【００９４】
そして、この液晶パネル１の歩留まりを低下させる上記の不具合を回避するためには、ポリシリコン膜60を形成する際に、このポリシリコン膜60の表面に突起12が成長しないようにすればよい。ところが、近年では比較的面積が大きなガラス基板３を使用することが多く、この比較的面積が大きなガラス基板３の表面全面に亘って均一で突起12の無い、あるいは突起12が低いポリシリコン膜60を形成することは、液晶パネル１の採算性の観点から容易ではない。
【００９５】
そこで、上述した一実施の形態のように、各薄膜トランジスタ20,21の半導体層11の周縁部を、この半導体層11の表面に成長した複数の突起12の高さ寸法および幅寸法より大きな幅寸法に亘って周方向に沿って絶縁化させて絶縁化領域16を形成した。この結果、これら薄膜トランジスタ20,21の半導体層11上に複数の突起12が成長して形成されている場合であっても、この半導体層11上に積層させたゲート絶縁膜18による半導体層11の絶縁化領域16よりも内側のチャネル領域13、ソース領域14およびドレイン領域15とゲート電極19との間の絶縁性を、これらゲート絶縁膜18および絶縁化領域16にて確実に確保できる。
【００９６】
したがって、これら半導体層11となるポリシリコン膜60の表面に突起12が存在して、このポリシリコン膜60の周縁部での凹凸形状が顕著に複雑化し、ゲート絶縁膜18の被覆性が低下して、このゲート絶縁膜18に亀裂Ｃが発生する場合であっても、この半導体層11の周縁を絶縁化させたため、この半導体層11の周縁部でのゲート絶縁膜18を介したゲート電極19との間の電気信号のリークを確実に抑制できる。このため、液晶パネル１の表示性能を低下させることなく、生産性に優れた薄膜トランジスタ20,21を提供できるので、表示品位に優れた液晶パネル１の歩留まりを向上できる。
【００９７】
さらに、ポリシリコン膜60を島状に加工する際に用いるレジストパターン61をＲＩＥ法などでエッチングして後退させて一回り小さなレジストパターン62に加工して、このレジストパターン62の周縁部よりポリシリコン膜60の周縁部を露出させてから、この後退後のレジストパターン62をマスクとして、各ポリシリコン膜60の周縁部のみを酸化させて絶縁化領域16にする、いわゆるレジスト後退法を用いた。
【００９８】
この結果、ポリシリコン膜60を島状に加工する際に用いるレジストパターン61を除去することなく、このレジストパターン61を加工して後退させて一回り小さなレジストパターン62にすることによって、このレジストパターン61を再利用できる。したがって、このポリシリコン膜60の周縁に絶縁化領域16を形成するために必要な製造工程が大幅に増えたり大掛かりになることがないから、この絶縁化領域16が設けられた薄膜トランジスタ20,21を有する液晶パネル１の製造性の低下を防止できる。
【００９９】
なお、上記一実施の形態では、光変調層に液晶層58を用いた液晶パネル１について説明したが、例えば光変調層を液晶層に代えて有機発光材料としてのエレクトロルミネッセンス（Electro Luminescence:ＥＬ）層とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の薄膜トランジスタの一実施の形態を備えた液晶表示装置を示す説明断面図である。
【図２】同上薄膜トランジスタを示す説明平面図である。
【図３】同上薄膜トランジスタの半導体層上の突起の作用を示す説明断面図である。
【図４】同上半導体層となるポリシリコン膜をレジストパターンにて島状に加工した状態を示す説明断面図である
【図５】同上ポリシリコン膜上のレジストパターンを加工して後退させた状態を示す説明断面図である
【図６】同上レジストパターンを介してポリシリコン膜の周縁部に絶縁化領域を形成した状態を示す説明断面図である。
【図７】同上ポリシリコン膜を半導体層にしてからゲート絶縁膜、ゲート電極および補助容量電極を形成した状態を示す説明断面図である。
【図８】同上ゲート絶縁膜上に層間絶縁膜を形成してソース電極およびドレイン電極を形成してから保護絶縁膜を形成した状態を示す説明断面図である。
【図９】同上保護絶縁膜上に有機絶縁膜および反射電極を形成した状態を示す説明断面図である。
【図１０】同上保護絶縁膜、有機絶縁膜および反射電極上に透明電極およびスペーサを形成した状態を示す説明断面図である。
【図１１】同上半導体層の表面を示す説明平面図である。
【図１２】同上ゲート絶縁膜に亀裂が発生した状態を示す説明図である。
【符号の説明】
【０１０１】
11    半導体層
12    突起
13    チャネル領域
16    絶縁領域としての絶縁化領域
18    ゲート絶縁膜
19    ゲート電極
20,21    薄膜トランジスタ
61,62    レジストとしてのレジストパターン
【図１】
2007027664.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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