(57)【要約】【課題】メモリ容量が実質的に減少せずとも、リフレッシュによる電流の消耗を最小化する半導体メモリ装置及びその動作方法を提供する。【解決手段】リフレッシュ電流消耗を最小化する半導体メモリ装置及びこれに対する駆動方法が掲示される。本発明の半導体メモリ装置では、パリティデータを貯蔵するために割り当てられるパリティメモリ領域がノーマルデータの貯蔵のためにも転用可能である。そして、パリティメモリ領域にノーマルデータが貯蔵されていれば、半導体メモリ装置が相対的に短い第１周期でリフレッシュ動作を行う。一方、パリティメモリ領域にノーマルデータが貯蔵されていなければ、半導体メモリ装置が相対的に長い第２周期でリフレッシュ動作を行う。本発明の半導体メモリ装置及びこれに対する動作方法によれば、データの貯蔵容量は実質的に減少せずとも、ＥＣＣ機能を用いて、リフレッシュ動作による全体的な電流消耗が顕著に減少される。【選択図】図３
2007157316.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを有する半導体メモリ装置の動作方法において、
（Ａ）前記メモリセルアレイがノーマルメモリ領域とパリティメモリ領域とに区分されて設定され、前記ノーマルメモリ領域は外部から受信されるノーマルデータを貯蔵するために割り当てられ、前記パリティメモリ領域は前記ノーマルデータのビット組合せに基づくパリティデータを貯蔵するために割り当てられるが、前記パリティメモリ領域は前記ノーマルデータの貯蔵のためにも専用可能な段階と、
（Ｂ）前記パリティメモリ領域に前記ノーマルデータが貯蔵されていれば、前記半導体メモリ装置が第１周期でリフレッシュ動作を行う段階と、
（Ｃ）前記パリティメモリ領域に前記ノーマルデータが貯蔵されていなければ、前記半導体メモリ装置が前記第１周期より長い第２周期でリフレッシュ動作を行う段階と、を備えることを特徴とする半導体メモリ装置の動作方法。
【請求項２】
前記リフレッシュ動作は、
セルフリフレッシュ動作であることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項３】
前記メモリセルアレイは多数個のメモリバンクで構成され、
前記メモリバンクの各々に対して、前記パリティメモリ領域が設定されることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項４】
前記メモリセルアレイは多数個のメモリバンクで構成され、
特定の前記メモリバンクが前記パリティメモリ領域に設定されることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項５】
前記パリティメモリ領域に設定される前記メモリバンクは、
２つ以上であることを特徴とする請求項４に記載の半導体メモリ装置の動作方法。
【請求項６】
前記パリティメモリ領域は、
前記ノーマルデータの貯蔵に対して、最下位の優先順位を有することを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項７】
半導体メモリ装置において、
ノーマルメモリ領域及びパリティメモリ領域に区分されるメモリセルアレイであって、前記ノーマルメモリ領域は外部から受信されるノーマルデータを貯蔵するために割り当てられ、前記パリティメモリ領域は前記ノーマルデータのビット組合せに基づくパリティデータを貯蔵するために割り当てられるが、前記パリティメモリ領域は前記ノーマルデータの貯蔵のためにも専用可能な前記メモリセルアレイと、
データ入力の時に受信される前記ノーマルデータのビット組合せに基づいて前記パリティデータを生成するように制御し、データ出力の時に前記パリティデータを用いて、前記ノーマルデータを検査及び訂正するように制御するエラー訂正制御部と、
前記メモリセルアレイに対してリフレッシュ動作を行うように制御するリフレッシュ制御部であって、前記パリティメモリ領域に前記ノーマルデータが貯蔵されていれば、第１周期で前記リフレッシュ動作を行うように制御し、前記パリティメモリ領域に前記ノーマルデータが貯蔵されていなければ、前記半導体メモリ装置が前記第１周期より長い第２周期で前記リフレッシュ動作を行うように制御する前記リフレッシュ制御部と、を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記リフレッシュ動作は、
セルフリフレッシュ動作であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記メモリセルアレイは多数個のメモリバンクで構成され、
前記メモリバンクの各々に対して、前記パリティメモリ領域が設定されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記メモリセルアレイは多数個のメモリバンクで構成され、
特定の前記メモリバンクが前記パリティメモリ領域に設定されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記パリティメモリ領域に設定される前記メモリバンクは、
２つ以上であることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記パリティメモリ領域は、
前記ノーマルデータの貯蔵に対して、最下位の優先順位を有することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１３】
前記リフレッシュ制御部は、
所定のリフレッシュ制御信号に応答してリフレッシュアドレスを発生させるリフレッシュアドレス発生手段と、
前記リフレッシュアドレスによって前記メモリセルアレイの特定されるメモリセルをリフレッシュするように駆動されるリフレッシュ駆動手段と、を備え、
前記リフレッシュ制御信号は、
前記パリティメモリ領域に前記ノーマルデータが貯蔵されていれば、前記メモリセルアレイが第１周期でリフレッシュする動作を行うように活性化され、
前記パリティメモリ領域に前記ノーマルデータが貯蔵されていなければ、前記メモリセルアレイが前記第２周期でリフレッシュする動作を行うように活性化されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１４】
メモリセルアレイを有する半導体メモリ装置の動作方法において、
（Ａ）前記メモリセルアレイが第１メモリ領域と第２メモリ領域とに区分されて設定され、前記第1メモリ領域は第１データを貯蔵するために割り当てられ、前記第２メモリ領域は第２データを貯蔵するために割り当てられるが、前記第２メモリ領域は前記第１データの貯蔵のためにも専用可能な段階と、
（Ｂ）前記第２メモリ領域に前記第１データが貯蔵されていれば、前記半導体メモリ装置が第１モードの動作を行う段階と、
（Ｃ）前記第２メモリ領域に前記第２データが貯蔵されていなければ、前記半導体メモリ装置が第２モードの動作を行う段階と、を備えることを特徴とする半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、出力されるデータのエラーを自動で検査及び訂正するエラー訂正コード（ＥＣＣ：Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）機能を有する半導体メモリ装置及びこれに対する動作方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのような半導体メモリ装置でデータを反復的に再書込みする場合、メモリセルを構成する半導体の結晶度、絶縁膜の劣化、ほこり粒子などの後発的要因によって、データを貯蔵するメモリセルが非正常的に動作することがある。しかし、このような後発的要因によって非正常的に動作するメモリセルの比率は、比較的小さい。このような後発的要因によって発生するメモリセルの不良を克服するために提案されたのが、エラー訂正コード以下ＥＣＣと言う)を利用することである。そして、ＥＣＣを有する回路(以下、ＥＣＣ回路と言う)は、メモリセルアレイと共に一つのメモリ装置内に内蔵される。
【０００３】
データ入力の時に、ＥＣＣ回路は、ノーマルデータ(本明細書においては、外部で貯蔵しようとするデータ値を有する情報データを言う)のビット組合せに基づいて、パリティデータを発生させる。また、データ出力の時に、このパリティデータを用いて、誤って貯蔵されたノーマルデータのビットの論理状態が正しい論理状態に訂正される。
【０００４】
一方、ＤＲＡＭのような半導体メモリ装置では、リフレッシュ動作が行われる。リフレッシュ動作を通じて、メモリセルに貯蔵されたデータが有効に保存されうる。しかし、リフレッシュ動作時には、半導体メモリ装置に内蔵されるトランジスタのスイッチングによって、相当量の電流消耗が発生する。特に、スタンバイまたはパワーダウンモードで所定の周期ごとにリフレッシュが行われるセルフリフレッシュ動作の場合には、セルフリフレッシュ動作によって消耗される電流の消耗量は半導体メモリ装置の全体電流消耗量に対して非常に高い比重を占める。
【０００５】
このようなセルフリフレッシュ動作によって消耗する電流量を減少させるためのさまざまな方案の中の一つが、ＥＣＣ回路を用いてセルフリフレッシュ周期を調節することである。言わば、ＥＣＣ回路を採用する半導体メモリ装置では、貯蔵されたデータビットのうちいずれか一つが非正常的であっても、パリティデータを用いてデータの訂正が可能である。したがって、ＥＣＣ回路を用いる場合には、半導体メモリ装置の消耗電流量を減少させるために、セルフリフレッシュ周期が相対的に長く設定されても良い。一方、ＥＣＣ回路を利用しない場合には、半導体メモリ装置のメモリセルに貯蔵されたデータの損失を最小化するために、セルフリフレッシュ周期が相対的に短く設定される。
【０００６】
ところが、従来の半導体メモリ装置では、図１に図示されるように、パリティメモリ領域１０は、ノーマルデータを貯蔵するノーマルメモリ領域２０と独立的に構成される。すなわち、パリティメモリ領域１０には、パリティデータ（ＰＤＡＴ）のみが貯蔵されることができ、ノーマルデータ（ＮＤＡＴ）は貯蔵されることができない構造である。このとき、パリティデータ（ＰＤＡＴ）を貯蔵するためのパリティメモリ領域１０は、ノーマルメモリ領域２０の約５０％程度を占める。これは、半導体メモリ装置のメモリ容量の側面で非常に非効率的である。また、パリティメモリ領域１０が設定されない半導体メモリ装置では、リフレッシュ周期が短くなって、全体的な電流消耗が大きくなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、メモリ容量が実質的に減少せずとも、リフレッシュによる電流の消耗を最小化する半導体メモリ装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００８】
前記のような技術的課題を達成するための本発明の一面は、メモリセルアレイを有する半導体メモリ装置の動作方法に関する。本発明の半導体メモリ装置の動作方法は、（Ａ）前記メモリセルアレイがノーマルメモリ領域とパリティメモリ領域とに区分されて設定される、前記ノーマルメモリ領域は外部から受信されるノーマルデータを貯蔵するために割り当てられ、前記パリティメモリ領域は前記ノーマルデータのビット組合せに基づくパリティデータを貯蔵するために割り当てられるが、前記パリティメモリ領域は前記ノーマルデータの貯蔵のためにも専用可能な段階と、（Ｂ）前記パリティメモリ領域に前記ノーマルデータが貯蔵されていれば、前記半導体メモリ装置が第１周期でリフレッシュ動作を行う段階と、（Ｃ）前記パリティメモリ領域に前記ノーマルデータが貯蔵されていなければ、前記半導体メモリ装置が前記第１周期より長い第２周期でリフレッシュ動作を行う段階と、を備える。
望ましくは、パリティメモリ領域は前記ノーマルデータの貯蔵に対して、最下位の優先順位を有する。
【０００９】
前記のような他の技術的課題を達成するための本発明の一面は、半導体メモリ装置に関する。本発明の半導体メモリ装置は、ノーマルメモリ領域及びパリティメモリ領域に区分されるメモリセルアレイであって、前記ノーマルメモリ領域は外部から受信されるノーマルデータを貯蔵するために割り当てられ、前記パリティメモリ領域は前記ノーマルデータのビット組合せに基づくパリティデータを貯蔵するために割り当てられるが、前記パリティメモリ領域は前記ノーマルデータの貯蔵のためにも専用可能な前記メモリセルアレイと、データ入力の時に受信される前記ノーマルデータのビット組合せに基づいて前記パリティデータを生成するように制御し、データ出力の時に前記パリティデータを用いて、前記ノーマルデータを検査及び訂正するように制御するエラー訂正制御部と、前記メモリセルアレイに対してリフレッシュ動作を行うように制御するリフレッシュ制御部であって、前記パリティメモリ領域に前記ノーマルデータが貯蔵されていれば、第１周期で前記リフレッシュ動作を行うように制御し、前記パリティメモリ領域に前記ノーマルデータが貯蔵されていなければ、前記半導体メモリ装置が前記第１周期より長い第２周期で前記リフレッシュ動作を行うように制御する前記リフレッシュ制御部と、を備える。
【発明の効果】
【００１０】
前記のような本発明の半導体メモリ装置では、パリティデータを貯蔵するために割り当てられるパリティメモリ領域がノーマルデータの貯蔵のためにも専用可能である。そして、パリティメモリ領域にノーマルデータが貯蔵されていれば、半導体メモリ装置が相対的に短い第１周期でリフレッシュ動作を行う。一方、パリティメモリ領域にノーマルデータが貯蔵されていなければ、半導体メモリ装置が相対的に長い第２周期でリフレッシュ動作を行う。
【００１１】
一般的に、半導体メモリ装置で、パリティメモリ領域にノーマルデータが貯蔵される場合が珍しいという点を考慮すれば、半導体メモリ装置は大部分の使用の時にＥＣＣ機能を行える。
前記のような本発明の半導体メモリ装置及びその動作方法によれば、データの貯蔵容量は実質的に減少せずにも、ＥＣＣ機能を用いて、リフレッシュ動作による全体的な電流消耗が顕著に減少される。
【発明を実施するための最良の形態】
【００１２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。各図面を理解するに当たって、同じ部材は可能な限り同じ参照符号で図示しようとする点に留意しなければならない。そして、本発明の要旨を不明にする恐れがあると判断される公知機能及び構成に対する詳細な記述は省略する。
【００１３】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
図２は、本発明の一実施形態による半導体メモリ装置を表わすブロック図である。図２を参照すれば、本発明の半導体メモリ装置は、メモリセルアレイ１００、エラー訂正制御部２００及びリフレッシュ制御部３００を備える。
【００１４】
メモリセルアレイ１００は、領域区分情報（ＲＧＣＯＮ）によって区分されるノーマルメモリ領域１１０及びパリティメモリ領域１２０を含む。ここで、領域区分情報（ＲＧＣＯＮ）は、外部のシステムから提供される外部命令（ＣＭＤ）の中に含まれうる。このとき、ノーマルメモリ領域１１０は、ノーマルデータ（ＮＤＡＴ）を貯蔵するために割り当てられる領域であり、パリティメモリ領域１２０は、パリティデータ（ＰＤＡＴ）を貯蔵するために割り当てられる領域である。
【００１５】
ここで、ノーマルデータ（ＮＤＡＴ）は、貯蔵しようとするデータ値を有する情報データであって、ＤＱパッド４００及びデータ伝送部５００を通じて入出力される。そして、パリティデータ（ＰＤＡＴ）は、ノーマルデータ（ＮＤＡＴ）のビット組合せに基づく論理状態を有するデータであって、検査データに該当される。
【００１６】
一方、本発明は、パリティメモリ領域１２０の利用方法で従来技術と大きい差を有する。図３は、本発明の半導体メモリ装置で、メモリセルアレイ１００のノーマルメモリ領域１１０及びパリティメモリ領域１２０の利用方法を説明するための図面である。
図３を参照すれば、ノーマルメモリ領域１１０には、ノーマルデータ（ＮＤＡＴ）が貯蔵されることができ、パリティメモリ領域１２０には、パリティデータ（ＰＤＡＴ）が貯蔵されうる。本発明では、パリティメモリ領域１２０がノーマルデータ（ＮＤＡＴ）の貯蔵のために専用されうるという点が注目される。
【００１７】
本発明の半導体メモリ装置では、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されたか否かによって、リフレッシュ周期、望ましくは、セルフリフレッシュ周期が調節される。
具体的に記述すれば、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されている場合には、本発明の半導体メモリ装置は、相対的に短い第１周期でリフレッシュ動作を行う。相対的に短い第１周期でリフレッシュ動作が行われる場合、半導体メモリ装置のメモリセルに貯蔵されたデータの損失可能性が減少する。一方、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されていない場合には、本発明の半導体メモリ装置は相対的に長い第２周期でリフレッシュ動作を行う。このように、相対的に長い第２周期でリフレッシュ動作が行われる場合、リフレッシュ動作による電流の消耗が顕著に減少される。
【００１８】
ここで、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されたか否かのモニタリングは、外部のシステムまたは半導体メモリ装置の内部回路によって容易に具現されることができ、これは当業者には自明な事実である。
【００１９】
望ましい実施形態によれば、パリティメモリ領域１２０は、ノーマルデータ（ＮＤＡＴ）の貯蔵において、最下位の順位を有する。すなわち、ノーマルメモリ領域１１０がこれ以上ノーマルデータ（ＮＤＡＴ）の貯蔵のために使われることができない状態になった時、パリティメモリ領域１２０がノーマルデータ（ＮＤＡＴ）の貯蔵のために転用される。
一般的に、半導体メモリ装置で、ノーマルメモリ領域がすべて利用される場合が珍しいという点を考慮する時、パリティメモリ領域１２０に対して最下位の優先順位が付与される場合、半導体メモリ装置は大部分の使用の時にＥＣＣ機能を行える。
【００２０】
一方、メモリセルアレイ１００で、ノーマルメモリ領域１１０とパリティメモリ領域１２０とは多様な方法に設定されうる。
例えば、図４Ａに図示されるように、メモリセルアレイ１００を構成する多数個のメモリバンク（ＢＡＮＫ  Ａ〜Ｄ）の各々でパリティメモリ領域が設定されることもできる。
そして、図４Ｂに図示されるように、メモリセルアレイ１００を構成する特定のメモリバンク（ＢＡＮＫ  Ｄ）の全体がパリティメモリ領域に設定されることもできる。
また、図４Ｃに図示されるように、メモリセルアレイ１００を構成する２以上のメモリバンク（ＢＡＮＫ  Ｃ、Ｄ）の全体がパリティメモリ領域に設定されることもできる。
【００２１】
また図２を参照すれば、エラー訂正制御部２００は、データ入力の時にデータ伝送部５００を通じて入力されるノーマルデータ（ＮＤＡＴ）のビット組合せに基づいてパリティデータ（ＰＤＡＴ）を生成するように制御する。また、エラー訂正制御部２００は、データ出力の時にパリティデータ（ＰＤＡＴ）を用いて、データ伝送部５００を通じて出力されるノーマルデータ（ＮＤＡＴ）を検査及び訂正するように制御する。
【００２２】
そして、リフレッシュ制御部３００は、メモリセルアレイ１００に対してリフレッシュ動作を行うように制御する。
リフレッシュ制御部３００は、具体的にリフレッシュアドレス発生手段３１０及びリフレッシュ駆動手段３２０を備える。リフレッシュアドレス発生手段３１０は、命令制御部６００から提供されるリフレッシュ制御信号（ＲＥＦ）に応答してリフレッシュアドレス（ＦＡＤＤ）を発生させる。そして、リフレッシュ駆動手段３２０は、リフレッシュアドレス（ＦＡＤＤ）によってメモリセルアレイ１００の特定されるメモリセルをリフレッシュするように駆動される。
【００２３】
このとき、リフレッシュ制御信号（ＲＥＦ）は、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されていれば、メモリセルアレイ１００が第１周期でリフレッシュする動作を行うように活性化される。一方、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されていなければ、リフレッシュ制御信号（ＲＥＦ）は、メモリセルアレイ１００が第２周期でリフレッシュする動作を行うように活性化される。
【００２４】
図２で、命令制御部６００は、外部命令（ＣＭＤ）によってエラー訂正制御部２００及びリフレッシュ制御部３００を制御する。そして、外部命令（ＣＭＤ）は、メモリセルアレイ１００で、ノーマルメモリ領域１１０とパリティメモリ領域１２０とを区分するための情報である領域区分情報（ＲＧＣＯＮ）を含む。また、外部命令（ＣＭＤ）には、パリティメモリ領域１２０がノーマルデータ（ＮＤＡＴ）の貯蔵のために転用されたかについての情報を含んでいる。
【００２５】
図５は、本発明の一実施形態による半導体メモリ装置の動作方法を説明するためのフローチャートである。図５を参照して、半導体メモリ装置の動作方法が記述される。
先に、メモリセルアレイ１００がノーマルメモリ領域１１０及びパリティメモリ領域１２０に区分されて設定される（Ｓ１０）。このとき、パリティメモリ領域１２０は、ノーマルデータ（ＮＤＡＴ）の貯蔵に対して、最下位の優先順位が付与される。
以後、半導体メモリ装置がスタンバイまたはパワーダウンモードでセルフリフレッシュ動作モードに進入する（Ｓ２０）。
【００２６】
それにより、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されたか否かが確認される（Ｓ３０）。
そして、Ｓ３０段階で、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されていると確認されれば、メモリセルアレイ１００に対して相対的に短い第１周期のセルフリフレッシュ動作が行われる（Ｓ４０）。
そして、Ｓ３０段階で、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されないと確認されれば、メモリセルアレイ１００に対して相対的に長い第２周期のセルフリフレッシュ動作が行われる（Ｓ５０）。このとき、半導体メモリ装置のエラー訂正機能が利用される。
そして、半導体メモリ装置がスタンバイ及びパワーダウンモードから解除されることによって、セルフリフレッシュ動作モードも解除される（Ｓ６０）。
【００２７】
本明細書では、パリティメモリ領域１２０にノーマルデータ（ＮＤＡＴ）が貯蔵されたか否かによってセルフリフレッシュ動作の周期が調節される実施形態が図示されて記述された。本発明の技術的思想は、多様なデータの形態及び動作モードでも拡張されて適用されうる。
【００２８】
この場合、本発明の特許請求の範囲で、ノーマルメモリ領域は‘第１メモリ領域’と、パリティメモリ領域は‘第２メモリ領域’と呼ばれうる。そして、ノーマルデータは‘第１データ’と、パリティデータは‘第２データ’と呼ばれうる。また、第１周期のリフレッシュ動作は‘第１モードの動作’と、第２周期のリフレッシュ動作は‘第2モードの動作’と呼ばれうる。
【００２９】
本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００３０】
本発明は、データの貯蔵容量を実質的に減少せずとも、ＥＣＣ機能を用いて、リフレッシュ動作による全体的な電流消耗を顕著に減少させるものであって、半導体メモリ装置に適用される。
【図面の簡単な説明】
【００３１】
【図１】従来の半導体メモリ装置のメモリセルアレイで、ノーマルメモリ領域及びパリティメモリ領域の利用方法を説明するための図面である。
【図２】本発明の一実施形態による半導体メモリ装置を表わすブロック図である。
【図３】本発明の半導体メモリ装置で、メモリセルアレイのノーマルメモリ領域及びパリティメモリ領域の利用方法を説明するための図面である。
【図４Ａ】メモリセルアレイを構成する多数個のメモリバンクでパリティメモリ領域の設定方法を表わす図面である。
【図４Ｂ】メモリセルアレイを構成する多数個のメモリバンクでパリティメモリ領域の設定方法を表わす図面である。
【図４Ｃ】メモリセルアレイを構成する多数個のメモリバンクでパリティメモリ領域の設定方法を表わす図面である。
【図５】本発明の一実施形態による半導体メモリ装置の動作方法を説明するためのフローチャートである。
【符号の説明】
【００３２】
１０  ：パリティメモリ領域
２０  ：ノーマルメモリ領域
１００：メモリセルアレイ
１１０：ノーマルメモリ領域
１２０：パリティメモリ領域
２００：エラー訂正制御部
３００：リフレッシュ制御部
３１０：リフレッシュアドレス発生手段
３２０：リフレッシュ駆動手段
４００：ＤＱパッド
５００：データ伝送部
６００：命令制御部
【図１】
2007157316.tif 000003
【図２】
2007157316.tif 000004
【図３】
2007157316.tif 000005
【図４Ａ】
2007157316.tif 000006
【図４Ｂ】
2007157316.tif 000007
【図４Ｃ】
2007157316.tif 000008
【図５】
2007157316.tif 000009