(57)【要約】【課題】トレンチ型ＤＲＡＭにおいてさらなる高集積化を実現する電界効果トランジスタとそれを用いた半導体記憶装置及びそれらの形成製造方法を提供する。【解決手段】基板に、第１導電型の一方のソース・ドレイン領域１４と、チャネル形成領域となる第２導電型の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及１４及びゲート電極１９から絶縁され、半導体層１６の側面に接して第１導電型の他方のソース・ドレイン領域１０ｃが形成された電界効果トランジスタとする。また、上記の一方のソース・ドレイン領域１４に接続してメモリキャパシタの記憶ノード電極が接続された構成とする。【選択図】図１
2007027459.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成され、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体と、
前記基板に、前記一方のソース・ドレイン領域及び前記ゲート電極から絶縁され、前記半導体層の側面に接して形成された第１導電型の他方のソース・ドレイン領域と
を有する電界効果トランジスタ。
【請求項２】
前記ゲート電極の印可電圧により前記半導体層において前記ゲート電極側から前記一方のソース・ドレイン領域と前記他方のソース・ドレイン領域を接続するように反転層が生成され、前記一方のソース・ドレイン領域と前記他方のソース・ドレイン領域を導通する
請求項１に記載の電界効果トランジスタ。
【請求項３】
基板に形成され、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体と、前記基板に、前記一方のソース・ドレイン領域及び前記ゲート電極から絶縁され、前記半導体層の側面に接して形成された第１導電型の他方のソース・ドレイン領域とを有する電界効果トランジスタと、
容量絶縁膜を介して一対の電極が対向してなるキャパシタであって、前記一対の電極のうちの一方の電極が記憶ノード電極として前記一方のソース・ドレイン領域に接続して形成されたメモリキャパシタと
を有する半導体記憶装置。
【請求項４】
前記ゲート電極の印可電圧により前記半導体層において前記ゲート電極側から前記記憶ノード電極と前記半導体領域を接続するように反転層が生成され、前記半導体領域から前記記憶ノード電極への電荷の蓄積または前記記憶ノード電極から前記半導体領域へ電荷の放出がなされる
請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリキャパシタとして、前記容量絶縁膜が前記基板に形成されたトレンチの内壁面の一部を被覆して形成され、前記容量絶縁膜の内側において前記トレンチを埋め込むように前記記憶ノード電極が形成され、前記容量絶縁膜を介して前記記憶ノード電極に対向するように前記基板中に前記一対の電極のうちの他方の電極としてプレート電極が形成されて構成されている
請求項３に記載の半導体記憶装置。
【請求項６】
前記メモリキャパシタとして、前記トランジスタの上方に絶縁膜を介して前記記憶ノード電極と前記容量絶縁膜と前記一対の電極のうちの他方の電極であるプレート電極が積層して形成されている
請求項３に記載の半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板に形成されたトレンチに形成され、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極と、
前記トレンチ内において前記記憶ノード電極上に形成され、前記トランジスタのチャネル形成領域となる第２導電型の半導体層と、
前記トレンチ内において前記半導体層上に形成されたゲート絶縁膜と、
前記トレンチ内において前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の前記トレンチ外周において前記半導体層に接するように形成され、前記トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域と
を有する半導体記憶装置。
【請求項８】
基板に、第１導電型の一方のソース・ドレイン領域を形成する工程と、
前記一方のソース・ドレイン領域の上層にチャネル形成領域となる第２導電型の半導体層を形成する工程と、
前記基板に、前記一方のソース・ドレイン領域から絶縁して、前記半導体層の側面に接するように第１導電型の他方のソース・ドレイン領域を形成する工程と
前記半導体層の上層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層に前記他方のソース・ドレイン領域から絶縁してゲート電極を形成する工程と
を有する電界効果トランジスタの形成方法。
【請求項９】
基板にゲート電極を形成する工程と、
前記ゲート電極の上層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層にチャネル形成領域となる第１導電型の半導体層を形成する工程と、
前記基板に、前記ゲート電極から絶縁して、前記半導体層の側面に接するように第２導電型の一方のソース・ドレイン領域を形成する工程と
前記半導体層の上層に前記一方のソース・ドレイン領域から絶縁して第２導電型の他方のソース・ドレイン領域を形成する工程と
を有する電界効果トランジスタの形成方法。
【請求項１０】
半導体基板にトレンチを形成する工程と、
前記トレンチ内に、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極を形成する工程と、
前記トレンチ内において前記記憶ノード電極上に前記トランジスタのチャネル形成領域となる第２導電型の半導体層を形成する工程と、
前記トレンチ内において前記半導体層上にゲート絶縁膜を形成する工程と、
前記トレンチ内において前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板の前記トレンチ外周において前記半導体層に接するように、前記トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域を形成する工程と
を有する半導体記憶装置の製造方法。
【請求項１１】
前記ゲート電極の印可電圧により前記半導体層において前記ゲート電極側から前記記憶ノード電極と前記半導体領域を接続するように反転層が生成され、前記半導体領域から前記記憶ノード電極への電荷の蓄積または前記記憶ノード電極から前記半導体領域へ電荷の放出がなされるようなトランジスタを形成する
請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記記憶ノード電極を形成する工程の前に、
前記トレンチの内壁から前記半導体基板中にプレート電極を形成する工程と
前記トレンチの内壁面の少なくとも一部を被覆して容量絶縁膜を形成する工程と
をさらに有し、
前記メモリキャパシタとして、前記容量絶縁膜、前記記憶ノード電極及び前記プレート電極とを含むメモリキャパシタを構成する
請求項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタとその形成方法並びに半導体記憶装置とその製造方法に関し、特に電界効果トランジスタと、それを用いたダイナミックランダムアクセスメモリー（ＤＲＡＭ）である半導体記憶装置と、その形成及び製造方法に関する。
【背景技術】
【０００２】
近年のＶＬＳＩ等の半導体装置においては３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、電荷を蓄積する１メモリキャパシタと、このメモリキャパシタの電荷の蓄積と放出を可能とするスイッチング用の１トランジスタ（メタル−酸化物−半導体積層体型電界効果トランジスタ；ＭＯＳＦＥＴ）とから１つのメモリセルが構成され、ＦＥＴのソース・ドレイン領域の１つがメモリキャパシタの一方の電極（記憶ノード電極）と接続されたＭＯＳ型ＤＲＡＭは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量は、世代にかかわらず１ビットあたり２０〜３０ｆＦの一定値が必要である。
従って、メモリキャパシタを微細化し、占有面積を縮小化しているにもかかわらず、蓄積容量は必要量確保しなければならず、様々な工夫がなされてきた。
【０００４】
例えば、容量絶縁膜の膜厚を薄くする方法や、容量絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間の容量絶縁膜とで構成されている。例えば、キャパシタを積み上げて構成するスタック型や、半導体基板に埋め込んで構成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させ、キャパシタの蓄積容量を増加させることができる。
【０００５】
特許文献１には、上記のトレンチ型のメモリキャパシタを有するＤＲＡＭが開示されている。
上記のＤＲＡＭでは、ＦＥＴのソース領域、チャネル形成領域及びドレイン領域をトレンチの内壁の表層部に垂直に並べて構成しており、ＦＥＴに起因する面積の縮小を実現している。
【０００６】
しかし、上記の特許文献１に記載の構造では、トレンチ内壁表面から不純物を拡散させることによりドレイン領域を形成している。不純物の拡散距離は制御が難しく、隣接するメモリセル間の距離を大きく確保する必要があるため、飛躍的な高集積化を実現することが困難となっている。
【特許文献１】特開２０００−３２３６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、上記の構成のトランジスタはトレンチ型ＤＲＡＭにおいてさらなる高集積化を実現することが困難であるという点である。
【課題を解決するための手段】
【０００８】
本発明の電界効果トランジスタは、基板に形成され、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体と、前記基板に、前記一方のソース・ドレイン領域及び前記ゲート電極から絶縁され、前記半導体層の側面に接して形成された第１導電型の他方のソース・ドレイン領域とを有する。
【０００９】
上記の本発明の電界効果トランジスタは、基板に、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及びゲート電極から絶縁され、半導体層の側面に接して第１導電型の他方のソース・ドレイン領域が形成されて構成されている。
【００１０】
本発明の半導体記憶装置は、基板に形成され、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体と、前記基板に、前記一方のソース・ドレイン領域及び前記ゲート電極から絶縁され、前記半導体層の側面に接して形成された第１導電型の他方のソース・ドレイン領域とを有する電界効果トランジスタと、容量絶縁膜を介して一対の電極が対向してなるキャパシタであって、前記一対の電極のうちの一方の電極が記憶ノード電極として前記一方のソース・ドレイン領域に接続して形成されたメモリキャパシタとを有する。
【００１１】
上記の本発明の半導体記憶装置は、電界効果トランジスタとメモリキャパシタとを有する。
電界効果トランジスタは、基板に、第１導電型の一方のソース・ドレイン領域と、チャネル形成領域となる第２導電型の半導体層と、ゲート絶縁膜と、ゲート電極とを含んで積層されてなる積層体が形成され、さらに、基板に、一方のソース・ドレイン領域及びゲート電極から絶縁され、半導体層の側面に接して第１導電型の他方のソース・ドレイン領域が形成されて構成されている。
メモリキャパシタは、容量絶縁膜を介して一対の電極が対向してなるキャパシタであって、一対の電極のうちの一方の電極が記憶ノード電極として一方のソース・ドレイン領域に接続して形成されている。
【００１２】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたトレンチに形成され、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極と、前記トレンチ内において前記記憶ノード電極上に形成され、前記トランジスタのチャネル形成領域となる第２導電型の半導体層と、前記トレンチ内において前記半導体層上に形成されたゲート絶縁膜と、前記トレンチ内において前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の前記トレンチ外周において前記半導体層に接するように形成され、前記トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域とを有する。
【００１３】
上記の本発明の半導体記憶装置は、半導体基板に、トレンチが形成されており、このトレンチに、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極が形成されている。
またトレンチ内において記憶ノード電極上にトランジスタのチャネル形成領域となる第２導電型の半導体層が形成され、この上層にゲート絶縁膜とゲート電極が形成されている。
さらに、半導体基板の前記トレンチ外周において半導体層に接するように、トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域が形成されている。
【００１４】
本発明の電界効果トランジスタの形成方法は、基板に、第１導電型の一方のソース・ドレイン領域を形成する工程と、前記一方のソース・ドレイン領域の上層にチャネル形成領域となる第２導電型の半導体層を形成する工程と、前記基板に、前記一方のソース・ドレイン領域から絶縁して、前記半導体層の側面に接するように第１導電型の他方のソース・ドレイン領域を形成する工程と前記半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に前記他方のソース・ドレイン領域から絶縁してゲート電極を形成する工程とを有する。
【００１５】
上記の本発明の電界効果トランジスタの形成方法では、基板に、第１導電型の一方のソース・ドレイン領域を形成し、一方のソース・ドレイン領域の上層にチャネル形成領域となる第２導電型の半導体層を形成し、基板に、一方のソース・ドレイン領域から絶縁して、半導体層の側面に接するように第１導電型の他方のソース・ドレイン領域を形成し、半導体層の上層にゲート絶縁膜を形成し、ゲート絶縁膜の上層に他方のソース・ドレイン領域から絶縁してゲート電極を形成する。
【００１６】
本発明の電界効果トランジスタの形成方法は、基板にゲート電極を形成する工程と、前記ゲート電極の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にチャネル形成領域となる第１導電型の半導体層を形成する工程と、前記基板に、前記ゲート電極から絶縁して、前記半導体層の側面に接するように第２導電型の一方のソース・ドレイン領域を形成する工程と前記半導体層の上層に前記一方のソース・ドレイン領域から絶縁して第２導電型の他方のソース・ドレイン領域を形成する工程とを有する。
【００１７】
本発明の電界効果トランジスタの形成方法では、基板にゲート電極を形成し、ゲート電極の上層にゲート絶縁膜を形成し、ゲート絶縁膜の上層にチャネル形成領域となる第１導電型の半導体層を形成する。次に、基板に、ゲート電極から絶縁して、半導体層の側面に接するように第２導電型の一方のソース・ドレイン領域を形成し、また、半導体層の上層に一方のソース・ドレイン領域から絶縁して第２導電型の他方のソース・ドレイン領域を形成する。
【００１８】
本発明の半導体記憶装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチ内に、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極を形成する工程と、前記トレンチ内において前記記憶ノード電極上に前記トランジスタのチャネル形成領域となる第２導電型の半導体層を形成する工程と、前記トレンチ内において前記半導体層上にゲート絶縁膜を形成する工程と、前記トレンチ内において前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板の前記トレンチ外周において前記半導体層に接するように、前記トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域を形成する工程とを有する。
【００１９】
上記の本発明の半導体記憶装置の製造方法では、半導体基板にトレンチを形成する。
次に、トレンチ内に、メモリキャパシタを構成し、トランジスタの一方のソース・ドレイン領域となる第１導電型の記憶ノード電極を形成する。
次に、トレンチ内において記憶ノード電極上にトランジスタのチャネル形成領域となる第２導電型の半導体層を形成する。
次に、トレンチ内において半導体層上にゲート絶縁膜を形成し、さらにゲート絶縁膜上にゲート電極を形成する。
次に、半導体基板のトレンチ外周において半導体層に接するように、トランジスタの他方のソース・ドレイン領域となる第１導電型の半導体領域を形成する。
【発明の効果】
【００２０】
本発明の電界効果トランジスタは、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタとして、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００２１】
本発明の半導体記憶装置は、トレンチ型ＤＲＡＭなどにおいて隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００２２】
本発明の電界効果トランジスタの形成方法は、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタを形成する際に、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００２３】
本発明の半導体記憶装置の製造方法は、トレンチ型ＤＲＡＭなどの製造において、隣接するメモリセル間の距離を大きく確保することが不要であり、さらなる高集積化して製造することが可能である。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明に係るトランジスタ及びそれを用いた半導体記憶装置であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）とその形成及び製造方法の実施の形態について、図面を参照して説明する。
【００２５】
第１実施形態
複数本のワード線とビット線の交差点において、マトリクス状に複数個のメモリセルが設けられており、各メモリセルは、ゲート電極がワード線に接続されているスイッチング用の１つのトランジスタと、トランジスタの一方のソース・ドレインに接続されたメモリキャパシタとを有し、トランジスタの他方のソース・ドレインはビット線に接続されている。
【００２６】
図１（ａ）は本実施形態に係るＤＲＡＭの構造を示す模式断面図であり、１つのメモリセルに相当する。
例えば、ｐ型シリコンからなる半導体基板に数μｍ程度の深さのメモリキャパシタ用のトレンチＴＲが形成されている。
トレンチＴＲの底部から途中の深さまでトレンチＴＲの内壁面を被覆して、例えばＳｉＮあるいはＳｉＯＮなどからなる容量絶縁膜１３が形成されており、さらに容量絶縁膜１３の上端からトレンチＴＲの途中の深さまでの所定の高さ分のトレンチＴＲの内壁面を被覆して、例えば酸化シリコンなどからなるカラー（Collar）絶縁膜１５が形成されている。
上記のカラー絶縁膜１５の上端の高さまでの容量絶縁膜１３とカラー絶縁膜１５の内側において、ｎ型（第１導電型）シリコンからなる記憶ノード電極１４が埋め込まれている。
一方、容量絶縁膜１３を挟んで記憶ノード電極１４と対向する領域からカラー絶縁膜１５にかかる高さまでの半導体基板中に、ｎ型の不純物拡散領域であるプレート電極１０ａが形成されている。
上記のように容量絶縁膜１３を挟んで一対の電極（記憶ノード電極１４及びプレート電極１０ａ）が対向するように設けられ、メモリキャパシタが構成されている。
【００２７】
また、トレンチＴＲ内において、記憶ノード電極１４及びカラー絶縁膜１５の上層に、ｐ型（第２導電型）シリコンからなる半導体層１６が形成されている。
半導体層１６の上層におけるトレンチＴＲの内壁面を被覆して、酸化シリコンなどからなるゲート絶縁膜１８が形成されており、その上層にトレンチＴＲ内部においてトレンチＴＲ縁部まで埋め込むようにゲート電極１９が形成されている。
また、プレート電極１０ａが形成された領域より上層における半導体基板はｐ型半導体領域１０ｂが残されており、ｐ型半導体領域１０ｂの表面からカラー絶縁膜にかかる所定の深さまでのトレンチＴＲの縁部において、ｐ型の半導体層１６に接するようにｎ型（第１導電型）の半導体領域１０ｃが形成されている。
また、素子分離領域において半導体基板の表面からカラー絶縁膜１５にかかる所定の深さまで、素子分離用の浅いトレンチＳＴが形成され、酸化シリコンなどが埋め込まれて素子分離絶縁膜２０が形成されている。
【００２８】
上記の構成において、基板に、ｎ型（第１導電型）の一方のソース・ドレイン領域（記憶ノード電極１４）と、チャネル形成領域となるｐ型（第２導電型）の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域（記憶ノード電極１４）及びゲート電極１９から絶縁され、半導体層１６の側面に接してｎ型（第１導電型）の他方のソース・ドレイン領域（半導体領域１０ｃ）が形成されており、ｎチャネル型のＭＯＳＦＥＴが構成される。
【００２９】
図１（ｂ）は上記の構成のＭＯＳＦＥＴの動作を説明する模式図である。
ゲート電極１９に所定の電圧が印加されると、半導体層１６中にゲート絶縁膜１８側からｎ型の反転層１６’が生成される。ゲート電極１９に印加される電圧が所定値以上となると、ｎ型の反転層１６’は半導体領域１０ｃの側面及び記憶ノード電極１４の上面に接するまで伸び、これによって半導体領域１０ｃの側面及び記憶ノード電極１４とが接続されて導通する。本実施形態では、半導体領域１０ｃがビット線に接続され、記憶ノード電極１４がメモリキャパシタの一方の電極となるので、半導体領域１０ｃに印加される電圧に応じて、記憶ノード電極１４への電荷の蓄積（図中矢印で示す）または記憶ノード電極１４から半導体領域１０ｃへの電荷の放出が行われる。
【００３０】
さらに、上記のゲート電極１９や素子分離絶縁膜２０などを被覆して全面に不図示の層間絶縁膜が形成され、半導体領域１０ｃに達するコンタクトホールが開口されて半導体領域１０ｃに接続するようにしてＤＲＡＭのビット線が形成されている。
一方で、ゲート電極１９はそれ自体がＤＲＡＭのワード線となっている。あるいは、ビット線と同様にして層間絶縁膜に対してゲート電極１９に達するコンタクトホールが開口され、ゲート電極１９に接続するようにワード線が形成されていてもよい。
また、プレート電極１０ａは不図示の不純物領域などの配線に接続してプレート電極電圧が印加される。
【００３１】
上記の本実施形態のＭＯＳＦＥＴは、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタとして、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００３２】
上記の本実施形態のＤＲＡＭは、メモリキャパシタの占有面積を縮小できるトレンチ型のＤＲＡＭであって、メモリキャパシタに接続するトランジスタにおいてドレイン領域がトレンチ内壁表面からの不純物の拡散で形成された構成ではないので、このための不純物の拡散距離制御は不要であり、従って隣接するメモリセル間の距離を大きく確保することが不要となって、さらなる高集積化を実現することが可能である。
【００３３】
上記の本実施形態に係るＤＲＡＭの製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、ｐ型シリコンからなる半導体基板１０に深さ数μｍ程度のトレンチＴＲをパターン形成する。
【００３４】
次に、図２（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、トレンチＴＲの内壁面を被覆して、例えばＡｓなどのｎ型の導電性不純物を高濃度にドープしたシリコン膜１１を堆積させ、トレンチＴＲの所定の深さまでを残すようにエッチングでパターン加工する。
さらにシリコン膜１１上にトレンチＴＲ内部を被覆して酸化シリコンなどの犠牲膜１２を形成する。
【００３５】
次に、図２（ｃ）に示すように、例えば、アニール処理を行い、シリコン膜１１からＡｓなどのｎ型の導電性不純物を半導体基板１０中に拡散させ、ｎ型の導電性不純物拡散領域であるプレート電極１０ａを形成する。プレート電極１０ａが形成された領域より上層における半導体基板はｐ型半導体領域１０ｂが残されている。
【００３６】
次に、図２（ｄ）に示すように、例えば、エッチング処理を行って犠牲膜１２を除去し、さらにシリコン膜１１を除去する。
【００３７】
次に、図２（ｅ）に示すように、例えばＣＶＤ法により、トレンチＴＲの内壁面を被覆して全面にＳｉＮあるいはＳｉＯＮなどを堆積させ、トレンチＴＲ内においてプレート電極１０ａの上端を越えない所定の深さまでを残すようにエッチングでパターン加工して、容量絶縁膜１３を形成する。
【００３８】
次に、図３（ａ）に示すように、例えばＣＶＤ法により、トレンチＴＲの内壁面を被覆して全面にｎ型の導電性不純物をドープしたシリコンを堆積させ、トレンチＴＲ底部から容量絶縁膜１３の上端までを残すようにエッチングでパターン加工して、ｎ型シリコンからなる記憶ノード電極１４を形成する。
【００３９】
次に、図３（ｂ）に示すように、例えばＴＥＯＳ（tetraethylorthosilicate）を原料とするＣＶＤ法により、トレンチＴＲの内壁面および記憶ノード電極１４の上面を被覆して酸化シリコンを堆積させ、異方性エッチングなどにより容量絶縁膜１３の上端からトレンチＴＲの途中の深さまでの所定の高さ分までを残すようにパターン加工して、カラー絶縁膜１５を形成する。
【００４０】
次に、図３（ｃ）に示すように、例えばＣＶＤ法により、トレンチＴＲの内壁面を被覆して全面にｎ型の導電性不純物をドープしたシリコンを堆積させ、カラー絶縁膜１５の上端までを残すようにエッチングでパターン加工して、記憶ノード電極１４をカラー絶縁膜１５の上端の高さまで厚膜化する。
【００４１】
次に、図３（ｄ）に示すように、例えばＣＶＤ法により、トレンチＴＲ内の記憶ノード電極１４及びカラー絶縁膜１５の上層を被覆して全面にｐ型の導電性不純物をドープしたシリコンを堆積させ、所定の膜厚を残すようにエッチングでパターン加工して、記憶ノード電極１４に接するようにｐ型の半導体層１６を形成する。
【００４２】
次に、図３（ｅ）に示すように、例えば、レジスト膜をパターン形成して、あるいは酸化シリコンや窒化シリコンなどを堆積し、トレンチ内部を残すようにパターン加工して、半導体層１６の上層におけるトレンチＴＲの内部を埋め込んで、次工程の不純物イオン注入時のマスクとなるパターンの犠牲膜１７を形成する。犠牲膜１７は不純物イオンを透過せず、不純物イオン注入後に容易に除去できる材料であればよい。
【００４３】
次に、図４（ａ）に示すように、例えば、犠牲膜１７をマスクとしてＢなどのｎ型の導電性不純物をイオン注入し、ｐ型半導体領域１０ｂの表面からカラー絶縁膜１５にかかる深さまで、半導体層１６の側面に接するようにｎ型の半導体領域１０ｃを形成する。
【００４４】
次に、図４（ｂ）に示すように、例えば、犠牲膜１７を除去し、さらにＣＶＤ法などにより半導体層１６の上層を被覆してトレンチＴＲの内壁表面を被覆して酸化シリコンなどからなるゲート絶縁膜１８を形成する。
【００４５】
次に、図４（ｃ）に示すように、例えばＣＶＤ法などにより、ゲート絶縁膜１８の上層を被覆してトレンチＴＲの内部を埋め込むようにポリシリコンを堆積し、トレンチＴＲの外部に堆積した部分を除去するようにパターン加工して、ゲート電極１９を形成する。
【００４６】
次に、図４（ｄ）に示すように、例えば、所定の隣接する素子間を分離する領域において、ゲート電極１９にかかるようにして素子分利用の浅いトレンチＳＴをパターン形成する。
【００４７】
次に、図４（ｅ）に示すように、例えばＣＶＤ法により浅いトレンチＳＴ内を埋め込んで酸化シリコンを堆積させ、トレンチＳＴ外部に堆積した部分を除去するようにパターン加工して、ＳＴＩ（shallow trench isolation）素子分離絶縁膜２０を形成する。
以上で、図１（ａ）に示す構成のＤＲＡＭを製造することができる。
【００４８】
上記のように、基板に、ｎ型（第１導電型）の一方のソース・ドレイン領域（記憶ノード電極１４）を形成し、一方のソース・ドレイン領域の上層にチャネル形成領域となるｐ型（第２導電型）の半導体層１６を形成し、基板に、一方のソース・ドレイン領域から絶縁して、半導体層１６の側面に接するようにｎ型（第１導電型）の他方のソース・ドレイン領域（半導体領域１０ｃ）を形成し、半導体層１６の上層にゲート絶縁膜１８を形成し、ゲート絶縁膜１８の上層に他方のソース・ドレイン領域から絶縁してゲート電極１９を形成することで、ＭＯＳＦＥＴを形成することができる。
【００４９】
上記のＭＯＳＦＥＴにおいては、図１（ｂ）に示すように、ゲート電極１９の印可電圧により半導体層１６においてゲート電極側から記憶ノード電極１４と半導体領域１０ｃを接続するように反転層１６’が生成され、半導体領域１０ｃから記憶ノード電極１４への電荷の蓄積または記憶ノード電極１４から半導体領域１０ｃへ電荷の放出がなされる。
【００５０】
上記の本実施形態のＭＯＳＦＥＴの形成方法は、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタを形成する際に、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００５１】
上記の本実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法によれば、トレンチ型のＤＲＡＭを製造する際に、メモリキャパシタに接続するトランジスタにおいてドレイン領域をトレンチ内壁表面からの不純物の拡散で形成しないので、このための不純物の拡散距離制御は不要であり、従って隣接するメモリセル間の距離を大きく確保することが不要となって、メモリキャパシタの占有面積を縮小でき、さらなる高集積化を実現することが可能である。
【００５２】
第２実施形態
図５（ａ）は本実施形態に係るＤＲＡＭの構造を示す模式断面図であり、１つのメモリセルに相当する。
例えば、半導体基板３０上に絶縁膜３１を介してゲート電極３２が形成されており、これをゲート絶縁膜３３が被覆して形成されており、その上層にチャネル形成領域となるｐ型の半導体層３４が形成されており、その上層に一方のソース・ドレイン領域となるｎ型の半導体層３５が積層して形成されている。
上記のゲート電極３２及び一方のソース・ドレイン領域（半導体層３５）とは絶縁して、半導体層３４の側面に接するように、他方のソース・ドレイン領域となるｎ型の半導体領域３６が形成されており、これらを素子分離するように層間絶縁膜（３７，３８）が形成されている。
半導体層３５に接続するように記憶ノード電極３９が形成され、その上層に容量絶縁膜４０とプレート電極４１が積層して形成されており、メモリキャパシタが構成されている。
メモリキャパシタを被覆して、層間絶縁膜３７の上層に上層絶縁膜４２が形成されている。
【００５３】
上記の構成において、基板に、ｎ型（第１導電型）の一方のソース・ドレイン領域（半導体層３５）と、チャネル形成領域となるｐ型（第２導電型）の半導体層３４と、ゲート絶縁膜３３と、ゲート電極３２とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域（半導体層３５）及びゲート電極３２から絶縁され、半導体層３４の側面に接してｎ型（第１導電型）の他方のソース・ドレイン領域（半導体領域３６）が形成されており、ｎチャネル型のＭＯＳＦＥＴが構成される。
【００５４】
図５（ｂ）は上記の構成のＭＯＳＦＥＴの動作を説明する模式図である。
ゲート電極３２に所定の電圧が印加されると、半導体層３４中にゲート絶縁膜３３側からｎ型の反転層３４’が生成される。ゲート電極３２に印加される電圧が所定値以上となると、ｎ型の反転層３４’は半導体領域３６の側面及び半導体層３５の下面に接するまで伸び、これによって半導体領域３６の側面及び半導体層３５とが接続されて導通する。本実施形態では、半導体領域３６がビット線に接続され、半導体層３５がメモリキャパシタの一方の電極（記憶ノード電極３９）に接続されるので、半導体領域３６に印加される電圧に応じて、記憶ノード電極３９への電荷の蓄積（図中矢印で示す）または記憶ノード電極３９から半導体領域３６への電荷の放出が行われる。
【００５５】
上記の本実施形態のＭＯＳＦＥＴは、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタとして、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００５６】
上記の本実施形態のＤＲＡＭは、ＤＲＡＭを構成する電界効果トランジスタが、ドレイン領域がトレンチ内壁表面からの不純物の拡散で形成された構成ではないので、このための不純物の拡散距離制御は不要であり、従って隣接するメモリセル間の距離を大きく確保することが不要となって、さらなる高集積化を実現することが可能である。
【００５７】
上記のＭＯＳＦＥＴの形成方法は、まず、基板に、ゲート電極３２を形成し、ゲート電極３２の上層にゲート絶縁膜３３を形成し、ゲート絶縁膜３３の上層にチャネル形成領域となるｐ型の半導体層３４を形成する。
次に、基板に、ゲート電極３２から絶縁して、半導体層３４の側面に接するようにｎ型の一方のソース・ドレイン領域（半導体領域３６）を形成し、また、半導体層３４の上層に一方のソース・ドレイン領域（半導体領域３６）から絶縁してｎ型の他方のソース・ドレイン領域（半導体層３５）を形成することで、ＭＯＳＦＥＴを形成することができる。
【００５８】
上記の本実施形態のＭＯＳＦＥＴの形成方法は、トレンチ型ＤＲＡＭなどを構成する電界効果トランジスタを形成する際に、隣接するメモリセル間の距離を大きく確保することが不要で、さらなる高集積化を実現することが可能である。
【００５９】
上記の本実施形態に係る半導体記憶装置（ＤＲＡＭ）の製造方法によれば、トレンチ型のＤＲＡＭを製造する際に、メモリキャパシタに接続するトランジスタにおいてドレイン領域をトレンチ内壁表面からの不純物の拡散で形成しないので、このための不純物の拡散距離制御は不要であり、従って隣接するメモリセル間の距離を大きく確保することが不要となって、メモリキャパシタの占有面積を縮小でき、さらなる高集積化を実現することが可能である。
【００６０】
（実施例１）
チャネル形成領域を有する半導体基板上にゲート絶縁膜を介してゲート電極が形成され、ゲート電極の両側部における半導体基板中にソース・ドレイン領域が形成されてなるＭＯＳＦＥＴにおいて、ソース・ドレイン領域の深さを変えたときの深さ方向のポテンシャル分布を求め、得られたポテンシャル分布を基にして電流密度分布を求めて、どのような反転層の厚さとなるか調べた。
上記のように求めた結果、ソース・ドレイン領域の深さが０．１４μｍのときには反転層の深さは５０ｎｍ程度となり、ソース・ドレイン領域の深さが０．３４μｍのときには反転層の深さは６０〜７０ｎｍ程度となり、ソース・ドレイン領域の深さに応じて反転層の厚さを変えることが可能であることが確認された。
【００６１】
（実施例２）
図６（ａ）に示すように、チャネル形成領域を有する半導体基板５０上にゲート絶縁膜５１を介してゲート電極５２が形成され、ゲート電極５２の両側部にサイドウォール絶縁膜５３が形成され、ゲート電極５２の両側部における半導体基板５０中にエクステンション領域５４とソース・ドレイン領域５５が形成されてなるｎチャネル型のＭＯＳＦＥＴにおいて、チャネル形成領域に生成される反転層の厚さをシミュレーションにより調べた。
【００６２】
ゲート電極のゲート長は７０ｎｍとし、ゲート絶縁膜の膜厚は２．１ｎｍとした。また、ゲート電極５２と一方のソース・ドレイン領域に印加する電圧を１．２Ｖとし、他方のソース・ドレイン領域に印加する電圧を０Ｖとした。
【００６３】
また、半導体基板５０には、ウェルを形成するために、Ｂ＋を２３０ｋｅＶ、２．００×１０13ａｔｏｍｓ／ｃｍ2でイオン注入し、さらにＢ＋を１００ｋｅＶ、１．５０×１０13ａｔｏｍｓ／ｃｍ2でイオン注入した。
また、チャネル形成領域とするために、Ｂ＋を２０ｋｅＶ、５．３６×１０12ａｔｏｍｓ／ｃｍ2でイオン注入した。
【００６４】
さらに、エクステンション領域を形成するために、ＢＦ2＋を４０ｋｅＶ、２．１０×１０1３ａｔｏｍｓ／ｃｍ2でイオン注入し、さらに、Ａｓ＋を１．５ｋｅＶ、７．１０×１０1４ａｔｏｍｓ／ｃｍ2でイオン注入した。
また、ソース・ドレイン領域を形成するために、Ｐ＋を３０ｋｅＶ、５．００×１０1３ａｔｏｍｓ／ｃｍ2でイオン注入し、さらに、Ｐ＋を１０ｋｅＶ、３．５０×１０1５ａｔｏｍｓ／ｃｍ2でイオン注入した。このようにして得られるソース・ドレイン領域の深さは３７μｍ程度である。
【００６５】
上記の構成のｎチャネルＭＯＳＦＥＴにおいて、ゲート直下における導電性不純物の分布による電子密度とアクセプタ密度をシミュレーションにより求めた。結果を図５（ｂ）に示す。
シリコン表面からおよそ３．１ｎｍの範囲において、電子密度がアクセプタ密度を上回り、この範囲で反転層が形成されることが確認された。
【００６６】
上記の結果を踏まえて、第１実施形態に係るトランジスタの構成に適用した場合、図７に示すように、ゲート長を７０ｎｍとし、ゲート絶縁膜１８の膜厚toxを２．１ｎｍとし、上記のようなイオン注入で得られるソース・ドレイン領域の深さを３７μｍとし、さらに、半導体層１６の厚みtcfを３．０ｎｍとしたとき、ゲート電極の印加電圧Ｖｇ及び半導体領域１０ｃの印加電圧Ｖｄを１．２Ｖとすることにより、半導体層１６中に１．０×１０18〜１．０×１０20ｃｍ-3の電子密度acfの反転層が形成されて、上述のように動作可能なＭＯＳＦＥＴが得られる。
【００６７】
本発明は上記の説明に限定されない。
例えば、メモリセルが１つのトランジスタを有するタイプのＤＲＡＭについて説明しているが、複数個のトランジスタを有するメモリセルを有するＤＲＡＭにも適用できる。
また、ＤＲＡＭとしては、トレンチ型のメモリキャパシタと、スタック型のメモリキャパシタのいずれのタイプのメモリキャパシタを有するＤＲＡＭにも適用できる。例えばトレンチ型ではプレート電極の配置構造などを変更することができる。また、スタック型ではフィン型や一重や二重などの円筒型などの構造を採用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６８】
本発明の電界効果トランジスタは、さらなる高集積化に対応できるＤＲＡＭのメモリセルを構成するスイッチング用のトランジスタに適用できる。
【００６９】
本発明の半導体記憶装置は、さらなる高集積化に対応できるＤＲＡＭに適用できる。
【００７０】
本発明の電界効果トランジスタの形成方法は、さらなる高集積化に対応できるＤＲＡＭのメモリセルを構成するスイッチング用のトランジスタの形成に適用できる。
【００７１】
本発明の半導体記憶装置の製造方法は、さらなる高集積化に対応できるＤＲＡＭを製造するのに適用できる。
【図面の簡単な説明】
【００７２】
【図１】図１（ａ）は本発明の実施形態に係るＭＯＳＦＥＴを有するＤＲＡＭの構造を示す模式断面図であり、１つのメモリセルに相当すし、図１（ｂ）は上記の構成のＭＯＳＦＥＴの動作を説明する模式図である。
【図２】図２（ａ）〜（ｅ）は、本発明の第１実施形態に係るＭＯＳＦＥＴの形成方法及びＤＲＡＭの製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｅ）は、本発明の第１実施形態に係るＭＯＳＦＥＴの形成方法及びＤＲＡＭの製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｅ）は、本発明の第１実施形態に係るＭＯＳＦＥＴの形成方法及びＤＲＡＭの製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は本発明の第２実施形態に係るＭＯＳＦＥＴを有するＤＲＡＭの構造を示す模式断面図であり、１つのメモリセルに相当し、図５（ｂ）は上記の構成のＭＯＳＦＥＴの動作を説明する模式図である。
【図６】図６（ａ）は本発明の実施例２において用いたモデルの構成を示す模式断面図であり、図６（ｂ）は本実施例で得られた電子密度及びアクセプタ密度である。
【図７】図７は本発明の実施例２で得られた好ましいサイズのＭＯＳＦＥＴ及びそれを用いたＤＲＡＭの寸法などを示す模式図である。
【符号の説明】
【００７３】
１０…半導体基板、１０ａ…プレート電極、１０ｂ…半導体領域、１０ｃ…半導体領域、１１…シリコン膜、１２…犠牲膜、１３…容量絶縁膜、１４…記憶ノード電極、１５…カラー絶縁膜、１６…半導体層、１７…犠牲膜、１８…ゲート絶縁膜、１９…ゲート電極、２０…素子分離絶縁膜、３０…基板、３１…絶縁膜、３２…ゲート電極、３３…ゲート絶縁膜、３４…半導体層、３５…半導体層、３６…半導体領域、３７…層間絶縁膜、３８…層間絶縁膜、３９…記憶ノード電極、４０…容量絶縁膜、４１…プレート電極、５０…基板、５１…ゲート絶縁膜、５２…ゲート電極、５３…サイドウォール絶縁膜、５４…エクステンション領域、５５…ソース・ドレイン領域、ＴＲ…トレンチ、ＳＴ…浅いトレンチ
【図１】
2007027459.tif 000003
【図２】
2007027459.tif 000004
【図３】
2007027459.tif 000005
【図４】
2007027459.tif 000006
【図５】
2007027459.tif 000007
【図６】
2007027459.tif 000008
【図７】
2007027459.tif 000009