(57)【要約】【課題】物理ヒューズ搭載によるＬＳＩのレイアウト面積の増加抑制とセキュリティ機能向上を同時に実現する半導体装置を提供する。【解決手段】テストパッド部１と、入力バッファ回路部２と、ＣＭＯＳトランスファー回路３と、ＣＭＯＳトランスファー回路部３を制御する為の入力制御回路４を備え、入力制御回路４に搭載された物理ヒューズ２１の接続もしくは切断の状態に応じて、前記ＣＭＯＳトランスファー回路部３の活性もしくは非活性の状態を一括して制御する。入力制御回路４の出力信号ＶＣＯＮＴ１０にて検査時に必要なテストパッド部１の制御が可能な為、レイアウト面積の増加を抑制し、かつ、出荷の際のヒューズ切断によりセキュリティも同時に確保できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
検査用に設けられたテストパッド部と、
前記テストパッド部から入力される信号を所定レベルに変換する入力バッファ回路部と、
前記テストパッド部と入力バッファ回路部とを電気的に接続し、スイッチ回路を有するトランスファー回路部と、
物理ヒューズの接続もしくは切断状態に応じて、前記スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路とを備えた半導体集積回路。
【請求項２】
前記スイッチ回路は、ＣＭＯＳスイッチ回路である請求項１記載の半導体集積回路。
【請求項３】
前記制御回路は、予め接続された少なくとも一つの物理ヒューズと予め切断された少なくとも一つの物理ヒューズとを有し、複数個搭載された前記物理ヒューズの接続もしくは切断状態に応じて、前記ＣＭＯＳスイッチ回路の活性もしくは不活性状態を制御可能とした請求項２記載の半導体集積回路。
【請求項４】
予め切断されたヒューズは、検査終了後において予め接続されたヒューズと同様の切断跡が付けられている請求項３記載の半導体集積回路。
【請求項５】
制御回路は、物理ヒューズの接続もしくは切断状態に応じて、“Ｈ”もしくは“Ｌ”レベルを出力する入力制御回路と、データを保存する不揮発性メモリと、前記不揮発性メモリのデータをラッチするためのラッチ回路と、前記入力制御回路の出力信号と前記ラッチ回路にて保持されるラッチデータとを比較し、その比較結果の出力信号の状態に応じて、前記ＣＭＯＳスイッチ回路の活性もしくは非活性状態を制御可能とした比較回路とを備えた請求項２記載の半導体集積回路。
【請求項６】
請求項１，２，３，４または５記載の半導体集積回路を搭載した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第三者からの改竄等に対して、防止、抑制を目的とした、セキュリティ機能搭載した半導体装置における半導体集積回路および半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＩＣカードに代表されるように、個人情報や金銭情報の等の重要情報が書き込まれたカードを個人が所有するようになってきた。このような重要情報を保護するため、ＩＣカードに搭載されているＬＳＩ、特にＬＳＩに内蔵されたＲＯＭのデータや不揮発性メモリのデータを第三者からの偽造、改竄等に対するセキュリティ機能を強化する為の技術が搭載されている。
【０００３】
以下に、従来の耐タンパー（セキュリティ）技術を搭載した半導体装置に関して説明する。図８は従来の半導体装置のテストパッド周辺部の回路構成図である。
【０００４】
図８に示すように、従来の半導体装置は、不揮発性メモリ検査時の検査効率化等の目的で、実際に使用するパッドとは別に、検査専用のテストパッドを用いて検査を実行する場合がある。従来の半導体装置は、複数のテストパッドＴＰＡＤ１〜ＴＰＡＤｎにて構成されたテストパッド部１と、複数のテストパッドＴＰＡＤ１〜ＴＰＡＤｎに対応した入力バッファ回路ＢＵＦＢ１〜ＢＵＦＢｎにて構成された入力バッファ回路部１０２と、テストパッドと入力バッファ回路を接続するためのヒューズＦＵＳＥ１〜ＦＵＳＥｎにて構成されたヒューズ部１０３にて構成されている。半導体装置の出荷前の検査終了後、出荷する直前に、ヒューズＦＵＳＥ１〜ＦＵＳＥｎを切断してレーザートリマ等の装置で切断を行う。これにより、通常の手段を用いたアクセス以外を禁止できるため、以降のカスタマーの工程やユーザーの使用の際において、第三者からの改竄・偽造等の脅威から、不揮発性メモリに書き込まれた重要な情報を守ることができる。
【０００５】
以上のような構成と手法をとることにより、重要情報を書き込んだ不揮発性メモリへのアクセス、データの変更や、プログラムを制御するＲＯＭへのアクセスは通常の手段以外へのアクセスはできなくなり、違法なプログラムの改竄や重要情報のモニターを防止する対策がとられている。（例えば、特許文献１参照）
【特許文献１】特開平１０−１９７６００号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記記載のような回路構成とした場合、重要とされる不揮発性メモリ等のデータ量が増加するにつれ、検査専用の端子は多数存在することとなる。また、全てのテストパッドに対して、多数のヒューズをパッド近傍に配置した場合、ヒューズ素子を分散して多数配置することと、配置するヒューズ素子に関連するレイアウト的な制約から、ＬＳＩのチップ面積が大きくなる課題が発生する。
【０００７】
したがって、本発明の目的は、チップ面積の増大を抑制しつつセキュリティ確保するという、相反する２つの課題を解決する半導体集積回路および半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の請求項１記載の半導体集積回路は、検査用に設けられたテストパッド部と、テストパッド部から入力される信号を所定レベルに変換する入力バッファ回路部と、テストパッド部と入力バッファ回路部とを電気的に接続し、スイッチ回路を有するトランスファー回路部と、物理ヒューズの接続もしくは切断状態に応じて、スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路とを備えた。
【０００９】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、スイッチ回路は、ＣＭＯＳスイッチ回路である。
【００１０】
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路において、制御回路は、予め接続された少なくとも一つの物理ヒューズと予め切断された少なくとも一つの物理ヒューズとを有し、複数個搭載された物理ヒューズの接続もしくは切断状態に応じて、ＣＭＯＳスイッチ回路の活性もしくは不活性状態を制御可能とした。
【００１１】
請求項４記載の半導体集積回路は、請求項３記載の半導体集積回路において、予め切断されたヒューズは、検査終了後において予め接続されたヒューズと同様の切断跡が付けられている。
【００１２】
請求項５記載の半導体集積回路は、請求項２記載の半導体集積回路において、制御回路は、物理ヒューズの接続もしくは切断状態に応じて、“Ｈ”もしくは“Ｌ”レベルを出力する入力制御回路と、データを保存する不揮発性メモリと、不揮発性メモリのデータをラッチするためのラッチ回路と、入力制御回路の出力信号とラッチ回路にて保持されるラッチデータとを比較し、その比較結果の出力信号の状態に応じて、ＣＭＯＳスイッチ回路の活性もしくは非活性状態を制御可能とした比較回路とを備えた。
【００１３】
請求項６記載の半導体装置は、請求項１，２，３，４または５記載の半導体集積回路を搭載した。
【発明の効果】
【００１４】
本発明の請求項１記載の半導体集積回路によれば、物理ヒューズの接続もしくは切断状態に応じて、スイッチ回路の活性もしくは不活性状態を制御可能とした制御回路を備えているので、出荷の直前に、搭載された物理ヒューズを切断し、テストパッドを非活性状態とすることにより、通常の手段を用いたアクセスのみ許可し、それ以外のテストパッド部からの入力を禁止できる。このため、従来回路のようなテストパッド増加に比例したヒューズ数の増加に比べて、必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、出荷の際の物理ヒューズ切断によりセキュリティを確保できる。
【００１５】
請求項２では、スイッチ回路は、ＣＭＯＳスイッチ回路であることが好ましい。この場合、入力バッファ回路部は、テストパッド部から入力される信号レベルを直接入力バッファに印加でき、入力バッファ回路の入力状態が確認できる。すなわち、ＣＭＯＳスイッチ回路と抵抗素子を用いることでパッドが電気的に切り離されたか否かを直接的に確認が出来るというメリットがある。
【００１６】
本発明の請求項３記載の半導体集積回路によれば、制御回路は、予め接続された少なくとも一つの物理ヒューズと予め切断された少なくとも一つの物理ヒューズとを有し、複数個搭載された物理ヒューズの接続もしくは切断状態に応じて、ＣＭＯＳスイッチ回路の活性もしくは不活性状態を制御可能としたので、請求項１と同様に必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。また、ヒューズ切断後は、所定の通りに復元しなければ、再び、テストパッドを使用することができない為、セキュリティ機能が更に向上する。
【００１７】
請求項４では、予め切断されたヒューズは、検査終了後において予め接続されたヒューズと同様の切断跡が付けられているので、製品出荷時には予め切断されたヒューズと予め接続されたヒューズとの差がわからないようになり、セキュリティ機能が更に向上する。
【００１８】
本発明の請求項５記載の半導体集積回路によれば、制御回路は、物理ヒューズの接続もしくは切断状態に応じて、“Ｈ”もしくは“Ｌ”レベルを出力する入力制御回路と、データを保存する不揮発性メモリと、不揮発性メモリのデータをラッチするためのラッチ回路と、入力制御回路の出力信号とラッチ回路にて保持されるラッチデータとを比較し、その比較結果の出力信号の状態に応じて、ＣＭＯＳスイッチ回路の活性もしくは非活性状態を制御可能とした比較回路とを備えているので、比較結果の出力信号の状態に応じて、ＣＭＯＳトランスファー回路部の活性もしくは非活性状態を制御し、搭載されたヒューズの切断はもちろんのこと、不揮発性メモリに保存する比較対象のデータを、各ＬＳＩ毎に設定を変更することが可能である。このため、請求項１と同様に必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。また、ヒューズ切断後は、所定の通りに復元しなければならないことに加えて、物理的に解読できないデータとの比較を行うことで、内部の回路を物理的に解読するという手法に対して対応できることと、各ＬＳＩ毎に個別に設定できることで、セキュリティ機能が更に向上する。
【００１９】
本発明の請求項６記載の半導体装置によれば、請求項１，２，３，４または５記載の半導体集積回路を搭載したので、従来回路のようなテストパッド増加に比例したヒューズ数の増加に比べて、必要ヒューズ数を最小限に抑え、レイアウト面積の増加を抑制でき、かつ、セキュリティを確保できる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
本発明の第１の実施形態を図１に基づいて説明する。
【００２１】
図１に本発明の第１の実施形態に関する回路図を示す。
【００２２】
図１に示すように、第１の実施形態は、検査用に設けられたテストパッドＴＰＡＤ１〜ＴＰＡＤｎで構成されるテストパッド部１と、テストパッド部１から入力される信号を所定レベルに変換するＢＵＦＡ１〜ＢＵＦＡｎで構成される入力バッファ回路部２と、テストパッド部１と入力バッファ回路部２を電気的に接続し、ＣＭＯＳスイッチＳＷ１〜ＳＷｎで構成されたＣＭＯＳトランスファー回路部３と、ＣＭＯＳトランスファー回路部３を構成するＳＷ１〜ＳＷｎの活性もしくは非活性の状態を一括して制御する入力制御回路４とで構成されている。
【００２３】
テストパッド部１はテストパッドＴＰＡＤ１〜ＴＰＡＤｎにより構成されている。
【００２４】
入力バッファ回路部２は入力バッファ回路ＢＵＦＡ１〜ＢＵＦＡｎにより構成され、テストパッド１から入力される信号をＣＭＯＳレベルに変換する。入力バッファ回路ＢＵＦＡ１の一例を、図１の入力バッファ回路ＢＵＦＡ１に記載した回路構成をもとに説明する。入力バッファ回路ＢＵＦＡ１は、高抵抗素子４１とインバータ４２により構成されており、高抵抗素子４１は一方が入力ノードとインバータ４２にもう一方がグランド端子ＶＳＳに接続されている。
【００２５】
上記では、抵抗素子４１が入力ノードとグランド端子ＶＳＳの間に挿入した例で説明したが、抵抗素子４１が入力ノードと電源端子ＶＤＤとの間に挿入された構成であっても同様の機能を有する。
【００２６】
ＣＭＯＳトランスファー回路部３は、ＣＭＯＳスイッチ回路ＳＷ１〜ＳＷｎにて構成されている。ＣＭＯＳスイッチ回路ＳＷ１の一例を、図１のＳＷ１に記載した回路構成をもとに説明する。ＣＭＯＳスイッチＳＷ１は、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とインバータ１３により構成されている。Ｎチャネルトランジスタ１１はゲート端子が入力制御回路４の出力信号であるＶＣＯＮＴ１０に接続され、ソース端子がテスト端子ＴＰＡＤ１にドレイン端子が入力バッファ回路ＢＵＦＡ１の入力端子に接続されている。Ｐチャネルトランジスタ１２はゲート端子がインバータ１３の出力信号に接続され、ソース端子がテスト端子ＴＰＡＤ１にドレイン端子が入力バッファ回路ＢＵＦＡ１の入力端子に接続されている。インバータ１３は入力端子が前記ＶＣＯＮＴ１０に接続され、出力端子がＰチャネルトランジスタ１２のゲート端子に接続されている。
【００２７】
入力制御回路４は、物理ヒューズ２１の接続もしくは切断状態に応じて、ＣＭＯＳスイッチ回路ＳＷ１〜ＳＷｎの活性もしくは不活性状態を制御可能とする。この場合、Ｐチャネルトランジスタ２２はソース端子が電源端子ＶＤＤに、ゲート端子がＶＢＩＡＳ端子に、ドレイン端子がインバータ３１の入力とヒューズ２１の一方に接続されている。ヒューズ２１は一方の端子がＶＳＳ端子にもう一方の端子がインバータ３１の入力とＰチャネルトランジスタ２２のドレイン端子に接続されている。インバータ３１は入力端子がＰチャネルトランジスタ２２のドレイン端子とヒューズ２１の一方の端子に接続され、出力端子がインバータ３２の入力端子に接続されている。インバータ３２は入力端子がインバータ３１の出力端子に接続され、出力端子がインバータ３３の入力端子に接続されている。インバータ３３は入力端子がインバータ３２の出力端子に接続され、出力端子がＣＭＯＳトランスファー回路部３の制御信号ＶＣＯＮＴ１０として使用されている。
【００２８】
ＶＢＩＡＳの電位は、Ｐチャネルトランジスタ２２のしきい値電圧ＶｔをＶｔｐとした場合、ＶＤＤ−Ｖｔｐより若干低い電位でコントロールされるように制御されており、トランジスタ２２を介してＶＤＤからインバータ回路３１の入力端子に電流が流れ込む。Ｐチャネルトランジスタ２２での等価抵抗は、物理ヒューズ２１の抵抗値より大きく設定されている。
【００２９】
物理ヒューズ２１が接続されたままの初期状態においては、上記Ｐチャネルトランジスタ２２の等価抵抗と物理ヒューズ２１の抵抗値の関係より、インバータ回路３１のゲート電位は“Ｌ”電位となり、ＣＭＯＳスイッチコントロール信号ＶＣＯＮＴ１０は“Ｈ”電位状態となりＣＭＯＳスイッチ回路は活性化状態となる。この場合テストパッド部１と入力バッファ回路部２と電気的に接続された状態であり、テストパッド部１を用いて検査を行うことが可能となる。
【００３０】
また、出荷の際に物理ヒューズ２１を切断することにより、インバータ回路３１の入力端子は、ＶＤＤからの電流供給源のみ接続されることとなる。この場合、インバータ回路３１のゲート電位は“Ｈ”電位となり、ＣＭＯＳスイッチコントロール信号ＶＣＯＮＴ１０は“Ｌ”電位状態となり、ＣＭＯＳスイッチ回路は非活性化状態となる。テストパッド部１と入力バッファ回路部２と電気的に切断され、テストパッドからの制御が無効となる。
【００３１】
また、本回路構成により、物理ヒューズ２１が接続されたままの初期状態においては、テストパッドＴＰＡＤ１に一定以上の電圧を印加することで、Ｐチャネルトランジスタ１２、Ｎチャネルトランジスタ１１と高抵抗素子４１を通じて電流が流れる。出荷の際に物理ヒューズを切断した場合は、テストパッドＴＰＡＤ１に一定以上の電圧を印加しても、電気的に切断されていることで、電流が発生しない為、出荷の際に電気的に切断されているかを容易に確認できる。
【００３２】
本実施形態では説明の簡略化のため、検査用端子数を絞って説明したが、検査端子数が増加すればするほど、ＬＳＩのチップ面積抑制効果が増加する。
（第２の実施形態）
本発明の第２の実施形態を図２〜図４に基づいて説明する。図１と同じ構成には同じ符号を付す。
【００３３】
図２に本発明の第２の実施形態に関する回路図を示す。
【００３４】
図２に示すように、第２の実施形態は、ＴＰＡＤ１〜ＴＰＡＤｎで構成されるテストパッド部１と、ＢＵＦＡ１〜ＢＵＦＡｎで構成される入力バッファ回路部２と、テストパッド部１と入力バッファ回路部２を電気的に接続するＳＷ１〜ＳＷｎで構成されたＣＭＯＳトランスファー回路部３と、ＣＭＯＳトランスファー回路部３を構成するＳＷ１〜ＳＷｎの活性もしくは非活性の状態を一括して制御する制御回路５で構成されている。制御回路５以外は実施形態１と同等の構成である為に、詳細な説明を割愛する。
【００３５】
制御回路５の一例を図３に示す。
【００３６】
制御回路５は、入力制御回路４と、入力制御回路６と、入力制御回路４の出力信号ＧＣＯＮＴ３１と入力制御回路６の出力信号ＧＣＯＮＴ３２を入力信号として制御信号ＶＣＯＮＴ２０を出力するＡＮＤ回路６３とで構成される。入力制御回路４は実施形態１で説明している為、詳細な説明は割愛する。
【００３７】
入力制御回路６に関して図３を用いて説明する。入力制御回路６は、Ｐチャネルトランジスタ５０と、あらかじめ切断された電気ヒューズ５１と、インバータ６１，６２により構成される。Ｐチャネルトランジスタ５０はソース端子が電源端子ＶＤＤに、ゲート端子がＶＢＩＡＳ端子に、ドレイン端子がインバータ６１の入力とヒューズ５１の一方に接続されている。
【００３８】
ヒューズ５１は一方の端子がＶＳＳ端子にもう一方の端子がインバータ６１の入力とＰチャネルトランジスタ５０のドレイン端子に接続されている。インバータ６１は入力端子がＰチャネルトランジスタ５０のドレイン端子とヒューズ５１の一方の端子に接続され、出力端子がインバータ６２の入力端子に接続されている。インバータ６２は入力端子がインバータ６１の出力端子に接続され、出力端子が制御信号ＧＣＯＮＴ３２となっている。
【００３９】
ＶＢＩＡＳの電位は、実施形態１での説明と同様に、Ｐチャネルトランジスタ２２のしきい値電圧ＶｔをＶｔｐとした場合、ＶＤＤ−Ｖｔｐより若干低い電位でコントロールされるように制御されており、トランジスタ２２を介してＶＤＤからインバータ回路３１の入力端子に電流が流れ込む。
【００４０】
入力制御回路６においては物理ヒューズ５１があらかじめ切断されているので、インバータ回路６１のゲート電位は“Ｈ”電位となり、制御信号ＧＣＯＮＴ３２は“Ｈ”電位状態となる。
【００４１】
物理ヒューズ２１が接続されたままの初期状態においては、制御信号ＧＣＯＮＴ３１は“Ｈ”電位となり、制御信号ＧＣＯＮＴ３２も“Ｈ”電位である。従って、ＶＣＯＮＴ２０も“Ｈ”電位状態となりＣＭＯＳスイッチ回路は活性化状態となる。この場合テストパッド部１と入力バッファ回路部２と電気的に接続された状態であり、テストパッド部１を用いて検査を行うことが可能となる。
【００４２】
また、出荷の際に物理ヒューズ２１を切断することにより、制御信号ＧＣＯＮＴ３１は“Ｌ”電位となり、ＶＣＯＮＴ２０も“Ｌ”電位状態となりテストパッド部１と入力バッファ回路部２と電気的に切断され、テストパッドからの制御が無効となる。
【００４３】
また、出荷の際においては、あらかじめ接続されたヒューズ２１との差がわからないように、ヒューズ２１のみならず、ヒューズ５１に対しても、レーザートリマ等で切断跡を付ける。
【００４４】
なお、上記のようにヒューズ５１に対しても、ヒューズ２１と同様に切断跡をつける為、レーザー装置の切断跡よりあらかじめ切断したヒューズの切断幅は狭く設定することがセキュリティ確保の為に有効である。
【００４５】
第三者が改竄を行う際には、物理ヒューズを正しく復元しなければならず、例えば、ヒューズ５１を再接続した場合は、制御信号ＧＣＯＮＴ３２は“Ｌ”電位状態となるため、ＣＭＯＳトランスファー回路部３を制御する制御信号ＶＣＯＮＴ２０は“Ｌ”電位状態となる。テストパッド部１は非活性状態である為、第三者からの改竄等を防止、抑制効果がある。
【００４６】
また、本実施形態では、説明の簡略化の為、あらかじめ接続されたヒューズを用いる入力制御回路４を１個とあらかじめ切断されたヒューズを用いる入力制御回路６を１個を組み合わせて、それぞれの入力制御回路の出力制御信号のＡＮＤ論理をとり、ＣＭＯＳスイッチ回路を制御する構成にて説明したが、図４に示すように、搭載する入力制御回路４と入力制御回路６の搭載個数を増加させることや、実際にヒューズ素子をレイアウトする際に、配置をランダムにすることで、セキュリティ機能が向上することは言うまでもない。
（第３の実施形態）
本発明の第３の実施形態を図５〜図７に基づいて説明する。図１と同じ構成には同じ符号を付す。
【００４７】
図５に本発明の第３の実施形態に関するＣＭＯＳトランスファー回路部３を制御する制御回路の一例を示す。
【００４８】
図５に示すように、制御回路は、入力制御回路４と、ＥＥＰＲＯＭやＦｅＲＡＭに代表される不揮発性メモリ８１と、前記不揮発性メモリ８１のデータをラッチするラッチ回路８２と、比較回路８３とで構成される。
【００４９】
不揮発性メモリ８１のデータをラッチ回路８２にデータをラッチする。ラッチされたデータの出力信号ＧＣＯＮＴ５２と入力制御回路４の出力信号ＧＣＯＮＴ５１を比較回路８３に入力し、２つの信号の状態を比較してＣＭＯＳトランスファー回路部３の制御信号となるＶＣＯＮＴ２０に出力する。
【００５０】
物理ヒューズ２１が接続されたままの初期状態においては、制御信号ＧＣＯＮＴ５１は“Ｈ”電位となり、ラッチ回路のデータ出力も“Ｈ”電位となるように、不揮発性メモリを制御しておく。この状態においては、比較回路８３の出力信号ＶＣＯＮＴ２０も“Ｈ”電位状態となりＣＭＯＳスイッチ回路は活性化状態となる。この場合テストパッド部１と入力バッファ回路部２と電気的に接続された状態であり、テストパッド部１を用いて検査を行うことが可能となる。
【００５１】
また、出荷の際に物理ヒューズ２１を切断することにより、制御信号ＧＣＯＮＴ５１は“Ｌ”電位となり、ＶＣＯＮＴ２０も“Ｌ”電位状態となりテストパッド部１と入力バッファ回路部２と電気的に切断され、テストパッド部１からの制御が無効となる。
【００５２】
また出荷の際、不揮発性メモリ８１のデータを変更することでも、同様に、テストパッドの非活性化が実現できる。
【００５３】
また、図６に示したように、入力制御回路４の代わりに入力制御回路６を用いて、出荷の際に不揮発性メモリのデータを変化させることで、同等の効果が得られることは言うまでもない。ＧＣＯＮＴ６２はラッチされたデータの出力信号、ＧＣＯＮＴ６１は入力制御回路６の出力信号である。
【００５４】
また、上記実施形態においては、説明の簡略化のために、入力制御回路４を一個用いた場合の実施形態で説明を行ったが、図７に示すように、入力制御回路４と入力制御回路６を複数個用いた回路構成により、セキュリティ機能が向上することは言うまでもない。ＧＣＯＮＴ７１，７２は入力制御回路４の出力信号、ＧＣＯＮＴ７３，７４は入力制御回路６の出力信号である。
【００５５】
また、不揮発性メモリのデータの状態は物理解析では解読できないことと、不揮発性メモリのデータとの比較をすることで、ユーザーが任意にセキュリティコードを変更することも可能となるし、テストパッドが使用できる状態が、各ＬＳＩ毎で設定可能となる為、セキュリティ機能が更に向上する。
【００５６】
なお、インバータの数は、上記のような制御ができれば何個でもよい。また、スイッチ回路はＮＡＮＤやＮＯＲの回路構成でも、実現が可能である。ただし、ＣＭＯＳスイッチ回路と抵抗素子を用いることでパッドが電気的に切り離されたか否かを直接的に確認が出来るというメリットがある。
【産業上の利用可能性】
【００５７】
本発明にかかる半導体集積回路は、第三者からの改竄等の対策の為、耐タンパー用ヒューズを搭載したＬＳＩのレイアウト面積増大抑制と、さらなる耐タンパー性を向上させる機能を有し、セキュリティ機能が必須とされるＩＣカード用半導体装置等として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に関する半導体装置の一部を示す回路図である。
【図２】本発明の第２の実施形態に関する半導体装置の一部を示す回路図である。
【図３】本発明の第２の実施形態に関する入力制御回路の第一例を示す回路図である。
【図４】本発明の第２の実施形態に関する入力制御回路の第二例を示す回路図である。
【図５】本発明の第３の実施形態に関する入力制御回路の第一例を示す回路図である。
【図６】本発明の第３の実施形態に関する入力制御回路の第二例を示す回路図である。
【図７】本発明の第３の実施形態に関する入力制御回路の第三例を示す回路図である。
【図８】従来の技術に関する回路図である。
【符号の説明】
【００５９】
１  テストパッド部
２，１０２  入力バッファ回路部
３  ＣＭＯＳトランスファー回路部
４，５，６  入力制御回路
１１  Ｎチャネルトランジスタ
１２，２２，５０  Ｐチャネルトランジスタ
１３，３１，３２，３３，４２  インバータ
２１  物理ヒューズ
４１  抵抗素子
５１  あらかじめ切断された物理ヒューズ
６３，７１  ＡＮＤ回路
８１  不揮発性メモリ
８２  ラッチ回路
８３，８４  比較回路
１０３  ヒューズ部
【図１】
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【図２】
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【図３】
2007157890.tif 000005
【図４】
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【図５】
2007157890.tif 000007
【図６】
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【図７】
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【図８】
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