(57)【要約】【課題】フルシリサイド（ＦＵＳＩ）ゲートを有するＭＯＳＦＥＴデバイスの製造方法を提供する。【解決手段】この方法は、ＦＵＳＩとソース及び／又はドレイン領域へのコンタクトとの間の短絡形成を防止するのに使用可能である。特に、この方法は、ゲート誘電体の上方に膨張体積を形成する。上記体積は、フルシリサイド化ゲートを実質的に含むように設計される。【選択図】図３ａ
2007027727.tif 000002
【特許請求の範囲】
【請求項１】
フルシリサイド化ゲート電極を有する少なくとも一つのＭＯＳＦＥＴデバイスを製造する方法であって、
ゲート誘電体及びゲート電極からなるゲートスタックを設け、ここで、上記ゲート電極は厚さｔＶを有し、上記ゲート誘電体に接する上記ゲート電極の少なくとも一部分は、半導体材料にて形成され、及び上記ゲートスタックのサイドウォールは、誘電性層により包まれ；
上記ゲート誘電体に接する上記半導体材料の層厚さｔＳＣを得るため、部分的に上記ゲート電極を除去し；
上記半導体層上の少なくとも一つのシリサイド金属の層を堆積し;  そして
厚さｔＳＩＬを有するシリサイドを形成するため上記半導体層をフルシリサイドする、
ここで、ｔＶ及びｔＳＣは、関係ｔＶ ≧ｔＳＩＬ＝ｔＳＣ（１＋ｂ）に従い選択され、ここで（１＋ｂ）はシリサイドの体積膨張係数である。
【請求項２】
上記ゲートスタックのサイドウォールを包む上記誘電性層は、スペーサーである、請求項１記載の製造方法。
【請求項３】
上記スペーサーは、上記ゲートスタックの上記サイドウォールに対して誘電性材料の共形層を堆積し、その後上記誘電性材料（８）を異方性にエッチバックすることで形成される、請求項２記載の製造方法。
【請求項４】
上記ゲート電極を部分的に除去する工程は、厚さｔＳＣを有する上記半導体層を得るため半導体材料を薄くする工程を備える、請求項１から３のいずれかに記載の製造方法。
【請求項５】
上記半導体材料はシリコンである、請求項１から４のいずれかに記載の製造方法。
【請求項６】
上記シリサイド金属はニッケルである、請求項１から５のいずれかに記載の製造方法。
【請求項７】
上記ゲート誘電体に接触していない上記ゲート電極の一部は、上記半導体材料に対して選択的に除去可能な材料にて形成される、請求項１から６のいずれかに記載の製造方法。
【請求項８】
上記ゲート電極を部分的に除去する工程は、上記半導体材料を露出するため、上記ゲート誘電体に接触していない上記一部を選択的に除去する工程を備える、請求項７記載の製造方法。
【請求項９】
上記ゲート誘電体に接触していない上記一部は、ＳｉｘＧｅｙにて形成される、請求項７又は８記載の製造方法。
【請求項１０】
上記半導体材料をフルシリサイドする工程は、実質的に全ての上記半導体材料をケイ素化合物に変換するようにサーマルバジェットを供給する工程と、反応しないいずれの金属をも除去する工程とを備える、請求項１から９のいずれかに記載の製造方法。
【請求項１１】
上記半導体材料をフルシリサイドする工程は、部分的に上記半導体材料をケイ素化合物へ変換するように第１サーマルバジェットを供給する工程と、反応しないいずれの金属をも除去する工程と、上記半導体材料のケイ素化合物への変換を完了するための第２サーマルバジェットを供給する工程とを備える、請求項１から９のいずれかに記載の製造方法。
【請求項１２】
厚さｔＳＣを有する半導体材料を備える(あるいは、からなる)電極ゲートを設け;
上記半導体材料上に誘電性のサイドウォールを有し、及びそれに整列された容器を形成し、ここで上記容器は、高さｔＣＯを有し;
上記半導体材料上に少なくとも一つのシリサイド金属の層を堆積し;  そして
厚さｔＳＩＬを有するケイ素化合物を形成するため上記半導体材料をフルシリサイドする、各工程を備え、
ここで、ｔＣＯ及びｔＳＣは、関係ｔＣＯ ≧（ｂ．ｔＳＣ）に従い選択され、
ここで、ｔＳＩＬ ／ ｔＳＣ ＝（１＋ｂ）は、形成されたケイ素化合物の体積膨張係数である、
フルシリサイド化ゲート電極を有するＭＯＳＦＥＴデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセス技術及びデバイスに関する。特に、本発明は、金属と半導体材料との間の反応によって形成された金属ゲート電極を備えた半導体デバイスに関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(金属酸化膜シリコン電界効果トランジスター)デバイスは、ゲート電極、ゲート誘電体、及び、基板上又は基板内に形成されたチャネルを備える。上記ゲート誘電体は、ゲート電極電位が上記チャネルの伝導性を変調することができるように、上記ゲート電極に上記チャネルを誘電体的（dielectrically）に連結する。半導体ゲート電極を金属ゲート電極に取り替える傾向がある。金属ゲート電極には、シート抵抗を減少し、半導体ゲート空乏効果を除去し、仕事関数を接合領域のドーピングから独立して制御するという長所がある。
【０００３】
金属ゲート電極は、金属を有する半導体ゲート電極のフルシリサイド(FUSI)によって形成することができる。半導体ゲート電極は、ポリシリコン・ゲート電極であってもよい。上記金属は、タングステン（Ｗ）のような耐熱金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のような貴金属に近い金属、チタン（Ｔｉ）のような遷移金属、又は、それらのいずれかの組み合わせであってもよい。このシリサイドプロセスの間に、上記ゲート電極は、ケイ素化合物（シリサイド）に変換される。
【０００４】
様々な製造方法及び材料は、半導体ゲート電極のフルシリサイドを用いて、ＦＵＳＩゲートＭＯＳＦＥＴデバイスを形成するために存在する。W. Maszara 等は、「Transistors with Dual Work Function Metal Gates by Single Full Silicidation (FUSI) of Polysilicon gates（ポリシリコン・ゲートの単一のフルシリサイド(FUSI)による２つの仕事関数金属ゲートを備えたトランジスター）」ＩＥＤＭ 会報 2002 P367-370、において、ＦＵＳＩゲートを形成するためのニッケル・ケイ素化合物の使用を開示している。
このアプローチによれば、ＭＯＳＦＥＴデバイスのＦＵＳＩゲートは、シリサイド金属としてニッケルを用いて、単一のシリサイドステップの間に形成される。ＦＵＳＩゲートの仕事関数は、どのニッケル・ケイ素化合物相がシリサイド工程中に形成されるかを決める堆積したままの（as-deposited）ニッケル層の厚さを変化することにより調整することができる。
【０００５】
米国特許6,905,922は、ＦＵＳＩゲートＭＯＳＦＥＴデバイスを製造する方法を開示する。この方法によれば、半導体ゲート電極、ソース/ドレイン領域、及びゲート電極側のスペーサーを備えるＭＯＳＦＥＴデバイスは、誘電層で覆われている。上記半導体ゲート電極からこの誘電層を取り除くことによって、ケイ素化合物の形成を可能とするため、金属が半導体材料の上に堆積可能である。
【０００６】
M. A. Nicolet 等による「VLSI electronics: Microstructure Science, Vol. 6 (VLSIエレクトロニクス:マイクロ構造サイエンス  ６巻)」  監修者：N. G. Einspruch及びG. B. Larrabee、Academic Press, ニューヨーク、1983, 第６章、４５５〜４５９頁、から知られるように、半導体材料１と金属２との間の反応によりケイ素化合物３を形成するとき、ケイ素化合物によって占められた体積は、半導体材料１により占められた体積より大きいかもしれない。この現象は、体積膨張が本質的に一次元の膨張であり、ケイ素化合物層３の厚さｔＳＩＬが、堆積したままの（as-deposited）半導体層１の厚さｔＳＣよりも大きいことを示す大きな構造のための図１に示されている。
【特許文献１】米国特許6,905,922
【非特許文献１】「Transistors with Dual Work Function Metal Gates by Single Full Silicidation (FUSI) of Polysilicon gates」ＩＥＤＭ 会報 2002 P367-370。
【非特許文献２】「VLSI electronics: Microstructure Science, Vol. 6」  監修者：N. G. Einspruch及びG. B. Larrabee、Academic Press, ニューヨーク、1983, 第６章、４５５〜４５９頁。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フルシリサイド化ゲートを形成するときに、ケイ素化合物は、スペーサー上に延在するかもしれない。これは、図２に示すように、フルシリサイド化ゲート電極３とコンタクト１７との間に、ソース/ドレイン領域の方へ短絡を形成可能である。図２で見られるように、フルシリサイド化ゲート３は、スペーサー１４を超えて延在し、ソース１２及び／又はドレイン１３領域と部分的にオーバーラップする。従って、コンタクトを有するゲート電極のソース及び／又はドレイン領域への短絡を防ぐ、フルシリサイド化ゲートＭＯＳＦＥＴデバイスを製造するための、複雑さの低い方法が必要である。
【課題を解決するための手段】
【０００８】
本発明は、フルシリサイド化ゲート電極を有する少なくとも一つのＭＯＳＦＥＴデバイスの製造方法を提供するもので、以下のステップを備える：
ゲート誘電体及びゲート電極からなるゲートスタックを設け、ここで、上記ゲート電極は厚さｔＶを有し、上記ゲート誘電体に接するゲート電極の少なくとも一部分は、半導体材料にて形成され、及び上記ゲートスタックのサイドウォールは、誘電性層により包まれる；
上記ゲート誘電体に接する上記半導体材料の層厚さｔＳＣを得るため、部分的に上記ゲート電極を除去し；
上記半導体層上の少なくとも一つのシリサイド金属の層を堆積し;  そして
厚さｔＳＩＬを有するシリサイドを形成するため上記半導体層をフルシリサイドする、
ここで、ｔＶ及びｔＳＣは、関係ｔＶ ≧ｔＳＩＬ＝ｔＳＣ（１＋ｂ）に従い選択され、ここで（１＋ｂ）はシリサイドの体積膨張係数である。
【０００９】
好ましくは、上記ゲートスタックのサイドウォールを包む上記誘電性層は、スペーサーである。
【００１０】
好ましくは、上記スペーサーは、上記ゲートスタックのサイドウォールに対する誘電材料の共形層を堆積し、そして上記誘電材料を異方性にエッチバックすることにより形成される。
【００１１】
本発明に係る方法では、上記ゲート電極を部分的に除去するステップは、厚さｔＳＣを有する上記半導体層を得るため、半導体材料を薄くするステップを備えることができる。
【００１２】
好ましくは、本発明の方法では、上記半導体材料はシリコンである。
【００１３】
好ましくは、本発明の方法では、上記シリサイド金属はニッケルである。
【００１４】
好ましくは、本発明の方法では、上記ゲート誘電体に接していない上記ゲート電極の部分は、上記半導体材料に関して選択的に除去可能な材料にて形成される。
【００１５】
好ましくは、本発明の方法では、上記ゲート電極を部分的に除去するステップは、上記半導体材料を露出するために、上記ゲート誘電体に接していない上記部分を選択的に除去することを備えている。
【００１６】
好ましくは、本発明の方法では、上記ゲート誘電体に接していない上記部分は、ＳｉｘＧｅｙ(つまり、シリコン・ゲルマニウム合金)にて形成される。
【００１７】
本発明の方法では、上記半導体材料をフルシリサイドするステップは、実質的に全ての上記半導体材料をケイ素化合物に変換するためにサーマルバジェット（thermal budget）を提供するステップ、及び反応しないいずれの金属をも除去するステップを備えることができる。
【００１８】
あるいは、上記半導体材料をフルシリサイドするステップは、部分的に上記半導体材料をケイ素化合物に変換するために第１サーマルバジェットを提供するステップ、反応しないいずれの金属をも除去するステップ、及び上記半導体材料のケイ素化合物への変換を完了するための第２サーマルバジェットを提供するステップを備えることができる。
【００１９】
フルシリサイド化ゲート電極を有するＭＯＳＦＥＴデバイスを製造するための本発明の方法は、また、以下のステップを備える方法とすることもできる：
厚さｔＳＣを有する半導体材料を備える(あるいは、からなる)電極ゲートを設け、;
上記半導体材料上に誘電性のサイドウォールを有し、及びそれに整列された容器を形成し、ここで上記容器は、高さｔＣＯを有し、;
上記半導体材料上に少なくとも一つのシリサイド金属の層を堆積し;  そして
厚さｔＳＩＬを有するケイ素化合物を形成するため上記半導体材料をフルシリサイドする、
ここで、ｔＣＯ及びｔＳＣは、関係ｔＣＯ ≧（ｂ．ｔＳＣ）に従い選択され、
ここで、ｔＳＩＬ ／ ｔＳＣ ＝（１＋ｂ）は、形成されたケイ素化合物の体積膨張係数である。
【００２０】
好ましくは、上記半導体材料は、シリコンである。
【００２１】
好ましくは、上記シリサイド金属は、ニッケルである。
【００２２】
上記半導体材料をフルシリサイドするステップは、実質的に全ての半導体材料をシリサイドに変換するためのサーマルバジェットを提供するステップと、反応しないいずれの金属をも除去するステップとを備えることができる。
【００２３】
あるいは、上記半導体材料をフルシリサイドするステップは、上記半導体材料を部分的にケイ素化合物に変換するために第１サーマルバジェットを提供するステップと、反応しないいずれの金属をも除去するステップと、上記半導体材料のケイ素化合物への変換の完了のための第２サーマルバジェットを提供するステップとを備えることができる。
【発明を実施するための最良の形態】
【００２４】
例示的な実施形態は、図面を参照して示される。ここに示された実施形態及び図は、限定的であるというよりむしろ例示である。各図において、同様の構成部分には同じ数字を付している。
【００２５】
フルシリサイド化ゲート電極を有する少なくとも一つのＭＯＳＦＥＴデバイスを製造する方法を記載する。
【００２６】
一例において、ゲート誘電体及びゲート電極のゲートスタックが設けられる。ゲート電極は、厚さｔＶを有し、そのサイドウォールに沿って誘電性層にて包まれる。上記ゲート誘電体に接するゲート電極の少なくとも一部分は、半導体材料にて形成される。上記ゲート電極の一部は、厚さｔＳＣを有する半導体材料の層を形成するために除去される。少なくとも一つのシリサイド金属を備える層は、この半導体層上に堆積され、この半導体層は、厚さｔＳＩＬを有するケイ素化合物を形成するためにフルシリサイドされる。寸法ｔＶ及びｔＳＣは、関係ｔＶ≧ｔＳＩＬ＝ｔＳＣ（１＋ｂ）、ここで（１＋ｂ）は形成されたケイ素化合物の体積膨張係数である、に従い選択される。上記ゲートスタックは、ゲート誘電体上にゲート電極を形成することにより形成され、サイドウォール・スペーサーは、このゲートスタックに対向して位置して形成される。
【００２７】
他の例において、完全なゲート電極は、半導体材料に形成され、このゲート電極の一部は、厚さｔＳＣを有する半導体層へ半導体材料を薄くすることにより除去される。
【００２８】
他の例において、ゲート電極は２つの部分から成る。一つの部分は、ゲート誘電体に接しており、半導体材料から形成される。この部分は、厚さｔＳＣを有している。他の部分は、ゲート誘電体に接しておらず、半導体の接触部分に関して選択的に除去可能な材料に形成される。この接触しない部分は、厚さｔＳＣを有する接触部分が残るように選択的に除去される。
【００２９】
他の例において、フルシリサイド化ゲート電極を有するＭＯＳＦＥＴデバイスを製造する方法が開示される。
【００３０】
その方法は、厚さｔＳＣを有する半導体のゲートを設けることと；  この半導体ゲート上に誘電性のサイドウォールを有し、それに整列し、高さｔＣＯを有する容器を形成することと；  上記半導体ゲート上に少なくとも一つのシリサイド金属の層を堆積することと；  上記半導体ゲートをフルシリサイドし、ケイ素化合物が厚さｔＳＩＬを有すること、とを含む。高さｔＣＯ及び厚さｔＳＣは、関係ｔＣＯ ≧（ｔＳＣ  ｂ）に従い選択され、ここで、ｔＳＩＬ ／ ｔＳＣ ＝（１＋ｂ）は、形成されたケイ素化合物の体積膨張係数である。
【００３１】
一例において、上記容器は、ｔＳＩＬに等しい又はｔＳＩＬよりも大きい厚さを有する半導体のゲートを形成すること；  この半導体のゲートに対向するサイドウォール・スペーサーを形成すること；  及び厚さｔＳＣを有する半導体ゲートを得るために上記半導体のゲートを薄くすること、により形成可能である。
【００３２】
他の例において、上記容器は、半導体のゲートに関して選択的に除去可能な半導体ゲートの上に材料を積み重ねること；  この積み重ね層に対向するサイドウォール・スペーサーを形成すること；  及び厚さｔＳＣを有する半導体ゲートを得るために積み重ねられた部分を除去すること、により形成可能である。
【００３３】
好ましくは、上記ケイ素化合物を形成するために用いられる半導体材料及びシリサイド金属は、それぞれシリコンとニッケルである。
【００３４】
本発明の文脈において、「ケイ素化合物（シリサイド）」、「シリサイドされた、シリサイド化」、「シリサイドする」の用語は、金属とシリコンとの間の反応を示すが、しかしシリコンに限定されることを意図するものではない。例えば、金属と、ゲルマニウム（Ｇｅ）又は他の適切な半導体材料との反応もまた、シリサイドすると呼ぶことができる。
【００３５】
本発明の構成では、用語「メタルリッチ・ケイ素化合物」は、上記金属と上記半導体との間の反応に起因する材料を指し、ここで、半導体と金属との比は、１より大きい。
【００３６】
図１は、厚さｔＳＣを有し少なくとも一つの半導体材料を備える第１層１、及び厚さｔＭＯを有し少なくとも一つの金属２を備える第２層を積み重ねた二次元の模式的な断面を示す。実質的に、全体の半導体層１がシリサイドすることで消費されるように、金属層２の厚さ及び半導体層１の厚さは選択される。
【００３７】
上記半導体層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、又はそれらの組み合わせを備えることができる。
【００３８】
上記金属層は、タングステン（Ｗ）のような耐熱金属、白金（Ｐｔ）のような貴金属、ニッケル（Ｎｉ）のような貴金属に近い金属、チタン（Ｔｉ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）のような遷移金属、又は、それらのいずれかの組み合わせを備えることができる。
【００３９】
このスタック１、２に十分な熱エネルギーを供給したとき、実質的に、全ての半導体材料１は、厚さｔＳＩＬを有し両材料の合金からなる金属層３（点線の領域）を形成する金属２と反応するであろう。
【００４０】
この熱エネルギーは、技術的によく知られた、急速熱処理（ＲＴＰ）、スパイク・アニール、及びレーザー・アニールのような、１つ又は２つの熱処理工程にて供給可能である。
【００４１】
いかなる過剰金属も、合金層３に選択的に移すことができる。この合金層３もケイ素化合物層として知られている。
【００４２】
この合金層３の体積は、大きな薄い層に関して、つまりｔＳＩＬ＞ｔＳＣにて図１に示すように、第１層１の体積よりも大きくなり得る。
【００４３】
合金層３の体積が半導体材料の層１に対して増加する度合いは、半導体材料１と合金層３を形成するのに使用される金属２との選択、及び上記合金層が成長するケイ素化合物相に依存する。このことは、Ｍ．Ａ．Ｎｉｃｏｌｅｔ等による「VLSI electronics : Microstructure Science, 第６巻」監修者：N. G. Einspruch及びG. B. Larrabee、Academic Press, ニューヨーク、1983, 第６章、４５５〜４５９頁、から知られている。
【００４４】
厚さのこの増加は、ケイ素化合物層３の金属含有量に比例する。ニッケル２及びシリコン１間の反応により形成されるニッケルシリサイド３の例において、厚さ比率（ｔＳＩＬ ／ ｔＳＣ）＝（１＋ｂ）にて表現される膨張は、ＮｉＳｉに関する約１．１（ｂ＝０．１）から、Ｎｉ２Ｓｉに関する約１．６３（ｂ＝０．６３）まで、及びＮｉ３Ｓｉに関する約２．１５（ｂ＝１．１５）まで増加する。Ｎｉ３Ｓｉの場合、ゲート電極の厚さは、係数約２．１５まで増加し、一方、ＰｔＳｉの場合では、体積は、係数約１．７まで増加する。従って、厚さｔＳＣ＝１００ｎｍであるシリコン層が、Ｎｉ３Ｓｉ又はＰｔＳｉシリサイドを形成したときに完全に消費されたならば、結果としてケイ素化合物層は、それぞれ２１５ｎｍ、１７０ｎｍの厚さｔＳＩＬを有するであろう。
【００４５】
メタルリッチ・ケイ素化合物がｐＭＯＳＦＥＴデバイス用のフルシリサイド化ゲート電極を形成するために好ましく使用されるように、体積膨張により引き起こされる電気的短絡の問題は、ｐＭＯＳＦＥＴデバイスに関してより顕著である。Ｗ．Ｍａｓｚａｒａ等は、「Transistors with Dual Work Function Metal Gates by Single Full Silicidation (FUSI) of Polysilicon gates」ＩＥＤＭ 会報 2002 P367-370  にて開示する。この全体、ニッケル・ケイ素化合物を形成するために組み合わせられるべき多結晶シリコン及びニッケルは、参考文献として本願に組み込まれる。堆積されるニッケルの量に依存して、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、及びＮｉ３Ｓｉ相のような、種々の相を得ることができる。
【００４６】
図３ａから図３ｄは、フルシリサイドＭＯＳＦＥＴを製造する方法を示す。
【００４７】
ＭＯＳＦＥＴデバイス４は、図３ａに示されるように設けられ、ゲート電極６と、基板７からゲート電極６を分離するゲート誘電体５を備える。
【００４８】
ゲート電極６は、半導体材料１から形成され、厚さｔＳＣを有する。
【００４９】
容器９は、ゲート電極６の露出表面の上方に生成される。この容器９は、ゲート電極６により、及び、少なくともゲート電極６を包みかつゲート電極６上から高さｔＶまで延在する誘電性の層８のスタック又は誘電性の層の壁により、規定される。
【００５０】
図３ｂに示されるように、体積（９＋１）は、基板７の反対側に開口を有し、誘電性の層８及びゲート誘電体５が隣接して生成される。この体積（９＋１）は、高さｔＶ＝ｔＳＣ＋ｔＣＯを有し、半導体材料１で単に部分的に満たされる。ゲート電極６の露出表面において、一又は複数のシリサイド金属２が堆積される。この金属層２は、厚さｔＭＯを有する。
【００５１】
図３ｃでは、金属層は、単に部分的に容器９を満たす。しかしながら、金属層２は、また、容器９を完全に満たしてもよいし、容器９より入れ過ぎてもよい。
【００５２】
十分な熱エネルギーの供給により、金属２及び半導体材料１は、反応し、ケイ素化合物３を形成する。
【００５３】
このケイ素化合物３は、一つの若しくは二つの工程のシリサイド処理を使用して形成可能である。
【００５４】
一つの工程のシリサイド処理では、実質的に全ての半導体材料１がケイ素化合物に変換される間に、一つの熱処理工程だけ（例えば、急速熱処理（ＲＴＰ）による）が行なわれる。続いて、反応しないいずれの難溶性の金属２も除去するため、選択的な湿式エッチングが実行される。
【００５５】
一つの工程のシリサイド処理では、半導体材料１の全て又は一部分は、第１熱処理工程においてケイ素化合物に変換される。続いて、反応しないいずれの難溶性の金属２も除去するため、選択的な湿式エッチングが実行される。その後、第１熱工程の間にて完全なケイ素化合物が形成されない場合に、実質的に全ての半導体材料１をケイ素化合物３に変換するように、又は、第１熱処理工程の間にてフルシリサイド化ゲート電極が得られた場合に、ケイ素化合物相を変更するように、第２熱処理工程においてシリサイド反応が継続される。
【００５６】
誘電性層８による制限により、体積膨張は、本質的に基板７から遠ざかる方向における膨張である。
【００５７】
図３ｄに示すように、このように形成されたケイ素化合物３は、厚さｔＳＩＬを有する。容器９の寸法及び体積（９＋１）は、実質的に、全てのケイ素化合物３が体積（９＋１）内に含まれるように選択される。ケイ素化合物３の露出表面１０は、誘電性層８の露出表面１１のレベルに等しい、又はそのレベルより低い。
【００５８】
好ましくは、半導体層１のフルシリサイド中に金属２が消費されるよりもより多くの金属２が供給される。好ましくは、十分な金属２が全ての半導体材料１を実質的にケイ素化合物３に変換するのに利用できることを保証するために必要なものより過剰の約１０％の金属が堆積される。この過剰又は反応しない金属は、シリサイドした後に選択的に除去される。
【００５９】
図３ｅでは、ケイ素化合物３の露出表面１０は、誘電性層８の露出表面１１のレベルより下のレベルである。
【００６０】
頂部の反応しない金属（ｔＭＥ）は、フルシリサイド化ゲート電極３の上部表面を露出して、選択的に除去される。
【００６１】
いくつかの例は本発明を示すために含まれている。即ち、約１７０ｎｍ（ｔＭＯ）のニッケルが約１００ｎｍ（ｔＳＣ）のポリシリコン上に堆積される場合、約２１５ｎｍ（ｔＳＩＬ）のＮｉ３Ｓｉがフルシリサイド後に形成されるか、又は、約１０９ｎｍ（ｔＭＯ）のニッケルが約１００ｎｍ（ｔＳＣ）のポリシリコン上に堆積される場合、約１６３（ｔＳＩＬ）のＮｉ２Ｓｉがフルシリサイド後に形成される。
【００６２】
ケイ素化合物の含有物を得るために、容器９を正確な大きさに規定するため、以下の関係が得られる。即ち、
ｔＶ＝ｔＳＣ＋ｔＣＯ  ≧  ｔＳＩＬ＝ｔＳＣ（１＋ｂ）    ［１］
ｔＣＯ  ≧  ｂ  ｔＳＩＬ    ［２］
ここで、（１＋ｂ）は、形成されたケイ素化合物の体積膨張係数であり、（ｂ．ｔＳＣ）は、半導体層の厚さｔＳＣを超えるケイ素化合物層の厚さである。
【００６３】
上で説明したように、ｂの値は、金属及び半導体材料の選択、並びに形成されるケイ素化合物相によって決定される。
【００６４】
図３ａから図３ｄに示されるＭＯＳＦＥＴデバイス４では、基板７に垂直な寸法だけが、容器９の大きさ、そしてその結果の体積（９＋１）を示すためのパラメータとして使用される。この例において、基板７と平行な面における容器９の領域は、容器９のサイドウォールがゲート電極６のサイドウォールに整列するように、ゲート電極６の領域に等しい。好ましくは、ケイ素化合物は、膨張係数（１＋ｂ）が１より大きい状態で形成される。
【００６５】
図４ａから図４ｅは、処理フローの例を模式的に示す。図４ａは、ゲート電極６；  ゲート電極６と基板７との間のゲート誘電体５；  ゲート電極６とゲート誘電体５とのスタックに隣接する誘電性材料８に形成されるサイドウォール・スペーサー１４；  並びにゲートスタック６，５に整列されサイドウォール・スペーサー１４の真下に延在するソース接合領域１２及びドレイン接合領域１３を備える基板７上に形成されるＭＯＳＦＥＴデバイス４を示す。図４ａに示されるトランジスター４は、バルクトランジスター、又は複合ゲート・トランジスター（ＭｕＧＦＥＴ）のような、いずれかのタイプの金属酸化膜半導体電界効果トランジスター（ＭＯＳＦＥＴ）になりえる。
【００６６】
ゲート誘電体５は、シリコン酸化物、シリコン窒化酸化物、又はハフニウム酸化物、ケイ酸ハフニウムのような高ｋ−誘電体（つまり、ｋ＞３、９）であり得る。ゲート電極６は、シリコン、シリコン・ゲルマニウム、又はゲルマニウムのような半導体材料１から形成される。
【００６７】
図４ａに示すように、ＭＯＳＦＥＴデバイス４のゲート電極６は、多結晶シリコン又は多結晶のＳｉｘＧｅｙのような単一の半導体材料１にて好ましくは形成される。
【００６８】
基板７は、シリコン又はゲルマニウム・ウエハーのようなバルク半導体基板、又は、絶縁体上のシリコン（ＳＯＩ）若しくは絶縁体内のゲルマニウム（ＧｅＯＩ）のような絶縁体上の半導体の基板が可能である。
【００６９】
ゲート電極６及びゲート誘電体５のゲートスタックに横付けのサイドウォール・スペーサー１４は、共形層を堆積すること、若しくはゲートスタックを覆う誘電材料８の層の積み重ねを堆積することにより、又は、技術的に知られるように、ゲート電極６が露出するまで、この誘電性層を異方性エッチングすることにより、好ましくは形成される。
【００７０】
典型的には、シリコン酸化物、シリコン窒化酸化物、又は炭化ケイ素の材料は、共形に堆積され、及び、反応性イオンエッチング（ＲＩＥ）又はエッチングプラズマのようなドライエッチングを使用してエッチングされる。
【００７１】
サイドウォール・スペーサー１４の高さｔＳＰは、ゲートスタック５、６の高さにより決定される。つまり、ｔＳＰ＝ｔＯＸ＋ｔＶ。体積（９＋１）は、ゲート電極６に隣接してサイドウォール・スペーサー１４を生成することにより形成される。体積（９＋１）は、表面としてスペーサー１４、及びゲート電極６に隣接したゲート誘電体５の側面を有する。体積（９＋１）は、ゲート電極６の材料で完全に満たされる。図４ａに示されるＭＯＳＦＥＴデバイスは、いずれの当業者にも知られており十分に理解されるように、標準的な半導体プロセスによって製造することができる。
【００７２】
図４ｂでは、誘電性層のスタック１５は、ＭＯＳＦＥＴデバイスを覆い堆積される。この誘電性層のスタック１５は、ゲート電極６が露出するまで、化学機械的ポリッシング（ＣＭＰ）により平面化される。
【００７３】
図４ｃで、ゲート電極６は、所定厚さｔＳＣを有する半導体層が残り、高さｔＣＯを有する容器９が生成されるまで、半導体材料の選択的なエッチング・バックによって部分的に薄くされる。体積（９＋１）の大きさを決める一つの方法を以下に示す。［１］ｔＶ＝ｔＳＣ＋ｔＣＯの関係、及び［２］ｔＣＯ  ≧  ｂ  ｔＳＣの関係に従い、体積高さｔＶは、所望の厚さｔＳＩＬを有し実質的にスペーサー１４内に含まれるフルシリサイド化ゲート電極３を得るために決定される。
【００７４】
形成されるケイ素化合物を選択することにより、堆積膨張係数（１＋ｂ）は、決定される。次に、スペーサー高さは、ｔＳＰ＝ｔＶ＋ｔＯＸで定義される。約２ｎｍ以下のゲート誘電体厚さｔＯＸを有するデバイスに関して、体積（９＋１）の高さを決定するとき、厚さｔＯＸを無視することもできる。つまり、ｔＳＰ＝ｔＶとなる。必要とされるスペーサーの高さは、堆積されたままの半導体層１の厚さを決定する。選択されたケイ素化合物の厚さｔＳＩＬ及び体積（９＋１）の高さｔＶに関して、残るべきものである半導体層の厚さｔＳＣを決定することができる。つまり、ｔＳＣ ＝ ｔＳＩＬ ／（１＋ｂ）、及び、従って、堆積されたままの層ｔＣＯを薄くする。
【００７５】
図４ｄでは、金属２の層が堆積される。この金属２の層は、厚さｔＭＯを有する。
【００７６】
図４ｅでは、半導体材料１及び金属２は、厚さｔＳＩＬを有するケイ素化合物３を形成するように反応した。規定の厚さｔＳＣに達するまでゲート電極１を適切に薄くすることにより、ケイ素化合物の体積膨張ｂを吸収可能な容器９が形成される。つまり、ｔＣＯ  ≧  ｂ  ｔＳＣである。図４ｅに示されるように、ＦＵＳＩゲート電極６は、サイドウォール・スペーサー１４内に完全に含まれている。つまり、ｔＶ ＝ ｔＳＣ＋ｔＣＯ ＞ ｔＳＩＬ ＝ ｔＳＣ（１＋ｂ）である。
【００７７】
図５ａから図５ｃは、他の例の処理フローを模式的に示す。
【００７８】
図５ａに示されるＭＯＳＦＥＴデバイス４は、そのゲート電極６がそれぞれ厚さｔＣＯ、ｔＳＣを有する２つの層１６、１のスタックを備える点で、図４ａに示されるＭＯＳＦＥＴデバイス４と異なる。これらの厚さは、上述した手順に従って、又は上記関係［１］及び［２］を用いることによって決定することができる。
【００７９】
それらの層１６、１は、異なった材料にて形成され、露出する層１６が選択的に除去可能なように選択される。ゲート誘電体５に接する層は、少なくとも一つの半導体材料１から成る。一方、露出する層１６は、接触部分１に関して選択的に除去することができる誘電体又は半導体材料であることが可能である。
【００８０】
ゲート電極６は、当業者に知られているように、基板７上に所望の層のスタック１６、１を一様に堆積することにより、及びゲート電極６を形成するように、層の上記スタックをパターニングすることにより、形成することができる。
【００８１】
任意に、ソース領域１２及びドレイン領域１３は、層１が影響されないことに注意するならば、ケイ素化合物１５となることが可能である。ゲート電極１６の露出した層は、誘電材料（例えば窒化ケイ素、酸化ケイ素、及び炭化ケイ素）のような、金属２と反応しない材料から構成されるか、又はシリコン・ゲルマニウム又はゲルマニウムのような半導体材料から形成されるが、ソース１２及びドレイン１３上にシリサイド領域１５を形成するとき、部分的にのみ消費されるように大きさが規定される。この工程の間に、ゲート電極６に形成されたケイ素化合物は、層１には延在しない。
【００８２】
図５ｂでは、誘電性層のスタック１５は、ＭＯＳＦＥＴデバイス上に堆積される。この誘電性層のスタック１５は、ゲート電極６が露出するまで、化学機械的ポリッシング（ＣＭＰ）により平面化される。この誘電性層のスタック１５は、フルシリサイドゲート電極を形成するとき、ソース１２及びドレイン１３をマスクする。
【００８３】
図５ｃで、ゲート電極６の最上層１６は、半導体層１が露出するように、選択的に除去される。好ましくは、最上層１６は、シリコン・ゲルマニウムから形成され、一方、下層１は、多結晶シリコンから形成される。所定の厚さｔＳＣを有する半導体層１が残り、所定の高さｔＣＯを有する容器９が生成されるように、ドライエッチング処理がシリコン・ゲルマニウム・プラグ１６を除去するために用いられる。
【００８４】
図５ｄでは、厚さｔＭＯを有する材料２の層が基板上に一様に堆積される。
【００８５】
好ましくは、この層はニッケル層である。
【００８６】
好ましくは、ＭＯＳＦＥＴデバイス４は、ＭＯＳＦＥＴデバイス４がｐＭＯＳＦＥＴである場合にメタルリッチのフルシリサイドゲート電極３を形成するために、及びＭＯＳＦＥＴデバイス４がｎＭＯＳＦＥＴである場合にメタルリッチの部分的シリサイドゲート電極を形成するために、急速熱処理（ＲＴＰ）のような第１熱処理工程にて、加熱される。
【００８７】
反応しない金属は除去され、図５ｅに示されるＭＯＳＦＥＴデバイス１を生成する。
【００８８】
部分的にシリサイドされたｎＭＯＳＦＥＴのゲート電極６が完全にシリサイドされるようになる、急速熱処理（ＲＴＰ）のような第２熱処理工程により、シリサイド処理は、完了する。
【図面の簡単な説明】
【００８９】
【図１】図１は、ケイ素化合物の形成に関連した体積膨張を模式的に示す。
【図２】図２は、フルシリサイド化ゲートの形成時に発生可能な問題を模式的に示す。
【図３ａ】図３ａは、一例による、フルシリサイドされたＭＯＳＦＥＴを製造する方法を示す模式的な断面図である。
【図３ｂ】図３ｂは、一例による、フルシリサイドされたＭＯＳＦＥＴを製造する方法を示す模式的な断面図である。
【図３ｃ】図３ｃは、一例による、フルシリサイドされたＭＯＳＦＥＴを製造する方法を示す模式的な断面図である。
【図３ｄ】図３ｄは、一例による、フルシリサイドされたＭＯＳＦＥＴを製造する方法を示す模式的な断面図である。
【図３ｅ】図３ｅは、一例による、フルシリサイドされたＭＯＳＦＥＴを製造する方法を示す模式的な断面図である。
【図４ａ】図４ａは、一例による、処理フローを示す模式的な断面図である。
【図４ｂ】図４ｂは、一例による、処理フローを示す模式的な断面図である。
【図４ｃ】図４ｃは、一例による、処理フローを示す模式的な断面図である。
【図４ｄ】図４ｄは、一例による、処理フローを示す模式的な断面図である。
【図４ｅ】図４ｅは、一例による、処理フローを示す模式的な断面図である。
【図５ａ】図５ａは、別の例による、処理フローを示す模式的な断面図である。
【図５ｂ】図５ｂは、別の例による、処理フローを示す模式的な断面図である。
【図５ｃ】図５ｃは、別の例による、処理フローを示す模式的な断面図である。
【図５ｄ】図５ｄは、別の例による、処理フローを示す模式的な断面図である。
【図５ｅ】図５ｅは、別の例による、処理フローを示す模式的な断面図である。
【符号の説明】
【００９０】
２…シリサイド金属、５…ゲート誘電体、６…ゲート電極、
１４…サイドウォールスペーサ。
【図１】
2007027727.tif 000003
【図２】
2007027727.tif 000004
【図３ａ】
2007027727.tif 000005
【図３ｂ】
2007027727.tif 000006
【図３ｃ】
2007027727.tif 000007
【図３ｄ】
2007027727.tif 000008
【図３ｅ】
2007027727.tif 000009
【図４ａ】
2007027727.tif 000010
【図４ｂ】
2007027727.tif 000011
【図４ｃ】
2007027727.tif 000012
【図４ｄ】
2007027727.tif 000013
【図４ｅ】
2007027727.tif 000014
【図５ａ】
2007027727.tif 000015
【図５ｂ】
2007027727.tif 000016
【図５ｃ】
2007027727.tif 000017
【図５ｄ】
2007027727.tif 000018
【図５ｅ】
2007027727.tif 000019
【外国語明細書】
2007027727.tif 000020
2007027727.tif 000021
2007027727.tif 000022
2007027727.tif 000023
2007027727.tif 000024
2007027727.tif 000025
2007027727.tif 000026
2007027727.tif 000027
2007027727.tif 000028
2007027727.tif 000029
2007027727.tif 000030
2007027727.tif 000031
2007027727.tif 000032
2007027727.tif 000033
2007027727.tif 000034
2007027727.tif 000035
2007027727.tif 000036
2007027727.tif 000037
2007027727.tif 000038
2007027727.tif 000039
2007027727.tif 000040
2007027727.tif 000041
2007027727.tif 000042
2007027727.tif 000043
2007027727.tif 000044
2007027727.tif 000045
2007027727.tif 000046
2007027727.tif 000047
2007027727.tif 000048
2007027727.tif 000049
2007027727.tif 000050
2007027727.tif 000051
2007027727.tif 000052