(57)【要約】【課題】自己整合的にドレイン電極が形成されるくぼみを形成することで、ゲート・ドレイン間寄生容量Ｃgdを低減することを可能とする。【解決手段】基板上にエピタキシャル層を積層して形成される高電子移動度トランジスタからなる半導体装置において、エピタキシャル層の最上層に形成される障壁層１６上に形成された第１絶縁膜１８に設けた開口部１８１内の障壁層１６に形成されたゲート領域１７と、ゲート領域１７に接続するとともに少なくともドレイン側に張り出して形成されたゲート電極１９と、ドレイン側の障壁層１６に形成された凹部２２と、凹部２２内に形成されたドレイン電極２１と、ソース側の障壁層１６上に形成されたソース電極２０とを備え、ゲート電極１９のドレイン側端部と凹部２２のゲート電極１９側の側壁２２１とが平面レイアウト的にみて一致するように形成されているものである。【選択図】図１
2007027224.tif 000002
【特許請求の範囲】
【請求項１】
基板上にエピタキシャル層を積層して形成される高電子移動度トランジスタからなる半導体装置において、
前記エピタキシャル層の最上層に形成される障壁層上に形成された絶縁膜に設けた開口部内の前記障壁層に形成されたゲート領域と、
前記ゲート領域に接続するとともに少なくともドレイン側に張り出して形成されたゲート電極と、
ドレイン側の前記障壁層に形成された凹部と、
前記凹部内に形成されたドレイン電極と、
ソース側の前記障壁層上に形成されたソース電極とを備え、
前記ゲート電極のドレイン側端部と前記凹部の前記ゲート電極側の側壁とが平面レイアウト的にみて一致するように形成されている
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極のドレイン側への張りだし量によって前記ゲート領域と前記凹部との間隔が決定されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上にエピタキシャル層を積層して形成される高電子移動度トランジスタからなる半導体装置の製造方法において、
前記エピタキシャル層の最上層に形成された障壁層上に形成した絶縁膜に開口部を設けてこの開口部内の前記障壁層にゲート領域を形成する工程と、
前記開口部を通して前記ゲート領域に接続するとともに前記絶縁膜上をドレイン側に張り出させてゲート電極を形成する工程と、
少なくとも前記ゲート電極のドレイン側をマスクに用いて前記障壁層に凹部を形成する工程と、
前記凹部内にドレイン電極を形成する工程と、
前記障壁層にソース電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極のドレイン側への張りだし量によって前記ゲート領域と前記凹部との間隔を決定する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート領域は、
不純物埋め込み型のゲート領域であり、
前記開口部より前記障壁層にｐ型不純物を拡散して形成される
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートとドレインとの間の寄生容量を低減して、高利得、高電力付加効率が容易に得られる高電子移動度トランジスタである半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
現在、携帯電話のＲＦ送受信回路部には化合物半導体を用いたＩＣ（以下ＭＭＩＣ：Monolithic Microwave Integrated Circuit）が使われている。その中でも特に消費電力が大きい送信用パワーアンプモジュールは、携帯電話の低消費電力化の流れから、その性能（例えば、高利得、高電力付加効率）の向上が強く要求されている。そして特に最近、移動体通信のシステム高度化により高い利得特性を持ったデバイスが望まれている。これによりモジュール内に使用される増幅用トランジスタにも当然、高い利得特性が要求されている。
【０００３】
従来のパワーアンプモジュールに用いられている電界効果型トランジスタの構造を、図６によって説明する。図６では、電界効果型トランジスタの中でも特に高利得・高校率化に適していると考えられている接合型高電子移動度トランジスタ（以下ＪＰＨＥＭＴ：Junction Pseudomorphic High Electron Mobility Transistor）を示す。
【０００４】
図６に示すように、半絶縁性ＧａＡｓ基板３１１上には、アンドープＧａＡｓバッファ層３１２、アンドープＩｎＧａＡｓチャネル層３１３、アンドープＡｌＧａＡｓスペーサー層３１４、ｎ型ＡｌＧａＡｓドーピング層３１５、ｎ型ＡｌＧａＡｓ障壁層３１６が順次エピタキシャル成長によって形成されている。上記ｎ型ＡｌＧａＡｓドーピング層３１５とｎ型ＡｌＧａＡｓ障壁層３１６には、ｎ型不純物として、例えばシリコン（以下Ｓｉ）がドーピングされており、その濃度はｎ型ＡｌＧａＡｓドーピング層３１５においては２×１０18／ｃｍ3〜５×１０18／ｃｍ3程度、ｎ型ＡｌＧａＡｓ障壁層３１６は５×１０16／ｃｍ2〜１×１０17／ｃｍ2程度である。
【０００５】
上記ｎ型ＡｌＧａＡｓ障壁層３１６のゲート電極形成領域直下には、ｐ型不純物、例えば亜鉛（以下Ｚｎ）がドーピングされたｐ型ＡｌＧａＡｓ領域３１７が形成されている。また、上記ｎ型ＡｌＧａＡｓ障壁層３１６上には、絶縁膜３１８が、例えば窒化シリコン（以下ＳｉＮ）で形成されている。この絶縁膜３１８には、ソース電極形成領域、ドレイン電極形成領域、ゲート電極形成領域に開口部が設けられていて、ソース電極形成領域の開口部を通してｎ型ＡｌＧａＡｓ障壁層３１６に接続するソース電極３２０と、ドレイン電極形成領域の開口部を通してｎ型ＡｌＧａＡｓ障壁層３１６に接続するドレイン電極３２１と、ゲート電極形成領域の開口部を通してｐ型ＡｌＧａＡｓ領域３１７に接続するゲート電極３１９とが形成されている。
【０００６】
このＪＰＨＥＭＴデバイスにおいて利得特性を向上させるためには、一般的にソース寄生抵抗Ｒsを低減させるか、ゲート抵抗Ｒgを低減させるか、もしくはゲート・ドレイン間寄生容量Ｃgdを低減させることが有効と言われている。特にＣgdを低減させることが最も効果が大きいとされている。
【０００７】
Ｃgdを低減させるため、図７に示すように、ドレイン領域のｎ型ＡｌＧａＡｓ障壁層３１６を掘り込み、その底部にドレイン電極３２１を形成する構造が提案されている（例えば、特許文献１参照。）。この構造では、ゲート電極３１９とドレイン電極３２１との間のキャリア濃度（この場合電子濃度）を減少させ、Ｃgdを低減させることができ、高利得なデバイスを実現することが可能であるとされている。
【０００８】
上記構成のＪＰＨＥＭＴデバイスの製造方法を、図８の製造工程断面図によって説明する。
【０００９】
図８（１）に示すように、半絶縁性ＧａＡｓ基板３１１上にアンドープＧａＡｓバッファ層３１２、アンドープＩｎＧａＡｓチャネル層３１３、アンドープＡｌＧａＡｓスペーサー層３１４、ｎ型ＡｌＧａＡｓドーピング層３１５、ｎ型ＡｌＧａＡｓ障壁層３１６を順次エピタキシャル成長により形成する。
【００１０】
次に、図８（２）に示すように、上記ｎ型ＡｌＧａＡｓ障壁層３１６上に塗布技術によってレジストを塗布してレジスト膜３３１を形成する。次いで、フォトリソグラフィー技術によりドレイン形成領域上の上記レジスト膜３３１に開口部３３２を形成する。次に、上記レジスト膜３３１をエッチングマスクに用いて、ｎ型ＡｌＧａＡｓ障壁層３１６の一部をエッチングして、凹部３２２を形成する。このエッチングはウエットエッチングにより行い、エッチング液には例えばクエン酸と過酸化水素水との混合液を用いる。
【００１１】
その後、上記レジスト膜３３１を除去する。次に、図８（３）に示すように、上記ｎ型ＡｌＧａＡｓ障壁層３１６上に絶縁膜３１８を形成する。この絶縁膜３１８は、例えばＣＶＤ法（Chemical Vapor deposition）によって、ＳｉＮを堆積して形成する。
【００１２】
次に、図９（４）に示すように、上記絶縁膜３１８上に塗布技術によってレジストを塗布してレジスト膜３３３を形成する。次いで、フォトリソグラフィー技術によりゲート電極形成領域上の上記レジスト膜３３３に開口部３３４を形成する。次に、上記レジスト膜３３３をエッチングマスクに用いて、絶縁膜３１８をエッチングして、開口部３２４を形成する。このエッチングは例えばＲＩＥ（Reactive Ion Etching）により行う。
【００１３】
その後、上記レジスト膜３３３を除去する。次に、図９（５）に示すように、ｐ型不純物、例えばＺｎの有機金属化合物であるジエチルジンク（以下ＤＥＺ）を用いて気相拡散により、上記開口部３２４よりｎ型ＡｌＧａＡｓ障壁層３１６中にＺｎを導入することで、ｐ型ＡｌＧａＡｓ領域３１７を形成する。
【００１４】
次に、図１０（６）に示すように、上記開口部３２４を覆うように、上記絶縁膜３１８上にゲート電極材料として、例えばチタン（以下Ｔｉ）、プラチナ（以下Ｐｔ）、金（以下Ａｕ）を順次蒸着する。続いて、フォトリソグラフィー技術によるマスクの形成とそのマスクを用いたミリング技術により、上記積層金属膜からなるゲート電極３１９を形成する。このゲート電極３１９は、開口部３２４を通してｐ型ＡｌＧａＡｓ領域３１７に接続している。
【００１５】
その後、図１０（７）に示すように、フォトリソグラフィー技術によるマスクの形成とそのマスクを用いたＲＩＥ技術によりソース形成領域およびドレイン形成領域の絶縁膜３１８を同時にエッチング除去して、開口部を形成する。次に、全面にオーミック電極材料、例えば金・ゲルマニウム合金（以下ＡｕＧｅ）、ニッケル（以下Ｎｉ）、Ａｕを順次蒸着した後、リフトオフ法とその後の合金化プロセスによりソース電極３２０とドレイン電極３２１を形成する。
【００１６】
上記図７によって説明したトランジスタ構造において、効率良くＣgdを低減させるには、ｐ型ＡｌＧａＡｓ領域３１７とｎ型ＡｌＧａＡｓ障壁層３１５のエッチングで薄膜化された領域の距離を０．２μｍ程度以下に近づける必要がある。
【００１７】
【特許文献１】特開２００３−５９９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
解決しようとする問題点は、従来の製造方法の場合、ｐ型ＡｌＧａＡｓ領域からなるゲート領域とドレイン電極が内部に形成される凹部との距離は、絶縁膜に開口部を形成する際に用いるレジストマスクのパターニングの精度（主に露光工程におけるマスクの合わせ精度）と、開口部を形成する加工精度（主にエッチング加工精度）と、凹部を形成する際に用いるレジストマスクのパターニングの精度（主に露光工程におけるマスクの合わせ精度）とによって決まってしまい、現状では０．３μｍ程度が限界である。そのため従来構造では十分なＣgd低減効果が得られていない点である。
【００１９】
本発明は、自己整合的な加工を導入することで加工精度を向上して、高電子移動度トランジスタのソース寄生抵抗Ｒsを増やすことなく、ゲート・ドレイン間寄生容量Ｃgdの低減効果を得ることを課題とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、基板上にエピタキシャル層を積層して形成される高電子移動度トランジスタからなる半導体装置において、前記エピタキシャル層の最上層に形成される障壁層上に形成された絶縁膜に設けた開口部内の前記障壁層に形成されたゲート領域と、前記ゲート領域に接続するとともに少なくともドレイン側に張り出して形成されたゲート電極と、ドレイン側の前記障壁層に形成された凹部と、前記凹部内に形成されたドレイン電極と、ソース側の前記障壁層上に形成されたソース電極とを備え、前記ゲート電極のドレイン側端部と前記凹部の前記ゲート電極側の側壁とが平面レイアウト的にみて一致するように形成されていることを特徴とする。
【００２１】
本発明の半導体装置では、絶縁膜に設けられた開口部内の障壁層にゲート領域が形成されていて、このゲート領域に接続するようにゲート電極が形成されていて、さらに絶縁膜上のゲート電極のドレイン側端部とドレイン電極が形成される凹部のゲート電極側の側壁とが平面レイアウト的にみて一致するように形成されているため、開口部のドレイン側端部を基準にすると、ゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定される。よって、ゲート領域と凹部との距離が高精度に決定されるので、ゲート・ドレイン間の寄生容量を低減することができる。
【００２２】
本発明の半導体装置の製造方法は、基板上にエピタキシャル層を積層して形成される高電子移動度トランジスタからなる半導体装置の製造方法において、前記エピタキシャル層の最上層の障壁層上に形成した絶縁膜に開口部を設けてこの開口部内の前記障壁層にゲート領域を形成する工程と、前記開口部を通して前記ゲート領域に接続するとともに前記絶縁膜上をドレイン側に張り出させてゲート電極を形成する工程と、少なくとも前記ゲート電極のドレイン側をマスクに用いて前記障壁層に凹部を形成する工程と、前記凹部内にドレイン電極を形成する工程と、前記障壁層にソース電極を形成する工程とを備えたことを特徴とする。
【００２３】
本発明の半導体装置の製造方法では、絶縁膜に設けた開口部内の障壁層にゲート領域を形成して、このゲート領域に接続するとともに絶縁膜上をドレイン側に張り出させてゲート電極を形成し、少なくともゲート電極のドレイン側をマスクに用いて障壁層に凹部を形成することから、ゲート電極のドレイン側端部とドレイン電極が形成される凹部のゲート電極側の側壁とが平面レイアウト的にみて一致するように形成される。このため、開口部のドレイン側端を基準にすると、ゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定される。よって、ゲート領域と凹部との距離が高精度に決定されるので、ゲート・ドレイン間の寄生容量を低減することができる。
【発明の効果】
【００２４】
本発明の半導体装置は、開口部のドレイン側端部を基準にすると、ゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定されている。よって、ゲート領域と凹部との距離が高精度に決定されているので、ゲート・ドレイン間の寄生容量を低減することができる。しかも、障壁層のドレイン側は凹部が形成されたことによって薄く形成されている。これによって、キャリア濃度（この場合電子濃度）を減少させ、ゲート・ドレイン間の寄生容量を低減することができる。このように、ゲート領域と凹部との距離を高精度に規定することができるので、ソース寄生抵抗Ｒsを増やすことなくゲート・ドレイン間寄生容量Ｃgdを従来に比べて効果的に減らすことができ、高電子移動度トランジスタの利得特性を大幅に向上させることができる。またゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定されるので、量産安定性にも優れるという利点がある。
【００２５】
本発明の半導体装置の製造方法は、開口部のドレイン側端部を基準にすると、ゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定される。よって、ゲート領域と凹部との距離を高精度に決定して、ゲート・ドレイン間の寄生容量を低減することができる。しかも、障壁層のドレイン側は凹部を形成したことによって薄く形成される。これによって、キャリア濃度（この場合電子濃度）を減少させ、ゲート・ドレイン間の寄生容量を低減することができる。このように、ゲート領域と凹部との距離を高精度に規定することができるので、ソース寄生抵抗Ｒsを増やすことなくゲート・ドレイン間寄生容量Ｃgdを従来に比べて効果的に減らすことができ、高電子移動度トランジスタの利得特性を大幅に向上させることができる。またゲート電極のドレイン側への張りだし量によって、ゲート領域とドレイン電極が形成される凹部との距離が決定されるので、量産安定性にも優れるという利点がある。
【発明を実施するための最良の形態】
【００２６】
高電子移動度トランジスタにおいてソース寄生抵抗Ｒsを増やすことなくゲート・ドレイン間寄生容量Ｃgdを低減するという目的を、ゲート電極に対してドレイン電極が形成される凹部を自己整合的に形成することで実現した。
【００２７】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。図１では、一例として、ＩｎＧａＡｓとＡｌＧａＡｓのヘテロ界面を利用したシングルへテロ接合型のＪＰＨＥＭＴに応用した構成を示す。
【００２８】
図１に示すように、基板１１上には、バッファ層１２、チャネル層１３、スペーサー層１４、ドーピング層１５、障壁層１６が下層より順に、例えば、エピタキシャル成長によって形成されている。上記基板１１には、一例として半絶縁性ＧａＡｓ基板を用いる。上記バッファ層１２には、一例としてアンドープＧａＡｓバッファ層を用いる。上記チャネル層１３には、一例としてアンドープＩｎＧａＡｓチャネル層を用いる。上記スペーサー層１４には、一例としてｎ型ＡｌＧａＡｓスペーサー層を用いる。上記ドーピング層１５には、一例としてｎ型ＡｌＧａＡｓドーピング層を用いる。上記障壁層１６には、一例としてｎ型ＡｌＧａＡｓ障壁層を用いる。上記ｎ型ＡｌＧａＡｓドーピング層と上記ｎ型ＡｌＧａＡｓ障壁層には、ｎ型不純物として、例えばシリコン（以下Ｓｉ）がドーピングされており、その濃度は、ｎ型ＡｌＧａＡｓドーピング層においては２×１０18／ｃｍ3〜５×１０18／ｃｍ3程度、ｎ型ＡｌＧａＡｓ障壁層においては５×１０16／ｃｍ2〜１×１０17／ｃｍ2程度である。
【００２９】
上記障壁層１６のゲート電極形成領域直下には、ゲート領域１７が形成されている。このゲート領域１７は、ｐ型不純物、例えば亜鉛（以下Ｚｎ）がドーピングされたｐ型ＡｌＧａＡｓ領域により形成されている。
【００３０】
また、上記障壁層１６上には、第１絶縁膜１８が、例えば窒化シリコン（以下ＳｉＮ）で形成されている。この第１絶縁膜１８には、上記ゲート領域１７上に開口部１８１が形成されている。この開口部１８１には、上記ゲート領域１７に接続するゲート電極１９が形成されている。上記ゲート電極１９は、例えばチタン（以下Ｔｉ）、プラチナ（以下Ｐｔ）、金（以下Ａｕ）の積層構造となっている。
【００３１】
また、上記第１絶縁膜１８には、ドレイン電極が形成される領域上およびその周囲領域上に開口部１８２が形成され、その開口部１８２下部の上記障壁層１６には凹部２２が形成されている。したがって、上記凹部２２が形成される領域の上記障壁層１６の膜厚は薄くなっている。
【００３２】
そして、上記ゲート電極１９は、上記説明したように開口部１８１を通じて上記ゲート領域１７に接続するとともに、少なくともドレイン側に張り出して上記第１絶縁膜１８上に形成されている。さらに上記ゲート電極１９のドレイン側端部と上記凹部２２のゲート電極１９側の側壁２２１とが平面レイアウト的にみて一致するように形成されている。すなわち、上記凹部２２は、ゲート電極１９のドレイン側端部からドレイン電極２１の形成領域まで形成されており、ゲート領域１７との距離がゲート電極１９のドレイン側への張りだし量ｄによって決まる構造となっている。その距離は０．１μｍ〜０．２μｍであり、ゲート電極１９のドレイン側への張りだし量ｄによって決まるため、精度良く形成される。これによって、高移動度トランジスタのゲート・ドレイン間の寄生容量Ｃgdを効果的に低減することができるようになる。
【００３３】
さらに、上記第１絶縁膜１８上には上記ゲート電極１９、凹部２２を被覆するように、第２絶縁膜２３が、例えば窒化シリコン（ＳｉＮ）膜で形成されている。また、ソース領域上の上記第２絶縁膜２３および上記第１絶縁膜１８には、上記障壁層１６に達する開口部１８３が形成され、その開口部１８３を通して上記障壁層１６に接続するソース電極２０が形成されている。さらに、上記凹部２２内の第２絶縁膜２３には上記障壁層１６に達する開口部２３１が形成され、この開口部２３１を通して上記障壁層１６に接続するドレイン電極２１が形成されている。上記ソース電極２０と上記ドレイン電極２１は、例えば、金とゲルマニウムの合金（以下ＡｕＧｅ）とニッケル（以下Ｎｉ）を合金化したものがそれぞれに用いられている。
【００３４】
本発明の半導体装置１は、第１絶縁膜１８に設けられた開口部１８１内の障壁層１６にゲート領域１７が形成されていて、このゲート領域１７に接続するようにゲート電極１９が形成されていて、さらに第１絶縁膜１８上のゲート電極１９のドレイン側端部とドレイン電極２１が形成される凹部２２のゲート電極１９側の側壁２２１とが平面レイアウト的にみて一致するように形成されているため、開口部１８１のドレイン側端部を基準にすると、ゲート電極１１９のドレイン側への張りだし量ｄによって、ゲート領域１７とドレイン電極２１が形成される凹部２２との距離が決定される。よって、ゲート領域１７と凹部２２との距離が高精度に決定されるので、ゲート・ドレイン間の寄生容量を低減することができる。しかも、障壁層１６のドレイン側は凹部２２が形成されたことによって薄く形成されている。これによって、キャリア濃度（この場合電子濃度）を減少させ、ゲート・ドレイン間の寄生容量を低減することができる。このように、ゲート領域１７と凹部２２との距離を高精度に規定することができるので、ソース寄生抵抗Ｒsを増やすことなくゲート・ドレイン間寄生容量Ｃgdを従来に比べて効果的に減らすことができ、高電子移動度トランジスタの利得特性を大幅に向上させることができる。またゲート電極１９のドレイン側への張りだし量ｄによって、ゲート領域１７とドレイン電極２１が形成される凹部２２との距離が決定されるので、量産安定性にも優れるという利点がある。
【００３５】
次に、本発明の半導体装置の製造方法に係る一実施の形態を、図２〜図４の製造工程断面図によって説明する。この製造方法では、前記図１によって説明したＪＰＨＥＭＴの製造方法を説明する。
【００３６】
図２（１）に示すように、基板１１上に、バッファ層１２、チャネル層１３、スペーサー層１４、ドーピング層１５、障壁層１６が下層より順に、例えば、エピタキシャル成長によって形成する。上記基板１１には、一例として半絶縁性ＧａＡｓ基板を用いる。上記バッファ層１２には、一例としてアンドープＧａＡｓバッファ層を用いる。上記チャネル層１３には、一例としてアンドープＩｎＧａＡｓチャネル層を用いる。上記スペーサー層１４には、一例としてｎ型ＡｌＧａＡｓスペーサー層を用いる。上記ドーピング層１５には、一例としてｎ型ＡｌＧａＡｓドーピング層を用いる。上記障壁層１６には、一例としてｎ型ＡｌＧａＡｓ障壁層を用いる。上記ｎ型ＡｌＧａＡｓドーピング層と上記ｎ型ＡｌＧａＡｓ障壁層には、ｎ型不純物として、例えばシリコン（以下Ｓｉ）をドーピングする。その濃度は、ｎ型ＡｌＧａＡｓドーピング層においては２×１０18／ｃｍ3〜５×１０18／ｃｍ3に設定し、ｎ型ＡｌＧａＡｓ障壁層においては５×１０16／ｃｍ2〜１×１０17／ｃｍ2に設定する。
【００３７】
次に、図２（２）に示すように、上記障壁層１６上に第１絶縁膜１８を形成する。この絶縁膜１８は、例えばＣＶＤ法（Chemical Vapor deposition）によって、ＳｉＮを堆積して形成する。
【００３８】
次に、図２（３）に示すように、上記第１絶縁膜１８上に塗布技術によってレジストを塗布してレジスト膜５１を形成する。次いで、フォトリソグラフィー技術によりゲート形成領域上の上記レジスト膜５１に開口部５２を形成する。次に、上記レジスト膜５１をエッチングマスクに用いて、第１絶縁膜１８の一部をエッチングして、開口部１８１を形成する。このエッチングは、例えばＲＩＥ（Reactive Ion Etching）により行う。その後、上記レジスト膜５１を除去する。
【００３９】
次に、図３（４）に示すように、ｐ型不純物、例えばＺｎの有機金属化合物であるジエチルジンク（以下ＤＥＺ）を用いて気相拡散により、上記開口部１８１より障壁層１６中にＺｎを導入することで、ｐ型ＡｌＧａＡｓ領域からなるゲート領域１７を形成する。
【００４０】
次に、図３（５）に示すように、上記第１絶縁膜１８上に上記開口部１８１内を含めてゲート電極形成膜を成膜する。このゲート電極形成膜は、例えば、チタン（以下Ｔｉ）、プラチナ（以下Ｐｔ）、金（以下Ａｕ）を順次蒸着して形成する。続いて、フォトリソグラフィー技術によるマスクの形成とそのマスクを用いたミリング技術により、上記ゲート電極形成膜からなるゲート電極１９を形成する。このゲート電極１９は、開口部１８１を通してゲート領域１７に接続する。
【００４１】
次に、図３（６）に示すように、上記ゲート電極１９を被覆するように上記第１絶縁膜１８上に、塗布技術によってレジストを塗布してレジスト膜５３を形成する。次いで、フォトリソグラフィー技術によりドレイン電極を形成する領域上およびその周辺領域上およびゲート電極のドレイン側上が開口されるように、上記レジスト膜５３に開口部５４を形成する。次に、上記レジスト膜５３をエッチングマスクに用いて、第１絶縁膜１８をエッチングして、開口部１８２を形成する。このエッチングは例えばＲＩＥ（Reactive Ion Etching）により行う。なお、上記エッチングでは、露出しているゲート電極１９下の第１絶縁膜１８はゲート電極１９がマスクとなりエッチングされない。
【００４２】
さらに、図４（７）に示すように、露出した障壁層１６の一部を除去加工して凹部２２を形成する。この除去加工は、例えばウエットエッチングにより行い、一例として、エッチング液には例えばクエン酸と過酸化水素水の混合液を用いる。その結果、障壁層１６には凹部２２が形成され、その凹部２２が形成された領域に障壁層１６の膜厚が薄くなる。この除去加工では、障壁層１６がエッチングされる領域と上記ゲート領域１７との間隔（距離）は、ゲート電極１９のドレイン側への張りだし量ｄによってのみ決定されるため、従来方法に比べて近距離に精度良く設定できる。
【００４３】
次に、図４（８）に示すように、上記第１絶縁膜１８上および上記ゲート電極１９、上記凹部２２の内面を被覆するように、第２絶縁膜２３を形成する。この絶縁膜１８は、例えばＣＶＤ法（Chemical Vapor deposition）によって、ＳｉＮを堆積して形成する。
【００４４】
その後、図４（９）に示すように、フォトリソグラフィー技術によるマスクの形成とそのマスクを用いたＲＩＥ技術によりソース形成領域の第２絶縁膜２３、第１絶縁膜１８およびドレイン形成領域の第２絶縁膜２３を同時にエッチング除去して、ソース形成領域に開口部１８３を形成するとｔもにドレイン形成領域に開口部２３１を形成する。次に、全面にオーミック電極材料、例えば金・ゲルマニウム合金（以下ＡｕＧｅ）、ニッケル（以下Ｎｉ）、Ａｕを順次蒸着した後、リフトオフ法とその後の合金化プロセスにより、開口部１８３より障壁層１６のソース領域に接続するソース電極２０を形成するとともに、開口部２３１より障壁層１６のドレイン領域に接続するドレイン電極２１を形成する。
【００４５】
本発明の半導体装置の製造方法は、第１絶縁膜１８に設けた開口部１８１内の障壁層１６にゲート領域１７を形成して、このゲート領域１７に接続するとともに第１絶縁膜１８上をドレイン側に張り出させてゲート電極１９を形成し、少なくともゲート電極１９のドレイン側をマスクに用いて障壁層１６に凹部２２を形成することから、ゲート電極のドレイン側端部とドレイン電極２１が形成される凹部２２のゲート電極１９側の側壁２２１とが平面レイアウト的にみて一致するように形成される。このため、開口部１８１のドレイン側端部を基準にすると、ゲート電極１９のドレイン側への張りだし量ｄによって、ゲート領域１７とドレイン電極２１が形成される凹部２２との距離が決定される。また、ゲート領域１７と凹部２２との距離に影響を及ぼすマスク合わせは開口部１８１に対するゲート電極１９を位置決めするマスク合わせのみであり、凹部２２のゲート領域１７側はゲート電極１９によって自己整合的に決められている。よって、ゲート領域１７と凹部２２との距離が高精度に決定されるので、ゲート・ドレイン間の寄生容量を低減することができる。しかも、障壁層１６のドレイン側は凹部２２を形成したことによって薄く形成される。これによって、キャリア濃度（この場合電子濃度）を減少させ、ゲート・ドレイン間の寄生容量を低減することができる。このように、ゲート領域１７と凹部２２との距離を高精度に規定することができるので、ソース寄生抵抗Ｒsを増やすことなくゲート・ドレイン間寄生容量Ｃgdを従来に比べて効果的に減らすことができ、高電子移動度トランジスタの利得特性を大幅に向上させることができる。またゲート電極１９のドレイン側への張りだし量によって、ゲート領域１７とドレイン電極２１が形成される凹部２２との距離が決定されるので、量産安定性にも優れるという利点がある。
【００４６】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図５の概略構成断面図によって説明する。図１では、一例として、ＩｎＧａＡｓとＡｌＧａＡｓのヘテロ界面を利用したダブルへテロ接合型のＪＰＨＥＭＴに応用した構成を示す。
【００４７】
図５に示すように、基板１１上には、バッファ層１２、第１ドーピング層４１、第１スペーサー層４２、チャネル層１３、第２スペーサー層４３、第２ドーピング層４４、障壁層１６が下層より順に、例えば、エピタキシャル成長によって形成されている。上記基板１１には、一例として半絶縁性ＧａＡｓ基板を用いる。上記バッファ層１２には、一例としてアンドープＧａＡｓバッファ層を用いる。上記チャネル層１３には、一例としてアンドープＩｎＧａＡｓチャネル層を用いる。上記第１、第２スペーサー層４１、４３には、一例としてｎ型ＡｌＧａＡｓスペーサー層を用いる。上記第１、第２ドーピング層４２、４４には、一例としてｎ型ＡｌＧａＡｓドーピング層を用いる。上記障壁層１６には、一例としてｎ型ＡｌＧａＡｓ障壁層を用いる。
【００４８】
上記障壁層１６のゲート電極形成領域直下には、ゲート領域１７が形成されている。このゲート領域１７は、ｐ型不純物、例えば亜鉛（以下Ｚｎ）がドーピングされたｐ型ＡｌＧａＡｓ領域により形成されている。
【００４９】
また、上記障壁層１６上には、第１絶縁膜１８が、例えば窒化シリコン（以下ＳｉＮ）で形成されている。この第１絶縁膜１８には、上記ゲート領域１７上に開口部１８１が形成されている。この開口部１８１には、上記ゲート領域１７に接続するゲート電極１９が形成されている。上記ゲート電極１９は、例えばチタン（以下Ｔｉ）、プラチナ（以下Ｐｔ）、金（以下Ａｕ）の積層構造となっている。
【００５０】
また、上記第１絶縁膜１８には、ドレイン電極が形成される領域上およびその周囲領域上に開口部１８２が形成され、その開口部１８２下部の上記障壁層１６には凹部２２が形成されている。したがって、上記凹部２２が形成される領域の上記障壁層１６の膜厚は薄くなっている。
【００５１】
そして、上記ゲート電極１９は、上記説明したように開口部１８１を通じて上記ゲート領域１７に接続するとともに、少なくともドレイン側に張り出して上記第１絶縁膜１８上に形成されている。さらに上記ゲート電極１９のドレイン側端部と上記凹部２２のゲート電極１９側の側壁２２１とが平面レイアウト的にみて一致するように形成されている。すなわち、上記凹部２２は、ゲート電極１９のドレイン側端部からドレイン電極２１の形成領域まで形成されており、ゲート領域１７との距離がゲート電極１９のドレイン側への張りだし量ｄによって決まる構造となっている。その距離は０．１μｍ〜０．２μｍであり、ゲート電極１９のドレイン側への張りだし量ｄによって決まるため、精度良く形成される。これによって、高移動度トランジスタのゲート・ドレイン間の寄生容量Ｃgdを効果的に低減することができるようになる。
【００５２】
さらに、上記第１絶縁膜１８上には上記ゲート電極１９、凹部２２を被覆するように、第２絶縁膜２３が、例えば窒化シリコン（ＳｉＮ）膜で形成されている。また、ソース領域上の上記第２絶縁膜２３および上記第１絶縁膜１８には、上記障壁層１６に達する開口部１８３が形成され、その開口部１８３を通して上記障壁層１６に接続するソース電極２０が形成されている。さらに、上記凹部２２内の第２絶縁膜２３には上記障壁層１６に達する開口部２３１が形成され、この開口部２３１を通して上記障壁層１６に接続するドレイン電極２１が形成されている。上記ソース電極２０と上記ドレイン電極２１は、例えば、金とゲルマニウムの合金（以下ＡｕＧｅ）とニッケル（以下Ｎｉ）を合金化したものがそれぞれに用いられている。
【００５３】
このように、ダブルへテロ接合型の構造のものについても、前記図１によって説明したシングルへテロ接合型のデバイスと同様に、本発明の構成を適用することができ、同様なる効果を得ることができる。また、製造方法においても、前記図２〜図４に示した製造工程において、バッファ層１２を形成した後、第１ドーピング層４１、第１スペーサー層４２、チャネル層１３、第２スペーサー層４３、第２ドーピング層４４を順にエピタキシャル成長により形成し、その後、エピタキシャル成長にて障壁層１６を形成すればよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図５】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図６】従来の半導体装置に係る一例を示した概略構成断面図である。
【図７】従来の半導体装置に係る一例を示した概略構成断面図である。
【図８】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図９】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図１０】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【符号の説明】
【００５５】
１…半導体装置、１１…基板、１６…障壁層、１７…ゲート領域、１８…第１絶縁膜、１９…ゲート電極、２０…ソース電極、２１…ドレイン電極、２２…凹部、１８１…開口部、２２１…側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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