(57)【要約】【課題】ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供する。【解決手段】ｐ型半導体基板１１上にはｐ型ボディ領域１４が形成され、ボディ領域１４の表面領域にはｎ+型ソース領域１５が形成されている。半導体基板１１上にはｎ+型ドレイン領域１７が形成され、ソース領域１５とドレイン領域１７との間の半導体基板１１の表面領域にはｎ-型ドリフト領域１８が形成されている。ソース領域１５とドリフト領域１８との間のボディ領域１４上及び半導体基板１１上にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電極２１が形成されている。ゲート電極２１の上面全体、ソース領域１５上及びドレイン領域１７上にはシリサイド膜２２が形成されている。さらに、ドリフト領域１８上には保護絶縁膜２０が形成され、ソース領域１５側のゲート電極２１の側面上にはゲート側壁絶縁膜２３が形成されている。【選択図】      図１
2007027641.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第１導電型のボディ領域と、
前記ボディ領域の表面領域に形成された第２導電型のソース領域と、
前記半導体基板上に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、
前記ソース領域と前記ドリフト領域との間の前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、
前記ドリフト領域上に形成された保護絶縁膜と、
前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記保護絶縁膜はシリコン酸化膜であり、前記ゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板上に形成された第１導電型のボディ領域と、
前記ボディ領域の表面領域に形成された第２導電型のソース領域と、
前記半導体基板上に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、
前記ソース領域と前記ドレイン領域との間の前記ドリフト領域上、前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、
前記ボディ領域上及び前記半導体基板上の前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト領域上の前記ゲート絶縁膜上に形成された保護絶縁膜と、
前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、
前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項４】
前記保護絶縁膜及び前記ゲート側壁絶縁膜は、シリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記保護絶縁膜はＴＥＯＳ膜であり、前記ゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速スイッチング用デバイス、並びにパワー用デバイスとして使用される半導体装置及びその製造方法に関し、例えば横型ＭＯＳ電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、パワー用デバイスとして使用されるパワーＩＣが使っていたプロセスは最先端ＣＭＯＳプロセスに比べ、数世代遅れたプロセスを使用していたが、近年、パワーＩＣにおいても、高機能と高速化の観点からプロセスの微細化が進んでいる。これに伴い、パワーＩＣを構成するＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）においても、ソース及びドレインの拡散抵抗とゲート抵抗を下げるためにシリサイドプロセスは必須となっている（例えば、特許文献１参照）。
【０００３】
ＭＯＳＦＥＴにおいて通常のサリサイド（self-aligned silicide）工程を用い、ゲート電極上に金属シリサイドを形成すると、耐圧を得るためのドリフト領域の表面もシリサイド化されてしまい、耐圧が得られなくなってしまう。このため、高耐圧ＭＯＳＦＥＴではドリフト領域上にシリサイド化を防止するための保護膜を形成してからシリサイド工程を行っている。しかしながら、シリサイド防止用の保護膜をドリフト領域上だけに形成するのは困難であり、ゲート電極上の一部も保護膜で覆われてしまう。このため、ゲート電極上の保護膜で覆われていない部分にしかシリサイド膜が形成されないため、ゲート抵抗が十分に低抵抗化できないという問題がある。
【特許文献１】特開平８−３２１６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第１導電型の半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域の表面領域に形成された第２導電型のソース領域と、前記半導体基板上に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間の前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、前記ドリフト領域上に形成された保護絶縁膜と、前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜とを具備することを特徴とする。
【０００６】
また、この発明の他の実施形態は、第１導電型の半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域の表面領域に形成された第２導電型のソース領域と、前記半導体基板上に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、前記ソース領域と前記ドレイン領域との間の前記ドリフト領域上、前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、前記ボディ領域上及び前記半導体基板上の前記ゲート絶縁膜上に形成されたゲート電極と、前記ドリフト領域上の前記ゲート絶縁膜上に形成された保護絶縁膜と、前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］
まず、この発明の第１の実施形態のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）について説明する。
【００１０】
図１は、第１の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【００１１】
ｐ型（またはｎ型）シリコン半導体基板１１上にはｎ+型半導体層１２が形成され、このｎ+型半導体層１２上にはｐ-型半導体層１３が形成されている。ｐ-型半導体層１３には、ｐ型ボディ領域１４が形成され、このｐ型ボディ領域１４の表面領域にはｎ+型ソース領域１５とｐ+型半導体領域１６が形成されている。
【００１２】
また、ｐ-型半導体層１３には、ｐ型ボディ領域１４と離隔するようにｎ+型ドレイン領域１７が形成されている。さらに、ｐ型ボディ領域１４とｎ+型ドレイン領域１７との間のｐ-型半導体層１３には、ｎ-型ドリフト領域１８が形成されている。ｎ-型ドリフト領域１８は、ｎ+型ドレイン領域１７より不純物濃度が低く、ｎ+型ドレイン領域１７より電気抵抗が高い。このため、ｎ-型ドリフト領域１８は、ソース−ドレイン間またはゲート−ドレイン間に電圧がかかったとき、電界を緩和して耐圧を向上させる働きをもつ。
【００１３】
ｎ+型ソース領域１５とｎ-型ドリフト領域１８との間のｐ型ボディ領域１４上及びｐ-型半導体層１３上には、ゲート絶縁膜１９が形成されている。ｎ-型ドリフト領域１８上には、ゲート絶縁膜１９より膜厚が厚い保護絶縁膜２０が形成されている。ゲート絶縁膜１９上、及び保護絶縁膜２０上の一部には、ゲート電極２１が形成されている。なお、ゲート絶縁膜１９及び保護絶縁膜２０は、例えばシリコン酸化膜からなる。ゲート絶縁膜１９の膜厚は例えば約３ｎｍであり、保護絶縁膜２０の膜厚は、ゲート絶縁膜１９より厚く、例えば約５０ｎｍ〜１５０ｎｍ（ここでは５０ｎｍ）である。保護絶縁膜２０の膜厚は通常のＬＯＣＯＳ膜より薄い。図示のごとく保護絶縁膜２０が一部ゲート電極２１の下まで入り込んでいるのは、図３〜図４の説明で後述するように、製造上の都合によるものである。精度良く作ることができれば、必ずしもゲート電極２１が保護絶縁膜２０の上に掛かっていなくても良い。
【００１４】
また、ゲート電極２１の上面全体を覆うように金属シリサイド膜２２、例えばコバルトシリサイド膜が形成されている。さらに、ｎ+型ソース領域１５上とｐ+型半導体領域１６上、及びｎ+型ドレイン領域１７上にも金属シリサイド膜２２が形成されている。ゲート電極２１の側面上には、ゲート側壁絶縁膜２３が形成されている。また、ゲート電極２１上、ｎ+型ソース領域１５、及びｎ+型ドレイン領域１７上には、層間絶縁膜２４が形成されている。ｎ+型ソース領域１５上には金属シリサイド膜２２に接触するようにソース電極２５が形成され、ｎ+型ドレイン領域１７上には金属シリサイド膜２２に接触するようにドレイン電極２６が形成されている。
【００１５】
図１に示したＭＯＳＦＥＴは、すなわち以下のような構造を持つ。ゲート電極２１下のゲート絶縁膜１９及び保護絶縁膜２０をゲート酸化膜とすると、このゲート酸化膜はドレイン側で一部厚くなっている。この厚い部分の膜厚は約５０ｎｍである。また、ソース側ではゲート酸化膜が薄く、その膜厚は約３ｎｍである。ゲート電極２１の上面全体には、金属シリサイド膜２２、例えばコバルトシリサイド膜が形成されており、ゲート電極２１のシート抵抗は低くなっている。このため、ゲート電極２１の電気抵抗は小さい。
【００１６】
また、ドレイン領域は、ｎ+型ドレイン領域１７の低抵抗部とｎ-型ドリフト領域１８の電界緩和部とからなる。低抵抗部の表面はシリサイド化され、低抵抗部にはドレイン電極２６が接続されている。電界緩和部は、ゲート電極２１に対してセルフアライメントされて形成されているため、ゲートとドレイン、すなわちゲート電極２１と電界緩和部との対向面積が小さく、かつゲート電極２１と電界緩和部との間の保護絶縁膜２０の膜厚が厚いためゲート−ドレイン間容量Ｃｇｄが小さい。
【００１７】
以上述べたように図１に示すＭＯＳＦＥＴは、ゲート抵抗が小さく、かつゲート−ドレイン間容量Ｃｇｄも小さいため、高速にオン、オフのスイッチングを行うことができる。また、ゲート長方向の電界緩和部（ｎ-型ドリフト領域１８）の長さは約１μｍであり、電界緩和部へのｎ型不純物のドーズ量は約２×１０１２ｃｍ−２である。さらに、電界緩和部の上面はシリサイド化されていないため、約３０Ｖのソース−ドレイン間耐圧が得られる。従って、第１の実施形態のＭＯＳＦＥＴは、入力電圧２０Ｖ程度のスイッチング電源用のパワーＭＯＳＦＥＴとして適している。
【００１８】
次に、第１の実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００１９】
図２〜図９は、第１の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００２０】
図２に示すように、ｐ型（またはｎ型）シリコン半導体基板１１上に、ｎ+型半導体層１２を固相拡散あるいはイオン注入等の方法により形成する。さらに、ｐ型不純物、例えばボロン（Ｂ）を導入しながらエピタキシャル成長法により、ｎ+型半導体層１２上にｐ-型半導体層１３を形成する。
【００２１】
次に、熱酸化法により、図２に示すように、ｐ-型半導体層１３上に膜厚約５０ｎｍのシリコン酸化膜２０を形成する。リソグラフィーとウェットエッチングにより、シリコン酸化膜２０をパターニングして保護絶縁膜２０を形成する。さらに、図３に示すように、ｐ-型半導体層１３上に、熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１９を形成する。ゲート絶縁膜１９の膜厚は、例えば約３ｎｍである。
【００２２】
その後、ゲート絶縁膜１９上及び保護絶縁膜２０上に、ゲート電極となる多結晶シリコン膜を成膜する。そして、図４に示すように、多結晶シリコン膜をパターニングしてゲート絶縁膜１９上及び保護絶縁膜２０上にゲート電極２１を形成する。この際、ゲート電極２１と保護絶縁膜２０との間に隙間ができないように、合わせずれを考慮して、ゲート電極２１がゲート絶縁膜１９と保護絶縁膜２０との段差部にかかるようにする。精度良く作ることができれば、ゲート電極２１のエッジと絶縁膜の段差を一致させても良い。
【００２３】
続いて、リソグラフィーとイオン注入により、図５に示すように、ゲート電極２１に対してセルフアラインとなるように、ｐ型ボディ領域１４、ｎ-型ドリフト領域１８、及びｎ型半導体領域１５Ａを形成する。ｐ型ボディ領域１４の形成では、半導体基板面に対する垂直方向から３０°程度の入射角でｐ型不純物をｐ-型半導体層１３にイオン注入する。ｎ-型ドリフト領域１８及びｎ型半導体領域１５Ａの形成では、ｎ型不純物をｐ-型半導体層１３にイオン注入する。
【００２４】
次に、ゲート電極２１の表面を薄く酸化した後、ゲート電極２１上、ゲート絶縁膜１９上、及び保護絶縁膜２０上にシリコン窒化膜を堆積する。そして、ＲＩＥなどの異方性エッチング法によりシリコン窒化膜をエッチングし、図６に示すように、ゲート電極２１の側面上にゲート側壁絶縁膜２３を残す。このようなゲート側壁絶縁膜２３の形成は、通常行われている方法が用いられる。
【００２５】
その後、図７に示すように、リソグラフィーとイオン注入により、ｎ+型ソース領域１５及びｎ+型ドレイン領域１７を形成し、さらにｎ+型ソース領域１５に隣接するようにｐ+型半導体領域１６を形成する。
【００２６】
次に、ウェットエッチング法により、ゲート電極２１上の薄い酸化膜（図示していない）、及びｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上の薄い酸化膜（ゲート絶縁膜１９）を除去する。この時、ｎ-型ドリフト領域１８上の保護絶縁膜２０は厚いため大部分が残る。続いて、図８に示すように、ゲート電極２１上、ｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上にコバルト膜２７などの金属膜を堆積する。そして、ゲート電極２１の多結晶シリコン、ｎ+型ソース領域１５、ｎ+型ドレイン領域１７、及びｐ+型半導体領域１６のシリコンと、コバルト膜２７とを反応させ、その後、余分なコバルト膜２７を除去する。これにより、図９に示すように、ゲート電極２１上、ｎ+型ソース領域１５上、ｐ+型半導体領域１６、及びｎ+型ドレイン領域１７上に、金属シリサイド膜２２を形成する。
【００２７】
前述したように、図７に示した構造において、ゲート電極２１上、ｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上の薄い酸化膜を除去した後、サリサイド工程を行うと、図９に示したように、ｎ-型ドリフト領域１８上は保護絶縁膜２０で保護されているため金属シリサイド膜２２は形成されず、それ以外のシリコン部分に金属シリサイド膜２２が形成される。なお、ｎ-型ドリフト領域１８上の保護絶縁膜２０の膜厚は５０ｎｍ程度であるため、この保護絶縁膜２０を通してイオン注入を行うことができる一方で、ｎ-型ドリフト領域１８上のシリサイド化を防ぐことができる。
【００２８】
その後は、図９に示した構造上に層間絶縁膜２４を形成した後、ｎ+型ソース領域１５上及びｎ+型ドレイン領域１７上の層間絶縁膜２４にコンタクト用の穴を形成する。そして、図１に示したように、ｎ+型ソース領域１５上の金属シリサイド膜２２に接触するようにソース電極２５を形成すると共に、ｎ+型ドレイン領域１７上の金属シリサイド膜２２に接触するようにドレイン電極２６を形成する。以上により、図１に示したＭＯＳＦＥＴが製造される。
【００２９】
次に、この発明の第１の実施形態の第１〜第３変形例について説明する。
【００３０】
図１０は、第１の実施形態における第１変形例のＭＯＳＦＥＴの構成を示す断面図である。この第１変形例では、ゲート電極２１とｎ-型ドリフト領域１８上の保護絶縁膜２０との間を離して配置しており、ゲート電極２１と保護絶縁膜２０との隙間に、ゲート側壁絶縁膜２３となるシリコン窒化膜が形成されている。その他の構成は第１の実施形態と同様である。このような構造では、前述したように、ゲート電極２１と保護絶縁膜２０との隙間に、ゲート側壁絶縁膜２３となるシリコン窒化膜が形成されているので、ｎ-型ドリフト領域１８の上層部分のシリサイド化を防ぐことができる。従って、前述した第１の実施形態のＭＯＳＦＥＴの製造方法ではゲート電極２１と保護絶縁膜２０との間に隙間ができないように合わせ余裕を持たせると述べたが、仮に隙間ができてしまっても、ゲート側壁絶縁膜２３の厚さの２倍程度の隙間であれば問題ない。
【００３１】
図１１は、第１の実施形態における第２変形例のＭＯＳＦＥＴの構成を示す断面図である。この第２変形例では、ドレイン側のゲート電極２１の半分程度が保護絶縁膜２０上に配置されている。言い換えると、ドレイン側のゲート電極２１下の半分程度のゲート酸化膜が厚くなっている。その他の構成は第１の実施形態と同様である。このような構造を持つＭＯＳＦＥＴでは、しきい値電圧が決まるのはソース寄りのゲート酸化膜（ゲート絶縁膜１９）部分なので、図１１に示すように、ｎ-型ドリフト領域１８が完全に厚い保護絶縁膜２０の下に入っていても良い。このようなＭＯＳＦＥＴでは、オン抵抗が高くなるが、ゲート−ドレイン間容量Ｃｇｄは図１に示したＭＯＦＥＴより小さくなるので、図１に示したＭＯＦＥＴと比べてスイッチング速度がさらに速くなる。
【００３２】
図１２は、第１の実施形態における第３変形例のＭＯＳＦＥＴの構成を示す断面図である。この第３変形例では、図１に示したＭＯＳＦＥＴよりゲート電極の膜厚を厚くしている。図１２に示すＭＯＳＦＥＴのゲート電極２８の膜厚は例えば４００ｎｍ程度であり、図１に示したＭＯＳＦＥＴのゲート電極２１の膜厚は例えば２００ｎｍ程度である。このため、ゲート側壁絶縁膜２３の膜厚を厚く形成することが可能である。これにより、ｎ-型ドリフト領域１８上の保護絶縁膜２０の段差とゲート電極２８との合わせマージンを大きくすることができる。
【００３３】
以上説明したように第１の実施形態とその変形例では、ゲート抵抗を十分に低抵抗化でき、かつ高耐圧が得られるＭＯＳＦＥＴを形成することができる。
【００３４】
［第２の実施形態］
次に、この発明の第２の実施形態のＭＯＳＦＥＴについて説明する。
【００３５】
図１３は、第２の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【００３６】
ｐ型（またはｎ型）シリコン半導体基板３１上にはｎ+型埋め込み層３２が形成され、このｎ+型埋め込み層３２上にはエピタキシャル層からなるｐ-型半導体層３３が形成されている。なお、ｐ-型半導体層３３はイオン注入および拡散で形成される場合もある。ｐ-型半導体層３３には、ｐ型ボディ領域３４が形成され、このｐ型ボディ領域３４の表面領域にはｎ+型ソース領域３５、ｎ型半導体領域３６、及びｐ+型半導体領域３７が形成されている。
【００３７】
また、ｐ-型半導体層３３には、ｐ型ボディ領域３４と離隔するようにｎ+型ドレイン領域３８が形成されている。さらに、ｐ型ボディ領域３４とｎ+型ドレイン領域３８との間のｐ-型半導体層３３には、ｎ-型ドリフト領域３９が形成されている。
【００３８】
ｎ+型ソース領域３５とｎ+型ドレイン領域３８との間のｎ型半導体領域３６上、ｐ型ボディ領域３４上、ｐ-型半導体層３３上及びｎ-型ドリフト領域３９上には、ゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、ゲート電極４１が形成されている。さらに、ｎ-型ドリフト領域３９上にはゲート絶縁膜４０が形成され、このゲート絶縁膜４０上にはシリコン窒化膜４２などの絶縁膜が形成されている。このシリコン窒化膜４２は、例えば減圧ＣＶＤ法（以下、ＬＰＣＶＤ法と記す）により成膜したＳｉ３Ｎ４からなる。
【００３９】
また、ゲート電極４１の上面全体を覆うように、シリサイド膜４３が形成されている。さらに、ｎ+型ソース領域３５上、ｐ+型半導体領域３７上、及びｎ+型ドレイン領域３８上にもシリサイド膜４３が形成されている。ｎ+型ソース領域３５側のゲート電極４１の側面上には、ゲート側壁絶縁膜４４が形成されている。ゲート側壁絶縁膜４４は、例えばＬＰＣＶＤ法により成膜したＳｉ３Ｎ４からなる。
【００４０】
さらに、ゲート電極４１上、ｎ+型ソース領域３５、及びｎ+型ドレイン領域３８上には、層間絶縁膜４５が形成されている。ｎ+型ソース領域３５上にはソース電極４６が形成され、ｎ+型ドレイン領域３８上にはドレイン電極４７が形成されている。
【００４１】
このような構造を持つ半導体装置では、ゲート電極４１の上面全体にシリサイド膜が形成されているため、ゲート電極の抵抗を十分に低抵抗化することができる。また、ｎ-型ドリフト領域３９上にはシリサイド膜が形成されておらず、ｎ-型ドリフト領域３９は高抵抗な半導体領域であるため、高耐圧のＭＯＳＦＥＴを形成することができる。また、ｎ-型ドリフト領域３９上に形成されたシリコン窒化膜４２は、ＬＰＣＶＤ法（成膜温度６５０°〜８００℃）により成膜されているため、プラズマＣＶＤ法（成膜温度２５０℃〜４００℃）にて成膜したシリコン窒化膜と比べてホットキャリアに対する信頼性が高い。
【００４２】
次に、この発明の第２の実施形態の変形例について説明する。
【００４３】
図１４は、第２の実施形態における変形例のＭＯＳＦＥＴの構成を示す断面図である。この変形例では、ｎ+型ドレイン領域３８側のゲート電極４１の側面上、及びｎ-型ドリフト領域３９上にゲート絶縁膜４０を挟み、ＴＥＯＳ(Tetraethylorthosilicate)膜４８が形成され、このＴＥＯＳ膜４８上にシリコン窒化膜４２が形成されている。さらに、ｎ+型ソース領域３５側のゲート電極４１の側面上、及びｎ型半導体領域３６上にＴＥＯＳ膜４８が形成され、このＴＥＯＳ膜４８上にゲート側壁絶縁膜４４が形成されている。その他の構造は、図１３に示した第２の実施形態と同様である。
【００４４】
次に、第２の実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００４５】
図１５〜図２２は、第２の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００４６】
図１５に示すように、ｐ型（またはｎ型）シリコン半導体基板３１上に、ｎ+型埋め込み層３２をイオン注入法により形成する。さらに、ｐ型不純物、例えばボロン（Ｂ）を導入しながらエピタキシャル成長法により、ｎ+型埋め込み層３２上にｐ-型半導体層３３を形成する。
【００４７】
次に、ｐ-型半導体層３３上に、熱酸化法によりゲート絶縁膜４０を形成する。ゲート絶縁膜４０上にポリシリコン膜を形成し、図１５に示すように、パターニングによりゲート電極４１を形成する。続いて、イオン注入法によりゲート電極４１に対してセルフアラインに、ｐ型不純物を導入してｐ型ボディ領域３４を形成する。さらに、イオン注入法により、ゲート電極４１に対してセルフアラインに、ｎ型不純物を導入してｎ-型ドリフト領域３９とｎ型半導体領域３６を形成する。
【００４８】
次に、図１６に示すように、ゲート電極４１上、ｎ-型ドリフト領域３９上、及びｎ型半導体領域３６上に、ＬＰＣＶＤ法（成膜温度６５０℃〜８００℃）によりシリコン窒化膜４２を形成する。続いて、図１７に示すように、ゲート電極４１の中心部よりｎ-型ドリフト領域３９側のゲート電極４１上とｎ-型ドリフト領域３９上のシリコン窒化膜４２をレジスト膜４９で覆う。すなわち、ゲート電極４１の中心部よりドレイン側をレジスト膜４９でブロックする。
【００４９】
続いて、図１８に示すように、ＲＩＥによりゲート電極４１の中心部よりソース側のシリコン窒化膜４２のみ部分的にその膜厚の途中まで除去する。その後、レジスト膜４９を除去した後、ゲート電極４１上のシリコン窒化膜４２をＣＭＰ法により研磨して、図１９に示すように、ゲート電極４１上のシリコン窒化膜４２を平坦化する。
【００５０】
続いて、図２０に示すように、ＲＩＥを用いた異方性エッチング法によりシリコン窒化膜４２を除去し、ゲート電極４１の側面上、及びｎ-型ドリフト領域３９上に、シリコン窒化膜４２とゲート側壁絶縁膜４４を残す。
【００５１】
次に、図２１に示すように、イオン注入法によりゲート側壁絶縁膜４４及びシリコン酸化膜４２に対してセルフアラインに、ｎ型不純物を導入してｎ型半導体領域３６にｎ+型ソース領域３５を形成すると共に、ｎ-型ドリフト領域３９にｎ+型ドレイン領域３８を形成する。さらに、ｎ型半導体領域３６に、ｎ+型ソース領域３５に隣接するように、ｐ+型半導体領域３７を形成する。
【００５２】
次に、ゲート電極４１上、ｎ+型ソース領域３５上、及びｎ+型ドレイン領域３８上に高融点金属膜を堆積する。そして、ゲート電極４１のポリシリコン、ｎ+型ソース領域３５及びｎ+型ドレイン領域３８のシリコンと、高融点金属膜とを反応させて、図２２に示すように、ゲート電極４１上、ｎ+型ソース領域３５上、及びｎ+型ドレイン領域３８上にシリサイド膜４３を形成する。その後は、図２２に示した構造上に、層間絶縁膜４５を形成した後、ｎ+型ソース領域３５上及びｎ+型ドレイン領域３８上に、ソース電極４６及びドレイン電極４７を形成する。以上により、図１３に示した半導体装置が製造される。
【００５３】
［第３の実施形態］
次に、この発明の第３の実施形態のＭＯＳＦＥＴについて説明する。
【００５４】
図２３は、第３の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【００５５】
ｐ型（またはｎ型）シリコン半導体基板５１上にはｎ+型半導体層５２が形成され、このｎ+型半導体層５２上にはｐ-型半導体層５３が形成されている。ｐ-型半導体層５３には、ｐ型ボディ領域５４が形成され、このｐ型ボディ領域５４の表面領域にはｎ+型ソース領域５５及びｎ-型半導体領域５６が形成されている。
【００５６】
また、ｐ-型半導体層５３には、ｐ型ボディ領域５４と離隔するようにｎ+型ドレイン領域５７が形成されている。さらに、ｐ型ボディ領域５４とｎ+型ドレイン領域５７との間のｐ-型半導体層５３には、ｎ-型ドリフト領域５８が形成されている。ｎ-型ドリフト領域５８は、ｎ+型ドレイン領域５７より不純物濃度が低く、ｎ+型ドレイン領域５７より電気抵抗が高い。このため、ｎ-型ドリフト領域５８は、ソース−ドレイン間またはゲート−ドレイン間に電圧がかかったとき、電界を緩和して耐圧を向上させる働きをもつ。
【００５７】
ｎ+型ソース領域５５とｎ-型ドリフト領域５８との間のｐ型ボディ領域５４上、ｐ-型半導体層５３上には、ゲート絶縁膜５９が形成されている。ゲート絶縁膜５９上には、ゲート電極６０が形成されている。さらに、ｎ-型ドリフト領域５８上には、ＴＥＯＳ(Tetraethylorthosilicate)膜６１などの絶縁膜が形成されている。
【００５８】
また、ゲート電極６０の上面全体を覆うようにシリサイド膜６２が形成されている。さらに、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上にもシリサイド膜６２が形成されている。ｎ+型ソース領域５５側のゲート電極６０とｎ+型ドレイン領域５７側のＴＥＯＳ膜６１の側面上には、ゲート側壁絶縁膜６３が形成されている。さらに、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上には、層間絶縁膜６４が形成されている。ｎ+型ソース領域５５上にはシリサイド膜６２に接触するようにソース電極６５が形成され、ｎ+型ドレイン領域５７上にはシリサイド膜６２に接触するようにドレイン電極６６が形成されている。
【００５９】
このような構造を持つ半導体装置では、ゲート電極６０の上面全体にシリサイド膜６２が形成されているため、ゲート電極６０の抵抗を十分に低抵抗化することができる。また、ｎ-型ドリフト領域５８上にはシリサイド膜が形成されておらず、ｎ-型ドリフト領域５８は高抵抗な半導体領域であるため、高耐圧のＭＯＳＦＥＴを形成することができる。
【００６０】
次に、第３の実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００６１】
図２４〜図３５は、第３の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００６２】
図２４に示すように、ｐ型（またはｎ型）シリコン半導体基板５１上にｎ+型半導体層５２を形成し、このｎ+型半導体層５２上にｐ-型半導体層５３を形成する。続いて、ｐ-型半導体層５３上に、熱酸化法によりゲート絶縁膜５９を形成する。
【００６３】
次に、ゲート絶縁膜５９上にポリシリコン膜を形成し、図２５に示すように、パターニングによりゲート電極６０を形成する。続いて、図２６に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｐ-型半導体層５３上をレジスト膜７１で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７１でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対する垂直方向よりソース側へ傾いた斜め方向からｐ型不純物をｐ-型半導体層５３に導入し、ｐ型ボディ領域５４を形成する。
【００６４】
次に、図２７に示すように、ゲート電極６０の中心部より他方側のゲート電極６０上とｐ型ボディ領域５４上をレジスト膜７２で覆う。すなわち、ゲート電極６０の中心部よりソース側をレジスト膜７２でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物をｐ-型半導体層５３導入し、ｎ-型ドリフト領域５８を形成する。
【００６５】
続いて、図２８に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｎ-型ドリフト領域５８上をレジスト膜７３で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７３でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物をｐ型ボディ領域５４導入し、ｎ-型半導体領域５６を形成する。
【００６６】
次に、レジスト膜７３を剥離した後、図２９に示すように、ゲート電極６０上、ｎ-型ドリフト領域５８上、及びｎ-型半導体領域５６上にＴＥＯＳ膜６１を形成する。続いて、ゲート電極６０上のＴＥＯＳ膜６１をＣＭＰ法により研磨して、図３０に示すように、ＴＥＯＳ膜６１を平坦化する。
【００６７】
その後、図３１に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｎ-型ドリフト領域５８上のＴＥＯＳ膜６１をレジスト膜７４で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７４でブロックする。そして、ＲＩＥにより、ゲート電極６０の中心部よりソース側のＴＥＯＳ膜６１、及びｎ+型ドレイン領域５７が形成されるｎ-型ドリフト領域５８上のＴＥＯＳ膜６１を除去する。
【００６８】
次に、レジスト膜７４を除去した後、図３２に示すように、シリコン窒化膜６３を形成する。続いて、図３３に示すように、ＲＩＥを用いた異方性エッチング法によりシリコン窒化膜６３を除去し、ｎ-型半導体領域５６側（ソース側）のゲート電極６０とｎ+型ドレイン領域５７側のＴＥＯＳ膜６１の側面上に、ゲート側壁絶縁膜６３を残す。ここで、ゲート側壁絶縁膜６３としてシリコン窒化膜を用いたが、ＴＥＯＳ膜６１と異方性エッチングの選択性がある膜であればシリコン窒化膜に限定しない。例えば、ゲート側壁絶縁膜６３としてポリシリコンを用いても良い。
【００６９】
続いて、イオン注入法により、図３４に示すように、ゲート側壁絶縁膜６３及びＴＥＯＳ膜６１に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物を導入し、ｎ-型半導体領域５６にｎ+型ソース領域５５を形成すると共に、ｎ-型ドリフト領域５８にｎ+型ドレイン領域５７を形成する。
【００７０】
次に、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上のシリコン酸化膜５９を除去した後、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上に高融点金属膜を堆積する。そして、ゲート電極６０のポリシリコン、ｎ+型ソース領域５５及びｎ+型ドレイン領域５７のシリコンと、高融点金属膜とを反応させて、図３５に示すように、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上にシリサイド膜６２を形成する。その後は、図３５に示した構造上に、層間絶縁膜６４を形成した後、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上に、ソース電極６５及びドレイン電極６６を形成する。以上により、図２３に示した半導体装置が製造される。
【００７１】
以上説明したように第１〜第３の実施形態では、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することができる。
【００７２】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７３】
【図１】この発明の第１の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図３】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図４】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。
【図５】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。
【図６】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。
【図７】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。
【図８】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。
【図９】第１の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。
【図１０】第１の実施形態における第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１１】第１の実施形態における第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１２】第１の実施形態における第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１３】この発明の第２の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【図１４】第２の実施形態における変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１５】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図１６】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図１７】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。
【図１８】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。
【図１９】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。
【図２０】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。
【図２１】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。
【図２２】第２の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。
【図２３】この発明の第３の実施形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２４】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図２５】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図２６】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。
【図２７】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。
【図２８】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。
【図２９】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。
【図３０】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。
【図３１】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。
【図３２】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第９工程の断面図である。
【図３３】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１０工程の断面図である。
【図３４】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１１工程の断面図である。
【図３５】第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１２工程の断面図である。
【符号の説明】
【００７４】
１１…ｐ型（またはｎ型）シリコン半導体基板、１２…ｎ+型半導体層、１３…ｐ-型半導体層、１４…ｐ型ボディ領域、１５…ｎ+型ソース領域、１５Ａ…ｎ型半導体領域、１６…ｐ+型半導体領域、１７…ｎ+型ドレイン領域、１８…ｎ-型ドリフト領域、１９…ゲート絶縁膜、２０…保護絶縁膜、２１…ゲート電極、２２…金属シリサイド膜、２３…ゲート側壁絶縁膜、２４…層間絶縁膜、２５…ソース電極、２６…ドレイン電極、２７…コバルト膜、２８…ゲート電極、３１…ｐ型（またはｎ型）シリコン半導体基板、３２…ｎ+型埋め込み層、３３…ｐ-型半導体層、３４…ｐ型ボディ領域、３５…ｎ+型ソース領域、３６…ｎ型半導体領域、３７…ｐ+型半導体領域、３８…ｎ+型ドレイン領域、３９…ｎ-型ドリフト領域、４０…ゲート絶縁膜、４１…ゲート電極、４２…シリコン窒化膜、４３…シリサイド膜、４４…ゲート側壁絶縁膜、４５…層間絶縁膜、４６…ソース電極、４７…ドレイン電極、４８…ＴＥＯＳ(Tetraethylorthosilicate)膜、４９…レジスト膜、５１…ｐ型（またはｎ型）シリコン半導体基板、５２…ｎ+型半導体層、５３…ｐ-型半導体層、５４…ｐ型ボディ領域、５５…ｎ+型ソース領域、５６…ｎ-型半導体領域、５７…ｎ+型ドレイン領域、５８…ｎ-型ドリフト領域、５９…ゲート絶縁膜、６０…ゲート電極、６１…ＴＥＯＳ膜、６２…シリサイド膜、６３…ゲート側壁絶縁膜、６４…層間絶縁膜、６５…ソース電極、６６…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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