(57)【要約】【課題】微細化に対して有利な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板の主表面中に設けられた第１絶縁膜２１と、前記第１絶縁膜上に設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い第１高誘電体膜２２−１とを少なくとも備えたゲート絶縁膜１２と、前記ゲート絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とするゲート電極１３と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレイン１５とを具備する。【選択図】図１
2007012922.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面中に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い第１高誘電体膜とを少なくとも備えたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とするゲート電極と、
前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレインとを具備すること
を特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記半導体基板と第１絶縁膜との間に第２絶縁膜を更に備えること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ前記第３絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第３絶縁膜よりも比誘電率が高い第２高誘電体膜とを少なくとも備えたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とする制御電極とを更に具備すること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記所定の金属元素は、Ｍｎ、Ｎｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、およびＲｅからなる群から選択された少なくとも１つの元素を含み、
前記第１絶縁膜および前記第３絶縁膜は、Ｓｉ、Ｃ、及びＦからなる群から選択された少なくとも１つの元素とＯとを含み、
前記第１高誘電体膜および第２高誘電体膜は、αｘＯｙ、αｘＳｉｙＯｚ、αｘＣｙＯｚ、およびαｘＦｙＯｚからなる群から選択された材料を主成分とし、ここで、αは前記所定の金属元素を表すこと
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の主表面中に絶縁膜を形成する工程と、
前記絶縁膜上にダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして、前記半導体基板と異なる導電型の不純物を前記半導体基板中に導入させ、ソースまたはドレインを形成する工程と、
前記ダミーゲートの側壁に層間絶縁膜を形成する工程と、
前記ダミーゲートを除去し、前記絶縁膜の表面上が露出する開口部を形成する工程と、
前記開口部内に、所定の金属元素を含みＣｕを主成分としてゲート電極の材料となる合金膜を埋め込む工程と、
熱処理を行うことにより、前記所定の金属元素と前記絶縁膜の構成元素との化合物を主成分とし前記絶縁膜よりも比誘電率が高い高誘電体膜を前記絶縁膜と前記合金膜との界面に自己整合的に形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極、ゲート絶縁膜等に適用されるものである。また、これらに限らず、例えば、フラッシュメモリのメモリセルトランジスタ等の不揮発性半導体メモリおよびその製造方法等にも適用されるものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit）の高性能化（例えば、バラツキの小さいスイッチング電圧、高周波数下での動作等）を実現させる為、ＭＯＳＦＥＴの微細化の要求はより一層高まっている。
【０００３】
上記微細化の要求のために、安定した高い静電容量を実現できる薄膜で且つ均一な高誘電体膜（いわゆるhigh-k膜）を備えたゲート絶縁膜が必要不可欠となっている。
【０００４】
しかしながら、従来の高誘電体膜は、ＳｉＮ（シリコン窒化）等の高誘電体材料を、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法等の成膜工程により形成されている。そのため、１０ｎｍ以下の極薄膜領域で均一性を確保することができず、薄膜で且つ均一な高誘電体膜を形成できない。結果、所望の高誘電体膜（high-k膜）を備えたゲート絶縁膜を形成できず、微細化に対して不利であるという問題がある。
【０００５】
上記のように従来の半導体装置およびその製造方法では、微細化に対して不利であるという事情があった。
【特許文献１】特開２００３−２５８２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、微細化に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、半導体基板の主表面中に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い第１高誘電体膜とを少なくとも備えたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とするゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレインとを具備する半導体装置を提供できる。
【０００８】
この発明の一態様によれば、半導体基板の主表面中に絶縁膜を形成する工程と、前記絶縁膜上にダミーゲートを形成する工程と、前記ダミーゲートをマスクとして、前記半導体基板と異なる導電型の不純物を前記半導体基板中に導入させ、ソースまたはドレインを形成する工程と、前記ダミーゲートの側壁に層間絶縁膜を形成する工程と、前記ダミーゲートを除去し、前記絶縁膜の表面上が露出する開口部を形成する工程と、前記開口部内に、所定の金属元素を含みＣｕを主成分としてゲート電極の材料となる合金膜を埋め込む工程と、熱処理を行うことにより前記絶縁膜の表面上と前記合金膜とを反応させて、前記合金膜中の前記所定の金属元素を前記絶縁膜に対面する前記合金膜の表面に拡散させると共に、前記所定の金属元素と前記絶縁膜の構成元素との化合物を主成分とし前記絶縁膜よりも比誘電率が高い高誘電体膜を前記絶縁膜と前記合金膜との界面に自己整合的に形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【０００９】
この発明によれば、微細化に対して有利な半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。この実施形態は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極として、Ｃｕ（銅）を主成分（即ち、５０％以上）としたＣｕＭｎ合金を適用したダマシンメタルゲート構造に関するものである。図１は、第１の実施形態に係る半導体装置を示す断面図である。図２は、図１中の破線２５近傍（チャネル領域近傍）の断面ＴＥＭ像の顕微鏡写真を示す図である。
【００１２】
図示するように、シリコン基板１１の主表面中に絶縁ゲート型電界効果トランジスタＴＲ１が配置されている。このトランジスタＴＲ１は、シリコン基板１１上に設けられたゲート絶縁膜１２、ゲート絶縁膜１２上に設けられたゲート電極１３、ゲート電極１３側壁に沿って設けられたスペーサ１４、ゲート電極１３を挟むように基板１１中に隔離して配置されたソースまたはドレイン１５、ソース／ドレイン１５上に設けられたシリサイド層１６、層間絶縁膜１７を貫通してソース／ドレイン１５上に設けられたコンタクト配線１９を備えている。
【００１３】
ゲート電極１２は、基板１１の主表面上に設けられた絶縁膜２１と、この絶縁膜２１上に設けられ絶縁膜２１の構成元素と所定の金属元素との化合物を主成分とする高誘電体膜２２−１とにより構成されている。
【００１４】
絶縁膜２１は、本例では、ＳｉＯ２（シリコン酸化）膜により形成されている。高誘電体膜２２−１は、本例では、ＭｎｘＳｉｙＯｚ（マンガンシリコンオキサイド）膜により形成されている。ここで、ＭｎｘＳｉｙＯｚ膜の組成は、より具体的にはＭｎｘＳｉｙＯｚのｘ：ｙ：ｚとして、１：１：３乃至１：３：５、等と表される。
【００１５】
ゲート電極１３は、ＣｕまたはＣｕを主成分（即ち、５０％以上）とするＣｕＭｎ（銅−マンガン）合金等により形成されている。
【００１６】
スペーサ１４は、基板１１上およびゲート電極１３の側壁上に沿ったスペーサ絶縁膜１４−１、このスペーサ絶縁膜１４−１上に設けられたスペーサ絶縁膜１４−２により構成されている。
【００１７】
スペーサ絶縁膜１４−１は、例えば、ＴＥＯＳ（Tetraethylorthosilicate）膜等により形成されている。スペーサ絶縁膜１４−２は、例えば、ＳｉＮ膜等により形成されている。
【００１８】
ここで、図２に示すように、絶縁膜２１上の高誘電体膜２２−１は、絶縁膜２１よりも比誘電率が高く、薄膜で且つ均一なＭｎｘＳｉｙＯｚ膜である。この高誘電体膜２２−１の膜厚Ｄ１は、２ｎｍ〜３ｎｍ程度である。そのため、絶縁層２１と共に良好なゲート絶縁膜として働く。
【００１９】
また、ゲート電極１３と絶縁膜２１との界面、およびゲート電極１３とスペーサ絶縁膜１４−１との界面に高誘電体膜２２−１、２２−２が設けられているが、この高誘電体膜２２−１、２２−２は、ゲート電極１３中のＣｕ元素の拡散を防止するためのバリアとしても働く。
【００２０】
ここで、高誘電体膜２２−１は、所定の金属元素αと絶縁膜２１の構成元素との化合物を主成分とし、自己整合的に形成される。高誘電体膜２２−２は、所定の金属元素αとスペーサ絶縁膜１４−１の構成元素との化合物を主成分とし、自己整合的に形成される。
【００２１】
尚、この所定の金属元素αは、この実施形態のようにＭｎに限らず、Ｎｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、及びＲｅからなる群から選択された少なくとも１つの元素でも良い。これらの金属元素αは、Ｃｕが含まれる層中において拡散速度がＣｕよりも早く、Ｃｕよりも酸素と反応しやすく熱的に安定した酸化物を形成できる金属元素である。
【００２２】
絶縁膜２１およびスペーサ絶縁膜１４−１は、Ｓｉ、Ｃ、及びＦからなる群から選択された少なくとも１つの元素とＯとを具備することができる。具体的な材料として、例えば、ＳｉＯ２、ＳｉＯｘＣｙ、ＳｉＯｘＣｙＨｚ、ＳｉＯｘＦｙ等、を挙げることができる。
【００２３】
また、高誘電体膜２２−１、２２−２は、αｘＯｙ、αｘＳｉｙＯｚ、αｘＣｙＯｚ、及びαｘＦｙＯｚからなる群から選択された材料を主成分とすることができる。ここで、αは上述の所定の金属元素αを表す。
【００２４】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１および図２に示した半導体装置を例に挙げて、図３乃至図１２を用いて説明する。
【００２５】
まず、図３に示すように、例えば、熱酸化法等を用いて、シリコン基板１１を熱し、基板１１の主表面上にシリコン酸化膜（絶縁膜）１２を形成する。
【００２６】
続いて、図４に示すように、上記シリコン酸化膜１２上に、例えば、ＣＶＤ法等を用いて、ポリシリコン膜２８を形成する。その後、このポリシリコン膜２８上にフォトレジスト２６を塗布し、このフォトレジスト２６に露光および現像を行って、ゲート電極に対応する領域にポリシリコン膜２８が露出する開口部を形成する。
【００２７】
続いて、図５に示すように、この開口部を有するフォトレジスト２６をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを基板１１表面上まで行い、ダミーゲート２９を形成する。
【００２８】
続いて、図６に示すように、ダミーゲート２９をマスクとして、例えば、イオン注入法等を用いてホウ素（Ｂ）やリン（Ｐ）等の基板１１と異なる導電型の不純物を基板１１中に導入する。その後、基板１１を熱して、上記不純物を熱拡散させて、ＬＤＤ３０を形成する。
【００２９】
続いて、図７に示すように、例えば、ＣＶＤ法等を用いて、基板１１上およびダミーゲート２９上に沿って、ＴＥＯＳ膜を形成する。さらに、上記ＴＥＯＳ膜上に、ＣＶＤ法等を用いて、ＳｉＮ膜を形成する。その後、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、スペーサ絶縁膜１４−１、１４−２からなるスペーサ１４を形成する。さらに、ダミーゲート２９およびスペーサ１４をマスクとして、上記ＬＤＤ３０と同様の製造工程を用い、ソース／ドレイン１５を形成する。
【００３０】
続いて、図８に示すように、サリサイドプロセスを用いて、ソース／ドレイン１５と高融点金属層とを反応させることにより、ソース／ドレイン１５上にシリサイド層１６を形成する。
【００３１】
続いて、図９に示すように、シリサイド層１６上、スペーサ１４上、ダミーゲート２９上に、例えば、ＣＶＤ法等を用いて、シリコン酸化膜を堆積し、層間絶縁膜１７を形成する。その後、例えば、ウェットエッチング法等を用いて、ダミーゲート２９を除去し、スペーサ絶縁膜１４−１の側壁および絶縁膜１２の表面上が露出する開口部３１を形成する。
【００３２】
続いて、図１０に示すように、開口部３１内部および層間絶縁層上に、例えば、スパッタ法またはＣＶＤ法等を用いて、ＣｕＭｎ（銅−マンガン）合金層３２を形成する。
【００３３】
続いて、図１１に示すように、ＣｕＭｎ合金層３２と絶縁層１２およびＣｕＭｎ合金層３２とスペーサ絶縁膜１４−１とが接触した状態で、例えば、２００℃〜６００℃の温度により３０ｍｉｎ〜６０ｍｉｎ間熱処理を行うことによって、ＣｕＭｎ合金層３２中のＭｎ元素が拡散し、絶縁層１２およびスペーサ絶縁膜１４−１と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一なＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１、２２−２を形成する。さらに、この工程の際には、酸素含有の雰囲気中で加熱処理することでＣｕＭｎ合金層３２の表面上に余剰なＭｎと酸素Ｏとが反応してＭｎＯ層３３を形成する。
【００３４】
そして、この工程により形成されたＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１、２２−２は、ＣｕＭｎ合金層３２中のＭｎ濃度に関わらず常に一定の膜厚を保つ特徴がある。これは、均一にＭｎｘＳｉｙＯｚ膜２２−１、２２−２が形成されると、ＣｕＭｎ合金層３２中のＭｎがそれ以上絶縁膜（ＳｉＯ２膜）１２の酸素（Ｏ）を取り込む事ができず、反応が止まってしてしまうためであると考えられる。
【００３５】
さらに、この反応工程において、ＭｎｘＳｉｙＯｚ膜２２−１、２２−２の形成に使用されなかった余剰なＭｎは、熱処理炉中の酸素と反応して、その大部分はＣｕＭｎ合金層３２中に固溶することなく、ＣｕＭｎ合金層３２表面上に析出し、ＭｎＯ層３３を形成する。トランジスタＴＲ１のゲート形成を考慮した場合、このＭｎＯ層３３は、後の工程にて除去されるため、ゲート特性に影響を及ぼす事はない。また、仮にＣｕＭｎ合金層３２中に微量のＭｎが固溶していた場合であっても、ゲート電極の抵抗値を極端に上昇させる事は無い。そのため、トランジスタＴＲ１のゲート電極１３としての特性を十分に確保できる。
【００３６】
尚、上記熱処理工程の反応条件やＭｎ元素の濃度を選択することによって、ＣｕＭｎ合金層３２中のＭｎ元素のほとんど全てを析出することも可能である。この場合には、ゲート電極１３を、純Ｃｕにより形成することも可能である。
【００３７】
続いて、図１２に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法
を用いて、余分なＭｎＯ層３３を除去すると共に、ＣｕＭｎ合金層３２を層間絶縁膜１７表面上まで平坦化して、ゲート電極１３を形成する。
【００３８】
その後、周知の工程を用いて、コンタクト配線１９をソース／ドレイン１５上に形成し、図１、図２に示す半導体装置を製造する。
【００３９】
この実施形態に係る半導体装置およびその製造方法によれば、下記（１）乃至（５）の効果が得られる。
【００４０】
（１）微細化に対して有利である。
【００４１】
上記のように、高誘電体膜（ＭｎｘＳｉｙＯｚ膜）２２−１、２２−２は、熱処理を行うことによって、ＣｕＭｎ合金層３２と絶縁層１２およびＣｕＭｎ合金層３２とスペーサ絶縁膜１４−１とを反応させて、その界面に自己整合的に形成された反応生成膜である。
【００４２】
そのため、従来のスパッタ法等の成膜工程では形成困難である、極薄膜（２ｎｍ〜３ｎｍ）で均一な高誘電体膜２２−１、２２−２を形成することができる。結果、絶縁膜１２とともに所望の高誘電体膜２２−１を備えたゲート絶縁膜１２を形成でき、実効的な膜厚を増大できるため、微細化に対して有利である。
【００４３】
尚、この工程により形成された高誘電体膜２２−１、２２−２は、ＣｕＭｎ合金層３２中のＭｎ濃度に関わらず常に一定の膜厚を保つことが確認されている（図２）。これは、均一にＭｎｘＳｉｙＯｚ膜２２−１、２２−２が形成されると、ＣｕＭｎ合金層３２中のＭｎがそれ以上絶縁膜（ＳｉＯ２膜）１２の酸素（Ｏ）を取り込む事ができず、反応が止まってしてしまうためであると考えられる。
【００４４】
このように、上記高誘電体膜２２−１、２２−２は、薄膜性、均一成膜性、および高誘電率性を備えている点で、ゲート絶縁膜１２として非常に有効である。
【００４５】
（２）製造コストの面で有利である。
【００４６】
ここで、ＬＳＩの高性能化の要求に伴いゲート絶縁膜の薄膜化、高誘電率化が求められているが、その材料選定、成膜法の確立はゲート絶縁膜の薄膜化が進むに連れて非常に困難であった。しかし、上記のように、高誘電体膜２２−１、２２−２は、成膜プロセス（例えばスパッタ法、ＣＶＤ法）を使用することなく、熱処理工程のみで形成できる。
【００４７】
また、高誘電体膜２２−１、２２−２を形成する際には、ＣｕＭｎ合金をスパッタ工程のターゲットとして使用可能である。そのため、従来のスパッタ工程用の製造装置をそのまま適用でき、新たな製造装置に対する設備投資の必要がない。そのため、製造コストの面で有利である。
【００４８】
（３）ゲート電極１３を低抵抗化できる点で有利である。
【００４９】
上記高誘電体膜（ＭｎｘＳｉｙＯｚ膜）２２−１、２２−２を形成する熱処理工程の際には、ＣｕＭｎ合金層３２の表面上にＭｎＯ層３３を形成する。このＭｎＯ層３３は、ＭｎｘＳｉｙＯｚ膜２２−１、２２−２の形成に使用されなかった余剰なＭｎが、熱処理炉中の酸素と反応して、ＣｕＭｎ合金層３２中に固溶することなく、ＣｕＭｎ合金層３２表面上に析出したものである。
【００５０】
そのため、開口部３１内に残存されゲート電極１３の材料となるＣｕＭｎ合金層３２は、よりＣｕの純度が向上され、抵抗値をこの熱処理工程前よりも低減できる。結果、ゲート電極１３の抵抗値を低減でき、低抵抗化に対して有利である。
【００５１】
尚、上記熱処理工程の時間の反応条件やＭｎ元素の濃度を選択することによって、ＣｕＭｎ合金層３２中のＭｎ元素のほとんど全てを析出することも可能である。この場合には、ゲート電極１３を、純Ｃｕにより形成することも可能である。
【００５２】
さらに、このＭｎＯ層３３は、上記高誘電体膜２２と同時に形成できるため、製造工程および製造コストが増大することもない。
【００５３】
（４）Ｃｕを主成分とするゲート電極１３の信頼性を向上できる。
【００５４】
上記のように、ゲート電極１３は、Ｃｕを主成分とする合金であるＣｕＭｎ合金層３２により形成する。
【００５５】
ここで、Ｃｕは周辺の絶縁膜との間で相互拡散を生じ易く、また酸素雰囲気において容易に反応してＣｕ酸化膜を形成する。このため、Ｃｕを主成分とする金属層の形成に先立って、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）などの拡散バリア膜を形成することが必要である。特に、本実施形態のようなダマシン構造のように、層間絶縁膜内に埋め込みＣｕ層を形成する場合、絶縁膜中へのＣｕの拡散がより顕著となり、拡散に対するバリア膜が必須であることが通常である。
【００５６】
しかし、本実施形態の場合には、上記熱処理を行うことによって、ＣｕＭｎ合金層３２と絶縁層１２およびＣｕＭｎ合金層３２とスペーサ絶縁膜１４−１とを反応させて、その界面に高誘電体膜（ＭｎｘＳｉｙＯｚ膜）２２−１、２２−２を自己整合的に形成できる。そのため、ゲート電極１３中のＣｕの拡散を防止するバリア膜としても働く高誘電体膜２２−１、２２−２を同時に形成することができる。結果、ゲート電極１３中のＣｕの拡散を防止し、界面拡散によるエレクトロマイグレーションを防止でき、信頼性を向上できる点で有利である。
【００５７】
（５）Ｃｕを主成分とするゲート電極１３の微細化に有効である。
【００５８】
上記（４）のように、Ｃｕ主成分とするゲート電極の信頼性を確保するために、従来の技術では、拡散バリア膜の膜厚が１０ｎｍ以上必要である。そのため、Ｃｕを主成分とするゲート電極を形成しようとすると、ゲート電極の専有面積が増大する。
【００５９】
しかし、ゲート電極１３中のＣｕの拡散を防止するバリア膜として働く高誘電体膜２２−１、２２−２を形成できるため、バリア膜を低減または不要（バリアレス）とすることができる。そのため、バリア膜の専有面積を低減でき、ゲート電極１３の微細化に有効である。
【００６０】
尚、上記バリア膜を不要とする場合には、バリア膜形成過程を一切省略したバリアレス構造なＣｕを主成分とするゲート電極１３が考えられる。
【００６１】
［第２の実施形態（ゲート電極をエッチングにより形成した一例）］
次に、この発明の第２の実施形態に係る半導体装置について、図１３を用いて説明する。図１３は、この実施形態に係る半導体装置を示す断面図である。この実施形態に係る半導体装置は、上記ゲート電極１３を形成する際に、エッチング工程を用いた場合に関する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００６２】
図示するように、トランジスタＴＲ２は、上記スペーサ絶縁膜１４−１、１４−２の他に、スペーサ絶縁膜１４−３、１４−４を更に具備し、四重構造のスペーサ１４である点で上記第１の実施形態と相違している。
【００６３】
スペーサ絶縁膜１４−３は、例えば、ＴＥＯＳ膜等により形成されている。スペーサ絶縁膜１４−４は、例えば、ＳｉＮ膜等により形成されている。
【００６４】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１３に示したものを例に挙げて、図１４乃至図２０を用いて説明する。
【００６５】
まず、図１４に示すように、例えば、熱酸化法等を用いて、シリコン基板１１を熱し、基板１１の主表面上にシリコン酸化膜（絶縁膜）１２を形成する。
【００６６】
続いて、図１５に示すように、上記シリコン酸化膜１２上に、例えば、スパッタ法またはＣＶＤ法等を用いて、ＣｕＭｎ（銅−マンガン）合金層３５を形成する。その後、フォトレジスト２６を塗布し、このフォトレジスト２６に露光および現像を行って、ＣｕＭｎ合金層３５が露出する開口部を形成する。
【００６７】
続いて、図１６に示すように、この開口部を有するフォトレジスト２６をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、基板１１にゲート構造となるＣｕＭｎ合金層３５および絶縁膜１２を残存させる。
【００６８】
続いて、図１７に示すように、残存されたゲート構造をマスクとして、例えば、イオン注入法等を用いてホウ素（Ｂ）やリン（Ｐ）等の基板１１と異なる導電型の不純物を基板１１中に導入する。その後、基板１１を熱して、上記不純物を熱拡散させて、ＬＤＤ３０を形成する。
【００６９】
続いて、図１８に示すように、例えば、ＣＶＤ法等を用いて、基板１１上およびゲート構造上に沿って、ＴＥＯＳ膜を形成する。さらに、上記ＴＥＯＳ膜上に、ＣＶＤ法等を用いて、ＳｉＮ膜を形成する。さらに、ＣＶＤ法等を用いて、上記ＳｉＮ膜上にＴＥＯＳ膜を形成する。さらに、上記ＴＥＯＳ膜上に、ＣＶＤ法等を用いて、ＳｉＮ膜を形成する。その後、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、ＳｉＮ膜１４−４／ＴＥＯＳ膜１４−３／ＳｉＮ膜１４−２／ＴＥＯＳ膜１４−１からなるスペーサ１４を形成する。
【００７０】
さらに、ゲート構造およびスペーサ１４をマスクとして、上記ＬＤＤ３０と同様の製造工程を用い、ソース／ドレイン１５を形成する。
【００７１】
続いて、図１９に示すように、サリサイドプロセスを用いて、ソース／ドレイン１５と高融点金属層とを反応させることにより、ソース／ドレイン１５上にシリサイド層１６を形成する。
【００７２】
続いて、図２０に示すように、ＣｕＭｎ合金層３５と絶縁層１２およびＣｕＭｎ合金層３５とスペーサ絶縁膜１４−１とが接触した状態で、例えば、２００℃〜６００℃の温度により３０ｍｉｎ〜６０ｍｉｎ間熱処理を行うことによって、ＣｕＭｎ合金層３５中のＭｎ元素が拡散し、絶縁層１２およびスペーサ絶縁膜１４−１と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一なＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１、２２−２を形成する。さらに、この工程の際には、上記と同様に、絶縁膜１２に対面するＣｕＭｎ合金層３２の表面上に余剰なＭｎＯ層を形成する（図示せず）。
【００７３】
そして、この工程により形成されたＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１、２２−２は、ＣｕＭｎ合金層３５中のＭｎ濃度に関わらず常に一定の膜厚を保つ特徴がある。これは、均一にＭｎｘＳｉｙＯｚ膜２２が形成されると、Ｃｕ中のＭｎがそれ以上絶縁膜（ＳｉＯ２膜）１２の酸素（Ｏ）を取り込む事ができず、反応が止まってしてしまうためであると考えられる。
【００７４】
ここで、この熱処理工程は、上記図２０に示す工程より前に行っても良い。また、ＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１、２２−２は、例えば、ソース／ドレイン１５形成時やシリサイド層１６形成時の熱処理によって、付随的に形成される場合もある。
【００７５】
続いて、例えば、ＣＭＰ法等を用いて、余分なＭｎＯ層を除去し、ゲート電極１３を形成する。
【００７６】
その後、周知の工程を用いて、ゲート電極１３上およびスペーサ１４上を覆うように層間絶縁膜１７を形成する。さらに、コンタクト配線１９をソース／ドレイン１５上に形成し、図１３に示す半導体装置を製造する。
【００７７】
この実施形態に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【００７８】
さらに、この実施形態に係るトランジスタＴＲ２は、スペーサ絶縁膜１４−３、１４−４を更に具備し、ＳｉＮ膜１４−４／ＴＥＯＳ膜１４−３／ＳｉＮ膜１４−２／ＴＥＯＳ膜１４−１からなる四重構造のスペーサ１４を備えている。
【００７９】
そのため、コンタクト配線１９を形成する際に、スペーサ１４がオーバーエッチングされることを防ぐことができ、スペーサ１４の絶縁性を向上できる点で有利である。
【００８０】
［変形例１］
次に、この発明の変形例１に係る半導体装置について、図２１を用いて説明する。図２１は、この変形例１に係る半導体装置のチャネル領域２５近傍を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００８１】
図示するように、半導体基板１１とゲート電極１３との界面にＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１が設けられ、高誘電体膜２２−１のみがゲート絶縁膜として働く点で上記第１の実施形態と相違している。
【００８２】
製造方法に関しては、以下の点で上記第１の実施形態と相違している。即ち、例えば、熱酸化法等を用いて、シリコン基板１１を熱し、基板１１の主表面上にシリコン酸化膜（絶縁膜）を形成する。この工程の際に、基板１１を熱する温度や時間等を選択することにより、シリコン酸化膜の膜厚を高誘電体膜２２−１の膜厚と同程度（２ｎｍ〜３ｎｍ程度）となるように制御する。
【００８３】
続いて、上記第１の実施形態と同様の製造工程により、シリコン酸化膜上にＣｕＭｎ合金層を形成する。
【００８４】
続いて、ＣｕＭｎ合金層とシリコン酸化膜とが接触した状態で、例えば、２００℃〜６００℃の温度により３０ｍｉｎ〜６０ｍｉｎ間熱処理を行うことによって、ＣｕＭｎ合金層中のＭｎ元素が拡散し、シリコン絶縁層と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一なＭｎｘＳｉｙＯｚ膜（高誘電体膜）２２−１を形成する。
【００８５】
この熱処理工程の際に、シリコン酸化膜の膜厚は、高誘電体膜２２−１の膜厚と同程度（２ｎｍ〜３ｎｍ程度）となるように制御されている。そのため、シリコン酸化膜の表面上から進んだ反応が基板１１表面上まで達して、シリコン酸化膜と一体化した高誘電体膜２２−１を形成できる。その他の製造方法は、上記第１の実施形態と実質的に同様である。
【００８６】
この変形例１に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【００８７】
さらに、この変形例１に係る半導体装置は、半導体基板１１とゲート電極１３との界面に高誘電体膜２２−１のみが設けられ、上記絶縁膜２１が設けられていない。そして、この高誘電体膜２２−１のみがゲート絶縁膜１２として働く。そのため、ゲート絶縁膜１２の膜厚を低減でき、より微細化できる点で有効である。
【００８８】
［変形例２］
次に、この発明の変形例２に係る半導体装置について、図２２を用いて説明する。図２２は、この変形例２に係る半導体装置のチャネル領域２５近傍を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００８９】
図示するように、ゲート絶縁膜１２が、シリコン基板１１と絶縁膜（ＳｉＯ２膜）２１との間に設けられた高誘電体膜３８を更に備えている点で上記第１の実施形態と相違している。この高誘電体膜３８は、例えば、ＳｉＮ膜（シリコン窒化膜）等により形成されている。
【００９０】
製造方法に関しては、以下の点で上記第１の実施形態と相違している。即ち、基板１１上に、例えば、スパッタ法やＣＶＤ法等の成膜工程を用いてＳｉＮ等の高誘電体材料を堆積し、高誘電体膜３８を形成する。その他の製造方法は、上記第１の実施形態と実質的に同様である。
【００９１】
この変形例２に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【００９２】
さらに、ゲート絶縁膜１２が、シリコン基板１１と絶縁膜２１との間に設けられた高誘電体膜３８を更に備えている。そのため、ゲート絶縁膜１２全体の誘電率を向上できる点で有効である。
【００９３】
［変形例３］
次に、この発明の変形例３に係る半導体装置について、図２３を用いて説明する。図２３は、この変形例３に係る半導体装置のチャネル領域２５近傍を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００９４】
図示するように、ゲート絶縁膜１２が、シリコン基板１１と絶縁膜２１との間に設けられた高誘電体膜３８および絶縁膜４０を更に備えている点で上記第１の実施形態と相違している。
【００９５】
製造方法に関しては、以下の点で上記第１の実施形態と相違している。即ち、例えば、熱酸化法等を用いて、シリコン基板１１を熱し、基板１１の主表面上にシリコン酸化膜（絶縁膜）４０を形成する。
【００９６】
続いて、上記絶縁膜４０上に、例えば、スパッタ法やＣＶＤ法等の成膜工程を用いてＳｉＮ等の高誘電体材料を堆積し、高誘電体膜３８を形成する。その他の製造方法は、上記第１の実施形態と実質的に同様である。
【００９７】
この変形例３に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【００９８】
さらに、ゲート絶縁膜１２が、シリコン基板１１と絶縁膜２１との間に設けられた高誘電体膜３８および絶縁膜４０を更に備えている。そのため、ゲート絶縁膜１２全体の誘電率を向上できる点で有効である。
【００９９】
［第３の実施形態（不揮発性半導体メモリに関する一例）］
次に、この発明の第３の実施形態に係る半導体装置について、図２４を用いて説明する。図２４は、この実施形態に係る半導体装置を示す断面図である。この実施形態は、上記高誘電体膜２２−１、２２−２を不揮発性半導体メモリセルトランジスタＭＴ１のいわゆるゲート間絶縁膜に適用した場合に関する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【０１００】
図示するように、ゲート絶縁膜１２上に浮遊電極（フローティングゲート）ＦＧが設けられ、浮遊電極ＦＧ上にゲート間絶縁膜４５が設けられ、ゲート間絶縁膜４５上に制御電極（コントロールゲート）ＣＧが設けられている点で上記第１の実施形態と相違している。
【０１０１】
浮遊電極ＦＧおよび制御電極ＣＧは、Ｃｕを主成分としたＣｕＭｎ合金により形成されたダマシンメタルゲート構造である。
【０１０２】
ゲート間絶縁膜４５は、制御電極ＣＧ上に沿って設けられた高誘電体膜４１、高誘電体膜４１上に沿って設けられた絶縁膜４２、および絶縁膜４２上に沿って設けられた高誘電体膜４３を備えた三層構造である。
【０１０３】
高誘電体膜４１、４３は、上記ＭｎｘＳｉｙＯｚ膜により形成されている。絶縁膜４２は、ＳｉＯ２膜により形成されている。
【０１０４】
次に、この実施形態に係る半導体装置の製造方法について、図２４に示したもの例に挙げて、図２５乃至図２７を用いて説明する。
【０１０５】
まず、図２５に示すように、上記第１の実施形態と同様の製造工程（図３〜図９）を用いて、ゲート絶縁膜１２、ダミーゲート（図示せず）、スペーサ１４、ソース／ドレイン１５、シリサイド層１６、および層間絶縁膜１７を形成する。その後、ダミーゲートを除去して層間絶縁膜１７中にゲート構造を形成する開口部を形成する。
【０１０６】
続いて、上記第１の実施形態と同様の製造工程を用いて、開口部内に沿って、順次ＣｕＭｎ合金層４６、ＳｉＯ２膜４７、ＣｕＭｎ合金層４８を堆積形成する。
【０１０７】
続いて、図２６に示すように、例えば、ＣＭＰ法等を用いて層間絶縁膜１７上まで平坦化し、上記ＣｕＭｎ合金層４６、ＳｉＯ２膜４７、ＣｕＭｎ合金層４８を開口部内に埋め込む。
【０１０８】
続いて、図２７に示すように、ＣｕＭｎ合金層４６、４８の間にＳｉＯ２膜４７を挟んだ状態で、例えば、２００℃〜６００℃の温度により３０ｍｉｎ〜６０ｍｉｎ間熱処理を行うことによって、ＣｕＭｎ合金層４６中のＭｎ元素が拡散しＳｉＯ２膜４７と反応すると同時に、ＣｕＭｎ合金層４８中のＭｎ元素が拡散しＳｉＯ２膜４７と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一な高誘電体膜（ＭｎｘＳｉｙＯｚ膜）４１、４３を形成し、ゲート間絶縁膜４５を形成する。
【０１０９】
また、この熱処理工程により、上記高誘電体膜２２−１、２２−１を形成して、絶縁膜２１とともに働くゲート電極１２を形成する。その他の製造工程は、上記第１の実施形態と実質的に同様である。
【０１１０】
この実施形態に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【０１１１】
さらに、ゲート間絶縁膜４５は、制御電極ＣＧ上に沿って設けられた高誘電体膜４１、高誘電体膜４１上に沿って設けられた絶縁膜４２、および絶縁膜４２上に沿って設けられた高誘電体膜４３を備えた三層構造である。そして、高誘電体膜４１、４３は、上記ＭｎｘＳｉｙＯｚ膜により形成されているため、上記に説明したように、薄膜性、均一成膜性、および高誘電率性を備えている。そのため、書き込み／読み出し動作時の制御電極ＣＧに電圧を印加する際において、ゲート間絶縁膜４５の絶縁破壊耐性を向上できる点で有効である。
【０１１２】
加えて、この高誘電体膜４１、４３は、ＳｉＯ２膜４２の接した面、即ち、上面および下面から反応することにより自己整合的に形成された反応生成膜である。よって、高誘電体膜４１、４３を設けることに関して、ゲート間絶縁膜４５の膜厚が増大することもない。
【０１１３】
また、ゲート間絶縁膜４５およびゲート絶縁膜１２は、上記熱処理工程により、同時に形成できる。そのため、製造工程を低減できる点で有効である。
【０１１４】
［第４の実施形態（不揮発性半導体メモリに関する一例）］
次に、この発明の第４の実施形態に係る半導体装置について、図２８を用いて説明する。図２８は、この実施形態に係る半導体装置を示す断面図である。この実施形態は、上記高誘電体膜２２−１、２２−２を不揮発性半導体メモリセルトランジスタＭＴ２のいわゆるゲート間絶縁膜に適用したエッチングゲート構造に関する。この説明において、上記第３の実施形態と重複する部分の説明を省略する。
【０１１５】
図示するように、この実施形態に係る半導体装置は、以下の点で上記第３の実施形態と相違している。
【０１１６】
即ち、浮遊電極ＦＧの周辺に沿って（浮遊電極ＦＧと絶縁膜１２、スペーサ絶縁膜１４−１、および絶縁膜５８との界面）高誘電体膜（ＭｎｘＳｉｙＯｚ膜）５５が設けられている。
【０１１７】
制御電極ＣＧの下面上および側面上に沿って（制御電極ＣＧと絶縁膜５８、およびスペーサ絶縁膜１４−１との界面）高誘電体膜（ＭｎｘＳｉｙＯｚ膜）５７が設けられている。
【０１１８】
次に、この実施形態に係る半導体装置の製造方法について、図２８に示した半導体装置を例に挙げて、図２９乃至図３２を用いて説明する。
【０１１９】
まず、図２９に示すように、例えば、熱酸化法等を用いて、シリコン基板１１を熱し、基板１１の主表面上にシリコン酸化膜（絶縁膜）６１を形成する。その後、シリコン酸化膜６２上に、例えばメッキ法等を用いて、ＣｕＭｎ合金層６２を形成する。その後、ＣｕＭｎ合金層６２上に、例えばＣＶＤ法等を用いて、シリコン酸化膜６３を形成する。さらに、シリコン酸化膜６３上に、例えばメッキ法等を用いて、ＣｕＭｎ合金層６４を形成する。
【０１２０】
その後、フォトレジスト２６をＣｕＭｎ合金層６４上に塗布し、このフォトレジスト２６に露光および現像を行って、ゲート構造予定領域が露出する開口部を形成する。
【０１２１】
続いて、図３０に示すように、上記フォトレジスト２６をマスクとして、例えば、ＲＩＥ法等のエッチング工程を用いて、シリコン基板１１上にシリコン絶縁膜６１、６３、ＣｕＭｎ合金層６２、６４の積層構造からなるゲート構造６６を形成する。
【０１２２】
続いて、図３１に示すように、例えば、ＣＶＤ法等を用いて、基板１１上およびゲート構造６６上に沿って、ＴＥＯＳ膜を形成する。さらに、上記ＴＥＯＳ膜上に、ＣＶＤ法等を用いて、ＳｉＮ膜を形成する。さらに、ＣＶＤ法等を用いて、上記ＳｉＮ膜上にＴＥＯＳ膜を形成する。さらに、上記ＴＥＯＳ膜上に、ＣＶＤ法等を用いて、ＳｉＮ膜を形成する。その後、例えば、ＲＩＥ法等の異方性エッチングを基板１１表面上まで行い、ＳｉＮ膜１４−４／ＴＥＯＳ膜１４−３／ＳｉＮ膜１４−２／ＴＥＯＳ膜１４−１からなるスペーサ１４を形成する。
【０１２３】
続いて、ゲート構造６６およびスペーサ１４をマスクとして、同様の製造工程を用い、ソース／ドレイン１５を形成する。
【０１２４】
続いて、サリサイドプロセスを用いて、ソース／ドレイン１５と高融点金属層とを反応させることにより、ソース／ドレイン１５上にシリサイド層１６を形成する。
【０１２５】
続いて、図３２に示すように、ＣｕＭｎ合金層６２と絶縁膜６１、スペーサ絶縁膜１４−１、および絶縁膜６３が接した状態、ＣｕＭｎ合金層６４と絶縁膜６３、およびスペーサ絶縁膜１４−１が接した状態で、例えば、２００℃〜６００℃の温度により３０ｍｉｎ〜６０ｍｉｎ間熱処理を行う。この熱処理によって、ＣｕＭｎ合金層６２中のＭｎ元素が拡散し、絶縁層６１、スペーサ絶縁膜１４−１、および絶縁膜６３と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一なＭｎｘＳｉｙＯｚ膜（高誘電体膜）５５を形成する。と共に、ＣｕＭｎ合金層６４中のＭｎ元素が拡散し、絶縁膜６３およびスペーサ絶縁膜１４−１と反応して、その界面に自己整合的に極薄膜（２ｎｍ〜３ｎｍ）で均一なＭｎｘＳｉｙＯｚ膜（高誘電体膜）５７を形成する。その他の製造方法は、上記第１の実施形態と実質的に同様である。
【０１２６】
この実施形態に係る半導体装置およびその製造方法によれば、上記第１の実施形態で説明した（１）〜（５）と同様の効果が得られる。
【０１２７】
さらに、必要に応じてこの実施形態のような構成および製造方法を適用することが可能である。
【０１２８】
以上、第１乃至第４の実施形態および変形例１乃至変形例３を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２９】
【図１】この発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】図１中のチャネル領域近傍の断面ＴＥＭ像の顕微鏡写真を示す図。
【図３】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】この発明の第２の実施形態に係る半導体装置を示す断面図。
【図１４】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１６】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１７】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１８】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１９】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２０】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２１】この発明の変形例１に係る半導体装置のチャネル領域近傍を示す断面図。
【図２２】この発明の変形例２に係る半導体装置のチャネル領域近傍を示す断面図。
【図２３】この発明の変形例３に係る半導体装置のチャネル領域近傍を示す断面図。
【図２４】この発明の第３の実施形態に係る半導体装置を示す断面図。
【図２５】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２６】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２７】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２８】この発明の第４の実施形態に係る半導体装置を示す断面図。
【図２９】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３０】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３１】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３２】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【符号の説明】
【０１３０】
１１…シリコン基板、１２…ゲート絶縁膜、１３…ゲート電極、１４…スペーサ、１５…ソース／ドレイン、１６…シリサイド層、１７…層間絶縁膜、１９…コンタクト配線、２１…絶縁膜、２２−１、２２−２…高誘電体膜、ＴＲ１…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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