(57)【要約】【課題】  リーク電流が十分に抑制可能な高誘電率絶縁膜２０を有する半導体装置の製造方法を提供する。【解決手段】  半導体領域１９の上に高誘電率絶縁膜２０をアトミックレイヤーデポジション法により成膜し、高誘電率絶縁膜２０の上にアルミナ膜２１をアトミックレイヤーデポジション法により成膜し、アルミナ膜２１をアニールし、アルミナ膜２１の上に導電層２２を還元雰囲気下で成膜する。【選択図】図２
2007088301.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域の上に設けられ、少なくともアルミニウム以外の金属元素を含む高誘電率絶縁膜と、
前記高誘電率絶縁膜の上に設けられたアルミナ膜と、
前記アルミナ膜の上に設けられた導電層とを有することを特徴とする半導体装置。
【請求項２】
前記高誘電率絶縁膜が、ハフニウムとアルミニウムを含む複合酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アルミナ膜の膜厚が、０．２ｎｍ以上１．６ｎｍ以下であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体領域の上に高誘電率絶縁膜をアトミックレイヤーデポジション法により成膜し、
前記高誘電率絶縁膜の上にアルミナ膜をアトミックレイヤーデポジション法により成膜し、
前記アルミナ膜をアニールし、
前記アルミナ膜の上に導電層を還元雰囲気下で成膜することを特徴とする半導体装置の製造方法。
【請求項５】
前記アルミナ膜の成膜では、アルミニウムソースガスと酸素源との交互供給の回数を３回以上２０回以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率絶縁膜を有する半導体装置およびその半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、大規模集積回路（LSI）の高密度化に伴い、ゲート絶縁膜とキャパシタ絶縁膜は薄膜化の一途をたどっている。薄膜化に伴うリーク電流の上昇を避けるため、３次元化などのように半導体装置の構造を変更することによる対策を図る一方、高誘電率絶縁膜を用いることで物理膜厚を増やしリーク電流の上昇を抑えることが試みられている（例えば、特許文献１参照。）。
【０００３】
特に、ＥＥＰＲＯＭなどの不揮発性半導体記憶装置においては、電荷蓄積層と制御電極との間に形成するインターポリ絶縁膜に関して、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層積層膜（ＯＮＯ膜）を用い、高誘電率化を図るとともに、インターポリ絶縁膜の面積を増大させるために３次元的な構造を適用することも試みられている。しかし、半導体記憶装置のメモリセル間の距離が縮小するにつれ、隣接するセル間の干渉が著しく増大してデバイス特性を劣化させるため、３次元的な構造による面積の増大は困難であった。
【０００４】
このため、次世代の不揮発性半導体記憶装置の実現するために、インターポリ絶縁膜として、従来よりも高誘電率を有する絶縁膜を適用することが必要となる。高誘電率絶縁膜を適用した結果、インターポリ絶縁膜の面積を増大させずに容量を大きくできるので、３次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、メモリセルは高性能化し、かつ、半導体記憶装置の製造方法は容易になり、高歩留まりな製造方法を実現することが可能となる。
【０００５】
高誘電率絶縁膜としてはハフニウムアルミネート（HfAlO）などの複合酸化物が、膜厚の均一性や量産性、低ダメージなどの理由からアトミックレイヤーデポジション（ＡＬＤ）法等の化学気相成長（CVD）法により形成されている。しかし、高誘電率絶縁膜をＥＥＰＲＯＭのインターポリ絶縁膜に用いる場合は、印加される電界が高いためにリーク電流が十分に抑制できないという問題があった。
【特許文献１】特開２００５−１０９２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置を提供する。また、本発明は、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体領域と、半導体領域の上に設けられ、少なくともアルミニウム以外の金属元素を含む高誘電率絶縁膜と、高誘電率絶縁膜の上に設けられたアルミナ膜と、アルミナ膜の上に設けられた導電層とを有することを特徴とする半導体装置が提供される。
【０００８】
本願発明の一態様によれば、半導体領域の上に高誘電率絶縁膜をアトミックレイヤーデポジション法により成膜し、高誘電率絶縁膜の上にアルミナ膜をアトミックレイヤーデポジション法により成膜し、アルミナ膜をアニールし、アルミナ膜の上に導電層を還元雰囲気下で成膜することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一態様に係る半導体装置およびその製造方法によれば、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置を提供できる。また、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【００１１】
本発明の実施例１に係る半導体装置は、図１乃至図３に示すような、不揮発性半導体記憶装置１のＮＡＮＤ型電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）である。実施例１は、不揮発性半導体記憶装置１の、電荷蓄積層１３、１９と制御電極２２との間に形成するインターポリ絶縁膜２０、２１に高誘電率絶縁膜２０を使用した場合である。不揮発性半導体記憶装置１は、半導体領域１９と、半導体領域１９の直上に設けられ、少なくともアルミニウム以外の金属元素を含む高誘電率絶縁膜２０と、高誘電率絶縁膜２０の上に設けられたアルミナ膜２１と、アルミナ膜２１の上に設けられた導電層２２とを有する。このことにより、高誘電率絶縁膜２０を経由して半導体領域１９と導電層２２の間を流れるリーク電流を低減することができる。
【００１２】
不揮発性半導体記憶装置１は、半導体基板１１を有している。半導体基板１１には素子分離溝１７が形成されている。素子分離溝１７には素子分離絶縁膜１８が埋め込まれている。素子分離絶縁膜１８によって、複数の素子形成領域が区画され、分離されている。各素子形成領域では、半導体基板１１の上に第１のゲート絶縁膜となる絶縁層１２が設けられている。絶縁層１２の上には浮遊ゲートになる導電層１３、１９が設けられている。導電層１３、１９は、導電膜１３と導電膜１９の積層構造をしている。導電膜１３と１９は、高濃度にドーピングされた半導体膜で構成されている。導電膜１９の上には第２のゲート絶縁膜となる絶縁層２０、２１が設けられている。絶縁層２０、２１は、下層膜を高誘電率絶縁膜２０とし、上層膜をアルミナ膜２１とする積層構造をしている。高誘電率絶縁膜２０には、アルミニウムを含む複合酸化物を用いることができる。このアルミニウムを含む複合酸化物としては、具体的には、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンアルミネート（ＬａＡｌＯ）等を用いることができる。アルミナ膜２１の上には制御ゲートとなる導電層２２が設けられている。導電層２２の上にはパッシベーション膜となる絶縁層２９が設けられている。絶縁層２９は、ソース・ドレイン領域２５の上にも配置されている。ソース・ドレイン領域２５は、半導体基板１１の表面を含むように半導体基板１１内に設けられる。
【００１３】
次に、実施例１の不揮発性半導体記憶装置１の製造方法について説明する。
【００１４】
まず、図４と図５に示すように、ｐ型シリコン（Ｓｉ）基板１１、もしくはｎ型シリコン基板中に形成したｐ型ウエル１１の上に、第１の絶縁層１２を１−１５ｎｍ程度の厚さに形成する。第１の絶縁層１２は、ｐ型シリコン（Ｓｉ）基板１１の表面を酸化及び窒化する方法で形成する。第１の絶縁層１２の上に化学気相成長（ＣＶＤ）法によりドーピングされたポリシリコンを成膜することにより、第１の導電膜１３を１０−２００ｎｍ程度の厚さに形成する。第１の導電膜１３は浮遊ゲートであって電荷蓄積層となる。
【００１５】
第１の導電膜１３の上にＣＶＤ法によってシリコン窒化膜１４を５０−２００ｎｍ程度の厚さに成膜する。さらに、シリコン窒化膜１４の上にＣＶＤ法によってシリコン酸化膜１５を５０−４００ｎｍ程度の厚さに形成する。シリコン酸化膜１５の上にフォトレジストを塗布しレジスト膜を生成し、ホトリソグラフィ法にてパターニングしてレジストマスク１６を形成する。
【００１６】
レジストマスク１６をマスクに用いて、シリコン窒化膜１４をストッパーに用いて、シリコン酸化膜１５を、反応性イオンエッチング（ＲＩＥ）法にて、選択的にエッチングする。このシリコン酸化膜１５のエッチング後にレジストマスク１６を除去する。
【００１７】
次いで、図６に示すように、シリコン酸化膜１５をマスクとして、シリコン窒化膜１４をＲＩＥ法にてエッチングし、続いて、第１の導電膜１３、第１の絶縁層１２及びシリコン基板１１をＲＩＥ法にてエッチングして素子分離溝１７を形成する。エッチング後に、エッチングにより形成された第１の導電膜１３、第１の絶縁層１２及びシリコン基板１１の側面のダメージを除去するための高温後酸化工程を行う。
【００１８】
シリコン酸化膜等の素子分離絶縁膜１８をＣＶＤ法により２００−１５００ｎｍの厚さに成膜し、素子分離絶縁膜１８を素子分離溝１７に埋め込む。素子分離絶縁膜１８を窒素雰囲気又は酸素雰囲気での高温の熱処理を行い、素子分離絶縁膜１８を高密度化する。ケミカルメカニカルポリッシング（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、シリコン窒化膜１４をストッパーとして素子分離絶縁膜１８の平坦化を行う。シリコン窒化膜１４の上の素子分離絶縁膜１８が除去される。シリコン酸化膜１８、１２と選択比をもってシリコン窒化膜１４をエッチングすることが可能なホット燐酸（H2PO4）を用いて、シリコン窒化膜１４を除去する。これにより、図６に示すような断面構造が得られる。
【００１９】
実施例１では、素子分離溝１７を形成するに際して、シリコン窒化膜１４及びシリコン酸化膜１５の積層膜をマスクとして用いているが、シリコン窒化膜１４またはシリコン酸化膜１５の膜厚及びＲＩＥ法の条件を適切にすれば、単層のシリコン窒化膜１４、単層のシリコン酸化膜１５、或いは他の単層・多層膜のいずれでもシリコン（Ｓｉ）との選択比が取れる材料からなる膜であれば実施可能である。
【００２０】
図７に示すように、シリコン窒化膜１４の除去後に得られた溝内を埋め込むように第１の導電膜１３の上に、段差被覆性に優れた成膜方法を用いて、第２の導電膜１９を成膜する。第２の導電膜１９としては、ドーピングされたポリシリコン膜を用いることができる。第１の導電膜１３と第２の導電膜１９とは積層され、第１の導電膜１３と第２の導電膜１９とで第１の導電層を構成する。次いで、ＣＭＰ法により素子分離絶縁膜１８をストッパーにして第２の導電膜１９の平坦化を行う。素子分離絶縁膜１８の上に堆積した第２の導電膜１９は除去される。
【００２１】
図８に示すように、平坦化した導電膜１９と素子分離絶縁膜１８の上にいわゆるシリコン酸化膜よりも高誘電率を有する高誘電率絶縁膜２０を形成する。ここで、高誘電率絶縁膜２０としては、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜であることが望ましい。実施例１では高誘電率絶縁膜２０としてハフニウム（Ｈｆ）とアルミニウム（Ａｌ）を含む複合酸化膜であるハフニウムアルミネート（HfAlO）膜を用いた。以下にHfAlO膜のＡＬＤ法による形成方法の詳細を述べる。
【００２２】
ここまで製造してきたシリコン基板１１を、圧力が３９．９Ｐａに保持された真空チャンバ中に搬入し、シリコン基板１１を基板温度２９０℃に加熱する。シリコン基板１１にアルミニウム（Al）の原料ガスであるトリメチルアルミニウム（TMA：trimethylaluminum）と酸化剤であるオゾン（O3）を交互に流し供給することにより、アルミニウム原子層と酸素原子層からなるアルミニウム酸化膜（AlO膜）を形成できる。また、シリコン基板１１にハフニウム（Hf）の原料ガスであるテトラキスエチルメチルアミノハフニウム（TEMAH：tetrakis-ethylmethylamino-hafunium）とオゾンを交互に流し供給することにより、ハフニウム原子層と酸素原子層からなるハフニウム酸化膜（HfO膜）を形成できる。このAlO膜とHfO膜を層状に積層させ、AlO膜とHfO膜をそれぞれ所望の層数繰り返すことにより必要とされるアルミニウムとハフニウムの組成比および膜厚のHfAlO膜を形成した。
【００２３】
TMA、TEMAHのキャリアガスの流量はそれぞれ２００sccm、５００sccmであり、オゾンの流量は５slmであり、オゾンの濃度は２５０ｇ/ｍ３とした。また、原料ガスのシリコン基板１１への供給時間はそれぞれ、TMAが１秒、TEMAH が２秒、オゾンが３秒であった。更にTMAとオゾンの交互の供給の間と、TEMAHとオゾンの交互の供給の間に、真空チャンバ内の雰囲気のパージのための窒素（N2）を５slmで２〜３秒間流した。
【００２４】
具体的な交互の供給の回数としては、TEMAHとオゾンの交互供給を１３回繰り返すごとにTMAとオゾンの交互供給を１回行うというシーケンスを１5回繰り返した。このことにより、膜厚が２０ｎｍのHfAlO膜２０を形成した。ここで、TEMAHとオゾンの交互供給の１３回を増減することで、アルミニウムとハフニウムの組成比を変更することができる。また、シーケンスの繰り返しの１５回を増減することで、HfAlO膜２０の膜厚を増減することができる。
【００２５】
その後、ポストデポジションアニール（ＰＤＡ）として、５００−１２００℃の温度で、例えば、炉でのアニールにおいて１０分以上２時間以内、ランプアニールにおいて１秒−３０分以内、アニールを行う。この１回目のＰＤＡにより、HfAlO膜２０の高密度化を行い、膜質が改善される。なお、１回目のＰＤＡは、後述する２回目のＰＤＡにより省略することが可能である。ただ、１回目のＰＤＡを行うことにより、HfAlO膜２０が高密度化されているので後述するアルミナ膜２１が２回目のＰＤＡの際にHfAlO膜２０中に拡散しにくくなる。このことにより、第２導電層２２の成膜の際の露出面を、より薄いアルミナ膜２１で、ハフニウム原子が露出しないようにアルミニウム原子で覆うことができる。
【００２６】
実施例１では、１回目のＰＤＡを省略したとすると、HfAlO膜２０の形成の後に、アルミナ（Ａｌ２Ｏ３）膜２１をHfAlO膜２０の上に成膜する。以下にアルミナ膜のＡＬＤ法による形成方法の詳細を述べる。
【００２７】
シリコン基板１１は真空チャンバ中に入れたまま、チャンバ内の圧力も３９．９Ｐａに保持し、シリコン基板１１の基板温度も２９０℃に保持する。シリコン基板１１にTMAとオゾンを交互に流し供給することにより、アルミニウム原子層と酸素原子層からなるアルミニウム酸化膜（AlO膜）を形成できる。このAlO膜を層状に積層させ、AlO膜を所望の層数繰り返すことにより必要とされる膜厚のアルミナ膜２１をHfAlO膜２０の直上に形成した。
【００２８】
なお、１回目のＰＤＡを省略したとすると、HfAlO膜２０の形成に続けてアルミナ膜２１を形成することになるので、第１の導電層１９の上にハフニウムとアルミニウムを含む高誘電率絶縁膜２０をＡＬＤ法を用いて形成した後に、引き続きＡＬＤ法をもちいて、アルミニウムの原料ガスTMAと酸化源のオゾンとの交互供給を行うことになる。HfAlO膜２０とアルミナ膜２１とでは、原料ガスのTMAが共通し、酸化源のオゾンも共通しているので、製造コストの上昇を最小限に抑えることができ、HfAlO膜２０とアルミナ膜２１に予期せぬ不純物が混入する等のダメージが発生しにくい。
【００２９】
TMAのキャリアガスの流量は２００sccmであり、オゾンの流量は５slmであり、オゾンの濃度は２５０ｇ/ｍ３とした。また、原料ガスのシリコン基板１１への供給時間はそれぞれ、TMAが１秒、オゾンが３秒であった。更にTMAとオゾンの交互の供給の間に、真空チャンバ内の雰囲気のパージのための窒素（N2）を５slmで２〜３秒間流した。
【００３０】
図１２に示すように、TMAとオゾンの交互供給を１０回繰り返すことにより、膜厚が０．８ｎｍのアルミナ膜２１を形成した。また、TMAとオゾンの交互供給の繰り返し回数のみを変更して、複数の不揮発性半導体記憶装置１を製造している。具体的には、繰り返し回数３回で膜厚が０．２ｎｍの場合と、繰り返し回数５回で膜厚が０．４ｎｍの場合と、繰り返し回数１０回で膜厚が０．８ｎｍの場合と、繰り返し回数１５回で膜厚が１．２ｎｍの場合と、繰り返し回数２０回で膜厚が１．６ｎｍの場合について、不揮発性半導体記憶装置１を製造している。また、比較例として、アルミナ膜２１を省いただけの不揮発性半導体記憶装置も製造している。
【００３１】
２回目のＰＤＡとして、５００−１２００℃の温度で、例えば、炉でのアニールにおいて１０分以上２時間以内、ランプアニールにおいて１秒−３０分以内、アルミナ膜２１のアニールを行う。この２回目のＰＤＡにより、アルミナ膜２１の高密度化を行い、膜質が改善される。また、１回目のＰＤＡが省かれている場合は、この２回目のＰＤＡにより、HfAlO膜２０のアニールも行われ、HfAlO膜２０は高密度化し、膜質が改善される。第２導電層２２の成膜の際の露出面はアルミナ膜２１で覆われているので、HfAlO膜２０に起因するハフニウム原子が、第２導電層２２の成膜の際の露出面に露出することはない。
【００３２】
以上により、下層膜の高誘電率絶縁膜２０と、上層膜のアルミナ膜２１からなる積層構造を有しインターポリ絶縁膜となる第２の絶縁層が形成される。
【００３３】
続いて図９に示すように、アルミナ膜２１の上に制御ゲートとなる第２の導電層２２を形成する。第２の導電層２２は不揮発性半導体記憶装置１における制御電極となる。導電層２２としては、例えば、ドーピングされたポリシリコン（POLY-Si）膜を用いることができる。ポリシリコン膜は、ＣＶＤ法にて１０−２００ｎｍの厚さに形成される。ＣＶＤ法にてポリシリコン膜を形成する場合、原料ガスとしてシラン（SiH4）を用いるために、真空チャンバ内の雰囲気がシラン還元雰囲気になる。シラン還元雰囲気中の水素ラジカルは、不揮発性半導体記憶装置１の露出表面にハフニウムに結合した酸素原子があると、その酸素原子を抜き取る。HfAlO膜２０が露出していると酸素原子が抜き取られてしまい、酸素欠損起因のリーク電流が発生しやすくなると考えられる。一方、シラン還元雰囲気中の水素ラジカルは、不揮発性半導体記憶装置１の露出表面にあるアルミニウムに結合した酸素原子を抜き取ることはできない。露出しているアルミナ膜２１からは水素ラジカルは酸素原子を抜き取ることができず、このことにより、露出面からさらに深層にあるHfAlO膜２０から水素ラジカルは酸素原子を抜き取ることができない。HfAlO膜２０では、酸素欠損起因のリーク電流を低減することができる。
【００３４】
HfAlO膜２０の酸素欠損は、雰囲気が還元雰囲気になると生じるのであるから、第２の導電層２２として、シランを原料ガスにポリシリコン膜を成膜する場合だけでなく、四塩化チタン（TiCl4）とアンモニア（NH3）を原料ガスとして窒化チタン（TiN）を成膜する場合などの他の原料ガス系についても酸素欠損起因のリーク電流を低減する効果がある。
【００３５】
高誘電率絶縁膜２０として、ハフニア（HfO）より比誘電率が低いにも関わらず、ハフニアではなくてハフニウムアルミネート（ＨｆＡｌＯ）をもちいるのは、HfAlO膜の平面モフォロジーが良好だからである。HfO膜では薄膜になるとモフォロジが悪化し、HfO膜の上にアルミナ膜２１を堆積しても、アルミナ膜２１にピンホールなどが生じて膜厚の均一な水素ラジカルや酸素原子に対する拡散バリア膜を得ることが難しい。一方HfOにAlOを５％以上添加したHfAlO膜２０は均一な膜厚の高誘電率絶縁膜を得ることが可能となり、HfAlO膜２０の上に堆積したアルミナ膜も均一になり水素ラジカルや酸素原子の拡散バリア膜としての効果が有効となる。
【００３６】
水素ラジカルや酸素原子に対する拡散バリア膜として、アルミナ膜２１が好ましいのは、高誘電率絶縁膜２０の形成と同様に、アルミナ膜２１も酸化性雰囲気で成膜できるからである。拡散バリア膜としては窒化シリコン（SiN）膜などが考えられるが、SiN膜は還元性雰囲気で成膜されるので、形成時に高誘電率絶縁膜２０にダメージを与えてしまう。アルミナ膜２１は酸化性雰囲気で成膜が可能なため高誘電率絶縁膜２０へのダメージを低減できる。また、アルミナ膜２１のアルミニウムと酸素は高誘電率絶縁膜２０の構成元素であるため、高誘電率絶縁膜２０の形成時に同時に拡散バリア膜を形成できるというメリットもある。
【００３７】
ＮＡＮＤ型ＥＥＰＲＯＭのインターポリシリコン絶縁膜（IPD）にアルミナの拡散バリア膜２１を伴ったHfAlO膜２０を用いることによりフローティングゲート(FG)１３、１９の側壁酸化プロセス時に高誘電率絶縁膜２０とポリシリコン電極１３の界面のシリコン（Si）が酸化して酸化シリコン膜を形成して誘電率を下げることを抑制する効果がある。酸素はHfAlO膜２０中を拡散しやすく、拡散した酸素がポリシリコン電極１３を酸化して界面に酸化シリコン膜を形成する。しかし、HfAlO膜２０とポリシリコン電極１３の間にアルミナ膜２１があると、アルミナ膜２１が酸素のポリシリコン電極１３への拡散を防ぐため酸化シリコン膜の形成を防ぐことができ、高い誘電率を有するIPDを最終的に得ることができる可能となる
図１０と図１１に示すように、第２の導電層２２の上にレジスト膜２４を塗布法により形成する。レジスト膜２４をフォトリソグラフィ法により制御電極のパターンにパターニングしてレジストパターンを形成する。レジスト膜２４をマスクに、ＲＩＥ法により、第２の導電層２２、アルミナ膜２１、高誘電率絶縁膜２０、第２の導電膜１９、第１の導電膜１３と第１の絶縁層１２を選択エッチングする。第２の導電層２２はアルミナ膜２１をストッパーとして選択エッチングを行う。アルミナ膜２１と高誘電率絶縁膜２０は第２の導電膜１９をストッパーとして選択エッチングを行う。第２の導電膜１９と第１の導電膜１３は第１の絶縁層１２をストッパーとして選択エッチングを行う。第１の絶縁層１２はシリコン基板１１をストッパーとして選択エッチングを行う。エッチングされた第２の導電層２２、アルミナ膜２１、高誘電率絶縁膜２０、第２の導電膜１９、第１の導電膜１３と第１の絶縁層１２の積層構造は、ゲート構造と呼ばれる。このゲート構造に対して自己整合的に露出したシリコン基板１１の表面から、イオン注入法によりｎ型不純物を導入する。レジスト膜２４を除去する。注入した不純物を活性化する熱処理をして、ソース・ドレイン領域２５をシリコン基板１１内に形成する。以上で、ゲート構造とゲート構造の両側に配置されたソース・ドレイン領域２５からなるメモリセルを複数個構成することができる。
【００３８】
最後に、図１乃至図３に示すように、第２の導電層２２、ソース・ドレイン領域２５と素子分離絶縁膜１８の上に、パッシベーション膜となる第３の絶縁層２９をＣＶＤ法で形成する。第３の絶縁層２９としては、シリコン酸化膜とシリコン窒化膜の積層膜を用いることができる。
【００３９】
以上で、実施例１の不揮発性半導体記憶装置１の製造方法は終了する。
【００４０】
上記の製造方法によって完成した不揮発性半導体記憶装置１のリーク電流を測定した。測定では、高誘電率絶縁膜２０中の電界の強さが３００ＭＶ／ｍになるように第１導電層１３、１９と第２導電層２２の間に電圧を印加した場合に、高誘電率絶縁膜２０を膜厚方向に流れるリーク電流の電流密度を測定した。
【００４１】
測定結果は、図１２に示すように、比較例のアルミナ膜２１を省いただけの不揮発性半導体記憶装置におけるリーク電流の電流密度は、２×１０−０Ａ／ｍ２であった。アルミナ膜２１のTMAとオゾンの交互供給の繰り返し回数が３回で、アルミナ膜２１の膜厚が０．２ｎｍである不揮発性半導体記憶装置１におけるリーク電流の電流密度は、３×１０−３Ａ／ｍ２であった。交互供給の繰り返し回数が５回で、膜厚が０．４ｎｍである不揮発性半導体記憶装置１におけるリーク電流の電流密度は、１×１０−３Ａ／ｍ２であった。交互供給の繰り返し回数が１０回で、膜厚が０．８ｎｍである不揮発性半導体記憶装置１におけるリーク電流の電流密度は、８×１０−４Ａ／ｍ２であった。交互供給の繰り返し回数が１５回で、膜厚が１．２ｎｍである不揮発性半導体記憶装置１におけるリーク電流の電流密度は、２×１０−３Ａ／ｍ２であった。交互供給の繰り返し回数が２０回で、膜厚が１．６ｎｍである不揮発性半導体記憶装置１におけるリーク電流の電流密度は、５×１０−２Ａ／ｍ２であった。
【００４２】
このように、アルミナ膜２１を設けることにより、リーク電流の電流密度を４０分の１以下に低減することができた。すなわち、アルミナ膜２１のTMAとオゾンの交互供給の繰り返し回数を３回以上２０回以下の範囲に設定するか、あるいは、アルミナ膜２１の膜厚を０．２ｎｍ以上１．６ｎｍ以下の範囲に設定することにより、比較例に比べてリーク電流の電流密度を４０分の１以下に低減することができた。
【００４３】
さらに、アルミナ膜２１のTMAとオゾンの交互供給の繰り返し回数を５回以上１５回以下の範囲に設定するか、あるいは、アルミナ膜２１の膜厚を０．４ｎｍ以上１．２ｎｍ以下の範囲に設定することにより、比較例に比べてリーク電流の電流密度を１００分の１以下に低減することができた。
【００４４】
特に、アルミナ膜２１のTMAとオゾンの交互供給の繰り返し回数を１０回に設定するか、あるいは、アルミナ膜２１の膜厚を０．８ｎｍに設定することにより、比較例に比べてリーク電流の電流密度を２００分の１以下に低減することができた。
【００４５】
また、実施例１では第２の導電層２２としてポリシリコンについて述べたが、チタン（Ti）または窒化チタン（TiN）のような金属または金属窒化膜を第２の導電層２２に用いる場合でも、リーク電流の電流密度を低減する効果があることを確認した。
【００４６】
実施例１に示すようにインターポリ絶縁膜２０、２１に高誘電率絶縁膜であるHfAlO膜２０を用いる際に、HfAlO膜２０の上方の第２の導電層２２のポリシリコン電極２２とHfAlO膜２０の間のみにアルミナ膜２１を導入することによりリーク電流の低減を可能にしている。以下にその詳細を述べる
HfAlO膜２０は比誘電率が１０〜２５の高誘電率絶縁膜でハフニウムの膜中の濃度を高めるほど比誘電率が大きくなる。このため、インターポリ絶縁膜として同じ容量の条件では、ハフニウムの膜中の濃度を高めることにより膜厚を厚くすることが可能となり、その結果としてリーク電流を低減することが可能となる。
【００４７】
しかしながら、ハフニア（HfO2）の自由エネルギーは-253Kcal/molであり、アルミナ（Al2O3）の自由エネルギー-378Kcal/molより小さいことにも現れているように、ハフニアにおけるハフニウム原子と酸素原子との結合力は、アルミナにおけるアルミニウム原子と酸素原子との結合力より小さい。還元雰囲気において、ハフニウム原子と結合した酸素原子は、アルミニウム原子と結合した酸素原子より、還元雰囲気中に引き抜かれやすい。HfAlO膜２０においては、還元雰囲気にさらされるとハフニウムの膜中の濃度が高くなるほど酸素欠損を生じやすくなる。そして、この酸素欠損はリーク電流を上昇させる原因になっている。このように、HfAlO膜において、高比誘電率化とリーク電流の低減化とはトレードオフの関係にある。HfAlO膜２０を形成後にアルミナ膜２１を形成することなくポリシリコン電極２２を形成する場合、シラン還元雰囲気による酸素欠損起因のリーク電流は、ハフニウムのHfAlO膜２０中の濃度の上昇と共に大きくなってしまう。これは、ハフニウムのHfAlO膜２０中の濃度の上昇と共に、ハフニウム原子と結合する酸素原子のHfAlO膜２０中の濃度が上昇しているからである。そこで、HfAlO膜２０を形成後、ポリシリコン電極２２を形成前にHfAlO膜２０の上にアルミナ膜２１を堆積することにより、露出表面がアルミニウム原子とアルミニウム原子と結合した酸素原子で覆われ、ハフニウム原子とハフニウム原子と結合した酸素原子は露出していないので、還元雰囲気下において酸素原子が抜き取られることはない。アルミナ膜２１で覆われたHfAlO膜２０は、シラン還元雰囲気下において、酸素欠損を生じることはなく、リーク電流の増加を抑制できる。
【００４８】
なお、図１２のアルミナ膜２１の膜厚０．８ｎｍ、１．２ｎｍと１．６ｎｍの測定結果に現れているように、アルミナ膜２１の比誘電率は8〜10とHfAlO膜２０の比誘電率１０〜２５よりも小さいため、インターポリ絶縁膜２０、２１全体の容量はアルミナ膜２１の膜厚を増加させると減少し、結果として同じ電界強度での測定では、アルミナ膜２１の膜厚を増加させるとリーク電流が増加することになる。
【００４９】
これらのデータより、リーク電流を低減するためにはアルミナ膜２１は必要であるが、アルミナ膜が厚すぎるとリーク電流が増加してしまうことがわかる。したがって、リーク電流を効果的に低減するためには、最適な膜厚が存在する。図１２より最適な膜厚は、０．２ｎｍ以上１．６ｎｍ以下の範囲であり、リーク電流を比較例の４０分の１に低減することができる。さらに好ましくは、０．４ｎｍ以上１．２ｎｍ以下の範囲である。この範囲では、リーク電流を比較例の１００分の１以下に低減することができる。なお、アルミナ膜２１は、ＡＬＤ法で成膜しているので、アルミニウムの原料ガスTMAと酸素源のオゾンとの交互供給の繰り返し回数は、膜厚に一対一に対応する。すなわち、最適な膜厚を最適な繰り返し回数で置き換えることができる。最適な繰り返し回数は、３回以上２０回以下の範囲であり、さらに好ましくは、５回以上１５回以下の範囲である。
【００５０】
以上のように実施例１によれば、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置を提供できる。
【実施例２】
【００５１】
本発明の実施例２に係る半導体装置も、図１３に示すような、不揮発性半導体記憶装置１のＮＡＮＤ型ＥＥＰＲＯＭである。実施例２の不揮発性半導体記憶装置１では、インターポリ絶縁膜２０、２１に高誘電率絶縁膜２０を使用するだけでなく、シリコン基板１１と電荷蓄積層１３、１９との間に形成する第１の絶縁層１２に高誘電率絶縁膜２８を使用した場合である。
【００５２】
不揮発性半導体記憶装置１は、シリコン基板である半導体領域１１と、半導体領域１１の上に設けられた高誘電率絶縁膜２８と、高誘電率絶縁膜２８の上に設けられたアルミナ膜２７と、アルミナ膜２７の上に設けられた導電層１３、１９とを有する。このことによっても、高誘電率絶縁膜２８を経由して半導体領域１１と導電層１３、１９の間を流れるリーク電流を低減することができる。
【００５３】
実施例２の不揮発性半導体記憶装置１が、実施例１の不揮発性半導体記憶装置１と異なっている点は、第１の絶縁層１２が、下層膜を高誘電率絶縁膜２８とし、上層膜をアルミナ膜２７とする積層構造をしている点である。高誘電率絶縁膜２８には、アルミニウムを含む複合酸化物を用いることができる。このアルミニウムを含む複合酸化物としては、具体的には、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンアルミネート（ＬａＡｌＯ）等を用いることができる。
【００５４】
次に、実施例２の不揮発性半導体記憶装置１の製造方法であるが、実施例１の製造方法とは、第１の絶縁層１２の形成方法のみが異なる。実施例２の第１の絶縁層１２の形成方法には、実施例１の高誘電率絶縁膜２０とアルミナ膜２１の形成方法をＰＤＡの含めて適用して、高誘電率絶縁膜２８とアルミナ膜２７を形成する。そして、必要に応じて原料ガスとオゾンの交互供給の繰り返し回数を調整して所望の膜厚に設定している。
【００５５】
そして、図１２に示す結果と同様のリーク電流を低減する効果が第１の絶縁層１２においても得られた。以上のように実施例２によっても、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置を提供できる。
【実施例３】
【００５６】
本発明の実施例３に係る半導体装置も、図１４に示すような、揮発性半導体記憶装置２のダイナミック・ランダム・アクセス・メモリ（DRAM）である。実施例３の揮発性半導体記憶装置２では、キャパシタ絶縁膜３３、３４に高誘電率絶縁膜３３を使用し、さらに、選択トランジスタのゲート絶縁膜２７、２８に高誘電率絶縁膜２８を使用している。
【００５７】
揮発性半導体記憶装置２は、プレート電極領域である半導体領域３１と、半導体領域３１の上に設けられた高誘電率絶縁膜３３と、高誘電率絶縁膜３３の上に設けられたアルミナ膜３４と、アルミナ膜３４の上に設けられた蓄積電極である導電層３６とを有する。このことにより、高誘電率絶縁膜３３を経由して半導体領域３１と導電層３６の間を流れるリーク電流を低減することができる。
【００５８】
また、揮発性半導体記憶装置２は、シリコン基板である半導体領域１１と、半導体領域１１の上に設けられた高誘電率絶縁膜２８と、高誘電率絶縁膜２８の上に設けられたアルミナ膜２７と、アルミナ膜２７の上に設けられた選択トランジスタのゲート電極となる導電層１３とを有する。このことによっても、高誘電率絶縁膜２８を経由して半導体領域１１と導電層１３の間を流れるリーク電流を低減することができる。
【００５９】
揮発性半導体記憶装置２は、シリコン基板１１、シリコン領域３１、高誘電率絶縁膜３３、アルミナ膜３４、カラー酸化膜３５、蓄積電極３６、ソース・ドレイン領域２５、高誘電率絶縁膜２８、アルミナ膜２７とゲート電極１３を有している。揮発性半導体記憶装置２はディープトレンチ３２を有し、高誘電率絶縁膜３３とアルミナ膜３４をキャパシタ絶縁膜とするキャパシタはディープトレンチ３２に設けられる。また、揮発性半導体記憶装置２は選択トランジスタを有し、選択トランジスタは、ソース・ドレイン領域２５、高誘電率絶縁膜２８、アルミナ膜２７とゲート電極１３により構成される。選択トランジスタのソース・ドレイン領域２５はキャパシタの電極である蓄積電極３６に接続している。
【００６０】
シリコン基板１１には、ｐ型の単結晶シリコン基板を用いることができる。シリコン基板１１上にはディープトレンチ３２が設けられている。
【００６１】
シリコン領域３１は、プレート電極として機能し、単結晶シリコンである。シリコン領域３１の導電型は、シリコン基板１１とは異なりｎ型である。シリコン領域３１は、ディープトレンチ３２の表面を含むように設けられている。キャパシタは、キャパシタ絶縁膜として機能する高誘電率絶縁膜３３とアルミナ膜３４を有し、さらに、キャパシタ絶縁膜３３、３４の両側にそれぞれ設けられるプレート電極３１と蓄積電極３６を有する。キャパシタ絶縁膜３３、３４は、下層膜を高誘電率絶縁膜３３とし、上層膜をアルミナ膜３４とする積層構造をしている。高誘電率絶縁膜３３には、アルミニウムを含む複合酸化物を用いることができる。このアルミニウムを含む複合酸化物としては、具体的には、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンアルミネート（ＬａＡｌＯ）等を用いることができる。
【００６２】
蓄積電極３６は、アルミナ膜３４の上に設けられ、ディープトレンチ３２内に埋め込まれている。蓄積電極３６は、ｎ型の多結晶シリコンやポリシリコンでよい。
【００６３】
カラー酸化膜３５は、キャパシタ絶縁膜３３、３４の端面の上でディープトレンチ３２内に設けられている。カラー酸化膜３５は、シリコン領域３１とソース・ドレイン領域２５の間で寄生トランジスタがオンするのを防ぐ電気的素子分離膜として機能する。
【００６４】
ソース・ドレイン領域２５は、シリコン基板１１の表面を含むシリコン基板１１内に形成されている。ソース・ドレイン領域２５は、不純物拡散層である。
【００６５】
ゲート絶縁膜２７、２８は、シリコン基板１１の上に形成されている。ゲート絶縁膜２７、２８は、下層膜を高誘電率絶縁膜２８とし、上層膜をアルミナ膜２７とする積層構造をしている。高誘電率絶縁膜２８には、アルミニウムを含む複合酸化物を用いることができる。このアルミニウムを含む複合酸化物としては、具体的には、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンアルミネート（ＬａＡｌＯ）等を用いることができる。
【００６６】
ゲート電極１３は、ゲート絶縁膜２７、２８の上に形成されている。ゲート電極１３は、ｎ型の多結晶シリコンやポリシリコンでよい。
【００６７】
実施例３の揮発性半導体記憶装置２は、基本的に従来の揮発性半導体記憶装置の製造方法と同じであるが、従来の製造方法とは、キャパシタ絶縁膜３３、３４の形成方法とゲート絶縁膜２７、２８の形成方法のみが異なる。ただ、これら実施例３のキャパシタ絶縁膜３３、３４の形成方法とゲート絶縁膜２７、２８の形成方法には、実施例１の高誘電率絶縁膜２０とアルミナ膜２１の形成方法をＰＤＡも含めて適用して、高誘電率絶縁膜２８、３３とアルミナ膜２７、３４を形成する。そして、必要に応じて原料ガスとオゾンの交互供給の繰り返し回数を調整して所望の膜厚に設定している。
【００６８】
揮発性半導体記憶装置２のキャパシタ絶縁膜３３、３４に高誘電率絶縁膜３３を使用した場合にも、図１２に示す結果と同様のリーク電流の低減を図ることが可能となり、揮発性半導体記憶装置２で良好なデバイス特性が得られた。
【００６９】
揮発性半導体記憶装置２のゲート絶縁膜２７、２８に高誘電率絶縁膜２８を使用した場合にも、図１２に示す結果と同様のリーク電流の低減を図ることが可能となり、揮発性半導体記憶装置２で良好なデバイス特性が得られた。
【００７０】
以上のように実施例３によっても、リーク電流が十分に抑制可能な高誘電率絶縁膜を有する半導体装置を提供できる。
【００７１】
実施例１乃至３は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１乃至３によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態に係る半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ方向の断面図である。
【図３】図１のＩＩＩ−ＩＩＩ方向の断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造途中の上面図である。
【図５】図４のＶ−Ｖ方向の断面図であり、本発明の一実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】本発明の一実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】本発明の一実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】本発明の一実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】本発明の一実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】本発明の一実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１０のＸＩ−ＸＩ方向の断面図であり、本発明の一実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】本発明の一実施形態に係る半導体装置のインターポリ絶縁膜のリーク電流密度のアルミナ膜厚依存性を表すグラフである。
【図１３】本発明の一実施形態に係る半導体装置の断面図である。
【図１４】本発明の一実施形態に係る半導体装置の断面図である。
【符号の説明】
【００７３】
１    不揮発性半導体記憶装置
２    揮発性半導体記憶装置
１１    シリコン基板
１２    第１絶縁層
１３    第１導電層（第１導電膜）
１４    シリコン窒化膜
１５    シリコン酸化膜
１６    レジストマスク
１７    素子分離溝
１８    素子分離絶縁膜
１９    第１導電層（第２導電膜）
２０    高誘電率絶縁膜（第２絶縁層）
２１    アルミナ膜（第２絶縁層）
２２    第２導電層
２４    レジスト膜
２５    ソース・ドレイン領域
２７    高誘電率絶縁膜（第１絶縁層）
２８    アルミナ膜（第１絶縁層）
２９    第３絶縁層
３１    プレート電極領域
３２    トレンチ
３３    高誘電率絶縁膜（キャパシタ絶縁層）
３４    アルミナ膜（キャパシタ絶縁層）
３５    カラー酸化膜
３６    蓄積電極
【図１】
2007088301.tif 000003
【図２】
2007088301.tif 000004
【図３】
2007088301.tif 000005
【図４】
2007088301.tif 000006
【図５】
2007088301.tif 000007
【図６】
2007088301.tif 000008
【図７】
2007088301.tif 000009
【図８】
2007088301.tif 000010
【図９】
2007088301.tif 000011
【図１０】
2007088301.tif 000012
【図１１】
2007088301.tif 000013
【図１２】
2007088301.tif 000014
【図１３】
2007088301.tif 000015
【図１４】
2007088301.tif 000016