(57)【要約】【課題】新たなスキャンチェーン構成の自由度を向上させ、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性を高め、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を容易化する。【解決手段】組み合わせ回路２００ａ、２００ｂ、２００ｃをテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、各スキャン経路から選択した１つの信号をスキャン記憶素子へ供給するセレクタ１０７ａ〜１０７ｉと、前段に配置されたスキャン記憶素子への入力信号及びスキャン記憶素子から選択した信号を後段のスキャン記憶素子へ供給するセレクタ２０２ａ〜２０２ｌとを備える。【選択図】図３
2007225514.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、
各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。
【請求項２】
組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、前記スキャンチェーンは、
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。
【請求項３】
組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、
各スキャン経路から選択した１つの信号をスキャンチェーンを構成するスキャン記憶素子へ供給するセレクタと、
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子から選択した信号を後段のスキャン記憶素子へ供給するセレクタとを備える半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置の検査方法であって、
前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する検査方法。
【請求項５】
請求項２記載の半導体集積回路装置の検査方法であって、
任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法に関する。
【背景技術】
【０００２】
スキャンテスト回路設計は従来から広く用いられているテスト容易化設計技術である。順序回路内のレジスタをスキャンレジスタ（スキャン記憶素子）と呼ばれる特殊なレジスタに置き換え、複数のスキャンレジスタをシリアルに接続してスキャンチェーンを形成し、通常は難しい回路内部のレジスタの制御・観測を、外部の入出力端子を用いて直接行う。
【０００３】
スキャンテストを実施する場合、スキャン記憶素子をシリアルに接続したスキャンチェーンが正常に動作することが前提となり、スキャンチェーンに故障がある場合には、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。また、一本の独立したスキャンチェーンの場合、スキャン記憶素子の個数が数千個あった場合には、それら全てが故障解析の対象となり、故障解析は非常に困難となる。
【０００４】
スキャンチェーンの一部に故障が生じた場合でも、スキャンテストを続行できる可能性を高め、また、故障箇所の解析を容易化するための技術が提案されている（例えば、特許文献１及び特許文献２参照）。特許文献１に記載の技術は、一本に独立していたスキャンチェーンを、ある複数個のスキャン記憶素子を単位としたグループに分割し、各グループの出力を複数のスキャンチェーンに分配することにより、１本のスキャンチェーンにある程度の故障が生じていてもシフトテストを可能とする。また、スキャン記憶素子に入力可能なスキャンチェーンからの信号の数は１つであったが、特許文献２は、スキャン記憶素子の入力端子の数を２個に増やす構成とする。独立した一本のスキャンチェーンの一部に故障が生じた場合には、故障箇所の解析を行うことが困難であるが、スキャンチェーンからの信号を受ける入力端子が二つあるタイプのスキャン記憶素子を用いると、第１のスキャンチェーンおよび第２のスキャンチェーンからの入力を選択的に受け付けることができるため、例えば、第１のスキャンチェーンに故障が含まれていた場合にも、第２のスキャンチェーンを使用することにより、故障解析が可能となる。
【特許文献１】特開２００５−１４７７４９号公報
【特許文献２】特開２００３−１３０９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、スキャン記憶素子のグループ内のスキャンチェーン上に不良が存在した場合には、シフト動作中に不良判定となるため、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。したがって、このような場合には、結局、そのシフトテストで不良となった半導体集積回路装置は、詳細な故障解析等に使用することができず、また、故障診断システム（ＡＴＰＧ（Automatic Test Pattern Generation）により発生させたテストパターンを用いて半導体集積回路装置を検査した結果出力から、半導体集積回路装置の故障箇所を推測するシステム）を適用した解析を実行できず、故障箇所の絞込み等の解析が困難となる。また、特許文献２に記載の技術では、スキャン記憶素子が２本のスキャンチェーンからの信号を入力信号として選択できるが、第１のスキャンチェーンと第２のスキャンチェーンの双方に不良が存在していた場合には、シフトテストで不良となるため、結局、故障解析が困難となる。また、特許文献１および特許文献２の双方において、スキャン記憶素子自体に不良が存在した場合に、そのスキャン記憶素子を通過するスキャンチェーンにおいて、シフトテストで不良となるために、そのスキャンチェーンを使用しているスキャン記憶素子や周辺の組み合わせ回路部の故障解析が困難となる。
【０００６】
本発明は、新たなスキャンチェーン構成の自由度を向上させ、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性を高め、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を容易化することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、各スキャン経路からの信号選択が可能となるため、スキャン記憶素子を単位とした経路の切り替えが可能となり、複数本のスキャンチェーンを相互に接続して、新たなスキャンチェーンを構築することが可能となり、スキャンチェーン構築の自由度が高まる。したがって、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性が高まる。
【０００８】
本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、前記スキャンチェーンは、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、任意のスキャン記憶素子をバイバスさせたスキャンチェーンを構築できるため、あるスキャン記憶素子自体に不良が存在していた場合、従来ではシフトテストで不良となるため、その不良となった半導体集積回路の故障解析の実施が困難であったのに対しシフトテストで不良となる割合を減らすことが可能となり、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施できるため、故障解析に有利である。またスキャンテストが実施できることにより故障診断システムも実施可能となる。
【０００９】
本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、各スキャンチェーンが、それぞれ、各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する。この構成によれば、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を確実に行うことができる。
【００１０】
本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、前記スキャンチェーンが、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する。この構成によれば、スキャンチェーン中に故障が検出されたとき、例えば、スキャン記憶素子をバイパスする経路を順に形成していけば、故障のあるスキャン記憶素子を通過しない正常なスキャンチェーンが得られ、スキャンテストを続行することができる確率が格段に高くなる。また、スキャンチェーン中で、どのスキャン記憶素子が故障しているかを、正確かつ確実に特定することが可能となる。
【発明の効果】
【００１１】
本発明によれば、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まる。これにより、従来シフトテストで不良となっていた半導体集積回路も、シフトテストで良品となる割合が増える。また、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施でき、故障解析や故障箇所の特定が容易となる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１は本発明の半導体集積回路装置の構成を示す図である。図中、２００ａ〜２００ｃは、テスト対象の組み合わせ回路であり、１０４ａ〜１０４ｃはスキャン入力端子であり、１０５ａ〜１０５ｃはスキャン出力端子である。
【００１３】
スキャン入力端子１０４ａとスキャン端子１０５ａに挟まれた、複数のスキャン記憶素子１０２ａ〜１０２ｄと、３：１（３入力１出力）のセレクタ１０７ａ〜１０７ｃを含んで構成されるスキャンチェーンは、「第１のスキャンチェーン」を構成する。同様に、スキャン入力端子１０４ｂとスキャン端子１０５ｂに挟まれた、複数のスキャン記憶素子１０２ｅ〜１０２ｈと、３：１（３入力１出力）のセレクタ１０７ｄ〜１０７ｆを含んで構成されるスキャンチェーンは、「第２のスキャンチェーン」を構成する。同様に、スキャン入力端子１０４ｃとスキャン端子１０５ｃに挟まれた、複数のスキャン記憶素子１０２ｉ〜１０２ｌと、３：１（３入力１出力）のセレクタ１０７ｇ〜１０７ｉを含んで構成されるスキャンチェーンは、「第３のスキャンチェーン」を構成する。
【００１４】
１０３ａ〜１０３ｃは、各スキャンチェーンの出力ラインである。セレクタ１０７ａ〜１０７ｉは、初段のスキャン記憶素子１０２ａ，１０２ｅ，１０２ｉを除く、他のすべてのスキャン記憶素子の直前に配置されている。セレクタ１０７ａ〜１０７ｉの各々には、第１〜第３のスキャンチェーンにおける同じ段の信号が入力信号として集まっており、各セレクタ１０７ａ〜１０７ｉの各々の動作（３つの入力信号の中からどの信号を選択するか）は、制御端子１０６から入力される制御信号によって、個別に自在に制御される。セレクタ１０７ａを例にとると、第１のスキャンチェーンからの信号Ｌ１，第２のスキャンチェーンからの信号Ｌ２，第３のスキャンチェーンからの信号Ｌ３が入力され、そのうちの一つが選択され、その選択された信号Ｌ４が、次段のスキャン記憶素子１０２ｂに与えられることになる。
【００１５】
図１の半導体集積回路装置では、スキャンチェーン中の複数のセレクタに、近接して配置されている他のスキャンチェーンからの信号も入力信号として集め、入力を自由に選択することによって、複数本のスキャンチェーンを、きめ細かに相互に接続して新たなスキャンチェーンを柔軟に構築して、検査を行うことが可能となる。
【００１６】
図１中、×印で示される箇所Ｐ１，Ｐ２は、故障箇所（仮定）である。このような故障箇所（仮定）Ｐ１，Ｐ２が存在するスキャンチェーンを特定する方法は、以下のとおりである。制御端子１０６から制御信号を入力してスキャンチェーンを形成し、そのスキャンチェーンを用いてシフトテストを実施する。当然、故障箇所（仮定）Ｐ１，Ｐ２が存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに不良が含まれていることが発見される。この場合でも、制御端子１０６に与える制御信号を変化させてシフトテストを続行する。シフトテストを続行していくと、良品となるスキャンチェーンが存在する場合があるので、そのスキャンチェーンを用いることで、スキャンテスト等のテストや故障解析を実施することができる。
【００１７】
（実施の形態２）
図２は本発明の実施形態２に係る半導体集積回路装置の構成を示す図である。図２において、図１と共通する部分には、同じ参照符号を付して説明する。本実施形態では、スキャン記憶素子自体が故障したことを想定し、その故障したスキャン記憶素子をバイパスしてスキャンチェーンを構築する。図２の構成が図１と異なる点は、セレクタ２０２ａ〜２０２ｌの機能と、そのセレクタ２０２ａ〜２０２ｌへの入力信号の種類である。
【００１８】
図２に示されるように、セレクタ２０２ａ〜２０２ｌは、すべてのスキャン記憶素子１０２ａ〜１０２ｌの直後に設けられている。そして、各セレクタ２０２ａ〜２０２ｌには、直前のスキャン記憶素子（１０２ａ〜１０２ｌ）からの出力信号と、そのスキャン記憶素子への入力信号（すなわち、スキャン記憶素子をスルーした信号：図２中、点線で示される経路を介して伝達される信号）が入力され、セレクタ２０２ａ〜２０２ｌは、その２つの入力のうちの一つを選択する。セレクタ２０２ａ〜２０２ｌの動作は、選択端子２０１から入力される制御信号によって適宜、制御される。例えば、図２のセレクタ２０２ａには、スキャン記憶素子１０２ａの出力信号Ｌ５と、そのスキャン記憶素子１０２ａをスルーした信号Ｌ６が入力され、セレクタ２０２ａは、その内の一つを選択して、その選択した信号Ｌ７を、次段のスキャン記憶素子１０２ｂに送る。
【００１９】
この構成によれば、個々のスキャン記憶素子を、スキャンチェーンの構成要素に含めるか否かの選択を、制御端子２０１から自由に制御することができるため、特定のスキャン記憶素子を意図的に排除したスキャンチェーンを自由に構築して、半導体集積回路装置の内部回路の検査を実施することができる。
【００２０】
図２中、×印で示されるＰ３、Ｐ４は、スキャン記憶素子自体に生じた故障を示している。すなわち、図２では、スキャン記憶素子１０２ｃ，１０２ｊが故障していることになる。図２の構成において、故障しているスキャン記憶素子（仮定）１０２ｃ，１０２ｊを特定する方法は、以下のとおりである。
【００２１】
制御端子２０１からの制御信号を用いて、スキャン記憶素子を無視するか否かの選択を行いながらシフトテストを実施する。故障したスキャン記憶素子（仮定）１０２ｃ，１０２ｊが存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに、故障したスキャン記憶素子（仮定）２０３が含まれている可能性があることが明らかとなる。次に、制御端子２０１からの制御信号を変化させ、そのスキャンチェーンの初段のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。次に、２段目のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。以降、最終段までスキャン記憶素子を通過しない経路を選択させつつシフトテストを実施していくことにより、そのそれぞれのシフトテストの結果とスキャンチェーンのチェーン数、スキャン記憶素子数から、故障しているスキャン記憶素子（仮定）２０３を特定することができる。故障しているスキャン記憶素子が特定できれば、そのスキャン記憶素子を含まないスキャンチェーンを用いてシフトテストや、後続の機能テストを実施することができる。
【００２２】
（実施の形態３）
図３は本発明の実施形態３に係る半導体集積回路の構成示す図である。本実施形態では、実施の形態１と実施の形態２の構成を組み合わせた構成を実現する。図３において、図１および図２と共通する部分には同じ参照符号を付して説明する。本実施形態のスキャンテスト回路の機能については、実施の形態１と実施の形態２と同様であり、スキャンチェーンに含まれている不良箇所を発見でき、また故障しているスキャン記憶素子が含まれていることも同時に発見することができる。また、複数のスキャンチェーンをきめ細かく相互に接続して、新たなスキャンチェーンを構築し、そのスキャンチェーンに含まれている故障を回避してスキャンテストを実施することができ、さらに、スキャン記憶素子の不良を回避した経路を選択してシフトテストを実施し、良品を確認することができた場合に、スキャンテスト等のテストや故障解析を実施することもできる。
【００２３】
（実施の形態４）
本実施形態では、第１の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図４は、図１に示される実施の形態１において、図１の故障箇所（仮定）Ｐ１，Ｐ２が存在した場合の、故障箇所を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。図４において、太線で示されるルートが、セレクタを制御して構築される、新たなスキャンチェーンＱ１であり、二重線で示されるルートは、新たなスキャンチェーンＱ２であり、通常の実線で示されるルートは、新たなスキャンチェーンＱ３である。
【００２４】
図４において、制御端子１０６に入力される制御信号の値は、各セレクタ共に同じであり、これによって、各セレクタ１０７ａ〜１０７ｉの入力選択の動作は、どれも同じである。このように、簡単な制御でもって、２箇所の故障を避けて、柔軟にスキャンチェーンを構築することができる。なお、これに限定されるものではなく、各セレクタについての制御信号の値を個別に変化させ、複数のスキャンチェーンの組み合わせによって多様なスキャンチェーンを構築することも可能である。
【００２５】
図４では、故障箇所（仮定）Ｐ１，Ｐ２を避けるスキャンチェーンの経路を作成するために、スキャン入力端子１０４ａ〜１０４ｃの各々から入力されたデータを、スキャン出力端子１０５ａ〜１０５ｃの各々から出力させるように、個々のセレクタ１０７ａ〜１０７ｉを制御している。故障箇所（仮定）Ｐ１，Ｐ２の存在する配線は使用する必要がないため、シフトテスト、スキャンテスト等には全く関与しない。故障箇所（仮定）Ｐ１，Ｐ２を避けたスキャンチェーンが作成されることにより、そのスキャンチェーンを使用したシフトテスト、スキャンテスト等が実施できるようになる。また故障診断システムを用いる場合は、あらかじめテストパターン自動生成をしておく必要がある。つまり、事前に、セレクタの状態別にテストパターンの自動生成を実施し、想定されるスキャンチェーン毎にテストパターンを生成しておく。そのテストパターンを用いることにより、故障診断システムが実施でき、故障解析が実施できる。
【００２６】
このように、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を確実に行うことができる。
【００２７】
（実施の形態５）
本実施形態では、第２の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図５は、図２の実施の形態２において、故障したスキャン記憶素子が存在した場合に、その故障したスキャン記憶素子を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。
【００２８】
図示されるように、セレクタ２０２ｃ，２０２ｊを制御し、故障Ｐ３，Ｐ４があるスキャン記憶素子１０２ｃ，１０２ｊの出力ではなく、そのスキャン記憶素子１０２ｃ，１０２ｊをスルーした信号を選択するようにする。これによって、障Ｐ３，Ｐ４があるスキャン記憶素子１０２ｃ，１０２ｊを、スキャンチェーンの構成要素から除外することができる。故障したスキャン記憶素子１０２ｃ，１０２ｊを避けてシフトテスト等を実施することにより、その故障したスキャン記憶素子１０２ｃ，１０２ｊ以外での詳細なテストや故障解析が実施することができる。
【００２９】
次に、故障したスキャン記憶素子の検出方法について説明する。ここでは、図５の一番下のスキャンチェーンにおける故障したスキャン記憶素子１０２ｊの発見方法について説明する。スキャン入力端子１０４ｃから２段目に故障スキャン記憶素子１０２ｊが存在しているが、まずは全てのスキャン記憶素子（１０２ｉ〜１０２ｌ）を通過する経路でシフトテストを実施すると不良となる。次に、そのスキャンチェーンの初段のスキャン記憶素子１０２ｉを通過しない経路を選択して、それ以外のスキャン記憶素子（１０２ｊ〜１０２ｌ）は通過させてシフトテストを実施すると、やはり不良となる。次に、２段目のスキャン記憶素子１０２ｊ（故障したスキャン記憶素子）を通過しない経路を選択して、それ以外のスキャン記憶素子（１０２ｉ，１０２ｋ，１０２ｌ）は通過させてシフトテストを実施すると良品となるため、２段目のスキャン記憶素子が不良していることが発見できる。この状態で故障解析を実施する場合は、その状態でテストパターンの自動生成を実施し、生成されたそのテストパターンを用いることにより、故障診断システムを用いた検査を実施でき、詳細な故障解析を行える。
【００３０】
以上説明したように、従来シフトテストで不良となっていた半導体集積回路装置も、シフトテストで良品となる割合が増えることにより、シフトテスト実施した後のスキャンテストや各種機能テスト等が実施できるために、故障解析が実施しやすくなり、解析時間やコストを大幅に減らすことが可能となる。
【産業上の利用可能性】
【００３１】
本発明の半導体集積回路及びその検査方法は、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まるという効果を有し、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法等として有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体集積回路装置の構成を示す図
【図２】本発明の半導体集積回路装置の構成を示す図
【図３】本発明の半導体集積回路の構成を示す図
【図４】故障箇所を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図
【図５】故障したスキャン記憶素子を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図
【符号の説明】
【００３３】
２００ａ〜２００ｃ  テスト対象の組み合わせ回路
１０２ａ〜１０２ｌ  スキャン記憶素子（スキャンレジスタ）
１０３ａ〜１０３ｃ  各スキャンチェーンの出力ライン
１０４ａ〜１０４ｃ  スキャン入力端子
１０５ａ〜１０５ｃ  スキャン出力端子
１０６，２０１  セレクタの制御信号を入力するための制御端子
１０７ａ〜１０７ｉ，２０２ａ〜２０２ｌ  セレクタ
Ｐ１〜Ｐ４  故障箇所
【図１】
2007225514.tif 000003
【図２】
2007225514.tif 000004
【図３】
2007225514.tif 000005
【図４】
2007225514.tif 000006
【図５】
2007225514.tif 000007