(57)【要約】【課題】  相互に隣接して配線されるバスラインの状態を直接観測することのできる故障検出回路および故障箇所特定方法を提供する。【解決手段】  故障検出回路１００は、隣接して配線されたバスラインＡ０〜Ａ７の１本おきの信号線Ａ１、Ａ３、Ａ５、Ａ７にそれぞれのゲート電極が接続されたＰＭＯＳトランジスタＭＰ１〜ＭＰ４を直列に接続してなるスイッチ部１と、信号線Ａ１、Ａ３、Ａ５、Ａ７にＰＭＯＳトランジスタＭＰ１〜ＭＰ４を導通させる‘Ｌ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７に隣接する信号線Ａ０、Ａ２、Ａ４、Ａ６に‘Ｈ’レベルの電位を与えたときに、スイッチ部１が導通していないことを検出したときは、バスラインＡ０〜Ａ７に短絡故障が発生していると判定する短絡故障判定部２と、を備える。【選択図】  図１
2007309893.tif 000002
【特許請求の範囲】
【請求項１】
隣接して配線されたバスラインの１本おきの信号線にそれぞれのゲート電極が接続された複数のＭＯＳトランジスタを直列に接続してなるスイッチ手段と、
前記ゲート電極が接続されている信号線には前記複数のＭＯＳトランジスタを導通させる極性の電位を与え、その信号線に隣接する信号線には前記極性とは反対極性の電位を与えたときに、前記スイッチ手段が導通していないことを検出したときは、前記バスラインに短絡故障が発生していると判定する短絡故障判定手段と
を備えることを特徴とする故障検出回路。
【請求項２】
隣接して配線されたバスラインの１本おきの信号線にそれぞれのゲート電極が接続された複数のＭＯＳトランジスタを並列に接続してなるスイッチ手段と、
前記ゲート電極が接続されている信号線には前記複数のＭＯＳトランジスタを非導通とする極性の電位を与え、その信号線に隣接する信号線には前記極性とは反対極性の電位を与えたときに、前記スイッチ手段が導通していることを検出したときは、前記バスラインに短絡故障が発生していると判定する短絡故障判定手段と
を備えることを特徴とする故障検出回路。
【請求項３】
前記短絡故障判定手段は、
前記スイッチ手段の一端に、短絡故障試験の開始前に初期電位を設定する初期電位設定手段と、
前記スイッチ手段の他端に、前記短絡故障試験の開始後に前記初期電位とは異なる試験電位を印加する試験電位印加手段と、
前記短絡故障試験の開始から所定の時間経過後の前記スイッチ手段の前記一端の電位レベルを保持する保持回路と
を有することを特徴とする請求項１または２に記載の故障検出回路。
【請求項４】
請求項１または２に記載の故障検出回路を用いる故障箇所特定方法であって、
前記短絡故障判定手段が前記バスラインに短絡故障が発生していると判定したときは、
前記ゲート電極が接続されている信号線に隣接の信号線の電位を順番に１つずつ前記ゲート電極が接続されている信号線と同じ電位に変化させて、
前記短絡故障判定手段の判定が変化するかどうかを検出し、
前記判定の変化を検出したときは、短絡故障の発生箇所が、電位を変化させた信号線とそれに隣接する信号線との間であると特定する
ことを特徴とする故障箇所特定方法。
【請求項５】
前記バスライン上の離れた位置に複数設置した、請求項１乃至４のいずれか１項に記載の故障検出回路を用いて行う前記バスラインの故障箇所特定方法であって、
前記ゲート電極が接続されている信号線に前記ＭＯＳトランジスタを非導通とする極性の電位を与えてから、前記複数の故障検出回路のそれぞれの前記短絡故障判定手段が短絡故障と判定するまでに要する判定時間の差にもとづいて、短絡故障発生位置の推定を行う
ことを特徴とする故障箇所特定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障検出回路および故障箇所特定方法に関し、特に半導体集積回路の故障検出回路および故障箇所特定方法に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されるメモリへのアドレスバス信号やデータバス信号は、半導体集積回路内で、相互に隣接するバスラインとして配線されることが多い。
【０００３】
このようなメモリに接続されているバスラインにおいて、隣接している信号間で短絡故障が発生した場合、メモリの機能確認テストだけでは、アドレスバス信号に故障が発生したのか、データバス信号に故障が発生したのか、判別することが困難である。
【０００４】
そこで、バスラインの短絡故障の検出を容易にするために、バスラインの配線に特定の組み合わせの電位を印加し、半導体デバイスに流れ込む電源電流が増加したときは短絡故障があったと判定する、故障箇所特定方法および故障箇所特定回路が提案されている（例えば、特許文献１参照。）。
【０００５】
しかし、半導体デバイスに流れ込む電源電流は、上述の故障箇所特定回路を設置したバスラインの短絡故障以外の要因でも増加することがあり、上述のような半導体デバイスに流れ込む電源電流値の測定による方法では、バスラインの故障を正確に判定ができないことが考えられる。
【０００６】
例えば、故障検出対象のバスライン以外で短絡故障や開放故障があった場合、あるいはリーク電流が多い場合などにも、半導体デバイスに流れ込む電源電流は増加する。そのため、故障検出対象のバスラインに短絡故障があっても、それによる電流増加を正確に識別できないことがある。
【０００７】
すなわち、上述の故障箇所特定方法および故障箇所特定回路では、バスラインの状態を電源電流増加の有無という形で間接的に観測しているため、バスラインの短絡故障の確実な検出ができないという問題があった。
【特許文献１】特開２００３−５７２９９号公報  （第４−６ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、相互に隣接して配線されるバスラインの状態を直接観測することのできる故障検出回路および故障箇所特定方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、隣接して配線されたバスラインの１本おきの信号線にそれぞれのゲート電極が接続された複数のＭＯＳトランジスタを直列に接続してなるスイッチ手段と、前記ゲート電極が接続されている信号線には前記複数のＭＯＳトランジスタを導通させる極性の電位を与え、その信号線に隣接する信号線には前記極性とは反対極性の電位を与えたときに、前記スイッチ手段が導通していないことを検出したときは、前記バスラインに短絡故障が発生していると判定する短絡故障判定手段とを備えることを特徴とする故障検出回路が提供される。
【００１０】
また、本発明の別の一態様によれば、隣接して配線されたバスラインの１本おきの信号線にそれぞれのゲート電極が接続された複数のＭＯＳトランジスタを並列に接続してなるスイッチ手段と、前記ゲート電極が接続されている信号線には前記複数のＭＯＳトランジスタを非導通とする極性の電位を与え、その信号線に隣接する信号線には前記極性とは反対極性の電位を与えたときに、前記スイッチ手段が導通していることを検出したときは、前記バスラインに短絡故障が発生していると判定する短絡故障判定手段とを備えることを特徴とする故障検出回路が提供される。
【発明の効果】
【００１１】
本発明によれば、相互に隣接して配線されるバスラインの状態を直接観測することができるので、バスラインの短絡故障の確実な検出を行うことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係る故障検出回路の構成の例を示す回路図である。ここでは、バスラインの信号線が８本の場合を例にとって示す。
【００１４】
本実施例の故障検出回路１００は、隣接して配線されたバスラインＡ０〜Ａ７の１本おきの信号線Ａ１、Ａ３、Ａ５、Ａ７にそれぞれのゲート電極が接続されたＰＭＯＳトランジスタＭＰ１〜ＭＰ４を直列に接続してなるスイッチ部１と、信号線Ａ１、Ａ３、Ａ５、Ａ７にＰＭＯＳトランジスタＭＰ１〜ＭＰ４を導通させる‘Ｌ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７に隣接する信号線Ａ０、Ａ２、Ａ４、Ａ６に‘Ｈ’レベルの電位を与えたときに、スイッチ部１が導通していないことを検出したときは、バスラインＡ０〜Ａ７に短絡故障が発生していると判定する短絡故障判定部２と、を備える。
【００１５】
スイッチ部１のＰＭＯＳトランジスタＭＰ１〜ＭＰ４は、ゲート電極に接続された信号線が隣接の信号線と短絡し、そのゲート電圧が‘Ｌ’レベルと‘Ｈ’レベルの中間電位となったときに非導通となるものとする。
【００１６】
短絡故障判定部２は、スイッチ部１の一端Ｋ１に、短絡故障試験の開始前に初期電位を設定する初期電位設定手段としてのＮＭＯＳトランジスタＭＮ１１と、スイッチ部１の他端Ｋ２に、短絡故障試験の開始後に初期電位とは異なる試験電位を印加する試験電位印加手段としてのＰＭＯＳトランジスタＭＰ１１と、短絡故障試験の開始から所定の時間経過後のスイッチ部１の一端Ｋ１の電位レベルを保持するラッチ回路２１と、を有する。
【００１７】
ＮＭＯＳトランジスタＭＮ１１は、試験制御信号Φによりその導通が制御され、Φ＝１であるときに、スイッチ部１の一端Ｋ１に初期電位として接地電位ＶＳＳを設定する。
【００１８】
ＰＭＯＳトランジスタＭＰ１１は、試験制御信号Φによりその導通が制御され、Φ＝０であるときに、スイッチ部１の他端Ｋ２に試験電位として電源電位ＶＣＣを印加する。
【００１９】
ラッチ回路２１は、ラッチ信号ΦＬの立ち上りで、スイッチ部１の一端Ｋ１の電位をラッチし、そのラッチしたレベルを短絡故障判定信号として出力する。
【００２０】
次に、図２を用いて本実施例の故障検出回路１００の動作について説明する。
【００２１】
故障検出回路１００による短絡故障試験を行なうときは、試験の全期間に亘って、バスラインの信号線Ａ０、Ａ２、Ａ４、Ａ６には‘Ｈ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７には‘Ｌ’レベルの電位を与える。
【００２２】
その状態で、試験制御信号Φを‘１’として、ＮＭＯＳトランジスタＭＮ１１を導通させ、スイッチ部１の一端Ｋ１に初期電位として接地電位ＶＳＳを設定する。
【００２３】
その後、試験制御信号Φを‘０’に変化させると、ＮＭＯＳトランジスタＭＮ１１は非導通となり、ＰＭＯＳトランジスタＭＰ１１は導通する。ＰＭＯＳトランジスタＭＰ１１が導通することにより、スイッチ部１の他端Ｋ２に試験電位として電源電位ＶＣＣが印加される。
【００２４】
このとき、バスラインＡ０〜Ａ７に短絡故障がなければ、スイッチ部１のＰＭＯＳトランジスタＭＰ１〜ＭＰ４は総て導通し、スイッチ部１の他端Ｋ２に印加された電位はスイッチ部１の一端Ｋ１に伝達され、スイッチ部１の一端Ｋ１の電位は、図２（ａ）に示すように上昇する。その後、ラッチ信号ΦＬを入力し、上昇したスイッチ部１の一端Ｋ１の電位をラッチ回路２１でラッチする。したがって、このときの短絡故障判定信号は‘Ｈ’レベルとなる。
【００２５】
一方、バスラインＡ０〜Ａ７に短絡故障があるときは、スイッチ部１のＰＭＯＳトランジスタＭＰ１〜ＭＰ４の少なくとも１つが非導通となり、スイッチ部１は非導通となる。また、試験制御信号Φが‘０’のときはＮＭＯＳトランジスタＭＮ１１も非導通となっているため、結局、スイッチ部１の一端Ｋ１はハイインピーダンス状態となり、初期電位をそのまま維持する。したがって、スイッチ部１の一端Ｋ１の電位は、図２（ｂ）に示すように‘Ｌ’レベルのままであり、ラッチ信号ΦＬ入力後のラッチ回路２１の出力である短絡故障判定信号は‘Ｌ’レベルとなる。
【００２６】
すなわち、故障検出回路１００から出力される短絡故障判定信号が‘Ｈ’レベルであるときは、故障検出回路１００がバスラインＡ０〜Ａ７の短絡故障を「非検出」と判定したことを意味し、短絡故障判定信号が‘Ｌ’レベルであるときは、故障検出回路１００がバスラインＡ０〜Ａ７の短絡故障を「検出」と判定したことを意味する。
【００２７】
上述したように、本実施例の故障検出回路１００によりバスラインＡ０〜Ａ７に短絡故障があるかどうかの検出を行うことができるが、短絡故障を検出したときは、さらに、故障検出回路１００を使用して、その故障箇所の特定を行うこともできる。
【００２８】
図３を用いて、故障検出回路１００によりバスラインの短絡故障箇所の特定を行う方法について説明する。
【００２９】
バスラインＡ０〜Ａ７の短絡故障箇所の特定を行うときは、試験制御信号Φの‘１’、‘０’を繰り返し変化させる。いま、その‘１’、‘０’の１周期の期間を順次ｔ１、ｔ２、ｔ３、ｔ４とする。
【００３０】
そして、この各期間で、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のゲートに接続されている信号線に隣接する信号線Ａ０、Ａ２、Ａ４、Ａ６の電位を１つずつ‘Ｌ’レベルにする。
【００３１】
すなわち、期間ｔ１では信号線Ａ０の電位を‘Ｌ’レベルにし、期間ｔ２では信号線Ａ２の電位を‘Ｌ’レベルにし、期間ｔ３では信号線Ａ４の電位を‘Ｌ’レベルにし、期間ｔ４では信号線Ａ６の電位を‘Ｌ’レベルにする。
【００３２】
これにより、信号線Ａ０、Ａ２、Ａ４、Ａ６のいずれかの信号線と、それに隣接する信号線との間に短絡故障があっても、その信号線を‘Ｌ’レベルにしている期間は、その信号線に隣接している信号線が中間電位になることはなく、‘Ｌ’レベルになる。したがって、その期間は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のゲートに接続されている信号線Ａ１、Ａ３、Ａ５、Ａ７が総て‘Ｌ’レベルとなり、その期間だけ、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４は総て導通する。その結果、その期間だけ、短絡故障判定信号が‘Ｈ’となる。
【００３３】
このことは、短絡故障判定部２の判定が、短絡故障「検出」から短絡故障「非検出」へ、変化したことを意味する。
【００３４】
このことから、逆に、信号線Ａ０、Ａ２、Ａ４、Ａ６のうち、短絡故障判定信号が‘Ｈ’となったときに‘Ｌ’レベルに変化させた信号線に短絡故障が発生していることがわかる。
【００３５】
例えば、図３の例では、期間ｔ２で、信号線Ａ２を‘Ｌ’レベルに変化させたときに、短絡故障判定信号が‘Ｈ’となっている。このことより、短絡故障の発生箇所は、信号線Ａ２と隣接の信号線との間であると、特定できる。
【００３６】
このように、本実施例の故障検出回路１００を用いて、上述の方法により、短絡故障の発生箇所を特定することができる。
【００３７】
ところで、バスラインＡ０〜Ａ７の異なる電位レベルの隣接信号線間で短絡故障が発生したときの中間電位が低めのときは、スイッチ部１のＭＰ１〜ＭＰ４が非導通になりにくいことが考えられる。そこで、このような場合でも短絡故障を捕捉できるように、スイッチ部１と相補的な動作をするＮＭＯＳトランジスタを用いたスイッチ部を備えた別の構成の実施例を次に示す。
【００３８】
図４は、本実施例の別の構成の故障検出回路１００Ａの回路構成の例を示す回路図である。
【００３９】
図４に示す故障検出回路１００Ａは、図１に示した故障検出回路１００にＮＭＯＳトランジスタで構成されるスイッチ部１Ａを追加し、図１の短絡故障判定部２を短絡故障判定部２Ａに変更したものである。
【００４０】
スイッチ部１Ａは、信号線Ａ０、Ａ２、Ａ４、Ａ６にそれぞれのゲート電極が接続されたＮＭＯＳトランジスタＭＮ１〜ＭＮ４を直列に接続してなる。
【００４１】
短絡故障判定部２Ａは、スイッチ部１Ａの一端Ｓ１に、短絡故障試験の開始前に初期電位を設定する初期電位設定手段としてのＰＭＯＳトランジスタＭＰ２１と、スイッチ部１Ａの他端Ｓ２に、短絡故障試験の開始後に初期電位とは異なる試験電位を印加する試験電位印加手段としてのＮＭＯＳトランジスタＭＮ２１と、短絡故障試験の開始から所定の時間経過後のスイッチ部１Ａの一端Ｓ１の電位レベルをそのゲート容量（非図示）に保持するＰＭＯＳトランジスタＭＰ３１と、を図１の短絡故障判定部２に追加したものである。
【００４２】
ＰＭＯＳトランジスタＭＰ２１は、試験制御信号Φの反転信号である試験制御信号ΦＢによりその導通が制御され、ΦＢ＝０であるときに、スイッチ部１Ａの一端Ｓ１に初期電位として電源電位ＶＣＣを設定する。
【００４３】
ＮＭＯＳトランジスタＭＮ２１は、試験制御信号ΦＢによりその導通が制御され、ΦＢ＝１であるときに、スイッチ部１Ａの他端Ｓ２に試験電位として接地電位ＶＳＳを印加する。
【００４４】
ＰＭＯＳトランジスタＭＰ３１は、ＰＭＯＳトランジスタＭＰ１１とスイッチ部１の他端Ｋ２との間に直列に接続され、保持したスイッチ部１Ａの一端Ｓ１の電位レベルに従って、スイッチ部１の他端Ｋ２への試験電位ＶＣＣの印加を制御する。
【００４５】
図５に、故障検出回路１００Ａの動作の様子を示す。
【００４６】
故障検出回路１００Ａによる短絡故障試験を行なうときも、試験の全期間に亘って、バスラインの信号線Ａ０、Ａ２、Ａ４、Ａ６には‘Ｈ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７には‘Ｌ’レベルの電位を与える。
【００４７】
その状態で、試験制御信号ΦＢ＝‘０’として、ＰＭＯＳトランジスタＭＰ２１を導通させてスイッチ部１Ａの一端Ｓ１に初期電位として電源電位ＶＣＣを設定し、試験制御信号Φ＝‘１’として、ＮＭＯＳトランジスタＭＮ１１を導通させてスイッチ部１の一端Ｋ１に初期電位として接地電位ＶＳＳを設定する。
【００４８】
このとき、スイッチ部１Ａの一端Ｓ１の電位が電源電位ＶＣＣであるのでＭＯＳトランジスタＭＰ３１は非導通である。
【００４９】
その後、試験制御信号ΦＢを‘１’に変化させると、ＰＭＯＳトランジスタＭＰ２１は非導通となり、ＮＭＯＳトランジスタＭＮ２１は導通する。ＮＭＯＳトランジスタＭＮ２１１が導通することにより、スイッチ部１Ａの他端Ｓ２に試験電位として接地電位ＶＳＳが印加される。
【００５０】
このとき、バスラインＡ０〜Ａ７に短絡故障がなければ、スイッチ部１ＡのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は総て導通し、スイッチ部１Ａの他端Ｓ２に印加された電位はスイッチ部１Ａの一端Ｓ１に伝達され、スイッチ部１Ａの一端Ｓ１の電位は、図５（ａ）に示すように下降する。
【００５１】
スイッチ部１Ａの一端Ｓ１の電位が下降すると、ＭＯＳトランジスタＭＰ３１は導通するようになる。
【００５２】
また、試験制御信号ΦＢを‘１’に変化させたときに、同時に、試験制御信号Φが‘０’に変化し、ＮＭＯＳトランジスタＭＮ１１が非導通となり、ＰＭＯＳトランジスタＭＰ１１が導通している。
【００５３】
したがって、スイッチ部１Ａの一端Ｓ１の電位が下降すると、電源電位ＶＣＣに直列に接続されるＰＭＯＳトランジスタＭＰ１１およびＰＭＯＳトランジスタＭＰ３１が、ともに導通することになり、スイッチ部１の他端Ｋ２に試験電位として電源電位ＶＣＣが印加される。
【００５４】
このとき、バスラインＡ０〜Ａ７に短絡故障がなければ、スイッチ部１のＰＭＯＳトランジスタＭＰ１〜ＭＰ４は総て導通し、スイッチ部１の他端Ｋ２に印加された電位はスイッチ部１の一端Ｋ１に伝達され、スイッチ部１の一端Ｋ１の電位は、図５（ａ）に示すように上昇する。その後、ラッチ信号ΦＬを入力し、上昇したスイッチ部１の一端Ｋ１の電位をラッチ回路２１でラッチする。したがって、このときの短絡故障判定信号は‘Ｈ’レベルとなる。
【００５５】
一方、バスラインＡ０〜Ａ７に短絡故障があるときは、スイッチ部１ＡのＮＭＯＳトランジスタＭＮ１〜ＭＮ４の少なくとも１つが非導通となり、スイッチ部１Ａは非導通となる。また、試験制御信号ΦＢが‘１’のときはＰＭＯＳトランジスタＭＰ２１も非導通となっているため、結局、スイッチ部１Ａの一端Ｓ１はハイインピーダンス状態となり、ＰＭＯＳトランジスタＭＰ２１のゲート容量は初期電位をそのまま維持する。したがって、スイッチ部１Ａの一端Ｓ１の電位は、図５（ｂ）に示すように‘Ｈ’レベルのままである。ラッチ信号ΦＬ入力後のラッチ回路２１の出力である短絡故障判定信号は‘Ｌ’レベルとなる。
【００５６】
スイッチ部１Ａの一端Ｓ１の電位が‘Ｈ’レベルのままであるので、ＭＯＳトランジスタＭＰ３１は非導通のままである。したがって、この場合、スイッチ部１の他端Ｋ２へは、試験電位の電源電位ＶＣＣが伝達されない。そのため、スイッチ部１の一端Ｋ１の電位は、図５（ｂ）に示すように‘Ｌ’レベルのままであり、ラッチ信号ΦＬ入力後のラッチ回路２１の出力である短絡故障判定信号は‘Ｌ’レベルとなる。
【００５７】
すなわち、故障検出回路１００と同様、故障検出回路１００Ａから出力される短絡故障判定信号が‘Ｈ’レベルであるときは、故障検出回路１００がバスラインＡ０〜Ａ７の短絡故障を「非検出」と判定したことを意味し、短絡故障判定信号が‘Ｌ’レベルであるときは、故障検出回路１００がバスラインＡ０〜Ａ７の短絡故障を「検出」と判定したことを意味する。
【００５８】
次に、図６を用いて、故障検出回路１００Ａによりバスラインの短絡故障箇所の特定を行う方法について説明する。
【００５９】
故障検出回路１００Ａを用いる場合も、故障検出回路１００を用いる場合と同様、試験制御信号Φの‘１’、‘０’を繰り返し変化させる。いま、その１周期の期間を順次ｔ１、ｔ２、ｔ３、・・・、ｔ７とする。
【００６０】
そして、この各期間の試験電位印加期間において、信号線Ａ０、Ａ２、Ａ４、Ａ６の電位を１つずつ隣接する信号線とともに同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げるように変化させる。
【００６１】
すなわち、期間ｔ１では信号線Ａ０と信号線Ａ１の電位を同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ２では信号線Ａ２と信号線Ａ１の電位を‘同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ３では信号線Ａ２と信号線Ａ３の電位を‘同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ４では信号線Ａ４と信号線Ａ３の電位を‘同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ５では信号線Ａ４と信号線Ａ５の電位を同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ６では信号線Ａ６と信号線Ａ５の電位を‘同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。期間ｔ７では信号線Ａ６と信号線Ａ７の電位を‘同時に‘Ｈ’レベルに上げた後、同時に‘Ｌ’レベルに下げる。
【００６２】
これにより、信号線Ａ０、Ａ２、Ａ４、Ａ６のいずれかの信号線と、それに隣接する信号線との間に短絡故障があっても、その信号線を同じレベルにしている期間は、その信号線に隣接している信号線が中間電位になることはない。すなわち、信号線Ａ０、Ａ２、Ａ４、Ａ６のいずれかの信号線と、それに隣接する信号線を同時に‘Ｈ’レベルにすると、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４が総て導通し、スイッチ部１Ａの一端Ｓ１の電位が‘Ｌ’レベルに保持される。その後、これらの信号線を同時に‘Ｌ’レベルにすると、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が総て導通する。その結果、短絡故障判定信号が‘Ｈ’となる。
【００６３】
このことは、短絡故障判定部２の判定が、短絡故障「検出」から短絡故障「非検出」へ、変化したことを意味する。
【００６４】
このことから、逆に、信号線Ａ０、Ａ２、Ａ４、Ａ６のうち、短絡故障判定信号が‘Ｈ’となったときに同時にレベルを変化させた隣接信号線との間に短絡故障が発生していることがわかる。
【００６５】
例えば、図６の例では、期間ｔ２で、信号線Ａ２と信号線Ａ１のレベルを同時に変化させたときに、短絡故障判定信号が‘Ｈ’となっている。このことより、短絡故障の発生箇所は、信号線Ａ２と隣接の信号線Ａ１との間であると、特定できる。
【００６６】
このように、本実施例の故障検出回路１００Ａを用いて、上述の方法により、短絡故障の発生箇所を特定することができる。
【００６７】
このような本実施例によれば、隣接して配線されたバスラインの１本おきの信号線にそれぞれのゲート電極が接続されたＭＯＳトランジスタを直列に接続してなるスイッチ部を用いて、バスラインの状態を直接観測しているので、バスラインの短絡故障の検出を確実に行うことができる。
【００６８】
また、バスラインの隣接する信号線を順次同レベルに変化させて試験することにより、短絡故障の発生箇所の特定を行うことができる。
【実施例２】
【００６９】
図７は、本発明の実施例２に係る故障検出回路の構成の例を示す回路図である。
【００７０】
本実施例の故障検出回路２００の基本的な構成は、図１に示した実施例１の故障検出回路１００と同じである。そこで、図７において、図１に示した回路構成要素と同等の機能を有する要素には図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００７１】
本実施例の故障検出回路２００が実施例１の故障検出回路１００と異なる点は、故障検出回路１００のスイッチ部１の代わりに、端子Ｋ１と端子Ｋ２の間にＰＭＯＳトランジスタＭＰ１〜ＭＰ４が並列に接続される点である。
【００７２】
本実施例のスイッチ部１０のＰＭＯＳトランジスタＭＰ１〜ＭＰ４は、ゲート電極に接続された信号線が隣接の信号線と短絡し、そのゲート電圧が‘Ｌ’レベルと‘Ｈ’レベルの中間電位となったときに導通するものとする。
【００７３】
そこで、本実施例では、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のゲート電極が接続された信号線Ａ１、Ａ３、Ａ５、Ａ７にＰＭＯＳトランジスタＭＰ１〜ＭＰ４を非導通とする‘Ｈ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７に隣接する信号線Ａ０、Ａ２、Ａ４、Ａ６に‘Ｌ’レベルの電位を与える。
【００７４】
本実施例の短絡故障判定部２は、バスラインＡ０〜Ａ７の信号レベルを上述のレベルに設定したときにスイッチ部１０が導通していることを検出したとき、バスラインＡ０〜Ａ７に短絡故障が発生していると判定する。
【００７５】
図８に、故障検出回路２００の動作の様子を示す。
【００７６】
故障検出回路２００による短絡故障試験を行なうときは、試験の全期間に亘って、バスラインの信号線Ａ０、Ａ２、Ａ４、Ａ６には‘Ｌ’レベルの電位を与え、信号線Ａ１、Ａ３、Ａ５、Ａ７には‘Ｈ’レベルの電位を与える。
【００７７】
その状態で、試験制御信号Φ＝‘１’として、ＮＭＯＳトランジスタＭＮ１１を導通させ、スイッチ部１の一端Ｋ１に初期電位として接地電位ＶＳＳを設定する。
【００７８】
その後、試験制御信号Φを‘０’に変化させると、ＮＭＯＳトランジスタＭＮ１１は非導通となり、ＰＭＯＳトランジスタＭＰ１１は導通する。ＰＭＯＳトランジスタＭＰ１１が導通することにより、スイッチ部１の他端Ｋ２に試験電位として電源電位ＶＣＣが印加される。
【００７９】
このとき、バスラインＡ０〜Ａ７に短絡故障がなければ、スイッチ部１のＰＭＯＳトランジスタＭＰ１〜ＭＰ４は総て非導通であり、スイッチ部１０は非導通となる。また、試験制御信号Φが‘０’のときはＮＭＯＳトランジスタＭＮ１１も非導通となっているため、結局、スイッチ部１０の一端Ｋ１はハイインピーダンス状態となり、初期電位をそのまま維持する。したがって、スイッチ部１０の一端Ｋ１の電位は、図８（ａ）に示すように‘Ｌ’レベルのままであり、ラッチ信号ΦＬ入力後のラッチ回路２１の出力である短絡故障判定信号は‘Ｌ’レベルとなる。
【００８０】
一方、バスラインＡ０〜Ａ７に短絡故障があるときは、スイッチ部１０のＰＭＯＳトランジスタＭＰ１〜ＭＰ４の少なくとも１つが導通し、スイッチ部１０の他端Ｋ２に印加された電位はスイッチ部１０の一端Ｋ１に伝達され、スイッチ部１０の一端Ｋ１の電位は、図８（ｂ）に示すように上昇する。その後、ラッチ信号ΦＬを入力し、上昇したスイッチ部１０の一端Ｋ１の電位をラッチ回路２１でラッチする。したがって、このときの短絡故障判定信号は‘Ｈ’レベルとなる。
【００８１】
すなわち、実施例１とは逆に、本実施例では、故障検出回路２００から出力される短絡故障判定信号が‘Ｌ’レベルであるときは、故障検出回路２００がバスラインＡ０〜Ａ７の短絡故障を「非検出」と判定したことを意味し、短絡故障判定信号が‘Ｈ’レベルであるときは、故障検出回路１００がバスラインＡ０〜Ａ７の短絡故障を「検出」と判定したことを意味する。
【００８２】
図９は、本実施例の別の構成の故障検出回路２００Ａの回路構成の例を示す回路図である。
【００８３】
図９に示す故障検出回路２００Ａは、図８に示した故障検出回路２００にＮＭＯＳトランジスタで構成されるスイッチ部１０Ａを追加し、図８の短絡故障判定部２を短絡故障判定部２Ｂに変更したものである。
【００８４】
スイッチ部１０Ａは、信号線Ａ０、Ａ２、Ａ４、Ａ６にそれぞれのゲート電極が接続されたＮＭＯＳトランジスタＭＮ１〜ＭＮ４を並列に接続してなる。
【００８５】
スイッチ部１０Ａの追加により、図４に示した故障検出回路１００Ａと同様、短絡故障の捕捉が、より確実になる。
【００８６】
本実施例の短絡故障判定部２Ｂには、スイッチ部１０Ａの一端Ｓ１にゲート電極が接続され、スイッチ部１０のＰＭＯＳトランジスタＭＰ１〜ＭＰ４に並列に接続されるＰＭＰＳトランジスタＭＰ３１が含まれる。このＭＰ３１のゲート容量（非図示）に、短絡故障試験の開始から所定の時間経過後のスイッチ部１０Ａの一端Ｓ１の電位レベルが保持される。
【００８７】
バスラインＡ０〜Ａ７に短絡故障がなければ、スイッチ部１０ＡのＮＭＯＳトランジスタＭＮ１〜ＭＮ４も総て非導通であり、スイッチ部１０Ａも非導通となる。そのため、スイッチ部１０Ａの一端Ｓ１に‘Ｈ’レベルが保持され、ＰＭＰＳトランジスタＭＰ３１も非導通となる。その結果、短絡故障判定信号は‘Ｌ’レベルとなる。
【００８８】
一方、バスラインＡ０〜Ａ７に短絡故障があるときは、スイッチ部１０ＡのＮＭＯＳトランジスタＭＮ１〜ＭＮ４の少なくとも１つが導通し、スイッチ部１０Ａの他端Ｓ２に印加された電位はスイッチ部１０Ａの一端Ｓ１に伝達され、スイッチ部１０Ａの一端Ｓ１の電位は下降する。そのため、ＰＭＰＳトランジスタＭＰ３１は導通し、その結果、短絡故障判定信号は‘Ｈ’レベルとなる。
【００８９】
このような本実施例によれば、隣接する信号線が短絡故障したときに発生する中間電位が高めであると想定されるときのバスラインの短絡故障の検出を行うことができる。
【実施例３】
【００９０】
本実施例では、実施例２の故障検出回路を用いて短絡故障が発生している信号線を特定できたときに、さらにその発生位置を推定する方法を示す。
【００９１】
図１０は、短絡故障の発生位置を推定するための、実施例２の故障検出回路２００Ａとバスラインの接続の例を示す回路図である。
【００９２】
本実施例では、２つの故障検出回路２００Ａ（故障検出回路Ｑ１およびＱ２）をバスラインの離れた位置に接続する。これにより、短絡故障発生位置とそれぞれの故障検出回路２００Ａの間には、その配線距離に応じた配線抵抗が生じる。そのため、短絡故障の発生した位置で発生した電位の変動は、その短絡故障発生位置からそれぞれの故障検出回路２００Ａまでの配線抵抗に応じた伝播遅延時間経過後に、それぞれの故障検出回路２００Ａに到達する。そこで、それぞれの故障検出回路２００Ａにおける伝播遅延時間を測定し、その比を求めることにより、短絡故障発生位置を推定することができる。
【００９３】
例えば、図１０に示すように、信号線Ａ０とＡ１の間に短絡故障が発生しており、その短絡故障位置から、故障検出回路Ｑ１までの距離がＬ１、故障検出回路Ｑ２までの距離がＬ２であったとすると、それぞれの伝播遅延時間Ｔ１、Ｔ２を求めることにより、その距離の比Ｌ２／Ｌ１が、Ｌ２／Ｌ１＝Ｔ２／Ｔ１として算出できる。
【００９４】
図１１に、図１０に示した故障検出回路Ｑ１の出力の短絡故障判定信号Ｈ１および故障検出回路Ｑ２の出力の短絡故障判定信号Ｈ２を観測して、伝播遅延時間Ｔ１、Ｔ２を求める方法を示す。
【００９５】
最初、試験制御信号Φを‘１’（ΦＢ＝‘０’）として、信号線Ａ０およびＡ１を‘Ｈ’レベルとしておき、試験制御信号Φを‘０’（ΦＢ＝‘１’）へ変化させた後、信号線Ａ０を‘Ｌ’に変化させる。これにより、短絡故障発生位置には、‘Ｈ’レベルから中間電位への電位の変化が生じる。この電位の変化が、故障検出回路Ｑ１、Ｑ２それぞれのＰＭＯＳトランジスタＭＰ１へ伝播し、ＰＭＯＳトランジスタＭＰ１は非導通状態から導通状態へと状態が変化する。
【００９６】
このＰＭＯＳトランジスタＭＰ１の状態の変化は、スイッチ部１０の１端Ｋ１へ伝播する。スイッチ部１０の１端Ｋ１の状態の変化は、ラッチ信号ΦＬの立ち上りで捕らえられ、短絡故障判定信号Ｈ１および短絡故障判定信号Ｈ２として出力される。
【００９７】
ラッチ信号ΦＬの立ち上り時刻は、当初、信号線Ａ０の‘１’から‘０’への変化時刻から十分な余裕を持って、後方へ設定しておく。ここで、ラッチ信号ΦＬの立ち上り時刻は、信号線Ａ０の‘１’から‘０’への変化時刻を起点として示す。
【００９８】
その後、スイッチ部１０の１端Ｋ１の状態の変化時刻を知るために、ラッチ信号ΦＬの立ち上りを徐々に前へ移動させながら、繰り返し、上述の試験を行なう。その結果、短絡故障判定信号Ｈ１の立ち上りが始まる限界のラッチ信号ΦＬの立ち上り時刻、および短絡故障判定信号Ｈ２の立ち上りが始まる限界のラッチ信号ΦＬの立ち上り時刻が判明する。
【００９９】
すなわち、このそれぞれの限界のラッチ信号ΦＬの立ち上り時刻が、故障発生位置から故障検出回路Ｑ１までの伝播遅延時間Ｔ１および故障検出回路Ｑ２までの伝播遅延時間Ｔ２に、それぞれ相当する。
【０１００】
このように、ラッチ信号ΦＬの立ち上りを徐々に前へ移動させながら繰り返し試験を行ない、短絡故障判定信号Ｈ１および短絡故障判定信号Ｈ２の変化を観測することにより、故障発生位置からそれぞれの故障検出回路２００Ａまでの伝播遅延時間を求めることができる。
【０１０１】
なお、ここでは、故障検出回路を２個使う例をとって説明を行ったが、使用する故障検出回路の数は２個に限るものではない。さらに多くの故障検出回路をバスラインに接続するようにしてもよい。使用する故障検出回路が多いほど、故障発生箇所の推定精度を向上させることが可能である。
【０１０２】
また、上述の説明では実施例２の故障検出回路を用いる例を示したが、実施例１の故障検出回路を用いるようにしてもよい。
【０１０３】
このような本実施例によれば、複数の故障検出回路を用いることによりバスラインの短絡故障の発生位置を推定することができる。これにより、短絡故障発生時の不良解析に要する時間を短くすることができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施例１に係る故障検出回路の構成の例を示す回路図。
【図２】図１に示す故障検出回路の動作を説明するための波形図。
【図３】図１に示す故障検出回路を用いてバスラインの故障箇所を特定する方法を説明するための波形図。
【図４】本発明の実施例１に係る故障検出回路の別の構成の例を示す回路図。
【図５】図４に示す故障検出回路の動作を説明するための波形図。
【図６】図４に示す故障検出回路を用いてバスラインの故障箇所を特定する方法を説明するための波形図。
【図７】本発明の実施例２に係る故障検出回路の構成の例を示す回路図。
【図８】図７に示す故障検出回路の動作を説明するための波形図。
【図９】本発明の実施例２に係る故障検出回路の別の構成の例を示す回路図。
【図１０】本発明の実施例３の回路接続例を示すブロック図。
【図１１】本発明の実施例３におけるバスラインの短絡故障発生位置の推定方法を説明するための波形図。
【符号の説明】
【０１０５】
１、１Ａ、１０、１０Ａ  スイッチ部
２、２Ａ、２Ｂ  短絡故障判定部
２１  ラッチ回路
１００、１００Ａ、２００、２００Ａ  故障検出回路
ＭＰ１〜ＭＰ４、ＭＰ１１、ＭＰ２１、ＭＰ３１  ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ４、ＭＮ１１、ＭＮ２１  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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