(57)【要約】      （修正有）【課題】Ｎ型ＦＥＴには引っ張り応力、Ｐ型ＦＥＴには圧縮応力を与えるＳＯＩ（シリコンオンインシュレータ）及びＨＯＴ（ハイブリッド配向技術）半導体装置上のＬＯＣＯＳ（選択酸化）及びその製造方法を提供する。【解決手段】  半導体装置は、絶縁層と、絶縁層上に配置された第１シリコン層と、絶縁層の上方で第１シリコン層内および第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、を含む。ＦＥＴは、第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する。【選択図】なし【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に配置された第１シリコン層と、
前記絶縁層の上方で前記第１シリコン層内および前記第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、
を具備し、
前記ＦＥＴは、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する、
半導体装置。
【請求項２】
前記絶縁層は酸化層である、請求項１の半導体装置。
【請求項３】
前記活性領域は、前記第１シリコン層内に埋め込まれたトレンチ分離層によって相対する第３、第４の側において区切られる、請求項１の半導体装置。
【請求項４】
前記ＦＥＴはＰ型ＦＥＴ（ＰＦＥＴ）である、請求項１の半導体装置。
【請求項５】
前記第１、第２酸化シリコン領域は、相対する第３、第４の側において前記活性領域まで達し且つ前記活性領域を区切る、請求項１の半導体装置。
【請求項６】
前記第１、第２酸化シリコン領域は、前記活性領域を完全に囲んでいる、請求項５の半導体装置。
【請求項７】
前記第１、第２酸化シリコン領域は、前記第１、第２酸化シリコン領域に長手方向にそって平行に形成された１対のスリットを有する、請求項５の半導体装置。
【請求項８】
第２シリコン層をさらに含み、前記酸化層は前記第１、第２シリコン層間に設けられる、請求項１の半導体装置。
【請求項９】
絶縁層と、
前記絶縁層上に配置された第１シリコン層と、
前記絶縁層の上方で前記第１シリコン層上に配置された導電層と、
前記第１シリコン層上の前記導電層の相対する第１、第２の側に配置された絶縁層と、
前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン層と、
を具備し、
前記第１、第２酸化シリコン層は、それぞれが連続的な領域であって、それぞれが前記導電層の下方に設けられていない部分を少なくとも含んでいる、
半導体装置。
【請求項１０】
前記導電層はポリシリコンである、請求項９の半導体装置。
【請求項１１】
前記絶縁層は酸化層である、請求項９の半導体装置。
【請求項１２】
前記第１、第２酸化領域は、物理的に相互につながっており、前記導電層の下方において広がっている、請求項９の半導体装置。
【請求項１３】
前記第１、第２酸化領域は、前記第１シリコン層の、その上に前記導電層が設けられる部分を完全に囲む、請求項１２の半導体装置。
【請求項１４】
第１シリコン層を設け、
前記第１シリコン層上に第１マスク層を形成し、
前記第１マスク層の第１、第２部分を除去して、前記第１シリコン層の第１、第２部分をそれぞれ露出させ、
前記第１シリコン層の前記第１、第２部分を酸化し、
前記酸化の後、前記第１マスク層の残っている部分を除去し、
前記第１シリコン層の前記第１、第２部分の間で且つこれらの上方でない部分に導電層を形成する、
ことを具備する半導体装置の製造方法。
【請求項１５】
電界効果型トランジスタ（ＦＥＴ）を形成することをさらに含み、
前記導電層は前記ＦＥＴのゲートであり、前記ＦＥＴのチャネルは前記第１シリコン層内に形成されている、
請求項１４の半導体装置の製造方法。
【請求項１６】
前記導電層を形成することは、
前記第１シリコン層の前記第１、第２の部分および前記第１シリコン層の前記第１、第２部分の間の領域上に第２マスク層を形成し、
前記第２マスク層の、前記第１シリコン層の前記第１、第２部分の間の領域の部分を除去し、
前記第１シリコン層上の前記第１シリコン層の第１、第２部分の間の領域に前記導電層を形成する、
ことを含む、請求項１４の半導体装置の製造方法。
【請求項１７】
前記導電層を形成することは、
前記第１シリコン層の前記第１、第２部分および前記第１シリコン層の前記第１、第２部分の間の領域上に前記導電層を形成し、
前記導電層の前記第１シリコン層の前記第１、第２部分の上方の部分を除去する、
ことを含む、請求項１４の半導体装置の製造方法。
【請求項１８】
前記第１マスク層は窒化シリコン層である、請求項１４の半導体装置の製造方法。
【請求項１９】
前記第１シリコン層は絶縁層上に配置され、前記絶縁層は第２シリコン層上に配置されており、
前記半導体装置の製造方法は、
前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、
前記トレンチ内にシリコンをエピタキシャル成長させ、
前記エピタキシャル成長させられた前記シリコンの露出された部分を酸化し、
前記第１シリコン層の前記第１、第２部分を酸化した後で前記導電層を形成する前に、前記第１シリコン層の前記第１、第２部分間に前記エピタキシャル成長させられたシリコンの上方を除いてマスク層を形成し、
前記マスク層が、前記第１シリコン層の前記第１、第２部分の上方に配置されている状態で前記エピタキシャル成長させられたシリコンの前記酸化された部分をエッチングする、
ことをさらに含む、請求項１４の半導体装置の製造方法。
【請求項２０】
前記第１シリコン層の前記第１、第２部分の間に第１電界効果型トランジスタを形成するとともに前記エピタキシャル成長させられたシリコン上に第２電界効果型トランジスタを形成することを含む、請求項１９の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩおよびＨＯＴ半導体装置上のＬＯＣＯＳおよびその製造方法に関する。
【背景技術】
【０００２】
半導体装置中の電界効果型トランジスタ（ＦＥＴ）は、しばしば、圧縮応力または引っ張り応力がＦＥＴのチャネルに印加されるように製造される。この応力は、適切な方向で印加されれば、ＦＥＴの性能を強化させることができる。Ｎ型ＦＥＴ（ＮＦＥＴ）は、適切な方向に向けられた引っ張り応力によって機能強化され、一方、Ｐ型ＦＥＴ（ＰＦＥＴ）は適切な方向に向けられた圧縮応力によって機能強化される。
【０００３】
従来は、応力は、シリコンゲルマニウムのような応力誘起材料をＦＥＴのチャネルの両側のシリコンに埋め込むことによって、または不純物を注入されたシリコン窒化層等の応力誘起膜をＦＥＴを覆うように形成することによって、生成される。これらの技術が用いられて、ＦＥＴチャネルに引っ張りまたは圧縮応力のいずれかを印加することができるのであるが、これらの技術を用いて印加できる応力の量には、実際上、限界がある。
【０００４】
さらに、これらの技術によって印加される応力は、常に、望まれるほど効率的にＦＥＴチャネルに印加されるわけではない。この応力は、しばしば弱められ、打ち消され、および／または半導体装置の他の領域へと分散する。
【発明の開示】
【０００５】
本明細書の開示の側面は、１つ以上の選択酸化（ＬＯＣＯＳ）領域を用いて、圧縮応力をＰ型電界効果型トランジスタ（ＰＦＥＴ）のチャネルに印加することに向けられている。しかしながら、これに代えて、ＬＯＣＯＳが用いられて、所望により、Ｎ型ＦＥＴのような他の回路要素に圧縮応力を印加してもよい。他の回路要素は、Ｎ型ＦＥＴに限られない。幾つかの実施形態では、１対のＬＯＣＯＳ領域が、ＰＦＥＴのゲートおよびチャネルの両側に形成される。別の実施形態では、１つ以上のＬＯＣＯＳ領域が、ＰＦＥＴのゲートおよびチャネルを、より完全にまたは完全に囲んでいる。ＬＯＣＯＳ領域に、１つ以上のスリットが、このスリットが無いと印加されることになるある方向を向いた圧縮応力を減少するかあるいは完全に打ち消すように、必要に応じて形成され得る。
【０００６】
本明細書の開示のさらなる側面は、圧縮応力を印加するだけでなくＦＥＴの活性領域を電気的に絶縁するためにＬＯＣＯＳ領域を用いることに向けられている。これは、シリコンオンインシュレータ（ＳＯＩ）ウェハまたはウェハの一部に対して用いると、特に役立つ。なぜなら、ＬＯＣＯＸ領域は、ＳＯＩウェハの埋め込み酸化膜（ＢＯＸ）に向って下に完全に伸び且つこれに達するからである。加えて、トレンチ分離（ＳＴＩ）層が用いられる場合、これがＦＥＴの活性領域を電気的に絶縁するのを補助する。例えば、１対のＬＯＣＯＳ領域がＦＥＴチャネルの相対する第１、第２の側に配置される場合、ＳＴＩ層は、第１、第２の側に直交するＦＥＴチャネルの相対する第３、第４の側に配置される。
【０００７】
本明細書の開示のさらなる側面は、ＬＯＣＯＳを用いて、純粋なＳＯＩ半導体装置およびハイブリッド配向技術（hybrid orientation technology,ＨＯＴ）バルクシリコン領域もが組み込まれたＳＯＩ半導体装置においてＦＥＴ活性領域を電気的に絶縁することおよび／またはＦＥＴチャネルに圧縮応力を印加することに向けられている。
【０００８】
本明細書の開示の、これらまたは別の側面は、以下の、発明を実施するための最良の形態を熟考することによって明らかとなるであろう。
【０００９】
本発明およびその利点は、以下の記載の添付の図面を考慮しながら参照することによって理解されるであろう。これらの図面において、同様の参照符号は同様の要素を指している。
【発明を実施するための最良の形態】
【００１０】
図１、図２は、Ｎ型電界効果型トランジスタ（Ｎ型ＦＥＴまたはＮＦＥＴ）およびＰ型ＦＥＴ（ＰＦＥＴ）を含んだ半導体装置の上面図およびＡ−Ａ’に沿って切り取られた側断面図である。従来と同じく、ＮＦＥＴは（ポリシリコン等の）導電性のゲート１０６およびゲート１０６の相対する側壁上に配置された絶縁性の側壁スペーサ１０７を含み、ＰＦＥＴも（ポリシリコン等の）導電性のゲート１０３およびゲート１０３の相対する側壁上に配置された絶縁性の側壁スペーサ１０４を含んでいる。ＮＦＥＴおよびＰＦＥＴは、それぞれ、それぞれのゲート１０６、１０３の直下に配置され且つゲート１０６、１０３によって制御されるチャネルを有している。ＮＦＥＴのチャネルは、シリコン層１０１内に形成されており、ＰＦＥＴのチャネルは、シリコン層１２０内に形成されている。
【００１１】
シリコン層１０１は、バルクシリコン層とみなされ、一方、シリコン層１２０はシリコンオンインシュレータ（ＳＯＩ）層とみなされる。ＳＯＩ層において、シリコン層１２０は、埋め込み酸化（ＢＯＸ）層のような絶縁層１０５上に配置され、絶縁層１０５は、さらに別のシリコン層１０２上に配置されている。１つ以上のさらなる層（図示せず）が、シリコン層１０１、１０２の下に配置されていてもよい。また、窒化シリコン（ＳｉＮ）層および／または層間絶縁体（ＩＬＤ）のような１つ以上のさらなる層（図示せず）がシリコン層１０１、１２０上に、さらに配置されていてもよい。
【００１２】
本例の構成のように、同じ半導体装置内に、ＦＥＴの１つのタイプをバルク領域内に配置し、ＦＥＴの別のタイプをＳＯＩ領域内に配置することが望ましいことがある。これは、ハイブリッド配向技術（ＨＯＴ）プロセスとして最近知られているものを実行することによって行なうことができる。ＨＯＴプロセスを簡単に説明すると、ＳＯＩウェハが設けられ、バルクシリコン領域がＳＯＩウェハ内に形成されたトレンチ内に成長させられる。これによって、バルク領域内のシリコンが、ＳＯＩウェハ内の上側のシリコン層の結晶配向と異なる結晶配向を持つことができる。この考え方を本例に適用すると、これは、シリコン層１０１がシリコン層１２０の結晶配向と異なる結晶配向を有し得ることを意味する。結晶配向がこのように異なることは、様々な理由から望ましいことがある。この理由には、必要に応じて同じ半導体ウェハ内のＦＥＴの異なるタイプに対して電子または正孔が移動し易くなることが含まれる。
【００１３】
ＮＦＥＴおよびＰＦＥＴは、相互に電気的に絶縁され、また、それぞれのシリコン層内の他の電子素子から電気的に絶縁されている。換言すれば、迷走電流がＮＦＥＴおよびＰＦＥＴへシリコン層１０１、１２０を介して流れ込んだり、ＮＦＥＴおよびＰＦＥＴからシリコン層１０１、１２０を介して流れ出たりすることを防止するのが望ましい。従来では、これを達成するために、絶縁性のトレンチ分離（ＳＴＩ）層が、下層のシリコン内に埋め込まれ、ＦＥＴの活性領域を完全に囲んでいる。本例では、これは、シリコン層１０１内にＳＴＩ層１３０を埋め込むことによって、ＮＦＥＴに対して行われる。
【００１４】
また、ＰＦＥＴのチャネルに圧縮応力を印加するのが好ましい。既に述べたように、このような圧縮応力は、ＰＦＥＴの性能を強化させる場合がある。選択酸化領域、すなわちＬＯＣＯＳ領域として知られる構造だけによって、ＳＯＩウェハ内において、分離機能と圧縮機能の両方を首尾よく行なうことができることが見出されている。本例では、２つのＬＯＣＯＳ領域１０８、１０９が、シリコン領域１２０内でＰＦＥＴのゲート１０３の２つの相対する側に形成され、ＬＯＣＯＳ領域１０８、１０９はＰＦＥＴの活性領域を区切っている。
【００１５】
ＬＯＣＯＳ領域は、圧縮性である。シリコンが酸化されると、この酸化されたシリコンの体積は増加する。よって、既存のシリコンの一部を酸化することによって、この酸化されたシリコン（すなわち、ＬＯＣＯＳ領域）は、全方向に向って広がろうとする。ＬＯＣＯＳ領域は、横方向には完全に広がることができないので、圧縮応力がＬＯＣＯＳ領域によって生成される。ＬＯＣＯＳ領域が、ゲートの両側（したがって、チャネルの両側）に配置されると、累積された圧縮応力がチャネルに印加される。この圧縮応力は、図２において、ＰＦＥＴのチャネルに向う矢印によって示されている。
【００１６】
ＬＯＣＯＳ領域は、絶縁性でもある。すなわち、ＬＯＣＯＳ領域を介して電流は実質的に流れない。本例では、ＬＯＣＯＳ領域１０８、１０９は、下方向に完全に広がって絶縁層１０５に物理的に接し、ＰＦＥＴの活性領域と、シリコン領域１２０の各ＬＯＣＯＳ領域１０８、１０９の反対側の部分と、の間にしっかりとした絶縁性の壁が形成される。よって、図１に示されるように、ＰＦＥＴの活性領域はＳＴＩ層１３０およびＬＯＣＯＳ領域１０８、１０９との協働によって完全に周囲を囲まれるとともに分離される。
【００１７】
ＬＯＣＯＳ領域１０８、１０９は、ＳＯＩ半導体装置を製造する際の様々な段階で構成することができる。例えば、図３に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成前に形成することができる。図３では、層３０１は窒化シリコン（ＳＩＮ）等のハードマスクである。または、図４に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成後で且つゲート１０３、１０６の形成前に形成することができる。または、図５に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート１０３、１０６の形成後で且つゲート側壁スペーサ１０４、１０７の形成前に形成することができる。または、図６に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート側壁スペーサ１０４、１０７の形成後に形成することができる。
【００１８】
また、ＬＯＣＯＳ領域１０８、１０９は、ＳＯＩ／ＨＯＴ併用半導体装置を製造する際の様々な段階で形成することができる。例えば、図７に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成前に形成することができる。または、図８に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成中に形成することができる。図８において、層８０１は、従来のＨＯＴ工程の一部として形成された酸化シリコンである。または、図９に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成後で且つＳＴＩ層１３０の形成前に形成することができる。または、図１０に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成後で且つゲート１０３、１０６の形成前に形成することができる。または、図１１に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート１０３、１０６の形成後で且つゲート側壁スペーサ１０４、１０７の形成前に形成することができる。または、図１２に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート側壁スペーサ１０４、１０７の形成後に形成することができる。
【００１９】
次に、図１１と整合している、製造工程中の様々な工程の例を、図１３乃至図１６について説明する。図１３に示されるように、ゲート１０３、１０６が、フォトレジストによってパターンを形成されたマスクを含んだリソグラフィー技術のような、従来のゲート形成工程を用いて、形成される。ゲート１０３、１０６は、ポリシリコンのような導電材料から構成することができる。次に、図１４に示されるように、ＳｉＮのようなハートマスク層１４０１が、ゲート１０３、１０６を含めてウェハを覆うように堆積される。次に、ハードマスク層１４０１は、リソグラフィー技術によってパターニングされて、開口１４０２、１４０３が形成される。図１５に示されるように、これらの開口１４０２、１４０３は、ＬＯＣＯＳ領域１０８、１０９が形成される位置である。ＬＯＣＯＳ領域１０８、１０９を形成するために、シリコン層１２０の、開口１４０２、１４０３によって露出された部分が酸化されるように、酸化が行なわれる。一方、シリコン層１２０のハードマスク層１４０１によって覆われている部分は、酸化工程から保護される。次に、ハードマスク１４０１が、異方性のＲＩＥによってエッチングされて、スペーサ１０７、１０４が形成される。結果得られる構造は、図１６に示されている。
【００２０】
次に、図８と整合していている、製造工程中の様々な工程の例を、図１７乃至図１９について説明する。ＳＯＩウェハ内に、下に向って本例ではシリコン層１０２まで達するトレンチを形成することによって、ＨＯＴ領域が形成される。次に、トレンチ側壁に、酸化膜のような絶縁スペーサが敷き詰められ、シリコン層１０２のトレンチの底において露出された部分上にシリコンがエピタキシャル成長させられてシリコン層１０１が形成される。シリコン層１０１は、トレンチを埋め込み、トレンチから溢れさえもする。次に、化学的機械研磨（ＣＭＰ）がトレンチの上方の余剰なシリコン層１０１に対して行われて、シリコン層１０１の上面がハードマスク層３０１の上面と実質的に同じ高さとされる。ＣＭＰ工程の結果は、図１７に示されている。
【００２１】
次に、図１８のように、ハードマスク３０１内に開口が形成され、シリコン層１２０の開口によって露出されている部分を酸化することによってＬＯＣＯＳ領域１０８、１０９が形成される。また、シリコン層１０１の上部が酸化されて、結果酸化シリコン層７０１が形成される。次に、フォトレジスト層１８０１が、半導体装置上に形成され、リソグラフィー技術を用いて酸化シリコン層７０１が覆われないようにパターニングされる。次に、酸化シリコン層７０１がウェットエッチングによって除去される。次に、フォトレジスト層１８０１およびハードマスク３０１が除去される。この結果、図１９に示されるように、シリコン層１０１の上面がシリコン層１２０の上面と実質的に同じ高さになる。
【００２２】
ここまで説明した例では、ＬＯＣＯＳ領域は、ＰＦＥＴの２つの相対する側のみに配置されている。しかしながら、変形がなされて、ＬＯＣＯＳ領域がＰＦＥＴのゲートの２つの側より多くの側に配置される。さらに、ＬＯＣＯＳ領域が完全にＰＦＥＴのゲートを囲んでいてもよい。
【００２３】
例えば、図２０乃至図２４のように、ＬＯＣＯＳ領域１０８、１０９は、物理的に相互につながっており、一体となってＰＦＥＴのゲート１０３を完全に囲んでいる。これには、ＰＦＥＴのゲート１０３の下方にまで広がっていることが含まれる。この例では、図に示されるように、平行なスリット２００１、２００２が、ＰＦＥＴのゲート１０３の両側のＬＯＣＯＳ領域に形成されている。スリット２００１、２００２は、（スリットがゲートの形成前に形成される場合は）ＰＦＥＴのゲート１０１の下方まで連続的に伸びていてもよいし、（スリットがゲートの形成後に形成される場合は）ＰＦＥＴのゲート１０３の端で終わっていてもよい。スリット２００１、２００２は、スリット２００１、２００２が無いと印加されることになるＹ方向（すなわち、図２０の上下方向）におけるあらゆる圧縮応力を減少するか、完全に打ち消し得る。同時に、圧縮応力は、Ｘ方向（すなわち、図２０の左右方向）においては維持されている。Ｙ方向におけるＰＦＥＴのチャネルへの（図２０に示されている）余剰の圧縮応力は、望ましくない。
【００２４】
スリット２００１、２００２は、例えば、ＬＯＣＯＳ領域１０８、１０９を形成し、次いでＬＯＣＯＳ領域の一部をスリットが形成されるように除去することによって、形成することができる。スリット２００１、２００２は、本例において、断面での形状が長方形で、長さ方向軸に沿って直線であるものとして示されているが、長方形や不規則な形状であってもよい。
【００２５】
このように、（単独でまたはＳＴＩ層と協働して）ＦＥＴ活性領域を電気的に分離し、また／またはＦＥＴのチャネルに適切な圧縮応力を印加するためのＬＯＣＯＳを含むように半導体装置を製造する方法に関する例を説明した。このことは、半導体装置がＨＯＴ領域を含んでいるか否かに関わらず、半導体装置のＳＯＩ領域において特に有用である。
【図面の簡単な説明】
【００２６】
【図１】ＬＯＣＯＳおよびＳＴＩの両方を用いてＰＦＥＴを分離する例示的な半導体装置の平面図。
【図２】図１のＡ−Ａ’に沿って切り取られた、図１の半導体装置の側断面図。
【図３】ＬＯＣＯＳ領域がＳＴＩの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図４】ＬＯＣＯＳ領域がＳＴＩの形成後で且つＦＥＴのゲートの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図５】ＬＯＣＯＳ領域がＦＥＴのゲートの形成後で且つゲートスペーサの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図６】ＬＯＣＯＳ領域がＦＥＴのゲートスペーサの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図７】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図８】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成中に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図９】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成後で且つＳＴＩの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１０】ＬＯＣＯＳ領域がＳＴＩの形成前で且つＦＥＴのゲートの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１１】ＬＯＣＯＳ領域がＦＥＴのゲートの形成後で且つゲートスペーサの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１２】ＬＯＣＯＳ領域がゲートスペーサの形成後に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１３】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１４】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１５】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１６】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１７】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図１８】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図１９】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図２０】ＬＯＣＯＳ領域がＰＦＥＴを囲み且つ望ましくない応力を減少するためのスリットによって変更を加えられた例示的な半導体装置の平面図。
【図２１】図２０のＡ−Ａ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２２】図２０のＢ−Ｂ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２３】図２０のＣ−Ｃ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２４】図２０のＤ−Ｄ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2007318125.tif 000025
【手続補正書】
【提出日】平成19年6月19日(2007.6.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に配置された第１シリコン層と、
前記絶縁層の上方で前記第１シリコン層内および前記第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、
を具備し、
前記ＦＥＴは、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する、
半導体装置。
【請求項２】
前記第１、第２酸化シリコン領域は、
相対する第３、第４の側において前記活性領域まで達し且つ前記活性領域を区切り、
前記第１、第２酸化シリコン領域に長手方向にそって平行に形成された１対のスリットを有する、
請求項１の半導体装置。
【請求項３】
絶縁層と、
前記絶縁層上に配置された第１シリコン層と、
前記絶縁層の上方で前記第１シリコン層上に配置された導電層と、
前記第１シリコン層上の前記導電層の相対する第１、第２の側に配置された絶縁層と、
前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン層と、
を具備し、
前記第１、第２酸化シリコン層は、それぞれが連続的な領域であって、それぞれが前記導電層の下方に設けられていない部分を少なくとも含んでいる、
半導体装置。
【請求項４】
第１シリコン層を設け、
前記第１シリコン層上に第１マスク層を形成し、
前記第１マスク層の第１、第２部分を除去して、前記第１シリコン層の第１、第２部分をそれぞれ露出させ、
前記第１シリコン層の前記第１、第２部分を酸化し、
前記酸化の後、前記第１マスク層の残っている部分を除去し、
前記第１シリコン層の前記第１、第２部分の間で且つこれらの上方でない部分に導電層を形成する、
ことを具備する半導体装置の製造方法。
【請求項５】
前記第１シリコン層は絶縁層上に配置され、前記絶縁層は第２シリコン層上に配置されており、
前記半導体装置の製造方法は、
前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、
前記トレンチ内にシリコンをエピタキシャル成長させ、
前記エピタキシャル成長させられた前記シリコンの露出された部分を酸化し、
前記第１シリコン層の前記第１、第２部分を酸化した後で前記導電層を形成する前に、前記第１シリコン層の前記第１、第２部分間に前記エピタキシャル成長させられたシリコンの上方を除いてマスク層を形成し、
前記マスク層が、前記第１シリコン層の前記第１、第２部分の上方に配置されている状態で前記エピタキシャル成長させられたシリコンの前記酸化された部分をエッチングする、
ことをさらに含む、請求項４の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩおよびＨＯＴ半導体装置上のＬＯＣＯＳおよびその製造方法に関する。
【背景技術】
【０００２】
半導体装置中の電界効果型トランジスタ（ＦＥＴ）は、しばしば、圧縮応力または引っ張り応力がＦＥＴのチャネルに印加されるように製造される。この応力は、適切な方向で印加されれば、ＦＥＴの性能を強化させることができる。Ｎ型ＦＥＴ（ＮＦＥＴ）は、適切な方向に向けられた引っ張り応力によって機能強化され、一方、Ｐ型ＦＥＴ（ＰＦＥＴ）は適切な方向に向けられた圧縮応力によって機能強化される。
【０００３】
従来は、応力は、シリコンゲルマニウムのような応力誘起材料をＦＥＴのチャネルの両側のシリコンに埋め込むことによって、または不純物を注入されたシリコン窒化層等の応力誘起膜をＦＥＴを覆うように形成することによって、生成される。これらの技術が用いられて、ＦＥＴチャネルに引っ張りまたは圧縮応力のいずれかを印加することができるのであるが、これらの技術を用いて印加できる応力の量には、実際上、限界がある。
【０００４】
さらに、これらの技術によって印加される応力は、常に、望まれるほど効率的にＦＥＴチャネルに印加されるわけではない。この応力は、しばしば弱められ、打ち消され、および／または半導体装置の他の領域へと分散する。
【発明の開示】
【０００５】
本発明の一態様による半導体装置は、絶縁層と、前記絶縁層上に配置された第１シリコン層と、前記絶縁層の上方で前記第１シリコン層内および前記第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、を具備し、前記ＦＥＴは、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する。
【０００６】
本発明の一態様による半導体装置は、絶縁層と、前記絶縁層上に配置された第１シリコン層と、前記絶縁層の上方で前記第１シリコン層上に配置された導電層と、前記第１シリコン層上の前記導電層の相対する第１、第２の側に配置された絶縁層と、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン層と、を具備し、前記第１、第２酸化シリコン層は、それぞれが連続的な領域であって、それぞれが前記導電層の下方に設けられていない部分を少なくとも含んでいる。
【０００７】
本発明の一態様による半導体装置の製造方法は、第１シリコン層を設け、前記第１シリコン層上に第１マスク層を形成し、前記第１マスク層の第１、第２部分を除去して、前記第１シリコン層の第１、第２部分をそれぞれ露出させ、前記第１シリコン層の前記第１、第２部分を酸化し、前記酸化の後、前記第１マスク層の残っている部分を除去し、前記第１シリコン層の前記第１、第２部分の間で且つこれらの上方でない部分に導電層を形成する、ことを具備する。
【発明を実施するための最良の形態】
【０００８】
本明細書の開示の側面は、１つ以上の選択酸化（ＬＯＣＯＳ）領域を用いて、圧縮応力をＰ型電界効果型トランジスタ（ＰＦＥＴ）のチャネルに印加することに向けられている。しかしながら、これに代えて、ＬＯＣＯＳが用いられて、所望により、Ｎ型ＦＥＴのような他の回路要素に圧縮応力を印加してもよい。他の回路要素は、Ｎ型ＦＥＴに限られない。幾つかの実施形態では、１対のＬＯＣＯＳ領域が、ＰＦＥＴのゲートおよびチャネルの両側に形成される。別の実施形態では、１つ以上のＬＯＣＯＳ領域が、ＰＦＥＴのゲートおよびチャネルを、より完全にまたは完全に囲んでいる。ＬＯＣＯＳ領域に、１つ以上のスリットが、このスリットが無いと印加されることになるある方向を向いた圧縮応力を減少するかあるいは完全に打ち消すように、必要に応じて形成され得る。
【０００９】
本明細書の開示のさらなる側面は、圧縮応力を印加するだけでなくＦＥＴの活性領域を電気的に絶縁するためにＬＯＣＯＳ領域を用いることに向けられている。これは、シリコンオンインシュレータ（ＳＯＩ）ウェハまたはウェハの一部に対して用いると、特に役立つ。なぜなら、ＬＯＣＯＸ領域は、ＳＯＩウェハの埋め込み酸化膜（ＢＯＸ）に向って下に完全に伸び且つこれに達するからである。加えて、トレンチ分離（ＳＴＩ）層が用いられる場合、これがＦＥＴの活性領域を電気的に絶縁するのを補助する。例えば、１対のＬＯＣＯＳ領域がＦＥＴチャネルの相対する第１、第２の側に配置される場合、ＳＴＩ層は、第１、第２の側に直交するＦＥＴチャネルの相対する第３、第４の側に配置される。
【００１０】
本明細書の開示のさらなる側面は、ＬＯＣＯＳを用いて、純粋なＳＯＩ半導体装置およびハイブリッド配向技術（hybrid orientation technology,ＨＯＴ）バルクシリコン領域もが組み込まれたＳＯＩ半導体装置においてＦＥＴ活性領域を電気的に絶縁することおよび／またはＦＥＴチャネルに圧縮応力を印加することに向けられている。
【００１１】
本明細書の開示の、これらまたは別の側面は、以下の、発明を実施するための最良の形態を熟考することによって明らかとなるであろう。
【００１２】
本発明およびその利点は、以下の記載の添付の図面を考慮しながら参照することによって理解されるであろう。これらの図面において、同様の参照符号は同様の要素を指している。
【００１３】
図１、図２は、Ｎ型電界効果型トランジスタ（Ｎ型ＦＥＴまたはＮＦＥＴ）およびＰ型ＦＥＴ（ＰＦＥＴ）を含んだ半導体装置の上面図およびＡ−Ａ’に沿って切り取られた側断面図である。従来と同じく、ＮＦＥＴは（ポリシリコン等の）導電性のゲート１０６およびゲート１０６の相対する側壁上に配置された絶縁性の側壁スペーサ１０７を含み、ＰＦＥＴも（ポリシリコン等の）導電性のゲート１０３およびゲート１０３の相対する側壁上に配置された絶縁性の側壁スペーサ１０４を含んでいる。ＮＦＥＴおよびＰＦＥＴは、それぞれ、それぞれのゲート１０６、１０３の直下に配置され且つゲート１０６、１０３によって制御されるチャネルを有している。ＮＦＥＴのチャネルは、シリコン層１０１内に形成されており、ＰＦＥＴのチャネルは、シリコン層１２０内に形成されている。
【００１４】
シリコン層１０１は、バルクシリコン層とみなされ、一方、シリコン層１２０はシリコンオンインシュレータ（ＳＯＩ）層とみなされる。ＳＯＩ層において、シリコン層１２０は、埋め込み酸化（ＢＯＸ）層のような絶縁層１０５上に配置され、絶縁層１０５は、さらに別のシリコン層１０２上に配置されている。１つ以上のさらなる層（図示せず）が、シリコン層１０１、１０２の下に配置されていてもよい。また、窒化シリコン（ＳｉＮ）層および／または層間絶縁体（ＩＬＤ）のような１つ以上のさらなる層（図示せず）がシリコン層１０１、１２０上に、さらに配置されていてもよい。
【００１５】
本例の構成のように、同じ半導体装置内に、ＦＥＴの１つのタイプをバルク領域内に配置し、ＦＥＴの別のタイプをＳＯＩ領域内に配置することが望ましいことがある。これは、ハイブリッド配向技術（ＨＯＴ）プロセスとして最近知られているものを実行することによって行なうことができる。ＨＯＴプロセスを簡単に説明すると、ＳＯＩウェハが設けられ、バルクシリコン領域がＳＯＩウェハ内に形成されたトレンチ内に成長させられる。これによって、バルク領域内のシリコンが、ＳＯＩウェハ内の上側のシリコン層の結晶配向と異なる結晶配向を持つことができる。この考え方を本例に適用すると、これは、シリコン層１０１がシリコン層１２０の結晶配向と異なる結晶配向を有し得ることを意味する。結晶配向がこのように異なることは、様々な理由から望ましいことがある。この理由には、必要に応じて同じ半導体ウェハ内のＦＥＴの異なるタイプに対して電子または正孔が移動し易くなることが含まれる。
【００１６】
ＮＦＥＴおよびＰＦＥＴは、相互に電気的に絶縁され、また、それぞれのシリコン層内の他の電子素子から電気的に絶縁されている。換言すれば、迷走電流がＮＦＥＴおよびＰＦＥＴへシリコン層１０１、１２０を介して流れ込んだり、ＮＦＥＴおよびＰＦＥＴからシリコン層１０１、１２０を介して流れ出たりすることを防止するのが望ましい。従来では、これを達成するために、絶縁性のトレンチ分離（ＳＴＩ）層が、下層のシリコン内に埋め込まれ、ＦＥＴの活性領域を完全に囲んでいる。本例では、これは、シリコン層１０１内にＳＴＩ層１３０を埋め込むことによって、ＮＦＥＴに対して行われる。
【００１７】
また、ＰＦＥＴのチャネルに圧縮応力を印加するのが好ましい。既に述べたように、このような圧縮応力は、ＰＦＥＴの性能を強化させる場合がある。選択酸化領域、すなわちＬＯＣＯＳ領域として知られる構造だけによって、ＳＯＩウェハ内において、分離機能と圧縮機能の両方を首尾よく行なうことができることが見出されている。本例では、２つのＬＯＣＯＳ領域１０８、１０９が、シリコン領域１２０内でＰＦＥＴのゲート１０３の２つの相対する側に形成され、ＬＯＣＯＳ領域１０８、１０９はＰＦＥＴの活性領域を区切っている。
【００１８】
ＬＯＣＯＳ領域は、圧縮性である。シリコンが酸化されると、この酸化されたシリコンの体積は増加する。よって、既存のシリコンの一部を酸化することによって、この酸化されたシリコン（すなわち、ＬＯＣＯＳ領域）は、全方向に向って広がろうとする。ＬＯＣＯＳ領域は、横方向には完全に広がることができないので、圧縮応力がＬＯＣＯＳ領域によって生成される。ＬＯＣＯＳ領域が、ゲートの両側（したがって、チャネルの両側）に配置されると、累積された圧縮応力がチャネルに印加される。この圧縮応力は、図２において、ＰＦＥＴのチャネルに向う矢印によって示されている。
【００１９】
ＬＯＣＯＳ領域は、絶縁性でもある。すなわち、ＬＯＣＯＳ領域を介して電流は実質的に流れない。本例では、ＬＯＣＯＳ領域１０８、１０９は、下方向に完全に広がって絶縁層１０５に物理的に接し、ＰＦＥＴの活性領域と、シリコン領域１２０の各ＬＯＣＯＳ領域１０８、１０９の反対側の部分と、の間にしっかりとした絶縁性の壁が形成される。よって、図１に示されるように、ＰＦＥＴの活性領域はＳＴＩ層１３０およびＬＯＣＯＳ領域１０８、１０９との協働によって完全に周囲を囲まれるとともに分離される。
【００２０】
ＬＯＣＯＳ領域１０８、１０９は、ＳＯＩ半導体装置を製造する際の様々な段階で構成することができる。例えば、図３に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成前に形成することができる。図３では、層３０１は窒化シリコン（ＳＩＮ）等のハードマスクである。または、図４に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成後で且つゲート１０３、１０６の形成前に形成することができる。または、図５に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート１０３、１０６の形成後で且つゲート側壁スペーサ１０４、１０７の形成前に形成することができる。または、図６に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート側壁スペーサ１０４、１０７の形成後に形成することができる。
【００２１】
また、ＬＯＣＯＳ領域１０８、１０９は、ＳＯＩ／ＨＯＴ併用半導体装置を製造する際の様々な段階で形成することができる。例えば、図７に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成前に形成することができる。または、図８に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成中に形成することができる。図８において、層８０１は、従来のＨＯＴ工程の一部として形成された酸化シリコンである。または、図９に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＨＯＴ領域の形成後で且つＳＴＩ層１３０の形成前に形成することができる。または、図１０に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ＳＴＩ層１３０の形成後で且つゲート１０３、１０６の形成前に形成することができる。または、図１１に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート１０３、１０６の形成後で且つゲート側壁スペーサ１０４、１０７の形成前に形成することができる。または、図１２に示されるように、ＬＯＣＯＳ領域１０８、１０９は、ゲート側壁スペーサ１０４、１０７の形成後に形成することができる。
【００２２】
次に、図１１と整合している、製造工程中の様々な工程の例を、図１３乃至図１６について説明する。図１３に示されるように、ゲート１０３、１０６が、フォトレジストによってパターンを形成されたマスクを含んだリソグラフィー技術のような、従来のゲート形成工程を用いて、形成される。ゲート１０３、１０６は、ポリシリコンのような導電材料から構成することができる。次に、図１４に示されるように、ＳｉＮのようなハートマスク層１４０１が、ゲート１０３、１０６を含めてウェハを覆うように堆積される。次に、ハードマスク層１４０１は、リソグラフィー技術によってパターニングされて、開口１４０２、１４０３が形成される。図１５に示されるように、これらの開口１４０２、１４０３は、ＬＯＣＯＳ領域１０８、１０９が形成される位置である。ＬＯＣＯＳ領域１０８、１０９を形成するために、シリコン層１２０の、開口１４０２、１４０３によって露出された部分が酸化されるように、酸化が行なわれる。一方、シリコン層１２０のハードマスク層１４０１によって覆われている部分は、酸化工程から保護される。次に、ハードマスク１４０１が、異方性のＲＩＥによってエッチングされて、スペーサ１０７、１０４が形成される。結果得られる構造は、図１６に示されている。
【００２３】
次に、図８と整合していている、製造工程中の様々な工程の例を、図１７乃至図１９について説明する。ＳＯＩウェハ内に、下に向って本例ではシリコン層１０２まで達するトレンチを形成することによって、ＨＯＴ領域が形成される。次に、トレンチ側壁に、酸化膜のような絶縁スペーサが敷き詰められ、シリコン層１０２のトレンチの底において露出された部分上にシリコンがエピタキシャル成長させられてシリコン層１０１が形成される。シリコン層１０１は、トレンチを埋め込み、トレンチから溢れさえもする。次に、化学的機械研磨（ＣＭＰ）がトレンチの上方の余剰なシリコン層１０１に対して行われて、シリコン層１０１の上面がハードマスク層３０１の上面と実質的に同じ高さとされる。ＣＭＰ工程の結果は、図１７に示されている。
【００２４】
次に、図１８のように、ハードマスク３０１内に開口が形成され、シリコン層１２０の開口によって露出されている部分を酸化することによってＬＯＣＯＳ領域１０８、１０９が形成される。また、シリコン層１０１の上部が酸化されて、結果酸化シリコン層７０１が形成される。次に、フォトレジスト層１８０１が、半導体装置上に形成され、リソグラフィー技術を用いて酸化シリコン層７０１が覆われないようにパターニングされる。次に、酸化シリコン層７０１がウェットエッチングによって除去される。次に、フォトレジスト層１８０１およびハードマスク３０１が除去される。この結果、図１９に示されるように、シリコン層１０１の上面がシリコン層１２０の上面と実質的に同じ高さになる。
【００２５】
ここまで説明した例では、ＬＯＣＯＳ領域は、ＰＦＥＴの２つの相対する側のみに配置されている。しかしながら、変形がなされて、ＬＯＣＯＳ領域がＰＦＥＴのゲートの２つの側より多くの側に配置される。さらに、ＬＯＣＯＳ領域が完全にＰＦＥＴのゲートを囲んでいてもよい。
【００２６】
例えば、図２０乃至図２４のように、ＬＯＣＯＳ領域１０８、１０９は、物理的に相互につながっており、一体となってＰＦＥＴのゲート１０３を完全に囲んでいる。これには、ＰＦＥＴのゲート１０３の下方にまで広がっていることが含まれる。この例では、図に示されるように、平行なスリット２００１、２００２が、ＰＦＥＴのゲート１０３の両側のＬＯＣＯＳ領域に形成されている。スリット２００１、２００２は、（スリットがゲートの形成前に形成される場合は）ＰＦＥＴのゲート１０１の下方まで連続的に伸びていてもよいし、（スリットがゲートの形成後に形成される場合は）ＰＦＥＴのゲート１０３の端で終わっていてもよい。スリット２００１、２００２は、スリット２００１、２００２が無いと印加されることになるＹ方向（すなわち、図２０の上下方向）におけるあらゆる圧縮応力を減少するか、完全に打ち消し得る。同時に、圧縮応力は、Ｘ方向（すなわち、図２０の左右方向）においては維持されている。Ｙ方向におけるＰＦＥＴのチャネルへの（図２０に示されている）余剰の圧縮応力は、望ましくない。
【００２７】
スリット２００１、２００２は、例えば、ＬＯＣＯＳ領域１０８、１０９を形成し、次いでＬＯＣＯＳ領域の一部をスリットが形成されるように除去することによって、形成することができる。スリット２００１、２００２は、本例において、断面での形状が長方形で、長さ方向軸に沿って直線であるものとして示されているが、長方形や不規則な形状であってもよい。
【００２８】
このように、（単独でまたはＳＴＩ層と協働して）ＦＥＴ活性領域を電気的に分離し、また／またはＦＥＴのチャネルに適切な圧縮応力を印加するためのＬＯＣＯＳを含むように半導体装置を製造する方法に関する例を説明した。このことは、半導体装置がＨＯＴ領域を含んでいるか否かに関わらず、半導体装置のＳＯＩ領域において特に有用である。
【００２９】
また、この発明は以下の実施態様を取り得る。
【００３０】
（１）絶縁層と、前記絶縁層上に配置された第１シリコン層と、前記絶縁層の上方で前記第１シリコン層内および前記第１シリコン層上に配置された電界効果型トランジスタ（ＦＥＴ）と、を具備し、前記ＦＥＴは、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン領域によって相対する第１、第２の側において区切られた活性領域を有する、半導体装置。
【００３１】
（２）前記絶縁層は酸化層である、（１）の半導体装置。
【００３２】
（３）前記活性領域は、前記第１シリコン層内に埋め込まれたトレンチ分離層によって相対する第３、第４の側において区切られる、（１）の半導体装置。
【００３３】
（４）前記ＦＥＴはＰ型ＦＥＴ（ＰＦＥＴ）である、（１）の半導体装置。
【００３４】
（５）前記第１、第２酸化シリコン領域は、相対する第３、第４の側において前記活性領域まで達し且つ前記活性領域を区切る、（１）の半導体装置。
【００３５】
（６）前記第１、第２酸化シリコン領域は、前記活性領域を完全に囲んでいる、（５）の半導体装置。
【００３６】
（７）前記第１、第２酸化シリコン領域は、前記第１、第２酸化シリコン領域に長手方向にそって平行に形成された１対のスリットを有する、（５）の半導体装置。
【００３７】
（８）第２シリコン層をさらに含み、前記酸化層は前記第１、第２シリコン層間に設けられる、（１）の半導体装置。
【００３８】
（９）絶縁層と、前記絶縁層上に配置された第１シリコン層と、前記絶縁層の上方で前記第１シリコン層上に配置された導電層と、前記第１シリコン層上の前記導電層の相対する第１、第２の側に配置された絶縁層と、前記第１シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第１、第２酸化シリコン層と、を具備し、前記第１、第２酸化シリコン層は、それぞれが連続的な領域であって、それぞれが前記導電層の下方に設けられていない部分を少なくとも含んでいる、半導体装置。
【００３９】
（１０）前記導電層はポリシリコンである、（９）の半導体装置。
【００４０】
（１１）前記絶縁層は酸化層である、（９）の半導体装置。
【００４１】
（１２）前記第１、第２酸化領域は、物理的に相互につながっており、前記導電層の下方において広がっている、（９）の半導体装置。
【００４２】
（１３）前記第１、第２酸化領域は、前記第１シリコン層の、その上に前記導電層が設けられる部分を完全に囲む、（１２）の半導体装置。
【００４３】
（１４）第１シリコン層を設け、前記第１シリコン層上に第１マスク層を形成し、前記第１マスク層の第１、第２部分を除去して、前記第１シリコン層の第１、第２部分をそれぞれ露出させ、前記第１シリコン層の前記第１、第２部分を酸化し、前記酸化の後、前記第１マスク層の残っている部分を除去し、前記第１シリコン層の前記第１、第２部分の間で且つこれらの上方でない部分に導電層を形成する、ことを具備する半導体装置の製造方法。
【００４４】
（１５）電界効果型トランジスタ（ＦＥＴ）を形成することをさらに含み、前記導電層は前記ＦＥＴのゲートであり、前記ＦＥＴのチャネルは前記第１シリコン層内に形成されている、（１４）の半導体装置の製造方法。
【００４５】
（１６）前記導電層を形成することは、前記第１シリコン層の前記第１、第２の部分および前記第１シリコン層の前記第１、第２部分の間の領域上に第２マスク層を形成し、前記第２マスク層の、前記第１シリコン層の前記第１、第２部分の間の領域の部分を除去し、前記第１シリコン層上の前記第１シリコン層の第１、第２部分の間の領域に前記導電層を形成する、ことを含む、（１４）の半導体装置の製造方法。
【００４６】
（１７）前記導電層を形成することは、前記第１シリコン層の前記第１、第２部分および前記第１シリコン層の前記第１、第２部分の間の領域上に前記導電層を形成し、前記導電層の前記第１シリコン層の前記第１、第２部分の上方の部分を除去する、ことを含む、（１４）の半導体装置の製造方法。
【００４７】
（１８）前記第１マスク層は窒化シリコン層である、（１４）の半導体装置の製造方法。
【００４８】
（１９）前記第１シリコン層は絶縁層上に配置され、前記絶縁層は第２シリコン層上に配置されており、前記半導体装置の製造方法は、前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、前記トレンチ内にシリコンをエピタキシャル成長させ、前記エピタキシャル成長させられた前記シリコンの露出された部分を酸化し、前記第１シリコン層の前記第１、第２部分を酸化した後で前記導電層を形成する前に、前記第１シリコン層の前記第１、第２部分間に前記エピタキシャル成長させられたシリコンの上方を除いてマスク層を形成し、前記マスク層が、前記第１シリコン層の前記第１、第２部分の上方に配置されている状態で前記エピタキシャル成長させられたシリコンの前記酸化された部分をエッチングする、ことをさらに含む、（１４）の半導体装置の製造方法。
【００４９】
（２０）前記第１シリコン層の前記第１、第２部分の間に第１電界効果型トランジスタを形成するとともに前記エピタキシャル成長させられたシリコン上に第２電界効果型トランジスタを形成することを含む、（１９）の半導体装置の製造方法。
【図面の簡単な説明】
【００５０】
【図１】ＬＯＣＯＳおよびＳＴＩの両方を用いてＰＦＥＴを分離する例示的な半導体装置の平面図。
【図２】図１のＡ−Ａ’に沿って切り取られた、図１の半導体装置の側断面図。
【図３】ＬＯＣＯＳ領域がＳＴＩの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図４】ＬＯＣＯＳ領域がＳＴＩの形成後で且つＦＥＴのゲートの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図５】ＬＯＣＯＳ領域がＦＥＴのゲートの形成後で且つゲートスペーサの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図６】ＬＯＣＯＳ領域がＦＥＴのゲートスペーサの形成前に形成された、ＳＯＩ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図７】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図８】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成中に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図９】ＬＯＣＯＳ領域がＨＯＴバルクシリコンの形成後で且つＳＴＩの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１０】ＬＯＣＯＳ領域がＳＴＩの形成前で且つＦＥＴのゲートの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１１】ＬＯＣＯＳ領域がＦＥＴのゲートの形成後で且つゲートスペーサの形成前に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１２】ＬＯＣＯＳ領域がゲートスペーサの形成後に形成された、ＳＯＩ／ＨＯＴ半導体装置の製造方法中の例示的な工程を示す側断面図。
【図１３】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１４】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１５】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１６】図１１の半導体装置の製造中の例示的な工程を示す側断面図。
【図１７】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図１８】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図１９】図８の半導体装置の製造中の例示的な工程を示す側断面図。
【図２０】ＬＯＣＯＳ領域がＰＦＥＴを囲み且つ望ましくない応力を減少するためのスリットによって変更を加えられた例示的な半導体装置の平面図。
【図２１】図２０のＡ−Ａ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２２】図２０のＢ−Ｂ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２３】図２０のＣ−Ｃ’に沿って切り取られた、図２０の半導体装置の側断面図。
【図２４】図２０のＤ−Ｄ’に沿って切り取られた、図２０の半導体装置の側断面図。
【外国語明細書】
2007318125000001.pdf