(57)【要約】【課題】本発明は位相同期回路に関し、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる位相同期回路を提供することを目的としている。【解決手段】基準入力を受けてこれと位相同期したクロックを出力するものであってループの応答がメインＰＬＬ回路に比較して十分に遅いサブＰＬＬ回路１０と、基準入力を受けて基準入力オン／オフを検出するクロック検出回路４と、基準入力と前記サブＰＬＬ回路１０の出力を受けて、前記クロック検出回路４の出力で前記２つの内の何れか一方をセレクトするセレクタ２と、該セレクタ２の出力を受けるメインＰＬＬ回路２０とを含んで構成される。【選択図】図１
2007318384.tif 000002
【特許請求の範囲】
【請求項１】
基準入力を受けてこれと位相同期したクロックを出力するものであってループの応答がメインＰＬＬ回路に比較して十分に遅いサブＰＬＬ回路と、
基準入力を受けて基準入力オン／オフを検出するクロック検出回路と、
基準入力と前記サブＰＬＬ回路の出力を受けて、前記クロック検出回路の出力で前記２つの内の何れか一方をセレクトするセレクタと、
該セレクタの出力を受けるメインＰＬＬ回路と、
を含んで構成されることを特徴とする位相同期回路。
【請求項２】
前記サブＰＬＬ回路として、
基準入力とフィードバック信号とを受ける位相周波数制御型位相比較器と、
該位相周波数制御型位相比較器の出力を受けるローパスフィルタと、
該ローパスフィルタの出力を受ける電圧制御発振器と、
を用い、
また、前記クロック検出回路としてモノマルチバイブレータを用いる
ことを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記サブＰＬＬ回路として、
基準入力とフィードバック信号とを受ける比例制御型位相比較器と、
該比例制御型位相比較器の出力を受けるローパスフィルタと、
該ローパスフィルタの出力を受ける電圧制御発振器と、
を用いることを特徴とする請求項１記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相同期回路に関し、更に詳しくはシステムの基準クロックを作り出すために使用されるＰＬＬ（Phase Lock Loop）に関する。
システムにおいて、ＰＬＬ回路は基準クロックを入力し、それに同期した別の周波数を作り出すために使用される。ＰＬＬ回路では、入力の基準クロックがオフになると、基準を失い内部の発振器が自走する。その後、基準クロックが復帰すると再度引き込みを開始し、過渡応答を経て安定動作となるが、装置によっては過渡応答における周波数変化或いは位相変化が許容値を超えるとシステムエラーが発生する場合があるので、その変化量を小さくすることが望まれる。
【０００２】
また、システムによっては、複数の基準クロックを切り替えてＰＬＬ回路に入力する場合があるが、その場合、切り替えのタイミングによっては時間差が生じて、ＰＬＬ回路にとっては見かけ上、入力が一時的にオフしたように見える場合もある。このような場合についても同様である。
【背景技術】
【０００３】
従来のＰＬＬ回路においては、基準入力クロックのオフ及び復帰時の過渡応答を抑えるために以下に示すような構成をとっている。
図４は従来の第１の構成例を示すブロック図である。図において、１は固定のクロックを発生する固定発振器である。該固定発振器１のクロック周波数は基準入力と同じである。２はその一方の入力に基準入力を、他方の入力に固定発振器１の出力を受けて、何れか一方をセレクトするセレクタ、４は基準入力の有無を検出するクロック検出器である。３はセレクタ２の出力を受けるＰＬＬである。
【０００４】
このように構成された回路において、基準入力がある場合には、クロック検出回路４はセレクタ２を制御して基準入力を出力させる。ＰＬＬ回路３は基準入力を受けて、これを引き込み、基準入力と同一位相のクロック（ＰＬＬ出力）を発生させる。
【０００５】
図５は従来の第２の構成例を示す図である。図において、３はＰＬＬ回路、４は基準入力を受けて基準入力の有無を検出するクロック検出回路である。ＰＬＬ回路３において、５は基準入力の位相とＰＬＬ出力の位相を比較する位相検出器（ＰＤ）、６は位相検出器５の出力を受けてその出力を固定するかどうかを決めるＶＦ制御回路である。該ＶＦ制御回路６はクロック検出回路４からの基準入力の有無に応じた制御信号を受ける。
【０００６】
７はＶＦ制御回路６の出力を受けるローパスフィルタ（ＬＰＦ）、８は該ローパスフィルタ７の出力を受けて入力電圧に応じた周波数のクロックを発生させる電圧制御発振器（ＶＣＯ：Voltage Cntrolled Oscillator）である。該電圧制御発振器８の出力がＰＬＬ回路の出力となる。
【０００７】
このように構成された回路において、基準入力がある場合には、ＶＦ制御回路６は位相検出器５の出力に応じた信号を出力し、ローパスフィルタ７で直流電圧に変換し、電圧制御発振器８から位相比較結果に応じた周波数のクロックを出力する。最終的には、ＰＬＬ回路３から出力されるクロックは、基準入力と同位相のクロックとなる。ここで、クロック検出回路４が基準入力がオフになったことを検出した場合、その検出信号はＶＦ制御回路６に与えられ、ＶＦ制御回路６はその動作を固定化する。この結果、電圧制御発振器８はの入力は基準入力オフ直前の制御電圧に固定され、基準入力が復帰するまで、その動作を継続する。
【０００８】
従来のこの種の装置としては、それぞれがクロック入力に同期して動作する現用と予備のクロック発生器を持ち、現用のクロック発生器の出力が正常であればこれを選択して出力させ、予備のクロック発生器の出力のみが正常であればこれを選択して出力させるようにした技術が知られている（例えば特許文献１参照）。
【特許文献１】特開平２−６５５４０号公報（第２頁右上欄第１２行〜同頁右下欄第１８行、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図４に示す回路の場合、基準入力クロックと固定発振器１は非同期なので、基準入力クロックがオフとなった時、また基準入力クロックが再度復帰した時、それぞれＰＬＬ回路３の入力に周波数変化量に応じた位相スリップが生じるため、結果的にＰＬＬ回路３の出力に無視できな大きさの過渡応答が生じてしまう。
【００１０】
また、図５に示す回路の場合、基準入力がオフになった時は問題ないが、基準入力が復帰した瞬間は、ＰＬＬ回路３の出力と周波数同期がとれていないので、ＰＬＬ回路３が再度引き込み動作を開始し、やはり無視できない大きさの過渡応答が生じてしまう。
【００１１】
本発明はこのような課題に鑑みてなされたものであって、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる位相同期回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
（１）請求項１記載の発明は、基準入力を受けてこれと位相同期したクロックを出力するものであってループの応答がメインＰＬＬ回路に比較して十分に遅いサブＰＬＬ回路と、基準入力を受けて基準入力オン／オフを検出するクロック検出回路と、基準入力と前記サブＰＬＬ回路の出力を受けて、前記クロック検出回路の出力で前記２つの内の何れか一方をセレクトするセレクタと、該セレクタの出力を受けるメインＰＬＬ回路と、を含んで構成されることを特徴とする。
（２）請求項２記載の発明は、前記サブＰＬＬ回路として、基準入力とフィードバック信号とを受ける位相周波数制御型位相比較器と、該位相周波数制御型位相比較器の出力を受けるローパスフィルタと、該ローパスフィルタの出力を受ける電圧制御発振器と、を用い、また、前記クロック検出回路としてモノマルチバイブレータを用いることを特徴とする。
（３）請求項３記載の発明は、前記サブＰＬＬ回路として、基準入力とフィードバック信号とを受ける比例制御型位相比較器と、該比例制御型位相比較器の出力を受けるローパスフィルタと、該ローパスフィルタの出力を受ける電圧制御発振器と、を用いることを特徴とする。
【発明の効果】
【００１３】
（１）請求項１記載の発明によれば、基準入力を受けてこれと位相同期したクロックを出力する、ループの応答がメインＰＬＬ回路に比較して十分に遅いサブＰＬＬ回路を設けて、基準入力がオフになった時にはこのサブＰＬＬ回路の出力を用いるようにすることで、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる位相同期回路を提供することができる。
（２）請求項２記載の発明によれば、サブＰＬＬ回路にアナログ位相比較器として一般的な位相周波数制御型位相比較器を用いることで、容易にサブＰＬＬ回路を得ることができる。位相周波数制御型位相比較器は汎用品を使用したり、またロジックで構成できるのでＩＣ化することが容易となるので応用が広がる。また、この場合ＬＰＦ１２はループの応答を遅くするため時定数を十分大きくする。
【００１４】
更に、クロック検出回路としてモノマルチバイブレータを用いることにより、サブＰＬＬ回路が安定してからサブＰＬＬ回路側に切り替えるようにしているので、メインＰＬＬ回路に与える影響を小さくすることができる。
（３）請求項３記載の発明によれば、サブＰＬＬ回路に比例制御型位相比較器を用いることで、ループの応答特性よりも更に長い間直前まで同期していた周波数と一致し、位相を保持することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の原理を示す図である。図４と同一のものは、同一の符号を付して示す。図において、１０は基準入力を受けるサブＰＬＬ回路、４は基準入力を受けて基準入力のオン／オフを検出するクロック検出回路、２は基準入力及びサブＰＬＬ回路１０の出力を入力して、クロック検出回路４の出力により、何れか一方を選択するセレクタ、３は該セレクタ２の出力を受けるメインＰＬＬ回路である。ここで、サブＰＬＬ回路１０としてはループの応答がメインＰＬＬ回路に比較して十分に遅いものを用いるものとする。このように構成された回路の動作を説明すれば、以下の通りである。
１）基準入力が正常な状態からオフになった時
初期の状態として、メインＰＬＬ回路２０とサブＰＬＬ回路１０は安定動作している。この状態では、サブＰＬＬ回路１０の出力は基準入力と周波数、位相共に一致している。また、基準入力は正常であるので、メインＰＬＬ回路２０の入力にはセレクタ２により基準入力が入力されている。
【００１６】
ここで、クロック検出回路４が基準入力がオフになったことを検出すると、メインＰＬＬ回路２０の入力は、それまでの基準入力からサブＰＬＬ回路１０に切り替わる。この場合において、サブＰＬＬ回路１０はメインＰＬＬ回路２０よりもカットオフ周波数（キャリアに含まれる周波数成分の通過特性を示す）が十分低いため、基準入力がオフになっても緩やかに応答する。また、サブＰＬＬ回路１０の出力は、もともとそれまでの基準入力と周波数、位相共に一致していたので、上記のような切り替えが発生してもメインＰＬＬ回路２０の出力の過渡応答を小さく抑えることができる。
２）基準入力がオフの状態から正常に復帰した時
クロック検出回路４はセレクタ２の入力としてサブＰＬＬ回路１０をセレクトしている。初期の状態として、サブＰＬＬ回路１０は自走しており、メインＰＬＬ回路２０はサブＰＬＬ回路１０の出力に周波数、位相共に同期して安定している。今、基準入力がオフから正常に復帰した時、サブＰＬＬ回路１０は引き込み動作を開始する。
【００１７】
この場合において、カットオフ周波数が十分に低いために応答は緩やかである。また、メインＰＬＬ回路２０はサブＰＬＬ回路１０の出力に全く追随する。そして、基準再入力に対するサブＰＬＬ回路１０の引き込みが完了し、サブＰＬＬ回路１０の出力が基準入力と周波数、位相共に一致して安定した後、メインＰＬＬ回路２０の入力を基準入力に切り替える。この時、メインＰＬＬ回路２０の出力の過渡応答は小さく抑えることができる。この場合、クロック検出回路４は、サブＰＬＬ回路１０の引き込みが完了した時に、セレクタ２の切り替え信号を出すように構成されている。
【００１８】
以上、説明したように、本発明によれば、基準入力を受けてこれと位相同期したクロックを出力するサブＰＬＬ回路を設けて、基準入力がオフになった時にはこのサブＰＬＬ回路の出力を用いるようにすることで、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる。
【００１９】
図２は本発明の第１の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。この実施の形態例は、図１におけるサブＰＬＬ回路１０を具体的に示したものである。サブＰＬＬ回路１０において、１１は基準入力とフィードバック信号とを受けてその位相差に応じた信号を出力する位相周波数制御型位相比較器、１２は該位相周波数制御型位相比較器１１の出力を受けるローパスフィルタ、１３は該ローパスフィルタ１２の出力を受けて、入力電圧に応じた周波数のクロックを出力する電圧制御発振器（ＶＣＯ）である。
【００２０】
２はその一方の入力に基準入力を、他方の入力にサブＰＬＬ回路１０の出力を受けて、クロック検出回路４から出力されるセレクト信号により何れか一方をセレクトするセレクタ、２０は該セレクタ２の出力を受けて基準入力と位相の合ったクロック（ＰＬＬ出力）を出力するメインＰＬＬ回路である。４は基準入力を受けて、クロックパルスを出力するクロック検出回路であり、その内部はモノマルチバイブレータ（モノマルチと略す）１５で構成されている。このように構成された回路の動作を説明すれば、以下の通りである。
【００２１】
サブＰＬＬ回路１０の動作について説明する。位相周波数制御型位相比較器１１は、その一方に基準入力を、他方の入力にフィードバック信号を受けて、位相差に応じた周波数の信号を出力する。この信号は、続くローパスフィルタ１２で平滑化される。平滑化された信号は、電圧制御発振器１３に入る。該電圧制御発振器１３は入力電圧に応じた周波数のクロックを出力する。
【００２２】
次に、クロック検出回路４の動作について説明する。モノマルチ１５は、基準入力が連続して入力される間は、その出力は常時“１”レベルを維持する。即ち、立ち上がったパルスが立ち下がる前に、次のクロックが入力されるので、立ち下がることはない。基準入力がオフになった場合には、一旦立ち下がると次のクロックは来ないのでその出力は“０”を維持する。
【００２３】
このようにして、モノマルチ１５の出力レベルを判定することにより、セレクタ２を制御することができる。即ち、その出力が“１”の場合にはセレクタ２が基準入力をセレクトし、その出力が“０”の場合にはセレクタ２がサブＰＬＬ回路１０をセレクトする。
【００２４】
この場合において、基準入力がオフになった後、基準入力が復帰した場合には、モノマルチ１５の出力パルス幅を、その出力が“１”のレベルのパルス幅を、サブＰＬＬ回路１０が十分安定になるまでの期間を考慮したパルス幅に設定する。即ち、クロック検出回路４は、基準入力がオフになると直ちにセレクタをサブＰＬＬ回路１０側に切り替えるが、基準入力復帰時には、サブＰＬＬ回路１０が安定してから基準入力側に切り替える。
【００２５】
このように、この実施の形態例によれば、サブＰＬＬ回路に位相周波数制御型位相比較器を用いることで、基準入力に位相が同期したクロックを得ることができる。また、位相比較器に位相周波数制御型位相比較器を用いることにより、汎用品を使用したり、ロジックで容易に構成が可能なのでＩＣ化したりすることができる。また、クロック検出回路としてモノマルチを用いることにより、サブＰＬＬ回路が安定してから基準入力側に切り替えるようにしているので、メインＰＬＬ回路に与える影響を小さくすることができる。
【００２６】
図３は本発明の第２の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。この実施の形態例は、図１におけるサブＰＬＬ回路１０を具体的に示したものである。サブＰＬＬ回路１０において、１６は基準入力とフィードバック信号とを受けてその位相差に応じた信号を出力する比例制御型位相比較器、１７は該比例制御型位相比較器１６の出力を受けるアクティブ型ローパスフィルタ、１３は該アクティブ型ローパスフィルタ１７の出力を受けて、入力電圧に応じた周波数のクロックを出力する電圧制御発振器（ＶＣＯ）である。比例制御型位相比較器１６は、基準入力がオフになっても中心周波数付近の制御信号を制御できる構成となっている。
【００２７】
２はその一方の入力に基準入力を、他方の入力にサブＰＬＬ回路１０の出力を受けて、クロック検出回路４から出力されるセレクト信号により何れか一方をセレクトするセレクタ、２０は該セレクタ２の出力を受けて基準入力と位相の合ったクロック（ＰＬＬ出力）を出力するメインＰＬＬ回路である。４は基準入力を受けて、基準入力がオン／オフになったことを検出するクロック検出回路であり、その内部はモノマルチ１５で構成されている。このように構成された回路の動作を説明すれば、以下の通りである。
【００２８】
サブＰＬＬ回路１０の動作について説明する。比例制御型位相比較器１６は、その一方に基準入力を、他方の入力にフィードバック信号を受けて、位相差に応じた周波数の信号を出力する。この信号は、続くアクティブ型ローパスフィルタ１７で平滑化される。平滑化された信号は、電圧制御発振器１３に入る。
【００２９】
該電圧制御発振器１３は入力電圧に応じた周波数のクロックを出力する。この場合において、比例制御型位相比較器１６はその機能から基準入力がオフになるとデューティ５０％の波形を出力する。その出力をアクティブ型ローパスフィルタ１７で平滑化すると中心電圧と同等の電圧を発生させる。その後、直流ゲイン無限大の特性により上下限の一方へ変化するが、オフセット電圧に中心電圧相当の電圧を設定することでアクティブ型ローパスフィルタ１７の入出力間電位差が極小となって電圧の放電が極力抑えられ電圧を保持するので、ループの応答特性よりも更に長い間直前まで同期していた周波数と一致し、位相を保持することができる。
【００３０】
以上、説明したように、本発明によれば、基準入力が正常な状態からオフになった時、或いはオフの状態から正常に復帰した時の何れの場合もＰＬＬ回路の出力に生じる過渡応答を抑えることができる位相同期回路を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の原理を示すブロック図である。
【図２】本発明の第１の実施の形態例を示すブロック図である。
【図３】本発明の第２の実施の形態例を示すブロック図である。
【図４】従来の第１の構成例を示すブロック図である。
【図５】従来の第２の構成例を示すブロック図である。
【符号の説明】
【００３２】
２    セレクタ
４    クロック検出回路
１０  サブＰＬＬ回路
２０  メインＰＬＬ回路
【図１】
2007318384.tif 000003
【図２】
2007318384.tif 000004
【図３】
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【図４】
2007318384.tif 000006
【図５】
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