(57)【要約】【課題】  アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供する。【解決手段】  差動乗算回路４は、ソース端子同士が接続された２つの第１トランジスタを有し、該２つの第１トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対１と、前記トランジスタ対１のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第２トランジスタ２と、前記トランジスタ対１のそれぞれのドレイン端子に接続されたカレントミラー回路３とを備え、前記トランジスタ対１の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する。【選択図】  図１
2007241475.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子同士が接続された２つの第１トランジスタを有し、該２つの第１トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対と、
前記トランジスタ対のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第２トランジスタと、
前記トランジスタ対のそれぞれのドレイン端子に接続された第１カレントミラー回路とを備え、
前記トランジスタ対の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力することを特徴とする差動乗算回路。
【請求項２】
前記第１及び第２のトランジスタはＰ型ＭＯＳＦＥＴであり、
前記第１カレントミラー回路を構成するトランジスタ素子はＮ型ＭＯＳＦＥＴである
ことを特徴とする請求項１に記載の差動乗算回路。
【請求項３】
前記第１及び第２のトランジスタはＮ型ＭＯＳＦＥＴであり、
前記第１カレントミラー回路を構成するトランジスタ素子はＰ型ＭＯＳＦＥＴである
ことを特徴とする請求項１に記載の差動乗算回路。
【請求項４】
前記第２のトランジスタは、
ゲート端子に第１キャパシタが接続され、
ドレイン端子とゲート端子とがスイッチを介して接続され、
前記ドレイン端子と、前記トランジスタ対のソース端子とがスイッチを介して接続される
ことを特徴とする請求項１乃至３のいずれか１項に記載の差動乗算回路。
【請求項５】
前記第１キャパシタに接続され、該第１キャパシタに初期電位を設定するための電源を有することを特徴とする請求項４に記載の差動乗算回路。
【請求項６】
請求項１乃至５のいずれかに記載の差動乗算回路と、
前記第１カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続された第２カレントミラー回路と、
前記第２カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続され、該ドレイン端子から出力される電流に対応する各乗算結果の和に相当する電荷を蓄積する第２キャパシタと
を有することを特徴とする積和演算回路。
【請求項７】
前記第１トランジスタの少なくともいずれかは、ゲート端子に第３キャパシタが接続され、ドレイン端子とゲート端子とがスイッチを介して接続されており、
前記第２カレントミラー回路と、前記第１カレントミラー回路の出力側トランジスタ素子のドレイン端子とがスイッチを介して接続される
ことを特徴とする請求項６に記載の積和演算回路。
【請求項８】
前記第３キャパシタに接続され、該第３キャパシタに初期電位を設定するための電源を有することを特徴とする請求項７に記載の積和演算回路。
【請求項９】
前記第２カレントミラー回路の出力側トランジスタ素子のソース端子に接続されるスイッチング回路を更に備える
ことを特徴とする請求項６乃至８のいずれか１項に記載の積和演算回路。
【請求項１０】
前記第２カレントミラー回路の、入力側トランジスタ素子のゲート端子と出力側トランジスタ素子のゲート端子とは第４キャパシタを介して接続され、
前記第２カレントミラー回路の出力側トランジスタ素子のドレイン端子とゲート端子とがスイッチを介して接続され、
前記第２カレントミラー回路の出力側トランジスタ素子のドレイン端子と、前記第２キャパシタとがスイッチを介して接続される
ことを特徴とする請求項６乃至９のいずれか１項に記載の積和演算回路。
【請求項１１】
前記第２カレントミラー回路のトランジスタ素子は、Ｐ型ＭＯＳＦＥＴ又はＮ型ＭＯＳＦＥＴである
ことを特徴とする請求項６乃至１０のいずれか１項に記載の積和演算回路。
【請求項１２】
請求項６乃至１１のいずれか１項に記載の積和演算回路を複数組み合わせてなる積和演算回路であって、当該複数の積和演算回路のそれぞれの前記第２キャパシタとして共通のキャパシタを用いる
ことを特徴とする積和演算回路。
【請求項１３】
ソース端子同士が接続され、それぞれゲート端子に電圧を付与される、第１Ｐ型ＭＯＳＦＥＴ及び第２Ｐ型ＭＯＳＦＥＴからなる第１トランジスタ対と、
ソース端子同士が接続され、それぞれゲート端子に電圧を付与される、第１Ｎ型ＭＯＳＦＥＴ及び第２Ｎ型ＭＯＳＦＥＴからなる第２トランジスタ対と、
前記第１トランジスタ対のソース端子に接続され、ゲート端子に電圧を付与される第３Ｐ型ＭＯＳＦＥＴと、
前記第２トランジスタ対のソース端子に接続され、ゲート端子に電圧を付与される第３Ｎ型ＭＯＳＦＥＴと、
前記第１トランジスタ対のドレイン端子に接続され、Ｎ型ＭＯＳＦＥＴを用いた第１カレントミラー回路と、
前記第２トランジスタ対のドレイン端子に接続され、Ｐ型ＭＯＳＦＥＴを用いた第２カレントミラー回路と、
を備え、
前記第１Ｐ型ＭＯＳＦＥＴ及び前記第１Ｎ型ＭＯＳＦＥＴのゲート電圧には第１の共通電圧が付与され、
前記第２Ｐ型ＭＯＳＦＥＴ及び前記第２Ｎ型ＭＯＳＦＥＴのゲート電圧には第２の共通電圧が付与され、
前記第１及び第２の共通電圧の差動電圧値が被乗算値に対応し、前記第３Ｐ型ＭＯＳＦＥＴ及び前記第３Ｎ型ＭＯＳＦＥＴに付与されるゲート電圧の組み合わせが乗算値に対応しており、
前記第１カレントミラー回路のドレイン端子と、前記第２カレントミラー回路のドレイン端子とは接続され、出力側トランジスタ素子のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する
ことを特徴とする差動乗算回路。
【請求項１４】
前記第３Ｐ型ＭＯＳＦＥＴは、
ゲート端子に第１キャパシタが接続され、
ドレイン端子とゲート端子とがスイッチを介して接続され、
前記第１トランジスタ対のソース端子とスイッチを介して接続される
ことを特徴とする請求項１３に記載の差動乗算回路。
【請求項１５】
前記第３Ｎ型ＭＯＳＦＥＴは、
ゲート端子に第２キャパシタが接続され、
ドレイン端子とゲート端子とがスイッチを介して接続され、
前記第２トランジスタ対のソース端子とスイッチを介して接続される
ことを特徴とする請求項１３又は１４に記載の差動乗算回路。
【請求項１６】
請求項１３乃至１５のいずれかに記載の差動乗算回路と、
前記第１カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続された第３カレントミラー回路と、
前記第３カレントミラー回路の出力側トランジスタ素子のドレイン端子に接続され、該ドレイン端子から出力される電流に対応する各乗算結果の和に相当する電荷を蓄積する第３キャパシタと
を有することを特徴とする積和演算回路。
【請求項１７】
前記第１Ｐ型ＭＯＳＦＥＴ、前記第２Ｐ型ＭＯＳＦＥＴ、前記第１Ｎ型ＭＯＳＦＥＴ、前記第２Ｎ型ＭＯＳＦＥＴの少なくともいずれかは、ゲート端子に第４キャパシタが接続され、ドレイン端子とゲート端子とがスイッチを介して接続されており、
前記第３カレントミラー回路と、前記第１カレントミラー回路の出力側トランジスタ素子のドレイン端子とがスイッチを介して接続される
ことを特徴とする請求項１６に記載の積和演算回路。
【請求項１８】
前記第３カレントミラー回路の出力側トランジスタ素子のソース端子に接続されるスイッチング回路を更に備える
ことを特徴とする請求項１６又は１７に記載の積和演算回路。
【請求項１９】
前記第３カレントミラー回路の、入力側トランジスタ素子のゲート端子と出力側トランジスタ素子のゲート端子とは前記第５キャパシタを介して接続され、
前記第３カレントミラー回路の出力側トランジスタ素子のドレイン端子とゲート端子とがスイッチを介して接続され、
前記第３カレントミラー回路の出力側トランジスタ素子のドレイン端子と、前記第３キャパシタとがスイッチを介して接続される
ことを特徴とする請求項１６乃至１８のいずれか１項に記載の積和演算回路。
【請求項２０】
前記第３カレントミラー回路のトランジスタ素子は、Ｐ型ＭＯＳＦＥＴ又はＮ型ＭＯＳＦＥＴである
ことを特徴とする請求項１６乃至１９のいずれか１項に記載の積和演算回路。
【請求項２１】
請求項１６乃至２０のいずれか１項に記載の積和演算回路を複数組み合わせてなる積和演算回路であって、当該複数の積和演算回路のそれぞれの前記第３キャパシタとして共通のキャパシタを用いる
ことを特徴とする積和演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算回路に関し、特に、積和演算を実行する演算回路に関する。
【背景技術】
【０００２】
近年、コンピュータ技術は大きな進展を見せ、いわゆるノイマン型のコンピュータが世の中の様々な場面で使用されている。しかし、これらノイマン型と呼ばれるコンピュータは、その処理方式自体の特性により、ヒトが容易に行うことができる処理（例えば、リアルタイムでのヒトの顔の認識等）を非常に不得意としている。
【０００３】
このため、脳の情報処理様式を真似た演算処理モデルである、ニューラルネットワークの研究がさかんに行われている。ニューラルネットワークは、多数のニューロンが結合して構成される。ここで、ニューロンは、他の複数のユニット（ニューロン）の出力値をシナプス荷重値で重み付けした乗算結果が入力され、その乗算結果の累算値をさらに非線形変換した値を出力するユニットというモデルで把握されることが一般的である。従って、一般的なニューラルネットワークにおいては、各ユニット、及びユニット間において乗算と累算を含む積和演算を実行することが必要である。
【０００４】
このようなニューラルネットワークにおける演算処理は、超並列・分散型の情報処理モデルに該当する。このため、逐次処理方式であるノイマン型コンピュータにおいては、ニューラルネットワークに係る演算を効率よく実行することができない。従って、ニューラルネットワークの実用化に際しては、専用のハードウェアとしての集積回路化が必須である。
【０００５】
以上のような背景により、現在、集積回路化されたアナログ回路を用いて超並列・分散型の積和演算処理を実現するニーズが高まっている。このような積和演算処理の代表的なものとしては、上記のようなニューラルネットワークにおける積和演算処理である。
【０００６】
これらのニーズに関して、特許文献１では、アナログ的に乗算を実現する回路構成が開示されている。
【特許文献１】特開平１１−１６１７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された構成では、乗算をアナログ回路である差動乗算回路で実行しているものの、乗算結果が差動電圧として出力されるため、累算を行なうことが困難であった。
【０００８】
本発明は上記問題に鑑みなされたものであり、アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明による差動乗算回路は以下の構成を備える。即ち、
ソース端子同士が接続された２つの第１トランジスタを有し、該２つの第１トランジスタのそれぞれゲート端子に付与される電圧の差動電圧値が被乗算値に対応する、トランジスタ対と、
前記トランジスタ対のソース端子に接続され、ゲート端子に乗算値に対応する電圧を付与される第２トランジスタと、
前記トランジスタ対のそれぞれのドレイン端子に接続された第１カレントミラー回路とを備え、
前記トランジスタ対の一方のドレイン端子から前記乗算値及び被乗算値の乗算結果に対応する電流を出力する。
【発明の効果】
【００１０】
本発明によれば、アナログ回路を用いた積和演算に好適な乗算を可能にする技術を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、この実施の形態に記載されている構成要素はあくまでも例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
＜＜第１実施形態＞＞
図１は、本実施形態に係る積和演算回路を示す回路図である。図１に示すように本実施形態に係る積和演算回路は、差動乗算回路４、カレントミラー回路５、スイッチング回路６、キャパシタ７から構成される。
【００１３】
差動乗算回路４は、Ｐ型ＭＯＳＦＥＴ対１、Ｐ型ＭＯＳＦＥＴ２、カレントミラー回路３から構成される。ただし、Ｐ型ＭＯＳＦＥＴ対は、互いにソース端子を共有しゲート端子に電圧を付与される２つのＰ型ＭＯＳＦＥＴから構成される。Ｐ型ＭＯＳＦＥＴ２は、Ｐ型ＭＯＳＦＥＴ対１のソース端子に接続しゲート端子に電圧を付与される。カレントミラー回路３はＮ型ＭＯＳＦＥＴから構成される。
【００１４】
カレントミラー回路５は、入力側及び出力側Ｐ型ＭＯＳＦＥＴから構成され、入力側ＭＯＳＦＥＴは差動乗算回路４の出力端子に接続する。スイッチング回路６は、カレントミラー回路５の出力側ＭＯＳＦＥＴのソース端子に接続するＭＯＳＦＥＴにより構成される。キャパシタ７は、カレントミラー回路５の出力側ＭＯＳＦＥＴのドレイン端子に接続される。
【００１５】
なお、本実施形態において、スイッチング回路６はインバータを２段接続したものから構成される。後述するように、スイッチング回路６は、接続されたＭＯＳＦＥＴの動作をスイッチド電流源のように制御する機能を有する。ただし、同様の機能を有するものであれば、その他の回路構成を用いても構わない。
【００１６】
本実施形態において、図１に示す積和演算回路は、以下の演算式（１）で表される演算を実現する。
ｕ＝Σｗ・ｏ    ・・・（１）。
ただし、演算式（１）において、ｗは乗算値を示し、ｏは被乗算値を示し、ｕはｗとｏの乗算結果の累算結果を示す。このとき、ｗとｏの乗算は積和演算回路における差動乗算回路４によって実行される。また累算は、差動乗算回路４の乗算結果である電流を一定時間キャパシタ７に流入させ電荷量として累積させることにより実行される。以下、（１）の演算を本実施形態に係る積和演算回路が実行する際の回路動作に関して説明を行う。
【００１７】
本実施形態における差動乗算回路４は、２つのＰ型ＭＯＳＦＥＴから構成されるＭＯＳＦＥＴ対１と、ＭＯＳＦＥＴ対１のソース端子に接続するＰ型ＭＯＳＦＥＴ２と、Ｎ型ＭＯＳＦＥＴから構成されるカレントミラー３を組み合わせたものである。差動乗算回路４によって乗算を行う場合、乗算値ｗは、入力端子Ｂより電圧値Ｖwとして入力される。被乗算値ｏは、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。なお、本実施形態では、Ｖwの動作電圧レンジを１.０〜２.７Ｖとし、ΔＶの動作電圧レンジを０.０〜０.５Ｖとして説明するが、実行する演算に応じて変更しても構わない。
【００１８】
差動乗算回路４によってｗとｏの乗算を実行する場合、乗算値ｗの値を０にすることは、入力端子Ｂに印加する電圧値ＶwをＰ型ＭＯＳＦＥＴ２の閾値の値（またはそれ以上の値）に設定することに対応する。ただし、本実施形態では当該閾値電圧は２.７Ｖである。こうすると、差動乗算回路４に流れる電流値が０となり、出力電流値も０となるためである。また、乗算値ｗの値を０より大きくすることは、入力する電圧値ＶwをＰ型ＭＯＳＦＥＴ２の閾値（本実施形態では２.７Ｖ）より小さくすることに対応する。差動入力電圧値が一定の場合、入力電圧値Ｖwを小さくすると（乗算値ｗを大きくすることに対応する）Ｐ型ＭＯＳＦＥＴ２の電流値が増加していくため、差動乗算回路４の出力電流値の大きさも増加する。そこで、Ｐ型ＭＯＳＦＥＴ２の閾値が２.７Ｖの場合、乗算値ｗの値は、１.０Ｖ〜２.７Ｖの電圧レンジを有する電圧値Ｖwの適当な電圧値に対応付けられている。
【００１９】
なお、乗算値ｗと電圧値Ｖwとの関係は必ずしも線形にはならない。このため、最終的な演算結果である差動乗算回路４の出力電流値と、乗算値ｗの関係が線形になるように、事前に電圧値Ｖwと乗算値ｗを対応させておく。これにより、出力電流値が乗算値ｗに関して線形な乗算結果となる演算を実行することが可能となる。
【００２０】
また、被乗算値ｏは、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。この場合、差動入力端子の電圧値を以下の条件式（２）を満たすように設定することで、差動乗算回路４の出力電流Ｉの方向がカレントミラー回路５から電流を引き抜く方向となる。即ち、カレントミラー回路５から差動乗算回路４へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路４の「出力電流」と表現する。
ΔＶ ＝ ＶA+−ＶA- ≧ ０    ・・・（２）。
なお、差動電圧値ΔＶ＝０（ＶA+ ＝ ＶA-）の場合は、被乗算値ｏ＝０に対応する。このため、差動電圧値ΔＶ＝０である場合の、図１におけるNode１の電圧値が、カレントミラー回路５を構成するＰＭＯＳ回路の閾値に等しくなるように、差動乗算回路４の素子サイズを決定する。
【００２１】
電圧値Ｖwを一定とした場合、式（２）を満たすようにしつつΔＶの値を大きくすると、差動入力端子Ａ+を有するＰＭＯＳの電流値が減少していくため、差動乗算回路４の出力電流値の大きさも増加することとなる。従って、被乗算値ｏの値を、０Ｖ〜０.５Ｖの電圧レンジを有する差動電圧値ΔＶの適当な電圧値に対応付けることで前述した乗算値ｗとの乗算が可能となる。
【００２２】
なお、仮に差動電圧値ΔＶと差動乗算回路４の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Ｖwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果である差動乗算回路４の出力電流値と、被乗算値ｏの関係が線形になるように事前に差動電圧値ΔＶと被乗算値ｏを対応づけておく。これにより、出力電流値が被乗算値ｏに関して線形な乗算結果となる演算を実行することが可能となる。即ち、本実施形態に係る差動乗算回路４は、乗算値ｗと被乗算値ｏの積に対応する電流Ｉを出力する。このため、本実施形態に係る差動乗算回路４によれば、各乗算結果に係る電流Ｉに対応する電荷を、以下に述べる手法でキャパシタに蓄積することで、当該電荷量として積和演算の結果を求めることができる。
【００２３】
乗算値ｗと被乗算値ｏの乗算結果に相当する差動乗算回路４の出力電流Ｉは、図に示すようにカレントミラー回路５によってコピーされ、コピーされた出力電流Ｉ'がキャパシタ７に流入する。ここでカレントミラー回路５における出力側のＰ型ＭＯＳＦＥＴは、ソース端子側にスイッチング回路６が設けられている。このため、端子ＣにデジタルのHigh信号が印加されて、カレントミラー回路５における出力側のＰ型ＭＯＳＦＥＴが動作する期間のみ上述の出力電流Ｉ'がキャパシタ７に流入する。
【００２４】
従って、端子ＣにデジタルのHigh信号を印加する期間を一定とすることで、乗算値ｗと被乗算値ｏの乗算結果に比例する電荷量がキャパシタ７に蓄積される。なお、本実施形態では、端子Ｃに対して印加するHigh信号の期間を例示的に２０ns.として説明するが、これに限らず、所望の演算精度に応じて変更することが可能である。また、本実施形態では、キャパシタ７の初期電位を０.０Ｖとしたが、必要に応じてその他の初期電位に設定しても良い。
【００２５】
端子Ｃに対して一定期間High信号を印加した後、端子Ｃに印加するデジタル信号をLowに切り替えると、１つの乗算演算とその結果の加算処理が終了する。更に、新たな乗算演算とその結果の加算処理を行う場合は、端子Ｃに印加するデジタル信号をLowにした後に、入力電圧値Ｖwと差動電圧値ΔＶを、新たな乗算値ｗと被乗算値ｏに対応する値に変更する。ただし、上述のように、差動電圧値ΔＶは電圧値ＶA+、ＶA-の差分である。続いて、再度端子Ｃに印加するデジタル信号をHighにすることで、キャパシタ７に蓄積された電荷量に、今回の乗算結果に比例した電荷量が加算されて蓄積される。この動作は、前回実行された乗算値ｗと被乗算値ｏの乗算結果に対して、新たな値を有する乗算値ｗと被乗算値ｏの乗算結果を加算することに相当する。従って、以上説明したシーケンスを所定数回繰り返すことにより、式（１）に示した積和演算を実行することが可能となる。即ち、端子Ｃに印加する信号のタイミングに合わせて、乗算値ｗ、被乗算値ｏに対応する電圧を端子Ｂ、端子Ａ+、Ａ-に印加することで、累算結果ｕに対応する電荷量がキャパシタ７に蓄積されることになる。なお、本実施形態では、端子ＣにデジタルのLow信号を印加する期間を例示的に３０ns.として説明するが、これに限らず、所望の演算精度に応じて変更することが可能である。
【００２６】
以上のように、本実施形態に係る構成は、乗算をアナログ回路である差動乗算回路で実行する際に乗算結果を電流として出力し、この出力電流をカレントミラー回路でコピーしてキャパシタに電荷として蓄積することで累算を実行する。このため、本実施形態に係る構成によればアナログ回路を用いた積和演算回路を実現することが可能となる。
【００２７】
また、スイッチング回路６を用いてキャパシタ７に流す電流のタイミングを制御することで、乗算結果の和に相当する電荷を精密にキャパシタ７に蓄積することが可能である。
【００２８】
＜＜第２実施形態＞＞
第１実施形態に係る構成においては、差動電圧値ΔＶ＝０の場合（被乗算値ｏ＝０に対応）に、Node１の電圧値がカレントミラー回路５を構成するＰＭＯＳ回路の閾値に等しくなるように、差動乗算回路４の素子サイズを決定する必要がある。しかし、大量生産によって製造される素子においては一定の範囲で特性にばらつきが生じてしまうことがある。このため、被乗算値ｏ＝０に対応する差動電圧値ΔＶ＝０の場合に、キャパシタ７に電荷が蓄積され、演算精度が劣化してしまう可能性があった。本実施形態では、ＭＯＳ素子の特性バラツキを補正する回路構成をとる事により、演算精度の劣化防止を可能にする構成について説明する。
【００２９】
以下、図面を参照して第２実施形態に係る構成を説明する。図２は、本実施形態に係る積和演算回路を示す回路図である。また、図３は本実施形態におけるキャパシタ９周辺の拡大図である。
【００３０】
図２に示すように、本実施形態に係る積和演算回路においては、第１実施形態のカレントミラー回路５に代えてカレントミラー回路８が設けられている。カレントミラー回路８の出力側ＭＯＳＦＥＴ１２のゲート端子にはキャパシタ９が接続されている。更に、カレントミラー回路８の出力側ＭＯＳＦＥＴ１２のドレイン端子とゲート端子がスイッチ１０を介して接続されている。更に、カレントミラー回路８の出力側ＭＯＳＦＥＴ１２のドレイン端子とキャパシタ７の接続間にスイッチ１１が設けられている。これらの構成以外、すなわち差動乗算回路４、スイッチング回路６、及びキャパシタ７については、第１実施形態に係る積和演算回路と同様の回路構成を有する。従って、本実施形態においては、第１実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第１実施形態と同様として説明を省略する。
【００３１】
図２の積和演算回路においては、第１実施形態で説明した演算を実行する前に、キャパシタ９の補正電圧設定を実行する。まず、補正電圧設定動作を実行する前に、図３に示すようにキャパシタ９の初期電位を−０.６Ｖに設定する。ただし、本実施形態では初期電位を−０.６Ｖとして説明するが、その他の適切な電圧値であっても構わない。
【００３２】
なお、キャパシタ９を初期電位に設定するための回路構成は図２には記載していないが、例えば、図３に示すようにスイッチ１３を介してキャパシタ９の電極に電源１４を接続し、初期電位を設定するように構成することができる。また、キャパシタ９の電位を適切な電位に初期化できるものであれば、その他の手法を用いても構わない。なお、キャパシタ９の初期電位を設定中、及び設定後は、スイッチ１０とスイッチ１１をオフにすることで、キャパシタ９が初期電位を保持するようにする。また、キャパシタ９に初期電位を設定した後、スイッチ１３はオフにする。
【００３３】
続いて、入力電圧値Ｖwを動作電圧レンジ内の適切な値に設定し、かつ入力差動電圧値ΔＶが０Ｖになるように入力電圧値ＶA+、ＶA-を設定する。ここでは一例として、電圧値Ｖwを１.０Ｖ、ＶA+、ＶA-を両方とも１.９５Ｖとするものとして説明する。
【００３４】
次に、スイッチ１１はオフにしたままスイッチ１０をオンにする。ここで、Ｐ型ＭＯＳＦＥＴ１２のドレイン端子とゲート端子間にはドレイン電流値を０にする方向のフィードバックが働く。これにより、本条件下でＰ型ＭＯＳＦＥＴ１２の出力電流値が０になる、即ち、Ｐ型ＭＯＳＦＥＴ１２のゲート端子電圧が閾値になるような電圧値がキャパシタ９に保持される。
【００３５】
入力電圧値Ｖwと入力差動電圧値を上記のように設定した場合、乗算値ｗと被乗算値ｏの乗算結果は０であり、差動乗算回路４の出力電流値は０になるべきである。しかし、第１実施形態に係る図１の構成においては、Node１の電圧値がカレントミラー回路５を構成するＰ型ＭＯＳＦＥＴの閾値に完全に一致しない場合、カレントミラー回路５の入力側のＰ型ＭＯＳＦＥＴには電流が流れてしまう。このため、乗算結果に相当する出力電流値が本来の値である０にならなくなってしまう。
【００３６】
これに対して前述したように、本実施形態に係る図２の構成においては、Ｐ型ＭＯＳＦＥＴ１２の出力電流値が０になるような電圧をキャパシタ９に保持しておく。このため、回路設計時に、本条件下でNode１の電圧値が適正になるように、回路を構成するＭＯＳＦＥＴのサイズ等によって調整を行う必要が無くなる。また同時に、仮に製造工程のバラツキにより、カレントミラー回路８を構成するＰ型ＭＯＳＦＥＴの閾値に変動が生じても、本条件下でＰ型ＭＯＳＦＥＴ１２の出力電流が０になるように閾値のバラツキを補正することも可能となる。
【００３７】
続いて、キャパシタ９における補正電圧設定が完了した後、スイッチ１０をオフにすることで、キャパシタ９の電位が保持される。さらにスイッチ１１をオンにした後、第１実施形態で説明した積和演算動作を同様の方法で実行することにより、所望の積和演算を実行することができる。
【００３８】
＜＜第３実施形態＞＞
第１、第２実施形態に係る構成においては、乗算値ｗの値を０にすることは、入力端子Ｂに印加する電圧値ＶwをＰ型ＭＯＳＦＥＴ２の閾値電圧の値に設定することに対応する。このため、乗算を正確に行うためには、Ｐ型ＭＯＳＦＥＴ２の閾値電圧の値を正確に設定する必要がある。また、差動電圧値ΔＶ＝０が被乗算値ｏ＝０に対応するためには、差動電圧値ΔＶ＝０である場合のNode１の電圧値が、カレントミラー回路５もしくは８を構成するＰＭＯＳ回路の閾値に等しい必要がある。
【００３９】
しかし、大量生産によって製造される素子においては一定の範囲で特性にばらつきが生じてしまうことがある。このため、端子Ｂに乗算値ｗ＝０に対応する電圧値Ｖwを印加したにも関わらず、Ｐ型ＭＯＳＦＥＴ２の閾値電圧の誤差により、演算精度が劣化してしまう可能性があった。或いは、端子Ａ+、Ａ-に差動電圧値ΔＶ＝０となる電圧を印加したにも関わらず、カレントミラー回路５もしくは８を構成するＰＭＯＳ回路の閾値の誤差により、演算精度が劣化してしまう可能性があった。
【００４０】
本実施形態では、Ｐ型ＭＯＳＦＥＴ２及びカレントミラー回路５もしくは８を構成するＰＭＯＳ回路の特性バラツキを補正する回路構成をとる事により、演算精度の劣化防止を可能にする構成について説明する。
【００４１】
以下、図面を参照して第３実施形態に係る構成を説明する。図４は、本実施形態に係る積和演算回路を示す回路図である。また図５は、本実施形態におけるキャパシタ２４周辺の拡大図である。
【００４２】
図４に示すように、本実施形態に係る積和演算回路においては、差動乗算回路１５を構成するＭＯＳＦＥＴ対１６のゲート端子の両方にキャパシタ１７,１８が接続される。更に、差動乗算回路１５を構成するＭＯＳＦＥＴ対１６のドレイン端子の両方がそれぞれのゲート端子とスイッチ１９,２０を介して接続される。更に、差動乗算回路１５の出力端子とカレントミラー回路８の接続間にスイッチ２２が設けられている。また、更に、差動乗算回路１５を構成するＰ型ＭＯＳＦＥＴ２３のゲート端子にキャパシタ２４が接続される。更に、差動乗算器回路１５を構成するＰ型ＭＯＳＦＥＴ２３のドレイン端子がゲート端子とスイッチ２５を介して接続される。更に、差動乗算回路１５を構成するＰ型ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ対１６の接続間にスイッチ２６が設けられている。これらの構成以外、すなわち、スイッチング回路６、キャパシタ７、カレントミラー回路８、スイッチ１０及び１１については、第２実施形態に係る積和演算回路と同様の回路構成を有する。従って、本実施形態においては、第２実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第２実施形態と同様として説明を省略する。
【００４３】
図４の積和演算回路においては、第２実施形態で説明した演算を実行する前に、キャパシタ２４及びキャパシタ１７,１８の補正電圧設定を実行する。まず、キャパシタ２４の補正電圧設定動作を実行する前に、図５に示すようにキャパシタ２４の初期電位を−０.６Ｖに設定する。ただし、本実施形態では初期電位を−０.６Ｖとして説明するが、その他の適切な電圧値であっても構わない。
【００４４】
なお、キャパシタ２４を初期電位に設定するための回路構成は図４には記載していないが、例えば、図５に示すようにスイッチ２７を介してキャパシタ２４の電極に電源２８を接続し、初期電位を設定するように構成することができる。また、キャパシタ２４の電位を適切な電位に初期化できるものであれば、その他の手法を用いても構わない。なお、キャパシタ２４の初期電位を設定中、及び設定後は、スイッチ２５とスイッチ２６をオフにすることで、キャパシタ２４が初期電位を保持するようにする。また、キャパシタ２４に初期電位を設定した後、スイッチ２７はオフにする。
【００４５】
続いて、端子Ｂに印加する入力電圧値ＶwをＰ型ＭＯＳＦＥＴ２３の閾値に設定する（本実施形態では例示的に２.７Ｖとする）。次に、スイッチ２６はオフにしたままスイッチ２５をオンにする（この時、既にスイッチ２７はオフしている）。ここでＰ型ＭＯＳＦＥＴ２３のドレイン端子とゲート端子間にはドレイン電流値を０にする方向のフィードバックが働く。これにより、本条件下でＰ型ＭＯＳＦＥＴ２３のドレイン電流値が０になる、即ち、Ｐ型ＭＯＳＦＥＴ２３のゲート端子電圧が閾値になるような電圧値がキャパシタ２４に保持される。このため、仮に製造工程のバラツキによりＰ型ＭＯＳＦＥＴ２３の閾値に変動が生じても、入力電圧値Ｖwを閾値電圧以上の値に設定した時にＰ型ＭＯＳＦＥＴ２３のドレイン電流が０になるように補正することができる。ただし、本実施形態では当該閾値電圧を２.７Ｖとして説明する。続いて、キャパシタ２４における補正電圧設定が完了した後、スイッチ２５をオフにすることで、キャパシタ２４の電位が保持される。
【００４６】
次に、キャパシタ１７,１８の補正電圧設定を実行する。まず、スイッチ１９,２０、およびスイッチ２２をオフにした状態でスイッチ２６をオンする。続いて、入力電圧値Ｖwを動作電圧レンジ内の適当な値（本実施形態では例示的に１.０Ｖ）に設定する。、更に、入力差動電圧値ΔＶが０Ｖになるように入力電圧値ＶA+、ＶA-を設定する（本実施形態では両電圧値を例示的に１.９５Ｖとする）。
【００４７】
次に、スイッチ２２はオフにしたままスイッチ１９,２０をオンにする。ここで、差動乗算回路１５は入力差分電圧値ΔＶと、Node１、及びNode２の差分電圧値に関して負のゲインを有するため、差動対回路を構成するＰ型ＭＯＳＦＥＴに等しい電流が流れるようにフィードバックが働く。このため、結果として本条件下で差動乗算回路１５の出力電流値Ｉが０になるような電圧値が、キャパシタ１７,１８に保持される。なお、キャパシタ１７,１８の初期電位は、０.０Ｖに設定するものとする。これにより、仮に製造工程のバラツキにより差動乗算器回路１５を構成するＭＯＳＦＥＴの閾値に変動が生じても、上記の入力電圧の条件下で差動乗算回路１５の出力電流値Ｉが０になるように補正することが可能となる。
【００４８】
続いて、キャパシタ１７,１８における補正電圧設定が完了した後、スイッチ１９,２０をオフにすることで、キャパシタ１７,１８の電位が保持される。さらにスイッチ２２をオンにした後、第２実施形態で説明した処理を実行することにより、所望の積和演算を実行することができる。
【００４９】
図４に例示した構成では、端子Ａ+、Ａ-、Ｂ、カレントミラー回路８のそれぞれに、ＭＯＳＦＥＴの閾値を補正するためのキャパシタ及びスイッチが設けられている。しかし、これらの全てに補正するための機構を設ける必要はない。即ち、用途や目的に応じて必要な箇所（例えば、端子Ａ+、Ａ-等）にのみ設けるように構成してもよい。
【００５０】
＜＜第４実施形態＞＞
第１〜第３実施形態に係る構成では、電圧ＶA+、ＶA-を入力するＭＯＳＦＥＴ対１もしくは１６と電圧Ｖwを入力するＭＯＳＦＥＴ２若しくは２３がＰ型ＭＯＳＦＥＴであった。また、カレントミラー回路３がＮ型ＭＯＳＦＥＴであった。本実施形態に係る構成では、電圧ＶA+、ＶA-を入力するＭＯＳＦＥＴ対と電圧Ｖwを入力するＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである。また、カレントミラー回路がＰ型ＭＯＳＦＥＴである。
【００５１】
以下、図面を参照して第４実施形態に係る構成を説明する。図６〜８は、本実施形態に係る積和演算回路を示す回路図である。図６〜８に示すように本実施形態においては、差動乗算回路２９,３０は、電圧ＶA+、ＶA-を入力するＭＯＳＦＥＴ対３１と電圧Ｖwを入力するＭＯＳＦＥＴ３２がＮ型ＭＯＳＦＥＴである。また、カレントミラー回路３３がＰ型ＭＯＳＦＥＴから構成される。つまり、本実施形態における積和演算回路は、第１〜第３実施形態における差動乗算回路４,１５を、差動乗算回路２９,３０でそれぞれ置き換えてなる構成を有する。ここで、第１実施形態における差動乗算回路４を前述のように置き換えたものは図６に示されている。第２実施形態における差動乗算回路４を前述のように置き換えたものは図７に示されている。第３実施形態における差動乗算回路１５を前述のように置き換えたものは図８に示されている。
【００５２】
本実施形態においては、各図について第１〜第３実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第１〜第３実施形態に係る構成と同様として説明を省略する。
【００５３】
図６〜８に示すように、本実施形態における差動乗算回路２９,３０は、Ｎ型ＭＯＳＦＥＴから構成されるＭＯＳＦＥＴ対３１と、Ｎ型ＭＯＳＦＥＴ３２と、Ｐ型ＭＯＳＦＥＴから構成されるカレントミラー回路３３を組み合わせて構成される。差動乗算回路２９,３０によって乗算を行う場合、乗算値ｗは、入力端子Ｂより電圧値Ｖwとして入力される。被乗算値ｏは、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。ただし、本実施形態ではＶwの動作電圧レンジを０.６〜２.３Ｖとし、ΔＶの動作電圧レンジを０.０〜０.５Ｖとして説明するが、実行する演算に応じて変更しても構わない。
【００５４】
差動乗算回路２９,３０でｗとｏの乗算を実行する場合、乗算値ｗの値を０にすることは、入力端子Ｂに印加する電圧値ＶwをＮ型ＭＯＳＦＥＴ３２の閾値電圧の値（またはそれ以下の値）に設定することに対応する。ただし、本実施形態では、例示的に当該閾値電圧を０．６Ｖとして説明する。こうすれば、差動乗算回路２９,３０に流れる電流値が０となり、出力電流値も０となるためである。また、乗算値ｗの値を０より大きくすることは、入力する電圧値ＶwをＮ型ＭＯＳＦＥＴ３２の閾値（本実施形態では０．６Ｖ）より大きくすることに対応する。差動入力電圧値が一定の場合、入力電圧値Ｖwを大きくする（乗算値ｗを大きくすることに対応する）とＮ型ＭＯＳＦＥＴ３２の電流値が増加していく。このため、差動乗算回路２９,３０の出力電流値の大きさも増加する。そこで、Ｎ型ＭＯＳＦＥＴ３２の閾値が０.６Ｖの場合、乗算値ｗの値は、０.６Ｖ〜２.３Ｖの電圧レンジを有する電圧値Ｖwの適当な電圧値に対応付けられている。
【００５５】
なお、乗算値ｗと電圧値Ｖwとの関係は必ずしも線形にはならない。このため、最終的な演算結果である差動乗算回路２９,３０の出力電流値と、乗算値ｗの関係が線形になるように、事前に電圧値Ｖwと乗算値ｗを対応させておく。これにより、出力電流値が乗算値ｗに関して線形な乗算結果となる演算を実行することが可能となる。
【００５６】
また、被乗算値ｏに関しては、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。この場合、差動入力端子の電圧値を以下の条件式（２）を満たすように設定することで、差動乗算回路２９,３０の出力電流Ｉの方向がカレントミラー回路５,８から電流を引き抜く方向となる。即ち、カレントミラー回路５,８から差動乗算回路２９,３０へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路の「出力電流」と表現する。
ΔＶ ＝ ＶA+−ＶA- ≧ ０    ・・・（２）。
なお、図６の回路構成では、差動電圧値ΔＶ＝０（ＶA+ ＝ ＶA-）の場合は、被乗算値ｏ＝０に対応する。このため、差動電圧値ΔＶ＝０である場合の、図６におけるNode１の電圧値が、カレントミラー回路５を構成するＰＭＯＳ回路の閾値に等しくなるように、差動乗算回路２９の素子サイズを決定する。
【００５７】
電圧値Ｖwを一定とした場合、式（２）を満たすようにしつつΔＶの値を大きくすると、差動入力端子Ａ+を有するＮ型ＭＯＳＦＥＴの電流値が増加していくため、差動乗算回路２９,３０の出力電流値の大きさも増加することとなる。従って、被乗算値ｏの値を、０Ｖ〜０.５Ｖの電圧レンジを有する差動電圧値ΔＶの適当な電圧値に対応付けることで前述した乗算値ｗとの乗算が可能となる。
【００５８】
なお、仮に差動電圧値ΔＶと差動乗算回路２９,３０の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Ｖwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果である差動乗算回路２９,３０の出力電流値と、被乗算値ｏの関係が線形になるように事前に差動電圧値ΔＶと被乗算値ｏを対応づけておく。これにより、出力電流値が被乗算値ｏに関して線形な乗算結果となる演算を実行することが可能となる。
【００５９】
以上説明した処理以降の処理は、第１〜第３実施形態における処理と同様であるため、説明を省略する。また、図７に示す、第２実施形態の差動乗算回路４を本実施形態における差動乗算回路２９で置き換えた場合の、キャパシタ９の補正電圧設定に関する処理は、第２実施形態と同様であるため、説明を省略する。
【００６０】
また図８に示す、第３実施形態の差動乗算回路１５を本実施形態における差動乗算回路３０で置き換えた場合のバラツキ補正用のキャパシタ１７,１８,２４及びスイッチ１９,２０,２６は、図４に示すように配置される。即ち、第３実施形態でＰ型ＭＯＳＦＥＴのゲート端子及びドレイン端子に接続されていたキャパシタ１７,１８,２４及びスイッチ１９,２０,２６が、図８に示すように、Ｎ型ＭＯＳＦＥＴのゲート端子及びドレイン端子に接続されるよう配置される。
【００６１】
また、図８においてキャパシタ２４の補正電圧設定を行う際には、入力電圧値ＶwをＮ型ＭＯＳＦＥＴ３２の閾値に設定し、かつキャパシタ２４の初期電位を０.６Ｖに設定することが第３実施形態とは異なる。本実施形態では、例示的に閾値電圧を０.６Ｖとして説明する。これはカレントミラー回路がＮ型ＭＯＳＦＥＴであることから、補正電圧設定時にキャパシタ２４の電荷を引き抜く方向に電流が流れるためである。なお、初期電位は実行する演算に応じてその他の電圧値に設定しても構わない。
【００６２】
また、図８においてキャパシタ１７,１８の補正電圧設定を行う際には、入力電圧値Ｖwを動作電圧レンジ内の適当な値に設定する。更に、入力差動電圧値ΔＶが０Ｖになるように入力電圧値ＶA+、ＶA-を設定する。ただし、本実施形態では、例えば、Ｖwについては２.３Ｖ、ＶA+、ＶA-については両電圧値を１.３５Ｖとする。これ以外の処理に関しては全て第３実施形態と同様である。
【００６３】
＜＜第５実施形態＞＞
以下、図面を参照して第５実施形態に係る構成を説明する。図９〜１１は、本実施形態に係る積和演算回路を示す回路図である。図９〜１１に示すように本実施形態における積和演算回路は、第１〜第３実施形態における差動乗算回路４または１５を、Rail-to-rail差動乗算回路４０,４１で置き換えたものである。Rail-to-rail型差動回路を用いることで、回路規模を縮小して電源電圧を低くした場合でも、入力電圧レンジを広く取ることができる。Rail-to-rail差動乗算回路４０,４１は、以下の構成を備える。
・ゲート端子に電圧を付与されるＰ型及びＮ型ＭＯＳＦＥＴ対３４,３５。
・ＭＯＳＦＥＴ対３４,３５のソース端子にそれぞれ接続し、ゲート端子に入力電圧を付与されるＰ型及びＮ型ＭＯＳＦＥＴ３６,３７。
・Ｎ型及びＰ型ＭＯＳＦＥＴから構成されるカレントミラー回路３８,３９。
ここで、第１実施形態における差動乗算回路４を前述のように置き換えたものは図９に示されている。第２実施形態における差動乗算回路４を前述のように置き換えたものは図１０に示されている。第３実施形態における差動乗算回路１５を前述のように置き換えたものは図１１に示されている。
【００６４】
図９〜１１のように、本実施形態におけるRail-to-rail差動乗算回路４０,４１は、第１〜第３実施形態における差動乗算回路４,１５と第４〜第６実施形態における差動乗算回路２９,３０を、接続して構成される。ただし、入力差動電圧端子Ａ+及びＡ-と、双方のカレントミラー回路の入力端子及び出力端子において接続して構成される。
【００６５】
従って、以下で説明する回路動作は、本質的には第１〜第３実施形態における差動乗算回路４,１５と第４実施形態における差動乗算回路２９,３０を組み合わせた回路の動作と考えることができる。なお本実施形態では、第１〜第３実施形態に係る構成との相違点についてのみ説明を行ない、その他の部分に関しては第１〜第３実施形態と同様であるため説明を省略する。
【００６６】
本実施形態におけるRail-to-rail差動乗算回路４０,４１は、次の２つの差動乗算回路を組み合わせて構成される。
・Ｎ型ＭＯＳＦＥＴから構成されるＭＯＳＦＥＴ対３５とＰ型ＭＯＳＦＥＴから構成されるカレントミラー回路３８を組み合わせた差動乗算回路。
・Ｐ型ＭＯＳＦＥＴから構成されるＭＯＳＦＥＴ対３４とＮ型ＭＯＳＦＥＴから構成されるカレントミラー回路３９を組み合わせた差動乗算回路。
【００６７】
Rail-to-rail差動乗算回路４０,４１によって乗算を行う場合、乗算値ｗは、電圧値Ｖwpと電圧値Ｖwnの組み合わせとして入力される。ただし、電圧Ｖwpは入力端子Ｂpに印加され、電圧値ＶwnはＢnに印加される。本実施形態では、電圧値Ｖwp及び電圧値Ｖwnの両方の動作電圧レンジが、一例として０.７〜３.３Ｖであるとして説明するが、実行する演算に応じて変更しても構わない。
【００６８】
また被乗算値ｏは、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。本実施形態では差動電圧値ΔＶの動作電圧レンジを例示的に０.０〜１.０Ｖとして説明するが、実行する演算に応じて変更しても構わない。
【００６９】
なお本実施形態においては、Ｐ型ＭＯＳＦＥＴから構成されるカレントミラー回路３８、及びＮ型ＭＯＳＦＥＴから構成されるカレントミラー回路３９を、例示的に単一段のカレントミラー回路で構成する。ただし、必要に応じて、例えば、カスコード接続のカレントミラー回路を使用しても構わない。
【００７０】
また、本実施形態においては、Ｐ型ＭＯＳＦＥＴから構成されるカレントミラー回路３８、及びＮ型ＭＯＳＦＥＴから構成されるカレントミラー回路３９の入力側ＭＯＳＦＥＴをダイオード接続している。ただし、必要に応じてどちらか一方のカレントミラー回路のダイオード接続を外し、ゲート端子に適切なバイアス電圧を付与する構造としても構わない。この場合は、該当する回路はカレントミラー回路とは異なる構成をとることになる。
【００７１】
Rail-to-rail差動乗算回路４０,４１によってｗとｏの乗算を実行する場合、乗算値ｗの値を０にすることは、入力端子Ｂp及び入力端子Ｂnに、それぞれ次の電圧値を印加することに対応する。
・入力端子ＢpにＶwp＝３.３Ｖ。
・入力端子ＢnにＶwn＝０.７Ｖ。
この場合、Rail-to-rail差動乗算回路４０,４１の出力電流値Ｉが０となるためである。なお、これらの電圧値は一例であり、実行する演算に応じて変更しても構わない。
【００７２】
また、乗算値ｗの値を０より大きくすることは、入力する電圧値Ｖwpを３.３Ｖより小さくし、かつ電圧値Ｖwnを０.７Ｖより大きくすることに対応する。差動入力電圧値が一定の場合、Ｖwpを小さくし、かつ、Ｖwnを大きくすると、Ｐ型ＭＯＳＦＥＴ３６及びＮ型ＭＯＳＦＥＴ３７の電流値が増加する。このため、差動乗算回路４０、４１の出力電流値Ｉの大きさも増加する。つまり、乗算値ｗの値は、０.７Ｖ〜３.３Ｖの電圧レンジを有する電圧値Ｖwpと０.７Ｖ〜３.３Ｖの電圧レンジを有する電圧値Ｖwnとの適当な電圧値の組み合わせに対応付けられている。
【００７３】
なお、乗算値ｗと電圧値Ｖwp及び電圧値Ｖwnの組み合わせとの関係は必ずしも線形にはならない。このため、最終的な演算結果であるRail-to-rail差動乗算回路４０,４１の出力電流値と、乗算値ｗの関係が線形になるように、事前に対応関係を求めておく。即ち、電圧値Ｖwp及び電圧値Ｖwnの組み合わせと乗算値ｗとを対応させておく。これにより、出力電流値が乗算値ｗに関して線形な乗算結果となる演算を実行することが可能となる。
【００７４】
また、被乗算値ｏに関しては、差動入力端子Ａ+、Ａ-より入力される電圧値ＶA+、ＶA-の差動電圧値ΔＶとして入力される。この場合、差動入力端子の電圧値を以下の条件式（２）を満たすように設定することで、Rail-to-rail差動乗算回路４０,４１の出力電流Ｉの方向がカレントミラー回路５,８から電流を引き抜く方向となる。即ち、カレントミラー回路５,８からRail-to-rail差動乗算回路４０,４１へ電流が流れることになる。なお、ここでは、電流の方向に関係なく差動乗算回路の「出力電流」と表現する。
ΔＶ ＝ ＶA+−ＶA- ≧ ０    ・・・（２）。
なお、差動電圧値ΔＶ＝０（ＶA+ ＝ ＶA-）の場合は、被乗算値ｏ＝０に対応する。このため、差動電圧値ΔＶ＝０である場合の、Node１の電圧値が、カレントミラー回路５または８を構成するＰ型ＭＯＳＦＥＴの閾値に等しくなるように、Rail-to-rail差動乗算回路４０の素子サイズを決定する。
【００７５】
電圧値Ｖwp及びＶwnが一定で、式（２）を満たしつつΔＶの値を大きくすると、端子Ａ+を有するＮ型ＭＯＳＦＥＴの電流値が増加し、端子Ａ+を有するＰ型ＭＯＳＦＥＴの電流値が減少する。このため、Rail-to-rail差動乗算回路４０,４１の出力電流値の大きさも増加することとなる。従って、被乗算値ｏの値を、０Ｖ〜１.０Ｖの電圧レンジを有する差動電圧値ΔＶの適当な電圧値に対応付けることで前述した乗算値ｗとの乗算が可能となる。
【００７６】
なお、仮に差動電圧値ΔＶと差動乗算器の出力電流値が所望の線形な乗算精度を満たさない場合は、電圧値Ｖwについて上述したのと同様な対応付けをしておく。即ち、最終的な演算結果であるRail-to-rail差動乗算回路４０,４１の出力電流値と、被乗算値ｏの関係が線形になるように事前に差動電圧値ΔＶと被乗算値ｏを対応づけておく。これにより、出力電流値が被乗算値ｏに関して線形な乗算結果となる演算を実行することが可能となる。
【００７７】
以上説明した処理以降の処理は、第１〜第３実施形態に係る構成における処理と同様であるため説明を省略する。また、第２実施形態の差動乗算回路４を本実施形態におけるRail-to-rail差動乗算回路４０で置き換えた場合の、キャパシタ９の補正電圧設定に関する処理は、第２実施形態に係る構成における処理と同様であるため、説明を省略する。
【００７８】
なお、図１１は、第３実施形態の差動乗算回路１５と同様に、Rail-to-rail差動乗算回路４１にバラツキ補正用のキャパシタ４２〜４７及びスイッチ４８〜５５を設けた回路構成を示している。図１１のように、差動乗算回路１５においてＰ型ＭＯＳＦＥＴのゲート及びドレイン端子に接続されていた２４〜２６に対応するものが、本実施形態に係る構成においては、Ｐ型及びＮ型ＭＯＳＦＥＴ３６,３７の両方のゲート及びドレイン端子に接続されている。
【００７９】
また、図１１に示すように、第３実施形態のＰ型ＭＯＳＦＥＴ対１６に接続されていたキャパシタ１７〜２０に対応するものが、Ｐ型ＭＯＳＦＥＴ対３４及びＮ型ＭＯＳＦＥＴ対３５の両方のゲート端子及びドレイン端子に接続されている。つまり、図１１に示す差動乗算回路４１は、前述したように、図４に示す差動乗算回路１５と、図８に示す差動乗算回路３０を組み合わせた構造をしている。
【００８０】
また、図１１においてキャパシタ４２,４３の補正電圧設定を行う際には、以下のように電圧設定を行うことが、第３実施形態に係る構成と異なる。
・入力電圧値ＶwpをＰ型ＭＯＳＦＥＴの閾値に設定する（本実施形態では２.７Ｖ）。
・入力電圧値ＶwnをＮ型ＭＯＳＦＥＴの閾値に設定する（本実施形態では０.６Ｖ）。
・キャパシタ４２の初期電位を−０.６Ｖに設定する。
・キャパシタ４３の初期電位を０.６Ｖに設定する。
なお、これらの初期電位は実行する演算に応じてその他の電圧値に設定しても構わない。
【００８１】
また、図１１においてキャパシタ４４,４５,４６,４７の補正電圧設定を行う際には、以下のように電圧設定を行うことが、第３実施形態に係る構成と異なる。
・入力電圧値Ｖwp及び入力電圧値Ｖwnを動作電圧レンジ内の適当な値に設定する（本実施形態ではＶwp=０.７Ｖ、Ｖwn=３.３Ｖ）。
・入力差動電圧値ΔＶが０Ｖになるように入力電圧値ＶA+、ＶA-を設定する（本実施形態では両電圧値を２.０５Ｖとする）。
【００８２】
また、本実施形態に係る構成においては、補正電圧設定を以下のように行う。まずキャパシタ４２,４３の補正電圧設定を同時に行い、続いてキャパシタ４４,４５,４６,４７の補正電圧設定を同時に行い、最後にキャパシタ９の補正電圧設定を行うという順番で行う。ただし、Ｐ型及びＮ型のＭＯＳＦＥＴ対３４,３５を構成するＭＯＳＦＥＴのゲート端子に接続するキャパシタ４４,４５,４６,４７の組以外は、補正電圧設定を必ずしも同時に実行する必要は無く、それぞれ別個に行っても良い。このため、本実施形態に係る構成における補正電圧設定に関しては、第３実施形態における補正電圧設定と第４実施形態における補正電圧設定の両方を実行することに対応する。従って、各キャパシタを補正電圧設定する際の動作に関しては、第３実施形態における補正電圧設定または第４実施形態における補正電圧設定における動作と同様であるため、説明を省略する。これ以外の処理に関しては全て第３実施形態に係る構成と同様である。
【００８３】
＜＜第６実施形態＞＞
以下、図面を参照して第６実施形態に係る構成を説明する。図１２〜２０は、本実施形態に係る積和演算回路を示す回路図である。図１２〜２０に示すように本実施形態における積和演算回路においては、第１〜第５実施形態におけるキャパシタに接続するカレントミラー回路５,８を、Ｎ型ＭＯＳＦＥＴから構成されるカレントミラー回路５６,５７で置き換えている。また、スイッチング回路６を一段のインバータで構成されるスイッチング回路５８で置き換えている。
【００８４】
ここで、第１実施形態におけるカレントミラー回路５を前述のように置き換えたものは図１２に示されている。第２実施形態におけるカレントミラー回路８を前述のように置き換えたものは図１３に示されている。第３実施形態におけるカレントミラー回路８を前述のように置き換えたものは図１４に示されている。第４実施形態におけるカレントミラー回路５,８を前述のように置き換えたものは図１５〜１７に示されている。第５実施形態におけるカレントミラー回路５,８を前述のように置き換えたものは図１８〜２０に示されている。
【００８５】
このように本実施形態に係る構成は、第１〜第５実施形態の構成と共通する部分を有する。このため、各構成との相違点についてのみ説明を行ない、その他の部分に関しては第１〜第５実施形態と同様であるため、説明を省略する。
【００８６】
本実施形態におけるキャパシタに接続されるカレントミラー回路５６,５７は、Ｎ型ＭＯＳＦＥＴから構成されている。このため、本実施形態における差動乗算回路４,１５,２９,３０、及び、Rail-to-rail差動乗算回路４０,４１の出力電流（乗算値ｗと被乗算値ｏの乗算結果に対応）をカレントミラー回路に入力する方向に設定する必要がある。
【００８７】
そこで、本実施形態における差動乗算回路４,１５,２９,３０及びRail-to-rail差動乗算回路４０,４１に対する差動入力電圧ＶA+、ＶA-を以下の条件を満たすように設定する。
ΔＶ ＝ ＶA-−ＶA+ ≧ ０    ・・・（３）。
これにより、差動乗算回路４,１５,２９,３０、及びRail-to-rail差動乗算回路４０,４１の出力電流Ｉが、図１２〜２０に示すように前記カレントミラー回路５６,５７に入力する方向となる。従って、カレントミラー回路５６,５７によってコピーされた、乗算値ｗと被乗算値ｏの乗算結果に相当する出力電流Ｉ'がカレントミラー回路５６，５７の出力側に接続するキャパシタから引き抜かれる。
【００８８】
ここでカレントミラー回路５６，５７における出力側のＮ型ＭＯＳＦＥＴは、ソース端子側にスイッチング回路５８が設けられており、端子ＣにデジタルのHigh信号が印加され、Ｎ型ＭＯＳＦＥＴが動作する期間のみ前記の出力電流Ｉ'がキャパシタから引き抜かれる。従って、端子ＣにデジタルのHigh信号を印加する期間を一定とすることで、乗算値ｗと被乗算値ｏの乗算結果に比例する電荷量がキャパシタ７から抜き取られる。
【００８９】
なお、本実施形態ではHigh信号の印加期間を例示的に２０ns.として説明するが、所望の演算精度に応じて変更することが可能である。また、本実施形態では、キャパシタ７の初期電位を例示的に３.３Ｖとして説明するが、必要に応じてその他の初期電位に設定しても良い。
【００９０】
また、図１３,１４,１６,１７,１９,２０においては、キャパシタ６１の初期電位を０.６Ｖに設定している。これはカレントミラー回路がＮ型ＭＯＳＦＥＴであることから、補正電圧設定時にキャパシタ６１の電荷を引き抜く方向に電流が流れるためである。なお、初期電位も実行する演算に応じてその他の電圧値に設定しても構わない。
【００９１】
以上説明した処理をそれぞれの乗算値ｗと被乗算値ｏの乗算結果について繰り返すことにより、乗算値ｗと被乗算値ｏの乗算結果を累算した値が、キャパシタ７の初期電荷量から減少した分の電荷量としてキャパシタ７に保持される。従って、以上説明したシーケンスを所定数回繰り返すことにより、式（１）に示した積和演算を実行することが可能となる。
【００９２】
なお、以上説明した処理以外に関しては、第１〜第５実施形態で説明した処理と同様であるため、説明を省略する。
【００９３】
＜＜第７実施形態＞＞
以下、図面を参照して第７実施形態に係る構成を説明する。図２１は、本実施形態に係る積和演算回路を示す回路図である。本実施形態における積和演算回路は、第１〜第６実施形態の積和演算回路からキャパシタ７のみを除去した回路を、第１〜第６実施形態においてキャパシタ７と接続していた端子で複数個並列に接続し、更に共通キャパシタ５９に接続した構成を有する。以下、第１〜第６実施形態の積和演算回路からキャパシタ７のみを除去した回路を各実施形態ごとの区別はせずに共通に積和演算要素回路６０と呼ぶ。なお、図２１においては、各積和演算要素回路６０の入力端子の記載は省略し、本実施形態の主眼である共通キャパシタ５９との接続を図示している。
【００９４】
また、図２２は、第１実施形態に係る積和演算回路に対応する積和演算要素回路６０を示す回路図である。第２〜第６実施形態の積和演算回路に対応する積和演算要素回路６０も同様に求めることができるため、図示を省略する。
【００９５】
本実施形態における積和演算回路においては、共通キャパシタ５９に複数の積和演算要素回路６０が接続することから、各積和演算要素回路６０から出力される電流を共通キャパシタ５９に電荷として累積することができる。このため、各積和演算要素回路６０で並列して実行される乗算結果を累算することが可能となる。また当然、第１〜第６実施形態で説明したように、時間的に繰り返し実行される乗算の累算も可能である。
【００９６】
なお、第１〜第７実施形態に係る構成においては、トランジスタをＭＯＳＦＥＴで実現した構成を例示したが、他の種類のトランジスタにより上記構成を実現しても構わない。
【図面の簡単な説明】
【００９７】
【図１】第１実施形態に係る積和演算回路を示す回路図である。
【図２】第２実施形態に係る積和演算回路を示す回路図である。
【図３】第２実施形態におけるキャパシタ９周辺の拡大図である。
【図４】第３実施形態に係る積和演算回路を示す回路図である。
【図５】第３実施形態におけるキャパシタ２４周辺の拡大図である。
【図６】第４実施形態に係る積和演算回路を示す回路図である。
【図７】第４実施形態に係る積和演算回路を示す回路図である。
【図８】第４実施形態に係る積和演算回路を示す回路図である。
【図９】第５実施形態に係る積和演算回路を示す回路図である。
【図１０】第５実施形態に係る積和演算回路を示す回路図である。
【図１１】第５実施形態に係る積和演算回路を示す回路図である。
【図１２】第６実施形態に係る積和演算回路を示す回路図である。
【図１３】第６実施形態に係る積和演算回路を示す回路図である。
【図１４】第６実施形態に係る積和演算回路を示す回路図である。
【図１５】第６実施形態に係る積和演算回路を示す回路図である。
【図１６】第６実施形態に係る積和演算回路を示す回路図である。
【図１７】第６実施形態に係る積和演算回路を示す回路図である。
【図１８】第６実施形態に係る積和演算回路を示す回路図である。
【図１９】第６実施形態に係る積和演算回路を示す回路図である。
【図２０】第６実施形態に係る積和演算回路を示す回路図である。
【図２１】第７実施形態に係る積和演算回路を示す回路図である。
【図２２】第１実施形態に係る積和演算回路に対応する積和演算要素回路を示す回路図である。
【図１】
2007241475.tif 000003
【図２】
2007241475.tif 000004
【図３】
2007241475.tif 000005
【図４】
2007241475.tif 000006
【図５】
2007241475.tif 000007
【図６】
2007241475.tif 000008
【図７】
2007241475.tif 000009
【図８】
2007241475.tif 000010
【図９】
2007241475.tif 000011
【図１０】
2007241475.tif 000012
【図１１】
2007241475.tif 000013
【図１２】
2007241475.tif 000014
【図１３】
2007241475.tif 000015
【図１４】
2007241475.tif 000016
【図１５】
2007241475.tif 000017
【図１６】
2007241475.tif 000018
【図１７】
2007241475.tif 000019
【図１８】
2007241475.tif 000020
【図１９】
2007241475.tif 000021
【図２０】
2007241475.tif 000022
【図２１】
2007241475.tif 000023
【図２２】
2007241475.tif 000024