(57)【要約】【課題】相補型ＭＯＳ（ＣＭＯＳ）装置とその製造方法を提供する。【解決手段】本発明は、ＣＭＯＳ装置とその製造方法を提供し、ＰＭＯＳトランジスタは、圧縮歪みＳｉＧｅチャンネルを有し、ＮＭＯＳトランジスタは、キャップ層により生成される局部引っ張り歪みＳｉチャンネルを有する。前者により、歪みＳｉチャンネルのホール移動度増加不足の問題を克服し、歪みＳｉＧｅチャンネル、歪みＳｉチャンネルが、それぞれ、価電子帯、伝導帯において生じるバンドオフセットにより、等価バンドギャップを小さくし、高誘電率のゲート誘電層、および、単一の仕事関数を有する金属ゲートに適用し、整合しにくい二重金属のゲート問題を回避し、高移動度増加の歪みチャンネルＭＯＳトランジスタが形成される。【選択図】図２Ｅ
2007088400.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタの製造方法であって、
Ｐ型、Ｎ型ＭＯＳトランジスタの素子領域を有する半導体基板を提供する工程と、
前記半導体基板上のＰ型ＭＯＳトランジスタの素子領域上に、圧縮応力を有する膜層を形成し、Ｐ型ＭＯＳトランジスタのチャンネル領域とする工程と、
前記Ｎ型ＭＯＳトランジスタの素子領域、および、圧縮応力を有する膜層上に、ゲート誘電層を形成する工程と、
ＣＭＯＳトランジスタを構成する前記Ｐ型、Ｎ型ＭＯＳトランジスタの素子領域のゲート誘電層上に、Ｐ型、Ｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、
キャップ層を、前記Ｎ型ＭＯＳトランジスタの素子領域上に形成し、前記Ｎ型ＭＯＳトランジスタのチャンネル領域において、局部引っ張り応力を生成する工程と、
からなることを特徴とする方法。
【請求項２】
前記半導体基板のＰ型ＭＯＳトランジスタの素子領域上に、圧縮応力を有する膜層を形成する前記工程は、
前記半導体基板上に、アモルファス層を形成する工程と、
前記Ｐ型ＭＯＳトランジスタ素子領域上のアモルファス層を除去する工程と、
選択性エピタキシー成長法を実行し、前記Ｐ型ＭＯＳトランジスタ素子領域に、圧縮応力を有する膜層を形成する工程と、
からなることを特徴とする請求項１に記載の方法。
【請求項３】
さらに、前記Ｎ型ＭＯＳトランジスタ素子領域上のアモルファス層を除去する工程を含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記アモルファス層は酸化層であることを特徴とする請求項２に記載の方法。
【請求項５】
前記半導体基板はＳｉ基板であることを特徴とする請求項１に記載の方法。
【請求項６】
圧縮応力を有する前記膜層は、ＳｉＧｅエピタキシー層であることを特徴とする請求項１に記載の方法。
【請求項７】
前記ＳｉＧｅエピタキシー層のＧｅ原子含量は、０．１〜１００％であることを特徴とする請求項６に記載の方法。
【請求項８】
前記ＳｉＧｅエピタキシー層の厚さは、１ｎｍ〜５００ｎｍであることを特徴とする請求項６に記載の方法。
【請求項９】
前記Ｐ型とＮ型ＭＯＳトランジスタの素子領域は、それぞれ、ｎウェル、ｐウェル領域であることを特徴とする請求項１に記載の方法。
【請求項１０】
前記ゲート誘電層は、誘電率が酸化ケイ素より大きい材料であることを特徴とする請求項１に記載の方法。
【請求項１１】
前記ゲート誘電層は、二酸化ジルコニウム（ＺｒＯ2）、二酸化ハフニウム（ＨｆＯ2）、二酸化チタン（ＴｉＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、窒酸化シリコン（ＳｉＯＮ）であることを特徴とする請求項１に記載の方法。
【請求項１２】
前記ゲート電極は、フェミレベルが、シリコン基板エネルギーギャップの中間の材料であることを特徴とする請求項１に記載の方法。
【請求項１３】
前記ゲートの材質は、ポリシリコン、ポリＳｉＧｅ、および、金属材料の群から選択されることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記金属材料は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）であることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記キャップ層は、窒化ケイ素であることを特徴とする請求項１に記載の方法。
【請求項１６】
前記キャップ層の厚さは、１ｎｍ〜１μｍであることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記キャップ層は、さらに、前記Ｐ型ＭＯＳトランジスタ素子領域上に形成され、かつ、さらに、前記Ｐ型ＭＯＳトランジスタに位置するキャップ層で、Ｇｅイオンドープ工程を実行する工程を含み、前記Ｐ型ＭＯＳトランジスタのチャンネル領域に対し、引っ張り応力を形成しないことを特徴とする請求項１に記載の方法。
【請求項１８】
前記キャップ層は、さらに、前記Ｐ型ＭＯＳトランジスタ素子領域上に形成され、かつ、さらに、前記Ｐ型ＭＯＳトランジスタに位置するキャップ層を除去する工程を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
ＣＭＯＳトランジスタであって、
Ｐ型、Ｎ型ＭＯＳトランジスタの素子領域を定義する隔離構造を有する半導体基板と、
前記半導体基板のＰ型ＭＯＳトランジスタの素子領域上に位置し、Ｐ型ＭＯＳトランジスタのチャンネル領域となる圧縮応力を有する膜層と、
前記半導体基板、および、圧縮応力を有する前記膜層上に位置するゲート誘電層と、
それぞれ、前記Ｐ型、Ｎ型ＭＯＳトランジスタ素子領域のゲート誘電層上に位置するＰ型、Ｎ型ＭＯＳトランジスタのゲート電極と、
前記Ｐ型ＭＯＳトランジスタの素子領域上に位置し、Ｎ型ＭＯＳトランジスタのチャンネル領域となる半導体基板上に、局部の引っ張り応力を有させるキャップ層と、
からなることを特徴とするＣＭＯＳトランジスタ。
【請求項２０】
前記半導体基板はＳｉ基板であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２１】
前記圧縮応力を有する膜層は、ＳｉＧｅエピタキシー層であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２２】
前記ＳｉＧｅエピタキシー層のＧｅ原子含量は、０．１〜１００％であることを特徴とする請求項２１に記載のＣＭＯＳトランジスタ。
【請求項２３】
前記ＳｉＧｅエピタキシー層の厚さは、１ｎｍ〜５００ｎｍであることを特徴とする請求項２１に記載のＣＭＯＳトランジスタ。
【請求項２４】
前記Ｐ型とＮ型ＭＯＳトランジスタの素子領域は、それぞれ、ｎウェル、ｐウェル領域であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２５】
前記ゲート誘電層は、誘電率が酸化ケイ素より大きい材料であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２６】
前記ゲート誘電層は、二酸化ジルコニウム（ＺｒＯ2）、二酸化ハフニウム（ＨｆＯ2）、二酸化チタン（ＴｉＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ2）、酸化ランタン（Ｌａ2Ｏ3）、窒酸化シリコン（ＳｉＯＮ）であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２７】
前記ゲート電極は、フェミレベルが、シリコン基板エネルギーギャップの中間の材料であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項２８】
前記ゲートの材質は、ポリシリコン、ポリＳｉＧｅ、および、金属材料の群から選択されることを特徴とする請求項２７に記載のＣＭＯＳトランジスタ。
【請求項２９】
前記金属材料は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）であることを特徴とする請求項２８に記載のＣＭＯＳトランジスタ。
【請求項３０】
前記キャップ層は、窒化ケイ素であることを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項３１】
前記キャップ層の厚さは、１ｎｍ〜１μｍであることを特徴とする請求項３０に記載のＣＭＯＳトランジスタ。
【請求項３２】
前記キャップ層は、さらに、前記Ｐ型ＭＯＳトランジスタ素子領域上に形成され、かつ、さらに、前記Ｐ型ＭＯＳトランジスタに位置するキャップ層で、Ｇｅイオンドープ工程を実行する工程を含み、前記Ｐ型ＭＯＳトランジスタのチャンネル領域に対し、引っ張り応力を形成しないことを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【請求項３３】
前記キャップ層は、前記Ｎ型ＭＯＳトランジスタの素子領域上にだけ位置することを特徴とする請求項１９に記載のＣＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタ、および、その製造方法に関するものであって、特に、Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタの圧縮歪みＳｉＧｅチャンネル、および、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタの局部引っ張り歪みＳｉチャンネルを結合し、ＰＭＯＳとＮＭＯＳのホールと電子のキャリア移動度（ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｙ）をそれぞれ増進し、等価エネルギーギャップを近づけるＣＭＯＳトランジスタ、および、その製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の性能の増加とコスト低下のために、集積回路素子の密度は増加し、素子尺寸は縮小している。チャンネルの長さが縮小するので、ゲートのチャンネルに対する制御能力が、短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ、ＳＣＥ）によって減少するのを回避するため、ゲート酸化Ｓｉ誘電層の厚さを減少させなければならない。しかし、ゲート酸化Ｓｉ誘電層の厚さが薄くなるにつれて、半導体素子の操作電圧も低下し、駆動電流が増大して、ダイレクト・トンネリング（Ｄｉｒｅｃｔ  Ｔｕｎｎｅｌｉｎｇ）効果により、漏電流が急激に増加し、ゲートのチャンネルに対する制御が失効する恐れがある。
【０００３】
相同のキャパシタンス値下で、高誘電率（Ｈｉｇｈ−ｋ）材料の物理膜厚（ｐｈｙｓｉｃａｌ  ｔｈｉｃｋｎｅｓｓ）は、酸化層より遥かに厚く、これにより、一定の電圧下で、誘電層内の電界強度を軽減させ、ゲートの漏電流を低下させることが出来る。これにより、超薄ゲート酸化Ｓｉ誘電層による問題を解決し、その長所も維持して、漏電流を増加させない前提下で、素子の駆動力を向上させるため、これからは、高誘電率の材料を、ゲート誘電層とする。
【０００４】
半導体製造工程中、例えば、イオン注入後続のアニーリング（ａｎｎｅａｌｉｎｇ）工程等の高温工程を含むので、酸化層界面との特性が良好で、かつ、高温工程に耐えうるポリシリコン（ｐｏｌｙ−Ｓｉ）は、ゲートの材質として幅広く採用されている。しかし、超薄ゲート誘電質、および、ポリシリコンゲートにより、高性能のＣＭＯＳトランジスタ素子を製作する過程で、素子尺寸が縮小するにつれて、ポリ空乏（ｐｏｌｙ  ｄｅｐｌｅｔｉｏｎ）とチップ抵抗値増加の問題が生じ、トランジスタの駆動能力衰退が生じる。よって、ディープサブミクロンＣＭＯＳ製造工程の発展に順応させるため、将来は、低抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ、ｐ）を有して、寄生抵抗を低下させ、ゲート中のキャリア空乏の現象を減少させる金属ゲートを採用する。
【０００５】
ＣＭＯＳ回路設計の観点から、高速、低電力消耗の要求を満たすには、ＰＭＯＳとＮＭＯＳのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ、Ｖｔｈ）は、正負対称で、かつ、大きすぎてはならない。また、現在、ＣＭＯＳが使用する金属ゲートの整合技術応用上、主に、ダブルゲート金属、あるいは、イオン注入の方式で、金属の仕事関数を調整するが、二種の異なる仕事関数の金属ゲートを使用すると、製造工程が複雑になり、イオン注入の方式も、固体溶解度の制限を受けやすい。
【０００６】
よって、ＩＥＥＥ  ＥＤＬ  Ｖｏｌ．２５−６  Ｊｕｎ．２００４のｐｐ．４０２−４０４中、“ｓｔｒａｉｎｅｄ  Ｓｉ−Ｓｔｒａｉｎｅｄ  ＳｉＧｅ  Ｄｕａｌ−Ｃｈａｎｎｅｌ  Ｌａｙｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｓ  ＣＭＯＳ  Ｓｕｂｓｔｒａｔｅ  ｆｏｒ  Ｓｉｎｇｌｅ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｍｅｔａｌ−Ｇａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ”（非特許文献１参照）という論文中、歪みＳｉ、および、歪みＳｉＧｅチャンネルのバンドオフセットにより、チャンネルの等価エネルギーギャップを小さくして、単一の仕事関数の金属ゲートの選用を便利にする。この方法は、Ｇｅ含量が低いＳｉ0.7Ｇｅ0.3シミュレーション基材上で、順に、二層の歪み層−圧縮歪み（ｃｏｍｐｒｅｓｓｉｏｎ  ｓｔｒａｉｎｅｄ）Ｓｉ0.4Ｇｅ0.6、引っ張り歪み（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎｅｄ）Ｓｉをエピタキシー成長させ、それぞれ、ホール、電子の伝導チャンネルとし、ＰＭＯＳの頂層Ｓｉは、ＮＭＯＳに対し、非常に薄い膜厚で、主な反転チャンネル層が、圧縮歪みＳｉＧｅ層中に確実に配置される。図１で示されるように、第Ｉ〜ＩＶ領域は、それぞれ、引っ張り歪みＳｉ、圧縮歪みの６０％のＧｅ原子含量のＳｉＧｅ層、３０％のＧｅ原子含量のＳｉＧｅ層、および、歪緩和Ｓｉをチャンネル領域とし、その価電子帯（Ｅｖ）、および、伝導帯（Ｅｃ）のバンドエネルギー（ｂａｎｄ  ｅｎｅｒｇｙ）を示す。図１は、引っ張り歪みＳｉをＰＭＯＳ素子のチャンネルとし、Ｓｉ基板と比較して、ホール移動度に対する改善は小さいが、ＮＭＯＳ素子の電子移動度は大幅に向上できることを示す。圧縮歪みを有するＳｉ0.4Ｇｅ0.6層を、ＰＭＯＳチャンネルとすると、ＰＭＯＳトランジスタの速度を大幅に増加させることができる。よって、この論文中、それぞれ、圧縮歪みＳｉ0.4Ｇｅ0.6と引っ張り歪みＳｉを、ホールと電子の伝導チャンネルとし、その等価エネルギーギャップをＳｉ基板（歪緩和Ｓｉ）と比較すると、０．５ｅＶの変化（１．１ｅＶ−０．６ｅＶ）があり、仕事係数が、φm＝４．５ｅＶである単一金属ゲートシミュレーションは、理想的対称のＮ／ＰＭＯＳスレショルド電圧を得る。しかし、この技術方法は、ＰＭＯＳ、および、ＮＭＯＳチャンネル領域において、それぞれ、圧縮応力、および、引っ張り応力を形成し、ＳｉＧｅシミュレーション基材を予め形成しておかなければならないので、製造コストが増加するだけでなく、ＰＭＯＳ素子上の超薄のＳｉキャップ層は、その膜厚が制御しにくい上、全てを半導体のチャンネルとし、半導体素子の効能に影響を与える。
【０００７】
現在の歪みチャンネル工程（ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ  ｅｎｇｉｎｅｅｒｉｎｇ）は、全面歪み（ｇｌｏｂａｌ  ｓｔｒａｉｎ）と局部歪み（ｌｏｃａｌ  ｓｔｒａｉｎ）を主とし、前者は高コストで、高欠陥密度のＳｉＧｅシミュレーション基材、および、ホール移動度の増加不足の問題があり、後者は、製造工程制御が容易でないという欠点を有する。
【０００８】
よって、米国特許第６７８４５０７号（特許文献１参照）は、ＣＭＯＳ、および、ＢｉＣＭＯＳ構造を開示し、圧縮歪みＳｉＧｅチャンネル領域を有するＰＭＯＳ素子、および、Ｓｉチャンネル領域を有するＮＭＯＳ素子を含んでいるが、この案は、圧縮歪みのＳｉＧｅチャンネルにより、ＰＭＯＳ素子のホール移動度を改善するもので、ＮＭＯＳ素子のホール移動度は、何ら改善されておらず、また、圧縮歪み、および、引っ張り歪みを有するＰＭＯＳ、および、ＮＭＯＳチャンネルにより、ホールと電子の移動度を同時に増加させることが出来ない。
【０００９】
【非特許文献１】ＩＥＥＥ  ＥＤＬ  Ｖｏｌ．２５−６“ｓｔｒａｉｎｅｄ  Ｓｉ−Ｓｔｒａｉｎｅｄ  ＳｉＧｅ  Ｄｕａｌ−Ｃｈａｎｎｅｌ  Ｌａｙｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｓ  ＣＭＯＳ  Ｓｕｂｓｔｒａｔｅ  ｆｏｒ  Ｓｉｎｇｌｅ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｍｅｔａｌ−Ｇａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ”２００４年６月、ｐ．４０２−４０４
【特許文献１】米国特許第６７８４５０７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）、および、その製造方法を提供し、ＰＭＯＳ素子のチャンネルは、圧縮歪みを有して、ホールの移動度を増進させ、ＮＭＯＳ素子のチャンネルは、引っ張り歪みを有して、電子の移動度を増進することを目的とする。
【００１１】
本発明は、高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタ、および、その製造方法を提供し、圧縮歪みチャンネル、引っ張り歪みチャンネルにより、それぞれ、価電子帯、伝導帯において、バンドオフセットを形成し、等価バンドギャップを小さくし、単一の仕事関数の金属ゲートの選用に適し、整合しにくい二重金属のゲート問題を回避することをもう一つの目的とする。
【００１２】
本発明は、高誘電率のゲート誘電質、および、単一の仕事関数の金属ゲートの結合に適する高移動度増加の歪みチャンネルの相補型ＭＯＳトランジスタ、および、その製造方法を提供することをさらなる目的とする。
【課題を解決するための手段】
【００１３】
上述の目的を達成するため、本発明は、相補型ＭＯＳトランジスタ、および、その製造方法を提供し、Ｐ型、Ｎ型ＭＯＳトランジスタの素子領域を有する半導体基板を提供する工程と、半導体基板上のＰ型ＭＯＳトランジスタの素子領域上に、圧縮応力を有する膜層を形成し、Ｐ型ＭＯＳトランジスタのチャンネル領域とする工程と、Ｎ型ＭＯＳトランジスタの素子領域、および、圧縮応力を有する膜層上に、ゲート誘電層を形成すると共に、Ｐ型、Ｎ型ＭＯＳトランジスタ素子領域のゲート誘電層上に、Ｐ型、Ｎ型ＭＯＳトランジスタのゲート電極を形成する工程と、からなり、Ｐ型、Ｎ型ＭＯＳトランジスタは、ＣＭＯＳトランジスタを構成し、キャップ層を、Ｎ型ＭＯＳトランジスタの素子領域上に形成して、Ｎ型ＭＯＳトランジスタのチャンネル領域に、局部引っ張り応力を生成させる。
【００１４】
また、本発明は、ＣＭＯＳトランジスタを提供し、Ｐ型、Ｎ型ＭＯＳトランジスタの素子領域を定義する隔離構造を有する半導体基板と、半導体基板のＰ型ＭＯＳトランジスタの素子領域上に位置し、Ｐ型ＭＯＳトランジスタのチャンネル領域となる圧縮応力を有する膜層と、半導体基板、および、圧縮応力を有する膜層上に位置するゲート誘電層と、それぞれ、Ｐ型、Ｎ型ＭＯＳトランジスタ素子領域のゲート誘電層上に位置するＰ型、Ｎ型ＭＯＳトランジスタのゲート電極と、Ｐ型ＭＯＳトランジスタの素子領域上に位置し、Ｎ型ＭＯＳトランジスタのチャンネル領域となる半導体基板上に、局部の引っ張り応力を有するキャップ層と、からなる。
【発明の効果】
【００１５】
本発明は、Ｐ型ＭＯＳトランジスタの圧縮歪みチャンネル、および、Ｎ型ＭＯＳトランジスタの局部引っ張り歪みチャンネルを結合し、前者は、圧縮歪みを有するチャンネルを利用して、ＰＭＯＳ素子のホール移動度を増進させ、キャップ層を利用して、ＮＭＯＳのチャンネル領域に、引っ張り歪みを形成して、ＮＭＯＳ素子の電子移動度を増進する。
【００１６】
本発明は、未来の趨勢である単一の仕事関数の金属ゲートの選用に適用出来るだけでなく、高誘電率のゲート誘電質材料の結合が容易である。
【発明を実施するための最良の形態】
【００１７】
図２Ａ〜図２Ｅは、本発明の実施例による高移動度増加の歪みチャンネルのＣＭＯＳＦＥＴの製造方法を示す図である。
【００１８】
図２Ａを参照すると、好ましくは、Ｓｉ基板である半導体基板１０が提供される。この半導体基板１０中は、シャロートレンチ分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ，ＳＴＩ）構造１２を有し、ＰＭＯＳとＮＭＯＳの素子領域１４と１６を区画するのに用いられ、ＰＭＯＳ素子領域１４とＮＭＯＳ素子領域１６は、適当なドープにより、それぞれ、ｐウェルとｎウェルを形成する。アモルファス層１８が、この半導体基板、および、シャロートレンチ隔離構造の表面に形成され、好ましい実施例中、アモルファス層は、パッド酸化層である。ＰＭＯＳ領域上方のアモルファス層を除去して、半導体基板のＰＭＯＳ素子領域１４を露出させると共に、ＮＭＯＳ素子領域１６上のアモルファス層１８を残留させる。
【００１９】
続いて、図２Ｂで示されるように、半導体基板のＰＭＯＳ素子領域１４上に、圧縮歪みを有する応力層２０を形成する。好ましい実施例中、上述のＮＭＯＳ素子領域１６上に位置するアモルファス層１８をマスク層として、選択的なエピタキシー成長法により、ＰＭＯＳ素子領域１４の半導体基板上に、圧縮歪みを有する応力層２０を成長させる。選択的なエピタキシー成長法というのは、薄膜を特定形態の表面にだけ堆積するもので、エピタキシーとは、ある格子上に、もう一つの完全な配列の格子材料を成長させるもので、つまり、エピタキシーが成長する基板では、相同の格子構造、および、方向を有する。好ましい実施例中、ＰＭＯＳ素子領域１４の半導体基板は、規則的な格子配列のＳｉ基板で、この時、ＮＭＯＳ素子領域１６上に、表面モフォロジー（ｓｕｒｆａｃｅ  ｍｏｒｐｈｏｌｏｇｙ）がアモルファス（ａｍｏｒｐｈｏｕｓ）であるアモルファス層１８を有するので、選択的なエピタキシー成長法を実施する時、結晶形のＰＭＯＳ素子領域１４の半導体基板上に、エピタキシー（ｅｐｉｔａｘｉ）を成長させ、ＮＭＯＳ素子領域１６のアモルファス層１８表面には、膜層を形成しないか、あるいは、性質が好ましくないポリシリコン、あるいは、アモルファス膜層を形成する。
【００２０】
好ましい実施例中、圧縮歪みを有する応力層２０は、ＳｉＧｅエピタキシー層で、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、急速熱処理化学気相成長（ＲＴＣＶＤ）、超高真空化学気相成長（ＵＨＶ／ＣＶＤ）等の公知の化学気相蒸着法、あるいは、分子線エピタキシー（ＭＢＥ）等により、上述のＰＭＯＳ素子領域１４の半導体基板表面に、圧縮歪みを有するＳｉＧｅ薄膜を形成する。
【００２１】
Ｓｉ基板上で成長するＳｉＧｅエピタキシー層は、その圧縮状態とＧｅ原子含量が関係するので、Ｇｅ原子含量が多ければ、圧縮応力も強くなり、ＰＭＯＳ素子に対するホール移動率増加も多くなる。しかし、ＳｉＧｅエピタキシー層は、格子圧縮状態を維持するために、その厚さは、臨界膜厚（ｃｒｉｔｉｃａｌ  ｔｈｉｃｋｎｅｓｓ）以下でなければならず、Ｇｅ原子含量が多ければ、ＳｉＧｅエピタキシー層の臨界膜厚が小さくなる。ＳｉＧｅエピタキシー層膜厚が、臨界膜厚を超過する時、弛緩態を呈し、欠陥（ｄｅｆｅｃｔ）が生じやすい。また、ＳｉＧｅエピタキシー層の膜厚は、薄すぎてはならず、キャリアが半導体基板中で流通し、圧縮応力を受けずに増加するのを回避する。これにより、本実施例中、圧縮歪みを有するＳｉＧｅエピタキシー層２０は、Ｇｅ原子含量が、総原子数量の０．１〜１００％で、その厚さは、臨界膜厚より薄く、欠陥が生じるのを回避し、格子圧縮状態を維持し、好ましくは、１ｎｍ〜５００ｎｍである。
【００２２】
続いて、ＮＭＯＳ素子領域１６上のアモルファス層１８、および、性質が好ましくないポリシリコン、あるいは、アモルファス膜層を除去して、ＰＭＯＳ素子領域１４に位置するモノシリコン表面のエピタキシー層２０を残留させる。
【００２３】
続いて、図２Ｃ中で示されるように、図２Ｂ中で示される基板上に、ゲート誘電層２２を堆積する。公知の方法中、ゲート誘電層は、通常、Ｓｉ基板を利用し、熱酸化法（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）で形成されるが、ＳｉＧｅエピタキシー層上で、熱酸化法を利用するのは、性質の好ましいゲート酸化層を形成することができないので、本発明は、堆積方法により、基板表面に、ゲート誘電層２２を形成し、次の工程の高誘電率（ｈｉｇｈ−ｋ）誘電層に適し、例えば、二酸化ジルコニウム（ＺｒＯ2）、二酸化ハフニウム（ＨｆＯ2）、二酸化チタン（ＴｉＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、窒酸化シリコン（ＳｉＯＮ）等か、あるいは、誘電係数が酸化ケイ素より大きい高誘電率の材料である。本実施例中、ゲート誘電層は、二酸化ハフニウム（ＨｆＯ2）である。
【００２４】
図２Ｄで示されるように、続いて、ゲート誘電層２２上に、ゲート電極層２４を堆積し、その材料は、公知のポリシリコン、ポリＳｉＧｅ（ｐｏｌｙ−ＳｉＧｅ）だけでなく、さらに、次の製造工程の金属ゲートを含み、かつ、単一仕事関数の金属ゲートに適用し、好ましくは、フェミレベルが、シリコン基板エネルギーギャップの中間（ｍｉｄ−ｇａｐ）の金属ゲートで、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、タングステン（Ｗ）、あるいは、その他の適当な仕事関数値を有する材料でもよい。窒化チタンは、好ましい熱安定性、付着性、および、成熟した整備技術を有するので、近年、幅広い研究がなされている金属ゲート材質で、時に、さらにゲート抵抗を低下させるため、その上に、一層の低抵抗のタングステンかアルミニウムを堆積させる。本実施例中、ゲートは、窒化チタンである。
【００２５】
公知のリソグラフィ、および、異方性エッチングにより、ゲート電極２４を形成する。本実施例中、ゲート電極２４は、環形の電界効果トランジスタ（ｒｉｎｇ−ＦＥＴ）構造で、環形構造は、閉ループ（ｃｌｏｓｅ−ｌｏｏｐ）構造で、その形状は、円形、長方形、あるいは、その他の閉ループ幾何学的パターン構造で、その断面は、図２Ｄで示される。この環形の電界効果トランジスタ構造は、ループ構造であり、ソースとドレインは、それぞれ、この環状ゲート電極の相対する内側と外側に位置し、これにより、効果的に漏電流を防止することが出来る。
【００２６】
しかし、本発明は、上述の環形電界効果トランジスタ構造に限定されず、図２Ｅで示されるような一般の電界効果トランジスタ構造でもよい。ゲート誘電層２２は、ゲート電極の構造を形成する時、異方性エッチングにより、さらに、ゲート電極に覆蓋されていないゲート誘電層を除去して形成される。混同を避けるため、図２Ｅで示される符号は、図２Ｄで示される符号に対応している。
【００２７】
ＭＯＳＦＥＴ構造を形成した後、公知技術により、ＭＯＳＦＥＴ構造のソース、ドレイン領域において、ドーピングを施し、アニーリングにより、ダメージを受けた格子を修復する。
【００２８】
図２Ｅで示されるように、半導体基板１０、隔離構造１２、圧縮応力を有する膜層２０、ＰＭＯＳ素子３０、および、ＮＭＯＳ素子３２上に、キャップ層（ｃａｐ  ｌａｙｅｒ）２８を形成し、ＮＭＯＳ素子領域１６の半導体基板チャンネル領域に、引っ張り歪みを形成する。本実施例中、キャップ層２８の材質は、例えば、窒化ケイ素（ＳｉＮ）等の窒化物で、厚さは、１ｎｍ〜１μｍであるが、この限りではなく、ＮＭＯＳ素子のチャンネル領域に引っ張り歪みが形成されるものである。
【００２９】
キャップ層２８が、ＰＭＯＳ素子領域に対し、引っ張り応力を施加し、ホール移動度に影響を及ぼすので、これにより、好ましい実施例中、ＰＭＯＳ素子領域に位置するキャップ層中にＧｅイオンをドープし、ＰＭＯＳ素子上に位置するドープキャップ層３４を形成して、応力効果を消去し、ＰＭＯＳ素子が圧縮応力を有するＳｉＧｅエピタキシーチャンネル領域２０に対し、顕著な影響を与えない。
【００３０】
また、本発明は、リソグラフィ、および、エッチングの方法で、ＰＭＯＳ素子領域のキャップ層３４を除去して、キャップ層がＮＭＯＳ素子のチャンネル中にだけ、引っ張り応力を形成するようにする。
【００３１】
上述のように、本発明の主要技術特徴は、相補型ＭＯＳトランジスタ中、ＰＭＯＳ素子領域には、圧縮歪みを有するＳｉＧｅチャンネルを形成し、ＮＭＯＳ素子領域には、キャップ層により生成される局部引っ張りＳｉチャンネルを形成するので、異質チャンネル構造により、それぞれ、ＰＭＯＳ、ＮＭＯＳのホール、電子移動度を増進すると共に、高誘電性のゲート誘電質、および、単一の仕事関数の金属ゲートに適用することが出来る。
【００３２】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、したがって本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００３３】
【図１】異なる材質を金属半導体素子チャンネル領域とした価電子帯、および、伝導帯の変化を示す。
【図２Ａ】本発明の高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタの製造方法を示すフローチャートである。
【図２Ｂ】本発明の高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタの製造方法を示すフローチャートである。
【図２Ｃ】本発明の高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタの製造方法を示すフローチャートである。
【図２Ｄ】本発明の高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタの製造方法を示すフローチャートである。
【図２Ｅ】本発明の高移動度増加の歪みチャンネルの相補型金属酸化膜半導体電界効果トランジスタの製造方法を示すフローチャートである。
【符号の説明】
【００３４】
Ｅｃ  価電子帯
Ｅｖ  伝導帯
Ｉ  引っ張り歪みＳｉチャンネル
II  〜６０％Ｇｅ原子含量のＳｉＧｅチャンネル
III  〜３０％Ｇｅ原子含量のＳｉＧｅチャンネル
IV  歪緩和Ｓｉチャンネル
φm  仕事関数
１０  半導体基板
１２  隔離構造
１４  ＰＭＯＳ素子領域
１６  ＮＭＯＳ素子領域
１８  アモルファス層
２０  圧縮歪みの応力層
２２  ゲート誘電層
２４  ゲート電極
２８  キャップ層
３０  ＰＭＯＳ素子
３２  ＮＭＯＳ素子
３４  ドープキャップ層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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