(57)【要約】【課題】リフレッシュ動作の消費電力を低減し、パワーダウン状態における消費電力の大幅な削減を図る。【解決手段】メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、全てのメモリセルをリフレッシュする第１のリフレッシュモードと、少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタ６１ｂと、を備え、前記リフレッシュアドレスレジスタは、リフレッシュの起点となるセルのアドレス情報６１１とリフレッシュコマンドの発生回数６１３の情報を保持するように構成する。【選択図】図６
2007280608.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
全てのメモリセルをリフレッシュする第１のリフレッシュモードと、
少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、
前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、を備え、
前記リフレッシュアドレスレジスタは、リフレッシュの起点となるセルのアドレス情報とリフレッシュコマンドの発生回数の情報を保持することを特徴とする半導体記憶装置。
【請求項２】
メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
全てのメモリセルをリフレッシュする第１のリフレッシュモードと、
少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、
前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、
リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスおよび前記リフレッシュアドレスレジスタに格納された情報を比較する比較器と、を備え、
前記第１のリフレッシュモードにおいては、前記リフレッシュアドレスカウンタが発生する各リフレッシュアドレスに対してリフレッシュを行い、
前記第２のリフレッシュモードにおいては、前記比較器の比較結果に従ってリフレッシュを行うことを特徴とする半導体記憶装置。
【請求項３】
メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
全てのメモリセルをリフレッシュする第１のリフレッシュモードと、
少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、
前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、
リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、を備え、
前記第１および第２のリフレッシュモードにおいては、前記リフレッシュアドレスカウンタが発生する各リフレッシュアドレスに対してリフレッシュを行い、
前記第２のリフレッシュモードにおいては、前記リフレッシュアドレスレジスタに格納された情報に従って前記リフレッシュアドレスカウンタのカウント範囲を制限することを特徴とする半導体記憶装置。
【請求項４】
請求項２または３に記載の半導体記憶装置において、
リフレッシュアドレス生成器は、前記一部を除いた前記アドレスカウンタの出力と、前記リフレッシュアドレスレジスタに格納された情報とを、リフレッシュモードに応じて選択的に出力するセレクタを備えることを特徴とする半導体記憶装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体記憶装置において、
前記リフレッシュアドレスカウンタの出力の一部は、下位ビットであることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体記憶装置において、
前記第２のリフレッシュモードは、前記半導体記憶装置のパワーダウン状態においてセルフリフレッシュ動作を実行するためのモードであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、メモリセルの記憶保持のために定期的なリフレッシュ動作を必要とするダイナミック型の半導体記憶装置に関する。
【０００２】
近年、ＤＲＡＭ (Dynamic Random Access Memory) 等のダイナミック型半導体記憶装置は、半導体製造技術の進歩に伴って高集積化並びに大容量化されて来ている。このような半導体記憶装置において、アクティブ状態でのリフレッシュ動作は、外部からのリフレッシュコマンド入力に基づいて行われ、また、パワーダウン状態でのリフレッシュ動作は、デバイス内部のオシレータ等によりクロックを発生して行われ、さらに、リフレッシュするメモリセルのアドレスは、デバイスに備えられたリフレッシュアドレスカウンタにより自動的に発生されるようになっている。そして、このようなダイナミック型半導体記憶装置のリフレッシュ動作（セルフリフレッシュ動作）の消費電力をより一層低減することのできる半導体記憶装置の提供が要望されている。
【背景技術】
【０００３】
図１は従来の半導体記憶装置の一例を示すブロック図であり、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のリフレッシュ回路の構成を示すものである。図１において、参照符号１０１はクロックバッファ（ＣＬＫバッファ）、１０２はコマンドデコーダ、１０３はアドレスバッファ、１０４はリフレッシュ制御回路、１０５は発振器（ＯＳＣ）、そして、１０６はモードレジスタを示している。また、参照符合１０７はリフレッシュアドレスカウンタ、１０８はＲＡＳ系制御回路、１０９はＤＲＡＭコア、１１０はセレクタ、そして、１１１はアドレスラッチを示している。
【０００４】
図１に示す従来のＳＤＲＡＭ（半導体記憶装置）において、アクティブ状態の場合、外部からのリフレッシュコマンド（ＡＵＴＯ  ＲＥＦＲＥＳＨ）が入力されると、コマンドデコーダ１０２からリフレッシュコマンド信号ＡＲ１がリフレッシュ制御回路１０４に入力され、リフレッシュ制御回路１０４は、このリフレッシュコマンド信号ＡＲ１に基づいてリフレッシュ制御信号ＲＥＦ１を発生する。ここで、コマンドデコーダ１０２には、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、および、ライトイネーブル信号／ＷＥが入力され、また、ＣＬＫバッファ１０１には、クロックＣＬＫおよびクロックイネーブル信号ＣＫＥが入力され、そして、アドレスバッファ１０３には、アドレス信号Ａ０〜Ａｋが入力されている。なお、リフレッシュコマンド（ＡＵＴＯ  ＲＥＦＲＥＳＨ）は、例えば、クロックイネーブル信号ＣＫＥおよびロウアドレスストローブ信号／ＲＡＳ等の組み合わせとして外部から与えられる。
【０００５】
リフレッシュアドレスカウンタ１０７は、リフレッシュ制御信号ＲＥＦ１が１回入力されるとアドレスを１つカウントアップするカウンタとして構成され、リフレッシュ制御信号ＲＥＦ１が入る毎にリフレッシュアドレスＡＤＲ１を自動的に発生する。また、リフレッシュ制御信号ＲＥＦ１はセレクタ１１０にも供給され、該セレクタ１１０は、リフレッシュ制御信号ＲＥＦ１が入力されると、リフレッシュアドレスカウンタ１０７の出力であるリフレッシュアドレスＡＤＲ１を選択し、また、それ以外の場合（リフレッシュ制御信号ＲＥＦ１が入力されない場合）には、アドレスバッファ１０３の出力である外部からのアドレスＡＤ１を選択し、それぞれアドレスラッチ１１１に伝えるようになっている。
【０００６】
なお、リフレッシュ制御信号ＲＥＦ１は、ＲＡＳ系制御回路１０８にも供給され、アドレスラッチ１１１の出力により選択されたＤＲＡＭコア１０９のワード線に接続されたメモリセルに対してリフレッシュを行う。そして、ＤＲＡＭコア１０９における全てのメモリセルの記憶を保持するために、決められた時間内に所定回数のリフレッシュコマンドを入力し、リフレッシュ動作を繰り返すようになっている。
【０００７】
一方、パワーダウン状態の場合、まずアクティブ状態において外部からセルフリフレッシュコマンド（ＳＥＬＦ  ＲＥＦＲＥＳＨ）が供給されると、コマンドデコーダ１０２がセルフリフレッシュコマンド信号ＳＲ１を発生してデバイス（半導体記憶装置）はパワーダウン状態になる。なお、セルフリフレッシュとは、リフレッシュ動作を継続するパワーダウンモードのことである。
【０００８】
リフレッシュ制御回路１０４は、セルフリフレッシュコマンド信号ＳＲ１が入力すると制御信号ＳＲ２により発振器（ＯＳＣ）１０５を起動させ、発振器１０５が発生するクロック信号に基づいて周期的にリフレッシュ制御信号ＲＥＦ１を発生させる。なお、セレクタ１１０およびＲＡＳ系制御回路１０８等の動作は、上述したアクティブ状態の場合のリフレッシュ動作と同様であるのでその説明は省略する。
【０００９】
なお、モードレジスタ１０６は、コマンドデコーダ１０２の出力およびアドレスバッファ１０３の出力を受け取り、例えば、ＳＤＲＡＭのバーストモードにおけるバースト長やコマンドが入力されてからデータが出力されるまでのレーテンシ等を保持する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したように、従来のダイナミック型半導体記憶装置（ＳＤＲＡＭ）は、アクティブ状態のリフレッシュ動作でもパワーダウン状態のリフレッシュ動作でも、ＤＲＡＭコア１０９における全てのメモリセルをリフレッシュするようになっている。
【００１１】
ところで、アプリケーションによっては、一時的に扱う情報は多くても、継続的に記憶しておく必要のある情報は少ないものも有り、従って、パワーダウン状態においては、ＤＲＡＭコア１０９における一部のメモリセルのみのデータを保持しておけばよいといった場合が数多く存在する。具体的に、バッテリ駆動の携帯端末装置（例えば、携帯電話等）において、電源をオンにした状態における一部のデータだけを保持しておけば他の全ての情報を保持しておかなくてもよいといったものがある。
【００１２】
しかしながら、従来のダイナミック型半導体記憶装置では、ＤＲＡＭコア１０９における全てのメモリセルをリフレッシュするようになっているため、パワーダウン時の消費電力（例えば、数百μＡ程度）をより一層低減することは困難であった。特に、バッテリ駆動により使用する携帯端末装置等においては、例えば、パワーダウン時の消費電力が連続待機時間に直接影響を及ぼすため、消費電力の低減は非常に重要なものとなっている。なお、消費電力低減の要求は、バッテリ駆動の携帯端末装置ばかりでなく、ダイナミック型半導体記憶装置を使用する他の様々な機器においても必要とされている。
【００１３】
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、必要な領域だけをリフレッシュすることにより、リフレッシュ動作の消費電力を低減し、パワーダウン状態における消費電力を大幅に削減することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の形態によれば、メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、全てのメモリセルをリフレッシュする第１のリフレッシュモードと、少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、を備え、前記リフレッシュアドレスレジスタは、リフレッシュの起点となるセルのアドレス情報とリフレッシュコマンドの発生回数の情報を保持することを特徴とする半導体記憶装置が提供される。
【００１５】
本発明の第２の形態によれば、メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、全てのメモリセルをリフレッシュする第１のリフレッシュモードと、少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、前記リフレッシュアドレスおよび前記リフレッシュアドレスレジスタに格納された情報を比較する比較器と、を備え、前記第１のリフレッシュモードにおいては、前記リフレッシュアドレスカウンタが発生する各リフレッシュアドレスに対してリフレッシュを行い、前記第２のリフレッシュモードにおいては、前記比較器の比較結果に従ってリフレッシュを行うことを特徴とする半導体記憶装置が提供される。
【００１６】
本発明の第３の形態によれば、メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、全てのメモリセルをリフレッシュする第１のリフレッシュモードと、少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードと、前記第２のリフレッシュモードでリフレッシュの対象となるメモリセルのアドレス情報を格納するリフレッシュアドレスレジスタと、リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、を備え、前記第１および第２のリフレッシュモードにおいては、前記リフレッシュアドレスカウンタが発生する各リフレッシュアドレスに対してリフレッシュを行い、前記第２のリフレッシュモードにおいては、前記リフレッシュアドレスレジスタに格納された情報に従って前記リフレッシュアドレスカウンタのカウント範囲を制限することを特徴とする半導体記憶装置が提供される。
【００１７】
本発明の半導体記憶装置によれば、少なくとも一部のメモリセルをリフレッシュする第２のリフレッシュモードが設けられているため、必要な領域だけをリフレッシュしてリフレッシュ動作の消費電力を低減することができる。
【００１８】
上述した本発明に係る半導体記憶装置において、リフレッシュアドレスレジスタをモードレジスタの一部として設け、リフレッシュアドレスレジスタとモードレジスタを同じレジスタとして構成することができる。また、リフレッシュアドレスレジスタに格納される情報は、第２のリフレッシュモードにおいてリフレッシュの対象となるアドレス範囲の最小値、最大値、或いは、最小値および最大値の両方としてもよい。さらに、リフレッシュアドレスレジスタに格納される情報は、第２のリフレッシュモードにおいてリフレッシュの対象となるメモリセルを全てリフレッシュするためのリフレッシュ動作の回数、リフレッシュアドレスカウンタの初期値、或いは、リフレッシュの対象となるメモリセルを全てリフレッシュするためのリフレッシュ動作の回数およびリフレッシュアドレスカウンタの初期値の両方としてもよい。なお、リフレッシュアドレスカウンタの初期値は、リフレッシュの対象となるアドレスの範囲の最小値または最大値としてもよい。
【００１９】
本発明の半導体記憶装置は、複数のメモリセルブロックを備え、リフレッシュアドレスレジスタに格納される情報は、第２のリフレッシュモードにおいてリフレッシュの対象となるメモリセルブロックを選択するアドレス情報であってもよい。さらに、本発明の半導体記憶装置は、複数のメモリセルブロックを備え、リフレッシュアドレスレジスタに格納される情報は、第２のリフレッシュモードにおいてリフレッシュの対象となるメモリセルブロックを選択するためのアドレス情報であってもよい。なお、リフレッシュアドレス生成器は、セレクタを備えてもよい。
【００２０】
また、第１のリフレッシュモードは、外部からのタイミング信号に同期してリフレッシュを行い、第２のリフレッシュモードは、内部発生クロックに同期してリフレッシュを行うようにしてもよい。さらに、第２のリフレッシュモードにおけるリフレッシュ動作の頻度を、リフレッシュアドレスレジスタに設定されたリフレッシュ対象となるメモリセルの数に対応して変更してもよい。そして、第２のリフレッシュモードは、パワーダウン状態においてメモリセルのセルフリフレッシュを行うモードであってもよい。
【発明の効果】
【００２１】
本発明の半導体記憶装置によれば、データを保持する必要な領域だけをリフレッシュすることにより、リフレッシュ動作の消費電力を低減し、パワーダウン状態における消費電力を大幅に削減することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明に係る半導体記憶装置の実施例を詳述する。
【実施例】
【００２３】
図２は本発明に係る半導体記憶装置の第１実施例を示すブロック図であり、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のリフレッシュ回路の構成を示すものである。図２において、参照符号１はクロックバッファ（ＣＬＫバッファ）、２はコマンドデコーダ、３はアドレスバッファ、４はリフレッシュ制御回路、５は発振器（ＯＳＣ）、そして、６はモードレジスタを示している。また、参照符合７はリフレッシュアドレスカウンタ、８はＲＡＳ系制御回路、９はＤＲＡＭコア、１０はセレクタ、１１はアドレスラッチ、１２は比較器、そして、１３はＡＮＤゲートを示している。
【００２４】
図２に示す本発明の第１実施例の半導体記憶装置と前述した図１の従来の半導体記憶装置との比較から明らかなように、本第１実施例では、図１の従来例に対して、モードレジスタ６に設けられたリフレッシュアドレスレジスタ６１、比較器１２、および、ＡＮＤゲート１３が追加されている。
【００２５】
すなわち、図２に示す第１実施例のＳＤＲＡＭ（半導体記憶装置）において、リフレッシュアドレスレジスタ６１には、セルフリフレッシュの対象となるメモリセルのアドレス範囲の最小値および最大値（或いは、セルフリフレッシュの対象となるＤＲＡＭコア９におけるメモリセルブロックのブロック選択アドレス）が格納されている。これらリフレッシュアドレスレジスタ６１に格納された最小値および最大値は、比較器１２に供給されてリフレッシュアドレスカウンタの出力ＡＤＲ１と比較される。なお、本第１実施例では、リフレッシュアドレスレジスタ６１は、モードレジスタ６と同じレジスタとして構成され（モードレジスタ６内に設けられ）、例えば、電源投入後のモードレジスタ設定時に外部からのコマンド信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）およびアドレス信号（Ａ０〜Ａｋ）により設定されるが、チップの製造段階でマスクにより作り分けしたり、レーザーフューズ等によりプログラミングしたり、或いは、ワイヤーボンディングの違いにより設定を変えたりすることも可能である。
【００２６】
比較器１２は、リフレッシュアドレスカウンタ７で発生したリフレッシュアドレスＡＤＲ１とリフレッシュアドレスレジスタ６１の内容（セルフリフレッシュの対象となるメモリセルのアドレスの最小値および最大値）を比較し、一致したら（セルフリフレッシュ対象アドレスであることを検出したら）その出力信号ＣＭＰを高レベル『Ｈ』とするもので、セルフリフレッシュモード時にはセルフリフレッシ制御信号ＳＲ２によりアクティブ状態となってアドレスの比較を行い、セルフリフレッシュモード時のそれ以外の場合は出力ＣＭＰを低レベル『Ｌ』に固定するようになっている。
【００２７】
図３は図２の半導体記憶装置におけるセルフリフレッシュ動作を説明するための図である。
【００２８】
図３に示されるように、比較器１２は、リフレッシュアドレスレジスタ６１に保持されたセルフリフレッシュの対象となるメモリセルのアドレスの最小値Ａｍおよび最大値Ａｎをリフレッシュアドレスカウンタ７で発生したリフレッシュアドレスＡＤＲ１（Ａ０〜Ａｋ）と比較し、一致するアドレス範囲Ａｍ〜Ａｎにおいて出力信号ＣＭＰを高レベル『Ｈ』としてセルフリフレッシュを行い、一致しないアドレス範囲Ａ０〜Ａｍ−１およびＡｎ＋１〜Ａｋでは出力信号ＣＭＰを低レベル『Ｌ』としてセルフリフレッシュを行わない。
【００２９】
すなわち、リフレッシュ制御回路４の出力であるリフレッシュ制御信号ＲＥＦ２は、ＡＮＤゲートの入力信号（比較器１２の出力信号）ＣＭＰが高レベル『Ｈ』のときにリフレッシュ制御信号ＲＥＦ１としてＲＡＳ系制御回路８およびセレクタ１０に供給され、リフレッシュアドレスレジスタ６１に保持されたセルフリフレッシュの対象となるメモリセルのアドレス範囲Ａｍ〜Ａｎだけセルフリフレッシュを行うようになっている。
【００３０】
なお、アクティブ状態の場合は、図１を参照して説明した従来の半導体記憶装置と同様に、外部からのリフレッシュコマンド（ＡＵＴＯ  ＲＥＦＲＥＳＨ）が入力されると、コマンドデコーダ２からリフレッシュコマンド信号ＡＲ１がリフレッシュ制御回路４に入力され、リフレッシュ制御回路４は、このリフレッシュコマンド信号ＡＲ１に基づいてリフレッシュ制御信号ＲＥＦ２を発生する。ここで、コマンドデコーダ２には、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、および、ライトイネーブル信号／ＷＥが入力され、また、ＣＬＫバッファ１には、クロックＣＬＫおよびクロックイネーブル信号ＣＫＥが入力され、そして、アドレスバッファ３には、アドレス信号Ａ０〜Ａｋが入力されている。なお、リフレッシュコマンド（ＡＵＴＯ  ＲＥＦＲＥＳＨ）は、例えば、クロックイネーブル信号ＣＫＥおよびロウアドレスストローブ信号／ＲＡＳ等の組み合わせとして外部から与えられる。
【００３１】
リフレッシュアドレスカウンタ７は、リフレッシュ制御信号ＲＥＦ２が１回入力するとアドレスを１つカウントアップするカウンタとして構成され、リフレッシュ制御信号ＲＥＦ２が入る毎にリフレッシュアドレスＡＤＲ１を自動的に発生する。また、リフレッシュ制御信号ＲＥＦ２はＡＮＤゲート１３にも供給され、比較器１２の出力ＣＭＰとの論理積を取ってＲＡＳ系制御回路８およびセレクタ１０にリフレッシュ制御信号ＲＥＦ１を供給するようになっている。ここで、比較器１２の出力ＣＭＰは、セルフリフレッシュ時以外は、低レベル『Ｌ』に固定される。
【００３２】
また、パワーダウン状態の場合、アクティブ状態において外部からセルフリフレッシュコマンド（ＳＥＬＦ  ＲＥＦＲＥＳＨ）が供給されると、コマンドデコーダ２がセルフリフレッシュコマンド信号ＳＲ１を発生してデバイスはパワーダウン状態となり、リフレッシュ制御回路４は、制御信号ＳＲ２により発振器（ＯＳＣ）５を起動させ、発振器５が発生するクロック信号に基づいて、リフレッシュアドレスカウンタ７およびＡＮＤゲート１３に供給されるリフレッシュ制御信号ＲＥＦ２を周期的に発生させる。
【００３３】
さらに、リフレッシュ制御信号ＲＥＦ１はセレクタ１０に供給され、該リフレッシュ制御信号ＲＥＦ１が入力されると、リフレッシュアドレスカウンタ７の出力であるリフレッシュアドレスＡＤＲ１を選択し、また、それ以外の場合（リフレッシュ制御信号ＲＥＦ１が入力されない場合）には、アドレスバッファ３の出力である外部からのアドレスＡＤ１を選択し、それぞれアドレスラッチ１１に伝える。また、リフレッシュ制御信号ＲＥＦ１は、ＲＡＳ系制御回路８にも供給され、アドレスラッチ１１の出力により選択されたＤＲＡＭコア９のワード線に接続されたメモリセルに対してリフレッシュを行うようになっている。
【００３４】
本発明の第１実施例によれば、パワーダウン時のリフレッシュの対象となるメモリセルのアドレス情報をリフレッシュアドレスレジスタ６１に外部から設定することによって、セルフリフレッシュにおいては、リフレッシュアドレスレジスタ６１で指定した範囲内のアドレスがリフレッシュアドレスカウンタ７から発生した場合だけ（データ保持の必要な領域だけ）をリフレッシュしてリフレッシュ動作の消費電力を低減することができる。
【００３５】
図４は本発明に係る半導体記憶装置の第２実施例を示すブロック図であり、図５は図４の半導体記憶装置におけるセルフリフレッシュ動作を説明するための図である。
【００３６】
図４に示す本第２実施例は、前述した図２に示す第１実施例において常に動作していたリフレッシュアドレスカウンタ７（７ａ）の動作を制限してより一層の消費電力の低減を図ったものである。図４において、参照符合６ａはモードレジスタ、６１ａはリフレッシュアドレスレジスタ、６１１はリフレッシュアドレスの最小値を格納するレジスタ、６１２はリフレッシュアドレスの最大値を格納するレジスタ、７ａはリフレッシュアドレスカウンタ、１２ａは比較器、そして、１２１はＯＲゲートを示している。
【００３７】
図４に示されるように、本第２実施例において、リフレッシュアドレスレジスタ６１ａに保持されたリフレッシュアドレスの最小値（６１１）は、そのままリフレッシュアドレスカウンタ７ａに供給され、また、リフレッシュアドレスレジスタ６１ａに保持されたリフレッシュアドレスの最大値（６１２）は、比較器１２ａに供給されている。そして、比較器１２ａの出力信号ＣＭＰおよびリフレッシュ制御回路４の出力であるセルフリフレッシュ制御信号ＳＲ３は、ＯＲゲート１２１により論理和が取られ、セット信号ＳＥＴとしてリフレッシュアドレスカウンタ７ａに供給される。
【００３８】
本第２実施例では、セルフリフレッシュモードに入ると、まず、セルフリフレッシュ制御信号（パルス信号）ＳＲ３が出力（１発発生）され、ＯＲゲート１２１を介してセット信号ＳＥＴがリフレッシュアドレスカウンタ７ａに入力され、リフレッシュアドレスレジスタ６１ａに保持されたリフレッシュアドレスの最小値（６１１：Ａｍ）がリフレッシュアドレスカウンタ７ａに初期値としてセットされる。次いで、セルフリフレッシュが開始され、アドレスＡｍから順次リフレッシュ動作が行われる。そして、リフレッシュアドレスカウンタ７ａの出力であるリフレッシュアドレスＡＤＲ１がリフレッシュアドレスレジスタ６１ａに保持されたリフレッシュアドレスの最大値（６１２：Ａｎ）に達すると、比較器１２ａが出力信号（パルス信号）ＣＭＰを出力（１発発生）する。この信号ＣＭＰは、ＯＲゲート１２１を介してセット信号ＳＥＴとしてリフレッシュアドレスカウンタ７ａに入力され、該リフレッシュアドレスカウンタ７ａに初期値（Ａｍ）が再設定され、以後同様の動作を繰り返す。これにより、リフレッシュアドレスカウンタ７ａは、リフレッシュアドレスレジスタ６１ａに設定されたアドレス範囲（Ａｍ〜Ａｎ）内だけで動作することになる。
【００３９】
ここで、第２実施例では、リフレッシュアドレスレジスタ６１ａに対してセルフリフレッシュの対象となるメモリセルのアドレスの最小値Ａｍ（６１１）および最大値Ａｎ（６１２）を保持するようにしているが、例えば、最小値Ａｍだけ或いは最大値Ａｎだけを保持するように構成してもよい。すなわち、リフレッシュアドレスレジスタ６１ａに対して最小値Ａｍ（６１１）だけを格納した場合には、アドレスＡｍ〜Ａｋがセルフリフレッシュの対象となり、また、リフレッシュアドレスレジスタ６１ａに対して最大値Ａｎ（６１２）だけを格納した場合には、アドレスＡ０〜Ａｎがセルフリフレッシュの対象になる。
【００４０】
なお、アクティブ状態でのリフレッシュ動作においては、セルフリフレッシュ制御信号ＳＲ３および比較器１２ａの出力信号ＣＭＰは出力されないため、リフレッシュアドレスカウンタ７ａはＤＲＡＭコア９における全てのメモリセルをリフレッシュするアドレスを発生することになる。
【００４１】
図６は本発明に係る半導体記憶装置の第３実施例を示すブロック図である。図６において、参照符合６ｂはモードレジスタ、６１ｂはリフレッシュアドレスレジスタ、６１１はリフレッシュアドレスの最小値を格納するレジスタ、６１３はリフレッシュ回数を格納するレジスタ、１２ｂは比較器、そして、１２２はカウンタを示している。
【００４２】
図６に示す本第３実施例では、前述した第１実施例および第２実施例におけるリフレッシュアドレスレジスタ６１（６１ａ）に保持するリフレッシュアドレスの最大値（６１２）の代わりにリフレッシュ回数（６１３）を格納するようにしたものである。
【００４３】
すなわち、図６に示されるように、本第３実施例では、リフレッシュアドレスレジスタ６１ｂには、リフレッシュアドレスの最小値（６１１：Ａｍ）とリフレッシュ回数（６１３）が格納されるようになっており、カウンタ１２２によりリフレッシュ回数（６１３）をカウントするようになっている。
【００４４】
すなわち、本第３実施例では、セルフリフレッシュモードにおいて、リフレッシュアドレスカウンタ７は、カウントアップを行ってリフレッシュアドレスＡＤＲ１を発生し、また、比較器１２ｂは、リフレッシュアドレスＡＤＲ１とリフレッシュアドレスの最小値（６１１：Ａｍ）とを比較し、一致したら出力信号ＣＭＰを発生する。カウンタ１２２は、信号ＣＭＰを受けて高レベル『Ｈ』の出力信号Ｃ１を発生すると共に、リフレッシュ制御回路４の出力であるリフレッシュ制御信号ＲＥＦ２の発生回数のカウントを開始し、リフレッシュアドレスレジスタ６１ｂの回数情報（６１３）と一致したら、信号Ｃ１を低レベル『Ｌ』に下げる。これにより、信号Ｃ１が高レベル『Ｈ』となる期間だけ、信号ＲＥＦ２がリフレッシュ制御信号ＲＥＦ１としてＲＡＳ系制御回路８およびセレクタ１０に供給されることになる。なお、他の構成は、図２の第１実施例と同様でありその説明は省略する。
【００４５】
なお、リフレッシュアドレスレジスタ６１ｂに対しては、リフレッシュアドレスの最小値（６１１）の代わりに最大値を格納するように構成し、そのリフレッシュアドレスの最大値から所定のリフレッシュ回数（６１３）だけセルフリフレッシュを行うように構成することもできる。
【００４６】
図７は本発明に係る半導体記憶装置の第４実施例を示すブロック図である。この図７に示す第４実施例では、モードレジスタ６ｃのリフレッシュアドレスレジスタ６１ｃに対してリフレッシュ対象となるＤＲＡＭコア９におけるブロックアドレスを格納するようになっている。
【００４７】
例えば、ＤＲＡＭコア９が複数のメモリセルブロックから構成されているとき、このＤＲＡＭコア９の一部のメモリセルブロックだけをセルフリフレッシュするのに有効なものである。そして、リフレッシュアドレスレジスタ６１ｃには、セルフリフレッシュの対象となるブロック選択アドレスが格納され、また、リフレッシュアドレスカウンタ７ｂは、ブロック選択に使用される上位ビットＨＢとブロック内でのワード線選択に用いる下位ビットＬＢに分けて出力するようになっている。
【００４８】
すなわち、セレクタ１４は、リフレッシュ制御回路４からのセルフリフレッシュ制御信号ＳＲ２により、セルフリフレッシュモードではリフレッシュアドレスレジスタ６１ｃのブロック選択アドレスを選択してセレクタ１０に供給し、それ以外ではリフレッシュアドレスカウンタ７ｂの上位ビットＨＢを選択してセレクタ１０に供給するようになっている。
【００４９】
ここで、前述した本発明の第１実施例〜第４実施例では、セルフリフレッシュの対象となるメモリセルの個数はリフレッシュアドレスレジスタ６１（６１ａ，６１ｂ，６１ｃ）の設定により可変である。すなわち、第１実施例および第２実施例では、最小値および最大値の設定により変えることができ、また、第３実施例では、回数を変更すればよく、そして、第４実施例では、リフレッシュ対象ブロックアドレスを複数設定できるようにしておけばよい。
【００５０】
さらに、セルフリフレッシュの対象となる各メモリセルは、所定の時間内に１回のリフレッシュを行う必要があるが、第１実施例および第３実施例ではリフレッシュアドレスカウンタ７がセルフリフレッシュモードにおいて所定の時間内に一周するように発振器５を設計しておけばよいが、第２実施例および第４実施例ではセルフリフレッシュの対象となるメモリセルの数が増加すれば特定のメモリセルに対してセルフリフレッシュの実施される時間間隔が長くなってしまう。そこで、セルフリフレッシュの対象となるメモリセルの数が増加した場合にはリフレッシュ制御信号ＲＥＦ１の発生頻度を増加させる（セルフリフレッシュの対象となるメモリセルの数が減少した場合にはリフレッシュ制御信号ＲＥＦ１の発生頻度を低減させる) 必要がある。これに対応した実施例（第５実施例）が図８に示すものである。
【００５１】
図８は本発明に係る半導体記憶装置の第５実施例を示すブロック図であり、参照符合５１は分周器を示している。
【００５２】
図８に示されるように、本第５実施例では、発振器５の出力を分周器５１で分周してリフレッシュ制御回路４に供給するようになっている。リフレッシュアドレスレジスタ６１ｃにはセルフリフレッシュの対象となるメモリセルブロックの個数の情報が格納されており、これに応じて分周器５１の分周率を変更するようになっている。具体的に、例えば、セルフリフレッシュの対象となるメモリセルブロック数が４個、２個および１個の場合、分周器５１の出力（周波数）は、メモリセルブロック数が４個の場合を基準（１倍）とすると、メモリセルブロック数が２個および１個のときそれぞれ基準周波数の１／２倍および１／４倍となるようにする。これによりリフレッシュアドレスカウンタ７等を必要最小限の周波数ので駆動することによりより一層消費電力を低減することが可能になる。
【００５３】
以上の説明は、半導体記憶装置としてＤＲＡＭ（ＳＤＲＡＭ）を例として説明したが、本発明は、例えば、シンクリンクＤＲＡＭやラムバスＤＲＡＭ（ＲＤＲＡＭ）等のメモリセルの記憶保持のために定期的なリフレッシュ動作を必要とする他の様々な半導体記憶装置に対しても適用することができる。
【図面の簡単な説明】
【００５４】
【図１】従来の半導体記憶装置の一例を示すブロック図である。
【図２】本発明に係る半導体記憶装置の第１実施例を示すブロック図である。
【図３】図２の半導体記憶装置におけるセルフリフレッシュ動作を説明するための図である。
【図４】本発明に係る半導体記憶装置の第２実施例を示すブロック図である。
【図５】図４の半導体記憶装置におけるセルフリフレッシュ動作を説明するための図である。
【図６】本発明に係る半導体記憶装置の第３実施例を示すブロック図である。
【図７】本発明に係る半導体記憶装置の第４実施例を示すブロック図である。
【図８】本発明に係る半導体記憶装置の第５実施例を示すブロック図である。
【符号の説明】
【００５５】
１    クロックバッファ（ＣＬＫバッファ）
２    コマンドデコーダ
３    アドレスバッファ
４    リフレッシュ制御回路
５    発振器（ＯＳＣ）
６，６ａ，６ｂ，６ｃ，６ｄ    モードレジスタ
７，７ａ，７ｂ    リフレッシュアドレスカウンタ
８    ＲＡＳ系制御回路
９    ＤＲＡＭコア
１０，１４    セレクタ
１１    アドレスラッチ
１２，１２ａ，１２ｂ    比較器
１３    ＡＮＤゲート
５１    分周器
６１，６１ａ，６１ｂ，６１ｃ，６１ｄ    リフレッシュアドレスレジスタ
１２１    ＯＲゲート
１２２    カウンタ
【図１】
2007280608.tif 000003
【図２】
2007280608.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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