(57)【要約】      （修正有）【課題】  半導体装置内の金属又は金属化された層を垂直方向において接続するためにビアホールおよびビアライン領域のそれぞれのサイズに基づいたエッチングレートまたは選択性の違いを埋め合わせるビアラインバリア及びエッチストップ構造を提供する。【解決手段】  半導体装置は、ビアホール領域４１２と、ビアライン領域４１１とを含む。第１の金属または金属化された配線４０３は、ビアホール領域の下方に位置する。第２の金属または金属化された配線４０４は、ビアライン領域の下方に位置する。ビアホールは、第１の金属または金属化された配線上の第１のバリア層４０２を貫いてエッチングされている。ビアラインは、第２の金属または金属化された配線上の第１のバリア層４０２および第２のバリア層４１０を貫いてエッチングされている。第２のバリア層は、ビアライン領域を囲む重なり部分を含んでいる。【選択図】図５Ｂ
2007318124.tif 000002
【特許請求の範囲】
【請求項１】
ビアホール領域と、
ビアライン領域と、
前記ビアホール領域の下方の第１の金属または金属化された配線と、
前記ビアライン領域の下方の第２の金属または金属化された配線と、
を具備し、
前記ビアホールは、前記第１の金属または金属化された配線上の第１のバリア層を貫いてエッチングされており、
前記ビアラインは、前記第２の金属または金属化された配線上の前記第１のバリア層および第２のバリア層を貫いてエッチングされており、
前記第２のバリア層は、前記ビアライン領域を囲む重なり部分を含んでいる、
半導体装置。
【請求項２】
前記第２のバリア層の前記重なり部分は、エッチングプロセスにおいてエッチングされた第３のバリア層のもともと一部であった、請求項１の半導体装置。
【請求項３】
前記第１の金属または金属化された配線は銅であり、前記金属第２の金属または金属化された配線は銅である、請求項１の半導体装置。
【請求項４】
前記第１のバリア層はＳｉＣＮであり、前記第２のバリア層ＳｉＣＮである、請求項１の半導体記憶装置。
【請求項５】
前記ビアホール領域および前記ビアライン領域の両方の中にあり、エッチングプロセスの間にエッチングで貫かれる第３のバリア層をさらに具備する、請求項１の半導体記憶装置。
【請求項６】
前記第１のバリア層の上方および前記第２のバリア層の上方のＳｉＯＣＨ層をさらに具備する、請求項１の半導体記憶装置。
【請求項７】
前記ＳｉＯＣＨ層の上方の酸化シリコン層をさらに具備する、請求項６の半導体記憶装置。
【請求項８】
構造内に第１の配線および第２の配線を形成する工程と、
前記第１の配線および前記第２の配線上に第１のバリア層を形成する工程と、
前記第１の配線上の前記第１のバリア層上に第２のバリア層を形成する工程と、
前記第１および第２のバリア層上に付加層を形成する工程と、
前記ビアライン領域および前記ビアホール領域のための開口を含むように、レジストを堆積およびパターニングする工程と、
前記パターニングされたレジストを介して前記ビアホールおよび前記ビアラインをエッチングする工程と、
前記ビアラインおよび前記ビアホールを埋め込む工程と、
を具備し、前記エッチングする工程は、前記ビアライン領域のための前記第１のバリア層および前記第２のバリア層を、前記ビアホール領域のための前記第１のバリア層をエッチングで貫くのと同じタイミングでエッチングで貫く、半導体装置の製造方法。
【請求項９】
前記第１の配線を形成する工程は、銅配線を形成する工程を含む、請求項８の半導体装置の製造方法。
【請求項１０】
前記第１のバリア層を形成する工程は、ＳｉＣＮ層を形成することを含む、請求項８の半導体装置の製造方法。
【請求項１１】
前記第２のバリア層を形成する工程は、ＳｉＣＮ層を形成することを含む、請求項８の半導体装置の製造方法。
【請求項１２】
前記付加層を形成する工程は、ＳｉＯＣＨ層を形成することを含む、請求項８の半導体装置の製造方法。
【請求項１３】
前記付加層を形成する工程は、酸化シリコン層を形成することを含む、請求項８の半導体装置の製造方法。
【請求項１４】
前記ビアライン領域上の前記第１および第２バリア層を貫くようにエッチングする工程は、前記レジスト内の前記ビアライン領域のための開口においては前記レジスト内の前記ビアホール領域のための開口を介したものよりも速いエッチングレートで、前記ビアホール領域上の前記第１のバリア層をエッチングで貫くのと同じタイミングである、請求項８の半導体装置の製造方法。
【請求項１５】
前記第１のバリア層を形成する工程は、複数のバリア層を形成する工程を含む、請求項８の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアラインバリアおよびエッチストップ構造に関する。
【背景技術】
【０００２】
ビアホール構造は、一般的なものであり、半導体装置内の金属または金属化された層を垂直方向において接続するために用いられる。ビアライン構造も用いられて、金属層を接続する。ビアライン構造は、チップの活性領域内で用いられることもあれば、活性領域の外側で用いられることもある。
【０００３】
図１は、同じチップ上でビアライン構造１０８乃至１０９とともに用いられるビアホール構造１０１乃至１０７を示している。図２Ａおよび図２Ｂは、同じチップ上にビアホールおよびビアライン構造の両方を形成するための従来の工程を示している。図２Ａを参照すると、基板２０１は、ビアラインおよびビアホールを用いたコンタクトのための金属配線（または金属化された配線）２０２、２０３を含んでいる。基板２０１は、説明を行なう目的にのみ用いられ、２０１の構造は、他の層の上に位置していることもあり、本質的に、必ずしも基板の一部であるとは限らない。よって、配線２０２、２０３は、第１構造２０１として描かれている。
【０００４】
バリア層２０４は、一般に、第１構造２０１上に堆積されている。バリア層２０４が用いられて、金属配線２０２、２０３内の材料が酸化したり、または腐食したり、またはマイグレーションを起こしたりすることが防止される。金属配線２０２、２０３は、例えば銅、アルミニウム、チタン、タンタル、タングステン、または既知の他の金属を含んでいる。バリア層２０４は、例えばＳｉＣＮを含むが、他のエッチングを停止させる化合物が用いられてもよい。厚いＳｉＣＮ層は、金属表面または金属化された表面を、水分、腐食、金属マイグレーションから守るという点で時に有用である。そして、これは、ＳｉＣＮ層により覆われた金属または金属化された層とビアホールまたはビアラインを埋め込む導電性金属との間の接続キャパシタンスが大きく増加してこの部分の接続が使い物にならなくなるということ無しに行なえる。
【０００５】
バリア層２０４上には、別の層、例えばＳｉＯＣＨ層２０５（ＳｉＯＣＨ層とも称する）が設けられている。ＳｉＯＣＨ層２０５の上には、酸化層（例えば、シリコン酸化層ＳｉＯｘ）２０６が設けられている。シリコン酸化層２０６上には、パターニングされたビアライン用の開口２０８およびビアホール用の開口２０９を有するレジスト層２０７が設けられている。
【０００６】
図２Ｂは、図２Ａのエッチング後の構造を示している。ここで、例えば異方性エッチング（例えば、反応性イオンエッチング）が用いられてビアライン２１０およびビアホール２１１のための開口が形成される。次に、アッシングが用いられてレジスト層２０７を除去しても良い。
【０００７】
ＲＩＥを含んではいるがこれには限定されない様々なエッチング技術にまつわる問題の１つは、エッチングプロセス中の選択比の違いである。例えば、エッチングレートは、ある程度、断面の最小寸法と関連がある。このことは、層２０４は、ビアホール（その最小寸法は、一般に約１０ナノメートルである）の上方よりもビアライン（その最小寸法は、一般に約１００ナノメートルである）の上方において速くエッチングされることを意味する。
【０００８】
図２Ｂは、エッチングレートの違いに起因する結果を示している。図２Ｂにおいて、バリア層２０４は、ビアライン２０２の上方では適切に除去されているが、少なくともその一部（部分２１３）がビアホール２０３の上方では残存している。このため、金属コンタクト２０３に完全に達することが妨げられている。
【０００９】
半導体装置において、ビアホールに対するエッチングレートと比べたビアラインに対するエッチングレートの違いを埋め合わせるプロセスが必要とされている。
【発明の開示】
【００１０】
本発明の側面によれば、上記の１つまたは複数の問題が対処され、半導体装置内でビアラインおよびビアホールを形成するための改良されたプロセスが提供される。ビアライン領域用のコンタクトを覆う１層または複数の層のバリア層は、ビアホール領域用のコンタクトを覆う対応する１層または複数の層のバリア層よりも厚い（またはより多くの層からなる）。この違いによって、ビアホールおよびビアライン領域のそれぞれのサイズに基づいたエッチングレートまたは選択性の違いが埋め合わせされる。
【発明を実施するための最良の形態】
【００１１】
本発明の幾つかの側面は、半導体装置においてビアラインおよびビアホールを形成するためのプロセスおよび構造に関する。
【００１２】
以下の説明において、要素相互間が様々な形で接続されていることが示されている。これらの接続は、一般に、特に特定されない限り、直接にまたは間接的になされており、このことによって、この点について限定を行なうことは意図されていない。
【００１３】
図３Ａは、ビアホールおよびビアラインを形成するための構造を説明するための例を示している。ビアホール３０１乃至３０７およびビアライン３０８乃至３０９が示されている。図３Ａには、ビアラインと接する金属配線の上端上に形成された付加的なバッファ層３０８が、含まれていても良い。
【００１４】
図３Ｂは、完成したビアラインおよびビアホールの構造を示している。図３Ｂは、金属または金属化された配線３１２、３１３を有する構造３１１を示している。その次には、ビアホールおよびビアラインの両方のためのバリア層３１４が設けられている。ビアライン部の上方には、さらなるバリア層３１０が設けられている。１層または複数の層３１５が、このバリア層（または複数のバリア層（図示せず））を覆っている。層３１５は、ＳｉＯＣＨ層を含んでいる場合も、含んでいない場合もある。ビアホール３０６およびビアライン３０８は、プラグ材料（例えばタングステンまたは他のプラグ材料）３１７によって埋め込まれ、金属または金属化されたコンタクト３１８によってその頂上を覆われている。
【００１５】
一例では、層３１０は、層３１４よりも少なくとも５０％以上厚い。この厚さの違いは、ビアホール領域でのエッチングに対するビアライン領域でのエッチングのエッチングレート選択比の違いに基づいて、大きくしたり小さくしたりと調整することができる。
【００１６】
層３１４（例えばＳｉＣＮ層）の厚さは、例えば、金属または金属化された配線３１２、３１３の腐食を抑えることができるように、１００オングストロームを超えている。この値は、ビアラインおよびビアホールのサイズを埋め合わせるために、調整することができる。例えば、ビアホールおよびビアラインは、より小さければ、より薄いＳｉＣＮ層であっても良好に機能する。例として、層３１４は厚さが３５０オングストロームである。層３１０は、厚さが１５０オングストロームである。この結果、ビアライン領域では、層の厚さは計５００オングストロームであり、ビアホール領域では３５０オングストロームである。ここで、１５０オングストロームと３５０オングストロームとの百分率による差は、４２．８％である。
【００１７】
ビアホールおよびビアラインと金属または金属化された配線３１２、３１３との間の幅の重なり合う距離は様々である。また、層３１０は、ビアライン寸法の幅よりも、適当な程度大きく広がっていてもよい。このビアライン寸法の幅を超える程度は、場合によっては０オングストロームである。また、別の場合では、このビアライン寸法の幅を超える程度は、１０オングストロームを常に超えている。ここで、重なり合っている量は、エッチングレート選択比に依存し、ビアライン領域の横でエッチングが起こり、層３１０の重なり合う領域が、層３１０の側部の周囲で金属または金属化された配線３１２へとエッチングされることを停止させることができる程度とされている。重なり合う程度は、ビアライン領域の最小寸法のサイズに依存する。最小寸法がより大きければより大きな重なり合う量が用いられ（１５オングストロームを超える）、最小寸法がより小さければより小さな重なり合う量が用いられる（５オングストローム未満）。
【００１８】
以下の図は、本発明の１つまたは複数の側面による、様々な層を形成することについて示している。
【００１９】
図４Ａ、図４Ｂ、図４Ｃは、ビアラインのためのトレンチおよびビアホールのための孔を提供するための第１のプロセスおよび構造を示している。図４Ａを参照すると、構造４０１は、金属または金属化された配線４０３、４０４を含んでいる。構造４０１は、バリア層４０２（例えばＳｉＣＮ）、および他のバリア層４１０（やはり、例えばＳｉＣＮ）により覆われる。レジスト層が堆積され、パターニング４０７される。
【００２０】
図４Ｂは、層４１０がエッチバックされ、パターニングされたレジスト層４０７が除去された形を示している。
【００２１】
図４Ｃは、図４Ｂの構造に付加されたさらなる層を示している。詳細には、層４０５（これはＳｉＯＣＨ層であり得る）が堆積されている。次なる層は、酸化層４０６（例えば酸化シリコン層）を含み、この上には、開口４１１、４１２を有するレジスト層４０７が形成される。これらの層は、標準的な技術によって堆積および／または成長される。
【００２２】
図５Ａは、図４Ｃの構造が（例えばＲＩＥによって）エッチングされて層（例えばＳｉＯＣＨ層）４０５の材料が除去された構造を示している。結果、それぞれビアラインおよびビアホールのためのトレンチ４１１、４１２が形成されている。ここで、２つのバリア層４０２および４１０によって、エッチングプロセスが、貫通して金属または金属化された配線４０４、４０３に達することが防止される。なお、ビアライン４１１は、２層のバリア層（４０２、４１０）を含んでいる。
【００２３】
以下の記載は、図４Ａの層４０５のエッチングが異なる２つの状況について説明している。すなわち、ある具体的なチップについてのビアホールとビアライン領域との間のエッチングの違いとウェハに亘るエッチングの違いである。
【００２４】
１．ビアホールおよびビアライン領域間のエッチングの差
ビアホールおよびビアライン領域間のエッチングに関して、状況によっては、ＲＩＥエッチングによって層４０５の関連する部分を除去するということは、バリア層４０２、４１０をもエッチングすることでもあり得る。状況によっては、ビアライン領域における層４０５に対するＲＩＥエッチングは、ビアホール領域における層４０５に対するＲＩＥエッチングよりも活発なことがある。図５Ａは、層４０５に対するＲＩＥエッチングによって、ビアホール領域４１２の全ての層４０５を除去した例を示している。しかしながら、ビアホールおよびビアライン領域についてのエッチングレートが異なるため、層４０５に対するＲＩＥエッチングが継続してビアライン領域４１１の層４１０がエッチングされる。その結果、バリア層４１０が、図のように、少なくとも一部除去され、バリア層４１０の新たな表面５０２が形成される。エッチングの程度に応じて、層４０５を除去するためのＲＩＥエッチングによって、バリア層４１０の一部分が除去されるか、バリア層４１０を貫いて層４０２の表面まで（また場合によってはバリア層４０２内まで）エッチングされる。さらに、層４０５を除去するためのＲＩＥエッチングに加えて、ビアホール領域内で層４０２を一部エッチングすることもあれば、しないこともある。
【００２５】
２．ウェハに亘るエッチング
ウェハ上のチップ間のエッチングについては、ウェハに亘ってばらつきが生じることがある。このばらつきには、ウェハに亘る、エッチングレートや層の厚さのばらつきが含まれるが、これに限定されない。状況によっては、層４０５を除去するためのＲＩＥエッチングによって、全てのチップについて、ビアホールおよびビアライン領域において層４０５が完全に除去されることを確実にするために、さらなるエッチングが要求されることがある。さらなる例においては、層４０５を除去するためのＲＩＥエッチングが継続されて、層４１０を除去するためのエッチングが全チップについてビアライン領域において層４０２の表面まで達することができるようにする。例えば、全てのビアライン領域において層４０５のＲＩＥエッチングが層４１０を貫いて層４０２の表面まで達することを確実にするために、エッチング時間を２０％長くすることができる。このエッチング時間を２０％長くしてウェハに亘ってエッチングを完全なものにすることが典型的である。エッチング時間を長くする程度は、実行環境、構造の複雑さ、および／または既知の条件に応じて、変化させる（増やす、または減らす）ことができる。
【００２６】
図５Ａに関して続けると、図５Ａの構造がアッシングされてフォトレジスト４０７が除去される。この構造がＳｉＣＮ  ＲＩＥの対象とされて、ＳｉＣＮ層４０２、４１０を貫くエッチングが行なわれる。ビアライン領域４１１におけるより高速なエッチングがＳｉＣＮの付加層４１０と整合されているので、ビアライン領域４１１でＳｉＣＮをエッチングで貫くのに要するエッチング時間は、ビアホール領域４１２内でＳｉＣＮをエッチングで貫くのに必要な時間とほぼ同じにすることができる。このことによって、ＳｉＣＮエッチングが、ＳｉＣＮを貫いて金属または金属化された配線４０３、４０４の表面にまで達するという効果を、金属または金属化された配線４０３、４０４内にまで大幅にエッチングされることなく得られる。この結果得られる構造は、図５Ｂに示されている。
【００２７】
以下の表によって、図２Ｂの従来の層をエッチングした結果と図５Ｂの層をエッチングした結果との間の違いが説明される。
【表１】
2007318124.tif 000003
【００２８】
【表２】
2007318124.tif 000004
【００２９】
次に、図５Ｂの構造がさらに処理される。ビアラインおよびビアホール領域は、（タングステンを含むがこれに限定されない）従来の材料３１７、３１８によって、埋め込まれるとともにその上面を覆われる。これによって、ビアホールおよびビアラインが設けられる。この結果得られる構造は、図５Ｃに示されている。
【００３０】
図６Ａ、図６Ｂは、ＳｉＣＮ層の厚さを調節してビアホールおよびビアライン領域でのエッチングレートの違いを埋め合わせるための他のプロセスを示している。図４Ａ乃至図４Ｃと同様に、図６Ａは、さらなるＳｉＣＮ層６０１を含んでいる。この層は、ビアホールがより大きい（またはビアラインがより狭い）状況において用いることができ、これによって、ビアホール領域に対して１層のバリア層のみを用い且つビアライン領域に対して２層のバリア層を用いた場合により近い実効的エッチング時間がもたらされる。図６Ｂは、レジスト層４０７をアッシングし、層４０５（これはＳｉＯＣＨを含む場合もあり、含まない場合もある）をエッチングで貫き、層４０２、４１０、６０１を貫いて金属または金属化された配線４０３、４０４に達するＳｉＣＮエッチングを行なった結果を示している。
【００３１】
図６Ａおよび図６Ａは、任意の数のバリア層を用いることができることを表している。ビアライン４１１に対して、ビアホール４１２に比べて層を多くしたり少なくしたりすることによって、ＳｉＣＮエッチングプロセスを、不変で且つ高い信頼性を持ってＳｉＣＮ層（または複数のＳｉＣＮ層）をエッチングできるように微調整することが可能になる。
【００３２】
ビアラインおよびビアホール領域間でバリア層の数を異ならせることを、これらの領域間でバリア層を厚くしたり薄くしたりすることによって取って代えたり、補強したりすることができることは、理解されよう。
【００３３】
上記した図は、ビアホールおよびビアライン領域間で層がつながっているものとして示されている。これは、図示を簡略化するために行なわれている。多くの場合、これらの層は、つながっていなかったり、異なるタイミングで堆積されていたりすることもある。例えば、これらの層は、図３Ｂ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂの破線Ａによって示されるように離隔されていたり別の構造によって分離されていたりすることもある。
【図面の簡単な説明】
【００３４】
【図１】従来のビアホールおよびビアラインを平面図で示す図。
【図２Ａ】ビアホールおよびビアラインを形成するための従来の技術を示す図。
【図２Ｂ】ビアホールおよびビアラインを形成するための従来の技術を示す図。
【図３Ａ】ビアホールおよびビアラインを形成するための本発明の側面に従った構造を示す図。
【図３Ｂ】ビアホールおよびビアラインを形成するための本発明の側面に従った構造を示す図。
【図４Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図４Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図４Ｃ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ｃ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図６Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第２のプロセスを示す図。
【図６Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第２のプロセスを示す図。
【図１】
2007318124.tif 000005
【図２Ａ】
2007318124.tif 000006
【図２Ｂ】
2007318124.tif 000007
【図３Ａ】
2007318124.tif 000008
【図３Ｂ】
2007318124.tif 000009
【図４Ａ】
2007318124.tif 000010
【図４Ｂ】
2007318124.tif 000011
【図４Ｃ】
2007318124.tif 000012
【図５Ａ】
2007318124.tif 000013
【図５Ｂ】
2007318124.tif 000014
【図５Ｃ】
2007318124.tif 000015
【図６Ａ】
2007318124.tif 000016
【図６Ｂ】
2007318124.tif 000017
【手続補正書】
【提出日】平成19年7月5日(2007.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビアホール領域と、
ビアライン領域と、
前記ビアホール領域の下方の第１の金属または金属化された配線と、
前記ビアライン領域の下方の第２の金属または金属化された配線と、
を具備し、
前記ビアホールは、前記第１の金属または金属化された配線上の第１のバリア層を貫いてエッチングされており、
前記ビアラインは、前記第２の金属または金属化された配線上の前記第１のバリア層および第２のバリア層を貫いてエッチングされており、
前記第２のバリア層は、前記ビアライン領域を囲む重なり部分を含んでいる、
半導体装置。
【請求項２】
前記第２のバリア層の前記重なり部分は、エッチングプロセスにおいてエッチングされた第３のバリア層のもともと一部であった、請求項１の半導体装置。
【請求項３】
前記ビアホール領域および前記ビアライン領域の両方の中にあり、エッチングプロセスの間にエッチングで貫かれる第３のバリア層をさらに具備する、請求項１の半導体装置。
【請求項４】
構造内に第１の配線および第２の配線を形成する工程と、
前記第１の配線および前記第２の配線上に第１のバリア層を形成する工程と、
前記第１の配線上の前記第１のバリア層上に第２のバリア層を形成する工程と、
前記第１および第２のバリア層上に付加層を形成する工程と、
前記ビアライン領域および前記ビアホール領域のための開口を含むように、レジストを堆積およびパターニングする工程と、
前記パターニングされたレジストを介して前記ビアホールおよび前記ビアラインをエッチングする工程と、
前記ビアラインおよび前記ビアホールを埋め込む工程と、
を具備し、前記エッチングする工程は、前記ビアライン領域のための前記第１のバリア層および前記第２のバリア層を、前記ビアホール領域のための前記第１のバリア層をエッチングで貫くのと同じタイミングでエッチングで貫くことである、半導体装置の製造方法。
【請求項５】
前記ビアライン領域上の前記第１および第２バリア層を貫くようにエッチングする工程は、前記レジスト内の前記ビアライン領域のための開口においては前記レジスト内の前記ビアホール領域のための開口を介したものよりも速いエッチングレートで、前記ビアホール領域上の前記第１のバリア層をエッチングで貫くのと同じタイミングである、請求項４の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアラインバリアおよびエッチストップ構造に関する。
【背景技術】
【０００２】
ビアホール構造は、一般的なものであり、半導体装置内の金属または金属化された層を垂直方向において接続するために用いられる。ビアライン構造も用いられて、金属層を接続する。ビアライン構造は、チップの活性領域内で用いられることもあれば、活性領域の外側で用いられることもある。
【０００３】
図１は、同じチップ上でビアライン構造１０８乃至１０９とともに用いられるビアホール構造１０１乃至１０７を示している。図２Ａおよび図２Ｂは、同じチップ上にビアホールおよびビアライン構造の両方を形成するための従来の工程を示している。図２Ａを参照すると、基板２０１は、ビアラインおよびビアホールを用いたコンタクトのための金属配線（または金属化された配線）２０２、２０３を含んでいる。基板２０１は、説明を行なう目的にのみ用いられ、２０１の構造は、他の層の上に位置していることもあり、本質的に、必ずしも基板の一部であるとは限らない。よって、配線２０２、２０３は、第１構造２０１として描かれている。
【０００４】
バリア層２０４は、一般に、第１構造２０１上に堆積されている。バリア層２０４が用いられて、金属配線２０２、２０３内の材料が酸化したり、または腐食したり、またはマイグレーションを起こしたりすることが防止される。金属配線２０２、２０３は、例えば銅、アルミニウム、チタン、タンタル、タングステン、または既知の他の金属を含んでいる。バリア層２０４は、例えばＳｉＣＮを含むが、他のエッチングを停止させる化合物が用いられてもよい。厚いＳｉＣＮ層は、金属表面または金属化された表面を、水分、腐食、金属マイグレーションから守るという点で時に有用である。そして、これは、ＳｉＣＮ層により覆われた金属または金属化された層とビアホールまたはビアラインを埋め込む導電性金属との間の接続キャパシタンスが大きく増加してこの部分の接続が使い物にならなくなるということ無しに行なえる。
【０００５】
バリア層２０４上には、別の層、例えばＳｉＯＣＨ層２０５（ＳｉＯＣＨ層とも称する）が設けられている。ＳｉＯＣＨ層２０５の上には、酸化層（例えば、シリコン酸化層ＳｉＯｘ）２０６が設けられている。シリコン酸化層２０６上には、パターニングされたビアライン用の開口２０８およびビアホール用の開口２０９を有するレジスト層２０７が設けられている。
【０００６】
図２Ｂは、図２Ａのエッチング後の構造を示している。ここで、例えば異方性エッチング（例えば、反応性イオンエッチング）が用いられてビアライン２１０およびビアホール２１１のための開口が形成される。次に、アッシングが用いられてレジスト層２０７を除去しても良い。
【０００７】
ＲＩＥを含んではいるがこれには限定されない様々なエッチング技術にまつわる問題の１つは、エッチングプロセス中の選択比の違いである。例えば、エッチングレートは、ある程度、断面の最小寸法と関連がある。このことは、層２０４は、ビアホール（その最小寸法は、一般に約１０ナノメートルである）の上方よりもビアライン（その最小寸法は、一般に約１００ナノメートルである）の上方において速くエッチングされることを意味する。
【０００８】
図２Ｂは、エッチングレートの違いに起因する結果を示している。図２Ｂにおいて、バリア層２０４は、ビアライン２０２の上方では適切に除去されているが、少なくともその一部（部分２１３）がビアホール２０３の上方では残存している。このため、金属コンタクト２０３に完全に達することが妨げられている。
【０００９】
半導体装置において、ビアホールに対するエッチングレートと比べたビアラインに対するエッチングレートの違いを埋め合わせるプロセスが必要とされている。
【発明の開示】
【００１０】
本発明の一態様による半導体装置は、ビアホール領域と、ビアライン領域と、前記ビアホール領域の下方の第１の金属または金属化された配線と、前記ビアライン領域の下方の第２の金属または金属化された配線と、を具備し、前記ビアホールは、前記第１の金属または金属化された配線上の第１のバリア層を貫いてエッチングされており、前記ビアラインは、前記第２の金属または金属化された配線上の前記第１のバリア層および第２のバリア層を貫いてエッチングされており、前記第２のバリア層は、前記ビアライン領域を囲む重なり部分を含んでいる。
【００１１】
本発明の一態様による半導体装置の製造方法は、構造内に第１の配線および第２の配線を形成する工程と、前記第１の配線および前記第２の配線上に第１のバリア層を形成する工程と、前記第１の配線上の前記第１のバリア層上に第２のバリア層を形成する工程と、前記第１および第２のバリア層上に付加層を形成する工程と、前記ビアライン領域および前記ビアホール領域のための開口を含むように、レジストを堆積およびパターニングする工程と、前記パターニングされたレジストを介して前記ビアホールおよび前記ビアラインをエッチングする工程と、前記ビアラインおよび前記ビアホールを埋め込む工程と、を具備し、前記エッチングする工程は、前記ビアライン領域のための前記第１のバリア層および前記第２のバリア層を、前記ビアホール領域のための前記第１のバリア層をエッチングで貫くのと同じタイミングでエッチングで貫くことである。
【発明を実施するための最良の形態】
【００１２】
本発明の側面によれば、上記の１つまたは複数の問題が対処され、半導体装置内でビアラインおよびビアホールを形成するための改良されたプロセスが提供される。ビアライン領域用のコンタクトを覆う１層または複数の層のバリア層は、ビアホール領域用のコンタクトを覆う対応する１層または複数の層のバリア層よりも厚い（またはより多くの層からなる）。この違いによって、ビアホールおよびビアライン領域のそれぞれのサイズに基づいたエッチングレートまたは選択性の違いが埋め合わせされる。
【００１３】
本発明の幾つかの側面は、半導体装置においてビアラインおよびビアホールを形成するためのプロセスおよび構造に関する。
【００１４】
以下の説明において、要素相互間が様々な形で接続されていることが示されている。これらの接続は、一般に、特に特定されない限り、直接にまたは間接的になされており、このことによって、この点について限定を行なうことは意図されていない。
【００１５】
図３Ａは、ビアホールおよびビアラインを形成するための構造を説明するための例を示している。ビアホール３０１乃至３０７およびビアライン３０８乃至３０９が示されている。図３Ａには、ビアラインと接する金属配線の上端上に形成された付加的なバッファ層３０８が、含まれていても良い。
【００１６】
図３Ｂは、完成したビアラインおよびビアホールの構造を示している。図３Ｂは、金属または金属化された配線３１２、３１３を有する構造３１１を示している。その次には、ビアホールおよびビアラインの両方のためのバリア層３１４が設けられている。ビアライン部の上方には、さらなるバリア層３１０が設けられている。１層または複数の層３１５が、このバリア層（または複数のバリア層（図示せず））を覆っている。層３１５は、ＳｉＯＣＨ層を含んでいる場合も、含んでいない場合もある。ビアホール３０６およびビアライン３０８は、プラグ材料（例えばタングステンまたは他のプラグ材料）３１７によって埋め込まれ、金属または金属化されたコンタクト３１８によってその頂上を覆われている。
【００１７】
一例では、層３１０は、層３１４よりも少なくとも５０％以上厚い。この厚さの違いは、ビアホール領域でのエッチングに対するビアライン領域でのエッチングのエッチングレート選択比の違いに基づいて、大きくしたり小さくしたりと調整することができる。
【００１８】
層３１４（例えばＳｉＣＮ層）の厚さは、例えば、金属または金属化された配線３１２、３１３の腐食を抑えることができるように、１００オングストロームを超えている。この値は、ビアラインおよびビアホールのサイズを埋め合わせるために、調整することができる。例えば、ビアホールおよびビアラインは、より小さければ、より薄いＳｉＣＮ層であっても良好に機能する。例として、層３１４は厚さが３５０オングストロームである。層３１０は、厚さが１５０オングストロームである。この結果、ビアライン領域では、層の厚さは計５００オングストロームであり、ビアホール領域では３５０オングストロームである。ここで、１５０オングストロームと３５０オングストロームとの百分率による差は、４２．８％である。
【００１９】
ビアホールおよびビアラインと金属または金属化された配線３１２、３１３との間の幅の重なり合う距離は様々である。また、層３１０は、ビアライン寸法の幅よりも、適当な程度大きく広がっていてもよい。このビアライン寸法の幅を超える程度は、場合によっては０オングストロームである。また、別の場合では、このビアライン寸法の幅を超える程度は、１０オングストロームを常に超えている。ここで、重なり合っている量は、エッチングレート選択比に依存し、ビアライン領域の横でエッチングが起こり、層３１０の重なり合う領域が、層３１０の側部の周囲で金属または金属化された配線３１２へとエッチングされることを停止させることができる程度とされている。重なり合う程度は、ビアライン領域の最小寸法のサイズに依存する。最小寸法がより大きければより大きな重なり合う量が用いられ（１５オングストロームを超える）、最小寸法がより小さければより小さな重なり合う量が用いられる（５オングストローム未満）。
【００２０】
以下の図は、本発明の１つまたは複数の側面による、様々な層を形成することについて示している。
【００２１】
図４Ａ、図４Ｂ、図４Ｃは、ビアラインのためのトレンチおよびビアホールのための孔を提供するための第１のプロセスおよび構造を示している。図４Ａを参照すると、構造４０１は、金属または金属化された配線４０３、４０４を含んでいる。構造４０１は、バリア層４０２（例えばＳｉＣＮ）、および他のバリア層４１０（やはり、例えばＳｉＣＮ）により覆われる。レジスト層が堆積され、パターニング４０７される。
【００２２】
図４Ｂは、層４１０がエッチバックされ、パターニングされたレジスト層４０７が除去された形を示している。
【００２３】
図４Ｃは、図４Ｂの構造に付加されたさらなる層を示している。詳細には、層４０５（これはＳｉＯＣＨ層であり得る）が堆積されている。次なる層は、酸化層４０６（例えば酸化シリコン層）を含み、この上には、開口４１１、４１２を有するレジスト層４０７が形成される。これらの層は、標準的な技術によって堆積および／または成長される。
【００２４】
図５Ａは、図４Ｃの構造が（例えばＲＩＥによって）エッチングされて層（例えばＳｉＯＣＨ層）４０５の材料が除去された構造を示している。結果、それぞれビアラインおよびビアホールのためのトレンチ４１１、４１２が形成されている。ここで、２つのバリア層４０２および４１０によって、エッチングプロセスが、貫通して金属または金属化された配線４０４、４０３に達することが防止される。なお、ビアライン４１１は、２層のバリア層（４０２、４１０）を含んでいる。
【００２５】
以下の記載は、図４Ａの層４０５のエッチングが異なる２つの状況について説明している。すなわち、ある具体的なチップについてのビアホールとビアライン領域との間のエッチングの違いとウェハに亘るエッチングの違いである。
【００２６】
１．ビアホールおよびビアライン領域間のエッチングの差
ビアホールおよびビアライン領域間のエッチングに関して、状況によっては、ＲＩＥエッチングによって層４０５の関連する部分を除去するということは、バリア層４０２、４１０をもエッチングすることでもあり得る。状況によっては、ビアライン領域における層４０５に対するＲＩＥエッチングは、ビアホール領域における層４０５に対するＲＩＥエッチングよりも活発なことがある。図５Ａは、層４０５に対するＲＩＥエッチングによって、ビアホール領域４１２の全ての層４０５を除去した例を示している。しかしながら、ビアホールおよびビアライン領域についてのエッチングレートが異なるため、層４０５に対するＲＩＥエッチングが継続してビアライン領域４１１の層４１０がエッチングされる。その結果、バリア層４１０が、図のように、少なくとも一部除去され、バリア層４１０の新たな表面５０２が形成される。エッチングの程度に応じて、層４０５を除去するためのＲＩＥエッチングによって、バリア層４１０の一部分が除去されるか、バリア層４１０を貫いて層４０２の表面まで（また場合によってはバリア層４０２内まで）エッチングされる。さらに、層４０５を除去するためのＲＩＥエッチングに加えて、ビアホール領域内で層４０２を一部エッチングすることもあれば、しないこともある。
【００２７】
２．ウェハに亘るエッチング
ウェハ上のチップ間のエッチングについては、ウェハに亘ってばらつきが生じることがある。このばらつきには、ウェハに亘る、エッチングレートや層の厚さのばらつきが含まれるが、これに限定されない。状況によっては、層４０５を除去するためのＲＩＥエッチングによって、全てのチップについて、ビアホールおよびビアライン領域において層４０５が完全に除去されることを確実にするために、さらなるエッチングが要求されることがある。さらなる例においては、層４０５を除去するためのＲＩＥエッチングが継続されて、層４１０を除去するためのエッチングが全チップについてビアライン領域において層４０２の表面まで達することができるようにする。例えば、全てのビアライン領域において層４０５のＲＩＥエッチングが層４１０を貫いて層４０２の表面まで達することを確実にするために、エッチング時間を２０％長くすることができる。このエッチング時間を２０％長くしてウェハに亘ってエッチングを完全なものにすることが典型的である。エッチング時間を長くする程度は、実行環境、構造の複雑さ、および／または既知の条件に応じて、変化させる（増やす、または減らす）ことができる。
【００２８】
図５Ａに関して続けると、図５Ａの構造がアッシングされてフォトレジスト４０７が除去される。この構造がＳｉＣＮ  ＲＩＥの対象とされて、ＳｉＣＮ層４０２、４１０を貫くエッチングが行なわれる。ビアライン領域４１１におけるより高速なエッチングがＳｉＣＮの付加層４１０と整合されているので、ビアライン領域４１１でＳｉＣＮをエッチングで貫くのに要するエッチング時間は、ビアホール領域４１２内でＳｉＣＮをエッチングで貫くのに必要な時間とほぼ同じにすることができる。このことによって、ＳｉＣＮエッチングが、ＳｉＣＮを貫いて金属または金属化された配線４０３、４０４の表面にまで達するという効果を、金属または金属化された配線４０３、４０４内にまで大幅にエッチングされることなく得られる。この結果得られる構造は、図５Ｂに示されている。
【００２９】
以下の表によって、図２Ｂの従来の層をエッチングした結果と図５Ｂの層をエッチングした結果との間の違いが説明される。
【表１】
2007318124.tif 000018
【００３０】
【表２】
2007318124.tif 000019
【００３１】
次に、図５Ｂの構造がさらに処理される。ビアラインおよびビアホール領域は、（タングステンを含むがこれに限定されない）従来の材料３１７、３１８によって、埋め込まれるとともにその上面を覆われる。これによって、ビアホールおよびビアラインが設けられる。この結果得られる構造は、図５Ｃに示されている。
【００３２】
図６Ａ、図６Ｂは、ＳｉＣＮ層の厚さを調節してビアホールおよびビアライン領域でのエッチングレートの違いを埋め合わせるための他のプロセスを示している。図４Ａ乃至図４Ｃと同様に、図６Ａは、さらなるＳｉＣＮ層６０１を含んでいる。この層は、ビアホールがより大きい（またはビアラインがより狭い）状況において用いることができ、これによって、ビアホール領域に対して１層のバリア層のみを用い且つビアライン領域に対して２層のバリア層を用いた場合により近い実効的エッチング時間がもたらされる。図６Ｂは、レジスト層４０７をアッシングし、層４０５（これはＳｉＯＣＨを含む場合もあり、含まない場合もある）をエッチングで貫き、層４０２、４１０、６０１を貫いて金属または金属化された配線４０３、４０４に達するＳｉＣＮエッチングを行なった結果を示している。
【００３３】
図６Ａおよび図６Ａは、任意の数のバリア層を用いることができることを表している。ビアライン４１１に対して、ビアホール４１２に比べて層を多くしたり少なくしたりすることによって、ＳｉＣＮエッチングプロセスを、不変で且つ高い信頼性を持ってＳｉＣＮ層（または複数のＳｉＣＮ層）をエッチングできるように微調整することが可能になる。
【００３４】
ビアラインおよびビアホール領域間でバリア層の数を異ならせることを、これらの領域間でバリア層を厚くしたり薄くしたりすることによって取って代えたり、補強したりすることができることは、理解されよう。
【００３５】
上記した図は、ビアホールおよびビアライン領域間で層がつながっているものとして示されている。これは、図示を簡略化するために行なわれている。多くの場合、これらの層は、つながっていなかったり、異なるタイミングで堆積されていたりすることもある。例えば、これらの層は、図３Ｂ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂの破線Ａによって示されるように離隔されていたり別の構造によって分離されていたりすることもある。
【００３６】
また、この発明は以下の実施態様を取り得る。
【００３７】
（１）ビアホール領域と、ビアライン領域と、前記ビアホール領域の下方の第１の金属または金属化された配線と、前記ビアライン領域の下方の第２の金属または金属化された配線と、を具備し、前記ビアホールは、前記第１の金属または金属化された配線上の第１のバリア層を貫いてエッチングされており、前記ビアラインは、前記第２の金属または金属化された配線上の前記第１のバリア層および第２のバリア層を貫いてエッチングされており、前記第２のバリア層は、前記ビアライン領域を囲む重なり部分を含んでいる、半導体装置。
【００３８】
（２）前記第２のバリア層の前記重なり部分は、エッチングプロセスにおいてエッチングされた第３のバリア層のもともと一部であった、（１）の半導体装置。
【００３９】
（３）前記第１の金属または金属化された配線は銅であり、前記金属第２の金属または金属化された配線は銅である、（１）の半導体装置。
【００４０】
（４）前記第１のバリア層はＳｉＣＮであり、前記第２のバリア層ＳｉＣＮである、（１）の半導体装置。
【００４１】
（５）前記ビアホール領域および前記ビアライン領域の両方の中にあり、エッチングプロセスの間にエッチングで貫かれる第３のバリア層をさらに具備する、（１）の半導体装置。
【００４２】
（６）前記第１のバリア層の上方および前記第２のバリア層の上方のＳｉＯＣＨ層をさらに具備する、（１）の半導体装置。
【００４３】
（７）前記ＳｉＯＣＨ層の上方の酸化シリコン層をさらに具備する、（６）の半導体装置。
【００４４】
（８）構造内に第１の配線および第２の配線を形成する工程と、前記第１の配線および前記第２の配線上に第１のバリア層を形成する工程と、前記第１の配線上の前記第１のバリア層上に第２のバリア層を形成する工程と、前記第１および第２のバリア層上に付加層を形成する工程と、前記ビアライン領域および前記ビアホール領域のための開口を含むように、レジストを堆積およびパターニングする工程と、前記パターニングされたレジストを介して前記ビアホールおよび前記ビアラインをエッチングする工程と、前記ビアラインおよび前記ビアホールを埋め込む工程と、を具備し、前記エッチングする工程は、前記ビアライン領域のための前記第１のバリア層および前記第２のバリア層を、前記ビアホール領域のための前記第１のバリア層をエッチングで貫くのと同じタイミングでエッチングで貫く、半導体装置の製造方法。
【００４５】
（９）前記第１の配線を形成する工程は、銅配線を形成する工程を含む、（８）の半導体装置の製造方法。
【００４６】
（１０）前記第１のバリア層を形成する工程は、ＳｉＣＮ層を形成することを含む、（８）の半導体装置の製造方法。
【００４７】
（１１）前記第２のバリア層を形成する工程は、ＳｉＣＮ層を形成することを含む、（８）の半導体装置の製造方法。
【００４８】
（１２）前記付加層を形成する工程は、ＳｉＯＣＨ層を形成することを含む、（８）の半導体装置の製造方法。
【００４９】
（１３）前記付加層を形成する工程は、酸化シリコン層を形成することを含む、（８）の半導体装置の製造方法。
【００５０】
（１４）前記ビアライン領域上の前記第１および第２バリア層を貫くようにエッチングする工程は、前記レジスト内の前記ビアライン領域のための開口においては前記レジスト内の前記ビアホール領域のための開口を介したものよりも速いエッチングレートで、前記ビアホール領域上の前記第１のバリア層をエッチングで貫くのと同じタイミングである、（８）の半導体装置の製造方法。
【００５１】
（１５）前記第１のバリア層を形成する工程は、複数のバリア層を形成する工程を含む、（８）の半導体装置の製造方法。
【図面の簡単な説明】
【００５２】
【図１】従来のビアホールおよびビアラインを平面図で示す図。
【図２Ａ】ビアホールおよびビアラインを形成するための従来の技術を示す図。
【図２Ｂ】ビアホールおよびビアラインを形成するための従来の技術を示す図。
【図３Ａ】ビアホールおよびビアラインを形成するための本発明の側面に従った構造を示す図。
【図３Ｂ】ビアホールおよびビアラインを形成するための本発明の側面に従った構造を示す図。
【図４Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図４Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図４Ｃ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図５Ｃ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第１のプロセスを示す図。
【図６Ａ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第２のプロセスを示す図。
【図６Ｂ】本発明の側面に従った、ビアホールおよびビアラインを形成するための第２のプロセスを示す図。
【外国語明細書】
2007318124000001.pdf