(57)【要約】【課題】  サイドウォールがサイドエッチングされることを確実に防止し、接合リーク電流が増大することを抑制することができる半導体装置及びその製造方法を提供する。【解決手段】  ゲート絶縁膜１及びゲート電極２、並びに、ゲート電極２をマスクとしたエクステンション領域３が形成された半導体基板１００の全面に、酸化アルミニウム膜４とシリコン窒化膜５とが順に成膜される。当該積層膜に異方性エッチングが行われ、絶縁膜サイドウォール７、及び断面Ｌ字状の金属酸化膜サイドウォール６が形成される。次に、金属酸化膜サイドウォール６をマスクとして、金属酸化膜サイドウォール６の外側に導電層８が形成される。この後、金属酸化膜サイドウォール６をマスクとして、導電層８の表面酸化膜が除去され、導電層８のシリサイド化が行われる。【選択図】  図２
2007012824.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に、不純物拡散領域からなる導電層を備えた半導体装置において、
前記ゲート電極に沿って設けられた耐酸性の金属酸化膜からなるサイドウォールと、
前記金属酸化膜サイドウォールによりゲート電極側の端部が位置決めされ、前記導電層の上部に形成されたシリサイド層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記金属酸化膜サイドウォールが断面Ｌ字状である請求項１に記載の半導体装置。
【請求項３】
前記金属酸化膜サイドウォールと前記ゲート電極の間に介在された絶縁膜サイドウォールをさらに備え、
前記金属酸化膜サイドウォールが、前記半導体層の表面から少なくとも前記シリサイド層の上面の高さに渡って、前記絶縁膜サイドウォールを被覆する請求項１に記載の半導体装置。
【請求項４】
前記金属酸化膜の材質が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも１の金属を含有する酸化物である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
基板表面の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に不純物拡散領域からなる導電層を備えた半導体装置の製造方法であって、
半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、ゲート電極に沿って金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、金属酸化膜サイドウォールの外側に位置する半導体層に、前記導電層を形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記金属酸化膜上に絶縁膜を形成するステップをさらに有し、
前記異方性エッチングにより、絶縁膜サイドウォール、及び、前記ゲート電極と絶縁膜サイドウォールとの間と、前記半導体層と絶縁膜サイドウォールとの間に渡って介在する断面Ｌ字状の金属酸化膜サイドウォールが形成される、請求項５に記載の半導体装置の製造方法。
【請求項７】
基板表面の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に不純物拡散領域からなる導電層を備える半導体装置の製造方法であって、
半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、絶縁膜を形成するステップと、
前記絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、前記導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォール外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
基板表面の半導体層に、上部にシリサイド層を有する不純物拡散領域からなる導電層と、上部にシリサイド層を有しない不純物拡散領域からなる導電層とを備える半導体装置の製造方法であって、
前記半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、絶縁膜を形成するステップと、
前記絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜上に、シリサイド層の形成領域に開口部を有するエッチングマスクを形成するステップと、
前記エッチングマスクを介して前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォールの外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、シリサイド層形成領域の導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、表面酸化膜が除去された導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記金属酸化膜上に第２の絶縁膜を形成するステップをさらに有し、
前記エッチングマスクを介した異方性エッチングにより、前記金属酸化膜サイドウォールと、当該金属酸化膜サイドウォールの外側面を被覆する第２の絶縁膜サイドウォールが形成されるとともに、
前記表面酸化膜を除去する際に、上部にシリサイド層を有しない導電層上に、前記第２の絶縁膜を残留させる請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板表面の半導体層に、上部にシリサイド層を有する不純物拡散領域からなる導電層と、上部にシリサイド層を有しない不純物拡散領域からなる導電層とを備える半導体装置の製造方法であって、
前記半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォールの外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
基板全面に、第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に、シリサイド層の形成領域に開口部を有するエッチングマスクを形成するステップと、
前記エッチングマスクを介して、前記第２の絶縁膜のエッチングを行い、シリサイド層の形成領域を露出させるステップと、
前記シリサイド層形成領域の表面酸化膜を除去するとともに、上部にシリサイド層を有しない導電層上に前記第２の絶縁膜を残留させるステップと、
前記表面酸化膜が除去された導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極の形成後に、当該ゲート電極をマスクとして、当該ゲート電極の外側に位置する半導体層に、前記導電層に比べて低濃度の不純物拡散領域を形成する請求項５から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記金属酸化膜の材質が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも１の金属を含有する酸化物である請求項５から１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド層からなる低抵抗層を備えた半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit）の動作速度を高めるため、ＬＳＩに使用されるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）の微細化が進められている。ＭＩＳＦＥＴの微細化は、ＭＩＳＦＥＴを構成する各部の寸法をスケーリング則に従って縮小することにより実現される。この縮小化では、特に、ゲート電極に沿って形成されるサイドウォールの幅の縮小や、ソース領域やドレイン領域に電気的に接続されるコンタクトの位置ずれマージンの縮小が、ますます必要になっている。
【０００３】
上記サイドウォールは、半導体基板にソース領域やドレイン領域となる不純物拡散領域を形成する際に、当該不純物拡散領域のゲート電極側の端部を規定するマスクとして機能する。また、当該不純物拡散領域の上部に、低抵抗化のためのシリサイド層が形成される場合、上記サイドウォールは、シリサイド層形成領域のゲート電極側の端部を規定するマスクとしての機能も有している。
【０００４】
上記シリサイド層の形成工程では、まず、シリサイド層形成領域に形成されている表面酸化膜が除去される。当該表面酸化膜の除去は、通常、フッ酸溶液等を使用したウェットエッチング処理により行われる。そして、このウェットエッチング処理により、上記サイドウォールがエッチング除去されることがないように、上記サイドウォールの材質には、通常、シリコン窒化膜が用いられている。
【０００５】
また、シリコン窒化膜からなるサイドウォールを、ゲート電極の側面や半導体基板の表面に直接形成すると、シリコン窒化膜が膜内に応力が残留しやすい膜であるため、応力が半導体基板のチャネル領域に作用したり、シリコン窒化膜に含まれる水素がゲート電極や半導体基板に拡散したりすることにより、トランジスタ特性が変動してしまう。このため、ゲート電極及び半導体基板と、シリコン窒化膜からなるサイドウォールとの間に、ストレス緩和膜を介在させる構造が採用されている。
【０００６】
従来、ストレス緩和膜の材質にはシリコン酸化膜が採用されていたが、この場合、上記ウェットエッチング処理にてストレス緩和膜がエッチングされ、当該エッチングされた領域にシリサイド層が形成される。近年の縮小化がなされたＭＩＳＦＥＴでは、サイドウォール直下の半導体基板に形成されるエクステンション領域が薄層であるため、ストレス緩和膜がエッチングされた領域に形成されるシリサイド層は、エクステンション領域の底部であるｐｎ接合と極めて近接する状態になる。このため、エクステンション領域の底部のｐｎ接合を介して流れる電流（いわゆる、接合リーク）が増大するという問題が生じている。
【０００７】
この対策として、後掲の特許文献１には、上記ストレス緩和膜をシリコン酸窒化膜により形成する技術が開示されている。図７は、このような従来の半導体装置の製造工程を示す工程断面図である。
【０００８】
図７（ａ）に示すように、まず、半導体基板１００の上にシリコン酸窒化膜とｎ型ポリシリコン膜とが順次成膜され、公知の微細加工技術により、ゲート絶縁膜１０１を介してゲート電極１０２が形成される。そして、ゲート電極１０２をマスクとして半導体基板１００にイオン注入により砒素等の不純物が導入され、ゲート電極１０２の両側の半導体基板１００に、ｎ型のエクステンション領域１０３が形成される。
【０００９】
次に、図７（ｂ）に示すように、半導体基板１００の全面にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、シリコン酸窒化膜１０４が２０ｎｍの膜厚で成膜され、当該シリコン酸窒化膜１０４上に、シリコン窒化膜１０５が、８０ｎｍの膜厚で成膜される。
【００１０】
そして、シリコン窒化膜１０５及び、シリコン酸窒化膜１０４に、異方性エッチングを行うことで、図７（ｃ）に示すように、シリコン酸窒化膜からなるＬ字型サイドウォール１０６とシリコン窒化膜からなる窒化膜サイドウォール１０７が形成される。
【００１１】
続いて、ゲート電極１０２、Ｌ字型サイドウォール１０６、及び窒化膜サイドウォール１０７をマスクとして半導体基板１００イオン注入により砒素等の不純物が導入され、ソース領域及びドレイン領域（以下、導電層１０８という。）が形成される。なお、導電層１０８のイオン注入後には、１０００℃で１０秒間の高速加熱処理が行われている。
【００１２】
この後、フッ酸等を使用したウェットエッチング処理により、ゲート電極１０２の表面、及び導電層１０８の表面に形成されている表面酸化膜が除去された後、半導体基板１００の全面に、コバルト等の高融点金属膜が成膜される。そして、シリサイド化のための熱処理が行われることにより、シリコンと金属膜とが接触する領域がシリサイド化され、コバルトシリサイド（ＣｏＳｉ2）からなるシリサイド層１０９が形成される。
【００１３】
上記製造工程によれば、Ｌ字型サイドウォール１０６が、シリコン酸窒化膜により構成されているため、表面酸化膜を除去するウェットエッチング処理において、Ｌ字型サイドウォールの下端部（半導体基板１００と接触している辺）にサイドエッチングが生じることがない。このため、シリサイド層１０９が、エクステンション層１０３上に形成されることが防止され、接合リークが増大することが防止される。
【特許文献１】特許３５４４５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、５０ｎｍ以下のゲート長を有するＭＩＳＦＥＴでは、導電層１０８の接合深さが１００ｎｍ以下となり、エクステンション領域１０３の接合深さは３０ｎｍ以下となる。また、薄層化に伴うシート抵抗の増大を避けるため、導電層１０８及びエクステンション領域１０３に導入される不純物濃度は、従来のＭＩＳＦＥＴに比べて高濃度となっている。このため、半導体基板１００に導入された不純物は、加熱により半導体基板１００内を容易に拡散する。特に、エクステンション領域１０３の不純物が横方向に拡散した場合、ゲート電極１０２直下のチャネル領域に不純物が拡散することになる。チャネル領域は、通常、エクステンション領域１０３と逆導電型の半導体層として形成されるため、エクステンション領域１０３からチャネル領域への不純物の拡散は、ＭＩＳＦＥＴの特性を大きく変動させてしまう。
【００１５】
このため、上述のような短ゲート長のＭＩＳＦＥＴを備える半導体装置の製造工程では、各工程の熱処理において、半導体基板に加わる総熱量を抑制することが要求されている。例えば、従来は９００℃程度の高温での熱処理が必要であったシリサイド層１０９の材質には、４５０℃程度の温度でシリサイド化が可能なニッケルシリサイドが採用されている。
【００１６】
同様に、シリコン酸窒化膜やシリコン窒化膜の成膜に使用されるＬＰＣＶＤ法での成膜工程も、成膜処理時間が比較的長時間であるため、成膜処理中の半導体基板１００の温度が、例えば、５００℃以下であることが求められている。
【００１７】
６００℃から７００℃の温度で成膜が行われていた従来のシリコン酸窒化膜やシリコン窒化膜が、フッ酸を用いたウェットエッチング処理に際し、優れたエッチング耐性を有していたのに対し、このような５００℃以下の成膜温度により成膜されたシリコン酸窒化膜やシリコン窒化膜のフッ酸に対するエッチング速度は、シリコン酸化膜と同等以上となる。
【００１８】
図８は、図７に示した従来の製造工程に、上述の低温成膜されたシリコン酸窒化膜やシリコン窒化膜を適用した場合の工程断面図である。
【００１９】
図８（ａ）に示すように、低温成膜されたシリコン酸窒化膜からなるＬ字型サイドウォール１１６と、低温成膜されたシリコン窒化膜からなる窒化膜サイドウォール１１７は、導電層１０８形成時のイオン注入マスクとしては十分に機能する。
【００２０】
しかしながら、表面酸化膜を除去するためのフッ酸溶液を用いたウェットエッチング処理では、図８（ｂ）に示すように、Ｌ字型サイドウォール１１６と窒化膜サイドウォール１１７とがエッチングされてサイドウォール幅が短縮され、エクステンション領域１０３の表面が露出される。
【００２１】
そして、このような状態で、例えば、半導体基板１００の全面に、ニッケル膜が成膜されてシリサイド化処理が行われた場合、図８（ｃ）に示すように、エクステンション領域１０３の表面部にシリサイド層が形成されることになる。このように、エクステンション領域１０３の表面部にシリサイド層１０９が形成されると、短ゲート長のＭＩＳＦＥＴではエクステンション領域１０３が非常に薄く形成されているため、上述した接合リークが著しく増大する。
【００２２】
本発明は、上記従来の事情を鑑みて提案されたものであって、サイドウォールがサイドエッチングされることを確実に防止し、接合リーク電流が増大することを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明は、以下の技術的手段を採用している。まず、本発明は、半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に、不純物拡散領域からなる導電層を備えた半導体装置を前提としている。そして、本発明に係る半導体装置は、ゲート電極に沿って設けられた耐酸性の金属酸化膜からなる金属酸化膜サイドウォールと、当該金属酸化膜サイドウォールによりゲート電極側の端部が位置決めされ、前記導電層の上部に形成されたシリサイド層とを備えている。
【００２４】
本構成によれば、シリサイド層の形成前に実施される導電層の表面酸化膜を除去工程において、金属酸化膜サイドウォールにサイドエッチングが生じないため、シリサイド層のゲート電極側の端部を、導電層上に確実に配置することができる。このため、接合リークの増大が防止される。上記金属酸化膜サイドウォールは、例えば、断面Ｌ字状に形成することができる。
【００２５】
また、金属酸化膜サイドウォールとゲート電極の間に、絶縁膜サイドウォールが介在され、金属酸化膜サイドウォールが、絶縁膜サイドウォールを、半導体層の表面から少なくともシリサイド層の上面の高さに渡って被覆する構成としてもよい。なお、上記金属酸化膜の材質には、例えば、酸化アルミニウムを使用することができる。
【００２６】
一方、他の観点では、本発明は、上記半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体層上にゲート絶縁膜及びゲート電極が形成された後、基板全面に、耐酸性の金属酸化膜が成膜される。そして、当該金属酸化膜に異方性エッチングが行われ、ゲート電極に沿って金属酸化膜サイドウォールが形成される。次に、金属酸化膜サイドウォールをマスクとして、金属酸化膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層が形成される。続いて、金属酸化膜サイドウォールをマスクとして、導電層の表面酸化膜が除去されるとともに、当該導電層の上部がシリサイド化される。
【００２７】
ここで、上記金属酸化膜が成膜された際に、当該金属酸化膜上に絶縁膜を形成してもよい。この場合、上記異方性エッチングにより、絶縁膜サイドウォール、及び、前記ゲート電極と絶縁膜サイドウォールとの間と、前記半導体層と絶縁膜サイドウォールとの間に渡って介在する断面Ｌ字状の金属酸化膜サイドウォールが形成される。
【００２８】
また、本発明に係る半導体装置の他の製造方法は、まず、半導体層上にゲート絶縁膜及びゲート電極が形成された後、基板全面に、絶縁膜が形成される。そして、当該絶縁膜に異方性エッチングが行われ、ゲート電極に沿って絶縁膜サイドウォールが形成される。次に、絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層が形成される。続いて、基板全面に、耐酸性の金属酸化膜が成膜され、当該金属酸化膜に異方性エッチングが行われて、上記絶縁膜サイドウォール外側面の少なくとも下部を被覆する金属酸化膜サイドウォールが形成される。この後、金属酸化膜サイドウォールをマスクとして、導電層の表面酸化膜が除去されるとともに、当該導電層の上部がシリサイド化される。
【発明の効果】
【００２９】
本発明によれば、シリサイド層形成領域の表面酸化膜をエッチング除去する際に、シリサイド層のゲート電極側端部の位置を位置決めするサイドウォールにサイドエッチングが生じることが確実に防止される。したがって、シリサイド層がエクステンション領域の表面に形成されることを防止することができ、接合リークの増大が確実に防止される。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図１では、ＳＴＩ（Shallow Trench Isolation）や、ＬＯＣＯＳ（local Oxidation of Silicon）等の素子分離酸化膜により区分された領域に形成されたＭＩＳＦＥＴを例示している。また、以下では、ｎ型のＭＩＳＦＥＴを具体例として説明を行うが、本発明は、ｐ型のＭＩＳＦＥＴに対しても適用可能である。
【００３１】
まず、半導体基板１００上に、シリコン酸窒化膜とｎ型のポリシリコン膜が順に成膜され、フォトリソグラフィ及びエッチングにより、図１（ａ）に示すように、シリコン酸窒化膜からなるゲート絶縁膜１と、ｎ型ポリシリコンからなるゲート電極２が形成される。
【００３２】
次に、図１（ｂ）に示すように、１０ｎｍ程度の膜厚を有するシリコン酸化膜１１が、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）を原料としたＬＰＣＶＤ法により形成され、シリコン酸化膜１１に異方性エッチングによるエッチバックを行うことで、図１（ｃ）に示すように、オフセットサイドウォール１２が形成される。ここで、オフセットサイドウォール１２は、ゲート電極２に対して、エクステンション領域３の端部を位置決めするスペーサとして機能する。
【００３３】
そして、図１（ｄ）に示すように、ゲート電極２及びオフセットサイドウォール１２をマスクとして、例えば、砒素イオンが、５ｋｅＶ程度の加速エネルギー、及び５Ｅ１４ｃｍ-2のドーズ量でイオン注入により半導体基板１００内に導入され、ｎ型のエクステンション領域３が形成される。
【００３４】
エクステンション領域３の形成が完了すると、図２（ａ）に示すように、半導体基板１００の全面に、耐酸性の金属酸化膜４が成膜される。本実施形態では、金属酸化膜４として、ＴＭＡ（Tri-Methyl-Aluminum）とＨ2Ｏ（あるいはＯ3）とを、チャンバ内に交互にパルス的に導入し、単原子層毎に成膜を行うＡＬＤ（Atomic Layer Deposition）法により、酸化アルミニウム（Ａｌ2Ｏ3）膜が１０ｎｍ程度の膜厚で成膜される。また、金属酸化膜４上には、例えば、シリコンソースとしてモノシラン（ＳｉＨ4）や四塩化珪素（ＳｉＣｌ4）を使用し、また、窒素ソースとして窒素（Ｎ2）やアンモニア（ＮＨ3）を使用したＡＬＤ法により、シリコン窒化膜５が４０ｎｍ程度の膜厚で成膜される。なお、ＡＬＤ法による酸化アルミニウム膜、及びシリコン窒化膜の成膜は、１８０℃〜２００℃程度の基板温度で行うことが可能である。
【００３５】
続いて、金属酸化膜４とシリコン窒化膜５との積層膜を異方性エッチングすることにより、図２（ｂ）に示すように、ゲート電極２の上面及び導電層８の上面が露出されるとともに、金属酸化膜からなるＬ字型サイドウォール６と絶縁膜サイドウォール７とが形成される。酸化アルミニウム膜とシリコン窒化膜との積層膜の異方性エッチングは、例えば、ＵＨＦアンテナ付エッチング装置に、Ａｒガスを８００ｓｃｃｍ、ＣＦ4ガスを２００ｓｃｃｍの流量で導入し、ソースパワーとして４００Ｗ、バイアスパワーとして２００Ｗ、アンテナパワーとして２００Ｗの高周波電力を印加することで実施可能である。このとき、エッチング室の内部圧力は２Ｐａである。なお、エッチング終点の近傍では、Ａｒガスを１０００ｓｃｃｍ、ＣＨＦ3ガスを６０ｓｃｃｍ、Ｏ2ガスを１０ｓｃｃｍの流量で導入し、ソースパワーとして６００Ｗ、バイアスパワーとして１２０Ｗ、アンテナパワーとして４００Ｗの高周波電力を印加することで、下地層との選択性をより高めることができる。
【００３６】
この後、ゲート電極２、オフセットサイドウォール１２、Ｌ字型サイドウォール６、及び絶縁膜サイドウォール７をマスクとしてイオン注入が行われ、ゲート電極２の両側の半導体基板１００にソース領域及びドレイン領域となるｎ型の不純物拡散領域である導電層８が形成される。このような導電層８は、例えば、砒素イオンを、１０ｋｅＶ程度の加速エネルギー、及び５Ｅ１５ｃｍ-2程度のドーズ量で半導体基板１００内にイオン注入することにより形成することができる。なお、当該イオン注入後には、１０００℃で０．１秒間の高速加熱によるアニール処理が行われる。
【００３７】
次に、図２（ｃ）に示すように、１００：１のフッ酸溶液を使用したウェットエッチング処理によりゲート電極２、及び導電層８の表面に形成されている表面酸化膜が除去される。このとき、シリコン酸化膜からなるオフセットサイドウォール１２と、ＡＬＤ法により低温成膜されたシリコン窒化膜からなる絶縁膜サイドウォール７は、エッチングされる。しかしながら、酸化アルミニウムからなるＬ字型サイドウォール６は、反応性が乏しいため、ほとんどエッチングされることがない。
【００３８】
導電層８、及びゲート電極２の表面酸化膜の除去が完了した後、半導体基板１００の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板１１００とが接触する領域、及び、金属膜とゲート電極２とが接触する領域に金属シリサイド層９が形成される（図２（ｄ）参照）。なお、本実施形態では、金属膜としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。なお、未反応の金属膜は、ウェットエッチングにより除去されることはいうまでもない。
【００３９】
以上説明したように、本実施形態では、Ｌ字型サイドウォール６が金属酸化膜で形成されているため、ソース領域やドレイン領域として機能する導電層８の表面酸化膜の除去処理において、Ｌ字型サイドウォール６の底辺部６ａ（図２（ｃ）参照）の幅が短縮されることがない。したがって、導電層８の上部に形成されるシリサイド層９がエクステンション領域３の上部に到達することがなく、接合リークが増大することがない。
【００４０】
なお、金属酸化膜４の膜厚は、シリサイド層９を形成する熱処理の際に、Ｌ字型サイドウォール６の底辺部６ａ上に堆積された金属膜が、当該底辺部６ａを介して半導体基板１００とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。また、絶縁膜サイドウォール７の材質も、導電層８を形成するイオン注入の際にマスクとして機能する材質であればよく、任意の材質を採用することが可能である。
【００４１】
また、オフセットサイドゲート１２は、ゲート電極２の直下にエクステンション領域３が大きく侵入することを抑制する目的で必要に応じて設けられるものであり、本発明に必須の要素ではない。
【００４２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図３は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図３では、第１の実施形態と同様に、素子分離酸化膜により区分された領域に形成されたｎ型のＭＩＳＦＥＴを例示している。本実施形態では、耐酸性の金属酸化膜の形成位置が第１の実施形態と異なる。しかしながら、当該金属酸化膜の形成は、エクステンション領域３の形成より後の工程であり、エクステンション領域３が形成されるまでの工程は、図１に示した第１の実施形態の工程と同一である。
【００４３】
さて、本実施形態では、エクステンション領域３の形成が完了すると、図３（ａ）に示すように、半導体基板１００の全面に、例えば、ＬＰＣＶＤ法により、膜厚が１０ｎｍ程度のシリコン酸化膜１３が形成される。また、シリコン酸化膜１３上には、ＡＬＤ法により、シリコン窒化膜５が４０ｎｍ程度の膜厚で成膜される。
【００４４】
続いて、シリコン酸化膜１３とシリコン窒化膜５との積層膜を異方性エッチングすることにより、図３（ｂ）に示すように、シリコン酸化膜からなるＬ字型サイドウォール１４とシリコン窒化膜からなる窒化膜サイドウォール７とで構成される絶縁膜サイドウォール３１が形成される。なお、当該異方性エッチングは、第１の実施形態で例示したエッチング条件により実施することが可能である。
【００４５】
この後、ゲート電極２、オフセットサイドウォール１２、及び絶縁膜サイドウォール３１をマスクとしてイオン注入が行われ、ゲート電極２の両側の半導体基板１００にソース領域及びドレイン領域となるｎ型の導電層８が形成される。
【００４６】
本実施形態では、次に、図３（ｃ）に示すように、半導体基板１００の全面に、ＡＬＤ法により、酸化アルミニウム膜からなる耐酸性の金属酸化膜１５が、１０ｎｍ程度の膜厚で成膜される。そして、図３（ｄ）に示すように、金属酸化膜１５に異方性エッチングが行われ、ゲート電極２の上面及び導電層８の上面が露出されるとともに、絶縁膜サイドウォール３１の外側に金属酸化膜サイドウォール１６が形成される。このとき、金属酸化膜サイドウォール１６は、絶縁膜サイドウォール３１の外側下部、すなわち、半導体基板１００の表面から所定高さまでの範囲を、少なくとも被覆していればよい。ここで、所定高さとは、後述のシリサイド層９の上面の高さである。
【００４７】
続いて、１００：１のフッ酸溶液を使用したウェットエッチング処理によりゲート電極２、及び導電層８の表面に形成されている表面酸化膜が除去される。このとき、図３（ｅ）に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール１６に被覆されていない、シリコン酸化膜からなるオフセットサイドウォール１２、シリコン酸化膜からなるＬ字型サイドウォール１４、及びシリコン窒化膜からなる絶縁膜サイドウォール７は、エッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール１６は、ほとんどエッチングされることがない。
【００４８】
導電層８、及びゲート電極２の表面酸化膜の除去が完了した後、半導体基板１００の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板１１００とが接触する領域、及び、金属膜とゲート電極２とが接触する領域に金属シリサイド層９が形成される（図３（ｅ）参照）。なお、本実施形態においても第１の実施形態と同様に、金属膜としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。
【００４９】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層８の表面酸化膜の除去処理において、金属酸化膜サイドウォール１６がエッチングされることがないので、当該サイドウォールの幅が短縮されることがない。したがって、導電層８の上部に形成されるシリサイド層９がエクステンション領域３の上部に達することがなく、接合リークが増大することが防止される。
【００５０】
なお、金属酸化膜１５の膜厚は、シリサイド層９を形成する熱処理の際に、金属酸化膜サイドウォール１６上に堆積された金属膜が、当該サイドウォール１６を介して半導体基板１００とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。
【００５１】
また、絶縁膜サイドウォール３１の材質も、導電層８を形成するイオン注入の際にマスクとして機能する材質であればよく、任意の材質を採用することが可能である。また、絶縁膜サイドウォール３１は単層で形成されてもよい。
【００５２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図４は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態では、本発明を、低抵抗化のために上部にシリサイド層が形成された導電層を備えるＭＩＳＦＥＴと、サージ耐性を高めるために上部にシリサイド層が形成されない導電層とを備えるＭＩＳＦＥＴとが、半導体基板に混載された半導体装置に適用した事例を説明する。
【００５３】
なお、図４は、ＳＴＩ法や、ＬＯＣＯＳ法等により形成された素子分離酸化膜４１により区分された領域に形成されたｎ型のＭＩＳＦＥＴを例示している。また、図４（ａ）から（ｄ）において、左方が上部にシリサイド層が形成された導電層を有するＭＩＳＦＥＴであり、右方が上部にシリサイド層が形成されない導電層を有するＮＩＳＦＥＴである。
【００５４】
図４（ａ）に示すように、本実施形態で形成される各ｎ型ＭＩＳＦＥＴの基本構造は、第２の実施形態で説明したＭＩＳＦＥＴと同一である。したがって、導電層８が形成されるまでの工程は、図１、及び図３（ａ）、（ｂ）に示した第２の実施形態の工程と同一である。
【００５５】
本実施形態では、図４（ａ）に示すように、導電層８の形成が完了すると、図４（ｂ）に示すように、半導体基板１００の全面に、ＡＬＤ法により、酸化アルミニウム膜からなる耐酸性の金属酸化膜１５が、１０ｎｍ程度の膜厚で成膜される。そして、金属酸化膜１５上に、フォトレジスト膜がスピンコート法等により成膜され、フォトリソグラフィにより、シリサイド層９を形成する領域に開口部を有するレジストパターン４２が形成される。
【００５６】
上記状態で金属酸化膜１５に異方性エッチングが行われ、図４（ｃ）に示すように、レジストパターン４２により被覆されていないＭＩＳＦＥＴのゲート電極２の上面、及び導電層８の上面が露出されるとともに、絶縁膜サイドウォール３１の外側に第２の実施形態で説明した金属酸化膜サイドウォール１６が形成される。このとき、レジストパターン４２に被覆された領域の金属酸化膜１５はエッチングされず、当該領域を被覆するカバー膜１７として残留する。
【００５７】
続いて、レジストパターン４２が有機洗浄等により除去された後、１００：１のフッ酸溶液を使用したウェットエッチング処理によりゲート電極２、及び導電層８の表面に形成されている表面酸化膜が除去される。このとき、図４（ｄ）に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール１６、及びカバー膜１７に被覆されていないシリコン酸化膜からなるオフセットサイドウォール１２、シリコン酸化膜からなるＬ字型サイドウォール１４、及びシリコン窒化膜からなる窒化膜サイドウォール７はエッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール１６及びカバー膜１７は、ほとんどエッチングされない。
【００５８】
導電層８、及びゲート電極２の表面酸化膜の除去が完了した後、半導体基板１００の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板１１００とが接触する領域、及び、金属膜とゲート電極２とが接触する領域に金属シリサイド層９が形成される（図４（ｄ）参照）。このとき、カバー膜１７で被覆された領域の導電層８及びゲート電極２は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても第１の実施形態と同様に、金属膜としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。
【００５９】
なお、カバー膜１７は、半導体基板１００の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層８とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【００６０】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層８の表面酸化膜の除去処理において、金属酸化膜サイドウォール１６がサイドエッチングされることがないため、当該サイドウォール１６の幅が短縮されることがない。したがって、導電層８の上部に形成されるシリサイド層９がエクステンション領域３の上部に達することがなく、接合リークが増大することが防止される。
【００６１】
また、本実施形態では、金属酸化膜をシリサイド層の形成を行わない領域のカバー膜として使用しているため、上部にシリサイド層が形成された導電層を備えるＭＩＳＦＥＴと、上部にシリサイド層が形成されない導電層とを備えるＭＩＳＦＥＴとが、混載された半導体装置を、簡単なプロセスで形成することができる。
【００６２】
なお、金属酸化膜１５の膜厚は、シリサイド層９を形成する熱処理の際に、金属酸化膜サイドウォール１６、及びカバー膜１７上に堆積される金属膜が、金属酸化膜１５を介して半導体基板１００とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。
【００６３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図５は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態は、金属酸化膜上に、シリコン酸化膜が形成される点が、第３の実施形態と異なる。すなわち、導電層８が形成されるまでの工程は、上記第３の実施形態の工程と同一である。
【００６４】
本実施形態では、図５（ａ）に示すように、導電層８の形成が完了すると、図５（ｂ）に示すように、半導体基板１００の全面に、耐酸性の金属酸化膜１５が５ｎｍ程度の膜厚でＡＬＤ法により成膜され、当該金属酸化膜１５上に、５０ｎｍ程度の膜厚のシリコン酸化膜１８が、ＬＰＣＶＤ法により成膜される。そして、シリコン酸化膜１８上に、フォトレジスト膜がスピンコート法等により成膜され、シリサイド層９を形成する領域に開口部を有するレジストパターン４２がフォトリソグラフィにより形成される。
【００６５】
上記状態で、シリコン酸化膜１８及び金属酸化膜１５に対して異方性エッチングが行われ、図５（ｃ）に示すように、レジストパターン４２により被覆されていないＭＩＳＦＥＴのゲート電極２の上面及び導電層８の上面が露出されるとともに、絶縁膜サイドウォール３１の外側に金属酸化膜からなる断面Ｌ字状のＬ字型サイドウォール１９と酸化膜サイドウォール２０（第２の絶縁膜サイドウォール）とが形成される。このとき、金属酸化膜サイドウォール１９は、絶縁膜サイドウォール３１の外側下部、すなわち、半導体基板１００の表面から所定高さまでの範囲を、少なくとも被覆していればよい。ここで、所定高さとは、後述のシリサイド層９の上面の高さである。また、このとき、レジストパターン４２に被覆された領域の金属酸化膜１５及びシリコン酸化膜１８はエッチングされず、当該領域を被覆するカバー膜１７及び酸化膜カバー膜２１として残留する。
【００６６】
続いて、レジストパターン４２が有機洗浄等により除去された後、１００：１のフッ酸溶液を使用したウェットエッチング処理によりゲート電極２、及び導電層８の表面に形成されている表面酸化膜が除去される。このとき、図５（ｄ）に示すように、酸化アルミニウムからなるＬ字型サイドウォール１９、及びカバー膜１７に被覆されていないシリコン酸化膜からなるオフセットサイドウォール１２、シリコン酸化膜からなるＬ字型サイドウォール１４、シリコン窒化膜からなる絶縁膜サイドウォール７、酸化膜サイドウォール２０、及び酸化膜カバー膜２１はエッチングされる。しかしながら、酸化アルミニウムからなるＬ字型サイドウォール１９及びカバー膜１７は、ほとんどエッチングされない。
【００６７】
また、本実施形態のウェットエッチング処理では、エッチング時間が、酸化膜カバー膜２１が完全にエッチング除去されることのない時間に設定される。導電層８及びゲート電極２の表面酸化膜の膜厚は、酸化膜カバー膜２１の膜厚に比べて十分に小さいため、このような処理時間の設定は容易に行うことができる。
【００６８】
導電層８、及びゲート電極２の表面酸化膜の除去が完了した後、半導体基板１００の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板１１００とが接触する領域、及び、金属膜とゲート電極２とが接触する領域に金属シリサイド層９が形成される（図５（ｄ）参照）。このとき、酸化膜カバー膜２１及びカバー膜１７で被覆された領域の導電層８及びゲート電極２は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても上記各実施形態と同様、金属膜としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。
【００６９】
なお、カバー膜１７及び酸化膜カバー膜２１は、半導体基板１００の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層８とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【００７０】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層８の表面酸化膜の除去処理において、金属酸化膜からなるＬ字型サイドウォール１９の底辺部がエッチングされないため、当該サイドウォール１９の底辺部の幅が短縮されることがない。したがって、導電層８の上部に形成されるシリサイド層９がエクステンション領域３の上部に達することがなく、接合リークが増大することが防止される。
【００７１】
また、本実施形態では、従来からシリサイド化を行わない領域のカバー膜として使用されているシリコン酸化膜が、シリサイド化のために成膜される金属膜の直下に配置されている。このため、第３の実施形態のように、カバー膜上に堆積された金属膜と半導体基板との間でシリサイド化反応が生じることを懸念する必要がなく、安定してシリサイド化を実施することができる。
【００７２】
さらに、図５（ｄ）に示すように、シリサイド層９のゲート電極側の端部は、金属酸化膜からなる、Ｌ字型サイドウォールの下端部で位置決めされるとともに、カバー膜１７上にカバー膜２１が形成されているため、第３の実施形態に比べて、金属酸化膜の膜厚を薄くすることができる。すなわち、従来の成膜法に比べて比較的長い成膜時間を必要とするＡＬＤ法により成膜する膜の厚さを薄くすることができ、金属酸化膜の成膜に要する時間を短縮することができる。
【００７３】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図６は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態は、金属酸化膜サイドウォール形成後に、シリコン酸化膜が形成される点が、第４の実施形態と異なる。すなわち、金属酸化膜１５が形成されるまでの工程は、上記第３の実施形態の工程と同一である。
【００７４】
本実施形態では、図６（ａ）に示すように、半導体基板１００の全面に、耐酸性の金属酸化膜１５が、ＡＬＤ法により１０ｎｍの膜厚で形成されると、図６（ｂ）に示すように、金属酸化膜１５に対して異方性エッチングが行われ、金属酸化膜サイドウォール１６が形成される。この後、半導体基板１００の全面に、ＬＰＣＶＤ法により、シリコン酸化膜１８が５０ｎｍ程度の膜厚で成膜される。そして、シリコン酸化膜１８上に、フォトレジスト膜がスピンコート法等により成膜され、シリサイド層９を形成する領域に開口部を有するレジストパターン４２がフォトリソグラフィにより形成される。
【００７５】
上記状態で、シリコン酸化膜１８に対して異方性エッチングが行われ、図６（ｃ）に示すように、レジストパターン４２により被覆されていないＭＩＳＦＥＴのゲート電極２の上面及び導電層８の上面が露出されるとともに、金属酸化膜サイドウォール１６の外側に、シリコン酸化膜からなる酸化膜サイドウォール２２（第２の絶縁膜サイドウォール）が形成される。このとき、レジストパターン４２に被覆された領域のシリコン酸化膜１８はエッチングされず、当該領域を被覆する酸化膜カバー膜２１として残留する。
【００７６】
続いて、レジストパターン４２が有機洗浄等により除去された後、１００：１のフッ酸溶液を使用したウェットエッチング処理によりゲート電極２、及び導電層８の表面に形成されている表面酸化膜が除去される。このとき、図６（ｄ）に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール１６に被覆されていないシリコン酸化膜からなるオフセットサイドウォール１２、シリコン酸化膜からなるＬ字型サイドウォール１４、シリコン窒化膜からなる窒化膜サイドウォール７、酸化膜サイドウォール２２、及び酸化膜カバー膜２１はエッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール１９は、ほとんどエッチングされない。また、第４の実施形態と同様に、本実施形態のウェットエッチング処理においても、エッチング時間は、酸化膜カバー膜２１が完全にエッチング除去されることのない時間に設定される。
【００７７】
導電層８、及びゲート電極２の表面酸化膜の除去が完了した後、半導体基板１００の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板１１００とが接触する領域、及び、金属膜とゲート電極２とが接触する領域に金属シリサイド層９が形成される（図６（ｄ）参照）。このとき、酸化膜カバー膜２１で被覆された領域の導電層８及びゲート電極２は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても上記各実施形態と同様、金属膜としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。また、カバー膜１７及び酸化膜カバー膜は、第４の実施形態と同様に、半導体基板１００の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層８とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【００７８】
以上のように、本実施形態では、ソース領域やドレイン領域として機能する導電層８の表面酸化膜の除去処理において、シリコン酸化膜からなる酸化膜サイドウォール２２はエッチングされるが、酸化膜サイドウォール２２の内側に存在する金属酸化膜サイドウォール１６がエッチングされることがない。したがって、導電層８の上部に形成されるシリサイド層９がエクステンション領域３の上部に達することがなく、接合リークが増大することが防止される。
【００７９】
また、酸化膜サイドウォール２２の膜厚はエッチバック処理により減少しているため、ウェットエッチング処理において酸化膜サイドウォール１８を完全に除去した場合であっても、酸化膜カバー膜２１を残留させることができる。このため、ウェットエッチング処理のエッチング時間を、酸化膜サイドウォール２２が完全に除去されるとともに、酸化膜カバー膜２１が少なくともシリサイド化を防止する保護膜として機能可能な膜厚が残留する時間に設定することにより、上述のシリサイド層９の形成を安定して行うことが可能となる。
【００８０】
以上、各実施形態において説明したように、本発明によれば、シリサイド層形成領域の表面酸化膜をエッチング除去する際に、シリサイド層のゲート電極側端部の位置を位置決めするサイドウォールにサイドエッチングが生じることを確実に防止することができる。したがって、シリサイド層がエクステンション領域の表面に形成されることを確実に防止することができ、接合リークの増大が確実に防止できる。
【００８１】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、金属酸化膜の材質として、酸化アルミニウムを採用した事例について説明したが、ウェットエッチング処理時にエッチングされることがない金属酸化物であれば、任意の材料を使用することができる。すなわち、ＨｆＯx、ＨｆＳｉＯx等のハフニウム酸化物や、ＺｒＯx等のジルコニウム酸化物等からなる金属酸化膜を採用した場合でも、同様の効果を得ることができる。
【００８２】
また、上記では、金属シリサイド層１６がニッケルシリサイドからなる事例を説明したが、コンタクトホール２４の底部に露出する半導体基板１の表面状態は、特に限定されるものではない。例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＰｔＳｉx等のチタン、コバルト、白金等の金属シリサイドであってもよく、また、金属シリサイド層１６が形成されていなくてもよい。さらに、上記説明した成膜及びエッチング等の各プロセスは、他の等価なプロセスに置換することができる。
【００８３】
加えて、上記各実施形態では、半導体層を有する基板として、半導体基板を例示したが、本発明は、ＳＯＩ（Silicon On Insulator）基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【産業上の利用可能性】
【００８４】
本発明は、表面酸化膜除去の際にサイドウォール幅が減少することがなく、ゲート長が微細な場合であっても、接合リークの発生を抑制できるという効果を有し、超微細ＭＩＳＦＥＴを備えた半導体装置、及びその製造方法として有用である。
【図面の簡単な説明】
【００８５】
【図１】第１の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】第１の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】第２の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図４】第３の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図５】第４の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図６】第５の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図７】従来の半導体装置の製造工程を示す工程断面図。
【図８】従来の半導体装置の製造工程で生じる不具合を示す工程断面図。
【符号の説明】
【００８６】
１  ゲート絶縁膜
２  ゲート電極
３  エクステンション領域
４  金属酸化膜
５  シリコン窒化膜
６  Ｌ字型サイドウォール（金属酸化膜サイドウォール）
７  窒化膜サイドウォール
８  導電層
９  シリサイド層
１３  シリコン酸化膜
１５  金属酸化膜
１６  金属酸化膜サイドウォール
１７  カバー膜
１８、２２  酸化膜サイドウォール（第２の絶縁膜サイドウォール）
２１  酸化膜カバー膜
３１  絶縁膜サイドウォール
１００  半導体基板
１０１  ゲート絶縁膜
１０２  ゲート電極
１０３  エクステンション領域
１０４  シリコン酸窒化膜
１０５  シリコン窒化膜
１０６  Ｌ字型サイドウォール
１０７  窒化膜サイドウォール
１０８  導電層
１０９  シリサイド層
１１６  低温成膜シリコン酸窒化膜サイドウォール
１１７  低温成膜シリコン窒化膜サイドウォール
【図１】
2007012824.tif 000003
【図２】
2007012824.tif 000004
【図３】
2007012824.tif 000005
【図４】
2007012824.tif 000006
【図５】
2007012824.tif 000007
【図６】
2007012824.tif 000008
【図７】
2007012824.tif 000009
【図８】
2007012824.tif 000010