(57)【要約】【課題】ＰチャンネルトランジスタとＮチャンネルトランジスタとを異なる半導体層上に混載することにより、伝播遅延の増大を抑制しつつ、全体のプロセス長さを大幅に短縮する。【解決手段】半導体基板１１上にＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）を形成した後、凹部３２が形成された絶縁膜３１をＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にＰチャンネルトランジスタ（Ｎチャンネルトランジスタ）を形成する。【選択図】      図２
2007157934.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型トランジスタと、
前記第１導電型トランジスタ上に積層された非晶質半導体層と、
前記非晶質半導体層上に形成された第２導電型トランジスタとを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１導電型トランジスタと、
前記第１導電型トランジスタ上に積層された略単結晶半導体粒と、
前記略単結晶半導体粒上に形成された第２導電型トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
前記略単結晶半導体粒はイントリンジックな半導体粒であることを特徴とする請求項２記載の半導体装置。
【請求項４】
絶縁体上に積層された第１略単結晶半導体粒と、
前記第１略単結晶半導体粒上に形成された第１導電型トランジスタと、
前記第１導電型トランジスタ上に積層された第２略単結晶半導体粒と、
前記第２略単結晶半導体粒上に形成された第２導電型トランジスタとを備えることを特徴とする半導体装置。
【請求項５】
前記第１導電型トランジスタと前記第２導電型トランジスタとを３次元的に接続する配線層をさらに備えることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
半導体基板上に第１導電型トランジスタを形成する工程と、
前記第１導電型トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に非晶質半導体層を成膜する工程と、
前記非晶質半導体層上に第２導電型トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第１導電型トランジスタを形成する工程と、
前記第１導電型トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜にグレインフィルタを形成する工程と、
前記グレインフィルタを埋め込むように前記絶縁膜上に非晶質半導体層を成膜する工程と、
前記非晶質半導体層の前記グレインフィルタを含む領域にレーザ照射を行うことにより、前記グレインフィルタの周囲の非晶質半導体層が略単結晶粒化された略単結晶半導体粒を形成する工程と、
前記略単結晶半導体粒上に第２導電型トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記略単結晶半導体粒上に第２導電型トランジスタを形成する工程は、
高密度プラズマによる直接酸化法にて前記略単結晶半導体粒上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記単結晶半導体層に不純物を注入する工程と、
前記略単結晶半導体粒に注入された不純物の活性化アニールを４５０℃以下の温度で行う工程とを備えることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体装置の３次元集積化構造に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、消費電力を低減するために、ＰチャンネルトランジスタとＮチャンネルトランジスタとを相補的に接続しＣＭＯＳ回路が用いられている。また、例えば、特許文献１には、比較的低温における熱処理でもソース領域およびドレイン領域の不純物活性化が実現でき、高性能な薄膜トランジスタを得られるようにするために、起点部が形成された基板上に半導体膜を形成してから半導体膜の熱処理を行うことにより、起点部を中心とした略単結晶粒を生成する方法が開示されている。
【特許文献１】特開２００５−２９４６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、集積回路の微細化に伴って配線幅が小さくなることから、相対的な配線長が長くなり、結果としてトランジスタ間の伝播遅延が増大し、配線材料の低抵抗化や層間絶縁膜の低誘電率化だけでは、伝播遅延の増大に対処できないという問題があった。
この問題を解決するには、配線長を抜本的に短くできる３次元ＩＣ化が非常に有効であるが、単純にトランジスタ層を積層化するとプロセス全体が非常に長くなってしまうという問題があった。
そこで、本発明の目的は、伝播遅延の増大を抑制しつつ、ＰチャンネルトランジスタとＮチャンネルトランジスタとを同一基板上に混載することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１導電型トランジスタと、前記第１導電型トランジスタ上に積層された非晶質半導体層と、前記非晶質半導体層上に形成された第２導電型トランジスタとを備えることを特徴とする。
これにより、導電型の互いに異なるトランジスタを積層することが可能となり、導電型の互いに異なるトランジスタを同一平面上に配置することなく、導電型の互いに異なるトランジスタを同一基板上に混載することが可能となる。この結果、１つの層には１つの導電型のトランジスタを形成するだけでよく、導電型を異ならせるためのイオン注入打ち分け用マスクを削減することが可能となることから、３次元積層プロセスを大幅に短縮することが可能となり、コストを低減することが可能となる。更に、トランジスタ層が縦に積層されるためチップ面積の増大を抑制することが可能となるとともに、トランジスタ間の配線を３次元的に接続することが可能となり、配線長を大幅に短くすることが可能となることから、トランジスタの微細化に伴って配線幅が小さくなった場合においても、伝播遅延の増大を抑制しつつ、トランジスタの高密度集積化を達成することが可能となる。
【０００５】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１導電型トランジスタと、前記第１導電型トランジスタ上に積層された略単結晶半導体粒と、前記略単結晶半導体粒上に形成された第２導電型トランジスタとを備えることを特徴とする。
これにより、半導体基板の温度を４００℃程度以下に保ちつつ、第１導電型トランジスタ上に略単結晶半導体粒層を成膜することが可能となり、第２導電型トランジスタを略単結晶半導体粒上に形成することを可能としつつ、導電型の互いに異なるトランジスタを積層することが可能となる。このため、導電型の互いに異なるトランジスタを同一平面上に配置することなく、導電型の互いに異なるトランジスタを同一基板上に混載することが可能となり、３次元ＩＣ全体のプロセスを大幅に短縮することが可能となる。また、チップ面積の増大を抑制することが可能となるとともに、第１導電型トランジスタの特性に悪影響を与えることなく、第２導電型トランジスタの電気的特性を向上させることができる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、前記略単結晶半導体粒はイントリンジックな半導体粒であることを特徴とする。
これにより、半導体基板の温度を４５０℃程度以下に保ちつつ、略単結晶半導体粒に注入された不純物の活性化アニールを行うことができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶半導体粒を何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、半導体素子の微細化を実現することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に積層された第１略単結晶半導体粒と、前記第１略単結晶半導体粒上に形成された第１導電型トランジスタと、前記第１導電型トランジスタ上に積層された第２略単結晶半導体粒と、前記第２略単結晶半導体粒上に形成された第２導電型トランジスタとを備えることを特徴とする。
【０００８】
これにより、導電型の互いに異なるトランジスタを積層することが可能となり、導電型の互いに異なるトランジスタを同一平面上に配置することなく、導電型の互いに異なるトランジスタとを同一基板上に混載することが可能となる。この結果、１つの層には１つの導電型のトランジスタを形成するだけでよく、導電型を異ならせるためのイオン注入打ち分け用マスクを削減することが可能となることから、３次元積層プロセスを大幅に短縮することが可能となり、コストを低減することが可能となる。更に、チップ面積の増大を抑制することが可能となるとともに、導電型の互いに異なるトランジスタを３次元的に接続することが可能となり、トランジスタ間の配線長を短くすることが可能となることから、トランジスタの微細化に伴って配線幅が小さくなった場合においても、伝播遅延の増大を抑制しつつ、トランジスタの高密度集積化を達成することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１導電型トランジスタと前記第２導電型トランジスタとを３次元的に接続する配線層をさらに備えることを特徴とする。
これにより、トランジスタ間の配線長を短くすることが可能となり、トランジスタの微細化に伴って配線幅が小さくなった場合においても、伝播遅延の増大を抑制しつつ、トランジスタの高密度集積化を達成することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１導電型トランジスタを形成する工程と、前記第１導電型トランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に非晶質半導体層を成膜する工程と、前記非晶質半導体層上に第２導電型トランジスタを形成する工程とを備えることを特徴とする。
これにより、導電型の互いに異なるトランジスタを積層することが可能となり、導電型の互いに異なるトランジスタとを同一平面上に配置することなく、導電型の互いに異なるトランジスタとを同一基板上に混載することが可能となる。この結果、１つの層には１つの導電型のトランジスタを形成するだけでよく、導電型を異ならせるためのイオン注入打ち分け用マスクを削減することが可能となることから、３次元積層プロセスを大幅に短縮することが可能となり、コストを低減することが可能となる。また、チップ面積の増大を抑制することが可能となるため、更なるコストを低減することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１導電型トランジスタを形成する工程と、前記第１導電型トランジスタ上に絶縁膜を形成する工程と、前記絶縁膜にグレインフィルタを形成する工程と、前記グレインフィルタを埋め込むように前記絶縁膜上に非晶質半導体層を成膜する工程と、前記非晶質半導体層の前記グレインフィルタを含む領域にレーザ照射を行うことにより、前記グレインフィルタの周囲の非晶質半導体層が略単結晶粒化された略単結晶半導体粒を形成する工程と、前記略単結晶半導体粒上に第２導電型トランジスタを形成する工程とを備えることを特徴とする。
【００１２】
これにより、半導体基板の温度を４００℃程度以下に保ちつつ、第１導電型トランジスタ上に略単結晶半導体粒を成膜することが可能となり、第２導電型トランジスタを略単結晶半導体粒上に形成することを可能としつつ、第１導電型トランジスタ上に第２導電型トランジスタを積層することが可能となる。このため、導電型の互いに異なるトランジスタを同一平面上に配置することなく、導電型の互いに異なるトランジスタを同一基板上に混載することが可能となり、チップ面積の増大を抑制することが可能となるとともに、第１導電型トランジスタの特性に悪影響を与えることなく、第２導電型トランジスタの電気的特性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記略単結晶半導体粒上に第２導電型トランジスタを形成する工程は、高密度プラズマによる直接酸化法にて前記略単結晶半導体粒上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記単結晶半導体層に不純物を注入する工程と、前記略単結晶半導体粒に注入された不純物の活性化アニールを４５０℃以下の温度で行う工程とを備えることを特徴とする。
【００１４】
これにより、半導体基板の温度を４５０℃程度以下に保ちつつ、略単結晶半導体粒にトランジスタを形成することができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶半導体粒に形成されたトランジスタ何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、トランジスタの微細化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１から図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２を形成する。なお、半導体基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。また、ゲート絶縁膜１２の材質としては、例えば、ＳｉＯ2の他、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。
【００１６】
そして、ゲート絶縁膜１２が形成された半導体基板１１上にＣＶＤなどの方法にて多結晶シリコン層、メタル層またはシリサイド層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層、メタル層またはシリサイド層のパターニングを行うことにより、ゲート絶縁膜１２上にＮチャネルトランジスタの１つとなるゲート電極１３を形成する。なお、ゲート電極１３の材質としては、例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料、ＴａＮｘ／ｂｃｃ−Ｔａ／ＴａＮｘなどの金属積層構造あるいはシリサイドなどの合金材料を用いるようにしてもよい。そして、ゲート電極１３をマスクとして、Ａｓ、ＰなどのＮ型不純物を半導体基板１１内にイオン注入することにより、低濃度Ｎ型不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層をゲート電極１３の両側に形成する。
【００１７】
さらに、ＬＤＤ層が形成された半導体基板１１上にＣＶＤなどの方法にて絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極１３の側壁にサイドウォール１４を形成する。そして、ゲート電極１３およびサイドウォール１４をマスクとして、Ａｓ、ＰなどのＮ型不純物を半導体基板１１内にイオン注入することにより、高濃度Ｎ型不純物導入層からなるソース／ドレイン層１５ａ、１５ｂをサイドウォール１４の両側に形成する。
【００１８】
そして、ＣＶＤなどの方法にて半導体基板１１上の全面に層間絶縁層１０を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁層１０をパターニングすることにより、ソース／ドレイン層１５ａ、１５ｂを露出させる開口部を層間絶縁層１０に形成する。そして、スパッタなどの方法にて開口部内に埋め込まれた導電膜を層間絶縁層１０上に形成し、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ソース／ドレイン層１５ａ、１５ｂに接続された配線層１７を形成する。なお、配線層１７の材質としては、Ａｌ、Ｃｕなどの他、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造などの積層構造を用いるようにしてもよい。
【００１９】
次に、図１（ｂ）に示すように、配線層１７が形成された層間絶縁層１０上にＣＶＤなどの方法にて絶縁膜３１を成膜する。なお、絶縁膜３１の材質としては、例えば、ＳｉＯ2を用いることができる。ここで、絶縁膜３１の成膜方法としては、ＨＤＰ−ＣＶＤを用いることが好ましい。これにより、絶縁膜３１の成膜温度を４５０℃以下に設定することができ、絶縁膜３１下の配線層１７やゲート電極１３に及ぶダメージを抑制しつつ、配線層１７上に絶縁膜３１を積層することができる。
【００２０】
そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜３１をパターニングすることにより絶縁膜３１に凹部３２を形成する。なお、凹部３２の形状としては、例えば、円筒状、円錐状、角柱状または角錐状などを挙げることができる。また、凹部３２はグレインフィルタとして機能させることができ、凹部３２のサイズは、１つの結晶核を種とした結晶成長が優先的に進行するように設定することができる。例えば、凹部３２のサイズは、直径が５０ｎｍ以上１５０ｎｍ以下、深さが７５０ｎｍ以上に設定することができる。
なお、フォトリソグラフィー技術を用いるだけでは、所望のサイズの凹部３２を形成することが困難である場合には、凹部３２が形成された絶縁膜３１上に新たな絶縁膜を成膜し、凹部３２を狭めるようにして所望のサイズを実現するようにしてもよい。
【００２１】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成する。なお、非晶質半導体層３３としては、アモルファス半導体の他、多結晶半導体であってもよい。また、非晶質半導体層３３の膜厚は、凹部３２が非晶質半導体層３３にて完全に埋め込まれるように設定することが好ましい。ここで、非晶質半導体層３３の成膜方法としては、ＬＰ−ＣＶＤを用いることが好ましい。これにより、非晶質半導体層３３の成膜温度を４５０℃以下に設定することができ、非晶質半導体層３３下の配線層１７やゲート電極１３に及ぶダメージを抑制しつつ、絶縁膜３１上に非晶質半導体層３３を積層することができる。
【００２２】
次に、図１（ｄ）に示すように、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成する。ここで略単結晶半導体粒とは、Σ３やΣ９やΣ２７といった規則粒界（対応粒界）は含み得るが、不規則粒界を含まないものをいう。一般に不規則粒界は多くの不対電子を含むため、そこに形成する素子の特性の低下や特性のばらつきの大きな要因となるが、略単結晶半導体粒には不対電子を含まないため、略単結晶半導体粒に素子を形成することで、優れた特性を有する素子を実現可能になる。また、非晶質半導体層３３にレーザを照射する条件としては、ＸｅＣｌパルスエキシマレーザ（波長３０８ｎｍ、パルス幅２００ｎｓｅｃ）を用い、エネルギー密度が０．４〜２Ｊ／ｃｍ2とすることが好ましい。ここで、非晶質半導体層３３および略単結晶半導体粒３４がＳｉの場合、ＸｅＣｌパルスエキシマレーザの波長に対する非晶質半導体層３３および略単結晶半導体粒３４の吸収係数はそれぞれ０．１３９ｎｍ-1、０．１４９ｎｍ-1と大きいため、非晶質半導体層３３に照射されたＸｅＣｌパルスエキシマレーザは、非晶質半導体層３３および略単結晶半導体粒３４の表面でほほ吸収される。このため、非晶質半導体層３３が溶融した場合においても、半導体基板１１の温度を４００℃程度以下に抑えることができ、配線層１７やゲート電極１３が略単結晶半導体粒３４下に存在する場合においても、配線層１７やゲート電極１３にダメージが及ばないようにすることができる。
【００２３】
また、非晶質半導体層３３に照射されたＸｅＣｌパルスエキシマレーザは、非晶質半導体層３３および略単結晶半導体粒３４の表面でほほ吸収されるため、凹部３２内の底部に非晶質半導体層３３の未溶融部分を残しつつ、絶縁膜３１上の非晶質半導体層３３を全域に渡って完全に溶融させることができる。そして、非晶質半導体層３３へのレーザ照射を停止すると、非晶質半導体層３３の未溶融部分を基点として非晶質半導体層３３の溶融部分の凝固が始まる。ここで、凹部３２の断面寸法を１個の結晶粒と同程度がそれより少し小さくなるように設定することにより、凹部３２の上部には１個の結晶粒のみが到達する。そして、凹部３２の上部に１個の結晶粒が到達すると、その結晶粒を核として結晶成長が凹部３２の周囲で進行し、非晶質半導体層３３の溶融結晶化に伴って凹部３２の周囲に略単結晶半導体粒３４を形成することができる。なお、凹部３２の周囲に略単結晶半導体粒３４を形成した後、ＣＭＰ（化学的機械的研磨）などの方法にて略単結晶半導体粒３４を平坦化するようにしてもよい。これは略単結晶半導体粒３４の表面粗さが大きくなると、略単結晶半導体粒３４における電子移動度が低下してしまうためである。ここでＣＭＰを行う条件の一例としては、例えば軟質ポリウレタン製のパッドと、アンモニア系またはアミン系などのアルカリ溶液にシリカ粒子などの研磨剤を分散させた研磨液とを組み合わせて用いる。ここで研磨液の水素濃度はＰＨ１１．０以下、より最適には９．０以下である。
【００２４】
次に、図２（ａ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、非晶質半導体層３３および略単結晶半導体粒３４のパターニングを行うことにより、非晶質半導体層３３および略単結晶半導体粒３４の不要な部分を除去する。
次に、図２（ｂ）に示すように、略単結晶半導体粒３４の表面の熱酸化、ＡＬＤあるいはＣＶＤ処理を行うことにより、略単結晶半導体粒３４の表面にゲート絶縁膜３６を形成する。なお、ゲート絶縁膜３６の材質としては、例えば、ＳｉＯ2の他、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。ここで、ゲート絶縁膜３６の成膜方法としては、高密度プラズマによる直接酸化膜を用いることが好ましい。これにより、ゲート絶縁膜３６の成膜温度を４００℃以下に設定することができ、ゲート絶縁膜３６下の配線層１７やゲート電極１３に及ぶダメージを抑制しつつ、配線層１７上にゲート絶縁膜３６を積層することができる。
【００２５】
そして、ゲート絶縁膜３６が形成された略単結晶半導体粒３４上にＣＶＤまたはスパッタなどの方法にて多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、ゲート絶縁膜３６上にＰチャネルトランジスタの１つとなるゲート電極３７を形成する。なお、ゲート電極３７の材質としては、例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料、ＴａＮｘ／ｂｃｃ−Ｔａ／ＴａＮｘなどの金属積層構造あるいはシリサイドなどの合金材料を用いるようにしてもよい。ここで、ゲート電極３７の成膜方法としては、ＨＤＰ−ＣＶＤを用いることが好ましい。
【００２６】
次に、ゲート電極３７をマスクとして、Ｂ、ＢＦ2などのＰ型不純物を略単結晶半導体粒３４内にイオン注入することにより、ゲート電極３７の両側にそれぞれ配置されたソース／ドレイン層３５ａ、３５ｂを略単結晶半導体粒３４に形成する。そして、ＣＶＤなどの方法にて略単結晶半導体粒３４上の全面に層間絶縁層３８を堆積した後、ソース／ドレイン層３５ａ、３５ｂの活性化アニールを行う。ここで、略単結晶半導体粒３４はイントリンジックな半導体粒であることが好ましい。これにより、活性化アニールの温度を４５０℃以下に設定することができ、絶縁膜３１下の配線層１７やゲート電極１３に及ぶダメージを抑制しつつ、ソース／ドレイン層３５ａ、３５ｂを配線層２３上に積層することができる。
【００２７】
次に、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁層３８をパターニングすることにより、ソース／ドレイン層３５ａ、３５ｂを露出させる開口部３９を層間絶縁層３８に形成する。そして、スパッタなどの方法にて開口部３９内に埋め込まれた導電膜を層間絶縁層３８上に形成し、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ソース／ドレイン層３５ａ、３５ｂに接続された配線層４０を形成する。さらに、図２（ｃ）に示すように、層間絶縁層４１を介して半導体基板１１上に積層された配線層４２、４３を形成する。
【００２８】
これにより、Ｎチャンネルトランジスタ上にＰチャンネルトランジスタを積層することが可能となり、ＮチャンネルトランジスタとＰチャンネルトランジスタとを同一平面上に配置することなく、ＮチャンネルトランジスタとＰチャンネルトランジスタとを同一半導体基板１１上に混載することが可能となる。この結果、１つの層には１つの導電型のトランジスタを形成するだけでよく、導電型を異ならせるためのイオン注入打ち分け用マスクを削減することが可能となることから、３次元ＩＣ全体のプロセスを大幅に短縮することが可能となり、コストを低減することが可能となる。更に、チップ面積の増大を抑制することが可能となるとともに、ＮチャンネルトランジスタとＰチャンネルトランジスタを３次元的に接続することが可能となり、トランジスタ間の配線長を短くすることが可能となることから、トランジスタの微細化に伴って配線幅が小さくなった場合においても、伝播遅延の増大を抑制しつつ、トランジスタの高密度集積化を達成することが可能となる。
【００２９】
なお、上述した実施形態では、半導体基板１１にＮチャンネルトランジスタ、略単結晶半導体粒３４にＰチャンネルトランジスタを形成する方法について説明したが、半導体基板１１にＰチャンネルトランジスタ、略単結晶半導体粒３４にＮチャンネルトランジスタを形成するようにしてもよい。
また、半導体基板１１と略単結晶半導体粒３４の間にＮチャンネルトランジスタとＰチャンネルトランジスタとを３次元的に接続する配線層を設けるようにしてもよい。
【００３０】
また、上述した実施形態では、トランジスタを２層に渡って積層する構造を例にとって説明したが、絶縁層上に単結晶半導体層を積層させる方法を繰り返すことにより、トランジスタを３層以上に渡って積層するようにしてもよい。
また、上述した実施形態では、非晶質半導体層３３が単結晶化された略単結晶半導体粒３４にトランジスタを形成する方法を例にとって説明したが、非晶質半導体層３３を単結晶化することなく、非晶質半導体層３３に直接トランジスタを形成するようにしてもよい。
【００３１】
また上述した実施例では、ＮチャンネルトランジスタおよびＰチャンネルトランジスタを１つ形成する場合を例にとって説明したが、ＮチャンネルトランジスタおよびＰチャンネルトランジスタをそれぞれ複数形成するようにしてもよい。またこのとき、絶縁膜３１に複数の凹部３２を形成し、複数の略単結晶半導体粒３４を形成するようにしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３３】
１１  半導体基板、１２、３６  ゲート絶縁膜、１３、３７  ゲート電極、１４  サイドウォール、１５ａ、１５ｂ、３５ａ、３５ｂ  ソース／ドレイン層、１６、３８、４１  層間絶縁層、１７、１８、１９、２０、４０  配線層、４２  ボンディングパッド、３１  絶縁膜、３２  凹部、３３  非晶質半導体層、３４  略単結晶半導体粒、３９  開口部
【図１】
2007157934.tif 000003
【図２】
2007157934.tif 000004