(57)【要約】【課題】リセス型制御ゲート電極を備える半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された制御ゲート電極と、制御ゲート電極の側壁及び半導体基板との間に介在されたストレージノード膜と、ストレージノード膜及び半導体基板の間のトンネル絶縁膜と、ストレージノード膜及び制御ゲート電極の間のブロッキング絶縁膜と、制御ゲート電極の側壁を取り囲むようにトンネル絶縁膜下の半導体基板の表面付近に形成され、対向する一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域とを備える半導体メモリ素子である。【選択図】図６
2007318083.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の内部にリセスされて形成された制御ゲート電極と、
前記制御ゲート電極の側壁及び前記半導体基板との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記半導体基板との間のトンネル絶縁膜と、
前記ストレージノード膜と前記制御ゲート電極との間のブロッキング絶縁膜と、
前記制御ゲート電極の側壁を取り囲むように前記トンネル絶縁膜下の前記半導体基板の表面付近に形成され、対向する一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域と、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記制御ゲート電極は、円柱、楕円柱または多角柱の形態を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記ストレージノード膜、前記トンネル絶縁膜、及び前記ブロッキング絶縁膜は、前記制御ゲート電極の側壁に沿って形成されたことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記制御ゲート電極は、前記一対の分離用絶縁膜を結ぶ線を中心に対称的に形成されたことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記制御ゲート電極の底と前記半導体基板との間に介在され、前記トンネル絶縁膜より厚い埋没絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記ストレージノード膜は、ポリシリコン層、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
半導体基板と、
前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極と、
前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在されたストレージノード膜と、
前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士で互いに接触して前記半導体基板を第１及び第２領域に分離する複数のトンネル絶縁膜と、
前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁膜と、
前記半導体基板の第１領域の表面付近に前記複数の制御ゲート電極側壁の一部分を取り囲むように形成された連続した第１チャンネル領域と、
前記半導体基板の第２領域の表面付近に前記複数の制御ゲート電極側壁の他の部分を取り囲むように形成された連続した第２チャンネル領域と、を備えることを特徴とする半導体メモリ素子。
【請求項８】
前記複数の制御ゲート電極は、円柱、楕円柱または多角柱の形態を有することを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記複数のストレージノード膜、前記複数のトンネル絶縁膜及び前記複数のブロッキング絶縁膜は、前記複数の制御ゲート電極の側壁に沿って形成されたことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記複数の制御ゲート電極は、多角柱の形態を有し、前記複数のトンネル絶縁膜の隣接した一対の角部分が互いに接触したことを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記第１チャンネル領域及び前記第２チャンネル領域は、対称的に形成されたことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１２】
前記複数の制御ゲート電極の底と前記半導体基板との間にそれぞれ介在され、前記複数のトンネル絶縁膜より厚い複数の埋没絶縁膜をさらに備えることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１３】
前記複数のストレージノード膜のそれぞれは、ポリシリコン層、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶を含むことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１４】
前記第１チャンネル領域及び前記第２チャンネル領域は、別途のビットラインとして用いられることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１５】
半導体基板をエッチングして複数のホールを形成する段階と、
前記複数のホールの側壁の前記半導体基板部分上に、その隣接した一対同士で互いに接触して、前記半導体基板を第１及び第２領域に分離するように複数のトンネル絶縁膜を形成する段階と、
前記複数のトンネル絶縁膜上に複数のストレージノード膜を形成する段階と、
前記ストレージノード膜上にブロッキング絶縁膜を形成する段階と、
前記ブロッキング絶縁膜上に前記複数のホールを充填し、前記半導体基板の内部にリセスされるように制御ゲート電極を形成する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１６】
前記複数のホールが形成された前記半導体基板を水素ガスを用いてアニーリングする段階をさらに含むことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記複数のホールの底の前記半導体基板部分上に複数の埋没絶縁膜を形成する段階をさらに含み、前記埋没絶縁膜は、前記トンネル絶縁膜より厚いことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記複数の制御ゲート電極は、円柱、楕円柱または多角柱の形態を有することを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記複数の制御ゲート電極は、多角柱の形態を有し、前記複数のトンネル絶縁膜の隣接した一対の角部分が互いに接触したことを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記複数のストレージノード膜のそれぞれは、ポリシリコン層、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶を含むことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記複数のトンネル絶縁膜を形成する段階は、前記複数のホールによって露出された前記半導体基板の側壁を熱酸化して形成することを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、特に、リセス型の制御ゲート電極を備える半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化の流れに沿って、このような半導体製品に使われる半導体メモリ素子は、さらに高集積化および高速化しつつある。これにより、従来の平面型構造の代わりに立体型構造を持つ半導体メモリ素子が導入されている。例えば、立体型構造の半導体メモリ素子は、半導体基板の内部に伸びたリセス型制御ゲート電極を備えうる。
【０００３】
このような立体型構造の不揮発性メモリ素子は、平面型構造に比べて広いチャンネル面積を有し、よって早い動作速度を有することができる。このような動作速度の上昇は、半導体メモリ素子の速度を高めることができる。しかし、一般的な立体型構造の半導体メモリ素子において、単位セルは、依然として広い面積を占めながら単位ビットで動作する。
【０００４】
したがって、立体型構造の半導体メモリ素子の集積度の増加には限界がある。さらに、立体型構造の半導体メモリ素子において、ソース領域及びドレイン領域は、依然として広い面積を占めている。特に、集積度面で有利なＮＡＮＤ構造の半導体メモリ素子でも、ソース領域及びドレイン領域は、交互に配列されて広い面積を占めていて、集積度の増加に制約となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、前記問題点を克服するために案出されたものであって、高い動作速度を有し、高集積化が可能な半導体メモリ素子を提供するところにある。
【０００６】
本発明が達成しようとする他の技術的課題は、前記半導体メモリ素子の経済的な製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一態様による半導体メモリ素子は、半導体基板及び前記半導体基板の内部にリセスされて形成された制御ゲート電極を備える。ストレージノード膜は、前記制御ゲート電極の側壁と前記半導体基板との間に介在される。トンネル絶縁膜は、前記ストレージノード膜と前記半導体基板との間に提供される。ブロッキング絶縁膜は、前記ストレージノード膜と前記制御ゲート電極との間に提供される。第１及び第２チャンネル領域は、前記制御ゲート電極の側壁を取り囲むように前記トンネル絶縁膜下の前記半導体基板の表面付近に形成され、対向する一対の分離用絶縁膜によって分離される。
【０００８】
前記本発明の一側面によれば、前記制御ゲート電極は、円柱、楕円柱または多角柱の形態を有しうる。さらに、前記ストレージノード膜、前記トンネル絶縁膜、及び前記ブロッキング絶縁膜は、前記制御ゲート電極の側壁に沿って形成されうる。
【０００９】
前記本発明の他の側面によれば、前記半導体メモリ素子は、前記制御ゲート電極の底と前記半導体基板との間に介在され、前記トンネル絶縁膜より厚い埋没絶縁膜をさらに備えうる。
【００１０】
前記技術的課題を達成するための本発明の他の態様による半導体メモリ素子は、半導体基板と、前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極と、前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在されたストレージノード膜と、前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士で互いに接触して、前記半導体基板を第１及び第２領域に分離する複数のトンネル絶縁膜と、前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁膜と、前記半導体基板の第１領域の表面付近に前記複数の制御ゲート電極側壁の一部分を取り囲むように形成され、連続した第１チャンネル領域と、前記半導体基板の第２領域の表面付近に前記複数の制御ゲート電極側壁の他の部分を取り囲むように形成され、連続した第２チャンネル領域とを備える。
【００１１】
前記他の技術的課題を達成するための本発明による半導体素子の製造方法が次の通り提供される。半導体基板をエッチングして複数のホールを形成する。前記複数のホールの側壁の前記半導体基板部分上に、その隣接した一対同士で互いに接触して前記半導体基板を第１及び第２領域に分離するように複数のトンネル絶縁膜を形成する。前記複数のトンネル絶縁膜上に複数のストレージノード膜を形成する。前記ストレージノード膜上にブロッキング絶縁膜を形成する。そして、前記ブロッキング絶縁膜上に、前記複数のホールを充填し、前記半導体基板の内部にリセスされるように制御ゲート電極を形成する。
【００１２】
前記本発明の一側面によれば、前記半導体メモリ素子の製造方法は、前記複数のホールが形成された前記半導体基板を水素ガスを用いてアニーリングする段階をさらに含んでもよい。
【発明の効果】
【００１３】
本発明による単位セル構造の半導体メモリ素子は、単一レベル動作方式でも２ビットのデータを処理することが可能である。また、チャンネル領域の垂直深さを調節することによって、動作電流を高めることができて、半導体メモリ素子の動作速度が速くなる。
【００１４】
本発明による半導体メモリ素子は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有することで、従来のＮＡＮＤ構造に比べて占める面積を大きく減らすことができる。したがって、本発明による半導体メモリ素子は、従来に比べて非常に高い集積度を有しうる。さらに、本発明による半導体メモリ素子は、小さい面積を占めながらも、単一レベル動作方式の場合にも２ビットのデータを処理できて、高い動作速度を有しうる。
【００１５】
本発明による半導体メモリ素子の製造方法は、一般的なバルク半導体ウェーハを用いて経済的に製造できる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、異なる多様な形態に具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１７】
（構造）
本発明の実施形態による半導体メモリ素子は、立体型構造を有する。例えば、本発明の実施形態による半導体メモリ素子において、制御ゲート電極は、半導体基板の内部に伸びた形態を有する。このような制御ゲート電極は、リセス型またはトレンチ型であると呼ばれるが、本発明の範囲はこのような名称に制約されない。
【００１８】
本発明の実施形態による半導体メモリ素子は、不揮発性メモリ素子、例えばフラッシュメモリまたはＳＯＮＯＳメモリを含みうる。
【００１９】
図１は、本発明の第１実施形態による半導体メモリ素子を示す平面図であり、図２は、本発明の第１実施形態による半導体メモリ素子を示す部分断面斜視図である。
【００２０】
図１及び図２を参照すれば、半導体メモリ素子は、半導体基板１０５を用いて形成され、チャンネル領域１１０ａ、１１０ｂ、トンネル絶縁膜１３０、ストレージノード膜１４０、ブロッキング絶縁膜１５０、及び制御ゲート電極１６０を備える。半導体メモリ素子は、一つの制御ゲート電極１６０を用いて、一対のチャンネル領域１１０ａ、１１０ｂを共通で制御できる。しかし、一対のチャンネル領域１１０ａ、１１０ｂは、一対の分離用絶縁膜１２５ａ、１２５ｂによって互いに分離される。選択的に、半導体メモリ素子は、埋没絶縁膜１２０をさらに備えてもよい。
【００２１】
さらに具体的に説明すれば、半導体基板１０５は、バルク半導体ウェーハ、例えばシリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを含みうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピ層をさらに備えてもよい。
【００２２】
制御ゲート電極１６０は、半導体基板１０５の内部にリセスされて形成される。制御ゲート電極１６０は、円柱形態を有し、したがって、径方向電場を誘導できる。制御ゲート電極１６０は、分離用絶縁膜１２５ａ、１２５ｂを結ぶ線を中心に対称的な形態を有しうる。しかし、図１及び図２にかかわらず、制御ゲート電極１６０は、楕円柱形態を有してもよい。
【００２３】
ストレージノード膜１４０は、制御ゲート電極１６０の側壁と半導体基板１０５との間に介在される。ストレージノード膜１４０は、電荷保存媒体として用いられる。例えば、ストレージノード膜１４０は、ポリシリコン層、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶を含みうる。特に、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶は、局部的な電荷トラップ層として用いられる。
【００２４】
トンネル絶縁膜１３０は、ストレージノード膜１４０と半導体基板１０５との間に介在される。トンネル絶縁膜１３０は、電荷のトンネルリング通路として用いられ、動作電圧によって適切な厚さに選択されうる。例えば、トンネル絶縁膜１３０は、酸化膜、窒化膜、または高誘電率の誘電膜を含みうる。ブロッキング絶縁膜１５０は、ストレージノード膜１４０と制御ゲート電極１６０との間に介在され、それらの間を絶縁させる。例えば、ブロッキング絶縁膜１５０は、酸化膜、窒化膜、または高誘電率の誘電膜を含みうる。
【００２５】
トンネル絶縁膜１３０、ストレージノード膜１４０、及びブロッキング絶縁膜１５０は、制御ゲート電極１６０の側壁に沿って形成されうる。すなわち、ブロッキング絶縁膜１５０は、制御ゲート電極１６０を取り囲み、ストレージノード膜１４０は、ブロッキング絶縁膜１５０を取り囲み、トンネル絶縁膜１３０は、ストレージノード膜１４０を取り囲む形態を有しうる。したがって、トンネル絶縁膜１３０、ストレージノード膜１４０及びブロッキング絶縁膜１５０は、中空円筒の形態を有しうる。
【００２６】
一対のチャンネル領域１１０ａ、１１０ｂは、制御ゲート電極１６０の側壁を取り囲むようにトンネル絶縁膜１３０下の半導体基板１０５の表面付近に形成される。チャンネル領域１１０ａ、１１０ｂは、対向する一対の分離用絶縁膜１２５ａ、１２５ｂによって分離される。例えば、第１チャンネル領域１１０ａは、分離用絶縁膜１２５ａ、１２５ｂの下に位置し、第２チャンネル領域１１０ｂは、分離用絶縁膜１２５ａ、１２５ｂの上に位置する。例えば、分離用絶縁膜１２５ａ、１２５ｂは、トンネル絶縁膜１３０と連結され、酸化膜、窒化膜または高誘電率の誘電膜を含みうる。
【００２７】
埋没絶縁膜１２０は、制御ゲート電極１６０の底と半導体基板１０５との間に介在される。埋没絶縁膜１２０は、半導体基板１０５の底にチャンネルが形成されないように、トンネル絶縁膜１３０より厚く形成しうる。これによって、第１及び第２チャンネル領域１１０ａ、１１０ｂが半導体基板１０５の底を通じても連結されないことを保証できる。
【００２８】
半導体メモリ素子は、第１及び第２チャンネル領域１１０ａ、１１０ｂを別途のビットラインとして利用し、制御ゲート電極１６０を共通ワードラインとして利用できる。この場合、第１及び第２チャンネル領域１１０ａ、１１０ｂの四つの角部分が入出力端子として利用されうる。すなわち、第１チャンネル領域１１０ａを介して第１電流Ｉ１の流れを許容し、第２チャンネル領域１１０ｂを介して第２電流Ｉ２の流れを許容する。
【００２９】
図１９の電流密度に対するシミュレーション結果は、このような結果を裏付ける。図１９において色相分布は、電流の密度分布を示し、制御ゲート電極（図１の１６０）には１Ｖの電圧が印加され（Ｖｇ＝１）、第２チャンネル領域（図１の１１０ｂ）の両端には０．０１Ｖの電圧が印加された（Ｖｄ＝０．０１）。図１９を参照すれば、図１及び図２のチャンネル領域１１０ａ、１１０ｂと類似した形状の高電流密度領域が形成されることが分かる。このようなシミュレーション結果は、チャンネル領域１１０ａ、１１０ｂに第１及び第２電流Ｉ１、Ｉ２の流れが誘導されうるということを示す。
【００３０】
一方、ストレージノード膜１４０は、一つの環形であるが、第１及び第２チャンネル領域１１０ａ、１１０ｂと対面した部分が、それぞれ局部的な電荷保存層となりうる。したがって、半導体メモリ素子は、単一レベル動作方式でも２ビットのデータを処理できる。さらに、チャンネル領域１１０ａ、１１０ｂは、垂直深さを調節することによって広い面積で形成され、これによって半導体メモリ素子の動作速度が速くなりうる。
【００３１】
図３は、本発明の第２実施形態による半導体メモリ素子を示す平面図であり、図４は、本発明の第２実施形態による半導体メモリ素子を示す部分断面斜視図である。図３及び図４に示された半導体メモリ素子は、図１及び図２に示された半導体メモリ素子と形状のみが異なる。したがって、図３及び図３の構成要素についての詳細な説明は、図１及び図２の説明を参照し、その重複された説明は省略する。
【００３２】
図３及び図４を参照すれば、制御ゲート電極２６０は、矩形柱の形態を有し、半導体基板２０５の内部にリセスされて形成される。図３及び図４で制御ゲート電極２６０は、矩形柱の形態に示されているが、その他の多角柱の形態を有してもよいということは自明である。ブロッキング絶縁膜２５０、ストレージノード膜２４０及びトンネル絶縁膜２３０は、このような矩形柱形状の制御ゲート電極２６０に沿って形成される。
【００３３】
一対のチャンネル領域２１０ａ、２１０ｂは、このような矩形柱状の制御ゲート電極２６０を取り囲むように形成され、一対の分離用絶縁膜２２５ａ、２２５ｂによって互いに分離される。例えば、一対の分離用絶縁膜２２５ａ、２２５ｂは、矩形柱状の制御ゲート電極２６０の対向する角に隣接して形成されうる。制御ゲート電極２６０の底は、トンネル絶縁膜２３０より厚い埋没絶縁膜２２０を用いて半導体基板１０５と絶縁されうる。
【００３４】
図５は、本発明の第３実施形態による半導体メモリ素子を示す平面図であり、図６は、本発明の第３他の実施形態による半導体メモリ素子を示す部分断面斜視図である。図５及び図６の実施形態による半導体メモリ素子は、図１及び図２の実施形態による半導体メモリ素子を単位セルとし、このよう複数の単位セルをＮＡＮＤタイプで連結した構造を有しうる。両実施形態で同じ参照符号は同じ構成要素を示し、重複された説明は省略する。
【００３５】
図５及び図６を参照すれば、複数の制御ゲート電極１６０、複数のブロッキング絶縁膜１５０及び複数のストレージノード膜１４０は、複数の単位セルにそれぞれ分離されるように形成される。しかし、複数のトンネル絶縁膜１３０は、その隣接した一対が互いに接触するように形成される。すなわち、単位セルのトンネル絶縁膜１３０は、端部が互いに連結されて一つの連続した形態を有する。これにより、半導体基板１０５は、トンネル絶縁膜１３０上の上部領域及びトンネル絶縁膜１３０下の下部領域に分離されうる。
【００３６】
図５及び図６には隣接した単位セルのトンネル絶縁膜１３０が直接接触され、または重畳されているように示されているが、図１及び図２に示すように、分離用絶縁膜１２５ａ、１２５ｂを介在して連結されてもよい。または、隣接した単位セルのトンネル絶縁膜１３０の接触した部分が、図１及び図２に示す分離用絶縁膜１２５ａ、１２５ｂに対応すると理解してもよい。
【００３７】
単位セルのトンネル絶縁膜１３０の端部が互いに連結されることによって、半導体基板１０５の下部領域にある単位セルの第１チャンネル領域１１０ａは、互いに連結されて連続する。同様に、半導体基板１０５の上部領域にある単位セルの第２チャンネル領域１１０ｂは、互いに連結されて連続する。したがって、単位セルの第１チャンネル領域１１０ａは、別途のソース領域及びドレイン領域なしに互いに連結されることが可能であり、第１電流Ｉ１の流れを許容する。同様に、単位セルの第２チャンネル領域１１０ｂは、別途のソース領域及びドレイン領域なしに互いに連結されることが可能であり、第２電流Ｉ２の流れを許容する。
【００３８】
このように、ソース領域及びドレイン領域なしに単位セルのチャンネル領域１１０ａ、１１０ｂがそれぞれ連結される理由は、制御ゲート電極１６０が径方向電場を持つためである。図２０の電流密度に対するシミュレーション結果は、このような結果を裏付ける。図２０で色相の分布は、電流密度の分布を示す。図２０を参照すれば、半導体基板の内部に図５及び図６のチャンネル領域１１０ａ、１１０ｂと類似した形状の高電流密度領域が形成されることが分かる。したがって、径方向電場を用いてソース領域及びドレイン領域なしに連続したチャンネル領域１１０ａ、１１０ｂを形成することが可能であるということが分かる。
【００３９】
図５及び図６には四つの単位セルが示されているが、本発明はこれに制限されるものではない。したがって、この実施形態で半導体メモリ素子は、一つのＮＡＮＤ構造のストリングであってもよく、この一つのストリング内の単位セルの数は、適切に選択されうる。
【００４０】
この実施形態の半導体メモリ素子は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有することで、従来のＮＡＮＤ構造に比べて占める面積を大きく減らすことができる。したがって、この実施形態の半導体メモリ素子は、従来に比べて非常に高い集積度を有することができる。しかも、この実施形態の半導体メモリ素子は、小さい面積を占めながらも、単一レベル動作方式の場合にも２ビットのデータを処理できて高い動作速度を有しうる。
【００４１】
図７は、本発明の第４実施形態による半導体メモリ素子を示す平面図である。図７の実施形態は、図５の実施形態を一つのストリングとして二つのストリングがアレイに配列された形態を示す。したがって、図５及び図７において同じ参照符号は同じ構成要素を示し、重複された説明は省略する。
【００４２】
図７を参照すれば、二つのストリングは、素子分離膜１０７により電気的に絶縁されうる。二対のチャンネル領域１１０ａ、１１０ｂは、四つのビットラインとして用いられる。二つのストリングにおいて同じ列の制御ゲート電極１６０は、ワードライン１７０に連結されうる。したがって、ワードライン１７０及びビットラインを適切に選択することによって、それぞれの単位セルを動作させることができる。
【００４３】
図７には二つのストリングが示されているが、ストリングの数は、本発明の範囲を制限するものではない。さらに、各ストリング内の単位セルの数も適切に選択できるということは言うまでもない。
【００４４】
図８は、本発明の第５実施形態による半導体メモリ素子を示す平面図であり、図９は、本発明の第５実施形態による半導体メモリ素子を示す部分断面斜視図である。図８及び図９の実施形態による半導体メモリ素子は、図３及び図４の実施形態による半導体メモリ素子を単位セルとし、このような複数の単位セルをＮＡＮＤタイプで連結した構造を有しうる。二つの実施形態において同じ参照符号は同じ構成要素を示し、重複された説明は省略する。
【００４５】
図８及び図９を参照すれば、複数の制御ゲート電極２６０、複数のブロッキング絶縁膜２５０及び複数のストレージノード膜２４０は、複数の単位セルにそれぞれ分離されるように形成される。しかし、複数のトンネル絶縁膜２３０は、その隣接した一対が互いに接触するように形成される。すなわち、単位セルのトンネル絶縁膜２３０は、角部が互いに連結されて一つの連続した形態を有しうる。これにより、半導体基板２０５は、トンネル絶縁膜２３０上の上部領域及びトンネル絶縁膜２３０下の下部領域に分離されうる。
【００４６】
図８及び図９には隣接した単位セルのトンネル絶縁膜２３０が直接接触され、または重畳されているように示されているが、図３及び図４に示すように分離用絶縁膜２２５ａ、２２５ｂを介在して連結されてもよい。または、隣接した単位セルのトンネル絶縁膜２３０の接触した部分が、図３及び図４に示す分離用絶縁膜２２５ａ、２２５ｂに対応すると理解してもよい。
【００４７】
単位セルのトンネル絶縁膜２３０の角部が互いに連結されることにより、半導体基板２０５の下部領域にある単位セルの第１チャンネル領域２１０ａは、互いに連結されて連続する。同様に、半導体基板２０５の上部領域にある単位セルの第２チャンネル領域２１０ｂは、互いに連結されて連続する。したがって、単位セルの第１チャンネル領域２１０ａは、別途のソース領域及びドレイン領域なしに互いに連結されることが可能であり、第１電流Ｉ１の流れを許容する。同様に、単位セルの第２チャンネル領域２１０ｂは、別途のソース領域及びドレイン領域なしに互いに連結されることが可能であり、第２電流Ｉ２の流れを許容する。
【００４８】
図８及び図９には四つの単位セルが示されているが、本発明はこれに制限されるものではない。したがって、この実施形態において半導体メモリ素子は、一つのＮＡＮＤ構造のストリングであってもよく、この一つのストリング内の単位セルの数は、適切に選択されうる。
【００４９】
この実施形態による半導体メモリ素子の動作は、図５及び図６の半導体メモリ素子を参照できる。
【００５０】
図１０は、本発明の第６実施形態による半導体メモリ素子を示す平面図である。図１０の実施形態は、図８の実施形態を一つのストリングとして二つのストリングがアレイに配列された形態を示す。したがって、図８及び図１０で同じ参照符号は同じ構成要素を示し、重複された説明は省略する。
【００５１】
図１０を参照すれば、二つのストリングは、素子分離膜２０７によって電気的に絶縁されうる。二対のチャンネル領域２１０ａ、２１０ｂは、四つのビットラインとして用いられる。二つのストリングにおいて同じ列の制御ゲート電極２６０は、ワードライン２７０に連結されうる。したがって、ワードライン２７０及びビットラインを適切に選択することによって、それぞれの単位セルを動作させることができる。
【００５２】
図１０には二つのストリングが示されているが、ストリングの数は、本発明の範囲を制限するものではない。さらに、各ストリング内の単位セルの数も適切に選択できるということは言うまでもない。
【００５３】
（製造方法）
図１１ないし図１８は、本発明の一実施形態による半導体メモリ素子の製造方法を示す平面図及び断面図である。この実施形態において半導体メモリ素子は、図５及び図６の半導体メモリ素子に対応する。
【００５４】
図１１及び図１２を参照すれば、半導体基板１０５をエッチングして複数のホール１１５を形成する。例えば、複数のホール１１５は、フォトリソグラフィ及びエッチング技術を用いて形成することができる。図１１及び図１２でホール１１５は、円形に示されているが、他の形態、例えば、楕円形または多角形に形成されてもよい。
【００５５】
複数のホール１１５は、エッチングされた後、水素雰囲気のアニーリングを通じて拡張されて丸くなりうる。高温の水素雰囲気のアニーリングは、半導体基板、例えばシリコンウェーハのシリコンの拡散を誘発してホール１１５を丸くすることが可能である。
【００５６】
図１３及び図１４を参照すれば、ホール１１５の側壁の半導体基板１０５部分上に、その隣接した一対同士で互いに接触するように、複数のトンネル絶縁膜１３０を形成する。これにより、半導体基板１０５は、トンネル絶縁膜１３０上の上部領域及びトンネル絶縁膜１３０下の下部領域に分離されうる。例えば、トンネル絶縁膜１３０は、ホール１１５によって露出された半導体基板１０５の側壁部分を熱酸化して形成できる。この場合、隣接したホール１１５の境界部分の半導体基板１０５部分が全て酸化されて、トンネル絶縁膜１３０が互いに連結されるように形成されうる。
【００５７】
トンネル絶縁膜１３０の形成前またはその形成後、選択的にホール１１５の底の半導体基板１０５部分上に埋没絶縁膜１２０を形成することができる。例えば、埋没絶縁膜１２０は、化学気相蒸着（ＣＶＤ）法及びエッチング技術を用いて形成することができる。
【００５８】
図１５及び図１６を参照すれば、トンネル絶縁膜１３０上に複数のストレージノード膜１４０を形成する。例えば、ストレージノード膜１４０は、ＣＶＤ法を用いて、ポリシリコン層、シリコン窒化膜層、金属またはシリコンドット、または金属またはシリコンのナノ結晶を形成し、選択的にその所定部分を除去することによって形成することができる。
【００５９】
次に、ストレージノード膜１４０上にブロッキング絶縁膜１５０を形成する。例えば、ブロッキング絶縁膜１５０は、ＣＶＤ法を用いて、酸化膜層、窒化膜層または高誘電率の誘電膜層を形成し、選択的にその所定部分を除去することによって形成することができる。
【００６０】
図１７及び図１８を参照すれば、ブロッキング絶縁膜１５０上に、ホール１１５を充填し、半導体基板１０５内部にリセスされるように制御ゲート電極１６０を形成する。例えば、制御ゲート電極１６０は、ホール１１５を充填するように導電膜を形成した後、これを平坦化することによって形成することができる。これにより、図５及び図６に示したようにソースまたはドレイン領域を別に形成しないため、第１チャンネル領域１１０ａ及び第２チャンネル領域１１０ｂがそれぞれ連続するように限定されうる。
【００６１】
以後、当業者に周知の方法によって半導体メモリ素子を完成できる。この実施形態において半導体メモリ素子は、一般的なバルク半導体ウェーハを用いて経済的に製造できる。
【００６２】
この実施形態では、図５及び図６の半導体メモリ素子の製造方法を挙げて説明したが、当業者によって容易に変形されて他の半導体メモリ素子の製造方法にも適用されるということは言うまでもない。
【００６３】
発明の特定の実施の形態に関する以上の説明は、例示及び説明を目的として提供された。前記実施の形態に限定されず、本発明の技術的思想内で当業者によって前記実施の形態を組み合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６４】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態による半導体メモリ素子を示す平面図である。
【図２】本発明の第１実施形態による半導体メモリ素子を示す部分断面斜視図である。
【図３】本発明の第２実施形態による半導体メモリ素子を示す平面図である。
【図４】本発明の第２実施形態による半導体メモリ素子を示す部分断面斜視図である。
【図５】本発明の第３実施形態による半導体メモリ素子を示す平面図である。
【図６】本発明の第３他の実施形態による半導体メモリ素子を示す部分断面斜視図である。
【図７】本発明の第４実施形態による半導体メモリ素子を示す平面図である。
【図８】本発明の第５実施形態による半導体メモリ素子を示す平面図である。
【図９】本発明の第５実施形態による半導体メモリ素子を示す部分断面斜視図である。
【図１０】本発明の第６実施形態による半導体メモリ素子を示す平面図である。
【図１１】本発明の一実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１２】本発明の一実施形態による半導体メモリ素子の製造方法を示す断面図である。
【図１３】本発明の一実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１４】本発明の一実施形態による半導体メモリ素子の製造方法を示す断面図である。
【図１５】本発明の一実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１６】本発明の一実施形態による半導体メモリ素子の製造方法を示す断面図である。
【図１７】本発明の一実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１８】本発明の一実施形態による半導体メモリ素子の製造方法を示す断面図である。
【図１９】図１の半導体メモリ素子に対してシミュレーションによる電流密度分布を示す図である。
【図２０】図５の半導体メモリ素子の一部分に対するシミュレーションによる電流密度の分布を示す図である。
【符号の説明】
【００６６】
１０５、２０５  半導体基板
１０７、２０７  素子分離膜
１１０ａ、１１０ｂ、２１０ａ、２１０ｂ  チャンネル領域
１１５  ホール
１２０、２２０  埋没絶縁膜
１２５ａ、１２５ｂ、２２５ａ、２２５ｂ  分離用絶縁膜
１３０、２３０  トンネル絶縁膜
１４０、２４０  ストレージノード膜
１５０、２５０  ブロッキング絶縁膜
１６０、２６０  制御ゲート電極
１７０、２７０  ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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