(57)【要約】【課題】  本発明の目的は、耐酸化性及び下部電極の結晶配向性の向上を図ることができる強誘電体キャパシタの製造方法を提供することにある。【解決手段】  強誘電体キャパシタの製造方法は、基体１２の上方に、チタン層５２、窒化チタンアルミニウム層５４、及び白金系金属層５６が順に積層された下部電極５０を形成する工程と、下部電極５１の上方に強誘電体層５８を形成する工程と、強誘電体層５８の上方に上部電極６０を形成する工程と、を含む。チタン層５２を窒化チタンアルミニウム層５４よりも薄く形成する。そして、熱処理を行い、チタン層５２を拡散により消失させる。【選択図】      図８
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【特許請求の範囲】
【請求項１】
基体の上方に、チタン層、窒化チタンアルミニウム層、及び白金系金属層が順に積層された下部電極を形成する工程と、
前記下部電極の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方に上部電極を形成する工程と、
を含み、
前記チタン層を前記窒化チタンアルミニウム層よりも薄く形成し、
熱処理を行い、前記チタン層を拡散により消失させる、強誘電体キャパシタの製造方法。
【請求項２】
請求項１記載の強誘電体キャパシタの製造方法において、
前記チタン層の厚さは、２ｎｍ以上５ｎｍ以下である、強誘電体キャパシタの製造方法。
【請求項３】
請求項１又は請求項２記載の強誘電体キャパシタの製造方法において、
前記熱処理は、ＲＴＡ（Rapid Thermal Anneal）処理を含む、強誘電体キャパシタの製造方法。
【請求項４】
請求項１から請求項３のいずれかに記載の強誘電体キャパシタの製造方法において、
前記チタン層の形成前に、窒素プラズマアニール処理を行う、強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタの下部電極の材料として、Ｐｔ，Ｉｒなどの白金系金属を使用することが知られている。また、白金系金属の結晶配向性を向上させるために、下地にチタン層又は窒化チタン層を形成することが知られている（例えば特許文献１参照）。しかしながら、チタン層等は比較的酸化されやすく、例えば強誘電体キャパシタの形成後に行われるＯ２雰囲気のリカバリーアニールの条件（温度・時間）によっては、強誘電体キャパシタの側面からチタン層等が酸化され、電気的導通が図れなくなる場合がある。他方、リカバリーアニール温度が低すぎると、十分なリカバリー効果を得ることができない。
【特許文献１】特開２００４−６５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、耐酸化性及び下部電極の結晶配向性の向上を図ることができる強誘電体キャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る強誘電体キャパシタの製造方法は、
基体の上方に、チタン層、窒化チタンアルミニウム層、及び白金系金属層が順に積層された下部電極を形成する工程と、
前記下部電極の上方に強誘電体層を形成する工程と、
前記強誘電体層の上方に上部電極を形成する工程と、
を含み、
前記チタン層を前記窒化チタンアルミニウム層よりも薄く形成し、
熱処理を行い、前記チタン層を拡散により消失させる。
【０００５】
本発明によれば、酸化されやすいチタン層を拡散により消失させるので、強誘電体キャパシタの耐酸化性の向上を図ることができる。さらに、白金系金属層は、チタン層及び窒化チタンアルミニウム層を下地として形成されるので、結晶配向性に優れる下部電極を形成することができる。
【０００６】
なお、本発明において、特定のＡの上方にＢが設けられているとは、Ａ上に直接Ｂが設けられている場合と、Ａ上に他の層等を介してＢが設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【０００７】
（２）この強誘電体キャパシタの製造方法において、
前記チタン層の厚さは、２ｎｍ以上５ｎｍ以下であってもよい。
【０００８】
これによれば、チタン層を容易に消失させることができる。
【０００９】
（３）この強誘電体キャパシタの製造方法において、
前記熱処理は、ＲＴＡ（Rapid Thermal Anneal）処理を含んでもよい。
【００１０】
（４）この強誘電体キャパシタの製造方法において、
前記チタン層の形成前に、窒素プラズマアニール処理を行ってもよい。
【００１１】
これによれば、チタンの結晶配向性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
図１〜図８は、本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図である。本実施の形態では、一例として、強誘電体メモリの製造方法を説明する。
【００１４】
（１）まず、図１〜図３に示すように、基体１２を用意する。基体１２は、例えば、基板１０及びその上に形成される絶縁層３０を少なくとも含む。
【００１５】
図１に示すように、基板１０は、半導体基板（例えばシリコン基板）であり、複数の半導体素子２０が形成されている。半導体素子２０は、不純物領域２２，２４、ゲート絶縁層２６、及びゲート電極２８を含む。１Ｔ１Ｃ型の強誘電体メモリの場合、半導体素子２０を選択トランジスタとして機能させてもよい。
【００１６】
まず、基板１０上に絶縁層３０を形成する。絶縁層３０として、例えばＢＰＳＧ（boro-phospho SG）、ＮＳＧ（non-doped SG）又はＰＴＥＯＳ（plasma TEOS）などの酸化層を１．０μｍ以上成膜することができる。絶縁層３０は、基板１０の複数の半導体素子２０が形成された面上に形成する。絶縁層３０は、例えばＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。なお、ＣＭＰ（Chemical Mechanical Polishing）法などにより、絶縁層３０の上面を平坦化させてもよい。その後、絶縁層３０に開口部３２を形成する。開口部３２は、半導体素子２０と、後述の強誘電体キャパシタ７０とを電気的に接続させるためのコンタクトホールである。開口部３２により、例えば半導体素子２０の不純物領域２２を露出させることができる。開口部３２は、ドライエッチングにより形成することができる。
【００１７】
次に、絶縁層３０の開口部３２内にプラグ４０を形成する。具体的には、まず、図２に示すように、開口部３２の内面及び絶縁層３０の上面に、バリア層３４を形成する。バリア層３４は、例えば、チタン（Ｔｉ）層及びその上の窒化チタン（ＴｉＮ）層を含む、複数層により形成することができる。バリア層３４は、開口部３２を埋めない厚さを有し、例えばスパッタ等により成膜することができる。その後、開口部３２の内側（詳しくはバリア層３４により囲まれた内側）及び絶縁層３０の上面に、導電層３６を形成する。導電層３６は、開口部３２を埋めるように形成する。導電層３６は、例えばタングステン（Ｗ）層であり、例えばＣＶＤ法により成膜することができる。その後、導電層３６及びバリア層３４を研磨することにより、図３に示すようにプラグ４０を形成する。詳しくは、導電層３６及びバリア層３４を絶縁層３０の上面が露出するまで研磨する。研磨方法としてＣＭＰ法を適用することができる。プラグ４０は、開口部３２の内面に形成されたバリア層４２と、バリア層４２により囲まれた内側に形成された導電層４４と、を含む。バリア層４２により、プラグ４０の拡散防止及び絶縁層３０に対する密着性の向上を図ることができる。
【００１８】
こうして、基体１２を用意することができる。基体１２には、プラグ４０が設けられている。プラグ４０は、基体１２の内部に埋め込まれており、半導体素子２０と電気的に接続されている。
【００１９】
（２）次に、図４及び図５に示すように、下部電極５１を形成する。下部電極５１は、基体１２上（プラグ４０を含む領域上）に形成する。
【００２０】
まず、図４に示すように、プラグ４０及び絶縁層３０上に、チタン（Ｔｉ）層５２、窒化チタンアルミニウム（ＴｉＡｌＮ）層５４、及び白金系金属層５６を順に積層させることにより、下部電極５０を形成する。必要があれば、チタン層５２の形成前に、窒素プラズマアニール処理を行ってもよい。このアニール処理は、例えば４００℃の温度下において３分間程度行う。これにより、その後に形成するチタンの結晶配向性の向上を図ることができる。窒素プラズマアニール処理後、チタンの結晶配向性向上の効果が落ちる前に、チタン層５２をスパッタ法等によりできるだけ素早く成膜する。チタン層５２は、その上に形成される窒化チタンアルミニウム層５４よりも薄く形成され、例えば２ｎｍ以上５ｎｍ以下（又は５ｎｍ未満）の厚さで形成することができる。そして、窒化チタンアルミニウム層５４をチタン層５２上に例えば約１００ｎｍの厚さで形成し、白金系金属層５６を窒化チタンアルミニウム層５４上に例えば約１００ｎｍの厚さで形成する。両者は、例えばスパッタ法により形成することができる。また、白金系金属層５６の例としては、例えば白金（Ｐｔ）層又はイリジウム（Ｉｒ）層などが挙げられる。白金系金属層５６は、単一層又は複数層により形成することができる。
【００２１】
これによれば、下地にチタン層５２が形成されていることにより、その上に形成する窒化チタンアルミニウムの結晶配向性の向上を図ることができ、結果的に白金系金属の結晶配向性の向上を図ることができる。例えば、窒化チタンアルミニウム及び白金系金属の結晶配向を（１１１）配向にすることができる。
【００２２】
次に、図５に示すように、チタン層５２を拡散させるために熱処理を行う。熱処理は、例えば約４００℃〜７００℃に加熱することにより行われる。例えば、アルゴン（Ａｒ）雰囲気において約６００℃〜７００℃により約２分間の熱処理を行うことができる。熱処理は、ＲＴＡ（Rapid Thermal Anneal）処理であってもよい。この熱処理により、チタン層５２のチタンを窒化チタンアルミニウム層５４に拡散させることができる。また、拡散により、チタン層５２を消失させることができる。詳しくは、チタン単体の層を消失させることができる。この場合、窒化チタンアルミニウム層５４には、その下部側にチタンが多く偏析するようになるが、チタン単体で存在する場合と異なり、耐酸化性が低下することはない。
【００２３】
こうして、窒化チタンアルミニウム層５４及び白金系金属層５６を含む下部電極５１を形成することができる。窒化チタンアルミニウム層５４には、チタンが拡散されており、これにより下部電極５１の低抵抗化を図ることができる。すなわち、強誘電体キャパシタに印加する電圧の低下を図ることができ、低消費電力及び設計自由度の向上を図ることができる。
【００２４】
（３）その後、図６及び図７に示すように、強誘電体層５８及び上部電極６０を形成し、必要に応じてパターニングを行い、強誘電体キャパシタ７０を形成する。
【００２５】
まず、下部電極５１上に強誘電体層５８を形成する。強誘電体層５８は、強誘電体物質を含む。この強誘電体物質は、ペロブスカイト型の結晶構造を有し、Ａ１−ｂＢ１−ａＸａＯ３の一般式で示されることができる。強誘電体物質の材料は限定されるものではないが、例えばＰｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を適用することができる。あるいは、強誘電体物質として、ＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系などのいずれを適用してもよい。強誘電体層５８の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。例えば、ＭＯＣＶＤ法を適用し、ＰＺＴ系の強誘電体層５８を約６２０℃の温度下で１２０ｎｍ程度の厚さを有するように形成することができる。
【００２６】
その後、強誘電体層５８上に上部電極６０を形成する。上部電極６０は、単一層又は複数層により形成することができる。図６に示す例では、上部電極６０は、酸化イリジウム（ＩｒＯｘ）層６２及びその上のイリジウム（Ｉｒ）層６４を含む複数層からなる。例えば、スパッタ法により、酸化イリジウム層６２を１００ｎｍ程度成膜し、同様に、イリジウム層６４を１００ｎｍ程度成膜する。酸化イリジウム層６２及びイリジウム層６４は、真空により連続成膜してもよいし、一度大気開放してＲＴＡ処理等で酸化イリジウム層６２を焼成した後にイリジウム層６４を成膜してもよい。
【００２７】
その後、下部電極５１、強誘電体層５８及び上部電極６０からなる積層体をパターニングすることにより、強誘電体キャパシタ７０を形成する。パターニング工程は、積層体上にマスク（図示しない）を配置し、該マスクから露出する領域をエッチングで除去することにより行うことができる。マスクとしては、レジストマスク、Ｔｉ系ハードマスク（例えばＴｉＮ，ＴｉＡｌＮなどのハードマスク）、又は酸化膜ハードマスク（例えばＴＥＯＳなど）の１つ又は複数を組み合わせて使用することができる。
【００２８】
こうして、下部電極７２、強誘電体層７４及び上部電極７６を含む強誘電体キャパシタ７０を形成することができる。強誘電体キャパシタ７０は、プラグ４０を含む領域上に形成され、プラグ４０を介して半導体素子２０と電気的に接続されている。
【００２９】
強誘電体キャパシタ７０の形成後、Ｏ２雰囲気においてアニール処理を行うことができる。このアニール処理は、強誘電体キャパシタ７０のエッチングダメージ回復のための、いわゆるリカバリーアニールであってもよい。アニール処理の温度は限定されないが、例えば約５５０℃〜６００℃の温度で約１時間程度行うことができる。本実施の形態では、このアニール処理時においては、すでにチタン層が拡散により消失しているので、強誘電体キャパシタ７０の下部電極７２の酸化が防止され、電気的接続の好適化を図ることができる。また、下部電極７２は、窒化チタンアルミニウムを含むので、白金系金属のみから形成する場合に比べて耐酸化性の向上を図ることができる。
【００３０】
（４）その後、図８に示すように、水素バリア層８０を形成することができる。これにより、強誘電体キャパシタ７０が水素による影響で劣化するのを防止することができる。水素バリア層８０は、例えば酸化アルミニウム層であってもよい。なお、水素バリア層８０は、例えばスパッタ法又はＣＶＤ法（例えばＡＬＣＶＤ；Atomic Layer CVD）により成膜することができる。
【００３１】
その後、必要に応じて、絶縁層３０上に、強誘電体キャパシタ７０を被覆するように絶縁層９０を形成する。絶縁層９０の材料及び形成方法は、上述した絶縁層３０の内容を適用することができる。そして、絶縁層９０に強誘電体キャパシタ７０の上部電極７６を露出させる開口部を形成し、該開口部内にプラグ９２を形成し、プラグ９２に電気的に接続する配線層（Ａｌ配線層）９４を形成することができる。
【００３２】
こうして、強誘電体キャパシタ７０を有する強誘電体メモリを製造することができる。本実施の形態によれば、酸化されやすいチタン層５２を拡散により消失させるので、強誘電体キャパシタ７０の耐酸化性の向上を図ることができる。例えば、強誘電体メモリであれば、その下に形成されるプラグ４０の酸化を効果的に防止することができる。さらに、白金系金属層５６は、チタン層５２及び窒化チタンアルミニウム層５４を下地として形成されるので、結晶配向性に優れる下部電極７２を形成することができる。
【００３３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図２】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図３】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図４】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図５】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図６】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図７】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【図８】本発明の実施の形態に係る強誘電体キャパシタの製造方法を説明する図。
【符号の説明】
【００３５】
１２…基体  ２０…半導体素子  ５０，５１，７２…下部電極
５２…チタン層  ５４…窒化チタンアルミニウム層  ５６…白金系金属層
５８，７４…強誘電体層  ６０，７６…上部電極  ７０…強誘電体キャパシタ
【図１】
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【図２】
2007049068.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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