(57)【要約】【課題】  回路の修正を容易に行う事を可能とする半導体装置、および半導体装置の製造方法を提供する。【解決手段】  プリミティブセルの配置と、該プリミティブセルの間の接続配線とを自動配置配線ツールを用いて設計し、当該設計に応じて半導体装置の回路を基板上に形成する半導体装置の製造方法であって、前記プリミティブセルは、論理回路を有する機能セルと、多層配線構造の最上層配線と入力ピン、および出力ピンよりなる配線セルとを含み、複数の前記プリミティブセルをモジュール化することにより、前記機能セルと前記配線セルとが近接して前記基板上に形成されるようにしたことを特徴とする半導体装置の製造方法。【選択図】  図１１
2007049091.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を含む半導体装置であって、
第１の回路と、
前記第１の回路と実質的に切り離された第２の回路と、
前記第２の回路を前記第１の回路に接続して該第１の回路の修正を行うための、前記多層配線構造の最上層の配線部と、を有することを特徴とする半導体装置。
【請求項２】
前記第２の回路は、論理機能を有する論理回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線部は、前記論理回路近傍に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記配線部は、
前記修正において切断される第１の配線部と、
前記修正において前記第１の回路と接続される第２の配線部と、を含むことを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１の配線部と前記第２の配線部とが隣接して形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記論理回路は、インバーター回路、遅延回路、イネーブル回路、フリップフロップ回路、および同期パルス回路のうち、いずれか１つを少なくとも含むことを特徴とする請求項２乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
プリミティブセルの配置と、該プリミティブセルの間の接続配線とを自動配置配線ツールを用いて設計し、当該設計に応じて半導体装置の回路を基板上に形成する半導体装置の製造方法であって、
前記プリミティブセルは、
論理回路を有する機能セルと、
多層配線構造の最上層配線と入力ピン、および出力ピンよりなる配線セルとを含み、
複数の前記プリミティブセルをモジュール化することにより、前記機能セルと前記配線セルとが近接して前記基板上に形成されるようにしたことを特徴とする半導体装置の製造方法。
【請求項８】
前記モジュール化は、前記機能セルと前記配線セルとを含むように実施されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記モジュール化は、複数の前記配線セルを含むように実施されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記モジュール化されていない前記機能セルが、前記配線セルを介して接続されるように前記接続配線が設計されることを特徴とする請求項７または９のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多層配線構造を有する半導体装置および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積回路を形成する場合に、自動配置配線ツールなどの、半導体装置の回路設計支援ツールを用いる場合がある。当該自動配置配線ツールとは、半導体集積回路の最小単位回路であるプリミティブセル（単にセル、またはスタンダードセルと呼ぶ場合もある）の基板上の配置を決定し、さらに当該プリミティブセル間の信号接続情報が記載されたネットリストに基づいて当該プリミティブセル間を接続する接続回路を設計し、決定するツールである。例えば、半導体装置の集積回路のランダムロジック部ではこのような自動配置配線ツールを用いる場合がある。
【０００３】
図１は、従来の、半導体装置のプリミティブセルを含む回路図とネットリストの例を示した図である。
【０００４】
図１を参照するに、半導体装置の回路Ｃ１は、例えばプリミティブセルＰ１〜Ｐ３を有し、当該プリミティブセルＰ１〜Ｐ３に接続される接続配線Ｎ１〜Ｎ６を有している。前記接続配線Ｎ１〜Ｎ６は、具体的にはネットリストＮＬ１に基づき配置、配線される。
【０００５】
例えば、前記プリミティブセルＰ１と前記プリミティブセルＰ２は、前記接続配線Ｎ４によって接続され、前記プリミティブセルＰ３と前記プリミティブセルＰ２は、前記接続配線Ｎ６によって接続されている。また、前記プリミティブセルＰ１には、接続配線Ｎ１，Ｎ２が、前記プリミティブセルＰ２には、接続配線Ｎ５が、前記プリミティブセルＰ３には、接続配線Ｎ３が接続され、それぞれ図示を省略するプリミティブセルにさらに接続される構成になっている。このような回路図とネットリストに基づき、自動配置配線ツールによって、当該自動配置配線ツールのアルゴリズムに従い、プリミティブセルの配置と接続配線の構造の詳細が決定される。
【０００６】
図２は、図１に示した回路図とネットリストに基づいて、自動配置配線ツールにより形成された半導体装置の平面図を模式的に示したものである。また、本図におけるプリミティブセルｐ１〜ｐ３は、図１におけるプリミティブセルＰ１〜Ｐ３に対応し、同様に本図における接続配線ｎ１〜ｎ６は、図１における接続配線Ｎ１〜Ｎ６に、それぞれ対応している。
【０００７】
図２を参照するに、本図に示した半導体装置は、基板Ｓ１上に、複数のプリミティブセルが配置された構造を有しており、複数のプリミティブセルが略直線状に並べて形成されたセル列ｌ１と、同様に複数のプリミティブセルが略直線状に並べられ、当該セル列ｌ１と略平行に形成されたセル列ｌ２を有している。また、当該セル列ｌ１とセル列ｌ２の間には、例えば電源ラインの配線や接地ラインの配線などが形成される領域ｄ１が設けられている。複数のプリミティブセルのうち、前記プリミティブセルｐ２、ｐ３は前記セル列ｌ１に、前記プリミティブセルｐ２は、前記セル列ｌ２にそれぞれ含まれるように形成されている。
【０００８】
また、本図に示す半導体装置は多層配線構造を有しており、前記セル列ｌ１、ｌ２に形成されたプリミティブセルや、プリミティブセルを接続する接続配線は、多層配線のうち、いずれかの層、または複数の層にかけて形成されている。例えば、本図に記載された配線は、配線ｍ１が１層目、すなわち最下層の配線を示し、以下同様に配線ｍ２が２層目、配線ｍ３が３層目、配線ｍ４が４層目、配線ｍ５が五層目に形成された配線を示し、本図に示す半導体装置に場合は５層からなる多層配線構造を有しているため、配線ｍ５が最上層配線となる。
【０００９】
例えば、前記プリミティブセルｐ２と前記プリミティブセルｐ３を接続する接続配線ｎ６は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ６は、前記プリミティブセルｐ２から前記プリミティブセルｐ３に向かう方向で以下のように形成されている。まず、前記プリミティブセルｐ２に形成されたピンが、配線ｍ３に接続され、さらに当該配線ｍ３はコンタクトを介して配線ｍ２に接続されている。当該配線ｍ２はコンタクトを介して、配線ｍ３に接続され、当該配線ｍ３はコンタクトを介して配線ｍ２に接続され、当該配線ｍ２は前記プリミティブセルｐ３に形成されたピンに接続されている。
【００１０】
同様に、前記プリミティブセルｐ１と前記プリミティブセルｐ２を接続する接続配線ｎ４は、配線ｍ２と配線ｍ３からなる構造を有している。当該接続配線ｎ４は、前記プリミティブセルｐ１から前記プリミティブセルｐ２に向かう方向で以下のように形成されている。まず、前記プリミティブセルｐ１に形成されたピンが、配線ｍ２に接続され、さらに当該配線ｍ２はコンタクトを介して配線ｍ３に接続されている。当該配線ｍ３はコンタクトを介して、配線ｍ２に接続され、当該配線ｍ２は前記プリミティブセルｐ２に形成されたピンに接続されている。
【００１１】
また、前記接続配線ｎ１は配線ｍ２、ｍ３を、前記接続配線ｎ２は配線ｍ３、ｍ４を、前記接続配線ｎ３は配線ｍ２を、前記接続配線ｎ５は配線ｍ１をそれぞれ含む構造を有している。
【００１２】
このように形成された、多層配線構造を有する半導体装置では、例えばＬＳＩテスタや、または評価用基板などを用いた動作テストを実施して不具合が検出された場合、接続配線に修正を加えて不具合を解消する場合があった。この場合、形成された配線を切断して別の配線が形成されて接続をやり直す作業が行われるが、配線を切断する方法としては、例えば収束イオンビーム（Focused Ion Beam、以下文中ＦＩＢと記述する）を用いたＦＩＢ加工により行うことがある。
【特許文献１】特開２００１−２６７４２３号公報
【特許文献２】特開２００２−１６４５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、ＦＩＢ加工により修正を行う場合に、多層配線構造を有する半導体装置では、修正の対象となる配線上に他の配線が形成されて、修正対象の配線が覆われた構造を有している場合があり、ＦＩＢ加工が困難となる場合があった。
【００１４】
図３は、図２に示した半導体装置の一部を拡大した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図２には、プリミティブセルを接続する接続配線が記載してあるが他の配線は省略してあり、実際には、図３に示すように、プリミティブセルには様々な多層配線が形成されている。例えば、前記接続配線ｎ５をＦＩＢ加工で切断する必要がある場合、１層目に形成された当該接続配線ｎ５を覆うように、例えば配線ｍ２、ｍ３、ｍ４などが形成されており、ＦＩＢ加工を行う事が困難となる場合があった。
【００１５】
また、例えば特許文献１（特開２００１−２６４７２３号公報）には、回路を修正する場合に、修正により形成する配線を短くするために、予め全てのプリミティブセル上にダミー配線を設け、修正後の配線に当該ダミー配線を用いる方法が開示されている。しかし、ＦＩＢ加工により配線を切断する場合に、修正の対象となる配線が、上層の配線に覆われて、ＦＩＢ加工が困難となる問題の解決をする具体的方法は何ら開示されておらず、また、ＦＩＢ加工により切断する部分が当該ダミー配線により覆われてしまう可能性がある問題がある。またダミー配線を形成する厚さが必要となり、半導体装置が厚くなってしまう問題があった。
【００１６】
また、特許文献２（特開２００２−１６４５１０号公報）には、回路を修正する場合に、予め形成しておいたダミーセルを介して接続を行い、また当該ダミーセルと修正の対象となるセルの配線に、セルの周囲に形成した最上位層配線を用いる方法が開示されている。
【００１７】
しかし、ＦＩＢ加工により配線を切断する場合に、修正の対象となる配線が、上層の配線に覆われて、ＦＩＢ加工が困難となる問題の解決をする具体的方法は何ら開示されておらず、また、セルの周囲を囲むように最上位層配線を形成するスペースを必要とするため、本来必要とする配線を形成するスペースが狭くなってしまう問題があった。
【００１８】
また、配線の接続のみならず、例えば回路の論理の変更の修正を行う必要が生じた場合には、論理機能を有するセルを別途形成して接続するか、または既存の論路機能を有するセルの修正が必要であるため、回路の論理の変更は困難となっていた。
【００１９】
そこで、本発明では上記の問題を解決した、新規で有用な半導体装置、および半導体装置の製造方法を提供することを目的としている。
【００２０】
本発明の具体的な課題は、回路の修正を容易に行う事を可能とする半導体装置、および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明の第１の観点では、上記の課題を、多層配線構造を含む半導体装置であって、第１の回路と、前記第１の回路と実質的に切り離された第２の回路と、前記第２の回路を前記第１の回路に接続して該第１の回路の修正を行うための、前記多層配線構造の最上層の配線部と、を有することを特徴とする半導体装置により、解決する。
【００２２】
当該半導体装置では、前記第２の回路を前記第１の回路に接続して半導体装置の回路の修正を行う事が容易となっている。
【００２３】
また、前記第２の回路は、論理機能を有する論理回路を含むと、前記第１の回路の論路の変更が容易となる。
【００２４】
また、前記配線部は、前記論理回路近傍に形成されていると、前記第１の回路と前記第２の電気回を接続する修正をすることが容易となる。
【００２５】
また、前記配線部は、前記修正において切断される第１の配線部と、前記修正において前記第１の回路と接続される第２の配線部と、を含むと、前記第１の回路と前記第２の回路を接続する修正をすることが容易となる。
【００２６】
また、前記第１の配線部と前記第２の配線部とが隣接して形成されていると、前記第１の回路と前記第２の回路を接続する修正をすることが容易となる。
【００２７】
また、前記論理回路は、信号反転回路、遅延回路、イネーブル回路、フリップフロップ回路、および同期パルス回路、のうち、いずれか１つを少なくとも含むようにしてもよい。
【００２８】
また、本発明の第２の観点では、上記の課題を、プリミティブセルの配置と、該プリミティブセルの間の接続配線とを自動配置配線ツールを用いて設計し、当該設計に応じて半導体装置の回路を基板上に形成する半導体装置の製造方法であって、前記プリミティブセルは、論理回路を有する機能セルと、多層配線構造の最上層配線と入力ピン、および出力ピンよりなる配線セルとを含み、複数の前記プリミティブセルをモジュール化することにより、前記機能セルと前記配線セルとが近接して前記基板上に形成されるようにしたことを特徴とする半導体装置の製造方法により、解決する。
【００２９】
当該半導体装置の製造方法によれば、回路の修正を容易に行う事を可能とする半導体装置を製造することが可能となる。
【００３０】
また、前記モジュール化は、前記機能セルと前記配線セルとを含むように実施されると、回路の論路の変更が容易となる。
【００３１】
また、前記モジュール化は、複数の前記配線セルを含むように実施されると、接続配線の修正が容易となる。
【００３２】
また、前記モジュール化されていない前記機能セルが、前記配線セルを介して接続されるようにして前記接続配線が設計されると、接続配線の修正が容易となる。
【発明の効果】
【００３３】
本発明によれば、回路の修正を容易に行う事を可能とする半導体装置、および半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００３４】
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
【実施例１】
【００３５】
以下に説明する、本実施例による半導体装置は、多層配線構造を有している。多層配線構造を有する半導体装置は、デバイスが形成される基板面に対して略平行な同一平面内に形成された複数の配線を有する配線層が、複数積層された構造を有している。以下本文中では、最も基板に近い側に形成される配線層を最下層配線と記載し、当該最下層配線上に積層される配線層のうち、最も上層（基板より離間する側）に形成される、配線層を最上層配線と記載している。例えば、当該最上層配線は、保護層（パッシベーション層）などで覆われた構造を有している場合がある。
【００３６】
図４は、本発明の実施例１による半導体装置の製造方法を示したフローチャートである。
【００３７】
図４を参照するに、まず、ステップ１０１（図中Ｓ１０１と表記する、以下同じ）で、自動配置配線ツールを用いて、回路が定義されたプリミティブセルの配置と、当該プリミティブセル間を接続する接続回路を設計し、当該設計に基づいて、半導体基板上に、プリミティブセルを配置・配線し、基板上に集積回路を形成する。なお、当該設計方法に関しての詳細は後述する。
【００３８】
次に、ステップ１０２において、例えばＬＳＩテスタや、または評価用基板などを用いて基板上に形成された集積回路、例えばランダムロジック回路の動作テストを行う。ここで、動作テストに問題が無ければ集積回路の形成を完了するが、動作テストで問題が生じた場合には、発生した問題に応じて、ステップ１０４で集積回路の修正を行い、ステップ１０５で回路の形成を完了する。また、修正がない場合は、ステップ１０４は実施しない。
【００３９】
このような集積回路の修正では、既存の配線の切断と、新たな配線の形成を伴うが、配線の切断は、ＦＩＢ加工によって行われることが多く、この場合に多層配線構造を有する半導体装置では、修正の対象となる配線上に他の配線が形成されて、修正対象の配線が覆われた構造を有している場合があり、ＦＩＢ加工が困難となる場合があった。
【００４０】
また、配線の接続のみならず、例えば回路の論理の変更の修正を行う必要が生じた場合には、論理機能を有するセルを別途形成して接続するか、または既存の論路機能を有するセルの修正が必要であるため、回路の論理の変更は困難となっていた。
【００４１】
そこで本実施例による半導体装置では、基板上に、半導体装置の主回路とともに、該主回路から実質的に切り離された、主回路の修正用の副回路をあらかじめ設けている。さらに、該副回路を前記主回路に接続して該主回路の修正を行うための最上層配線を設けることで、副回路を主回路に接続する修正が容易となるようにしている。
【００４２】
そのため、回路修正のためにＦＩＢ加工などの配線の切断などの加工を行う場合には、最上層配線を切断することで実施することが可能となり、回路の修正を容易に実施することが可能となっている。
【００４３】
また、例えば、ＥＢテスタを用いて半導体装置の回路の信号波形を確認する場合に、信号波形の観測が容易となる効果を奏する。これは、ＥＢテスタが配線に流れる電流により生じる磁界の変化を捉えるものであるため、測定ポイントが測定対象となる配線に近いほど磁界が強く検知しやすくなるためであり、本実施例の場合、最上層接続配線においてＥＢテスタでの信号波形の観測を容易に行う事ができる。
【００４４】
先に説明した、接続の修正のための最上層配線を形成するためには、自動配置配線ツールによる設計において、最上層配線が形成されるように定義されたプリミティブセルである、配線セルを用いればよい。次に、これらの配線セルの具体的な例について説明する。
【００４５】
図５（Ａ）〜（Ｃ）は、配線セルの構成の例を示す平面図である。図５（Ａ）〜（Ｃ）を参照するに、それぞれの配線セルは、半導体集積回路の多層配線構造のうち、最上層配線からなる最上層接続配線ＳＳを有するように、設計上の定義がされる。また、配線セルの入力ピンＡと出力ピンＹは、当該最上層接続配線の端部に形成されるように定義されている。
【００４６】
また、配線セルに定義される配線は、例えば最上層配線、この場合最上層接続配線ＳＳのみからなるようにすると、配線セルが単純な構造となり、好ましいが、下層配線を定義することも可能である。例えば、配線セルに下層配線を定義する場合は、入力ピンと出力ピンの位置を考慮し、機能セル（後述）が確実に最上層配線（最上層接続配線ＳＳ）を介して接続されるように、ピンの位置を設定することが好ましい。
【００４７】
また、最上層接続配線ＳＳの形状は様々な形状を有するように、設計上の定義をすることが可能であるが、例えば、図５（Ａ）に示すように、配線セルの長手方向に対して略垂直にする場合、また、図５（Ｂ）に示すように、配線セルの長手方向に対して略平行にする場合、また図５（Ｃ）に示すように、略Ｌ字型などに定義することが可能である。
【００４８】
一方、本実施例で用いる、例えば論理機能などを有する機能セルは、従来用いられていた、いわゆるスタンダードセルと略同様の機能と構造を有するセルであって、論理回路を有している。
【００４９】
図６は、機能セルの構成の例を示す平面図であり、機能セルは設計上、例えば本図に示すように定義される。
【００５０】
図６を参照するに、本図に示す機能セルは２つのトランジスタを有するインバーター回路を有している。当該機能セルは、例えば、高濃度Ｐ型不純物の拡散領域Ｅ１と高濃度Ｎ型不純物の拡散領域Ｅ３、さらに低濃度Ｎ型不純物の拡散領域Ｅ２と低濃度Ｐ型不純物の拡散領域Ｅ４を有する。前記拡散領域Ｅ１から前記拡散領域Ｅ３を横断するようにゲート電極Ｇが形成され、当該ゲート電極Ｇに接続される、最下層配線ｍ１からなる配線ＩＮが形成される。また、前記拡散領域Ｅ１、Ｅ３には、それぞれ、本図では図示を省略するソース電極とドレイン電極が形成され、それぞれのソース電極とドレイン電極に接続される、最下層配線である配線ｍ１からなる配線が以下のように形成さる。前記拡散領域Ｅ１と拡散領域Ｅ３を接続する配線ＯＵＴ、前記拡散領域Ｅ１と電源電圧ラインを接続する配線Ｖｄ、前記拡散領域Ｅ３と接地ラインを接続する配線Ｖｓが図に示すように形成される。
【００５１】
また、前記配線ＩＮには、入力ピンＡが、前記配線ＯＵＴには出力ピンＹが設定されている。このような機能セルは、インバーターに限られるものではなく、他の論理回路を有するものでもよい。
【００５２】
従来、このような機能セル（スタンダードセル）は、特にランダムロジック部などに配置する場合、自動配置配線ツールによって接続される配線の構造が決定されることが大半であった。このため、セルを接続する配線が多層にわたって複雑化し、とくに回路修正を行う場合に、修正の対象となる配線が当該配線の上層の配線に覆われてしまう問題があった。そのために、ＦＩＢ加工の場合の視認性の低下や、スパッタリングの難易度の向上の問題が生じ、さらにＦＩＢ加工後の配線形成が困難となっていた。また、特に近年の配線が微細化し、回路が高集積化した半導体装置ではこのような問題が顕著であった。
【００５３】
本実施例による半導体装置では、このような問題を解決し、回路の修正を容易とするため、多層配線構造の最上層配線である最上層接続配線を有する配線セルを設けている。このため、ＦＩＢ加工の際に、修正対象となる配線の上層が、他の配線で覆われることがなく、加工性が良好となる。具体的には、加工対象となる配線を検索することが容易であり、また、ＦＩＢ加工の場合のスパッタリングによる配線の切断が容易で短時間に実施することが可能となる。
【００５４】
また、近年の、配線が微細化され、高集積化された高性能な半導体装置では、このように回路の修正の場合に修正対象の配線の視認性がよく、また加工性が良好であることが確保されることは特に有用である。
【００５５】
次に、上記に示した配線セルと機能セルを用いて半導体装置を形成する場合の、さらに具体的な例について以下に示す。
【００５６】
図８は、本実施例による、半導体装置のプリミティブセルを含む回路Ｃ１Ａ，Ｃ２ＡとネットリストＮＬ１Ａを示した図である。
【００５７】
図８を参照するに、本図に示す半導体装置は、主回路Ｃ１Ａと、例えば、該主回路Ｃ１Ａから実質的に切り離された、主回路の修正用の副回路Ｃ２Ａを有している。
【００５８】
前記主回路Ｃ１Ａは、複数のプリミティブセルを有しており、当該プリミティブセルは、論理回路を有する機能セルＰ１〜Ｐ３と、当該機能セル間を電気的に接続する配線部を有する配線セルＦＰ１〜ＦＰ４からなる。すなわち、回路図では、配線セルは複数の機能セルの接続経路に形成されることになる。例えば、前記機能セルＰ１と前記機能セルＰ２は、前記配線セルＦＰ４を介して接続されるようになっており、前記機能セルＰ１と前記配線セルＦＰ４が接続配線Ｎ１４で接続され、当該配線セルＦＰ４と前記機能セルＰ２が、接続配線Ｎ４２で接続される構成になっている。
【００５９】
同様に、前記機能セルＰ２と前記機能セルＰ３は、前記配線セルＦＰ３を介して接続されるようになっており、前記機能セルＰ２と前記配線セルＦＰ３が接続配線Ｎ３２で接続され、当該配線セルＦＰ３と前記機能セルＰ３が、接続配線Ｎ３３で接続される構成になっている。
【００６０】
また、前記機能セルＰ１には、接続配線Ｎ１１を介して前記配線セルＦＰ１が、また接続配線Ｎ２１を介して前記配線セルＦＰ２が接続され、当該配線セルＦＰ１およびＦＰ２は、接続配線Ｎ１およびＮ２を介して図示を省略する他の機能セルと接続される構成になっている。
【００６１】
また、前記機能セルＰ３に接続される接続配線Ｎ３は、さらに配線セルを介して他の機能セルに接続されるように構成してもよい。
【００６２】
一方、前記主回路Ｃ１の修正用の回路である副回路Ｃ２は、機能セルＩＮＶを有している。前記機能セルＩＮＶには、接続配線Ｎ５Ｉを介して配線セルＦＰ５が、また接続配線ＮＩ５を介してＦＰ６が接続される構造となっている。前記副回路Ｃ２Ａ（前記機能セルＩＮＶ）は、前記主回路Ｃ１Ａから切り離された状態となっており、必要に応じて前記主回路Ｃ１Ａに接続されることで、該主回路Ｃ１Ａの回路の修正・変更を行うことが可能となっている。
【００６３】
上記の修正を行う場合、上記の配線セルＦＰ１〜ＦＰ６が、図５（Ａ）〜（Ｃ）で示したように、最上層配線と入力ピン、出力ピンより構成される構造となっているため、前記副回路Ｃ２Ａ（前記機能セルＩＮＶ）を前記主回路Ｃ１Ａに接続（挿入）することが容易となっている。
【００６４】
上記の接続配線は、具体的にはネットリストＮＬ１Ａに基づき配置、配線される。このような回路図とネットリストに基づき、自動配置配線ツールによって、当該自動配置配線ツールのアルゴリズムに従い、プリミティブセルの配置と接続配線の構造が設計され、決定される。
【００６５】
図８は、図７に示した回路図とネットリストに基づいて、自動配置配線ツールにより形成された半導体装置の平面図を模式的に示したものである。但し、本図では図を見やすくするため、配線セルＦＰ１、ＦＰ２、ＦＰ４、と、接続配線Ｎ１、Ｎ２、Ｎ１４、およびＮ４２に相当する構造は図示を省略している。また、本図における機能セルｐ１〜ｐ３、ｉｎｖは、図７における機能セルＰ１〜Ｐ３、ＩＮＶにそれぞれ対応し、同様に本図における配線セルｆｐ３、ｆｐ５、ｆｐ６は、図７における配線セルＦＰ３、ＦＰ５、ＦＰ６に、また、本図における接続配線ｎ１１、ｎ２１、ｎ３、ｎ３２、ｎ３３、ｎ５ｉ、ｎｉ５は、図７における接続配線Ｎ１１、Ｎ２１、Ｎ３、Ｎ３２、Ｎ３３、Ｎ５Ｉ、ＮＩ５に、それぞれ対応している。
【００６６】
図８を参照するに、本図に示した半導体装置は、基板Ｓ２Ａ上に、複数の機能セルと配線セルからなるプリミティブセルが配置された構造を有しており、複数のプリミティブセルが略直線状に並べて形成されたセル列ｌ３と、同様に複数のプリミティブセルが略直線状に並べられ、当該セル列ｌ３と略平行に形成されたセル列ｌ４を有している。また、当該セル列ｌ３とセル列ｌ４の間には、例えば電源ラインの配線や接地ラインの配線などが形成される領域ｄ２が設けられている。また、当該領域ｄ２と、前記セル列ｌ３を挟んで対向する側には領域ｄ２ａが、当該領域ｄ２と、前記セル列ｌ４を挟んで対向する側には、領域ｄ２ｂが形成されている。複数のプリミティブセルのうち、前記機能セルｐ２、ｐ３と前記配線セルｆｐ３は前記セル列ｌ３に、前記機能セルｐ１、ｉｎｖと前記配線セルｆｐ５、ｆｐ６は、前記セル列ｌ４にそれぞれ含まれるように形成されている。
【００６７】
また、本図に示す半導体装置は多層配線構造を有しており、前記セル列ｌ３、ｌ４に形成されたプリミティブセルや、プリミティブセルを接続する接続配線は、多層配線のうち、いずれかの層、または複数の層にかけて形成されている。
【００６８】
本図に記載された配線は、配線ｍ１が１層目、すなわち最下層の配線を示し、以下同様に配線ｍ２が２層目、配線ｍ３が３層目、配線ｍ４が４層目、配線ｍ５が五層目に形成された配線を示し、本図に示す半導体装置に場合は５層からなる多層配線構造を有しているため、配線ｍ５が最上層配線となる。
【００６９】
本実施例における配線セルは、少なくとも、前記多層配線構造の最上層配線からなる最上層接続配線を有するように形成されている。例えば、配線セルｆｐ３、ｆｐ５、ｆｐ６は、それぞれ、最上層配線ｍ５によって形成される、最上層接続配線ｓｓ３、ｓｓ５、ｓｓ６を有している。
【００７０】
また、前記主回路Ｃ１Ａの複数の機能セルは、配線セルの最上層接続配線を介して接続されるように形成される。例えば、前記機能セルｐ２とｐ３とは、以下に説明するように、前記配線セルｆｐ３に形成された最上層接続配線ｓｓ３を介して接続される構造となっている。
【００７１】
前記機能セルｐ２と前記配線セルｆｐ３を接続する接続配線ｎ３２は、配線ｍ２と配線ｍ３および配線ｍ４からなる構造を有している。当該接続配線ｎ３２は、前記機能セルｐ２から前記配線セルｆｐ３にかけて以下のように形成されている。前記機能セルｐ２に形成されたピンが、配線ｍ２に接続され、さらに当該配線ｍ２はコンタクトを介して配線ｍ３に接続されている。当該配線ｍ３は、コンタクトを介して、配線ｍ４に接続され、当該配線ｍ４は前記配線セルｆｐ３に形成された、最上層配線である配線ｍ５からなる最上層接続配線ｓｓ３に、ピンを介して接続されている。
【００７２】
同様に、前記配線セルｆｐ３と前記機能セルｐ３を接続する接続配線ｎ３３は、配線ｍ２と配線ｍ３および配線ｍ４からなる構造を有している。当該接続配線ｎ３３は、前記配線セルｆｐ４から前記機能セルｐ２にかけて以下のように形成されている。まず、前記配線セルｆｐ３の最上層接続配線ｓｓ３に形成されたピンが、コンタクトを介して配線ｍ４に接続され、当該配線ｍ４はコンタクトを介して配線ｍ３に接続されている。当該配線ｍ３は、コンタクトを介して、配線ｍ２に接続され、当該配線ｍ２はコンタクトを介して、前記機能セルｐ３のピンに接続される。
【００７３】
また、配線セルの最上層接続配線は、多層配線構造の最上層の配線により形成されるが、機能セルの論理回路は、例えばトランジスタを有し、通常は基板の最下層に形成される。このため、機能セルと配線セルを接続する接続配線は、下層配線から上層配線に接続される構造、または上層配線から下層配線に接続される構造を有する場合が大半である。
【００７４】
このため、前記配線セルは、最上層配線からなる最上層接続配線の、下層配線を含む構造を有し、当該最上層接続配線から当該下層配線へ、または当該下層配線から当該最上層接続配線へと接続される構造を有し、層が異なる配線を接続する配線、例えばコンタクト（ビア配線）が形成される構造を含むことになる。例えば、当該最上層接続配線の両端には入力ピンと出力ピンが形成され、当該入力ピンと出力ピンからコンタクトを介して下層配線へと接続される構造が、配線セルの典型的な構造となる。
【００７５】
一方、前記副回路Ｃ２Ａについてみると、前記機能セルＩＮＶの出力側と入力側に、それぞれ配線セルｆｐ５とｆｐ６が接続された構造になっている。前記機能セルＩＮＶと前記配線セルｆｐ５を接続する接続配線ｎ５ｉと、前記機能セルＩＮＶと前記配線セルｆｐ６は、配線ｍ２と配線ｍ３および配線ｍ４からなる構造を有しており、前記接続配線ｎ３２と同様の構造を有している。
【００７６】
このように、本実施例の主回路Ｃ１Ａでは、機能セルが接続される配線経路が、少なくとも最上位層配線を有する構造になっている。さらに、前記主回路Ｃ１Ａに接続されることで主回路のＣ１Ａの修正を行う副回路Ｃ２Ａの出力側と入力側には、最上層接続配線が形成された配線セルｆｐ５、ｆｐ６が接続されている。そのため、主回路Ｃ１Ａに副回路Ｃ２Ａを接続（挿入）する場合には、最上層配線（本実施例の場合は配線ｍ５）からなる最上層接続配線に対して接続の修正をすればよく、回路の修正が容易となる効果を奏する。
【００７７】
図９は、図７に示した主回路Ｃ１Ａに副回路Ｃ１Ｂを接続（挿入）して、主回路Ｃ１Ａの論理の修正を行う場合の概要の一例を模式的に示す回路図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７８】
図９を参照するに、本図に示す修正を行う場合には、例えば前記配線セルＦＰ３、ｆｐ５、およびｆｐ６の最上層接続配線の一部を切断する。次に、新たに接続配線を形成し、前記副回路Ｃ２Ａ（前記機能セルＩＮＶ）が主回路Ｃ１Ａに接続（挿入）されるようにすればよい。
【００７９】
次に、図９の回路図に示した修正の状態を、図１０の半導体装置の平面図に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８０】
図１０を参照するに、本実施例による回路の修正は、以下に説明する要領で実施される。まず、前記配線セルｆｐ３の前記最上層接続配線ｓｓ３と、前記配線セルｆｐ５の前記最上層接続配線ｓｓ５、および前記配線セルｆｐ６の前記最上層接続配線ｓｓ６が切断される。当該切断は、例えばマスクエッチングやＦＩＢ加工などの方法で行う。
【００８１】
次に、切断された最上層接続配線ｓｓ５の前記接続配線ｎ５ｉ側と、切断された前記最上層接続配線ｓｓ３の前記接続配線ｎ３３側を、最上層メタル追加配線ＡＤ１を形成することで電気的に接続する。
【００８２】
同様に、切断された最上層接続配線ＳＳ６の前記接続配線ｎｉＩ５側と、切断された前記最上層接続配線ｓｓ３の前記接続配線ｎ３２側を、最上層メタル追加配線ＡＤ２を形成することで電気的に接続する。
【００８３】
このように、本実施例による半導体装置では、回路修正を行う場合に、最上層配線の修正で対応することが可能となる。このため、配線を切断する加工、例えばマスクエッチなどの加工や、ＦＩＢ加工の際に、修正対象となる配線の上層が、他の配線で覆われることがなく、加工性が良好となる。具体的には、加工対象となる配線を検索することが容易であり、また、ＦＩＢ加工の場合のスパッタリングによる配線の切断が容易で短時間に実施することが可能となる。
【００８４】
しかし一方で、上記の方法の場合には、配線セルｆｐ３に対して配線セルｆｐ５、ｆｐ６が必ずしも近傍に配置されるとは限らず、そのために、最上層メタル追加配線が長くなったり、また複雑化して配線の形成が困難となる場合があった。
【００８５】
また、例えば図中に示すＡ部のように、多層配線構造が混み合った部分では、配線が近接して配線がショートしてしまう懸念があった。
【００８６】
そこで、上記の実施例１を以下に説明する実施例２のように変形すると、さらに好適である。
【実施例２】
【００８７】
図１１は、本実施例による、半導体装置のプリミティブセルを含む回路Ｃ１Ｂ，Ｃ２ＢとネットリストＮＬ１Ｂを示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８８】
図１２を参照するに、本図に示す半導体装置は、主回路Ｃ１Ｂと、例えば、該主回路Ｃ１Ｂから実質的に切り離された、主回路の修正用の副回路Ｃ２Ｂを有している。本実施例において、実施例１の場合と異なるのは、実施例１（図７）の配線セルＦＰ３に相当する部分に、前記副回路Ｃ２Ｂを含むモジュールＭＭ１が設置されていることである。
【００８９】
回路図の下には、前記モジュールＭＭ１の詳細図（模式図）を併せて示している。前記モジュールＭＭ１は、前記機能セルＩＮＶよりなる副回路Ｃ２Ｂと、前記配線セルＦＰ５、ＦＰ６を有している。また、前記接続配線Ｎ３３と前記配線セルＦＰ５の一端とは、接続配線Ｎ６０を介して接続され、前記配線セルＦＰ５のもう一端は、前記接続配線Ｎ３２に接続されている。
【００９０】
また、前記接続配線Ｎ３３とＮ６０の接続点から分岐するように接続配線Ｎ６１が形成され、該接続配線Ｎ６１と前記副回路Ｃ２Ｂ（機能セルＩＮＶ）の入力側が接続されている。さらに、前記副回路Ｃ２Ｂの出力側と前記配線セルＦＰ６の一端が接続配線Ｎ６２で接続され、前記配線セルＦＰ６のもう一端はオープン（未接続）になっている。
【００９１】
また、ネットリストＮＬ１Ｂでは、前記機能セルＩＮＶと前記配線セルＦＰ５，ＦＰ６を一つのまとまったモジュールとして扱うように設定（モジュール化）されているため、後述するように前記配線セルＦＰ５，ＦＰ６は、前記機能セルＩＮＶの近傍に設置される。
【００９２】
上記の主回路Ｃ１Ｂにおいては、前記接続配線Ｎ３３とＮ３２が、接続配線Ｎ６０と配線セルＦＰ５によって接続されているため、副回路Ｃ２Ｂ（機能セルＩＮＶ）は、実質的には、主回路Ｃ１Ｂより切り離されており、例えばインバーターなどの副回路Ｃ２Ｂの論理回路は機能しないようになっている。
【００９３】
図１２は、図１１に示した回路図とネットリストに基づいて、自動配置配線ツールにより形成された半導体装置の平面図を模式的に示したものである。但し、本図では図を見やすくするため、配線セルＦＰ１、ＦＰ２、ＦＰ４、と、接続配線Ｎ１、Ｎ２、Ｎ１４、およびＮ４２に相当する構造は図示を省略している。また図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分や構造については、実施例１（図８）において先に説明した場合と同様とする。また、本図における機能セルｐ１〜ｐ３、ｉｎｖは、図１１における機能セルＰ１〜Ｐ３、ｉｎｖにそれぞれ対応し、同様に本図における配線セルｆｐ３、ｆｐ５、ｆｐ６は、図１１における配線セルＦＰ３、ＦＰ５、ＦＰ６に、また、本図における接続配線ｎ１１、ｎ２１、ｎ３、ｎ３２、ｎ３３、ｎ５ｉ、ｎｉ５、ｎ６０、ｎ６１、ｎ６２は、図１１における接続配線Ｎ１１、Ｎ２１、Ｎ３、Ｎ３２、Ｎ３３、Ｎ５Ｉ、ＮＩ５、Ｎ６０、Ｎ６１、Ｎ６２に、それぞれ対応している。
【００９４】
図１２を参照するに、本図に示した半導体装置では、前記機能セルｉｎｖ、配線セルｆｐ５、ｆｐ６は、同じセル列ｌ３に形成されており、当該機能セルｉｎｖ近傍に前記配線セルｆｐ５、ｆｐ６が設置されていることが特徴である。この場合、前記機能セルｉｎｖに隣接してｆｐ５が形成され、さらに前記配線セルｆｐ５に隣接して前記配線セルｆｐ６が形成されている。
【００９５】
このように、例えば機能セルと配線セルを含む、複数のプリミティブセルをモジュール化して自動配置配線ツールで配置を設計することにより、機能セルと配線セルとが近接して形成されるようにしたことが本実施例の特徴である。このため、例えば前記副回路Ｃ２Ｂ（前記機能セルｉｎｖ）を前記主回路Ｃ１Ｂに接続して主回路Ｃ１Ｂの論理の変更を行う回路修正が容易となる効果を奏する。この場合、回路変更に用いる機能セルｉｎｖと、当該機能セルｉｎｖに接続される配線セルが、モジュール化されるようにすることが好ましい。
【００９６】
上記の半導体装置の場合、前記機能セルｐ２のピンは、配線ｍ４よりなる接続配線ｎ３２によって配線セルｆｐ５の最上層接続配線ｓｓ５の一端のピンに接続される。また、前記最上層接続配線ｓｓ５のもう一端のピンは、配線ｍ４、ｍ３よりなる接続配線ｎ６０に接続される。当該接続配線ｎ６０は、配線ｍ２よりなる接続配線ｎ３３に接続される構造になっている。さらに、前記接続配線ｎ３３は、前記機能セルｐ３のピンに接続されている。
【００９７】
また、配線ｍ４よりなる接続配線６１は、一端が前記機能セルｉｎｖのピンに、もう一端が前記接続配線ｎ６０に接続されている。また、前記機能セルｉｎｖと前記配線セルｆｐ６（最上層接続配線ｓｓ６）とは、配線ｍ２と配線ｍ３よりなる接続配線ｎ６２により接続されている。
【００９８】
また、上記の構造において、層の異なる配線（例えば配線ｍ２とｍ３、配線ｍ３とｍ４など）は、コンタクト（プラグ）により接続されている。
【００９９】
図１３は、図１１に示した主回路Ｃ１Ｂに副回路Ｃ２Ｂを接続（挿入）して、主回路Ｃ１Ｂの論理の修正を行う場合の概要の一例を模式的に示す回路図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１００】
図１３を参照するに、本図に示す修正を行う場合には、例えば前記配線セルＦＰ５の最上層接続配線の一部を切断する。次に、新たに接続配線を形成し、前記副回路Ｃ２Ｂ（前記機能セルＩＮＶ）が主回路Ｃ１Ｂに接続（挿入）されるようにすればよい。これらの加工の詳細について、図１４以下で説明する。
【０１０１】
次に、図１３の回路図に示した修正の状態を、図１４の半導体装置の平面図に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１０２】
図１４を参照するに、本実施例による回路の修正では、以下に説明する要領で実施される。
【０１０３】
まず、前記配線セルｆｐ５の前記最上層接続配線ｓｓ５が切断される。当該切断は、例えばマスクエッチングやＦＩＢ加工などの方法で行う。
【０１０４】
次に、切断された最上層接続配線ｓｓ５の前記接続配線ｎ３２側と、前記最上層接続配線ｓｓ６を、最上層メタル追加配線ＡＤ３を形成することで電気的に接続する。例えば、前記最上層メタル配線ＡＤ３は、半導体装置の製造において従来用いられている方法を適用して形成することが可能である。例えば、スパッタリング法やＣＶＤ法により形成されたメタル膜をマスクエッチして形成する方法、また、先にマスクパターンを形成してからスパッタリング法やＣＶＤ法によってメタル膜を形成し、マスクパターンを剥離する方法などにより、形成することができる。
【０１０５】
このように、本実施例では、副回路Ｃ２Ｂ（機能セルｉｎｖ）の近傍に、例えば機能セルｉｎｖに隣接して、最上層接続配線を有する配線セルが形成されていることが特徴である。このため、本実施例では、実施例１に記載した効果を奏すると共に、さらに実施例１と比較した場合に、最上層メタル追加配線が短く、また単純であるため、最上層メタル追加配線の形成が容易となる効果を奏する。また、本実施例の場合には、配線の切断が１箇所であり、また追加配線が形成される場所と切断が行われる場所が近接しているため、配線の切断加工と追加配線の加工が容易となっている。
【０１０６】
また、実施例１の場合のように、例えば多層配線構造が混み合った部分で追加配線が他の既存の配線と近接して配線がショートしてしまう懸念が抑制され、配線の接続の信頼性が良好となる効果も奏する。
【０１０７】
また、上記の例では、回路の修正に、例えば半導体装置の製造に用いる方法（工程）を適用しているが、追加配線の形成を含む回路の修正に、ＦＩＢ加工を適用することが可能である。
【０１０８】
図１５は、図１４の変形例である半導体装置の加工修正例を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１０９】
本図に示す場合、ＦＩＢ加工を用いて、前記最上層接続配線ｓｓ５の切断をしており、さらに、前記最上層接続配線ｓｓ６と、前記最上層接続配線ｓｓ５を接続する、最上層メタル追加配線ＡＤ４を、ＦＩＢ加工法を用いて、例えばＷ（タングステン）により、形成している。すなわち、この場合には、配線の切断と、追加配線の形成の双方の場合に、ＦＩＢ加工を用いている。このため、配線の切断と配線の形成を速やかに実施することが可能となっている。また、配線の切断や配線の形成は、上記の方法に限定されず、様々な方法・材料を用いて形成することが可能であることは明らかである。
【０１１０】
また、例えば上記の主回路Ｃ１Ｂ（Ｃ１Ａ）を修正するための副回路Ｃ２Ｂ（Ｃ２Ａ）は、インバーター回路を例にとって説明したが、これに限定されるものではない。例えば、図１６Ａ〜図１６Ｄには、副回路Ｃ２Ｂを様々に変更した例を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、以下の副回路は、前記副回路Ｃ２Ｂの場合と同様にして主回路の論理の修正に用いることができる。
【０１１１】
図１６Ａ〜図１６Ｄを参照するに、それぞれ副回路Ｃ２Ｃ〜Ｃ２Ｆとして、遅延回路、イネーブル回路、フリップフロップ回路、および同期パルス回路が示されている。このよに、様々な論理回路を、主回路の論理の変更・修正のために用いることが可能である。
【０１１２】
また、実施例中に記載した副回路は、本実施例に用いることが可能な回路の一例であり、本発明に係る副回路は、これらの回路に限定されるものではない。他にも様々な論理機能を有する副回路を本実施例に適用することが可能であることは明らかである。
【産業上の利用可能性】
【０１１３】
本発明によれば、回路の修正を容易に行う事を可能とする半導体装置、および半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【０１１４】
【図１】従来の、半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。
【図２】従来の、半導体装置のプリミティブセルの配置と配線を模式的に示した平面図である。
【図３】従来の、半導体装置の配線の状態の詳細を模式的に示した平面図である。
【図４】実施例１による半導体装置の製造方法を示したフローチャートである。
【図５】実施例１による配線セルを模式的に示した平面図である。
【図６】実施例１による機能セルを模式的に示した平面図である。
【図７】実施例１による半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。
【図８】実施例１による半導体装置のプリミティブセルの配置と配線を模式的に示した平面図である。
【図９】実施例１による半導体装置の修正加工を示す回路図である。
【図１０】実施例１による半導体装置の修正加工を模式的に示した平面図である。
【図１１】実施例２による半導体装置のプリミティブセルを含む回路図とネットリストを示した図である。
【図１２】実施例２による半導体装置のプリミティブセルの配置と配線を模式的に示した平面図である。
【図１３】実施例２による半導体装置の修正加工を示す回路図である。
【図１４】実施例２による半導体装置の修正加工を模式的に示した平面図である。
【図１５】図１５の半導体装置の修正加工の変形例である。
【図１６Ａ】主回路の修正に用いる副回路の例を示す図（その１）である。
【図１６Ｂ】主回路の修正に用いる副回路の例を示す図（その２）である。
【図１６Ｃ】主回路の修正に用いる副回路の例を示す図（その３）である。
【図１６Ｄ】主回路の修正に用いる副回路の例を示す図（その４）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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