(57)【要約】【課題】  出力電圧がトランジスタの最大定格に至るまで一定の電流が出力される定電流回路を提供する。【解決手段】  定電流回路を、ゲートに制御電圧が印加され、ソースが定電圧源または接地電位に接続され、ゲートとソース間の電位差によってドレイン電流が制御されるｎチャンネルＭＩＳＦＥＴからなる第１トランジスタＱ１と、ソースが第１トランジスタＱ１のドレインに接続され、ゲートに一定電圧が印加され、ドレインが出力となるｎチャンネルＭＩＳＦＥＴからなる第２トランジスタＱ２を備えて構成し、Ｎ型ウェル領域内に形成されたＰ型ウェル領域に第２トランジスタＱ２を形成して、第２トランジスタＱ２のソースとＰ型ウェル領域とを同電位となるように接続し、Ｎ型ウェル領域を第２トランジスタＱ２のソース電位より高電位にバイアスして、Ｐ型ウェル領域をＮ型ウェル領域が形成された基板から電気的に分離する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ゲートに制御電圧が印加され、ソースが定電圧源または接地電位に接続され、ゲートとソース間の電位差によってドレイン電流が制御されるｎチャンネルＭＩＳＦＥＴからなる第１トランジスタと、ソースが前記第１トランジスタのドレインに接続され、ゲートに一定電圧が印加され、ドレインが出力となるｎチャンネルＭＩＳＦＥＴからなる第２トランジスタを備えてなる定電流回路であって、
Ｎ型ウェル領域内に形成されたＰ型ウェル領域に前記第２トランジスタを形成して、前記第２トランジスタのソースと前記Ｐ型ウェル領域とを同電位となるように接続し、
前記Ｎ型ウェル領域を前記第２トランジスタのソース電位より高電位にバイアスして、前記Ｐ型ウェル領域を前記Ｎ型ウェル領域が形成された基板から電気的に分離していることを特徴とする定電流回路。
【請求項２】
ゲートとドレインが前記第１トランジスタのゲートに接続され、ソースが前記第１トランジスタのソースと同電位に接続されたｎチャンネルＭＩＳＦＥＴからなる第３トランジスタを備え、前記第１トランジスタと前記第３トランジスタが対になってカレントミラー回路を構成し、
前記第３トランジスタのゲートとドレインに定電流を供給することにより、前記第１トランジスタに定電流を流すことを特徴とする請求項１に記載の定電流回路。
【請求項３】
非反転入力端子が前記第３トランジスタのゲートとドレインに接続され、反転入力端子が前記第２トランジスタのソースに接続され、出力端子が前記第２トランジスタのゲートに接続された演算増幅器を備えていることを特徴とする請求項２に記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴを用いた定電流回路に関し、より詳しくは、出力電流の電圧依存性の少ない定電流回路に関する。
【背景技術】
【０００２】
図６に、従来のカスコード回路を用いた定電流回路の基本的な回路構成を示す。トランジスタＱ１は、ソースが接地電位に接続され、ゲートに電流制御用の制御電圧が印加され、ドレインがトランジスタＱ２のソースに接続され、トランジスタＱ２のゲートに一定電圧が印加され、トランジスタＱ２のドレインが出力端子となっている。
【０００３】
図６に示す従来の定電流回路では、トランジスタＱ２はゲート接地となり、ソースにトランジスタＱ１の出力インピーダンスが接続されるため、トランジスタＱ１の出力抵抗をｒ０１とし、トランジスタＱ２の出力抵抗をｒ０２とし、トランジスタＱ２の相互コンダクタンスをｇｍ２とすると、トランジスタＱ２のドレインから見た出力インピーダンスＺｏｕｔは、Ｚｏｕｔ＝ｇｍ２×ｒ０２×ｒ０１となり、トランジスタＱ１が無い場合に比べてｒ０１倍となり定電流性が上がる。
【０００４】
図７に、図６に示す従来の定電流回路をカレントミラー回路に適用した従来の定電流回路の第２の回路構成を示す。第２の回路構成では、図６に示す基本的な回路構成に加え、ゲートとドレインがトランジスタＱ１のゲートに接続され、ソースが接地電位に接続されたトランジスタＱ３を備え、トランジスタＱ１とトランジスタＱ３が対になってカレントミラー回路を構成している。ここで、トランジスタＱ３に電流Ｉ１を流すことにより、トランジスタＱ１に出力電流Ｉ２を得ることができる
【０００５】
図８に、図７に示す従来の定電流回路に対して、カレントミラー精度を向上させるための改良を施した従来の定電流回路の第３の回路構成を示す。第３の回路構成では、カレントミラーの精度を上げるために、定電流源をトランジスタＱ３のドレインとゲート、トランジスタＱ１のゲート、及び、演算増幅器の非反転入力端子に接続し、トランジスタＱ１のドレインをトランジスタＱ２のソースと演算増幅器の反転入力端子に接続し、トランジスタＱ２のゲートに演算増幅器の出力端子を接続している。ここで、トランジスタＱ１及びトランジスタＱ３のソースとバックゲートは接地電位に接続し、トランジスタＱ２のドレインが出力端子となっている。かかる回路構成により、トランジスタＱ１のドレイン電圧とトランジスタＱ３のドレイン電圧が常に一致するようにして、トランジスタＱ１とトランジスタＱ３の電流を一致させている。
【０００６】
尚、図６に示すカスコード回路を用いた従来の定電流回路を基本とする定電流回路として、以下の非特許文献１及び非特許文献２に開示された定電流回路がある。
【０００７】
【非特許文献１】Ｋ．Ｂｕｌｔ他、“Ａ  Ｆａｓｔ−Ｓｅｔｔｌｉｎｇ  ＣＭＯＳ  Ｏｐ  Ａｍｐ  ｆｏｒ  ＳＣ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  ９０−ｄｂ  ＤＣ  Ｇａｉｎ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ，Ｖｏｌ．２５，Ｎｏ．６，Ｄｅｃｅｍｂｅｒ  １９９０
【非特許文献２】Ｅ．Ｓａａｃｋｉｎｇｅｒ他、“Ａ  Ｈｉｇｈ−Ｓｗｉｎｇ  Ｈｉｇｈ−Ｉｍｐｅｄａｎｃｅ  ＭＯＳ  Ｃａｓｃｏｄｅ  Ｃｉｒｃｕｉｔ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ，Ｖｏｌ．２５，Ｎｏ．１，Ｆｅｂｒｕａｒｙ  １９９０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図６乃至図８に示す従来の定電流回路は、トランジスタＱ１にトランジスタＱ２を直列に接続したカスコード回路であるため、出力側から見た出力インピーダンスが高くなり、出力電流の出力電圧依存性が低くなるはずであるが、実際には、出力端子電圧ＶＯＵＴが上昇した場合に、特定の電圧以上でその電圧上昇に追随して出力電流ＩＯＵＴが増加していくという欠点があった。その原因は以下に示す通りである。
【０００９】
図６乃至図８に示す従来の定電流回路のトランジスタＱ２の素子断面図を図９に示す。図９に示すように、トランジスタＱ２は、Ｐ型基板上にソースとドレイン用のＮ＋拡散領域を備え、両拡散領域に挟まれたチャンネル領域の上部にゲート絶縁膜を介してゲート電極を備えている。ゲート電極のゲート電位が閾値電圧を超えて上昇すると、両拡散領域間に電流Ｉｃｈが流れる。本来は、ドレインに流れ込むドレイン電流ＩＯＵＴはソースから流れ出すソース電流Ｉｓと等しい関係であるが、ドレイン電圧ＶＯＵＴが一定電位より上昇すると、ドレインから基板に流れる基板電流Ｉｓｕｂが急激に増加していき、ドレイン電流ＩＯＵＴがソース電流Ｉｓと基板電流Ｉｓｕｂの合計となるため、電流ＩＯＵＴがソース電流Ｉｓより大きくなる。従って、従来の定電流回路では、出力電流ＩＯＵＴが、出力電圧ＶＯＵＴに依存して変化し、本来の電流値より基板電流Ｉｓｕｂ分だけ増加する。
【００１０】
図１０に、従来の定電流回路における出力電流ＩＯＵＴと出力電圧ＶＯＵＴの電流−電圧特性を模式的に示す。図１０に示すように、出力電圧ＶＯＵＴが一定電圧以上に上昇すると、トランジスタが飽和領域にあっても基板電流Ｉｓｕｂの増加により出力電流ＩＯＵＴが増加する。
【００１１】
図１１に、基板電流Ｉｓｕｂの増加により出力電流ＩＯＵＴが増加している電圧領域における電流−電圧特性のシミュレーション結果の一例を示す。図１１に示す例では、従来の定電流回路は、出力電圧ＶＯＵＴが２．５Ｖ程度までは、出力電流ＩＯＵＴは一定であるが、出力電圧ＶＯＵＴが２．５Ｖを超えると出力電流ＩＯＵＴの増加が見られる。出力電圧ＶＯＵＴが３．５Ｖ付近では、電流増加は２．３％程度であるが、５Ｖ付近では電流増加が２３％程度に大幅に増加する。
【００１２】
次に、図６乃至図８に示す従来の定電流回路を、ＬＥＤ（発光ダイオード）駆動用のドライバ回路に応用した場合の問題点につき説明する。
【００１３】
例えば、図８に示す従来の定電流回路を用いて３色のＬＥＤを駆動する場合には、１つの基準電流発生部（図８の左側の定電流源とトランジスタＱ３からなる部分）に対して、３つの駆動部（図８の右側の演算増幅器とトランジスタＱ１とトランジスタＱ２からなる部分）を並列に備える。３色の各ＬＥＤのカソード電極が、この３つの駆動部の出力電圧ＶＯＵＴに各別に接続され、３色の各ＬＥＤのアノード電極は所定の電源電圧に共通に接続される。このとき、ＬＥＤの発光する電圧（ＬＥＤ素子に印加される電圧）は、３色夫々に異なるため、結果として、３つの駆動部の出力電圧ＶＯＵＴは夫々異なってしまう。その場合に、各駆動部のトランジスタＱ２のトランジスタ特性が同じであっても、出力電圧ＶＯＵＴが高電圧になった場合には、トランジスタＱ２において基板電流が流れ出す。３色のＬＥＤの中で、何れかの出力電圧ＶＯＵＴが高電圧となる場合があると、出力電流ＩＯＵＴ（ＬＥＤに流れる電流）が本来の電流値（一定値）より増加する。
【００１４】
特定の色のＬＥＤに流れる電流値が増加すると、当該ＬＥＤの発光輝度が増加し、人間の目視において色調の差異が目立ってしまう状況が発生する。仮に電流値が変化しても、数％程度では人間の目には殆ど差異は認められず、実用上問題はないが、２０％程度以上の変化になると、人間の目にも差異が認められるという問題が生じる。
【００１５】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、出力電圧がトランジスタの最大定格に至るまで一定の電流が出力される定電流回路を提供する点にある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る定電流回路は、ゲートに制御電圧が印加され、ソースが定電圧源または接地電位に接続され、ゲートとソース間の電位差によってドレイン電流が制御されるｎチャンネルＭＩＳＦＥＴからなる第１トランジスタと、ソースが前記第１トランジスタのドレインに接続され、ゲートに一定電圧が印加され、ドレインが出力となるｎチャンネルＭＩＳＦＥＴからなる第２トランジスタを備えてなる定電流回路であって、Ｎ型ウェル領域内に形成されたＰ型ウェル領域に前記第２トランジスタを形成して、前記第２トランジスタのソースと前記Ｐ型ウェル領域とを同電位となるように接続し、前記Ｎ型ウェル領域を前記第２トランジスタのソース電位より高電位にバイアスして、前記Ｐ型ウェル領域を前記Ｎ型ウェル領域が形成された基板から電気的に分離していることを第１の特徴とする。
【００１７】
更に、本発明に係る定電流回路は、上記第１の特徴に加えて、ゲートとドレインが前記第１トランジスタのゲートに接続され、ソースが前記第１トランジスタのソースと同電位に接続されたｎチャンネルＭＩＳＦＥＴからなる第３トランジスタを備え、前記第１トランジスタと前記第３トランジスタが対になってカレントミラー回路を構成し、前記第３トランジスタのゲートとドレインに定電流を供給することにより、前記第１トランジスタに定電流を流すことを第２の特徴とする。
【００１８】
更に、本発明に係る定電流回路は、上記第２の特徴に加えて、非反転入力端子が前記第３トランジスタのゲートとドレインに接続され、反転入力端子が前記第２トランジスタのソースに接続され、出力端子が前記第２トランジスタのゲートに接続された演算増幅器を備えていることを第３の特徴とする。
【００１９】
上記何れかの特徴を備えた定電流回路によれば、第２トランジスタのバックゲートがソース電位と同電位のＰ型ウェル領域となるため、第２トランジスタのドレイン電圧となる出力電圧がトランジスタの最大定格内で高電圧になっても、ドレインからバックゲートのＰ型ウェル領域に流れる基板電流は、ドレインからソースに流れるドレイン−ソース電流と合流して第１トランジスタのドレインに流れる。この結果、出力電圧が上昇して基板電流が増加しても、第２トランジスタを流れる出力電流は、第１トランジスタを流れる出力電流と等しくなるため、第１トランジスタを流れる出力電流を定電流化することで、基板電流の増加に関係なく安定した定電流回路が実現できる。
【００２０】
従って、上記第１の特徴の定電流回路によれば、第１トランジスタのゲートに印加される制御電圧で制御されるドレイン電流に等しい出力電流の定電流回路が実現できる。
【００２１】
また、上記第２の特徴の定電流回路によれば、第１トランジスタのゲート電圧が、第３トランジスタに流れる定電流をカレントミラーした電流が第１トランジスタに流れるように制御されるので、当該カレントミラー電流に等しい出力電流の定電流回路が実現できる。
【００２２】
更に、上記第３の特徴の定電流回路によれば、演算増幅器が第１トランジスタと第３トランジスタの各ドレイン間の電位差が大きくなるのを抑制し、両ドレイン電圧が一致するように第２トランジスタのゲート電圧を一定電圧に制御するので、より安定して定電流動作する定電流回路が実現できる。
【００２３】
従って、上記何れかの特徴を備えた定電流回路を、例えば、ＬＥＤ駆動用のドライバ回路に応用した場合、従来の定電流回路で問題となる第２トランジスタの基板電流の増加に起因するＬＥＤの発光輝度の変動を抑制でき、安定した色再現が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る定電流回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。尚、従来の定電流回路の回路構成を説明した図６乃至図８と同じ構成要素については同じ符号を付して説明する。
【００２５】
〈第１実施形態〉
図１に、本発明回路の基本的な回路構成を示す。本発明回路の基本的な回路構成は、出力端子から定電流を引き込む定電流回路の電流駆動部を提供し、図１に示すように、ｎチャンネルＭＩＳＦＥＴからなる第１トランジスタＱ１と第２トランジスタＱ２を直列に接続したカスコード回路により構成される。第１トランジスタＱ１は、ソースが接地され、ゲートに定電圧の制御電圧Ｖ１が印加され、ドレインが第２トランジスタＱ２のソースに接続されている。また、第２トランジスタＱ２は、ゲートに一定電圧Ｖ２が印加され、ドレインが出力電流を引き込む出力端子となっている。
【００２６】
また、出力端子側の第２トランジスタＱ２のバックゲートは、第２トランジスタＱ２のソース電位と同電位にバイアスされている。第２トランジスタＱ２の素子構造は、図４に示すような断面構造を有する。図４に示すように、第２トランジスタＱ２はＮ型ウェル領域２内に形成されたＰ型ウェル領域３に形成されている。つまり、第２トランジスタＱ２のソース及びドレインとなるＮ＋拡散領域４，５は、Ｐ型ウェル領域３内に形成されている。また、Ｐ型ウェル領域３のウェル電位を供給するためのＰ＋拡散領域６とソースとなるＮ＋拡散領域４が電気的に接続され、第２トランジスタＱ２のソース電位とバックゲート電位は同電位となっている。内側にＰ型ウェル領域３を備えるＮ型ウェル領域２は、基板１上に形成され、第２トランジスタＱ２のソース電位より高電位にバイアスされている。尚、Ｎ型ウェル領域２の第２トランジスタＱ２のドレイン電位（出力電圧ＶＯＵＴ）以上であるのが、寄生バイポーラ動作の誘発を防止する上でより好ましい。
【００２７】
以上の回路構成において、第１トランジスタＱ１のゲートに定電圧の制御電圧Ｖ１が印加されてドレイン−ソース間に定電流Ｉ２が流れる。また、第２トランジスタＱ２はゲート接地になっており、ソースから第１トランジスタＱ１のドレインに流れる電流Ｉ２と同じ電流をドレイン（出力端子）から引き抜く。ここで、図４に示すように、第２トランジスタＱ２において、ドレインからソースに流れずバックゲートのＰ型ウェル領域３に流れたウェル電流Ｉｗ（基板電流）は、その周囲のＮ型ウェル領域２によって基板１と電気的に遮断されるため、Ｐ＋拡散領域６を通してソース電流Ｉｓと合流するため、第２トランジスタＱ２のドレイン電流ＩＯＵＴはソース電流Ｉｓとウェル電流Ｉｗの和と一致し、ドレイン電圧ＶＯＵＴに関係なく、出力電流ＩＯＵＴは、第１トランジスタＱ１のドレイン電流（定電流Ｉ２）と等しくなり、定電流が流れる。図５に、本発明回路における出力電流ＩＯＵＴと出力電圧ＶＯＵＴの電流−電圧特性を模式的に示す。図５に示すように、出力電圧ＶＯＵＴの上昇に拘わらず、一定の出力電流ＩＯＵＴとなる。
【００２８】
〈第２実施形態〉
次に、本発明回路の第２実施形態について説明する。図２に示すように、第２実施形態の本発明回路は、第１実施形態において示した本発明回路の基本的な回路構成の電流駆動部７に対して、電流駆動部７の駆動電流の基準となる基準電流を発生して電流駆動部７を制御する基準電流発生部８を追加した回路構成となっている。
【００２９】
基準電流発生部８は、ゲートとドレインが定電流源９と電流駆動部７の第１トランジスタＱ１のゲートに接続され、ソースが接地電位に接続された第３トランジスタＱ３を備え、第１トランジスタＱ１と第３トランジスタＱ３が対になってカレントミラー回路を構成している。電流駆動部７の回路構成は、第１実施形態で説明した回路構成と同じであり、第２トランジスタＱ２のバックゲートは、第２トランジスタＱ２のソース電位と同電位にバイアスされている。電流駆動部７の回路構成の重複する説明は省略する。
【００３０】
以上の回路構成により、第２実施形態の本発明回路は、定電流源９から第３トランジスタＱ３に供給される定電流Ｉ１によって、第１トランジスタＱ１のゲート電圧Ｖ１が制御され、定電流Ｉ１と第１トランジスタＱ１を流れるドレイン電流Ｉ２が略等しくなり、更に、第２トランジスタＱ２のウェル電流（基板電流）Ｉｗとソース電流Ｉｓが合流して第１トランジスタＱ１のドレインに流れるため、出力電圧ＶＯＵＴが高くなっても出力電流ＩＯＵＴは一定電流Ｉ１を維持できる。
【００３１】
〈第３実施形態〉
次に、本発明回路の第３実施形態について説明する。図３に示すように、第３実施形態の本発明回路は、第１実施形態において示した本発明回路の基本的な回路構成の電流駆動部７に対して、電流駆動部７の駆動電流の基準となる基準電流を発生して電流駆動部７を制御する基準電流発生部８と、演算増幅器１０を追加した回路構成となっている。
【００３２】
演算増幅器１０は、反転入力端子に、第１トランジスタＱ１のドレインと第２トランジスタＱ２のソースの接続点が接続され、非反転入力端子に、定電流源９と第３トランジスタＱ３のドレイン及びゲートと第１トランジスタＱ１のゲートとの接続点が接続され、出力端子に、第２トランジスタＱ２のゲートが接続されている。電流駆動部７の回路構成は、第１実施形態で説明した回路構成と同じであり、第２トランジスタＱ２のバックゲートは、第２トランジスタＱ２のソース電位と同電位にバイアスされている。電流駆動部７の回路構成の重複する説明は省略する。基準電流発生部８は、第２実施形態の本発明回路の基準電流発生部８と全く同じ回路構成であり、重複する説明は省略する。
【００３３】
以上の回路構成により、第３実施形態の本発明回路では、演算増幅器１０が、第１トランジスタＱ１のドレイン電圧と第３トランジスタＱ３のドレイン電圧が常に一致するように、第２トランジスタＱ２のゲート電圧Ｖ２を制御するため、第２実施形態の回路構成より更に精度良く、定電流Ｉ１と第２トランジスタＱ２を流れる出力電流ＩＯＵＴが等しくなって、出力電圧ＶＯＵＴが高くなっても出力電流ＩＯＵＴは一定電流を維持する。
【００３４】
〈別実施形態〉
以下に、本発明回路の別実施形態について説明する。
【００３５】
〈１〉上記各実施形態では、電流駆動部７の第１トランジスタＱ１のソースは接地電位に接続される場合を想定したが、第１トランジスタＱ１のソースは、定電圧源の出力に接続される形態であってもよい。
【００３６】
〈２〉上記第２及び第３実施形態では、電流駆動部７の駆動電流の基準となる基準電流を発生して電流駆動部７を制御する基準電流発生部８を追加したが、基準電流発生部８の回路構成は、当該実施形態の回路構成に限定されるものではない。
【産業上の利用可能性】
【００３７】
本発明に係る定電流回路は、カスコード回路を用いたＭＩＳＦＥＴで電流駆動部が構成される定電流回路に利用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る定電流回路の第１実施形態における基本的な回路構成を示す回路図
【図２】本発明に係る定電流回路の第２実施形態における回路構成を示す回路図
【図３】本発明に係る定電流回路の第３実施形態における回路構成を示す回路図
【図４】本発明に係る定電流回路の第２トランジスタの素子断面構造を模式的に示す素子断面図
【図５】本発明に係る定電流回路における出力電流ＩＯＵＴと出力電圧ＶＯＵＴの電流−電圧特性を模式的に示す特性図
【図６】第１の従来構造の定電流回路の回路構成を示す回路図
【図７】第２の従来構造の定電流回路の回路構成を示す回路図
【図８】第３の従来構造の定電流回路の回路構成を示す回路図
【図９】図６乃至図８に示す従来の定電流回路の出力端子に接続するトランジスタの素子断面構造を模式的に示す素子断面図
【図１０】従来の定電流回路における出力電流ＩＯＵＴと出力電圧ＶＯＵＴの電流−電圧特性を模式的に示す特性図
【図１１】従来の定電流回路における出力電流ＩＯＵＴと出力電圧ＶＯＵＴの電流−電圧特性のシミュレーション結果の一例を示す特性図
【符号の説明】
【００３９】
１：        Ｐ型基板
２：        Ｎ型ウェル領域
３：        Ｐ型ウェル領域
４：        Ｎ＋拡散領域（第２トランジスタのソース）
５：        Ｎ＋拡散領域（第２トランジスタのドレイン）
６：        Ｐ＋拡散領域
７：        電流駆動部
８：        基準電流発生部
９：        定電流源
１０：      演算増幅器
Ｉ１：      定電流源から供給される定電流
Ｉ２：      第１トランジスタを流れるドレイン電流
Ｉｃｈ：    チャンネル電流
Ｉｄ：      ドレイン電流
ＩＯＵＴ：  出力電流
Ｉｓ：      第２トランジスタのソース電流
Ｉｓｕｂ：  基板電流
Ｉｗ：      第２トランジスタのウェル電流
Ｑ１：      第１トランジスタ
Ｑ２：      第２トランジスタ
Ｑ３：      第３トランジスタ
Ｖ１：      第１トランジスタのゲート電圧（制御電圧）
Ｖ２：      第２トランジスタのゲート電圧（一定電圧）
ＶＯＵＴ：  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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