(57)【要約】【課題】オフセット電圧の分布を改善した半導体集積回路装置およびそれを実現するトリミング方法を提供する。【解決手段】半導体集積回路装置は、２つのビット線と、入力ノードＩＮ１，ＩＮ２と、ビット線または入力ノードに入力される入力信号の差に応じた増幅信号を伝達するセンスノードＳ，ＳＢと、増幅信号を出力する出力ノードＯＵＴＢと、センスノードに流れる電流量を調節する電流調節ゲートＴＧ１、ＴＧ２と、電流調節ゲートを制御するラッチ回路ＬＣ１，ＬＣ２と、電源電圧および比較電圧（Ｖｄｄ−Ｖｏｆｆ）を伝達する信号線ＳＬ１、ＳＬ２と、入力ノードと信号線との間に設けられたスイッチング素子ＳＷ１、ＳＷ２とを備え、電源電圧および比較電圧を入力ノードへ印加したときに増幅信号が閾値電圧に応じた信号の反転信号である場合に、ラッチ回路が電流調節ゲートを切り替える。【選択図】図１
2007280537.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続され対をなす２つのビット線と、
対をなす２つの入力ノードと、
前記２つの入力ノードに入力される信号差あるいは前記２つのビット線の信号差に応じた増幅信号を伝達する２つのセンスノードと、
前記２つのセンスノードのいずれか一方から前記増幅信号を出力する出力ノードと、
前記２つのセンスノードのそれぞれに流れる電流量を調節する少なくとも１つの電流調節ゲートと、
前記電流調節ゲートを制御する少なくとも１つのラッチ回路と、
電源電圧および該電源電圧から所定の閾値電圧を絶対値的に減じた比較電圧のそれぞれを、前記２つの入力ノードを介して伝達する２つの信号線と、
前記２つの入力ノードと前記２つの信号線との間に設けられた２つのスイッチング素子とを備え、
前記電源電圧および前記比較電圧を前記２つの入力ノードへ印加したときに前記増幅信号が前記閾値電圧に応じた信号の反転信号である場合に、前記ラッチ回路が前記電流調節ゲートを切り替える半導体集積回路装置。
【請求項２】
前記電流調節ゲートは、前記２つのセンスノードのそれぞれに対応して２つ設けられており、
前記ラッチ回路は、前記２つの電流調節ゲートのそれぞれに対応して２つ設けられており、
前記電源電圧および前記比較電圧を前記２つの入力ノードまたは前記２つのセンスノードへ印加したときに前記増幅信号が前記閾値電圧に応じた信号の反転信号である場合に、前記２つのラッチ回路のいずれか一方がそれに対応する前記電流調節ゲートを切り替えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記電流調節ゲートは、前記２つのセンスノードのうち該出力ノードが設けられていないセンスノードに設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
メモリセルに接続され対をなす２つのビット線と、対をなす２つの入力ノードと、前記２つの入力ノードに入力される信号差あるいは前記２つのビット線の信号差に応じた増幅信号を伝達する２つのセンスノードと、前記２つのセンスノードのいずれか一方から前記増幅信号を出力する出力ノードと、前記２つのセンスノードのそれぞれに流れる電流量を調節する少なくとも１つの電流調節ゲートと、前記電流調節ゲートを制御する少なくとも１つのラッチ回路と、電源電圧および該電源電圧から所定の閾値電圧を絶対値的に引いた比較電圧のそれぞれを、前記２つの入力ノードを介して伝達する２つの信号線と、前記２つの入力ノードまたは前記２つのセンスノードと前記２つの信号線との間に設けられた２つのスイッチング素子とを備えた半導体集積回路装置のトリミング方法であって、
前記電源電圧および前記比較電圧を前記２つの入力ノードへ印加し、
前記増幅信号が前記閾値電圧に応じた信号の反転信号である場合に、前記ラッチ回路が前記電流調節ゲートを切り替えることを具備した半導体集積回路装置のトリミング方法。
【請求項５】
前記電流調節ゲートは、前記２つのセンスノードのうち該出力ノードが設けられていないセンスノードに設けられていることを特徴とする請求項４に記載の半導体集積回路装置のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置のトリミング方法に係り、例えば、トリミング機能付きセンスアンプを備えた半導体集積回路装置およびそのトリミング方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）等に代表される半導体記憶装置では、メモリセルのデータによってビット線対に生じる電位差をセンスアンプで増幅し、この電位差をデータとして出力する。一般に、センスアンプは、低電力消費特性などを考慮して、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）で構成されている。ＭＯＳＦＥＴで構成されたセンスアンプはオフセット電圧を有する。オフセット電圧は、センスアンプが正しいデータを出力するために必要とされるビット線対の最小電位差である。メモリセルのデータを正しく出力するためには、センスアンプは、ビット線対の電位差（信号差）がオフセット電圧以上に増大するまで、その電位差の増幅動作を待機する必要がある。そのため、オフセット電圧が大きいと、センスアンプの作動速度が低下し、半導体記憶装置の読出し動作が遅くなる。半導体記憶装置の動作速度は、このようにメモリセルの作動速度だけでなく、センスアンプの作動速度にも依存する。
【０００３】
これに対処するために、センスアンプのオフセット電圧をトリミングする手法が考えられている。従来のセンスアンプは、ビット線対またはセンスノード対に対応する２つの電流経路と電源との間にそれぞれ設けられた２つのトリミングトランジスタと、これらのトリミングトランジスタをオン／オフさせる２つのラッチ回路とを有していた。ラッチ回路は、オフセット電圧のばらつきを小さくするために、２つのトリミングトランジスタの一方をオンにし、他方をオフにすることによって、２つの電流経路に流れる電流量を調節する。このオフセット電圧のトリミング量は、トリミングトランジスタのサイズ（Ｗ／Ｌ）、即ち、電流駆動能力によって決定される所定値である。
【０００４】
しかし、このようなトリミング手法は、図５に示すようにオフセット電圧のばらつきが低下するものの、期待値（オフセット電圧＝０）付近にあるセンスアンプもトリミングされるため、オフセット電圧の分布の端に存在するセンスアンプが多くなる。さらに、トリミングトランジスタにもばらつきがあるため、オフセット電圧の分布の端で裾を引くように分布が広がってしまう。
【０００５】
また、従来の半導体記憶装置では、センスアンプの対象性を維持するために、トリミングトランジスタ、ラッチ回路、バッファ回路等を２つのセンスノードのそれぞれに対して設ける必要があるので、半導体記憶装置全体のサイズが大きくなるという問題もあった。
【特許文献１】特開２００２−８３４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
オフセット電圧の分布を改善した半導体集積回路装置およびそれを実現するトリミング方法、あるいは、従来よりもサイズの小さい半導体集積回路装置およびそれを実現するトリミング方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体集積回路装置は、メモリセルに接続され対をなす２つのビット線と、対をなす２つの入力ノードと、前記２つの入力ノードに入力される信号差あるいは前記２つのビット線の信号差に応じた増幅信号を伝達する２つのセンスノードと、前記２つのセンスノードのいずれか一方から前記増幅信号を出力する出力ノードと、前記２つのセンスノードのそれぞれに流れる電流量を調節する少なくとも１つの電流調節ゲートと、前記電流調節ゲートを制御する少なくとも１つのラッチ回路と、電源電圧および該電源電圧から所定の閾値電圧を絶対値的に減じた比較電圧のそれぞれを、前記２つの入力ノードを介して伝達する２つの信号線と、前記２つの入力ノードと前記２つの信号線との間に設けられた２つのスイッチング素子とを備え、
前記電源電圧および前記比較電圧を前記２つの入力ノードへ印加したときに前記増幅信号が前記閾値電圧に応じた信号の反転信号である場合に、前記ラッチ回路が前記電流調節ゲートを切り替える。
【０００８】
本発明に係る実施形態に従った半導体集積回路装置のトリミング方法は、メモリセルに接続され対をなす２つのビット線と、対をなす２つの入力ノードと、前記２つの入力ノードに入力される信号差あるいは前記２つのビット線の信号差に応じた増幅信号を伝達する２つのセンスノードと、前記２つのセンスノードのいずれか一方から前記増幅信号を出力する出力ノードと、前記２つのセンスノードのそれぞれに流れる電流量を調節する少なくとも１つの電流調節ゲートと、前記電流調節ゲートを制御する少なくとも１つのラッチ回路と、電源電圧および該電源電圧から所定の閾値電圧を絶対値的に引いた比較電圧のそれぞれを、前記２つの入力ノードを介して伝達する２つの信号線と、前記２つの入力ノードまたは前記２つのセンスノードと前記２つの信号線との間に設けられた２つのスイッチング素子とを備えた半導体集積回路装置のトリミング方法であって、
前記電源電圧および前記比較電圧を前記２つの入力ノードへ印加し、前記増幅信号が前記閾値電圧に応じた信号の反転信号である場合に、前記ラッチ回路が前記電流調節ゲートを切り替えることを具備する。
【発明の効果】
【０００９】
本発明による半導体集積回路装置およびそのトリミング方法は、オフセット電圧の分布を改善することができる。本発明による半導体集積回路装置は従来よりもサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、半導体集積回路装置の一例としてＳＲＡＭの内部に設けられるセンスアンプおよびその周辺部について説明する。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったセンスアンプＳＡおよびその周辺部を示す概略図である。図１において、センスアンプＳＡは２つ示されているが、実際には、多数のセンスアンプＳＡが設けられていていてもよい。
【００１２】
センスアンプＳＡは、対をなす２つの入力ノードＩＮ１およびＩＮ２を備えている。入力ノードＩＮ１およびＩＮ２のそれぞれに対応して信号線ＳＬ１およびＳＬ２が設けられている。スイッチング素子ＳＷ１が信号線ＳＬ１と入力ノードＩＮ１との間に接続されており、スイッチング素子ＳＷ２が信号線ＳＬ２と入力ノードＩＮ２との間に接続されている。スイッチング素子ＳＷ１、ＳＷ２は、例えば、ＭＯＳＦＥＴでよい。
【００１３】
信号線ＳＬ１、ＳＬ２の一方は、ＳＲＡＭ内部で使用されるために生成された電源電圧Ｖｄｄを伝達し、他方の信号線は、電源電圧Ｖｄｄから所定電圧Ｖｏｆｆを減じた比較電圧（Ｖｄｄ−Ｖｏｆｆ）を伝達する。電圧Ｖｏｆｆは、センスアンプＳＡのオフセット電圧に基づいてトリミング対象となるセンスアンプＳＡを決定するために予め設定された閾値電圧である。
【００１４】
図２は、センスアンプＳＡの内部構成を示す回路図である。センスアンプＳＡは、入力ノードＩＮ１およびＩＮ２に入力される入力信号の差に基づいた増幅信号を伝達する２つのセンスノードＳおよびＳＢと、センスノードＳＢから増幅信号を出力する出力ノードＯＵＴＢと、２つのセンスノードＳおよびＳＢのそれぞれに流れる電流量を調節する２つの電流調節ゲートとしてのトランスファゲートＴＧ１、ＴＧ２と、トランスファゲートＴＧ１、ＴＧ２をオン／オフ制御する２つのラッチ回路ＬＣ１、ＬＣ２とを備えている。
【００１５】
入力ノードＩＮ１およびＩＮ２は、本実施形態においてセンスノードＳおよびＳＢに接続されているが、ビット線ＢＬおよびＢＬＢを経由してセンスノードＳおよびＳＢに接続されていてもよい。
【００１６】
センスアンプＳＡは、センスノードＳにおいて直列に接続されたＰＭＯＳトランジスタＱ１、Ｑ２、および、センスノードＳＢにおいて直列に接続されたＮＭＯＳトランジスタＱ３、Ｑ４を含むフリップフロップＦＦをさらに備えている。トランジスタＱ１、Ｑ２のドレインは、電源電圧Ｖｄｄに接続されている。トランジスタＱ３、Ｑ４の各ソースは、それぞれトランスファゲートＴＧ１、ＴＧ２およびＮＭＯＳトランジスタＱ５を介してグランドに接続されている。トランジスタＱ５は、トランジスタＱ３、Ｑ４の各ソースをグランドに接続することによってセンスアンプＳＡの動作を開始させる。
【００１７】
トランスファゲートＴＧ１、ＴＧ２は、複数のＮＭＯＳトランジスタを並列接続したゲートである。トランスファゲートＴＧ１の一方のゲートはラッチ回路ＬＣ１の一端のノードＮＬ１に接続され、かつ、ＮＭＯＳトランジスタＱ６、Ｑ７を介してグランドに接続されている。トランスファゲートＴＧ１の他方のゲートは、電源電圧Ｖｄｄに接続されている。トランスファゲートＴＧ２の一方のゲートは、ラッチ回路ＬＣ２の一端のノードＮＬ２に接続され、かつ、ＮＭＯＳトランジスタＱ８、Ｑ９を介してグランドに接続されている。トランスファゲートＴＧ２の他方のゲートは、電源電圧Ｖｄｄに接続されている。ラッチ回路ＬＣ１の他端はＮＭＯＳトランジスタＱ１０を介してグランドに接続され、ラッチ回路ＬＣ２の他端はＮＭＯＳトランジスタＱ１１を介してグランドに接続されている。
【００１８】
センスノードＳ、ＳＢは、それぞれダミーバッファＤＢＦＦおよびバッファＢＦＦを介してトランジスタＱ７、Ｑ９の各ゲートへ接続されている。センスノードＳ、ＳＢは、それぞれカラムスイッチング素子としてのＰＭＯＳトランジスタＱ１２、Ｑ１３を介してビット線ＢＬ、ＢＬＢへ接続されている。センスノードＳ、ＳＢは、ショートトランジスタとしてのＰＭＯＳトランジスタＱ１４を介して互いに接続されている。さらに、センスノードＳ、ＳＢは、それぞれプリチャージトランジスタとしてのＰＭＯＳトランジスタＱ１５、Ｑ１６を介して電源電圧Ｖｄｄに接続されている。
【００１９】
フリップフロップＦＦを構成するトランジスタＱ１、Ｑ３の各ゲートはセンスノードＳＢに共通に接続され、トランジスタＱ２、Ｑ４の各ゲートはセンスノードＳに共通に接続されている。即ち、トランジスタＱ１、Ｑ３の各ゲートとトランジスタＱ２、Ｑ４の各ゲートとはクロス結合されている。
【００２０】
トランジスタＱ５は、センスアンプＳＡの動作時に駆動されるセンスアンプ許可信号ＳＡＥによって制御される。トランジスタＱ６はセンスアンプＳＡのオフセット電圧の測定および補正時に駆動される測定・駆動信号ＬＥＦＴによって制御され、トランジスタＱ８はセンスアンプＳＡのオフセット電圧の測定および補正時に駆動される測定・駆動信号ＲＩＧＨＴによって制御される。
【００２１】
トランジスタＱ１２、Ｑ１３は、メモリセル（図示せず）のデータの読出し時に駆動されるカラムスイッチング信号ＣＳＷＢによって制御されている。トランジスタＱ１４〜Ｑ１６は、プリチャージ時に駆動されるプリチャージ信号ＰＲＣＨＧＨによって制御される。
【００２２】
図３および図４を参照して、本実施形態による半導体記憶装置の動作を説明する。図３は、センスアンプＳＡおよびその周辺部の動作を示すタイミング図である。オフセット電圧に対するトリミング情報は、ＳＲＡＭの通常動作の前（〜ｔ１）にリセットされ、オフセット電圧の測定と同時期（ｔ１〜ｔ２）にラッチされる。図４は、トリミング前のオフセット電圧の分布ＤＢおよびトリミング後のオフセット電圧の分布ＤＡを示すグラフである。縦軸は、センスアンプＳＡの個数を示し、横軸は標準偏差σおよびオフセット電圧を示す。オフセット電圧の発生原因は、センスアンプを構成するトランジスタの閾値電圧のばらつき、センスアンプ内の配線抵抗のばらつき、センスアンプを構成する素子や配線の寄生容量のばらつき、センスアンプのレイアウトの非対称性等である。
【００２３】
まず、図３に示すように、トリミングデータのリセットを行う（〜ｔ１）。トリミングデータのリセット動作は、リセット信号ＲＥＳＥＴをＨＩＧＨに活性化させることによって、ラッチ回路ＬＣ１およびＬＣ２を初期状態にリセットする動作である。本実施形態では、このリセット動作によって、ラッチ回路ＬＣ１およびＬＣ２のノードＮＬ１およびＮＬ２はＨＩＧＨに活性化される。即ち、初期状態において、トランスファゲートＴＧ１およびＴＧ２はオン状態である。
【００２４】
尚、活性状態の信号とは素子を活性化させる信号である。従って、ＮＭＯＳトランジスタを駆動する場合、ＨＩＧＨ（高電位レベル）の信号が活性化信号であり、ＰＭＯＳトランジスタを駆動する場合、ＬＯＷ（低電位レベル）の信号が活性化信号である。不活性化信号は活性化信号の反転信号である。
【００２５】
リセット動作中、プリチャージ信号ＰＲＣＨＧＢがＬＯＷに活性化されているので、センスノードＳおよびＳＢは、互いに短絡され、かつ、ともに電源電圧Ｖｄｄにイコライジングされている。カラムスイッチング信号ＣＳＷＢはＨＩＧＨで不活性状態であるので、ビット線ＢＬおよびＢＬＢは、センスノードＳおよびＳＢから切断されている。センスアンプイネーブル信号ＳＡＥも不活性状態であるので、フリップフロップＦＦは動作していない状態である。さらに、図１に示すスイッチング素子ＳＷ１およびＳＥ２はオフ状態である。
【００２６】
次に、ｔ１〜ｔ２において、図４に示すトリミング前のセンスアンプＳＡのオフセット電圧を測定し、分布ＤＢの左側斜線部ＬＢにあるセンスアンプＳＡをトリミングする。以下、ｔ１〜ｔ２のトリミング動作を、左側分布のトリミングという。左側分布のトリミングでは、リセット信号ＲＥＳＥＴを不活性状態にし、ラッチ回路ＬＣ１およびＬＣ２をグランドから切断する。その後、信号ＬＥＦＴを活性にし、トランジスタＱ６をオンにする。このとき、トランジスタＱ７はオフ状態であるので、ラッチ回路ＬＣ１は、初期状態を維持する。尚、図４の分布ＤＢのσ＝０よりも左側にあるセンスアンプＳＡは、入力ノードＩＮ１およびＩＮ２に同電圧を印加したときに、センスノードＳがＳＢよりも高電位にラッチされる傾向を有するものとする。分布ＤＢのσ＝０よりも右側にあるセンスアンプＳＡは、入力ノードＩＮ１およびＩＮ２に同電圧を印加したときに、センスノードＳがＳＢよりも低電位にラッチされる傾向を有するものとする。
【００２７】
ｔ１ａにおいて、信号ＰＲＥＣＨＧＢが不活性になることによって、センスノードＳおよびＳＢのプリチャージが終了し、かつ、センスノードＳとＳＢとが電気的に分離される。これと同時に、スイッチング素子ＳＷ１およびＳＷ２がオン状態になる。入力ノードＩＮ１およびＩＮ２は、図１に示す信号線ＳＬ１およびＳＬ２にそれぞれ接続され、それにより電源電圧Ｖｄｄおよび比較電圧（Ｖｄｄ−Ｖｏｆｆ）が入力ノードＩＮ１およびＩＮ２にそれぞれ伝達される。
【００２８】
ｔ１ｂにおいて、信号ＣＳＷＢをＨＩＧＨに不活性化し、スイッチング素子ＳＷ１およびＳＷ２をオフにする。その後、センスアンプイネーブル信号ＳＡＥを活性化することによって、フリップフロップＦＦがセンスノードＳおよびＳＢの信号を増幅する。ｔ１ａにおいて入力ノードＩＮ１の各電位はＩＮ２の電位よりもＶｏｆｆだけ高いので、センスアンプＳＡのオフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅する。従って、出力ＯＵＴＢは、２つの入力ノードの電位差（Ｖｏｆｆ）に応じた正しい信号ＬＯＷ（データ“０”）を出力する。即ち、フリップフロップＦＦは、センスノードＳの電位がセンスノードＳＢの電位よりも大きいという関係を維持しつつ、これらの電位を増幅する。このとき、トランジスタＱ７はオフ状態を維持するので、ラッチ回路ＬＣ１のノードＮＬ１の状態は図３のＮＬ１ａで示すように初期状態から変わらない。即ち、オフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さいセンスアンプＳＡは、トリミングされない。
【００２９】
一方、センスアンプＳＡのオフセット電圧が閾値電圧Ｖｏｆｆよりも絶対値として大きい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅しない場合がある。例えば、オフセット電圧がセンスノードＳの電位を閾値電圧Ｖｏｆｆよりも大きく低下させる場合、センスノードＳとＳＢの電位関係が逆転するため、フリップフロップＦＦは、センスノードＳおよびＳＢの各電位を誤って増幅してしまう。この場合、センスノードＳの電位はＨＩＧＨからＬＯＷに変化するので、トランジスタＱ７はオンなり、ラッチ回路ＬＣ１のノードＮＬ１の状態は図３のＮＬ１ｂで示すように初期状態から切り替わる。これにより、トランスファゲートＴＧ１の一方のゲートがＬＯＷになるので、トランスファゲートＴＧ１のサイズ（Ｗ／Ｌ）（電流駆動能力）が低下する。トランスファゲートＴＧ１のサイズ（Ｗ／Ｌ）（電流駆動能力）を低下させることは、センスノードＳの電位を上昇させるように作用する。即ち、このトリミングにより、出力ＯＵＴＢは、正しい信号ＬＯＷ（データ“０”）を出力することができる。このように、閾値電圧Ｖｏｆｆよりも絶対値として大きいオフセット電圧を有するセンスアンプＳＡはトリミングされる。この左側分布のトリミングによって、図４の左側斜線部ＬＢにあるセンスアンプＳＡが矢印ＡＲＬの方向へ補正される。ただし、左側分布のトリミングでは、右側斜線部ＲＢにあるセンスアンプＳＡを補正することはできない。
【００３０】
次に、ｔ２〜ｔ３において、図４の右側斜線部ＲＢにあるセンスアンプＳＡをトリミングする。以下、ｔ２〜ｔ３のトリミング動作を、右側分布のトリミングという。右側分布のトリミングでは、図１の信号線ＳＬ１、ＳＬ２の電位関係が逆になる。即ち、信号線ＳＬ１が比較電圧（Ｖｄｄ−Ｖｏｆｆ）を伝達し、信号線ＳＬ２が電源電圧Ｖｄｄを伝達する。
【００３１】
ｔ２において信号ＲＩＧＨＴを活性にし、トランジスタＱ８をオンにする。このとき、トランジスタＱ９はオフ状態であるので、ラッチ回路ＬＣ２は初期状態を維持する。
【００３２】
ｔ２ａにおいて、信号ＰＲＥＣＨＧＢを不活性にすることによって、センスノードＳおよびＳＢのプリチャージが終了し、かつ、センスノードＳとＳＢとが電気的に分離される。これと同時に、スイッチング素子ＳＷ１およびＳＷ２がオン状態になる。入力ノードＩＮ１およびＩＮ２は、信号線ＳＬ１およびＳＬ２にそれぞれ接続され、それにより比較電圧（Ｖｄｄ−Ｖｏｆｆ）および電源電圧Ｖｄｄが入力ノードＩＮ１およびＩＮ２にそれぞれ伝達される。このとき入力ノードＩＮ１およびＩＮ２印加される電圧の関係は、左側分布のトリミング時のそれとは逆である。
【００３３】
ｔ２ｂにおいて、信号ＣＳＷＢをＨＩＧＨに不活性化し、スイッチング素子ＳＷ１およびＳＷ２をオフにする。その後、センスアンプイネーブル信号ＳＡＥを活性化することによって、フリップフロップＦＦがセンスノードＳおよびＳＢの信号を増幅する。このとき、センスアンプＳＡのオフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅する。従って、出力ＯＵＴＢは、２つの入力ノードの電位差（Ｖｏｆｆ）に応じた正しい信号ＨＩＧＨ（データ“１”）を出力する。トランジスタＱ９はオフ状態を維持するので、ラッチ回路ＬＣ２のノードＮＬ２の状態は図３のＮＬ２ａで示すように初期状態から変わらない。即ち、オフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さいセンスアンプＳＡは、トリミングされない。
【００３４】
一方、センスアンプＳＡのオフセット電圧が閾値電圧Ｖｏｆｆよりも絶対値として大きい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅しない場合がある。例えば、オフセット電圧がセンスノードＳＢの電位を閾値電圧Ｖｏｆｆよりも大きく低下させる場合、センスノードＳとＳＢとの電位関係が逆転するため、フリップフロップＦＦは、センスノードＳおよびＳＢの各電位を誤って増幅してしまう。この場合、センスノードＳＢの電位はＨＩＧＨからＬＯＷに変化するので、トランジスタＱ９はオンなり、ラッチ回路ＬＣ２のノードＮＬ２の状態は図３のＮＬ２ｂで示すように初期状態から切り替わる。これにより、トランスファゲートＴＧ２の一方のゲートがＬＯＷになるので、トランスファゲートＴＧ２のサイズ（Ｗ／Ｌ）（電流駆動能力）が低下する。トランスファゲートＴＧ２のサイズ（Ｗ／Ｌ）（電流駆動能力）を低下させることは、センスノードＳＢの電位を上昇させるように作用する。即ち、このトリミングにより、出力ＯＵＴＢは、正しい信号ＨＩＧＨ（データ“１”）を出力することができる。このように、オフセット電圧が閾値電圧Ｖｏｆｆよりも絶対値として大きいセンスアンプＳＡはトリミングされる。このトリミングによって、図４の右側斜線部ＲＢにあるセンスアンプＳＡが矢印ＡＲＲの方向へ補正される。
【００３５】
このように、本実施形態は、オフセット電圧が閾値電圧Ｖｏｆｆ以上であるセンスアンプＳＡのみを選択的にトリミングする。即ち、電圧Ｖｏｆｆは、センスアンプＳＡのオフセット電圧に基づいてトリミング対象となるセンスアンプＳＡを決定するための閾値電圧として用いられる。
【００３６】
トリミング量、即ち、トリミングによって補正される電圧は、トランスファゲートＴＧ１およびＴＧ２のそれぞれにおいて並列接続されたＮＭＯＳトランジスタのサイズ比（電流駆動能力比）によって決定され得る。トランスファゲートＴＧ１およびＴＧ２のサイズ比は任意に設定可能である。
【００３７】
ｔ３以降、半導体記憶装置は、通常動作を実行する。ｔ３以降において、ラッチ回路ＬＣ１およびＬＣ２がトリミング時の状態を保持するため、センスアンプＳＡは、オフセット電圧が補正された状態で動作することができる。このため、スイッチング素子ＳＷ１、ＳＷ２および信号線ＳＬ１、ＳＬ２は、トリミング時にのみ使用され、その後の通常動作では不要となる。
【００３８】
一具体例として、図４に示すように、オフセット電圧のばらつきの幅を±３σとし、その１／３、即ち、±σに該当する電圧を閾値電圧Ｖｏｆｆとする。±３σ（σは標準偏差である）に該当するオフセット電圧を±１００ｍＶとすると、閾値電圧Ｖｏｆｆは約３３ｍＶとなる。この場合、絶対値として３３ｍＶ以上のオフセット電圧を有するセンスアンプＳＡがトリミング対象となる。
【００３９】
左側分布のトリミングでは、斜線部ＬＢにある−１σ〜−３σの範囲にあるセンスアンプＳＡが矢印ＡＲＬで示す方向へ補正される。トリミング量を±２σ（±６６ｍＶ）とすると、左側分布のトリミングによって、左側斜線部ＬＢにあるセンスアンプＳＡは、破線で示した領域ＬＡへ補正される。右側分布のトリミングによって、右側斜線部ＲＢにあるセンスアンプＳＡは、破線で示した領域ＲＡへ補正される。その結果、オフセット電圧のばらつきは、ほぼ±σとなる。トリミング後の全体の分布ＤＡは、シミュレーション結果である。この具体例では、オフセット電圧のばらつきは、±３σから±σへ１／３に低下する。
【００４０】
本実施形態によれば、トリミング時に、信号線ＳＬ１、ＳＬ２がスイッチング素子ＳＷ１、ＳＷ２を介して電源電圧Ｖｄｄ、比較電圧（Ｖｄｄ−Ｖｏｆｆ）を入力ノードＩＮ１、ＩＮ２へ伝達する。これにより、絶対値として閾値電圧Ｖｏｆｆ以上のオフセット電圧を有するセンスアンプＳＡのみを選択的にトリミングすることができる。即ち、トリミングの不要なセンスアンプＳＡをトリミングすることなく、トリミングの必要なセンスアンプＳＡのみをトリミングすることができる。その結果、オフセット電圧のばらつきを従来よりも小さくすることができ、半導体記憶装置の動作の高速化を可能にする。
【００４１】
本実施形態によれば、従来のセンスアンプＳＡに、信号線ＳＬ１、ＳＬ２およびスイッチング素子ＳＷ１、ＳＷ２を追加するだけで実施可能である。よって、半導体記憶装置のサイズの増大を最小限に抑えつつ、オフセット電圧のばらつきを低下させることができる。
【００４２】
比較例として、図５に従来の１ビットトリミングを行ったときのシミュレーション結果を示す。１ビットトリミングでは、全てのセンスアンプＳＡを左右いずれかの方向へトリミングする。トリミング前のオフセット電圧の分布ＤＢは、トリミングによって分布ＤＡのようになる。この場合、オフセット電圧のばらつきは、１／２に低下するだけである。しかも、分布ＤＡの中心（σ＝０）にあるセンスアンプＳＡの個数が少なく、分布ＤＡの端（σ＝１．５〜２）にあるセンスアンプＳＡの個数が比較的多い。分布ＤＡの端にあるセンスアンプＳＡはトリミング後であっても多少ばらつくため、分布としては好ましくない。
【００４３】
本実施形態では、図４を参照して説明したように、オフセット電圧のばらつきを従来よりも低下させることができるとともに、分布ＤＡの中心（σ＝０）にあるセンスアンプＳＡの個数が比較的多いので、分布としても好ましいといえる。
【００４４】
左側分布のトリミングおよび右側分布のトリミングにおいて、図１の信号線ＳＬ１およびＳＬ２に印加される電源電圧Ｖｄｄと比較電圧（Ｖｄｄ−Ｖｏｆｆ）との関係はそれぞれ逆であってもよい。
【００４５】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったセンスアンプＳＡの内部構成を示す回路図である。第２の実施形態による半導体記憶装置は、図１に示す構成のセンスアンプＳＡとして図６に示す構成を適用することによって実現される。図６において、図２に示す構成要素と同じ構成要素には、同一の参照符号が付されている。
【００４６】
第２の実施形態は、第１の実施形態のトランスファゲートＴＧ１、ＴＧ２に代えて、電源電圧ＶｄｄとトランジスタＱ１との間にトランジスタＱ１５と並列に接続されたＰＭＯＳトランジスタＱ１７、および、電源電圧ＶｄｄとトランジスタＱ２との間にトランジスタＱ１６と並列に接続されたＰＭＯＳトランジスタＱ１８を備えている。第２の実施形態のその他の構成は、第１の実施形態の構成と同じでよい。
【００４７】
トランジスタＱ１７、Ｑ１８は、第１の実施形態のトランスファゲートＴＧ１、ＴＧ２と同様に電流調節ゲートとして機能する。第１の実施形態では、トランスファゲートＴＧ１、ＴＧ２はトランジスタＱ３、Ｑ４とトランジスタＱ５との間でセンスノードＳ、ＳＢに流れる電流量を調節したが、第２の実施形態では、トランジスタＱ１７およびＱ１８が電源電圧ＶｄｄとセンスノードＳ、ＳＢとの間で電流量を調節する。第２の実施形態による半導体記憶装置の他の動作は、第１の実施形態による半導体記憶装置の他の動作と同じである。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４８】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従ったセンスアンプＳＡの内部構成を示す回路図である。第３の実施形態による半導体記憶装置は、図１に示す構成のセンスアンプＳＡとして図７に示す構成を適用することによって実現される。図７において、図２に示す構成要素と同じ構成要素には、同一の参照符号が付されている。
【００４９】
第３の実施形態によるセンスアンプＳＡは、第１の実施形態のダミーバッファＤＢＦＦ、ラッチ回路ＬＣ１、トランスファゲートＴＧ１、ＴＧ２、トランジスタＱ６、Ｑ７、Ｑ１０を有さない。一方、このセンスアンプＳＡは、ＰＭＯＳトランジスタＱ２１〜Ｑ２３を備えている。
【００５０】
トランジスタＱ２１およびＱ２２は、電源電圧ＶｄｄとセンスノードＳとの間に直列に接続されている。トランジスタＱ２１のゲートは、トランジスタＱ１のゲートと共通である。トランジスタＱ２２のゲートは、ラッチ回路ＬＣ２のノードＮＬ２に接続されている。トランジスタＱ２０は、電源電圧ＶｄｄとトランジスタＱ２２との間に、トランジスタＱ２１に対して並列に接続されている。トランジスタＱ２０のゲートはプリチャージ信号ＰＲＥＣＨＧＢに接続されている。
【００５１】
トランジスタＱ２０は、プリチャージ時にトランジスタＱ２１とＱ２２との間のノードＮＮをＶｄｄにイコライジングするために設けられている。トランジスタＱ２１は、トランジスタＱ１と同様に動作する。トランジスタＱ２２は、ラッチ回路ＬＣ２が初期状態から切り替わることによってオン状態になり、センスノードＳに流れる電流量を調節する。即ち、トランジスタＱ２２は電流調節ゲートとして機能する。
【００５２】
通常、出力信号は、センスノードＳまたはＳＢのいずれか一方の信号を出力ノードから出力する。本実施形態では、出力信号は、センスノードＳＢからバッファＢＦＦを介して出力ノードＯＵＴＢから出力されている。従って、本来、センスノードＳの信号は使用されない。しかし、センスノードＳおよびＳＢに接続される素子の寄生容量をほぼ等しくしないとオフセット電圧が大きくなる。これに対処するためにセンスアンプＳＡは、ダミーバッファＤＢＦＦ等を設けることによってセンスノードについて対象に構成されていた。
【００５３】
第３の実施形態は、センスノードＳおよびＳＢについて寄生容量を等しくするために設けられていた素子（ダミーバッファＤＢＦＦ）を敢えて省略することによって、オフセット電圧を意図的に大きくする。これにより、分布の一方向のみにトリミングを実行すれば足りる。左側分布のトリミングまたは右側分布のトリミングのいずれか一方が不要となるため、その省略されるトリミングに用いられていた素子（ラッチ回路ＬＣ１、トランスファゲートＴＧ１、ＴＧ２、トランジスタＱ６、Ｑ７、Ｑ１０）も省略可能となる。
【００５４】
一方で、このセンスアンプＳＡには、ＰＭＯＳトランジスタＱ２１〜Ｑ２３が追加される。しかし、ダミーバッファＤＢＦＦ、ラッチ回路ＬＣ１、トランスファゲートＴＧ１、ＴＧ２、トランジスタＱ６、Ｑ７、Ｑ１０が省略されているので、全体として半導体記憶装置のサイズが小さくなる。
【００５５】
図８は、第３の実施形態による半導体記憶装置の動作を示すタイミング図である。第３の実施形態による半導体記憶装置の動作は、第１の実施形態による半導体記憶装置の動作と基本的に同様である。ただし、左側のラッチ回路ＬＣ１およびノードＮＬ１が無いので、図３示す信号のうち、信号ＬＥＦＴおよびＮＬ１の動作が必要ない。第３の実施形態では、図９の分布ＤＢで示すようにオフセット電圧を意図的に右方向へ大きくしているので、右側分布のトリミングのみを実行し、左側分布のトリミングは実行する必要が無いからである。即ち、第３の実施形態では、トリミング動作は１回で足りる。
【００５６】
図９は、第３の実施形態における、トリミング前のオフセット電圧の分布ＤＢおよびトリミング後のオフセット電圧の分布ＤＡを示すグラフである。縦軸は、センスアンプＳＡの個数を示し、横軸は標準偏差σおよびオフセット電圧を示す。図８および図９を参照して、第３の実施形態による半導体記憶装置の動作をより詳細に説明する。
【００５７】
センスノードＳＡがダミーバッファＤＢＦＦ、ラッチ回路ＬＣ１、トランスファゲートＴＧ１、ＴＧ２、トランジスタＱ６、Ｑ７、Ｑ１０を有しないので、オフセット電圧のトリミング前の分布ＤＢが大きく右側にずれている。
【００５８】
まず、図８に示すように、トリミングデータのリセットを行う（〜ｔ１）。トリミングデータのリセット動作は、図３に示すリセット動作と同様であるので、その説明を省略する。ただし、ラッチ回路ＬＣ１が設けられていないので、ラッチ回路ＬＣ２のノードＮＬ２のみが初期状態（ＨＩＧＨ）にリセットされる。初期状態において、トランジスタＱ２２はオフ状態である。
【００５９】
リセット動作中、プリチャージ信号ＰＲＣＨＧＢがＬＯＷに活性化されているので、センスノードＳ、ＳＢおよびノードＮＮは、ともに電源電圧Ｖｄｄにイコライジングされている。
【００６０】
次に、ｔ２〜ｔ３において、図９の右側斜線部ＲＢにあるセンスアンプＳＡをトリミングする。即ち、右側分布のトリミングを実行する。右側分布のトリミングでは、信号線ＳＬ１が比較電圧（Ｖｄｄ−Ｖｏｆｆ）を伝達し、信号線ＳＬ２が電源電圧Ｖｄｄを伝達する。
【００６１】
ｔ２において信号ＲＩＧＨＴを活性にし、トランジスタＱ８をオンにする。このとき、トランジスタＱ９はオフ状態であるので、ラッチ回路ＬＣ２は初期状態を維持している。
【００６２】
ｔ２ａにおいて、信号ＰＲＥＣＨＧＢを不活性にすることによって、センスノードＳ、ＳＢおよびノードＮＮのプリチャージが終了し、かつ、センスノードＳとＳＢとが電気的に分離される。これと同時に、スイッチング素子ＳＷ１およびＳＷ２がオン状態になる。比較電圧（Ｖｄｄ−Ｖｏｆｆ）および電源電圧Ｖｄｄが入力ノードＩＮ１およびＩＮ２にそれぞれ伝達される。
【００６３】
ｔ２ｂにおいて、信号ＣＳＷＢをＨＩＧＨに不活性化し、スイッチング素子ＳＷ１およびＳＷ２をオフにする。その後、センスアンプイネーブル信号ＳＡＥを活性化することによって、フリップフロップＦＦがセンスノードＳおよびＳＢの信号を増幅する。このとき、センスアンプＳＡのオフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅する。従って、出力ＯＵＴＢは、２つの入力ノードの電位差（Ｖｏｆｆ）に応じた正しい信号ＨＩＧＨ（データ“１”）を出力する。トランジスタＱ９はオフ状態を維持するので、ラッチ回路ＬＣ２のノードＮＬ２の状態は図８のＮＬ２ａで示すように初期状態から変わらない。即ち、オフセット電圧が電圧Ｖｏｆｆよりも絶対値として小さいセンスアンプＳＡは、トリミングされない。
【００６４】
一方、センスアンプＳＡのオフセット電圧が閾値電圧Ｖｏｆｆよりも絶対値として大きい場合には、フリップフロップＦＦはセンスノードＳおよびＳＢの信号を正常に増幅しない。この場合、センスノードＳＢの電位はＨＩＧＨからＬＯＷに変化するので、トランジスタＱ９はオンなり、ラッチ回路ＬＣ２のノードＮＬ２の状態は図８のＮＬ２ｂで示すように初期状態から切り替わる。これにより、トランスファゲートＴＧ２の一方のゲートがＬＯＷになるので、トランジスタＱ２２がオンになる。これにより、電源電圧ＶｄｄがトランジスタＱ２１、Ｑ２２を介してセンスノードＳに接続されるので、センスノードＳの電圧が上昇する。このように、オフセット電圧が閾値電圧Ｖｏｆｆよりも大きいセンスアンプＳＡはトリミングされる。このトリミングによって、図９の右側斜線部ＲＢにあるセンスアンプＳＡが矢印ＡＲＲの方向へ補正される。
【００６５】
トリミング量、即ち、トリミングによって補正される電圧は、トランジスタＱ２１およびＱ２２のサイズ比（電流駆動能力比）によって決定され得る。トランジスタＱ２１およびＱ２２のサイズ比は任意に設定可能である。
【００６６】
ｔ３以降、半導体記憶装置は、通常動作を実行する。ｔ３以降において、ラッチ回路ＬＣ２がトリミング時の状態を保持するため、センスアンプＳＡは、オフセット電圧が補正された状態で動作することができる。このため、スイッチング素子ＳＷ１、ＳＷ２および信号線ＳＬ１、ＳＬ２は、トリミング時にのみ使用され、その後の通常動作では不要となる。
【００６７】
以上の実施形態において、電源電圧Ｖｄｄおよび比較電圧（Ｖｄｄ−Ｖｏｆｆ）は、半導体記憶装置の外部から印加してもよい。また、電源電圧Ｖｄｄとして半導体記憶装置の内部で生成される電源電圧を用い、比較電圧（Ｖｄｄ−Ｖｏｆｆ）は、半導体記憶装置の内部に比較電圧発生回路を設けてもよい。しかし、比較電圧発生回路は、トリミングにおいて使用された後、通常動作では不要となる。従って、半導体記憶装置のサイズを小さくするために、比較電圧（Ｖｄｄ−Ｖｏｆｆ）は外部から供給されることが好ましい。
【００６８】
以上の実施形態において、出力ＯＵＴＢがＨＩＧＨのときにデータを“１”とし、ＬＯＷのときにデータを“０”としたが、ＨＩＧＨのときにデータを“０”とし、ＬＯＷのときにデータを“１”としてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る第１の実施形態に従ったセンスアンプＳＡおよびその周辺部を示す概略図。
【図２】センスアンプＳＡの内部構成を示す回路図。
【図３】センスアンプＳＡおよびその周辺部の動作を示すタイミング図。
【図４】トリミング前のオフセット電圧の分布ＤＢおよびトリミング後のオフセット電圧の分布ＤＡを示すグラフ。
【図５】従来の１ビットトリミングを行ったときのシミュレーション結果。
【図６】本発明に係る第２の実施形態に従ったセンスアンプＳＡの内部構成を示す回路図。
【図７】本発明に係る第３の実施形態に従ったセンスアンプＳＡの内部構成を示す回路図。
【図８】第３の実施形態による半導体記憶装置の動作を示すタイミング図。
【図９】第３の実施形態における、トリミング前のオフセット電圧の分布ＤＢおよびトリミング後のオフセット電圧の分布ＤＡを示すグラフ。
【符号の説明】
【００７０】
ＳＡ…センスアンプ
ＳＬ１、ＳＬ２…信号線
ＳＷ１、ＳＷ２…スイッチング素子
ＩＮ１、ＩＮ２…入力ノード
Ｓ、ＳＢ…センスノード
ＯＵＴＢ…出力ノード
ＴＧ１、ＴＧ２、Ｑ１７、Ｑ１８、Ｑ２１、Ｑ２２…電流調節ゲート
ＬＣ１、ＬＣ２…ラッチ回路
Ｖｄｄ…電源電圧
（Ｖｄｄ−Ｖｏｆｆ）…比較電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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