(57)【要約】【課題】  ノイズや静電気等による大電圧が印加された場合にも、破壊や特性変動を抑制することが可能な高耐圧トランジスタを備えた半導体装置とその製造方法を提供する。【解決手段】  高耐圧トランジスタは、ｐウェル３に形成されたｎ型のソース領域１０ａおよびドレイン領域１０ｂと、ドレイン領域１０ｂとの距離が所定以上となる位置に、ゲート絶縁膜６を介して形成されたゲート電極７と、ソース領域１０ａおよびドレイン領域１０ｂとゲート電極７の直下領域との間に形成されたＬＤＤ領域８ａ，８ｂと、ＬＤＤ領域８ａ，８ｂの表面とゲート電極７の側面とを覆って、ソース領域１０ａおよびドレイン領域１０ｂを露出させる第１絶縁膜（絶縁膜１２，サイドウォール９）を備える。ドレイン領域１０ｂの直下領域には、ｎ型不純物拡散領域であるパンチスルーストッパー領域１１を備える。【選択図】  図１
2007027622.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、オフセットゲート構造のＭＯＳ型トランジスタを備えた半導体装置であって、
前記オフセットゲート構造のＭＯＳ型トランジスタは、
前記半導体基板の表面から内部に形成された第２導電型不純物拡散層であるソース領域およびドレイン領域と、
前記ソース領域とドレイン領域との間の前記半導体基板上であって、かつ、前記ドレイン領域との距離が所定以上となる位置に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域およびドレイン領域とゲート電極の直下領域との間の前記半導体基板の表面から内部に形成された、前記ソース領域およびドレイン領域より低濃度な第２導電型不純物拡散領域であるＬＤＤ領域と、
前記ＬＤＤ領域の表面と前記ゲート電極の側面とを覆って、前記ソース領域および前記ドレイン領域を露出させる第１絶縁膜と、
前記ソース領域およびドレイン領域の直下領域のうち、少なくともドレイン領域の直下領域に形成された、前記半導体基板より高濃度な第１導電型不純物拡散領域であるパンチスルーストッパー領域とを備える、半導体装置。
【請求項２】
前記ゲート電極、前記ソース領域および前記ドレイン領域の各表面がシリサイドであり、
前記第１絶縁膜の表面が非シリサイドであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極表面に所定以上の厚みで形成された第２絶縁膜をさらに備えた、請求項２に記載の半導体装置。
【請求項４】
前記オフセットゲート構造のＭＯＳ型トランジスタは、
前記ゲート電極の表面および側面に沿って形成されて、前記両ＬＤＤ領域の表面を一体となって覆う第３絶縁膜と、
前記第３絶縁膜表面のうち前記両ＬＤＤ領域の上方に形成された導電膜とをさらに備えた、請求項１に記載の半導体装置。
【請求項５】
前記半導体基板上に、積層ゲート電極を備えた不揮発性トランジスタをさらに備え、
前記不揮発性トランジスタは、
前記ゲート電極と同じ階層に、前記ゲート電極と同じ材料で形成された浮遊ゲート電極と、前記第３絶縁膜と同じ階層に、前記第３絶縁膜と同じ材料で形成された容量絶縁膜と、前記導電膜と同じ階層に、前記導電膜と同じ材料で形成された制御ゲート電極とが積層されてなる積層ゲート電極を備える、請求項４に記載の半導体装置。
【請求項６】
第１導電型の半導体基板に、オフセットゲート構造のＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板表面における、前記ゲート電極を挟んで離間する領域に、第２導電型不純物を注入してＬＤＤ領域を形成する工程と、
ソース領域およびドレイン領域を形成する領域を露出させて前記ＬＤＤ領域表面を覆うことによって、少なくとも一方の前記ＬＤＤ領域表面を前記ゲート電極の側方から所定の幅以上被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜から露出した前記ＬＤＤ領域に、第２導電型不純物を注入してソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域のうち、少なくともドレイン領域の直下領域に、前記半導体基板より高濃度な第１導電型不純物領域であるパンチスルーストッパー領域を形成する工程とを備えた、半導体装置の製造方法。
【請求項７】
前記ゲート電極上に、所定以上の厚みの第２絶縁膜を形成する工程をさらに備えた、請求項６に記載の半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板において、高耐圧トランジスタ領域にオフセットゲート構造の高耐圧トランジスタを備え、不揮発性メモリ領域に、浮遊ゲート電極と制御ゲート電極とが容量絶縁膜を介して形成されてなる積層ゲート電極を有する不揮発性メモリトランジスタを備えた半導体装置の製造方法であって、
前記高耐圧トランジスタ領域に、ゲート絶縁膜およびゲート電極を形成するための膜を積層すると共に、前記不揮発性メモリ領域にも同一の膜を積層する工程と、
前記高耐圧トランジスタ領域の前記ゲート絶縁膜およびゲート電極を形成するための膜をパターニングして、高耐圧トランジスタのゲート絶縁膜とゲート電極とを形成する工程と、
前記ゲート電極を形成するための膜から露出した前記高耐圧トランジスタ領域の半導体基板表面に、第２導電型不純物を注入してＬＤＤ領域を形成する工程と、
前記半導体基板上の全面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上の全面に導電膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第３絶縁膜および導電膜をパターニングして、前記ＬＤＤ領域上に、ソース領域およびドレイン領域を形成するための開口を設けるとともに、前記不揮発性メモリ領域の前記第３絶縁膜、前記導電膜、前記ゲート電極を形成するための膜、および、前記ゲート絶縁膜を形成するための膜をパターニングして、前記積層ゲート電極を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性メモリや不揮発性メモリ混載ロジックを始めとする高耐圧トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリや不揮発性メモリ混載ロジック等、高電圧が印加される半導体装置で用いられるトランジスタ（高耐圧トランジスタ）の構造は、低電圧で駆動する通常のトランジスタの構造と異なっている。
【０００３】
図１０には、通常トランジスタ１２０と高耐圧トランジスタ１３０との概略断面図を示している。図１０（ａ）には、通常トランジスタの例としてＬＤＤ（Lightly Doped Drain）構造のｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を示しており、図１０（ｂ）には、高耐圧トランジスタの例として、ｎチャンネルＭＯＳＦＥＴを示している（例えば、特許文献１および２を参照）。
【０００４】
図１０に示す両トランジスタ１２０，１３０は、いずれも単結晶シリコンからなる半導体基板１００、ｐウェル１０１、素子分離酸化膜１０２、ゲート絶縁膜１０３、ゲート電極１０４、ＬＤＤ領域１０５ａ，１０５ｂまたは１０５ｃ、ソース領域１０９ａおよびドレイン領域１０９ｂを備えている。また、通常トランジスタ１２０は、ドレイン領域１０９ａ，１０９ｂの下に、パンチスルーストッパー領域１０６ａ，１０６ｂを備えている。
【０００５】
ここで、ソース領域１０９ａおよびドレイン領域１０９ｂは、ｎ型不純物が比較的高濃度に導入された領域であって、ＬＤＤ領域１０５ａ，１０５ｂおよび１０５ｃは、ｎ型不純物が比較的低濃度に導入された領域である。また、パンチスルーストッパー領域１０６ａ，１０６ｂは、ｐ型不純物が比較的低濃度に導入された領域であって、ソース・ドレイン間のパンチスルーを抑制する目的で設けられている。
【０００６】
通常トランジスタ１２０のゲート電極１０４の両側壁には、サイドウォール１０７ａ，１０７ｂが形成されている。また、高耐圧トランジスタ１３０におけるゲート電極１０４のソース側の側壁にはサイドウォール１０７ａが形成されており、ドレイン側の側壁は、ＬＤＤ領域１０５ｂ上に設けられた絶縁膜１０８（オフセット領域形成用絶縁膜）によって覆われている。半導体基板１００の表面において、絶縁膜１０８が形成されている領域をオフセット領域Ａと呼ぶ。オフセット領域Ａの幅は、サイドウォール１０７ａ，１０７ｂ，１０７ｃの幅と比べて十分に広くなっている。このように、高耐圧トランジスタ１３０は、オフセットゲート構造が採用されている点で、通常トランジスタ１２０と異なっている。
【０００７】
このように高電圧印加側にオフセット構造を採用すると、ドレイン電極とゲート電極１０４あるいは素子分離酸化膜１０２との間での電界集中が緩和されるので、通常トランジスタ１２０に比べて耐圧（ソース・ドレイン間耐圧、ゲート・ドレイン間耐圧）が高く、また素子間の絶縁分離特性もよいＭＯＳＦＥＴになる。
【０００８】
図１１（ａ）〜（ｄ）は、高耐圧トランジスタ１３０を製造工程順に示した断面図である。図１１（ａ）より前の工程については特に図示しないが、まず、ｐウェル１０１が形成された半導体基板１００または、ｐ型半導体基板に、素子分離酸化膜１０２を形成した後、ゲート絶縁膜１０３とゲート電極１０４とを形成する。その後、ゲート電極１０４と素子分離酸化膜１０２をマスクとした不純物イオン注入によって、ＬＤＤ領域１０５ａ，１０５ｂを自己整合的に形成する。図１１（ａ）は、この不純物イオン注入後の状態を示している。
【０００９】
次に、例えば酸化シリコン膜または窒化シリコン膜等の絶縁膜１１０を全面に成膜した後、先に記述したオフセット構造を実現するために、例えばフォトレジストからなるレジストパターン１１１を、オフセット領域Ａに形成する（図１１（ｂ））。次に、このレジストパターン１１１をマスクとして、ゲート電極材料や半導体基板と選択比がとれる条件で、絶縁膜１１０に対し異方性エッチングを実施する。これにより、ゲート電極１０４の一方の側壁にサイドウォール１０７が形成され、他方の側壁および上面には絶縁膜１０８が形成される（図１１（ｃ））。
【００１０】
その後、サイドウォール１０７、絶縁膜１０８および素子分離酸化膜１０２をマスクとした不純物イオン注入によってソース領域１０９ａとドレイン領域１０９ｂを自己整合的に形成する。この後は、特に図示しないが、サリサイドや配線層等を形成する。
【特許文献１】特開平１０−１２５９１３号公報
【特許文献２】特開２０００−９１５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、高耐圧トランジスタ１３０は、半導体装置の入出力回路部に用いられることが多く、ノイズや静電気などに晒されやすい。しかしながら、上記従来の高耐圧トランジスタ１３０の構造では、ノイズや静電気などによる過電圧が印加されると、破壊したり大幅な特性変動が生じたりしてしまうといった問題があった。より具体的には、高耐圧トランジスタ１３０の構造では、不純物拡散層の耐圧以上の高電圧が印加された場合に、ゲート電極１０４近傍や半導体基板１００表面付近で接合降伏（ブレークダウン）が生じるため、ゲート絶縁膜の破壊や、接合降伏時に発生したホットキャリア（電子・正孔）の影響による特性変動が生じやすい。よって、破壊や特性変動をより抑制できる半導体装置の開発が望まれている。
【００１２】
また、近年の半導体装置の製造プロセスにおいては急速な微細化が進展しており、その中でも特に熱処理の低温化とデバイスを構成する各構成膜の薄膜化が著しい。そして、ゲート電極形成のために主として用いられるポリシリコン膜の薄膜化も著しく発展している。ドレイン領域の耐圧を確保するには、比較的拡散深さの深い不純物拡散層を形成する必要があり、熱処理を低温で行う場合には、イオンを高加速して注入することが必須となる。しかしながら、ゲート電極１０４を形成するポリシリコン膜を薄膜化した場合には、不純物拡散層の形成のために注入した不純物イオンがゲート電極を突き抜けてしまい、トランジスタを形成することが不可能となる。よって、ゲート電極を薄膜化する場合にも適用可能な高耐圧なトランジスタの製造方法の開発も望まれている。
【００１３】
また、高耐圧トランジスタが搭載される不揮発性メモリや不揮発性メモリ混載ロジック等、不揮発性メモリ素子を搭載した半導体装置においては、通常の半導体装置と比べて製造工数が多く、コストが高くなってしまうことが問題になっていた。
【００１４】
以上の課題に鑑み、本発明の第１の目的は、ノイズや静電気などの流入によって過電圧が印加された場合においても、高耐圧トランジスタ自体の破壊や特性変動を抑制することが可能な半導体装置と、その製造方法を提供することにある。
【００１５】
また、本発明の第２の目的は、微細な半導体装置の製造プロセスにおいても、電気的特性を劣化させること無く高耐圧トランジスタを製造することが可能な半導体装置の製造方法を提供することにある。
【００１６】
そして、本発明の第３の目的は、高耐圧トランジスタを含む不揮発性メモリ搭載半導体装置の製造工数を削減し、従来よりも低コストな半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置は、第１導電型の半導体基板に、オフセットゲート構造のＭＯＳ型トランジスタを備えた半導体装置であって、オフセットゲート構造のＭＯＳ型トランジスタは、半導体基板の表面から内部に形成された第２導電型不純物拡散層であるソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の前記半導体基板上であって、かつ、前記ドレイン領域との距離が所定以上となる位置に、ゲート絶縁膜を介して形成されたゲート電極と、ソース領域およびドレイン領域とゲート電極の直下領域との間の半導体基板の表面から内部に形成された、ソース領域およびドレイン領域より低濃度な第２導電型不純物拡散領域であるＬＤＤ領域と、ＬＤＤ領域の表面とゲート電極の側面とを覆って、ソース領域およびドレイン領域を露出させる第１絶縁膜と、ソース領域およびドレイン領域の直下領域のうち、少なくともドレイン領域の直下領域に形成された、半導体基板より高濃度な第１導電型不純物拡散領域であるパンチスルーストッパー領域とを備える。
【００１８】
また、ゲート電極、ソース領域およびドレイン領域の各表面をシリサイドとし、第１絶縁膜の表面を非シリサイドとしてもよい。
【００１９】
また、ゲート電極表面に所定以上の厚みで形成された第２絶縁膜をさらに備えていてもよい。
【００２０】
オフセットゲート構造のＭＯＳ型トランジスタは、ゲート電極の表面および側面に沿って形成されて、両ＬＤＤ領域の表面を一体となって覆う第３絶縁膜と、第３絶縁膜表面のうち、両ＬＤＤ領域の上方に形成された導電膜とをさらに備えていてもよい。このときに、半導体基板上に、積層ゲート電極を備えた不揮発性トランジスタをさらに備えている場合には、不揮発性トランジスタは、ゲート電極と同じ階層に、ゲート電極と同じ材料で形成された浮遊ゲート電極と、第３絶縁膜と同じ階層に、第３絶縁膜と同じ材料で形成された容量絶縁膜と、導電膜と同じ階層に、導電膜と同じ材料で形成された制御ゲート電極とが積層されてなる積層ゲート電極を備えていればよい。
【００２１】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に、オフセットゲート構造のＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板表面における、ゲート電極を挟んで離間する領域に、第２導電型不純物を注入してＬＤＤ領域を形成する工程と、ソース領域およびドレイン領域を形成する領域を露出させてＬＤＤ領域表面を覆うことによって、少なくとも一方のＬＤＤ領域表面をゲート電極の側方から所定の幅以上被覆する第１絶縁膜を形成する工程と、第１絶縁膜から露出したＬＤＤ領域に、第２導電型不純物を注入してソース領域およびドレイン領域を形成する工程と、ソース領域およびドレイン領域のうち、少なくともドレイン領域の直下領域に、半導体基板より高濃度な第１導電型不純物領域であるパンチスルーストッパー領域を形成する工程とを備える。
【００２２】
また、ゲート電極上に、所定以上の厚みの第２絶縁膜を形成する工程をさらに備えていてもよい。
【００２３】
本発明の別な半導体装置の製造方法は、第１導電型の半導体基板において、高耐圧トランジスタ領域にオフセットゲート構造の高耐圧トランジスタを備え、不揮発性メモリ領域に、浮遊ゲート電極と制御ゲート電極とが容量絶縁膜を介して形成されてなる積層ゲート電極を有する不揮発性メモリトランジスタを備えた半導体装置の製造方法であって、高耐圧トランジスタ領域に、ゲート絶縁膜およびゲート電極を形成するための膜を積層すると共に、不揮発性メモリ領域にも同一の膜を積層する工程と、高耐圧トランジスタ領域のゲート絶縁膜およびゲート電極を形成するための膜をパターニングして、高耐圧トランジスタのゲート絶縁膜とゲート電極とを形成する工程と、ゲート電極を形成するための膜から露出した高耐圧トランジスタ領域の半導体基板表面に、第２導電型不純物を注入してＬＤＤ領域を形成する工程と、半導体基板上の全面に第３絶縁膜を形成する工程と、第３絶縁膜上の全面に導電膜を形成する工程と、高耐圧トランジスタ領域の第３絶縁膜および導電膜をパターニングして、ＬＤＤ領域上に、ソースおよびドレイン領域を形成するための開口を設けるとともに、不揮発性メモリ領域の第３絶縁膜、導電膜、ゲート電極を形成するための膜、および、ゲート絶縁膜を形成するための膜をパターニングして、積層ゲート電極を形成する工程とを備える。
【発明の効果】
【００２４】
本発明の半導体装置によれば、オフセットゲート構造を採用したＭＯＳ型トランジスタのドレインの直下に、ｐウェルよりも不純物濃度が高いパンチスルーストッパー領域を備えている。このような構造であるために、ノイズや静電気などによる高電圧が印加された場合には、ドレイン領域とパンチスルーストッパー領域とのｐ−ｎ接合面で接続降伏が発生する。したがって、接合降伏が、ゲート電極周辺やＬＤＤ領域表面近傍ではなく、半導体基板内部で発生するために、外部から過電圧が印加された場合においても、高耐圧トランジスタの破壊や特性変動を抑制することができる。
【００２５】
また、本発明に係る半導体装置の製造方法によれば、高耐圧トランジスタのゲート電極上に有意な膜厚の絶縁膜を形成して、不純物イオン注入時の実質的なゲート電極の膜厚を大きくする。よって、ＬＤＤ領域形成時に高加速の不純物イオン注入が可能となり、微細プロセスでの低温の熱処理下においても所望の拡散深さの低濃度不純物拡散領域を容易に形成することができる。また、通常トランジスタのゲート電極形成時には表面に絶縁膜が残存していないので、加工精度を損ねることなく微細なゲート寸法を有するトランジスタを容易に形成することが可能となる。よって、微細な加工を行う製造プロセスにおいて、
高耐圧トランジスタおよび通常のトランジスタを有する半導体装置を、電気的特性を劣化させることなく、高精度に製造することができる。
【００２６】
さらに、本発明に係る半導体装置およびその製造方法によると、特に、高耐圧トランジスタと共に不揮発性メモリトランジスタを有した半導体装置の製造に際して、従来よりも
製造工程を削減できる。よって、半導体装置を低コストで供給することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、オフセットゲート構造のｎチャネルＭＯＳＦＥＴの高耐圧トランジスタを有する半導体装置を例に、本発明の実施形態を図面を参照しながら説明する。なお、ｐチャネル型の場合は、半導体素子内の不純物の導電型を適宜逆とすることで、以下の説明が同様に適用できる。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置であるトランジスタ１の要部を示した概略断面図である。このトランジスタ１は、オフセットゲート構造の高耐圧ＭＯＳＦＥＴであって、シリコンウェーハ等の半導体基板２、ｐウェル３、素子分離酸化膜５、ゲート絶縁膜６、ゲート電極７、ＬＤＤ領域８ａ，８ｂ、サイドウォール９、ソース領域１０ａ、ドレイン領域１０ｂ、パンチスルーストッパー領域１１、絶縁膜１２、およびサリサイド１３を備えている。ゲート電極７直下のｐウェル表面領域（チャネル領域４）は、ゲート電圧印加時にチャネルが現れる領域である。
【００２９】
そして、ＬＤＤ領域８ａ，８ｂは、チャネル領域４を挟んで形成された不純物拡散領域であって、ｎ型不純物が比較的低濃度に導入された領域である。また、ソース領域１０ａおよびドレイン領域１０ｂは、ｎ型不純物が比較的高濃度に導入された不純物拡散領域である。
【００３０】
このトランジスタ１では、図１に示すように、ソース側とドレイン側とで不純物領域が非対称に形成されている。具体的には、高電圧印加側であるドレイン側のＬＤＤ領域８ｂの幅は、ソース側のＬＤＤ領域８ａの幅よりも広くなっている。このようなＬＤＤ領域８ｂを形成するために、ゲート電極７のドレイン側の側部には、サイドウォール９の代わりに絶縁膜１２が形成されている。そして、絶縁膜１２は、ゲート電極７の側面とＬＤＤ領域８の表面とを一体となって覆っている。半導体基板２において、所定幅の絶縁膜１２によって被覆されている領域をオフセット領域Ａと呼ぶ。なお、このようなオフセット構造は、ドレイン領域１０ｂと素子分離酸化膜５との間でも採用してもよい。
【００３１】
さらに、この半導体装置では、ドレイン領域１０ｂ直下のｐウェル３内に、ｐウェル３よりは高濃度であるが比較的低濃度なｐ型不純物拡散領域であるパンチスルーストッパー領域１１が形成されている。パンチスルーストッパー領域１１は、ソース・ドレイン間のパンチスルーを抑制する目的で設けられている。
【００３２】
ここで、各部の不純物濃度の一例を示すと、ｐウェル３は５×１０16〜５×１０17ｃｍ-3程度、ＬＤＤ領域８ａおよび８ｂは５×１０17〜５×１０18ｃｍ-3程度、ソース領域１０ａおよびドレイン領域１０ｂは５×１０19〜５×１０20ｃｍ-3程度、パンチスルーストッパー領域１１は５×１０17〜５×１０18ｃｍ-3程度に設定されるのが適当である。
【００３３】
なお、この図では、ソース領域１０ａおよびドレイン領域１０ｂは、それぞれのＬＤＤ領域８ａ，８ｂとほぼ同じ深さで形成されている。そして、ドレイン領域１０ｂとパンチスルーストッパー領域１１との間のｐ−ｎ接合部分で接合降伏が発生するように、ドレイン領域１０ｂとパンチスルーストッパー領域１１とのｐ−ｎ接合部分の不純物濃度が、ｐ型、ｎ型ともに比較的高濃度になるように設定されている。なお、ｎ型低濃度領域は、より深く形成されていてもよい。ソース領域１０ａ、ドレイン領域１０ｂ、および、絶縁膜１２に被覆されていないゲート電極７の表面には、シリコンと所定金属（例えば、Ｗ，Ｍｏ，Ｔｉ，Ｃｏ，Ｎｉ）との化合物であるシリサイド１３等が形成されている。
【００３４】
このように、オフセットゲート構造を採用してドレイン領域１０ｂとゲート電極７との間隔が所定距離以上になるようにすれば、電界集中が緩和されて耐圧（ソース・ドレイン間耐圧、ゲート・ドレイン間耐圧）が高くなる。なお、図１では、ドレイン側のＬＤＤ領域８ｂの幅が所定以上になっているが、ソース側のＬＤＤ領域８ａの幅が所定以上となるようにしてもよい。また、例えばドレインとソースが入れ替わるスイッチとして用いるトランジスタ等においては、ソースおよびドレイン双方についてオフセット構造を採用しても構わない。
【００３５】
次に、本発明の高耐圧トランジスタと通常トランジスタとが搭載された半導体装置の製造方法を、図面を参照しながら説明する。ここで、図２（ａ）〜（ｃ），図３（ｄ）〜（ｆ）は、図１に示す高耐圧トランジスタと通常トランジスタとが形成された半導体装置の各製造過程を示した概略断面図である。ここで、通常トランジスタは、高耐圧トランジスタよりも低い電圧で動作するトランジスタである。
【００３６】
まず、図２（ａ）に示すように、シリコンウェーハ等の半導体基板２に、例えばＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離酸化膜５を形成した後、イオン注入等により半導体基板２の表面にｐ型不純物を導入してｐウェル３を形成する。この際、必要に応じてしきい値電圧制御用のイオン注入を実施してもよい。
【００３７】
次に、高耐圧トランジスタおよび通常トランジスタのそれぞれに適した膜厚のゲート絶縁膜を形成した後、ＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にリン等をドーピングしたポリシリコン膜を堆積する。そしてフォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜およびゲート酸化膜を所定の形状にパターニングして、図２（ｂ）に示すゲート絶縁膜６ａ，６ｂおよびゲート電極７ａ，７ｂを形成する。なお、ゲート電極７ａ，７ｂの材質は特に限定はないが、本実施形態では後でサリサイド化することから、これを考慮してポリシリコン膜を選択した。なお、ゲート酸化膜を残しておいて、次のイオン注入のスルー膜として用いてもよい。
【００３８】
次に図２（ｃ）に示すように、高耐圧トランジスタを形成する領域のみを開口したフォトレジストパターン１４およびゲート電極７ａをマスクにして、イオン注入法により、活性領域表面にＬＤＤ領域８ａ，８ｂを形成する。具体的には、例えばリンイオン等を注入する。
【００３９】
続いて、図３（ｄ）に示すように、通常トランジスタを形成する領域および高耐圧トランジスタのドレイン領域を形成する領域を開口したフォトレジストパターン１５およびゲート電極７ｂをマスクとして、イオン注入法により、活性領域表面にＬＤＤ領域１６ａ，１６ｂを自己整合的に形成する。ここで注入するイオンは、例えばヒ素イオンである。
【００４０】
引き続き、通常トランジスタのパンチスルーストッパー領域１７ａ，１７ｂおよび１１を形成するために、フォトレジストパターン１５およびゲート電極７ｂをマスクとして活性領域表面からボロン等のイオンを注入する。この際に、半導体基板２の鉛直方向に対して一定角度で、少なくとも二方向以上からイオン注入する回転注入技術を用いればよい。この後、注入したイオンを電気的に活性化させるための熱処理を行う。なお、パンチスルーストッパー領域１７ａ，１７ｂおよび１１は、一度のイオン注入で同時形成してもよいし、それぞれを異なるイオン注入で形成してもよい。それぞれを異なるイオン注入で形成する場合には、通常トランジスタ領域のみを開口するフォトレジストパターンの形成も必要になる。
【００４１】
その後、図３（ｅ）に示すように、例えば酸化シリコン膜または窒化シリコン膜等からなる絶縁膜９ａを全面に成膜する。そして、成膜した絶縁膜９ａ上にフォトレジストパターン１８を形成する。次に、このフォトレジストパターン１８をマスクとして、例えばＲＩＥ(Reactive Ion Etching)法により異方性エッチングを施す。これにより、図３（ｆ）に示すようにゲート電極７ａのドレイン側には絶縁膜１２が形成され、また、ソース側にはゲート電極７ａの側壁スペーサとしてのサイドウォール９が形成される。また、通常トランジスタのゲート電極７ｂの両側にもサイドウォール１９ａ，１９ｂが形成される。
【００４２】
続いて、ゲート電極７ａ，７ｂ、素子分離酸化膜５のほか、サイドウォール９，１９ａ，１９ｂおよび絶縁膜１２をマクスとして、イオン注入法により、高耐圧トランジスタのソース領域１０ａおよびドレイン領域１０ｂ、および、通常トランジスタのソース領域２０ａおよびドレイン領域２０ｂを形成する。具体的には、例えばヒ素イオン等を比較的に高濃度に注入した後、注入イオンを電気的に活性化させる熱処理を行う。
【００４３】
そして、表面に露出したゲート電極７ａ，７ｂおよびソース領域１０ａ，２０ａ、ドレイン領域１０ｂ，２０ｂ上に、シリコンと高融点金属との化合物であるシリサイドのサリサイド１３を自己整合的に形成する。その後は、特に図示しないが、層間絶縁層成膜、コンタクトホール形成、金属配線層形成、表面保護膜成膜およびパッド窓開け等を経れば、半導体装置が完成する。
【００４４】
本発明の半導体装置は、オフセット構造が採用されたドレイン領域１０ｂの直下に、ｐウェル３よりも不純物濃度が高いパンチスルーストッパー領域１１を備えている。このような構造であるために、ノイズや静電気などによる高電圧が印加された場合には、ドレイン領域１０ｂとパンチスルーストッパー領域１１とのｐ−ｎ接合面で接続降伏が発生する。
【００４５】
したがって、本実施形態に係る半導体装置によれば、接合降伏が、ゲート電極７ａ周辺やＬＤＤ領域８ｂ表面近傍ではなく、半導体基板２内部で発生するために、外部から過電圧が印加された場合においても、高耐圧トランジスタの破壊や特性変動を抑制することができる。
【００４６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る高耐圧トランジスタを示している。この高耐圧トランジスタは、ゲート電極７ａの表面に、所定の厚みの絶縁膜２２を備えている点で、第１の実施形態に係る高耐圧トランジスタと異なっている。図１に示し、第１の実施形態で説明した構成と同じ構成には、同じ参照符号を付してその説明を省略する。
【００４７】
図５（ａ）〜（ｃ），図６（ｄ）〜（ｆ）は、本実施形態に係る高耐圧トランジスタと通常トランジスタとを備えた半導体装置の製造方法を示す工程順断面構造図である。以下では、第１の実施形態で説明した点と異なる点を中心に、本実施形態に係る半導体装置の製造方法を説明する。
【００４８】
図５（ａ）に示すように、シリコンウェーハ等の半導体基板２に、例えばＳＴＩ技術を用いて素子分離酸化膜５を形成した後、半導体基板２表面にイオン注入によりｐ型不純物を導入すること等によってｐウェル３を形成する。この際、必要に応じてしきい値電圧制御用のイオン注入を実施してもよい。
【００４９】
次に、高耐圧トランジスタおよび通常トランジスタそれぞれに適した膜厚のゲート絶縁膜６ａ，６ｂを形成した後、ＣＶＤ法を用いて、全面にリン等をドーピングしたポリシリコン膜２１ａを堆積する。そして、ポリシリコン膜２１ａ上面に例えばシリコン酸化膜またはシリコン窒化膜からなる絶縁膜２２を堆積する。その後、フォトレジストパターンをマスクとしてエッチング技術を用いて、絶縁膜２２を高耐圧トランジスタのゲート電極の形状にパターニングする（図５（ｂ））。同様に、通常トランジスタのゲート電極の形状のフォトレジストパターンを形成する。
【００５０】
次に、エッチング技術を用いて、図５（ｃ）に示すように、ゲート絶縁膜６ａ，６ｂおよびゲート電極７ａ，７ｂを形成する。ここで、高耐圧トランジスタのゲート電極７ａは、絶縁膜２２をマスクとして自己整合的に形成し、通常トランジスタのゲート電極７ｂはフォトレジストパターン２９をマスクとして形成する。
【００５１】
次に図６（ｄ）に示すように、高耐圧トランジスタ領域のみを開口したフォトレジストパターン３０および絶縁膜２２が形成されたゲート電極７ａをマスクに、イオン注入法により活性領域表面にＬＤＤ領域８ａ，８ｂを形成する。具体的には、例えばリンイオン等を注入する。ゲート電極７ａ上には絶縁膜２２が形成されているため、単層のポリシリコン膜だけでゲート電極が形成されている場合と比較して、より高加速で不純物イオンを注入しても不純物イオンがゲート電極を突き抜けることなく、所望の拡散深さをもつＬＤＤ領域８ａ，８ｂを容易に形成することができる。
【００５２】
続いて、図６（ｅ）に示すように、通常トランジスタおよび高耐圧トランジスタのドレイン領域となる領域を開口したフォトレジストパターン１５を形成し、フォトレジストパターン１５およびゲート電極７ｂをマスクとして、イオン注入法により活性領域表面にＬＤＤ領域１６ａ，１６ｂを形成する。具体的には、例えばヒ素イオン等を注入する。引き続きフォトレジストパターン１５およびゲート電極７ｂをマスクとしてボロンイオン等を注入して、活性領域表面にパンチスルーストッパー領域１７ａ，１７ｂおよび１１を形成する。この際には、第１の実施形態でも説明したように、回転注入技術を用いるとよい。
【００５３】
その後、例えば酸化シリコン膜または窒化シリコン膜等からなる絶縁膜を全面に成膜して、その上にフォトレジストパターンを形成する。そして、形成したフォトレジストパターンをマスクとして、例えばＲＩＥ法を用いた異方性エッチングを施す。これにより、図６（ｆ）に示すように、高耐圧トランジスタのドレイン側に絶縁膜１２が形成され、同時にソース側にはサイドウォール９が形成される。そして、通常トランジスタのゲート電極７ｂの両側にもサイドウォール１９ａ，１９ｂが形成される。
【００５４】
続いて、ゲート電極７ａ，７ｂ、素子分離酸化膜５のほか、このサイドウォール９，１９ａ，１９ｂおよび絶縁膜１２をマクスとして、イオン注入法により、高耐圧トランジスタのソース領域１０ａおよびドレイン領域１０ｂ、通常トランジスタのソース領域２０ａおよびドレイン領域２０ｂを形成する。具体的には、例えばヒ素イオン等を比較的に高濃度に注入した後、注入イオンを電気的に活性化するための熱処理を行う。
【００５５】
そして、表面に露出したゲート電極７ｂおよび、ソース領域１０ａ，２０ａ、ドレイン領域１０ｂ，２０ｂ上に、高融点金属シリサイド等からなるサリサイド１３を自己整合的に形成する。これは、いわゆるサリサイドの形成である。その後、層間絶縁層成膜、コンタクトホール形成、金属配線層形成、表面保護膜成膜、パッド窓開け等を経れば半導体装置が完成する。
【００５６】
以上説明してきたように、本実施形態に係る半導体装置の製造方法によれば、高耐圧トランジスタのゲート電極７ａ上に有意な膜厚の絶縁膜を形成して、不純物イオン注入時の実質的なゲート電極の膜厚を大きくしている。よって、不純物イオンを高加速で注入することが可能となり、微細プロセスでの低温の熱処理下においても所望の拡散深さの低濃度不純物拡散領域を容易に形成することが可能となる。
【００５７】
また、通常トランジスタのゲート電極形成時には表面には絶縁膜を残存させないので、加工精度を損ねることなく微細なゲート寸法を有する低電圧で動作する通常トランジスタを容易に形成することが可能となる。本実施形態に係る半導体装置の製造方法によれば、高性能で微細な高耐圧トランジスタおよび通常トランジスタを有する半導体装置を、電気的特性を劣化させることなく製造することが可能となる。
【００５８】
なお、本実施の形態では、ドレイン領域の直下に、ｐウェルよりも不純物濃度が高いパンチスルーストッパー領域１１を設けた。しかしながら、入出力回路以外の回路に高耐圧トランジスタを適用する場合等のように外部から流入するノイズや静電気などの影響を受けにくい回路構成をとる場合には、パンチスルーストッパー領域１１を設けなくともよい。その場合には、図３（ｄ）に示したフォトレジストパターン１５を、通常トランジスタを形成する領域のみ開口するように設ければよい。
【００５９】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体装置を示している。この半導体装置は、半導体基板２の不揮発性メモリトランジスタ形成領域に、不揮発性メモリトランジスタ（フラッシュメモリトランジスタ）を備え、また、高耐圧トランジスタ領域に、高耐圧トランジスタを備えている。高耐圧トランジスタは、ゲート電極７ａの表面および側面の全面とＬＤＤ領域８ａ，８ｂの表面とを一体となって覆う絶縁膜３２と、その上に形成されたサイドウォール２６および導電膜２５を備えている点で、第１および第２の実施形態に係る高耐圧トランジスタと異なっている。また、高耐圧トランジスタのソース領域１０ａおよびドレイン領域１０ｂ直下に位置するシリコンウェーハ内には、パンチスルーストッパー領域１１が設けられている。
【００６０】
不揮発性メモリトランジスタは、半導体基板２のｐウェル３に、ソース領域２７ａおよびドレイン領域２７ｂを備えており、半導体基板２上に、積層ゲート電極２４を備えている。積層ゲート電極２４は、ゲート絶縁膜６ｂ、浮遊ゲート電極（下部電極）２１、容量絶縁膜２２、制御ゲート電極（上部電極）２３を備えている。不揮発性メモリトランジスタの容量絶縁膜２２は、絶縁膜３２と同じ階層に、絶縁膜３２と同じ材料で形成されている。同様に、制御ゲート電極２３は、導電膜２５およびサイドウォール２６と同じ階層に導電膜２５およびサイドウォール２６と同じ材料で形成されている。本実施形態に係る半導体装置において、第１の実施形態で説明した構成と同じ構成には、同じ参照符号を付してその説明を省略する。
【００６１】
図８（ａ）〜（ｃ），図９（ｄ），（ｅ）は、本実施形態に係る半導体装置を製造工程順に示した断面図である。以下では、第１の実施形態で説明した点と異なる点を中心に、本実施形態に係る半導体装置の製造方法を説明する。まず、第１の実施形態で説明したように、シリコンウェーハ等の半導体基板２に素子分離酸化膜５を形成した後、半導体基板２の表層部にｐウェル３を形成する（図８（ａ））。この際、必要に応じてしきい値電圧制御用のイオン注入を実施してもよい。
【００６２】
次に、高耐圧トランジスタおよび不揮発性メモリトランジスタのそれぞれに適した膜厚のゲート絶縁膜６ａ，６ｂを形成した後、ＣＶＤ法を用いて、全面にリン等をドーピングしたポリシリコン膜２１ａを堆積する。そして、図８（ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜２１ａおよびゲート絶縁膜６ａを所定の形状にパターニングし、ゲート電極７ａおよびゲート絶縁膜６ａを形成する。この際に、不揮発性メモリトランジスタ領域は、図示していないフォトレジストパターンで保護しておき、その後、フォトレジストパターンを除去する。
【００６３】
次に、全面にシリコン酸化膜または、シリコン酸化膜とシリコン窒化膜の積層膜からなる絶縁膜２２を堆積する。その後、不揮発性メモリトランジスタ領域に残存しているポリシリコン膜２１ａおよび高耐圧トランジスタのゲート電極７ａをマスクとして、活性領域表面に、イオン注入法によりＬＤＤ領域８ａ，８ｂを形成する。具体的には、例えばリンイオン等を注入する。この際に、高耐圧トランジスタを形成する領域のみを開口したフォトレジストパターンを形成した後に不純物イオン注入を実施することも可能である。
【００６４】
次に、ＣＶＤ法を用いて、全面にリン等をドーピングしたポリシリコン膜を堆積する。このポリシリコン膜は、制御ゲート電極２３、導電膜２５およびサイドウォール２６を形成するための膜である。その後、フォトリソグラフィ技術及びエッチング技術を用いて、不揮発性メモリトランジスタの積層ゲート電極２４（浮遊ゲート電極２１、絶縁膜２２および制御ゲート電極２３）、高耐圧トランジスタの導電膜２５および、サイドウォールを形成する（図８（ｃ））。
【００６５】
続いて図９（ｄ）に示すように、不揮発性メモリトランジスタ領域を開口したフォトレジストパターン２８および不揮発性メモリトランジスタの積層ゲート電極２４をマスクとして、活性領域表面に、イオン注入法によりソース領域２７ａおよびドレイン領域２７ｂを形成する。具体的には、例えばヒ素イオン等を比較的に高濃度に注入する。
【００６６】
その後、図９（ｅ）に示すように、高耐圧トランジスタ形成領域を開口したフォトレジストパターン１５およびゲート電極７ａ、導電膜２５およびサイドウォール２６をマスクとして、活性領域表面に、イオン注入法によりソース領域１０ａおよびドレイン領域１０ｂを形成する。具体的には、例えばヒ素イオン等を比較的に高濃度に注入する。
【００６７】
引き続き、フォトレジストパターン１５およびゲート電極７ａ、導電膜２５およびサイドウォール２６をマスクとして、イオン注入法により、高耐圧トランジスタのソース領域１０ａおよびドレイン領域１０ｂ直下に位置するシリコンウェーハ内にパンチスルーストッパー領域１１を形成する。この際には回転注入技術を用いて、例えばボロンイオン等を注入する。上記の不純物イオン注入を実施した後、注入イオンを電気的に活性化するための熱処理を行う。その後、層間絶縁層成膜、コンタクトホール形成、金属配線層形成、表面保護膜成膜、パッド窓開け等を経れば、半導体装置が完成する。
【００６８】
本発明に係る半導体装置の製造方法によれば、不揮発性メモリトランジスタの浮遊ゲート電極２１と高耐圧トランジスタのゲート電極７ａが同一の階層の膜で形成され、かつ、不揮発性メモリトランジスタの制御ゲート電極２３と高耐圧トランジスタの導電膜２５およびサイドウォール２６が同一階層の膜で形成されている。このように、メモリトランジスタの制御ゲート電極と、高耐圧トランジスタのオフセット領域保護膜（導電膜２５）とを同一工程で形成すれば、これらを個別に形成した場合と比較して製造工程数を削減することができ、ひいては低コストで半導体装置を供給することが可能となる。
【００６９】
なお、本実施の形態では、高濃度な不純物拡散領域であるソースおよびドレインの直下に位置するシリコンウェーハ内に、ｐウェルよりも不純物濃度が高いパンチスルーストッパー領域１１を備える構成とした。しかしながら、例えば、入出力回路以外の回路に高耐圧トランジスタを適用する場合のように、外部からのノイズや静電気などの影響を受けにくい回路構成をとる場合には、パンチスルーストッパー領域１１を形成するためのイオン注入を実施しない構成とすることも可能である。
【産業上の利用可能性】
【００７０】
以上説明したように、本発明の半導体装置および半導体装置の製造方法は、不揮発性メモリや不揮発性メモリ混載ロジック等を始めとする高耐圧トランジスタを含む半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施形態に係る高耐圧トランジスタの概略断面図
【図２】図１に示す高耐圧トランジスタを含む半導体装置の製造方法を説明するための図
【図３】図２の続図
【図４】本発明の別な実施形態に係る半導体装置の概略断面図
【図５】図２に示す高耐圧トランジスタを含む半導体装置の製造方法を説明するための図
【図６】図５の続図
【図７】本発明のさらに別な実施形態に係る半導体装置の概略断面図
【図８】図７に示す高耐圧トランジスタを含む半導体装置の製造方法を説明するための図
【図９】図８の続図
【図１０】通常のトランジスタと、従来の高耐圧トランジスタとの概略断面図
【図１１】図１０に示す高耐圧トランジスタの製造方法を説明するための図
【符号の説明】
【００７２】
１  高耐圧トランジスタ
２  半導体基板
３  ｐウェル
４  チャネル領域
５  素子分離酸化膜
６  ゲート絶縁膜
７  ゲート電極
８ａ，８ｂ  ＬＤＤ領域
９  サイドウォール
１０ａ  ソース領域
１０ｂ  ドレイン領域
１１  パンチスルーストッパー領域
１２  絶縁膜
１３  サリサイド
１４  フォトレジストパターン
１５  フォトレジストパターン
１６ａ，１６ｂ  ＬＤＤ領域
２０ａ  ソース領域
２０ｂ  ドレイン領域
２１ａ  ポリシリコン膜
２１  浮遊ゲート電極
２２  絶縁膜
２３  制御ゲート電極
２４  積層ゲート電極
２５  導電膜
２６  サイドウォール
２９  フォトレジストパターン
３０  フォトレジストパターン
１００  半導体基板
１０１  ｐウェル
１０２  素子分離酸化膜
１０３ゲート絶縁膜
１０４  ゲート電極
１０５  ａ，１０５ｂ  ＬＤＤ領域
１０６ａ，１０６ｂ  パンチスルーストッパー領域
１０７ａ，１０７ｂ，１０７ｃ  サイドウォール
１０８  絶縁膜
１０９ａ  ソース領域
１０９ｂ  ドレイン領域
１２０  通常トランジスタ
１３０  高耐圧トランジスタ
【図１】
2007027622.tif 000003
【図２】
2007027622.tif 000004
【図３】
2007027622.tif 000005
【図４】
2007027622.tif 000006
【図５】
2007027622.tif 000007
【図６】
2007027622.tif 000008
【図７】
2007027622.tif 000009
【図８】
2007027622.tif 000010
【図９】
2007027622.tif 000011
【図１０】
2007027622.tif 000012
【図１１】
2007027622.tif 000013