(57)【要約】【課題】  簡単な回路構成で電源変動に起因するジッタによる評価を十分に行なうことができる半導体集積回路を提供する。【解決手段】  ジッタ発生回路１０で周期的にもしくは突発的に電源ノイズを発生して、ＰＬＬ回路１＿１から出力されるクロック信号にジッタを付与して、経路切替回路１＿３および第２の信号伝送回路１＿４を経由して論理回路１＿５におけるジッタ増大の定量的な評価を行なう。【選択図】  図１
2007318205.tif 000002
【特許請求の範囲】
【請求項１】
信号伝送経路上に配置されたバッファ回路と、
該バッファ回路と電源ラインとの間に配置された、制御信号に応じて該バッファ回路への電流供給量を変化させる電流供給回路と
を備えたジッタ発生回路を有することを特徴とする半導体集積回路。
【請求項２】
前記バッファ回路をバイパスするバイパス経路と前記バッファ回路を経由するバッファ通過経路とを切り替える経路切替回路を備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ジッタ発生回路専用の電源を有することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ発生回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
従来より、製造された半導体集積回路のテストの一環として、半導体集積回路の信号伝送経路上を伝送するクロック信号やデータ信号にジッタを故意に付与して、その半導体集積回路のジッタ耐性をテストするということが行なわれている。ここで、例えばクロック信号にジッタを付与する手段として、クロック信号経路上に、ランプ波発生回路とコンパレータを有する可変遅延素子を挿入したジッタ発生回路が提案されている（特許文献１参照）。このジッタ発生回路では、入力されるクロック信号の遅延時間を上記可変遅延素子で制御することにより、立上り時間および立下り時間が時間とともに変動するジッタを持つクロック信号が外部に出力される。
【０００３】
また、複数段のゲート回路を直列に接続した可変遅延素子を用いて、各ゲート回路の出力信号を選択出力して、入力されるクロック信号の遅延を制御することにより、そのクロック信号にジッタを付与する技術が提案されている（特許文献２参照）。
【０００４】
さらに、ＰＬＬ回路に使用されるジッタ発生回路が提案されている（特許文献３参照）。このジッタ発生回路では、電源回路が有する複数の電位のうちの任意の２つの電位間に設けられたスイッチを論理回路で制御してＰＬＬ回路に与える電源電圧を変動させることにより、ＰＬＬ回路から出力されるクロック信号にジッタが付与される。
【０００５】
また、ジッタ発生回路およびそのジッタ発生回路を有する半導体装置が提案されている（特許文献４参照）。このジッタ発生回路では、クロック信号経路に備えられた入力閾値切替回路でクロック信号の閾値を切り替えることにより、クロック信号にジッタが付与される。
【０００６】
さらに、データビットストリーム中にテストジッタを注入するためのシステムおよび方法が提案されている（特許文献５参照）。このシステムおよび方法によれば、差動データ信号用バッファのバイアス電圧を制御することにより、データビットストリーム中にテスト用のジッタが注入される。
【特許文献１】特開平６−１０４７０８号公報
【特許文献２】特開平８−５６１４３号公報
【特許文献３】特開２０００−９８１１号公報
【特許文献４】特開２００４−１２９１９８号公報
【特許文献５】特開２００４−２４２３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に提案されたジッタ発生回路では、ランプ波発生回路やコンパレータ等の複雑なアナログ回路が必要となる。また、特許文献３に提案されたジッタ発生回路では、複数の電位を有する電源回路やスイッチ等が必要となる。さらに、特許文献５に提案された技術では、バイアス電圧を制御する回路やデータビットストリーム中にテスト用のジッタを注入するための回路が必要となる。従って、これら特許文献１，３，５に提案された技術では、回路構成が複雑であるという問題を抱えている。
【０００８】
また、特許文献１，２，３，４，５に提案された技術は、いずれも、ジッタを現在の安定した位相とは異なる新たな安定した位相への遷移と定義しているため、周期的あるいは非同期の回路動作に伴い発生する瞬間的（バースト的）な電源ノイズによるジッタを容易に再現することができず、従って回路動作開始時に電源が大きく変動する際のジッタによる評価を行なうことは困難である。
【０００９】
本発明は、上記事情に鑑み、簡単な回路構成で電源変動に起因するジッタによる評価を十分に行なうことができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明の半導体集積回路は、
信号伝送経路上に配置されたバッファ回路と、
そのバッファ回路と電源ラインとの間に配置された、制御信号に応じてそのバッファ回路への電流供給量を変化させる電流供給回路と
を備えたジッタ発生回路を有することを特徴とする。
【００１１】
本発明の半導体集積回路は、信号伝送経路上に配置されたバッファ回路と電源ラインとの間に配置された電流供給回路への制御信号に応じてそのバッファ回路への電流供給量を変化させることにより、信号伝送経路上のクロック信号やデータ信号にジッタを付与するものである。このため、周期的にもしくは突発的に電源ノイズを発生させて、クロック信号やデータ信号にジッタを付与することができる。従って、簡単な回路構成で電源変動に起因するジッタによる評価を十分に行なうことができる。
【００１２】
ここで、上記バッファ回路をバイパスするバイパス経路と上記バッファ回路を経由するバッファ通過経路とを切り替える経路切替回路を備えたものであることが好ましい。
【００１３】
このようにすると、ジッタによる評価を行なうためのテストモードにおいてはクロック信号やデータ信号にジッタを付与し、通常の動作モードにおいてはクロック信号やデータ信号にジッタを付与することなくそのまま出力させることができる。
【００１４】
さらに、上記ジッタ発生回路専用の電源を有することも好ましい。
【００１５】
このようにすると、ジッタによる評価を行なうためのテストモードにおいてジッタ発生回路の電源電圧を変動させてクロック信号やデータ信号にジッタを付与するにあたり、他の回路の電源電圧に対する影響を小さく抑えることができる。
【発明の効果】
【００１６】
本発明によれば、簡単な回路構成で電源変動に起因するジッタによる評価を十分に行なうことができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
図１は、本発明の半導体集積回路の一実施形態の回路構成を示す図である。
【００１９】
図１に示す半導体集積回路１には、クロック信号を出力するクロック生成回路であるＰＬＬ回路１＿１が備えられている。尚、ここでは、ＰＬＬ回路１＿１の例で説明するが、このＰＬＬ回路１＿１に代えて、データ信号を出力するデータ生成回路である論理回路であってもよい。
【００２０】
また、この半導体集積回路１には、ＰＬＬ回路１＿１から出力されたクロック信号が最終的に供給される論理回路１＿５が備えられている。
【００２１】
さらに、この半導体集積回路１には、ＰＬＬ回路１＿１から出力されたクロック信号が論理回路１＿５に供給される信号伝送経路に、第１の信号伝送回路１＿２と、第１の信号伝送回路１＿２に並列に配置された後述するジッタ発生回路１０が備えられている。
【００２２】
また、この半導体集積回路１には、経路切替回路１＿３が備えられている。この経路切替回路１＿３は、通常の動作モードにおいてはテスト信号ＴＥＳＴとして‘Ｌ’レベルが入力されて第１の信号伝送回路１＿２からのクロック信号を選択出力する。また、ジッタによる評価を行なうためのテストモードにおいてはテスト信号ＴＥＳＴとして‘Ｈ’レベルが入力されてジッタ発生回路１０からのクロック信号を選択出力する。
【００２３】
さらに、この半導体集積回路１には、経路切替回路１＿３から出力されたクロック信号を論理回路１＿５に伝送するための第２の信号伝送回路１＿４が備えられている。
【００２４】
図２は、図１に示すジッタ発生回路の構成を示す図である。
【００２５】
図２に示すジッタ発生回路１０には、信号伝送経路上に配置されたバッファ回路１１が備えられている。このバッファ回路１１には、ＰＬＬ回路１＿１から出力されて信号伝送経路上を伝送するクロック信号ＩＮが入力されるインバータを構成するＰＭＯＳトランジスタ１１＿１およびＮＭＯＳトランジスタ１１＿２と、その信号伝送経路上を伝送するクロック信号ＯＵＴが出力されるインバータを構成するＰＭＯＳトランジスタ１１＿３およびＮＭＯＳトランジスタ１１＿４が備えられている。
【００２６】
また、図２に示すジッタ発生回路１０には、バッファ回路１１と電源電圧ＴＶＤＤを供給するための電源ラインとの間に配置された電流供給回路１２が備えられている。この電流供給回路１２には、ゲートがグラウンドＧＮＤに接続されたＰＭＯＳトランジスタ１２＿１と、半導体集積回路１の内部から供給される制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞に応じてバッファ回路１１への電流供給量を変化させるＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５が備えられている。尚、ここでは、制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞は、半導体集積回路１の内部から供給される例で説明するが、これらの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞は、半導体集積回路１の外部から供給されるものであってもよい。
【００２７】
ここで、半導体集積回路１は、ジッタ発生回路１０専用の電源を有し、この専用の電源から上記電源電圧ＴＶＤＤが電源ラインを経由してジッタ発生回路１０に供給される。
【００２８】
また、上述した経路切替回路１＿３は、詳細には、バッファ回路１１をバイパスするバイパス経路とそのバッファ回路１１を経由するバッファ通過経路とを切り替える経路切替回路である。即ち、テストモード時にはジッタ発生回路１０の経路を選択し、通常の動作モード時には本来の経路である第１の信号伝送回路１＿２を選択する経路切替回路である。
【００２９】
さらに、上記ＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５は各々トランジスタサイズが異なっている。このため、テストモード時に、どのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５をオン，オフさせるのかによって、バッファ回路１１への電源電流供給能力を切り替えることができる。具体的には、上記ＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のトランジスタサイズ比は、１：２：４：８である。このため、２４＝１６通りの電源電流供給能力レベルを作り出すことができる。
【００３０】
図３は、図２に示すジッタ発生回路の、周期的な電源ノイズが発生することを模擬したテストシーケンスの一例を示す図である。
【００３１】
図２に示すジッタ発生回路１０を構成する４つのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のゲートに印加される４ビットの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞のうちの１ビット以上の制御信号を周期的にイネーブル状態（‘Ｌ’レベル）にして、図３に示すように、信号伝送経路上を伝送するクロック信号ＩＮの周期とは異なる周期Ｔを有する電源ノイズを発生させる。即ち、１ビット以上の制御信号を周期的にイネーブル状態にして電源電圧ＴＶＤＤを周期的に低下させてその電源電圧ＴＶＤＤを変動させ、その変動に伴って変化するクロック信号ＩＮに対するクロック信号ＯＵＴの位相の変化（遅延）をジッタとみなす。これにより、最終的に論理回路１＿５に周期的な電源ノイズが入り込んだことによる、ジッタ増大の定量的な評価を行なうことができる。
【００３２】
図４は、図２に示すジッタ発生回路の、瞬間的な電源ノイズが発生することを模擬したテストシーケンスの一例を示す図である。
【００３３】
図２に示すジッタ発生回路１０を構成する４つのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のゲートに印加される４ビットの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞のうちの１ビット以上の制御信号を突発的に１回だけイネーブル状態にして、図４に示すように、電源電圧ＴＶＤＤを瞬時に低下させることにより瞬間的な電源ノイズ（バーストノイズ）を発生させる。これにより、最終的に論理回路１＿５にバーストノイズが入り込んだ際の瞬時的なジッタ増大の定量的な評価を行なうことができる。
【００３４】
このように、周期的な電源ノイズ以外にもバースト的な電源ノイズの発生が容易であるため、周期的なクロックを基準として周期的に電源が変動する際のジッタの評価のみならず、回路動作開始時に電源が大きく変動する際のジッタの評価を行なうこともできる。
【００３５】
尚、本実施形態では、電源ノイズを発生するにあたり、４つのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のゲートに印加される４ビットの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞のうちの１ビット以上の制御信号を周期的にもしくは突発的にイネーブル状態にする例で説明したが、これとは逆に、４つのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のゲートに印加される４ビットの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞の全てをイネーブル状態にしておき、４つのＰＭＯＳトランジスタ１２＿２，１２＿３，１２＿４，１２＿５のゲートに印加される４ビットの制御信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞のうちの１ビット以上の制御信号を周期的にもしくは突発的にディスエーブル状態にしてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体集積回路の一実施形態の回路構成を示す図である。
【図２】図１に示すジッタ発生回路の構成を示す図である。
【図３】図２に示すジッタ発生回路の、周期的な電源ノイズが発生することを模擬したテストシーケンスの一例を示す図である。
【図４】図２に示すジッタ発生回路の、瞬間的な電源ノイズが発生することを模擬したテストシーケンスの一例を示す図である。
【符号の説明】
【００３７】
１  半導体集積回路
１＿１  ＰＬＬ回路
１＿２  第１の信号伝送回路
１＿３  経路切替回路
１＿４  第２の信号伝送回路
１＿５  論理回路
１０  ジッタ発生回路
１１  バッファ回路
１１＿１，１１＿３，１２＿１，１２＿２，１２＿３，１２＿４，１２＿５  ＰＭＯＳトランジスタ
１１＿２，１１＿４  ＮＭＯＳトランジスタ
１２  電流供給回路
【図１】
2007318205.tif 000003
【図２】
2007318205.tif 000004
【図３】
2007318205.tif 000005
【図４】
2007318205.tif 000006