(57)【要約】【課題】システマティックな製造ばらつきによって受ける影響を低減可能な半導体集積回路の設計システムを提供する。【解決手段】基本パターンの形状測定結果から取得される製造ばらつき情報から、システマティック製造ばらつきを抽出する抽出モジュール１２と、システマティック製造ばらつきとプロセスシミュレーションの実行結果から得られるパラメータを用いたプロセスシミュレーションによって、基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュール１４と、解析パターン形状を用いて基本回路の信号遅延特性を算出する遅延特性算出モジュール１５と、基本回路の設計パターンの形状と解析パターン形状とを比較して、システマティック製造ばらつきに起因する不良が基本回路に発生する不良発生危険度を算出する危険度算出モジュール１６とを備える。【選択図】図１
2007280222.tif 000002
【特許請求の範囲】
【請求項１】
基本パターンの形状測定結果から取得される製造ばらつき情報から、システマティック製造ばらつきを抽出する抽出モジュールと、
前記システマティック製造ばらつきとプロセスシミュレーションの実行結果から得られるパラメータを用いたプロセスシミュレーションによって、前記基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュールと、
前記解析パターン形状を用いて前記基本回路の信号遅延特性を算出する遅延特性算出モジュールと、
前記基本回路の設計パターンの形状と前記解析パターン形状とを比較して、前記システマティック製造ばらつきに起因する不良が前記基本回路に発生する不良発生危険度を算出する危険度算出モジュール
とを備えることを特徴とする半導体集積回路の設計システム。
【請求項２】
前記不良発生危険度が、前記設計パターンの形状寸法に対する前記解析パターン形状寸法の比であることを特徴とする請求項１に記載の半導体集積回路の設計システム。
【請求項３】
前記遅延特性算出モジュールが、
前記解析パターン形状を用いて、前記基本回路の信号遅延時間及び該信号遅延時間の発生確率を算出する遅延時間算出モジュールと、
前記基本回路への入力信号及び前記基本回路の出力負荷の特性と、前記信号遅延時間及び前記発生確率を含む前記信号遅延特性との関係を示す遅延特性テーブルを作成するテーブル作成モジュール
とを備えることを特徴とする請求項１又は２に記載の半導体集積回路の設計システム。
【請求項４】
レイアウト情報に含まれるすべての前記基本回路の不良発生危険度の和が許容条件を満足するか否かを判定するレイアウト判定モジュールと、
前記不良発生危険度の和が許容条件を満足しない場合に、前記レイアウト情報に含まれる基本回路を該基本回路より不良発生危険度の小さな基本回路で置換する置換モジュール
とを含む変更モジュールを更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路の設計システム。
【請求項５】
前記基本回路の信号遅延特性に含まれる信号遅延時間及び該信号遅延時間の発生確率を用いて、複数の前記基本回路を組み合わせて構成される信号経路の信号遅延時間及び該信号遅延時間の発生確率を含む前記信号経路の信号遅延特性を算出する経路遅延算出モジュールと、
前記信号経路の信号遅延時間が許容条件を満足するか否かを判定する経路判定モジュールと、
前記信号経路の信号遅延時間が許容条件を満足しない場合に、前記信号経路に含まれる基本回路を該基本回路より遅延ばらつきが小さい基本回路で置き換える経路修正モジュール
とを含む変更モジュールを更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路の設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計システムに係り、特に論理合成、レイアウト情報の作成を行う設計システムに関する。
【背景技術】
【０００２】
複数のスタンダードセル（以下において、単に「セル」という。）等を組み合わせて構成される半導体集積回路（ＬＳＩ）の歩留りを改善するために、以下の述べる様々な対策が実施されている。例えば、セル等の基本回路内でのコンタクト不良の発生率を下げるために、セル内の異なるメタル層の配線間を接続するビアが接続箇所毎に複数個配置された歩留り向上に配慮したセルが使用される。配線でのコンタクト不良の発生率を下げるために、配線時或いは配線後に冗長ビア（複数のビア）を配置する。リソグラフィシミュレーションによって不良発生率が高いと予測される配線密度の高い領域を抽出し、抽出された領域内の配線間隔を広げる。製造ばらつきによるＬＳＩの性能悪化の改善方法としては、セルを通過する信号の遅延時間がばらつきを仮定して計算されたセルのライブラリ（ばらつきパフォーマンスライブラリ）を用意して、ＬＳＩの統計的な遅延計算を行う（例えば、特許文献１参照。）。
【０００３】
しかし、従来のＬＳＩ設計ではパターンに依存するパターンに依存するシステマティックな製造ばらつきがＬＳＩの性能に与える影響が考慮されていない。「パターンに依存するシステマティックな製造ばらつき」（以下において、単に「システマティックばらつき」という。）とは、製造ばらつきのうち、特定のパターン形状に対して製造上の再現性があるばらつき成分である。例えば、通常の配線ピッチが特定の周辺パターンの影響を受けて常にターゲットの形状からずれて転写されることを示す。従来、このようなシステマティックな製造ばらつきを考慮した設計は行われておらず、製造時にパターンのばらつきが発生していた。又、こうしたシステマティックなターゲットの形状からのずれを回避する設計も行われていなかった。
【０００４】
更に、従来は、セル等における信号遅延ばらつきの分布がガウス分布になることを前提としてばらつきパフォーマンスライブラリが作成されているが、実際の信号遅延ばらつきの分布が非ガウス分布である場合に大きな誤差が生じる。一般にシステマティックばらつきはガウス分布にならない。そのため、信号遅延ばらつきの分布がガウス分布になることを前提としたばらつきパフォーマンスライブラリでは、製造ばらつきを精度よく見積ったＬＳＩのパフォーマンス解析及びパフォーマンスの最適化ができない。
【０００５】
以上に述べたように、システマティックばらつきがＬＳＩの性能に与える影響を考慮せずに設計されたＬＳＩでは、種々の問題が発生する。
【特許文献１】特開２００５−２５９１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、システマティックな製造ばらつきが半導体集積回路に及ぼす影響を低減可能な半導体集積回路の設計システムを提供する。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、（イ）基本パターンの形状測定結果から取得される製造ばらつき情報から、システマティック製造ばらつきを抽出する抽出モジュールと、（ロ）システマティック製造ばらつきとプロセスシミュレーションの実行結果から得られるパラメータを用いたプロセスシミュレーションによって、基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュールと、（ハ）解析パターン形状を用いて基本回路の信号遅延特性を算出する遅延特性算出モジュールと、（ニ）基本回路の設計パターンの形状と解析パターン形状とを比較して、システマティック製造ばらつきに起因する不良が基本回路に発生する不良発生危険度を算出する危険度算出モジュールとを備える半導体集積回路の設計システムが提供される。
【発明の効果】
【０００８】
本発明によれば、システマティックな製造ばらつきが半導体集積回路に及ぼす影響を低減可能な半導体集積回路の設計システムを提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る設計システムは、図１に示すように、複数の製造条件で形成された回路素子及び配線パターンを含む基本パターンの形状測定結果から、基本パターンの形状の製造ばらつき情報を取得する情報取得モジュール１１と、製造ばらつき情報から、製造上の再現性があるシステマティック製造ばらつきを抽出する抽出モジュール１２と、システマティック製造ばらつきとプロセスシミュレーションの実行結果を用いて基本パターンのプロセスシミュレーション用パラメータを設定するパラメータ設定モジュール１３と、設定されたパラメータを用いたプロセスシミュレーションを実行して、基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュール１４と、解析パターン形状を用いて基本回路の信号遅延特性を算出する遅延特性算出モジュール１５と、基本回路の設計パターンの形状と解析パターン形状とを比較して、システマティックばらつきに起因する不良が基本回路に発生する不良発生危険度を算出する危険度算出モジュール１６とを備える。
【００１１】
「基本パターン」は、ＮＡＮＤ回路やバッファ等のセルを構成するトランジスタ等の回路素子のパターンや、配線パターン等である。後述するように、回路素子は配線の配置、間隔が異なる複数の基本パターンが用意される。基本パターンの「製造ばらつき情報」は、ウェハ上に形成された基本パターンの形状を測定した場合の、測定値のばらつきとして取得される。つまり製造ばらつき情報は、セルや配線を形成する製造工程におけるばらつきの情報である。
【００１２】
「基本回路」とは、セル或いは配線及びビアの組み合わせからなる配線パターン等である。つまり、「解析パターン形状」は、プロセスシミュレーションによって算出される、セルのパターン形状或いは配線パターンの形状である。
【００１３】
情報取得モジュール１１、抽出モジュール１２、パラメータ設定モジュール１３、解析パターン取得モジュール１４、遅延特性算出モジュール１５及び危険度算出モジュール１６は、中央演算処理装置（ＣＰＵ）１０に含まれる。ＣＰＵ１０は、設計ユニット１に含まれる。図１に示すように、第１の実施の形態に係る設計システムは、設計ユニット１及び測定ユニット２を含む。測定ユニット２は、一連の製造工程で製造された基本パターンの形状を測定する。
【００１４】
図２（ａ）に示すように、遅延特性算出モジュール１５は、解析パターン形状を用いて、基本回路の信号遅延時間及び信号遅延時間の発生確率を算出する遅延時間算出モジュール１５１と、基本回路への入力信号及び基本回路に接続される出力負荷の特性と、信号遅延時間及び信号遅延時間の発生確率を含む信号遅延特性との関係を示す遅延特性テーブルを作成するテーブル作成モジュール１５２とを備える。遅延特性算出モジュール１５は、回路の信号遅延時間の発生確率分布から離散確率を算出する離散確率算出モジュール１５３を更に備える。「離散確率」については後述する。
【００１５】
図２（ｂ）に示すように、危険度算出モジュール１６は、セル危険度算出モジュール１６１、配線危険度算出モジュール１６２、及びレイアウト危険度算出モジュール１６３を含む。セル危険度算出モジュール１６１は、システマティックばらつきに起因する不良がセルに発生する不良発生危険度を算出する。配線危険度算出モジュール１６２は、システマティックばらつきに起因する不良が配線に発生する不良発生危険度を算出する。レイアウト危険度算出モジュール１６３は、レイアウト全体についてシステマティックばらつきに起因する不良が発生する不良発生危険度を算出する。
【００１６】
「不良発生危険度」は、ばらつきパラメータを適用したプロセスシミュレーションによって算出される解析パターン形状の、設計パターンの形状からの乖離度として定義される。設計パターンの形状と解析パターン形状の差が大きいほど、不良発生危険度は大きい。本実施の形態では、設計パターンの形状寸法に対する解析パターン形状寸法の比として、不良発生危険度を定義する。
【００１７】
図１に示すＣＰＵ１０は、基本回路の信号遅延特性を用いて算出される、複数の基本回路を組み合わせて構成される信号経路の信号遅延特性、及び複数の信号経路を含むレイアウト情報に含まれるすべての基本回路の不良発生危険度の和の、少なくともいずれかが許容条件を満足しない場合に、許容条件を満足するようにレイアウト情報を変更する変更モジュール１７を更に備える。
【００１８】
図２（ｃ）に示すように、変更モジュール１７は、半導体集積回路のレイアウト情報に含まれる基本回路の不良発生危険度の和と許容値とを比較して、不良発生危険度の和が許容条件を満足するか否かを判定するレイアウト判定モジュール１７１と、不良発生危険度の和が許容条件を満足しない場合に、レイアウト情報に含まれる基本回路を不良発生危険度の小さな基本回路で置換する置換モジュール１７２とを備える。
【００１９】
又、変更モジュール１７は、隣接回路のパターン形状に依存するシステマティックばらつきに起因する基本回路の不良発生危険度を増大させる回路配置を、半導体集積回路のレイアウト情報から検出する危険配置検出モジュール１７３と、検出された回路配置を変更して回路の不良発生危険度を減少させる配置修正モジュール１７４とを備える。
【００２０】
更に、変更モジュール１７は、基本回路の信号遅延特性に含まれる信号遅延時間及びその信号遅延時間の発生確率を用いて、複数の基本回路を含む信号経路の信号遅延時間及びその信号遅延時間の発生確率を含む信号経路の信号遅延特性を算出する経路遅延算出モジュール１７５と、信号経路の信号遅延時間が許容条件を満足するか否かを判定する経路判定モジュール１７６と、信号経路の信号遅延時間が許容条件を満足しない場合に、信号経路に含まれる基本回路を遅延ばらつきが小さい回路で置き換える経路修正モジュール１７７とを備える。
【００２１】
図１に示したように、ＣＰＵ１０は、論理合成モジュール１８及び配置モジュール１９を更に備える。論理合成モジュール１８は、ＬＳＩの論理動作を規定するレジスタ転送レベル記述（ＲＴＬ記述）を用いて論理合成を行い、ＬＳＩの回路接続情報を作成する。配置モジュール１９は、図２（ｄ）に示すように、セル配置モジュール１９１及び配線配置モジュール１９２を備える。セル配置モジュール１９１は、回路接続情報に基づいてセルを配置してＬＳＩのレイアウト情報を作成する。配線配置モジュール１９２は、回路接続情報に基づいて配線を配置してＬＳＩのレイアウト情報を作成する。
【００２２】
更に、図１に示した設計ユニット１は、遅延特性ライブラリ３０１、危険度ライブラリ３０２、セルライブラリ３０３及び危険配線ライブラリ３０４を備える。遅延特性ライブラリ３０１は、複数のセルの遅延特性テーブルを格納する。危険度ライブラリ３０２は、セル及び配線の不良発生危険度を格納する。セルライブラリ３０３は、設計対象のＬＳＩに使用可能な複数のセルを格納する。危険配線ライブラリ３０４は、配線の危険パターンを格納する。
【００２３】
又、図１に示した設計ユニット１は、入力装置４０、出力装置５０及び記憶装置２００を備える。入力装置４０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置４０よりＬＳＩ設計者は、ＬＳＩのＲＴＬ記述を指定したり、許容値を設定したりできる。更に、入力装置４０より出力データの形態等を設定することも可能で、又、ＬＳＩ設計の実行や中止等の指示の入力も可能である。
【００２４】
又、出力装置５０としては、設計結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。ここで、「コンピュータ読み取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等の電子データを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク等が「コンピュータ読み取り可能な記録媒体」に含まれる。
【００２５】
記憶装置２００は、測定結果記憶領域２０１、設計パターン情報記憶領域２０２、製造ばらつき情報記憶領域２０３、システマティックばらつき記憶領域２０４、パラメータ記憶領域２０５、解析パターン形状記憶領域２０６、遅延特性記憶領域２０７、ＲＴＬ記述記憶領域２０８、許容条件記憶領域２０９、回路接続情報記憶領域２１０、経路遅延記憶領域２１１、レイアウト情報記憶領域２１２、及び危険度記憶領域２１３を含む。
【００２６】
測定結果記憶領域２０１は、基本パターン形状の測定結果を格納する。設計パターン情報記憶領域２０２は、基本回路に関する設計パターンの形状情報を格納する。製造ばらつき情報記憶領域２０３は、基本パターン形状の製造ばらつき情報を格納する。システマティックばらつき記憶領域２０４は、製造ばらつき情報から抽出されるシステマティックばらつきを格納する。パラメータ記憶領域２０５は、パラメータ設定モジュール１３によって設定されるばらつきパラメータを格納する。解析パターン形状記憶領域２０６は、プロセスシミュレーションによって取得される解析パターン形状の情報を格納する。遅延特性記憶領域２０７は、セルの信号遅延特性を格納する。ＲＴＬ記述記憶領域２０８は、設計対象のＬＳＩのＲＴＬ記述を格納する。許容条件記憶領域２０９は、ＬＳＩに適用される許容条件を格納する。回路接続情報記憶領域２１０は、論理合成によって作成される回路接続情報を格納する。回路接続情報は、設計対象のＬＳＩに使用される複数のセルの接続情報を含む。経路遅延記憶領域２１１は、信号経路の信号遅延特性を格納する。レイアウト情報記憶領域２１２は、ＬＳＩのレイアウト情報を格納する。レイアウト情報は、ＬＳＩに使用されるセル及びセル間を接続する配線の配置情報を含む。危険度記憶領域２１３は、危険度算出モジュール１６によって算出される不良発生危険度を格納する。
【００２７】
図３に、ゲート電極１０１、ｐ型拡散領域１０２及びｎ型拡散領域１０３を備える基本パターンの例を示す。ゲート電極１０１は、ｐ型拡散領域１０２及びｎ型拡散領域１０３の長手方向に延伸する中心ストライプと、中心ストライプに横架する複数の梁部からなるフィッシュボーン構造である。図３に示した基本パターンでは、チャネル長であるｐ型拡散領域１０２上に配置されたゲート電極１０１の梁部の幅がＬ、ｐ型拡散領域１０２とｎ型拡散領域１０３間に配置されたゲート電極１０１の中心ストライプとｐ型拡散領域１０２との距離がＳである。
【００２８】
図３の領域Ａにおけるゲート電極１０１を拡大した図を図４に示す。図４に実線で示したゲート電極部Ａ１は、最適な製造条件であるセンター条件でゲート電極１０１が形成された例である。ここで、製造条件の例として、フォトリソグラフィ工程における露光装置のフォーカス値Ｆとの関係で定まる光量Ｖの条件について述べる。フォーカス値Ｆ及び光量Ｖは、ゲート電極１０１形成時にエッチングマスクとして使用されるフォトレジスト膜の露光条件におけるフォーカス値及び光量である。図５に示すように、フォトリソグラフィ工程において許容されるフォーカス値の中心と許容される光量Ｖの中心が一致した場合が、センター条件である。図４に破線で示したゲート電極部Ａ２は、ゲート電極部Ａ１形成時と同一のフォーカス値Ｆで、最適条件より光量が多いオーバー条件でゲート電極１０１が形成された例である。図４に一点鎖線で示したゲート電極部Ａ３は、ゲート電極部Ａ１形成時と同一のフォーカス値Ｆで、最適条件より光量が少ないアンダー条件でゲート電極１０１が形成された例である。図４に示したように、ゲート電極部Ａ２はゲート電極部Ａ１より幅が広く、ゲート電極部Ａ３はゲート電極部Ａ１より幅が狭い。つまり、許容された範囲内の製造条件のバラツキによって、チャネル長Ｌが変動する。その結果、ＬＳＩの特性が変動する。
【００２９】
以上に説明したように、製造条件が許容範囲であっても、製造されるパターンの形状に、ＬＳＩの特性や歩留りに影響を及ぼす製造ばらつきが発生する。上記製造ばらつきは製造上再現性のあるシステマティックばらつきである。
【００３０】
システマティックばらつきは、基本パターンの形状に依存する。例えば、図６に示すように、ゲート電極１０１の梁部と中心ストライプとの接続部が近いほど、光近接効果の影響等のために一般に梁部の幅は広くなる。その結果、距離Ｓの値が小さいほど、チャネル長ＬのばらつきΔＬが大きい。図７は、システマティックばらつきの例を示す。図７は、図６に示した距離Ｓを６０ｎｍから１００ｎｍに設定した場合の、チャネル長ＬのばらつきΔＬの例を示す。ここで、ばらつきΔＬは、製造されたトランジスタのチャネル長Ｌの、設計値に対する比である。図７に示した距離ＳとばらつきΔＬの関係が再現性よく成立するため、ばらつきΔＬはシステマティックばらつきである。距離Ｓを設計基準値より広くしてセルを設計することによって、ばらつきΔＬが抑制される場合がある。例えば、距離Ｓの設計基準値が６０μｍの場合に、距離Ｓを８０μｍにしてセルを設計することによって、ばらつきΔＬが３０％から１０％に減少する。
【００３１】
抽出モジュール１２は、製造工程毎に製造ばらつきをシステマティックばらつきとランダムばらつきに分類し、製造ばらつきの情報からシステマティックばらつきの情報を抽出する。「ランダムばらつき」とは、製造ばらつきのうち再現性がないばらつき成分である。具体的には、抽出モジュール１２は製造ばらつき情報を分析し、製造上で再現性のあるばらつきの情報をシステマティックばらつき情報として製造ばらつき情報から抽出する。ここで製造工程は、例えば露光工程、エッチング工程、化学的機械的研磨（ＣＭＰ）工程等、ＬＳＩを製造するための一連の工程である。
【００３２】
製造ばらつきの情報からシステマティックばらつきの情報を抽出する方法の例を以下に説明する。システマティックばらつきはパターン形状に依存するパターンの偏りであり、ランダムばらつきのようなガウス分布にならない特定の傾向のある分布を示す。システマティックばらつきの例を、図８（ａ）、及び図８（ｂ）を参照して説明する。図８（ａ）は、ゲート電極間距離Ｓ１で配列されたチャネル長Ｌ０のゲート電極ｇa1〜ｇa5からなるパターンを示す。図８（ｂ）は、ゲート電極間距離Ｓ２で配列されたチャネル長Ｌ０のゲート電極ｇb1〜ｇb5からなるパターンを示す。図８（ａ）及び図８（ｂ）に示したパターンをウェハ上に形成した例を、図９（ａ）及び図９（ｂ）にそれぞれ示す。図９（ａ）及び図９（ｂ）に示すように、形成されたゲート電極ｇa3のチャネル長はチャネル長Ｌ１であり、ゲート電極ｇb3のチャネル長はチャネル長Ｌ２である。つまり、形成後のチャネル長Ｌは、ゲート電極間距離Ｓに応じて変化する。
【００３３】
図１０（ａ）及び図１０（ｂ）に、チャネル長Ｌ１の発生確率ＰS1の分布及びチャネル長Ｌ２の発生確率ＰS2の分布をそれぞれ実線で示す。図１０（ａ）及び図１０（ｂ）に破線で示した分布は、周囲に他のパターンのない孤立した単独パターンとしてゲート電極ｇa3及びゲート電極ｇb3を形成した場合の、チャネル長の発生確率の分布である。図１０（ａ）及び図１０（ｂ）に示すように、ゲート電極間距離Ｓが狭いほど、チャネル長の発生確率の分布と単独パターンの発生確率の分布との隔たりが大きい。
【００３４】
ゲート電極間距離Ｓをパラメータとして、チャネル長の分布は多項式関数で近似される。チャネル長のばらつき分布等の製造ばらつきの分布を多項式関数で近似する方法は、例えば応答局面法や平均値の分布の近似法等が採用可能である。多項式関数を得るためのデータは、テストエレメントグループ（ＴＥＧ）の測定結果、或いは過去に製造したロットの測定結果から得られる。ここで、製造ばらつきの分布のうち、上記の多項式関数にフィッティング可能な部分をシステマティックばらつき起因の偏りと定義する。又、製造ばらつきの分布のうちシステマティックばらつき起因の偏り以外の部分をランダムばらつきの分布（ランダム分布）と定義する。つまり、ランダム分布はゲート電極間距離Ｓに依存しないばらつきの分布である。製造ばらつき全体のばらつきは、システマティックばらつきとランダムばらつきの和である。図１１に、チャネル長Ｌ１の発生確率ＰS1の分布及びチャネル長Ｌ２の発生確率ＰS2の分布と、ゲート電極間距離Ｓをパラメータとしたチャネル長の分布の多項式関数の曲線ＦＬを重ねて示したグラフを示す。図１１において、発生確率ＰS1の分布及び発生確率ＰS2の分布と多項式関数の曲線ＦＬの重なった部分がシステマティックばらつき起因の偏りあり、重ならない部分がランダムばらつきである。
【００３５】
ゲート電極間距離Ｓ以外にも製造ばらつきの要因は複数あり、上記のチャネル長を用いて説明した例は、多項式関数のパラメータがゲート電極間距離Ｓのみの簡単な例である。実際には、パターン形状に依存するばらつきの大きさに影響を及ぼすパラメータは多数存在する。複数のパラメータから製造ばらつきに影響を与える主要なパラメータを抽出して、上記に説明した方法によって、製造ばらつきの情報からシステマティックばらつきの情報を抽出できる。複数のパラメータを含む多項式関数を用いて、システマティックばらつきを製造ばらつきから抽出してもよい。
【００３６】
抽出されるシステマティックばらつき情報の例を、図１２に示す。図１２は、図３に示したチャネル長Ｌの発生確率ＰＬの分布を示すグラフである。発生確率ＰＬは、図３に示した基本パターンを複数個形成した場合の、チャネル長Ｌの発生確率として取得される。
【００３７】
パラメータ設定モジュール１３は、基本パターンのシステマティックばらつき情報を用いて、プロセスシミュレーション用のばらつきパラメータを設定する。「ばらつきパラメータ」は、システマティックばらつきの分布にプロセスシミュレーション結果をフィッティングして設定される、プロセスシミュレータ用のパラメータである。パラメータ設定モジュール１３は、基本パターンの測定結果から抽出されたシステマティックばらつきに、製造工程毎の各プロセスシミュレーション結果の合成結果をフィッティングさせて、基本パターンのプロセスシミュレーション用モデルを作成する。システマティックばらつきにフィッティングするプロセスシミュレーション用モデルを作成することによって、各プロセスシミュレータのパラメータとして、ばらつきパラメータが設定される。
【００３８】
図１３（ａ）〜図１３（ｃ）に製造工程毎のプロセスシミュレーション結果の例を示す。例えば、図１３（ａ）〜図１３（ｃ）は、露光シミュレーション、フォーカスシミュレーション、エッチングシミュレーションの３種類のプロセスシミュレーションによってそれぞれ算出されたチャネル長Ｌの発生確率Ｐ１、Ｐ２、Ｐ３の分布を示す。図１４に、図１３（ａ）〜図１３（ｃ）に示したプロセスシミュレーション結果を合成して得られる曲線ＳＬを、図１２に示した測定値から得られた発生確率ＰＬにフィッティングさせた例を示す。図１４に示した黒丸は、図１２に示した発生確率ＰＬである。以上では、３種類のプロセスシミュレーション結果を合成する例を説明したが、合成するプロセスシミュレーション結果が３種類に限られないのは勿論である。
【００３９】
解析パターン取得モジュール１４は、ばらつきパラメータを適用したプロセスシミュレーションを実行して、セルの解析パターン形状を取得する。つまり解析パターン形状は、システマティックばらつきが生じる製造工程によって製造されるセルのパターン形状として、プロセスシミュレーションによって算出される。以下では、セルの解析パターン形状として、セルに含まれるトランジスタのゲート電極の解析パターン形状を取得する場合を例示的に説明する。
【００４０】
図１５に、ゲート電極ｇ１〜ｇ７のみをそれぞれ図示したトランジスタＴ１〜Ｔ７を含むセルを示す。図１５において、Ｖ１は電源線、Ｖ２はＧＮＤ線である。図１５に示した領域Ｂの拡大図を図１６に示す。図１６に実線で示したゲート電極部Ｂ１は、センター条件でゲート電極ｇ７が形成された場合のプロセスシミュレーション結果である。図１６に破線で示したゲート電極部Ｂ２は、オーバー条件でゲート電極ｇ７が形成された場合のプロセスシミュレーション結果である。図１６に一点鎖線で示したゲート電極部Ｂ３は、アンダー条件でゲート電極ｇ７が形成された場合のプロセスシミュレーション結果である。
【００４１】
解析パターン取得モジュール１４が、ばらつきパラメータを用いて図１５に示したセルのプロセスシミュレーションを実行することにより、ゲート電極ｇ１〜ｇ７の解析パターン形状が取得される。図１７に、ばらつきパラメータを用いたプロセスシミュレーションにより算出されたゲート電極ｇ７のチャネル長Ｌ７の発生確率ＰＬの分布を示す。
【００４２】
次に、隣接して配置されたセルを考慮して、セルの解析パターン形状を取得する方法について説明する。図１８に、セルＣ１〜Ｃ５が配置された例を示す。セルＣ１〜Ｃ５を含め、以下の説明においてセルはすべて矩形領域で定義されるとする。解析パターン形状を取得する対象セルをセルＣ１とする。セルＣ１の左側にセルＣ２、右側にセルＣ３、上側にセルＣ４、下側にセルＣ５が配置されている。図１８に示すように、セルＣ１からセルＣ２〜Ｃ５までの距離は、それぞれ距離ＤＩＳ12〜ＤＩＳ15である。セルＣ１に含まれる回路素子に、セルＣ２〜Ｃ５内の回路素子のパターン形状に依存するシステマティックばらつきが生じる。例えば、セルＣ２〜Ｃ５に含まれるトランジスタのゲート電極ピッチよって、対象セルＣ１に含まれるトランジスタのゲート電極に生じるシステマティックばらつきの大きさが変動する。
【００４３】
セルＣ２〜Ｃ５の影響により対象セルＣ１に生じるシステマティックばらつきの大きさは、距離ＤＩＳ12〜ＤＩＳ15に依存する。そのため、距離ＤＩＳ12〜ＤＩＳ15を変化させてプロセスシミュレーションを実行し、対象セルＣ１に含まれるゲート電極の解析パターン形状を取得する。つまり、解析パターン取得モジュール１４は、距離ＤＩＳ12〜ＤＩＳ15をパラメータとして含むプロセスシミュレーションを実行し、対象セルＣ１が有するゲート電極の解析パターン形状を取得する。解析パターン取得モジュール１４は、対象セルＣ１に含まれるすべてのゲート電極について解析パターン形状を取得する。
【００４４】
離散確率算出モジュール１５３は、例えば図１７に示したチャネル長Ｌ７の発生確率ＰＬをチャネル長Ｌ７の代表寸法Ｌ７１〜Ｌ７３の発生確率ＰＬ１〜ＰＬ３で近似して、離散確率ＰＬｄを算出する。算出された離散確率ＰＬｄを図１９に示す。代表寸法Ｌ７１は、センター条件でゲート電極ｇ７が形成された場合のチャネル長Ｌ７を含むように選択される。以下において、センター条件で形成された形状パターンを「センター形状」という。代表寸法Ｌ７２は、オーバー条件でゲート電極ｇ７が形成された場合のチャネル長Ｌ７を含むように選択される。以下において、オーバー条件で形成された形状パターンを「オーバー形状」という。代表寸法Ｌ７３は、アンダー条件でゲート電極ｇ７が形成された場合のチャネル長Ｌ７を含むように選択される。以下において、アンダー条件で形成された形状パターンを「アンダー形状」という。更に、プロセスシミュレーションにより算出されたチャネル長Ｌ７の大部分、例えば９９．７％が含まれるように、代表寸法Ｌ７１〜Ｌ７３は選択される。ゲート電極ｇ１〜ｇ６のチャネル長Ｌ１〜Ｌ６の代表寸法も同様にして選択される。上記では、３つの代表寸法Ｌ７１〜Ｌ７３が選択される例を説明したが、代表寸法は２つ以上であればよい。
【００４５】
遅延時間算出モジュール１５１は、セルに含まれる各素子の形状ばらつきを考慮して、セルの信号遅延時間を回路シミュレーションによって算出する。「セルの信号遅延時間」とは、セルに入力信号が入力してから出力信号が出力されるまでの時間である。例えば、図１５に示したセルにおいて、入力した信号がゲート電極ｇ１〜ｇ７をそれぞれ有するトランジスタＴ１〜Ｔ７をすべて経由して出力される場合、トランジスタＴ１〜Ｔ７のゲート電極ｇ１〜ｇ７の代表寸法のすべての組み合わせについて、セルの信号遅延時間がそれぞれ算出される。図２０に、遅延時間算出モジュール１５１によって算出されたセルの信号遅延時間の例を示す。図２０は、ゲート電極ｇ７のチャネル長Ｌ７の形状がオーバー形状、ゲート電極ｇ１〜ｇ６のチャネル長Ｌ１〜Ｌ６の形状がそれぞれセンター形状の場合に、セルの信号遅延時間が遅延時間ｔｄであることを示す。ここで、遅延時間ｔｄは、トランジスタＴ１〜Ｔ７をすべて経由する信号経路の遅延時間である。又、信号遅延時間の発生確率は、各トランジスタの形状の発生確率の積である。つまり、図２０に示した発生確率Ｐｔｄは、トランジスタＴ１〜Ｔ６のチャネル長の形状がセンター形状である確率ＰT11〜確率ＰT61、及びトランジスタＴ７のチャネル長の形状がオーバー形状である確率ＰT72の積である。
【００４６】
以上に説明したように、セルに含まれるトランジスタ毎にセンター形状、オーバー形状、アンダー形状を仮定してセルの信号遅延時間が算出される。そのため、セルに含まれるトランジスタ数がｎ個の場合、遅延時間算出モジュール１５１が算出するセルの信号遅延時間は３n通りになる。算出される信号遅延時間の最大値と最小値の差が大きいほど、遅延ばらつきが大きいセルである。ただし、一定値以上の発生確率を有する信号遅延時間の最大値と最小値の差を遅延ばらつきとしてもよい。
【００４７】
又、複数の入力端子を有するセルの場合、各入力端子から出力端子までの経路におけるセルの信号遅延時間が算出される。例えば、図２１に示すように入力端子Ｉ１、Ｉ２、及び出力端子Ｚを有するセルＣXの場合は、入力端子Ｉ１から出力端子Ｚまでの経路におけるセルの信号遅延時間と、入力端子Ｉ２から出力端子Ｚまでの経路におけるセルの信号遅延時間がそれぞれ算出される。尚、セルＣXの入力端子Ｉ１、Ｉ２に入力する入力信号の立ち上がり時間がｔｓとする。
【００４８】
セルの信号遅延時間に対する影響が大きいトランジスタを選択し、選択したトランジスタの形状のみを考慮してセルの信号遅延時間を算出してもよい。例えば、図２１に示したセルＣXにおいて、出力負荷を駆動する出力トランジスタの形状をセンター形状、オーバー形状、及びアンダー形状とした場合それぞれについて、出力トランジスタ以外のトランジスタの形状がセンター形状である場合のセルの信号遅延時間を算出する。形状を考慮するトランジスタを選択することにより、遅延時間算出モジュール１５１が算出するセルの信号遅延時間の数を削減できる。
【００４９】
次に、テーブル作成モジュール１５２が、遅延特性テーブルを作成する方法を説明する。以下では、図２１に示したセルＣXの入力端子Ｉ１から出力端子Ｚまでの信号遅延時間ｔｚについて遅延特性テーブルを作成する場合を例示的に説明する。
【００５０】
既に述べたように、セルの信号遅延時間の発生確率は、セルに含まれる各基本パターンの形状の発生確率の積として算出される。図２２に、セルＣXの信号遅延時間ｔｚの発生確率の分布の例を示す。図２２に示したセルＣXの信号遅延時間ｔｚの発生確率は、図２０を参照して説明した方法と同様にして、セルＣXに含まれるトランジスタのチャネル長Ｌのシステマティックばらつきに基づき算出される。離散確率算出モジュール１５３が、図２２に示した信号遅延時間ｔｚの発生確率の分布に基づき、信号遅延時間ｔｚの代表遅延値ｔZ1〜ｔZ3の発生確率ＰZ1〜ＰZ3で近似された離散確率を算出する。算出された離散確率を図２３に示す。代表遅延値ｔZ1〜ｔZ3は、信号遅延時間ｔｚの大部分、例えば信号遅延時間ｔｚの９９．７％が含まれるように選択される。
【００５１】
テーブル作成モジュール１５２は、離散確率に近似したセルＣXの信号遅延時間及び信号遅延時間の発生確率を含む信号遅延特性Ｄを作成する。信号遅延特性Ｄは、以下の式（１）で表される：
Ｄ＝｛（ＴＤ１、Ｐ１）、（ＴＤ２、Ｐ２）、（ＴＤ３、Ｐ３）｝  ・・・（１）
式（１）において、ＴＤ１〜ＴＤ３は、離散確率を算出する際に代表遅延値として使用された信号遅延時間であり、Ｐ１〜Ｐ３は、信号遅延時間ＴＤ１〜ＴＤ３の発生確率である。
【００５２】
一般に、セルの信号遅延時間は、セルＣXの入力端子Ｉ１に入力する入力信号及び出力端子Ｚに接続する出力負荷の特性に依存する。例えば、信号遅延時間ｔｚは、入力信号の立ち上がり時間ｔｓ及び出力負荷の容量値Ｙに依存して変動する。テーブル作成モジュール１５２は、立ち上がり時間ｔｓ及び容量値Ｙの組み合わせ毎に定まる信号遅延特性Ｄを含む遅延特性テーブルを作成する。図２４に、遅延特性テーブルの例を示す。図２４は、立ち上がり時間ｔｓを０．０１［ｎｓ］〜１．０［ｎｓ］、容量値Ｙを１［ｆＦ］〜１００［ｆＦ］に変化させた場合の各信号遅延特性を示す。例えば、立ち上がり時間ｔｓが０．１［ｎｓ］、容量値Ｙが５０［ｆＦ］である場合は、信号遅延特性Ｄ23である。信号遅延特性Ｄ23は、以下の式（２）で表される：
Ｄ23＝｛（ＴＤ１23、Ｐ１23）、（ＴＤ２23、Ｐ２23）、（ＴＤ３23、Ｐ３23）｝  ・・（２）
ＴＤ１23、ＴＤ２23及びＴＤ３23は、代表遅延値として使用された信号遅延時間であり、Ｐ１23、Ｐ２23及びＰ３23は、それぞれ信号遅延時間ＴＤ１23、ＴＤ２23及びＴＤ３23の発生確率である。立ち上がり時間ｔｓが０．１［ｎｓ］、容量値Ｙが５０［ｆＦ］である場合の、発生確率を考慮した信号遅延時間ｍ23は、式（３）によって算出される：
ｍ23＝ＴＤ１23×Ｐ１23＋ＴＤ２23×Ｐ２23＋ＴＤ３23×Ｐ３23    ・・・（３）
図２４は、入力信号の立ち上がり時間ｔｓ及び出力負荷の容量値Ｙと、信号遅延時間ｔｚ及び信号遅延時間ｔｚの発生確率を含む信号遅延特性Ｄとの関係を示す遅延特性テーブルである。立ち上がり時間ｔｓ及び出力負荷の容量値Ｙ以外の、信号遅延時間ｔｚ及び信号遅延時間ｔｚの発生確率に影響を及ぼす要因を考慮して遅延特性テーブルを作成してもよいことは勿論である。尚、遅延特性テーブルの作成に使用される入力信号及び出力負荷の特性は、例えばテーブル作成モジュール１５２に内蔵される。或いは、記憶装置２００に格納された入力信号及び出力負荷の特性を、遅延特性テーブルを作成する際にテーブル作成モジュール１５２が参照してもよい。
【００５３】
以上の説明では、チャネル長Ｌのシステマティックばらつきを考慮して遅延特性テーブルを作成する例を示した。チャネル長Ｌ以外の基本パターンのシステマティックばらつきを考慮して遅延特性テーブルを作成してもよい。例えば、トランジスタのゲート幅ＷのばらつきΔＷを考慮して遅延特性テーブルを作成してもよい。図２５に、プロセスシミュレーションにより算出された、図１５に示したゲート電極ｇ７のゲート幅Ｗの発生確率ＰＷの分布を示す。又、図２６に、図２５に示した発生確率ＰＷをゲート幅の代表寸法Ｗ１〜Ｗ３の発生確率ＰW1〜ＰW3で近似して得られる離散確率ＰＷｄの例を示す。代表寸法Ｗ１〜Ｗ３は、代表寸法Ｌ７１〜Ｌ７３と同様にして、ゲート幅Ｗの分布の大部分、例えば９９．７％が含まれるように選択される。
【００５４】
既に述べたように、遅延時間算出モジュール１５１は、図１５に示したセルについて、トランジスタＴ１〜Ｔ７のゲート電極ｇ１〜ｇ７の代表寸法のすべての組み合わせについて、信号遅延時間を算出する。チャネル長ＬのばらつきΔＬ及びゲート幅ＷのばらつきΔＷを考慮する場合には、チャネル長Ｌとゲート幅Ｗの代表寸法のすべての組み合わせについて信号遅延時間が算出される。
【００５５】
図２７に、遅延時間算出モジュール１５１によって算出された図１５に示したセルの信号遅延時間の例を示す。図２７は、ゲート電極ｇ７のチャネル長及びゲート幅の形状がオーバー形状、ゲート電極ｇ１〜ｇ６のチャネル長の形状がオーバー形状、ゲート電極ｇ１〜ｇ６のゲート幅の形状がセンター形状の場合に、セルにおける信号遅延時間が遅延時間ｔｅであることを示す。図２７に示した信号遅延時間の発生確率は、各トランジスタの形状の発生確率の積である。つまり、図２７に示した発生確率Ｐｔｅは、トランジスタＴ１のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT121、トランジスタＴ２のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT221、トランジスタＴ３のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT321、トランジスタＴ４のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT421、トランジスタＴ５のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT521、トランジスタＴ６のチャネル長の形状がオーバー形状且つゲート幅の形状がセンター形状である確率ＰT621、及びトランジスタＴ７のチャネル長及びゲート幅の形状が共にオーバー形状である確率ＰT722の積である。
【００５６】
セルに含まれるトランジスタ数がｎ個の場合、遅延時間算出モジュール１５１が算出する信号遅延時間は３2n通りになる。既に述べたように、セルにおける信号遅延時間に対する影響が大きいトランジスタのみを選択して信号遅延時間を算出することにより、遅延時間算出モジュール１５１が算出する信号遅延時間の数を削減できる。以上に説明した方法で算出された遅延特性テーブルは、遅延特性ライブラリ３０１に格納される。
【００５７】
以下に、危険度算出モジュール１６が、システマティックばらつきに起因する不良がＬＳＩに発生する不良発生危険度を算出する方法を説明する。
【００５８】
セル危険度算出モジュール１６１は、対象セルの設計パターンの形状と、ばらつきパラメータを適用したプロセスシミュレーションによって得られる対象セルの解析パターン形状とを比較して、システマティックばらつきに起因する不良が対象セルに発生する不良発生危険度を算出する。例えば、トランジスタのチャネル長の設計値に対する、ばらつきパラメータを適用したプロセスシミュレーションによって算出されるチャネル長の比として、対象セルに含まれる基本パターンの不良発生危険度が算出される。対象セルの不良発生危険度は、対象セルに含まれる基本パターンの不良発生危険度の和として算出される。
【００５９】
セル危険度算出モジュール１６１は、以下の式（４）を用いて対象セルの不良発生危険度ＤｅｆCELLを算出する：
ＤｅｆCELL＝ＤｅｆＣ＋ΣＤｅｆＰ＋ΣＤｅｆＧ   ・・・（４）
式（４）で、「ＤｅｆＣ」は、単独で配置された場合の対象セルの不良発生危険度である。「ＤｅｆＰ」は、図１８を参照して説明したように対象セルと隣接セル間の距離を変化させたプロセスシミュレーションを実行して算出される対象セルの不良発生危険度である。式（４）の項「ΣＤｅｆＰ」は、対象セルと対象セルに隣接する隣接セルのすべての組み合わせについてそれぞれ算出される不良発生危険度ＤｅｆＰの和を表す。「ＤｅｆＧ」は、対象セル内の各配線グリッドに配線或いはビアが配置されると仮定してプロセスシミュレーションを実行した場合の、配線グリッド毎の不良発生危険度である。図２８に、セル内の配線可能な配線グリッドに配線を配置した例を示す。図２８では、セル内の配線グリッドに配置した配線Ｈ１〜Ｈ１６にハッチングを付して示している。配線Ｈ１〜Ｈ１６に配線を配置してばらつきパラメータを適用したプロセスシミュレーションを実行することにより、セル内の配線可能な配線グリッド毎に不良発生危険度ＤｅｆＧが算出される。式（４）の項「ΣＤｅｆＧ」は、対象セル内のすべての配線グリッドの不良発生危険度ＤｅｆＧの和を表す。式（４）で算出されるセルの不良発生危険度ＤｅｆCELLは、セル毎に危険度ライブラリ３０２に格納される。
【００６０】
セル間を電気的に接続する配線の不良発生危険度も、セルの不良発生危険度ＤｅｆCELLと同様にして算出される。即ち、配線及びビアの基本パターンの測定結果から、配線及びビアについての製造ばらつき情報が取得される。配線及びビアの基本パターンについては後述する。製造ばらつき情報から抽出されるシステマティックばらつきにプロセスシミュレーション結果をフィッティングさせて、配線及びビアのプロセスシミュレーション用のばらつきパラメータが設定される。設定されたばらつきパラメータを用いたプロセスシミュレーションを実行して、配線及びビアの解析パターン形状が算出される。配線危険度算出モジュール１６２は、配線及びビアの設計パターンの形状とプロセスシミュレーションを実行して得られる解析パターン形状とを比較して、設計パターンの形状からの解析パターン形状の乖離度として配線の不良発生危険度を算出する。つまり、配線の不良発生危険度は、システマティックばらつきに起因する不良が配線に発生する危険度である。ここで、配線に発生する不良とは、例えばＬＳＩの性能や歩留りに影響を及ぼすほどの配線抵抗や配線容量の変動を伴う、製造される配線形状の設計パターンからの変動を含む。
【００６１】
図２９（ａ）〜図２９（ｄ）に複数の配線を含む配線パターンの基本パターンの例を示す。図２９（ａ）〜図２９（ｄ）において、測定対象の対象配線にハッチングを付している。図２９（ａ）〜図２９（ｄ）に示したように、隣接する配線との距離、及び連続して配置される配線の本数等を変更した基本パターンが作成され、対象配線の製造ばらつき情報が取得される。基本パターンの配線ピッチや配線幅は、設計対象のＬＳＩに適用される設計ルールに依存する。  
図３０（ａ）〜図３０（ｄ）に複数のビアを含む配線パターンの基本パターンの例を示す。図３０（ａ）〜図３０（ｄ）では、ビアを四角、ビアが配置可能な配線グリッドを破線の交点として示し、測定対象の対象ビアが黒い四角で示される。図３０（ａ）〜図３０（ｄ）に示したように、隣接して配置されるビアの位置及び個数等を変更した基本パターンが作成され、対象ビアの製造ばらつき情報が取得される。ビアが配置可能な配線グリッドは、設計対象のＬＳＩに適用される設計ルールに依存する。
【００６２】
配線危険度算出モジュール１６２は、任意の配線層における配線の不良発生危険度ＤｅｆWIREを、式（５）を用いて算出する：  
ＤｅｆWIRE＝ΣＤｅｆＷ＋ΣＤｅｆＶ  ・・・（５）
式（５）の項「ΣＤｅｆＷ」は、同一の配線層に配置されたすべての配線についてそれぞれ算出された不良発生危険度ＤｅｆＷの和を表す。項「ΣＤｅｆＶ」は、同一の配線層に配置されたすべてのビアについてそれぞれ算出された不良発生危険度ＤｅｆＶの和を表す。
【００６３】
図２９（ａ）〜図２９（ｄ）及び図３０（ａ）〜図３０（ｄ）に例示したように、配線及びビアが組み合わせて配置された配線パターン毎に配線の不良発生危険度ＤｅｆＷ及びＤｅｆＶは算出される。式（５）で算出される配線の不良発生危険度ＤｅｆWIREは、配線パターン毎に危険度ライブラリ３０２に格納される。又、不良発生危険度ＤｅｆＷ或いはＤｅｆＶが一定値（例えば、０．００１％）以上の配線を含むパターンは、「危険配線パターン」として危険配線ライブラリ３０４に格納される。
【００６４】
尚、対象配線の配線抵抗及び配線容量等を含む配線遅延情報が、配線パターン毎に遅延特性ライブラリ３０１に格納される。対象配線の配線遅延情報は近傍に配置される配線の影響を受ける。そのため、例えば隣接配線を考慮したＲＣ補正係数が配線遅延情報として設定される。「ＲＣ補正係数」は、配線の配線抵抗及び配線容量を算出する場合に、隣接配線による影響を補正するために使用される係数である。以下に、図３１（ａ）及び図３１（ｂ）に示した配線パターンを参照して、ＲＣ補正係数を設定する例を示す。図３１（ａ）及び図３１（ｂ）において、配線トラックＷＴ1〜ＷＴ7を破線で示し、配線にハッチングをかけている。図３１（ａ）に示した配線パターンは、配線トラックＷＴ1〜ＷＴ7のうち配線トラックＷＴ4にＲＣ補正係数を設定する着目配線が配置され、配線トラックＷＴ1、ＷＴ3及びＷＴ6に隣接配線が配置された例である。図３１（ｂ）に示した配線パターンは、配線トラックＷＴ1〜ＷＴ7のうち、配線トラックＷＴ4のみに着目配線が配置された例である。ここで、配線トラックのうち配線が配置された配線トラックに「１」、配線が配置されない配線トラックに「０」を割り当てて作成される配線パターン情報を考える。図３１（ａ）の配線パターン情報は「１０１１０１０」であり、図３１（ｂ）の配線パターン情報は「０００１０００」である。すべての実施可能な配線パターン情報毎にＲＣ補正係数を算出して、予め補正係数テーブルを作成する。補正係数テーブルに格納されるＲＣ補正係数は、各配線パターンについて解析パターン形状を使用したシミュレーション等によって算出される。その結果、ＬＳＩに含まれる配線について、システマティックばらつきが考慮されたＲＣ補正係数を設定できる。
【００６５】
図３２に、図３１に示した配線パターンのＲＣ補正係数の例を示す。図３２に示すように、配線パターン情報「１０１１０１０」のＲＣ補正係数が０．９９７８０、配線パターン情報「０００１０００」のＲＣ補正係数が１．０００００である。尚、隣接する配線部分の長さも考慮してＲＣ補正係数を設定する場合は、配線が通過する配線グリッドを「１」、配線が通過しない配線グリッドを「０」とする配線パターン情報を用いることにより、上記の方法と同様にして配線パターンのＲＣ補正係数が設定可能である。
【００６６】
レイアウト危険度算出モジュール１６３は、ＬＳＩのレイアウトに含まれるセル、配線及びビアの不良発生危険度を危険度ライブラリ３０２から抽出し、レイアウト全体の不良発生危険度Ｄｅｆallを算出する。不良発生危険度Ｄｅｆallは、セルの不良発生危険度ＤｅｆCELLと配線の不良発生危険度ＤｅｆWIREの和として、以下の式（６）を用いて算出される：
Ｄｅｆall＝ＤｅｆCELL＋ＤｅｆWIRE
＝ＤｅｆCELL＋ΣＤｅｆＷ＋ΣＤｅｆＶ  ・・・（６）
レイアウト判定モジュール１７１は、設計対象のＬＳＩのレイアウトの不良発生危険度Ｄｅｆallが許容条件を満足するか否かを判定する。具体的には、レイアウト判定モジュール１７１は、式（６）を用いて算出されたレイアウトの不良発生危険度Ｄｅｆallと所定のレイアウト許容値とを比較する。レイアウト許容値は、トランジスタ等の設計パターンの形状からの変動に起因するＬＳＩの性能、歩留り等が許容範囲内であるように設定される。レイアウト許容値は、不良発生危険度Ｄｅｆallについて設定されてもよく、セルの不良発生危険度ＤｅｆCELL或いは配線の不良発生危険度ＤｅｆWIREについて設定されてもよい。又、不良発生危険度ＤｅｆＣ、ＤｅｆＰ、ＤｅｆＧ、ＤｅｆＷ及びＤｅｆＶ毎に設定されてもよい。
【００６７】
レイアウト判定モジュール１７１は、不良発生危険度Ｄｅｆallの絶対値がレイアウト許容値以下である場合に不良発生危険度が許容条件を満足すると判定する。不良発生危険度Ｄｅｆallの絶対値がレイアウト許容値より大きい場合は、ＬＳＩの所望の性能、歩留りを達成するためにレイアウトを変更する必要がある。例えば、レイアウト許容値が２５％に設定された場合に、セル、配線及びビアの不良発生危険度の和が２５％より大きければ、ＬＳＩのレイアウトは変更され、レイアウトの不良発生危険度Ｄｅｆallが所定のレイアウト許容値を満足する新たなレイアウトが作成される。
【００６８】
ＬＳＩのレイアウトの変更は、例えば変更前のレイアウトに含まれる不良発生危険度ＤｅｆCELLの大きいセルを、不良発生危険度ＤｅｆCELLの小さいセルに置き換えることによって行われる。つまり、置換モジュール１７２が、変更前のレイアウト情報に含まれる不良発生危険度ＤｅｆCELLの大きいセルを抽出し、抽出したセルと同一の機能を有する不良発生危険度ＤｅｆCELLの小さいセル（以下において、「歩留り優先セル」という。）に置き換える。不良発生危険度ＤｅｆCELLの大きいセルの抽出方法は、例えばレイアウトに含まれるセルのうち最も不良発生危険度ＤｅｆCELLの大きいセルを抽出する方法、或いは一定値（例えば、０．００１％）以上の不良発生危険度ＤｅｆCELLのセルを抽出する方法等が採用可能である。尚、設計対象のＬＳＩに使用されるセルの歩留り優先セルは、セルライブラリ３０３に格納される。
【００６９】
「歩留り優先セル」は歩留り向上を優先して設計され、例えば設計基準値より緩い設計ルールで設計されたセルである。具体的には、図２に示した距離Ｓの設計基準値が６０μｍである場合に、距離Ｓを８０μｍにして歩留り優先セルが設計される。図６に示したように、距離Ｓを８０μｍにしてセルを設計した場合は、距離Ｓを６０μｍにした場合と比較するとセルの面積が大きくなるが、ばらつきΔＬが３０％から１０％に減少する。
【００７０】
歩留り優先セルの例として、図３３に示すセルＣX1の歩留り優先セルを図３４〜図４２に示す。図３３に示したセルＣX1は、論理回路Ｘ１０、論理回路Ｙ１０及び論理回路Ｚ１０を含むセルである。図３３に示すように、論理回路Ｘ１０はゲート電極Ｘ１０１、ｐ型拡散領域Ｘ１０２及びｎ型拡散領域Ｘ１０３を備える。以下において、ゲート電極の中心ストライプとｐ型拡散領域との距離を「ｐ距離」、ゲート電極の中心ストライプとｎ型拡散領域との距離を「ｎ距離」とする。論理回路Ｘ１０のｐ距離及びｎ距離はＳX1である。論理回路Ｙ１０はゲート電極Ｙ１０１及びｐ型拡散領域Ｙ１０２を備える。論理回路Ｙ１０のｐ距離はＳY1である。論理回路Ｚ１０は、ゲート電極Ｚ１０１及びｎ型拡散領域Ｚ１０３を備える。論理回路Ｚ１０のｎ距離はＳZ1である。論理回路Ｘ１０のｐ型拡散領域Ｘ１０２と論理回路Ｙ１０のｐ型拡散領域Ｙ１０２との拡散領域間距離はＳp1である。論理回路Ｙ１０のゲート電極Ｙ１０１の中心ストライプと論理回路Ｚ１０のゲート電極Ｚ１０１の中心ストライプとのゲート電極間距離はＳg1である。
【００７１】
図３４に示したセルＣX2は、論理回路Ｘ１０をｐ距離及びｎ距離がＳX2の論理回路Ｘ１１で置き換えた、セルＣX1の歩留り優先セルである（ＳX1＜ＳX2）。論理回路Ｘ１１では、ｐ型拡散領域Ｘ１０２及びｎ型拡散領域Ｘ１０３のゲート電極Ｘ１０１の梁部が延伸する方向の幅を狭くすることで、ｐ距離及びｎ距離を広げている。つまり、論理回路Ｘ１１のゲート幅は論理回路Ｘ１０のゲート幅より小さい。そのため、論理回路Ｘ１１のゲート電極Ｘ１０１の梁部の数を論理回路Ｘ１０より増やして、ゲート容量や負荷駆動力等のトランジスタ特性を論理回路Ｘ１１と論理回路Ｘ１０とで同一にしている。その結果、セルＣX1に比べてセルＣX2のセル面積は大きいが、ＳX1＜ＳX2であるため、セルＣX1と比較してセルＣX2の不良発生危険度ＤｅｆCELLは小さい。
【００７２】
図３５に示したセルＣX3は、論理回路Ｙ１０をｐ距離がＳY2の論理回路Ｙ１１で、論理回路Ｚ１０をｎ距離がＳZ2の論理回路Ｚ１１でそれぞれ置き換えた、セルＣX1の歩留り優先セルである（ＳY1＜ＳY2、且つＳZ1＜ＳZ2）。論理回路Ｙ１１では、ｐ型拡散領域Ｙ１０２のゲート電極Ｙ１０１の梁部が延伸する方向の幅を狭くすることで、ｐ距離を広げている。論理回路Ｚ１１では、ｎ型拡散領域Ｚ１０３のゲート電極Ｚ１０１の梁部が延伸する方向の幅を狭くすることで、ｎ距離を広げている。そのため、論理回路Ｙ１１のゲート電極Ｙ１０１の梁部の数を論理回路Ｙ１０より増やしている。更に、論理回路Ｚ１１のゲート電極Ｚ１０１の梁部の数を論理回路Ｚ１０より増やしている。又、図３５に示すように、セルＣX3のゲート電極間距離はＳg2である（Ｓg1＜Ｓg2）。その結果、セルＣX1に比べてセルＣX3のセル面積は大きいが、セルＣX1と比較してセルＣX1の不良発生危険度ＤｅｆCELLは小さい。
【００７３】
図３６に示したセルＣX4は、図３３に示した論理回路Ｘ１０を図３４に示した論理回路Ｘ１１で置き換え、論理回路Ｙ１０及び論理回路Ｚ１０を図３５に示した論理回路Ｙ１１及び論理回路Ｚ１１でそれぞれ置き換えた、セルＣX1の歩留り優先セルである。セルＣX1に比べてセルＣX4のセル面積は大きいが、セルＣX2及びセルＣX3と比較しても、セルＣX3の不良発生危険度ＤｅｆCELLは小さい。
【００７４】
図３７に示したセルＣX5は、図３６に示したセルＣX4の拡散領域間距離をＳp2としたセルＣX1の歩留り優先セルである（Ｓp1＜Ｓp2）。セルＣX4に比べてセルＣX5のセル面積は大きいが、セルＣX4と比較してセルＣX5の不良発生危険度ＤｅｆCELLは小さい。
【００７５】
図３８に示したセルＣX6は、セルＣX1にダミーパターンＤＭ１及びＤＭ２が追加された、セルＣX1の歩留り優先セルである。ダミーパターンＤＭ１及びＤＭ２はゲート電極Ｘ１０１、Ｙ１０１及びＺ１０１の梁部が延伸する方向と並行に配置される。図３８に示すように、ダミーパターンＤＭ１は、セルＣX6の左辺と論理回路Ｘ１０との間に配置される。ダミーパターンＤＭ２は、セルＣX6の右辺とＹ１０及びＺ１０との間に配置される。ダミーパターンＤＭ１及びＤＭ２を配置することにより、セルＣX6の左右に隣接して配置されるセルのレイアウトに依存するゲート電極の梁部のピッチばらつき起因の製造ばらつきを抑制できる。セルＣX1に比べてセルＣX6のセル面積は大きいが、セルＣX1と比較してセルＣX5の不良発生危険度ＤｅｆCELLは小さい。
【００７６】
図３９、図４０、図４１及び図４２に示すセルＣX7〜セルＣX10は、図３４、図３５、図３６及び図３７に示したセルＣX2〜セルＣX5にダミーパターンＤＭ１、ＤＭ２を追加した例である。セルＣX6と同様に、セルＣX6〜セルＣX10ではゲート電極のピッチばらつき起因の製造ばらつきを抑制できる。尚、図３８〜図４２ではダミーパターンＤＭ１、ＤＭ２がセル領域の左右端に配置された例を示したが、左端のみ或いは右端のみにダミーパターンを配置してもよい。
【００７７】
上記に説明したセルＣX1の歩留り優先セルＣX2〜セルＣX10は、セルライブラリ３０３に格納される。歩留り優先セルＣX2〜セルＣX10は、ＬＳＩのレイアウトを変更する際にセルＣX1を置換するセルとして使用される。
【００７８】
更に、変更モジュール１７は、隣接セルのパターン形状に依存するシステマティックばらつきに起因する不良発生危険度ＤｅｆCELLの増大を抑制するために、レイアウトを変更する。具体的には、危険配置検出モジュール１７３が、レイアウト情報に含まれる危険セル配置を検出する。ここで「危険セル配置」とは、隣接セルのパターン形状に依存するシステマティックばらつきに起因する不良発生危険度ＤｅｆCELLを増大させるセル配置である。危険配置検出モジュール１７３は、不良発生危険度ＤｅｆＰが一定値以上、例えば０．００１％以上のセル及びそのセルの隣接セルをレイアウト情報から抽出する。そして、配置修正モジュール１７４が、検出されたセルを含むセル配置を以下に説明するように修正して不良発生危険度ＤｅｆCELLを減少させる。
【００７９】
図４３に、互いに隣接して配置されたセルＣ10及びセルＣ20からなるセル配置を示す。セルＣ10は、ゲート電極ｇ11〜ｇ17、ｐ型拡散領域ＰＤ10及びｎ型拡散領域ＮＤ10を有する。セルＣ20は、ゲート電極ｇ21〜ｇ27、ｐ型拡散領域ＰＤ30及びｎ型拡散領域ＮＤ20を有する。ここで、セルＣ20に最も近く配置されたセルＣ10のゲート電極ｇ17と、セルＣ10に最も近く配置されたセルＣ20のゲート電極ｇ21とのゲート電極間距離を距離Ｄg1とする。距離Ｄg1が小さいためにセルＣ10及びセルＣ20のパターン形状の影響により、ゲート電極ｇ10及びゲート電極ｇ20にシステマティックばらつきが発生する場合がある。或いは、距離Ｄg1が大きいためにゲート電極が配置されるピッチが不揃いになり、ゲート電極ｇ10及びゲート電極ｇ20にシステマティックばらつきが発生する場合がある。ここで、ＬＳＩの性能や歩留りに影響を与えるシステマティックばらつきが発生しないゲート電極間距離を「最適ゲート電極間距離」とする。距離Ｄg1が最適ゲート電極間距離ではない場合、セル配置を修正する必要がある。図４３に示したセル配置を修正する例を、図４４〜図４７に示す。
【００８０】
図４４は、セルＣ10とセルＣ20間の距離を広げて、ゲート電極ｇ10とゲート電極ｇ20のゲート電極間距離を距離Ｄg2に広げた例である。図４３に示した距離Ｄg1が最適ゲート電極間距離より小さいためにシステマティックばらつきがゲート電極ｇ10及びゲート電極ｇ20に発生する可能性がある場合、距離Ｄg2を広げることにより、セルＣ10及びセルＣ20の不良発生危険度ＤｅｆCELLは減少する。
【００８１】
図４５は、セルＣ10の中心位置を回転中心として、セルＣ10を１８０度回転させた例である。セルＣ10を回転させて配置することにより、セルＣ20に最も近く配置されたセルＣ10のゲート電極ｇ17とセルＣ10に最も近く配置されたセルＣ20のゲート電極ｇ21とのゲート電極間距離Ｄg3を最適ゲート電極間距離にする。その結果、セルＣ10及びセルＣ20の不良発生危険度ＤｅｆCELLは減少する。
【００８２】
図４６は、セルＣ10とセルＣ20の間にセルＣ30を配置した例である。セルＣ30は、ゲート電極ｇ31〜ｇ34、ｐ型拡散領域ＰＤ30及びｎ型拡散領域ＮＤ30を有する。セルＣ10のゲート電極ｇ17とセルＣ30のゲート電極ｇ31とのゲート電極間距離Ｄg4、及びセルＣ20のゲート電極ｇ21とセルＣ30のゲート電極ｇ34とのゲート電極間距離Ｄg54が、共に最適ゲート電極間距離になるようにセルＣ30は選択される。その結果、セルＣ10及びセルＣ20の不良発生危険度ＤｅｆCELLは減少する。
【００８３】
図４７は、セルＣ10にダミーゲート電極が追加されたセルＣ101でセルＣ10を置換した例である。セルＣ101は、セルＣ10のゲート電極ｇ17とセル端との間にダミーゲート電極ｇDを追加したセルである。ダミーゲート電極ｇDとセルＣ20のゲート電極ｇ21とのゲート電極間距離Ｄg6を最適ゲート電極間距離にすることによって、セルＣ10及びセルＣ20の不良発生危険度ＤｅｆCELLは減少する。
【００８４】
以上では、不良発生危険度Ｄｅｆallを小さくするためにセルの置換及びセル配置の修正を行って不良発生危険度ＤｅｆCELLを小さくする例を説明した。配線パターンの修正により不良発生危険度ＤｅｆWIREを小さくすることによって、不良発生危険度Ｄｅｆallを小さくしてもよい。具体的には、危険配置検出モジュール１７３が、危険配線ライブラリ３０４に格納された危険配線パターンを参照して、ＬＳＩのレイアウト情報に含まれる危険配線パターンを検出する。既に述べたように、危険配線パターンは設計パターンの形状からの乖離度が大きく、配線パターンに依存するシステマティックばらつきに起因する不良発生危険度ＤｅｆWIREを増大させる配線パターンである。そして、配置修正モジュール１７４が、検出された危険配線パターンを以下に説明するように修正して不良発生危険度ＤｅｆWIREを減少させる。
【００８５】
図４８に、互いに隣接して配置された配線ＬＡ及び配線ＬＢからなる配線パターンを示す。配線ＬＡと配線ＬＢの最も近い部分の配線間距離を距離ＤW1とする。配線ＬＡの配線ＬＢに最も近い部分にビアＶＡが配置されている。配線ＬＢは、配線トラックＷＴB1上に配置されている。距離ＤW1が小さいために配線ＬＡ及び配線ＬＢにシステマティックばらつきが発生する場合がある。或いは、距離ＤW1が大きいために配線ピッチが不揃いになり、配線ＬＡ及び配線ＬＢにシステマティックばらつきが発生する場合がある。ここで、ＬＳＩの性能や歩留りに影響を与えるシステマティックばらつきが発生しない配線間距離を「最適配線間距離」とする。つまり、配線間距離が最適配線間距離ではない場合、配線ＬＡ及び配線ＬＢからなる配線パターンは危険配線パターンである。距離ＤW1が最適配線間距離ではない場合、配線の配置を修正する必要がある。図４８に示した配線の配置を修正する例を、図４９〜図５１を参照して説明する。
【００８６】
図４９は、距離ＤW1が最適配線間距離より小さいために、配線ＬＡ及び配線ＬＢにシステマティックばらつきが発生した例である。図４９に示すように、配線ＬＡと配線ＬＢの互いに最も近い部分において、配線ＬＡ及び配線ＬＢの形状が変形している。関連技術によって、配線ＬＡ及び配線ＬＢを含む配線パターンを修正した例を図５０に示す。関連技術では、例えば配線ＬＡと配線ＬＢ間の配線間距離が一定値以下の場合に、配線間距離をハーフピッチ分だけ広げる。図５０は、配線ＬＡと配線ＬＢ間の配線間距離が距離ＤW2に広げられ、配線トラックＷＴB1と配線トラックＷＴB1に隣接する配線トラックＷＴB2との中間に、配線ＬＢが配置された例を示す。
【００８７】
しかし、配線ＬＡと配線ＬＢ間の最適配線間距離が距離ＤW2より広い場合は、図５０に示した関連技術による配線パターンの修正では、ＬＳＩの特性等に影響を及ぼすシステマティックばらつきの発生を防止できない。図５１は、配線ＬＡと配線ＬＢ間の配線間距離を、最適配線間距離以上である距離ＤW3に広げた例である。危険配置検出モジュール１７３が検出した図４８に示された危険配線パターンを、配置修正モジュール１７４が図５１に示す配線パターンに修正することにより、不良発生危険度ＤｅｆWIREを減少させることができる。
【００８８】
次に、セルの信号遅延特性及び不良発生危険度ＤｅｆCELLを用いて、システマティックばらつきに起因する信号遅延及び歩留りの低下を抑制する信号経路を設計する方法を説明する。先ず、各セルの信号遅延特性を用いて、ＬＳＩに含まれる信号経路の信号遅延時間（以下において「経路遅延時間」という。）及び経路遅延時間の発生確率を算出する方法の例を以下に示す。信号経路の例として、セルＣａ、Ｃｂ及びＣｃを通過する信号経路Ｋを図５２に示す。経路遅延算出モジュール１７５が、セルＣａ、Ｃｂ及びＣｃの各遅延特性テーブルを参照して、信号経路Ｋの経路遅延時間を算出する。ここで、信号経路Ｋの経路遅延時間はセルＣａに入力した信号がセルＣｃから出力するまでの時間である。セルＣａ、Ｃｂ及びＣｃにそれぞれ含まれる回路素子の代表寸法のすべての組み合わせについて、信号経路Ｋの経路遅延時間が算出される。
【００８９】
図５３に、経路遅延算出モジュール１７５によって算出された信号経路Ｋの経路遅延時間の例を示す。図５３は、セルＣａに含まれる回路素子がオーバー形状、セルＣｂ、Ｃｃにそれぞれ含まれる回路素子の形状がセンター形状の場合に、信号経路Ｋの経路遅延時間が信号遅延時間ｔｋであることを示す。図５３に示した信号遅延時間ｔｋの発生確率Ｐｔｋは、セルＣａ、Ｃｂ及びＣｃにそれぞれ含まれる回路素子形状の発生確率の積である。つまり、図５３に示した発生確率Ｐｔｋは、セルＣａに含まれる回路素子の形状がオーバー形状である確率、セルＣｂに含まれる回路素子の形状がセンター形状である確率、及びセルＣｃに含まれる回路素子パターンの形状がセンター形状である確率の積である。
【００９０】
セル毎に回路素子についてセンター形状、オーバー形状、或いはアンダー形状を仮定して経路遅延時間及びその発生確率を含む信号遅延特性が算出される。そのため、ｎ個のセルを含む信号経路の場合、３n通りの信号遅延特性が算出される。
【００９１】
経路判定モジュール１７６は、ＬＳＩに含まれる各信号経路の信号遅延特性が許容条件を満足するか否かを判定する。許容条件は、信号経路での信号遅延によってＬＳＩの性能或いは歩留り等が低下しないように、信号経路毎に設定される。例えば、信号経路の信号遅延特性に含まれるすべての経路遅延時間のうち、所定の遅延許容値を満足する経路遅延時間の発生確率の和が９７％以上の場合に、信号遅延特性が許容条件を満足すると判定される。遅延許容値は、上限及び下限のいずれか、或いは上限及び下限の両方が設定される。例えば、ＬＳＩのクリティカルパスについて遅延許容値の上限が設定され、経路判定モジュール１７６は、経路遅延算出モジュール１７５によって算出されたクリティカルパスの経路遅延時間が遅延許容値より大きい場合に、クリティカルパスの経路遅延時間は許容条件を満足しないと判定する。
【００９２】
経路遅延時間が許容条件を満足しない場合、信号経路が修正される。具体的には、経路修正モジュール１７７が信号経路から遅延ばらつきの大きいセルを信号経路から抽出し、抽出されたセルと同一機能を有し、且つ抽出されたセルより遅延ばらつきが小さいセルで抽出されたセルを置き換える。信号経路の変更に使用されるセルは、セルライブラリ３０３から選択される。
【００９３】
例えば、図５２に示した信号経路Ｋがクリティカルパスであり、信号経路Ｋの経路遅延時間が予め設定された遅延許容値より大きいとする。経路修正モジュール１７７は、セルＣａ、Ｃｂ及びＣｃの遅延特性テーブルを参照して、セルＣａ、Ｃｂ及びＣｃから遅延ばらつきの大きいセルを抽出する。遅延ばらつきの大きいセルを抽出する方法としては、一定値以上の遅延ばらつきを有するセルを抽出する方法、或いは信号経路に含まれるセルのうち最も遅延ばらつきの大きいセルを抽出する方法等がある。セルＣｂが遅延ばらつきの大きいセルとして抽出された場合、経路修正モジュール１７７は、セルＣｂを遅延ばらつきが小さく、且つセルＣｂと同一機能を有するセルＣｄで置き換える。図５２に示した信号経路Ｋに含まれるセルＣｂをセルＣｄで置き換えた信号経路を図５４に示す。セルＣｂをセルＣｄで置き換えることにより、信号経路Ｋ全体の経路遅延時間のばらつきが小さくなり、システマティックばらつきを考慮した信号経路Ｋの経路遅延時間が遅延許容値を満足する確率が高くなる。
【００９４】
信号経路Ｋの経路遅延時間が遅延許容値を満足する範囲で、遅延ばらつきの小さいセルを遅延ばらつきの大きいセルで置き換えてもよい。例えば、セルＣｂを、遅延ばらつきはセルＣｂより大きいがセル面積はセルＣｂより小さく、且つセルＣｂと同一機能を有するセルＣｅで置き換える。図５２に示した信号経路Ｋに含まれるセルＣｂをセルＣｅで置き換えた信号経路を図５５に示す。セルＣｂをセルＣｅで置き換えることにより、ＬＳＩの集積度が向上する。
【００９５】
又、経路判定モジュール１７６は、不良発生危険度ＤｅｆCELLを用いて、各信号経路の不良発生危険度が許容条件を満足するか否かを判定する。具体的には、経路判定モジュール１７６は、不良発生危険度ＤｅｆCELLが所定の許容値（例えば０．００１％）以上のセルを含む信号経路を、不良発生危険度が許容条件を満足しない信号経路と判断する。経路修正モジュール１７７が、不良発生危険度ＤｅｆCELLが所定の許容値以上のセルを許容値以下のセルで置換して、信号経路が修正される。
【００９６】
以下に、図１に示した設計システムを用いてＬＳＩを設計する方法の例を、図５６及び図５７に示したフローチャートを参照して説明する。先ず、図５６に示したフローチャートを参照して、信号遅延特性、不良発生危険度ＤｅｆCELL及び不良発生危険度ＤｅｆWIREを算出する方法を説明する。
【００９７】
（イ）ステップＳ１０において、設計対象のＬＳＩの製造に使用される製造装置及び製造条件を用いて、ＬＳＩの製造に用いられる一連の製造工程でウェハ上に基本パターンが形成される。基本パターンは、各製造工程においてセンター条件、オーバー条件或いはアンダー条件等が適用された複数のプロセス条件によって形成される。図１に示した測定ユニット２が、製造工程毎に基本パターンの形状を測定する。測定結果は、入力装置４０を介して測定結果記憶領域２０１に格納される。又、セル及び配線パターン等の基本回路に関する設計パターンの形状情報が、入力装置４０を介して設計パターン情報記憶領域２０２に格納される。
【００９８】
（ロ）ステップＳ２０において、情報取得モジュール１１が、基本パターンの形状の測定結果を測定結果記憶領域２０１から読み出す。情報取得モジュール１１は、基本パターンの形状の測定結果から製造工程毎に基本パターンの製造ばらつき情報を取得する。取得された製造ばらつき情報は、製造ばらつき情報記憶領域２０３に格納される。
【００９９】
（ハ）ステップＳ３０において、抽出モジュール１２が、製造ばらつき情報記憶領域２０３から基本パターンの形状の製造ばらつき情報を読み出す。抽出モジュール１２は、製造ばらつき情報からシステマティックばらつきを抽出する。抽出されたシステマティックばらつきは、システマティックばらつき記憶領域２０４に格納される。
【０１００】
（ニ）ステップＳ４０において、パラメータ設定モジュール１３が、システマティックばらつき記憶領域２０４からシステマティックばらつきを読み出す。パラメータ設定モジュール１３は、システマティックばらつきにプロセスシミュレーション結果をフィッティングさせてばらつきパラメータを設定する。設定されたばらつきパラメータは、パラメータ記憶領域２０５に格納される。
【０１０１】
（ホ）ステップＳ５０において、解析パターン取得モジュール１４が、ばらつきパラメータをパラメータ記憶領域２０５から読み出す。解析パターン取得モジュール１４は、ばらつきパラメータを適用したプロセスシミュレーションを実行して、設計対象のＬＳＩに使用される可能性のあるセル及び配線パターンの解析パターン形状を取得する。取得された解析パターン形状の情報は、解析パターン形状記憶領域２０６に格納される。
【０１０２】
（ヘ）ステップＳ６０において、遅延時間算出モジュール１５１が、解析パターン形状を解析パターン形状記憶領域２０６から読み出す。遅延時間算出モジュール１５１は、解析パターン形状を用いて、セルの信号遅延時間及び信号遅延時間の発生確率を算出する。セルの信号遅延時間及び信号遅延時間の発生確率を含む信号遅延特性は、遅延特性記憶領域２０７に格納される。
【０１０３】
（ト）ステップＳ７０において、テーブル作成モジュール１５２が、セルの信号遅延特性を遅延特性記憶領域２０７から読み出す。テーブル作成モジュール１５２は、式（１）を用いて入力信号及び出力負荷の特性とセルの信号遅延特性との関係を示す遅延特性テーブルをセル毎に作成する。作成された遅延特性テーブルは、遅延特性ライブラリ３０１に格納される。
【０１０４】
（チ）ステップＳ８０において、危険度算出モジュール１６が、セル及び配線パターンの設計パターンの形状情報及び解析パターン形状の情報を、設計パターン情報記憶領域２０２及び解析パターン形状記憶領域２０６からそれぞれ読み出す。危険度算出モジュール１６は、設計パターンの形状と解析パターン形状とを比較して、セルの不良発生危険度ＤｅｆCELL及び配線パターンの不良発生危険度ＤｅｆＷ及びＤｅｆＶを算出する。算出された不良発生危険度ＤｅｆCELL、ＤｅｆＷ及びＤｅｆＶは、セル或いは配線パターン毎に危険度ライブラリ３０２に格納される。又、不良発生危険度ＤｅｆＷ或いはＤｅｆＶが一定値以上の配線を含む危険配線パターンが危険配線ライブラリ３０４に格納される。
【０１０５】
次に、信号遅延特性、不良発生危険度ＤｅｆCELL及び不良発生危険度ＤｅｆWIREを用いてＬＳＩを設計する方法の例を、図５７に示したフローチャートを参照して説明する。
【０１０６】
（イ）ステップＳ１１０において、設計対象のＬＳＩのＲＴＬ記述が、図１に示した入力装置４０を介してＲＴＬ記述記憶領域２０８に格納される。又、ＬＳＩに適用される遅延許容値及びレイアウト許容値等の許容条件が、許容条件記憶領域２０９に格納される。許容条件は、予め許容条件記憶領域２０９に格納されていてもよい。
【０１０７】
（ロ）ステップＳ１２０において、論理合成モジュール１８がＲＴＬ記述記憶領域２０８からＲＴＬ記述を読み出す。論理合成モジュール１８は、ＲＴＬ記述に基づいて論理合成を行い、ＬＳＩの回路接続情報を作成する。作成された回路接続情報は、回路接続情報記憶領域２１０に格納される。
【０１０８】
（ハ）ステップＳ１３０において、経路遅延算出モジュール１７５が回路接続情報及び遅延特性テーブルを、回路接続情報記憶領域２１０及び遅延特性ライブラリ３０１からそれぞれ読み出す。経路遅延算出モジュール１７５は、遅延特性テーブルに格納された各セルの信号遅延特性を参照し、図５２を参照して説明した方法を用いて回路接続情報に含まれる各信号経路の、経路遅延時間及び経路遅延時間の発生確率を含む信号遅延特性を算出する。算出された信号経路の信号遅延特性は、経路遅延記憶領域２１１に格納される。次いで、経路判定モジュール１７６が、信号経路の信号遅延特性及び遅延許容値を、経路遅延記憶領域２１１及び許容条件記憶領域２０９からそれぞれ読み出す。経路判定モジュール１７６は、信号経路毎に信号遅延特性が許容条件を満足するか否かを判定する。信号遅延特性が許容条件を満足する場合はステップＳ１５０に進む。信号遅延特性が許容条件を満足しない場合はステップＳ１４０に進む。
【０１０９】
（ニ）ステップＳ１４０において、経路修正モジュール１７７が、信号遅延特性が許容条件を満足しない信号経路の回路接続情報及び遅延特性テーブルを、回路接続情報記憶領域２１０及び遅延特性ライブラリ３０１からそれぞれ読み出す。経路修正モジュール１７７は、遅延特性テーブルに格納された各セルの信号遅延特性を参照して、信号遅延特性が許容条件を満足しない信号経路から遅延ばらつきの大きいセルを抽出し、抽出したセルを遅延ばらつきの小さいセルで置き換える。信号経路が変更された新たな回路接続情報は、回路接続情報記憶領域２１０に格納される。信号経路の修正後、ステップＳ１３０に処理が戻る。
【０１１０】
（ホ）ステップＳ１５０において、セル配置モジュール１９１が、回路接続情報を回路接続情報記憶領域２１０から読み出す。セル配置モジュール１９１は、回路接続情報に基づいてセル配置を行い、ＬＳＩのレイアウト情報を作成する。作成されたレイアウト情報はレイアウト情報記憶領域２１２に格納される。
【０１１１】
（ヘ）ステップＳ１６０において、危険配置検出モジュール１７３が、レイアウト情報をレイアウト情報記憶領域２１２から読み出す。更に危険配置検出モジュール１７３は、レイアウト情報に含まれるセルの不良発生危険度ＤｅｆCELLを危険度ライブラリ３０２から読み出す。危険配置検出モジュール１７３は、セルの不良発生危険度ＤｅｆCELLを参照して、危険セル配置をレイアウト情報から検出する。危険セル配置が検出された場合、ステップＳ１７０に処理が進む。危険セル配置が検出されない場合、ステップＳ２００に処理が進む。
【０１１２】
（ト）ステップＳ１７０において、配置修正モジュール１７４が、図４３〜図４７を参照して説明した方法を用いてセル配置を修正し、不良発生危険度ＤｅｆCELLを減少させる。セル配置が修正された新たなレイアウト情報は、レイアウト情報記憶領域２１２に格納される。ステップＳ１８０において、経路遅延算出モジュール１７５が修正された信号経路の信号遅延特性を算出する。次いで経路判定モジュール１７６が、算出された信号遅延特性が許容条件を満足するか否かを判定する。信号遅延特性が許容条件を満足する場合は、ステップＳ１６０に処理が戻る。信号遅延特性が許容条件を満足しない場合は、ステップＳ１９０に処理が進む。
【０１１３】
（チ）ステップＳ１９０において、経路修正モジュール１７７が、信号経路を修正して新たな回路接続情報を作成する。新たな回路接続情報に基づいて、セル配置モジュール１９１がレイアウト情報を作成する。修正された信号経路を含む新たなレイアウト情報がレイアウト情報記憶領域２１２に格納される。新たなレイアウト情報の作成後、ステップＳ１８０に処理が戻る。
【０１１４】
（リ）ステップＳ２００において、配線配置モジュール１９２がレイアウト情報及び回路接続情報を、レイアウト情報記憶領域２１２及び回路接続情報記憶領域２１０からそれぞれ読み出す。配線配置モジュール１９２は、回路接続情報に基づいて配線を配置して、配線を含むレイアウト情報を作成する。作成されたレイアウト情報はレイアウト情報記憶領域２１２に格納される。
【０１１５】
（ヌ）ステップＳ２１０において、危険配置検出モジュール１７３が、レイアウト情報をレイアウト情報記憶領域２１２から読み出す。危険配置検出モジュール１７３は、危険配線ライブラリ３０４に格納された危険配線パターンを参照して、ＬＳＩのレイアウト情報に含まれる危険配線パターンを検出する。危険セル配置が検出された場合、ステップＳ２２０に処理が進む。危険配線パターンが検出されない場合、ステップＳ２３０に処理が進む。
【０１１６】
（ル）ステップＳ２２０において、配置修正モジュール１７４が既に説明した方法を用いて危険配線パターンの配線配置を修正する。配線配置が修正された新たなレイアウト情報は、レイアウト情報記憶領域２１２に格納される。危険配線パターンの修正後、ステップＳ２１０に処理が戻る。
【０１１７】
（ヲ）ステップＳ２３０において、経路遅延算出モジュール１７５がレイアウト情報をレイアウト情報記憶領域２１２から読み出す。更に経路遅延算出モジュール１７５は、遅延特性テーブル及びＲＣ補正係数等の配線パターンの配線遅延情報を遅延特性ライブラリ３０１から読み出す。経路遅延算出モジュール１７５は、遅延特性テーブル及び配線遅延情報を参照して、レイアウト情報に含まれる各信号経路の信号遅延特性を算出する。算出された信号遅延特性は、経路遅延記憶領域２１１に格納される。次いで、経路判定モジュール１７６が、信号遅延特性及び遅延許容値を、経路遅延記憶領域２１１及び許容条件記憶領域２０９からそれぞれ読み出す。経路判定モジュール１７６は、信号経路毎に信号遅延特性と遅延許容値とを比較し、各信号経路の信号遅延特性が許容条件を満足するか否かを判定する。信号遅延特性が許容条件を満足する場合は、ステップＳ２５０に処理が進む。信号遅延特性が許容条件を満足しない場合は、ステップＳ２４０に処理が進む。
【０１１８】
（ヨ）ステップＳ２４０において、各信号経路の信号遅延特性が許容条件を満足するようにレイアウトが修正される。具体的には、例えば置換モジュール１７２が信号遅延特性が許容条件を満足しない信号経路から遅延ばらつきの大きいセルを抽出し、抽出されたセルを遅延ばらつきの小さいセルで置き換える。或いは、置換モジュール１７２が、ＲＣ補正係数の大きな配線をＲＣ補正係数の小さな配線で置き換える。修正された信号経路を含む新たなレイアウト情報がレイアウト情報記憶領域２１２に格納される。レイアウトの修正後、ステップＳ２３０に処理が戻る。
【０１１９】
（タ）ステップＳ２５０において、レイアウト危険度算出モジュール１６３が、レイアウト情報をレイアウト情報記憶領域２１２から読み出す。更にレイアウト危険度算出モジュール１６３は、セルの不良発生危険度ＤｅｆCELL、及び配線の不良発生危険度ＤｅｆＷ及びＤｅｆＶを危険度ライブラリ３０２からそれぞれ読み出す。レイアウト危険度算出モジュール１６３は、式（６）を用いてレイアウトの不良発生危険度Ｄｅｆallを算出する。算出された不良発生危険度Ｄｅｆallは、危険度記憶領域２１３に格納される。
【０１２０】
（レ）ステップＳ２６０において、レイアウト判定モジュール１７１が、不良発生危険度Ｄｅｆall及びレイアウト許容値を、危険度記憶領域２１３及び許容条件記憶領域２０９からそれぞれ読み出す。レイアウト判定モジュール１７１は、不良発生危険度Ｄｅｆallとレイアウト許容値とを比較し、レイアウトの不良発生危険度Ｄｅｆallが許容条件を満足するか否かを判定する。不良発生危険度Ｄｅｆallが所定のレイアウト許容値以下である場合は処理を終了する。不良発生危険度Ｄｅｆallが許容条件を満足しない場合は、ステップＳ２７０に処理が進む。尚、レイアウト許容値がセルの不良発生危険度ＤｅｆCELL或いは配線の不良発生危険度ＤｅｆWIREについて設定されている場合は、不良発生危険度ＤｅｆCELL或いは配線の不良発生危険度ＤｅｆWIREが許容条件を満足するか否かがそれぞれ判定される。
【０１２１】
（ソ）ステップＳ２７０において、不良発生危険度Ｄｅｆallが許容条件を満足するようにレイアウトが修正される。具体的には、例えば置換モジュール１７２が、レイアウト情報及びセルの不良発生危険度ＤｅｆCELLを、レイアウト情報記憶領域２１２及び危険度ライブラリ３０２から読み出す。置換モジュール１７２は、レイアウト情報に含まれるセルの不良発生危険度ＤｅｆCELLに基づき、不良発生危険度ＤｅｆCELLの大きなセルを歩留り優先セルで置き換える等して、不良発生危険度ＤｅｆCELLを減少させる。ここで不良発生危険度ＤｅｆCELLの大きなセルとは、レイアウト情報に含まれるセルのうち最も不良発生危険度ＤｅｆCELLの大きいセル、或いは不良発生危険度ＤｅｆCELLが一定値（例えば０．００１％）以上のセル等である。又、置換モジュール１７２は、不良発生危険度ＤｅｆＷ或いはＤｅｆＶの大きな配線をレイアウト情報から抽出し、抽出した配線を変更して配線の不良発生危険度ＤｅｆWIREを減少させる。セル及び配線が変更された後の新たなレイアウト情報は、レイアウト情報記憶領域２１２に格納される。レイアウトの修正後、ステップＳ２３０に処理が戻る。
【０１２２】
レイアウト情報記憶領域２１２に格納されたレイアウト情報は、出力装置５０を介して設計システムの外部に出力される。レイアウト情報に基づき、ＬＳＩ製造用のレチクル或いはマスク等が製造される。
【０１２３】
上記の説明では、ステップＳ２１０において、危険配置検出モジュール１７３が危険配線ライブラリ３０４に格納された危険配線パターンを参照して、レイアウト情報に含まれる危険配線パターンを検出する例を説明した。危険配置検出モジュール１７３が危険配線ライブラリ３０４を参照せずに、レイアウト情報に含まれる危険配線パターンを検出してもよい。つまり、危険配置検出モジュール１７３が、不良発生危険度ＤｅｆＷ或いはＤｅｆＶが一定値以上、例えば０．００１％以上の配線をレイアウト情報から抽出する。そして、配置修正モジュール１７４が、検出された配線を含む配線パターンを修正して不良発生危険度ＤｅｆWIREを減少させる。
【０１２４】
尚、ステップＳ２２０、ステップＳ２４０及びステップＳ２７０においては、セル内の配線グリッドに配置された配線とセル間を接続する配線との配置関係によって発生する危険配線パターン或いは配線の不良発生危険度ＤｅｆWIREの増大も考慮して、レイアウトの修正が行われる。
【０１２５】
上記では、論理合成モジュール１８がＲＴＬ記述から回路接続情報を作成する例を示したが、動作記述から回路接続情報を作成してもよい。又、置換モジュール１７２が不良発生危険度の大きいセルを不良発生危険度の小さいセルで置き換える例を説明したが、ＬＳＩ設計者が手動でセルの置き換えを実施してレイアウトを変更してもよい。
【０１２６】
図５６及び図５７に示した一連のＬＳＩ設計操作は、図５６及び図５７と等価なアルゴリズムのプログラムにより、図１に示した設計システムを制御して実行できる。このプログラムは、図１に示した設計システムを構成する記憶装置２００に記憶させればよい。又、このプログラムは、コンピュータ読み取り可能な記録媒体に保存し、この記録媒体を図１に示した記憶装置２００に読み込ませることにより、本発明の一連のＬＳＩ設計操作を実行することができる。
【０１２７】
以上に説明したように、本発明の第１の実施の形態に係る設計システムでは、システマティックばらつきを用いて算出されたセルの信号遅延時間及び信号遅延時間の発生確率を含む信号遅延特性が遅延特性ライブラリ３０１に格納される。更に、システマティックばらつきを用いて算出されたセル、配線及びビアの不良発生危険度が危険度ライブラリ３０２に格納され、危険配線パターンが危険配線ライブラリ３０４に格納される。そして、図１に示した設計システムでは、セルの信号遅延特性を参照して信号経路の経路遅延時間が算出され、不良発生危険度を参照してＬＳＩのレイアウトの不良発生危険度が算出される。図１に示した設計システムによれば、信号経路の経路遅延時間が許容条件を満足しない場合、或いはレイアウトの不良発生危険度が許容条件を満足しない場合にレイアウトを変更する。その結果、性能及び歩留りに影響を与えるシステマティックばらつきが考慮されたＬＳＩが設計される。
【０１２８】
第１の実施の形態に係る設計システムによれば、システマティックな製造ばらつきがＬＳＩの性能及び歩留りに及ぼす影響が低減される。更に、マスクデータプレパレ−ション（ＭＤＰ）処理や光近接効果補正（ＯＰＣ）処理の前に危険パターンを検出するため、危険パターンを解消するためにＬＳＩ開発の上流に戻って設計パターンを変更する必要がない。その結果、設計効率が向上する。
【０１２９】
(第２の実施の形態)
本発明の第２の実施の形態に係る設計システムは、図５８に示すように、ＬＳＩのレイアウトの制約条件を設定する配置制約設定モジュール２０を更に備える点が図１に示した設計システムと異なる。その他の構成については、図１に示す第１の実施の形態と同様である。第１の実施の形態では、信号経路の信号遅延特性或いはレイアウトの不良発生危険度Ｄｅｆallが許容条件を満足しない場合にレイアウトを変更する例を説明した。第２の実施の形態では、セル及び配線について配置制約条件を設定し、設定された配置制約条件にしたがってレイアウトを作成する方法の例を説明する。
【０１３０】
配置制約設定モジュール２０は、セル制約設定モジュール２２０、セル内配線制約設定モジュール２２１及び配線制約設定モジュール２２２を備える。セル制約設定モジュール２２０は、隣接するセル間距離についての制約であるセル配置制約条件を設定する。セル内配線制約設定モジュール２２１は、セル内に配置される配線についての制約であるセル内配線制約条件を設定する。配線制約設定モジュール２２２は、セル間を接続する配線についての制約である配線配置制約条件を設定する。
【０１３１】
セルの配置制約条件を設定する方法を、図５９を参照して説明する。セルの配置制約条件は、セル間の距離として設定される。ここで、セル間に許容される距離を「セル間許容値」という。セル間許容値は、隣接するセル間の距離に依存して対象セルに生じるシステマティックばらつきの影響によって、対象セルに不良が発生しないように設定される。具体的には、対象セルと隣接セル間の距離を変化させたプロセスシミュレーションを実行して算出される対象セルの不良発生危険度ＤｅｆＰが、一定値（例えば０．００１％）未満になるようにセル間許容値が設定される。既に述べたように、不良発生危険度ＤｅｆＰは対象セルの設計パターンの形状に対する解析パターン形状の比として定義される。セル間許容値は、セルライブラリ３０３に格納されるセルのすべての組み合わせについて設定される。
【０１３２】
（イ）図５９のステップＳ１０〜ステップＳ５０において、図５６のフローチャートを参照して説明した方法と同様にして、設計対象のＬＳＩに使用される可能性のあるセルの解析パターン形状を取得する。取得された解析パターン形状は、解析パターン形状記憶領域２０６に格納される。
【０１３３】
(ロ)ステップＳ４１０において、セル危険度算出モジュール１６１が、対象セルの解析パターン形状を解析パターン形状記憶領域２０６から読み出す。セル危険度算出モジュール１６１は、対象セルの解析パターン形状を用いて、対象セルの不良発生危険度ＤｅｆＰを算出する。つまりセル危険度算出モジュール１６１が、セル間の距離をばらつきパラメータとするプロセスシミュレーションを実行して、不良発生危険度ＤｅｆＰを取得する。算出された不良発生危険度ＤｅｆＰは、危険度ライブラリ３０２に格納される。
【０１３４】
（ハ）ステップＳ４２０において、セル制約設定モジュール２２０が、不良発生危険度ＤｅｆＰを危険度ライブラリ３０２から読み出す。セル制約設定モジュール２２０は、不良発生危険度ＤｅｆＰが予め設定されたセル間許容値以下になるように、対象セルと隣接セルの各組み合わせについて隣接するセル間距離についてセル配置制約条件を設定する。設定されたセル配置制約条件は、制約条件ライブラリ３０５に格納される。
【０１３５】
セル制約設定モジュール２２０は、セルライブラリ３０３に格納されるセルのすべての組み合わせについてセル配置制約条件を設定する。
【０１３６】
次に、セル内に配置される配線についてセル内配線制約条件を設定する方法を図６０を参照して説明する。セル内配線制約条件は、セル内の配線グリッドのうち、配線及びビアの配置を禁止する配線グリッドとして設定される。ここで、配線禁止グリッドの情報を「配置禁止情報」という。配置禁止情報は、不良発生危険度ＤｅｆＧに基づいて設定される。例えば、不良発生危険度ＤｅｆＧが配線グリッド許容値（例えば０．００１％）以上の配線グリッドが配線禁止グリッドとして設定される。
【０１３７】
（イ）図６０のステップＳ１０〜ステップＳ５０において、図５６のフローチャートを参照して説明した方法と同様にして、設計対象のＬＳＩに使用される可能性のあるセルの解析パターン形状を取得する。取得された解析パターン形状は、解析パターン形状記憶領域２０６に格納される。
【０１３８】
(ロ)ステップＳ５１０において、セル危険度算出モジュール１６１が、対象セルの解析パターン形状を解析パターン形状記憶領域２０６から読み出す。セル危険度算出モジュール１６１は、対象セルの解析パターン形状を用いて、対象セルの不良発生危険度ＤｅｆＧを算出する。つまりセル危険度算出モジュール１６１が、対象セル内の各配線グリッドに配線或いはビアが配置されると仮定してプロセスシミュレーションを実行して、配線グリッド毎の不良発生危険度ＤｅｆＧを算出する。算出された不良発生危険度ＤｅｆＧは、危険度ライブラリ３０２に格納される。
【０１３９】
（ハ）ステップＳ５２０において、セル内配線制約設定モジュール２２１が、不良発生危険度ＤｅｆＧを危険度ライブラリ３０２から読み出す。セル内配線制約設定モジュール２２１は、不良発生危険度ＤｅｆＧが予め設定された配線グリッド許容値以上の配線グリッドを配線禁止グリッドとする。配線禁止グリッドの情報である配置禁止情報は、制約条件ライブラリ３０５に格納される。
【０１４０】
セル内配線制約設定モジュール２２１は、セルライブラリ３０３に格納されるすべてのセルについて配線禁止グリッドを設定する。
【０１４１】
セル間を接続する配線について配線配置制約条件を設定する方法を図６１を参照して説明する。配線配置制約条件は、複数の配線及びビアの組み合わせからなる配線パターンのうち、ＬＳＩのレイアウトに使用できない配線パターンとして設定される。ここで、レイアウトに使用できない配線パターンを「配置禁止パターン」という。配置禁止パターンは、隣接する配線のシステマティックばらつきの影響によって、対象配線に不良が発生しないように設定される。具体的には、配線パターン毎に算出される対象配線の不良発生危険度ＤｅｆＷ或いはＤｅｆＶが、所定の配線許容値（例えば０．００１％）未満になるように配置禁止パターンが設定される。
【０１４２】
(イ)図６１のステップＳ１０〜ステップＳ５０において、図５６のフローチャートを参照して説明した方法と同様にして、配線パターンの解析パターン形状を取得する。取得された解析パターン形状は、解析パターン形状記憶領域２０６に格納される。
【０１４３】
（ロ）ステップＳ６１０において、配線危険度算出モジュール１６２が、配線パターンの解析パターン形状を解析パターン形状記憶領域２０６から読み出す。配線危険度算出モジュール１６２は、配線パターンの解析パターン形状を用いて、配線の不良発生危険度ＤｅｆＷ及びＤｅｆＶを算出する。算出された不良発生危険度ＤｅｆＷ及びＤｅｆＶは、危険度ライブラリ３０２に格納される。
【０１４４】
（ハ）ステップＳ６２０において、配線制約設定モジュール２２２が、不良発生危険度ＤｅｆＧを危険度ライブラリ３０２から読み出す。配線制約設定モジュール２２２は、不良発生危険度ＤｅｆＷ或いはＤｅｆＶが配線許容値より大きい配線パターンを配置禁止パターンとして設定する。配置禁止パターンは制約条件ライブラリ３０５に格納される。
【０１４５】
以下に、図５８に示した設計システムによりＬＳＩを設計する方法の例を、図６２に示すフローチャートを参照して説明する。尚、図５６に示したフローチャートを参照して説明した方法により、遅延特性テーブルが遅延特性ライブラリ３０１に格納され、セル及び配線の不良発生危険度が危険度ライブラリ３０２に格納されているとする。又、図５９〜図６１に示したフローチャートを参照して説明した方法によってそれぞれ設定される、セル間許容値、セル内配線グリッドの配置禁止情報及び配線の配置禁止パターンが、制約条件ライブラリ３０５に格納されているとする。
【０１４６】
（イ）図６２のステップＳ１１０〜ステップＳ１４０において、図５７に示したフローチャートを参照して説明した方法と同様にして、設計対象のＬＳＩに含まれる各信号経路の信号遅延特性が許容条件を満足するまで信号経路が修正される。
【０１４７】
（ロ）ステップＳ７１０において、セル配置モジュール１９１が、回路接続情報及びセルの配置制約条件を、回路接続情報記憶領域２１０及び制約条件ライブラリ３０５から読み出す。セル配置モジュール１９１は、セルの配置制約条件を満足するように、回路接続情報に基づき設計対象のＬＳＩのセル配置を行ってＬＳＩのレイアウト情報を作成する。つまり、セル配置モジュール１９１は、セル間の距離が、各セルの組み合わせについて設定されたセル間許容値以上になるようにして、各セルを配置する。作成されたレイアウト情報はレイアウト情報記憶領域２１２に格納される。
【０１４８】
（ハ）ステップＳ７２０において、経路遅延算出モジュール１７５がレイアウト情報をレイアウト情報記憶領域２１２から読み出す。経路遅延算出モジュール１７５は、レイアウト情報に含まれる信号経路の信号遅延特性を算出する。次いで経路判定モジュール１７６が、算出された信号遅延特性が許容条件を満足するか否かを判定する。信号遅延特性が許容条件を満足する場合は、ステップＳ７４０に処理が進む。信号遅延特性が許容条件を満足しない場合は、ステップＳ７３０に処理が進む。
【０１４９】
（ニ）ステップＳ７３０において、経路修正モジュール１７７が、信号経路を修正して新たな回路接続情報を作成する。新たな回路接続情報に基づいて、セル配置モジュール１９１が、セルの配置制約条件を満足するようにレイアウト情報を作成する。修正された信号経路を含む新たなレイアウト情報がレイアウト情報記憶領域２１２に格納される。新たなレイアウト情報の作成後、ステップＳ７２０に処理が戻る。
【０１５０】
（ホ）ステップＳ７４０において、配線配置モジュール１９２がレイアウト情報及び回路接続情報を、レイアウト情報記憶領域２１２及び回路接続情報記憶領域２１０からそれぞれ読み出す。更に配線配置モジュール１９２は、セル内配線制約条件及び配線配置制約条件を制約条件ライブラリ３０５から読み出す。配線配置モジュール１９２は、セル内配線制約条件及び配線配置制約条件を満足するように、回路接続情報に基づいて配線を配置してレイアウト情報を作成する。つまり、配線配置モジュール１９２は、セル内配線制約条件として設定された配線禁止グリッドへの配線及びビアの配置を禁止し、且つ配線配置制約条件として設定された配置禁止パターンが構成されないように、配線を配置する。作成されたレイアウト情報はレイアウト情報記憶領域２１２に格納される。
【０１５１】
（ヘ）ステップＳ７５０において、経路遅延算出モジュール１７５がレイアウト情報をレイアウト情報記憶領域２１２から読み出す。更に経路遅延算出モジュール１７５は、遅延特性テーブル及びＲＣ補正係数等の配線パターンの配線遅延情報を遅延特性ライブラリ３０１から読み出す。経路遅延算出モジュール１７５は、遅延特性テーブル及び配線遅延情報を参照して、レイアウト情報に含まれる各信号経路の信号遅延特性を算出する。算出された信号遅延特性は、経路遅延記憶領域２１１に格納される。次いで、経路判定モジュール１７６が、信号遅延特性及び遅延許容値を、経路遅延記憶領域２１１及び許容条件記憶領域２０９からそれぞれ読み出す。経路判定モジュール１７６は、信号経路毎に信号遅延特性と遅延許容値とを比較し、各信号経路の信号遅延特性が許容条件を満足するか否かを判定する。信号遅延特性が許容条件を満足する場合は、ステップＳ７７０に処理が進む。信号遅延特性が許容条件を満足しない場合は、ステップＳ７６０に処理が進む。
【０１５２】
（ト）ステップＳ７６０において、各信号経路の信号遅延特性が許容条件を満足するようにレイアウトが修正される。具体的には、例えば置換モジュール１７２が信号遅延特性が許容条件を満足しない信号経路から遅延ばらつきの大きいセルを抽出し、抽出されたセルを遅延ばらつきの小さいセルで置き換える。或いは、置換モジュール１７２が、ＲＣ補正係数の大きな配線をＲＣ補正係数の小さな配線で置き換える。ただし、セル及び配線の配置制約条件を満足するように、レイアウトの修正が行われる。修正された信号経路を含む新たなレイアウト情報がレイアウト情報記憶領域２１２に格納される。レイアウトの修正後、ステップＳ７５０に処理が戻る。
【０１５３】
（チ）ステップＳ７７０において、レイアウト危険度算出モジュール１６３が、レイアウト情報をレイアウト情報記憶領域２１２から読み出す。更にレイアウト危険度算出モジュール１６３は、セルの不良発生危険度ＤｅｆCELL及び配線の不良発生危険度ＤｅｆＷ及びＤｅｆＶを危険度ライブラリ３０２からそれぞれ読み出す。レイアウト危険度算出モジュール１６３は、式（６）を用いてレイアウトの不良発生危険度Ｄｅｆallを算出する。算出された不良発生危険度Ｄｅｆallは、危険度記憶領域２１３に格納される。
【０１５４】
（リ）ステップＳ７８０において、レイアウト判定モジュール１７１が、不良発生危険度Ｄｅｆall及びレイアウト許容値を、危険度記憶領域２１３及び許容条件記憶領域２０９からそれぞれ読み出す。レイアウト判定モジュール１７１は、不良発生危険度Ｄｅｆallとレイアウト許容値とを比較し、レイアウトの不良発生危険度Ｄｅｆallが許容条件を満足するか否かを判定する。不良発生危険度Ｄｅｆallが所定のレイアウト許容値以下である場合は処理を終了する。不良発生危険度Ｄｅｆallが許容条件を満足しない場合は、ステップＳ７９０に処理が進む。
【０１５５】
（ヌ）ステップＳ７９０において、不良発生危険度Ｄｅｆallが許容条件を満足するようにレイアウトが修正される。具体的には、例えば置換モジュール１７２が、レイアウト情報及びセルの不良発生危険度ＤｅｆCELLを、レイアウト情報記憶領域２１２及び危険度ライブラリ３０２から読み出す。置換モジュール１７２は、レイアウト情報に含まれるセルの不良発生危険度ＤｅｆCELLに基づき、不良発生危険度ＤｅｆCELLの大きなセルを歩留り優先セルで置き換える等して、不良発生危険度ＤｅｆCELLを減少させる。又、置換モジュール１７２は、不良発生危険度ＤｅｆＷ或いはＤｅｆＶの大きな配線をレイアウト情報から抽出し、抽出した配線を変更して配線の不良発生危険度ＤｅｆWIREを減少させる。ただし、セル及び配線の配置制約条件を満足するように、レイアウトの修正が行われる。セル及び配線が変更された後の新たなレイアウト情報は、レイアウト情報記憶領域２１２に格納される。レイアウトの修正後、ステップＳ７５０に処理が戻る。
【０１５６】
以上に説明したように、本発明の第２の実施の形態に係る設計システムでは、セル及び配線について設定された配置制約条件を満足するように設計対象のＬＳＩのセル配置及び配線配置を行う。そのため、セル配置後のレイアウトは危険セル配置を含まない。更に配線配置後のレイアウトは危険配線パターンを含まない。その結果、レイアウト情報を作成後に危険セル配置或いは危険配線パターンを検出する工程が不要である。つまり、図５８に示した設計システムでは、図１に示した設計システムを用いてＬＳＩを設計する場合に比べて、設計時間を短縮できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【０１５７】
尚、配置制約条件を使用して、レイアウト情報から危険セル配置或いは危険配線パターンを検出することができる。例えば、セル配置後のレイアウト情報に含まれるセル間がセル間許容値より小さいセル配置を検出することにより、危険配置検出モジュール１７３は危険セル配置を検出できる。或いは、危険配置検出モジュール１７３は、配線配置後のレイアウト情報に含まれる配置禁止パターンを危険配線パターンとして検出できる。
【０１５８】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１５９】
既に述べた第１及び第２の実施の形態の説明においては、セルに含まれるトランジスタのシステマティックばらつきを用いて遅延特性テーブルを作成する例を説明したが、抵抗等の他の回路素子のシステマティックばらつきを用いて遅延特性テーブルを作成してもよい。
【０１６０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１６１】
【図１】本発明の第１の実施の形態に係る半導体集積回路の設計システムの構成を示す模式図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路の設計システムの構成を示す模式図であり、図２（ａ）は遅延特性算出モジュールの構成を示す模式図、図２（ｂ）は危険度算出モジュールの構成を示す模式図、図２（ｃ）は変更モジュールの構成を示す模式図、図２（ｄ）は配置モジュールの構成を示す模式図である。
【図３】本発明の第１の実施の形態に係る基本パターンの模式的な上面図である。
【図４】図３の一部を拡大した模式的な上面図である。
【図５】半導体集積回路の製造条件の許容範囲を説明するためのグラフである。
【図６】システマティックな製造ばらつきの例を説明するための半導体集積回路の基本回路の模式的な上面図である。
【図７】システマティックな製造ばらつきの例を示す表である。
【図８】システマティックな製造ばらつきの情報を製造ばらつきの情報から抽出する方法を説明するためのパターンの例を示す模式的な上面図であり、図８（ａ）はゲート電極間距離Ｓ１のパターン、図８（ｂ）はゲート電極間距離Ｓ２のパターンを示す。
【図９】図８に示したパターンの形成後の形状を示す模式的な上面図であり、図９（ａ）は図８（ａ）に示したパターンの形成後の形状、図９（ｂ）は図８（ｂ）に示したパターンの形成後の形状を示す。
【図１０】図８に示したパターンの形成後の形状の分布を示すグラフであり、図１０（ａ）は図８（ａ）に示したパターンの形成後の形状の分布、図１０（ｂ）は図８（ｂ）に示したパターンの形成後の形状の分布を示す。
【図１１】図８に示したパターンの形成後の形状の分布と多項式関数をフィッティングさせた例を示すグラフである。
【図１２】本発明の第１の実施の形態に係る基本パターンのシステマティックばらつきの分布の例を示すグラフである。
【図１３】製造工程毎のプロセスシミュレーション結果の例を示すグラフであり、図１３（ａ）は露光シミュレーション、図１３（ｂ）はフォーカスシミュレーション、図１３（ｃ）はエッチングシミュレーションによってそれぞれ算出されるチャネル長の分布である。
【図１４】本発明の第１の実施の形態に係る設計システムによって、システマティックばらつきとプロセスシミュレーション結果をフィッティングさせた例を示すグラフである。
【図１５】本発明の第１の実施の形態に係る設計システムによる設計方法を説明するためのセルの模式的な上面図である。
【図１６】図１５の一部を拡大した模式的な上面図である。
【図１７】本発明の第１の実施の形態に係る設計システムによって算出される解析パターン形状の分布の例を示すグラフである。
【図１８】本発明の第１の実施の形態に係る設計システムによる設計方法を説明するためのセル配置の例を示す模式的な上面図である。
【図１９】本発明の第１の実施の形態に係る設計システムによって算出される離散確率の例を示すグラフである。
【図２０】本発明の第１の実施の形態に係る設計システムによって算出されるセルの信号遅延時間の例を示す表である。
【図２１】本発明の第１の実施の形態に係る設計システムによって算出されるセルの信号遅延特性を説明するためのセルの例である。
【図２２】本発明の第１の実施の形態に係る設計システムによって算出されるセルの信号遅延時間の分布の例を示すグラフである。
【図２３】本発明の第１の実施の形態に係る設計システムによって算出されるセルの信号遅延時間の離散確率の例を示すグラフである。
【図２４】本発明の第１の実施の形態に係る設計システムによって作成される遅延特性テーブルの例を示す表である。
【図２５】本発明の第１の実施の形態に係る設計システムによって算出される解析パターン形状の分布の例を示すグラフである。
【図２６】本発明の第１の実施の形態に係る設計システムによって算出される離散確率の例を示すグラフである。
【図２７】本発明の第１の実施の形態に係る設計システムによって算出されるセルの信号遅延時間の例を示す表である。
【図２８】セル内の配線グリッドに配線を配置した例を示すセルの模式的な上面図である。
【図２９】本発明の第１の実施の形態に係る配線パターンの基本パターンの例を示す模式的な上面図である。
【図３０】本発明の第１の実施の形態に係る配線パターンの基本パターンの例を示す模式的な上面図である。
【図３１】本発明の第１の実施の形態に係る配線遅延情報の設定方法を説明するための配線パターンの例を示す模式的な上面図である。
【図３２】本発明の第１の実施の形態に係る配線遅延情報の例を示す表である。
【図３３】本発明の第１の実施の形態に係る設計システムによるセルの置換方法を説明するためのセルの模式的な上面図である。
【図３４】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図３５】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図３６】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図３７】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図３８】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図３９】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図４０】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図４１】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図４２】図３３に示したセルの歩留り優先セルの例を示す模式的な上面図である。
【図４３】本発明の第１の実施の形態に係る設計システムによるセル配置の変更方法を説明するためのセル配置の模式的な上面図である。
【図４４】本発明の第１の実施の形態に係る設計システムによって図４３に示したセル配置を変更した例を示すセル配置の模式的な上面図である。
【図４５】本発明の第１の実施の形態に係る設計システムによって図４３に示したセル配置を変更した例を示すセル配置の模式的な上面図である。
【図４６】本発明の第１の実施の形態に係る設計システムによって図４３に示したセル配置を変更した例を示すセル配置の模式的な上面図である。
【図４７】本発明の第１の実施の形態に係る設計システムによって図４３に示したセル配置を変更した例を示すセル配置の模式的な上面図である。
【図４８】本発明の第１の実施の形態に係る設計システムによる配線パターンの修正方法を説明するための配線パターンの模式的な上面図である。
【図４９】配線パターンにシステマティックばらつきが発生した例を示す模式的な上面図である。
【図５０】関連技術によって図４８に示した配線パターンを修正した例を示す配線パターンの模式的な上面図である。
【図５１】本発明の第１の実施の形態に係る設計システムによって図４８に示した配線パターンを修正した例を示す配線パターンの模式的な上面図である。
【図５２】本発明の第１の実施の形態に係る設計システムによる信号経路の変更方法を説明するための信号経路の例を示す模式図である。
【図５３】本発明の第１の実施の形態に係る設計システムによって算出される信号経路の信号遅延特性の例を示す表である。
【図５４】本発明の第１の実施の形態に係る設計システムによって図５２に示した信号経路を修正した例を示す模式図である。
【図５５】本発明の第１の実施の形態に係る設計システムによって図５２に示した信号経路を修正した例を示す模式図である。
【図５６】本発明の第１の実施の形態に係る設計システムによってＬＳＩを設計する方法を説明するためのフローチャートである。（その１）
【図５７】本発明の第１の実施の形態に係る設計システムによってＬＳＩを設計する方法を説明するためのフローチャートである。（その２）
【図５８】本発明の第２の実施の形態に係る半導体集積回路の設計システムの構成を示す模式図である。
【図５９】本発明の第２の実施の形態に係る設計システムによってセルの配置制約条件を設定する方法を説明するためのフローチャートである。
【図６０】本発明の第２の実施の形態に係る設計システムによってセル内配線制約条件を設定する方法を説明するためのフローチャートである。
【図６１】本発明の第２の実施の形態に係る設計システムによって配線配置制約条件を設定する方法を説明するためのフローチャートである。
【図６２】本発明の第２の実施の形態に係る設計システムによってＬＳＩを設計する方法を説明するためのフローチャートである。
【符号の説明】
【０１６２】
１…設計ユニット
２…測定ユニット
１１…情報取得モジュール
１２…抽出モジュール
１３…パラメータ設定モジュール
１４…解析パターン取得モジュール
１５…遅延特性算出モジュール
１６…危険度算出モジュール
１７…変更モジュール
１８…論理合成モジュール
１９…配置モジュール
２０…配置制約設定モジュール
２００…記憶装置
３０１…遅延特性ライブラリ
３０２…危険度ライブラリ
３０３…セルライブラリ
３０４…危険配線ライブラリ
３０５…制約条件ライブラリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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