(57)【要約】【課題】  素子を形成する基板の湾曲量が小さく、信頼性が高い誘電体分離構造を有する半導体装置を提供する。【解決手段】  本発明の半導体装置は、ＳＯＩ基板（Silicon on Insulator）の主表面に形成された１つ以上の閉ループパターンのトレンチがあり、このトレンチ側壁部を覆う絶縁膜で多結晶シリコン膜が挟まれており、トレンチ開口部では絶縁膜と多結晶シリコン膜とが同じ平面で露出している。このトレンチによって、ＳＯＩ基板上に形成された複数の半導体素子が誘電体分離されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したＳＯＩ基板（Silicon on Insulator）に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記電力半導体素子を形成した単結晶島の、前記トレンチ内壁を被覆する絶縁膜に接する部分と前記支持体基板の絶縁膜に接する部分とに、高濃度の拡散層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、分離された素子領域である前記単結晶島に、ＬＯＣＯＳ酸化膜と、ゲート酸化膜と、該ゲート酸化膜の上に配置されたゲート電極と、該ゲート電極と前記ＬＯＣＯＳ酸化膜とを覆う絶縁膜とが形成され、該絶縁膜に形成したコンタクトホールを介してゲート電極とＳ単結晶島とから電極配線が取り出されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、絶縁膜に形成したコンタクトホールを介してゲート電極とＳ単結晶島とから取り出されている電極配線が、ＡｌＳｉＣｕ電極配線をＴｉＷ電極配線で上下から挟んた積層構造であることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、前記ＬＯＣＯＳ酸化膜に単結晶島のシリコン表面を基準として１０°〜３０°のテーパー角をもつ段差部があり、該段差部があることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置において、前記ＬＯＣＯＳ酸化膜の、前記トレンチ内に埋め込んだ多結晶シリコン上部に高さが０.３μｍ〜０.７μｍの段差部があることを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がパワーＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項８】
請求項３に記載の半導体装置において、前記単結晶島に形成された電力半導体素子がＩＧＢＴであることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、ＳＯＩ基板の表面に形成されたトレンチの閉ループパターンが、直線部分から続くコーナー部を円弧状にしていることを特徴とする半導体装置。
【請求項１０】
支持体のシリコン基板の上に絶縁膜を介して複数のシリコン単結晶島を配置したＳＯＩ基板（Silicon on Insulator）に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が４辺形の閉ループの平面パターンのトレンチで囲まれており、
該トレンチの内部が、対向するトレンチ内壁をそれぞれ被覆するＳｉＯ2 絶縁膜と、該ＳｉＯ2 絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれており、前記トレンチの開口部に前記ＳｉＯ2 絶縁膜と多結晶シリコン膜とが同じ平面に露出していることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、前記トレンチ開口部に露出しているＳｉＯ2絶縁膜と多結晶シリコン膜との上がＬＯＣＯＳ酸化膜で覆われていることを特徴とする半導体装置。
【請求項１２】
支持体基板の上に絶縁膜を介して複数の単結晶島を配置したＳＯＩ基板（Silicon on Insulator）に電力半導体素子を形成した半導体装置において、
前記複数の単結晶島の周囲が閉ループパターンのトレンチで囲まれており、
該トレンチの内部が、トレンチ内壁を被覆する絶縁膜と、該絶縁膜で挟まれた多結晶シリコン膜とによって埋め込まれていて、
前記単結晶島の上面に前記電力半導体素子の制御電極と第１の主電極と第２の主電極とを形成したことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がパワーＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、前記単結晶島に形成した電力半導体素子がＩＧＢＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に係り、特にトレンチを用いたＳＯＩ（Silicon onInsulator）基板上に形成された半導体素子を完全誘電体分離する半導体装置に関する。
【背景技術】
【０００２】
半導体素子間の絶縁耐圧が数１０Ｖ〜数１００Ｖと高い耐圧の集積回路装置（パワーＩＣ）では、集積化する各半導体素子を絶縁膜（例えば酸化膜：ＳｉＯ2 膜）で分離する方法が知られている。誘電体分離基板の製造には半導体シリコン単結晶ウエハを加工する方式が一般的である。誘電体分離はＰＮ接合分離と異なり絶縁膜で半導体素子間を分離することからラッチアップ現象がなく、論理回路とパワースイッチ部とのワンチップ化、高耐圧化が可能である。現在では電力容量が１００Ｗを超えるクラスの製品が実用化されている。このような誘電体分離基板に関する特許として特許文献１がある。
【０００３】
図３は従来技術の誘電体分離基板の断面図、図４はその製造工程を説明する断面図である。始めに、単結晶シリコン１の主表面を酸化してその全面に絶縁膜２（例えばＳｉＯ2 膜）を図４（ａ）に示す様に形成する。次にホトリソグラフ法（以下ホトリソと略す。）でパターンニングした後、エッチングなどの方法により予定の箇所の絶縁膜２を除去する。次に残された絶縁膜２をマスクとして例えば水酸化カリウムとイソプロピルアルコールの混液を用いる異方性エッチングで、深さ約５μｍ〜８０μｍの分離溝３を図４（ｂ）に示す様に形成する。次に前記マスクとして利用した絶縁膜２をエッチングにより全て除去する。その後、単結晶シリコン１の主表面を再び酸化して、全面に１μｍ〜５μｍの分離用の絶縁膜２１（例えばＳｉＯ2 膜）を形成する。その表面に第１の多結晶シリコン４を高温（約１０００℃〜１２５０℃）の気相成長法（ＣＶＤ法）によって前記の分離溝３を埋める程度（５０μｍ〜３００μｍ）堆積させる。単結晶シリコン１の表面を基準として第１の多結晶シリコン４の大きな凹みを研削等の方法で除去し、ＣＭＰ等の方法によって表面の細かい凹凸部を除去する。次に低温（約５００℃〜８００℃）の気相成長法（ＣＶＤ法）により第１の多結晶シリコン４の平滑面に第２の多結晶シリコン５を約２μｍ〜５μｍの厚みで堆積させる。この後、形成した第２の多結晶シリコン５の表面をＣＭＰ等の方法によって研磨し、ウエハ接合が可能な平滑面６を図４（ｃ）に示す様に形成する。次に支持体の単結晶シリコン７の主表面を酸化してその全面に絶縁膜２を形成し、その表面と前記研磨面とを貼合せ、高温の熱処理（アニール）により２枚のウエハを図４（ｄ）に示す様に接合する。接合された基板は外周部の面取りを行った後、不要部分を研削や研磨の方法で除去し、絶縁膜２１で分離された単結晶島８を形成して図４（ｅ）に示す誘電体分離基板を完成する。
【０００４】
上記方法で作製された誘電体分離基板は、ＬＳＩ製造プロセスと同様のプロセスによって、図３に示す様に各単結晶島８内に半導体素子９の形成が行われ、メタル薄膜をパターンニングした配線によって素子間を配線し、半導体集積回路を作製する。
【０００５】
【特許文献１】特開平６−１５１５７２号公報  （図１、（００１６）段落から（００２１）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、図３に示す半導体素子９の耐圧が高くなると、分離溝３が深くなり、単結晶島８が大きくなる。また、単結晶島８の大きさは誘電体分離基板製造の最終工程における研磨、研削量バラツキ分を考慮した、単結晶島８の大きさでのパターンレイアウトが必要であり、チップサイズ縮小の妨げとなっている。
【０００７】
本願の発明者らの実験では、マスク設計値に対する単結晶島８の寸法シフト量は−１μｍ〜−１５μｍと大きい。また支持体の単結晶シリコン７と第１の多結晶シリコン４との熱膨張係数の違いから、半導体素子９形成時の高温熱処理により基板の湾曲や歪みが発生する。本願の発明者らの測定によれば従来技術の誘電体分離基板完成から半導体素子９形成工程が完了するまでの間に、約１００μｍ〜２００μｍの基板湾曲量の増加が確認されている。このような基板湾曲量の変化は半導体素子９をパターンニングするホトリソ工程での合せ精度低下や、露光光源から基板表面までの距離が変化する（焦点深度が変化する）ことによるパターン解像不良の原因となり、半導体素子９の特性に影響を与える。また、ピエゾ効果等による拡散層の抵抗値変化が知られており、結果として半導体素子９の電気的特性バラツキが大きくなる問題がある。
【０００８】
さらに、単結晶シリコン１と支持体単結晶シリコン７を貼合せる際の位置精度が５mm〜６mmと大きく、単結晶シリコン１上に作製したホトリソ工程用のオートアライメントターゲット位置が基板によって一定せず、半導体素子９形成工程におけるホトリソ作業時のオートアライメント率が低く、作業効率が悪い。また、第１の多結晶シリコン４の成膜は高温（約１０００℃〜１２５０℃）で処理するため、成膜時の金属汚染や成膜温度によってサーマルエッチが発生し、絶縁膜２１が部分的に欠損し所望の単結晶島間耐圧が得られないといった不具合が生じることもある。
【０００９】
本発明の目的は、以上に述べた問題点を解決した信頼性が高い半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、ＳＯＩ基板の主表面に形成された１つ以上の閉ループパターンのトレンチがあり、トレンチ側壁部とトレンチ開口部に絶縁膜と多結晶シリコン膜によって埋込みされており、前記のトレンチによってＳＯＩ基板上に形成された半導体素子が完全誘電体分離されている。
【発明の効果】
【００１１】
本発明の半導体装置は、誘電体分離基板の湾曲量が少なくかつ、信頼性が高い。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施例について詳しく説明する。
【実施例１】
【００１３】
図１は本実施例の誘電体分離基板を適用した半導体装置の説明図である。図１（ａ）は本実施例の半導体装置の断面図であり、図１（ｂ）は平面図である。本実施例の半導体装置は、図１に示す様に、例えばＳｉＯ2 膜といった絶縁膜２２と第２の多結晶シリコン５１によって埋込まれたトレンチ１０と、絶縁膜２とによって、半導体素子９が形成されている単結晶島８それぞれが完全誘電体分離された構造になっている。以下の説明では、半導体素子９がパワーＭＯＳＦＥＴを例に説明するが、ＩＧＢＴ、バイポーラトランジスタなどの電力半導体スイッチング素子であっても同様である。
【００１４】
本実施例の半導体装置の製造工程を図２を用いてまず説明する。始めに図２（ａ）に示す様に、支持体である単結晶シリコン７の主表面を酸化して絶縁膜２を形成し、この絶縁膜２を介して別の単結晶シリコン１を貼合せ、熱処理によって支持体の単結晶シリコン７と単結晶シリコン１との２枚のウエハを接合する。接合後に、単結晶シリコン１の表面をＣＭＰ法にて研削、研磨して所定の単結晶島厚みにする。
【００１５】
その後、接合したウエハ外周部の面取り行い、再び酸化によって表面に絶縁膜２′を形成する。次にホトリソによりウエハ上に、その平面形状が閉ループ形状、例えば正方形や長方形のような４辺形にパターンニングを行い、異方性ドライエッチによって絶縁膜２′をエッチングする。次にこの異方性ドライエッチした絶縁膜２′をマスクにして、さらに異方性ドライエッチにより単結晶シリコン１をエッチングし、図２（ｂ）に示すトレンチ１０を形成する。異方性ドライエッチにはマイクロ波ドライエッチやＩＣＰドライエッチ装置等を用いることが一般的である。また、異方性ドライエッチではエッチングガスにＣｌ2 、ＳＦ6 、ＨＢｒ、Ｏ2 等を用いる。ここで、例えばＣｌ2 とＯ2 とをエッチングガスに用いると、マイクロ波ドライエッチにおけるシリコンのエッチング速度と絶縁膜であるＳｉＯ2 とのエッチング速度との比である選択比が約１５〜３０程度であるために、貼合せ界面の絶縁膜２が露出すると、エッチングレートが単結晶シリコン１のエッチング速度より遅くなるので、貼合せ界面の絶縁膜２がエッチングストッパとしての役割を果たし所望のトレンチ１０深さを得ることができる。トレンチエッチング後にマスクに使用した絶縁膜２′をＨＦ液等を用いて全面除去し、酸化によって図２（ｃ）に示す様に表面とトレンチ内部を覆う絶縁膜２２を形成する。この際、絶縁膜２２の厚みがトレンチ１０の幅に対して厚すぎると、トレンチ底部の応力集中により結晶欠陥等が発生する原因となる。発明者らの実験結果によると、トレンチ１０の幅が２μｍの場合では、絶縁膜２２の最大膜厚は１μｍ以下とする必要がある。すなわち、酸化のみでトレンチ１０を完全に埋込む構造にすると応力集中による結晶欠陥が発生する。
【００１６】
次に約５００℃〜８００℃の低温で、気相成長法（ＣＶＤ法）により第２の多結晶シリコン５１をトレンチ１０が完全に埋まる厚みで堆積させる。例えばトレンチ１０の幅が２μｍでトレンチ１０内部の２つの絶縁膜２２の合計膜厚が０.８μｍ の場合には、１.２μｍ 以上の厚みの第２の多結晶シリコン５１が必要である。その後、表面に堆積した多結晶シリコンをＣＭＰ等の方法により研削、研磨を行って除去する。これによって、第２の多結晶シリコン５１はトレンチ内部に残り、トレンチの開口部から盛り上がったり、はみ出す部分がなく、他の箇所は全て絶縁膜２２に覆われた図２（ｄ）に示す構造となる。つまり、表面に堆積した第２の多結晶シリコン５１の研削、研磨によって、トレンチ１０に埋め込んだ第２の多結晶シリコン５１の表面は、図２（ｄ）に示す様に、表面に形成した絶縁膜２２と同じ面になって露出している。続けて、ホトリソによりトレンチ１０以外の箇所、すなわち、後の工程で半導体素子９を形成する箇所の絶縁膜２２を、パターンニングとエッチングとによって除去し、半導体素子形成領域を作製する。以上の製造工程を経て、誘電体分離基板が完成する。
【００１７】
上記方法により作製された誘電体分離基板を、ＬＳＩ製造プロセスと同様のプロセスにより各単結晶島８内に半導体素子９を形成し半導体集積回路を作製する。本実施例では、図１に示す様に、単結晶島８の上面に制御電極であるゲート電極１３と、主電極であるソース電極Ｓ及びドレイン電極Ｄとを配置した横型の電力半導体素子であるパワーＭＯＳＦＥＴを作成した。横型のＩＧＢＴも同様に作成できる事は言うまでもない。
【００１８】
発明者らの単結晶島８間の絶縁耐圧と基板の湾曲量との実験結果を図５、図６に示す。図５は、トレンチ１０の幅が２μｍ、２つの絶縁膜２２の合計した厚みが０.８μｍ、第２の多結晶シリコン５１の厚みが１.２μｍ 、トレンチ１０の深さ５μｍの場合の単結晶島８間の絶縁耐圧と、図３、図４に示した従来構造の誘電体分離基板に形成した単結晶島８間の絶縁耐圧とを示す。図５に示す様に、本実施例の誘電体分離基板の単結晶島８は、図３、図４に示した従来技術の誘電体分離基板に形成した単結晶島８間の平均絶縁耐圧１２００Ｖに対して１２５０Ｖと同等の絶縁耐圧特性を示した。
【００１９】
また、図６に示す様に、誘電体分離基板完成時点での基板湾曲量は、図３、図４に示した従来構造では約１００μｍ〜２００μｍであったが、本実施例では０〜３０μｍに改善された。さらに、マスク設計値に対する単結晶島８に形成した半導体素子９の寸法シフト量は、従来技術の−１μｍ〜−１５μｍに対し、本実施例では−０.５μｍ〜１.５μｍと大幅に改善した。また、本実施例における誘電体分離基板の製造方法では１回目のホトリソがウエハ貼合せ工程の後であることから、ホトリソターゲット位置精度が向上し、従来技術の誘電体分離基板ではホトリソターゲット位置精度が約１mm〜３mmのバラツキだったのに対し、本実施例では約１００μｍ〜３００μｍと大きく向上できた。さらに、図４に示した従来技術の製造工程にあった１０００℃〜１３００℃での第１の多結晶シリコン４の成膜工程が不要となり、非常に簡便な製造工程となっている。
【実施例２】
【００２０】
図７に本実施例の半導体装置を示す。本実施例では誘電体分離基板作製時に、支持体の単結晶シリコン７に張合わせる側の単結晶シリコン１の主面に、イオン注入によって高濃度（１×１０18cm-3〜１０20cm-3）の拡散層を形成しておき、あらかじめ酸化して絶縁膜２を形成した支持体の単結晶シリコン７と貼合せ、熱処理によって２枚のウエハを接合させた。その後、実施例１と同様の方法でトレンチ１０を形成した後、図７に示す様に、単結晶島８の底部とトレンチ１０の側壁に単結晶島８が接する部分とに高濃度拡散層１１を形成する。形成する高濃度拡散層１１が、高濃度ｎ+ 層であればアンチモンやリンの拡散等を行い、高濃度ｐ+層であればボロン拡散等を行って、高濃度拡散層１１を形成する。高濃度拡散層１１を形成した後は、実施例１と同様の製造方法によって基板を完成させる。
【００２１】
本実施例でも実施例１と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子９の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例３】
【００２２】
図８に本実施例の半導体装置を示す。本実施例の半導体装置は、実施例１で作製した誘電体分離基板上で図８に示す様に分離された素子領域内に、ＬＯＣＯＳ法（Local Oxidation of Silicon法）で形成されたＬＯＣＯＳ酸化膜１４と、ゲート酸化膜１２と、ゲート電極１３と、絶縁膜２とを順次設け、ゲート電極１３とＳＯＩ基板表面の単結晶島８のシリコンからコンタクトホール１５を介して電極配線１６を接続した構造になっている。
【００２３】
本実施例の半導体装置では、図８に示す様にＬＯＣＯＳ酸化膜１４がトレンチ内部の絶縁膜２２と第２の多結晶シリコン５１とを覆っている点が図１、図７の半導体装置と相違する。本実施例でも実施例１や実施例２と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子９の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例４】
【００２４】
図９に本実施例の半導体装置を示す。本実施例では、実施例１で作製した誘電体分離基板上の分離された素子領域内に、図９に示す様にＬＯＣＯＳ法で形成されたＬＯＣＯＳ酸化膜１４と、ゲート酸化膜１２と、ゲート電極１３と、絶縁膜２とを順次設け、ゲート電極１３とＳＯＩ基板表面の単結晶シリコン１からコンタクトホール１５を介して電極配線１６を取り出した。
【００２５】
さらに、本実施例の半導体装置では、図９に示す様に、実施例３の電極配線１６に代えて３層構造の電極配線を備えており、ＴｉＷ電極１９の第１の電極および第３の電極が、ＡｌＳｉＣｕ電極２０の第２の電極を上下から挟むサンドイッチ構造となっている。本実施例の半導体装置では配線材料に融点の高いＴｉＷを用いているので、組立熱処理（４５０℃〜６００℃）に対する電極配線の信頼性を向上できる。本実施例でも実施例１や実施例２と同様に、良好な絶縁耐圧、基板湾曲量、半導体素子９の寸法シフト量、ホトリソターゲット位置精度を示した。
【実施例５】
【００２６】
図１０に本実施例の半導体装置を示す。本実施例では、実施例１で作製した誘電体分離基板上の分離された素子領域内に、ＬＯＣＯＳ法で形成されたＬＯＣＯＳ酸化膜１４と、ゲート酸化膜１２と、ゲート電極１３と、絶縁膜２と図１０に示す様に順次設けた。本実施例の半導体装置では、ＬＯＣＯＳ酸化膜１４が単結晶島８のシリコン表面を基準として１０°〜３０°のテーパー角をもつ絶縁膜段差部１８を備えた構造になっている。この絶縁膜段差部１８は、図１０に示す様に、トレンチ内に形成した絶縁膜２２より内側の単結晶島８のシリコンの上方に配置されており、絶縁膜段差部１８では、絶縁膜２２側から単結晶島８の内側に向けてＬＯＣＯＳ酸化膜１４が薄くなっている。
【００２７】
本実施例の半導体装置の１０°〜３０°のテーパー角をもつ絶縁膜段差部１８は、誘電体分離基板作製の最終工程で半導体素子を形成する箇所をパターンニングとエッチングによって作製する工程のホトリソで、レジストをポジレジストとし、エッチングをＨＦ液等を用いたウエットエッチにすることで形成することができる。このウエットエッチの代わりにドライエッチを用いると、段差部のテーパー角が７０°〜９０°になるので、後のゲート電極１３の配線形成工程で、段差部での断線が発生し易くなる。
【００２８】
本実施例では上記のポジレジストとウエットエッチングの組み合わせにより緩やかなテーパーを持つ絶縁膜段差部１８を形成し、段差部における電極配線１６の断線を防ぎ半導体装置の信頼性を高めた。
【実施例６】
【００２９】
図１１に本実施例の半導体装置を示す。本実施例では、実施例１で作製した誘電体分離基板上の分離された素子領域内に、ＬＯＣＯＳ法で形成されたＬＯＣＯＳ酸化膜１４、ゲート酸化膜１２、ゲート電極１３、絶縁膜２を図１１に示す様に順次設け、第２の多結晶シリコン５１上部のＬＯＣＯＳ酸化膜１４に高さ０.３μｍ〜０.７μｍの段差部２３を備えた。
【００３０】
実施例１にて作製した誘電体分離基板ではトレンチ上部は第２の多結晶シリコン５１基板表面に露出しており、半導体素子の形成段階であるＬＯＣＯＳ酸化工程では、第２の多結晶シリコン５１が周囲の絶縁膜２領域に比べ酸化速度が速く、そのために第２の多結晶シリコン５１上部に段差２３が形成される。この構造とすることで、第２の多結晶シリコン５１の上のＬＯＣＯＳ酸化膜１４が厚くなり、言い換えると第２の多結晶シリコン５１の上のＬＯＣＯＳ酸化膜１４の間の絶縁距離が長くなり、ＬＯＣＯＳ酸化膜１４上部のゲート電極の電極配線１６との絶縁性能を高めることができる。
【００３１】
本実施例で、段差部２３の高さが０.３μｍより低いと絶縁性能を向上する効果が小さくなる。また、段差部２３の高さが０.７μｍより高いと絶縁膜２の表面が平坦にならずに凹凸を生じ、ゲート電極１３の電極配線１６の断線が生じる場合がある。
【実施例７】
【００３２】
図１２に本実施例の半導体装置を示す。図１２（ａ）は本実施例の半導体装置の断面の説明図であり、図１２（ｂ）は実施例の半導体装置の平面の説明図である。本実施例の半導体装置は、実施例１で作製した誘電体分離基板上に形成した。図１２（ｂ）に示す様に、本実施例の半導体装置では、４辺形のトレンチパターンで直線部分から続くコーナー部１７の平面形状が、図１（ｂ）とは異なり、全て直角でなく円弧状になっている。コーナー部１７が直角に交差する場合、トレンチ１０内部が酸化された際に、コーナー部１７に応カがかかり、結晶欠陥等の原因となることもあるが、円弧状とすることにより応力緩和の効果が得られ信頼性がより高い半導体装置を製造することができる。トレンチパターンのコーナー部１７の半径は、図１２（ｂ）に示す第２の多結晶シリコン５１の幅の２倍以上あれば良く、好ましくは２倍から２０倍あればよい。コーナー部の半径が２倍未満では応力の緩和が不十分になり、２０倍以上では概略矩形の単結晶島８の基板平面の形状が保持できず、基板面に形成する単結晶島８の密度を上げにくくなる。
【図面の簡単な説明】
【００３３】
【図１】実施例１の半導体装置の説明図。
【図２】実施例１の半導体装置の製造工程の説明図。
【図３】従来技術の半導体装置の断面図。
【図４】従来技術の半導体装置の製造工程の説明図。
【図５】実施例１の誘電体分離構造と従来技術との絶縁耐圧の説明図。
【図６】実施例１の誘電体分離構造と従来技術との基板湾曲量の説明図。
【図７】実施例２の半導体装置の断面図。
【図８】実施例３の半導体装置の断面図。
【図９】実施例４の半導体装置の断面図。
【図１０】実施例５の半導体装置の断面図。
【図１１】実施例６の半導体装置の断面図。
【図１２】実施例７の半導体装置の説明図。
【符号の説明】
【００３４】
１、７…単結晶シリコン、２、２′、２１、２２…絶縁膜、３…分離溝、４…第１の多結晶シリコン、５、５１…第２の多結晶シリコン、６…平滑面、８…単結晶島、９…半導体素子、１０…トレンチ、１１…高濃度拡散層、１２…ゲート酸化膜、１３…ゲート電極、１４…ＬＯＣＯＳ酸化膜、１５…コンタクトホール、１６…電極配線、１７…コーナー部、１８…絶縁膜段差部、１９…ＴｉＷ電極、２０…ＡｌＳｉＣｕ電極、２３…段差部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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