(57)【要約】【課題】制御手段の起動を規制するタイミングを制御可能に構成すると共に、制御手段の起動タイミングをランダムに変更して大当りの発生タイミングの把握を困難にすることができる遊技機を提供すること。【解決手段】指示回路は、リセット入力回路からのリセット信号Ｒｅ及びパルス波出力回路からの反復信号Ｐａの入力状態が共にハイレベル状態のときに、開始信号Ｓｔの出力状態をハイレベル状態にする。そして、入力回路は、リセット入力回路からのリセット信号Ｒｅの入力状態がローレベル状態からハイレベル状態に遷移すると同時に、起動信号Ｋｔの出力状態をハイレベル状態として、メインＣＰＵの制御の規制する。一方、入力回路は、指示回路からの開始信号Ｓｔの入力状態がハイレベル状態に遷移すると同時に、メインＣＰＵの制御を開始させる。【選択図】        図４
2007054259.tif 000002
【特許請求の範囲】
【請求項１】
遊技を統括的に制御する制御手段を備える遊技機において、
前記制御手段が設けられる基板の外部に設けられる出力手段により前記制御手段の制御の規制を指示される入力手段と、
１又は複数の条件信号の入力が可能であって、該条件信号の入力状態から前記制御の開始を指示するか否かを判定し、前記判定結果が肯定の場合、前記入力手段に対して前記制御手段の制御の開始を指示する指示手段とを備え、
前記条件信号のうち、少なくとも１つの条件信号は、該条件信号の出力状態において、所定の出力状態が繰り返し示される反復信号であり、
前記入力手段は、前記出力手段により前記制御の規制を指示されると同時に前記制御手段の制御を規制し、前記指示手段により前記制御の開始を指示されると同時に前記制御手段の制御を開始させることを特徴とする遊技機。
【請求項２】
前記条件信号は、第１の条件信号と第２の条件信号からなり、該第１の条件信号及び第２の条件信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、
前記指示手段は、前記第１の条件信号及び第２の条件信号の入力状態が共にハイレベル状態を示す場合に、前記入力手段に対して前記制御手段の制御の開始を指示するように構成されたことを特徴とする請求項１に記載の遊技機。
【請求項３】
前記条件信号は、第１の条件信号と第２の条件信号からなり、該第１の条件信号及び第２の条件信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、
前記指示手段は、前記第１の条件信号及び第２の条件信号の入力状態が共にローレベル状態を示す場合に、前記入力手段に対して前記制御手段の制御の開始を指示するように構成されたことを特徴とする請求項１に記載の遊技機。
【請求項４】
前記入力手段は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号である起動信号を用いて前記制御手段に指示するように構成されており、
前記制御手段は、前記起動信号の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合又はハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに前記制御を開始するように構成されたことを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技を統括的に制御する制御手段を備える遊技機に関するものである。
【背景技術】
【０００２】
従来、遊技機の一種であるパチンコ機は、その機内に不正基板（ぶら下げ基板とも言われる。）が取り付けられて、不正行為が行われる場合があった。具体的には、パチンコ機に設けられた大当り抽選用乱数を更新する手段と同等の働きをする手段を不正基板内に設け、その手段の更新値をパチンコ機の電源投入に合わせてリセット（０クリア）することにより、大当りの発生タイミングを把握する。そして、大当り発生タイミングに合わせて、不正基板にて入賞信号を作成し、該入賞信号を主制御基板のメインＣＰＵに出力し、不正に大当りを発生させていた。その結果、遊技店では、不正行為を行った遊技者に大当りを付与することになり、不利益を得る虞があった。
【０００３】
そこで、このような不正行為の対策として、大当りの発生タイミングの把握を困難にしたパチンコ機が提案された（例えば、特許文献１参照）。特許文献１に記載されたパチンコ機は、大当り抽選用乱数を更新する手段によって大当り抽選用乱数が１回り更新されるごとに、大当り抽選用乱数を更新するときの初期値（即ち、大当り抽選用乱数の更新を開始する初期値）を変更するようにした。これにより、大当りの発生タイミングの把握を困難にして、不正行為を防止していた。
【特許文献１】特開平１１−７０２５２号公報（段落番号［００１３］、［００２２］〜［００２４］）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、パチンコ機は、電源投入がなされると、電源基板からリセット信号が主制御基板のメインＣＰＵに出力され、該リセット信号の入力を契機に制御を開始（即ち、起動）するようになっている。このとき、メインＣＰＵは、記憶手段（ＲＡＭ）の記憶内容を初期化して制御を開始させることから、リセット信号入力後、１回り目の大当り抽選用乱数の初期値は必ず「０（零）」が設定される。このため、不正基板から前記リセット信号と同様の機能（役割）を果たす類似のリセット信号が出力された場合、大当り抽選用乱数の初期値には必ず「０」が設定されるので、大当りの発生タイミングが把握されてしまう。
【０００５】
この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、制御手段の起動を規制するタイミングを制御可能に構成すると共に、制御手段の起動タイミングをランダムに変更して大当りの発生タイミングの把握を困難にする遊技機を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１に記載の発明は、遊技を統括的に制御する制御手段を備える遊技機において、前記制御手段が設けられる基板の外部に設けられる出力手段により前記制御手段の制御の規制を指示される入力手段と、１又は複数の条件信号の入力が可能であって、該条件信号の入力状態から前記制御の開始を指示するか否かを判定し、前記判定結果が肯定の場合、前記入力手段に対して前記制御手段の制御の開始を指示する指示手段とを備え、前記条件信号のうち、少なくとも１つの条件信号は、該条件信号の出力状態において、所定の出力状態が繰り返し示される反復信号であり、前記入力手段は、前記出力手段により前記制御の規制を指示されると同時に前記制御手段の制御を規制し、前記指示手段により前記制御の開始を指示されると同時に前記制御手段の制御を開始させることを要旨とする。
【０００７】
請求項２に記載の発明は、請求項１に記載の発明において、前記条件信号は、第１の条件信号と第２の条件信号からなり、該第１の条件信号及び第２の条件信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、前記指示手段は、前記第１の条件信号及び第２の条件信号の入力状態が共にハイレベル状態を示す場合に、前記入力手段に対して前記制御手段の制御の開始を指示するように構成されたことを要旨とする。
【０００８】
請求項３に記載の発明は、請求項１に記載の発明において、前記条件信号は、第１の条件信号と第２の条件信号からなり、該第１の条件信号及び第２の条件信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、前記指示手段は、前記第１の条件信号及び第２の条件信号の入力状態が共にローレベル状態を示す場合に、前記入力手段に対して前記制御手段の制御の開始を指示するように構成されたことを要旨とする。
【０００９】
請求項４に記載の発明は、請求項１〜請求項３のうちいずれか一項に記載の発明において、前記入力手段は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号である起動信号を用いて前記制御手段に指示するように構成されており、前記制御手段は、前記起動信号の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合又はハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに前記制御を開始するように構成されたことを要旨とする。
【発明の効果】
【００１０】
本発明によれば、制御手段の起動を規制するタイミングを制御可能に構成すると共に、制御手段の起動タイミングをランダムに変更して大当りの発生タイミングの把握を困難にすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した第１の実施形態を図１〜図６に基づき説明する。
図１にはパチンコ機１０の機表側が略示されており、パチンコ機１０において機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部の遊技盤１３を保護するためのガラス枠を有した前枠１４と上球皿１５が共に横開き状態で開閉可能に組付け整合されている。さらに、中枠１２の下部には下球皿１６、打球発射装置１７などが装着されている。また、遊技盤１３の遊技領域１３ａの略中央には、図柄を可変（変動）させて図柄組み合わせゲームを行う図柄表示装置１８が配設されている。そして、図柄表示装置１８で行われる図柄組み合わせゲームの結果、全列の図柄が同一の図柄からなる組み合わせになると、遊技者は、その組み合わせから大当り状態を認識することができる。
【００１２】
また、図柄表示装置１８の下方には、始動入賞口１９が配設されており、該始動入賞口１９の奥方には始動入賞口１９に入賞した遊技球を検知するための入賞検知センサＳ１（図２に示す。）が配設されている。また、始動入賞口１９の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２０が配設されている。そして、打球発射装置１７の操作により遊技盤１３の遊技領域１３ａに発射された遊技球が始動入賞口１９へ入賞すると、図柄表示装置１８では図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームの結果、全列の図柄が同一種類の図柄からなる組み合わせとして形成された場合、大入賞口２０の開閉により、多数の遊技球（賞球）を獲得できる大当りのチャンスが遊技者に付与されるようになっている。
【００１３】
一方、パチンコ機１０の機裏側には、図２に示すように、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、２４Ｖ）が供給される電源基板２１が装着されている。また、電源基板２１には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する制御基板としての主制御基板２２が接続されている。この主制御基板２２は、例えば、該主制御基板２２を保護する保護ケースなどに収容され、外部から主制御基板２２に対して不正行為を施せないようになっている。また、電源基板２１には、主制御基板２２とも接続され、該主制御基板２２が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板２３が接続されている。このサブ制御基板２３は、図柄表示装置１８に対して図柄制御を実行する図柄制御基板、各種ランプ４０（図１に示す。）に対してランプ制御を実行するランプ制御基板及びスピーカ４１（図１に示す。）に対して音声制御を実行する音声制御基板などから構成されている。
【００１４】
以下、電源基板２１、主制御基板２２及びサブ制御基板２３の具体的な構成及び接続態様を図２に基づき説明する。
前記電源基板２１は、遊技場の電源ＡＣをパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する電源回路２４を備えている。また、電源回路２４には、主制御基板２２及びサブ制御基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を前記各基板２２，２３に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を前記各基板２２，２３に供給するようになっている。
【００１５】
また、電源回路２４には電源断監視回路２５が接続されており、該電源断監視回路２５は電源回路２４から供給された電源電圧Ｖ１の電圧値を監視するようになっている。即ち、電源断監視回路２５は、電源電圧Ｖ１が予め定められた所定の電圧Ｖ（例えば、ＤＣ２０Ｖ以下）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００１６】
また、電源断監視回路２５には出力手段としてのリセット信号回路２６が接続されている。前記電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主制御基板２２（メインＣＰＵ２２ａ）及びリセット信号回路２６に対して電源電圧Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、主制御基板２２（リセット入力回路２２ｄ）及びサブ制御基板２３（リセット入力回路２３ｄ）に対してリセット信号Ｒｅを出力するようになっている。
【００１７】
このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、リセット信号回路２６は、電源供給の開始時（電源投入時）又は電源断信号Ｓの入力時、主制御基板２２及びサブ制御基板２３に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００１８】
前記主制御基板２２は、パチンコ機１０の遊技全体を統括的に制御する制御手段としてのメインＣＰＵ２２ａを備えており、該メインＣＰＵ２２ａにはＲＯＭ２２ｂ及びＲＡＭ２２ｃが接続されている。また、メインＣＰＵ２２ａは、大当り判定用乱数（以下、「大当り乱数」という。）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数に基づき遊技者に大当り状態を付与するか否かを判定（決定）している。また、ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラムなど）が記憶保持されている。また、ＲＡＭ２２ｃには、パチンコ機１０の稼動中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。
【００１９】
ここで、前記大当り乱数について説明する。
前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００２０】
より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を＋１ずつ更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００２１】
また、メインＣＰＵ２２ａには、入賞検知センサＳ１が接続されている。そして、メインＣＰＵ２２ａは、入賞検知センサＳ１からの入賞検知信号を入力すると、そのタイミングでＲＡＭ２２ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２２ａは、読み出した大当り乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２２ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００２２】
また、図２に示すように、メインＣＰＵ２２ａには、電源基板２１の電源断監視回路２５が接続されており、該電源断監視回路２５の判定結果が肯定（電源電圧Ｖ１≦電圧Ｖ）である場合に電源断信号Ｓが入力されるようになっている。そして、電源断信号Ｓを入力したメインＣＰＵ２２ａは、図示しないバックアップ用電源を利用して、ＲＡＭ２２ｃに記憶保持した各種制御情報を電源ＡＣの遮断後に記憶保持させるためのバックアップ処理を実行するようになっている。なお、バックアップ用電源は、ＲＡＭ２２ｃに接続されており、電源遮断時に所定の電圧をＲＡＭ２２ｃに供給するようになっている。
【００２３】
また、主制御基板２２にはリセット入力回路２２ｄが備えられている。このリセット入力回路２２ｄは、電源基板２１のリセット信号回路２６と接続されており、リセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号Ｒｅを出力するようになっている。このとき、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２＋α（一定の時間）を加えた時間Ｔ１＋Ｔ２＋αの間、リセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。すなわち、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２＋αの間リセット信号Ｒｅを出力するようになっている。なお、リセット信号Ｒｅの入力状態がハイレベル状態となっている時間が時間Ｔ１に満たない場合であっても、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２＋αの間、リセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２＋αの経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。すなわち、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２＋αの経過後、リセット信号Ｒｅの出力を停止するようになっている。
【００２４】
前記サブ制御基板２３は、パチンコ機１０の各種構成部材（図柄表示装置１８、各種ランプ４０、スピーカ４１）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２３ａを備えており、該ＣＰＵ２３ａにはＲＯＭ２３ｂ及びＲＡＭ２３ｃが接続されている。そして、ＲＯＭ２３ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２３ｃにはパチンコ機１０の稼動中に適宜書き換えられる各種情報が記憶保持されるようになっている。
【００２５】
また、ＣＰＵ２３ａには、リセット入力回路２３ｄが接続されている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号ＲｅをＣＰＵ２３ａに対して出力するようになっている。このとき、リセット入力回路２３ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１の間、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２３ｄは、時間Ｔ１の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、本実施形態のＣＰＵ２３ａは、リセット入力回路２３ｄからのリセット信号Ｒｅの入力状態がハイレベル状態となることにより、その起動動作に規制が掛けられ、ローレベル状態となることにより、当該規制が解除されるようになっている。
【００２６】
そして、本実施形態のパチンコ機１０では、リセット入力回路２２ｄに、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示手段としての指示回路Ｉと、リセット入力回路２２ｄ及び指示回路Ｉが出力する信号を入力する入力手段としての入力回路３１が接続されている。また、入力回路３１は、指示回路Ｉ及びメインＣＰＵ２２ａに接続されている。
【００２７】
前記指示回路Ｉは、１又は複数の条件信号（本実施形態では、２つの条件信号）の入力が可能であって、該条件信号の入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するように構成されている。なお、本実施形態では、メインＣＰＵ２２ａの起動を指示するか否かを判定するための条件となる条件信号は、リセット信号Ｒｅ（第１の条件信号）と所定の出力状態が繰り返し示される反復信号Ｐａ（第２の条件信号）となっている。そして、指示回路Ｉは、前記判定結果が肯定の場合、開始信号Ｓｔを用いて入力回路３１に対してメインＣＰＵ２２ａの制御の起動を指示するように構成されている。前記反復信号Ｐａ及び開始信号Ｓｔは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。
【００２８】
以下、指示回路Ｉの具体的な構成について図３に基づき説明する。
前記指示回路Ｉは、主制御基板２２に設けられており、該指示回路Ｉは、図３に示すように、パルス波出力回路２７とＡＮＤ回路（ＡＮＤ  ＩＣ）２８を備えている。前記ＡＮＤ回路２８の入力端子には、主制御基板２２のリセット入力回路２２ｄとパルス波出力回路２７が接続されている一方で、出力端子には、入力回路３１が接続されている。このＡＮＤ回路２８には、リセット入力回路２２ｄからのリセット信号Ｒｅとパルス波出力回路２７からの反復信号Ｐａの入力が可能となっている。そして、ＡＮＤ回路２８は、リセット信号Ｒｅと反復信号Ｐａに基づき論理積演算し、その演算結果を開始信号Ｓｔとして入力回路３１に出力するようになっている。
【００２９】
また、パルス波出力回路２７は、図３に示すように、クロックを出力するクロック発生回路２９と、該クロック発生回路２９から入力するクロックに基づきＡＮＤ回路２８に反復信号Ｐａを出力する反復信号発生回路（例えば、リングカウンタ）３０を備えている。このクロック発生回路２９は、パチンコ機１０に電源ＡＣが投入されると、図４に示すクロック（信号レベルがハイレベル状態とローレベル状態を交互に繰り返す信号）を生成して反復信号発生回路３０へ出力するようになっている。また、反復信号発生回路３０には、複数の出力端子（例えば、第１〜第１０となる１０個の出力端子）が設けられている。この反復信号発生回路３０は、各出力端子から、その信号レベルがハイレベル状態又はローレベル状態となる出力信号を出力するようになっている。そして、反復信号発生回路３０は、クロックを入力する毎に、順次、出力端子からの出力信号の出力状態を、前記クロックの周期に相当する時間だけハイレベル状態とするようになっている。なお、クロックの周期に相当する時間Ｔ６は、リセット信号回路２６から出力されるリセット信号Ｒｅの出力状態がハイレベル状態を継続する時間Ｔ１と遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２と略等しく設定されている。
【００３０】
前記反復信号発生回路３０についてより詳しく説明する。
前記反復信号発生回路３０は、まず、第１の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。その後、反復信号発生回路３０は、クロックパルスの次の立ち上がり（ローレベル状態からハイレベル状態に遷移した）時、第１の出力端子とは異なる第２の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。以下、同様に、反復信号発生回路３０は、第３→第４→第５→…→第１０の出力端子というように、クロックパルスの立ち上がり時毎に、順次異なる出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とするようになっている。また、反復信号発生回路３０は、第１０の出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とし、再び、第１の出力端子から前述同様に、第１〜第１０の出力端子の順に出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。
【００３１】
そして、本実施形態では、電源投入時から時間Ｔ６（≒時間Ｔ１＋Ｔ２）の経過後から時間Ｔ６＋Ｔ６迄の間、出力信号の出力状態がハイレベル状態となる反復信号発生回路３０の第２の出力端子にＡＮＤ回路２８が接続されている。即ち、反復信号発生回路３０の第２の出力端子からの出力信号を、該反復信号発生回路３０からＡＮＤ回路２８へ出力される反復信号Ｐａとしている。そして、該反復信号Ｐａの出力状態は、クロックの１０周期毎に、時間Ｔ６の間ハイレベル状態となる。そのため、本実施形態では、クロックの１０周期が反復信号Ｐａの１周期に相当し、ＡＮＤ回路２８に対する反復信号Ｐａの１周期の入力状態は、時間Ｔ６の間、ハイレベル状態になると共に、時間Ｔ６×９（周期）の間、ローレベル状態となる。即ち、ＡＮＤ回路２８では、パルス波出力回路２７（反復信号発生回路３０）からの反復信号Ｐａの入力状態において、ハイレベル状態とローレベル状態が所定の間隔をあけて交互に現れることになる。このように、反復信号Ｐａは、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。
【００３２】
そして、ＡＮＤ回路２８は、入力される２組の信号の入力状態のうち少なくともいずれか一方の入力状態がローレベル状態である場合、論理積演算の結果として開始信号Ｓｔの出力状態をローレベル状態とする。すなわち、ＡＮＤ回路２８は、開始信号Ｓｔを出力しない。一方、ＡＮＤ回路２８は、入力される２組の信号の入力状態が共にハイレベル状態である場合、論理積演算の結果として開始信号Ｓｔの出力状態をハイレベル状態とする。すなわち、ＡＮＤ回路２８は、開始信号Ｓｔを出力する。
【００３３】
次に、入力回路３１について図５に基づいて説明する。
図５（ａ）に示すように、入力回路３１は、Ｄ−フリップフロップ（Ｄ−ＦＦ）で構成されている。入力回路３１のＣＬＫ端子（クロック端子）は、リセット入力回路２２ｄと接続されており、リセット入力回路２２ｄからのリセット信号Ｒｅが入力されるようになっている。入力回路３１のＰＲＥ端子（preset端子）は、電源回路２４と接続されており、５Ｖの電源電圧が供給されるようになっている。すなわち、ＰＲＥ端子には、常にハイレベル状態の信号が入力されることとなる。入力回路３１のＣＬＲ端子（clear 端子）は、指示回路ＩのＡＮＤ回路２８の出力端子と接続されており、開始信号Ｓｔの反転信号が入力されるようになっている。また、入力回路３１の出力端子Ｑは、メインＣＰＵ２２ａと接続されており、起動信号ＫｔをメインＣＰＵ２２ａに出力するようになっている。なお、前記起動信号Ｋｔは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、本実施形態のメインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態となることにより、その起動動作に規制が掛けられ、ローレベル状態となることにより、当該規制が解除されるようになっている。また、入力回路３１の出力端子Ｐは、起動信号Ｋｔの反転信号を出力するようになっている。そして、入力回路３１の入力端子Ｄは、出力端子Ｐと接続されており、出力端子Ｑから出力される起動信号Ｋｔの反転信号が入力されるようになっている。
【００３４】
そして、入力回路３１は、図５（ｂ）に示すように、開始信号Ｓｔ、リセット信号Ｒｅ及び起動信号Ｋｔの入出力状態に基づき論理演算し、その演算結果を起動信号ＫｔとしてメインＣＰＵ２２ａに出力するようになっている。具体的には、図５（ｂ）の状態Ｊ１に示すように、ＣＬＲ端子及び入力端子Ｄに入力される信号（開始信号Ｓｔ及び起動信号Ｋｔの反転信号）がハイレベル状態の場合に、ＣＬＫ端子に入力される信号（リセット信号Ｒｅ）がハイレベル状態に遷移したとき、出力端子Ｑから出力される信号（起動信号Ｋｔ）がハイレベル状態となる。このため、開始信号Ｓｔ及び起動信号Ｋｔがローレベル状態の場合に、リセット信号Ｒｅがローレベル状態からハイレベル状態に遷移したとき、入力回路３１は、メインＣＰＵ２２ａに対して出力する起動信号Ｋｔをハイレベル状態に遷移することとなる。
【００３５】
また、図５（ｂ）の状態Ｊ２に示すように、ＣＬＲ端子に入力される信号（開始信号Ｓｔの反転信号）がハイレベル状態の場合に、ＣＬＫ端子に入力される信号（リセット信号Ｒｅ）がローレベル状態であるとき、出力端子Ｑから出力される信号（起動信号Ｋｔ）は、前の状態を維持する。従って、開始信号Ｓｔ及びリセット信号Ｒｅがローレベル状態の場合、入力回路３１は、メインＣＰＵ２２ａに出力する起動信号Ｋｔの状態を維持する。
【００３６】
そして、図５（ｂ）の状態Ｊ３に示すように、ＣＬＲ端子に入力される信号（開始信号Ｓｔの反転信号）がローレベル状態となると、ＣＬＫ端子及び入力端子Ｄに入力される信号（リセット信号Ｒｅ及び起動信号Ｋｔ）に関係なく、出力端子Ｑから出力される信号（起動信号Ｋｔ）がローレベル状態となる。従って、開始信号Ｓｔがハイレベル状態となった場合、入力回路３１は、起動信号Ｋｔをローレベル状態にすることとなる。換言すれば、入力回路３１は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力開始時に起動信号Ｋｔの出力を開始し、指示回路Ｉからの開始信号Ｓｔの入力開始時に起動信号Ｋｔの出力を停止するようになっている。
【００３７】
また、図５（ｂ）の状態Ｊ４に示すように、ＣＬＲ端子に入力される信号（開始信号Ｓｔの反転信号）がハイレベル状態であって、入力端子Ｄに入力される信号（起動信号Ｋｔの反転信号）がローレベル状態の場合に、ＣＬＫ端子に入力される信号（リセット信号Ｒｅ）がハイレベル状態に遷移したとき、出力端子Ｑから出力される信号（起動信号Ｋｔ）がローレベル状態となる。このため、開始信号Ｓｔがローレベル状態であって、起動信号Ｋｔがハイレベル状態の場合に、リセット信号Ｒｅがローレベル状態からハイレベル状態に遷移したとき、入力回路３１は、メインＣＰＵ２２ａに対して出力する起動信号Ｋｔをローレベル状態に遷移することとなる。
【００３８】
次に、指示回路Ｉが設けられたパチンコ機１０において、主制御基板２２（メインＣＰＵ２２ａ）及びサブ制御基板２３（ＣＰＵ２３ａ）が、電源投入時に起動（制御を開始）する態様について図４及び図６に基づき説明する。なお、図４に示す電源投入時におけるリセット信号Ｒｅのパルス波形図は、リセット入力回路２２ｄからのリセット信号Ｒｅの出力状態を示すものである。また、電源投入直後における各種信号の状態はすべてローレベル状態である。
【００３９】
前記電源基板２１のリセット信号回路２６は、パチンコ機１０に電源ＡＣが投入されると、前記各基板２２，２３のリセット入力回路２２ｄ，２３ｄに対して、リセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１の間、該ハイレベル状態を継続する。また、指示回路Ｉを構成するパルス波出力回路２７のクロック発生回路２９は、反復信号発生回路３０に対して、周期が時間Ｔ６のクロックの出力を開始する。そして、サブ制御基板２３のリセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態を時間Ｔ１の間、ハイレベル状態とする。従って、ＣＰＵ２３ａは、リセット入力回路２３ｄからのリセット信号Ｒｅの入力状態がハイレベル状態となる時間Ｔ１の間、起動動作に規制が掛けられた状態となる。
【００４０】
一方、主制御基板２２のリセット入力回路２２ｄは、ＡＮＤ回路２８及び入力回路３１に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１に遅延時間Ｔ２＋αを加えた時間Ｔ１＋Ｔ２＋αの間、該ハイレベル状態を継続する。この状態において、ＡＮＤ回路２８及び入力回路３１は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態が、ハイレベル状態となっている。また、反復信号発生回路３０は、電源ＡＣの投入後、時間Ｔ６が経過する迄の間、ＡＮＤ回路２８に対する反復信号Ｐａの出力状態をローレベル状態とする。
【００４１】
そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がローレベル状態からハイレベル状態に遷移し、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理演算の結果として入力回路３１に対する開始信号Ｓｔの出力状態をローレベル状態とする。その結果、開始信号Ｓｔの入力状態がローレベル状態のまま維持される一方、リセット信号Ｒｅの入力状態がローレベル状態からハイレベル状態に遷移するので、入力回路３１は、論理演算の結果（状態Ｊ１参照）として起動信号Ｋｔの出力状態をハイレベル状態とする。
【００４２】
従って、メインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態となることにより、起動動作（制御）に規制が掛けられた状態となる。即ち、この状態において、メインＣＰＵ２２ａは起動する前の状態である規制状態となる。また、この状態は、入力回路３１からの起動信号Ｋｔの出力状態が、時間Ｔ１＋Ｔ２（≒時間Ｔ６）の間、継続してハイレベル状態となるため、その間、維持される。
【００４３】
なお、反復信号発生回路３０が、電源ＡＣの投入後、時間Ｔ１＋Ｔ２（≒時間Ｔ６）が経過する迄の間、反復信号Ｐａの出力状態をローレベル状態とするのは、メインＣＰＵ２２ａを電源ＡＣの投入後、時間Ｔ１＋Ｔ２が経過する迄の間、規制するためである。すなわち、反復信号発生回路３０は、ＣＰＵ２３ａの起動が開始するまでの時間Ｔ１にＣＰＵ２３ａの初期設定が終了するまでの時間を加算した時間を経過するまで、メインＣＰＵ２２ａからＣＰＵ２３ａへの制御信号を出力しないようにするためである。なお、ＣＰＵ２３ａの初期設定が終了するまでの時間は、時間Ｔ２よりも短い時間で終了するようになっている。これにより、ＣＰＵ２３ａは、制御信号を処理できない状態（つまり、初期設定が終了していない状態）で制御信号を入力することがなくなる。
【００４４】
そして、時間Ｔ１の経過後、リセット信号回路２６は、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させ、この遷移に伴い、リセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。その結果、サブ制御基板２３のＣＰＵ２３ａは、リセット信号Ｒｅの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動し、所定の初期設定後、メインＣＰＵ２２ａからの制御信号を入力する迄の間、待機する。
【００４５】
一方、主制御基板２２のリセット入力回路２２ｄは、時間Ｔ１からさらに遅延時間Ｔ２が経過しても、ＡＮＤ回路２８及び入力回路３１に対するリセット信号Ｒｅの出力状態をハイレベル状態に維持し続ける。また、時間Ｔ６（≒時間Ｔ１＋Ｔ２）が経過すると、反復信号発生回路３０は、第２の出力端子を通じてＡＮＤ回路２８に対する反復信号Ｐａの出力状態をローレベル状態からハイレベル状態に遷移させる。そのため、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態となるので、ＡＮＤ回路２８は、論理積演算の結果として入力回路３１に対する開始信号Ｓｔの出力状態をローレベル状態からハイレベル状態に遷移する。すなわち、リセット入力回路２３ｄが、時間Ｔ１＋Ｔ２を超えてさらに時間α遅延してリセット信号Ｒｅの出力状態をハイレベル状態とすることにより、ＡＮＤ回路２８へのリセット信号Ｒｅの入力状態がハイレベル状態であるときに、反復信号Ｐａの入力状態がハイレベル状態に遷移する時間を確保している。
【００４６】
その結果、入力回路３１は、リセット信号Ｒｅの入力状態がハイレベル状態であり、且つ開始信号Ｓｔの入力状態がローレベル状態からハイレベル状態に遷移するので、論理演算の結果（状態Ｊ３参照）としてメインＣＰＵ２２ａに対する起動信号Ｋｔの出力状態をローレベル状態に遷移する。従って、時間Ｔ６（≒時間Ｔ１＋Ｔ２）が経過すると、メインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動（制御を開始）する。なお、主制御基板２２のリセット入力回路２２ｄは、時間Ｔ１＋Ｔ２からさらに遅延時間αが経過したとき、ＡＮＤ回路２８及び入力回路３１に対するリセット信号Ｒｅの出力状態をローレベル状態とする。
【００４７】
このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定している。換言すれば、指示回路Ｉ（ＡＮＤ回路２８）は、リセット信号Ｒｅ及び反復信号Ｐａの入力状態が共にハイレベル状態となった場合に、開始信号Ｓｔを用いてメインＣＰＵ２２ａの起動を入力回路３１に指示している。
【００４８】
また、メインＣＰＵ２２ａが起動するタイミングは、サブ制御基板２３のＣＰＵ２３ａが起動するタイミングよりも所定の遅延時間Ｔ２だけ遅延されるようになっている。そのため、ＣＰＵ２３ａが通常処理を実行可能な状態となった後に、メインＣＰＵ２２ａは、起動することができる。また、何らかの原因により、サブ制御基板２３のＣＰＵ２３ａの起動時間が延長しても、メインＣＰＵ２２ａが制御信号を出力する前にＣＰＵ２３ａが通常処理を開始することができる。即ち、ＣＰＵ２３ａが起動するまでに遅延時間Ｔ２分だけ余裕を持たせることができる。従って、パチンコ機１０を正確に制御することができる。
【００４９】
そして、起動したメインＣＰＵ２２ａは、メイン処理プログラムに基づき初期設定を開始する。なお、この初期設定は、一定の時間Ｔ３の間に行われる（図６参照）。この初期設定においてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶されている各種制御情報を消去し、ＲＡＭ２２ｃの記憶内容を初期化（ＲＡＭ２２ｃの全作業領域をクリア）する。そのため、ＲＡＭ２２ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２２ａは、初期化されたＲＡＭ２２ｃに対して遊技を開始させるための初期値を設定する。即ち、メインＣＰＵ２２ａは、大当り乱数の値として「０」をＲＡＭ２２ｃに設定する。
【００５０】
この初期設定後、メインＣＰＵ２２ａは、各種制御コマンドの演算処理などを行う通常処理に移行する。また、メインＣＰＵ２２ａは、通常処理に移行したタイミング（電源ＡＣが投入されてから時間Ｔ６＋Ｔ３経過後）で、大当り乱数の値の更新を「０」から開始する。そのため、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×７＝１４ｍｓとなる。
【００５１】
また、同様に、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ５は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、電源投入後、大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ６＋Ｔ３＋Ｔ４となる。また、同様に、電源投入後、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ５となる。
【００５２】
そして、メインＣＰＵ２２ａの起動後、リセット入力回路２２ｄは、ＡＮＤ回路２８及び入力回路３１に対するリセット信号Ｒｅの出力状態をローレベル状態とする。そのため、ＡＮＤ回路２８は、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態又はハイレベル状態の何れの状態であっても、その論理積演算の結果として入力回路３１に対する開始信号Ｓｔの出力状態をローレベル状態とする。その結果、入力回路３１は、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態及びリセット入力回路２２ｄからのリセット信号Ｒｅの入力状態が継続してローレベル状態となるので、メインＣＰＵ２２ａに対する起動信号Ｋｔの出力状態をローレベル状態とする。
【００５３】
従って、遊技中のメインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態が継続してローレベル状態となるので、制御が規制されず、再起動しないようになっている（再び、初期設定から制御を開始しないようになっている）。このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。従って、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するようになっている。
【００５４】
次に、指示回路Ｉが設けられたパチンコ機１０において、該パチンコ機１０の動作中に、リセット信号Ｒｅが入力された場合の主制御基板２２（メインＣＰＵ２２ａ）の動作態様を図４に基づき説明する。
【００５５】
例えば、図４に示すタイミングＡで、リセット信号回路２６からのリセット信号Ｒｅの出力状態がハイレベル状態となると、リセット入力回路２２ｄを介してＡＮＤ回路２８及び入力回路３１に入力されるリセット信号Ｒｅの入力状態は、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８及び入力回路３１は、所定時間Ｔ１＋Ｔ２＋αを加えた時間の間、リセット入力回路２２ｄを介して入力されるリセット信号Ｒｅの入力状態がハイレベル状態となる。また、以下では、リセット入力回路２２ｄからのリセット信号Ｒｅがハイレベル状態となっている時間は、反復信号Ｐａがハイレベル状態となる周期よりも長くしているものとして説明する。すなわち、反復信号発生回路３０は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態がハイレベル状態となっている間に、反復信号Ｐａの出力状態をハイレベル状態とするものとして説明する。
【００５６】
ＡＮＤ回路２８は、タイミングＡの時点から反復信号Ｐａの入力状態がハイレベル状態となるまでの時間ＴＸ１が経過する迄の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっている。このため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。一方、入力回路３１は、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となっていても、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態がハイレベル状態となっているので、論理演算の結果（図５（ｂ）の状態Ｊ１参照）、メインＣＰＵ２２ａへの起動信号Ｋｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態となるので、タイミングＡの時点から制御が規制され、制御が停止した状態となる。
【００５７】
一方、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１が経過すると、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移する。そして、該ハイレベル状態が時間Ｔ６の間継続した後、反復信号Ｐａの入力状態が、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間Ｔ６の間、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果として開始信号Ｓｔの出力状態をハイレベル状態とする。また、ＡＮＤ回路２８は、時間Ｔ６の経過後、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果として開始信号Ｓｔの出力状態をローレベル状態とする。
【００５８】
従って、入力回路３１は、タイミングＡの時点から時間ＴＸ１が経過すると、リセット信号Ｒｅの入力状態がハイレベル状態のときに開始信号Ｓｔの入力状態がハイレベル状態となるので、論理演算の結果（図５（ｂ）の状態Ｊ３参照）起動信号Ｋｔの出力状態をハイレベル状態からローレベル状態に遷移する。このため、メインＣＰＵ２２ａは、タイミングＡの時点から時間ＴＸ１が経過すると、起動信号Ｋｔの入力状態が、ハイレベル状態からローレベル状態に遷移し、それを契機に起動する。そして、メインＣＰＵ２２ａは、前述同様に、初期設定→通常処理の順に処理を実行する。
【００５９】
このとき、タイミングＡの時点から時間ＴＸ１までの時間は、反復信号Ｐａの出力タイミングによって決定されている。そして、この反復信号Ｐａの出力タイミングは、主制御基板２２の指示回路Ｉ内に設けられているパルス波出力回路２７により決定される。従って、保護カバーにより保護されている主制御基板２２の外部から反復信号Ｐａの出力タイミングを検知することは困難であり、タイミングＡの時点から時間ＴＸ１までの時間を遊技者が知ることは困難である。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、遊技者が知ることは困難となる。
【００６０】
これは、主制御基板２２が不正行為により出力される不正リセット信号Ｒｅ１（リセット信号Ｒｅと同様の機能（役割）を果たす類似のリセット信号）を入力した場合も同様である。すなわち、不正リセット信号Ｒｅ１をタイミングＡで出力しても、図４に示すように、不正リセット信号Ｒｅ１の出力タイミングからは大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間を知ることは困難である。なお、本実施形態では、不正リセット信号Ｒｅ１も条件信号（第１の条件信号）として機能する。従って、本実施形態において、不正リセット信号Ｒｅ１を出力する不正基板は、出力手段として機能する。
【００６１】
このように、入力回路３１におけるリセット信号Ｒｅ（不正リセット信号Ｒｅ１）の入力状態がハイレベル状態に遷移したことを契機にメインＣＰＵ２２ａが起動する前の状態である規制状態となる。そして、起動信号Ｋｔの出力状態がハイレベル状態のときに、反復信号Ｐａがハイレベル状態に遷移したことを契機に起動することになる。従って、メインＣＰＵ２２ａは、その制御が規制されている場合、反復信号Ｐａの出力タイミングによって起動するタイミングが左右される。
【００６２】
なお、入力回路３１の構成により、リセット信号Ｒｅの入力状態がハイレベル状態に遷移したとき（立ち上がったとき）にのみ、起動信号Ｋｔの出力状態がハイレベル状態となる。このため、タイミングＡの時点から時間ＴＸ１＋Ｔ６が経過後（起動信号Ｋｔの出力状態がローレベル状態となった後）、時間ＴＸ２の間、リセット信号Ｒｅの入力状態がハイレベル状態に維持されていても、起動信号Ｋｔの出力状態がハイレベル状態に遷移することはない。すなわち、メインＣＰＵ２２ａの制御が規制されることはない。
【００６３】
また、例えば、図４に示すタイミングＢで、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）が入力されると、リセット入力回路２２ｄを介してＡＮＤ回路２８及び入力回路３１に入力される信号の入力状態は、ローレベル状態からハイレベル状態に遷移する。この場合については、前述したタイミングＡで説明した時間ＴＸ１が時間ＴＹ１に、時間ＴＸ２が時間ＴＹ２に変更されるのみである。すなわち、タイミングＢの時点から時間ＴＹ１までの時間は、反復信号Ｐａの出力タイミングによって決定されている。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、遊技者が知ることは困難である。
【００６４】
このように、タイミングＡ及びＢの場合、指示回路Ｉ（ＡＮＤ回路２８）は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。そして、指示回路Ｉが起動を指示することを判定した場合、開始信号Ｓｔを用いて該起動を入力回路３１に指示する。入力回路３１は、起動信号Ｋｔがハイレベル状態のときに（メインＣＰＵ２２ａの制御を規制しているとき）に、開始信号Ｓｔの入力状態がハイレベル状態となると、起動信号Ｋｔの出力状態をローレベル状態にする。そして、メインＣＰＵ２２ａは、起動信号Ｋｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動する。すなわち、入力回路３１は、開始信号ＳｔによりメインＣＰＵ２２ａの制御の開始を指示されると同時に、メインＣＰＵ２２ａの制御を開始させる。このため、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００６５】
その一方、入力回路３１は、起動信号Ｋｔの出力状態がローレベル状態のときにリセット信号Ｒｅ（不正リセット信号Ｒｅ１）の入力状態がハイレベル状態になると、起動信号Ｋｔの出力状態をハイレベル状態にする。すなわち、入力回路３１は、リセット信号回路２６からメインＣＰＵ２２ａの制御の規制を指示されると同時に、起動信号Ｋｔを用いてメインＣＰＵ２２ａの制御を規制する。このため、リセット信号Ｒｅを入力することにより、主制御基板２２の外部から即時にメインＣＰＵ２２ａの制御を規制することができる。従って、例えば、電源断監視回路２５からの電源断信号ＳがメインＣＰＵ２２ａ及びリセット信号回路２６に入力された場合、メインＣＰＵ２２ａがバックアップ処理を行った直後に、起動信号Ｋｔをハイレベル状態とすることができるので、バックアップ処理が行われた直後に、メインＣＰＵ２２ａの制御を規制することができる。
【００６６】
すなわち、リセット信号Ｒｅの出力時からメインＣＰＵ２２ａの制御が進行して、ＲＡＭ２２ｃに記憶された制御情報が変更されることを防止でき、バックアップ処理により記憶保持された各種制御情報の内容と、メインＣＰＵ２２ａの制御規制時における各種制御情報の内容が異なる事態を防止できる。これにより、復電したあと、メインＣＰＵ２２ａが、バックアップ処理された記憶保持された制御情報に基づき起動しても、遊技者は違和感なく遊技を再開することができる。また、電源断信号Ｓを入力したということは、パチンコ機１０に供給される電源電圧が低下しているということであり、この状況下ではメインＣＰＵ２２ａの動作は不安定となる。このため、電源断信号Ｓの出力直後、すなわち、リセット信号回路２６からのリセット信号Ｒｅの出力状態がハイレベル状態となった直後、起動信号Ｋｔをハイレベル状態として、メインＣＰＵ２２ａの起動を規制している。
【００６７】
以上のように、指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態が遷移した場合でも、メインＣＰＵ２２ａが再起動しないことがある。また、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者が、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることを困難にすることができる。
【００６８】
従って、本実施形態によれば、以下に示す効果を得ることができる。
（１）指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定している。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態が遷移しても、メインＣＰＵ２２ａが再起動しないことがある。また、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者は、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることが困難となる。その結果、遊技者が意図的に大当りを狙うことは困難となり、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６９】
（２）また、入力回路３１は、リセット信号回路２６によりメインＣＰＵ２２ａの制御の規制を指示される（すなわち、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態となる）と同時に、起動信号Ｋｔの出力状態をハイレベル状態として、メインＣＰＵ２２ａの制御を規制する。このため、主制御基板２２の外部からメインＣＰＵ２２ａの制御を即時に規制することができる。すなわち、メインＣＰＵ２２ａの制御を規制するタイミングを制御することができる。これにより、リセット信号Ｒｅの出力時からメインＣＰＵ２２ａの制御が進行して、ＲＡＭ２２ｃに記憶された制御情報が変更されることを防止でき、バックアップ処理において記憶保持された各種制御情報の内容と、メインＣＰＵ２２ａの規制時においてバックアップすべき各種制御情報の内容とが異なる事態を防ぐことができる。また、リセット信号回路２６からのリセット信号Ｒｅの出力状態がハイレベル状態となった直後に起動信号Ｋｔをハイレベル状態にするため、電源電圧が低下することにより動作（制御）が不安定になったメインＣＰＵ２２ａの制御を規制することができる。
【００７０】
（３）指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態が共にハイレベル状態となった場合に、起動（制御の開始）を指示するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、指示回路Ｉにおける反復信号Ｐａの入力状態がローレベル状態となっている場合には、該指示回路Ｉは、起動を指示しない。また、不正リセット信号Ｒｅ１の入力状態がハイレベル状態のときに、反復信号Ｐａの入力状態がハイレベル状態となったタイミングにより、メインＣＰＵ２２ａが起動を指示するタイミングが決定する。従って、メインＣＰＵ２２ａの起動を指示するために、反復信号Ｐａの入力状態という条件を付加しているので、遊技者の意図するようにメインＣＰＵ２２ａが起動することを抑制することができる。
【００７１】
（４）指示回路Ｉは、メインＣＰＵ２２ａが備えられた主制御基板２２に設けられている。そのため、遊技者が、電源基板２１（リセット信号回路２６）と主制御基板２２（メインＣＰＵ２２ａ）との接続部に不正基板を取り付けたとしても、該不正基板から出力される不正リセット信号Ｒｅ１は確実に指示回路Ｉに入力される。従って、指示回路Ｉの機能を十分に発揮させることができる。また、主制御基板２２は、不正行為対策（保護カバーなど）が十分に施されているので、遊技者は、指示回路ＩとメインＣＰＵ２２ａとの間に不正基板を取り付けることが困難となる。
【００７２】
（５）ＡＮＤ回路２８は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）と反復信号Ｐａの入力状態に基づき論理積演算し、その演算結果を開始信号Ｓｔとして入力回路３１に出力している。そのため、ＡＮＤ回路２８は、所定の論理が成立した場合に、メインＣＰＵ２２ａの起動（制御の開始）を指示することになる。従って、不正行為を行う遊技者に悟られにくい不正行為対策とすることができる。
【００７３】
（６）指示回路Ｉは、開始信号Ｓｔの出力状態をローレベル状態からハイレベル状態に遷移させるタイミングを決定している。そのため、メインＣＰＵ２２ａは、開始信号Ｓｔの入力状態がローレベル状態からハイレベル状態に遷移したことを契機に起動（制御を開始）するので、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００７４】
（７）指示回路Ｉは、反復信号発生回路３０を備えているので、該反復信号発生回路３０から出力される反復信号Ｐａの出力状態において、ハイレベル状態が、所定時間毎（クロックの１０周期毎）に示されるようになっている。そのため、ＡＮＤ回路２８におけるリセット信号Ｒｅ（不正リセット信号Ｒｅ１）の入力状態がハイレベル状態となっていても、前記タイミングＡ及びＢの場合のように、反復信号Ｐａの入力状態がハイレベル状態となるタイミングが一定となるのを抑制している。従って、メインＣＰＵ２２ａが起動（制御を開始）するタイミングを効果的にずらすことができる。また、ＡＮＤ回路２８におけるリセット信号Ｒｅ（不正リセット信号Ｒｅ１）の入力状態がハイレベル状態となっていても、前記タイミングＣの場合のように、反復信号Ｐａの入力状態がローレベル状態となり、メインＣＰＵ２２ａが再起動しない。その結果、遊技者が意図的に大当りを狙うことは困難となる。
【００７５】
尚、上記実施形態は、次のような別の実施形態（別例）にて具体化できる。
・上記実施形態において、メインＣＰＵ２２ａが行う大当り乱数の１周期の更新処理は、常に、初期値を「０」として更新が開始されていても良い。また、メインＣＰＵ２２ａは、パチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における初期値を初期値乱数を用いて不規則に変化させるようにしても良い。この初期値乱数は、大当り乱数と同一の数値範囲内（各実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２２ａは、大当り乱数の１周期の更新処理を終了する毎に、初期値乱数の値を読み出し、該読み出した初期値乱数の値を初期値として、次の周期の更新処理を実行する。
【００７６】
・上記実施形態においてメインＣＰＵ２２ａは、起動信号Ｋｔの入力状態が、ローレベル状態からハイレベル状態に遷移した場合に起動するようになっていたが、ハイレベル状態からローレベル状態に遷移した場合に起動するようにしても良い。この場合、起動信号Ｋｔの反転信号が出力される出力端子ＰとメインＣＰＵ２２ａを接続すればよい。このような構成としても、前記各実施形態と同様の効果を得ることができる。
【００７７】
・上記実施形態において、ＡＮＤ回路２８を省略し、入力回路３１のＣＬＲ端子をパルス波出力回路２７と接続し、開始信号Ｓｔの代わりに反復信号Ｐａを直接入力するようにしても良い。このような構成としても、上記実施形態と同様の効果を得ることができる。さらに、このようにした場合、入力回路３１は、リセット信号Ｒｅの入力状態がローレベル状態となった後でも、反復信号Ｐａの入力状態がハイレベル状態となることにより、起動信号Ｋｔの出力状態をハイレベル状態とすることができる。すなわち、入力回路３１は、リセット信号Ｒｅの入力状態がローレベル状態となった後でも、メインＣＰＵ２２ａを起動させることができる。なお、この場合、入力回路３１が、指示手段として機能することとなる。
【００７８】
・上記実施形態では、メインＣＰＵ２２ａとリセット信号回路２６との間に、リセット入力回路２２ｄが接続されていたが、該リセット入力回路２２ｄを省略しても良い。
・上記実施形態において、反復信号発生回路３０が出力する反復信号Ｐａの出力状態は、適宜変更しても良い。即ち、反復信号Ｐａは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であれば良い。例えば、反復信号Ｐａとしては、出力状態がハイレベル状態とローレベル状態を交互に繰り返すクロックを用いても良い。さらに、反復信号Ｐａの出力状態は、ハイレベル状態とローレベル状態とが複雑に組み合わされて示されるようになっていればなお良い。
【００７９】
・上記実施形態では、指示回路Ｉが主制御基板２２に設けられているが、リセット信号回路２６とメインＣＰＵ２２ａとの間に指示回路Ｉを接続し、主制御基板２２に設けられていなくても良い。
【００８０】
・上記実施形態において、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａを起動させるか否か判定したが、反復信号Ｐａの入力状態のみからメインＣＰＵ２２ａを起動させるか否かを判定しても良い。
【００８１】
・上記実施形態において、指示回路Ｉは、２つの条件信号（リセット信号Ｒｅ及び反復信号Ｐａ）の入力状態からからメインＣＰＵ２２ａを起動させるか否か判定したが、３つ以上の条件信号の入力状態からメインＣＰＵ２２ａを起動させるか否かを判定しても良い。例えば、周期の異なる反復信号を複数入力するようにし、当該複数の反復信号の入力状態からメインＣＰＵ２２ａを起動させるか否かを判定するようにしてもよい。
【００８２】
・上記実施形態では、主制御基板２２とサブ制御基板２３が、別基板構成となっていたが、各基板２２，２３が同一基板構成で、単一のＣＰＵを用いて、遊技の制御を行う基板であっても、前記指示回路Ｉは同様に適用できる。この場合、ＣＰＵが制御手段として機能する。
【００８３】
・上記実施形態において、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態が共にハイレベル状態のときに開始信号Ｓｔの出力状態をハイレベル状態としたが、リセット信号Ｒｅ及び反復信号Ｐａの入力状態が共にローレベル状態のときに開始信号Ｓｔの出力状態をハイレベル状態としてもよい。
【００８４】
・上記実施形態では、リセット入力回路２２ｄは、リセット信号回路２６（又は不正基板）からのリセット信号Ｒｅの入力状態がハイレベル状態となると、所定時間Ｔ１＋Ｔ２＋αの間、入力回路３１及び指示回路Ｉへのリセット信号Ｒｅの出力状態をハイレベル状態にした。この別例として、リセット入力回路２２ｄは、リセット信号回路２６（又は不正基板）からのリセット信号Ｒｅの入力状態がハイレベル状態となっている時間に、所定の遅延時間Ｔ２＋β（一定の時間）を加算した時間の間、リセット信号Ｒｅの出力状態をハイレベル状態にするようにしてもよい。
【００８５】
例えば、図７に示すタイミングＣで、リセット入力回路２２ｄに、時間Ｔ０の間、ハイレベル状態となるリセット信号Ｒｅ（不正リセット信号Ｒｅ１）が入力される場合について説明する。この場合、リセット入力回路２２ｄは、時間Ｔ０＋Ｔ２＋βの間、リセット信号Ｒｅの出力状態をハイレベル状態とすることとなる。また、図７に示すタイミングＣにおいては、リセット入力回路２２ｄからリセット信号Ｒｅがハイレベル状態で出力される時間Ｔ０＋Ｔ２＋βの間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっているものとして以下説明する。すなわち、リセット入力回路２３ｄからのリセット信号Ｒｅの入力状態がハイレベル状態である間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっているものとして説明する。
【００８６】
なお、このような状態となるのは、反復信号Ｐａがハイレベル状態となる周期に対してリセット入力回路２２ｄからのリセット信号Ｒｅの出力状態がハイレベル状態となっている時間が短い、又は反復信号Ｐａがハイレベル状態となる周期を知らずにリセット入力回路２２ｄからのリセット信号Ｒｅの出力状態がハイレベル状態となるからである。すなわち、この状態は、不正リセット信号Ｒｅ１がリセット入力回路２２ｄに入力されることにより発生する。
【００８７】
図７に示すタイミングＣで、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）が入力されると、リセット入力回路２２ｄを介してＡＮＤ回路２８及び入力回路３１に入力されるリセット信号Ｒｅの入力状態は、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８及び入力回路３１は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）がハイレベル状態で出力される時間に遅延時間Ｔ２＋βを加えた時間の間、リセット入力回路２２ｄを介して入力される信号の入力状態がハイレベル状態となる。
【００８８】
入力回路３１は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態がハイレベル状態となると、論理演算の結果（図５（ｂ）の状態Ｊ１参照）メインＣＰＵ２２ａへの起動信号Ｋｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態となるので、タイミングＣの時点から制御が規制された状態となる。
【００８９】
一方、ＡＮＤ回路２８は、リセット信号Ｒｅの入力状態がローレベル状態となるまで、反復信号Ｐａの入力状態がずっとローレベル状態であるので、入力回路３１に対する開始信号Ｓｔの出力状態をローレベル状態に維持する。そして、入力回路３１は、リセット信号Ｒｅの入力状態がローレベル状態となるまで、開始信号Ｓｔの入力状態がローレベル状態であるので、メインＣＰＵ２２ａに対する起動信号Ｋｔの出力状態をハイレベル状態に維持し続ける。
【００９０】
そして、ＡＮＤ回路２８は、リセット信号Ｒｅの入力状態がローレベル状態となった後に、反復信号Ｐａの入力状態がハイレベル状態に遷移しても、入力回路３１に対する開始信号Ｓｔの出力状態をローレベル状態に維持する。このため、入力回路３１は、開始信号Ｓｔの入力状態がハイレベル状態とならないので、リセット信号Ｒｅの入力状態がローレベル状態となっても、メインＣＰＵ２２ａに対する起動信号Ｋｔの出力状態をハイレベル状態に維持し続ける。
【００９１】
従って、メインＣＰＵ２２ａは、入力回路３１からの起動信号Ｋｔの入力状態がハイレベル状態に維持され続けるので、リセット信号Ｒｅの出力状態がローレベル状態となった後でも、再起動しない。指示回路Ｉ（ＡＮＤ回路２８）は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。
【００９２】
次に、上記実施形態及び別例から把握できる技術的思想を以下に追記する。
（イ）遊技を統括的に制御する制御手段を備えた遊技機において、前記制御手段が設けられる基板の外部に設けられる出力手段により出力される前記制御手段の制御の規制を指示する規制指示信号を入力する入力手段と、１又は複数の条件信号の入力が可能であって、該条件信号の入力状態から前記制御の開始を指示するか否かを判定し、前記判定結果が肯定の場合、前記制御の開始を指示する開始信号を前記入力手段に出力して、前記入力手段に前記制御手段の制御の開始を指示する指示手段とを備え、前記条件信号のうち、少なくとも１つの条件信号は、該条件信号の出力状態において、所定の出力状態が繰り返し示される反復信号であり、前記入力手段は、前記規制指示信号の入力開始時に前記制御手段の制御を規制すると共に、前記制御手段の制御を規制しているときに前記開始信号を入力する場合、前記開始信号の入力開始時に前記制御手段の制御を開始させることを特徴とする遊技機。
【００９３】
（ロ）前記入力手段及び前記指示手段は、前記制御手段が設けられた基板に設けられることを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。
【図面の簡単な説明】
【００９４】
【図１】パチンコ遊技機の機表側を示す正面図。
【図２】パチンコ遊技機の制御構成を示すブロック図。
【図３】指示回路の構成を示すブロック図。
【図４】メインＣＰＵの起動タイミングを示すタイミングチャート。
【図５】（ａ）は、入力回路の構成を示す回路図、（ｂ）は、入力回路の入出力状態を示す状態遷移図。
【図６】電源投入後、主制御基板が制御を開始するタイミングを示すタイミングチャート。
【図７】別例においてメインＣＰＵの起動タイミングを示すタイミングチャート。
【符号の説明】
【００９５】
１０…パチンコ遊技機（遊技機）、２２…主制御基板、２２ａ…メインＣＰＵ、２６…リセット信号回路、３１…入力回路（入力手段）、Ｉ…指示回路（指示手段）、Ｒｅ…リセット信号（条件信号、第１の条件信号）、Ｒｅ１…不正リセット信号（条件信号、第１の条件信号）、Ｓｔ…開始信号、Ｐａ…反復信号（条件信号、第２の条件信号）、Ｋｔ…起動信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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