(57)【要約】【課題】  従来より少ない占有面積及び測定端子数で多種の配線評価を可能とする。【解決手段】  配線のオープン不良とショート不良とを評価するために複数のスネークアンドコム回路３を設ける。複数のスネークアンドコム回路３の各スネーク回路部の一端に電圧印加用端子４Ａを共通に接続し、各コム回路部の一端に電圧印加用端子４Ｂを共通に接続し、各スネーク回路部および各コム回路部の共通の他端にそれぞれ複数の抵抗７の一端を接続し、複数の抵抗７の他端に電流測定用端子５を共通に接続する。電圧印加用端子４Ａと各スネーク回路部の一端との間に第１の逆流阻止ダイオードを個別に挿入する。複数の抵抗の各々は、複数の評価素子の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。【選択図】        図２
2007088025.tif 000002
【特許請求の範囲】
【請求項１】
配線不良を評価するために基板上のある配線層に形成された複数の評価素子と、
前記複数の評価素子の各々の一端に共通に接続された第１の端子と、
前記複数の評価素子の各々の他端に一端がそれぞれ接続された複数の抵抗と、
前記複数の抵抗の他端に共通に接続された第２の端子とを備え、
前記複数の抵抗の各々は、前記複数の評価素子の各々と前記複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と前記直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている半導体装置。
【請求項２】
配線不良を評価するために基板上のある配線層に形成された複数の評価素子と、
前記複数の評価素子の各々の一端に共通に接続された第１の端子と、
前記複数の評価素子の各々の他端に一端がそれぞれ個別のトランジスタを介して接続された複数の抵抗と、
前記複数の抵抗の他端に共通に接続された第２の端子とを備え、
複数の前記トランジスタは、前記複数の評価素子の各々の他端と前記複数の抵抗の各々の一端との間にそれぞれ、ゲートを前記複数の評価素子側に位置させ、ドレインまたはソースの何れか一方を前記複数の抵抗側に位置させ、ドレインまたはソースの何れか他方を前記第１の端子に共通に接続した状態で挿入接続されており、
前記複数の抵抗の各々は、前記複数のトランジスタのオン抵抗の各々と前記複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と前記直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている半導体装置。
【請求項３】
前記複数の評価素子は、配線のオープン不良を検出するスネーク回路からなる請求項１または２記載の半導体装置。
【請求項４】
前記複数の評価素子は、配線間のショート不良を検出するコム回路からなる請求項１または２記載の半導体装置。
【請求項５】
配線のオープン不良と配線間のショート不良とを評価するために基板上のある配線層に形成され、配線のオープン不良を検出するスネーク回路部と配線間のショート不良を検出するコム回路部とを有し、前記スネーク回路部および前記コム回路部のそれぞれの一端を独立とし、前記スネーク回路部および前記コム回路部のそれぞれの他端を共通としたスネークアンドコム回路からなる複数の評価素子と、
前記複数の評価素子の各々のスネーク回路部の一端に共通に接続された第１の端子と、
前記複数の評価素子の各々のコム回路部の一端に共通に接続された第２の端子と、
前記複数の評価素子の各々のスネーク回路部およびコム回路部の共通の他端にそれぞれ一端が接続された複数の抵抗と、
前記複数の抵抗の他端に共通に接続された第３の端子と、
前記第１の端子と前記複数の評価素子の各々のスネーク回路部の一端との間に個別に挿入された複数の第１の逆流阻止ダイオードとを備え、
前記複数の抵抗の各々は、前記複数の評価素子の各々と前記複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と前記直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている半導体装置。
【請求項６】
前記複数の評価素子の各々のスネーク回路部およびコム回路の共通の他端と前記複数の抵抗の各々の一端との間にそれぞれ、複数のトランジスタを、ゲートを前記複数の評価素子側に位置させ、ドレインまたはソースの何れか一方を前記複数の抵抗側に位置させた状態で挿入接続し、前記複数のトランジスタの各々のドレインまたはソースの何れか他方を共通接続して、第２の逆流阻止ダイオードを介して前記第１の端子に接続するとともに第３の逆流阻止ダイオードを介して前記第２の端子に接続した請求項５記載の半導体装置。
【請求項７】
複数の評価素子を、基板上の複数の配線層において互いに重なった位置に形成し、各配線層毎の第１および第２の端子をそれぞれ共通接続して、それぞれ第１および第２の共通端子とした請求項１または２記載の半導体装置。
【請求項８】
複数の評価素子を、基板上の複数の配線層において互いに重なった位置に形成し、配線層毎の第１、第２および第３の端子をそれぞれ共通接続して、それぞれ第１、第２および第３の共通端子とした請求項５記載の半導体装置。
【請求項９】
前記複数の配線層の各々において形成された前記評価素子は、前記複数の配線層の各々のデザインルール上の最小ピッチでパターン形成されている請求項７または８載の半導体装置。
【請求項１０】
前記複数の配線層の各々において形成された前記評価素子は、全て同一ピッチでパターン形成されている請求項７または８記載の半導体装置。
【請求項１１】
前記複数の評価素子が形成された配線層とは異なる配線層で、前記複数の抵抗を前記複数の評価素子とそれぞれ重なった位置に形成した請求項１、２または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に半導体集積回路装置の製造工程において発生する配線系のオープン不良およびショート不良を評価するための評価回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体製造における配線工程の評価のために、評価素子として専用の回路が用いられてきた。例えば、オープン不良評価用には配線を蛇型にはりめぐらせたスネーク回路、ショート不良評価用には櫛型の配線を二つ向かい合わせに配置したコム回路、あるいはオープン不良およびショート不良を両方評価するために蛇型回路および櫛型回路を組み合わせたスネークアンドコム回路がある。
【０００３】
図３（ａ）に一般的なスネーク回路の接続回路図を示し、図３（ｂ）に一般的なコム回路の接続回路図を示す。図３（ａ），（ｂ）において、符号１は評価素子としてのスネーク回路を示し、符号２は評価素子としてのコム回路を示し、符号４は電圧印加用端子を示し、符号５は電流測定用端子を示す。
【０００４】
図３（ａ），（ｂ）からわかるように、従来の評価回路では、評価素子がＮ個ある場合、評価のためにＮ＋１個の端子が必要である。つまり、１個の電圧印加用端子４とＮ個の電流測定用端子５とが必要である。
【０００５】
また、図４に、スネークアンドコム回路の接続回路図を示す。図４において、符号３は評価素子としてのスネークアンドコム回路を示し、符号４は電圧印加用端子を示し、符号５は電流測定用端子を示す。この場合は、評価素子がＮ個ある場合、評価のために２Ｎ＋１個の端子が必要になる。つまり、Ｎ＋１個の電圧印加用端子４とＮ個の電流測定用端子５とが必要となる。
【０００６】
このように従来の評価回路では、評価素子数の増加に対応して、評価のための端子数を増加させる必要があり、評価素子の集積化の妨げとなっていた。
【０００７】
そこで、コム回路に抵抗を直列に挿入し、電流値から不良素子を特定することで、評価のために必要な端子の数を２個に抑える技術が提案されている。
【０００８】
以下、図５を参照しながら、評価に必要な端子数を２個に抑える構成について説明する。
【０００９】
まず、図５に示すように、コム回路２と抵抗７とを直列に接続する。ここで、それぞれの抵抗７の抵抗値は評価素子であるコム回路２の抵抗値より十分に大きく、かつ、それぞれ互いに異なった抵抗値を有するものとする。つまり、Ｎ個の抵抗７の抵抗値Ｒ１，Ｒ２，‥‥，ＲＮは、Ｒ１≠Ｒ２≠‥‥≠ＲＮである。
【００１０】
次に、評価素子であるコム回路２と抵抗７とを直列に接続したものを電圧印加用端子４および電流測定用端子５間に互いに並列に接続する。この回路において、例えば第Ｍ番目の素子にショート不良が生じたとすると、その素子に接続された抵抗の抵抗値に応じた電流が電流測定用端子５に流れ込み、その電流値により不良素子を特定できる。
【特許文献１】特開平６−１６３６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記図５の評価回路では、複数の抵抗の抵抗値が各々互いに異なる抵抗値であっても、以下のような問題が生じ、複数の評価素子で不良が生じた時、不良素子が特定できない場合がある。すなわち、例えば複数の評価素子のうち何れか２個の評価素子に不良が生じたときに、各評価素子と各抵抗の直列回路の並列合成抵抗値と残りの何れか１つの評価素子と抵抗の直列回路の抵抗値もしくは複数の直列回路の並列合成抵抗値とが同じになった場合、どの評価素子が不良となったのか、特定できなくなる。
【００１２】
また、従来例の２つの端子（電圧印加用端子および電流測定用端子）による測定はショート不良の測定であり、オープン不良の測定はできない。しかしながら、実際に半導体集積回路装置の製造工程において発生する配線系の不良の評価では、ショート不良のみならずオープン不良の評価も必要であり、さらにはその両方を同時に評価するスネークアンドコム回路が必要となる場合もある。また、近年は配線層数も増加しており、多層の配線評価が必要となっている。このため、従来例の２つの測定端子による測定では、現在必要とされる評価項目を網羅するのは困難である。
【００１３】
本発明の目的は、従来よりも少ない測定端子数でより不良があった評価素子をより確実に特定することができる半導体装置を提供することである。
【００１４】
本発明の他の目的は、従来よりも少ない測定端子数で多種の配線評価が可能な半導体装置を提供することである。
【００１５】
本発明の他の目的は、従来よりも少ない占有面積で配線評価が可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、第１の発明の半導体装置は、配線不良を評価するために基板上のある配線層に形成された複数の評価素子と、複数の評価素子の各々の一端に共通に接続された第１の端子と、複数の評価素子の各々の他端に一端がそれぞれ接続された複数の抵抗と、複数の抵抗の他端に共通に接続された第２の端子とを備えている。そして、複数の抵抗の各々は、複数の評価素子の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。
【００１７】
この構成によれば、評価素子の任意の組み合わせの抵抗値が他の評価素子の任意の組み合わせの抵抗値と一致しないので、不良となった評価素子をより確実に特定することができる。
【００１８】
第２の発明の半導体装置は、配線不良を評価するために基板上のある配線層に形成された複数の評価素子と、複数の評価素子の各々の一端に共通に接続された第１の端子と、複数の評価素子の各々の他端に一端がそれぞれ個別のトランジスタを介して接続された複数の抵抗と、複数の抵抗の他端に共通に接続された第２の端子とを備えている。
【００１９】
複数のトランジスタは、複数の評価素子の各々の他端と複数の抵抗の各々の一端との間にそれぞれ、ゲートを複数の評価素子側に位置させ、ドレインまたはソースの何れか一方を複数の抵抗側に位置させ、ドレインまたはソースの何れか他方を第１の端子に共通に接続した状態で挿入接続されている。複数の抵抗の各々は、複数のトランジスタのオン抵抗の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。
【００２０】
この構成によれば、評価素子自体の抵抗値が電流測定に影響しなくなるので、より大きな電流を抵抗に流して不良判定を行うことが可能となり、不良の判定精度を高くすることができる。
【００２１】
上記の第１および第２の発明の半導体装置においては、複数の評価素子は、例えば配線のオープン不良を検出するスネーク回路からなることが好ましい。
【００２２】
また、上記第１および第２の発明の半導体装置においては、複数の評価素子は、例えば配線間のショート不良を検出するコム回路からなることが好ましい。
【００２３】
第３の発明の半導体装置は、配線のオープン不良と配線間のショート不良とを評価するために基板上のある配線層に形成され、配線のオープン不良を検出するスネーク回路部と配線間のショート不良を検出するコム回路部とを有し、スネーク回路部およびコム回路部のそれぞれの一端を独立とし、スネーク回路部およびコム回路部のそれぞれの他端を共通としたスネークアンドコム回路からなる複数の評価素子と、複数の評価素子の各々のスネーク回路部の一端に共通に接続された第１の端子と、複数の評価素子の各々のコム回路部の一端に共通に接続された第２の端子と、複数の評価素子の各々のスネーク回路部およびコム回路部の共通の他端にそれぞれ一端が接続された複数の抵抗と、複数の抵抗の他端に共通に接続された第３の端子と、第１の端子と複数の評価素子の各々のスネーク回路部の一端との間に個別に挿入された複数の第１の逆流阻止ダイオードとを備えている。そして、複数の抵抗の各々は、複数の評価素子の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。
【００２４】
この構成によれば、従来よりも少ない測定端子数でオープン不良およびショート不良の配線評価が可能となる。
【００２５】
第３の発明の半導体装置においては、複数の評価素子の各々のスネーク回路部およびコム回路の共通の他端と複数の抵抗の各々の一端との間にそれぞれ、複数のトランジスタを、ゲートを複数の評価素子側に位置させ、ドレインまたはソースの何れか一方を複数の抵抗側に位置させた状態で挿入接続し、複数のトランジスタの各々のドレインまたはソースの何れか他方を共通接続して、第２の逆流阻止ダイオードを介して第１の端子に接続するとともに第３の逆流阻止ダイオードを介して第２の端子に接続することが好ましい。
【００２６】
上記第１および第２の発明の半導体装置においては、複数の評価素子を、基板上の複数の配線層において互いに重なった位置に形成し、各配線層毎の第１および第２の端子をそれぞれ共通接続して、それぞれ第１および第２の共通端子とすることが好ましい。
【００２７】
上記第３の発明の半導体装置においては、複数の評価素子を、基板上の複数の配線層において互いに重なった位置に形成し、配線層毎の第１、第２および第３の端子をそれぞれ共通接続して、それぞれ第１、第２および第３の共通端子とすることが好ましい。
【００２８】
上記の構成においては、複数の配線層の各々において形成された評価素子は、複数の配線層の各々のデザインルール上の最小ピッチでパターン形成されていることが好ましい。
【００２９】
また、複数の配線層の各々において形成された評価素子は、全て同一ピッチでパターン形成されていることが好ましい。
【００３０】
上記の構成においては、複数の評価素子が形成された配線層とは異なる配線層で、複数の抵抗を複数の評価素子とそれぞれ重なった位置に形成することが好ましい。
【００３１】
この構成によれば、評価素子と抵抗とが重なった位置に形成されるので、従来よりも少ない占有面積で配線評価が可能となる。
【発明の効果】
【００３２】
本発明に係る半導体装置によれば、従来よりも少ない測定端子数でより不良があった評価素子をより確実に特定することができる。また、従来よりも少ない測定端子数で多種の配線評価が可能である。また、従来よりも少ない占有面積で配線評価が可能である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３４】
（第１の実施の形態）
本発明の第１の実施の形態を実現するための構成を図１に示す。
【００３５】
図１において、各評価素子１１〜１Ｎには、評価素子１１〜１Ｎ自身の抵抗値より十分大きな抵抗値を有し、それぞれ抵抗値の異なる抵抗７１〜７Ｎ（抵抗値Ｒ1〜ＲＮ）が配線６を介して直列に接続されている。ここで用いる抵抗７１〜７Ｎの具体的な抵抗値Ｒ1〜ＲＮとしては、評価素子１１〜１Ｎの抵抗値が５ＭΩ程度であった場合、抵抗７１〜７Ｎの抵抗値Ｒ1〜ＲＮは５０ＭΩ程度に設定すればよい。それら複数の評価素子１１〜１Ｎおよび抵抗７１〜７Ｎからなる回路が二つの測定端子、すなわち電圧印加用端子４および電流測定用端子５間に並列に接続されている。
【００３６】
またこれらの抵抗７１〜７Ｎは、各評価素子１ｎと抵抗７ｎ（ｎは１からＮまでのいずれかの値）の抵抗値の和をＲｎ′としたとき、抵抗値の和Ｒｎ′を任意の組み合わせで並列に接続した場合の抵抗値と、抵抗値の和Ｒｎ′を他の任意の組み合わせで並列に接続した場合の抵抗値とが一致しないように設定している。
【００３７】
従来例のコム回路では、複数の素子で不良が生じた時、不良位置が特定できない場合がある。例えばコム回路からなる評価素子１１と抵抗７１の抵抗値の和が６ＭΩ、同じく評価素子１２と抵抗７２の抵抗値の和が３ＭΩ、同じく評価素子１３と抵抗７３の抵抗値の和が２ＭΩ、である場合において、評価素子１１と評価素子１２とで不良が生じると、電流測定用端子５には６×３／(６＋３)＝２ＭΩに相当する電流値が測定される。この場合、評価素子１１と評価素子１２とで同時に不良が起きているのか、評価素子１３単独で不良が起きているのかが判別できない。
【００３８】
これに対して、本実施の形態では、各評価素子１ｎと抵抗７ｎとの抵抗値の和をＲｎ′としたとき、抵抗値の和Ｒｎ′を任意の組み合わせで並列に接続した場合（一つの場合を含む）の抵抗値と、抵抗値の和Ｒｎ′を他の任意の組み合わせで並列に接続した場合の抵抗値とが一致しないように設定しているため、複数の評価素子で不良が発生した場合を含めて、いずれの素子で不良が発生しているのかを特定することができる。
【００３９】
上述の構造をスネーク回路に適用したものが図８である。図８において、ある評価素子においてオープン不良が発生した場合、電流測定用端子５には不良を起こした素子以外に接続された抵抗値に流れる電流値の和が測定される。例えば評価素子１Ｍが不良を起こした際には、評価素子１１〜１（Ｍ−１）、１（Ｍ＋１）〜１Ｎがパッド間に並列に接続されていることになり、それら全体の抵抗値をＲとすると、評価素子１ｎと抵抗７ｎの抵抗値の和をＲｎ′とした場合
R=R1′*R2′*・・・*RM-1′*RM+1′*・・・RN′/(R１′+R２′+・・・＋RM-1′+RM+1′+・・・+RN′)
となる。ここでＲｎ′は前述のように任意の組み合わせのＲｎ′を並列に接続した場合の抵抗値と、他の組み合わせのＲｎ′を並列に接続した場合の抵抗値とが一致しないように設定しているため、複数の評価素子で不良が発生しても抵抗値Ｒは一意に決定される。このため、どの素子で不良が起こっているかを電流値から判別することができる。
【００４０】
また上述の構造をコム回路に適用したものが図９である。図９において、ある評価素子においてショート不良が発生した場合、電流測定用端子５には不良を起こした素子に接続された抵抗値に流れる電流値の和が測定される。例えば評価素子２Ｍが不良を起こした際には、評価素子２Ｍと抵抗７Ｍが電圧印加用端子４および電流測定用端子５間に直列に接続されていることになり、それら全体の抵抗値をＲM′とすると、電流測定用素子５には抵抗値ＲM′に対応した電流が流れる。この場合も評価素子２ｎと抵抗７ｎ（ｎは１からＮまでの値）の抵抗値の和Ｒｎ′は前述のように任意の組み合わせのＲｎ′を並列に接続した場合の抵抗値と、他の組み合わせのＲｎ′を並列に接続した場合の抵抗値とが一致しないように設定しているため、複数の評価素子で不良が生じても合成抵抗Ｒは一意に決定される。
【００４１】
また、評価素子がスネークアンドコム回路３の場合は、図２に示すような構成となる。図２において、符号４Ａはスネーク回路部用の電圧印加用端子を示し、符号４Ｂはコム回路部用の電圧印加用端子を示す。複数のスネーク回路部の一端が電圧印加用端子４Ａに共通に接続され、複数のコム回路部の一端が電圧印加用端子４Ｂに共通に接続され、スネーク回路部およびコム回路部の共通の他端が各々抵抗７の一端に接続され、抵抗７の他端が電流測定用端子５に共通に接続されている。抵抗７の抵抗値の設定については上記と同様である。
【００４２】
また、この回路では、電圧印加用端子４Ａと評価素子であるスネークアンドコム回路３間を整流するため、つまり逆流を阻止するため、例えば図２のように、スネークアンドコム回路３から見て抵抗７の反対側にダイオード８をそれぞれ直列に接続する。このときのダイオード８は評価素子側をカソードとし、電圧印加用端子４Ａ側をアノードとする。
【００４３】
このようにすれば、ダイオード８の整流作用（逆流阻止作用）により、電圧印加用端子４Ａ、４Ｂどうしの間には電流が流れない構成となるため、１つの回路でオープン不良およびショート不良の評価が可能となる。
【００４４】
図６および図７に、評価素子を構成する半導体装置の断面図の一例を示す。図６において、符号１００は配線層を示し、符号１１０はポリシリコン層を示し、符号１２０は絶縁膜を示し、符号６は評価素子同士を接続する配線を示し、符号１３０は評価素子であるスネーク回路１（もしくはコム回路２、もしくはスネークアンドコム回路３）を構成するメタル配線を示し、符号１４０は抵抗７を構成するポリシリコンを示している。
【００４５】
図７において、符号１５０は拡散層を示す。その他は図６と同様である。
【００４６】
上記のように、図６および図７の構成では、抵抗にはポリシリコンを用いている。また、ダイオードは拡散層にて形成する。このような構造にすれば評価素子の直下に抵抗およびダイオードを形成できる。そのため、抵抗およびダイオードによる平面的な広がりを抑えることができ、占有面積を増加させずに評価素子を形成できる。
【００４７】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置に係る評価素子を、図１０から図１２に示す。
【００４８】
図１０において、複数のスネーク回路１の一端を配線６を介して共通の電圧印加用端子４に接続し、またその電圧印加用端子４を、評価素子であるスネーク回路１と同数のＭＯＳトランジスタ１３のソース（もしくはドレイン）に接続する。上記ＭＯＳトランジスタ１３のドレイン側にそれぞれ抵抗７を接続する。このとき抵抗７はそれぞれ異なった抵抗値をもち、ある抵抗の抵抗値をＲｎとしたとき１または任意の複数のＲｎを並列に接続したときの合成抵抗が、他の組み合わせのＲｎの合成抵抗と必ず一致しないように設定する。上記抵抗７の他端を、共通の電流測定用端子５に接続する。また上記スネーク回路１の他端を上記ＭＯＳトランジスタ１３のゲートに接続する。
【００４９】
上記構造をコム回路に適用したものが、図１１である。
【００５０】
上記構造をスネークアンドコム回路に適用し、整流（逆流阻止）のために電圧印加用端子４Ａと評価素子であるスネークアンドコム回路３との間にダイオード８を挿入し、電圧印加用端子４Ａ，４ＢとＭＯＳトランジスタ１３のドレイン（またはソース）との間にダイオード９Ａ，９Ｂを挿入したものが図１２である。
【００５１】
図１０で示す回路では、オープン不良が生じた場合、オープン不良が生じた評価素子に接続されたトランジスタ１３がＯＦＦになり、不良発生箇所に応じた電流値が電流測定用端子５に流れる。
【００５２】
また、図１１で示す回路では、ショート不良が生じた場合、ショート不良が生じた評価素子に接続されたトランジスタ１３がＯＮとなり、不良発生箇所に応じた電流値が電流測定用端子５に流れる。
【００５３】
また、図１２で示す回路では、オープン不良が生じた際に評価素子に接続されたトランジスタ１３がＯＦＦ、ショート不良でＯＮになり、それぞれ不良発生箇所に応じた電流値が電流測定用端子５に流れる。
【００５４】
従来例のコム回路では、評価素子自体の抵抗値が大きいと、抵抗接続後は電流経路の抵抗値が非常に大きくなり、その結果、電流値が小さくなりすぎ測定の信頼性の低下、あるいは電流測定自体が行えなくなる可能性がある。ところが、本実施の形態の回路においては電流測定時に評価回路自身の抵抗値が影響しないため、より大きい電流値による評価が可能となる。
【００５５】
例えば、図１０、図１１、図１２において、評価素子の抵抗値が５０ＭΩだとしても、抵抗値を  R1=1KΩ、R2=2KΩ、R3=4KΩ、R4=8KΩ、印加電圧５Ｖとすることで、電流測定値は０．６２５〜５．０mA程度となる。
【００５６】
以上、第１および第２の実施の形態において説明した評価回路で評価する評価素子としては、同一層の配線において線幅、線間距離を変えた素子があげられる。この評価回路では同一層におけるオープンあるいはショート不良の線幅および線間距離依存性を評価することができる。ただし、この場合、図６のように各評価素子は互いに重ならないよう異なった平面座標値を有する必要がある。
【００５７】
（第３の実施の形態）
本発明の第３の実施の形態では、上記の回路構造で、各評価素子を複数層の配線を用いて形成する。この場合の各評価素子の配置方法を図１３の断面図を参照しながら説明する。
【００５８】
図１３のポリシリコン層１１０において、上述の条件を満たす抵抗７を形成する。上記ポリシリコン層１１０の上には配線層１００が形成されるが、各評価素子であるスネーク回路１（もしくはコム回路２もしくはスネークアンドコム回路３）は図１３のように上記抵抗７と同一の平面座標、互いに重なった位置に配置することができる。このような構成にすることで回路全体の平面的な広がりを抑制することができる。
【００５９】
このようにして、より少ないスペースで配線評価が可能である。例えば上記の構造を用いて各層のデザインルール上最小の線幅、および線間距離で構成した回路が実現できる。この評価回路は半導体製造工程における各配線層の歩留まり評価などに用いることができる。
【００６０】
さらに同一の回路構造で、複数層を用いて同一の線幅および線間距離からなる評価回路を構成することもできる。この場合も、各素子は同一の平面座標に、つまり互いに重なった位置に、配置することができる。この評価回路では同一加工条件下で各層の製造工程を比較評価することができる。
【産業上の利用可能性】
【００６１】
以上説明したように、本発明の半導体装置は、従来よりも少ない占有面積および測定端子数で多種の配線評価が可能な評価素子を実現できるものであり、特に微細化された半導体集積回路装置の製造工程において発生する配線系のオープン不良およびショート不良を評価するための評価回路等に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態における評価回路を示す概略接続回路図である。
【図２】本発明の第１の実施の形態をスネークアンドコム回路に適用した接続回路図である。
【図３】従来のスネーク回路およびコム回路を用いた評価回路の接続回路図である。
【図４】従来のスネークアンドコム回路を用いた評価回路の接続回路図である。
【図５】従来例のコム回路を用いた他の評価回路の接続回路図である。
【図６】本発明の第１の実施の形態における半導体装置の断面図である。
【図７】本発明の第１の実施の形態における半導体装置で、特に評価回路にダイオードが接続された場合における半導体装置の断面図である。
【図８】本発明の第１の実施の形態をスネーク回路に適用した場合の接続回路図である。
【図９】本発明の第１の実施の形態をコム回路に適用した場合の接続回路図である。
【図１０】本発明の第２の実施の形態をスネーク回路に適用した場合の接続回路図である。
【図１１】本発明の第２の実施の形態をコム回路に適用した場合の接続回路図である。
【図１２】本発明の第２の実施の形態をスネークアンドコム回路に適用した場合の接続回路図である。
【図１３】本発明の第３の実施の形態を示す断面図である。
【符号の説明】
【００６３】
１    スネーク回路
２    コム回路
３    スネークアンドコム回路
４，４Ａ，４Ｂ    電圧印加用端子
５    電流測定用端子
６    配線
７    抵抗
８，９Ａ，９Ｂ    ダイオード
１３    ＭＯＳトランジスタ
１３０    メタル配線
１４０    ポリシリコン
１２０    絶縁膜
【図１】
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【図２】
2007088025.tif 000004
【図３】
2007088025.tif 000005
【図４】
2007088025.tif 000006
【図５】
2007088025.tif 000007
【図６】
2007088025.tif 000008
【図７】
2007088025.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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