(57)【要約】      （修正有）【課題】第１の配線下部の金属−絶縁膜−金属キャパシタ及びそれの製造方法を提供する。【解決手段】集積回路素子の金属−絶縁膜−金属キャパシタは層間絶縁膜１１０上に形成され、金属間絶縁膜１５０によって覆われる。金属間絶縁膜１５０は、金属−絶縁膜−金属キャパシタの第１の電極の上面を露出する少なくとも一つの第１の開口部を備える。第１の開口部は、第１の銅ダマシン配線パターン１６０ａに埋め込まれるが、第１の銅ダマシン配線は、最下部配線層（例、Ｍ１配線層）からなったデュアルダマシン配線構造の一部でありうる。第１の銅ダマシン配線パターン１６０ａは、金属間絶縁膜１５０の上面と平らな上面を備え、金属−絶縁膜−金属キャパシタの第１の電極の上面と接触する底面を備える。これにより、誘電膜１３０の誘電特性を向上させるための熱処理を工程条件の制約を受けず実施できて高キャパシタンスのＭＩＭキャパシタを実現できる。【選択図】図１Ｂ
2007049168.tif 000002
【特許請求の範囲】
【請求項１】
能動素子を備える半導体基板と、
前記半導体基板上の層間絶縁膜と、
前記層間絶縁膜上の金属−絶縁膜−金属キャパシタと、
前記金属−絶縁膜−金属キャパシタ上に形成され、前記金属−絶縁膜−金属キャパシタの第１の電極の上面を露出させる第１の開口部を備える金属間絶縁膜と、
前記第１の開口部内に形成され、前記半導体基板上の銅配線の最下部層で構成され、前記金属間絶縁膜の上面と平らな上面を備える第１の銅ダマシン配線パターンと、を含むことを特徴とする集積回路素子。
【請求項２】
前記第１の銅ダマシン配線パターンは、前記金属−絶縁膜−金属キャパシタの第１の電極の上面と接触する底面を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記金属間絶縁膜は、前記金属−絶縁膜−金属キャパシタの第２の電極の上面を露出させる第２の開口部を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記第２の開口部内に形成され、前記金属−絶縁膜−金属キャパシタの第２の電極の上面と接触する底面を備える第２の銅ダマシン配線パターンをさらに含むことを特徴とする請求項３に記載の集積回路素子。
【請求項５】
前記第２の銅ダマシン配線パターンは、前記金属間絶縁膜の上面と平らな上面を含むことを特徴とする請求項４に記載の集積回路素子。
【請求項６】
前記半導体基板は、第１の導電型の半導体領域を含み、前記金属−絶縁膜−金属キャパシタの第２の電極は前記半導体領域と電気的に連結されたことを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記層間絶縁膜は、導電性ビアに埋め込まれたビア開口部を含み、前記金属−絶縁膜−金属キャパシタの前記第２の電極は前記導電性ビアによって前記半導体領域と電気的に連結されることを特徴とする請求項６に記載の集積回路素子。
【請求項８】
前記導電性ビアは、タングステンを含むことを特徴とする請求項７に記載の集積回路素子。
【請求項９】
前記金属−絶縁膜−金属キャパシタの第１の電極はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ及びＡｌからなったグループから選択された物質を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項１０】
前記金属−絶縁膜−金属キャパシタは、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＣｙ、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ及びこれらの調合からなった誘電膜を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項１１】
集積回路基板上に金属−絶縁膜−金属キャパシタを形成し、
前記金属−絶縁膜−金属キャパシタ上に金属間絶縁膜を形成し、
前記金属間絶縁膜をパターニングして前記金属−絶縁膜−金属キャパシタの第１の電極の上面を露出させる第１の開口部を限定し、
銅ダマシン工程を使用して前記第１の開口部内に第１の銅配線パターンを形成することを含むことを特徴とする集積回路素子の製造方法。
【請求項１２】
前記金属間絶縁膜を形成する前に前記金属−絶縁膜−金属キャパシタの誘電膜を３００℃〜５００℃の温度下で熱処理することをさらに含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１３】
前記第１の銅配線パターンを形成する前に前記金属−絶縁膜−金属キャパシタの誘電膜を３００℃〜５００℃の温度下で熱処理することをさらに含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１４】
前記金属間絶縁膜を形成する前に前記金属−絶縁膜−金属キャパシタを酸化雰囲気で熱処理することをさらに含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１５】
前記熱処理することは、前記金属−絶縁膜−金属キャパシタを酸素プラズマに露出させることを特徴とする請求項１４に記載の集積回路素子の製造方法。
【請求項１６】
前記熱処理することは、前記金属−絶縁膜−金属キャパシタを３００℃〜５００℃温度の酸素プラズマに露出させることを特徴とする請求項１４に記載の集積回路素子の製造方法。
【請求項１７】
前記銅ダマシン工程を使用して前記第１の開口部内に第１の銅配線パターンを形成することは前記第１の開口部内に化学気相蒸着法で銅を蒸着することを含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１８】
前記銅ダマシン工程を使用して前記第１の開口部内に第１の銅配線パターンを形成することは、
前記第１の開口部内に銅シード層を形成し、
前記第１の開口部内の前記銅シード層上に銅配線層を電気鍍金し、
前記銅配線層を十分な時間の間平坦化して前記金属間絶縁膜を露出させることを特徴とする請求項１１に記載の集積回路素子の製造方法。
【請求項１９】
前記金属間絶縁膜をパターニングする前に前記金属間絶縁膜を化学機械的ポリッシングしてその上面を平坦化することをさらに含むことを特徴とする請求項１１に記載の集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路素子に係り、特に、金属−絶縁膜−金属（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ；以下、‘ＭＩＭ’と称する。）キャパシタを含む半導体集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタは、その接合構造によって、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）キャパシタ、ｐｎ接合キャパシタ、ポリシリコン−絶縁体−ポリシリコン（ＰＩＰ）キャパシタ、ＭＩＭキャパシタなどに区分される。この中で、ＭＩＭキャパシタを除外した残りキャパシタは少なくとも一方の電極物質として単結晶シリコンや多結晶シリコンを使用する。しかしながら、単結晶シリコン又は多結晶シリコンはその物質特性によってキャパシタ電極の抵抗を減少させることに限界を示している。また、単結晶シリコン又は多結晶シリコン電極にバイアス電圧を印加した場合には、空乏領域が発生し、電圧が不安定になってキャパシタンス値が一定に維持されない。
【０００３】
従って、キャパシタ電極の抵抗を減少させて周波数依存性を小さくでき、電圧／温度によるキャパシタンスの変化率が小さいＭＩＭキャパシタが多様なアナログ製品、混合モード信号応用製品及びシステムオンチップ（ＳｏＣ）応用製品に適用されている。例えば、有線または無線通信のアナログ又は混合モード信号応用に適用されるアナログキャパシタ又はフィルター、高周波回路のＲＦキャパシタ、イメージセンサーのキャパシタ、ＬＤＩ（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣ）などにＭＩＭキャパシタが適用されている。
【０００４】
従来、広く使用されるＭＩＭキャパシタは、第１型のＭＩＭキャパシタ又は第２型のＭＩＭキャパシタとして形成される。第１型のＭＩＭキャパシタは、第１のレベル配線（例、Ｍ１レベル）と第２のレベル配線（例、Ｍ２レベル）との間に形成された下部電極と上部電極とを含む。特に、第１型のＭＩＭキャパシタは内部に配線層を備える下部絶縁膜上に形成された下部電極、誘電膜及び上部電極を含む。シリコン窒化膜からなったキャッピング膜が下部絶縁膜と下部電極との間に存在できる。第２のレベルの配線からなったそれぞれの第１及び第２の配線パターンがそれぞれのビアを通じて下部電極及び上部電極と連結できる。反面、第２型のＭＩＭキャパシタは第１のレベルの配線パターン（例、銅パターン）からなった下部電極と下部電極上に形成された誘電膜及び上部電極を含む。絶縁膜は、上部電極と第２のレベルの配線との間に存在できる。第２のレベルの配線からなったそれぞれの第１及び第２の配線パターンがそれぞれのビアを通じて下部電極及び上部電極と連結できる。
【０００５】
従って、従来のＭＩＭキャパシタは配線の間に形成されるため、ＭＩＭキャパシタの性能を向上させるための熱処理工程を実施する場合に配線が酸化される逆効果が生ずる。従って、ＭＩＭキャパシタのキャパシタンスが低くなってしまうことがある。
【特許文献１】韓国特許出願公開第２００４−００５７８１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、良好な特性のＭＩＭキャパシタを備える半導体集積回路素子を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、良好な特性のＭＩＭキャパシタを備える半導体集積回路素子の製造方法を提供することにある。
【０００８】
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解される。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の一実施形態は、ダマシン（例、デュアルダマシン）配線パターンを備える集積回路基板上にＭＩＭキャパシタを形成する方法とその方法によって製造された集積回路を含む。
【００１０】
本発明の実施形態によれば、集積回路素子は、能動素子を備える半導体基板と、前記半導体基板上の層間絶縁膜と、前記層間絶縁膜上の金属−絶縁膜−金属（ＭＩＭ）キャパシタと、前記ＭＩＭキャパシタ上に形成され、前記ＭＩＭキャパシタの第１の電極の上面を露出する第１の開口部を備える金属間絶縁膜（ＩＭＤ）と、前記第１の開口部内の第１の銅ダマシン配線パターンと、を含む。前記第１の銅ダマシンパターンは、前記半導体基板上の銅配線の最下部層（例、Ｍ１配線層）で構成され、前記金属間絶縁膜の上面と平らな上面を備える第１の銅ダマシン配線パターンである。前記第１の銅ダマシン配線パターンは、前記ＭＩＭキャパシタの第１の電極の上面と接触する底面を含むことができる。前記金属間絶縁膜は、前記ＭＩＭキャパシタの第２の電極の上面を露出させる第２の開口部を含むことができる。前記第２の開口部は、第２の銅ダマシン配線パターンに埋め込まれることができ、前記第２の銅ダマシン配線パターンは、前記ＭＩＭキャパシタの第２の電極の上面と接触する底面を備え、前記金属間絶縁膜の上面と平らな上面を含むことができる。
【００１１】
本発明の他の実施形態では、前記半導体基板は、第１の導電型の半導体領域を含み、前記ＭＩＭキャパシタの第２の電極は前記半導体領域と電気的に連結できる。この実施形態で、層間絶縁膜は、導電性ビアに埋め込まれたビア開口部を含み、前記ＭＩＭキャパシタの第２の電極は前記導電性ビアによって前記半導体領域と電気的に連結できる。導電性ビアはタングステンを含むことができる。
【００１２】
本発明の他の実施形態で、前記ＭＩＭキャパシタの第１の電極はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ及びＡｌからなったグループから選択された物質を含むことができる。また、前記ＭＩＭキャパシタは、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＣｙ、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ及びこれらの調合からなった誘電膜を含むことができる。
【００１３】
前記他の技術的課題を達成するための本発明の実施形態による集積回路素子の製造方法は、集積回路基板上に金属−絶縁膜−金属（ＭＩＭ）キャパシタを形成し、前記ＭＩＭキャパシタ上に金属間絶縁膜（ＩＭＤ）を形成し、前記金属間絶縁膜をパターニングして前記ＭＩＭキャパシタの第１の電極の上面を露出させる第１の開口部を限定し、銅ダマシン工程を使用して前記第１の開口部内に第１の銅配線パターンを形成することを含む。第１の銅配線パターンは、銅配線の最下部レベル（例、Ｍ１配線層）であるデュアルダマシン配線構造の一部でありうる。本発明の幾つ実施形態で、前記金属間絶縁膜を形成する前に前記ＭＩＭキャパシタの誘電膜を３００℃〜５００℃の温度下で熱処理することをさらに含むことができる。この熱処理は、酸化雰囲気（例、酸素プラズマ雰囲気）で遂行でき、十分な時間の間遂行されてＭＩＭキャパシタの誘電膜の漏洩電流特性を向上させることができる。熱処理は、ＭＩＭキャパシタ内の誘電率を向上させることができる十分な時間の間遂行できる。
【００１４】
本発明の実施形態では、前記銅ダマシン工程を使用して前記第１の開口部内に第１の銅配線パターンを形成することは、前記第１の開口部内に銅シード層を形成し、前記第１の開口部内の前記銅シード層上に銅配線層を電気鍍金し、前記銅配線層を十分な時間の間平坦化して前記金属間絶縁膜を露出させることを含む。これら実施形態は、またＭＩＭキャパシタを形成する前に集積回路素子基板上に層間絶縁膜（ＩＬＤ）を形成することをさらに含み、前記ＭＩＭキャパシタを前記層間絶縁膜上に形成できる。
【００１５】
本発明の幾つ実施形態で、ＭＩＭキャパシタを形成することは、層間絶縁膜上に第１の導電膜、誘電膜、第２の導電膜を順次通り形成し、第２の導電膜を選択的にパターニングして上部電極を形成する。また、第１の導電膜を選択的にパターニングして下部電極を形成する。第１及び第２の導電膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ及びＡｌからなったグループから選択された物質として形成できる。前記ＭＩＭキャパシタの誘電膜は、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＣｙ、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ及びこれらの調合からなった物質として形成できる。
【発明の効果】
【００１６】
上述したように本発明のＭＩＭキャパシタは、誘電膜の誘電特性を向上させるための熱処理を工程条件の制約を受けずに実施できる。従って、誘電膜の誘電率を効果的に向上させることができ、高キャパシタンスのＭＩＭキャパシタを実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１８】
図１Ａを参照すれば、本発明の一実施形態による集積回路キャパシタは、下部電極１２０、上部電極１４０、上部電極１４０と下部電極１２０とにそれぞれ電気的に連結される複数の銅ダマシン配線パターン（１６０ｃ、１６０ｄ）を含む。図１Ｂ及び図１Ｃに例示するように、集積回路チップは第１の半導体領域（Ａ）と第２の半導体領域（Ｂ）を含む。第１の半導体領域（Ａ）は、集積回路メモリ素子のメモリセルアレイ領域であることができ、第２の半導体領域（Ｂ）は集積回路メモリ素子の周辺回路領域でありうる。第１の半導体領域（Ａ）は、能動素子を含むことと例示されている。能動素子（例、ＭＯＳトランジスタ）は、半導体基板１０１上に形成された側壁絶縁スペーサ１０５を備える絶縁ゲート電極１０２、１０４、第１の導電型（例、Ｎ−型）のソース／ドレーン領域１０７を含む。層間絶縁膜（ＩＬＤ）１１０（例、シリコン酸化膜）が能動素子上に形成され、ＩＬＤ１１０上に絶縁キャッピング膜１１５が提供される。キャッピング膜１１５は、シリコン窒化膜でありうる。導電性ビア（１１２ａ、１１２ｂ）がＩＬＤ１１０を貫通して延長される。導電性ビア（１１２ａ、１１２ｂ）は、ソース／ドレーン領域１０７及びゲート電極１０４にそれぞれ連結される。導電性ビア１１２ａ、１１２ｂはタングステン（Ｗ）から形成できる。
【００１９】
ＭＩＭキャパシタ（Ｃ）は、キャッピング膜１１５上に直接形成されたことと例示されている。ＭＩＭキャパシタは下部電極１２０、上部電極１４０、上部電極１４０と下部電極１２０との間の誘電膜１３０を含む。上部電極１４０及び下部電極１１２０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ及びＡｌからなったグループから選択された物質として形成でき、誘電膜１３０は、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＣｙ、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ及びこれらの調合からなったグループから選択された物質として形成できる。
【００２０】
誘電膜１３０は、図１Ｂに例示するように上部電極１４０と同一の大きさでパターニングされるか、或いは図１Ｃに例示するように下部電極１２０と同一の大きさでパターニングされてもよい。金属間絶縁膜（ＩＭＤ）１５０がキャッピング膜１１５直上に形成される。ＩＭＤ１５０内に最下部レベル配線（例、Ｍ１）が形成される。複数のビアがＩＭＤ１５０とキャッピング膜１１５を貫通して提供される。以下でさらに詳細に説明するが、各ビアは銅ダマシン配線パターン（１６０ａ〜１６０ｄ）に例示される。
【００２１】
図２Ａ〜図２Ｂを参照すれば、本発明の第２の実施形態による集積回路キャパシタは、下部電極１２０、上部電極１４０、下部電極１２０と上部電極１４０とにそれぞれ電気的に連結された多数の銅ダマシン配線パターン（１６０ｃ、１６０ｄ）を含むことと例示されている。図２Ａ〜図２Ｂに例示するように配線パターン（１６０ｄ）は、図１Ａ〜図１Ｃに例示する配線パターン（１６０ｄ）に比べて相対的に広さが広い。図２Ｂに例示するように、集積回路チップは第１の半導体領域（Ａ）と第２の半導体領域（Ｂ）を含むことができる。第１の半導体領域（Ａ）は、集積回路メモリ素子のメモリセル領域であることができ、第２の半導体領域（Ｂ）は周辺回路領域でありうる。第１の半導体領域（Ａ）は、能動素子を含むことができる。能動素子（例、ＭＯＳトランジスタ）は、側壁絶縁スペーサ１０５を備える絶縁ゲート電極１０２、１０４及び半導体基板１０１内に形成された第１の導電型（Ｎ−型）のソース／ドレーン領域１０７を含む。層間絶縁膜（ＩＬＤ）１１０（例、シリコン酸化膜）が能動素子上に形成され、絶縁キャッピング膜１１５がＩＬＤ１１０上に形成される。キャッピング膜１１５は、シリコン窒化膜でありうる。導電性ビア（１１２ａ、１１２ｂ）がＩＬＤ１１０を貫通して形成される。導電性ビア（１１２ａ、１１２ｂ）は、ソース／ドレーン領域１０７とゲート電極１０４にそれぞれ電気的に連結される。ＭＩＭキャパシタ（Ｃ）は、キャッピング膜１１５上部に直接形成されたことと例示されている。ＭＩＭキャパシタ（Ｃ）は下部電極１２０、上部電極１４０及び下部電極と上部電極の間の誘電膜１３０を含む。ＩＭＤ１５０は、キャッピング膜１１５上に直接形成される。ＩＭＤ１５０内に最下部レベル配線（例、Ｍ１）が形成される。複数のビアがＩＭＤ１５０とキャッピング膜１１５を貫通して提供される。以下でさらに詳細に説明するが、各ビアは銅ダマシン配線パターン（１６０ａ〜１６０ｄ）として例示される。
【００２２】
図３Ａ〜図３Ｂを参照すれば、本発明の第３の実施形態による集積回路キャパシタは同一の大きさの下部電極１２０と上部電極１４０とを含む。また、第１の導電型の半導体領域１０８が基板１０１内に形成され、複数の導電性ビア（１１２ｃ）が半導体領域１０８と下部電極１２０とを電気的に連結する。これらビア（１１２ａ）は、層間絶縁膜１１０内のビア開口部内に形成される。このような構成を通じて半導体領域１０８に印加されたバイアス（例、電圧）が下部電極に伝達される。
【００２３】
図４Ａ〜図４Ｅを参照すれば、図１Ａ〜図１Ｃに例示する集積回路キャパシタの製造方法は、集積回路基板１０１のメモリセル領域（Ａ）に多数のＭＯＳトランジスタを形成することを含む。これらＭＯＳトランジスタは、絶縁ゲート電極（１０２、１０４、１０５）及びソース／ドレーン領域１０７を含む。ＭＯＳトランジスタを覆う層間絶縁膜（ＩＬＤ）１１０を基板１０１上に形成する。ＩＬＤ１１０は、２，０００Å〜２０，０００Åの厚さの酸化膜でありうる。ＩＬＤ１１０内に通常の方法を使用して、後に導電性ビア（１１２ａ、１１２ｂ）で充填される多数の開口部を形成する。図４Ｂに例示するように、絶縁キャッピング膜１１５をＩＬＤ１１０上に蒸着する。このキャッピング膜１１５は、１０Å〜１０００Åの厚さのシリコン窒化膜でありうる。以後、下部導電膜１１９、誘電膜１２９及び上部導電膜１３９をキャッピング膜１１５上に蒸着する。下部及び上部導電膜１１９、１３９は、５００Å〜１，０００Åの厚さで形成できる。下部及び上部導電膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ及びＡｌからなったグループから選択された物質として形成できる。誘電膜１２９は、２００Å〜７００Åの厚さで形成できる。誘電膜１２９は、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＣｙ、ＳｉｘＯｙＮｚ、ＳｉｘＯｙＣｚ、ＡｌｘＯｙ、ＨｆｘＯｙ、ＴａｘＯｙ及びこれらの調合からなった物質として形成できる。
【００２４】
続いて、図４Ｃに例示すように、上部導電膜１３９をパターニングして上部電極１４０を形成する。図４Ｃ〜図４Ｅの左側のＡ領域とＢ領域は、図１Ｂのキャパシタに対応し、図４Ｃ〜図４Ｅの右側のＡ領域とＢ領域は図１Ｃのキャパシタに対応する。
【００２５】
図４Ｄを参照すれば、誘電膜１２９をキャパシタの誘電膜１３０へとパターニングする。下部導電膜１１９もまたパターニングして下部電極１２０を形成する。
【００２６】
本発明のさらに他の実施形態によれば、誘電膜１２９（又はパターニングされたキャパシタ誘電膜１３０）は、酸素雰囲気下、約３００℃〜約５００℃で熱処理できる。熱処理は、約３００℃〜約５００℃温度の酸素プラズマにＭＩＭキャパシタを露出させることによって遂行できる。図４Ｅに例示するように、金属間絶縁膜１５０を図４Ｄの結果物上に形成した後、金属間絶縁膜１５０内に開口部（Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ）を形成する。開口部（Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ）形成前に金属間絶縁膜を化学機械的ポリッシングして上面を平坦化させることができる。開口部（Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ）を埋め込んで銅ダマシンパターン（１６０ａ〜１６０ｄ）を形成する。銅ダマシンパターンの形成は、開口部に銅膜を蒸着し、銅膜を平坦化することを含むことができる。蒸着は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で遂行できる。他の方法では、開口部内に銅シード膜を蒸着し、シード膜上に銅配線を電気鍍金する方法を使用できる。以後、銅配線を平坦化（例、化学機械的ポリッシング）する。
【００２７】
本発明の他の実施形態によるＭＩＭキャパシタの製造方法が図５Ａ〜図５Ｃに例示されている。これら実施形態は、集積回路基板１０１のメモリセル領域（Ａ）に多数のＭＯＳトランジスタを形成することを含む。ＭＯＳトランジスタは、絶縁ゲート（１０２、１０４、１０５）及びソース／ドレーン領域１０７を含む。周辺回路領域（Ｂ）には、第１の導電型の半導体領域１０８を含む。ＭＯＳトランジスタを覆う層間絶縁膜（ＩＬＤ）１１０を基板１０１上に形成する。ＩＬＤ１１０は、２，０００Å〜２０，０００Åの厚さの酸化膜でありうる。ＩＬＤ１１０内に通常の方法を使用して、後に導電性ビア１１２ａ、１１２ｂで充填される多数の開口部を形成する。図５Ｂに例示するように、ＭＩＭキャパシタ（Ｃ）をＩＬＤ１１０上に形成する。ＭＩＭキャパシタは、下部電極１２０、誘電膜１３０及び上部電極１４０を含む。誘電膜１３０は、酸素雰囲気下における熱処理を経ることができる。図５Ｃに例示するように、ＭＩＭキャパシタ（Ｃ）を覆う金属間絶縁膜１５０を形成し、金属間絶縁膜１５０をパターニングして多数の開口部（Ｔａ、Ｔｂ、Ｔｃ）を形成する。開口部（Ｔａ、Ｔｂ、Ｔｃ）を図４Ｅを参照して説明した方法によって埋め込む。
【００２８】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、本発明は、前記実施形態に限定されなく、ＭＩＭキャパシタを構成する各構成要素の厚さ、大きさ、構成物質、これらの形成方法及びエッチング方法などは、当業者によって多様な変形が可能なことは当然である。
【産業上の利用可能性】
【００２９】
本発明は、ＭＩＭキャパシタを含む集積回路素子及びその製造方法に適用されうる。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明の一実施形態による集積回路キャパシタのレイアウトである。
【図１Ｂ】図１ＡのＡ−Ａ´線に沿って切った集積回路キャパシタの断面図である。
【図１Ｃ】図１ＡのＡ−Ａ´線に沿って切った集積回路キャパシタの断面図である。
【図２Ａ】本発明の他の実施形態による集積回路キャパシタのレイアウトである。
【図２Ｂ】図２ＡのＡ−Ａ´線に沿って切った集積回路キャパシタの断面図である。
【図３Ａ】本発明のさらに他の実施形態による集積回路キャパシタのレイアウトである。
【図３Ｂ】図３ＡのＡ−Ａ´線に沿って切った集積回路キャパシタの断面図である。
【図４Ａ】図１Ａ〜図１Ｃに例示する本発明の一実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図４Ｂ】図１Ａ〜図１Ｃに例示する本発明の一実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図４Ｃ】図１Ａ〜図１Ｃに例示する本発明の一実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図４Ｄ】図１Ａ〜図１Ｃに例示する本発明の一実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図４Ｅ】図１Ａ〜図１Ｃに例示する本発明の一実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図５Ａ】図３Ａ〜図３Ｂに例示する本発明の他の実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図５Ｂ】図３Ａ〜図３Ｂに例示する本発明の他の実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【図５Ｃ】図３Ａ〜図３Ｂに例示する本発明の他の実施形態による集積回路キャパシタの製造方法を説明するための断面図である。
【符号の説明】
【００３１】
１０１  半導体基板
１０２、１０４  絶縁ゲート電極
１０５  側壁絶縁スペーサ
１０７  ソース／ドレーン領域
１１０  層間絶縁膜
１１２ａ、１１２ｂ  導電性ビア
１１５  絶縁キャッピング膜
１２０  下部電極
１３０  誘電膜
１４０  上部電極
１５０  金属間絶縁膜
１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ  銅ダマシン配線パターン
【図１Ａ】
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【図１Ｂ】
2007049168.tif 000004
【図１Ｃ】
2007049168.tif 000005
【図２Ａ】
2007049168.tif 000006
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
2007049168.tif 000009
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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