(57)【要約】      （修正有）【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。【選択図】図１
2007318755.tif 000002
【特許請求の範囲】
【請求項１】
フェーズロックループの出力信号（ＣＫｏｕｔ）を発生するための制御可能なオシレータ（ＤＣＯ）を具備しており且つフェーズロックループの入力クロック信号として使用するために第一クロック信号（ＣＫｉｎ１）と第二クロック信号（ＣＫｉｎ２）との間でスイッチオーバーするためのスイッチオーバー装置（２２）を具備しているフェーズロックループ（１２）において、
異なる動作モード間でスイッチさせることが可能な位相検知器（ＰＤ１，ＰＤ２）が該２つのクロック信号（ＣＫｉｎ１，ＣＫｉｎ２）に対して各々の場合に設けられており、現在使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）に対する位相検知器（ＰＤ１又はＰＤ２）は第一動作モードとされ且つ現在使用中でないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）に対する位相検知器（ＰＤ２又はＰＤ１）は第二動作モードとされ、且つ第一動作モードにある各位相検知器（ＰＤ１，ＰＤ２）は使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）と出力信号（ＣＫｏｕｔ）との間の位相差を決定し且つ該オシレータ（ＤＣＯ）の制御のために後者を供給し、且つ、該第二動作モードにおいては、使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）と出力信号（ＣＫｏｕｔ）との間の周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていなかったこのクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）へのスイッチオーバーの後に該オシレータ（ＤＣＯ）の制御のために供給されることを特徴とするフェーズロックループ。
【請求項２】
請求項１において、該位相検知器が積分器（４１）を有しており、その出力において該周波数差を表わす信号（ＩＮＴ ＯＵＴ）を使用可能なものとさせるために、該積分器内に使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）と該出力信号（ＣＫｏｕｔ）との間の位相差に依存する信号を該第二動作モードにおいて入力させるフェーズロックループ。
【請求項３】
請求項２において、該積分器（４１）内へ入力される該信号が位相比較装置（３２）の出力信号（ＰＤ ＯＵＴ）として供給され、該位相比較装置は使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）の位相を調節され位相シフトされている出力信号（ＰＤ ＯＵＴ）のバージョン（ＣＫ＜１：８＞）と比較し、該位相シフトは該位相比較装置（３２）の出力信号に基づいて調節されるフェーズロックループ。
【請求項４】
先行する請求項のうちのいずれか１つにおいて、使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）と調節され位相シフトされている出力信号（ＣＫｏｕｔ）のバージョン（ＣＫ＜１：８＞）との間の位相差が該第一動作モードにおいて各位相検知器（ＰＤ１，ＰＤ２）により決定された位相差として供給され、且つ各検知器（ＰＤ１，ＰＤ２）が該第二動作モードにおいてこの位相シフトを調節するフェーズロックループ。
【請求項５】
フェーズロックループ（１２）の動作方法において、制御可能なオシレータ（ＤＣＯ）がフェーズロックループの出力信号（ＣＫｏｕｔ）を発生し且つ該フェーズロックループの入力クロック信号として使用するために第一クロック信号（ＣＫｉｎ１）と第二クロック信号（ＣＫｉｎ２）との間でスイッチオーバーさせることが可能であり、
現在使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号（ＣＫｏｕｔ）を発生するために、このクロック信号と出力信号（ＣＫｏｕｔ）との間の位相差が決定され且つ該オシレータ（ＤＣＯ）の制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号（ＣＫｏｕｔ）を発生するために、出力信号（ＣＫｏｕｔ）に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていなかったこのクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）へのスイッチオーバーの後に該オシレータ（ＤＣＯ）の制御のために使用可能とされる、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフェーズロックループの出力信号を発生するための制御可能なオシレータを具備しており且つフェーズロックループの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチオーバーするためのスイッチオーバー装置を具備しているフェーズロックループに関するものである。
【０００２】
更に、本発明は、フェーズロックループの動作のための方法に関するものであって、その場合に、制御可能なオシレータがフェーズロックループの出力信号を発生し且つフェーズロックループの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチオーバーさせることが可能である。
【背景技術】
【０００３】
このようなフェーズロックループは、以後、「ＰＬＬ」と省略され、且つＰＬＬ用のこのような動作モードは米国特許明細書第６，７４１，１０９号から既知である。
【０００４】
極めて一般的に、ＰＬＬは出力周波数を有する出力信号を発生する制御可能なオシレータを、入力周波数を有する入力クロック信号でのフィードバックによって同期させる機能を有する。この目的のために、ＰＬＬは位相検知器又は位相比較器を有しており、その入力において、入力ブロック信号及びＰＬＬ出力信号が存在する。これら２つの信号の間の位相差を表わす信号は、通常、アクティブ又はパッシブのデジタル又はアナログのフィルタ（ループフィルタ）を介してオシレータを制御するために使用される。
【０００５】
ＰＬＬスイッチング回路の適用分野は広範にわたっている。例えば、ＰＬＬはデジタル信号シーケンス又はＦＭ復調からクロック回復のために使用することが可能である。「ＳＯＮＥＴ」及び「ＳＤＨ」のような通信スタンダードにおいて、データを送信し且つ受信する場合にクロック信号を発生するためにクロック発生回路が必要とされる。このような回路において、ＰＬＬ回路は、例えば基準として入力された入力クロック信号から、通信システムにおいて使用するための１つ又はそれ以上の出力クロック信号を発生することが可能である。ＰＬＬ出力信号の入力クロック信号に対する同期は、ここでは、これら２つの信号の周波数が同一であることを必ずしも意味するものではない。反対に、ＰＬＬ回路の入力において及び／又は出力において及び／又はフィードバック経路において周波数分割器の配置によりそれ自身既知の態様で多かれ少なかれ任意の周波数比を与えることが可能である。
【０００６】
本発明は、前述した米国特許明細書第６，７４１，１０９号でも同じであるが、このようなＰＬＬにおいて、ＰＬＬの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチさせることが可能であるという事実を起点としている。このことは、ＰＬＬの入力クロック信号として２つを超えるクロック信号を使用することが可能であるという事実を排除するものではない。反対に、多数のクロック信号から、常にただ１つのクロック信号が選択され且つＰＬＬ出力信号を発生するために実際に使用されることが基本的である。多数のクロック信号を設けることは、特に、通信システムにおいて冗長性を形成するために有益的である場合がある。例えば、基準として機能しているクロック信号のうちの１つが「喪失」した場合に、ＰＬＬの入力ブロック信号として使用するための別のクロック信号へのスイッチオーバーはクロック発生回路のＰＬＬ回路において行うことが可能である。特に、クロック発生又はクロック回復のために通信システムにおけるＰＬＬの使用のために、このようなスイッチオーバー手順に起因してＰＬＬ出力信号において著しい位相変化（「フェーズヒット（ｐｈａｓｅ  ｈｉｔ）」）が発生しないことが望ましい。然しながら、第一及び第二クロック信号がスイッチオーバーの直前において異なる位相を有している場合にはこのような位相変化が発生する場合がある。
【０００７】
スイッチオーバー手順の結果として急激な位相変化を回避する既知の可能性は、ＰＬＬ帯域幅（「ループ利得」）を非常に小さく選択することである（例えば、前述した通信システムの場合には、数Ｈｚの大きさの程度）。この場合には、スイッチオーバーが発生する間のクロック信号がスイッチオーバーの直前において比較的大きな位相差を有している場合であっても、ＰＬＬ出力信号の位相は非常にゆっくりと変化するに過ぎない。従って、前述した通信システムにおいてデータ転送エラーが発生することはない。然しながら、このソリューションは、特に、以下の２つの欠点を有しており、一方においては、特に小さなＰＬＬ帯域幅は集積回路装置において製造することが困難である。他方においては、小さなＰＬＬ帯域幅からＰＬＬの不利益的により小さなキャプチャレンジ即ち捕獲範囲が発生する。このＰＬＬキャプチャレンジは、例えば、数ＨｚのＰＬＬ帯域幅に対して１ｐｐｍ未満である場合がある。
【０００８】
スイッチオーバー手順に起因するＰＬＬ出力信号の位相変化を回避するために及び「ヒットレススイッチング（ｈｉｔｌｅｓｓ  ｓｗｉｔｃｈｉｎｇ）」を保証するために、前述した米国特許明細書第６，７４１，１０９号においては、現在使用されていないクロック信号が出力信号を発生するために、ＰＬＬ出力信号から派生されるフィードバック信号に関しての前記クロック信号の位相差を解明し且つ格納することが提案されている。このクロック信号へのスイッチオーバーが発生すると、格納されている位相差がその位相差を補償するためにＰＬＬ内の適宜の点において注入される。このソリューションの場合には、実際上達成可能な補償の正確度及びその補償のために必要とされる回路アウトレイが問題である。
【０００９】
このこととは拘わりなく、スイッチオーバーが行われる間のクロック信号が互いに著しく異なる周波数を有している場合には該既知のソリューションの場合に問題である。このような周波数差の場合には、スイッチオーバーが発生する場合に「すぐさま」又は急激に該オシレータの振動周波数が対応的に変化することが望ましい場合がある。然しながら、「位相差の観察」に基づくこの既知のソリューションは、これを達成することが不可能であり、というのは、特定の時間に存在する２つの信号の間の位相差に関する情報はこれらの信号の間に存在する場合のある周波数差に関する何等情報的な値を有するものではないからである。互いに異なる周波数を有する２つのクロック信号の間でスイッチオーバーが行なわれる場合には、ＰＬＬ出力信号は究極的に現在使用されているクロック信号の周波数へ調節するが、この調節は多かれ少なかれ長い時間を必要とし、そのことは多くの適用分野において与えられるものではない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の１つの目的とするところは、ＰＬＬ出力信号がスイッチオーバーによって発生される使用中のクロック信号の如何なる周波数変化にも迅速に追従することが可能であるようにフェーズロックループ及び最初に言及したタイプの方法を改善することである。
【課題を解決するための手段】
【００１１】
本発明に基づくフェーズロックループは、異なる動作モード間でスイッチオーバーすることが可能な位相検知器が２つのクロック信号に対し各場合において設けられており、現在使用中のクロック信号に対する位相検知器は第一動作モードとされ且つ現在使用されていないクロック信号に対する位相検知器は第二動作モードとされ、且つ第一動作モードにある各位相検知器は使用されているクロック信号と出力信号との間の位相差を決定し且つ該オシレータの制御のために後者を使用可能なものとさせ、且つ該第二動作モードにおいては、使用されていないクロック信号と出力信号との間の周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていないこのクロック信号へのスイッチオーバーの後に該オシレータの制御に対して使用可能とされる、ことを特徴としている。
【００１２】
本発明に基づく動作手順は、現在使用中のクロック信号が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つ該オシレータの制御のために使用され、一方現在使用されていないクロック信号が出力信号を発生するために、出力信号に関するその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていないこのクロック信号へのスイッチオーバーの後に該オシレータの制御のために使用可能なものとされる、ことを特徴としている。
【００１３】
フェーズロックループの入力におけるスイッチオーバーに関連する周波数変化はより良く取扱うことが可能であり、且つＰＬＬ出力信号の品質は本発明の場合に改善させることが可能である。ＰＬＬにおいて使用されるオシレータは、スイッチオーバーの前に既に決定され、格納且つ継続的アップデートされる周波数差に関する情報によってスイッチオーバーの時にその振動周波数において対応的にすぐさま調節することが可能である。利点であるが、このことは回路の観点から比較的低いアウトレイで達成することが可能である。
【００１４】
更に、本発明の好適実施例においては、入力クロック信号として使用可能な複数個のクロック信号の間に存在するどのような位相差もスイッチオーバーの前に適合させるか又は補償させることが可能であり、従ってスイッチオーバーに起因するＰＬＬ出力信号における不所望な位相変化を回避することも可能である。本発明に基づいてスイッチオーバーの前に存在する周波数差を考慮に入れることによりこのような「ヒットレススイッチング」手段の精度及び品質が改善される傾向があることは明らかである。換言すると、本発明に基づく周波数適応は「ヒットレススイッチング」に対して与えられる位相適応に関する条件を減少させ、且つ本発明に基づく周波数適応の使用はプリセットした位相適応の性能を改善する。
【００１５】
本発明の更なる利点は、後者はＰＬＬ帯域幅に関する何等特別の条件を構成するものではなく、即ちそれは比較的低い且つ比較的高いＰＬＬ帯域幅の両方に使用することが可能であるという事実に存在している。
【００１６】
本発明の１実施例においては、位相検知器が積分器を有しており、その中に使用されていないクロック信号とＰＬＬ出力信号との間の位相差に依存する信号が位相検知器の第二動作モードにおいて入力され、その出力において該周波数差を表わす信号を使用可能なものとさせる構成が設けられている。
【００１７】
このような積分器でもって、周波数差を表わす信号の決定、格納及び継続的なアップデートを回路の観点からは特に簡単な態様で達成することが可能である。
【００１８】
これの１つの展開においては、該積分器内へ入力される信号が位相比較装置の出力信号として使用可能なものとされ、該位相比較装置が使用されていないクロック信号の位相を調節され位相シフトされている出力信号のバージョンと比較し、該位相シフトが該位相比較装置の出力信号に基づいて調節されるような構成とすることが可能である。
【００１９】
該積分器は、例えば、フィードバックフィルタのコンポーネントとすることが可能であり、それは位相シフト装置の入力への位相比較装置の出力からのフィードバック経路内に配置されており、それは位相補償の前に該出力信号を位相シフトに露呈させる。ある意味では、各位相検知器内に該第二動作モードにおいてのみ活性化される「内部フェーズロックループ」を設けることが可能であり、その制御逸脱信号が積分され且つ該積分器の出力において周波数差を表わす信号として使用される。
【００２０】
本発明の１実施例においては、使用されているクロック信号と調節され位相シフトされた出力信号のバージョンとの間の位相差が第一動作モードにおいて各位相検知器により決定された位相差として与えられ、且つ各位相検知器が第二動作モードにおいてこの位相シフトを調節するように構成される。
【００２１】
この手段により、最初に言及した「ヒットレススイッチング」を達成することが可能であり且つＰＬＬ出力信号の品質は多くの適用分野に対して更に改善することが可能である。本発明のこの展開の場合には、スイッチオーバーの時に使用可能なクロック信号間に存在するどのような位相差もスイッチオーバーの前に適応されるか又は補償される。
【００２２】
ここで、例えば、ＰＬＬ出力信号が多数の位相で使用可能なものとされ且つ出力信号の位相シフトされたバージョンがこれらの位相の間の調節可能な補間によって発生されるような構成とすることが可能である。本発明に基づくＰＬＬの場合には、出力信号を位相検知器に対して多数の位相で使用可能なものとさせるようにオシレータを設計するということにより達成することが可能であり、その場合に該位相検知器は、
これらの位相の間の補間のため及び調節され補間された信号を使用可能なものとさせるための調節可能な位相補間器、及び
該クロック信号の位相を該補間された信号の位相と比較し且つその位相差を表わす位相検知器出力信号を使用可能なものとさせる位相比較装置、
を有している。
【００２３】
本発明に基づいて提供される周波数差の決定、格納及び継続的なアップデートに再度戻ると、位相検知器の「内部フェーズロックループ」をこのために使用することが可能であることは既に上に説明しており、それは位相検知器の第二動作モードにおいてのみアクティブ即ち活性状態である。このような内部フェーズロックループは、又、上述した位相適用に対しても有益的に使用することが可能であり（「ヒットレススイッチング」に対して）、それは、又、場合により、位相検知器の第二動作モードにおいてのみ実施されるべきものである。従って、現在使用されていない位相検知器の１つで且つ同一の内部フェーズロックループは、周波数差を表わす信号及び位相差を表わす信号を第二動作モードにおいて送給するために使用することが可能である。この概念の好適な展開においては、該周波数差信号が関連するフィードバックフィルタのコンポーネントである積分器の出力においてピックアップされるように構成される。例えば、「比例的経路」をこのようなフィルタの「積分経路」と並列的に配置されることが可能である。
【００２４】
前に使用されていないクロック信号へのＰＬＬのスイッチオーバー期間中においての格納され且つ継続的にアップデートされる周波数差信号を考慮する態様に関しては、好適実施例においては、この周波数差信号が重ね合わせ要素（例えば、加算器）を介して該オシレータの制御入力へ供給され、そこにおいて、該周波数差信号が位相検知器出力信号と重ね合せられるように構成される。該位相検知器出力信号はＰＬＬ用の「従来の振動制御信号」であり、且つ、例えば、マルチプレックス装置として設計されており且つ該オシレータ（例えば、ＤＣＯ又はＶＣＯ）への従来のＰＬＬフィルタ（「ループフィルタ」）を介して、全ての位相検知器へ接続されているスイッチオーバー装置によって送給させることが可能である。該言及した重ね合わせ要素はこのようなＰＬＬフィルタの前又は後の信号経路内に設けることが可能である。該言及した「従来のＰＬＬフィルタ」は、例えば、比例経路と積分経路との並列配置により形成することが可能であり、これら２つの経路から発生する信号は重ね合わされる（例えば、加算器によって）。
【発明を実施するための最良の形態】
【００２５】
図１はＰＬＬ（フェーズロックループ）（１２）を具備するＰＬＬ回路１０を示している。
【００２６】
ＰＬＬ１２は、出力信号ＣＫｏｕｔ又は２つの位相ＣＫ ０及びＣＫ ９０を有するこの出力信号の二相バージョンを発生するためのデジタル的に制御可能なオシレータＤＣＯを有している。これら２つの信号ＣＫ ０，ＣＫ ９０は互いに９０゜の固定されている位相差及び出力信号ＣＫｏｕｔに関して固定されている位相差を有している。最も簡単な場合においては、信号ＣＫｏｕｔは信号ＣＫ ０及びＣＫ ９０のうちの１つと同一である。
【００２７】
図示した実施例の例においては、ＰＬＬ出力信号ＣＫｏｕｔが多数の出力分割器１４−１乃至１４−４へ供給され、それらは各場合において該ＰＬＬ出力信号をプリセットされた分割比で周波数分割させ且つそれを出力段１６−１乃至１６−４へ出力し、該出力段は各場合において該信号を差動的出力クロック信号ＣＫｏｕｔ１乃至ＣＫｏｕｔ４へ変換させる。
【００２８】
入力側において、多数の差動的クロック信号ＣＫｉｎ１乃至ＣＫｉｎ３が回路１０へ供給され、前記信号は、最初に、３個の入力段１８−１乃至１８−３によって各場合において非差動的表現へ変換され且つ３個の入力分割器２０−１乃至２０−３を介してＰＬＬ１２内へ入力される。
【００２９】
図示した如く、位相検知器ＰＤ１，ＰＤ２，ＰＤ３は、夫々、以後「入力信号ＣＫｉｎ」としても呼称されるクロック信号ＣＫｉｎ１乃至ＣＫｉｎ３の各々に対して設けられている。
【００３０】
以後「位相検知器ＰＤ」としても呼称するこれらの位相検知器ＰＤ１乃至ＰＤ３の各々は、特別の動作モード（「第一動作モード」）において関連するクロック信号ＣＫｉｎ（又は分割器２０−１，２０−２，２０−３によって周波数分割されたそのバージョン）と調節され位相シフトされている出力信号ＣＫｏｕｔのバージョンとの間の位相差を決定し、且つそれをデジタル的に制御されるオシレータＤＣＯの制御のために使用可能なものとさせることが可能である。この目的のために、位相検知器ＰＤの出力はマルチプレックス即ちスイッチオーバー装置２２へ接続されており、それは位相検知器ＰＤ１乃至ＰＤ３によって出力される３個の出力信号のうちの１つを選択し且つそれをＰＬＬフィルタ２４へ出力するように構成されている。図示した実施例の例においては、各位相検知器ＰＤは、その第一動作モードにおいて、この位相差をデジタル的に表わす位相検知器出力信号を発生し、その信号はこの実施例の例においてはデジタル的に構成されているＰＬＬフィルタ２４によってフィルタされ且つ加算器２５を介してオシレータＤＣＯの制御入力へ出力される。更に、各位相検知器ＰＤは、その第一動作モードにおいて、以下においては積分器出力信号ＩＮＴ ＯＵＴとして呼称する信号を出力し、それは該位相検知器が「第二動作モード」（それについても更に後に説明する）にあった期間中に以下に説明する態様で位相検知器において決定され、格納され且つ継続的にアップデートされたものである。信号ＩＮＴ ＯＵＴ及び以後においてはＰＤ ＯＵＴとしても呼称する位相検知器出力信号が、これらの信号を加法的に重ね合わせるために加算器２５へ供給される。ＤＣＯにより出力されるＰＬＬ出力信号ＣＫｏｕｔの周波数は加算器２５により出力される信号によって制御される。
【００３１】
スイッチオーバー装置２２は全ての位相検知器ＰＤ１，ＰＤ２，ＰＤ３へ接続されており、且つスイッチング状態に依存して、これらの位相検知器のうちの特定の１つにより出力される信号をデジタルフィルタ２４及び加算器２５へ中継する。
【００３２】
スイッチオーバー装置２２によって、ＰＬＬの入力クロック信号として使用するために３個のクロック信号ＣＫｉｎ１乃至ＣＫｉｎ３の間でスイッチオーバーさせることが可能である。各このようなスイッチオーバーは信号採取装置２６によって開始され、それは入力側において、図示した如く、クロック信号ＣＫｉｎ１乃至ＣＫｉｎ３を受取り且つその出力側においてスイッチオーバー装置２２へ接続している。装置２６はクロック信号ＣＫｉｎの品質を検査し且つこの採取に基づいて該クロック信号のうちのどれをＰＬＬ入力クロック信号として使用すべきか又は現在使用中のクロック信号が使用不可能となる場合にどの他の入力クロック信号に対してスイッチオーバーを実施すべきかの決定を行う。後者の状況は、又、信号ＬＯＳによって集積回路装置のその他の（不図示）回路部分へ通信され、それも表示されたＰＬＬスイッチング回路１０を有している。
【００３３】
図２はこれら３個の位相検知器ＰＤ１，ＰＤ２，ＰＤ３の（同一の）構成を例示している。これら３個の位相検知器の構成が同一であることから、この構成は図２を参照して１つの位相検知器ＰＤについてのみ説明する。図１に示したスイッチング回路１０においては、位相検知器ＰＤに対して以下に説明する全てのコンポーネント及び信号は位相検知器ＰＤ１乃至ＰＤ３の各々に対して別々に各場合において存在している。
【００３４】
位相検知器ＰＤの前述した第一動作モードに対する主要なコンポーネントは調節可能な位相補間器３０及びサンプラー装置３２である。ＰＬＬ出力信号ＣＫｏｕｔの２つの「直交信号」ＣＫ ０，ＣＫ ９０が位相補間器３０内へ入力される。以下に説明する補間調節に対応して、補間器３０は調節され補間された信号ＣＫ＜１：８＞を発生し、それはサンプラー装置３２への入力信号として供給される。図示した実施例の例においては、位相補間器３０は約２．５ＧＨｚの周波数において振動するＤＣＯの２つの正弦波直交クロック信号ＣＫ ０，ＣＫ ９０の間で補間を行う。信号表示ＣＫ＜１：８＞は８個の信号成分を有しており且つ「ＰＬＬ出力信号の位相シフトされたバージョン」（補間調節に従って）ＣＫｏｕｔを表わしている。サンプラー装置３２は位相比較器の機能を有しており且つ出力信号ＣＫｏｕｔ（位相検知器ＰＤに対して直交信号成分ＣＫ ０及びＣＫ ９０として供給される）の位相シフトされたバージョンＣＫ＜１：８＞を位相検知器入力ＰＤ ＩＮの位相と比較する。この比較の結果として、サンプラー装置３２はデジタル信号表示ＰＤ ＯＵＴ＜９：０＞を出力し、それは位相検知器ＰＤの第一動作モードにおいて位相検知器スイッチオーバー装置３４を介して位相検知器出力へ供給され、それはＰＬＬスイッチオーバー装置２２（図１）へ接続されている。図２に表示されている位相検知器入力信号ＰＤ ＩＮは、図１に表示されている出力分割器２０−１乃至２０−３によって出力される信号のうちの１つである。
【００３５】
再度図１に戻ると、例えば、以下において、信号採取装置２６によって開始され且つＰＬＬスイッチオーバー装置２２によって実現されて、クロック信号ＣＫｉｎ１がＰＬＬ１２の入力クロック信号として現在使用されており且つ後の時間においてクロック信号ＣＫｉｎ２へのスイッチオーバーが行われることが仮定される。この場合において、位相検知器ＰＤ１はその第一動作モードにあり、それは図２を参照して既に説明してある。然しながら、他の２つの位相検知器ＰＤ２及びＰＤ３は図２を参照して再度以下に説明する第二動作モードにあり、その動作モードにおいては、後者は入力クロック信号をＰＬＬに対して使用可能なものとするものではなく、一方においては、「位相適応」（「ヒットレススイッチング」に対し）を発生し且つ他方においては「周波数適応」（オシレータＤＣＯの迅速な周波数調節に対し）を発生させる。より詳細に説明すると、その第二動作モードにある各位相検知器において、一方においては、次続の第一動作モードにおいて使用されるべき前述した位相シフト（「出力信号ＣＫｏｕｔの位相シフトされたバージョン」）の範囲、且つ、他方においては、爾後の第一動作モードに対して実際に使用される前述した積分器出力信号ＩＮＴ ＯＵＴが確立される。
【００３６】
その第一動作モードからその第二動作モードへの図２に示した位相検知器ＰＤのスイッチオーバーは、信号採取装置２６又はＰＬＬスイッチオーバー装置２２によって出力される信号Ｓ１によって発生され、前記信号は、サンプラー装置３２によって出力される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞は最早ＰＬＬへの基準クロックとして出力されることがないが、位相検知器ＰＤに設けられているフィードバック経路を介して位相補間器３０に関して反動するような態様で位相検知器スイッチオーバー装置３４を制御する。図示した実施例の例においては、このフィードバック経路はデジタルフィルタ３６と、オーバーフローカウンタ３８と、モジュロ８積分器４０によって形成されている。
【００３７】
第二動作モードにおいて、位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞はデジタルフィルタ３６を介してオーバーフローカウンタ３８の入力へ供給され、それは、各カウンタのオーバーフローの度に出力パルスをモジュロ８積分器４０へ出力する。出力側において、積分器４０は調節可能な位相補間器３０に対する調節信号を出力し、それに対して、８個の異なる補間段階に対する８個の異なる信号状態が供給される。
【００３８】
位相検知器ＰＤの第二動作モードにおいては、位相補間器３０の調節は信号ＣＫ＜１：８＞の位相に影響を与え、従って位相調節のために使用される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞に間接的に影響を与えるという事実に鑑み、位相制御は位相検知器ＰＤにおいて実施され、その場合に積分器４０により出力される調節は、位相検知器出力信号がゼロの位相差に対応する値に制御される状態に到達するまで変化される。位相検知器ＰＤがアクティブであり且つＰＬＬループ内に包含されている場合には、全体的なフィードバック経路３６，３８，４０は非アクティブである。
【００３９】
この位相制御はＰＬＬ出力信号の発生のために現在使用されていない全ての位相検知器ＰＤにおいて実施される。従って、ＰＬＬ入力クロック信号として使用するためのクロック信号ＣＫｉｎの間のスイッチオーバーが行われる前に、全ての異なるクロック信号ＣＫｉｎに対してＰＬＬ出力信号に関して言わば「内部位相調節」が形成される。各位相検知器ＰＤの第二動作モードにおいて行われるこの内部位相制御の機能は、言わば、「位相検知器内部のＰＬＬ」として考えることが可能である。この「内部ＰＬＬ」のデジタル的に制御可能なオシレータの機能はコンポーネント３８，４０，３０で使用可能なものとされる。
【００４０】
ＰＬＬ回路１０（図１）において、ＰＬＬ出力信号発生のために前に使用されていないクロック信号へのスイッチオーバーが行われる場合には、関連する位相検知器ＰＤにおける内部スイッチオーバー装置３４が、位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞がそれも対応的にスイッチオーバーされるＰＬＬスイッチオーバー装置２２を介してＰＬＬフィルタ２４へ供給されるような態様で信号Ｓ１によって逆転される。制御された態様で「内部ＰＬＬ」によって実施された位相補間器３０の先行する調節のおかげで、このスイッチオーバーはＰＬＬ出力信号において不利益的な位相変化へ通ずるものではない（もしも位相補間器３０が前もって調節されていなかった場合に予測されるであろうような）。
【００４１】
この「位相調節」とは無関係に、前に使用されていないクロック信号へのスイッチオーバーが行われる場合に「周波数調節」も与えられ、というのは、オシレータＤＣＯを制御するためのスイッチオーバー時において、位相検知器出力信号がフィルタ２４及び加算器２５を介してスイッチオーバー装置２２によって供給されるばかりでなく、積分器出力信号ＩＮＴ ＯＵＴは加算器２５における重ね合わせのおかげでオシレータの制御に協力する。２つの入力クロック信号ＣＫｉｎの間のスイッチオーバー期間中の周波数のジャンプは、付加的な信号ＩＮＴ ＯＵＴを介して、該オシレータの直接的な対応する調節を発生する。この目的のために、第二動作モードにおいて固定された信号ＩＮＴ ＯＵＴが固定され且つ使用されていないクロック信号とＰＬＬ出力信号との間の周波数差の表示（ここでは、デジタル）としてアップデートされる。
【００４２】
図示した実施例の例においては、いずれの場合においても第二動作モードにおける位相適用のために存在する「内部ＰＬＬ」（図２参照）は、又、周波数適用のために提供される信号ＩＮＴ ＯＵＴの発生、格納及びアップデートのために有益的に使用される。図２から理解することが可能であるように、この信号はフィードバックフィルタ３６から、より精密にはその入力（第二動作モードにおいてのみ）がサンプラー装置３２の出力信号を受取る積分器４１の出力信号として派生される。積分器４１は「積分分岐」を形成し、それは、「比例分岐」及び加算器４２と共に、図２に示したようなフィルタ３６を形成する。図示した実施例の例においては、該比例分岐は線形要素４３（例えば、増幅器）及びローパスフィルタ４４によって形成されている。異なるＰＬＬ入力信号の間でのスイッチオーバー期間中に、ＩＮＴ ＯＵＴとして指定される積分器４１の出力信号が決定される周波数差を表わすものであることが周波数適応の機能にとって基本的である。「内部ＰＬＬ」を使用する位相適応の説明した実現のおかげで、周波数適用のために必要な信号は、言わば、この回路に関連した実現の副産物として得られる。
【００４３】
ＰＬＬの入力クロック信号として使用するために多数のクロック信号の間でスイッチオーバーを行うことが可能なＰＬＬ１２を使用することが説明したＰＬＬスイッチング回路１０の機能にとって基本的なことであり、その場合に、現在使用中のＰＬＬ位相検知器は、フィードバック信号ＣＫｏｕｔの位相（該フィードバック信号の位相は調節され位相シフトされている）を現在使用中の入力信号の位相と比較し、且つこの期間において現在使用されていない位相検知器は、既に、周波数シフトの調節を実施しており、それは、ＰＬＬ位相検知器としてそれらが使用される場合には、「初期的な調節」として使用される。更に、説明した例においては、現在使用されていない位相検知器は、既に、位相シフトの調節を実施し、それは、ＰＬＬ位相検知器としてそれらが使用される場合に、加算器２５における混合を介して、スイッチオーバー直後の初期的に調節に貢献する。
【００４４】
実施例の説明した例から逸れて、入力において異なる数のクロック信号及び／又は異なる数の出力クロック信号も勿論与えることが可能である。更に、周波数分割器１４，１６の数及び配置は与えられた適用例に対して適用させることが可能である。図２に示した位相検知器ＰＤの構成は好適な実施例を表わしているが、勿論、異なる構成とすることも可能である。然しながら、（説明した構成の場合におけるように）、内部フェーズロックループを第二動作モードにおける位相シフト及び／又は周波数シフトの調節のために位相検知器内部に設けることが可能である構成が好適である。このような位相シフトに関する限り、位相補間器による説明した実施例は、又、好適実施例としてのみみなされるべきものであり、それも異なる構成とすることも可能である。同じことは、一方においては、サンプラー３２及び他方においては位相補間器３０の以下に説明する詳細な構成についても適用され、それらは以下に説明するものとは異なる構成を有することも可能である。
【００４５】
最後に、図１に示したＰＬＬフィルタ２４の構成は好適実施例としての例示としてのみ理解すべきものである。この例においては、フィルタ２４は、下流側のローパスフィルタ４６と共に線形要素４５から形成されている比例分岐と、積分器４７から形成されている積分分岐とを有しており、その場合に、これら２つの分岐から発生する信号は加算器４８を介して結合されてフィルタ出力信号を形成する。
【００４６】
図３は図２からの位相検知器ＰＤにおいて使用されるサンプラー３２の構成を示している。
【００４７】
ＰＬＬ出力信号ＣＫｏｕｔのフェーズシフトしたバージョンＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮが多相サンプラー５０内へ入力され、それは、それから、信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を発生する。全部で８個の信号成分ＣＫ＜１＞乃至ＣＫ＜８＞からなる信号ＣＫ＜１：８＞の信号成分ＣＫ＜１＞は、又、位相アキュムレータ５２（カウンタ）内へ入力される。７個のフリップフロップを有するフリップフロップ装置５４は、図示した如く、位相アキュムレータ５２によって出力される信号及び信号ＣＫ  Ｒを受取り且つ信号成分ＰＤ ＯＵＴ＜９：３＞を形成し、それは、信号ＰＤ ＯＵＴ＜２：０＞を受取る加算要素５６を介して搬送されて検知器出力信号ＰＤ ＯＵＴ＜９：０＞を形成する。図示した実施例の例においては、サンプラー装置３２が、その出力において、１０ビットワードを発生し、それは位相検知器ＰＤへ供給される信号の位相差をデジタル的に表わしている。サンプラー装置３２は信号ＰＤ ＯＵＴ＜２：０＞を使用可能とするために高速において動作する多相サンプラーを有しており、該信号は位相検知器出力信号の３個の下位ビットを表わしている。フリップフロップ装置５４は７個の高位ビットを発生する。該多相サンプラーは供給された位相検知器入力信号ＰＤ ＩＮをサンプルし、それは、８個の均等に離隔されたクロック信号ＣＫ＜１＞乃至ＣＫ＜８＞と共に、１９．４４ＭＨｚの周波数を有しており、それは、図示した実施例の例においては、１．２５ＧＨｚの周波数を有しており且つ１００ｐｓの位相分解能を送給する。
【００４８】
図４は図３に示した多相サンプラー５０の構成を示している。多相サンプラー５０は、図示した如く、フリップフロップ装置５８及びデコーダ６０を包含しており、それは、図示した態様においては、信号ＰＤ ＩＮ及びＣＫ＜１＞乃至ＣＫ＜８＞を受取り、且つ出力側において、信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を出力する。
【００４９】
図５は、例示として信号成分ＣＫ＜１＞乃至ＣＫ＜８＞、信号ＰＤ ＩＮ信号ＰＤ ＯＵＴ＜２：０＞及び信号ＣＫ Ｒの時間特性を示している。図５は、特に、８個のサンプリングクロック信号ＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮ及び位相検知器出力信号ＰＤ ＯＵＴの間の位相関係を示している。
【００５０】
このことから理解することが可能であるように、位相補間器３０により発生される信号成分ＣＫ＜１＞乃至ＣＫ＜８＞は、それ自身、同一の信号であるが、互いに等距離位相シフトされている。図示した実施例の例においては、これらの信号成分の２つの隣り合うものの間（例えば、ＣＫ＜１＞とＣＫ＜２＞との間）のタイミングオフセットは１００ｐｓに対応している。
【００５１】
図６及び７は位相補間器３０の構成を例示している。
【００５２】
補間器３０の全体的な構成を図６に示してある。１．２５ＧＨｚの周波数において８個のクロック信号ＣＫ＜１＞乃至ＣＫ＜８＞を一様に離れて離隔させて（１００ｐｓだけ）使用可能なものとさせるために、補間器３０は２つの表示された補間器半分部分７０−１及び７０−２及び付加的な分割器回路を具備する出力回路部分７２を有している。補間器半分部分７０−１，７０−２及び補間器出力回路部分７２は、直交信号ＣＫ ０及びＣＫ ９０（図１参照）から、信号成分ＣＫ＜１＞乃至ＣＫ＜８＞により表現されるＰＬＬ出力信号の位相シフトされたバージョンを形成するために、図示した態様で共同する。
【００５３】
直交信号ＣＫ ０及びＣＫ ９０は差動的な形態で補間器３０へ供給され、信号ＣＫ ０は差動的信号成分ＣＫ ０ Ｐ及びＣＫ ０ Ｎから構成されている。信号ＣＫ ９０は差動的信号成分ＣＫ ９０ Ｐ及びＣＫ ９０ Ｎから構成されている。所望の位相シフトの調節は信号ＰＨＩ＜２：０＞により行われる。これは位相補間器３０の制御入力へモジュロ８積分器４０によって図２において送信される信号である。
【００５４】
最後に、図７は図６に示した２つの補間器半分部分７０−１及び７０−２の（同一の）構成を示している。各補間器半分部分の構成は、それ自身の既知の概念に従うものであり且つデジタル・アナログ変換器７４を有しており、それは供給された信号ＰＨＩ＜２：０＞をアナログ電流表示（表示された電流源により記号化されている）へ変換する。該電流源により供給される電流は夫々のトランスコンダクタンス段に対する調節用電流として作用し、それらの段の各々は、図示した如く、トランジスタ対によって形成されており且つ個々の電流の重み付けした重ね合わせを発生する。これらの電流は共通の抵抗負荷Ｒを介して供給され、従って図６に示した電位ＰＨ ＯＵＴＰ及びＰＨ ＯＵＴＮは抵抗負荷Ｒにおける電圧降下として使用可能とされる。該位相補間器出力信号は（電流の重ね合わせにより）形成されたＣＫ１及びＣＫ２入力信号の重み付けされた和に対応しており、前記入力信号は、常に、９０゜の位相差を有している。該位相補間器出力信号の分解能は５０ｐｓに特定されている。
【００５５】
上述した実施例の例に対して期待した周波数及び時間の値は、勿論、単に例示的なものとして理解すべきものであり、実際上は修正し且つ関連する適用例の場合に適応させることが可能である。
【図面の簡単な説明】
【００５６】
【図１】ＰＬＬ回路を示した概略図。
【図２】図１からのＰＬＬ回路において使用される位相検知器の構成を示した概略図。
【図３】図２からの位相検知器において使用されるサンプラー装置の構成を示した概略図。
【図４】図３からのサンプラー装置において使用される多相サンプラーの構成を示した概略図。
【図５】図４からの多相サンプラーにおいて発生する信号の時間特性の例示的表示を示した概略図。
【図６】図２のからの位相検知器において使用される位相補間器の構成を示した概略図。
【図７】図６からの位相補間器において使用される２つの補間器半分部分の構成を示した概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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