(57)【要約】【課題】薄膜トランジスタにおいて、しきい値電圧を高めに設定しなくてもトランジスタがオフ時のリーク電流を抑え、薄膜トランジスタの駆動能力の低下を防止する。【解決手段】アモルファスシリコン膜２をレーザーアニール等の加熱処理により、結晶化してポリシリコン膜３を形成する。そして、薄膜トランジスタのしきい値電圧を制御するため、不純物をポリシリコン膜３の中にイオン注入する。その後、ポリシリコン膜３を選択的にドライエッチングまたはウエットエッチングしてポリシリコン・アイランド３Ｉを形成する。このとき、ポリシリコン・アイランド３Ｉの端部がテーパー形状となるように等方性エッチングの条件でエッチングを行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に絶縁膜から成るバッファ膜を介してアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜を加熱処理によって結晶化させてポリシリコン膜を形成する工程と、
前記ポリシリコン膜中に不純物をイオン注入する工程と、
前記不純物がイオン注入された前記ポリシリコン膜をパターニングしてその端部がテーパー形状を有するポリシリコン・アイランドを形成する工程と、
前記ポリシリコン・アイランドを被覆するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
絶縁基板上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜を加熱処理によって結晶化させてポリシリコン膜を形成する工程と、
前記ポリシリコン膜層をパターニングしてアライメントマークを形成する工程と、
前記アライメントマークを基準として前記ポリシリコン膜の第１の領域上にホトレジストを形成する工程と、
前記ホトレジストに覆われていない前記ポリシリコン膜の第２の領域に不純物をイオン注入する工程と、
前記イオン注入後に、前記アライメントマークを基準として、前記第１の領域のポリシリコン膜をパターニングしてその端部がテーパー形状を有する第１のポリシリコン・アイランドを形成するとともに、前記第２の領域のポリシリコン膜をパターニングしてその端部がテーパー形状を有する第２のポリシリコン・アイランドを形成する工程と、
前記第１及び第２のポリシリコン・アイランドを被覆するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１のポリシリコン・アイランド上に第１のゲート電極を形成し、前記ゲート絶縁膜を介して前記第２のポリシリコン・アイランド上に第２のゲート電極を形成する工程と、を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
前記不純物がボロン等のＰ型不純物又はリン等のＮ型不純物であることを特徴とする請求項１又は請求項２に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いられる薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
一般にアクティブマトリクス型の液晶表示装置では、複数の画素がマトリクス状に配置され、各画素に画素選択用の薄膜トランジスタを備えている。
【０００３】
図４は薄膜トランジスタの平面図、図５は図４のＸ−Ｘ線（ソースドレイン方向）に沿った断面図、図６は薄膜トランジスタの製造工程を示す断面図であり、これは図４のＹ−Ｙ線（ゲート幅方向）に沿った断面図に相当している。
【０００４】
この薄膜トランジスタの製造方法を説明すると以下の通りである。まず、図６（Ａ）に示すように、ガラス基板等の絶縁基板１上にプラズマＣＶＤ（plasma chemical vapor deposition）によりＳｉＯ２膜等の絶縁膜から成るバッファ膜２を形成し、このバッファ膜２上にアモルファスシリコン膜３Ａを５０ｎｍ程度の厚さに形成する。
【０００５】
その後、図６（Ｂ）に示すように、アモルファスシリコン膜２をレーザーアニール等の加熱処理により、結晶化してポリシリコン膜３を形成する。その後、図６（Ｃ）に示すように、ポリシリコン膜３を、ホトレジストを用いて選択的にドライエッチングまたはウエットエッチングして、島状のポリシリコン・アイランド３Ｉを形成する。
【０００６】
このとき、ポリシリコン・アイランド３Ｉの端部がテーパー形状となるように等方性エッチングの条件でエッチングを行う。そして、このエッチング後に薄膜トランジスタのしきい値電圧（threshold voltage）を制御するため、不純物をポリシリコン・アイランド３Ｉの中にイオン注入する。この不純物はＮチャネル型の薄膜トランジスタの場合には、通常ボロンである。
【０００７】
この後、図６（Ｄ）に示すように、プラズマＣＶＤによりＳｉＯ２膜等から成るゲート絶縁膜４をポリシリコン・アイランド３Ｉを被覆するように形成する。ポリシリコン・アイランド３Ｉの端部にテーパー部３ｔが形成されているので、このゲート絶縁膜４の被覆性が向上し、静電破壊強度も向上する。ゲート絶縁膜４上にはモリブデンやクロム等から成るゲート電極５が形成される。その後、図５に示すように、ゲート電極５をマスクとして不純物をイオン注入し、ソース３ｓ及びドレイン３ｄを形成する。この不純物はＮチャネル型の薄膜トランジスタの場合には、リンまたはヒ素である。ソース３ｓとドレイン３ｄの間の領域がチャネル３ｃとなる。
【特許文献１】特開２００２−３４３９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のようにポリシリコン膜３に対してテーパー加工を施すと、ポリシリコン膜の平坦部に主たるメイントランジスタＭＴが形成され、テーパー部３ｔに従たるサブトランジスタＳＴが形成されることになる。サブトランジスタＳＴのしきい値（Vth-sub）はメイントランジスタＭＴのしきい値（Vt-main）より低い。このサブトランジスタ効果のため、薄膜トランジスタのソースドレイン間のリーク電流が増加するという問題があった。特に、アクティブマトリクス型の液晶表示装置では、画素領域の周辺回路の消費電力が上がらないように、ゲート電圧０Ｖの時（トランジスタのオフ時）に流れるドレイン電流を抑えるため、チャネルイオン注入によるしきい値電圧の制御が行われる。
【０００９】
しかしながら、サブトランジスタＳＴのしきい値（Vth-sub）はメイントランジスタＭＴのしきい値（Vt-main）に比べて０Ｖに近いため、サブトランジスタＳＴによるリーク電流を抑えるためにはしきい値電圧を高めに設定する必要があり、その結果として、メイントランジスタＭＴの駆動能力が低下するという問題があった。
【課題を解決するための手段】
【００１０】
そこで、本発明の薄膜トランジスタの製造方法は、絶縁基板上に絶縁膜から成るバッファ膜を介してアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜を加熱処理によって結晶化させてポリシリコン膜を形成する工程と、前記ポリシリコン膜中に不純物をイオン注入する工程と、前記不純物がイオン注入された前記ポリシリコン膜をパターニングしてその端部がテーパー形状を有するポリシリコン・アイランドを形成する工程と、前記ポリシリコン・アイランドを被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、ポリシリコン膜中に不純物をイオン注入した後に、ポリシリコン膜をテーパー加工しているので、ポリシリコン膜を通してバッファ膜中に注入される不純物による固定電荷の分布が均一化される結果、メイントランジスタとサブトランジスタのしきい間電圧を揃えることができる。これにより、しきい値電圧を高めに設定しなくてもトランジスタがオフ時のリーク電流を抑えることができ、薄膜トランジスタの駆動能力の低下を防止することができる。
【発明を実施するための最良の形態】
【００１２】
次に、実施形態に係る薄膜トランジスタの製造方法について詳しく説明する前に、上述したサブトランジスタ効果の原因について説明する。
【００１３】
従来例の薄膜トランジスタの製造方法では、ポリシリコン膜の平坦部に主たるメイントランジスタＭＴが形成され、テーパー部３ｔに従たるサブトランジスタＳＴが形成され、サブトランジスタＳＴのしきい値（Vth-sub）はメイントランジスタＭＴのしきい値（Vt-main）より低いことでトランジスタのオフ時のリーク電流が増加することが問題であった。
【００１４】
本発明者はこのサブトランジスタ効果の原因はバッファ膜２の中にイオン注入された不純物の分布が、サブトランジスタＳＴとメイントランジスタＭＴとで異なっているためであることを見出した。図７に示すように、Ｎチャネル型の薄膜トランジスタのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示すＩｄ−Ｖｇカーブの観測値はメイントランジスタＭＴのカーブとサブトランジスタＳＴのカーブに分解することができ、破線で示すサブトランジスタＳＴのカーブはメイントランジスタＭＴのカーブより左側にシフトしており、しきい値電圧（Vth-sub）が相対的に低いことがわかる。
【００１５】
ポリシリコン・アイランド３Ｉの形成後に不純物、例えばボロンのイオン注入を行うと、ポリシリコン・アイランド３Ｉの平坦部での深さ方向の不純物分布（図６（Ｃ）のＸ１方向に沿った不純物分布）は図８（Ａ）のようになり、ポリシリコン・アイランド３Ｉのテーパー部３ｔでの深さ方向の不純物分布（図６（Ｃ）のＸ２方向に沿った不純物分布）は図８（Ｂ）のようになる。
【００１６】
すなわち、ポリシリコン・アイランド３Ｉのテーパー部３ｔは平坦部よりポリシリコン膜が薄いため、テーパー部３ｔの下方のバッファ膜２内にはポリシリコン膜を貫通して比較的多くの不純物が注入される結果、テーパー部３ｔの下方のバッファ膜２内の不純物濃度はポリシリコン・アイランド３Ｉの平坦部の下方のバッファ膜２内の不純物濃度より高くなる。バッファ膜２内に入り込んだ不純物は固定電荷としてトランジスタのしきい値電圧を下げるように働くようになる。
【００１７】
図９はＩｄ−Ｖｇカーブのボロンドーズ量依存性を示した図であり、メイントランジスタＭＴのＩｄ−Ｖｇカーブはドーズ量の増加に伴い右側にシフトしているが、サブトランジスタＳＴの特性はドーズ量を増やしてもあまり変化していない。これはドーズ量を増やすと、ポリシリコン膜中のボロン濃度は増加するが、バッファ膜２内のボロン濃度の増加により固定電荷も増加するので、両者のしきい値電圧への効果が相殺されて、結果としてしきい値電圧があまり変化しないと考えられる。
【００１８】
このため、Ｎチャネル型の薄膜トランジスタでは、固定電荷の差の影響により、そのサブトランジスタＳＴのしきい値（Vth-sub）はメイントランジスタＭＴのしきい値（Vt-main）より低くなるのである。したがって、本実施形態では、ポリシリコン膜３をパターニングする前に、ポリシリコン膜３の中に不純物をイオン注入することにより、ポリシリコン膜３を貫通してバッファ膜３の中に入り込んだ不純物分布を均一にするようにした。
次に、本発明の第１の実施形態に係る薄膜トランジスタの製造方法について、図１を参照して説明する。図１は図４のＹ−Ｙ方向に沿った断面図に相当する。
【００１９】
図１（Ａ）に示すように、ガラス基板等の絶縁基板１上にプラズマＣＶＤによりＳｉＯ２膜等の絶縁膜から成るバッファ膜２を形成し、このバッファ膜２上にアモルファスシリコン膜３Ａを５０ｎｍ程度の厚さに形成する。
【００２０】
その後、図１（Ｂ）に示すように、アモルファスシリコン膜２をレーザーアニール等の加熱処理により、結晶化してポリシリコン膜３を形成する。そして、図１（Ｃ）に示すように、薄膜トランジスタのしきい値電圧を制御するため、不純物をポリシリコン膜３の中にイオン注入する。この不純物はＮチャネル型の薄膜トランジスタの場合には、通常ボロンであるが、目標のしきい値電圧に応じてリン等のＮ型不純物でもよい。
【００２１】
その後、図１（Ｄ）に示すように、ポリシリコン膜３を、ホトレジストを用いて選択的にドライエッチングまたはウエットエッチングしてポリシリコン・アイランド３Ｉを形成する。このとき、ポリシリコン・アイランド３Ｉの端部がテーパー形状となるように等方性エッチングの条件でエッチングを行う。
【００２２】
ポリシリコン・アイランド３Ｉの平坦部での深さ方向の不純物分布（図１（Ｄ）のＸ１方向に沿った不純物分布）は図１０（Ａ）のようになり、ポリシリコン・アイランド３Ｉのテーパー部３ｔでの深さ方向の不純物分布（図１（Ｄ）のＸ２方向に沿った不純物分布）は図１０（Ｂ）のようになり、バッファ膜２内での不純物分布は両者とも同じになる。
【００２３】
この後、図１（Ｅ）に示すように、プラズマＣＶＤによりＳｉＯ２膜等から成るゲート絶縁膜４を、ポリシリコン・アイランド３Ｉを被覆するように形成する。ポリシリコン・アイランド３Ｉの端部にテーパー部３ｔが形成されているので、このゲート絶縁膜４の被覆性が向上し、静電破壊強度も向上する。ゲート絶縁膜４上にはモリブデンやクロム等から成るゲート電極５が形成される。
【００２４】
そして、図５に示すように、ゲート電極５をマスクとして不純物をイオン注入し、ソース３ｓ及びドレイン３ｄを形成する。この不純物はＮチャネル型の薄膜トランジスタの場合には、リンまたはヒ素である。ソース３ｓとドレイン３ｄの間の領域がチャネル３ｃとなる。
【００２５】
このように本実施形態によれば、ポリシリコン膜３をパターニングする前に、ポリシリコン膜３の中に不純物をイオン注入することにより、ポリシリコン膜３を貫通してバッファ膜２の中に入り込んだ不純物分布を均一にするようにしたので、メイントランジスタＭＴとサブトランジスタＳＴのしきい値電圧を揃えることができる。これにより、しきい値電圧を高めに設定しなくてもリーク電流を抑えることができ、薄膜トランジスタの駆動能力の低下を防止することができる。
【００２６】
次に、本発明の第２の実施形態に係る薄膜トランジスタの製造方法について、図２及び図３を参照して説明する。図２及び図３は図４のＹ−Ｙ方向に沿った断面図に相当する。本実施形態はＣＭＯＳの薄膜トランジスタの製造方法に関するものである。
【００２７】
図２（Ａ）に示すように、第１の実施形態と同様にして、ガラス基板等の絶縁基板１上にプラズマＣＶＤによりＳｉＯ２膜等の絶縁膜から成るバッファ膜２を形成し、このバッファ膜２上にアモルファスシリコン膜を形成し、これをレーザーアニール等の加熱処理により、結晶化してポリシリコン膜３を形成する。
【００２８】
次に、図２（Ｂ）に示すように、ポリシリコン膜３を部分的にパターニングしてポリシリコンから成るアライメントマーク３０を形成する。次に、図２（Ｃ）に示すように、アライメントマーク３０を基準として、ポリシリコン膜３上のＰチャネル型薄膜トランジスタ形成領域を被覆するホトレジスト６を形成する。そして、このホトレジスト６をマスクとして、しきい値電圧の制御のために、ホトレジスト６で覆われていないＮチャネル型薄膜トランジスタ形成領域のポリシリコン膜３の中にボロンをイオン注入する。なお、イオン注入する不純物は、目標のしきい値電圧に応じてリン等のＮ型不純物でもよい。
【００２９】
Ｐチャネル型薄膜トランジスタ形成領域については、不純物のイオン注入をしなくても適切なしきい値電圧が得られる場合にはそのようなイオン注入は不要である。Ｐチャネル型薄膜トランジスタについてしきい値電圧調整が必要な場合には、Ｎチャネル型薄膜トランジスタ形成領域をホトレジストで覆って、Ｐチャネル型薄膜トランジスタ形成領域のポリシリコン膜３の中に不純物をイオン注入してもよい。
【００３０】
その後、ホトレジスト６を除去した後に、図２（Ｄ）に示すように、アライメントマーク３０を基準として、Ｎチャネル型薄膜トランジスタ形成領域のポリシリコン膜３上にホトレジスト７Ａをパターニングし、Ｐチャネル型薄膜トランジスタ形成領域のポリシリコン膜３上にホトレジスト７Ｂをパターニングする。
【００３１】
そして、図３（Ａ）に示すように、ポリシリコン膜３を、ホトレジスト７Ａ，７Ｂをエッチングマスクとして用いて選択的にドライエッチングまたはウエットエッチングしてポリシリコン・アイランド３Ａ，３Ｂを形成する。このとき、ポリシリコン・アイランド３Ａ，３Ｂにそれぞれテーパー部３ｔが形成されるように等方性エッチングの条件でエッチングを行う。
【００３２】
次に、図３（Ｂ）に示すようにプラズマＣＶＤによりＳｉＯ２膜等から成るゲート絶縁膜４を、ポリシリコン・アイランド３Ａ，３Ｂを被覆するように形成する。ゲート絶縁膜４上にはモリブデンやクロム等から成るゲート電極５Ａ，５Ｂが形成される。
【００３３】
そして、Ｎチャネル型薄膜トランジスタについては、ゲート電極５Ａをマスクとしてリンやヒ素のようなＮ型不純物をイオン注入して、ソース及びドレインを形成する。また、Ｐチャネル型薄膜トランジスタについては、ゲート電極５ＢをマスクとしてボロンのようなＰ型不純物をイオン注入して、ソース及びドレインを形成する。
【００３４】
本実施形態によれば、ポリシリコン膜３をパターニングする前に、Ｎチャネル型薄膜トランジスタ形成領域のポリシリコン膜３の中にボロンをイオン注入することにより、ポリシリコン膜３を貫通してバッファ膜２の中に入り込んだ不純物分布を均一にするようにしたので、Ｎチャネル型薄膜トランジスタのメイントランジスタＭＴとサブトランジスタＳＴのしきい値電圧を揃えることができる。これにより、しきい値電圧を高めに設定しなくてもリーク電流を抑えることができ、Ｎチャネル型薄膜トランジスタの駆動能力の低下を防止することができる。
【００３５】
なお、第１の実施形態のゲート電極５、第２の実施形態のゲート電極５Ａ，５Ｂは、シングルゲート構造であるが、これに限らずダブルゲート構造でもよい。また、第１及び第２の実施形態において、薄膜トランジスタはＬＤＤ（Lightly Doped Drain）構造としてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。
【図２】本発明の第２の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。
【図３】本発明の第２の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。
【図４】薄膜トランジスタの平面図である。
【図５】図４のＸ−Ｘ線に沿った断面図である。
【図６】従来例に係る薄膜トランジスタの製造方法を示す断面図である。
【図７】従来例の薄膜トランジスタのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。
【図８】従来例の薄膜トランジスタの不純物分布を示す図である。
【図９】従来例の薄膜トランジスタのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示す図である。
【図１０】本発明の実施形態による薄膜トランジスタの不純物分布を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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