(57)【要約】      （修正有）【課題】簡単な回路構成で実現するオフセット除去回路を提供する。【解決手段】第１の入力と，第２の入力との差分を出力する差動増幅器と，オフセット除去許容電圧範囲を設定するオフセット除去精度設定回路と，オフセット除去期間を特定するオフセット除去パルス発生回路と，前記オフセット除去期間内で，前記オフセット除去許容電圧範囲を超える前記差動増幅器の出力があるとき，電圧発生を有効とする電圧発生制御信号を出力する電圧発生制御回路と，前記電圧発生制御信号により有効とされるとき，前記差動増幅器の出力の大きさに対応する電圧を発生する電圧発生器を有し，前記電圧発生器の出力が前記差動増幅器の第２の入力に帰還入力される。【選択図】図１
2007088845.tif 000002
【特許請求の範囲】
【請求項１】
不必要な直流成分が重畳している信号が入力される第１の入力と，第２の入力との差分を出力する差動増幅器と，
オフセット除去許容電圧範囲を設定するオフセット除去精度設定回路と，
オフセット除去期間を特定するオフセット除去パルスを出力するオフセット除去パルス発生回路と，
前記オフセット除去パルスにより特定されるオフセット除去期間内で，前記オフセット除去精度設定回路により設定されたオフセット除去許容電圧範囲を超える前記差動増幅器の出力があるとき，電圧発生を有効とする電圧発生制御信号を出力する電圧発生制御回路と，
前記電圧発生制御回路から出力される電圧発生制御信号により有効とされるとき，前記差動増幅器の出力の大きさに対応する電圧を発生する電圧発生器を有し，
前記電圧発生器の出力が前記差動増幅器の第２の入力に帰還入力される
ように構成されたことを特徴とするオフセット除去回路。
【請求項２】
不必要な直流成分が重畳している信号が入力される，従続された複数のオフセット除去回路段を有し，
前記複数のオフセット除去回路段のそれぞれが，
オフセット電圧を含む信号が入力される第１の入力と，第２の入力との差分を出力する差動増幅器と，
オフセット除去許容電圧範囲を設定するオフセット除去精度設定回路と，
オフセット除去期間を特定するオフセット除去パルスを出力するオフセット除去パルス発生回路と，
前記オフセット除去パルスにより特定されるオフセット除去期間内で，前記オフセット除去精度設定回路により設定されたオフセット除去許容電圧範囲を超える前記差動増幅器の出力があるとき，電圧発生を有効とする電圧発生制御信号を出力する電圧発生制御回路と，
前記電圧発生制御回路から出力される電圧発生制御信号により有効とされるとき，前記差動増幅器の出力の大きさに対応する電圧を発生する電圧発生器を有し，
前記電圧発生器の出力が前記差動増幅器の第２の入力に帰還入力される
ように構成されたことを特徴とするオフセット除去回路。
【請求項３】
請求項１又は２において，
前記電圧発生器は，ポテンショメータにより構成され，所定周波数のクロック信号が入力され，
前記クロック信号に同期して，前記差動増幅器の出力の大きさに対応する電圧を，所定電圧ステップずつ出力することを特徴とするオフセット除去回路。
【請求項４】
請求項１又は２において，
前記入力される信号に重畳している不必要な直流成分であるオフセット電圧を補正するための補正時間ｔ，オフセット除去の目標電圧精度ΔＶを目標パラメータとするとき，次の関係式から求められる，それぞれ分解能ｎを有するオフセット除去回路がｍ段従属接続されている，
【数１】
2007088845.tif 000006
但し，
Δｔ：前記電圧発生器の電圧を一回切り替えるための設定時間
Ｖ：最大電圧
ｎ：前記電圧発生器の分解能
ことを特徴とするオフセット除去回路。
【請求項５】
請求項１又は２に記載の不必要な直流成分が重畳している信号が入力されるオフセット除去回路段が，ｍ段従属接続されているとき，
オフセット除去回路のオフセット除去の目標電圧精度ΔＶ及び，オフセット電圧を補正するための補正時間ｔを次に関係式から推定する，
【数２】
2007088845.tif 000007
但し，
Δｔ：前記電圧発生器の電圧を一回切り替えるための設定時間
Ｖ：最大電圧
ｎ：前記電圧発生器の分解能
ことを特徴とするオフセット除去回路のオフセット除去の目標電圧精度ΔＶ及び，オフセット電圧を補正するための補正時間の推定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，オフセット除去回路に関し，特に微少信号レベルの測定に適したオフセット除去回路に関する。
【背景技術】
【０００２】
一般に，電子部品には実際の信号の他に不必要なＤＣ（直流）成分が重畳している。たとえば，検知器から出力される検知信号を入力し，増幅等の処理を施してその信号レベルを判定し，その結果を各種評価あるいは制御に用いることが一般に行われている。
【０００３】
かかる信号処理において，検知器の被検出対象の入力が零であっても出力が現れる，いわゆる基準レベルからの差であるオフセット値が生じる。このオフセットの大きさは，検知器の特性あるいは，被検出対象の物理的特性にも依存する。
【０００４】
特に，星の光度観察，化学分析，生物計測等エネルギーの微少な対象のレベルを検知する場合は，オフセット成分の存在する信号から真の信号を取り出すために，オフセット成分を取り除くことが重要である。また，被測定対象の変化現象に対応するために，真の信号受信を高速且つ適切に補正することが必要な場合がある。
【０００５】
例えば，光信号をアナログ電気信号に変換し，これをＡ／Ｄ変換器に入力し，変換されたデジタル信号で光信号レベルを評価するような装置において考えると，Ａ／Ｄ変換器に入力されるアナログ信号には，アナログ回路を構成する各要素の電気特性，あるいは，光検出素子，その検出回路，ドライバー回路等が原因でオフセット電圧が重畳されている。
【０００６】
このような状態で，光信号を変換したアナログ電気信号がＡ／Ｄ変換器でデジタル信号に変換されると，アナログ電気信号に含まれる直流（ＤＣ）オフセット電圧の大きさによってはＡ／Ｄ変換器の入力レンジを越えてしまうことも有り得る。
【０００７】
また，ＤＣオフセット電圧の大きさが入力レンジを越えない状態であっても光入力のダイナミックレンジを非常に狭くしてしまい，光信号を検出する特性を大幅に劣化させる要因の一つとなる。
【０００８】
このオフセット電圧を補正（あるいは除去）する方法としては，従来は，手動の可変抵抗器からなる加算アンプによる方法と，ＣＰＵによる自動補正方法とが知られている。
【０００９】
前者の方法は，例えば増幅回路などからの信号を加算アンプに入力し，その出力をモニタで見ながらゼロレベルになるように可変抵抗器を手動で調整するものである。
【００１０】
後者の場合は，差動型の加算アンプに，Ａ／Ｄ変換器，ＣＰＵおよびＤ／Ａ変換器を含むフィードバック系を接続して，加算アンプの出力をＡ／Ｄ変換器で変換する。そして，Ａ／Ｄ変換後の信号をＣＰＵに取り込み，誤差補正などによるデータ加工を行なう。次いで，そのデータをＤ／Ａ変換器でアナログ信号に戻して加算アンプにフィードバックして，オフセット成分を補正するものである。
【００１１】
これらの方法では，前者の場合は手動操作によるオフセット補正のために，後者の場合は回路内でＡ／Ｄ変換，Ｄ／Ａ変換を繰り返すために，信号レベル設定に時間を要するものである。
【００１２】
また，Ａ／Ｄ変換，Ｄ／Ａ変換を用いる場合，補正の精度を向上するためには，ビット数を増やす必要があるが，それに伴い，回路が複雑になり，Ａ／Ｄ変換，Ｄ／Ａ変換の段数が増える事により消費電力が増えるという特徴がある。
【００１３】
ちなみに，後者の方法に関連する構成として特許文献１に記載がある。特許文献１に記載の発明では，減算型の加算アンプ（差動増幅器）のフィードバック系にＡ／Ｄ変換器と，Ｄ／Ａ変換器を設け，先にＡ／Ｄ変換器の入力をグランドに落とし，この時のＤ／Ａ変換器の出力を前記減算アンプにフィードバックする。次いで，減算アンプの出力をＡ／Ｄ変換器に入力し，その時のＤ／Ａ変換器の出力を減算アンプにフィードバックしてオフセットを打ち消す構成である。これにより，オフセットを自動的に補正するというものである。しかし，上記後者の方法と同様に，補正の精度を向上するためにビット数を増やす必要がある。これによって，回路が複雑になり，Ａ／Ｄ変換，Ｄ／Ａ変換の段数が増えることにより消費電力が増えるという特徴がある。
【特許文献１】特開２００１−２９８３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって，本発明の目的は，上記従来のオフセット補正方法に対し，複雑な回路構成を用いることなく，簡単な回路構成で実現するオフセット除去回路を提供することにある。
【００１５】
また，本発明の目的は，オフセット補正の為の時間と補正の精度について，予めシミュレーションによって目的とする測定装置に合わせた設計仕様を抽出可能であり，これにより回路を単純化し，部品点数を減らして低消費電力化，低コスト化を可能とするオフセット除去回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を達成する本発明の第１の側面は，オフセット除去回路であって，不必要な直流成分が重畳している信号が入力される第１の入力と，第２の入力との差分を出力する差動増幅器と，オフセット除去許容電圧範囲を設定するオフセット除去精度設定回路と，オフセット除去期間を特定するオフセット除去パルスを出力するオフセット除去パルス発生回路と，前記オフセット除去パルスにより特定されるオフセット除去期間内で，前記オフセット除去精度設定回路により設定されたオフセット除去許容電圧範囲を超える前記差動増幅器の出力があるとき，電圧発生を有効とする電圧発生制御信号を出力する電圧発生制御回路と，前記電圧発生制御回路から出力される電圧発生制御信号により有効とされるとき，前記差動増幅器の出力の大きさに対応する電圧を発生する電圧発生器を有し，前記電圧発生器の出力が前記差動増幅器の第２の入力に帰還入力されるように構成されたことを特徴とする。
【００１７】
さらに，上記課題を達成する本発明の第２の側面は，オフセット除去回路であって，不必要な直流成分が重畳している信号が入力される，従続された複数のオフセット除去回路段を有し，前記複数のオフセット除去回路段のそれぞれが，オフセット電圧を含む信号が入力される第１の入力と，第２の入力との差分を出力する差動増幅器と，オフセット除去許容電圧範囲を設定するオフセット除去精度設定回路と，オフセット除去期間を特定するオフセット除去パルスを出力するオフセット除去パルス発生回路と，前記オフセット除去パルスにより特定されるオフセット除去期間内で，前記オフセット除去精度設定回路により設定されたオフセット除去許容電圧範囲を超える前記差動増幅器の出力があるとき，電圧発生を有効とする電圧発生制御信号を出力する電圧発生制御回路と，前記電圧発生制御回路から出力される電圧発生制御信号により有効とされるとき，前記差動増幅器の出力の大きさに対応する電圧を発生する電圧発生器を有し，前記電圧発生器の出力が前記差動増幅器の第２の入力に帰還入力されるように構成されたことを特徴とする。
【００１８】
前記電圧発生器は，ポテンショメータにより構成され，所定周波数のクロック信号が入力され，前記クロック信号に同期して，前記差動増幅器の出力の大きさに対応する電圧を，所定電圧ステップずつ出力するように構成出来る。
【００１９】
また，前記第１又は第２の側面において，前記入力される信号に重畳している不必要な直流成分であるオフセット電圧を補正するための補正時間ｔ，オフセット除去の目標電圧精度ΔＶを目標パラメータとするとき，次の関係式から求められる，それぞれ分解能ｎを有するオフセット除去回路がｍ段従属接続されている，
【００２０】
【数３】
2007088845.tif 000003
【００２１】
但し，
Δｔ：前記電圧発生器の電圧を一回切り替えるための設定時間
Ｖ：最大電圧
ｎ：前記電圧発生器の分解能
ことを特徴とする。
【００２２】
さらに，上記課題を達成する本発明の第３の側面は，オフセット除去回路のオフセット除去の目標電圧精度ΔＶ及び，オフセット電圧を補正するための補正時間の推定方法であって，
前記第１又は，第２の側面におけるオフセット除去回路段が，ｍ段従属接続されているとき，
オフセット除去回路のオフセット除去の目標電圧精度ΔＶ及び，オフセット電圧を補正するための補正時間ｔを次の関係式から推定する，
【００２３】
【数４】
2007088845.tif 000004
【００２４】
但し，
Δｔ：前記電圧発生器の電圧を一回切り替えるための設定時間
Ｖ：最大電圧
ｎ：前記電圧発生器の分解能
ことを特徴とする。
【００２５】
本発明の特徴は，以下に図面に従い説明される発明の実施の形態例から更に明らかになる。
【発明の効果】
【００２６】
本発明により，単純な回路により，オフセット量を大幅に減少できるためダイナミックレンジを大きく取れる。また，回路が単純なため，高い信頼性が得られ，且つ回路素子数が少ないため低消費電力，低コストで実現できる。
【発明を実施するための最良の形態】
【００２７】
以下に図面に従い，本発明の実施の形態例を説明する。なお，実施の形態例は，本発明の理解のためのものであり，本発明の技術的範囲は，これに限定されるものではない。
【００２８】
図１は，本発明を適用するオフセット除去回路の１構成例ブロック図である。不必要な直流（ＤＣ）成分即ち，オフセットが重畳している信号が，第１及び第２の入力端を有する差動増幅回路１の前記第１の入力端に入力される。
【００２９】
以降の説明では，実施の形態例として，不必要な直流（ＤＣ）成分が重畳している信号が，図示していない検知器から出力されていると考える。
【００３０】
一方，差動増幅回路１の第２の入力端には，後に説明する電圧発生器４により生成，出力されるオフセット除去電圧が帰還入力される。そして，第１の入力端ＩＮの入力と，第２の入力端の入力との差分が差動増幅回路１から出力される。
【００３１】
なお，差動増幅回路１は，その一入力側の信号の極性を反転入力することにより加算増幅回路として構成することも可能である。
【００３２】
差動増幅回路１の出力は，出力側ＯＵＴに出力するとともに，オフセット除去精度設定回路２に入力される。
【００３３】
オフセット除去精度設定回路２は，オフセット除去を許容する範囲，即ちオフセット除去精度の範囲内にあることを示す信号ａを出力し，電圧発生器制御回路３に入力する。電圧発生器制御回路３には，更にオフセット除去パルス発生回路５からの，オフセット除去期間を特定するオフセット除去パルスｂが入力される。
【００３４】
電圧発生器制御回路３は，オフセット除去期間を特定するオフセット除去パルスｂと，オフセット除去精度の範囲内にあることを示す信号ａにより電圧発生器４の動作を有効とする電圧発生器制御信号ｃを生成，出力する。
【００３５】
すなわち，電圧発生器４の動作を有効とする電圧発生器制御信号ｃは，オフセット除去パルスｂで特定されるオフセット除去期間において，差動増幅器１のオフセット出力が，オフセット除去精度の範囲内にあることを示す信号ａで判定し，範囲外にあるとき電圧発生器４の動作を有効とすることを意味している。
【００３６】
電圧発生器４には，オフセット除去精度設定回路２を通して送られる，オフセット成分を有する差動増幅回路１の出力ｄが入力される。電圧発生器４は，電圧発生制御信号ｃに従い，所定の電圧を発生させる機能を有する回路である。
【００３７】
電圧発生器制御回路３からの電圧発生器制御信号ｃで動作を有効とされる期間において，差動増幅回路１の出力ｄが信号ａにより示されるオフセット除去精度の範囲を超えたときに，クロック信号発生回路６からのクロック信号に同期して，所定の電圧昇圧ステップで差動増幅回路１の出力ｄのオフセット電圧の大きさに対応する電圧を生成し，出力する。
【００３８】
この電圧発生器４の出力が，差動増幅器１の第２の入力端に入力される。これにより，第１の入力端に有する検知器のオフセットを打ち消すことが出来る。なお，オフセット除去の精度は，上記の通り，オフセット除去精度設定回路２で設定されるオフセット除去許容範囲と，クロック発生回路６からのクロック信号に同期した所定の電圧昇圧ステップの分解能で決まる。
【００３９】
図２は，図１の構成例に対応する具体的実施例回路を示す図である。
【００４０】
図２において，同じ参照番号の部位は，図１と同じ機能部位を指している。基本的には，差動増幅器１はゲインを有しなくてもよいが，実施例としてノイズ対策のために増幅率γを有している。
【００４１】
差動増幅器１から，第１の入力端子の入力信号Ｖ0と第２の入力端子の入力Ｖ4の差分が増幅率γで増幅され，出力電圧Ｖ1として出力される。したがって，電圧Ｖ0，Ｖ4，Ｖ1及び増幅率γの関係は，次のようである。
【００４２】
Ｖ1＝γ（Ｖ0−Ｖ4）
オフセット除去精度設定回路２は，コンパレータ２０ａ，２０ｂと，それら出力のアンド論理を出力するアンドゲート２０ｃを有して構成されている。破線で囲まれたゲイン回路２１は，差動増幅器１の出力Ｖ1 をα倍する。したがって，コンパレータ２０ａからは，Ｖ2（＝αＶ1）がＧＮＤ＝０Ｖを超える時に，電源電圧ＶＣＣで決まる高(high)レベルの信号Ｃr1が出力される。これを図示すると，図３Ａに示すごとくである。
【００４３】
一方，コンパレータ２０ｂの−側入力にＶ2が，＋側入力に破線で囲まれた分圧回路２３で設定される一定電圧Ｖr1が入力される。この一定電圧Ｖr1によりオフセット除去許容範囲が決められる。
【００４４】
コンパレータ２０ｂからは，Ｖ2（＝αＶ1）がＶr1以下の時，電源電圧ＶＣＣで決まる高(high)レベルの信号Ｃr2が出力される。これを図示すると，図３Ｂに示すごとくである。
【００４５】
アンドゲート２０ｃは，コンパレータ２０ａ及び２０ｂの出力信号Ｃr1及びＣr2のアンド論理を取り，図３Ｃに示すアンド論理出力Ｃr3を生成する。
【００４６】
したがって，分圧回路２３で設定されるこの一定電圧Ｖr1は，オフセット除去許容範囲を決めている。
【００４７】
アンドゲート２０ｃの出力Ｃr3は，電圧発生器制御回路３を構成するオアゲート３０の第１の入力側に入力される。一方，オフセット除去パルス回路５は，オフセット除去動作期間を設定するオフセット除去パルスＣr4を出力し，オアゲート３０の他方の入力側に入力する。
【００４８】
このアンドゲート２０ｃの出力Ｃr3とオフセット除去パルスＣr4の関係及び，オアゲート３０の出力Ｃr5の関係は，図４Ａ，図４Ｂ及び図４Ｃに示されるごとくである。
【００４９】
オアゲート３０の出力Ｃr5が，電圧発生器４の動作を有効とするべく電圧発生器４に付与される（図４Ｃ参照 ）。
【００５０】
ここで，実施例として，オアゲート３０の出力Ｃr5がロー（Ｌｏｗ）レベルにあるとき，電圧発生器４の動作が有効とされる。したがって，電圧発生器制御回路３の出力Ｃr5により，図４Ｂに示すオフセット除去パルスＣr4がＬｏｗレベルの期間であるオフセット除去動作期間Ｔにおいて，オフセット電圧Ｖ2（＝αＶ1）が，オフセット除去許容値である（０〜Ｖr1）の範囲外にあるとき（図４ｃの斜線期間）に，電圧発生器４の動作を行わすように制御する。
【００５１】
電圧発生器４は，一例として，アナログデバイス社から供給されるデジタルポテンショメータ（型番AD5220）を用いて構成される。かかるデジタルポテンショメータは，所定の供給電圧を抵抗分割する分割比をデジタル的に変えて出力電位を可変とするものである。
【００５２】
具体的には，図２の実施例回路構成において，電圧発生器４の動作が有効とされる期間（即ち，オフセット除去パルスＣr4で規定される期間内であって，オフセット許容電圧Ｃr3で規定される範囲（０〜Ｖr1）外にあるとき），クロック発生器６からのクロック信号のタイミングで，一ステップずつ抵抗分割比を変化し，抵抗分割された電圧Ｖ3を出力する。
【００５３】
この電圧発生器４の出力電圧Ｖ3は，破線で囲んだゲイン回路２２を通して差動増幅器１の第２の入力端に電圧Ｖ4が入力される。これにより，オフセット除去精度設定回路２で設定されたオフセットまで，オフセットが低減された出力が差動増幅器１から出力される。
【００５４】
なお，図２において，ゲイン回路２２はゲインβを有している。先に説明したゲイン回路２１のゲインαとゲイン回路２２のゲインβは，差動増幅器１の駆動電圧と電圧発生器４の基準電圧Ｖr2が異なるのを調整するためである。たとえば，差動増幅器１の駆動電圧が１５Ｖで，基準電圧Ｖr2が５Ｖである時，α＝１／３とし，β＝３とする。
【００５５】
ここで，検知器について考察すると，これまで微弱な電気信号を高感度で検知するものとして，コンデンサを用いた電荷蓄積型の検知器が知られている。
【００５６】
かかる電荷蓄積型の検知器は，高感度であるが，コンデンサのスイッチング時に電荷が入り込む，更にコンデンサはいつか飽和してしまうという欠点を有している。
【００５７】
特に，星の観察等で得られるエネルギーの元々小さい信号の検知においては，ノイズを小さくすることが望ましい。このために，信号が安定であること，短時間でオフセット除去が可能であること，ダイナミックレンジが大きいことが必要である。
【００５８】
このような必要条件に対して，図１，図２に示したオフセット除去回路では，電圧発生器の分解能に限界があり，所望のオフセットに低減しようとする場合，上記オフセット処理を繰り返す必要がある。かかる場合は，所望のオフセットを所定の時間内で得ることが困難である。
【００５９】
したがって，更に発展させた本発明に従うオフセット除去回路の構成として，図１，図２に示したオフセット除去回路を複数ｍ段従続して使用することを特徴とする。
ここで，従続するオフセット除去回路の段数ｍ及び，分解能ｎは，次の関係式から求められる。
【００６０】
オフセット補正のために必要とする補正時間ｔと，最終の補正電圧精度ΔＶを目標パラメータとする。さらに，全体システムにおいて，電圧発生器４の電圧を一回切り替えるための設定時間Δｔ（即ち，クロック発生器６のクロック信号周期）及び，差動増幅器１の動作最大電圧Ｖとする4つのパラメータにより，電圧発生器４の分解能ｎ及びオフセット除去回路の段数ｍを次の式(１)，(２)により決定する。
【００６１】
【数５】
2007088845.tif 000005
【００６２】
但し，各パラメータは次のようである。
【００６３】
Δｔ: 電圧発生器の電圧を一回切り替えるための設定時間
ｔ: オフセット除去を行うための目標補正時間
Ｖ：差動増幅器の動作最大電圧
ΔＶ: オフセット除去の目標電圧精度
ｎ: 電圧発生器の分解能
ｍ: 電圧発生器の段数（個）
また，上記関係式（１），（２）を用いて，それぞれのオフセット除去回路段における電圧発生器の分解能ｎと，電圧発生器の段数ｍが与えられたときの，オフセット除去を行うための目標補正時間とその精度を推定（シミュレート）することが可能である。
【００６４】
図５は，本発明を適用した検知信号出力装置１１０の構成例ブロック図である。実施例として電荷蓄積型の検知器１００にプリアンプ部１１１が接続される。プリアンプ部１１１には，本発明を従うオフセット除去回路が含まれていて，超低雑音電源及びバイアス電源を有する電源部１１２から必要な駆動電力が供給される。
【００６５】
さらに，プリアンプ部１１１は，必要なインターフェースを介してパーソナルコンピュータ１１３に接続される。パーソナルコンピュータ１１３により，オフセット除去タイミングが設定され，また検知器１００により検知された信号をプリアンプ部１１１内のオフセット除去回路を通してパーソナルコンピュータ１１３が受信，処理をし，その結果が表示部１１４に表示される。
【００６６】
ここで実施例として，図５の検知信号出力装置１１０のプリアンプ部１１１にあるオフセット除去回路の構成例を図６に示す。
【００６７】
図６に示す例は，先に説明した図１，図２に示すオフセット除去回路が３段従続された構成例である。図６において，従続するオフセット除去回路を３段とすることは，次のようにして求められる。
【００６８】
すなわち，オフセット除去を行うための目標補正時間ｔを０．４５ｍｓとし，最終の補正電圧精度ΔＶを５μＶとする。さらに，クロック発生回路６からのクロックパルスの１周期Δｔを１μｓとし，差動増幅器１の電源電圧を１５Ｖとし，その動作最大電圧Ｖを１０Ｖと見積もる。
【００６９】
これらのパラメータ数値から，上記（１），（２）式により，電圧発生器４の分解能ｎ及び，オフセット除去回路の段数ｍを計算する。
【００７０】
計算により求められたｍ，ｎは，
ｎ＝  １５７
ｍ＝  ２．８７段
である。
【００７１】
したがって，実際回路の組立に用いる電圧発生器４として，市販されている電圧発生器から，上記計算値に近い分解能ｎ＝１２８の電圧発生器を用い，更にその電圧発生器の段数ｍを上記計算値に近い３段として決定する。
【００７２】
かかる前提に基づき，以下に図５に示す本発明に従う検知信号出力装置の動作を説明し，且つ特性を評価する。
【００７３】
なお，以下において，上記分解能ｎ＝１２８は，計算の簡単化のためにｎ＝１００とする。
【００７４】
（１）図示しない回路からリセットパルスが検知器１００に送られ，検知器１００がリセットされる。
【００７５】
（２）したがって，このとき検知器１００から一段目のオフセット除去回路１０１の差動増幅器１の第１の入力端に入力されるのは，オフセット電圧のみであり，この入力オフセット電圧をＶ0とする。
【００７６】
図２を参照して説明すると，差動増幅器１で，オフセット電圧Ｖ0から第２の入力端子の入力電圧，即ちゲイン回路２２の出力電圧V4の差分が増幅されてＶ1として出力される。
【００７７】
先に説明したように，このときの電圧Ｖ0，Ｖ4，及び増幅率γの関係は，
Ｖ1＝γ（Ｖ0−Ｖ4）となる。
【００７８】
（３）また，ゲイン回路２１，２２のゲインα及びβは，α＝１／３，β＝３である。したがって，ゲイン回路２１の出力Ｖ2は，Ｖ2＝１／３・Ｖ1となる。ゲイン回路２２の出力Ｖ4は，Ｖ4＝３Ｖ3である。
【００７９】
（４）オフセット除去精度設定回路２は，分圧回路２３で生成される一定電圧Ｖr1によりオフセット除去の電圧精度を決めている。図５において，３段のオフセット除去回路１０１，１０２，１０３のそれぞれは，電圧精度設定のための電圧Ｖr1,Ｖr2が変わるだけである。
【００８０】
Ｖr1＝Ｖr2／nと設定する。分解能＝１００としたので，本実施例回路では初段のオフセット除去回路１０１においてＶr2＝５VとしたのでＶr1=０．０５Ｖとなる。すなわち，初段オフセット除去回路１０１では０．０５Ｖの精度でオフセットが除去される。
【００８１】
このとき，Ｖr1に対するコンパレータ２０ａ，２０ｂの出力Ｃr1、Ｃr2は，先に図３Ａ，図３Ｂに示したようである。さらに，オフセット除去精度設定回路２の出力は，図３Ｃに示したようになる。
【００８２】
（５）電圧発生器制御回路３では使用する電圧発生器４の駆動に必要な信号を生成している。本実施例回路ではデジタルポテンショメータを使用しているので，図２において説明したように，必要な信号は動作指令信号と抵抗値の上下方向を決める信号、及びクロック発生回路６で生成したクロック信号である。
【００８３】
上下方向を決める信号についてはＨｉｇｈで上向き、Ｌｏｗで下向きに動くのでCr1の出力をそのまま使用している。
【００８４】
動作指令は，オフセット除去パルス発生回路５で生成されるオフセット除去パルスＣr4による。本実施例回路では各段のオフセット除去回路１０１，１０２，１０３とも，０．１５ｍｓのパルスとなる。そのパルス時間内であって，アンドゲート２０ｃの出力であるCr3で規定されたＶ2出力が，０＜Ｖ2＜Ｖr1以外の出力の時だけ，電圧発生器４であるデジタルポテンショメータが作動する。
【００８５】
０＜Ｖ2＜Ｖr1の時は，初段のオフセット除去回路１０１ではオフセット除去は必要ない。
【００８６】
（６）電圧発生器４では指令に従った出力電圧Ｖ3を発生する。この出力電圧Ｖ3が上記（３）で述べたように，ゲイン回路２２でβ倍されてＶ4となり差動増幅器１の第２の入力端に入力される。
【００８７】
（７）したがって、第一段目のオフセット除去回路１０１ではＶ0の入力をβＶr2まで除去することができる。本実施例回路では初段で０．１５Ｖまで落とすことができる。
【００８８】
（８）二段目，三段目のオフセット除去回路１０２，１０３としては，第一段目のオフセット除去回路１０１と構成は同じなので，電圧精度設定のための電圧Ｖr1,Ｖr2について説明する。
【００８９】
電圧精度設定のための電圧Ｖr1,Ｖr2について，２段目のオフセット除去回路１０２に対しては，電圧Ｖr1(2)，Ｖr2(2)と表記する。二段目のＶr2(2)をＶr2／ｎとして設定すると，Ｖr1(2)＝Ｖr2／ｎ2 となる。
【００９０】
本実施例回路では，二段目のオフセット除去回路１０２において，Ｖr2(2)＝５／１００＝０．０５Ｖ，Ｖr1(2)=５／１００００＝０．０００５Ｖであるが，差動増幅器１の増幅率γが１０倍であるとすると、Ｖr2（2）=０．５Ｖ，Ｖr1(2)=０．５／１００＝０．００５Ｖとなる。
【００９１】
したがって，二段目のオフセット除去回路１０２の出力Ｖ1（２）は，０．０００５Ｖまでオフセットを除去できる。
（９）同様に、本実施例回路の三段目のオフセット除去回路１０３ではＶr2(3）=０．０５Ｖ，Ｖr1(3)=０．０５／１００＝０．０００５Ｖとなる。
【００９２】
上記から，図５の実施例構成における有益な特徴をまとめると，次のようである。
【００９３】
（ａ）オフセット除去回路を３段に従続すると，100×100×100＝1000000で１０6オーダーの分解能が得られる。これはオフセット除去回路の従続する段数で分解能を選択できることを意味する。
【００９４】
（ｂ）１分解能の処理時間をｔとして普通のＡ/Ｄ変換器を用いる場合，2,097,152ｔかかる。しかし，本実施例回路では，n=100であるので，三段での処理は，100ｔ+100ｔ+100ｔ＝300ｔとなり処理が格段に早くなる。
【００９５】
（ｃ）精度
最大出力５Ｖ-分解能１２８の電圧発生器４（デジタルポテンショメータ）において，簡易的に分解能数値１２８を１００とすると，分解能は０．０５Vとなり，デジタルポテンショメータの入力電圧Ｖr2を変えることで分解能を上げることが可能である。
【産業上の利用可能性】
【００９６】
以上，実施の形態を説明したように，本発明により，アプリケーションに応じて必要なオフセット補正精度を簡単な回路で提供することが可能である。
【００９７】
さらに，アプリケーションに応じて必要なオフセット補正時間を簡単な回路で提供できる。シミュレーションにより精度を決定できるのであらかじめ効果を予測できる。
単純な回路により，オフセット量を大幅に減少できるためダイナミックレンジを大きく取れる。回路が単純なため，高い信頼性が得られる。回路素子数が少ないため低消費電力で実現できる。低コストで実現できる。等の有意点があり，本発明の適用により，産業上寄与するところ大である。
【図面の簡単な説明】
【００９８】
【図１】本発明を適用するオフセット除去回路の１構成例ブロック図である。
【図２】図１の構成例に対応する具体的実施例回路を示す図である。
【図３Ａ】コンパレータ２０ａの出力Ｃr1を説明する図である。
【図３Ｂ】コンパレータ２０ｂの出力Ｃr2を説明する図である。
【図３Ｃ】アンドゲート２０ｃの論理出力Ｃr3を説明する図である。
【図４Ａ】アンドゲート２０ｃの論理出力Ｃr3を示す図である。
【図４Ｂ】オフセット除去パルスＣr4を示す図である。
【図４Ｃ】オアゲート３０の出力Ｃr5を示す図である。
【図５】本発明を適用した検知信号出力装置１１０の構成例ブロック図である。
【図６】図５の検知信号出力装置のプリアンプ部にあるオフセット除去回路の構成例示す図である。
【符号の説明】
【００９９】
ＩＮ  入力（検知器出力）
１   差動増幅器
２   オフセット除去精度設定回路
３   電圧発生器制御回路
４   電圧発生器
５   オフセット除去パルス発生回路
６   クロック発生回路
ＯＵＴ  出力
１００  検知器
１１０  検知信号出力装置
１０１〜１０３  オフセット除去回路
１１１  プリアンプ部
１１２  電源部
１１３  パーソナルコンピュータ
１１４  表示部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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