(57)【要約】【課題】イメージセンサ及びその製造方法を提供する。【解決手段】画素領域及びＣＭＯＳ領域を有する半導体基板を具備する。ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含む。半導体基板内に活性領域を画定する素子分離膜を形成する。半導体基板上にポリシリコン膜を形成する。ポリシリコン膜を有する基板上にＣＭＯＳ領域のうち、少なくともＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する。イオン注入マスクパターンを用いて前記ポリシリコン膜内に実質的に均一なｎ型不純物ドーピングを実施する。イオン注入マスクパターンを除去した後にポリシリコン膜をパターニングして画素領域の半導体基板上に転送ゲート電極、ＮＭＯＳ領域の半導体基板上にＮＭＯＳゲート電極及びＰＭＯＳ領域の半導体基板上にＰＭＯＳゲート電極を形成する。さらに、実質的に均一な不純物ドーピング分布を有する転送ゲート電極を具備するイメージセンサが提供される。【選択図】図４Ｆ
2007027705.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を具備した画素領域を含む半導体基板と、
前記活性領域上に配置され、均一な不純物ドーピング分布を有する転送ゲート電極と、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記転送ゲート電極の不純物ドーピング分布は、前記転送ゲート電極の水平方向に沿って全体的に均一なことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記転送ゲート電極の不純物ドーピング分布は、ｎ型の不純物を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記転送ゲート電極の第１側の前記活性領域内に配置されたフォトダイオードＰＤをさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記フォトダイオードは、浅いｐ型不純物領域及び前記浅いｐ型不純物領域下部に配置された深いｎ型不純物領域を有することを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記活性領域内に前記転送ゲート電極を間に置き、前記フォトダイオードと離隔されて配置され、前記フォトダイオードの前記深いｎ型不純物領域よりも高い濃度を有するｎ型不純物領域のフローティング拡散領域ＦＤをさらに含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項７】
前記フォトダイオードの深いｎ型不純物領域、前記転送ゲート電極及び前記フローティング拡散領域は転送トランジスタＴＸを構成することを特徴とする請求項６に記載のイメージセンサ。
【請求項８】
前記半導体基板は、ＮＭＯＳ領域及びＰＭＯＳ領域を含むＣＭＯＳ領域をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項９】
前記ＮＭＯＳ領域は、ＮＭＯＳゲート電極をさらに含むことを特徴とする請求項８に記載のイメージセンサ。
【請求項１０】
前記ＮＭＯＳゲート電極は、ｎ型不純物でドーピングされたことを特徴とする請求項９に記載のイメージセンサ。
【請求項１１】
前記半導体基板は抵抗領域をさらに含み、前記抵抗領域は抵抗パターンをさらに含み、前記抵抗パターンは均一な不純物ドーピング分布を有することを特徴とする請求項１に記載のイメージセンサ。
【請求項１２】
前記抵抗パターンの不純物ドーピング分布は、前記抵抗パターンの水平方向に沿って全体的に均一なことを特徴とする請求項１１に記載のイメージセンサ。
【請求項１３】
前記抵抗パターンの不純物ドーピング分布は、ｎ型の不純物を含むことを特徴とする請求項１１に記載のイメージセンサ。
【請求項１４】
画素領域及びＣＭＯＳ領域を有する半導体基板を具備し、前記ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含み、
前記半導体基板内に活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜を有する基板上に少なくとも前記ＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する段階と、
前記イオン注入マスクパターンを用いて前記ポリシリコン膜内に均一なｎ型不純物ドーピングを実施する段階と、
前記イオン注入マスクパターンを除去した後に前記ポリシリコン膜をパターニングして前記画素領域に転送ゲート電極、前記ＮＭＯＳ領域にＮＭＯＳゲート電極及び前記ＰＭＯＳ領域にＰＭＯＳゲート電極を形成する段階と、
を含むことを特徴とするイメージセンサ製造方法。
【請求項１５】
前記イオン注入マスクパターンは、フォトレジストパターンまたはハードマスクパターンで形成することを特徴とする請求項１４に記載のイメージセンサ製造方法。
【請求項１６】
前記ポリシリコン膜を形成する前に、
前記活性領域上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項１４に記載のイメージセンサ製造方法。
【請求項１７】
前記ポリシリコン膜をパターニングした後に前記半導体基板上にフォトダイオードフォトレジストパターンを形成する段階と、
前記フォトダイオードフォトレジストパターンをイオン注入マスクとして用いて前記フォトダイオード領域に深いｎ型不純物領域及び浅いｐ型不純物領域を形成してフォトダイオードを形成する段階と、
をさらに含むことを特徴とする請求項１４に記載のイメージセンサ製造方法。
【請求項１８】
前記フォトダイオードフォトレジストパターンを除去する段階と、
前記フォトダイオードを有する基板上にフローティング拡散フォトレジストパターンを形成する段階と、
前記フローティング拡散フォトレジストパターンをイオン注入マスクとして用いて前記半導体基板内に不純物イオンを注入して前記ＮＭＯＳ領域にｎ型ソース／ドレイン領域を形成すると共に、不純物堆積領域にｎ型フローティング拡散領域を形成する段階と、
をさらに含むことを特徴とする請求項１７に記載のイメージセンサ製造方法。
【請求項１９】
抵抗領域及びＣＭＯＳ領域を含む半導体基板を具備し、前記ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含み、
前記半導体基板内に活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜を有する基板上に少なくとも前記ＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する段階と、
前記イオン注入マスクパターンを用いて前記ポリシリコン膜内にｎ型不純物を均一にドーピングする段階と、
前記イオン注入マスクパターンを除去した後に前記ポリシリコン膜をパターニングして前記抵抗領域に抵抗パターン、前記ＮＭＯＳ領域にＮＭＯＳゲート電極及び前記ＰＭＯＳ領域にＰＭＯＳゲート電極を形成する段階と、
を含むことを特徴とするイメージセンサ製造方法。
【請求項２０】
前記半導体基板は画素領域をさらに含み、前記イオン注入マスクパターンを除去した後に前記ポリシリコン膜をパターニングする段階で前記画素領域に転送ゲート電極を形成することを特徴とする請求項１９に記載のイメージセンサ製造方法。
【請求項２１】
前記イオン注入マスクパターンは、フォトレジストパターンまたはハードマスクパターンで形成することを特徴とする請求項２０に記載のイメージセンサ製造方法。
【請求項２２】
前記ポリシリコン膜を形成する前に、
前記活性領域上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２０に記載の集積回路素子の製造方法。
【請求項２３】
前記ポリシリコン膜をパターニングした後に前記半導体基板上にフォトダイオードフォトレジストパターンを形成する段階と、
前記フォトダイオードフォトレジストパターンをイオン注入マスクとして用いてフォトダイオード領域に深いｎ型不純物領域及び浅いｐ型不純物領域を形成してフォトダイオードを形成する段階と、
をさらに含むことを特徴とする請求項２０に記載のイメージセンサ製造方法。
【請求項２４】
前記フォトダイオードフォトレジストパターンを除去する段階と、
前記フォトダイオードを有する基板上にフローティング拡散フォトレジストパターンを形成する段階と、
前記フローティング拡散フォトレジストパターンをイオン注入マスクとして用いて前記半導体基板内に不純物イオンを注入して前記ＮＭＯＳ領域にｎ型ソース／ドレイン領域を形成すると共に、不純物堆積領域にｎ型フローティング拡散領域を形成する段階と、
をさらに含むことを特徴とする請求項２３に記載のイメージセンサ製造方法。
【請求項２５】
前記イオン注入マスクパターンを除去した後に、前記ポリシリコン膜上にマスク膜を形成する段階と、
前記マスク膜は前記ポリシリコン膜がパターニングされるうちにパターニングされてマスクパターンを形成し、前記マスクパターンそれぞれは前記ゲート電極または抵抗パターンと自己整列される段階と、
前記フォトダイオードフォトレジストパターンを除去した後に前記マスクパターンを除去する段階と、
をさらに含むことを特徴とする請求項２４に記載のイメージセンサ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、イメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学画像を電気信号に変換する半導体素子である。前記イメージセンサはＣＣＤ（ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）型及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類される。前記ＣＭＯＳ型イメージセンサは、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは、２次元的に配列された複数の画素及び前記画素から生成された信号を増幅するための抵抗パターンを含む。前記画素のそれぞれは、フォトダイオードＰＤ、フローティング拡散領域ＦＤ、及び転送トランジスタＴＸをその構成要素として採用する。前記フォトダイオードＰＤは入射される光を電気信号に変換する役割をする。前記転送トランジスタＴＸは前記フォトダイオードＰＤで集束された光電荷を前記フローティング拡散領域ＦＤに運搬する役割をする。ここで、前記フォトダイオードＰＤに集束された光電荷が前記フローティング拡散領域ＦＤに完全に運搬できず、残留する場合に、残像という現象により画面の鮮明度が低下するという問題が挙げられる。よって、前記転送トランジスタＴＸは前記フォトダイオードＰＤで集束された光電荷を前記フローティング拡散領域ＦＤに運搬するのに十分な駆動能力を有しなければならない。
【０００３】
前記転送トランジスタは転送ゲート電極を具備する。前記転送ゲート電極は半導体基板上にアンドープドポリシリコンパターンに形成された後、前記フローティング拡散領域を形成するために前記基板内にｎ＋不純物イオンを注入する際に、同時にドーピングされて電気的特性を有する。また、前記抵抗パターンもアンドープドポリシリコンパターンに形成された後、前記フローティング拡散領域を形成するため前記基板内にｎ＋不純物イオンを注入する際に、同時にドーピングされて抵抗特性を表わす。
【０００４】
図１Ａないし図１Ｄは、従来技術によるイメージセンサの製造方法を説明するための断面図である。
【０００５】
図１Ａを参照すると、画素領域Ａ及び抵抗領域Ｂを有する半導体基板１００を具備する。前記半導体基板１００上の所定の深さにＰウェル（Ｐ−ｗｅｌｌ）ＰＷを形成し、前記ＰウェルＰＷ内に活性領域を画定する素子分離膜１０５を形成する。前記抵抗領域Ｂは前記素子分離膜１０５で覆われるように形成する。前記半導体基板１００の活性領域上にゲート絶縁膜を形成する。続いて、前記ゲート絶縁膜を有する半導体基板１００上にポリシリコン膜を形成する。
【０００６】
前記従来のイメージセンサは周辺回路領域にＣＭＯＳ素子（図示せず）を含んでいる。前記ＣＭＯＳ素子はＰＭＯＳ領域及びＮＭＯＳ領域を含む。前記ポリシリコン膜をパターニングして形成されたＰＭＯＳ領域のＰＭＯＳのゲート電極、及びＮＭＯＳ領域のＮＭＯＳのゲート電極はそれぞれがｐ型不純物及びｎ型不純物でドーピングされる。前記のような方法は、ゲート素子が高集積化されながら優秀なゲート素子の特性を維持するためである。よって、前記ポリシリコン膜はアンドープドポリシリコン膜で形成される。
【０００７】
前記ポリシリコン膜をパターニングして前記画素領域Ａの前記半導体基板上に転送ゲート電極ＴＧ０及び前記抵抗領域Ｂの前記素子分離膜１０５上に抵抗パターンＲ０を形成する。このとき、前記ゲート絶縁膜が同時にパターニングされて転送ゲート絶縁膜１１０を形成することができる。前記転送ゲート電極ＴＧ０及び前記抵抗パターンＲ０を有する基板上であって前記画素領域Ａの前記転送ゲート電極ＴＧ０一側の前記活性領域内に深いｎ型不純物領域ＮＰＤ及び浅いｐ型不純物領域ＰＰＤを形成してフォトダイオードＰＤを形成する。
【０００８】
図１Ａ及び図１Ｂを参照すると、前記フォトダイオードＰＤを有する半導体基板上に前記フォトダイオードＰＤ上部を覆う第１フォトレジストパターン１２０を形成する。このとき、前記第１フォトレジストパターンの端１２０’が前記転送ゲート電極ＴＧ０の上部中央領域に位置するように形成する。前記第１フォトレジストパターン１２０の位置は、ミスアライメントである不良を最小化し、以後の工程段階で前記転送ゲート電極ＴＧ０の大きいマージン幅を提供する。
【０００９】
前記第１フォトレジストパターン１２０をイオン注入マスクとして用いて前記半導体基板内に第１不純物イオンＩＰ’を注入する。その結果、前記転送ゲート電極ＴＧ０を間に置いて前記フォトダイオードＰＤと離隔された前記活性領域内にＬＤＤ不純物領域１２５が形成され、同時に、前記転送ゲート電極ＴＧ０の露出した領域に第１不純物イオンＩＰ’でドーピングされた領域ＴＧ１が形成される。また、同時に前記抵抗領域Ｂに第１不純物イオンＩＰ’でドーピングされた抵抗パターンＲ１が形成される。前記第１不純物イオンＩＰ’はｎ型不純物イオンとすることができる。
【００１０】
図１Ｃを参照すると、前記第１フォトレジストパターン１２０をイオン注入マスクとして再び用いて前記半導体基板１００内に傾斜イオン注入方法を用いて第２不純物イオンＩＰ”を注入する。その結果、前記転送ゲート電極ＴＧ０、ＴＧ１を間に置いて前記フォトダイオードＰＤと離隔された前記活性領域内に浅い不純物領域１３０が形成され、同時に前記転送ゲート電極ＴＧ０の露出した領域に第１及び２不純物でドーピングされた領域ＴＧ２が形成される。また、同時に前記抵抗領域Ｂに第１及び第２不純物でドーピングされた抵抗パターンＲ２が形成される。前記第２不純物イオンＩＰ”はｐ型不純物イオンとすることができる。
【００１１】
図１Ｃ及び図１Ｄを参照すると、前記第１フォトレジストパターン１２０を除去し、前記転送ゲート電極ＴＧ０、ＴＧ２の側壁及び前記抵抗パターンＲ２の側壁を覆うスペーサ１３５を形成する。前記スペーサ１３５を有する基板上に前記第１フォトレジストパターン１２０と同一のパターンを有する第２フォトレジストパターン１４０を形成する。前記第２フォトレジストパターンの端１４０’も図１Ｃの前記第１フォトレジストパターン１２０の端１２０’のように、ミスアライメントマージン幅のために前記転送ゲート電極ＴＧ０、ＴＧ２の上部中央領域に位置するように形成する。
【００１２】
前記第２フォトレジストパターン１４０をイオン注入マスクとして用いて前記半導体基板１００内に第３不純物イオンＩＰ’’’を注入する。その結果、前記転送ゲート電極ＴＧ０、ＴＧ２を間に置いて前記フォトダイオードＰＤと離隔された前記活性領域内にｎ＋不純物領域１４５が形成され、同時に前記転送ゲート電極ＴＧ０の露出された領域に第１、第２及び第３不純物でドーピングされた転送ゲート電極ＴＧ３が形成される。また、同時に前記抵抗領域Ｂに第１、第２及び第３不純物イオンでドーピングされた抵抗パターンＲ３が形成される。前記第３不純物イオンＩＰ’’’はｎ＋不純物イオンとすることができる。前記ｎ＋不純物イオンはｎ型不純物イオンと比べて高濃度のｎ型不純物イオンを示す。前記ＬＤＤ不純物領域１２５及び前記ｎ＋不純物領域１４５はフローティング拡散領域ＦＤを構成することができる。前記フォトダイオードＰＤの深いｎ型不純物領域ＮＰＤ、前記転送ゲート電極ＴＧ０、ＴＧ３及び前記フローティング拡散領域ＦＤは転送トランジスタを構成することができる。
【００１３】
上記で説明されたように前記転送ゲート電極ＴＧ０、ＴＧ３は、前記第２フォトレジストパターン１４０の端１４０’がミスアライメントマージン幅のために前記転送ゲート電極ＴＧ０、ＴＧ３の上部中央領域に位置するので前記第２フォトレジストパターン１４０によって覆われていた前記転送ゲート電極ＴＧ０の場合はドーピングされないポリシリコンパターンとして残るようになる。よって、前記ドーピングされないポリシリコンパターン領域によって前記転送ゲート電極ＴＧ０、ＴＧ３の特性が低下して前記転送トランジスタの駆動能力が低下する。
【００１４】
これを防止するために前記第２フォトレジストパターン１４０を前記転送ゲート電極ＴＧ０の上部をすべて露出させるように形成することができるが、ミスアライメントインが発生して前記第２フォトレジストパターン１４０の端１４０”が前記フォトダイオードＰＤ上部に形成される。この場合、前記フォトダイオードＰＤ内部に前記第３不純物イオンＩＰ’’’がドーピングされる。その結果、前記フォトダイオードＰＤ内部にｎ＋不純物チップ領域ｎＴが発生する。前記ｎ＋不純物チップ領域ｎＴは、電子を多く含んでいて前記フォトダイオードＰＤの深いｎ型不純物領域ＮＰＤに電子が移動するようになる。よって、前記フォトダイオードＰＤにノイズを発生させてダークレベルを増加させる。これは前記フォトダイオードＰＤが光を殆んど受けない場合には電子が発生してはいけないのに前記ｎ＋不純物チップ領域ｎＴによって電子が発生するからである。
【００１５】
従来技術によるイメージセンサの製造方法が特許文献１に“半導体基板内に不純物濃度分布の不均一性が抑制された固体イメージセンサを有する半導体素子及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ｓｏｌｉｄ−ｓｔａｔｅ  ｉｍａｇｅ  ｓｅｎｓｏｒ  ｗｉｔｈ  ｓｕｐｐｒｅｓｓｅｄ  ｖａｒｉａｔｉｏｎ  ｉｎ  ｉｍｐｕｒｉｔｙ  ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｄｉｓｔｒｉｂｕｔｉｏｎ  ｗｉｔｈｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ、ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｔｈｅ  ｓａｍｅ）”という名称で木村ら（Ｋｉｍｕｒａ  ｅｔ  ａｌ．）によって開示されている。木村らによれば、活性領域を横切る転送ゲート電極を形成し、前記転送ゲート電極の一端部及び前記一端部に隣接した前記活性領域を露出させる第１フォトレジストパターンを形成する。続いて、前記第１フォトレジストパターンをイオン注入マスクとして用いて前記活性領域内にｎ型不純物イオン及び前記ｎ型不純物イオンよりもさらに高い濃度のｐ＋不純物イオンを順に注入してフォトダイオードの深いｎ型不純物領域及び浅いｐ＋不純物領域を形成する。この場合、前記第１フォトレジストパターンによって露出された前記転送ゲート電極は結果的にｐ型にドーピングされるようになる。
【００１６】
続いて、前記第１フォトレジストパターンを除去し、前記転送ゲート電極を間に置いて前記フォトダイオードと離隔された活性領域及び前記活性領域に隣接した前記転送ゲート電極の一端部を露出させる第２ポトレジジストパターンを形成する。続いて、前記第２フォトレジストパターンをイオン注入マスクとして用いて前記活性領域内にｎ＋不純物イオンを注入してフローティング拡散領域を形成することができる。このとき、前記露出された転送ゲート電極はｎ＋不純物イオンにドーピングされて電気的特性を示す。しかし、前記第２フォトレジストパターンによって露出される前記転送ゲート電極の領域はミスアライメントインによって多変化される。すなわち、前記転送ゲート電極のドーピング領域が変わることができ、これにより電気的特性が低下した電極が形成される。また、前記第１フォトレジストパターンによって露出された前記転送ゲート電極領域がｐ型にドーピングされるので、場合によっては前記転送ゲート電極内にｐｎ接合が形成されて前記転送ゲート電極の電気的特性を低下させられる。
【特許文献１】米国特許出願公開第２００３／０１７３５８５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、均一な不純物ドーピング分布を有する転送ゲート電極を具備するイメージセンサ及びその製造方法を提供することにある。
【００１８】
本発明が解決しようとする他の技術的課題は、均一な不純物ドーピング分布を有する抵抗パターンを具備するイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の一様態によると、転送ゲート電極を具備するイメージセンサを提供する。前記イメージセンサは活性領域を有した画素領域を含む半導体基板を具備する。前記活性領域上に均一な不純物ドーピング分布を有する転送ゲート電極が配置される。
【００２０】
本発明の他の一様態によると、転送ゲート電極を具備するイメージセンサの製造方法を提供する。この方法は画素領域及びＣＭＯＳ領域を有する半導体基板を具備することを含む。前記ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含む。前記半導体基板内に活性領域を画定する素子分離膜を形成する。前記半導体基板上にポリシリコン膜を形成する。前記ポリシリコン膜を有する基板上に少なくとも前記ＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する。前記イオン注入マスクパターンを用いて前記ポリシリコン膜内に均一なｎ型不純物ドーピングを実施する。前記イオン注入マスクパターンを除去した後、前記ポリシリコン膜をパターニングして前記画素領域に転送ゲート電極、前記ＮＭＯＳ領域にＮＭＯＳゲート電極及び前記ＰＭＯＳ領域にＰＭＯＳゲート電極を形成する。
【００２１】
本発明のさらに他の一様態によると、転送ゲート電極を具備するイメージセンサの製造方法を提供する。この方法は抵抗領域及びＣＭＯＳ領域を含む半導体基板を具備することを含む。前記ＣＭＯＳ領域はＮＭＯＳ領域とＰＭＯＳ領域とを含む。前記半導体基板内に活性領域を画定する素子分離膜を形成する。前記半導体基板上にポリシリコン膜を形成する。前記ポリシリコン膜を有する基板上に少なくとも前記ＰＭＯＳ領域を覆うイオン注入マスクパターンを形成する。前記イオン注入マスクパターンを用いて前記ポリシリコン膜内にｎ型不純物を均一にドーピングする。前記イオン注入マスクパターンを除去した後、前記ポリシリコン膜をパターニングして前記抵抗領域に抵抗パターン、前記ＮＭＯＳ領域にＮＭＯＳゲート電極及び前記ＰＭＯＳ領域にＰＭＯＳゲート電極を形成する。
【発明の効果】
【００２２】
本発明の実施形態によれば、画素領域の転送ゲート電極及び抵抗領域の抵抗パターンに実質的に均一なｎ＋不純物をドーピングすることによって、従来技術のミスアライメントインにより発生するフォトダイオードのダークレベル増加現象や転送ゲート電極の駆動能力低下現象などを防止することができる。また、抵抗パターンのドーピングを１回に限定することによって抵抗特性の制御が容易となる。したがって、優れた特性を有するイメージセンサの製造が可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。また、明細書全体にわたって示された“ｎ＋”及び“ｐ＋”は、それぞれの“ｎ型”及び“ｐ型”より相対的に高い不純物濃度の状態を示す。
【００２４】
図２Ａは本発明の実施形態によるイメージセンサチップの概略的なブロックダイヤグラムである。
【００２５】
図２Ａを参照すると、本発明によるイメージセンサチップＣＨはメイン画素アレイ領域Ａを含む。前記メイン画素アレイ領域Ａは“行”及び“列”に沿って２次元的に配列された複数のメイン画素を具備する。前記メイン画素はフォトダイオードを具備して外部から光に応じて電子を発生する。前記メイン画素アレイ領域Ａを画素領域Ａとして示すこともできる。前記メイン画素アレイ領域Ａを囲む周辺回路領域が配置される。前記周辺回路領域にアナログ回路領域ＡＬ、抵抗領域Ｂ及びデジタル回路領域Ｄなどが配置される。前記アナログ回路領域ＡＬはＣＭＯＳ領域Ｃを含む。前記ＣＭＯＳ領域ＣはＮＭＯＳ領域とＰＭＯＳ領域とで構成される。前記抵抗領域Ｂは抵抗パターンを具備する。前記メイン画素の前記フォトダイオードに外部から光が入れば、電子が集まり、前記集められた電子は転送ゲートを用いてソースフォロー領域を介して周辺回路領域に移動する。続いて、データをサンプリングし前記抵抗領域Ｂを介してデータの電気的信号を増幅させる。前記増幅された電気的信号は前記アナログ回路領域ＡＬを介して前記デジタル回路領域Ｄからデジタル信号に保存される。
【００２６】
図２Ｂは、図２Ａのメイン画素アレイ領域Ａにおける４個のトランジスタを有する一般的な単位画素の等価回路図である。
【００２７】
図２Ｂを参照すると、一般的な単位画素ＰＸは、浅いｐ型不純物領域及び深いｎ型不純物領域を有するフォトダイオードＰＤを具備する。さらに、前記単位画素ＰＸは、前記フォトダイオードＰＤに直列で接続された転送トランジスタＴＸ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸを含む。前記転送トランジスタＴＸと前記リセットトランジスタＲＸとの間の第１ノードＮ１は前記ドライブトランジスタＤＸのゲート電極に接続される。また、前記リセットトランジスタＲＸと前記ドライブトランジスタＤＸとの間の第２ノードＮ２は電源ＶＤＤに接続される。前記転送トランジスタＴＸ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸは、すべてＮＭＯＳトランジスタとすることができる。この場合、前記フォトダイオードＰＤの前記深いｎ型不純物領域は前記転送トランジスタＴＸのソース領域に該当する。
【００２８】
前記転送トランジスタＴＸのゲート電極は転送ラインＴＬに電気的に接続され、前記選択トランジスタＳＸのゲート電極はワードラインＷＬに電気的に接続される。また、前記リセットトランジスタＲＸのゲート電極はリセットラインＲＬに電気的に接続される。
【００２９】
次に、図２Ｂに示す単位画素ＰＸ１のデータを出力する方法を説明する。
【００３０】
図２Ｂを再び参照すると、前記リセットラインＲＬに論理“１（ハイレベル）”に相当する電圧を印加して前記リセットトランジスタＲＸをターンオンさせる。その結果、前記第１ノードＮ１、すなわちフローティング拡散領域内に残存する電荷がすべて除去される。これによって、前記単位画素が初期化される。続いて、前記リセットトランジスタＲＸをターンオフさせる。前記初期化された画素の前記フォトダイオードＰＤ上に入射光が照射されると、前記フォトダイオードＰＤの深いｎ型不純物領域内に電子が生成される。
【００３１】
前記入射光に対応する出力信号を生成させるために前記転送ラインＴＬ及び前記ワードラインＷＬに論理“１（ハイレベル）”に相当する電圧を印加する。その結果、前記転送トランジスタＴＸ及び前記選択トランジスタＳＸがターンオンされ、前記フォトダイオードＰＤのｎ型不純物領域内の電子は前記第１ノードＮ１内に注入される。前記第１ノードＮ１内に注入された電子の量によって前記ドライブトランジスタＤＸの電流駆動能力が決まって前記選択トランジスタＳＸの出力端に出力電圧（Ｖｏｕｔ）が誘起される。結果的に、前記画素ＰＸの出力電圧Ｖｏｕｔは前記フォトダイオードＰＤに照射される入射光の強さによって決まる。
【００３２】
図３は本発明の実施形態によるイメージセンサを説明するための断面図である。前記参照符号Ａ及びＢは、それぞれ前記図２Ａのメイン画素アレイ領域画素領域及び抵抗領域を示す。
【００３３】
図３を参照すると、画素領域Ａ及び抵抗領域Ｂを有する半導体基板１００を具備する。前記画素領域Ａの前記半導体基板１０内に第１ｐウェルＡＰＷを配置することができる。前記抵抗領域Ｂの前記半導体基板１０内に第２ｐウェルＰＷを配置することができる。前記第１ｐウェルＡＰＷは、前記第２ｐウェルＰＷに比べてより深く配置することができる。前記半導体基板１０内に素子分離膜１５に画定された活性領域が配置される。前記抵抗領域Ｂの前記半導体基板１０は前記素子分離膜１５によってすべて覆われることができる。
【００３４】
前記画素領域Ａの前記半導体基板上に前記活性領域を横切って、実質的に均一な不純物ドーピング分布を有する絶縁された転送ゲート電極ＴＧが配置される。前記転送ゲート電極ＴＧは水平方向に前記実質的に均一な不純物ドーピング分布を有することができる。前記転送ゲート電極ＴＧは図１Ｄに示した従来技術での転送ゲート電極ＴＧ０、ＴＧ３に比べてより均一な不純物ドーピング分布を有する。前記不純物ドーピングはｎ型とすることができる。
【００３５】
前記転送ゲート電極ＴＧと前記活性領域との間に転送ゲート絶縁膜２０ｔを配置することができる。前記転送ゲート電極ＴＧの第１側の前記活性領域内にフォトダイオードＰＤを配置することができる。前記フォトダイオードＰＤは、浅いｐ型不純物領域ＰＰＤ及び前記浅いｐ型不純物領域ＰＰＤ下部に配置された深いｎ型不純物領域ＮＰＤに構成することができる。
【００３６】
前記画素領域Ａの前記活性領域内に前記転送ゲート電極ＴＧを間に置き、前記フォトダイオードＰＤと離隔されてフローティング拡散領域ＦＤを配置することができる。前記フローティング拡散領域ＦＤはｎ型ＬＤＤ不純物領域４３’及びｎ＋不純物領域６０ｔで構成することができる。前記ｎ型ＬＤＤ不純物領域４３’と隣接した前記活性領域内に浅いｐ型不純物領域４５’を配置することができる。前記フローティング拡散領域ＦＤのｎ＋不純物領域６０ｔは前記フォトダイオードＰＤの前記深いｎ型不純物領域ＮＰＤよりも高い濃度を有することができる。
【００３７】
前記抵抗領域Ｂの前記素子分離膜１５上に実質的に均一な不純物ドーピング分布を有する抵抗パターンＲが配置される。前記抵抗パターンＲは水平方向に前記実質的に均一な不純物ドーピング分布を有することができる。前記画素領域Ａの前記フォトダイオードＰＤ上部を覆いながら前記転送ゲート電極ＴＧの第１側壁及び上部一部まで延長されて覆うように配置された転送スペーサパターン５０ｔが配置される。前記フローティング拡散領域ＦＤと隣接した前記転送ゲート電極ＴＧの第２側壁及び前記抵抗パターンＲの側壁を覆うスペーサ５０ｓが配置される。前記抵抗領域Ｂに前記抵抗パターンＲを覆い、前記抵抗パターンＲの端部を露出させる抵抗スペーサパターン５０ｒが配置される。前記転送スペーサパターン５０ｔ、前記スペーサ５０ｓ及び前記抵抗スペーサパターン５０ｒはシリコン窒化膜とすることができる。
【００３８】
前記スペーサパターン５０ｔ、５０ｒ及び前記スペーサ５０ｓを有する基板上に層間絶縁膜７０が配置される。前記層間絶縁膜を貫通して前記フローティング拡散領域ＦＤ及び前記抵抗パターンＲの端部を露出させるコンタクトホール７５ｈが配置される。前記コンタクトホール７５ｈを満たすコンタクトプラグ７５が配置される。前記コンタクトプラグ７５を有する基板上に前記コンタクトプラグ７５と電気的に接続する上部金属配線８０が配置される。
【００３９】
図４Ａないし図４Ｆは、本発明の他の実施形態によるイメージセンサの製造方法を説明するための断面図である。前記参照符号Ａ、Ｂ及びＣは、それぞれ前記図２Ａのメイン画素アレイ領域画素領域、抵抗領域及びアナログ回路領域のＣＭＯＳ領域を示す。前記ＣＭＯＳ領域ＣはＰＭＯＳ領域Ｃ’及びＮＭＯＳ領域Ｃ”で構成される。
【００４０】
図４Ａを参照すると、半導体基板１０内に不純物イオンを注入して前記画素領域Ａに第１ｐウェルＡＰＷを形成し、前記抵抗領域Ｂ及び前記ＮＭＯＳ領域Ｃ”に第２ｐウェルＰＷを形成する。また、前記ＰＭＯＳ領域Ｃ’にｎウェルＮＷを形成する。前記第１ｐウェルＡＰＷは、前記第２ｐウェルＰＷよりもさらに深く形成することができる。前記第１及び第２ｐウェルＡＰＷ、ＰＷ及び前記ｎウェルＮＷを有する基板内に素子分離膜１５を形成して活性領域を画定する。このとき、前記抵抗領域Ｂの前記半導体基板１０は前記素子分離膜１５ですべて覆われるように形成することができる。
【００４１】
続いて、前記活性領域上にゲート絶縁膜２０を形成することができる。前記ゲート絶縁膜２０は熱酸化工程によって形成することができる。前記ゲート絶縁膜２０は酸化膜で形成することができる。前記ゲート絶縁膜２０を有する基板上にポリシリコン膜２５を形成する。ゲート素子が高集積化されながら優れたゲート素子の特性を維持するためには、ＰＭＯＳのゲート電極はｐ＋でドーピングされねばならないし、ＮＭＯＳのゲート電極はｎ＋でドーピングされねばならないので、前記ポリシリコン膜２５はアンドープドポリシリコンで形成する。
【００４２】
前記ポリシリコン膜２５を有する基板上に前記ＰＭＯＳ領域Ｃ’を覆うイオン注入マスクパターン３０を形成する。前記イオン注入マスクパターン３０はフォトレジストパターン、またはハードマスクパターンとすることができる。前記イオン注入マスクパターン３０を用いて前記ポリシリコン膜２５内に実質的に均一なｎ＋不純物ドーピングを実施する。
【００４３】
図４Ｂを参照すると、続いて、前記イオン注入マスクパターン３０を除去した後、前記ｎ＋不純物でドーピングされた前記ポリシリコン膜２５を有する基板上にマスク膜を形成する。続いて、前記マスク膜及び前記ｎ＋不純物でドーピングされた前記ポリシリコン膜２５を順にパターニングする。その結果、前記画素領域Ａの前記半導体基板１０上に順に積層されたｎ＋不純物でドーピングされた転送ゲート電極ＴＧ及びマスクパターン３５が形成されると共に、前記抵抗領域Ｂの前記素子分離膜１５上に順に積層されたｎ＋不純物でドーピングされた抵抗パターンＲ及びマスクパターン３５が形成される。また同時に、前記ＮＭＯＳ領域Ｃ”の前記半導体基板１０上に順に積層されたｎ＋不純物でドーピングされたＮＭＯＳゲート電極ＮＧ及びマスクパターン３５が形成される。同時に、前記ＰＭＯＳ領域Ｃ’の前記半導体基板上に順に積層されたＰＭＯＳゲート電極ＰＧ０及びマスクパターン３５が形成される。結果的に、前記マスクパターン３５は前記転送ゲート電極ＴＧ、前記抵抗パターンＲ、前記ＮＭＯＳゲート電極ＮＧ及びＰＭＯＳゲート電極ＰＧ０のそれぞれの上部に形成される。前記ＰＭＯＳゲート電極ＰＧ０は前記イオン注入マスクパターン３０によって覆われていた部分なのでドーピングされなかったポリシリコンパターンで形成される。
【００４４】
前記マスク膜及び前記ポリシリコン膜２５を順にパターニングの際、前記ゲート絶縁膜２０も同時にパターニングされる。よって、前記画素領域Ａの前記ｎ＋不純物でドーピングされた転送ゲート電極ＴＧの下部に転送ゲート絶縁膜２０ｔが形成されることができ、同時に、前記ＮＭＯＳ領域Ｃ”の前記ｎ＋不純物でドーピングされたＮＭＯＳゲート電極ＮＧ及び前記ＰＭＯＳ領域Ｃ’の前記ＰＭＯＳゲート電極ＰＧ０の下部にそれぞれＮＭＯＳゲート絶縁膜２０ｎ及びＰＭＯＳゲート絶縁膜２０ｐが形成される。
【００４５】
図４Ｃを参照すると、前記抵抗パターンＲ及び前記ゲート電極ＴＧ、ＰＧ０、ＮＧを形成した後、前記半導体基板上にフォトダイオードフォトレジストパターン４０を形成する。前記フォトダイオードフォトレジストパターン４０は前記半導体基板１０の少なくともフォトダイオード領域を露出させることができる。前記“フォトダイオード領域”は前記転送ゲート電極ＴＧの第１側に配置された画素領域の活性領域Ａの一部を含むことができる。ここで用いられたゲート電極の一側に“配置されるということ”は前記ゲート電極下部の少なくとも一部に配置されることを含む。
【００４６】
前記フォトダイオードフォトレジストパターン４０をイオン注入マスクとして用いて前記露出された活性領域内に深いｎ型不純物領域ＮＰＤ及び浅いｐ型不純物領域ＰＰＤを形成してフォトダイオードＰＤを形成することができる。このとき、前記フォトダイオードフォトレジストパターン４０の端は、前記転送ゲート電極ＴＧ上部の前記マスクパターン３５の中央部に位置することができる。しかし、前記マスクパターン３５によって前記転送ゲート電極ＴＧが覆われているので前記フォトダイオードＰＤが形成する際、前記転送ゲート電極ＴＧ領域に不純物イオンがドーピングされることを防止することができる。
【００４７】
図４Ｄを参照すると、前記フォトダイオードフォトレジストパターン４０を除去する。続いて、前記マスクパターン３５を除去することができる。前記画素領域内の活性領域の不純物堆積（デポジション）領域に第１ｎ型ＬＤＤ不純物領域４３’を形成することができる。前記不純物堆積領域は、転送ゲート電極ＴＧの第２側に配置され、前記フォトダイオード領域と離隔された画素領域の活性領域の一部を含むことができる。前記転送ゲート電極ＴＧの少なくとも一部は前記フォトダイオードＰＤと前記不純物堆積領域との間に配置される。よって、前記第１ｎ型ＬＤＤ不純物領域４３’はフォトダイオードＰＤと離隔されて配置され、前記転送ゲート電極ＴＧの少なくとも一部は前記第１ｎ型ＬＤＤ不純物領域４３’及びフォトダイオードＰＤとの間に配置される。
【００４８】
また、ＮＭＯＳゲート電極ＮＧの両側であってＮＭＯＳ領域の活性領域Ｃ”に第２ｎ型ＬＤＤ不純物領域４３’を形成することができる。続いて、傾斜イオン注入方法を用いて前記不純物堆積領域に浅いｐ型不純物領域４５’を形成することができる。前記浅いｐ型不純物領域４５’は前記フォトダイオードＰＤと離隔され、前記転送ゲート電極ＴＧの少なくとも一部は前記浅いｐ型不純物領域４５’と前記フォトダイオードＰＤとの間に配置される。また、傾斜イオン注入方法を用いて前記ＮＭＯＳゲート電極ＮＧ両側のＮＭＯＳ領域の活性領域Ｃ”に浅いｐ型不純物領域４５’を形成する。
【００４９】
続いて、前記ＰＭＯＳ領域Ｃ’の前記ＰＭＯＳゲート電極ＰＧ両側の前記活性領域内にｐ型ＬＤＤ不純物領域４３”及び浅いｎ型不純物領域４５”を形成することができる。前記浅いｎ型不純物領域４５”は傾斜イオン注入方法を用いて形成することができる。前記浅い不純物領域４５’、４５”は短チャンネル効果を防止するために形成することができる。よって、前記浅い不純物領域４５’、４５”はＬＤＤ不純物領域４３’、４３”と反対の導電型で形成する。前記ＬＤＤ及び浅い不純物領域４３’、４３”、４５’、４５”を形成する際、前記抵抗領域Ｂの前記抵抗パターンＲはそれぞれのフォトレジストパターンに覆われるようにする。
【００５０】
前記ＬＤＤ及び浅い不純物領域４３’、４３”、４５’、４５”を有する半導体基板上に前記基板表面と同一模様を有するスペーサ膜５０を形成する。前記スペーサ膜５０はシリコン窒化膜で形成することができる。前記スペーサ膜５０を有する半導体基板１０上にブロックフォトレジストパターン５５を形成することができる。前記ブロックフォトレジストパターン５５は少なくとも前記不純物堆積領域、前記ＣＭＯＳ領域Ｃ及び前記抵抗パターンＲの両端部を露出させることができる。
【００５１】
図４Ｅを参照すると、前記ブロックフォトレジストパターン５５をエッチングマスクとして用いて前記スペーサ膜５０をエッチングして前記ＮＭＯＳゲート電極ＮＧの側壁、前記ＰＭＯＳゲート電極ＰＧ０の側壁、前記転送ゲート電極ＴＧの第２側壁（すなわち、前記転送ゲート電極ＴＧの第２側に配置された側壁）及び前記抵抗パターンＲの側壁にスペーサ５０ｓを形成することができる。同時に、前記抵抗パターンＲ上部に抵抗スペーサパターン５０ｒ及び前記フォトダイオードＰＤ上部を覆いながら前記転送ゲート電極ＴＧの第１側壁（すなわち、前記転送ゲート電極ＴＧの第１側に配置された側壁）及び前記転送ゲート電極ＴＧの第１上部部分を覆う転送スペーサパターン５０ｔを形成することができる。前記転送ゲート電極ＴＧの第１上部部分は前記転送ゲート電極ＴＧの第１側壁の上部からその中央上部まで続いて配置される。その後、前記ブロックフォトレジストパターン５５を除去する。
【００５２】
前記スペーサ５０ｓ及び前記スペーサパターン５０ｔ、５０ｒを有する基板上にフローティング拡散フォトレジストパターン６３を形成することができる。前記フローティング拡散フォトレジストパターン６３は少なくとも前記不純物堆積領域、前記ＮＭＯＳ領域Ｃ”及び前記抵抗パターンＲの両端部を露出することができる。
【００５３】
前記フローティング拡散フォトレジストパターン６３をイオン注入マスクとして用いて前記基板内にｎ＋不純物イオンを注入する。その結果、前記ＮＭＯＳ領域Ｃ”の前記活性領域内にｎ＋ソース／ドレイン領域６０ｎを形成すると共に、前記不純物堆積領域内にｎ＋不純物領域６０ｔを形成することができる。前記画素領域Ａの前記ｎ型ＬＤＤ不純物領域４３’及び前記ｎ＋不純物領域６０ｔはフローティング拡散領域ＦＤを構成することができる。一方、前記スペーサパターン５０ｔ、５０ｒが前記ｎ＋不純物イオンのエネルギーを十分にマスキングできるほどの厚さで形成された場合、前記フローティング拡散フォトレジストパターン６３は前記ＰＭＯＳ領域Ｃ’だけを覆うように形成することもできる。
【００５４】
前記フローティング拡散フォトレジストパターン６３の端が前記転送ゲート電極ＴＧの上部中央に位置することができる。よって、転送ゲート電極ＴＧの第２側が露出される。その結果、前記半導体基板１０内にｎ＋不純物領域６０ｔを形成するためにｎ＋不純物イオンを注入する際に前記転送ゲート電極ＴＧの一部がｎ＋不純物イオンにドーピングされる。しかし、前記転送ゲート電極ＴＧは、前記ポリシリコン膜２５がドーピングされる際、すでにｎ型にドーピングされた状態であり、同一の導電型で二次ドーピングをしても前記転送ゲート電極ＴＧの電気的特性は変わらない。すなわち、一次及び二次ドーピングの不純物が同一の導電型であるからである。また、前記フォトダイオードの深いｎ不純物領域ＮＰＤ、前記転送ゲート電極ＴＧ及び前記フローティング拡散領域ＦＤは転送トランジスタＴＸを構成することができる。
【００５５】
また、前記フローティング拡散フォトレジストパターン６３によって露出された前記抵抗パターンＲの両端部もｎ＋不純物イオンにドーピングされる。前記抵抗パターンＲの両端部はコンタクトが形成される領域として、前記ｎ＋不純物イオンのドーピングによってコンタクト抵抗を低めることができる。しかし、前記抵抗パターンＲの実質的な抵抗領域（前記抵抗スペーサパターン５０ｒの下部領域）は前記フローティング拡散フォトレジストパターン６３または前記抵抗スペーサパターン５０ｒによって覆われることによってｎ＋不純物イオンが注入されることを防止することができる。よって、前記抵抗パターンＲの実質的な抵抗領域は、図４Ａで前記ポリシリコン膜２５がドーピングされる際に行われた一度のｎ＋不純物ドーピングだけでドーピングができるということで、前記抵抗パターンＲの抵抗特性を制御するのがし易くなる。
【００５６】
図４Ｆを参照すると、前記フローティング拡散フォトレジストパターン６３を除去する。続いて、前記ＰＭＯＳ領域Ｃ’だけを露出させるＰＭＯＳフォトレジストパターン（図示さず）を形成することができる。前記ＰＭＯＳフォトレジストパターンは単にＰＭＯＳ領域Ｃ’を露出させることができる。前記ＰＭＯＳフォトレジストパターンをイオン注入マスクとして用いて前記基板内にｐ＋不純物イオンを注入してｐ＋ソース／ドレイン領域６５を形成すると共に、ｐ＋不純物イオンにドーピングされたＰＭＯＳゲート電極ＰＧを形成することができる。
【００５７】
続いて、前記ＰＭＯＳフォトレジストパターンを除去し、前記基板上に層間絶縁膜７０を形成することができる。前記層間絶縁膜７０を貫通して前記フローティング拡散領域ＦＤ、前記抵抗パターンＲの両端部、前記ｎ＋ソース／ドレイン領域６０ｎ及び前記ｐ＋ソース／ドレイン領域６５を露出させるコンタクトホール７５ｈを形成することができる。続いて、前記層間絶縁膜７０を有する基板上に前記コンタクトホール７５ｈを埋め込みながら前記層間絶縁膜７０を覆う上部金属膜を形成することができる。前記上部金属膜をパターニングして前記コンタクトホール７５ｈ内部にコンタクトプラグ７５を形成すると共に前記コンタクトプラグ７５とそれぞれ電気的に接続する上部金属配線８０を形成することができる。
【００５８】
図５Ａ及び図５Ｂは、本発明のさらに他の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【００５９】
図５Ａを参照すると、半導体基板１０上に図４Ａと同じ方法でポリシリコン膜２５まで形成する。続いて、前記ポリシリコン膜２５を有する基板上に前記画素領域Ａ及び前記抵抗領域Ｂを露出させるｎ＋イオン注入マスクパターン３２を形成することができる。前記ｎ＋イオン注入マスクパターン３２はフォトレジストパターン、またはハードマスクパターンとすることができる。前記ｎ＋イオン注入マスクパターン３２を用いて前記画素領域Ａ及び前記抵抗領域Ｂの前記ポリシリコン膜２５内に実質的に均一なｎ＋不純物ドーピングを実施する。
【００６０】
図５Ｂを参照すると、前記ｎ＋イオン注入マスクパターン３２を除去した後、前記ｎ＋不純物でドーピングされた前記ポリシリコン膜２５を有する基板上にマスク膜を形成する。続いて、前記マスク膜及び前記ｎ＋不純物でドーピングされた前記ポリシリコン膜２５を順にパターニングする。その結果、前記画素領域Ａの前記半導体基板１０上に順に積層されたｎ＋不純物でドーピングされた転送ゲート電極ＴＧ及びマスクパターン３５が形成されると共に前記抵抗領域Ｂの前記素子分離膜１５上に順に積層されたｎ＋不純物でドーピングされた抵抗パターンＲ及びマスクパターン３５が形成される。
【００６１】
また、同時に、前記ＮＭＯＳ領域Ｃ”の前記半導体基板上に順に積層されたＮＭＯＳゲート電極ＮＧ０及びマスクパターン３５が形成される。同様に、前記ＰＭＯＳ領域Ｃ’の前記半導体基板上に順に積層されたＰＭＯＳゲート電極ＰＧ０及びマスクパターン３５が形成される。前記ＰＭＯＳゲート電極ＰＧ０及びＮＭＯＳゲート電極ＮＧ０は前記ｎ＋イオン注入マスクパターン３２によって覆われた部分なので、ドーピングされないポリシリコンパターンとして形成される。
【００６２】
前記マスク膜及び前記ポリシリコン膜２５を順にパターニングの際に前記ゲート絶縁膜２０も同時にパターニングされる。よって、前記画素領域Ａの前記ｎ＋不純物でドーピングされた転送ゲート電極ＴＧ下部に転送ゲート絶縁膜２０ｔが形成されることができ、同時に前記ＮＭＯＳ領域Ｃ”の前記ＮＭＯＳゲート電極ＮＧ０及び前記ＰＭＯＳ領域Ｃ’の前記ＰＭＯＳゲート電極ＰＧ０下部にそれぞれＮＭＯＳゲート絶縁膜２０ｎ及びＰＭＯＳゲート絶縁膜２０ｐが形成される。
【００６３】
続いて、図４Ｃないし図４Ｅで説明した方法と同じ工程を実行することができる。特に、図４ＥのＮＭＯＳ領域Ｃ”のｎ＋ソース／ドレイン領域６０ｎが形成されると共に前記ＮＭＯＳゲート電極ＮＧ０にｎ＋不純物イオンがドーピングされてｎ＋不純物でドーピングされたＮＭＯＳゲート電極ＮＧが形成される。以後、図４Ｆと同じ工程を実行して上部金属配線を形成することができる。
【図面の簡単な説明】
【００６４】
【図１Ａ】従来技術によるイメージセンサの製造方法を説明する断面図である。
【図１Ｂ】従来技術によるイメージセンサの製造方法を説明する断面図である。
【図１Ｃ】従来技術によるイメージセンサの製造方法を説明する断面図である。
【図１Ｄ】従来技術によるイメージセンサの製造方法を説明する断面図である。
【図２Ａ】本発明の実施形態に係るイメージセンサチップの概略的なブロックダイヤグラムである。
【図２Ｂ】図２Ａのメイン画素アレイ領域における４個のトランジスタを有する一般的な単位画素の等価回路図である。
【図３】本発明の実施形態に係るイメージセンサを説明する断面図である。
【図４Ａ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図４Ｂ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図４Ｃ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図４Ｄ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図４Ｅ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図４Ｆ】本発明の他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図５Ａ】本発明のさらに他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【図５Ｂ】本発明のさらに他の実施形態に係るイメージセンサの製造方法を説明する断面図である。
【符号の説明】
【００６５】
６０ｎ  ｎ＋ソース／ドレイン領域
６３  フローティング拡散フォトレジストパターン
６５  ｐ＋ソース／ドレイン領域
７０  層間絶縁膜
７５  コンタクトプラグ
７５ｈ  コンタクトホール
８０  上部金属配線
Ｃ’  ＰＭＯＳ領域
ＦＤ  フローティング拡散領域
ＰＧ  ＰＭＯＳゲート電極
Ｒ  抵抗パターン
【図１Ａ】
2007027705.tif 000003
【図１Ｂ】
2007027705.tif 000004
【図１Ｃ】
2007027705.tif 000005
【図１Ｄ】
2007027705.tif 000006
【図２Ａ】
2007027705.tif 000007
【図２Ｂ】
2007027705.tif 000008
【図３】
2007027705.tif 000009
【図４Ａ】
2007027705.tif 000010
【図４Ｂ】
2007027705.tif 000011
【図４Ｃ】
2007027705.tif 000012
【図４Ｄ】
2007027705.tif 000013
【図４Ｅ】
2007027705.tif 000014
【図４Ｆ】
2007027705.tif 000015
【図５Ａ】
2007027705.tif 000016
【図５Ｂ】
2007027705.tif 000017