(57)【要約】【課題】  数ギガヘルツ以上の高周波域においても、高精度のクロック信号を生成し分配可能なクロック生成分配装置を提供すること、及び20GHzに達するような高周波域においても、各電圧制御発振器が同一位相で発振し、希望する周波数のクロック信号が生成でき、高周波クロック信号を、より安定にチップ内の各部に分配する分散VCO型クロック生成分配装置を提供すること。【解決手段】  各電圧制御発振器としてLC共振型電圧制御発振器を採用し、さらにその発振ノード間の接続配線のインダクタ成分を相対的に小さくして、あるいは、LC共振発振器を注入同期により同期して発振させることにより、各LC共振型電圧制御発振器が安定して同一位相で発振するようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
PLLの電圧制御発振器としてLC共振型電圧制御発振器を用い、かつ前記LC共振型電圧制御発振器と同じ構成のLC共振型電圧制御発振器をチップ内の各所に配置するとともに前記各LC共振型電圧制御発振器の発振ノードを一次元的な配線もしくはメッシュ状の配線により接続し、前記PLLにて生成された発振周波数制御信号を前記各LC共振型電圧制御発振器に分配することにより、前記LC共振型電圧制御発振器にてクロック信号を生成し、前記チップ内の各所に配置したLC共振型電圧制御発振器がその発振ノードからそれぞれ対応する回路へクロック信号を分配することを特徴とするクロック信号の生成及び分配装置。
【請求項２】
前記各LC共振型電圧制御発振器の発振ノードを接続する配線のインダクタンスは前記各LC共振型電圧制御発振器が同一位相で発振する値とされていることを特徴とする請求項１に記載のクロック信号の生成及び分配装置。
【請求項３】
前記互いに接続されるLC共振型電圧制御発振器の発振ノード間に抵抗素子を挿入したことを特徴とする請求項２に記載のクロック信号の生成及び分配装置。
【請求項４】
配線の物理的構造により、前記各LC共振型電圧制御発振器の発振ノードを接続する配線のインダクタンスを前記各LC共振型電圧制御発振器が同一位相で発振する値としたことを特徴とする請求項２に記載のクロック信号の生成及び分配装置。
【請求項５】
前記配線の物理的構造は、前記LC共振型電圧制御発振器の発振ノード間を接続する配線の近傍に固定電位に接続されたグランド面あるいはグランド線を配置したものであることを特徴とする請求項４に記載のクロック信号の生成及び分配装置。
【請求項６】
前記PLLにて生成された発振周波数制御信号により発振周波数を制御されるLC共振型電圧制御発振器であって、その発振ノードが、前記一次元的な配線もしくはメッシュ状の配線により接続されたLC共振型電圧制御発振器の発振ノード間の配線に接続され、かつ、他の回路には前記配線を介することなく接続されないLC共振型電圧制御発振器を備えたことを特徴とする請求項２に記載のクロック信号の生成及び分配装置。
【請求項７】
PLLの電圧制御発振器としてLC共振型電圧制御発振器を用い、かつ前記LC共振型電圧制御発振器と同じ構成のLC共振型電圧制御発振器をチップ内の各所に配置し、前記PLLにて生成された発振周波数制御信号を前記各LC共振型電圧制御発振器に分配するとともに前記各LC共振型電圧制御発振器を注入同期により同期して発振させることにより、前記LC共振型電圧制御発振器にてクロック信号を生成し、前記チップ内の各所に配置したLC共振型電圧制御発振器がその発振ノードからそれぞれ対応する回路へクロック信号を分配することを特徴とするクロック信号の生成及び分配装置。
【請求項８】
前記LC共振型電圧制御発振器の発振ノードを一次元的な配線もしくはメッシュ状の配線により接続し、前記各LC共振型電圧制御発振器の発振ノード間を接続する配線中に少なくとも１つのバッファを挿入し、当該バッファの出力側のLC共振型電圧制御発振器を当該バッファの入力側のLC共振型電圧制御発振器と注入同期により同期させることを特徴とする請求項７に記載のクロック信号の生成及び分配装置。
【請求項９】
少なくとも１つの前記バッファの出力側のLC共振型電圧制御発振器としてカップリング用入力端子を有するものを用い、前記バッファの出力側の配線を発振ノードに替えて当該カップリング用入力端子に接続したことを特徴とする請求項８に記載のクロック信号の生成及び分配装置。
【請求項１０】
少なくとも１組のLC共振型電圧制御発振器としてともにカップリング用入力端子を有するものを用い、それぞれ自LC共振型電圧制御発振器の発振ノードと相手側のカップリング用入力端子をバッファを間に挿入した配線で接続したことを特徴とする請求項８に記載のクロック信号の生成及び分配装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速インターフェイス回路、プロセッサ、及び高周波クロック信号を必要とするアナログ回路やデジタル回路のための、高速かつ高精度なクロック信号の生成と分配を行う装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の急速な進歩により、クロック信号の周波数は向上を続けている。その結果、クロック信号に要求されるタイミング制約条件は厳しくなっている。さらに、LSIの大規模化に伴い、高精度なクロック信号をチップ内の各所に分配することも困難になっている。
【０００３】
クロック信号の分配を実現する従来の構成例を図９に示す。図９に示された構成例では、電圧制御発振器VCO(50)、分周器(60)及び位相比較器PFDとチャージポンプCPとローパスフィルタLF(70)から構成されるPLL(100)にて生成されたクロック信号が、バッファ(81)から構成されるクロックツリー(80)を通して回路ブロック(90)まで伝送される。ところが、この例では、クロック信号のタイミング精度や電圧振幅が、バッファ(81)を多段に設けたクロックツリー(80)を通る過程にて劣化する。特に、この問題は高周波域にて顕著になる。
【０００４】
この問題の解決手段として下記特許文献１において提案されている手法を図１０、１１に示す。この例では、リング発振器にて構成された多数の電圧制御発振器VCO(51)がチップ内の各部に配置されている。これら電圧制御発振器VCO(51)の発振ノードが、図１０では一次元的に、図１１ではマトリックス状に配線導体により結合されている。また、各電圧制御発振器VCO(51)の発振周波数を制御するため、電圧制御発振器VCO(51)、分周器(60)及び位相比較器PFDとチャージポンプCPとローパスフィルタLF (70)から構成されるPLLが生成する制御信号が各電圧制御発振器VCO(51)に分配されている。以降、この手法による装置を「分散VCO型クロック生成分配装置」と呼ぶ。
【０００５】
図１０、１１の分散VCO型クロック生成分配手法では、リング発振器にてクロック信号を生成している。しかし、通常、リング発振器は電源雑音に弱く、生成されるクロック信号の精度が低いため、数ギガヘルツ以上の高周波域での用途には適していない。
【特許文献１】特開平１１−７４７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の解決しようとする課題の一つは、数ギガヘルツ以上の高周波域においても、高精度のクロック信号を生成し分配可能な分散型のクロック生成及び分配装置を提供することである。
【０００７】
また、電圧制御発振器VCOの発振ノード間を結合する配線は数100μm以上の長さになると考えられるが、20GHzに達するような高周波域では、そのインダクタ成分も無視できなくなる。このため、各電圧制御発振器VCOが同一位相で発振せず、希望する周波数のクロック信号が生成できないという問題が発生する。
【０００８】
そこで、本発明の解決しようとするさらなる課題は、各電圧制御発振器VCOが同一位相で発振し、希望する周波数のクロック信号が生成でき、高周波クロック信号を、より安定にチップ内の各部に分配する分散VCO型クロック生成分配装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明によれば、分散VCO型クロック生成分配装置において、各電圧制御発振器VCOとしてリング発振器ではなく、LC共振型電圧制御発振器（以下、単にLC共振発振器という。）を採用する。
【００１０】
そして、LC共振発振器の発振ノード間に、抵抗やバッファなどの素子、回路を挿入することにより、相対的に接続配線のインダクタ成分を小さくする。あるいはLC共振発振器の発振ノード間を接続する配線に、インダクタ成分の小さな構造の配線を用いることで、各LC共振発振器が同一位相にて発振するようにする。あるいはLC共振発振器を相互に接続する配線上に、この配線にしか接続されないLC共振発振器を一つ又は複数配置する構成を採用する。
【００１１】
さらに、本発明によれば、LC共振発振器を注入同期により同期して発振させる。
【発明の効果】
【００１２】
上記本発明の装置により、高精度なクロック信号の生成、分配を実現することができる。また、20GHzクラスの超高周波帯域においても、各LC共振発振器を同一位相同一周波数にて発振させることができる。
【発明を実施するための最良の形態】
【００１３】
図１は、各電圧制御発振器VCOとしてLC共振発振器を採用した本発明による分散VCO型クロック生成分配装置と各LC共振発振器(20)の発振ノード間に抵抗素子を挿入することにより各LC共振発振器(20)の発振ノード間の配線のインダクタンスの影響を軽減させた本発明の第１の実施例を示すものである。図示したものでは、各LC共振発振器(20)の発振ノード間は一次元的な配線により接続されているが、メッシュ状の配線により接続することも可能である。
【００１４】
本実施例は、回路ブロック(91)と回路ブロック(92)にバッファ(81)を介してそれぞれクロックを供給する同一物理的構成のLC共振発振器#1(20)とLC共振発振器#2(20)、それらLC共振発振器(20)と同一の物理的構成のLC共振発振器#0(20)と、その出力をフィードバックしそれを分周する分周器(60)、該分周器(60)の分周出力と基準クロックの位相比較を行い上記各LC共振発振器(20)に発振制御用のバイアス信号を供給する位相比較器PFDとチャージポンプCPとローパスフィルタLF(70)からなるPLL及び各LC共振発振器(20)の発振ノード間に挿入された抵抗素子(31)から構成される。
【００１５】
なお、抵抗素子(31)に替えて、トランジスタのオン抵抗等を用いることができることは、当業者には明らかである。また、図示のものでは、PLLを構成するLC共振発振器#0(20)はどの回路ブロックにもクロックを分配していないが、PLLをクロックを分配する回路ブロックと近接して配置するレイアウトが可能であれば、LC共振発振器#0(20)からその回路ブロックにクロックを分配することは可能である。
【００１６】
図２Ａに、LC共振発振器(20)の構成例を示す。
図示のように、PMOSトランジスタ(21)のソースとPMOSトランジスタ(22)のソースが共通に電源に接続されている。PMOSトランジスタ(21)のドレインとPMOSトランジスタ(22)のドレインが、それぞれNMOSトランジスタ(23)のドレインとNMOSトランジスタ(24)のドレインに接続され、またPMOSトランジスタ(21)のゲートとPMOSトランジスタ(22)のゲートが、それぞれNMOSトランジスタ(23)のゲートとNMOSトランジスタ(24)のゲートに接続されている。NMOSトランジスタ(23)のソースとNMOSトランジスタ(24)のソースは共通にNMOSトランジスタ(28)のドレインに接続され、NMOSトランジスタ(28)のソースはアースに接続され、NMOSトランジスタ(28)のゲートには発振出力ノードのコモンモード電位を決定するバイアス信号#1が入力される。PMOSトランジスタ(21)のドレインとPMOSトランジスタ(22)のゲート、及びPMOSトランジスタ(21)のゲートとPMOSトランジスタ(22)のドレインが相互に接続されている。
【００１７】
さらに、PMOSトランジスタ(21)のドレインとPMOSトランジスタ(22)のドレインの間にはインダクタンス素子(27)が接続され、PMOSトランジスタ(21)のドレインには可変容量素子(25)の一方の電極が、PMOSトランジスタ(22)のドレインには可変容量素子(26)の一方の電極が接続されており、可変容量素子(25)と可変容量素子(26)の他方の電極には、LC共振発振器(20)の発振周波数を制御するバイアス信号#2が入力されている。このバイアス信号#2は、図１に示されたバイアス信号に相当するものである。
【００１８】
次に、図１に示した抵抗素子(31)の抵抗値について、図２Ｂを参照して説明する。
図２Ｂは、２つのLC共振発振器(20)間を抵抗とインダクタを有する配線で接続したモデルにおける発振周波数のシミュレーション結果のグラフであり、LC共振発振器(20)間の配線の抵抗値Ｒと、LC共振発振器(20)の発振の安定性の関係を示している。
【００１９】
すなわち、20GHzを少し越えた周波数で安定して発振していたところが、抵抗値Ｒ＝15ohmでは0.32nH、抵抗値Ｒ＝75ohmでは0.67nHをインダクタ値が越えたところで発振周波数が急激に変化している。
【００２０】
このグラフによれば、配線のインダクタ成分に対して抵抗の値が高いと発振が安定になる傾向が見られる。別の見方をすると、ある一定の抵抗値に対して、配線のインダクタ成分が増えていくと、あるインダクタ値以上では、発振が不安定になることを示している。したがって、発振の安定性を決める一つの要因は、抵抗とインダクタンスの比率ということができる。また、ある一定の抵抗値に対して、配線のインダクタ成分を実質的に減らすことができれば、発振を安定させることができることが分かる。
【００２１】
配線の長さが長くなると、配線のインダクタンスと抵抗はおよそ長さに比例して増加することから、第１の実施例におけるLC共振発振器(20)間に挿入すべき抵抗の値は、配線の長さに応じて決定される。
【００２２】
図３Ａは、本発明の第２の実施例である、LC共振発振器#1(20)とLC共振発振器#2(20)の発振ノード間を接続する配線(30)のインダクタンスを小さくする物理的構造を説明するものである。LC共振発振器#1(20)とLC共振発振器#2(20)の発振ノード間を接続する配線(30)の構造は、図２Ｂの記載から分かるように、配線部分のインダクタンスが小さくなるものが好ましい。そこで、図示するように、信号線と固定電位に接続したグランド面の距離を短くし、さらに信号線の両側に同じく固定電位に接続したグランド線を配置している。
【００２３】
図３Ｂ及び図３Ｃに示されているのは、図３Ａに示した配線構造の変形例１、２である。図３Ｂの変形例１は、信号線をグランド面に極めて近接させたものである。図３Ｂの変形例１に替えて、信号線自体をマイクロストリップラインとすることもできる。
【００２４】
図３Ｃの変形例２は、信号線の両側にグランド面を配置したものである。図３Ｃの変形例２に替えて、信号線自体をストリップラインとすることもできる。
図４は、本発明の第３の実施例を示すものである。本実施例においては、LC共振発振器#1(20)等と同一構成の補助的なLC共振発振器#A1(20)とLC共振発振器#A2(20)をLC共振発振器#1(20)、LC共振発振器#2(20)及びLC共振発振器#3(20)の間に配置し、それぞれの発振ノードを接続したものである。すると各発振ノード間の電気長は補助的なLC共振発振器#A1(20)とLC共振発振器#A2(20)がない場合と比べて半分とすることができ、発振ノード間のインダクタンスを小さくすることができる。
【００２５】
図５Ａは、LC共振発振器を注入同期により同期して発振させる本発明の第４の実施例を示すものである。本実施例では、LC共振発振器#1(20)とLC共振発振器#2(20)の発振ノード間をバッファ(40)を介して接続し、LC共振発振器#2(20)を注入同期により発振させ、LC共振発振器#1(20)とLC共振発振器#2(20)を同相同一周波数で発振させる。
【００２６】
また、本実施例では、発振ノード間の配線がバッファにより分割されるため、図４に示した第４の実施例の場合と同様に、LC共振発振器#1(20)とLC共振発振器#2(20)の発振に影響を与える配線長が短くなり、発振ノード間のインダクタンスを小さくすることができる。
【００２７】
図５Ｂに示すのは、図５Ａに示す構成の第１の変形例であり、カップリング用入力端子を有するLC共振発振器#2(120)を少なくとも１つ用いて、LC共振発振器#1(20)の発振ノードをバッファ(40)を介してカップリング用入力端子を有するLC共振発振器#2(120)のカップリング用入力端子に接続してLC共振発振器#1(20)の発振信号をLC共振発振器#2(120)に注入し、LC共振発振器#2(120)をLC共振発振器#1(20)と同相同一周波数で発振させるようにしたものである。
【００２８】
図６に示すものは、図５Ｂにおけるバッファ(40)を複数個設けた第２の変形例である。もちろん、図５Ａの構成においても、バッファ(40)を複数個設けることは可能である。第２の変形例については、接続される例えばLC共振発振器#1(20)とLC共振発振器#2(120)間の配線長が長い場合に、実質的な配線長を短くして信号の減衰を小さくする等の効果が得られる。
【００２９】
図７に示すものは、第３の変形例であり、それぞれカップリング用入力端子を有するLC共振発振器#1(120)とLC共振発振器#2(120)を少なくとも１組用いて、それらの発振ノードとカップリング用入力端子を交互にバッファ(40)を介して対称的に接続したものである。このような対称的な構成とすることにより、より精度の高いクロックを各回路ブロックに分配することができる。したがって、例えば回路ブロック間の動作に互いに精度の高いクロックが必要な回路ブロックに対してクロックを供給するLC共振発振器#1(120)とLC共振発振器#2(120)間の同期にこの変形例を適用すると効果的である。
【００３０】
図８Ａに示すのは、カップリング用入力端子を有するLC共振発振器(120)の構成例であり、図２Ａに示したLC共振発振器(20)のPMOSトランジスタ(21)、NMOSトランジスタ(23)の直列回路及びPMOSトランジスタ(22)、NMOSトランジスタ(24)の直列回路に対して、それぞれPMOSトランジスタ(210)、NMOSトランジスタ(230)の直列回路及びPMOSトランジスタ(220)、NMOSトランジスタ(240)の直列回路を並列に接続し、PMOSトランジスタ(210)とNMOSトランジスタ(230)の接続点、PMOSトランジスタ(220)とNMOSトランジスタ(240)の接続点それぞれに、差動信号としての発振信号を注入するためのカップリング用入力端子#1(291)及びカップリング用入力端子#2(292)を設けたものである。
【００３１】
図８Ｂは、本発明で用いて好適なバッファ回路の構成例１を示すものである。図示のように、NMOSトランジスタ(411)のドレインとNMOSトランジスタ(412)のドレインはそれぞれ抵抗素子(413)、抵抗素子(414)を介して電源に接続され、ソースは共通にNMOSトランジスタ(415)のドレインに接続されている。NMOSトランジスタ(415)のソースはアースに接続され、ゲートにはバッファ出力のコモンモード電位を決定するバイアス信号が入力される。
【００３２】
NMOSトランジスタ(411)のゲートとNMOSトランジスタ(412)のゲートに入力端子が設けられ、NMOSトランジスタ(411)のドレインとNMOSトランジスタ(412)のドレインには出力端子が設けられる。
【００３３】
図８Ｃは、本発明で用いて好適なバッファ回路の構成例２を示すものである。図示のように、ゲート同士が接続されたPMOSトランジスタ(421)とNMOSトランジスタ(423)の直列回路及び同じくゲート同士が接続されたPMOSトランジスタ(422)とNMOSトランジスタ(424)の直列回路が、電源とNMOSトランジスタ(425)のドレインの間に並列に接続されている。NMOSトランジスタ(425)のソースはアースに接続され、ゲートにはバッファ出力のコモンモード電位を決定するバイアス信号が入力される。
【００３４】
PMOSトランジスタ(421)とNMOSトランジスタ(423)のゲート接続点とPMOSトランジスタ(422)とNMOSトランジスタ(424)のゲート接続点に入力端子が設けられ、PMOSトランジスタ(421)のドレインとNMOSトランジスタ(423)のドレインの接続点とPMOSトランジスタ(422)のドレインとNMOSトランジスタ(424)のドレインの接続点に出力端子が設けられる。
【００３５】
なお、図２Ａ、図８Ａ、図８Ｂ、及び図８Ｃに示したものはあくまでも回路例であって、例示したもの以外にも種々の変形例を採用し得ることは、当業者に明らかである。
（付記１）PLLの電圧制御発振器としてLC共振型電圧制御発振器を用い、かつ前記LC共振型電圧制御発振器と同じ構成のLC共振型電圧制御発振器をチップ内の各所に配置するとともに前記各LC共振型電圧制御発振器の発振ノードを一次元的な配線もしくはメッシュ状の配線により接続し、前記PLLにて生成された発振周波数制御信号を前記各LC共振型電圧制御発振器に分配することにより、前記LC共振型電圧制御発振器にてクロック信号を生成し、前記チップ内の各所に配置したLC共振型電圧制御発振器がその発振ノードからそれぞれ対応する回路へクロック信号を分配することを特徴とするクロック信号の生成及び分配装置。
（付記２）前記各LC共振型電圧制御発振器の発振ノードを接続する配線のインダクタンスは前記各LC共振型電圧制御発振器が同一位相で発振する値とされていることを特徴とする付記１に記載のクロック信号の生成及び分配装置。
（付記３）前記互いに接続されるLC共振型電圧制御発振器の発振ノード間に抵抗素子を挿入したことを特徴とする付記２に記載のクロック信号の生成及び分配装置。
（付記４）前記抵抗素子の抵抗は、トランジスタのオン抵抗によるものであることを特徴とする付記３に記載のクロック信号の生成及び分配装置。
（付記５）配線の物理的構造により、前記各LC共振型電圧制御発振器の発振ノードを接続する配線のインダクタンスを前記各LC共振型電圧制御発振器が同一位相で発振する値としたことを特徴とする付記２に記載のクロック信号の生成及び分配装置。
（付記６）前記配線の物理的構造は、前記LC共振型電圧制御発振器の発振ノード間を接続する配線の近傍に固定電位に接続されたグランド面あるいはグランド線を配置したものであることを特徴とする付記５に記載のクロック信号の生成及び分配装置。
（付記７）前記配線は、マイクロストリップラインであることを特徴とする付記５に記載のクロック信号の生成及び分配装置。
（付記８）前記配線は、ストリップラインであることを特徴とする付記５に記載のクロック信号の生成及び分配装置。
（付記９）前記PLLにて生成された発振周波数制御信号により発振周波数を制御されるLC共振型電圧制御発振器であって、その発振ノードが、前記一次元的な配線もしくはメッシュ状の配線により接続されたLC共振型電圧制御発振器の発振ノード間の配線に接続され、かつ、他の回路には前記配線を介することなく接続されないLC共振型電圧制御発振器を備えたことを特徴とする付記２に記載のクロック信号の生成及び分配装置。
（付記１０）PLLの電圧制御発振器としてLC共振型電圧制御発振器を用い、かつ前記LC共振型電圧制御発振器と同じ構成のLC共振型電圧制御発振器をチップ内の各所に配置し、前記PLLにて生成された発振周波数制御信号を前記各LC共振型電圧制御発振器に分配するとともに前記各LC共振型電圧制御発振器を注入同期により同期して発振させることにより、前記LC共振型電圧制御発振器にてクロック信号を生成し、前記チップ内の各所に配置したLC共振型電圧制御発振器がその発振ノードからそれぞれ対応する回路へクロック信号を分配することを特徴とするクロック信号の生成及び分配装置。
（付記１１）前記LC共振型電圧制御発振器の発振ノードを一次元的な配線もしくはメッシュ状の配線により接続し、前記各LC共振型電圧制御発振器の発振ノード間を接続する配線中に少なくとも１つのバッファを挿入し、当該バッファの出力側のLC共振型電圧制御発振器を当該バッファの入力側のLC共振型電圧制御発振器と注入同期により同期させることを特徴とする付記１０に記載のクロック信号の生成及び分配装置。
（付記１２）少なくとも１つの前記バッファの出力側のLC共振型電圧制御発振器としてカップリング用入力端子を有するものを用い、前記バッファの出力側の配線を発振ノードに替えて当該カップリング用入力端子に接続したことを特徴とする付記１１に記載のクロック信号の生成及び分配装置。
（付記１３）少なくとも１組のLC共振型電圧制御発振器としてともにカップリング用入力端子を有するものを用い、それぞれ自LC共振型電圧制御発振器の発振ノードと相手側のカップリング用入力端子をバッファを間に挿入した配線で接続したことを特徴とする付記１１に記載のクロック信号の生成及び分配装置。
【図面の簡単な説明】
【００３６】
【図１】本発明による分散VCO型クロック生成分配手法と本発明の第１の実施例を示す図である。
【図２Ａ】LC共振発振器の構成例を示す図である。
【図２Ｂ】配線の抵抗値と、LC共振発振器の発振の安定性の関係を示す図である。
【図３Ａ】本発明の第２の実施例を示す図である。
【図３Ｂ】第２の実施例の変形例１を示す図である。
【図３Ｃ】第２の実施例の変形例２を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５Ａ】本発明の第４の実施例を示す図である。
【図５Ｂ】第４の実施例の第１の変形例である。
【図６】第４の実施例の第２の変形例である。
【図７】第４の実施例の第３の変形例である。
【図８Ａ】カップリング用入力端子を備えたLC共振発振器の構成例を示す図である。
【図８Ｂ】本発明で用いられるバッファ回路の構成例１を示す図である。
【図８Ｃ】本発明で用いられるバッファ回路の構成例２を示す図である。
【図９】クロック信号の分配を実現する従来の構成例を示す図である。
【図１０】配線が一次元的な従来の分散VCO型クロック生成分配手法を示す図である。
【図１１】配線がマトリックス状の従来の分散VCO型クロック生成分配手法を示す図である。
【符号の説明】
【００３７】
２０  LC共振型電圧制御発振器
３０  配線
３１  抵抗素子
３２  信号線
３３  グランド線
３９  グランド面
４０  バッファ
５１  リング発振器を用いた電圧制御発振器
６０  分周器
７０  位相比較器PFDとチャージポンプCPとローパスフィルタLF
８０  クロックツリー
８１  バッファ
９０  ブロック回路
１００  PLL
１２０  カップリング用入力端子を備えたLC共振型電圧制御発振器
【図１】
2007082158.tif 000003
【図２Ａ】
2007082158.tif 000004
【図２Ｂ】
2007082158.tif 000005
【図３Ａ】
2007082158.tif 000006
【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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