(57)【要約】【課題】  特許文献１に記載のＳＯＩ基板においては、絶縁膜の熱伝導率が高くても、厚い支持基板によって放熱が妨げられてしまう。【解決手段】  半導体装置１は、ＳＯＩ基板１０、配線層２０、および素子分離領域３０を備えている。ＳＯＩ基板１０は、支持基板１２、支持基板１２上に設けられた絶縁膜１４（基板絶縁膜）、および絶縁膜１４上に設けられたシリコン活性層１６（シリコン層）を有している。支持基板１２の厚さは、好ましくは１０μｍ以上１５０μｍ以下である。絶縁膜１４の熱伝導率は、常温で、シリコン活性層１６も低く且つＳｉＯ２よりも高い。【選択図】  図１
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【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた基板絶縁膜と、前記基板絶縁膜上に設けられたシリコン層とを有して構成されたＳＯＩ基板を備え、
前記基板絶縁膜の熱伝導率は、常温で、前記シリコン層よりも低く且つシリコン酸化膜よりも高く、
前記支持基板の厚さをｄとしたとき、前記ｄは、１０≦ｄ≦１５０μｍを満たすことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＳＯＩ基板の前記シリコン層上に設けられた配線層を備え、
前記支持基板の厚さは、前記シリコン層の厚さと前記配線層の厚さとの和よりも小さい半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記支持基板の厚さは、前記シリコン層の厚さよりも小さい半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記ＳＯＩ基板の前記シリコン層上に設けられた配線層を備え、
前記配線層の層間絶縁膜の熱伝導率は、常温で、前記シリコン層よりも低く且つ前記シリコン酸化膜よりも高い半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記シリコン層を貫通するように設けられたトレンチ溝と、
前記トレンチ溝中に埋め込まれ、素子分離として機能する埋込絶縁膜と、を備え、
前記埋込絶縁膜の熱伝導率は、常温で、前記シリコン層よりも低く且つ前記シリコン酸化膜よりも高い半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記トレンチ溝中に、当該トレンチ溝の側面と所定の間隔を置いて設けられた導電膜を備え、
前記埋込絶縁膜は、前記トレンチ溝の前記側面と前記導電膜との間隙を埋めるように設けられている半導体装置。
【請求項７】
支持基板と、前記支持基板上に設けられた基板絶縁膜と、前記基板絶縁膜上に設けられたシリコン層とを有して構成されたＳＯＩ基板を準備する準備工程と、
前記ＳＯＩ基板の前記支持基板を薄化する薄化工程と、を含み、
前記基板絶縁膜の熱伝導率は、常温で、前記シリコン層よりも低く且つシリコン酸化膜よりも高いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記薄化工程においては、薄化された後の前記支持基板の厚さをｄとしたとき、前記ｄが１０≦ｄ≦１５０μｍを満たすように、前記支持基板を薄化する半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、
前記ＳＯＩ基板の前記シリコン層上に、常温での熱伝導率が前記シリコン層よりも低く且つ前記シリコン酸化膜よりも高い層間絶縁膜を有する配線層を形成する配線層形成工程を含む半導体装置の製造方法。
【請求項１０】
請求項８乃至１０いずれかに記載の半導体装置の製造方法において、
前記ＳＯＩ基板の前記シリコン層を貫通するようにトレンチ溝を形成するトレンチ溝形成工程と、
前記トレンチ溝を埋め込むように、素子分離として機能する埋込絶縁膜を形成する埋込絶縁膜形成工程と、を含み、
前記埋込絶縁膜の熱伝導率は、常温で、前記シリコン層よりも低く且つ前記シリコン酸化膜よりも高い半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の半導体基板として、ＳＯＩ（Silicon On Insulator）基板が注目されている。ＳＯＩ基板は、支持基板と、支持基板上に設けられた絶縁膜と、絶縁膜上に設けられたシリコン層とを有して構成される。このＳＯＩ基板によれば、シリコン層に設けられたトランジスタ等の半導体素子同士を電気的に完全に分離することが可能である。このため、ＳＯＩ基板は、バルクのシリコン基板に比べて、高集積化、省電力化および高速動作化等の点で優れている。
【０００３】
ところで、ＳＯＩ基板の絶縁膜としては、一般に、ＳｉＯ２膜が用いられる。しかし、ＳｉＯ２の熱伝導率は、シリコンの約１００分の１であり、非常に低い。それゆえ、ＳＯＩ基板を用いた半導体装置においては、シリコン層で発生した熱がその外部に放散しにくい。したがって、効果的に放熱することが可能なＳＯＩ基板が求められている。
【０００４】
これに対して、特許文献１には、炭化珪素膜等、ＳｉＯ２膜よりも高い熱伝導率をもつ絶縁膜を有するＳＯＩ基板が開示されている。このように、ＳＯＩ基板の絶縁膜として熱伝導率の高い材料を用いることにより、放熱性能の向上を図ることができる。
【０００５】
なお、本願の発明に関連する先行技術文献情報としては、次のものがある。
【特許文献１】特開平９−２７６０４号公報
【特許文献２】特許第３３５０４０５号公報
【特許文献３】特開平１０−９５１８９号公報
【特許文献４】特開２００４−３４９４２８号公報
【特許文献５】特許第３１２９０２０号公報
【特許文献６】特開２００４−１５８５４５号公報
【特許文献７】特開２００２−１１０８７１号公報
【特許文献８】特許第３０２２１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のＳＯＩ基板においては、絶縁膜の熱伝導率が高くても、厚い支持基板によって放熱が妨げられてしまう。そのため、放熱性能の面で、依然として向上の余地がある。
【０００７】
特に、このＳＯＩ基板をパワーＭＯＳＦＥＴ用の基板として用いる場合には、そのＦＥＴで発生した熱を放散するために、高い放熱性が求められる。かかるＦＥＴとしては、例えば、図７に示すものがある。同図の負荷駆動回路は、負荷１０３を駆動するためのＦＥＴ１０１と、そのゲート・ドレイン間に接続されたクランプ回路１０２とを備えている。クランプ回路１０２は、上記ゲート・ドレイン間の電圧が所定のクランプ電圧を超えないように制限している。
【０００８】
図７の負荷駆動回路の出力電圧および出力電流は、概ね図８に示すように変化する。ここで、出力電圧はＦＥＴ１０１のドレイン側（負荷１０３が接続されている側）での電圧であり、出力電流はそこを流れる電流である。同図において、折線Ｌ１，Ｌ２は、それぞれ出力電圧および出力電流の変化を示している。また、時刻ｔ０，ｔ１は、それぞれＦＥＴ１０１をオフした時刻、および出力電流がゼロになった時刻を表している。したがって、（ｔ１−ｔ０）が電流オフ時間である。
【０００９】
同図に示すように、ＦＥＴ１０１をオフにした瞬間、負荷１０３が電流を流し続けようとするため、出力電圧が急激に上昇する。出力電圧がクランプ電圧を超えると、クランプ回路１０２を通ってＦＥＴ１０１のドレインからゲートに電流が流れるようになるため、ＦＥＴ１０１がオンされる。それにより、負荷１０３に蓄積されていたエネルギーがＦＥＴ１０１で消費され、やがて時刻ｔ１にて出力電流がゼロになるとともに出力電圧が電源電圧に等しくなる。
【００１０】
このように図７の負荷駆動回路においては、出力電圧について短パルスが発生する。ここで、短パルスとは、パルス幅（秒）が１０−５以上１０−４以下のパルスとして定義するものとする。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、支持基板と、上記支持基板上に設けられた基板絶縁膜と、上記基板絶縁膜上に設けられたシリコン層とを有して構成されたＳＯＩ基板を備え、上記基板絶縁膜の熱伝導率は、常温で、上記シリコン層よりも低く且つシリコン酸化膜よりも高く、上記支持基板の厚さをｄとしたとき、上記ｄは、１０≦ｄ≦１５０μｍを満たすことを特徴とする。
【００１２】
この半導体装置においては、シリコン酸化膜よりも熱伝導率が高い絶縁膜を基板絶縁膜として用いている。また、支持基板の厚さを１０μｍ以上１５０μｍ以下としている。後述するシミュレーション結果からわかるように、支持基板の厚さがこの範囲にあるとき、短パルスでの放熱性が向上する。また、支持基板の厚さが小さいほど、長パルス（パルス幅が１０−４秒よりも長いパルス）での放熱性が向上する。したがって、この半導体装置においては、短パルスおよび長パルスの何れの領域でも、高い放熱性が得られる。このため、シリコン層で発生した熱を、基板絶縁膜および支持基板を通じてＳＯＩ基板の外部に効果的に放散することができる。
【００１３】
また、本発明による半導体装置の製造方法は、支持基板と、上記支持基板上に設けられた基板絶縁膜と、上記基板絶縁膜上に設けられたシリコン層とを有して構成されたＳＯＩ基板を準備する準備工程と、上記ＳＯＩ基板の上記支持基板を薄化する薄化工程と、を含み、上記基板絶縁膜の熱伝導率は、常温で、上記シリコン層よりも低く且つシリコン酸化膜よりも高いことを特徴とする。
【００１４】
この製造方法によれば、シリコン酸化膜よりも高い熱伝導率をもつ絶縁膜を有するＳＯＩ基板を備える半導体装置が得られる。さらに、その半導体装置においては、ＳＯＩ基板の支持基板が薄化されている。このため、シリコン層で発生した熱を、基板絶縁膜および支持基板を通じてＳＯＩ基板の外部に効果的に放散することができる半導体装置が得られる。
【発明の効果】
【００１５】
本発明によれば、優れた放熱性能を有する半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１７】
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、ＳＯＩ基板１０、配線層２０、および素子分離領域３０を備えている。ＳＯＩ基板１０は、支持基板１２、支持基板１２上に設けられた絶縁膜１４（基板絶縁膜）、および絶縁膜１４上に設けられたシリコン活性層１６（シリコン層）を有している。
【００１８】
支持基板１２の厚さをｄとしたとき、好ましくは１０≦ｄ≦１５０μｍである。中でもｄ＝５０μｍであることが特に好ましい。本実施形態において支持基板１２は、シリコン基板である。
【００１９】
絶縁膜１４は、高熱伝導膜である。絶縁膜１４の熱伝導率は、常温で、シリコン活性層１６よりも低く且つＳｉＯ２よりも高い。シリコン活性層１６の厚さは、例えば２〜１０μｍ、主に５μｍ程度である。
【００２０】
ＳＯＩ基板１０のシリコン活性層１６上には、配線層２０が設けられている。配線層２０は、配線２２および層間絶縁膜２４を含んで構成されている。層間絶縁膜２４は、高熱伝導膜である。層間絶縁膜２４の熱伝導率は、常温で、シリコン活性層１６よりも低く且つＳｉＯ２よりも高い。この配線層２０の厚さは、例えば１層配線の場合で１〜３μｍ程度である。支持基板１２の厚さは、好ましくは、シリコン活性層１６の厚さと配線層２０の厚さとの和よりも小さく、より好ましくは、シリコン活性層１６の厚さよりも小さい。
【００２１】
ＳＯＩ基板１０のシリコン活性層１６には、素子分離領域３０が形成されている。図２に示すように、素子分離領域３０は、トレンチ溝３２、導電膜３４および埋込絶縁膜３６を有している。同図は、半導体装置１のうちシリコン活性層１６を示している。トレンチ溝３２は、シリコン活性層１６を貫通している。トレンチ溝３２中には、導電膜３４および埋込絶縁膜３６が埋め込まれている。具体的には、トレンチ溝３２の側面と所定の間隔を置いて導電膜３４が設けられており、それらの間隙を埋めるように埋込絶縁膜３６が設けられている。埋込絶縁膜３６は、素子分離として機能する。また、埋込絶縁膜３６は、高熱伝導膜である。埋込絶縁膜３６の熱伝導率は、常温で、シリコン活性層１６よりも低く且つＳｉＯ２よりも高い。
【００２２】
上述した絶縁膜１４、層間絶縁膜２４および埋込絶縁膜３６の材料としては、例えば、Ｓｉ３Ｎ４（窒化シリコン）、ＢＮ（窒化ボロン）、ＡｌＮ（窒化アルミニウム）、Ａｌ２Ｏ３（アルミナ）、ＣＶＤダイヤモンド、またはＤＬＣ（ダイヤモンド状カーボン）等を用いることができる。ＢＮを用いる場合、中でもｃ−ＢＮ（立方晶窒化ボロン）を用いることが熱伝導の観点から特に好ましい。これら絶縁膜１４、層間絶縁膜２４および埋込絶縁膜３６の材料は、互いに等しくてもよく、相異なっていてもよい。
【００２３】
これらの材料の熱伝導率の一例を示すと次のとおりである。ただし、これらの値は、製法や温度等の条件に依存して変動し得るものである。
Ｓｉ３Ｎ４：３３．５Ｗ／（ｍ・Ｋ）
ＢＮ：５７Ｗ／（ｍ・Ｋ）
ｃ−ＢＮ：２００〜９００Ｗ／（ｍ・Ｋ）
ＡｌＮ：３２０Ｗ／（ｍ・Ｋ）
Ａｌ２Ｏ３：３０Ｗ／（ｍ・Ｋ）
ＣＶＤダイヤモンド：６００〜１０００Ｗ／（ｍ・Ｋ）
ＤＬＣ：２０Ｗ／（ｍ・Ｋ）
【００２４】
図１に戻って、シリコン活性層１６および配線層２０には、それぞれソース・ドレイン領域４２およびゲート電極４４が形成されている。ソース・ドレイン領域４２およびゲート電極４４は、図示しないコンタクトプラグによって配線２２と電気的に接続されている。これらのソース・ドレイン領域４２およびゲート電極４４は、半導体装置１においてＦＥＴ（電界効果トランジスタ）を構成している。
【００２５】
以上説明したＳＯＩ基板１０および配線層２０は、マウント材５２を介してリードフレーム５４上にダイマウントされている。リードフレーム５４におけるマウント材５２と反対側の面上には、放熱部材としてヒートスプレッダ６０が設けられている。さらに、配線層２０とリードフレーム５４とは、ボンディングワイヤ５６によって互いに接続されている。また、ＳＯＩ基板１０および配線層２０は、封止樹脂５８によって覆われている。
【００２６】
図３および図４を参照しつつ、本発明による半導体装置の製造方法の第１実施形態として、半導体装置１の製造方法の一例を説明する。まず、後にシリコン活性層１６となるシリコン基板１６ａ上に、絶縁膜１４を堆積させる（図３（ａ））。例えばセラミックの場合、熱伝導は格子振動(フォノン)による熱伝導が支配的で、格子の熱振動が完全に調和振動であれば、熱振動に対する抵抗はないが、複雑な結晶構造や、不純物があると熱伝導媒体の運動が非調和になり、熱伝導は悪化する。共有結合性が強く、原子間結合が大きく、軽い絶縁物は熱伝導が良い。例えば、絶縁膜１４としてＳｉ３Ｎ４膜を用いる場合であれば、Ｐ−ＣＶＤ（プラズマ化学気相成長）等により、必要な電気絶縁を確保できる程度の厚さとして０．３〜１μｍ程度の厚みで形成すればよい。
【００２７】
また、必要に応じて、絶縁膜１４の結晶性を向上させるべく、シンターを実行しても良い。絶縁膜１４としてＢＮ膜を用いる場合であれば、ＰＬＤ（パルスレーザー成長）等により、数μｍから１０μｍ程度の厚みで形成すればよい。活性層の空乏層を拡がり易くして接合を高耐圧化するには、誘電率が高く厚い絶縁膜のほうが有利である。また、密着性を改善するため、Ｔｉなどの接着層や接着剤を間に挟むことも有効である。応力を緩和するために複数の膜を積層することも有効である。
【００２８】
その後、絶縁膜１４におけるシリコン基板１６ａとは反対側の面に、後に支持基板１２となる支持基板１２ａを貼り合わせる。この貼り合わせは、例えば、絶縁膜１４の表面をプラズマ処理により活性化させておいて低温貼り合わせにより行うことができる。或いは、無機接着材によって貼り合わせてもよい（図３（ｂ））。続いて、シリコン基板１６ａを所定の厚さになるまで研磨することにより、シリコン活性層１６を形成する（図３（ｃ））。以上により、ＳＯＩ基板が得られる（準備工程）。
【００２９】
次に、ソース・ドレイン領域４２およびゲート電極４４等により構成されるＦＥＴを形成した後、シリコン活性層１６を貫通するように、トレンチ溝３２（図２参照）を形成する（トレンチ溝形成工程）。トレンチ溝３２の埋込絶縁膜３６の電気絶縁を確保しやすくするには、トレンチ形状にテーパーや丸みをつけることにより、電界集中を緩和することも有効である。その後、トレンチ溝３２を埋め込むように、導電膜３４および埋込絶縁膜３６を形成する。これら導電膜３４および埋込絶縁膜３６の形成は、例えば、トレンチ溝３２の側面を覆うように埋込絶縁膜３６を形成し（絶縁膜形成工程）、その後、トレンチ溝３２中の空隙（すなわち埋込絶縁膜３６が設けられていない部分）を導電膜３４で埋めることにより行うことができる。これにより、素子分離領域３０が形成される。続いて、シリコン活性層１６上に配線層２０を形成する（配線層形成工程）（図４（ａ））。なお、配線層２０の層間絶縁膜２４と埋込絶縁膜３６とを同時に形成することも可能である。同様に、配線２２と導電膜３４とを同時に形成することも可能である。
【００３０】
なお、上述した配線２２、素子分離領域３０およびＦＥＴは実際には複数ずつ設けられているが、同図においてはその一部のみを図示している。
【００３１】
その後、配線層２０に支持体７２を貼り付ける。この貼り付けは、例えば接着剤や接着シート等を用いて行うことができる。また、支持体７２の材料は、例えばセラミックまたはプラスチック等である。続いて、支持基板１２ａを薄化する（薄化工程）。すなわち、支持体７２が配線層２０に貼り付けられた状態で、支持基板１２ａを所定の厚さになるまで研磨することにより、支持基板１２を形成する。この薄化工程においては、支持基板１２の厚さｄが好ましくは１０≦ｄ≦１５０μｍを満たすように、支持基板１２ａを薄化する（図４（ｂ））。
【００３２】
次に、支持基板１２に支持体７４を貼り付けた後、支持体７２を取り除く。そして、支持体７４が貼り付けられた状態で、ダイシングを行うことにより、ＳＯＩ基板１０および配線層２０を個片化する（図４（ｃ））。続いて、個片化されたチップをリードフレーム５４上にダイマウントする。さらに、ボンディングワイヤ５６を用いてワイヤボンディングをした後、封止樹脂５８により封止を行う。以上により、図１に示す半導体装置１を得る。
【００３３】
本実施形態の効果を説明する。本実施形態においては、ＳＯＩ基板１０の絶縁膜１４としてＳｉＯ２よりも高い熱伝導率をもつ絶縁膜を用いている。さらに、支持基板１２が薄化されているため、シリコン活性層１６で発生した熱を、絶縁膜１４および支持基板１２を通じてＳＯＩ基板１０の外部に効果的に放散することができる。これにより、優れた放熱性能を有する半導体装置１およびその製造方法が実現されている。
【００３４】
図９（ａ）および図９（ｂ）は、有限要素法による熱シミュレーションの結果を示すグラフである。これらのグラフにおいて、横軸はパルス幅（秒）を表し、縦軸は熱インピーダンス（℃／Ｗ）を表している。また、曲線Ｃ１〜Ｃ７は、それぞれ下記条件に対応している。すなわち、曲線Ｃ１は、絶縁膜１４として酸化珪素を用いた場合を示し、曲線Ｃ２〜Ｃ７は、窒化珪素を用いた場合を示している。
Ｃ１：支持基板２８０μｍ、酸化珪素０．５μｍ
Ｃ２：支持基板２８０μｍ、窒化珪素０．５μｍ
Ｃ３：支持基板１５０μｍ、窒化珪素０．５μｍ
Ｃ４：支持基板１００μｍ、窒化珪素０．５μｍ
Ｃ５：支持基板５０μｍ、窒化珪素０．５μｍ
Ｃ６：支持基板１０μｍ、窒化珪素０．５μｍ
Ｃ７：支持基板５μｍ、窒化珪素０．５μｍ
【００３５】
また、図９（ａ）で用いた窒化珪素の熱伝導率は２９Ｗ／ｍＫであり、図９（ｂ）で用いた窒化珪素の熱伝導率は７．３Ｗ／ｍｋであった。これらのグラフからわかるように、短パルスでの放熱性は、支持基板１２の厚さが１０μｍ以上１５０μｍ以下のときに良好となる。中でも５０μｍのときが特に良好である。一方、長パルスでの放熱性は、支持基板の厚さが小さいほど良好となる。また、曲線Ｃ１とＣ２とを比べてわかるように、支持基板の厚さが等しい場合には、シリコン酸化膜よりも高い熱伝導率をもつ絶縁膜を絶縁膜１４として用いることにより、放熱性が向上する。したがって、半導体装置１においては、短パルスおよび長パルスの何れの領域でも、高い放熱性が得られる。
【００３６】
また、支持基板１２の厚さがシリコン活性層１６の厚さと配線層２０の厚さとの和よりも小さい場合も、顕著な放熱効果が得られる。特に、支持基板１２の厚さがシリコン活性層１６の厚さよりも小さければ、一層顕著な放熱効果が得られる。
【００３７】
配線層２０の層間絶縁膜２４の熱伝導率は、ＳｉＯ２よりも高い。これにより、半導体装置１においては、シリコン活性層１６で発生した熱を、絶縁膜１４および支持基板１２だけでなく、配線層２０を通じても効果的に放散することができる。ただし、層間絶縁膜２４として熱伝導率がＳｉＯ２よりも高い絶縁膜を用いることは必須ではない。
【００３８】
素子分離領域３０がシリコン活性層１６を貫通するように設けられているため、半導体装置１においてはＦＥＴ等の半導体素子同士が電気的に完全に分離されている。また、素子分離領域３０中に埋め込まれた埋込絶縁膜３６の熱伝導率は、ＳｉＯ２よりも高い。これにより、シリコン活性層１６で発生した熱は、素子分離領域３０を通じても効果的に放散される。さらに、本実施形態において素子分離領域３０中には、導電膜３４も形成されている。これにより、素子分離領域３０を通じた放熱効果が一層高められている。ただし、素子分離領域３０中に導電膜３４を設けることは必須ではなく、埋込絶縁膜３６のみを設けてもよい。埋込絶縁膜３６として熱伝導率がＳｉＯ２よりも高い絶縁膜を用いることも必須ではない。
【００３９】
ところで、特許文献２，３には、支持基板がエッチングによって除去されたＳＯＩ基板を備える半導体装置が開示されている。このように支持基板を除去することにより、ＳＯＩ基板の放熱効果を高めることができる。しかしながら、支持基板を完全に除去する場合、ＳＯＩ基板の絶縁膜が露出するまでエッチングすることにより、その絶縁膜の表面が荒れてしまうことがある。このことは、絶縁膜の膜質の低下や界面の劣化につながってしまう。これに対して、上記実施形態のように、支持基板を薄く残しておけば、絶縁膜の膜質の低下を抑えつつ、ＳＯＩ基板の放熱効果を高めることができる。
（第２実施形態）
【００４０】
図５は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、ＳＯＩ基板１０、配線層２０、および素子分離領域３０を備えている。これらＳＯＩ基板１０、配線層２０、および素子分離領域３０の構成は、それぞれ図１で説明したものと同様である。
【００４１】
半導体装置２においては、ＳＯＩ基板１０および配線層２０がリードフレーム５４にフリップチップボンディングされている。すなわち、バンプ８２によって配線層２０とリードフレーム５４とが接続されている。さらに、支持基板１２には、放熱部材としてヒートスプレッダ６２がマウント材５３を介して設けられている。
【００４２】
図６を参照しつつ、本発明による半導体装置の製造方法の第２実施形態として、半導体装置２の製造方法の一例を説明する。まず、図３（ａ）〜図３（ｃ）で説明したように、ＳＯＩ基板を準備する。さらに、図４（ａ）で説明したように、素子分離領域３０、ソース・ドレイン領域４２、ゲート電極４４および配線層２０を順に形成する。その後、図４（ｂ）で説明したように、支持体７２を配線層２０に貼り付けた状態で支持基板１２を薄化する。
【００４３】
次に、支持基板１２に支持体７４を貼り付けた後、支持体７２を取り除く。この状態で、配線層２０上にバンプ８２を形成する（図６（ａ））。バンプ８２同士の間にも、層間絶縁膜２４と同様な、熱伝導率がＳｉＯ２よりも高い高熱伝導膜を使用することができる。続いて、バンプ８２に支持体７６を貼り付けた後、支持体７４を取り除く。この状態で、支持基板１２とヒートスプレッダ６２とをマウント材５３によって接合する（図６（ｂ））。その後、ヒートスプレッダ６２に支持体７８を貼り付けた後、支持体７６を取り除く。この状態で、ダイシングを行うことにより、ＳＯＩ基板１０、配線層２０、マウント材５３およびヒートスプレッダ６２を個片化する（図６（ｃ））。
【００４４】
次に、個片化されたチップをリードフレーム５４上にフリップチップボンディングによってフェイスダウンマウントした後、封止樹脂５８により封止を行う。封止樹脂５８は、熱伝導が悪いので、放熱を容易にするべく、フリップチップボンディングの面積をできるだけ広くすることが好ましい。以上により、図５に示す半導体装置２を得る。
【００４５】
本実施形態においても、ＳＯＩ基板１０の絶縁膜１４としてＳｉＯ２よりも高い熱伝導率をもつ絶縁膜を用いている。さらに、支持基板１２が薄化されているため、シリコン活性層１６で発生した熱を、絶縁膜１４および支持基板１２を通じてＳＯＩ基板１０の外部に効果的に放散することができる。これにより、優れた放熱性能を有する半導体装置２およびその製造方法が実現されている。さらに、半導体装置１と同様に、配線層２０の層間絶縁膜２４の熱伝導率は、ＳｉＯ２よりも高い。これにより、半導体装置２においても、シリコン活性層１６で発生した熱を、絶縁膜１４および支持基板１２だけでなく、配線層２０を通じても効果的に放散することができる。
【００４６】
さらに、ＳＯＩ基板１０の両側にそれぞれヒートスプレッダ６０，６２が設けられている。これにより、シリコン活性層１６で発生した熱を、絶縁膜１４および支持基板１２を通る経路、ならびに配線層２０を通る経路の双方を通じて効果的に放散するのに特に適した構造の半導体装置２が実現されている。
【図面の簡単な説明】
【００４７】
【図１】本発明による半導体装置の第１実施形態を示す断面図である。
【図２】図１の半導体装置における素子分離領域の構成を説明するための断面図である。
【図３】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図４】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図５】本発明による半導体装置の第２実施形態を示す断面図である。
【図６】（ａ）〜（ｃ）は、図５の半導体装置の製造方法の一例を示す工程図である。
【図７】負荷駆動回路の一例を示す回路構成図である。
【図８】図７の負荷駆動回路における出力電圧および出力電流の変化を模式的に示すグラフである。
【図９】（ａ）および（ｂ）は、有限要素法による熱シミュレーションの結果を示すグラフである。
【符号の説明】
【００４８】
１    半導体装置
２    半導体装置
１０    ＳＯＩ基板
１２    支持基板
１４    絶縁膜
１６    シリコン活性層
２０    配線層
２２    配線
２４    層間絶縁膜
３０    素子分離領域
３２    トレンチ溝
３４    導電膜
３６    埋込絶縁膜
４２    ソース・ドレイン領域
４４    ゲート電極
５２    マウント材
５３    マウント材
５４    リードフレーム
５６    ボンディングワイヤ
５８    封止樹脂
６０    ヒートスプレッダ
６２    ヒートスプレッダ
７２    支持体
７４    支持体
７６    支持体
７８    支持体
８２    バンプ
【図１】
2007012897.tif 000003
【図２】
2007012897.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007012897.tif 000008
【図７】
2007012897.tif 000009
【図８】
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【図９】
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