(57)【要約】【課題】半導体基板に於ける素子分離部が狭い領域と素子分離部が広い領域とでの、素子分離の膜厚の差に起因した特性のばらつきの発生を抑制または無くすことが可能な素子分離の製造方法を得ること。【解決手段】半導体基板上に、該半導体基板におけるトレンチ形成部に開口部を有するレジストを形成する工程と、レジストをマスクとして、フッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて半導体基板をドライエッチングしてトレンチを形成する工程と、トレンチに絶縁材料を埋め込むことにより素子分離を形成する工程と、を含む。【選択図】        図１
2007027321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、該半導体基板におけるトレンチ形成部に開口部を有するレジストを形成する工程と、
前記レジストをマスクとして、フッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて前記半導体基板をドライエッチングしてトレンチを形成する工程と、
前記トレンチに絶縁材料を埋め込むことにより素子分離を形成する工程と、
を含むことを特徴とする素子分離の製造方法。
【請求項２】
前記混合ガスが、臭化水素ガスと、炭化水素系ガスと、酸素ガスと、の混合ガスであること
を特徴とする請求項１に記載の素子分離の製造方法。
【請求項３】
半導体基板上に、該半導体基板上に形成された各半導体素子を分離するトレンチ型の素子分離を形成する素子分離形成工程と、
半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記半導体基板の表層の前記ゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層を形成するソース・ドレイン拡散層形成工程と、
を含み、
前記素子分離形成工程が、
前記半導体基板上に、該半導体基板におけるトレンチ形成部に開口部を有するレジストを形成する工程と、
前記レジストをマスクとして、フッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて前記半導体基板をドライエッチングしてトレンチを形成する工程と、
前記トレンチに絶縁材料を埋め込むことにより前記トレンチ型の素子分離を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成される半導体素子を分離する素子分離の製造方法およびこれを用いた半導体装置の製造方法に関し、特に、トレンチ型素子分離の製造方法およびこれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置においては、半導体基板に複数形成される素子を分離するために素子分離を形成している。このような素子分離の形成には一般に、ＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ（Local Oxidation of Silicon）などの方法が用いられている。
【０００３】
これらのうち、ＳＴＩによる素子分離の形成は、シリコン基板にシャロー・トレンチを形成して、該シャロー・トレンチを絶縁材料、たとえば酸化シリコンで埋め込むことにより行われる。そして、シャロー・トレンチの形成は、現状、臭素（Ｂｒ）原子およびフッ素（Ｆ）原子を含む系の混合ガス、たとえば臭素（ＨＢｒ）ガスと４フッ化炭素（ＣＦ4）ガスと酸素（Ｏ2）ガスとを含む混合ガスを用いてシリコン基板をエッチングすることにより行われている。
【０００４】
ここで、上記の混合ガスを用いたエッチングにおいては、シリコン基板において素子分離部が狭い領域（Ｌ／Ｓ）と、素子分離部が広い領域（アイソレーションライン（ＩＳＯ−Ｌ（オープン部に面したパターン部））とで、エッチング形成されたシャロー・トレンチの深さに差が生じている。これは、素子分離部が狭い領域と素子分離部が広い領域とでの素子分離の膜厚に差を生じさせる原因となる。
【０００５】
そして、素子分離の膜厚の差が生じている場合は、ウェル形成のためのイオン注入時の写真製版において素子分離部が狭い領域と素子分離部が広い領域とで素子分離である酸化シリコンの光の反射率が変わり、レジストの寸法がばらつき、さらには素子分離部が狭い領域と素子分離部が広い領域とでの最終製品の特性にばらつきを与える原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のようなシャロー・トレンチの深さの差が生じる原因として、エッチャントであるフッ素ラジカルが、素子分離部が広い領域ではシャロー・トレンチの底まで入りやすいのに対して素子分離部が狭い領域ではフッ素ラジカルが側壁やレジストに消費されてしまいシャロー・トレンチの底まで到達しづらいことが考えられる。
【０００７】
そこで、混合ガスにＣＦ4を混合しない系、または混合量を減少させた系の混合ガス、すなわちフッ素ラジカルを導入しない系、またはフッ素ラジカル量を減少させた系の混合ガスを用いることによって、フッ素ラジカルの影響を無くす、または抑制して素子分離部が狭い領域と素子分離部が広い領域とにおけるシャロー・トレンチの深さの差を低減させることが考えられる。たとえば、ＨＢｒとＯ2との混合ガスを用いることによって、フッ素ラジカルの影響を無くして、素子分離部が狭い領域と素子分離部が広い領域とにおけるシャロー・トレンチの深さの差を低減させることが考えられる。
【０００８】
しかしながら、混合ガスにＣＦ4を混合しない系の混合ガスを用いた場合においては、エッチング中にレジストに堆積する炭素量の不足に起因して、シャロー・トレンチ形状に関してボーイング形状や、レジスト選択比の低下による肩落ち形状が発生する。
【０００９】
したがって、単にフッ素ラジカルを導入しない系、またはフッ素ラジカル量を減少させた系の混合ガスを用いることでは、良好な形状を有するシャロー・トレンチを形成することはできず、素子分離部が狭い領域と素子分離部が広い領域とでの素子分離の膜厚の差に起因した最終製品の特性のばらつきの発生を抑制または無くすことができないという問題がある。
【００１０】
本発明は、上記に鑑みてなされたものであって、半導体基板に於ける素子分離部が狭い領域と素子分離部が広い領域とでの、素子分離の膜厚の差に起因した特性のばらつきの発生を抑制または無くすことが可能な素子分離の製造方法およびこれを用いた半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明にかかる素子分離の製造方法は、半導体基板上に、該半導体基板におけるトレンチ形成部に開口部を有するレジストを形成する工程と、レジストをマスクとして、フッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて半導体基板をドライエッチングしてトレンチを形成する工程と、トレンチに絶縁材料を埋め込むことにより素子分離を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、素子分離部が狭い領域と素子分離部が広い領域とにおいて略均一な深さを有するトレンチ型の素子分離を形成することができるため、素子分離部が狭い領域と素子分離部が広い領域とにおける素子分離の膜厚の差に起因した特性のばらつきの発生を抑制することが可能であり、半導体素子同士が略均一な特性を有する高品質な半導体装置を製造することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明にかかる素子分離の製造方法および半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
（発明の特徴）
まず、本発明の特徴について説明する。本発明は、半導体装置において各素子を分離するトレンチ型の素子分離の製造方法に関するものであり、さらに、該素子分離の製造方法を用いた半導体装置の製造方法に関するものである。すなわち、一般的にＳＴＩ(Shallow Trench Isolation)と呼ばれている手法による素子分離の製造に関するものである。ここでは、本発明の基本である素子分離の製造方法についての特徴を説明する。
【００１５】
ＳＴＩにおいては、ドライエッチングにより半導体基板１０１であるシリコン基板にシャロー・トレンチを形成し、該シャロー・トレンチに絶縁材料を埋め込むことにより素子分離を形成する。ここで、本発明においては、図１に示すようにフッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスＧ１をエッチングガスとして用いて半導体基板をドライエッチングしてシャロー・トレンチを形成することを特徴とする。図１は、本発明の特徴を説明するための概念図である。
【００１６】
従来、シャロー・トレンチを形成する際には臭素（Ｂｒ）原子およびフッ素（Ｆ）原子を含む系の混合ガス、たとえば図２に示すような臭化水素（ＨＢｒ）とフッ化水素（ＣＦ4）と、酸素（Ｏ2）との混合ガスＧ２を用いてシリコン基板をドライエッチングすることにより行われている。図２は、従来の素子分離の製造方法を説明するための概念図である。しかしながら、上記の混合ガスを用いたエッチングにおいては、半導体基板（シリコン基板）１０１において素子分離部が狭い領域（Ｌ／Ｓ）と、素子分離部が広い領域（アイソレーションライン（ＩＳＯ−Ｌ（オープン部に面したパターン部））とで、図２に示すようにエッチング形成されたシャロー・トレンチの深さに差が生じる。
【００１７】
このシャロー・トレンチの深さの差はそのまま素子分離の膜厚の差となり、最終的には素子分離部が狭い領域と素子分離部が広い領域とでの製品の特性にばらつきを与える原因となる。
【００１８】
上記のシャロー・トレンチの深さの差は、エッチャントであるフッ素ラジカルが、素子分離部が広い領域ではシャロー・トレンチの底まで入りやすいのに対して素子分離部が狭い領域ではフッ素ラジカルがシャロー・トレンチ１０９の側壁やレジストに消費されてしまいシャロー・トレンチの底まで到達しづらいことが原因であると考えられる。
【００１９】
図３は、従来の混合ガスを用いて半導体基板のエッチングを行った場合に於ける、フッ化水素（ＣＦ4）と、トレンチ深さ粗密差（素子分離部が狭い領域と素子分離部が広い領域とでのトレンチ深さの差）と、の関係を示した特性図である。図３においては、「Ｃｅｎｔｅｒ」は、半導体基板の中央付近領域における実験結果を示しており、「ｎｏｔｃｈ」は、半導体基板の外縁領域における実験結果を示している。
【００２０】
図３より、半導体基板の中央付近領域および半導体基板の外縁領域のいずれの領域においても、フッ化水素（ＣＦ4）の流量が少ないほど、トレンチ深さ粗密差（素子分離部が狭い領域と素子分離部が広い領域とでのトレンチ深さの差）が小さくなることが分かる。すなわち、エッチングガス中に於けるフッ素ラジカルの量が少ないほどトレンチ深さ粗密差が小さくなることが分かる。
【００２１】
しかしながら、図４に示すように臭化水素（ＨＢｒ）とフッ化水素（ＣＦ4）と、酸素（Ｏ2）とを含む混合ガスＧ２から単にフッ化水素（ＣＦ4）を除いただけの混合ガスＧ３を用いた場合には、フッ素ラジカルに起因したトレンチ深さ粗密差は減少する。しかし、エッチング中にレジストに堆積する炭素量の不足に起因して、シャロー・トレンチ形状に関して図４に示すようにボーイング形状や、レジスト選択比の低下による肩落ち形状が発生する。
【００２２】
これは、エッチングガス中の炭素がレジストに堆積し、レジストと同様の役割を果たすためであり、単にフッ化水素（ＣＦ4）を除いただけでは、良好な形状を有するトレンチを得ることができない。すなわち、エッチングガス中に炭素原子を含ませることにより、良好な形状を有するトレンチを得ることができる。
【００２３】
したがって、本発明においては、臭素（Ｂｒ）、塩素（Ｃｌ）等のフッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて半導体基板をドライエッチングしてシャロー・トレンチを形成する。これにより、本発明においては、フッ素原子を除くハロゲン原子のラジカルをエッチャントとして積極的に作用させ、また、エッチングガス中に積極的に炭素原子を含ませることにより該炭素原子をマスクの一部として機能させて半導体基板のドライエッチングを行い、従来の問題点を解消するものである。
【００２４】
たとえば、本発明を適用して、臭化水素（ＨＢｒ）ガスと、炭化水素系（ＣxＨ2(x+1)（ｘは正の整数））ガスと、酸素（Ｏ2）ガスと、の混合ガスＧをエッチングガスとして用いて半導体基板をドライエッチングする場合には、図１に示すように半導体基板１０１に対して臭素ラジカル（Ｂｒ・）がエッチャントとして働く。臭素ラジカル（Ｂｒ・）がエッチャントとして働く際には、該臭素ラジカル（Ｂｒ・）はシャロー・トレンチの底まで確実に到達し、確実に半導体基板のエッチングを行うことができるため、半導体基板１０１における素子分離部が狭い領域と素子分離部が広い領域とでシャロー・トレンチの深さに差を生じさせることなく、略均一な深さのシャロー・トレンチを形成することが可能である。
【００２５】
これにより、該シャロー・トレンチに絶縁材料を埋め込んで素子分離を形成しても、素子分離部が狭い領域と素子分離部が広い領域とで素子分離の膜厚に差が生じることがなく、素子分離部が狭い領域と素子分離部が広い領域とにおいて略均一な深さを有するトレンチ型の素子分離を形成することができる。
【００２６】
したがって、本発明によれば、素子分離部が狭い領域と素子分離部が広い領域とにおいて略均一な深さを有するトレンチ型の素子分離を形成することができるため、素子分離部が狭い領域と素子分離部が広い領域とにおける素子分離の膜厚の差に起因した特性のばらつきの発生を抑制することが可能であり、半導体素子同士が略均一な特性を有する高品質な半導体装置を製造することができる。
【００２７】
なお、本発明においては、フッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いるが、本発明においては、フッ素原子を除くハロゲン原子のラジカルをエッチャントとして積極的に作用させることにより均一なエッチングを行うものであり、上記の混合ガスの構成に少量のフッ素原子を有する程度であれば使用することは可能である。したがって、ＨＢｒ／ＣxＨyＦz／Ｏ2系（ｘ、ｙ、ｚはそれぞれ正の整数）の混合ガスやＨＢｒ／ＣxＨyＦz／Ｃｌ2／Ｏ2系（ｘ、ｙ、ｚはそれぞれ正の整数）の混合ガスも、フッ素原子の含有量が少量であれば使用することも可能である。
【００２８】
実施の形態．
つぎに、本発明の具体的な実施の形態について図面を参照しながら説明する。図５は、本発明の実施の形態にかかる半導体装置（ＭＯＳトランジスタ）の構造を模式的に示す断面図である。図５に示すように本実施の形態にかかる半導体装置（ＭＯＳトランジスタ）は、半導体基板の表層に形成されたＮ型ウェル領域１に、各素子を分離するための素子分離３と、該素子分離３間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててＰ型ソース・ドレイン拡散層１４が形成される。
【００２９】
Ｐ型ソース・ドレイン拡散層１４上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層１１が形成され、ＬＤＤ（Lightly Doped Drain）またはＭＤＤ（Medium Doped Drain）またはＨＤＤ（Highly Doped Drain）の構造とされている。
【００３０】
そして、半導体基板上のＰ型ソース・ドレイン拡散層１４に挟まれた領域には、図５に示すように半導体基板側からたとえば高誘電率ゲート絶縁膜（High-k）からなるゲート絶縁膜５、たとえばチタン（Ｔｉ）などの金属からなるゲート電極７がこの順で積層された積層構造を有するゲート構造が形成されている。
【００３１】
また、ゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域には、サイドウォールとして内側から順に酸化膜１５と窒化膜１７が形成されている。
【００３２】
つぎに、図５に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。まず、図６−１〜図６−１０を参照しながら、Ｎ型ウェル領域１を形成するまでの工程について説明する。図６−１〜図６−１０は、本実施の形態にかかる半導体装置の製造工程を説明する断面図である。
【００３３】
まず、図６−１に示すように半導体基板１０１として鏡面研磨されたシリコン基板を準備し、該半導体基板１０１を酸などの溶液で洗浄し、純水でリンスし、その後乾燥させる。つぎに、半導体基板１０１に酸化処理を施すことにより、図６−２に示すように該半導体基板１０１の表面に酸化シリコン膜（ＳｉＯ2）１０３を形成する。さらにこの上に、図６−２に示すようにたとえばＣＶＤ法によりシリコン窒化膜（Ｓｉ3Ｏ4）１０５を堆積する。
【００３４】
続いて、シリコン窒化膜（Ｓｉ3Ｏ4）１０５上の全面にレジスト薄膜を塗布し、素子分離を形成する部位に開口部を有するようにパターニングすることにより、図６−３に示すように所定のレジストパターン１０７を形成する。そして、該レジストパターン１０７をマスクとして、図６−４に示すようにシリコン窒化膜（Ｓｉ3Ｏ4）１０５とシリコン酸化膜（ＳｉＯ2）１０３とを順次、ドライエッチングにより除去する。
【００３５】
つぎに、図６−５に示すように半導体基板１０１表面にシャロー・トレンチ１０９を形成する。ここで、本実施の形態においては、臭素（Ｂｒ）、塩素（Ｃｌ）等のフッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスをエッチングガスとして用いて半導体基板１０１をドライエッチングしてシャロー・トレンチ１０９を形成する。
【００３６】
これにより、本実施の形態においては、フッ素原子を除くハロゲン原子のラジカルをエッチャントとして積極的に作用させ、また、エッチングガス中に積極的に炭素原子を含ませることにより、該炭素原子をマスクの一部として機能させて半導体基板１０１のドライエッチングが行われる。
【００３７】
具体的には、エッチングガスとして、たとえば、臭化水素（ＨＢｒ）ガスと炭化水素系（ＣxＨ2(x+1)（ｘは正の整数））ガスと酸素（Ｏ2）ガスとの混合ガスや、臭化水素（ＨＢｒ）ガスと酸化炭素（ＣＯx（ｘは正の整数））ガスとの混合ガスを用いて半導体基板１０１のドライエッチングを行う。この場合には、半導体基板１０１に対して臭素ラジカル（Ｂｒ・）がエッチャントとして働く。そして臭素ラジカル（Ｂｒ・）がエッチャントとして働く際には、該臭素ラジカル（Ｂｒ・）はシャロー・トレンチの底まで確実に到達し、確実に半導体基板１０１のエッチングを行うことができるため、本実施の形態においては、半導体基板１０１における素子分離部が狭い領域と素子分離部が広い領域とでシャロー・トレンチの深さに差を生じさせることなく、略均一な深さのシャロー・トレンチを形成することができる。
【００３８】
これにより、後工程において該シャロー・トレンチに絶縁材料を埋め込んで素子分離を形成することにより、素子分離部が狭い領域と素子分離部が広い領域とで素子分離の膜厚に差を生じさせることなく、素子分離部が狭い領域と素子分離部が広い領域とにおいて略均一な深さを有するトレンチ型の素子分離を形成することができる。
【００３９】
シャロー・トレンチの形成後、残存しているレジストパターン１０７をたとえば酸素プラズマを用いて図６−６に示すように除去し、酸による洗浄を行う。その後、熱酸化処理を施すことによりシャロー・トレンチ１０９の内壁のシリコンを酸化して、図６−７に示すように該シャロー・トレンチ１０９の内壁に酸化膜１１１を形成する。そして、ＣＶＤ法により図６−７に示すように半導体基板１０１上にトレンチ埋め込み用の酸化膜１１３を堆積する。
【００４０】
つぎに、ＣＭＰ法により半導体基板１０１の表面を研磨し、図６−８に示すように平坦化を行う。これにより素子分離３が形成される。続いて、残っているシリコン窒化膜１０５を除去し、たとえばＮＭＯＳトランジスタが形成される活性領域を図６−９に示すようにレジスト１１５で覆う。その後、ＰＭＯＳトランジスタを形成される活性領域にリン（Ｐ）をイオン注入し、Ｎ型ウェル領域１を形成する。そして、図６−１０に示すようにレジストを剥離し、半導体基板１０１の表面に形成された酸化膜をフッ酸でエッチングして除去し、シリコン表面を露出させる。
【００４１】
つぎに、図７−１〜図７−８を参照しながら、Ｎ型ウェル領域１に半導体素子を形成するまでの工程について説明する。図７−１〜図７−８は、本実施の形態にかかる半導体装置の製造工程を説明する断面図である。
【００４２】
前述したように表面をエッチングすることにより図７−１に示すようにシリコン表面を露出させた半導体基板１０１のＮ型ウェル領域１上に、図７−２に示すようにゲート絶縁膜となる酸化膜５ａを形成する。そして、図７−３に示すように高誘電率絶縁膜５ａおよび素子分離３上にたとえばポリシリコンを堆積してゲート電極７となるポリシリコン層７ａを形成する。
【００４３】
つぎに、写真製版により図７−４に示すようにゲート電極形成部のみを残したフォトレジスト９をポリシリコン層７ａ上に形成する。そして、該フォトレジスト９をマスクとしてポリシリコン層７ａと、酸化膜５ａとの異方性エッチングを行うことにより、図７−５に示すように示すようにゲート電極７およびゲート絶縁膜５を形成する。
【００４４】
つぎに、フォトレジスト９を除去し、半導体基板１０１の所定の領域に、たとえばボロン（Ｂ）を高ドーズ低エネルギーの条件でイオン注入し、図７−６に示すようにソース・ドレインエクステンション層１１を形成する。ソース・ドレインエクステンション層１１の形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。
【００４５】
つぎに、図７−７に示すようにゲート絶縁膜５とゲート電極７の側壁、およびソース・ドレインエクステンション層１１上のゲート絶縁膜５の周辺領域に、サイドウォールとなる酸化膜１５ａを形成する。
【００４６】
つぎに、ゲート電極７を覆うように半導体基板１０１上に、窒化膜を形成する。そしてエッチバックを行うことにより、図７−８に示すように内側から順に酸化膜１５と窒化膜１７からなるサイドウォールが形成される。
【００４７】
つづいて、たとえばボロンをイオン注入してＰ型ソース・ドレイン拡散層１４を形成し、Ｐ型ソース・ドレイン拡散層１４の活性化アニール処理を行うことにより、図５に示すような本実施の形態にかかる半導体装置を作製することができる。
【００４８】
上述したように、本実施の形態にかかる半導体装置の製造方法においてはフッ素原子を除くハロゲン原子を含有するガスと、炭素原子を含有するガスと、酸素原子を含有するガスと、を主成分とする混合ガスＧ１をエッチングガスとして用いて半導体基板をドライエッチングしてシャロー・トレンチを形成する。これにより、本実施の形態にかかる半導体装置の製造方法によれば、素子分離部が狭い領域と素子分離部が広い領域とにおいて略均一な深さを有するトレンチ型の素子分離を形成することができるため、素子分離部が狭い領域と素子分離部が広い領域とにおける素子分離の膜厚の差に起因した特性のばらつきの発生を抑制することが可能であり、半導体素子同士が略均一な特性を有する高品質な半導体装置を製造することができる。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる素子分離の製造方法は、トレンチ型素子分離の製造に有用であり、特に、素子分離部が狭い領域と素子分離部が広い領域とを有する場合においても、該素子分離部が狭い領域と素子分離部が広い領域との半導体素子同士が略均一な特性を有する高品質な半導体装置の製造に適している。
【図面の簡単な説明】
【００５０】
【図１】本発明にかかる素子分離の製造方法の特徴を説明するための概念図である。
【図２】従来の素子分離の製造方法を説明するための概念図である。
【図３】従来の素子分離の製造方法におけるフッ化水素（ＣＦ4）と、トレンチ深さ粗密差（素子分離部が狭い領域と素子分離部が広い領域とでのトレンチ深さの差）と、の関係を示した特性図である。
【図４】エッチングガス中に於ける炭素量の不足に起因して生じるボーイング形状およびレジスト選択比の低下による肩落ち形状を説明するための概念図である。
【図５】本発明の実施の形態にかかる半導体装置の構成を説明するための断面図である。
【図６−１】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−２】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−３】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−４】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−５】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−６】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−７】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−８】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−９】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６−１０】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−１】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−２】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−３】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−４】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−５】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−６】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−７】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７−８】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００５１】
１  Ｎ型ウェル領域
３  素子分離
５  ゲート絶縁膜
５ａ  酸化膜
７  ゲート電極
７ａ  ポリシリコン層
９  フォトレジスト
１１  ソース・ドレインエクステンション層
１４  Ｐ型ソース・ドレイン拡散層
１５  酸化膜
１５ａ  酸化膜
１７  窒化膜
１０１  半導体基板
１０３  酸化シリコン膜
１０５  シリコン窒化膜
１０７  レジストパターン
１０９  シャロー・トレンチ
１１１  酸化膜
１１３  酸化膜
１１５  レジスト
Ｇ１  混合ガス
Ｇ２  混合ガス
Ｇ３  混合ガス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図６−９】
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【図６−１０】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図７−５】
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【図７−６】
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【図７−７】
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【図７−８】
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