(57)【要約】【課題】  マルチチップを有する半導体装置の小型化を図る。【解決手段】  ３相モータ駆動用のＨＳＯＰ４６（半導体装置）において、ｐＭＩＳＦＥＴを含む第１半導体チップ３０とｎＭＩＳＦＥＴを含む第２半導体チップ３１が第１のタブ３４、第２のタブ３５および第３のタブ３６上にそれぞれ搭載され、各タブのｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されている。これにより、６つのＭＩＳＦＥＴを、モータの相数に応じて分割された３つのタブそれぞれの上に２つずつ配置して１パッケージにコンパクトに納めることができ、その結果、マルチチップを有する３相モータ駆動用のＨＳＯＰ４６の小型化を図ることができる。【選択図】  図１
2007012857.tif 000002
【特許請求の範囲】
【請求項１】
３相モータ駆動用の半導体装置であって、
第１、第２および第３のタブと、
前記第１、第２および第３のタブ上にそれぞれ搭載された、ｐＭＩＳＦＥＴを含む半導体チップおよびｎＭＩＳＦＥＴを含む半導体チップと、
前記半導体チップそれぞれと電気的に接続された複数のリードと、
前記第１、第２、第３のタブ、前記複数のリードそれぞれの一部および前記半導体チップを封止する封止部とを有し、
前記第１、第２および第３のタブそれぞれに搭載された前記ｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１、第２および第３のタブは、それぞれ前記ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴのドレインと電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１、第２および第３のタブは、それぞれの裏面が前記封止部から露出していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１、第２および第３のタブの厚さは、それぞれ前記リードの厚さより厚いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１、第２および第３のタブは、それぞれ前記複数のリードのうちの一部のリードと繋がって一体で形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記ｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのソース−ドレイン間の耐圧は、１００Ｖより小さいことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記第１、第２および第３のタブそれぞれの主面の周縁部に溝部が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１、第２および第３のタブそれぞれの側面に突起部が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記複数のリードそれぞれのワイヤ接続面は、前記第１、第２および第３のタブそれぞれの主面より、この主面側においてそれぞれのタブから離れる方向に配置されていることを特徴とする半導体装置。
【請求項１０】
単相モータ駆動用の半導体装置であって、
第１および第２のタブと、
前記第１および第２のタブ上にそれぞれ搭載された、ｐＭＩＳＦＥＴを含む半導体チップおよびｎＭＩＳＦＥＴを含む半導体チップと、
前記半導体チップそれぞれと電気的に接続された複数のリードと、
前記第１、第２のタブ、前記複数のリードそれぞれの一部および前記半導体チップを封止する封止部とを有し、
前記第１および第２のタブそれぞれに搭載された前記ｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第１および第２のタブは、それぞれの裏面が前記封止部から露出していることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第１および第２のタブの厚さは、それぞれ前記リードの厚さより厚いことを特徴とする半導体装置。
【請求項１３】
単相モータ駆動用の半導体装置であって、
第１、第２、第３および第４のタブと、
前記第１および第２のタブ上にそれぞれ搭載されたｐＭＩＳＦＥＴを含む半導体チップと、
前記第３および第４のタブ上にそれぞれ搭載されたｎＭＩＳＦＥＴを含む半導体チップと、
前記半導体チップそれぞれと電気的に接続された複数のリードと、
前記第１、第２、第３および第４のタブ、前記複数のリードそれぞれの一部および前記半導体チップを封止する封止部とを有することを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第１、第２、第３および第４のタブは、第１、第３、第２、第４のタブの順に配列されていることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、前記第１、第２、第３および第４のタブは、それぞれの裏面が前記封止部から露出していることを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、前記第１、第２、第３および第４のタブの厚さは、それぞれ前記リードの厚さより厚いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーＭＩＳＦＥＴ(Metal Insulator Semicon ductor Field Effect Transistor) を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば特許文献１、２には、三相モータ駆動用の半導体装置が開示されている。
【０００３】
例えば特許文献３、４には、ＤＣ−ＤＣコンバータ用の半導体装置が開示されている。
【０００４】
例えば特許文献５には、ＨＳＯＰの製法が開示されている。
【特許文献１】特開２００４−２７３７４９号公報（図１）
【特許文献２】特開２００３−１９７８６２号公報（図３）
【特許文献３】特開２００３−１２４４３６号公報（図５）
【特許文献４】特開２００３−３３２５１８号公報（図１７）
【特許文献５】特開２００２−１１０８８２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、車載用等のモータ駆動用の回路を構成する場合、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) を複数個使用して回路を構成している。ここで、複数のＭＯＳＦＥＴはそれぞれが独立して複数のパッケージ内に形成されており、これら複数のパッケージを実装基板上に実装することによりモータ駆動用の回路を構成している。
【０００６】
この場合、複数の半導体装置を実装するため、実装面積が大きく、小型化できないことが問題となる。
【０００７】
そこで、本発明者らは、実装面積を小さくすることが可能な高放熱タイプのマルチ（複数）チップパッケージ（半導体装置）について検討した。
【０００８】
例えば、２つのＭＯＳＦＥＴ（半導体チップ）を有するＤＣ−ＤＣコンバータを一例として取り上げると、２つの半導体チップがタブに搭載されたＤＣ−ＤＣコンバータにおいて、２つのＭＯＳＦＥＴがｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの場合、ドレインの共通化を図ることができるため、タブは分割不要であり１つのタブに２つの半導体チップが搭載された構造となる。
【０００９】
また、ＤＣ−ＤＣコンバータにおいて、２つのＭＯＳＦＥＴが両者ともｎＭＯＳＦＥＴの場合、ドレインの共通化を図ることができないため、ｎＭＯＳＦＥＴのＨｉｇｈ−ｓｉｄｅ側の半導体チップと、Ｌｏｗ−ｓｉｄｅ側の半導体チップとでタブを分割する必要があり、分割された２つのタブそれぞれにｎＭＯＳＦＥＴを含んだ半導体チップが１つずつ搭載された構造となる（前記特許文献３等参照）。
【００１０】
すなわち、２つのＭＯＳＦＥＴ（半導体チップ）を有するＤＣ−ＤＣコンバータでは、タブは、前者のような分割無しの構造かもしくは後者のような２分割構造となる。
【００１１】
また、前記特許文献１（特開２００４−２７３７４９号公報）に記載された技術では、フレームに対してワイヤを接続しているため、フレームにワイヤを接続する領域を確保する必要があり、チップサイズに制約を受けることが問題となる。
【００１２】
さらに、フレーム間でワイヤを接続しているため、Ｌｏｗ−ｓｉｄｅ側のトランジスタ素子のスイッチングノイズがワイヤのインダクタンスを返してＨｉｇｈ−ｓｉｄｅ側のトランジスタ素子に悪影響を与え、その結果、Ｈｉｇｈ−ｓｉｄｅ側のトランジスタ素子を誤作動させる可能性があることが問題となる。
【００１３】
本発明の目的は、マルチチップを有する半導体装置の小型化を図ることができる技術を提供することにある。
【００１４】
さらに、本発明の他の目的は、マルチチップを有する半導体装置の放熱性の向上を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
すなわち、本発明は、第１、第２および第３のタブ上にそれぞれ搭載された、ｐＭＩＳＦＥＴを含む半導体チップおよびｎＭＩＳＦＥＴを含む半導体チップと、各半導体チップと電気的に接続された複数のリードと、第１、第２、第３のタブおよび半導体チップを封止する封止部とを有し、第１、第２および第３のタブそれぞれに搭載されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されているものである。
【００１８】
また、本発明は、第１および第２のタブ上にそれぞれ搭載された、ｐＭＩＳＦＥＴを含む半導体チップおよびｎＭＩＳＦＥＴを含む半導体チップと、半導体チップそれぞれと電気的に接続された複数のリードと、第１、第２のタブおよび半導体チップを封止する封止部とを有し、第１および第２のタブそれぞれに搭載されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されているものである。
【００１９】
さらに、本発明は、第１、第２、第３および第４のタブと、第１および第２のタブ上にそれぞれ搭載されたｐＭＩＳＦＥＴを含む半導体チップと、第３および第４のタブ上にそれぞれ搭載されたｎＭＩＳＦＥＴを含む半導体チップと、半導体チップそれぞれと電気的に接続された複数のリードと、第１、第２、第３、第４のタブおよび半導体チップを封止する封止部とを有するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２１】
３相モータ駆動用の半導体装置において、ｐＭＩＳＦＥＴを含む半導体チップとｎＭＩＳＦＥＴを含む半導体チップが第１、第２および第３のタブ上にそれぞれ搭載され、各タブのｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのドレイン同士が電気的に接続されていることにより、６つのＭＩＳＦＥＴを、モータの相数に応じて分割された３つのタブそれぞれの上に２つずつ配置して１パッケージにコンパクトに納めることができる。その結果、マルチチップを有する３相モータ駆動用の半導体装置の小型化を図ることができる。また、第１、第２および第３のタブは、それぞれの裏面が封止部から露出しており、さらにそれぞれのタブの厚さが、リードの厚さより厚いことにより、放熱性の向上を図ることができる。その結果、マルチチップを有する３相モータ駆動用の半導体装置の放熱性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２４】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置（３相モータ駆動用）の構造の一例をその封止部を透過して示す平面図、図２は図１に示す半導体装置を用いた３相モータ駆動用の回路構成の一例を示す等価回路図、図３は本発明の実施の形態１の半導体装置をＨＳＯＰに適用した際の回路構成の一例を示す等価回路図、図４は図１に示す半導体装置におけるｎ／ｐＭＩＳＦＥＴ混載のドライブ回路の動作の一例を示す回路構成図である。また、図５は比較例の半導体装置におけるｎＭＩＳＦＥＴのみ搭載のドライブ回路の動作を示す回路構成図、図６は図１に示す半導体装置の構造の一例を示す斜視図、図７は図１に示す半導体装置の裏面の構造の一例を示す斜視図、図８は図１に示す半導体装置の構造の一例を示す断面図、図９は図１に示す半導体装置に搭載される半導体チップの構造の一例を示す断面図、図１０は図９に示す半導体チップの構造の一例を示す平面図である。さらに、図１１は図１に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図１２は図１１に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１３は図１１に示すリードフレームの主要部の構造を示す部分平面図、図１４は図１３に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【００２７】
また、図１５は本発明の実施の形態１の変形例のリードフレームの構造を示す部分平面図、図１６は図１５に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１７は図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図、図１８は本発明の実施の形態１の半導体装置におけるタブの板厚による熱抵抗の実測データの一例を示す熱抵抗データ図である。
【００２８】
本実施の形態１の半導体装置は、３相モータ駆動用の半導体パッケージであり、それぞれにＭＩＳＦＥＴが組み込まれた複数の半導体チップを有するマルチチップ構造のものである。
【００２９】
さらに、前記半導体装置は、高放熱型のものであり、本実施の形態１では、前記半導体装置の一例として、図１に示すようなＨＳＯＰ（Heatsink Small Outline Package)４６を取り上げて説明する。なお、このような半導体装置は、例えば、車載用等として用いられるが、その用途は、車載用のみに限定されるものではなく、一般的なモータ駆動用等として用いられてもよい。
【００３０】
ＨＳＯＰ４６は、３相モータ駆動用の半導体パッケージであるため、図２に示すように、Ｐｃｈ−ＭＩＳＦＥＴ（以降、ｐＭＩＳＦＥＴという）３２とＮｃｈ−ＭＩＳＦＥＴ（以降、ｎＭＩＳＦＥＴという）３３からなる１組の駆動用回路を、３相に応じて３つ有しており、電源４２およびドライバＩＣ（Integrated Circuit）４１からの信号によりモータ４０を３相で駆動させる。
【００３１】
ＨＳＯＰ４６は、図３に示すように、高電源電圧側（Ｈｉｇｈ−ｓｉｄｅ側）にｐＭＩＳＦＥＴ３２を３つ、かつ低電源電圧側（Ｌｏｗ−ｓｉｄｅ側）にｎＭＩＳＦＥＴ３３を３つ有しており、合計６つのＭＩＳＦＥＴでモータ４０を３相で駆動させる。すなわち、それぞれｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３からなる１組の駆動用回路を３つ有しており、各回路により、Ｕ、Ｖ、Ｗの相の信号を別々にドレインから出力して３相でモータ４０を駆動させる。したがって、ＨＳＯＰ４６は、ｐ／ｎＭＩＳＦＥＴ混載の半導体装置である。
【００３２】
なお、ｐＭＩＳＦＥＴ３２およびｎＭＩＳＦＥＴ３３は、ソース−ドレイン間の耐圧が１００Ｖより小さい（ＶＤＳＳ＜１００Ｖ）低耐圧のものである。
【００３３】
また、本実施の形態１のＨＳＯＰ４６は、モータ４０の相数（３相）に応じて分割された図１に示すような３つのタブ（第１のタブ３４、第２のタブ３５および第３のタブ３６）を有しており、それぞれのタブに１組のｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３が搭載されている。すなわち、第１のタブ３４、第２のタブ３５および第３のタブ３６それぞれの主面３４ａ，３５ａ，３６ａ（図１４参照）上に、ｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が１組ずつ搭載されている。
【００３４】
その際、Ｈｉｇｈ−ｓｉｄｅ側に、それぞれにｐＭＩＳＦＥＴ３２を含む３つの第１半導体チップ３０が配置され、一方、Ｌｏｗ−ｓｉｄｅ側に、それぞれにｎＭＩＳＦＥＴ３３を含む３つの第２半導体チップ３１が配置されている。
【００３５】
なお、第１半導体チップ３０の主面３０ａに形成されたソースパッド３０ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３０ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、図８に示すように第１半導体チップ３０の裏面３０ｂはドレインパッド３０ｅとなっており、このドレインパッド３０ｅが半田４３を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃ（一部のリード３７）とが一体で繋がっている。
【００３６】
同様に、第２半導体チップ３１の主面３１ａに形成されたソースパッド３１ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３１ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、図８に示すように第２半導体チップ３１の裏面３１ｂはドレインパッド３１ｅとなっており、このドレインパッド３１ｅが半田４３を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃ（一部のリード３７）とが一体で繋がっている。
【００３７】
したがって、第１のタブ３４上の第１半導体チップ３０と第２半導体チップ３１、第２のタブ３５上の第１半導体チップ３０と第２半導体チップ３１、および第３のタブ３６上の第１半導体チップ３０と第２半導体チップ３１は、それぞれのタブ上でドレイン電極を共用している。
【００３８】
すなわち、第１のタブ３４、第２のタブ３５および第３のタブ３６は、それぞれｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３のドレインと電気的に接続されており、第１のタブ３４、第２のタブ３５および第３のタブ３６それぞれによってｐＭＩＳＦＥＴ３２およびｎＭＩＳＦＥＴ３３のドレイン同士が電気的に接続されている。
【００３９】
ただし、モータ４０の相数に応じてタブが３分割されているため、相間でのＭＩＳＦＥＴのドレイン電極が電気的にショートすることはない。
【００４０】
なお、図１では、ゲート用リード３７ａ、ソース用リード３７ｂおよびドレイン用リード３７ｃからなる複数のリード３７の配置（Ｇ，Ｓ，Ｄ）をその一例として示しているが、各リードの配置については図１に示す配置に限定されるものではない。
【００４１】
次に、図４（本実施の形態１）および図５（比較例）を用いて、ｐ／ｎＭＩＳＦＥＴ混載のドライブ回路と、ｎＭＩＳＦＥＴのみ搭載のＨｉｇｈ−ｓｉｄｅ側のドライブ回路の比較を行う。
【００４２】
図４は、本実施の形態１のＨＳＯＰ４６に採用されているｐ／ｎＭＩＳＦＥＴ混載のドライブ回路の一例を示しており、一方、図５は、比較例として、ｎＭＩＳＦＥＴのみを搭載した場合のＨｉｇｈ−ｓｉｄｅ側のドライブ回路を示している。
【００４３】
図４に示すように、ｐＭＩＳＦＥＴ３２は、Ｑ１が動作することによりＡ点（ゲート）の電圧がＢ点（ソース）の電位より低くなることで動作を行うことができる。すなわち、図４に示すｐ／ｎＭＩＳＦＥＴ混載のドライブ回路の場合、非常に簡単な回路構成で動作することが可能である。
【００４４】
一方、比較例の図５のドライブ回路の場合、ｎＭＩＳＦＥＴ３３を動作させるためには、Ｄ点（ゲート）の電圧がＣ点（ソース）の電位より高くなることが必要であるが、動作中のＣ点はほとんど＋Ｂと同じ電位であることからＤ点をＣ点より電位的に高くする昇圧回路を備えたドライバＩＣ１０１が必要となる。したがって、ｎＭＩＳＦＥＴのみ搭載のドライブ回路では、ＩＣを用いた回路となって回路が複雑化する。
【００４５】
したがって、本実施の形態１で採用されたｐ／ｎＭＩＳＦＥＴ混載のドライブ回路と、比較例のｎＭＩＳＦＥＴのみを搭載したドライブ回路とでは、ｐ／ｎＭＩＳＦＥＴ混載の方が、より簡単な回路で構成可能である為、実装面積を低減することができる。
【００４６】
次に、本実施の形態１のＨＳＯＰ４６の詳細構造について説明する。３相に応じて３つに分割されたタブである第１のタブ３４、第２のタブ３５および第３のタブ３６を有しており、図１に示すように、それぞれのタブ上に、ｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が搭載されている。
【００４７】
また、それぞれの半導体チップは、それぞれに対応するリード３７とワイヤ３９を介して電気的に接続されている。すなわち、第１半導体チップ３０のゲートパッド３０ｄおよび第２半導体チップ３１のゲートパッド３１ｄは、それぞれに対応するゲート用リード３７ａとワイヤ３９を介して電気的に接続されている。さらに、第１半導体チップ３０のソースパッド３０ｃおよび第２半導体チップ３１のソースパッド３１ｃは、それぞれに対応するソース用リード３７ｂとワイヤ３９を介して電気的に接続されている。
【００４８】
また、第１半導体チップ３０のドレインパッド３０ｅおよび第２半導体チップ３１のドレインパッド３１ｅは、それぞれ半田４３を介してタブと電気的に接続されている。
【００４９】
また、第１のタブ３４、第２のタブ３５、第３のタブ３６、複数のリード３７それぞれの一部、第１半導体チップ３０および第２半導体チップ３１は、封止用樹脂からなる封止部４４によって樹脂封止されている。
【００５０】
なお、第１のタブ３４、第２のタブ３５および第３のタブ３６は、図７に示すように、それぞれの裏面３４ｂ，３５ｂ，３６ｂが封止部４４の下面から露出している。さらに、第１のタブ３４、第２のタブ３５および第３のタブ３６の厚さは、図８および図１４に示すように、それぞれリード３７の厚さより厚く（２倍〜３倍程度）形成されている。
【００５１】
このようにドレイン端子を兼ねたそれぞれのタブの一部（裏面３４ｂ，３５ｂ，３６ｂ）が封止部４４の下面から露出し、各タブがリード３７より厚く形成されていることにより、それぞれのタブにヒートシンクの機能を持たせて、ＨＳＯＰ４６の高放熱化を図ることができる。
【００５２】
ここで、図１８は、種々のタブの厚さをパラメータとして、時間と熱抵抗の関係の一例を実測データで示すものであり、（Ａ）タブの厚さが薄い（ｔ＝0.５ｍｍ）場合に比較して、（Ｂ）タブの厚さが厚い（ｔ＝1.３ｍｍ）場合およびＨＳＯＰ（ｔ＝1.２６ｍｍ）の場合は、熱抵抗が低く、厚いタブ（ヒートシンク）を採用することによりＨＳＯＰ４６の高放熱化を図ることができる。（Ａ）は、例えば、面実装型ＭＯＳＦＥＴであり、（Ｂ）は、例えば、大型の面実装型ＭＯＳＦＥＴである。
【００５３】
また、図８に示すように、複数のリード３７それぞれのワイヤ接続面３７ｄは、それぞれのタブの主面３４ａ，３５ａ，３６ａより、この主面側においてそれぞれのタブから離れる方向に配置されている。すなわち、一部のリード３７（ドレイン用リード３７ｃ）への段差加工により、各タブの主面３４ａ，３５ａ，３６ａより各リード３７のワイヤ接続面３７ｄが高い位置に配置されている。
【００５４】
これにより、ワイヤ３９が打ち上げとなるため、ワイヤ３９がチップ主面のエッジに接触することを防止でき、ワイヤ３９と、第１半導体チップ３０または第２半導体チップ３１とがショートすることを防止できる。
【００５５】
また、複数のリード３７において、封止部４４の側面から突出する複数のアウタリード３７ｅは、図６および図８に示すようにガルウィング状に曲げ加工されている。さらに、各アウタリード３７ｅの表面と各タブの裏面３４ｂ，３５ｂ，３６ｂには、外装めっきとなる半田めっき４５が施されている。
【００５６】
なお、第１半導体チップ３０および第２半導体チップ３１は、例えば、シリコン等によって形成されている。また、各タブや各リードは、例えば、銅合金によって形成されている。さらに、ワイヤ３９は、例えば、アルミニウム線または金線である。また、ダイボンド材となる半田４３は、例えば、高融点半田等であるが、ダイボンド材としては、樹脂ペーストを用いてもよく、またＡｕ−Ｓｉ共晶接続であってもよい。さらに、封止部４４を形成する封止用樹脂は、例えば、エポキシ系樹脂である。
【００５７】
次に、図９および図１０を用いて、本実施の形態１のＨＳＯＰ４６に搭載される半導体チップの構成について説明する。ここでは、その一例として、ｎＭＩＳＦＥＴ３３を含む半導体チップの構成について説明する。
【００５８】
半導体チップは、図９に示すように、ｎ型の導電型を有するｎ＋型単結晶シリコン基板１Ａの表面に、ｎ型の導電型を有する不純物がドープされたｎ−型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）を準備して形成されたものである。この基板は、パワーＭＩＳＦＥＴの活性セルが形成される活性セル領域ＡＣＡ、不活性セルが形成される不活性セル領域ＮＣＡ、パワーＭＩＳＦＥＴのゲート電極と電気的に接続する配線が形成されるゲート配線領域ＧＬＡおよびフィールドリミッティングリングが形成されるターミネーション領域ＦＬＲを有している。ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂは、パワーＭＩＳＦＥＴのドレイン領域となる。
【００５９】
また、活性セル領域ＡＣＡおよび不活性セル領域ＮＣＡには溝４が形成されており、さらに、ゲート配線領域ＧＬＡには溝５が形成されている。また、基板に熱酸化処理が施されて溝４、５の側壁および底部に酸化シリコン膜６が形成されている。この酸化シリコン膜６は、パワーＭＩＳＦＥＴのゲート絶縁膜である。
【００６０】
また、ｎ−型単結晶シリコン層１Ｂ上には、フィールド絶縁膜３Ａが形成され、さらにその上に、酸化シリコン膜９が堆積されている。
【００６１】
さらに、絶縁膜１４には、コンタクト溝１５、１６、１７、１８が形成されており、これらコンタクト溝１５、１６、１７、１８の底部にはｐ＋型半導体領域２０が形成されている。このｐ＋型半導体領域２０は、配線をコンタクト溝１５、１６、１７、１８の底部にてｐ−型半導体領域１０またはｐ−型フィールドリミッティングリング１１とオーミック接触させるためのものである。
【００６２】
また、半導体チップにおいて、コンタクト溝１５、１６、１７、１８、１９内部を含む絶縁膜１４の上部には、バリア導体膜として、例えば、スパッタリング法でＴｉＷ（チタンタングステン）膜が薄く堆積されており、さらにその上には、Ａｌ（アルミニウム）膜が堆積されている。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。
【００６３】
また、ＴｉＷ膜およびＡｌ膜がエッチングされて、ゲート引き出し電極８と電気的に接続するゲート配線２１、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１２と電気的に接続するソースパッド（ソース電極）２２、ｐ−型フィールドリミッティングリング１１の１本と電気的に接続し、図９では図示しない領域でソースパッド２２と電気的に接続する配線２３が形成される。さらに、配線２３が電気的に接続するｐ−型フィールドリミッティングリング１１とは異なるｐ−型フィールドリミッティングリング１１と電気的に接続する配線２４、ｎ＋型ガードリング領域１３と電気的に接続する配線２５、およびゲート配線２１と電気的に接続するゲートパッド（ゲート電極）が形成される。
【００６４】
ここで、ゲート配線２１、ソースパッド２２、配線２３、２４、２５、およびゲートパッドが形成された時の平面図を図示すると図１０のようになる。図１０は、基板を個々のチップへ分割した時のチップ１個分に相当するチップ領域ＣＨＰを示したものである。なお、図９で示した断面は、そのＡ−Ａ線における断面を示したものである。
【００６５】
図１０に示すように、チップ領域ＣＨＰ（平面）において、活性セル領域ＡＣＡ、不活性セル領域ＮＣＡ、ゲート配線領域ＧＬＡおよびターミネーション領域ＦＬＲは、不活性セル領域ＮＣＡが活性セル領域ＡＣＡを取り囲み、ゲート配線領域ＧＬＡが不活性セル領域ＮＣＡを取り囲み、ターミネーション領域ＦＬＲがゲート配線領域ＧＬＡを取り囲むように形成されている。
【００６６】
本実施の形態１のパワーＭＩＳＦＥＴのソースとなるｎ＋型半導体領域１２は、活性セル領域ＡＣＡに形成され、不活性セル領域ＮＣＡには形成されていない。不活性セル領域ＮＣＡにもｎ＋型半導体領域１２が形成されている場合には、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂをドレイン領域とし、ｎ＋型半導体領域１２をソース領域とし、ゲート引き出し電極８をゲート電極とし、ｐ−型半導体領域１０をチャネルとする寄生ＭＩＳＦＥＴが形成されることになる。
【００６７】
ここで、ゲート電極７とゲート引き出し電極８とは一体に形成され、電気的に接続していることから、パワーＭＩＳＦＥＴを動作させた時にこの寄生ＭＩＳＦＥＴも動作して、チップ外周領域に近いセルで電流集中が起きてしまう不具合が懸念される。そこで、本実施の形態１のように、活性セル領域ＡＣＡに形成されたパワーＭＩＳＦＥＴのセルを、ｎ＋型半導体領域１２の存在しないダミーセルが形成された不活性セル領域ＮＣＡが取り囲むようにすることにより、そのような寄生ＭＩＳＦＥＴによる寄生動作を防ぐことが可能となる。それにより、パワーＭＩＳＦＥＴのチップ外周領域に近いセルで電流集中が起きてしまう不具合を防ぐことができる。
【００６８】
また、図１０に示すように、本実施の形態１においてゲート電極７（溝４）の平面パターンは四角形のメッシュ状となっている。ゲート電極７の上層に形成されたソースパッド２２は、配線２３と電気的に接続している。ゲートパッド（ゲート電極）２６は、ゲート配線２１、ソースパッド２２、および配線２３、２４、２５と同じ配線層から形成され、ゲート配線２１と電気的に接続している。ｎ＋型ガードリング領域１３と電気的に接続する配線２５、ｐ−型フィールドリミッティングリング１１と電気的に接続する配線２４および配線２５は、活性セル領域ＡＣＡを取り囲むようにチップ領域の最外周から順に配置されている。
【００６９】
本実施の形態１の半導体装置（ＨＳＯＰ４６）によれば、３相モータ駆動用のＨＳＯＰ４６において、ｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が第１のタブ３４、第２のタブ３５および第３のタブ３６上にそれぞれ搭載され、各タブのｐＭＩＳＦＥＴ３２およびｎＭＩＳＦＥＴ３３のドレイン同士が電気的に接続されていることにより、ＨＳＯＰ４６の小型化を図ることができる。
【００７０】
すなわち、それぞれにＭＩＳＦＥＴを含む６つの半導体チップを、モータ４０の相数に応じて分割された３つのタブそれぞれの上に２つずつ配置して１パッケージにコンパクトに納めるため、これにより、マルチチップを有する３相モータ駆動用の半導体装置（ＨＳＯＰ４６）の小型化を図ることができる。
【００７１】
また、ドレイン端子を兼ねた第１のタブ３４、第２のタブ３５および第３のタブ３６は、それぞれの裏面３４ｂ，３５ｂ，３６ｂが封止部４４の下面から露出しており、さらにそれぞれのタブが、リード３７より遥かに厚く形成されていることにより、それぞれのタブにヒートシンクの機能を持たせて、ＨＳＯＰ４６の高放熱化を図ることができる。
【００７２】
その結果、マルチチップを有する３相モータ駆動用の半導体装置（ＨＳＯＰ４６）の放熱性の向上を図ることができる。
【００７３】
なお、本実施の形態１のＨＳＯＰ４６は、ｐ／ｎＭＩＳＦＥＴ混載の構成の半導体装置であるが、図２５の比較例に示すｎＭＩＳＦＥＴのみを搭載したタブ４分割構成の半導体装置（ＨＳＯＰ１００）と比較して得られる効果について説明する。
【００７４】
まず、図４に示すｐ／ｎＭＩＳＦＥＴ混載のドライブ回路と、図５に示す比較例のｎＭＩＳＦＥＴのみを搭載したドライブ回路との比較で説明したように、ｐ／ｎＭＩＳＦＥＴ混載の方が、ドライブ回路をより簡単な回路構成で動作させることができるというメリットがある。
【００７５】
さらに、図１に示すＨＳＯＰ４６の方が分割されたタブの大きさが均一であり、タブごとの発熱が均一になってシステム的に高信頼性化を図ることができる。これに対して、図２５に示す比較例のｎＭＩＳＦＥＴのみを搭載したＨＳＯＰ１００では、ドレイン用共通タブ５０の大きさが他のタブに比べて遥かに大きいため、タブごとの発熱の均一化が図れずに高信頼性を得ることが困難である。
【００７６】
また、図２５に示す比較例のＨＳＯＰ１００では、Ｈｉｇｈ−ｓｉｄｅ側のＭＩＳＦＥＴのソース電極と、Ｌｏｗ−ｓｉｄｅ側のＭＩＳＦＥＴのドレイン電極とがタブを跨いでワイヤ３９で接続されており、その結果、タブ間の誤接続（半田等の付着による）の検査を行うことが困難である。この場合、タブ間に電圧をかけると、いずれかのＭＩＳＦＥＴがショート状態に近くなり、電流を流してしまう。これに対して、図１に示す本実施の形態１のＨＳＯＰ４６は、各タブ間が完全に分離されているため、タブ間の誤接続の検査を行うことが容易である。
【００７７】
また、図２５に示す比較例のＨＳＯＰ１００では、タブにワイヤ３９を接続するため、ワイヤ３９の接続領域をタブに確保する必要があり、そのため、チップサイズが制約を受けることになる。一方、図１に示す本実施の形態１のＨＳＯＰ４６の場合、タブにワイヤ３９は接続しないため、チップサイズについては、タブの大きさ最大まで許容することが可能である。これは、製品化や組み立ての面で非常に大きなメリットとなる。
【００７８】
さらに、図２５に示す比較例のＨＳＯＰ１００では、タブ間でワイヤ３９を接続するため、Ｌｏｗ−ｓｉｄｅ側のＭＩＳＦＥＴのスイッチングノイズがワイヤ３９のインダクタンスを返してＨｉｇｈ−ｓｉｄｅ側のＭＩＳＦＥＴのソース電極に入り、電位を動かすためそのゲート電極を誤動作させる危険が増加する。
【００７９】
しかしながら、図１に示す本実施の形態１のＨＳＯＰ４６の場合、タブが完全に分離されているため、相互の影響を受けずにシステムの高信頼性化を図ることができる。
【００８０】
次に、本実施の形態１のＨＳＯＰ４６（半導体装置）の組み立てについて説明する。
【００８１】
図１１および図１２は、ＨＳＯＰ４６の組み立てに用いられるリードフレーム３８の要部の構成を示すものである。
【００８２】
リードフレーム３８は、１つのパッケージ領域に、モータ４０の相数に応じて分割された３つのタブである第１のタブ３４、第２のタブ３５および第３のタブ３６が設けられており、さらにその周囲に複数のリード３７が設けられている。第１のタブ３４、第２のタブ３５および第３のタブ３６は、それぞれの間に形成されたスリット３８ｃによって分割されている。
【００８３】
また、複数のリード３７は、それぞれ隣のリード３７とダムバー３８ｅによって支持されており、さらに、複数のリード３７のうち、ドレイン用リード３７ｃは、各タブと一体で繋がっている。すなわち、各タブは、これに搭載される２つの半導体チップのドレイン電極の共通化を図っているため、ドレイン用リード３７ｃと一体で繋がっており、ドレイン用リード３７ｃによって支持されている。
【００８４】
また、ドレイン用リード３７ｃには、図１２に示すように、曲げによる段差部３８ａが形成されており、これにより、ドレイン用リード３７ｃを含む全てのリード３７それぞれのワイヤ接続面３７ｄが、それぞれのタブの主面３４ａ，３５ａ，３６ａより、この主面側においてそれぞれのタブから離れる方向、すなわち、各タブの主面３４ａ，３５ａ，３６ａより高い位置に配置されている。
【００８５】
また、リードフレーム３８では、複数のリード３７と、これより遥かに厚い第１のタブ３４、第２のタブ３５および第３のタブ３６とが一体で形成されており、例えば、銅合金等の１枚の異形条材で形成されている。リード３７とタブとで板厚を変えるのは、圧延加工によって実現可能である。
【００８６】
また、図１３および図１４に示すように、第１のタブ３４、第２のタブ３５および第３のタブ３６それぞれの主面３４ａ，３５ａ，３６ａには、それぞれの周縁部にＶ溝（溝部）３４ｃ，３５ｃ，３６ｃが形成されている。
【００８７】
さらに、３つのタブのうち、両端に配置されたタブの外側側部を支持する吊り部３８ｄには、Ｖ溝３４ｃ，３５ｃ，３６ｃより深い第２溝部３８ｂが形成されている。
【００８８】
また、図１４に示すように、第１のタブ３４、第２のタブ３５および第３のタブ３６それぞれの側面および第２溝部３８ｂ内には、かえし部（突起部）３８ｆが形成されている。このかえし部３８ｆは、例えば、潰し加工等で形成することができる。
【００８９】
なお、リードフレーム３８において、タブの厚さを変える方法として、図１５および図１６の変形例に示すように、リードフレーム３８を２枚の異なった厚さのフレーム材で形成することも可能である。すなわち、厚い板材を用いて第１のタブ３４、第２のタブ３５および第３のタブ３６を形成し、一方、薄い板材を用いてリードフレーム３８を形成した後、各タブとリードフレーム３８とをかしめ加工を行ってかしめ部３８ｈを形成し、これによって連結してもよい。
【００９０】
図１１に示すようなリードフレーム３８を準備した後、ダイボンディングを行う。
【００９１】
ここでは、それぞれのタブ上に半田４３を介して第１半導体チップ３０および第２半導体チップ３１を搭載する。その際、６つの半導体チップのうち、ｐＭＩＳＦＥＴ３２を有する第１半導体チップ３０またはｎＭＩＳＦＥＴ３３を有する第２半導体チップ３１のいずれか一方の３つの半導体チップを連続してダイボンディングし、その後、リードフレーム３８の上下を反転させて、いずれか他方の３つの半導体チップをダイボンディングする。
【００９２】
なお、各タブのそれぞれの主面３４ａ，３５ａ，３６ａには、周縁部にＶ溝３４ｃ，３５ｃ，３６ｃが形成されているため、ダイボンディング時に溶けてはみ出した半田４３をＶ溝３４ｃ，３５ｃ，３６ｃに流れ込ませて半田４３の流出を防ぐことができる。
【００９３】
ダイボンディング後、ワイヤボンディングを行う。各半導体チップの主面３０ａ，３１ａの電極と、これに対応するリード３７とをワイヤ３９によって電気的に接続する。その際、図１７に示すように、各リード３７が、それぞれのタブより高い位置に配置されているため、ワイヤ３９を打ち上げで接続することができ、これにより、ワイヤ３９がチップ主面のエッジに接触することを防止できる。
【００９４】
その結果、ワイヤ３９と、第１半導体チップ３０または第２半導体チップ３１とがショートすることを防止できる。
【００９５】
その後、樹脂封止を行う。
【００９６】
ここでは、例えば、エポキシ系樹脂等の封止用樹脂を用いて半導体チップや複数のワイヤ３９等の樹脂封止を行って封止部４４を形成する。その際、図７に示すように、各タブの裏面３４ｂ，３５ｂ，３６ｂが封止部４４の下面から露出するように樹脂封止する。
【００９７】
なお、第１のタブ３４、第２のタブ３５および第３のタブ３６それぞれの側面および第２溝部３８ｂ内に、かえし部３８ｆが形成されているため、封止用樹脂と各タブとの接合力を向上させることができる。
【００９８】
その後、リードフレーム３８におけるダムバー３８ｅの切断を行って各リード３７における隣り合ったリード３７との絶縁を行う。
【００９９】
その後、アウタリード３７ｅに半田めっき４５を施して外装めっきを形成し、さらにリードフレーム３８の枠部３８ｇからの各リード３７の切断を行うとともに、アウタリード３７ｅに曲げ成形（ガルウィング状）を行ってＨＳＯＰ４６の組み立て完了となる。
【０１００】
（実施の形態２）
図１９は本発明の実施の形態２の半導体装置（タブ２分割、単相モータ駆動用）の構造の一例をその封止部を透過して示す平面図、図２０は図１９に示す半導体装置をＨＳＯＰに適用した際の裏面の構造の一例を示す裏面図、図２１は図１９に示す半導体装置における単相モータ駆動用の回路構成の一例を示す等価回路図である。
【０１０１】
図１９に示す本実施の形態２の半導体装置は、単相モータ駆動用のＨＳＯＰ４７であり、２つのｐＭＩＳＦＥＴ３２と２つのｎＭＩＳＦＥＴ３３が組み込まれている。図２１は単相モータ駆動用の等価回路の一例であり、Ｈｉｇｈ−ｓｉｄｅ側にｐＭＩＳＦＥＴ３２を２つ、かつＬｏｗ−ｓｉｄｅ側にｎＭＩＳＦＥＴ３３を２つ有しており、合計４つのＭＩＳＦＥＴでモータ４０（図２参照）を単相で駆動させるものである。
【０１０２】
なお、回路的には、図１９に示すように、それぞれｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３からなる１組の駆動用回路を２つ有しており、これらの回路により、単相でモータ４０を駆動させる。したがって、本実施の形態２のＨＳＯＰ４７も、ｐ／ｎＭＩＳＦＥＴ混載の半導体装置である。
【０１０３】
また、ＨＳＯＰ４７は、分割された２つのタブ（第１のタブ３４および第２のタブ３５）を有しており、それぞれのタブに１組のｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３が搭載されている。すなわち、第１のタブ３４の主面３４ａ上にｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が搭載され、さらに、第２のタブ３５の主面３５ａ上にｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が搭載されている。
【０１０４】
その際、Ｈｉｇｈ−ｓｉｄｅ側に、それぞれにｐＭＩＳＦＥＴ３２を含む２つの第１半導体チップ３０が配置され、一方、Ｌｏｗ−ｓｉｄｅ側に、それぞれにｎＭＩＳＦＥＴ３３を含む２つの第２半導体チップ３１が配置されている。
【０１０５】
なお、第１半導体チップ３０の主面３０ａに形成されたソースパッド３０ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３０ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、第１半導体チップ３０の裏面側はドレイン電極となっており、このドレイン電極が半田等を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃとが一体で繋がっている。
【０１０６】
同様に、第２半導体チップ３１の主面３１ａに形成されたソースパッド３１ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３１ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、第２半導体チップ３１の裏面側はドレイン電極となっており、このドレイン電極が半田等を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃとが一体で繋がっている。
【０１０７】
したがって、第１のタブ３４上の第１半導体チップ３０と第２半導体チップ３１、第２のタブ３５上の第１半導体チップ３０と第２半導体チップ３１は、それぞれのタブ上でドレイン電極を共用している。すなわち、第１のタブ３４および第２のタブ３５は、それぞれｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３のドレインと電気的に接続されており、第１のタブ３４および第２のタブ３５それぞれによってｐＭＩＳＦＥＴ３２およびｎＭＩＳＦＥＴ３３のドレイン同士が電気的に接続されている。
【０１０８】
なお、図１９では、ゲート用リード３７ａ、ソース用リード３７ｂおよびドレイン用リード３７ｃからなる複数のリード３７の配置（Ｇ，Ｓ，Ｄ）をその一例として示しているが、各リードの配置については図１９に示す配置に限定されるものではない。
【０１０９】
また、ＨＳＯＰ４７は、第１のタブ３４、第２のタブ３５、複数のリード３７それぞれの一部、第１半導体チップ３０および第２半導体チップ３１を封止する封止部４４を有している。なお、実施の形態１のＨＳＯＰ４６と同様に、図２０に示すようにＨＳＯＰ４７においても、第１のタブ３４および第２のタブ３５は、それぞれの裏面３４ｂ，３５ｂが封止部４４から露出している。
【０１１０】
さらに、実施の形態１のＨＳＯＰ４６と同様に、ＨＳＯＰ４７も第１のタブ３４および第２のタブ３５の厚さは、それぞれリード３７の厚さより遥かに厚く形成されている。
【０１１１】
本実施の形態２の半導体装置（ＨＳＯＰ４７）によれば、単相モータ駆動用のＨＳＯＰ４７において、ｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が第１のタブ３４および第２のタブ３５上にそれぞれ搭載され、各タブのｐＭＩＳＦＥＴ３２およびｎＭＩＳＦＥＴ３３のドレイン同士が電気的に接続されていることにより、ＨＳＯＰ４７の小型化を図ることができる。すなわち、それぞれにＭＩＳＦＥＴを含む４つの半導体チップを、２分割されたタブそれぞれの上に２つずつ配置して１パッケージにコンパクトに納めるため、これにより、マルチチップを有する単相モータ駆動用のＨＳＯＰ４７の小型化を図ることができる。
【０１１２】
また、ドレイン端子を兼ねた第１のタブ３４および第２のタブ３５は、それぞれの裏面３４ｂ，３５ｂが封止部４４の下面から露出しており、さらにそれぞれのタブが、リード３７より厚く形成されていることにより、それぞれのタブにヒートシンクの機能を持たせて、ＨＳＯＰ４７の高放熱化を図ることができる。
【０１１３】
その結果、マルチチップを有する単相モータ駆動用のＨＳＯＰ４７の放熱性の向上を図ることができる。
【０１１４】
なお、ＨＳＯＰ４７によって得られるその他の効果については、前記ＨＳＯＰ４６と同様であるため、その重複説明は省略する。
【０１１５】
（実施の形態３）
図２２は本発明の実施の形態３の半導体装置（タブ４分割、単相モータ駆動用）の構造の一例をその封止部を透過して示す平面図、図２３は図２２に示す半導体装置をＨＳＯＰに適用した際の裏面の構造の一例を示す裏面図、図２４は図２２に示す半導体装置における単相モータ駆動用の回路構成の一例を示す等価回路図である。
【０１１６】
図２２に示す本実施の形態３の半導体装置は、実施の形態２と同様に、単相モータ駆動用のＨＳＯＰ４９であり、２つのｐＭＩＳＦＥＴ３２と２つのｎＭＩＳＦＥＴ３３が組み込まれている。図２４は単相モータ駆動用の等価回路の一例であり、Ｈｉｇｈ−ｓｉｄｅ側にｐＭＩＳＦＥＴ３２を２つ、かつＬｏｗ−ｓｉｄｅ側にｎＭＩＳＦＥＴ３３を２つ有しており、合計４つのＭＩＳＦＥＴでモータ４０（図２参照）を単相で駆動させるものである。
【０１１７】
なお、回路的には、図２２に示すように、それぞれにｐＭＩＳＦＥＴ３２を含む２つの第１半導体チップ３０と、それぞれにｎＭＩＳＦＥＴ３３を含む２つの第２半導体チップ３１の４つの半導体チップが、全て別々のタブに搭載されており、これらの回路により、単相でモータ４０を駆動させる。本実施の形態３のＨＳＯＰ４９も、ｐ／ｎＭＩＳＦＥＴ混載の半導体装置である。
【０１１８】
また、ＨＳＯＰ４９は、分割された４つのタブ（第１のタブ３４、第２のタブ３５、第３のタブ３６および第４のタブ４８）を有しており、それぞれのタブにｐＭＩＳＦＥＴ３２もしくはｎＭＩＳＦＥＴ３３のいずれかが搭載されている。本実施の形態３のＨＳＯＰ４９では、第１のタブ３４および第２のタブ３５の主面３４ａ，３５ａ上にそれぞれｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０が搭載され、さらに、第３のタブ３６および第４のタブ４８の主面３６ａ，４８ａ上にそれぞれｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１が搭載されている。
【０１１９】
その際、４つのタブは、いずれかの端から第１のタブ３４、第３のタブ３６、第２のタブ３５、第４のタブ４８の順に配列されており、ｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３が交互に配列されるため、ｐＭＩＳＦＥＴ３２とｎＭＩＳＦＥＴ３３の回路的な接続が容易に行える。
【０１２０】
なお、第１半導体チップ３０の主面３０ａに形成されたソースパッド３０ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３０ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、第１半導体チップ３０の裏面側はドレイン電極となっており、このドレイン電極が半田等を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃとが一体で繋がっている。
【０１２１】
同様に、第２半導体チップ３１の主面３１ａに形成されたソースパッド３１ｃはこれに対応するソース用リード３７ｂと、さらにゲートパッド３１ｄはこれに対応するゲート用リード３７ａとそれぞれ導電性のワイヤ３９によって電気的に接続されている。また、第２半導体チップ３１の裏面側はドレイン電極となっており、このドレイン電極が半田等を介してタブに電気的に接続され、さらにタブとドレイン用リード３７ｃとが一体で繋がっている。
【０１２２】
また、図２２では、ゲート用リード３７ａ、ソース用リード３７ｂおよびドレイン用リード３７ｃからなる複数のリード３７の配置（Ｇ，Ｓ，Ｄ）をその一例として示しているが、各リードの配置については図２２に示す配置に限定されるものではない。
【０１２３】
また、ＨＳＯＰ４９は、第１のタブ３４、第２のタブ３５、第３のタブ３６、第４のタブ４８、複数のリード３７それぞれの一部、第１半導体チップ３０および第２半導体チップ３１を封止する封止部４４を有している。なお、実施の形態１のＨＳＯＰ４６と同様に、図２３に示すようにＨＳＯＰ４９においても、第１のタブ３４、第２のタブ３５、第３のタブ３６および第４のタブ４８は、それぞれの裏面３４ｂ，３５ｂ，３６ｂ，４８ｂが封止部４４から露出している。
【０１２４】
さらに、実施の形態１のＨＳＯＰ４６と同様に、ＨＳＯＰ４９も第１のタブ３４、第２半導体チップ３１、第３のタブ３６および第４のタブ４８の厚さは、それぞれリード３７の厚さより遥かに厚く形成されている。
【０１２５】
本実施の形態３の半導体装置（ＨＳＯＰ４９）によれば、単相モータ駆動用のＨＳＯＰ４９において、ｐＭＩＳＦＥＴ３２を含む第１半導体チップ３０とｎＭＩＳＦＥＴ３３を含む第２半導体チップ３１のいずれか一方が第１のタブ３４、第２のタブ３５、第３のタブ３６および第４のタブ４８上にそれぞれ１つずつ搭載されていることにより、ＨＳＯＰ４９の小型化を図ることができる。すなわち、それぞれにＭＩＳＦＥＴを含む４つの半導体チップを、４分割されたタブそれぞれの上に１つずつ配置して１パッケージにコンパクトに納めるため、これにより、マルチチップを有する単相モータ駆動用のＨＳＯＰ４９の小型化を図ることができる。
【０１２６】
また、ドレイン端子を兼ねた第１のタブ３４、第２のタブ３５、第３のタブ３６および第４のタブ４８は、それぞれの裏面３４ｂ，３５ｂ，３６ｂ，４８ｂが封止部４４の下面から露出しており、さらにそれぞれのタブが、リード３７より遥かに厚く形成されていることにより、それぞれのタブにヒートシンクの機能を持たせて、ＨＳＯＰ４９の高放熱化を図ることができる。
【０１２７】
その結果、マルチチップを有する単相モータ駆動用のＨＳＯＰ４９の放熱性の向上を図ることができる。
【０１２８】
なお、ＨＳＯＰ４９によって得られるその他の効果については、前記ＨＳＯＰ４６と同様であるため、その重複説明は省略する。
【０１２９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３０】
例えば、前記実施の形態１，２および３では、半導体装置が、そのアウタリード３７ｅがガルウィング状に曲げ成形されたＨＳＯＰの場合を取り上げて説明したが、前記半導体装置は、ＨＳＯＰに限らず、例えば、ＳＯＪ（Small Outline J-leaded Package) などの他の半導体装置であってもよい。
【産業上の利用可能性】
【０１３１】
本発明は、マルチチップを有する電子装置に好適である。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施の形態１の半導体装置（３相モータ駆動用）の構造の一例をその封止部を透過して示す平面図である。
【図２】図１に示す半導体装置を用いた３相モータ駆動用の回路構成の一例を示す等価回路図である。
【図３】本発明の実施の形態１の半導体装置をＨＳＯＰに適用した際の回路構成の一例を示す等価回路図である。
【図４】図１に示す半導体装置におけるｎ／ｐＭＩＳＦＥＴ混載のドライブ回路の動作の一例を示す回路構成図である。
【図５】比較例の半導体装置におけるｎＭＩＳＦＥＴのみ搭載のドライブ回路の動作を示す回路構成図である。
【図６】図１に示す半導体装置の構造の一例を示す斜視図である。
【図７】図１に示す半導体装置の裏面の構造の一例を示す斜視図である。
【図８】図１に示す半導体装置の構造の一例を示す断面図である。
【図９】図１に示す半導体装置に搭載される半導体チップの構造の一例を示す断面図である。
【図１０】図９に示す半導体チップの構造の一例を示す平面図である。
【図１１】図１に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。
【図１２】図１１に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図１３】図１１に示すリードフレームの主要部の構造を示す部分平面図である。
【図１４】図１３に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【図１５】本発明の実施の形態１の変形例のリードフレームの構造を示す部分平面図である。
【図１６】図１５に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図１７】図１に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。
【図１８】本発明の実施の形態１の半導体装置におけるタブの板厚による熱抵抗の実測データの一例を示す熱抵抗データ図である。
【図１９】本発明の実施の形態２の半導体装置（タブ２分割、単相モータ駆動用）の構造の一例をその封止部を透過して示す平面図である。
【図２０】図１９に示す半導体装置をＨＳＯＰに適用した際の裏面の構造の一例を示す裏面図である。
【図２１】図１９に示す半導体装置における単相モータ駆動用の回路構成の一例を示す等価回路図である。
【図２２】本発明の実施の形態３の半導体装置（タブ４分割、単相モータ駆動用）の構造の一例をその封止部を透過して示す平面図である。
【図２３】図２２に示す半導体装置をＨＳＯＰに適用した際の裏面の構造の一例を示す裏面図である。
【図２４】図２２に示す半導体装置における単相モータ駆動用の回路構成の一例を示す等価回路図である。
【図２５】比較例の半導体装置（ｎＭＩＳＦＥＴのみを搭載したＨＳＯＰ）の構造をその封止部を透過して示す平面図である。
【符号の説明】
【０１３３】
１Ａ  ｎ＋型単結晶シリコン基板
１Ｂ  ｎ−型単結晶シリコン層
３Ａ  フィールド絶縁膜
４，５  溝
６  酸化シリコン膜
７  ゲート電極
８  ゲート引き出し電極
９  酸化シリコン膜
１０  ｐ−型半導体領域
１１  ｐ−型フィールドリミッティングリング
１２  ｎ＋型半導体領域
１３  ｎ＋型ガードリング領域
１４  絶縁膜
１５〜１９  コンタクト溝
２０  ｐ＋型半導体領域
２１  ゲート配線
２２  ソースパッド
２３，２４，２５  配線
２６  ゲートパッド
３０  第１半導体チップ
３０ａ  主面
３０ｂ  裏面
３０ｃ  ソースパッド
３０ｄ  ゲートパッド
３０ｅ  ドレインパッド
３１  第２半導体チップ
３１ａ  主面
３１ｂ  裏面
３１ｃ  ソースパッド
３１ｄ  ゲートパッド
３１ｅ  ドレインパッド
３２  ｐＭＩＳＦＥＴ
３３  ｎＭＩＳＦＥＴ
３４  第１のタブ
３４ａ  主面
３４ｂ  裏面
３４ｃ  Ｖ溝（溝部）
３５  第２のタブ
３５ａ  主面
３５ｂ  裏面
３５ｃ  Ｖ溝（溝部）
３６  第３のタブ
３６ａ  主面
３６ｂ  裏面
３６ｃ  Ｖ溝（溝部）
３７  リード
３７ａ  ゲート用リード
３７ｂ  ソース用リード
３７ｃ  ドレイン用リード
３７ｄ  ワイヤ接続面
３７ｅ  アウタリード
３８  リードフレーム
３８ａ  段差部
３８ｂ  第２溝部
３８ｃ  スリット
３８ｄ  吊り部
３８ｅ  ダムバー
３８ｆ  かえし部（突起部）
３８ｇ  枠部
３８ｈ  かしめ部
３９  ワイヤ
４０  モータ
４１  ドライバＩＣ
４２  電源
４３  半田
４４  封止部
４５  半田めっき
４６  ＨＳＯＰ（半導体装置）
４７  ＨＳＯＰ（半導体装置）
４８  第４のタブ
４８ａ  主面
４８ｂ  裏面
４９  ＨＳＯＰ（半導体装置）
５０  ドレイン用共通タブ
１００  半導体装置
１０１  ドライバＩＣ
ＡＣＡ  活性セル領域
ＣＨＰ  チップ領域
ＦＬＲ  ターミネーション領域
ＧＬＡ  ゲート配線領域
ＮＣＡ  不活性セル領域
【図１】
2007012857.tif 000003
【図２】
2007012857.tif 000004
【図３】
2007012857.tif 000005
【図４】
2007012857.tif 000006
【図５】
2007012857.tif 000007
【図６】
2007012857.tif 000008
【図７】
2007012857.tif 000009
【図８】
2007012857.tif 000010
【図９】
2007012857.tif 000011
【図１１】
2007012857.tif 000012
【図１２】
2007012857.tif 000013
【図１３】
2007012857.tif 000014
【図１４】
2007012857.tif 000015
【図１５】
2007012857.tif 000016
【図１６】
2007012857.tif 000017
【図１７】
2007012857.tif 000018
【図１８】
2007012857.tif 000019
【図１９】
2007012857.tif 000020
【図２０】
2007012857.tif 000021
【図２１】
2007012857.tif 000022
【図２２】
2007012857.tif 000023
【図２３】
2007012857.tif 000024
【図２４】
2007012857.tif 000025
【図２５】
2007012857.tif 000026
【図１０】
2007012857.tif 000027