(57)【要約】【課題】ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供する。【解決手段】外部ベース層５１の領域にカーボンを添加し、外部ベース用ボロン注入時に発生する点欠陥生成を防止するように設定したものである。【選択図】図１
2007088310.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に形成され第１導電型不純物を含むコレクタ層と、
上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、
上記コレクタ層および上記分離層の上に成長された第２導電型不純物を含むベース層と、
上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、
上記エミッタ開口部を埋めて形成され第１導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、
上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成され、かつこの高濃度の第２導電型不純物層はカーボンを含有している
半導体装置。
【請求項２】
シリコン基板に形成され第１導電型不純物を含むコレクタ層と、
上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、
上記コレクタ層および上記分離層の上に成長された第２導電型不純物を含むベース層と、
上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、
上記エミッタ開口部を埋めて形成され第１導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、
上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成され、かつ上記高濃度の第２導電型不純物層とエミッタ開口部との間の領域にカーボンを含有している
半導体装置。
【請求項３】
上記コレクタ層は、Ｓｉ単一組成を有し、
上記ベース層は、ＳｉＧｅまたはＳｉＧｅＣ混晶組成を有している
請求項１または請求項２記載の半導体装置。
【請求項４】
上記コレクタ層または上記ベース層の少なくとも一部にカーボン層を有している
請求項１または請求項２記載の半導体装置。
【請求項５】
分離層に囲まれたコレクタ層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程（ａ）と、
上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程（ｂ）と、
上記ベース層および上記絶縁膜の上に、第１導電型不純物を含む多結晶層を形成する工程（ｃ）と、
上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程（ｄ）と、
上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を上記コレクタおよびベース層に注入する工程（ｅ）と、
上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成し、かつこの高濃度の第２導電型不純物層と同じ領域にカーボンを注入する工程（ｆ）とを備えた
半導体装置の製造方法。
【請求項６】
分離層に囲まれた第１の半導体層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程（ａ）と、
上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程（ｂ）と、
上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程（ｃ）と、
上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を注入して上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層にする工程（ｄ）と、
上記基板の表面に垂直な方向に対して傾けた方向から上記エミッタ電極の下方位置の上記ベース層にカーボンを複数回に分けて周方向から注入する工程（ｅ）とを備えた
半導体装置の製造方法。
【請求項７】
上記コレクタ層は、Ｓｉ単一組成を有しており、
上記工程（ａ）では、ＳｉＧｅまたはＳｉＧｅＣ混晶組成を有するベース層を成長させる
請求項５または請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にバイポーラトランジスタおよびその製造方法に関し、Ｓｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣなどのヘテロ接合を有した高性能バイポーラトランジスタの構造およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ヘテロ接合バイポーラトランジスタは、Ｓｉホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、近年は、バイポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数をもつヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）が実現されている。
【０００３】
このようなヘテロ接合バイポーラトランジスタの製造方法に関する従来例として、特許文献１に開示されている方法が知られている。
この従来例のＨＢＴの製造方法の特徴は、コレクタ領域上にＳｉＧｅベース領域を堆積し、次にポリシリコンエミッタ電極をパターン形成してバイポーラトランジタが形成されることが示されている。
【特許文献１】特表２００４−５２０７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＨＢＴ構造は、シングルポリシリコン構造と呼ばれる構造で、従来例では記載されていないが、ベース電極（高濃度のＰ型層）を形成するために、エミッタ電極の外周より外側の領域にボロンを注入することが行われる。
【０００５】
ここで、従来例の代表図で構造６０の下部のベース領域（Ｐ型層）をリンク部と定義する。我々の研究では従来例のようなＨＢＴの構造において、ＨＢＴの特性パラメータであるベース抵抗を下げるためには前記リンク部の幅を狭くする必要がある。一方、リンク部の幅を狭くすると図１４に示すようにアーリー電圧が低下し、特性が劣化することを発見した。
【０００６】
したがって、従来のＨＢＴでは、ベース抵抗の低減とアーリー電圧の増加を併せて実現することは困難であった。
本発明の目的は、シングルポリシリコン構造のＨＢＴにおいて、ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のバイポーラトランジスタは、外部ベースへのボロン注入領域にカーボンを同時に不純物として存在させている。
また、外部ベース用高濃度ボロン領域とエミッタ直下の真性ベース領域との間のリンク部にカーボンを存在させている。
【０００８】
リンク部の幅が狭くなってアーリー電圧が低下するメカニズムははっきりわかっていないが、我々は次のように推定している。外部ベースへの高ドーズ量のボロン注入時に同時に点欠陥も注入領域に生成している。ここでの点欠陥は格子間Ｓｉや空孔のようなものだと想定している。この点欠陥はその後の熱処理により低減、消滅するが、前記点欠陥はボロンの拡散より拡散速度が速く、点欠陥の一部は真性ベース層の近くまで拡散すると予想している。通常、点欠陥（特に格子間Ｓｉ）が存在するとボロンなどの不純物は増速拡散することが知られており、リンク部のボロンは、前記増速拡散の影響で通常のボロン層（設計した厚み）よりも厚い層が形成されていると考えられる。このような増速拡散で広がったベース層では濃度が低下し、ベースーコレクタ間のバイアス変化で空乏層厚の変化が通常より大きくなりアーリー電圧が低下するものと思われる。
【０００９】
一方、カーボンは点欠陥との相互作用が大きいため、外部ベースの注入時に生成された点欠陥を消滅させる働きがあり、外部ベースやリンク部にカーボンを存在させることでリンク部のボロン拡散を抑制でき、アーリー電圧が低下することを防止できる。
【００１０】
本発明は上記の知見に基づいてなされたものであって、本発明の請求項１記載の半導体装置は、シリコン基板に形成され第１導電型不純物を含むコレクタ層と、上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、上記コレクタ層および上記分離層の上に成長された第２導電型不純物を含むベース層と、上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、上記エミッタ開口部を埋めて形成され第１導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成され、かつこの高濃度の第２導電型不純物層はカーボンを含有していることを特徴とする。
【００１１】
本発明の請求項２記載の半導体装置は、シリコン基板に形成され第１導電型不純物を含むコレクタ層と、上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、上記コレクタ層および上記分離層の上に成長された第２導電型不純物を含むベース層と、上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、上記エミッタ開口部を埋めて形成され第１導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成され、かつ上記高濃度の第２導電型不純物層とエミッタ開口部との間の領域にカーボンを含有していることを特徴とする。
【００１２】
本発明の請求項５記載の半導体装置の製造方法は、分離層に囲まれたコレクタ層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程（ａ）と、上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程（ｂ）と、上記ベース層および上記絶縁膜の上に、第１導電型不純物を含む多結晶層を形成する工程（ｃ）と、上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程（ｄ）と、記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を上記コレクタおよびベース層に注入する工程（ｅ）と、上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層に形成し、かつこの高濃度の第２導電型不純物層と同じ領域にカーボンを注入する工程（ｆ）とを備えたことを特徴とする。この構成により、第２導電型の不純物を注入した領域にカーボンを注入して点欠陥を消滅させることができる。
【００１３】
本発明の請求項６記載の半導体装置の製造方法は、分離層に囲まれた第１の半導体層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程（ａ）と、上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程（ｂ）と、上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程（ｃ）と、上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を注入して上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第２導電型不純物層にする工程（ｄ）と、上記基板の表面に垂直な方向に対して傾けた方向から上記エミッタ電極の下方位置の上記ベース層にカーボンを複数回に分けて周方向から注入する工程（ｅ）とを備えたことを特徴とする。この構成により、第２導電型の不純物を注入した領域よりも真性ベースに近いリンク部にカーボンを導入することができ、より効果的にアーリー電圧に影響を与える点欠陥を消滅させることができる。
【００１４】
上記の構成において、上記コレクタ層はＳｉ単一組成を有し、上記ベース層はＳｉＧｅまたはＳｉＧｅＣ混晶組成を有していることが好ましい。
上記の構成において、上記コレクタまたは上記ベース層の少なくとも一部にカーボン層を有していることが好ましい。
【発明の効果】
【００１５】
以上説明したように、本発明の半導体装置およびその製造方法により、バイポーラトランジスタ（ＨＢＴ）におけるベース抵抗の低減とアーリー電圧の増加を併せて実現することが可能となる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るバイポーラトランジスタを示す。
バイポーラトランジスタ（ＨＢＴ）は、基板内に、Ｐ型Ｓｉ基板１と、Ｓｉ基板１の表面部に形成されたサブコレクタ層２と、サブコレクタ層２の上にエピタキシャル成長によって形成されてコレクタとして機能するＳｉ単結晶層３と、シリコン酸化膜からなるシャロートレンチ４と、シャロートレンチ４の下方に形成されてシリコン酸化膜７およびポリシリコン膜６からなるディープトレンチ５と、サブコレクタ層２とはシャロートレンチ４を挟んだ離間した部位に形成されたＮ＋型コレクタ引き出し層８とを備えている。
【００１７】
さらに、バイポーラトランジスタは、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａおよびシャロートレンチ４上の多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上に形成されエミッタ開口部を有する酸化膜３１と、酸化膜３１の上に形成されエミッタ開口部を有するポリシリコン膜３２と、エミッタ開口部を埋めて単結晶のＳｉ／ＳｉＧｅＣ層３０ａに接触するエミッタ電極５０と、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上部に形成されたエミッタ層３５と、エミッタ電極５０，ポリシリコン膜３２および酸化膜３１の側面上に形成されたシリコン酸化膜からなるサイドウォール３６を備えている。
【００１８】
ここで、単結晶のＳｉ／ＳｉＧｅＣ層３０ａのうちエミッタ層３５とＳｉ単結晶層３（コレクタ層）とに挟まれた部分が真性ベース層５２である。また、真性ベース層５２の外側でエミッタ電極５０の下部にあたる領域がリンク部５３、さらにその外側で高濃度ボロンが存在する領域が外部ベース層５１である。この第１の実施形態では外部ベース層５１にカーボンも存在している。
【００１９】
なお、本実施形態のＳｉＧｅＣ膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有しており、正確にはＳｉ１−ｘ−ｙＧｅｘＣｙで表されるものである。
【００２０】
このバイポーラトランジスタは、図２〜図１１に示す製造工程によって作成できる。
まず、図２に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型のサブコレクタ層を形成しようとする領域を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１にヒ素（Ａｓ）イオンを注入して、ＨＢＴ形成領域に深さ約１μｍのＮ型のサブコレクタ層２を形成する。このとき、サブコレクタ層２内におけるＡｓの濃度は、約６×１０１９ｃｍ−３である。続いて、Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３（第１の半導体層）をエピタキシャル成長させる。このとき、Ｓｉ単結晶３内におけるＮ型不純物の濃度は、約１×１０１５ｃｍ−３である。
【００２１】
ここで“ｉｎ−ｓｉｔｕドープ”とは、シリコンをエピタキシャル成長させるときに同時にＮ型不純物を含んだガスを流しながら成長させる状態であり、成長後にイオン注入などで不純物を追加していないものであり、成長後にイオン注入などで不純物を追加するものと区別している。
【００２２】
次に、図３に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ４と、ポリシリコン膜６およびこれを取り囲むシリコン酸化膜７により構成されるディープトレンチ５とを形成する。各トレンチ４，５の深さは、それぞれ約０．３μｍ、約３μｍである。
【００２３】
次に、図４に示す工程で、Ｎ＋型コレクタ引き出し層形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜を注入マスクとして用いて、加速エネルギー約６０ＫｅＶ，ドーズ量３×１０１５ｃｍ−２の条件で、リン（Ｐ）イオンをＳｉ単結晶層３内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行って、シャロートレンチ４，４間にＮ＋型コレクタ引き出し層８を形成する。次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約５０ＫｅＶ，ドーズ量３×１０１５ｃｍ−２の条件で、Ｎ＋型コレクタ引き出し層８の上部にヒ素を注入し、続いて例えば温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして不純物を活性化させる。
【００２４】
次に、図５に示す工程で、減圧ＣＶＤ法により、基板上に厚さ約５０ｎｍの酸化膜２８を堆積させ、続いて、減圧ＣＶＤ法により、酸化膜２８の上に約１００ｎｍのポリシリコン膜２９を堆積させる。
【００２５】
次に、図６に示す工程で、フォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜２９をパターニングして、外部ベース層形成領域を開口する。その後、コレクタのリンプロファイルを形成するために、レジスト膜およびポリシリコン膜２９を注入マスクとして用いて、加速エネルギー２８０ｋｅＶ，ドーズ量約５×１０１３ｃｍ−３の条件で、リンを酸化膜２８を通過させてＳｉ単結晶層３内に注入する。これにより、Ｓｉ単結晶層３内に所望のコレクタ用リンプロファイルが形成される。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜２９の開口部に露出している酸化膜２８をフッ酸により除去し、リンが注入されたＳｉ単結晶層３の表面を露出させる。
【００２６】
次に、図７に示す工程で、ＵＨＶ−ＣＶＤ法により、基板上に約６０ｎｍのＳｉバッファ層をエピした後に、ＳｉＧｅＣ膜とその直上にＳｉ膜をエピタキシャル成長させて、Ｓｉ／ＳｉＧｅＣ層（第２の半導体層）を形成する。このとき、Ｓｉ単結晶層３の上には、厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのＳｉ膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層３０ａが成長され、シャロートレンチ４（酸化膜）とポリシリコン膜２９の上には、厚さ約３０ｎｍの多結晶Ｓｉと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶Ｓｉ膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層３０ｂが成長される。また、ｉｎ−ｓｉｔｕドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
【００２７】
次に、図８に示す工程で、減圧ＣＶＤ法により、基板上に、膜厚が約３０ｎｍの酸化膜３１および膜厚が約５０ｎｍで濃度約３×１０１５ｃｍ−３のリンを含むポリシリコン膜３２を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜３２をパターニングして、エミッタ開口部４５を形成する。その後、ウエットエッチングにより、エミッタ開口部４５内の酸化膜３１を除去する。
【００２８】
次に、図９に示す工程で、基板上に、ｉｎ−ｓｉｔｕドープを伴う減圧ＣＶＤにより、膜厚が４００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ型不純物（リン）を含むＮ＋型ポリシリコン膜を堆積する。続いて、フォトリソグラフィーにより、このＮ＋型ポリシリコン膜の上に、エミッタ電極部分を覆うレジスト膜４６を形成する。そして、レジスト膜４６をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極５０を形成する。続いて、レジスト膜４６およびエミッタ電極５０をエッチングマスクとして用いて、ウエットエッチングにより、酸化膜３１のうちエミッタ電極５０によって覆われていない部分を除去する。
【００２９】
次に、外部ベース層５１の抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂに、基板表面に垂直な方向から、加速エネルギー約５ＫｅＶ，ドーズ量２×１０１５ｃｍ−３の条件でボロンの追加注入を行う。次に、カーボンを加速エネルギー約８ＫｅＶ，ドーズ量２×１０１５ｃｍ−３の条件で注入する。カーボンはボロンと同じ領域に注入すればよいが、望ましくはボロンよりは深い分布をもつ注入条件を選択するほうがよい。
【００３０】
次に、図１０に示す工程で、酸素プラズマアッシングにより、レジスト膜４６を除去する。その後、フォトリソグラフィーにより、エミッタ電極５０および多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層となる領域を覆うレジスト膜４７を形成し、レジスト膜４７をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層よりも外側に位置する部分を除去する。
【００３１】
次に、図１１に示す工程で、減圧ＣＶＤ法により、基板上に、厚さが約３０〜１００ｎｍ程度の酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行って、エミッタ電極５０からＳｉ／ＳｉＧｅＣ層３０ａ中のＳｉ膜内にリンを拡散させてエミッタ層３５を形成する。このときに同時に点欠陥とカーボンとの相互作用が促進され、点欠陥が消滅する。続いて、基板上に、酸化膜堆積した後、酸化膜を異方性エッチングして、エミッタ電極５０の側面上にサイドウォール３６を形成する。この時、エミッタ電極５０の上面、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂの上面、およびＮ＋型コレクタ引き出し層８の上面には、シリコン層が露出している状態である。
【００３２】
次に、図１２に示す工程で、スパッタリングにより、基板上にＣｏ膜を形成した後、加熱してＣｏとＳｉとを反応させて、エミッタ電極５０の上部、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂの上部、およびＮ＋型コレクタ引き出し層８の上部にＣｏシリサイド層３７ａ，３７ｂ，３７ｃを形成する。その後、ＣｏとＳｉとの未反応層を除去し、続いて、Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃのアニールを行うことにより、Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃを低抵抗化する。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａの一部と、Ｓｉ／ＳｉＧｅＣ層３０ｂと、Ｃｏシリサイド層３７ｂとによって構成される外部ベース層５１とを形成する。
【００３３】
これ以降の工程では、標準的な多層配線工程プロセスを用いる。すなわち、基板上に酸化膜からなる層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してエミッタ電極５０，外部ベース層５１およびＮ＋型コレクタ引き出し層８の各Ｃｏシリサイド層３７ａ，３７ｂ，３７ｃに到達する接続孔を形成する。
【００３４】
その後に、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、スパッタリングにより、基板上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ３９に接続され、層間絶縁膜３８の上に延びる金属配線４０を形成する。
【００３５】
なお、本実施形態では、ベース層の直下からサブコレクタ層にいたるまでのＳｉ単結晶における不純物濃度プロファイルを一度のリン注入で形成したが、不純物濃度プロファイルを最適化するにあたり多段注入を実施したり、エミッタ開口用マスク（図７に示すポリシリコン膜３２）を用いたセルフアラインの注入を用いたりしても構わない。
【００３６】
本実施形態によると、以下の効果を発揮することができる。
まず、外部ベース層５１を形成するためのボロン注入と同じ注入によりカーボンを導入するので点欠陥の発生密度と同じ分布でカーボンを導入することができ、点欠陥消滅に有効的である。また、ボロン注入に引き続き、カーボンを注入しているので、マスク合わせずれなどの工程要因によるカーボンの分布ずれを防止でき、歩留まりの向上に有利である。
【００３７】
また、この第１の実施形態ではベースにＳｉＧｅＣを用いたがＳｉＧｅでも同様な効果が得られることは明らかである。
なお、この第１の実施形態ではＳｉバッファ層およびＳｉ−ｃａｐ層はシリコンで形成しているが、エピタキシャル成長時にカーボンを導入することでさらにアーリー電圧低減防止に寄与することも可能である。
【００３８】
（第２の実施形態）
以下、図面を参照しながら、本発明の第２の実施形態について説明する。図１３は、本発明の第２の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
【００３９】
本実施形態においても、第１の実施形態における図１に示す工程（Ｐ型Ｓｉ基板１にサブコレクタ層２を形成する工程）から図８に示す工程までを行う。
次に、本実施形態では、第１の実施形態における図９に示す工程に代えて、図１３に示す工程を行う。すなわち、エミッタ電極５０の形成に続いて、エミッタ電極５０の上のレジスト膜４６を残した状態で、ウエットエッチングにより酸化膜３１をパターニングし、ボロンを注入する。ここまでは第１の実施形態と同じである。その後、カーボンを基板に垂直な方向に対して約２５°傾いた方向からＳｉ／ＳｉＧｅＣ層３０ａ，３０ｂ内に注入する斜め注入ステップを、基板を９０°ずつ回転させながら４回に分けて行う（４ステップ注入）。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａのうち酸化膜３１の下方に位置する領域、つまり、リンク部５３にカーボンを導入する。その際、注入エネルギーは１０ＫｅＶであり、４回トータルのドーズ量は約２×１０１４ｃｍ−３である。その後の形成方法は第１の実施形態に示す方法と同じである。
【００４０】
本実施形態の製造方法によると、点欠陥低減のカーボンを真性ベースにより近い領域に導入でき、電気特性に影響を与えるボロン増速拡散を効果的に防止できる。
一方、カーボンの斜め注入を行うことにより、Ｎ型不純物を含むエミッタ電極５０にもカーボンが導入されることになるが、高濃度の不純物を含み、電極となる部分であるので、カーボンの存在による影響は極めて小さい。
【００４１】
上記各実施形態においては、Ｓｉ／ＳｉＧｅＣヘテロ接合を有するバイポーラトランジスタについて説明したが、ＳｉＧｅＣ膜に代えて、Ｃを含まないＳｉ１−ｘＧｅｘ膜、あるいは、微量（組成比で０．１〜３．０％）のＣを含むＳｉ１−ｙＣｙ膜を設けても、各実施形態の基本的な効果を発揮することはできる。真性ベース中のカーボンはトランジスタ特性を決定するものであるが、特性が許す限りカーボン濃度を増加させておくことは、本発明の目的である点欠陥の消滅の効果を有することは明らかである。
【産業上の利用可能性】
【００４２】
本発明の半導体装置は、移動体通信などの通信用デバイスに搭載される高周波信号増幅用トランジスタやパワートランジスタとして利用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体装置の断面図
【図２】同実施形態の製造工程のうちＳｉ単結晶層を形成するまでの工程を示す断面図
【図３】同実施形態の製造工程のうちトレンチを形成する工程を示す断面図
【図４】同実施形態の製造工程のうちコレクタ引き出し層を形成する工程を示す断面図
【図５】同実施形態の製造工程のうち外部ベース領域を区画するための酸化膜およびポリシリコン膜の堆積工程を示す断面図
【図６】同実施形態の製造工程のうちコレクタ層用不純物の注入工程を示す断面図
【図７】同実施形態の製造工程のうちＳｉ／ＳｉＧｅＣ層を形成する工程を示す断面図
【図８】同実施形態の製造工程のうち酸化膜およびポリシリコン膜にエミッタ開口部を形成する工程を示す断面図
【図９】同実施形態の製造工程のうちエミッタ電極を形成するとともに、Ｓｉ／ＳｉＧｅＣ層にボロンとカーボンを注入する工程を示す断面図
【図１０】同実施形態の製造工程のうちＳｉ／ＳｉＧｅＣ層をパターニングする工程を示す断面図
【図１１】同実施形態の製造工程のうちエミッタ層，サイドウォールを形成する工程を示す断面図
【図１２】同実施形態の製造工程のうちシリサイド層を形成する工程を示す断面図
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程のうちカーボンの斜めイオン注入を行う工程を示す断面図
【図１４】リンク部幅とアーリー電圧の関係を示す図
【符号の説明】
【００４４】
１    Ｐ型Ｓｉ基板
２    サブコレクタ層
３    Ｓｉ単結晶層（コレクタ層）
４    シャロートレンチ
５    ディープトレンチ
６    ポリシリコン膜
７    シリコン酸化膜
８    Ｎ＋型コレクタ引き出し層
９    Ｐ型ウェル
１０    Ｎ型ウェル
１１    酸化膜
２８    酸化膜
２９    ポリシリコン膜
３０ａ    単結晶のＳｉ／ＳｉＧｅＣ層（ベース層）
３０ｂ    多結晶のＳｉ／ＳｉＧｅＣ層（ベース層）
３１    酸化膜
３５    エミッタ層
３６    サイドウォール
３７ａ，３７ｂ，３７ｃ    Ｃｏシリサイド層
３８    層間絶縁膜
３９    Ｗプラグ
４０    金属配線
４５    エミッタ開口部
４６    レジスト膜
５０    エミッタ電極
５１    外部ベース層
５２    真性ベース層
５３    リンク部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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