(57)【要約】【課題】  ＤＲＡＭ等に用いられる入力制御回路において、ＤＱＳのグリッジ波形によるデータ誤り、ラッチ不具合を少ない追加回路で防止する。【解決手段】  本発明の入力制御回路は、データを入力する手段と、データを取り込むためのデータストローブ信号を入力する手段と、データストローブ信号によってデータを取り込む手段と、データストローブ信号の入力手段の制御信号を生成する手段と、データストローブ信号の入力手段を活性状態から非活性状態にする制御信号のタイミングを最終データの取り込み後のデータストローブ信号のローレベル期間に相当する内部信号により設定する手段とを有する。【選択図】        図１０
2007080383.tif 000002
【特許請求の範囲】
【請求項１】
データ（ＤＱ）が入力されるＤＱ回路と、
データストローブ信号（ＤＱＳ）が入力されるＤＱＳ回路と、
前記ＤＱ回路を制御するためのＤＱ制御信号を前記ＤＱ回路に、前記ＤＱＳ回路を制御するためのＤＱＳ制御信号を前記ＤＱＳ回路に、それぞれ独立に出力する制御回路と、
前記ＤＱＳ回路から入力された前記データストローブ信号に応答して、前記ＤＱ回路から前記データを取り込むデータ取り込み回路と、
前記データ取り込み回路から前記データを受け取るデータバッファと、
前記データバッファにより選択され、前記データが書き込まれるメモリセルと、
前記メモリセルのデータを読み出して増幅するアンプと、
前記増幅されたデータを出力する出力回路と
を具備する
ＤＲＡＭ。
【請求項２】
請求項１に記載のＤＲＡＭにおいて、
前記制御回路は、前記ＤＱＳ回路を活性状態から非活性状態にする前記ＤＱＳ制御信号を生成し、且つ、前記ＤＱＳ制御信号のタイミングを、前記データのうち最終データの取り込み後の前記データストローブ信号のローレベル期間に相当する内部信号により設定する
ＤＲＡＭ。
【請求項３】
データ（ＤＱ）が入力されるＤＱ回路と、
データストローブ信号（ＤＱＳ）が入力されるＤＱＳ回路と、
前記ＤＱ回路を制御するためのＤＱ制御信号を前記ＤＱ回路に出力し、前記ＤＱＳ回路を制御するためのＤＱＳ制御信号を前記ＤＱＳ回路に出力する制御回路と、
前記ＤＱＳ回路から入力された前記データストローブ信号に応答して、前記ＤＱ回路から前記データを取り込むデータ取り込み回路と
を具備し、
前記ＤＱ制御信号と前記ＤＱＳ制御信号とが、それぞれ独立になっている
入力制御回路。
【請求項４】
請求項３に記載の入力制御回路において、
前記制御回路は、
動作モード設定回路により予め設定されている信号を用いて書き込みコマンド信号から外部クロック信号の立ち上がりに同期した内部信号によってカウントし第１の信号を生成する書き込み制御回路と、
前記第１の信号を前記外部クロック信号の立ち下がりに同期した内部信号で取り込み第２の信号を生成するＤ型フリップフロップ回路と、
前記第２の信号を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるＤ型ラッチ回路と
を具備する
入力制御回路。
【請求項５】
請求項４に記載の入力制御回路において、
前記動作モード設定回路により予め設定されている信号は、前記データの数を表す信号である
入力制御回路。
【請求項６】
請求項４に記載の入力制御回路において、
前記動作モード設定回路により予め設定されている信号は、
前記データの数と、
前記書き込みコマンド信号から前記データが出力されるまでのクロックサイクル数と
を表す信号である
入力制御回路。
【請求項７】
請求項４乃至６のいずれか一項に記載の入力制御回路において、
前記ＤＱＳ回路の出力信号は、前記データストローブ信号のタイミングを調整する遅延回路の有無により複数存在し、前記遅延回路を通過するデータストローブ信号が入力される前記ＤＱＳ回路の第１の出力信号を前記データ取り込み回路に使用し、前記遅延回路を通過しない前記ＤＱＳ回路の第２の出力信号を前記制御回路に使用する
入力制御回路。
【請求項８】
書き込み制御回路で生成された信号を外部クロック信号の立ち下がりに同期した信号で取り込む第一のラッチ回路と、
前記第一のラッチ回路の出力信号をＤＱＳ回路の出力信号のローレベル期間に通過させる第二のラッチ回路と
を有し、
前記第二のラッチ回路は、前記第二のラッチ回路の出力信号で前記ＤＱＳ回路の活性状態から非活性状態への切り替えを制御する
入力制御回路。
【請求項９】
請求項８に記載の制御回路において、
前記第二のラッチ回路は、前記ＤＱＳ回路を非活性状態にする前記第二のラッチ回路の出力信号の立ち下がりタイミングを、書き込みコマンドが遅延した分、遅れて切り替える
入力制御回路。
【請求項１０】
（ａ）データ（ＤＱ）を入力するステップと、
（ｂ）データストローブ信号（ＤＱＳ）を入力するステップと、
（ｃ）前記データストローブ信号によって前記データを取り込むステップと、
（ｄ）前記データの入力を制御するためのＤＱ制御信号、及び、前記データストローブ信号の入力を制御するためのＤＱＳ制御信号を、それぞれ独立に生成するステップと
を具備する
入力制御方法。
【請求項１１】
請求項１０に記載の入力制御方法において、
前記（ｄ）ステップは、
（ｄ１）前記ＤＱＳ回路を活性状態から非活性状態にする前記ＤＱＳ制御信号を生成するステップと、
（ｄ２）前記ＤＱＳ制御信号のタイミングを、前記データのうち最終データの取り込み後の前記データストローブ信号のローレベル期間に相当する内部信号により設定するステップと
を具備する
入力制御方法。
【請求項１２】
請求項１０に記載の入力制御方法において、
前記（ｄ）ステップは、
（ｄ３）予め設定されている信号を用いて書き込みコマンド信号から外部クロック信号の立ち上がりに同期した内部信号によってカウントし第１の信号を生成するステップと、
（ｄ４）前記第１の信号を前記外部クロック信号の立ち下がりに同期した内部信号で取り込み第２の信号を生成するステップと、
（ｄ５）前記第２の信号を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるステップと
を具備する
入力制御方法。
【請求項１３】
請求項１２に記載の入力制御方法において、
前記予め設定されている信号は、前記データの数を表す信号である
入力制御方法。
【請求項１４】
請求項１２に記載の入力制御方法において、
前記予め設定されている信号は、
前記データの数と、
前記書き込みコマンド信号から前記データが出力されるまでのクロックサイクル数と
を表す信号である
入力制御方法。
【請求項１５】
請求項１２乃至１４のいずれか一項に記載の入力制御方法において、
（ｅ）遅延回路を通過するデータストローブ信号が入力されるＤＱＳ回路の第１の出力信号をデータ取り込み回路に使用するステップと、
（ｆ）前記遅延回路を通過しない前記ＤＱＳ回路の第２の出力信号を制御回路に使用するステップと
を更に具備する
入力制御方法。
【請求項１６】
（Ａ）書き込みコマンドに応じて書き込み制御回路で生成された信号を外部クロック信号の立ち下がりに同期した信号で取り込み、第一の出力信号を生成するステップと、
（Ｂ）前記第一の出力信号を、データストローブ信号が入力されるＤＱＳ回路の出力信号のローレベル期間に通過させ、第二の出力信号を生成するステップと、
（Ｃ）前記第二の出力信号で前記ＤＱＳ回路の活性状態から非活性状態への切り替えを制御するステップと
を具備する
入力制御方法。
【請求項１７】
請求項１６に記載の入力制御方法において、
（Ｄ）前記ＤＱＳ回路を非活性状態にする前記第二の出力信号の立ち下がりタイミングを、前記書き込みコマンドが遅延した分、遅れて切り替えるステップを更に具備する
入力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ誤り、ラッチ不具合を少ない追加回路で容易に防止できるＤＲＡＭ、入力制御回路、及び入力制御方法に関する。
【背景技術】
【０００２】
近年の半導体メモリはダブルデータレート型メモリ（以下、ＤＤＲ型メモリと記す）と呼ばれる方式が主流になっている。ＤＤＲ型メモリは、１クロックサイクルに２つのデータの書き込み、読み出しを行う同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。
【０００３】
図１は、従来のＤＤＲ型メモリの全体ブロック図である。
ＤＤＲ型メモリは、図１に示すように、アドレス端子群１０、アドレス入力回路１１、アドレス取り込み回路１２、アドレスバッファ１３、アドレスデコーダ１４、メモリセル１５、センスアンプ１６、コマンド入力端子群（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）１７、コマンド入力回路１８、コマンドデコーダ及びモードレジスタ１９、制御回路（１）２０、制御回路（２）２１、ＣＫ（クロック）端子２２、／ＣＫ（クロックバー）端子２３、ＣＫ、／ＣＫ入力回路及び内部クロック信号生成回路２４、ＤＬＬ回路２５、ＤＱ（データ）端子２６、ＤＱＳ（データストローブ）端子２７、ＶＲＥＦ端子２８、データバッファ及びデータアンプ２９、ＤＱ入力回路３０、ＤＱＳ入力回路３１、データ取り込み回路３２、ＤＱ出力回路３３、ＤＱＳ出力回路３４を備えている。なお、ＤＱ端子は、通常複数存在するが、ここでは便宜上１つしか図示しない。
【０００４】
アドレス端子群１０、アドレス入力回路１１、アドレス取り込み回路１２、アドレスバッファ１３、アドレスデコーダ１４は直列に接続されている。アドレスデコーダ１４はメモリセル１５に接続されている。メモリセル１５はセンスアンプ１６に接続されている。
コマンド入力端子群（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）１７、コマンド入力回路１８、コマンドデコーダ及びモードレジスタ１９は直列に接続されている。コマンドデコーダ及びモードレジスタ１９は、制御回路（１）２０、制御回路（２）２１とそれぞれ接続されている。なお、アドレス取り込み回路１２は、コマンドデコーダ及びモードレジスタ１９に接続されている。制御回路（１）２０と制御回路（２）２１は、共にアドレスバッファ１３に接続されている。また、制御回路（１）２０は、センスアンプ１６に接続されている。センスアンプ１６と制御回路（２）２１は、データバッファ及びデータアンプ２９に接続されている。なお、制御回路（２）２１は、ＤＱ入力回路３０、ＤＱＳ入力回路３１、ＤＱ出力回路３３、ＤＱＳ出力回路３４に接続されている。
ＣＫ（クロック）端子２２と／ＣＫ（クロックバー）端子２３は、共にＣＫ、／ＣＫ入力回路及び内部クロック信号生成回路２４、及び、ＤＬＬ回路２５に接続されている。また、ＣＫ、／ＣＫ入力回路及び内部クロック信号生成回路２４は、アドレス取り込み回路１２、コマンドデコーダ及びモードレジスタ１９、制御回路（２）２１、データ取り込み回路３２に接続されている。データ取り込み回路３２は、データバッファ及びデータアンプ２９に接続されている。データバッファ及びデータアンプ２９は、ＤＱ出力回路３３に接続されている。ＤＬＬ回路２５は、ＤＱ出力回路３３、ＤＱＳ出力回路３４に接続されている。
ＤＱ（データ）端子２６は、ＤＱ入力回路３０、ＤＱ出力回路３３に接続されている。ＤＱＳ（データストローブ）端子２７は、ＤＱＳ入力回路３１、ＤＱＳ出力回路３４に接続されている。ＶＲＥＦ端子２８は、ＤＱ入力回路３０、ＤＱＳ入力回路３１、アドレス入力回路１１、コマンド入力回路１８に接続されている。
【０００５】
ＤＤＲ型メモリ内の各部の動作の概略は以下の通りである。
ＣＫ端子２２と／ＣＫ端子２３に入力された外部クロック信号と外部クロックバー信号からＣＫ、／ＣＫ入力回路と内部クロック信号生成回路２４で内部動作の基準となる内部クロック信号（内部ＣＫ信号Ｓ１、内部／ＣＫ信号Ｓ２）が生成される。アドレス端子群１０に入力されたアドレス信号は、入力回路１１を通して取り込み回路１２で内部ＣＫ信号Ｓ１によって取り込まれ、アドレスバッファ１３、アドレスデコーダ１４で選択するメモリセルのアドレスが生成される。コマンド端子群１７に入力されたコマンド信号は、コマンド入力回路１８を通してコマンドデコーダ及びモードレジスタ１９で内部ＣＫ信号Ｓ１に同期して各種動作の信号が生成され、更に、制御回路（１）２０、制御回路（２）２１で各種コマンドに対する動作モードを制御する信号が生成される。書き込み動作時はＤＱ入力回路３０に入力されたデータが、ＤＱＳ入力回路３１の出力信号Ｓ４によってデータ取り込み回路３２で取り込まれ、そのデータはデータバッファ２９から選択されたメモリセルに書き込まれる。読み出し動作時はメモリセルのデータはセンスアンプ１６と、データアンプ２９で増幅され、そのデータがＤＱ出力回路３３でＤＬＬ回路２５の出力信号によってＤＱ端子２６に出力される。
【０００６】
ＤＤＲ型メモリにＤＱＳ端子が設けられているのは以下の理由による。
ＤＤＲ型メモリではＤＱ端子のデータ有効幅が従来のＳＤＲＡＭの半分である０．５クロックサイクルしかない。通常、メモリとメモリコントローラ間のデータの転送には各ＤＱ端子間の信号タイミングずれなどが存在しタイミング余裕が少なくなる。従って、クロックサイクルが小さくなればなるほどデータ取り込みに対する時間的余裕が小さくなる。そのためにデータ取り込み信号としてデータストローブ（ＤＱＳ）端子が設けられている。ＤＱＳは書き込み時はＤＤＲ型メモリの中でＤＱ端子のデータを取り込む信号として使用される。読み出し時はＤＱ端子から出力されるデータに同期してＤＤＲ型メモリから出力されメモリコントローラー側でＤＱ端子のデータを取り込む信号として使用される。
【０００７】
図２はバースト長は４の場合の書き込み、読み出しの時のＤＱＳ、ＤＱの信号波形図である。この図を用いて書き込み、読み出し時のＤＱ、ＤＱＳの波形について説明する。
図２（Ｄ）の書き込み時のＤＱＳは、図２（Ｃ）の書き込みコマンド（ＷＲＩＴＥ）の入力から所定時間後にローレベルとなり、図２（Ｅ）の最初のデータＤ１の入力の期間にＤＱに対し入力セットアップ時間、入力ホールド時間を確保したタイミングでハイレベルに立ち上がる。この最初のローレベルの期間をプリアンブルと言う。その後、データＤ２、Ｄ３、Ｄ４の入力に合わせてＤＱＳはトグルし、最後のデータＤ４の入力が終了するとローレベルからハイインピーダンスに戻る。この最後のローレベルの期間をポストアンブルと言う。読み出し時は、図２（Ｈ）の読み出しコマンド（ＲＥＡＤ）が入力された後、図２（Ｊ）に示すように、モード設定コマンドによりモードレジスタで設定されるＣＡＳレーテンシー後に、ＤＱ端子からバースト４発分のデータＤ１、Ｄ２、Ｄ３、Ｄ４が出力され、ＤＱに同期して図２（Ｉ）のＤＱＳも図示のようにプリアンブル後にトグルし、ポストアンブルを経てハイインピーダンスに戻る。
【０００８】
次に書き込み動作でのデータの取り込み動作について説明する。
図３はデータ取り込み部のブロック図である。データ取り込み部は、ＤＱ入力回路３０、ＤＱＳ入力回路３１、データ取り込み回路３２を備えている。更に、データ取り込み回路３２は、Ｄ型フリップフロップ回路３２１、３２２、３２３、３２４、３２５を含む構成となっている。
【０００９】
ＤＱ入力回路３０、ＤＱＳ入力回路３１は、Ｄ型フリップフロップ回路３２１、Ｄ型フリップフロップ回路３２４にそれぞれ接続されている。Ｄ型フリップフロップ回路３２１は、Ｄ型フリップフロップ回路３２２に接続されている。Ｄ型フリップフロップ回路３２２は、Ｄ型フリップフロップ回路３２３に接続されている。Ｄ型フリップフロップ回路３２４は、Ｄ型フリップフロップ回路３２５に接続されている。
【００１０】
また、ＤＱ入力回路３０とＤＱＳ入力回路３１は図４で示すような入力回路であり、Ｐチャネル型ＭＯＳトランジスタ１００、１０１、１０５と、Ｎチャネル型ＭＯＳトランジスタ１０２、１０３、１０４と、インバータ論理素子１０６を含む構成となっている。
Ｐチャネル型ＭＯＳトランジスタ１００とＰチャネル型ＭＯＳトランジスタ１０１は、カレントミラー回路（Ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ  ｃｉｒｃｕｉｔ）を形成している。Ｐチャネル型ＭＯＳトランジスタ１００とＮチャネル型ＭＯＳトランジスタ１０２は接続されている。同様に、Ｐチャネル型ＭＯＳトランジスタ１０１とＮチャネル型ＭＯＳトランジスタ１０３は接続されている。Ｎチャネル型ＭＯＳトランジスタ１０４は、Ｎチャネル型ＭＯＳトランジスタ１０２及びＮチャネル型ＭＯＳトランジスタ１０３を接地させるように設けられる。更に、Ｐチャネル型ＭＯＳトランジスタ１０１とＮチャネル型ＭＯＳトランジスタ１０３の接続点からの延長線上に、Ｐチャネル型ＭＯＳトランジスタ１０５とインバータ論理素子１０６が設けられている。
【００１１】
Ｄ型フリップフロップ回路３２１、３２２、３２３、３２５は、図５に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１１０、１１１、１１２、１１３とインバータ論理素子１１４、１１５、１１６、１１７、１１８で構成される。Ｄ型フリップフロップ回路３２４は、図６に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１１９、１２０、１２１、１２２とインバータ論理素子１２３、１２４、１２５、１２６、１２７で構成される。
【００１２】
ＤＱとＤＱＳの入力回路は書き込み動作の間、活性化されており、図７にその制御信号を生成するＤＱ／ＤＱＳ入力制御回路のブロック図を示す。これは図１の制御回路（２）２１の一部に相当し、書き込み制御回路１、ＮＯＲ論理素子２、インバータ論理素子３を備えている。
書き込み制御回路１は、ＮＯＲ論理素子２に接続されている。ＮＯＲ論理素子２は、インバータ論理素子３に接続されている。
【００１３】
次に図８の信号波形図を用いて、図７のＤＱ／ＤＱＳ入力制御回路の動作を詳細に説明する。
図８（Ａ）のＣＫは外部クロック信号、図８（Ｂ）の／ＣＫは外部クロックバー信号である。ＤＤＲ型メモリ内ではＣＫと／ＣＫの入力によりＣＫ入力回路及び内部クロック信号生成回路２４において、図８（Ｆ）に示すように、ＣＫの立ち上がりと／ＣＫの立下りに同期した内部ＣＫ信号Ｓ１と、図８（Ｇ）に示すように、ＣＫの立ち下がりと／ＣＫの立ち上がりに同期した内部／ＣＫ信号Ｓ２を生成する。次に、図８（Ｃ）の書き込みコマンド（ＷＲＩＴＥ）が時刻ｔ０で入力されると、図８（Ｈ）に示す１クロックサイクル分の信号幅の書き込みコマンド信号がコマンドデコーダで生成され、次に、書き込みコマンド信号とモード設定コマンドによりモードレジスタで生成されたバースト長を示すモード信号によって、図８（Ｉ）に示すバースト長の０．５倍のクロックサイクルの信号幅の入力制御信号Ｓ９と、図８（Ｊ）に示す入力制御信号Ｓ９をＷＲＩＴＥレーテンシー＋１クロックサイクル遅らせた書き込み制御信号Ｓ１０が生成される。書き込み制御信号Ｓ１０はデータをメモリセルに書き込む期間に活性化される信号である。
【００１４】
図８はバースト長は４、ＷＲＩＴＥレーテンシーは１の場合なので、図８（Ｉ）の入力制御信号Ｓ９は２クロックサイクル分の幅の信号となり、図８（Ｊ）の書き込み制御信号Ｓ１０は入力制御信号Ｓ９から２クロックサイクル遅らせた信号となる。図８（Ｋ）のＤＱ／ＤＱＳ入力制御信号Ｓ５は入力制御信号Ｓ９と書き込み制御信号Ｓ１０のＮＯＲ論理素子２とインバータ論理素子３で生成されるため、図８（Ｉ）の入力制御信号Ｓ９と図８（Ｊ）の書き込み制御信号Ｓ１０のどちらか一方でもハイレベルの時に図８（Ｋ）のＤＱ／ＤＱＳ入力制御信号Ｓ５はハイレベルとなる。
【００１５】
図４に示す入力回路は入力がローレベルの時は出力はローレベルに固定され、入力がハイレベルの時は、Ｐチャネル型ＭＯＳトランジスタ１００、１０１とＮチャネル型ＭＯＳトランジスタ１０２、１０３、１０４で構成される差動増幅回路で入力電圧レベルを参照信号であるＶＲＥＦ端子の電圧レベルと比較して出力信号を生成する。つまり、図８においてＤＱ、ＤＱＳの入力回路は、図８（Ｋ）のＤＱ／ＤＱＳ入力制御信号Ｓ５がローレベルの時、図８（Ｍ）のＤＱ入力回路出力信号Ｓ３、図８（Ｌ）のＤＱＳ入力回路出力信号Ｓ４がローレベルに固定され、図８（Ｋ）のＤＱ／ＤＱＳ入力制御信号Ｓ５がハイレベルの時、ＤＱ、ＤＱＳ入力によって図８（Ｍ）のＤＱ入力回路出力信号Ｓ３、図８（Ｌ）のＤＱＳ入力回路出力信号Ｓ４が変化する。
【００１６】
次に図８の信号波形図を用いて図３のデータ取り込み部の動作を詳細に説明する。
書き込み動作時、ＤＱ端子にＤＱＳの立ち上がりと同時に入力されたデータＤ１、Ｄ３は、図８（Ｍ）のＤＱ入力回路出力信号Ｓ３としてＤ型フリップフロップ回路３２１に入力され、図８（Ｌ）のＤＱＳ入力回路出力信号Ｓ４の立ち上がりで取り込まれ、図８（Ｎ）の信号Ｓ６に出力される。図８（Ｎ）の信号Ｓ６のデータはその後、図８（Ｇ）の内部／ＣＫ信号Ｓ２の立ち上がりでＤ型フリップフロップ回路３２２で再度取り込まれ、図８（Ｐ）の信号Ｓ８としてＤ型フリップフロップ回路３２３に転送された後、図８（Ｆ）の内部ＣＫ信号Ｓ１の立ち上がりで取り込まれ、図８（Ｑ）に示すデータ線（１）に送られる。また、ＤＱ端子にＤＱＳの立ち下がりと同時に入力されるデータＤ２、Ｄ４は、図８（Ｍ）のＤＱ入力回路出力信号Ｓ３としてＤ型フリップフロップ回路３２４に入力され、図８（Ｌ）のＤＱＳ入力回路出力信号Ｓ４の立ち下がりで取り込まれた図８（Ｏ）の信号Ｓ７に出力された後、Ｄ型フリップフロップ回路３２５で図８（Ｆ）の内部ＣＫ信号Ｓ１の立ち上がりで取り込まれ、図８（Ｒ）に示すデータ線（２）に送られる。
【００１７】
次にＤＱＳ信号に書き込み時のポストアンブル期間後ハイインピーダンスレベルに戻る時に、グリッジ波形が発生した場合のデータ取り込み動作について図９の信号波形図を用いて詳細に説明する。
図９で点線の円で囲んだ部分がＤＱＳのグリッジ波形である。ＤＱＳ信号の入力回路２１は時刻ｔ６付近のＤＱＳグリッジ波形に対し応答し、図９（Ｈ）に示すＤＱＳ入力回路出力信号Ｓ４を時刻ｔ６付近で変化させてしまう。また、ＤＤＲ型メモリではＤＱＳはＣＫに対し左右にずれることを許容されており、ＤＤＲ１と呼ばれるＤＤＲ型メモリでは０．３クロックサイクルのずれが許容されている。図９ではＤＱＳグリッジ波形に対する誤動作が発生しやすいようにＤＱＳをＣＫに対し左にずらした信号波形図となっている。
【００１８】
ＤＱに入力されたデータは前述のようにＤ型フリップフロップ回路３２１、３２２、３２４で取り込まれるが、Ｄ型フリップフロップ回路３２４で取り込まれた図９（Ｋ）の信号Ｓ７は、グリッジ波形に応答した図９（Ｈ）のＤＱＳ入力回路出力信号Ｓ４の立ち下がりにより再度取り込まれることによってＤ４の後半が上書きされてしまう。従って、図９（Ｆ）に示す次の内部ＣＫ信号Ｓ１の立ち上がりによって、図９（Ｍ）のデータ線（１）には正常なデータＤ１、Ｄ３が転送されるが、図９（Ｎ）のデータ線（２）にはＤ２は正常に転送されるがＤ４はＤＱＳグリッジ波形によって上書きされたデータが転送される。その結果、データＤ１、Ｄ２、Ｄ３はメモリセルに正常に書き込まれるが、データＤ４はメモリセルに正しく書き込まれないという問題が発生する。
【００１９】
関連する技術として、特許第３３１７９１２号公報に半導体記憶装置が開示されている。
この半導体記憶装置は、データを取り込むための同期信号を入力し、内部同期信号を出力する同期信号入力手段と、前記内部同期信号に同期して、データを取り込む取り込み手段と、前記データを記憶する記憶手段と、前記データの前記記憶手段への書き込みを指示するライトコマンドの入力に応答して、前記同期信号入力手段のイネーブル又はディセーブルを制御する制御手段とを有する。
前記制御手段は、前記ライトコマンドが入力された時、前記同期信号入力手段をイネーブルにして前記内部同期信号を出力させるとともに、前記内部同期信号のクロッキング回数のカウントを開始し、カウント数が所定の基準回数に達した時、前記同期信号入力手段をディセーブルにする。
【００２０】
特開２０００−１５６０８３号公報に半導体装置が開示されている。
この半導体装置は、データストローブ信号に同期して、外部からのデータ信号としてのシリアルデータ信号を連続的に取り込み、前記シリアルデータ信号の最終ビットに対応する前記データストローブ信号の変化タイミングに応答して、前記シリアルデータ信号の内部回路への取り込みを禁止する手段を有することを特徴とする。
【００２１】
特開２００３−５９２６７号公報に半導体記憶装置が開示されている。
この半導体記憶装置は、外部クロック信号に含まれるＮ対（但し、Ｎは自然数である）の前縁及び後縁に同期して連続的に入力される２Ｎ個のデータ信号と、前記２Ｎ個のデータ信号に同期したＮ対の前縁及び後縁を有し、最後の後縁に続くポストアンブル期間の経過後に基準電位される外部データストローブ信号とを受け、前記外部データストローブ信号に含まれるＮ対の前縁及び後縁に同期して前記２Ｎ個のデータ信号を取り込む。更に、前記外部データストローブ信号に従って、内部データストローブ信号を出力する入力バッファ、前記入力バッファから出力された内部データストローブ信号を受け、第１の制御信号が非活性化レベルにされたことに応じて前記内部データストローブ信号の通過を禁止するゲート回路、前記ゲート回路を通過した内部データストローブ信号に含まれる前縁及び後縁の各々に応答して前記２Ｎ個のデータ信号を順次ラッチするラッチ回路、及び前記内部データストローブ信号のＮ個目の後縁に応答して前記第１の制御信号を非活性化レベルにする制御回路を備える。
【００２２】
【特許文献１】特許第３３１７９１２号公報
【特許文献２】特開２０００−１５６０８３号公報
【特許文献３】特開２００３−５９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来の入力制御回路の問題として、ＤＱＳがＣＫに対して、ずれて入力された場合、メモリセルに正しいデータが書き込まれないことがある。
この問題が発生する原因は、ＤＱＳのポストアンブル後のグリッジ波形にＤＱＳ入力回路が応答してしまうことによってＤＱＳの立ち下がりで最後に取り込んだデータがＤＱＳグリッジ波形によって生成されたＤＱＳ入力回路出力信号の立ち下がりで誤データを再度取り込んでしまうため書き込むべきデータに誤データが上書きされてしまうことに起因する。
本発明の目的は、書き込み制御回路で生成された信号を外部クロック信号の立ち下がりに同期した信号で取り込む第一のラッチ回路と、第一のラッチ回路の出力信号をＤＱＳ入力回路の出力信号のローレベル期間に通過させる第二のラッチ回路を有し、第二のラッチ回路の出力信号でＤＱＳ入力回路の活性状態から非活性状態への切り替えを制御するＤＲＡＭ、入力制御回路、及び入力制御方法を提供することである。
【課題を解決するための手段】
【００２４】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
本発明のＤＲＡＭは、データ（ＤＱ）が入力されるＤＱ回路（３０）と、データストローブ信号（ＤＱＳ）が入力されるＤＱＳ回路（３１）と、前記ＤＱ回路（３０）を制御するためのＤＱ制御信号を前記ＤＱ回路（３０）に、前記ＤＱＳ回路（３１）を制御するためのＤＱＳ制御信号を前記ＤＱＳ回路（３１）に、それぞれ独立に出力する制御回路（２１）と、前記ＤＱＳ回路（３１）から入力された前記データストローブ信号に応答して、前記ＤＱ回路（３０）から前記データを取り込むデータ取り込み回路（３２）と、前記データ取り込み回路（３２）から前記データを受け取るデータバッファ（２９）と、前記データバッファ（２９）により選択され、前記データが書き込まれるメモリセル（１５）と、前記メモリセル（１５）のデータを読み出して増幅するアンプ（１６，２９）と、前記増幅されたデータを出力する出力回路（３３，３４）とを具備する。
【００２６】
前記制御回路（２１）は、前記ＤＱＳ回路（３１）を活性状態から非活性状態にする前記ＤＱＳ制御信号（Ｓ１４）を生成し、且つ、前記ＤＱＳ制御信号（Ｓ１４）のタイミングを、前記データのうち最終データの取り込み後の前記データストローブ信号のローレベル期間に相当する内部信号により設定する。
【００２７】
本発明の入力制御回路は、データ（ＤＱ）が入力されるＤＱ回路（３０）と、データストローブ信号（ＤＱＳ）が入力されるＤＱＳ回路（３１）と、前記ＤＱ回路（３０）を制御するためのＤＱ制御信号（Ｓ１１）を前記ＤＱ回路（３０）に出力し、前記ＤＱＳ回路（３１）を制御するためのＤＱＳ制御信号（Ｓ１４）を前記ＤＱＳ回路（３１）に出力する制御回路（２１）と、前記ＤＱＳ回路（３１）から入力された前記データストローブ信号に応答して、前記ＤＱ回路（３０）から前記データを取り込むデータ取り込み回路（３２）とを具備する。
この時、前記ＤＱ制御信号（Ｓ１１）と前記ＤＱＳ制御信号（Ｓ１４）とは、それぞれ独立になっている。
【００２８】
前記制御回路（２１）は、動作モード設定回路（１９）により予め設定されている信号を用いて書き込みコマンド信号から外部クロック信号（ＣＫ）の立ち上がりに同期した内部信号によってカウントし第１の信号（Ｓ９）を生成する書き込み制御回路（１）と、前記第１の信号（Ｓ９）を前記外部クロック信号の立ち下がりに同期した内部信号で取り込み第２の信号（Ｓ１２）を生成するＤ型フリップフロップ回路（４）と、前記第２の信号（Ｓ１２）を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるＤ型ラッチ回路（５）とを具備する。
【００２９】
前記動作モード設定回路（１９）により予め設定されている信号は、前記データの数を表す信号である。
【００３０】
他の例として、前記動作モード設定回路（１９）により予め設定されている信号は、前記データの数と、前記書き込みコマンド信号から前記データが入力されるまでのクロックサイクル数とを表す信号である。
【００３１】
前記ＤＱＳ回路（３１）の出力信号は、前記データストローブ信号のタイミングを調整する遅延回路（１０７）の有無により複数存在し、前記遅延回路（１０７）を通過するデータストローブ信号は入力される前記ＤＱＳ回路（３１）の第１の出力信号（Ｓ１５）を前記データ取り込み回路（３２）に使用し、前記遅延回路（１０７）を通過しない前記ＤＱＳ回路（３１）の第２の出力信号（Ｓ１６）を前記制御回路（２１）に使用する。
【００３２】
本発明の入力制御回路は、書き込み制御回路（１）で生成された信号（Ｓ９）を外部クロック信号（ＣＫ）の立ち下がりに同期した信号で取り込む第一のラッチ回路（４）と、前記第一のラッチ回路（４）の出力信号（Ｓ１２）をＤＱＳ回路（３１）の出力信号（Ｓ４）のローレベル期間に通過させる第二のラッチ回路（５）とを有する。
前記第二のラッチ回路（５）は、前記第二のラッチ回路（５）の出力信号（Ｓ１４）で前記ＤＱＳ回路（３１）の活性状態から非活性状態への切り替えを制御する。
【００３３】
前記第二のラッチ回路（５）は、前記ＤＱＳ回路（３１）を非活性状態にする前記第二のラッチ回路（５）の出力信号（Ｓ１４）の立ち下がりタイミングを、書き込みコマンド（ＷＲＩＴＥ）が遅延した分、遅れて切り替える。
【００３４】
本発明の入力制御方法は、（ａ）データ（ＤＱ）を入力するステップと、（ｂ）データストローブ信号（ＤＱＳ）を入力するステップと、（ｃ）前記データストローブ信号によって前記データを取り込むステップと、（ｄ）前記データの入力を制御するためのＤＱ制御信号（Ｓ１１）、及び、前記データストローブ信号の入力を制御するためのＤＱＳ制御信号（Ｓ１４）を、それぞれ独立に生成するステップとを具備する。
【００３５】
前記（ｄ）ステップは、（ｄ１）前記ＤＱＳ回路（３１）を活性状態から非活性状態にする前記ＤＱＳ制御信号（Ｓ１４）を生成するステップと、（ｄ２）前記ＤＱＳ制御信号（Ｓ１４）のタイミングを、前記データのうち最終データの取り込み後の前記データストローブ信号のローレベル期間に相当する内部信号により設定するステップとを具備する。
【００３６】
また、前記（ｄ）ステップは、（ｄ３）予め設定されている信号を用いて書き込みコマンド信号から外部クロック信号（ＣＫ）の立ち上がりに同期した内部信号によってカウントし第１の信号（Ｓ９）を生成するステップと、（ｄ４）前記第１の信号（Ｓ９）を前記外部クロック信号（ＣＫ）の立ち下がりに同期した内部信号で取り込み第２の信号（Ｓ１２）を生成するステップと、（ｄ５）前記第２の信号（Ｓ１２）を前記データストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させるステップとを具備する。
【００３７】
前記予め設定されている信号は、前記データの数を表す信号である。
【００３８】
他の例として、前記予め設定されている信号は、前記データの数と、前記書き込みコマンド信号からデータが入力されるまでのクロックサイクル数とを表す信号である。
【００３９】
本発明の入力制御方法は、（ｅ）遅延回路（１０７）を通過するデータストローブ信号が入力されるＤＱＳ回路（３１）の第１の出力信号をデータ取り込み回路に使用するステップと、（ｆ）前記遅延回路（１０７）を通過しない前記ＤＱＳ回路（３１）の第２の出力信号を制御回路に使用するステップとを更に具備する。
【００４０】
本発明の他の入力制御方法は、（Ａ）書き込みコマンドに応じて書き込み制御回路（１）で生成された信号を外部クロック信号（ＣＫ）の立ち下がりに同期した信号で取り込み、第一の出力信号（Ｓ１２）を生成するステップと、（Ｂ）前記第一の出力信号（Ｓ１２）を、データストローブ信号が入力されるＤＱＳ回路（３１）の出力信号のローレベル期間に通過させ、第二の出力信号（Ｓ１４）を生成するステップと、（Ｃ）前記第二の出力信号（Ｓ１４）で前記ＤＱＳ回路（３１）の活性状態から非活性状態への切り替えを制御するステップとを具備する。
【００４１】
本発明の他の入力制御方法は、（Ｄ）前記ＤＱＳ回路（３１）を非活性状態にする前記第二の出力信号（Ｓ１４）の立ち下がりタイミングを、前記書き込みコマンドが遅延した分、遅れて切り替えるステップを更に具備する。
【発明の効果】
【００４２】
本発明の効果は、ＤＱＳのグリッジ波形によるデータの誤ラッチを防止することができることである。その理由は、ＤＱＳにグリッジ波形が発生する前にＤＱＳ入力回路を停止しているからである。また、本発明では書き込み動作用のカウンタ回路の内部信号を使用するため余分なカウンタ回路を設けることなくＤＱＳグリッジ波形対策を実現できる。
【発明を実施するための最良の形態】
【００４３】
以下に本発明の第１実施形態について添付図面を参照して説明する。
図１０は本発明の第１の実施例によるＤＱ／ＤＱＳ入力制御回路を示すブロック図である。これは図７と同様に、図１の制御回路（２）２１の一部に相当する。
本発明のＤＱ／ＤＱＳ入力制御回路は、図１０に示すように、書き込み制御回路１、ＮＯＲ論理素子２、インバータ論理素子３、Ｄ型フリップフロップ回路４、Ｄ型ラッチ回路５、ＮＯＲ論理素子６、インバータ論理素子７を備える。
書き込み制御回路１は、ＮＯＲ論理素子２、Ｄ型フリップフロップ回路４、ＮＯＲ論理素子６に接続されている。ＮＯＲ論理素子２は、インバータ論理素子３に接続されている。Ｄ型フリップフロップ回路４は、Ｄ型ラッチ回路５に接続されている。Ｄ型ラッチ回路５は、ＮＯＲ論理素子６に接続されている。ＮＯＲ論理素子６は、インバータ論理素子７に接続されている。
【００４４】
Ｄ型フリップフロップ回路４は、図５に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１１０、１１１、１１２、１１３とインバータ論理素子１１４、１１５、１１６、１１７、１１８で構成される。
Ｄ型ラッチ回路５は、図１１に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１２８、１２９とインバータ論理素子１３０、１３１、１３２、１３３で構成される。
【００４５】
また、図１２は本発明の図１０の実施例を使用した時のデータ取り込み部のブロック図である。
データ取り込み部は、ＤＱ入力回路３０、ＤＱＳ入力回路３１、データ取り込み回路３２を備えている。更に、データ取り込み回路３２は、３２１、３２２、３２３、３２４、３２５のＤ型フリップフロップ回路で構成されている。
ＤＱ入力回路３０、ＤＱＳ入力回路３１は、Ｄ型フリップフロップ回路３２１、Ｄ型フリップフロップ回路３２４にそれぞれ接続されている。Ｄ型フリップフロップ回路３２１は、Ｄ型フリップフロップ回路３２２に接続されている。Ｄ型フリップフロップ回路３２２は、Ｄ型フリップフロップ回路３２３に接続されている。Ｄ型フリップフロップ回路３２４は、Ｄ型フリップフロップ回路３２５に接続されている。
【００４６】
また、ＤＱ入力回路３０とＤＱＳ入力回路３１は図４で示すような入力回路であり、Ｐチャネル型ＭＯＳトランジスタ１００、１０１、１０５とＮチャネル型ＭＯＳトランジスタ１０２、１０３、１０４とインバータ論理素子１０６で構成されている。Ｄ型フリップフロップ回路３２１、３２２、３２３、３２５は、図５に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１１０、１１１、１１２、１１３とインバータ論理素子１１４、１１５、１１６、１１７、１１８で構成される。Ｄ型フリップフロップ回路３２４は、図６に示すように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されたスイッチ１１９、１２０、１２１、１２２とインバータ論理素子１２３、１２４、１２５、１２６、１２７で構成される。
【００４７】
図３の従来のデータ取り込み部との差は、ＤＱ入力回路３０とＤＱＳ入力回路３１に入力されている制御信号がそれぞれ独立になっていることのみであり、ＤＱ入力回路３０にはＤＱ入力制御信号Ｓ１１が入力され、ＤＱＳ入力回路３１にはＤＱＳ入力制御信号Ｓ１４が入力されている。
【００４８】
次に図１３の信号波形図を用いて、図１０のＤＱ／ＤＱＳ入力制御回路と図１２のデータ取り込み部の動作を詳細に説明する。
図１３はバースト長は４、ＷＲＩＴＥレーテンシーは１、データ入力からメモリセルへの書き込み動作開始は１クロックサイクルの場合の信号波形図である。
従来例の図８の信号波形図と同様にＣＫは外部クロック信号で／ＣＫはＣＫの逆相信号である。ＤＤＲ型メモリ内ではＣＫと／ＣＫの入力によりＣＫ入力回路及び内部クロック信号生成回路において、図１３（Ｆ）に示すように、ＣＫの立ち上がりと／ＣＫの立ち下がりに同期した内部ＣＫ信号Ｓ１と、図１３（Ｇ）に示すように、ＣＫの立ち下がりと／ＣＫの立ち上がりに同期した内部／ＣＫ信号Ｓ２を生成する。
【００４９】
次に、図１３（Ｃ）の書き込みコマンド（ＷＲＩＴＥ）が時刻ｔ０で入力されると、図１３（Ｉ）の１クロックサイクル分の信号幅の書き込みコマンド信号がコマンドデコーダで生成され、次に書き込みコマンド信号とモード設定コマンドでモードレジスタで生成されたバースト長を示すモード信号によって、図１３（Ｊ）に示すように、バースト長の０．５倍のクロックサイクル分の信号幅の入力制御信号Ｓ９と、図１３（Ｋ）に示すように、図１３（Ｊ）の入力制御信号Ｓ９を書き込みカウンタ回路によってＷＲＩＴＥレーテンシーのクロックサイクル数、更に、データ入力からメモリセルへの書き込み動作開始までのクロックサイクル数を遅らせた書き込み制御信号Ｓ１０が生成される。図１３（Ｋ）の書き込み制御信号Ｓ１０はデータをメモリセルに書き込む期間に活性化される信号である。
【００５０】
前述のように、図１３はバースト長は４、ＷＲＩＴＥレーテンシーは１、データ入力からメモリセルへの書き込み開始が１サイクルの場合なので、図１３（Ｊ）の入力制御信号Ｓ９は２クロックサイクル分の幅の信号となり、図１３（Ｋ）の書き込み制御信号Ｓ１０は入力制御信号Ｓ９から２クロックサイクル遅らせた信号となる。
【００５１】
図１３（Ｌ）のＤＱ入力制御信号Ｓ１１は、図１３（Ｊ）の入力制御信号Ｓ９と図１３（Ｋ）の書き込み制御信号Ｓ１０が入力するＮＯＲ論理素子２とＮＯＲ論理素子２の出力信号が入力するインバータ論理素子３で生成される。そのため、図１３（Ｊ）の入力制御信号Ｓ９と図１３（Ｋ）の書き込み制御信号Ｓ１０のどちらか一方でもハイレベルの時に、図１３（Ｌ）のＤＱ入力制御信号Ｓ１１はハイレベルとなる。また、Ｄ型フリップフロップ回路４では、図１３（Ｊ）の入力制御信号Ｓ９を、図１３（Ｇ）の内部／ＣＫ信号Ｓ２の立ち上がりで取り込み、図１３（Ｍ）に示すＤ型フリップフロップ回路４の出力信号Ｓ１２を生成する。更に、Ｄ型ラッチ回路５で図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４がローレベルの時に図１３（Ｍ）の信号Ｓ１２を通過させ出力信号Ｓ１３を生成する。図１３（Ｎ）のＤＱＳ入力制御信号Ｓ１４は、図１３（Ｊ）の入力制御信号Ｓ９とＤ型ラッチ回路５の出力信号Ｓ１３が入力するＮＯＲ論理素子６とＮＯＲ論理素子６の出力信号が入力するインバータ論理素子７で生成されるため、図１３（Ｊ）の入力制御信号Ｓ９と出力信号Ｓ１３のどちらか一方でもハイレベルの時に、図１３（Ｏ）のＤＱ入力制御信号Ｓ１４はハイレベルとなる。
【００５２】
図４に示す入力回路は、入力がローレベルの時は出力はローレベルに固定され、入力がハイレベルの時は、Ｐチャネル型ＭＯＳトランジスタ１００、１０１とＮチャネル型ＭＯＳトランジスタ１０２、１０３、１０４で構成される差動増幅回路で入力電圧レベルを参照信号であるＶＲＥＦ端子の電圧レベルと比較して出力信号を生成する。つまり、図１３においてＤＱＳの入力回路は、図１３（Ｎ）のＤＱＳ入力制御信号Ｓ１４がローレベルの時、図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４がローレベルに固定され、図１３（Ｎ）のＤＱＳ入力制御信号Ｓ１４がハイレベルの時、ＤＱＳ入力によって図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４が変化する。従って、図１３（Ｎ）のＤＱＳ入力制御信号Ｓ１４がＤＱＳのポストアンブル終了時の時刻ｔ６付近でＤＱＳにグリッジ波形が発生する前にＤＱＳ入力回路を停止しているので、図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４がグリッジ波形に対し動作することはない。
【００５３】
そのため、時刻ｔ２からｔ５にＤＱ端子に入力されたデータのうちＤＱ端子にＤＱＳの立ち上がりと同時に入力されたデータＤ１、Ｄ３は、図１３（Ｏ）のＤＱ入力回路出力信号Ｓ３としてＤ型フリップフロップ回路３２１に入力され、図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４の立ち上がりで取り込まれ図１３（Ｐ）の信号Ｓ６に出力される。図１３（Ｐ）の信号Ｓ６のデータはその後、図１３（Ｇ）の内部／ＣＫ信号Ｓ２の立ち上がりでＤ型フリップフロップ回路３２２で再度取り込まれ、図１３（Ｒ）の信号Ｓ８としてＤ型フリップフロップ回路３２３に転送された後、図１３（Ｆ）の内部ＣＫ信号Ｓ１の立ち上がりで取り込まれ、図１３（Ｓ）のデータ線（１）に送られる。また、ＤＱ端子にＤＱＳの立ち下がりと同時に入力されるデータＤ２、Ｄ４はＤＱ入力回路出力信号Ｓ３としてＤ型フリップフロップ回路３２４に入力され、図１３（Ｈ）のＤＱＳ入力回路出力信号Ｓ４の立ち下がりで取り込まれた図１３（Ｑ）の信号Ｓ７に出力された後、Ｄ型フリップフロップ回路３２５で図１３（Ｆ）の内部ＣＫ信号Ｓ１の立ち上がりで取り込まれ、図１３（Ｔ）のデータ線（２）に送られる。
【００５４】
次にＷＲＩＴＥレーテンシーが２の場合の動作を図１４の信号波形図を用いて説明する。
図１３と同様にバースト長は４、データ入力からメモリセルへの書き込み動作開始は１クロックサイクルである。通常、ＷＲＩＴＥレーテンシーは固定かモード設定コマンドで予め設定されている。ＷＲＩＴＥレーテンシーが２の場合は、図１４（Ｃ）の書き込みコマンド（ＷＲＩＴＥ）とＤＱ端子にデータを入力する間隔が２クロックサイクルである。従って、図１４（Ｃ）の書き込みコマンドがｔ０に入力された場合、ＤＱ端子に入力されるデータはｔ４からｔ７の期間になる。図１４（Ｃ）の書き込みコマンド（ＷＲＩＴＥ）が時刻ｔ０で入力されると、図１４（Ｉ）に示す１クロックサイクル分の信号幅の書き込みコマンド信号がコマンドデコーダで生成され、次に、図１４（Ｉ）の書き込みコマンド信号とモード設定コマンドでモードレジスタで生成されたバースト長を示すモード信号によってバースト長の０．５倍のクロックサイクル分の信号幅の信号が生成される。この信号を書き込みカウンタ回路によってＷＲＩＴＥレーテンシーのクロックサイクル数、更に、図１４（Ｋ）に示すように、データ入力からメモリセルへの書き込み動作開始までのクロックサイクル数を遅らせた書き込み制御信号Ｓ１０が生成される。ＷＲＩＴＥレーテンシーが２の場合、図１４（Ｊ）の入力制御信号Ｓ９は図１４（Ｋ）の書き込み制御信号Ｓ１０を生成するカウンタ回路の途中の信号であり、図１４（Ｃ）の書き込みコマンドから１クロックサイクル分ＷＲＩＴＥレーテンシーが１の場合より遅れた２クロックサイクル分の幅の信号となる。
【００５５】
従って、ＤＱＳの入力回路を非活性にする図１４（Ｎ）のＤＱＳ入力制御信号Ｓ１４の立ち下がりタイミングもＷＲＩＴＥレーテンシーが増加した分１クロックサイクル遅れて切り替わることになる。その結果、図１４でも図１３の動作波形図と変わらずＤＱＳにグリッジ波形が発生する前にＤＱＳ入力回路を停止しているので図１４（Ｈ）のＤＱＳ入力回路出力信号Ｓ４が反応することはない。
【００５６】
上述のように、書き込み制御回路１の書き込みカウンタ回路はＷＲＩＴＥレーテンシーにも対応可能で、図１４（Ｊ）の入力制御信号Ｓ９は書き込み制御回路１内の内部信号を使えば良いため、余分なカウンタ回路を設ける必要はない。
【００５７】
次に、本発明の第２実施形態について図面を参照して詳細に説明する。
通常、入力回路には入力セットアップ時間、入力ホールド時間を調整するための遅延素子が接続されている。ＤＱのＤＱＳに対する入力セットアップ時間と入力ホールド時間を調整する場合、ＤＱ入力回路３０に調整可能な遅延素子を設ければ良いが、ＤＱ入力回路３０のみではなくＤＱＳ入力回路３１にも設けられている場合がある。その際、遅延素子の遅延時間の分だけＤＱＳ入力回路出力信号が切り替わるのが遅れるため、ＤＱＳ入力制御信号Ｓ１４も遅れてしまい、ＤＱＳ入力回路３１を停止するまでに余分な時間がかかってしまう。そうなるとＤＱＳのグリッジ波形が入力される時間に間に合わなくなる可能性がある。
【００５８】
図１５は、本発明の第２の実施例におけるＤＱＳ入力回路、図１６は図１５のＤＱＳ入力回路を使用した場合のＤＱ／ＤＱＳ入力制御回路のブロック図、図１７はデータ取り込み部のブロック図である。
図１５の入力回路は、Ｐチャネル型ＭＯＳトランジスタ１００、１０１、１０５と、Ｎチャネル型ＭＯＳトランジスタ１０２、１０３、１０４と、インバータ論理素子１０６と、遅延時間を調整可能な遅延素子（遅延回路）１０７で構成されている。
図１５の遅延素子１０７を通過するＤＱＳ入力回路出力信号（１）Ｓ１５は、図１７のデータ取り込み回路のＤ型フリップフロップ回路３２１，３２４でデータ取り込み信号として使用する。
遅延素子１０７を通過しないＤＱＳ入力回路出力信号（２）Ｓ１６は、図１６のＤＱ／ＤＱＳ入力制御回路のＤ型ラッチ回路５の取り込み信号として使用する。そうすれば、ＤＱＳ入力回路出力信号（１）Ｓ１５が遅延素子１０７で遅れたとしても、ＤＱＳ入力制御信号Ｓ１４は遅れることはない。その結果、ＤＱＳ入力回路３１において遅延素子１０７の遅延時間に関係なく、ＤＱＳ入力回路出力信号（２）Ｓ１６によって最小の遅延時間でＤＱＳ入力制御信号Ｓ１４がハイレベルからローレベルに切り替わり、ＤＱＳ入力回路３１を停止することができる。
【００５９】
なお、本発明で使用される各回路は、上記の実施例に示した回路に限定されるものではなく、同様の機能を有する回路であれば置換可能である。すなわち、入力信号と出力信号が実施例で使用されている回路と一致する回路を、実施例で使用されている回路の代わりに使用することが可能である。
【００６０】
以上のように、本発明の入力制御回路を搭載したＤＲＡＭは、データを入力する手段と、データを取り込むためのデータストローブ信号を入力する手段と、データストローブ信号によってデータを取り込む手段と、データストローブ信号の入力手段の制御信号を生成する手段と、データストローブ信号の入力手段を活性状態から非活性状態にする制御信号のタイミングを最終データの取り込み後のデータストローブ信号のローレベル期間に相当する内部信号により設定する手段を有する。
【００６１】
また、データストローブ信号の入力手段を活性状態から非活性状態にするタイミングを設定する手段が、動作モード設定手段により予め設定されている信号を用いて書き込みコマンド信号から外部クロック信号の立ち上がりに同期した内部信号によってカウントし第１の信号を生成する手段と、第１の信号を外部クロック信号の立ち下がりに同期した内部信号で取り込み第２の信号を生成する手段と、第２の信号をデータストローブ信号のローレベル期間に相当する内部データストローブ信号により通過させる手段を有する。
【００６２】
なお、動作モード設定手段により予め設定されている信号は、入力されるデータの数を表す信号である。また、動作モード設定手段により予め設定されている信号は、入力されるデータの数と書き込みコマンド信号からデータが入力されるまでのクロックサイクル数を表す信号である。更に、データストローブ信号の入力手段の出力信号は、データストローブ信号のタイミングを調整する遅延回路の有無により複数存在する。ここで、遅延回路を通過するデータストローブ信号の入力手段の第１の出力信号をデータストローブ信号によってデータを取り込む手段に使用する。遅延回路を通過しないデータストローブ信号の入力手段の第２の出力信号をデータストローブ信号の入力手段を活性状態から非活性状態にするタイミングを設定する手段に使用する。
【００６３】
本発明の入力制御回路は、書き込み制御回路で生成された信号を外部クロックの立ち下がりに同期した信号で取り込む第一のラッチ回路と、第一のラッチ回路の出力信号をＤＱＳ入力回路の出力信号のローレベル期間に通過させる第二のラッチ回路を有し、第二のラッチ回路の出力信号でＤＱＳ入力回路の活性状態から非活性状態への切り替えを制御するため、ＤＱＳのグリッジ波形によるデータ誤り、ラッチ不具合を少ない追加回路で容易に防止できることを特徴とする。
【図面の簡単な説明】
【００６４】
【図１】図１は、ＤＤＲ型メモリの全体ブロック図である。
【図２】図２は、バースト長が４の場合の書き込み、読み出しの時のＤＱＳ、ＤＱの信号波形図である。
【図３】図３は、データ取り込み部のブロック図である。
【図４】図４は、ＤＱ入力回路及びＤＱＳ入力回路を示す入力回路のブロック図である。
【図５】図５は、Ｄ型フリップフロップ回路のブロック図である。
【図６】図６は、Ｄ型フリップフロップ回路のブロック図である。
【図７】図７は、ＤＱ／ＤＱＳ入力制御回路のブロック図である。
【図８】図８は、バースト長が４、ＷＲＩＴＥレーテンシーが１の場合の従来例の信号波形図である。
【図９】図９は、点線の円で囲んだ部分がＤＱＳのグリッジ波形を示す信号波形図である。
【図１０】図１０は、本発明の第１の実施例によるＤＱ／ＤＱＳ入力制御回路を示すブロック図である。
【図１１】図１１は、Ｄ型ラッチ回路のブロック図である。
【図１２】図１２は、本発明の図１０の実施例を使用した時のデータ取り込み部のブロック図である。
【図１３】図１３は、バースト長が４、ＷＲＩＴＥレーテンシーが１、データ入力からメモリセルへの書き込み動作開始が１クロックサイクルの場合の信号波形図である。
【図１４】図１４は、ＷＲＩＴＥレーテンシーが２の場合の信号波形図である。
【図１５】図１５は、本発明の第２の実施例におけるＤＱＳ入力回路のブロック図である。
【図１６】図１６は、図１５のＤＱＳ入力回路を使用した場合のＤＱ／ＤＱＳ入力制御回路のブロック図である。
【図１７】図１７は、図１５のＤＱＳ入力回路を 使用した場合のデータ取り込み部のブロック図である。
【符号の説明】
【００６５】
１…  書き込み制御回路
２…  ＮＯＲ論理素子
３…  インバータ論理素子
４…  Ｄ型フリップフロップ回路
５…  Ｄ型ラッチ回路
６…  ＮＯＲ論理素子
７…  インバータ論理素子
１０…  アドレス端子群
１１…  アドレス入力回路
１２…  アドレス取り込み回路
１３…  アドレスバッファ
１４…  アドレスデコーダ
１５…  メモリセル
１６…  センスアンプ
１７…  コマンド入力端子群（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）
１８…  コマンド入力回路
１９…  コマンドデコーダ及びモードレジスタ
２０…  制御回路（１）
２１…  制御回路（２）
２２…  ＣＫ（クロック）端子
２３…  ／ＣＫ（クロックバー）端子
２４…  ＣＫ、／ＣＫ入力回路及び内部クロック信号生成回路
２５…  ＤＬＬ回路
２６…  ＤＱ（データ）端子
２７…  ＤＱＳ（データストローブ）端子
２８…  ＶＲＥＦ端子
２９…  データバッファ及びデータアンプ
３０…  ＤＱ入力回路
３１…  ＤＱＳ入力回路
３２…  データ取り込み回路
３３…  ＤＱ出力回路
３４…  ＤＱＳ出力回路
１００…  Ｐチャネル型ＭＯＳトランジスタ
１０１…  Ｐチャネル型ＭＯＳトランジスタ
１０２…  Ｎチャネル型ＭＯＳトランジスタ
１０３…  Ｎチャネル型ＭＯＳトランジスタ
１０４…  Ｎチャネル型ＭＯＳトランジスタ
１０５…  Ｐチャネル型ＭＯＳトランジスタ
１０６…  インバータ論理素子
１０７…  遅延素子（遅延回路）
１１０…  スイッチ
１１１…  スイッチ
１１２…  スイッチ
１１３…  スイッチ
１１４…  インバータ論理素子
１１５…  インバータ論理素子
１１６…  インバータ論理素子
１１７…  インバータ論理素子
１１８…  インバータ論理素子
１１９…  スイッチ
１２０…  スイッチ
１２１…  スイッチ
１２２…  スイッチ
１２３…  インバータ論理素子
１２４…  インバータ論理素子
１２５…  インバータ論理素子
１２６…  インバータ論理素子
１２７…  インバータ論理素子
１２８…  スイッチ
１２９…  スイッチ
１３０…  インバータ論理素子
１３１…  インバータ論理素子
１３２…  インバータ論理素子
１３３…  インバータ論理素子
３２１…  Ｄ型フリップフロップ回路
３２２…  Ｄ型フリップフロップ回路
３２３…  Ｄ型フリップフロップ回路
３２４…  Ｄ型フリップフロップ回路
３２５…  Ｄ型フリップフロップ回路
【図１】
2007080383.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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