(57)【要約】【課題】リードコマンド入力後のアドレスデコード遅延の影響をなくすことができ、高速にメモリを読み出すことができる高速アクセス制御装置を提供する。【解決手段】ＣＰＵ１０１がＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを予め設定するアドレス記憶部１１４を有し、カスタムＩＣ１０３へのアクセスを検出するとアドレス記憶部１１４に設定されたカラムアドレスのデコードを行いＤＰＲＡＭ１０７からデータを事前に読み出し、設定されたレイテンシサイクル後にＳＤＲＡＭバスへデータを出力するバス変換回路１０８を備えた。【選択図】図１
2007280062.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵとＩ／Ｏデバイス間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭと、
前記デュアルポートＲＡＭへのアクセスを制御するバス制御回路と、
デュアルポートＲＡＭバスとシンクロナスＤＲＡＭバスとを変換するバス変換回路と、
を備えたカスタムＩＣを有する高速アクセス制御装置において、
前記バス変換回路は、
前記ＣＰＵが前記デュアルポートＲＡＭへアクセスする際のカラムアドレスを予め設定するアドレス記憶部を備え、
前記ＣＰＵは、前記カスタムＩＣへのアクセスを検出すると前記アドレス記憶部に設定されたカラムアドレスのデコードを行い前記デュアルポートＲＡＭからデータを事前に読み出し、設定されたレイテンシサイクル後に前記シンクロナスＤＲＡＭバスへ前記データを出力するものであることを特徴とする高速アクセス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速アクセス制御装置に関し、特に、ＣＰＵとＩ/Ｏデバイス間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭ（以降ＤＰＲＡＭと称す）と、このＤＰＲＡＭへのアクセスを制御するバス制御回路と、ＤＰＲＡＭバスとシンクロナスＤＲＡＭ（以降ＳＤＲＡＭと称す）バスとを変換するバス変換回路を備えたカスタムＩＣを有する高速アクセス制御装置に関する。
【背景技術】
【０００２】
従来、ＣＰＵがＩ/Ｏデバイスに対して、ある一定の周期内にまとまったデータを処理する場合、共有メモリとしてＤＰＲＡＭを介してアクセスしていた。ＤＰＲＡＭバスとＣＰＵの有するＩ/Ｏバスを接続した場合、ＣＰＵは、ＤＰＲＡＭのデータを、一旦システムメモリのＳＤＲＡＭへコピーした後、処理を行っている。これは、ＳＤＲＡＭと同様のクロック同期式バースト高速アクセスを有していないＤＰＲＡＭの場合は、高速アクセスができない為である。
【０００３】
しかし、ＳＤＲＡＭバスとＤＰＲＡＭバスとのバス変換回路を有するカスタムＩＣの場合は、ＳＤＲＡＭへの転送がＳＤＲＡＭバスのみで実現でき、同期式バースト高速アクセスが可能となる為、アクセス速度は大幅に速くなる。
【０００４】
図３は、従来技術を示す高速アクセス制御装置のブロック図である。
図３において、１０１はＣＰＵ、１０２はシステムメモリのＳＤＲＡＭ、１０３はＩ／Ｏデバイスを制御するカスタムＩＣ、１０４はシステムバスデータ線、１０５はシステムバスアドレス線、１０６はシステムバスコントロール線、１０７はＤＰＲＡＭ、１０８はＤＰＲＡＭバスとＳＤＲＡＭバスを変換するバス変換回路、１０９はアドレスデコーダ、１１０はＤＰＲＡＭコントローラ、１１１はバス制御回路、１１２はＩ／Ｏデバイス、１１３は内部レジスタである。
以下、図３を用いて従来技術の高速アクセス制御装置の構成を説明する。
ＤＰＲＡＭ１０７は、カスタムＩＣ１０３に内蔵されている。バス変換回路１０８は、アドレスデコーダ１０９とＣＰＵ１０１からのコマンド入力時にアドレスをラッチするための内部レジスタ１１３により構成されている。
ＤＰＲＡＭコントローラ１１０は、バス制御回路１１１とバス変換回路１０８のＤＰＲＡＭへのアクセスが衝突しないよう管理している。Ｉ／Ｏデバイス１１２からＤＰＲＡＭ１０７に転送されたデータは、ある周期内であるデータ量が蓄積されると、ＣＰＵ１０１はＤＰＲＡＭ１０７を内蔵したカスタムＩＣ１０３からＳＤＲＡＭ１０２へ、あるまとまった量のブロック単位で転送を開始する。この場合、ＣＰＵ１０１がカスタムＩＣ１０３内部のＤＰＲＡＭ１０７のデータをリードし、ＳＤＲＡＭ１０２へライトすることにより行われる。
【０００５】
図４は、従来技術を示す高速アクセス制御装置におけるデータ転送時のタイミングチャートである。図４において、ＡＣＴはＡＣＴコマンド、Ｒはリードコマンド、ＲｏｗはＲＯＷアドレス、Ｃｏｌ．はカラムアドレス、ＡＲＷはリードライト時ＡＣＴコマンド、Ｗはライトコマンド、Ｄｏｕｔはバーストアクセスリードデータ、Ｄｉｎはバーストアクセスライトデータ、ＣＬＫはクロックを示す。尚、図４において、図３と同じ説明符号のものは図３と同じ構成要素を示しているものとし、その説明は省略する。
以下、図４を用いて従来技術による高速アクセス制御装置におけるデータ転送時のタイミングについて説明する。
ＤＰＲＡＭリード時、ＡＣＴコマンドでバンク、ＲＯＷアドレスが有効となる。そして１クロック後、リードコマンドＲが有効となり、同時にカラムアドレスＣｏｌ．が有効となる。この時、カスタムＩＣ１０３内部のアドレスデコーダ１０９は、ＲＯＷアドレス、及び、カラムアドレスＣｏｌ．をデコードしあらかじめ設定されているレイテンシサイクル経過後、デコードしたアドレスに対応するデータをシステムバス上に出力する。リードデータＤｏｕｔはバーストアクセス時カスタム１０３より出力されるデータを表しており、１クロック毎に順次データが出力される。最後のデータ出力時、ＳＤＲＡＭに対しリードライト時ＡＣＴコマンドＡＲＷでバンク、ＲＯＷアドレスが有効になる。データ衝突を避ける為、１クロックのハイインピーダンス状態後、ライトコマンドＷが有効となり、同時にカラムアドレスＣｏｌ．が有効となり、ＳＤＲＡＭ１０２に対してデータの書き込みを行う（例えば、特許文献１参照）。
【特許文献１】特開２００１−１８４８６４号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＤＲＡＭ等のメモリでは、ＡＣＴコマンド入力時に、ＲＯＷアドレス信号を有効化し、与えられたＲＯＷアドレスに対応するワード線を活性化させ、次に、リードコマンドＲ入力時にカラムアドレス信号を有効化し与えられたカラムアドレスＣｏｌ．に対応するデータ線を選択することにより、ＲＯＷアドレス及びカラムアドレスＣｏｌ．で一意に特定されるメモリセルを選択し、システムバス上にデータを出力するのに対し、ＳＤＲＡＭバスとＤＰＲＡＭバスとそのバス変換回路を有するカスタムＩＣの場合には、ＡＣＴコマンド入力時に与えられるＲＯＷアドレスと、リードコマンドＲ入力時に与えられるカラムアドレスＣｏｌ．とを、アドレスデコーダ１０９でデコードを行い、デコード結果に対応するカスタムＩＣ１０３内部のＤＰＲＡＭ１０７のデータを一旦リードした後，システムバス上へデータを出力する必要があるため、アドレスデコード遅延により、バーストアクセスの一番最初に出力されるリードデータＤｏｕｔの出力が間に合わない場合があるため、レイテンシサイクルを短くすることができずアクセス速度を上げることができないという問題があった。
【０００７】
図５は、従来技術を示す高速アクセス制御装置におけるデータ転送時のタイミングの説明図である。尚、図５において、図３、４と同じ説明符号のものは図３、４と同じ構成要素および信号を示しているものとし、その説明は省略する。
以下、図５を用いて、上記問題点について詳細説明する。
ＣＬＫサイクル０でＡＣＴコマンドが有効となり内部レジスタ１１３はＲＯＷアドレスをラッチする。ＣＬＫサイクル２でリードコマンドＲが有効となり内部レジスタ１１３はカラムアドレスＣｏｌ．をラッチする。アドレスデコーダ１０９は内部レジスタ１１３にラッチされているＲＯＷアドレス、及び、カラムアドレスＣｏｌ．をデコードし内部アドレスの生成を行う。この時、内部アドレスが確定するまでにアドレスデコード遅延が発生するためＣＬＫサイクル４で出力するデータの準備が間に合わない。  
【０００８】
本発明はこのような問題点に鑑みてなされたものであり、リードコマンド入力後のアドレスデコード遅延の影響をなくすことができ、高速にメモリを読み出すことができる高速アクセス制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記問題を解決するため、ＣＰＵとＩ／Ｏデバイス間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭと、前記デュアルポートＲＡＭへのアクセスを制御するバス制御回路と、デュアルポートＲＡＭバスとシンクロナスＤＲＡＭバスとを変換するバス変換回路と、を備えたカスタムＩＣを有する高速アクセス制御装置において、前記バス変換回路は、前記ＣＰＵが前記デュアルポートＲＡＭへアクセスする際のカラムアドレスを予め設定するアドレス記憶部を備え、前記カスタムＩＣへのアクセスを検出すると前記アドレス記憶部に設定されたカラムアドレスのデコードを行い前記デュアルポートＲＡＭからデータを事前に読み出し、設定されたレイテンシサイクル後に前記シンクロナスＤＲＡＭバスへ前記データを出力するものであることを特徴とするものである。
【発明の効果】
【００１０】
本発明によると、予めカラムアドレスを設定しておくためのアドレス記憶部を備え、リードアクセスを行う前に前記アドレス記憶部に予めアドレスを設定しておくことで、通常リードコマンド入力後に開始されるアドレスデコードを、ＡＣＴコマンドにてＲＯＷアドレスを受け付けた直後から行うようにしているので、リードコマンド入力後のアドレスデコード遅延の影響をなくすことができ、リードコマンド入力時には既にデコードが完了したアドレスに対応するＤＰＲＡＭのデータをリードしておくことができるため、高速にメモリを読み出すことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【００１２】
図１は、本発明を示す高速アクセス制御装置のブロック図である。図１において、１１４はアドレス記憶部である。尚、図３に示す従来技術と同じ構成要素のものは従来技術と同じ説明符号を付すものとし、その説明は省略する。
本発明が、図３に示す従来技術と相違する点は以下のとおりである。
すなわち、本発明は、ＣＰＵ１０１がＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを予め設定するアドレス記憶部１１４をバス変換回路１０８に備え、カスタムＩＣ１０３へのアクセスを検出すると、アドレス記憶部１１４に設定されたカラムアドレスのデコードを行いＤＰＲＡＭ１０７からデータを事前に読み出し、設定されたレイテンシサイクル後にＳＤＲＡＭバスへデータを出力するようにしている点である。
【００１３】
以下、図１を用いて、本発明を示す高速アクセス制御装置の構成についてより詳細に説明する。
アドレス記憶部１１４は、カスタムＩＣ１０３のバス変換回路１０８に内蔵されている。  
このアドレス記憶部１１４は、ＣＰＵ１０１がカスタムＩＣ１０３内部のＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを、予め設定するための領域であり、ＣＰＵ１０１より設定することが可能な領域となっている。
ＣＰＵ１０１は、カスタムＩＣ１０３へアクセスする場合、このアドレス記憶部１１４に対してあらかじめカラムアドレスを設定しておく必要がある。Ｉ／Ｏデバイス１１２からＤＰＲＡＭ１０７に転送されたデータが、ある周期内でデータ量が蓄積されると、ＣＰＵ１０１は、カスタムＩＣ１０３からＳＤＲＡＭ１０２へ、あるまとまった量のブロック単位で転送を行うため、カスタムＩＣ１０３内部のＤＰＲＡＭ１０７に対してリードアクセスを行う。この時、ＣＰＵ１０１は、アドレス記憶部１１４に対してアクセスを行うカラムアドレスの設定を行った後、カスタムＩＣ１０３に対してＡＣＴコマンドを発行し、ＲＯＷアドレスを有効とする。バス変換回路１０８は、ＣＰＵ１０１からのＡＣＴコマンドを検出すると、アドレスデコーダ１０９にてＡＣＴコマンドで有効となったＲＯＷアドレスとアドレス記憶部１１４に設定されたカラムアドレスのデコードを開始する。アドレスデコード完了後、バス変換回路１０８は、ＤＰＲＡＭ１０７に対してアドレスデコーダ１０９でデコードしたアドレスのデータリードを行い、ＣＰＵ１０１に対して出力するリードデータの準備を行う。ＡＣＴコマンドの１クロック後にＣＰＵ１０１は、リードコマンドＲを発行し、カラムアドレスＣｏｌ．を有効とするが、バス変換回路１０８では、すでにアドレスデコードが完了し、ＤＰＲＡＭ１０７からのデータリードが完了しているため、レイテンシサイクル経過後、ＤＰＲＡＭ１０７からのリードデータをシステムバス上に出力することができる。
【００１４】
図２は、本発明を示す高速アクセス制御装置におけるデータ転送時のタイミングの説明図である。尚、図２において、従来技術のタイミング説明図である図５と同じ説明符号の信号は図５と同じ信号を示しているものとし、その説明は省略する。
以下、図２を用いて、本発明を示す高速アクセス制御装置のデータ転送時のタイミングについて説明する。
ＣＬＫサイクル０でＡＣＴコマンドが有効となり内部レジスタ１１３はＲＯＷアドレスをラッチする。
この時、すでにＣＰＵ１０１によりアドレス記憶部１１４にはカラムアドレスが設定されているため、アドレスデコーダ１０９は内部レジスタ１１３にラッチされているＲＯＷアドレス、及び、アドレス記憶部１１４のカラムアドレスをデコードし内部アドレスの生成を行う。内部アドレスデコード時、従来回路と同様にアドレスデコード遅延は発生するが、ＣＬＫサイクル４でデータを出力するまでに十分な時間があるためＣＬＫサイクル４で出力データ４０７を出力することができる。
【００１５】
以上述べたように、本実施例に係る高速アクセス制御装置は、カスタムＩＣ１０３内部に、ＣＰＵ１０１がカスタムＩＣ１０３内部のＤＰＲＡＭ１０７へアクセスする際のカラムアドレスを、あらかじめ設定するためのアドレス記憶部１１４を設け、ＡＣＴコマンド入力時有効となったＲＯＷアドレスと、アドレス記憶部１１４に設定されたアドレスをデコードするようにしているので、通常、リードコマンドＲ入力後に行っていたアドレスデコードをＡＣＴコマンド入力直後に行いＤＰＲＡＭ１０７のデータをあらかじめリードするという構成をしているので、アドレスデコード遅延の影響をなくすことができ、高速にメモリを読み出すことができるのである。
【産業上の利用可能性】
【００１６】
本発明は、Ｉ／Ｏデバイスを制御するカスタムＩＣと、カスタムＩＣ内にある共有メモリと共有メモリの一部のデータを格納するキャッシュメモリを有するプロセッサを備えた制御装置のデータ処理を高速化することができるので、ある周期以内に高速にデータ処理する必要がある通信システムなどに適用できる。
【図面の簡単な説明】
【００１７】
【図１】本発明を示す高速アクセス制御装置のブロック図
【図２】本発明を示す高速アクセス制御装置におけるデータ転送時のタイミングの説明図
【図３】従来技術を示す高速アクセス制御装置のブロック図
【図４】従来技術を示す高速アクセス制御装置におけるデータ転送時のタイミングチャート
【図５】従来技術を示す高速アクセス制御装置におけるデータ転送時のタイミングの説明図
【符号の説明】
【００１８】
１０１  ＣＰＵ
１０２  ＳＤＲＡＭ
１０３  カスタムＩＣ
１０４  システムバスデータ線
１０５  システムバスアドレス線
１０６  システムバスコントロール線
１０７  ＤＰＲＡＭ
１０８  バス変換回路
１０９  アドレスデコーダ
１１０  ＤＰＲＡＭコントローラ
１１１  バス制御回路
１１２  Ｉ／Ｏデバイス
１１３  内部レジスタ
１１４  アドレス記憶部
【図１】
2007280062.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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