(57)【要約】【課題】メモリセル間のショートを抑制して動作信頼性を向上でき、且つ、高速動作化に寄与できる半導体記憶装置を提供する。【解決手段】キャパシタ１０２は、活性領域７においてキャパシタ１０２の下方に形成された不純物領域を下部電極としている。当該キャパシタ１０２の上部電極２２は、側面に入り江状の凹み部１０を有している。凹み部１０は活性領域７上において設けられる。即ち、活性領域の断面での上部電極２２の幅は、分離領域の断面での幅よりも狭い。そのため、ＭＯＳトランジスタのソース／ドレイン領域を形成するためのイオン注入の際に、上部電極２２の幅ＷU2よりも内側の活性領域７にも、イオンを注入可能である。【選択図】図２２
2007157977.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成されたトレンチと、
前記半導体基板において前記トレンチにより規定された活性領域と、
前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成され一部が前記トレンチ内に埋め込まれた第２電極とから成るキャパシタと
を備え、
前記第２電極は、前記活性領域上において側面に凹み部を有している
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第２電極の側面に形成されたサイドウォールをさらに備え、
前記第２電極における前記トレンチ内に埋め込まれた第１の部分は、前記トレンチの外側の第２の部分および前記サイドウォールによって完全に覆われている
ことを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板の上部にトレンチを形成することにより、当該半導体基板における活性領域を規定する工程と、
（ｂ）前記トレンチ内に分離絶縁膜を形成する工程と、
（ｃ）キャパシタの形成領域が開口された第１レジストマスクをマスクにするエッチングにより、前記分離絶縁膜の上部にリセスを形成する工程と、
（ｄ）前記第１レジストマスクをマスクにする第１イオン注入により、前記活性領域上および前記リセスの内壁に前記キャパシタの第１電極となる不純物拡散層を形成する工程と、
（ｅ）前記不純物拡散層上に誘電体層を形成した後、前記リセス内を含む全面に電極材を形成する工程と、
（ｆ）前記キャパシタの形成領域を覆う第２レジストマスクをマスクにするエッチングにより、前記電極材をパターニングして前記キャパシタの第２電極を形成する工程と、
（ｇ）前記第２電極に対して自己整合的に行う第２イオン注入により、前記活性領域に前記第１イオン注入と同じ導電型のイオンを注入する工程と
を備え、
前記第２レジストマスクは、前記活性領域上において側面に凹み部を有している
ることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記第１レジストマスクは、前記活性領域上において側面に凹み部を有している
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または請求項４記載の半導体装置の製造方法であって、
前記第２イオン注入は、前記活性領域に形成されるＭＯＳトランジスタのソース／ドレイン領域を形成するためのものである
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
（ｈ）前記ＭＯＳトランジスタのしきい値調整用のチャネルドープのための第３イオン注入を行う工程をさらに備え、
前記第１イオン注入と前記第３イオン注入とで注入するイオンの導電型が異なる場合、前記工程（ｈ）は、少なくとも前記キャパシタの形成領域を覆う第３レジストマスクをマスクにして実行される
ことを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体基板の上部にトレンチを形成することにより、当該半導体基板における活性領域を規定する工程と、
（ｂ）前記トレンチ内に分離絶縁膜を形成する工程と、
（ｃ）キャパシタの形成領域が開口された第１レジストマスクをマスクにするエッチングにより、前記分離絶縁膜の上部にリセスを形成する工程と、
（ｄ）前記第１レジストマスクをマスクにする第１イオン注入により、前記活性領域上および前記リセスの内壁に前記キャパシタの第１電極となる不純物拡散層を形成する工程と、
（ｅ）前記不純物拡散層上に誘電体層を形成した後、前記リセス内を含む全面に電極材を形成する工程と、
（ｆ）前記キャパシタの形成領域を覆う第２レジストマスクをマスクにするエッチングにより、前記電極材をパターニングして前記キャパシタの第２電極を形成する工程と、
（ｇ）前記第２電極に対して自己整合的に行う第２イオン注入により、前記活性領域に前記第１イオン注入と同じ導電型のイオンを注入する工程とを備え、
前記第１レジストマスクは、前記活性領域上において側面に凹み部を有している
ることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記第２イオン注入は、前記活性領域に形成されるＭＯＳトランジスタのソース／ドレイン領域を形成するためのものである
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
（ｈ）前記ＭＯＳトランジスタのしきい値調整用のチャネルドープのための第３イオン注入を行う工程をさらに備え、
前記第１イオン注入と前記第３イオン注入とで注入するイオンの導電型が異なる場合、前記工程（ｈ）は、少なくとも前記キャパシタの形成領域を覆う第３レジストマスクをマスクにして実行される
ことを特徴とする半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板の活性領域にキャパシタの電極となる不純物拡散層を形成するためのイオン注入工程と、
（ｂ）前記活性領域に形成されるＭＯＳトランジスタのしきい値調整用のチャネルドープのためのイオン注入工程とを備え、
前記工程（ａ）と（ｂ）とで注入するイオンの導電型が異なる場合、前記工程（ｂ）は、少なくとも前記キャパシタの形成領域を覆うレジストマスクをマスクにして実行されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）など、半導体基板に形成されたキャパシタを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば、特許文献１，２）。
【０００３】
例えば特許文献１において、ＤＲＡＭセルが形成される活性領域は、半導体基板上部のトレンチにより規定され、当該トレンチ内には分離絶縁膜（フィールド絶縁膜）が形成される。その分離絶縁膜の上部にはトレンチの内壁（活性領域の側壁）を露出するリセス（キャビティ）が形成され、ＤＲＡＭセルのキャパシタを活性領域の上面からリセス内に露出したトレンチの内壁にまで延在するように形成することで、該キャパシタの有効面積を増やし容量の増大を図っている。
【０００４】
特許文献１のＤＲＡＭセルでは、ＭＯＳトランジスタのゲート電極側面およびキャパシタ上部電極側面のそれぞれに形成されるサイドウォールが厚く、キャパシタに繋がるＭＯＳトランジスタのソース／ドレイン領域の上部が、それらのサイドウォールに完全に覆われていた。そのため、当該ソース／ドレイン領域の上面をシリサイド化してＭＯＳトランジスタとキャパシタとの間を低抵抗化することができない。そのことは、半導体記憶装置の高速動作化の妨げとなる。
【０００５】
一方、特許文献２には、ＭＯＳトランジスタのゲート電極側面のサイドウォールとキャパシタ上部電極側面のサイドウォールとが互いに離れたＤＲＡＭセル構造が開示されており、ＭＯＳトランジスタのソース／ドレイン領域の上部にシリサイド層を形成して低抵抗化する技術が示唆されている。
【０００６】
【特許文献１】特表２００４−５２７９０１号公報
【特許文献２】特開２００４−３１１８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１，２のようにＤＲＡＭセルのキャパシタを活性領域の上面からトレンチの内壁にまで延在させるには、当然それを構成する下部電極および上部電極を、活性領域の上面からトレンチの内壁にかけて延在するように形成する必要がある。以下、それらの形成手法について簡単に説明する。
【０００８】
従来のＤＲＡＭセルの製造工程においては、下部電極として機能する不純物拡散層（以下「下部拡散層」と称す）は、分離絶縁膜の上部にリセスを形成した際のエッチングマスクをそのままイオン注入マスクとして使用したイオン注入によって形成される。また上部電極は、ＭＯＳトランジスタのゲート電極と同じ工程で形成され、ポリシリコン等の電極材をリセス内を含む全面に堆積し、それをパターニングすることによって形成される。従って、上部電極の一部はリセス内に埋め込まれることとなるが、その上部電極におけるリセス内の部分は、リセス外の部分並びにその側面のサイドウォールによって完全に覆われる必要がある。そうしなければ、上部電極におけるリセス内の部分が隣接セル間に露出し、その表面がＭＯＳトランジスタのソース／ドレイン領域の上部と一体的なシリサイド層を形成してしまい、ソース／ドレイン領域と上部電極とが短絡して故障や誤動作の原因となるからである。サイドウォールを厚くすればこの問題は回避できるが、上記のように、サイドウォールを厚くするとＭＯＳトランジスタとキャパシタとの間のシリサイド化による低抵抗化が困難になるので、サイドウォールは適度に薄いことが望ましい。従って、従来のＤＲＡＭセルの製造においては、寸法変動や位置合わせずれなどを考慮し、上部電極をリセスよりもある程度幅広に形成していた。
【０００９】
上記のように、キャパシタの下部拡散層を形成するためのイオン注入では、リセスを形成した際のエッチングマスクがマスクとして使用されるので、リセスの幅よりも外側にはイオンは注入されない。またＭＯＳトランジスタのソース／ドレイン領域の形成のためのイオン注入では、ゲート電極と共にキャパシタの上部電極もマスクとなるので、上部電極の下方にはイオンは注入されない。従って、上部電極をリセスよりも幅広に形成した場合、上部電極のエッジ部（リセス幅よりも外側の部分）の下方には、下部拡散層の形成工程でもソース／ドレイン領域形成工程でもイオンが注入されない領域ができ、その部分の抵抗が高くなる。そうなると、ＭＯＳトランジスタとキャパシタとの間の接続抵抗が高くなり、ＤＲＡＭセルの読み出し／書き込みマージンが小さくなって動作信頼性が低下したり、半導体記憶装置の高速動作化の妨げられるなどの問題が生じる。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、キャパシタを有する半導体装置において、ショートによる故障や誤動作を抑制しつつ配線抵抗を小さくすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板の上部に形成されたトレンチと、前記半導体基板において前記トレンチにより規定された活性領域と、前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成され一部が前記トレンチ内に埋め込まれた第２電極とから成るキャパシタとを備え、前記第２電極は、前記活性領域上において側面に凹み部を有しているものである。
【００１２】
本発明に係る半導体装置の製造方法の第１の局面は、（ａ）半導体基板の上部にトレンチを形成することにより、当該半導体基板における活性領域を規定する工程と、
（ｂ）前記トレンチ内に分離絶縁膜を形成する工程と、（ｃ）キャパシタの形成領域が開口された第１レジストマスクをマスクにするエッチングにより、前記分離絶縁膜の上部にリセスを形成する工程と、（ｄ）前記第１レジストマスクをマスクにする第１イオン注入により、前記活性領域上および前記リセスの内壁に前記キャパシタの第１電極となる不純物拡散層を形成する工程と、（ｅ）前記不純物拡散層上に誘電体層を形成した後、前記リセス内を含む全面に電極材を形成する工程と、（ｆ）前記キャパシタの形成領域を覆う第２レジストマスクをマスクにするエッチングにより、前記電極材をパターニングして前記キャパシタの第２電極を形成する工程と、（ｇ）前記第２電極に対して自己整合的に行う第２イオン注入により、前記活性領域に前記第１イオン注入と同じ導電型のイオンを注入する工程とを備え、前記第２レジストマスクは、前記活性領域上において側面に凹み部を有しているものである。
【００１３】
本発明に係る半導体装置の製造方法の第２の局面は、（ａ）半導体基板の上部にトレンチを形成することにより、当該半導体基板における活性領域を規定する工程と、（ｂ）前記トレンチ内に分離絶縁膜を形成する工程と、（ｃ）キャパシタの形成領域が開口された第１レジストマスクをマスクにするエッチングにより、前記分離絶縁膜の上部にリセスを形成する工程と、（ｄ）前記第１レジストマスクをマスクにする第１イオン注入により、前記活性領域上および前記リセスの内壁に前記キャパシタの第１電極となる不純物拡散層を形成する工程と、（ｅ）前記不純物拡散層上に誘電体層を形成した後、前記リセス内を含む全面に電極材を形成する工程と、（ｆ）前記キャパシタの形成領域を覆う第２レジストマスクをマスクにするエッチングにより、前記電極材をパターニングして前記キャパシタの第２電極を形成する工程と、（ｇ）前記第２電極に対して自己整合的に行う第２イオン注入により、前記活性領域に前記第１イオン注入と同じ導電型のイオンを注入する工程とを備え、前記第１レジストマスクは、前記活性領域上において側面に凹み部を有しているものである。
【００１４】
本発明に係る半導体装置の製造方法の第３の局面は、（ａ）半導体基板の活性領域にキャパシタの電極となる不純物拡散層を形成するためのイオン注入工程と、（ｂ）前記活性領域に形成されるＭＯＳトランジスタのしきい値調整用のチャネルドープのためのイオン注入工程とを備え、前記工程（ａ）と（ｂ）とで注入するイオンの導電型が異なる場合、前記工程（ｂ）が、少なくとも前記キャパシタの形成領域を覆うレジストマスクをマスクにして実行されるものである。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、キャパシタの第２電極が、活性領域上において側面に凹み部を有しているので、第２電極の形成後においても、当該第２電極全体の幅よりも内側の活性領域へのイオン注入を行うことができる。従って、第２電極のエッジ部に不純物濃度の低い高抵抗な領域ができにくく、例えばＤＲＡＭなどキャパシタを備える半導体装置における配線抵抗を小さくすることができる。
【００１６】
本発明に係る半導体装置の製造方法の第１の局面によれば、第２イオン注入のマスクとなる第２電極をパターニングするための第２レジストマスクが、活性領域上において側面に凹み部を有しているので、第２電極が活性領域上において側面に凹み部を有するように形成される。よって、第２イオン注入において、第２電極全体の幅よりも内側の活性領域へのイオン注入を行うことができる。従って、第２電極のエッジ部に不純物濃度の低い高抵抗な領域ができにくく、例えばＤＲＡＭなどキャパシタを備える半導体装置における配線抵抗を小さくすることができる。
【００１７】
本発明に係る半導体装置の製造方法の第２の局面によれば、リセス形成のためのエッチングおよび第１イオン注入のマスクとなる第１レジストマスクが、活性領域上において側面に凹み部を有しているので、第１イオン注入において、リセス全体の幅よりも外側の活性領域へのイオン注入を行うことができる。従って、第２電極のエッジ部に不純物濃度の低い高抵抗な領域ができにくく、例えばＤＲＡＭなどキャパシタを備える半導体装置における配線抵抗を小さくすることができる。
【００１８】
本発明に係る半導体装置の製造方法の第３の局面によれば、キャパシタの電極となる不純物拡散層を形成工程と、ＭＯＳトランジスタのチャネルドープ工程とで注入するイオンの導電型が異なる場合に、チャネルドープが、キャパシタの形成領域を覆うレジストマスクをマスクにして実行されるので、当該チャネルドープによって上記不純物拡散層の不純物濃度が低下することが防止できる。従って、第２電極のエッジ部に不純物濃度の低い高抵抗な領域ができにくく、例えばＤＲＡＭなどキャパシタを備える半導体装置における配線抵抗を小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
＜実施の形態１＞
まず、本発明と従来技術との違いを明確にするために、本発明の説明に先立って、そのベースとなる従来の半導体装置の構造並びに製造方法について説明する。
【００２０】
図１は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタであるＰＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＰＭＯＳトランジスタ１０１において、ゲート端子はワード線ＷＬに接続し、ソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００２１】
図２（ａ）は、従来のＤＲＡＭセルの断面図である。同図では、ビット線ＢＬの延在方向に隣接する２つのＤＲＡＭセル１００を示している。即ち図２（ａ）中の左右それぞれに、ＰＭＯＳトランジスタ１０１とキャパシタ１０２とから成るＤＲＡＭセル１００が示されている。
【００２２】
ＤＲＡＭセル１００はシリコン基板１に形成され、シリコン基板１における各ＤＲＡＭセル１００の間には活性領域を規定する分離トレンチ４０が形成される。分離トレンチ４０内にはＳＴＩ（shallow trench isolation）である分離絶縁膜４が形成されている。分離絶縁膜４は高密度プラズマ酸化膜であり、当該分離絶縁膜４とシリコン基板１との境界には、薄い熱酸化膜である内壁酸化膜５が介在している。なお、シリコン基板１はＰ型基板であり、図示は省略しているが、ＤＲＡＭセル１００の形成領域にはＮウェルが形成され、当該Ｎウェル内における分離絶縁膜４底部の深さ近傍の一帯にはチャネルカット層が形成されている。
【００２３】
ＰＭＯＳトランジスタ１０１の各々は、ゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、シリコン基板１の表面部におけるゲート電極１２に対して自己整合的に形成されたソース／ドレイン領域１４，１５により構成される。ゲート電極１２およびソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層１２１，１４１，１５１が形成される。ビット線ＢＬは、ＤＲＡＭセル１００を覆う層間絶縁膜６上に形成され、当該ビット線ＢＬは、コンタクト１６およびシリサイド層１４１を介してソース／ドレイン領域１４に接続する。またこの例では、ソース／ドレイン領域１５の上部にシリサイド層１５１が形成されることにより、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の低抵抗化が図られる。
【００２４】
キャパシタ１０２のそれぞれは、下部電極（第１電極）として機能するＰ型の不純物拡散層２４（以下「下部拡散層２４」）と、上部電極２２（第２電極）と、上部電極２２と下部拡散層２４との間の誘電体層である絶縁膜２１（以下「誘電体層２１」）とにより構成される。図２（ａ）の如く、上部電極２２はその両脇に形成されるキャパシタ１０２により共有されている。上部電極２２の上部にはシリサイド層２２１が形成される。
【００２５】
キャパシタ１０２が有するＰ型の下部拡散層２４は、ＰＭＯＳトランジスタ１０１が備える同じくＰ型のソース／ドレイン領域１５に接続している。つまり下部拡散層２４は、ソース／ドレイン領域１５に電気的に接続しており、図１の回路のキャパシタ１０２における、ＰＭＯＳトランジスタ１０１のソース／ドレイン端子に接続する側の電極に相当するものである。
【００２６】
分離絶縁膜４において、キャパシタ１０２の形成領域（上部電極２２の形成領域）には、分離トレンチ４０の内壁（即ち活性領域の側壁）を露出するリセス４１が形成される。そのため図２（ａ）の断面では、分離絶縁膜４は分離トレンチ４０の底部のみに残存する。下部拡散層２４および誘電体層２１は、活性領域の上面から分離トレンチ４０の内壁（リセス４１の内壁）にかけて延在し、上部電極２２の一部はリセス４１内に埋め込まれる。この構成により、活性領域の上面だけでなく分離トレンチ４０の内壁も、キャパシタ１０２の有効面積として寄与することができ、キャパシタ１０２の容量は増加する。
【００２７】
ＤＲＡＭセルアレイにおいて、ＤＲＡＭセル１００は、ワード線ＷＬの延在方向にも並べて配設される。ゲート電極１２はワード線ＷＬとして機能しており、ビット線ＢＬに対して直角方向に延在する。図３に従来のＤＲＡＭセル１００の上面図を示す。図３のように、シリコン基板１においてＤＲＡＭセル１００が形成される活性領域７は、分離絶縁膜４（即ち分離トレンチ４０）により規定されている。図２（ａ）は、図３のＡ−Ａ線に沿った断面に対応しており、分離トレンチ４０（分離絶縁膜４）により規定される活性領域７に沿った断面を示していることが分かる。
【００２８】
図２（ｂ）は、図３のＢ−Ｂ線に沿った断面図であり、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するＤＲＡＭセル１００間の分離領域に沿った断面を示している。
【００２９】
図２（ｂ）のように、ゲート電極１２の延在方向に隣接するＤＲＡＭセル１００の間の分離領域においても、上部電極２２の形成領域には、分離トレンチ４０の内壁（図２（ｂ）では不図示、図３において符号７１で示す）を露出するリセス４１が形成される。下部拡散層２４および誘電体層２１はその内壁７１にも形成される。それにより、分離トレンチ４０の内壁７１もキャパシタ１０２の有効面積に寄与することができ、キャパシタ１０２の容量をさらに増加させている。
【００３０】
先に述べたように、リセス４１は、上部電極２２におけるリセス４１外の部分およびその側面のサイドウォール２３によって、完全に覆われる必要がある。そうしなければ、上部電極２２におけるリセス４１内の部分の上面がＤＲＡＭセル１００間の分離領域に露出し、その上面にソース／ドレイン領域１５上部のシリサイド層１５１と一体的なシリサイド層が形成され、ソース／ドレイン領域１５と上部電極２２との短絡を招いてしまうからである。
【００３１】
よって図３に示すように、リセス４１の幅をＷR、上部電極２２の幅をＷU、サイドウォール１３，２３の幅をＷSと定義すると、
ＷU／２＋ＷS−ＷR／２≧０  …（１）
である必要がある。
【００３２】
ここで、リセス４１の寸法ばらつきをσR、リセス４１のマスクパターンの位置合わせ精度をσAR、上部電極２２の寸法ばらつきをσU、上部電極２２のマスクパターンの位置合わせ精度をσAU、サイドウォール１３の幅ＷSの寸法ばらつきをσSとする。その場合、上記式（１）を満たすようにするためには、寸法ＷR、ＷU、ＷSそれぞれの設計値（例えば、フォトマスク上における寸法）ＷR0、ＷU0、ＷS0を、
ＷU0／２＋ＷS0−ＷR0／２≧√（σR2＋σAR2＋σU2＋σAU2＋σS2）  …（２）
の関係を満たすように決定するとよい。
【００３３】
但し、サイドウォール２３の厚さ（幅ＷS）を大きくすると、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間のシリサイド層１５１の形成が困難になるので、サイドウォール２３の厚さは適度に薄いことが望ましい。従って、従来のＤＲＡＭセルの製造においては、寸法変動や位置合わせずれ量などを考慮し、図３に示すように上部電極２２の幅ＷUをリセス４１の幅ＷRよりもある程度大きく形成していた（即ち、ＷR＜ＷU）。
【００３４】
また図４は、従来のＤＲＡＭセルアレイの上面図である。図２（ａ），（ｂ）は、それぞれ図４におけるＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応しており、図３は、図４における領域Ｈに対応している。なお図４においては説明の便宜上、分離絶縁膜４、活性領域７、リセス４１、ゲート電極１２、上部電極２２のみを示しており、サイドウォール１３，２３やコンタクト１６などは省略している。同図に示すように、従来のＤＲＡＭセルアレイにおいては、上部電極２２はリセス４１よりも広い一定の幅を有するように形成されていた。
【００３５】
続いて、従来のＤＲＡＭセルの製造方法について説明する。図５〜図２０は、当該製造方法を説明するための図である。なお、図５，図８，図１１，図１２，図１３，図１４，図１７，図１８，図１９，図２０の各々における（ａ），（ｂ）の図は、それぞれ図２の（ａ），（ｂ）に示した断面に対応している。
【００３６】
まず、シリコン基板１の上面を熱酸化してパッド酸化膜５１を形成し、その上にフォトリソグラフィ技術を用いてシリコン窒化膜により活性領域７のマスクパターンを形成する。そして、それをマスクにするエッチングによりシリコン基板１に分離トレンチ４０を形成する。それによって、シリコン基板１上に活性領域７が規定される。
【００３７】
その後、熱酸化により分離トレンチ４０の内壁に内壁酸化膜５を形成し、高密度プラズマ酸化膜により分離トレンチ４０内を埋める。そしてＣＭＰによりシリコン基板１上面上の余剰な高密度プラズマ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４が形成される。その後活性領域７のマスクパターンであるシリコン窒化膜を除去すると図５（ａ），（ｂ）の構成が得られる。また図６は、フォトマスクにおける活性領域７のパターン２０１を示しており、図７は分離絶縁膜４の形成直後のシリコン基板１の上面図を示している。図５（ａ），（ｂ）は、それぞれ図７のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。
【００３８】
次いでフォトリソグラフィ技術を用いて、シリコン基板１上にリセス４１のパターンに開口が形成されたレジストマスク５２（第１レジストマスク）を形成する（図８（ａ），（ｂ））。このときセル間分離のためのチャネルカット層（不図示）の注入を行う。図９は、フォトマスクにおけるレジストマスク５２のパターン２０２を示しており、図１０はレジストマスク５２を形成したときのシリコン基板１の上面図である。図８（ａ），（ｂ）は、それぞれ図１０に示すＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。図１０に示すように、従来の製造方法においては、レジストマスク５２は一定の幅で形成されていた。即ち、レジストマスク５２は、その開口部の幅が活性領域７上でも分離絶縁膜４上でもリセス４１の幅ＷRとなるように形成されていた。
【００３９】
そして、レジストマスク５２をマスクにするエッチングにより分離絶縁膜４および内壁酸化膜５の上部を除去することで、図１１（ａ），（ｂ）のようにリセス４１を形成する。
【００４０】
続いて、レジストマスク５２をマスクにして、Ｐ型イオン（例えばボロンイオン）をシリコン基板１に注入することにより、図１２（ａ），（ｂ）の如くレジストマスク５２が開口した活性領域７上およびリセス４１の内壁（分離トレンチ４０の内壁）に下部拡散層２４を形成する。そしてレジストマスク５２およびパッド酸化膜５１を除去した後、再度パッド酸化膜５６を形成し、ＰＭＯＳトランジスタ１０１のしきい値を調整するためのチャネルドープのためのイオン注入を行う（図１３（ａ），（ｂ））。
【００４１】
その後、パッド酸化膜５６を除去し、シリコン基板１の全面に酸化膜５３を形成し、その上に電極材としてのポリシリコン膜５４を形成する。そしてポリシリコン膜５４上に、フォトリソグラフィ技術により、図１４（ａ），（ｂ）の如くゲート電極１２および上部電極２２のパターンのレジストマスク５５を形成する（以下説明の便宜上、ゲート電極１２に対応するものを「レジストマスク５５ａ」称し、上部電極２２に対応するものを「レジストマスク５５ｂ」と称す）。図１５は、フォトマスクにおけるレジストマスク５５ａ，５５ｂのパターン２０３ａ，２０３ｂを示している。また、図１６はレジストマスク５５ａ，５５ｂを形成したときのシリコン基板１の上面図である。図１４（ａ），（ｂ）は、それぞれ図１６のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。図１６に示すように、従来の手法においては、上部電極２２を形成するためのレジストマスク５５ｂは、一定の幅で形成されていた。即ち、レジストマスク５５ｂは、図１４（ａ），（ｂ）のように活性領域７上でも分離絶縁膜４上でも、上部電極２２の幅ＷUとなるように形成されていた。
【００４２】
その後、レジストマスク５５ａ，５５ｂをマスクにするエッチングによりポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２を形成する（図１７（ａ），（ｂ））。
【００４３】
そしてイオン注入を行うことにより、ゲート電極１２および上部電極２２に対して自己整合的にＰＭＯＳトランジスタ１０１のソース／ドレイン領域１４，１５を形成する。この例では、ソース／ドレイン領域１４，１５の形成は２つのイオン注入ステップにより行われる。即ち、シリコン基板１の比較的浅い位置に低濃度領域１４ａ，１５ａを形成するステップ（図１８（ａ），（ｂ））と、その後にゲート電極１２および上部電極２２にサイドウォール１３，２３を形成してから比較的深い位置に高濃度領域１４ｂ，１５ｂを形成するステップ（図１９（ａ），（ｂ））とが行われることによって、ソース／ドレイン領域１４，１５が形成される。
【００４４】
そして、例えばコバルトなどの金属膜を堆積して熱処理を施し、未反応の金属膜を除去することにより、自己整合的にシリサイド層１２１，１４１，１５１，２２１が形成される（図２０（ａ），（ｂ））。それにより、ＰＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される。
【００４５】
そして、ＤＲＡＭセル１００の上にシリコン酸化膜の層間絶縁膜６を形成し、その中にコンタクト１６、３５を形成して、当該層間絶縁膜６の上にビット線ＢＬを形成することによって、図２（ａ），（ｂ）に示したＤＲＡＭセル１００の構造が完成する。
【００４６】
ここで、以上に説明した従来のＤＲＡＭセル１００の製造方法の問題点を説明する。図１１および図１２を用いて説明したように、キャパシタ１０２の下部拡散層２４を形成するためのイオン注入（第１イオン注入）は、リセス４１の形成の際にエッチングマスクとして用いられたレジストマスク５２をマスクにして実行される。一方、図１８並びに図１９に示したように、ＰＭＯＳトランジスタ１０１のソース／ドレイン領域１５を形成するためのイオン注入（第２イオン注入）においては、上部電極２２がマスクとなる。従来、レジストマスク５２の開口部分の幅（リセス４１の幅ＷR）は上部電極２２の幅ＷUよりも小さく形成されていたので、上部電極２２のエッジ部（リセス４１の幅よりも外側の部分）の下方（図２０（ａ）に示す領域Ｅの部分）には、上記の第１イオン注入でも第２イオン注入でもイオンが注入されないこととなる。シリコン基板１に注入されたイオンが当該シリコン基板１内である程度拡散するとしても、領域Ｅの部分の不純物濃度は他の部分よりも低くなり、その部分は高抵抗になる。それによってＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の配線抵抗が高くなり、ＤＲＡＭセル１００の書き込み／読み出しマージンの低下を招いていた。
【００４７】
以下、本発明の実施の形態１に係るＤＲＡＭセルの構造および製造方法について説明する。図２１（ａ），（ｂ）は、本実施の形態に係るＤＲＡＭセル１００の構造を示す断面図であり、図２２はその上面図である。図２１（ａ），（ｂ）はそれぞれ、図２２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。これら図２１（ａ），（ｂ）および図２２は、従来構造として先に示した図２（ａ），（ｂ）および図３にそれぞれ対応している。また以下に示す各図においては、図２〜図２１に示したものと同様の機能を有する要素には同一の符号を付してあるので、それらについての詳細な説明は省略する。
【００４８】
図２２に示すように本実施の形態に係るＤＲＡＭセル１００おいては、キャパシタ１０２の上部電極２２が、活性領域７上において側面に入り江状の凹み部１０を有している。従って、活性領域に沿った断面である図２１（ａ）における上部電極２２の幅は、分離領域に沿った断面である図２１（ｂ）における上部電極２２の幅よりも狭くなっている。
【００４９】
次に、本実施の形態に係るＤＲＡＭセル１００の製造方法について説明する。本実施の形態においても、分離絶縁膜４およびリセス４１の形成、キャパシタ１０２の下部拡散層２４を形成するイオン注入（第１イオン注入）およびＰＭＯＳトランジスタ１０１のしきい値を調整するためのチャネルドープの各工程を、上で図５〜図１３を用いて説明した従来の手法と同様の手順で行う（ここでの詳細な説明は省略する）。
【００５０】
そしてシリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を形成し、その上にフォトリソグラフィ技術により、ゲート電極１２および上部電極２２のパターンのレジストマスク５５ａ，５５ｂを形成する。本実施の形態では、レジストマスク５５ａ，５５ｂの形成の際に、フォトマスクにおけるレジストマスク５５ｂのパターン２０３ｂを、図２３のように両側に凹み部を有する形状にする。それにより、レジストマスク５５ｂが、活性領域７上において側面に凹み部を有する形状にする（図２４）。つまりレジストマスク５５ｂの幅は一定ではなく、分離領域上よりも活性領域７上の方が狭くなる（図２５（ａ），（ｂ））。
【００５１】
そしてレジストマスク５５ａ，５５ｂをマスクにするエッチングによりポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２を形成する（図２６（ａ），（ｂ））。その結果、上部電極２２は、図２２に示したように活性領域７上において側面に凹み部１０を有する形状となる。即ち、上部電極２２はその幅が一定ではなく、活性領域７上での幅（図２２および図２６（ａ）に示す幅ＷU1）が分離領域上での幅（図２２および図２６（ｂ）に示す幅ＷU2）よりも狭くなる。
【００５２】
その後は従来の手法と同様にして、ＰＭＯＳトランジスタ１０１のソース／ドレイン領域１４，１５を形成するイオン注入（第２イオン注入）を行う。即ち、まずシリコン基板１の比較的浅い位置に低濃度領域１４ａ，１５ａを形成し（図２７（ａ），（ｂ））、その後サイドウォール１３，２３を形成してからシリコン基板１の比較的深い位置に高濃度領域１４ｂ，１５ｂを形成する（図２８（ａ），（ｂ））。
【００５３】
そして最後に従来の手法と同様にして、自己整合的にシリサイド層１２１，１４１，１５１，２２１が形成し、層間絶縁膜６、コンタクト１６、３５を形成し、層間絶縁膜６の上にビット線ＢＬを形成することによって、図２１，図２２に示した本実施の形態に係るＤＲＡＭセル１００の構造が完成する。
【００５４】
〓請求項１，請求項３，請求項５
本実施の形態では、ソース／ドレイン領域１５の形成のための第２イオン注入の際に、上部電極２２に設けられた凹み部１０内にもイオンが注入される。従って、上部電極２２全体の幅（幅ＷU2）の内側の活性領域７にも第２イオン注入によりイオンが注入される。よって、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間における、下部拡散層２４形成のための第１イオン注入工程でもソース／ドレイン領域１４，１５形成のための第２イオン注入工程でもイオンが注入されない高抵抗な領域（図２０（ａ）に示す領域Ｅ）が小さくなる。従って、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の抵抗を低くできるので、ＤＲＡＭセル１００の書き込み／読み出しマージンを大きくでき、動作の高速化に寄与できる。特に、上部電極２２における活性領域７上での幅ＷU1を、リセス４１の幅ＷRよりも狭くすれば、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間において第１イオン注入工程でも第２イオン注入工程でもイオンが注入されない高抵抗な領域を殆ど無くすことができ、効果的である。
【００５５】
〓請求項２
なお、本実施の形態においても、リセス４１は上部電極２２およびその側面のサイドウォール２３によって完全に覆われるようにする必要がある。従って図２２の如く、上部電極２２の凹み部１０の幅をＷC、活性領域７の幅をＷA、サイドウォール２３の幅をＷSと定義すると、
ＷA／２＋ＷS−ＷC／２≧０  …（３）
である必要がある。
【００５６】
加えて、サイドウォール２３を含めた上部電極２２の凹み部１０の位置が、活性領域７上から外れないようにする必要がある。例えば、位置合わせずれにより図２９のように凹み部１０が活性領域７上から外れた場合を考える。図３０は、図２９のＣ−Ｃ線に沿った断面図である。凹み部１０が活性領域７上から外れると、図３０のように、上部電極２２におけるリセス４１内に埋め込まれた部分の上面が凹み部１０内に露出し、その部分にソース／ドレイン領域１５の上面のシリサイド層１５１と一体的なシリサイド層が形成され、ソース／ドレイン領域１５と上部電極２２とが短絡してしまう。
【００５７】
従って、活性領域７の寸法ばらつきσA、上部電極２２の寸法ばらつきσU、活性領域７と上部電極２２との位置合わせ精度σUA、サイドウォール１３の幅の寸法ばらつきσSを考慮し、上記の寸法ＷC、ＷA、ＷSそれぞれの設計値（例えば、フォトマスク上における寸法）ＷC0、ＷA0、ＷS0を、
ＷA0／２＋ＷS0−ＷC0／２≧√（σA2＋σU2＋σUA2＋σS2）  …（４）
の関係を満たすように決定するとよい。
【００５８】
＜実施の形態２＞
実施の形態２に係るＤＲＡＭセルの製造方法について説明する。まず、従来の手法と同様にして、シリコン基板１に分離トレンチ４０を形成することで、シリコン基板１上に活性領域７を規定する（図５）。
【００５９】
そして、フォトリソグラフィ技術を用いてシリコン基板１上にリセス４１のパターンに開口が形成されたレジストマスク５２を形成する。但し本実施の形態では、このとき図３１の如く両側に凹み部を有するフォトマスクのパターン２０２を用いることにより、レジストマスク５２が、活性領域７上において側面に凹み部５０を有するようにする。そのためレジストマスク５２の幅は一定ではなく、分離領域上の幅よりも活性領域７上の幅の方が狭くなる（図３２）。言い換えれば、レジストマスク５２の開口は、図３３（ａ），（ｂ）に示すように、活性領域７に沿った断面での幅ＷR1よりも分離領域に沿った断面での幅ＷR2よりも広くなる。
【００６０】
続いて、そのレジストマスク５２をマスクにするエッチングによりリセス４１を形成する（図３４（ａ），（ｂ））。次いで、レジストマスク５２をマスクにして、Ｐ型イオン（例えばボロンイオン）をシリコン基板１に注入する工程（第１イオン注入）を行うことにより、リセス４１の内壁（分離トレンチ４０の内壁）に下部拡散層２４を形成する（図３５（ａ），（ｂ））。このとき活性領域７には、当該活性領域７に沿った断面におけるレジストマスク５２の開口幅（幅ＷR1）でイオンが注入される。即ち、本実施の形態における第１イオン注入では、リセス４１の幅（幅ＷR2）よりも外側の活性領域７にもイオンが注入され、結果として形成される下部拡散層２４の幅はリセス４１の幅よりも広くなる。
【００６１】
そしてレジストマスク５２およびパッド酸化膜５１を除去した後、再度パッド酸化膜５６を形成し、ＰＭＯＳトランジスタ１０１のしきい値を調整するためのチャネルドープを行う。
【００６２】
その後は従来の手法同様にして、シリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を形成し、その上にゲート電極１２および上部電極２２のパターンのレジストマスク５５ａ，５５ｂを形成する（図３６（ａ），（ｂ））。次いでレジストマスク５５ａ，５５ｂをマスクにするエッチングによりポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２を形成する（図３７（ａ），（ｂ））。
【００６３】
そしてＰＭＯＳトランジスタ１０１のソース／ドレイン領域１４，１５を形成するイオン注入（第２イオン注入）を行う。即ち、まずゲート電極１２および上部電極２２に対して自己整合的に行うイオン注入により、シリコン基板１の比較的浅い位置に低濃度領域１４ａ，１５ａを形成し（図３８（ａ），（ｂ））、その後ゲート電極１２および上部電極２２にサイドウォール１３，２３を形成してからシリコン基板１の比較的深い位置に高濃度領域１４ｂ，１５ｂを形成する（図３９（ａ），（ｂ））。
【００６４】
そして最後に、従来の手法と同様に、自己整合的にシリサイド層１２１，１４１，１５１，２２１が形成し、層間絶縁膜６、コンタクト１６、３５を形成し、層間絶縁膜６の上にビット線ＢＬを形成することによって、本実施の形態に係るＤＲＡＭセル１００の構造が完成する。なお、本実施の形態に係るＤＲＡＭセル１００の完成構造は、外観上、図２（ａ），（ｂ）および図３に示したものと同じである（但し、上記のとおり上部電極２２のエッジ部の下方において、第１イオン注入工程でも第２イオン注入工程でもイオンが注入されない領域は小さくなっている）。
【００６５】
〓請求項４，請求項７，請求項８
本実施の形態では、下部拡散層２４を形成するための第１イオン注入の際にマスクとなるレジストマスク５２が、活性領域７上において側面に凹み部５０を有しているので、第１イオン注入により、リセス４１の幅よりも外側の活性領域７にもイオンが注入されることとなる。よって、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間における、第１イオン注入工程でも第２イオン注入工程でもイオンが注入されない高抵抗な領域（図２０（ａ）に示す領域Ｅ）を小さくすることができる。従って、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の抵抗を低くでき、ＤＲＡＭセル１００の書き込み／読み出しマージンを大きくでき、動作の高速化に寄与できる。特に、活性領域７に沿った断面におけるレジストマスク５２の開口幅ＷR1を、その後に形成する上部電極２２の幅ＷUよりも狭くすれば、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間において第１イオン注入工程でも第２イオン注入工程でもイオンが注入されない高抵抗な領域を殆ど無くすことができ、効果的である。
【００６６】
なお、本実施の形態においては、レジストマスク５２の凹み部５０は、活性領域７上から外れないようにする必要がある。即ち、活性領域７の幅ＷAと凹み部５０の幅ＷMとの関係は、
ＷA−ＷM≧０  …（５）
である必要がある。
【００６７】
加えて、レジストマスク５２の凹み部５０の位置が、位置合わせずれにより活性領域７上から外れないようにする必要がある。例えば位置合わせずれにより、図４０のように凹み部５０が活性領域７上から外れた場合を考える。図４１および図４２は、それぞれ図４０のＤ−Ｄ線、Ｆ−Ｆ線に沿った断面図である。レジストマスク５２はリセス４１を形成するためのエッチングマスクとしても使用されるので、凹み部５０が活性領域７上から外れるとその踏み外し部分でリセス４１の幅が広がり、図４１のように、上部電極２２よりもリセス４１が広くなる。そうなると図４２のように、上部電極２２におけるリセス４１内に埋め込まれた部分の上面が露出して、その部分にソース／ドレイン領域１５の上面のシリサイド層１５１と一体的なシリサイド層が形成され、ソース／ドレイン領域１５と上部電極２２とが短絡してしまう。
【００６８】
従って、活性領域７の寸法ばらつきをσA、レジストマスク５２の寸法ばらつきをσM、活性領域７とレジストマスク５２の位置合わせ精度をσMAを考慮し、寸法ＷM、ＷAそれぞれの設計値（例えば、フォトマスク上における寸法）ＷM0、ＷA0を、
ＷA0／２−ＷM0／２≧√（σA2＋σM2＋σMA2）  …（６）
の関係を満たすように決定するとよい。
【００６９】
＜実施の形態３＞
上で説明した実施の形態１と実施の形態２とは互いに組み合わせることが可能である。即ち、下部拡散層２４を形成する第１イオン注入のマスクとなるレジストマスク５２に凹み部５０を設け、なお且つ、その後に形成する上部電極２２に凹み部１０を設けてもよい。そうすることにより、第１イオン注入によってリセス４１の幅よりも外側の活性領域７にもイオンが注入され、且つ、第２イオン注入によって上部電極２２の幅よりも内側の活性領域７にもイオンが注入されることとなる。従って、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の活性領域７において、第１イオン注入でも第２イオン注入でもイオンが注入されない領域を効果的に減らすことができる。従って、ＰＭＯＳトランジスタ１０１とキャパシタ１０２との間の低抵抗化の効果はさらに大きくなる。
【００７０】
また本発明は、レジストマスク５２の凹み部５０および上部電極２２の凹み部１０の寸法を大きくできればその効果は高くなる。しかし半導体装置の微細化が進むと、寸法ばらつきや位置合わせずれの影響が大きくなるため、レジストマスク５２の凹み部５０や上部電極２２の凹み部１０の寸法を充分に大きくすることが困難になると考えられる。実施の形態１と実施の形態２とを組み合わせれば、レジストマスク５２の凹み部５０および上部電極２２の凹み部１０それぞれの寸法が小さくても高い効果が期待でき、半導体装置の高集積化に寄与できる。
【００７１】
＜実施の形態４＞
上で説明した従来のＤＲＡＭセル１００の製造方法では、図１３（ａ），（ｂ）に示した工程において、ＰＭＯＳトランジスタ１０１のしきい値を調整するためのチャネルドープが行われる。図１３（ａ），（ｂ）から分かるように従来の手法では、チャネルドープの際には、ＰＭＯＳトランジスタ１０１の形成領域と共に、キャパシタ１０２の形成領域にもチャネルドープのためのイオンが注入されていた。
【００７２】
そのため、チャネルドープで注入するイオンが、下部拡散層２４を形成する第１イオン注入で注入されるイオン（ここではドナー）とは逆の導電型のイオン（ここではアクセプタ）である場合、それによって下部拡散層２４の不純物濃度（ドナー濃度）が低下する。特に、従来の手法においては、上部電極２２のエッジ部の下方（図２０（ａ）に示す領域Ｅの部分）には、第１イオン注入でも第２イオン注入でもイオン注入されないので、その部分の不純物濃度が低下して更に高抵抗化するという問題が生じる。
【００７３】
〓請求項６，請求項９，請求項１０
そこで、本実施の形態ではＰＭＯＳトランジスタ１０１のチャネルドープがアクセプタの注入である場合には、図４３および図４４（ａ），（ｂ）のようにキャパシタ１０２の形成領域をレジストマスク６０で覆ってから行う。それにより、チャネルドープのためのアクセプタがキャパシタ１０２の形成領域に導入されることを防止し、チャネルドープに起因して上記の問題を回避することができる。
【００７４】
チャネルドープのマスクとなるレジストマスク６０は、キャパシタ１０２の形成領域を完全に覆うことが望ましいので、キャパシタ１０２の形成領域よりもある程度大きめに形成するとよい。しかし、レジストマスク６０がＰＭＯＳトランジスタ１０１とキャパシタ１０２との間のソース／ドレイン領域１５まで覆ってしまうと、正常にＰＭＯＳトランジスタ１０１のチャネルドープを行えないので、レジストマスク６０が少なくともソース／ドレイン領域１５の全部を覆ってしまわないようにする必要がある。
【００７５】
従って、後に形成されるＰＭＯＳトランジスタ１０１のゲート電極１２とキャパシタ１０２の上部電極２２との間の距離が充分長い場合には、レジストマスク６０の端が両者の中間近傍になるようにすればよい。但し、ＤＲＡＭセル１００の微細化が進み、ゲート電極１２と上部電極２２との間の寸法ばらつきや、レジストマスク６０の寸法ばらつき、およびゲート電極１２および上部電極２２のパターンとレジストマスク６０のパターンの位置合わせずれが無視できない場合には、レジストマスク６０の端を、より上部電極２２側に近づけるようにすべきである。
【００７６】
より具体的には、ゲート電極１２と上部電極２２との間の設計寸法をＬ、ゲート電極１２と上部電極２２との間の寸法ばらつきをσL、レジストマスク６０の寸法ばらつきをσT、およびゲート電極１２および上部電極２２のパターンとレジストマスク６０のパターンの位置合わせ精度をσTLとしたとき、
Ｌ／２＜√（σL2＋σT2＋σTL2）  …（７）
である場合には、レジストマスク６０の端がゲート電極１２と上部電極２２との間の両者の中間よりも上部電極２２側に近づけるようにするべきである。
【００７７】
なお、本実施の形態は、実施の形態１および実施の形態２とも組み合わせることが可能である。即ち、実施の形態１および実施の形態２におけるＰＭＯＳトランジスタ１０１のチャネルドープ工程においても、チャネルドープで注入するイオンが下部拡散層２４を形成するための第１イオン注入で注入するイオンと逆の導電型である場合に、キャパシタ１０２の形成領域をレジストマスク６０で覆ってから行うようにすればよい。それにより、実施の形態１および実施の形態２においても、チャネルドープに起因してＰＭＯＳトランジスタ１０１とキャパシタ１０２との間が高抵抗化することを回避することができる。
【図面の簡単な説明】
【００７８】
【図１】一般的なＤＲＡＭセルの回路図である。
【図２】従来のＤＲＡＭセルの断面図である。
【図３】従来のＤＲＡＭセルの上面図である。
【図４】従来のＤＲＡＭセルアレイの上面図である。
【図５】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図６】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図７】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図８】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図９】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１０】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１１】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１２】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１３】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１４】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１５】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１６】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１７】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１８】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図１９】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図２０】従来のＤＲＡＭセルの製造方法を説明するための図である。
【図２１】実施の形態１に係るＤＲＡＭセルの構成を示す図である。
【図２２】実施の形態１に係るＤＲＡＭセルの構成を示す図である。
【図２３】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２４】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２５】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２６】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２７】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２８】実施の形態１に係るＤＲＡＭセルの製造方法を説明するための図である。
【図２９】実施の形態１に係るＤＲＡＭセルの製造工程において位置合わせずれが生じた場合の問題を説明するための図である。
【図３０】実施の形態１に係るＤＲＡＭセルの製造工程において位置合わせずれが生じた場合の問題を説明するための図である。
【図３１】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３２】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３３】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３４】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３５】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３６】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３７】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３８】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図３９】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図４０】実施の形態２に係るＤＲＡＭセルの製造方法を説明するための図である。
【図４１】実施の形態２に係るＤＲＡＭセルの製造工程において位置合わせずれが生じた場合の問題を説明するための図である。
【図４２】実施の形態２に係るＤＲＡＭセルの製造工程において位置合わせずれが生じた場合の問題を説明するための図である。
【図４３】実施の形態４に係るＤＲＡＭセルの製造方法を説明するための図である。
【図４４】実施の形態４に係るＤＲＡＭセルの製造方法を説明するための図である。
【符号の説明】
【００７９】
１  シリコン基板、４  分離絶縁膜、５  酸化膜、６  層間絶縁膜、７  活性領域、１１  ゲート酸化膜、１２  ゲート電極、１３，２３  サイドウォール、１４  ソース／ドレイン領域、１５  ソース／ドレイン領域、１６  コンタクト、２１  誘電体層、２２  上部電極、２４  下部拡散層、４０  分離トレンチ、４１  リセス、５２，５５，６０  レジストマスク、１２１，１４１，１５１，２２１  シリサイド層、１００  ＤＲＡＭセル、１０１  ＰＭＯＳトランジスタ、１０２  キャパシタ。
【図１】
2007157977.tif 000003
【図２】
2007157977.tif 000004
【図３】
2007157977.tif 000005
【図４】
2007157977.tif 000006
【図５】
2007157977.tif 000007
【図６】
2007157977.tif 000008
【図７】
2007157977.tif 000009
【図８】
2007157977.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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