(57)【要約】【課題】  隣接する素子への影響を可及的に低減することを可能にする。【解決手段】  Ｇｅ基板２に設けられた空孔６ａと、空孔の上面を覆いＧｅを含む絶縁膜６ｂと、を備えている。【選択図】  図１
2007027505.tif 000002
【特許請求の範囲】
【請求項１】
Ｇｅ基板に設けられた空孔と、前記空孔の上面を覆いＧｅを含む絶縁膜と、を備えたことを特徴とする半導体装置。
【請求項２】
前記空孔は素子分離領域であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離領域によって素子分離された素子領域に形成され金属を含むゲート絶縁膜を有する電界効果トランジスタを更に備え、前記絶縁膜はＧｅの他に前記ゲート絶縁膜と同じ金属を含んでいることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板に設けられた空孔と、前記空孔の上面を覆う絶縁膜と、前記空孔上の前記絶縁膜上に設けられた配線と、を備えたことを特徴とする半導体装置。
【請求項５】
半導体基板に設けられた空孔と、前記空孔の上面を覆う絶縁膜と、前記空孔上の前記絶縁膜上に設けられた赤外線検出器と、を備えたことを特徴とする半導体装置。
【請求項６】
半導体基板に設けられ上面が絶縁膜で覆われた空孔を有し、前記空孔を、前記半導体基板を冷却するための冷媒が満たされるかまたは通過するように構成されていることを特徴とする半導体装置。
【請求項７】
Ｇｅ基板上に絶縁膜を形成する工程と、前記Ｇｅ基板の空孔化する領域のＧｅ結晶に結晶欠陥を生成する工程と、熱処理する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の表面をエッチングし、第１空孔、前記第１空孔に接続し前記第１空孔よりも幅の狭い第２空孔、および前記第２空孔に接続する第３空孔を形成する工程と、
前記第１乃至第３空孔を第１絶縁膜で埋め込み工程と、
前記半導体基板の前記第１乃至第３空孔が形成された面を覆うように、前記第１絶縁膜よりもエッチングレートの低い第２絶縁膜を形成する工程と、
前記第３空孔上の前記第２絶縁膜の少なくとも一部をエッチング除去することにより前記第３空孔に埋め込まれた前記第１絶縁膜に通じる開口を形成する工程と、
前記開口を介してエッチングすることにより、前記第１乃至第３空孔に埋め込まれた前記第１絶縁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１絶縁膜を除去した後、前記第２空孔を塞ぐ工程を備えたことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
ＳＯＩ基板表面に絶縁膜を形成する工程と、前記絶縁膜および前記ＳＯＩ基板のＳＯＩ層をエッチングすることにより、前記ＳＯＩ基板の埋め込み酸化膜に通じる開口を形成する工程と、前記開口を介して前記埋め込み酸化膜の一部の領域をエッチング除去し、空孔を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内に形成された空孔に関するもので、素子分離、配線、検出器、Silicon (or semiconductor) on insulator (ＳＯＩ)、Silicon (or semiconductor) on nothing (ＳＯＮ)、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成された素子において、素子と素子を電気的に分離するため絶縁体から成る素子分離領域を半導体基板上に形成する方法が従来から用いられている。適当なマスクを用いて所望の箇所のみ酸化して素子分離するＬＯＣＯＳ(Local Oxidation Of Silicon)方法、および基板に溝を設けてこの溝に絶縁物質を埋め込み素子分離するＳＴＩ(Shallow Trench Isolation)法が知られている。素子の高集積化に伴いＬＯＣＯＳ法から、より高集積化可能なＳＴＩ法に素子分離方法が移行して来ている。しかし、ＳＴＩ法は絶縁物質埋め込み後にＣＭＰ(Chemical mechanical polishing)装置を用いて溝に埋め込まれた絶縁物質からなる素子分離領域と半導体基板を略平行にするための平坦化処理を行なう必要がある。このため、高価なＣＭＰ装置の値段が素子の値段に加算されて、製造コストが高くなるという問題がある。
【０００３】
素子と素子を電気的に分離するだけなら、素子と素子の間の領域に単に溝を掘り素子と素子の物理的距離を長くすれば良い。しかし、この場合、後の工程、例えば電極形成工程時にその溝が電極材料で埋まってしまい、溝に絶縁物質を埋め込む場合よりも素子分離特性が劣化する。これを避けるために、溝を形成した後、溝の底面および側面を酸化し、続いて半導体基板の全面にエピタキシャル層を成長させて上記溝の上面を覆い、その後に溝を覆っているエピタキシャル層部分のみを酸化せる技術が知られている（例えば、特許文献１参照）。しかし、この特許文献１に記載の技術は、素子分離領域を形成するために必要な工程数が多いという問題がある。
【０００４】
また、近年、配線に起因する伝達遅延(以下、配線遅延と呼称する)が問題となってきている。この配線遅延を改善するために配線間の絶縁物質(以下、層間絶縁膜という）の誘電率を低誘電化する試みが続けられているが、究極的には層間絶縁膜の比誘電率が１であるもの、すなわち配線間には空気、つまり空孔があることが望まれている。このため、層間絶縁膜にポーラス状の穴の空いた構造も提案されている。しかし、この場合、後の工程で穴が例えば電極材等で埋まったりする問題や、層間絶縁膜自体の強度が弱い等の問題がある。
【０００５】
また、近年、シリコンの表面拡散現象を利用した空孔上のシリコン層を利用した素子が報告され注目されている（例えば、非特許文献１参照）。これはＳＯＮ(Silicon on Nothing)と呼ばれ、ＳＯＩ(silicon on insulator)の埋め込み酸化膜(以下、ＢＯＸ(Buried oxide)ともいう)の誘電率が１に相当するため、究極のＳＯＩ構造と考えられている。しかし、製造の際には高真空中で水素などの還元性ガスを流す必要があり、プロセス的に煩雑である。ＳＯＮの作製方法としてはＣＤＥ（Chemical Dry Etching）時のダメージを利用するもの（例えば、非特許文献２参照）や等方的なプラズマプロセスを用いてＳｉ層下のＳｉＧｅ層を選択的にエッチングする例も報告されている（例えば、非特許文献３参照）。また、ＳＯＩは熱伝導率がシリコンよりも劣るＢＯＸ層が電流駆動素子の基板側にあるためにバルクシリコン基板と比較して素子の動作時に発生した熱がこもりやすいという問題がある。
【０００６】
また、配線同様、主に半導体基板上の検出器において、検出器の周りに物質が無い構造とする場合がある。特に赤外線検出器の場合は検出器に熱がこもることを嫌うため、とぐろ状の検出器を空中に浮かした構造になっている。しかしこの場合、検出器は自重により撓むため素子の配置や大きさが制限されてしまう。
【０００７】
また、シリコン酸化物を還元する方法としては、ギブスの自由エネルギーがシリコン酸化物よりも小さく安定な酸化物を形成する金属とシリコン基板とを直接接触させることが可能であれば熱を加えることにより行うことができる。近年、高誘電体膜上にチタンを成膜しシリコン基板と高誘電体膜との界面に形成されている界面層を還元することが可能であるという報告が成されている（例えば、非特許文献４参照）。
【０００８】
近年、ＳｉＯ２に代わるゲート絶縁膜としてＳｉＯ２よりも誘電率が高い高誘電体膜の開発が進められている。また、Ｓｉ基板に代わる半導体基板としてＧｅ基板が再び検討され始めている。Ｇｅ基板上に形成された高誘電体膜がＧｅ酸化物を界面層として持ち熱処理することでＧｅが高誘電体膜中に拡散することが分かっている。また、Ｇｅを含む高誘電体膜の誘電率は高誘電体膜単体およびＧｅ酸化物単体のそれぞれの誘電率の間の誘電率を持つことが分かっている（例えば、特許文献２参照）。
【特許文献１】特開平１０−２３３４４０号公報
【非特許文献１】Tsunashima, Y.;Sato, T.;Mizushima, I., “A new substrate engineering technique to realize silicon on nothing (SON) structure utilizing transformation of sub-micron trenches to empty space in silicon (ESS) by surface migration", High Purity Silicon VI. Proceedings of the Sixth International Symposium (Electrochemical Society Proceedings Vol. 2000-17) (SPIE Vol.4218) p.p. 532-45 (2000)。
【非特許文献２】Usuda K, Numata T, Tezuka T, Sugiyama N, Moriyama Y, Nakaharai S and Takagi S 2003 Strain evaluation for thin strained-Si on SGOI and strained-Si on nothing (SSON) structures using nano-beam electron diffraction (NBD) Proc. IEEE Int. SOI Conf. pp 138-9
【非特許文献３】Jurczak, M.;Skotnicki, T.;Paoli, M.;Tormen, B.;Regolini, J.-L.;Morin,  C.;Schiltz, A.;Martins, J.;Pantel, R.;Galvier, J., “SON (silicon on nothing)-a new device architecture for the ULSI era”, 1999 Symposium on VLSI Technology. Digest of Technical Papers P.P.29-30 (1999)
【非特許文献４】Hyoungsub Kim, Paul C. McIntyre, Chi On Chui, Krishna C. Saraswat, and Susanne Stemmer, “Engineering chemically abrupt high-k metal oxide/silicon interfaces using an oxygen-gettering metal overlayer”, J. Appl. Phys. 96, 3467 (2004)
【特許文献２】特開２００５−１９１２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題点を考慮してなされたものであって、隣接する素子への影響を可及的に低減することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様による半導体装置は、Ｇｅ基板に設けられた空孔と、前記空孔の上面を覆いＧｅを含む絶縁膜と、を備えたことを特徴とする。
【００１１】
また、本発明の第２の態様による半導体装置は、半導体基板に設けられた空孔と、前記空孔の上面を覆う絶縁膜と、前記空孔上の前記絶縁膜上に設けられた配線と、備えたことを特徴とする。
【００１２】
また、本発明の第３の態様による半導体装置は、半導体基板に設けられた空孔と、前記空孔の上面を覆う絶縁膜と、前記空孔上の前記絶縁膜上に設けられた赤外線検出器と、備えたことを特徴とする。
【００１３】
また、本発明の第４の態様による半導体装置は、半導体基板に設けられ上面が絶縁膜で覆われた空孔を有し、前記空孔を、前記半導体基板を冷却するための冷媒が満たされるかまたは通過するように構成されていることを特徴とする。
【００１４】
また、本発明の第５の態様による半導体装置の製造方法は、Ｇｅ基板上に絶縁膜を形成する工程と、前記Ｇｅ基板の空孔化する領域のＧｅ結晶に結晶欠陥を生成する工程と、熱処理する工程と、を備えたことを特徴とする。
【００１５】
また、本発明の第６の態様による半導体装置の製造方法は、半導体基板の表面をエッチングし、第１空孔、前記第１空孔に接続し前記第１空孔よりも幅の狭い第２空孔、および前記第２空孔に接続する第３空孔を形成する工程と、前記第１乃至第３空孔を第１絶縁膜で埋め込み工程と、前記半導体基板の前記第１乃至第３空孔が形成された面を覆うように、前記第１絶縁膜よりもエッチングレートの低い第２絶縁膜を形成する工程と、前記第３空孔上の前記第２絶縁膜の少なくとも一部をエッチング除去することにより前記第３空孔に埋め込まれた前記第１絶縁膜に通じる開口を形成する工程と、前記開口を介してエッチングすることにより、前記第１乃至第３空孔に埋め込まれた前記第１絶縁膜を除去する工程と、を備えたことを特徴とする。
【００１６】
また、本発明の第７の態様による半導体装置の製造方法は、ＳＯＩ基板表面に絶縁膜を形成する工程と、前記絶縁膜および前記ＳＯＩ基板のＳＯＩ層をエッチングすることにより、前記ＳＯＩ基板の埋め込み酸化膜に通じる開口を形成する工程と、前記開口を介して前記埋め込み酸化膜の一部の領域をエッチング除去し、空孔を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、隣接する素子への影響を可及的に低減することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を参照して説明する。
【００１９】
（第１実施形態）
本発明の第１実施形態による半導体装置を図１乃至図２を参照して説明する。本実施形態の半導体装置は、Ｇｅ基板上に形成された複数の素子（例えば、電界効果トランジスタ（以下、ＦＥＴともいう））を備えており、これらの素子の素子分離に空孔を用いた構成となっている。
【００２０】
そして、この空孔は、本発明者らの以下の知見に基づいて形成される。本発明者は、Ｇｅ基板上への高誘電体絶縁膜の形成について鋭意検討した結果、次のような知見を得た。
【００２１】
まず、表面に膜等が形成されていないＧｅ基板を熱処理した場合、Ｇｅの結晶性を反映してＧｅ基板に穴が形成されることが分かった。複数の実験結果から、ガス中の酸素分圧が低く、高温である熱処理ほど、穴が開きやすい傾向にあった。Ｓｉ基板上のＳｉＯ２のＳｉＯへの分解においてＳｉ，  ＳｉＯ２，  真空の３条件が必要であるという知見から、上記実験事実はＧｅ基板においても同様な条件が必要であることを示唆している。
【００２２】
また、エッチピット密度（以下、ＥＰＤ(Etch Pit Density)ともいう）の多いＧｅ基板ほど、穴の開く数が顕著に多いことから、穴の空く場所はＧｅ基板の表面近傍の結晶欠陥を反映していると予想された。
【００２３】
また、逆に酸素分圧が高い雰囲気下、例えば酸素雰囲気下で５００℃の熱処理をした場合、Ｇｅ基板表面が酸化されるとともにＧｅ酸化物の脱ガスを生じ表面全面がエッチングされ、表面の粗さが増した。これはＧｅＯ２がＳｉＯ２と異なり容易にＧｅＯへ分解していくという知見から理解できる。
【００２４】
上記からガス中の酸素分圧とＧｅ基板表面の粗さにはトレードオフ関係が存在し、ある酸素分圧に於いて表面粗さが最小となることが予想される。
【００２５】
次に、Ｇｅ基板表面にＺｒＯ２からなる絶縁膜を成膜した後、白金（Ｐｔ）からなる金属膜を電子ビーム蒸着（以下ＥＢ蒸着ともいう）した後、熱処理（例えば、窒素雰囲気で６００℃、３０分アニール）した場合、ＺｒＯ２膜下の一部のＧｅ基板領域に空孔が形成されていることが透過型電子顕微鏡(以下、ＴＥＭ(Transmission Electron Microscope)という)を用いた測定された電子線透過測定像から分かった（図２参照）。ＺｒＯ２のコントラストは下に空孔が有る無しに関わらず同程度であることからＴＥＭの電子線透過測定像の奥行き方向の膜厚は同程度であることが分かり、Ｇｅ基板のコントラスト差が空孔の有無によるものであることが分かる。空孔上のＺｒＯ２はＧｅを多く含むがＺｒとＧｅは原子番号が近く、所謂Ｚコントラストがほぼ同様となるため、ＴＥＭ像のコントラストは空孔有無に依らず変化無く見える。
【００２６】
空孔の形成箇所はＧｅ基板に元々あった欠陥箇所、もしくはＧｅ基板の表面処理時、ＺｒＯ２からなる絶縁膜の成膜時、またはＥＢ蒸着時に与えられたダメージ箇所と考えられる。このように絶縁膜下が空孔領域であり、絶縁膜が半導体基板上に架橋された構造を実現した例は本発明者が知っている限りにおいてこれまでに無い。
【００２７】
また別の実験において、Ｇｅ基板上にＺｒＯ２膜を成膜後、熱処理を施した場合、ＺｒＯ２膜中にＧｅが含まれるようになることがＸ線光電子分光測定（以下、ＸＰＳ測定という）より分かった。ＺｒＯ２膜中でのＧｅの結合形態は酸化物である。
【００２８】
そこで、更にＺｒＯ２、ＨｆＯ２といった誘電率が約２０である高誘電体膜中に添加するＧｅＯ２量を変えて実験を行い、ＭＧｅＯ膜の誘電率を容量測定から見積もった。ここでＭはＺｒまたはＨｆを表している。ＭＧｅＯ膜の誘電率はＭＯ２とＧｅＯ２の間の誘電率となっていた。ＧｅＯ２の誘電率（κＧｅＯ２）の文献値は多少ばらつくが概ね７程度であり、上記実験結果から得られたグラフを外挿したときのＧｅＯ２の誘電率値もその程度であり、ＧｅＯ２の含有量が多いほど、誘電率は小さくなっている。すなわち、高誘電体絶縁膜の誘電率はＧｅの含有量が多くなれば低下することがわかる。
【００２９】
次に、本発明の第１実施形態による半導体装置を図１に示す。本実施形態の半導体装置は、Ｇｅ基板２上に設けられた複数の電界効果トランジスタＴｒ１、Ｔｒ２を備えている。各トランジスタＴｒｉ（ｉ＝１，２）は、Ｇｅ基板２に形成されたウェル領域８に設けられ、ウェル領域８上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極１０と、このゲート電極１０の両側のウェル領域８に設けられたソース領域１２ａおよびドレイン領域１２ｂと、ゲート電極１０の側部に設けられた絶縁体からなるゲート側壁１４とを備えている。なお、本実施形態においては、ゲート絶縁膜は、高誘電体からなっている。
【００３０】
これらのトランジスタＴｒ１、Ｔｒ２は、素子分離領域６によって素子分離されている。素子分離領域６は、Ｇｅ基板２に設けられた空孔６ａと、空孔６ａの上面を覆うように設けられたＧｅを含む絶縁膜６ｂとを備えている。絶縁膜６ｂの上面とゲート絶縁膜６の上面は略同一面となっている。
【００３１】
次に、本実施形態の半導体装置の製造方法を説明する。まず、Ｇｅ基板２に素子分離領域６を形成する。この素子分離領域６の形成は、次のようにして行う。
【００３２】
まず、Ｇｅ基板２の、素子分離領域を形成すべき領域に結晶欠陥を形成する。この結晶欠陥の形成は、例えばイオン注入等を用いて行う。続いて、高誘電体からなる絶縁膜をＧｅ基板２の全面に形成する。結晶欠陥が形成されていない領域に形成された高誘電体からなる絶縁膜はゲート絶縁膜４となる。その後、例えば不活性ガスまたは窒素ガス雰囲気中でアニールを行う。すると、上述したように、結晶欠陥が形成された領域には空孔６ａが形成されるとともに、結晶欠陥が形成された領域上の絶縁膜中に結晶欠陥が形成された領域からＧｅが拡散する。したがって、空孔６ａの上面を覆っている絶縁膜６ｂにはゲルマニウムが含まれている。また、絶縁膜６ｂにはＧｅの他にゲート絶縁膜４の高誘電体と同じ成分が含まれている。なお、結晶欠陥の形成は、高誘電体からなる絶縁膜をＧｅ基板２の全面に形成した後で行ってもよい。その後のトランジスタの形成は周知の技術を用いて行う。
【００３３】
本実施形態の半導体装置においては、トランジスタＴｒ１のドレイン１２ｂの電位はトランジスタＴｒ１のゲート電極１０に印加される電位の条件によって異なる。このドレイン１２ｂの電位が隣接する素子（トランジスタＴｒ２）に影響しないようにするのが素子分離領域６の役割である。通常、図１に示す経路Ｒ１に沿った電圧降下が十分となるように、幾何学的な経路が長い空孔６ａを有する素子分離領域６を設計する。素子分離領域６の幅Ｗは露光装置の解像度によって制限されるが、この幅Ｗが小さいと素子分離領域６を介した寄生キャパシタが大きくなり、トランジスタＴＲ１のドレイン１２ｂの電位状態が経路Ｒ２を介して隣接するトランジスタＴｒ２に影響を及ぼす。
【００３４】
本実施形態においては、素子分離領域６の幅Ｗ、すなわち結晶欠陥領域の幅を適切にとることにより、幾何学的な経路を長くすることができ、経路Ｒ１を介して隣接する素子に与える影響を可及的に低減することができる。
【００３５】
また、素子分離領域６は空孔６ａを有しており、空孔６ａの誘電率は約１であって小さい。このため、経路Ｒ２を介して隣接する素子に与える影響を小さくすることができる。
【００３６】
従来のようにＳＴＩ法によって素子分離領域を形成した後に高誘電体からなるゲート絶縁膜を堆積すると、素子分離領域上にも高誘電体からなる絶縁膜が形成されてしまう。例えば、図１に示す空孔６ａをまず形成し、この空孔６ａをシリコン酸化物で埋め込み、その後、高誘電体からなる絶縁膜を堆積する。このように素子分離領域上に高誘電体からなる絶縁膜が存在する場合は、ＳｉからなるこれまでのＳｉＯ２などの低誘電率の物質のみによって素子が分離されていた場合と異なり、図１に示す経路Ｒ３に沿ってトランジスタＴｒ１から高誘電体絶縁膜を通り隣接する素子（トランジスタＴｒ２）に終端する電気力線の割合が大きくなり、隣接する素子に色々な影響を及ぼすという問題が生じる。  
しかし、本実施形態においては、この空孔６ａの上面を覆う絶縁膜６ｂには、Ｇｅ基板２から拡散したＧｅがゲルマニウム酸化物の形態で含まれているため、絶縁膜６ｂの誘電率は高誘電体からなるゲート絶縁膜４の誘電率よりも低い値となり、トランジスタＴｒ１から経路Ｒ３に沿って隣接するトランジスタＴｒ２に終端する電気力線の割合は低くなる。これにより、経路Ｒ３による影響を可及的に低減することができる。
【００３７】
以上、説明したように、本実施形態によれば、隣接する素子への影響を可及的に低減することのできる素子分離領域を備えた半導体装置を得ることができる。
【００３８】
また、本実施形態に係る素子分離領域の作製の工程数は、結晶欠陥領域の形成、高誘電体絶縁膜の形成、熱処理の３工程である。これに対して、特許文献１に記載の技術は、トレンチの形成、トレンチの側面および底面の酸化、半導体基板上にエピタキシャル層の形成、トレンチ上のエピタキシャル層の酸化という少なくとも４以上の工程が必要である。したがって、本実施形態の半導体装置の製造工程は特許文献１に記載のものよりも少なくすることができる。
【００３９】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図３に示す。この実施形態の半導体装置は、半導体基板２２上に設けられた素子（例えば、電界効果トランジスタ）２３に隣接する配線２８が、素子２３の近くの半導体基板２２の領域に設けた空孔２４上を、この空孔２４を覆うように形成された絶縁膜２６を通るように構成されている。すなわち、配線２８の少なくとも一部は空孔２４上に位置するように構成されている。
【００４０】
従来、半導体基板２２上に配線２８を配置する場合、配線／絶縁膜／基板が寄生ＭＩＳキャパシタとして作用する。隣接する素子２３が誤動作することを防ぐために配線２８下の絶縁膜２６の膜厚を通常は十分厚くする必要がある。
【００４１】
しかし、本実施形態においては、誘電率が約１と小さい空孔２４が配線２８と基板２２の間に介在しているために空孔２４内を全て絶縁膜で満たした場合よりも誤動作を防ぐことができる。
【００４２】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図４および図５を参照して説明する。図４は本実施形態の半導体装置の平面図、図５は図４に示す切断線Ａ−Ａで切断したときの断面図である。本実施形態の半導体装置は、検出器（例えば、赤外線検出器）３０を有しており、この検出器３０は、半導体基板２２に形成された空孔２４上に絶縁膜２６を介してとぐろ状に設けられている。
【００４３】
従来の赤外線検出器には、赤外線検出器自体に熱がこもるのを防止するために、とぐろ状の赤外線検出器を空中に浮かせた構造が用いられていた。この場合、赤外線検出器が自重により撓むため、検出器の配置や大きさが制限される。
【００４４】
しかし、本実施形態においては、検出器３０は、空孔２４上に絶縁膜２６を介して設けられているため、従来の場合のような制限が無く自由に設計できる。
【００４５】
また、空孔２４内が絶縁体で満たされている場合と比較して本実施形態のように空孔２４が形成されている場合は検出器３０の電位が半導体基板２２に及ぼす影響を小さくでき、誤動作を著しく低減することができる。
【００４６】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を図６に示す。本実施形態の半導体装置は、基板２１ａ、埋め込み酸化層２１ｂ、およびＳＯＩ層２１ｃを有するＳＯＩ基板２１のＳＯＩ層２１ｃに空孔２４が設けられ、この空孔２４を覆うように絶縁膜２６が設けられ、空孔２４内に冷媒３２が満たされた構成となっている。冷媒３２は、空孔２４の一方の端部に設けられた冷媒取り入れ口３３ａを介して冷媒循環器３４によって空孔２４内に送り込まれ、空孔２４の他方の端部に設けられた排出口３３ｂから排出されて冷媒循環器３４に戻るように構成されている。
【００４７】
半導体素子の多くは動作時に熱を発生し、発生した熱は素子特性を劣化させてしまうため、素子の放熱機構は重要である。一般の放熱機構として素子の表面にファンを取り付け空冷したり、熱伝導率が良く表面積の大きいフィンをグリースなどを介在させて密着性良く素子に貼り付けたりして放熱することが用いられている。
【００４８】
これに対して、本実施形態では、熱発生源の半導体基板に直接冷媒が接触しているため放熱効率が良い。冷媒の熱伝導率が良く素子に対する冷媒の体積比が大きい場合は半導体基板２１の空孔２４に冷媒を満たすだけでも効果的である。本実施形態では、冷媒の対流性を高めるために冷媒の循環貴４が併設されているため、より効果的である。
【００４９】
なお、冷媒循環器３４としては、近年開発されているマイクロマシンを用いればよい。例えば、冷媒が対流する経路上に弁を形成し冷媒に振動を加えることで冷媒が一方向にのみ対流することが可能である。
【００５０】
以上説明したように、本実施形態によれば、熱を発生する素子自身ばかりでなく、この素子に隣接する素子への熱の影響を低減することができる。
【００５１】
以下、実施例を参照して本発明の実施形態をさらに詳細に説明する。
【００５２】
（実施例１）
次に、本発明の実施例１による半導体装置を説明する。本実施例の半導体装置は、  Ｇｅ単結晶基板の表面に絶縁膜、例えばＺｒＯ２膜を約３ｎｍスパッタで成膜した後、熱処理することにより、第１実施形態で説明したと同様に、ＺｒＯ２膜下のＧｅ基板に空孔を形成する。そして、この空孔を素子分離領域とし、それ以外のＧｅ基板の領域を素子領域としたものである。素子領域には半導体素子が形成された構成となっている。
【００５３】
なお、空孔を形成するために、Ｇｅ基板に結晶欠陥を形成する方法としてはイオン注入やケミカルドライエッチング等でも良く、結晶欠陥形成の順序は絶縁膜の形成の前後のどちらでも構わない。
【００５４】
（実施例２）
次に、本発明の実施例２による半導体装置を図７乃至図２１を参照して説明する。本実施例は、半導体基板２２に形成された空孔２４によって取り囲まれた領域２５を素子領域とし、空孔２４を素子分離領域とし、空孔の上面が絶縁膜によって覆われている半導体装置である。この半導体装置は以下のように形成される。
【００５５】
まず、シリコン単結晶基板２２の表面にレジストを塗布し、露光および現像することにより、空孔を形成すべき領域に開口を有するレジストパターン４０を形成する。このレジストパターン４０をマスクとして、シリコン単結晶基板２２を、プラズマを用いた異方性エッチング（以下、ＲＩＥという）によりエッチング加工する。すると、図７に示すように素子領域２５を取り囲む第１空孔２４と、第２空孔２４ａと、この第２空孔２４ａを介して第１空孔２４に接続する第３空孔２４ｂがシリコン単結晶基板２２に形成される。なお、図７はこのときのシリコン単結晶基板２２の平面図であり、図８は図７に示す切断線Ａ−Ａで切断したときの断面図、図９は図７に示す切断線Ｂ−Ｂで切断したときの断面図、図１０は図７に示す切断線Ｃ−Ｃで切断したときの断面図である。図７および図１０からわかるように、第２空孔２４ａは第１空孔２４よりも狭い幅となっており、ネッキング領域ともいう。また、第１乃至第３空孔２４，２４ａ，２４ｂのそれぞれの底部は同一平面上にあり、本実施例では、第１乃至第３空孔２４，２４ａ，２４ｂの深さが２００ｎｍとした場合を示している。なお、レジストパターン４０と基板２２との間にダミー絶縁膜を介在させても良い。
【００５６】
次に、レジストパターン４０を剥離後、基板２２の角部を丸めるための酸化処理を行い、希フッ酸処理によって上記酸化処理によって形成された酸化膜をエッチング除去する。その後、シリコン酸化物４２、例えばＴＥＯＳ(Tetra Ethyl Ortho Silicate)を第１乃至第３空孔２４，２４ａ，２４ｂに埋め込んだ後、平坦化処理を行なう（図１１、１２参照）。なお、図１１はこのときの半導体基板２２の平面図であり、図１２は図１１に示す切断線Ａ−Ａで切断したときの断面図である。
【００５７】
続いて、基板２２を前処理した後、基板２２の表面に絶縁膜４４、例えばＨｆＯ２膜を約３ｎｍを、液体ソース、例えばＨｆ［Ｎ（ＣＨ３）２］４（テトラキス（ジメチルアミノ）ハフニウム）を用いたバブリング法によるＣＶＤ成膜により堆積させ、堆積後の熱処理（Post deposition anneal、以下ＰＤＡともいう）を行う（図１３参照）。なお、図１３は図１１に示す半導体基板上に絶縁膜４４を形成したときのＡ−Ａ線で切断した場合の断面図である。
【００５８】
次に、図１４に示すように、第３空孔２４ｂ上の絶縁膜４４にリソグラフィー技術を用いて底部に絶縁膜４２が露出する開口４６を開ける。その後、希フッ酸を用いて空孔２４、２４ａ、２４ｂ内に埋め込まれたシリコン酸化物４４をエッチング除去する（図１５、１６、１７参照）。なお、図１５はエッチング除去後の半導体基板の図１４に示す切断線Ａ−Ａで切断した場合の断面図であり、図１６はエッチング除去後の半導体基板の図１４に示す切断線Ｂ−Ｂで切断した場合の断面図であり、図１７はエッチング除去後の半導体基板の図１４に示す切断線Ｃ−Ｃで切断した場合の断面図である。図１５乃至図１７からわかるように、上記エッチングの際には、シリコン基板２２およびＨｆＯ２からなる絶縁膜４４は希フッ酸によってほとんどエッチングされない。一般に、熱処理後の高誘電体膜はシリコン酸化物よりも希フッ酸に対するエッチング耐性が高いため、本実施形態にようにＰＤＡ後のＨｆＯ２に対して選択性良くシリコン酸化物をエッチング除去できる。
【００５９】
次に、ネッキング領域と呼ばれる空孔２４ａを閉じる工程について説明する。６００℃程度でシランガスを用いてポリシリコンを堆積させる。すると、図１４に示す開口４６からシランガスが空孔２４ｂ、２４ａ、２４内に進入してポリシリコンが空孔２４、２４ａ、２４ｂ内に堆積される。このとき、ネッキング領域２４ａの幅が素子領域を取り囲む空孔２４の幅よりも狭いために、空孔２４がポリシリコンによって完全に覆い尽くされる前に、ネッキング領域２４ａがポリシリコンの堆積により閉じられる。ネッキング領域２４ａが閉じられた後は、上記素子領域を取り囲む空孔２４内でのポリシリコン堆積が抑制される。
【００６０】
ネッキング領域２４ａを閉じる方法としてはポリシリコン堆積以外にシランやジシランを用いたシリコンのエピタキシャル成長、シリコン基板の熱酸化、アモルファスシリコンや絶縁膜の堆積等も用いることも可能である。ネッキング領域２４ａがまだ塞がらないときの、空孔２４、２４ｂの底面および側面にエピタキシャル成長によって形成されたシリコン膜５０を図１８及び図１９に示す。なお、図１８は図１４の切断線Ｂ−Ｂで切断したときの断面図であり、図１９は図１４の切断線Ｃ−Ｃで切断したときの断面図である。さらにエピタキシャル成長を行い、ネッキング領域２４ａが塞がった場合の半導体基板２２のＢ−Ｂ断面およびＣ−Ｃ断面を図２０および図２１に示す。
【００６１】
ネッキング領域２４ａは必ずしも同一平面状に在る必要はないが、本実施例のような同一平面状である場合はマスクが１枚で済み、プロセスにかかるコストが安価で済む。
【００６２】
本実施例では、素子領域２５一つにつき一つの開口４６を一つ設けた例を説明したが、開口４６一つで複数個の素子領域を取り囲む空孔を形成しても良く、また素子領域一つにつき複数個の開口を設けても良い。
【００６３】
また開口を封止する際、空孔内にＨｅ，Ｎｅ，Ａｒ等の不活性ガスや窒素等の気体を充満させても良い。
【００６４】
本実施例では、素子分離領域のＴＥＯＳをエッチング除去する工程を前工程で行っているが、この工程は配線形成後の後工程に行っても良い。この場合、ネッキング部を封止する際に印加可能な最大の温度が限られる。また、空孔まで達するコンタクトを後工程で形成して、空孔に冷媒を満たし、更にこの冷媒を近年開発されているマイクロマシン等を用いて循環させることにより、素子で発生した熱を効率的に除去し素子を安定動作させることも可能である。
【００６５】
（実施例３）
次に、本発明の実施例３を説明する。まず、Ｓｉ単結晶基板の素子分離となる領域をＲＩＥによりエッチング除去する。続いて、エッチング除去された領域にゲルマニム酸化物を埋め込み、表面をＣＭＰ（Chemical mechanical polishing）により平坦化してＳＴＩ（Shallow trench isolation）領域を形成する。
【００６６】
次に、室温でＨｆＯ２からなる絶縁膜を３ｎｍスパッタ成膜する。続いて窒素雰囲気６００℃の熱処理工程を施しＳＴＩ領域のゲルマニウム酸化物をＨｆＯ２からなる絶縁膜に拡散させ、ＳＴＩ領域を空孔化する。本発明者らはＨｆＯ２／ＧｅＯ２積層構造においてＧｅＯ（ｇ）が図２２に示すように４２０℃程度から脱ガスを開始し４８０℃前後にピークを持つようにＨｆＯ２越しに脱ガスすることを見出した。また、ＧｅＯ２膜の形成されていない状況においては４２０℃程度でＧｅＯの脱ガスを生じることが報告されている（例えば、K. Prabarahakan, et al., Appl. Phys. Lett. 76 2244 (2000)参照）。このため、絶縁膜の堆積は本実施例のように４２０℃以下で行うことが望ましい。４２０℃以上で絶縁膜を堆積する場合、堆積前のプリアニール時からＧｅＯの脱ガスが始まってしまい、堆積後の絶縁膜表面が素子分離相当領域上で凹んだ形状となってしまうためである。また、上記理由から絶縁膜堆積後の熱処理温度は４２０℃以上が望ましい。
【００６７】
（実施例４）
次に、本発明の実施例４を説明する。まず、Ｓｉ単結晶基板の素子分離となる領域をＲＩＥによりエッチング除去する。続いて、エッチング除去された領域にゲルマニムを埋め込み、表面をＣＭＰにより平坦化してＳＴＩ領域を形成する。
【００６８】
次に、室温でＨｆＯ２からなる絶縁膜を３ｎｍスパッタ成膜する。続いて真空中６００℃の熱処理工程を施しＳＴＩ領域のゲルマニウム領域を空孔化する。
【００６９】
（実施例５）
次に、本発明の実施例５を説明する。まず、Ｇｅ基板上にダミーＳｉＯ２膜を堆積し、空孔を形成すべき領域上に開口を有するレジストパターンを上記ダミーＳｉＯ２膜上に形成する。レジストパターンをマスクとして空孔を形成すべき領域にＧｅをイオン注入し、当該領域のＧｅをアモルファス化する。
【００７０】
次に、希フッ酸処理によりダミーＳｉＯ２膜を剥離した後、ＺｒＯ２膜を１０ｎｍＣＶＤ法により成膜する。５００℃の窒素熱処理により上記空孔を形成すべき領域内のＧｅをＺｒＯ２膜に拡散させ、空孔を形成すべき領域に空孔を形成する。
【００７１】
続いて、ポリシリコン膜をシランを含むガス中により６００℃で成膜し、ポリしコン膜をパターニングすることにより、絶縁膜を介して空孔と対向する形の配線を形成する。
【００７２】
なお、上記空孔を形成すべき領域を形成する際の、基板にダメージを与えて結晶欠陥を形成する工程としては、プラズマを用いた異方性エッチング工程や、一般のイオン注入工程、プラズマ窒化等の工程等でも良い。
【００７３】
（実施例６）
次に、本発明の実施例６を説明する。まず、浅い埋め込み素子分離領域（ＳＴＩ領域）が形成されたＳｉ基板上にスパッタ成膜によりＺｒＯ２膜を１０ｎｍ堆積成膜し、５００℃の熱処理を行う。その後、プラズマを用いた異方性エッチングによりＺｒＯ２膜の一部の領域をエッチングし、ＺｒＯ２膜に開口を形成する。この開口はＳＴＩ領域にネッキング領域を介して接続されている。続いて、希フッ酸により上記開口に連なるＳＴＩ領域の絶縁膜をエッチング除去し、ＳＴＩ領域を空孔にする。ＳＴＩは通常ＳｉＯ２からなり、また、熱処理された高誘電体膜ＺｒＯ２の希フッ酸に対するエッチング耐性は増すため、希フッ酸によってＳｉＯ２を選択的にエッチング可能である。
【００７４】
次に、シランガスを用いて７５０℃でシリコンのエピタキシャル成長を行いネッキング領域を封鎖する。続いて大気に曝すことなく同一チャンバー内においてポリシリコン膜を形成する。その後、空孔の鉛直上方に電極をＺｒＯ２膜を介して形成する。
【００７５】
ネッキング領域に隣接する開口部は、ネッキング領域以外に別途設ける必要は必ずしも無く、ネッキング領域に直接開口コンタクト部が落ちていても良い。更に、コンタクトの径がＢＯＸ層の厚さより短ければコンタクト部を上記ネッキング領域として代用することも可能である。
【００７６】
（実施例７）
次に、本発明の実施例７を説明する。まず、Ｇｅ基板上にダミーＳｉＯ２膜を堆積し、空孔を形成すべき領域上に開口を有するレジストパターンをダミーＳｉＯ２膜上に形成する。その後、レジストパターンをマスクとして、空孔を形成すべき領域にＧｅをイオン注入し、当該領域のＧｅをアモルファス化する。
【００７７】
次に、希フッ酸処理によりダミーＳｉＯ２膜を剥離後、ＺｒＯ２膜を１０ｎｍ、ＣＶＤ法により成膜する。続いて、５００℃の窒素雰囲気で熱処理することにより、上記空孔を形成すべき領域のＧｅをＺｒＯ２膜に拡散させ、当該領域に空孔を形成する。その後、空孔が形成された領域上に、ＺｒＯ２膜を介してポリシリコン膜をシランを含むガス中により６００℃で成膜する。そして、ポリシリコン膜をパターニングすることにより、絶縁膜を介して空孔と対向する形で検出器を形成する。なお、空孔を形成すべき領域を形成する際の基板にダメージを与える工程としてはプラズマを用いた異方性エッチング工程や一般のイオン注入工程、プラズマ窒化等の工程等でも良い。
【００７８】
（実施例８）
次に、本発明の実施例８を説明する。まず、ＳＴＩが形成されたＳｉ基板上にスパッタ成膜によりＺｒＯ２膜を１０ｎｍ堆積し、５００℃の熱処理を行う。プラズマを用いた異方性エッチングにより上記ＺｒＯ２膜の一部の領域をエッチングすることによりＺｒＯ２膜に開口を形成する。この開口はネッキング領域を介して上記ＳＴＩ領域に接続している。
【００７９】
続いて、希フッ酸により上記開口に連なるＳＴＩ領域の絶縁膜をエッチング除去し、空孔を形成する。続いてシランガスを用いて７５０℃でシリコンのエピタキシャル成長を行いネッキング領域を封鎖する。続いて大気に曝すことなく同一チャンバー内においてぽりシリコン膜を形成する。このポリシリコン膜をパターニングすることにより、空孔の鉛直上方に検出器をＺｒＯ２膜を介して形成する。
【００８０】
（実施例９）
次に、本発明の実施例９を図２３乃至図２６を参照して説明する。まず、ＳＯＩ基板２１の膜厚がＴｂｏｘである埋め込み酸化膜層２１ｂ（以下、ＢＯＸ(Buried Oxide)層２１ｂともいう）に対するエッチング選択比の低い絶縁膜５１をＳＯＩ層２１ｃ上に形成する。続いて、リソグラフィー技術を用いて、絶縁膜５１およびＳＯＩ層をエッチングし、ＢＯＸ層２１ｂに達する開口径がＴｃｏｎｔの開口５２をＳＯＩ層２１ｃに形成する（図２３、２４参照）。図２３は、開口５２が形成されたときのＳＯＩ基板２１の平面図、図２４は図２３に示す切断線Ａ−Ａで切断したときの断面図である。
【００８１】
その後、開口５２からの希フッ酸液の供給及び排出によりＢＯＸ層２１ｂの一部をエッチング除去し、ＢＯＸ層２１ｂに空孔５４を形成する（図２５参照）。続いて基板２１を種としたシリコンのエピタキシャル成長により開口５２を封鎖し空孔５４上のシリコン領域、つまりＳＯＮ(Silicon (or semiconductor) on nothing)を形成する（図２６参照）。このとき、空孔５４の上面および下面と、開口５２にはエピタキシャル層５６が形成されている。その後、適宜、ＳＯＮ上に通常の方法によりデバイスを形成する。
【００８２】
上記のようにシリコンのエピタキシャル成長によってネッキング領域（本実施例では開口５２）を封鎖する場合、Ｔｂｏｘ  ＞  Ｔｃｏｎｔであることが望ましい。シリコンの酸化、絶縁膜の堆積等によってネッキング領域（開口５２）を封鎖する場合等についても同様である。
【００８３】
（実施例１０）
次に、本発明の実施例１０を説明する。ＳＯＩ基板の一部の領域にＴｉ（チタン）を３ｎｍ成膜する。例えば、当該領域に開口を有するレジストパターンをＳＯＩ基板上に形成し、その後Ｔｉを蒸着し、リフトオフ法により当該領域にＴｉを成膜する。
【００８４】
ＳＯＩ層の膜厚が薄く且つ蒸着時のエネルギーが大きい場合は、蒸着直後にＴｉ／基板界面に界面層が形成され、ＢＯＸ層の一部が消費される。このとき、基板への蒸着ダメージを低減し、ＢＯＸ層の消費を促進するために低エネルギーの電子線を用いたＴｉ蒸着および蒸着後の熱処理によりＳＯＩ層越しにＴｉ成膜領域下のＢＯＸ層を空孔化する。
【００８５】
その後、Ｔｉおよび界面層を剥離し、適宜、当該ＳＯＮ上に通常の方法によりデバイスを形成する。なお、蒸着後の熱処理により形成されたＴｉ酸化物は高誘電体膜であるから、上記のように剥離せずに原理的にはそのままデバイスの絶縁膜、例えばＦＥＴのゲート絶縁膜として利用可能である。
【００８６】
（実施例１１）
次に、本発明の実施例１１を図３を参照して説明する。本実施例は、図３に示す第２実施形態の半導体装置において、配線２８まで形成した後、基板２２内の空孔２４に達するコンタクト領域（図示せず）を形成する。このコンタクト領域を介して基板上に作成された素子２３で発生した熱が空気の対流により排出され基板温度の上昇が低減され素子の安定動作が実現される。なお、水などの冷媒でコンタクト領域および基板２２の空孔２４を満たすことで空冷時よりも更に効果的な水冷構造とすることも可能である。近年開発が進められているマイクロマシンを素子中に作り込むことで効果的な放熱が原理的には可能である。例えばコンタクト径を２箇所以上に形成し、弁の構造を弁の向きが逆向きになるようにそれぞれのコンタクト領域に作成し、周期的な水流振動を与えることで空孔内に冷媒が停滞することなく周期的に対流排出され効果的に廃熱されることが期待される。また弁は片方の向きのみの弁のみでも良く、この場合は少なくとも１箇所以上の弁の無い流入もしくは流出領域を形成し冷媒に振動を加えれば良い。
【００８７】
上記、絶縁膜の成膜方法はスパッタ法、ＣＶＤ法、Ａｔｏｍｉｃ  ｌａｙｅｒ  ＣＶＤ法、蒸着法、塗布法等を含めて一般の成膜方法に適宜、変更可能である。
【００８８】
また、上記Ｓｉ単結晶基板はＧｅが混ざったＳｉＧｅ基板やＧｅ基板、Ｃが混ざった基板、一般の半導体基板やＴＦＴに用いるアモルファス基板、多結晶基板、化合物基板および上記基板に酸化膜埋め込み層を持つ基板、ＳＯＩ基板等でも良い。
【００８９】
上記絶縁膜はＺｒＯ２、ＨｆＯ２以外にＳｉＯ２やＳｉＯＮ、ＨｆやＺｒを含む高誘電体膜および一般の絶縁膜でもよい。
【００９０】
また、半導体基板に穴をあける場合、開口部の深さと間口の比であるアスペクト比は必要ならば数十倍にすることがプロセス上可能である。実際、トレンチキャパシタなどは容量を大きくするためにアスペクト比の大きい深い穴を掘っている。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態による半導体装置を示す断面図。
【図２】第１実施形態に係る空孔の製造原理を説明するＴＥＭの写真。
【図３】本発明の第２実施形態による半導体装置を示す断面図。
【図４】本発明の第３実施形態による半導体装置の平面図。
【図５】図４に示す切断線Ａ−Ａで切断したときの第３実施形態の半導体装置の断面図。
【図６】本発明の第４実施形態による半導体装置を示す断面図。
【図７】本発明の実施例２による半導体装置の製造工程を示す平面図。
【図８】図７に示す切断線Ａ−Ａで切断した半導体装置の製造工程断面図。
【図９】図７に示す切断線Ｂ−Ｂで切断した半導体装置の製造工程断面図。
【図１０】図７に示す切断線Ｃ−Ｃで切断した半導体装置の製造工程断面図。
【図１１】実施例２の半導体装置の製造工程を示す平面図。
【図１２】図１１に示す切断線Ａ−Ａで切断したときの断面図。
【図１３】実施例２の半導体装置の製造工程を示す断面図。
【図１４】実施例２の半導体装置の製造工程を示す平面。
【図１５】図１４に示す切断線Ａ−Ａで切断した場合の断面図。
【図１６】図１４に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図１７】図１４に示す切断線Ｃ−Ｃで切断した場合の断面図。
【図１８】空孔内をエピタキシャル成長し、ネッキング領域が塞がらないときの、図１４に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図１９】空孔内をエピタキシャル成長し、ネッキング領域が塞がらないときの図１４に示す切断線Ｃ−Ｃで切断した場合の断面図。
【図２０】空孔内をエピタキシャル成長し、ネッキング領域が塞がったときの図１４に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図２１】空孔内をエピタキシャル成長し、ネッキング領域が塞がったときの図１４に示す切断線Ｃ−Ｃで切断した場合の断面図。
【図２２】ＨｆＯ２／ＧｅＯ２積層構造においてＧｅＯ（ｇ）の脱ガスの温度依存性を示す図。
【図２３】本発明の実施例９による半導体装置の製造工程を示す平面図。
【図２４】図２３に示す切断線Ａ−Ａで切断した場合の断面図。
【図２５】本発明の実施例９による半導体装置の製造工程を示す断面図。
【図２６】本発明の実施例９による半導体装置の製造工程を示す断面図。
【符号の説明】
【００９２】
２  Ｇｅ基板
４  ゲート絶縁膜
６  素子分離領域
６ａ  空孔
６ｂ  絶縁膜
８  ウェル
１０  ゲート電極
１２ａ  ソース領域
１２ｂ  ドレイン領域
１４  ゲート側壁
【図１】
2007027505.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２】
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