(57)【要約】【課題】ワード線の終端部におけるリソグラフィーマージンを向上する。【解決手段】列方向に平行に延伸する第１の活性領域ＡＡ０及び第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・と、第１の活性領域ＡＡ０と前記第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・を電気的に分離する素子分離領域（ＳＴＩ）３と、行方向に延伸し，本体部分と終端部分とからなる複数のワード線２０と、複数のワード線２０の本体部分と第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・との交差部に配置され，ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２及びコントロールゲート電極７を備え，メモリセルアレイを構成する複数のメモリセルトランジスタＭＴと、複数のワード線２０の終端部分を電気的に短絡する短絡領域６と、複数のワード線２０の終端部分と本体部分とを分離するＣＧパターニング領域５で表される溝とを備える不揮発性半導体記憶装置。【選択図】図４
2007049111.tif 000002
【特許請求の範囲】
【請求項１】
列方向に平行に延伸する第１及び第２の活性領域と、
前記第１の活性領域と前記第２の活性領域を電気的に分離する素子分離領域と、
行方向に延伸し，本体部分と終端部分とからなる複数のワード線と、
前記複数のワード線の前記本体部分と前記第２の活性領域との交差部に配置され，ゲート絶縁膜，フローティングゲート電極，ゲート間絶縁膜及びコントロールゲート電極を備え，メモリセルアレイを構成する複数のメモリセルトランジスタと、
前記複数のワード線の前記終端部分を電気的に短絡する短絡領域と、
前記複数のワード線の前記終端部分と前記本体部分とを分離する溝
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記短絡領域は、前記ワード線と同時にパターニングして形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記素子分離領域と前記フローティングゲート電極は、セルフアライン形成されることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記溝は、前記第１の活性領域直上に配置されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記溝は、前記短絡領域と前記第１の活性領域との間の素子分離領域直上に配置されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、メモリセルアレイを形成するワード線の電極配線層パターンに特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。
【０００４】
従来のＮＡＮＤ型フラッシュメモリセルアレイにおいては、ワード線終端部分のパターンの周期性が崩れやすい部分に対しては、ライン幅を他の部分より大きくとり、スペースの幅を最小のルールよりも小さいパターンにすることにより、リソグラフィーマージンを確保することができていた。しかしながら、最近の世代では、もともとの最小線幅が小さいため、こうした最小線幅より小さいパターンを使用することが不可能になり、結果として配線間ショートが起こりやすくなる。
【０００５】
ラインの幅よりもライン間の距離の小さな微細なライン・アンド・スペースのパターンを有する半導体装置において、ラインの終端においてパターンの中心部よりも隣り合うライン間の距離を広く構成することによって、リソグラフィー工程で起こる光強度分布によるラインの終端付近でのライン間の短絡を防止することができる半導体装置については、既に開示されている（例えば、特許文献１参照。）。
【特許文献１】特開平７−１８３３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線の終端部分におけるリソグラフィーマージンを向上した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、（イ）列方向に平行に延伸する第１及び第２の活性領域と、（ロ）第１の活性領域と第２の活性領域を電気的に分離する素子分離領域と、（ハ）行方向に延伸し，本体部分と終端部分とからなる複数のワード線と、（ニ）複数のワード線の本体部分と第２の活性領域との交差部に配置され，ゲート絶縁膜，フローティングゲート電極，ゲート間絶縁膜及びコントロールゲート電極を備え，メモリセルアレイを構成する複数のメモリセルトランジスタと、（ホ）複数のワード線の終端部分を電気的に短絡する短絡領域と、（へ）複数のワード線の終端部分と本体部分とを分離する溝とを備える不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ワード線の終端部分におけるリソグラフィーマージンを向上した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[検討例]
実施の形態の基礎技術として検討した検討例をまず説明する。
【００１２】
ＮＡＮＤ型フラッシュメモリセルアレイにおいては、図２７の模式的平面図に示すように、メモリセルブロック３３の周辺部近傍においては、図中のＣ及びＤに示すように、コンタクトホールを設定するために、斜めの配線パターン３５を使用している。一方、図２８に示すように、ワード線（ＷＬ）２０の引き出しのための配線パターン３５と逆側の領域（例えば、図２８のＡで表示される近傍領域）は、最小線幅でのライン・アンド・スペース（Ｌ／Ｓ）になっている。 
[第１の実施の形態]
図４は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン図を示し、図８は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造図を示す。又、図１乃至図３，図５乃至図７は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程における模式的平面パターン図，模式的断面構造図を示す。
【００１３】
図１においてＩ−Ｉ線に沿う模式的断面構造図が図５に対応し、図２においてＩＩ−ＩＩ線に沿う模式的断面構造図が図６に対応し、図３においてＩＩＩ−ＩＩＩ線に沿う模式的断面構造図が図７に対応し、図４においてＩＶ−ＩＶ線に沿う模式的断面構造図が図８（ａ）に対応する。特に、図８（ｂ）は、本発明の第１の実施の形態に係るセルフアラインＳＴＩ型構造の不揮発性半導体記憶装置の模式的断面構造図を示す。
【００１４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図４及び図８に示すように、列方向に平行に延伸する第１の活性領域ＡＡ０及び第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・と、第１の活性領域ＡＡ０と前記第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・を電気的に分離する素子分離領域（ＳＴＩ）３と、行方向に延伸し，本体部分と終端部分とからなる複数のワード線２０と、複数のワード線２０の本体部分と第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・との交差部に配置され，ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２及びコントロールゲート電極７を備え，メモリセルアレイを構成する複数のメモリセルトランジスタＭＴと、複数のワード線２０の終端部分を電気的に短絡する短絡領域６と、複数のワード線２０の終端部分と本体部分とを分離するＣＧパターニング領域５で表される溝とを備える。
【００１５】
又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、短絡領域６は、ワード線２０と同時にパターニングして形成されていても良い。
【００１６】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、素子分離領域３とフローティングゲート電極４は、図８（ｂ）に示すように、セルフアライン形成されていても良い。この場合には、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、セルフアラインＳＴＩ型の不揮発性半導体記憶装置となる。即ち、半導体基板１をエッチングし，素子分離領域３を作成した素子分離パターンと、フローティングゲート電極４がセルフアラインで形成されるセルフアラインＳＴＩ型のフラッシュ半導体記憶装置等の不揮発性半導体記憶装置において、メモリセルアレイ端部のワード線２０が短絡領域６によって短絡しており、かつ、短絡領域６よりメモリセルアレイ側のコントロールゲート電極７が分離される。
【００１７】
又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、ＣＧパターニング領域５は、第１の活性領域ＡＡ０直上に配置される。即ち、図８において、第１の活性領域ＡＡ０上に、開口部１８が形成される。
【００１８】
図４に示すように、ワード線２０の終端部において、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・をお互いに、意図的に短絡させるための短絡領域６を配置する。ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・をお互いに、短絡させる短絡領域６によって、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・間のリソグラフィーマージンを広げることができる。
【００１９】
コントロールゲート電極７をエッチング加工することによって、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の端部は短絡領域６によって短絡しているが、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士は開口部１８を形成することで互いに短絡しないように形成することができる。
【００２０】
ＣＧパターニング領域５は、図１７及び図１８に示す周辺領域のポリシリコン間キャパシタの開口部１８と同一工程で作成することも可能である。或いは、図１９及び図２０に示す周辺領域の抵抗素子の開口部１８と同一工程で形成することも可能である。
【００２１】
（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程は、図１乃至図４に示す模式的平面パターン図及び図５乃至図８に示す模式的断面構造図を用いて、以下のように表される。
【００２２】
（ａ）ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の加工工程において、ＳｉＮ膜１０，ＷＳｉ等からなる金属サリサイド膜１１，ポリシリコンからなるコントロールゲート電極７，ゲート間絶縁膜１２及びポリシリコンからなるフローティングゲート電極４を加工する。ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の加工工程後の模式的平面パターン図を図１に、模式的断面構造図を図５に示す。  
このとき、ワード線２０の終端部分をお互いに、意図的に短絡領域６によって短絡させる。このワード線２０の終端部分を短絡するかどうかが、リソグラフィーマージンを律捉する。
【００２３】
従って、ワード線２０の終端部分をパターンとして短絡させることによって、終端部分のリソグラフィーマージンは広がり、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の全体のリソグラフィーマージンも広くすることができる。
【００２４】
（ｂ）次に、半導体基板１のデバイス領域全面にレジスト１４を塗布する。そして、メモリセルアレイの周辺部分において、図１７及び図１８に示すポリシリコン間キャパシタ（インターポリキャパシタ）や図１９及び図２０に示す抵抗素子の開口部１８のためのパターニングと同時に、ＣＧパターニング領域５のパターニングを行う。
【００２５】
（ｃ）次に、図３及び図７に示すように、開口部１６を形成したレジスト１４をマスクとして、ＣＧパターニング領域５のＳｉＮ膜１０，金属サリサイド膜１１，コントロールゲート電極７をエッチングし、開口部１８を形成する。ここで、ＣＧパターニング領域５は、第１の活性領域ＡＡ０上に配置する。
【００２６】
このエッチング工程により、ＣＧパターニング領域５のパターンによってワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の上部の金属サリサイド膜１１及びコントロールゲート電極７が切断され，不連続となり、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・と、メモリセルアレイ端部で短絡領域６によって短絡させたワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・とは電気的に分離される。
【００２７】
メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・と、メモリセルアレイ端部で短絡領域６によって短絡させたワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・とを電気的に分離することにより、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士はリソグラフィーマージンを確保しつつ、短絡しないように形成することができる。
【００２８】
このようなＣＧパターニング領域５のパターンによって、微細なワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士の短絡を引き起こさずに、リソグラフィーマージンを広げることができる。
【００２９】
（ｄ）次に、図４及び図８に示すように、半導体基板１のデバイス領域全面に塗布されたレジスト１４を剥離する。
【００３０】
（ＮＡＮＤ型）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２１に示すように、ＮＡＮＤ型の回路構成を備える。
【００３１】
ＮＡＮＤセルユニット６０は、図２１に詳細に示すように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
【００３２】
各選択ゲートトランジスタＳＧ１のゲートは、共通の選択ゲート線ＳＧＤに接続され、各選択ゲートトランジスタＳＧ２のゲートは、共通の選択ゲート線ＳＧＳに接続されている。更に、各メモリセルトランジスタＭ０〜Ｍ１５の各ゲートはワード線ＷＬ０〜ＷＬ１５に接続されている。選択ゲート線ＳＧＤ，ＳＧＳは、各ワード線ＷＬ０〜ＷＬ１５に平行に配置されている。
【００３３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート電極７からなるスタックゲート構造のメモリセルトランジスタを備えている。各メモリセルトランジスタＭ０〜Ｍ１５のソース・ドレイン拡散層を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１、ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１、ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット６０が構成され、これらのＮＡＮＤセルユニット６０は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・ＷＬ１４，ＷＬ１５方向に複数並列に配置される。
【００３４】
図１乃至図８を用いて説明したワード線２０の終端部分におけるリソグラフィーマージンの向上は、図２１に示すＮＡＮＤ型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・ＷＬ１４，ＷＬ１５の終端部分におけるリソグラフィーマージンにおいて発揮される。
【００３５】
[第２の実施の形態]
図１２は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン図を示し、図１６は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造図を示す。又、図９乃至図１１，図１３乃至図１５は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程における模式的平面パターン図，模式的断面構造図を示す。
【００３６】
図９においてＩ−Ｉ線に沿う模式的断面構造図が図１３に対応し、図１０においてＩＩ−ＩＩ線に沿う模式的断面構造図が図１４に対応し、図１１においてＩＩＩ−ＩＩＩ線に沿う模式的断面構造図が図１５に対応し、図１２においてＩＶ−ＩＶ線に沿う模式的断面構造図が図１６（ａ）に対応する。特に、図１６（ｂ）は、本発明の第２の実施の形態に係るセルフアラインＳＴＩ型構造の不揮発性半導体記憶装置の模式的断面構造図を示す。
【００３７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ＣＧパターニング領域５を活性領域ＡＡ０上に配置する例を示したが、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、図１２及び図１６に示すように、ＣＧパターニング領域５を素子分離領域３直上に配置する。
【００３８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図１２及び図１６に示すように、列方向に平行に延伸する第１の活性領域ＡＡ０及び第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・と、第１の活性領域ＡＡ０と前記第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・を電気的に分離する素子分離領域（ＳＴＩ）３と、行方向に延伸し，本体部分と終端部分とからなる複数のワード線２０と、複数のワード線２０の本体部分と第２の活性領域ＡＡ１，ＡＡ２，ＡＡ３，・・・との交差部に配置され，ゲート絶縁膜２，フローティングゲート電極４，ゲート間絶縁膜１２及びコントロールゲート電極７を備え，メモリセルアレイを構成する複数のメモリセルトランジスタＭＴと、複数のワード線２０の終端部分を電気的に短絡する短絡領域６と、複数のワード線２０の終端部分と本体部分とを分離するＣＧパターニング領域５で表される溝とを備える。
【００３９】
又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、短絡領域６は、ワード線２０と同時にパターニングして形成されていても良い。
【００４０】
或いは又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、素子分離領域３とフローティングゲート電極４は、図１６（ｂ）に示すように、セルフアライン形成されていても良い。この場合には、第２の実施の形態に係る不揮発性半導体記憶装置は、セルフアラインＳＴＩ型の不揮発性半導体記憶装置となる。即ち、半導体基板１をエッチングし，素子分離領域３を作成した素子分離パターンと、フローティングゲート電極４がセルフアラインで形成されるセルフアラインＳＴＩ型のフラッシュ半導体記憶装置等の不揮発性半導体記憶装置において、メモリセルアレイ端部のワード線…ＷＬi-1, ＷＬi, ＷＬi+1, ＷＬi+2，…が短絡領域６によって短絡しており、かつ、短絡領域６よりメモリセルアレイ側のコントロールゲート電極７がパターニグされる。
【００４１】
図１２に示すように、ワード線２０の終端部において、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・をお互いに、意図的に短絡させるための短絡領域６を配置する。ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・をお互いに、短絡させる短絡領域６によって、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・間のリソグラフィーマージンを広げることができる。その後、コントロールゲート電極７をエッチング加工することによって、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の端部は短絡領域６によって短絡しているが、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士は開口部１８を形成することで互いに短絡しないように形成することができる。
【００４２】
ＣＧパターニング領域５は、図１７及び図１８に示す周辺領域のポリシリコン間キャパシタの開口部１８と同一工程で作成することも可能である。或いは、図１９及び図２０に示す周辺領域の抵抗素子の開口部１８と同一工程で形成することも可能である。
【００４３】
（製造方法）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程は、図９乃至図１２に示す模式的平面パターン図及び図１３乃至図１６に示す模式的断面構造図を用いて、以下のように表される。
【００４４】
（ａ）ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の加工工程において、ＳｉＮ膜１０，ＷＳｉ等からなる金属サリサイド膜１１，ポリシリコンからなるコントロールゲート電極７，ゲート間絶縁膜１２及びポリシリコンからなるフローティングゲート電極４を加工する。ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の加工工程後の模式的平面パターン図を図９に、模式的断面構造図を図１６に示す。  
このとき、ワード線２０の終端部分をお互いに、意図的に短絡領域６によって短絡させる。このワード線２０の終端部分を短絡するかどうかが、リソグラフィーマージンを律捉する。
【００４５】
従って、ワード線２０の終端部分をパターンとして短絡させることによって、終端部分のリソグラフィーマージンは広がり、ワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・の全体のリソグラフィーマージンも広くすることができる。
【００４６】
（ｂ）次に、半導体基板１のデバイス領域全面にレジスト１４を塗布する。そして、メモリセルアレイの周辺部分において、図１７及び図１８に示すポリシリコン間キャパシタ（インターポリキャパシタ）や、図１９及び図２０に示す抵抗素子の開口部１８のためのパターニングと同時に、ＣＧパターニング領域５のパターニングを行う。
【００４７】
（ｃ）次に、図１１及び図１５に示すように、開口部１６を形成したレジスト１４をマスクとして、ＣＧパターニング領域５のＳｉＮ膜１０，金属サリサイド膜１１，コントロールゲート電極７をエッチングし、開口部１８を形成する。
【００４８】
このエッチング工程により、ＣＧパターニング領域５のパターンによって金属サリサイド膜１１及びコントロールゲート電極７が切断され，不連続となり、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・と、メモリセルアレイ端部で短絡領域６によって短絡させたワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・とは電気的に分離される。
【００４９】
メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・と、メモリセルアレイ端部で短絡領域６によって短絡させたワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・とを電気的に分離することにより、メモリセルアレイ内のワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士はリソグラフィーマージンを確保しつつ、短絡しないように形成することができる。
【００５０】
このようなＣＧパターニング領域５のパターンによって、微細なワード線・・・ＷＬi-1 , ＷＬi , ＷＬi+1 , ＷＬi+2 ,・・・同士の短絡を引き起こさずに、リソグラフィーマージンを広げることができる。
【００５１】
（ｄ）次に、図１２及び図１６に示すように、半導体基板１のデバイス領域全面に塗布されたレジスト１４を剥離する。
【００５２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、第１の実施の形態と同様に、図２１に示すＮＡＮＤ型の回路構成を備える。
【００５３】
図９乃至図１６を用いて説明したワード線２０の終端部分におけるリソグラフィーマージンの向上は、図２１に示すＮＡＮＤ型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・ＷＬ１４，ＷＬ１５の終端部分におけるリソグラフィーマージンにおいて発揮される。
【００５４】
（ポリシリコン間キャパシタの構成例）
本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置の製造工程において、同時に形成可能なポリシリコン間キャパシタ（インターポリキャパシタ）は、図１７の模式的平面パターン図及び図１８の模式的断面構造図に示すように表される。図１７において、Ｉ−Ｉ線に沿う模式的断面構造が、図１８に対応している。
【００５５】
図１７及び図１８はレジスト１４に対して開口部２２，２４を形成後の工程図に対応している。開口部１８によってコントロールゲート電極７ａと７ｂは分離され、又金属サリサイド膜１１ａと１１ｂも分離されている。開口部２４はＳｉＮ膜１０をパターニングすることで形成され、開口部２２は側壁絶縁膜２８をパターニングすることで形成される。
【００５６】
レジスト１４剥離後の工程によって、開口部２４に電極を形成し、開口部１８によって分離された金属サリサイド膜１１ａ，１１ｂにそれぞれコンタクトを取ることによって、ポリシリコン間キャパシタ（インターポリキャパシタ）が形成可能である。即ち、ゲート間ポリシリコン層１３によってフローティングゲート電極４と電気的に接続されたフローティングゲート電極７ａ及び金属サリサイド膜１１ａを一方の電極とし、ゲート間絶縁膜１２をキャパシタを形成するための電極間の絶縁膜とし、フローティングゲート電極７ｂ及び金属サリサイド膜１１ｂを他方の電極とするポリシリコン間キャパシタ（インターポリキャパシタ）が形成される。
【００５７】
（抵抗素子の構成例）
本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置の製造工程において、同時に形成可能な抵抗素子は、図１９の模式的平面パターン図及び図２０の模式的断面構造図に示すように表される。図１９において、Ｉ−Ｉ線に沿う模式的断面構造が、図２０に対応している。
【００５８】
図１９及び図２０はレジスト１４に対して開口部２４を形成後の工程図に対応している。開口部１８によってコントロールゲート電極７ｃと７ｄは分離され、又金属サリサイド膜１１ｃと１１ｄも分離されている。開口部２４はＳｉＮ膜１０をパターニングすることで形成される。
【００５９】
レジスト１４剥離後の工程によって、開口部２４に電極を形成し、開口部１８によって分離された金属サリサイド膜１１ｃ，１１ｄにそれぞれコンタクトを取ることによって、抵抗素子が形成可能である。即ち、ゲート間ポリシリコン層１３によってフローティングゲート電極４と電気的に接続されたフローティングゲート電極７ｃ及び金属サリサイド膜１１ｃを一方の電極とし、フローティングゲート電極４を抵抗素子を形成するためのポリシリコン層とし、フローティングゲート電極７ｄ及び金属サリサイド膜１１ｄを他方の電極とする抵抗素子が形成される。
【００６０】
[第３の実施の形態]
（ＡＮＤ型）
本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２２に示すように、ＡＮＤ型の回路構成を備える。
【００６１】
ＡＮＤセルユニット２３は、図２２に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００６２】
図２２において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図２２に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット２３では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬj-1，ＢＬj，ＢＬj+1・・・に接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００６３】
本発明の第１乃至第２の実施の形態に係るＮＡＮＤ型の不揮発性半導体記憶装置に適用したワード線終端部分におけるリソグラフィーマージンの向上の効果は、本発明の第３の実施の形態に係るＡＮＤ型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線終端部分の配線パターンにおいても同様に発揮されることは明らかである。
【００６４】
[第４の実施の形態]
（ＮＯＲ構成）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２３に示すように、ＮＯＲ型の回路構成を備える。
【００６５】
図２３において、点線で囲まれた６４がＮＯＲセルユニットを示す。ＮＯＲセルユニット６４内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。更に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット６４が配列されており、各ワード線ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット６４間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【００６６】
本発明の第１乃至第２の実施の形態に係るＮＡＮＤ型の不揮発性半導体記憶装置に適用したワード線終端部分におけるリソグラフィーマージンの向上の効果は、本発明の第４の実施の形態に係るＮＯＲ型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線終端部分の配線パターンにおいても同様に発揮されることは明らかである。
【００６７】
[第５の実施の形態]
（２トランジスタ／セル型）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２４に示すように、２トランジスタ／セル型の回路構成を備える。
【００６８】
本発明の第５の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート７からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのドレイン領域はドレイン拡散層を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース拡散層を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース拡散層を介してソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図２４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート電極７に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【００６９】
本発明の第１乃至第２の実施の形態に係るＮＡＮＤ型の不揮発性半導体記憶装置に適用したワード線終端部分におけるリソグラフィーマージンの向上の効果は、本発明の第５の実施の形態に係る２トランジスタ／セル型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線終端部分の配線パターンにおいても同様に発揮されることは明らかである。
【００７０】
[第６の実施の形態]
（３トランジスタ／セル型）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２５に示すように、３トランジスタ／セル型の回路構成を備える。
【００７１】
本発明の第６の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１上に形成されたゲート絶縁膜２をトンネル絶縁膜とし、更にゲート絶縁膜２上に配置されたフローティングゲート電極４、ゲート間絶縁膜１２、コントロールゲート電極７からなるスタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。
【００７２】
このような３トランジスタ／セル方式のメモリセルがワード線ＷＬi-2，ＷＬi-1，ＷＬi，ＷＬi+1が延伸する方向に並列に配置されて、図２５に示すように、メモリセルブロック３３が構成される。例えば、１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート電極７に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。
【００７３】
更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。本発明の第６の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。
【００７４】
本発明の第１乃至第２の実施の形態に係るＮＡＮＤ型の不揮発性半導体記憶装置に適用したワード線終端部分におけるリソグラフィーマージンの向上の効果は、本発明の第６の実施の形態に係る３トランジスタ／セル型の不揮発性半導体記憶装置のメモリセルアレイ１３０におけるワード線終端部分の配線パターンにおいても同様に発揮されることは明らかである。
【００７５】
[応用例]
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例を図２６に示す。図２６は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図２６に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【００７６】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【００７７】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【００７８】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【００７９】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【００８０】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【００８１】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【００８２】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【００８３】
（その他の実施の形態）
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８４】
第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【００８５】
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図５】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図６】図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７】図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８】（ａ）図４のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｂ）セルフアラインＳＴＩ型の不揮発性半導体記憶装置の場合の模式的断面構造図。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を説明する模式的平面パターン図。
【図１３】図９のＩ−Ｉ線に沿う模式的断面構造図。
【図１４】図１０のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１５】図１１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１６】（ａ）図１２のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｂ）セルフアラインＳＴＩ型の不揮発性半導体記憶装置の場合の模式的断面構造図。
【図１７】本発明の第１乃至第２の実施の形態に係るセルフアラインＳＴＩ型の不揮発性半導体記憶装置の製造工程において、同時に形成可能なポリシリコン間キャパシタ（インターポリキャパシタ）の製造工程の一工程を説明する模式的平面パターン図。
【図１８】図１７のＩ−Ｉ線に沿う模式的断面構造図。
【図１９】本発明の第１乃至第２の実施の形態に係るセルフアラインＳＴＩ型の不揮発性半導体記憶装置の製造工程において、同時に形成可能な抵抗素子の製造工程の一工程を説明する模式的平面パターン図。
【図２０】図１９のＩ−Ｉ線に沿う模式的断面構造図。
【図２１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおけるＮＡＮＤ型の模式的回路構成図。
【図２２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおけるＡＮＤ型の模式的回路構成図。
【図２３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおけるＮＯＲ型の模式的回路構成図。
【図２４】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける２トランジスタ／セル型の模式的回路構成図。
【図２５】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける３トランジスタ／セル型の模式的回路構成図。
【図２６】本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例としてのフラッシュメモリ装置及びシステムの概略的なブロック図。
【図２７】検討例に係る不揮発性半導体記憶装置のメモリセルブロックのワード線引き出し部近傍における模式的平面図。
【図２８】検討例に係る不揮発性半導体記憶装置のワード線終端部分における模式的平面図。
【符号の説明】
【００８８】
１…半導体基板
２…ゲート絶縁膜
３…素子分離領域（ＳＴＩ）
４…フローティングゲート（ＦＧ）電極
５…ＣＧパターニング領域
６…短絡領域
７，７ａ，７ｂ，７ｃ，７ｄ…コントロールゲート（ＣＧ）電極
１０…ＳｉＮ膜
１１，１１ａ，１１ｂ, １１ｃ，１１ｄ…金属サリサイド膜
１２…ゲート間絶縁膜
１３…ゲート間ポリシリコン層
１４…レジスト
１６,１８,２２,２４…開口部
６０…ＮＡＮＤセルユニット
６２…ＡＮＤセルユニット
６４…ＮＯＲセルユニット
１３０…メモリセルアレイ
【図１】
2007049111.tif 000003
【図２】
2007049111.tif 000004
【図３】
2007049111.tif 000005
【図４】
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【図５】
2007049111.tif 000007
【図６】
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【図７】
2007049111.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007049111.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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