(57)【要約】  【課題】リサーフ構造を採用しながら基板電位とソース電位とを異ならせることができる半導体装置およびその製造方法を提供すること。  【解決手段】Ｐ−型半導体基板１上には、Ｎ−型エピタキシャル層２が形成され、このＮ−型エピタキシャル層２には、環状のＰ型ボディ拡散領域４が形成されている。Ｐ型ボディ拡散領域４には、Ｎ＋型ソース拡散領域５とＰ＋型ボディコンタクト領域６とが形成されている。Ｎ−型エピタキシャル層２には、Ｎ＋型ドレイン拡散領域８が形成されている。ゲート電極１０は、Ｎ＋型ソース拡散領域５とＮ＋型ドレイン拡散領域８との間のＰ型ボディ拡散領域４上に配置されている。Ｐ−型半導体基板１とＮ−型エピタキシャル層２とに跨って、Ｎ＋型埋め込み拡散層１４が形成され、Ｎ＋型埋め込み拡散層１４とＰ型ボディ拡散領域４との間には、Ｐ型埋め込み拡散層１５がそれらに接して形成されている。【選択図】        図１
2007088334.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
前記半導体層の表層部に環状に形成され、前記第１導電型を有するボディ領域と、
このボディ領域の表層部に形成され、前記第２導電型を有するソース領域と、
前記半導体層の表層部において、前記ボディ領域に囲まれた領域内に前記ボディ領域から離間して形成され、第２導電型を有するドレイン領域と、
前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
前記第２導電型埋め込み層と前記ボディ領域との間に前記第２導電型埋め込み層および前記ボディ領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層とを含むことを特徴とする、半導体装置。
【請求項２】
第１導電型の半導体基板と、
この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
前記半導体層の表層部に形成され、前記第１導電型を有するウエル領域と、
このウエル領域の表層部に形成され、前記第２導電型を有するソース領域と、
前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第２導電型を有するドリフト領域と、
このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第２導電型のドレイン領域と、
前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、
前記第２導電型埋め込み層と前記ウエル領域との間に前記第２導電型埋め込み層および前記ウエル領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層とを含むことを特徴とする、半導体装置。
【請求項３】
前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有する分離領域と、
この分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域とをさらに含むことを特徴とする、請求項１または２記載の半導体装置。
【請求項４】
第１導電型の半導体基板に前記第１導電型とは異なる前記第２導電型の不純物を導入する工程と、
この工程の後に、前記半導体基板上に前記第２導電型の下側半導体層をエピタキシャル成長させる工程と、
前記下側半導体層に前記第１導電型の不純物を導入する工程と、
この工程の後に、前記下側半導体層上に前記第２導電型の上側半導体層をエピタキシャル成長させる工程と、
前記上側半導体層上にゲート電極を形成する工程と、
前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第１導電型の不純物を導入して、ボディ領域を形成する工程と、
前記ボディ領域に前記第２導電型の不純物を導入して、ソース領域を形成する工程と、
前記上側半導体層の前記ボディ領域に囲まれた領域において、前記ボディ領域から離間した領域に前記第２導電型の不純物を導入して、ドレイン領域を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を高耐圧化および／または低オン抵抗化するための構造として、いわゆるリサーフ（ＲＥＳＵＲＦ（Reduced Surface Field）：表面電界緩和）構造が知られている。
図６は、リサーフ構造が適用された横型二重拡散ＭＯＳＦＥＴ（Laterally Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＬＤＭＯＳＦＥＴ）の構造を示す図解的な断面図である。
【０００３】
このＬＤＭＯＳＦＥＴは、Ｐ−型（低濃度Ｐ型）基板９１上に、Ｎ−型（低濃度Ｎ型）エピタキシャル層９２と、Ｎ−型エピタキシャル層９２の側方を取り囲むＰ型分離拡散領域９３とが形成されている。Ｎ−型エピタキシャル層９２の表層部には、Ｐ型ボディ拡散領域９４がＰ型分離拡散領域９３と接するように形成されるとともに、そのＰ型ボディ拡散領域９４およびＰ型分離拡散領域９３から間隔を空けて、Ｎ＋型（高濃度Ｎ型）ドレイン領域９５が形成されている。このＮ＋型ドレイン領域９５には、ドレイン電極が接続されている。また、Ｐ型ボディ拡散領域９４の表層部には、Ｎ＋型ソース領域９６とＰ＋型（高濃度Ｐ型）ボディコンタクト領域９７とが、互いに間隔を空けて形成されている。Ｎ＋型ソース領域９６およびＰ＋型ボディコンタクト領域９７には、ソース電極が接続されている。
【０００４】
Ｎ−型エピタキシャル層９２およびＰ型分離拡散領域９３の表面には、Ｐ型ボディ拡散領域９４とＰ型ボディ拡散領域９４のＮ＋型ドレイン領域９５側に隣接する所定幅の領域とを除く領域に、フィールド酸化膜９８が形成されている。さらに、Ｎ−型エピタキシャル層９２上には、ゲート電極９９が形成されている。このゲート電極９９は、その一端が、Ｐ型ボディ拡散領域９４とＮ＋型ドレイン領域９５との間に配置されたフィールド酸化膜９８に乗り上げ、他端が、Ｐ型ボディ拡散領域９４上に配置されている。
【０００５】
このような構成により、ドレイン電極とソース電極との間（ドレイン−ソース間）に電圧が印加されたときに、ドリフト層であるＮ−型エピタキシャル層９２を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、ＬＤＭＯＳＦＥＴの高耐圧化を図ることができる。
【特許文献１】特開平０３−１８９１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図６に示す構造では、基板電位とソース電位とを同じにしなければならず、用途が著しく制限されるという問題がある。
そこで、この発明の目的は、リサーフ構造を採用しながら基板電位とソース電位とを異ならせることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板と、この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、前記半導体層の表層部に環状に形成され、前記第１導電型を有するボディ領域と、このボディ領域の表層部に形成され、前記第２導電型を有するソース領域と、前記半導体層の表層部において、前記ボディ領域に囲まれた領域内に前記ボディ領域から離間して形成され、第２導電型を有するドレイン領域と、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、前記第２導電型埋め込み層と前記ボディ領域との間に前記第２導電型埋め込み層および前記ボディ領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層とを含むことを特徴とする、半導体装置である。
【０００８】
この構成では、第１導電型の半導体基板と第２導電型の半導体層とに跨って、第２導電型の第２導電型埋め込み層が形成され、半導体層の表層部に、第１導電型のボディ領域が環状に形成されるとともに、そのボディ領域と第２導電型埋め込み層との間に、それらと接するように第１導電型の第１導電型埋め込み層が形成されている。そして、ボディ領域の表層部に、ソース領域が形成され、ボディ領域に囲まれた領域内に、ドレイン領域が形成されている。これにより、半導体層において、ボディ領域および第１導電型埋め込み層に囲まれた領域がドリフト領域として機能し、ドレイン−ソース間に高電圧が印加されたときに、その領域（ドリフト領域）を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しない半導体装置と同程度の耐圧で十分であれば、半導体層の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
【０００９】
さらに、半導体基板と第１導電型埋め込み層との間に、第２導電型埋め込み層が介在されているため、半導体基板上に形成されているＭＯＳ構造が半導体基板から電気的に分離した、いわゆるフローティング構造となっている。そのため、基板電位とソース電位とを同じにする必要がないので、従来のリサーフ構造を有する半導体装置（ＭＯＳＦＥＴ）よりも用途を広げることができる。
【００１０】
請求項２記載の発明は、第１導電型の半導体基板と、この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、前記半導体層の表層部に形成され、前記第１導電型を有するウエル領域と、このウエル領域の表層部に形成され、前記第２導電型を有するソース領域と、前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第２導電型を有するドリフト領域と、このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第２導電型のドレイン領域と、前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、前記第２導電型埋め込み層と前記ウエル領域との間に前記第２導電型埋め込み層および前記ウエル領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層とを含むことを特徴とする、半導体装置である。
【００１１】
この構成では、第１導電型の半導体基板と第２導電型の半導体層とに跨って、第２導電型の第２導電型埋め込み層が形成され、半導体層の表層部に、第１導電型のウエル領域が形成されるとともに、そのウエル領域と第２導電型埋め込み層との間に、それらと接するように第１導電型の第１導電型埋め込み層が形成されている。そして、ウエル領域の表層部に、ソース領域およびドリフト領域が形成され、そのドリフト領域の表層部に、ドレイン領域が形成されている。これにより、ドレイン−ソース間に高電圧が印加されたときに、ドリフト領域を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しない半導体装置と同程度の耐圧で十分であれば、半導体層の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
【００１２】
さらに、半導体基板と第１導電型埋め込み層との間に、第２導電型埋め込み層が介在されているため、半導体基板上に形成されているＭＯＳ構造が半導体基板から電気的に分離した、いわゆるフローティング構造となっている。そのため、基板電位とソース電位とを同じにする必要がないので、従来のリサーフ構造を有する半導体装置（ＭＯＳＦＥＴ）よりも用途を広げることができる。
【００１３】
なお、前記半導体装置は、請求項３に記載のように、前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有する分離領域と、この分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域とをさらに含んでいてもよい。
請求項４記載の発明は、第１導電型の半導体基板に前記第１導電型とは異なる前記第２導電型の不純物を導入する工程と、この工程の後に、前記半導体基板上に前記第２導電型の下側半導体層をエピタキシャル成長させる工程と、前記下側半導体層に前記第１導電型の不純物を導入する工程と、この工程の後に、前記下側半導体層上に前記第２導電型の上側半導体層をエピタキシャル成長させる工程と、前記上側半導体層上にゲート電極を形成する工程と、前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第１導電型の不純物を導入して、ボディ領域を形成する工程と、前記ボディ領域に前記第２導電型の不純物を導入して、ソース領域を形成する工程と、前記上側半導体層の前記ボディ領域に囲まれた領域において、前記ボディ領域から離間した領域に前記第２導電型の不純物を導入して、ドレイン領域を形成する工程とを含むことを特徴とする、半導体装置の製造方法である。
【００１４】
この方法により、請求項１記載の構成の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＬＤＭＯＳＦＥＴの構造を示す図解的な断面図である。このＬＤＭＯＳＦＥＴは、Ｐ−型半導体基板１上に、半導体層としてのＮ−型エピタキシャル層２と、このＮ−型エピタキシャル層２の周囲（側方）を取り囲む環状の分離領域としてのＰ型分離拡散領域３とが形成されている。
【００１６】
Ｎ−型エピタキシャル層２の表層部には、環状のボディ領域としてのＰ型ボディ拡散領域４が形成されている。このＰ型ボディ拡散領域４の表層部には、ソース領域としてのＮ＋型ソース拡散領域５とＰ＋型ボディコンタクト領域６とが形成されている。また、Ｎ−型エピタキシャル層２の表層部には、Ｐ型分離拡散領域３とＰ型ボディ拡散領域４との間において、Ｎ＋型拡散領域７が形成されている。そして、Ｎ＋型ソース拡散領域５、Ｐ＋型ボディコンタクト領域６およびＮ＋型拡散領域７には、ソース電極が接続されている。さらに、Ｎ−型エピタキシャル層２の表層部には、Ｐ型ボディ拡散領域４に囲まれた領域内に、ドレイン領域としてのＮ＋型ドレイン拡散領域８が形成されている。このＮ＋型ドレイン拡散領域８には、ドレイン電極が接続されている。
【００１７】
Ｎ−型エピタキシャル層２の表面は、Ｐ型ボディ拡散領域４、Ｎ＋型拡散領域７、Ｎ＋型ドレイン拡散領域８、およびＰ型ボディ拡散領域４のＮ＋型ドレイン拡散領域８側に隣接する所定幅の領域を除いて、フィールド酸化膜９により覆われている。
また、Ｎ−型エピタキシャル層２上には、ゲート電極１０が形成されている。このゲート電極１０は、その一端が、Ｎ＋型ソース拡散領域５とＮ＋型ドレイン拡散領域８との間に配置されたフィールド酸化膜９上に乗り上げ、他端が、Ｐ型ボディ拡散領域４のＮ＋型ソース拡散領域５とＮ＋型ドレイン拡散領域８との間に介在する部分上に配置されている。
【００１８】
Ｐ型分離拡散領域３は、Ｐ−型半導体基板１に接続された下側分離拡散領域１１と、この下側分離拡散領域１１上に形成された上側分離拡散領域１２とを備えている。上側分離拡散領域１２の表層部には、基板コンタクト領域としてのＰ＋型基板コンタクト拡散領域１３が形成されている。このＰ＋型基板コンタクト拡散領域１３には、接地された基板電極が接続されている。
【００１９】
また、Ｐ−型半導体基板１とＮ−型エピタキシャル層２とに跨って、第２導電型埋め込み層としてのＮ＋型埋め込み拡散層１４が形成されている。さらに、そのＮ＋型埋め込み拡散層１４とＰ型ボディ拡散領域４との間には、それらに接するように、第１導電型埋め込み層としてのＰ型埋め込み拡散層１５が形成されている。
このような構成により、Ｎ−型エピタキシャル層２において、Ｐ型ボディ拡散領域４およびＰ型埋め込み拡散層１５に囲まれた領域がドリフト領域として機能し、ドレイン電極とソース電極との間（ドレイン−ソース間）に高電圧が印加されたときに、その領域（ドリフト領域）を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しないＬＤＭＯＳＦＥＴと同程度の耐圧で十分であれば、Ｎ−型エピタキシャル層２の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
【００２０】
また、このＬＤＭＯＳＦＥＴは、Ｐ−型半導体基板１とＰ型埋め込み拡散層１５との間に、Ｎ＋型埋め込み拡散層１４が介在されており、Ｐ−型半導体基板１上に形成されているＭＯＳ構造がＰ−型半導体基板１から電気的に分離した、いわゆるフローティング構造となっている。そのため、基板電位とソース電位とを同じにする必要がないので、従来のリサーフ構造を有するＬＤＭＯＳＦＥＴよりも用途を広げることができる。
【００２１】
図２Ａ〜２Ｆは、図１に示す構造のＬＤＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。まず、図２Ａに示すように、Ｐ−型半導体基板１にＮ型不純物が注入されて、Ｎ＋型埋め込み拡散層１４が形成される。
次に、図２Ｂに示すように、Ｐ−型半導体基板１上に所定膜厚（たとえば、４．５μｍ）の下側半導体層としての下側Ｎ−型エピタキシャル層１６が堆積され、その後、下側Ｎ−型エピタキシャル層１６にＰ型不純物（たとえば、ボロン）が所定の注入量および注入エネルギー（たとえば、注入量１．５Ｅ＋１４ｃｍ−２、加速電圧５０ｋｅＶ）で注入されて、下側分離拡散領域１１およびＰ型埋め込み拡散層１５が形成される。下側Ｎ−型エピタキシャル層１６が堆積されると、Ｎ＋型埋め込み拡散層１４中のＮ型不純物がＰ−型半導体基板１中だけでなく下側Ｎ−型エピタキシャル層１６中にも拡散し、Ｎ＋型埋め込み拡散層１４が下側Ｎ−型エピタキシャル層１６側にも拡がっていく。
【００２２】
次いで、図２Ｃに示すように、下側Ｎ−型エピタキシャル層１６上に所定膜厚（たとえば、５．０μｍ）の上側半導体層としての上側Ｎ−型エピタキシャル層１７が堆積される。この実施形態では、下側Ｎ−型エピタキシャル層１６および上側Ｎ−型エピタキシャル層１７により、Ｎ−型エピタキシャル層２が構成される。上側Ｎ−型エピタキシャル層１７が堆積されると、下側分離拡散領域１１およびＰ型埋め込み拡散層１５中のＰ型不純物が下側Ｎ−型エピタキシャル層１６中だけでなく上側Ｎ−型エピタキシャル層１７中にも拡散し、下側分離拡散領域１１およびＰ型埋め込み拡散層１５がＮ−型エピタキシャル層１７側にも拡がっていく。Ｎ＋型埋め込み拡散層１４、Ｐ型埋め込み拡散層１５および下側分離拡散領域１１は、Ｎ＋型埋め込み拡散層１４とＰ型埋め込み拡散層１５とが接し、下側分離拡散領域１１がＰ−型半導体基板１に接するまで拡がる。
【００２３】
その後、図２Ｄに示すように、たとえば、ＬＯＣＯＳ法により、Ｎ−型エピタキシャル層２（上側Ｎ−型エピタキシャル層１７）上に所定膜厚（たとえば、８００ｎｍ）のフィールド酸化膜９が形成される。そして、所定膜厚（たとえば、５０ｎｍ）のゲート酸化膜を形成した後、リンドープされたポリシリコンを用いて所定膜厚（たとえば、３６０ｎｍ）のゲート電極１０が形成される。
【００２４】
次いで、図２Ｅに示すように、Ｎ−型エピタキシャル層２にＰ型不純物（たとえば、ボロン）が所定の注入量および注入エネルギー（注入量２．５Ｅ＋１３ｃｍ−２、加速電圧５０ｋｅＶ）で注入された後、所定の温度および時間（たとえば、１１００℃、３時間）の熱拡散工程が行われることにより、Ｐ型ボディ拡散領域４および上側分離拡散領域１２が形成される。
【００２５】
そして、図２Ｆに示すように、Ｐ型ボディ拡散領域４および上側分離拡散領域１２にＰ型不純物（たとえば、ボロン）およびＮ型不純物（たとえば、ヒ素）が所定の注入量（たとえば、１．５〜４．５Ｅ＋１５ｃｍ−２）および注入エネルギーで注入された後、所定温度（たとえば、８５０℃）での結晶性回復アニールが所定時間（たとえば、２０分）にわたって行われることにより、Ｎ＋型ソース拡散領域５、Ｐ＋型ボディコンタクト領域６、Ｎ＋型拡散領域７、Ｎ＋型ドレイン拡散領域８およびＰ＋型基板コンタクト拡散領域１３が形成される。
【００２６】
その後、Ｎ＋型ソース拡散領域５、Ｐ＋型ボディコンタクト領域６およびＮ＋型拡散領域７にソース電極が接続され、Ｎ＋型ドレイン拡散領域８にドレイン電極が接続され、さらにＰ＋型基板コンタクト拡散領域１３に基板電極が接続されると、図１に示す構造のＬＤＭＯＳＦＥＴが得られる。
図３は、この発明の他の実施形態に係るＭＯＳＦＥＴの構造を示す図解的な断面図である。このＭＯＳＦＥＴは、Ｐ−型半導体基板２１上に、半導体層としてのＮ−型エピタキシャル層２２と、このＮ−型エピタキシャル層２の周囲（側方）を取り囲む環状の分離領域としてのＰ型分離拡散領域２３とが形成されている。
【００２７】
Ｎ−型エピタキシャル層２２の表層部には、Ｐ−型ウエル領域２４が形成されている。このＰ−型ウエル領域２４の表層部には、ソース領域としてのＮ＋型ソース拡散領域２５、Ｐ＋型ウエルコンタクト領域２６およびＮ型ドリフト領域２７が、互いに間隔を空けて形成されている。また、Ｎ−型エピタキシャル層２２の表層部には、Ｐ型分離拡散領域２３とＰ−型ウエル領域２４との間において、Ｎ＋型拡散領域２８が形成されている。そして、Ｎ＋型ソース拡散領域２５、Ｐ＋型ウエルコンタクト領域２６およびＮ＋型拡散領域２８には、ソース電極が接続されている。
【００２８】
Ｎ型ドリフト領域２７の表層部には、ドレイン領域としてのＮ＋型ドレイン拡散領域２９が形成されている。このＮ＋型ドレイン拡散領域２９には、ドレイン電極が接続されている。
Ｎ−型エピタキシャル層２２の表面は、Ｎ＋型拡散領域２８、Ｎ＋型ドレイン拡散領域２９、およびＰ−型ウエル領域２４においてＮ型ドリフト領域２７よりもＮ＋型拡散領域２８側の領域を除いて、フィールド酸化膜３０により覆われている。
【００２９】
また、Ｎ−型エピタキシャル層２２上には、ゲート電極３１が形成されている。このゲート電極３１は、その一端が、Ｎ＋型ソース拡散領域２５とＮ＋型ドレイン拡散領域２９との間に配置されたフィールド酸化膜３０上に乗り上げ、他端が、Ｐ−型ウエル領域２４のＮ＋型ソース拡散領域２５とＮ＋型ドレイン拡散領域２９との間に介在する部分上に配置している。
【００３０】
Ｐ型分離拡散領域２３は、Ｐ−型半導体基板２１に接続された下側分離拡散領域３２と、この下側分離拡散領域３２上に形成された上側分離拡散領域３３とを備えている。上側分離拡散領域３３の表層部には、基板コンタクト領域としてのＰ＋型基板コンタクト拡散領域３４が形成されている。このＰ＋型基板コンタクト拡散領域３４には、接地された基板電極が接続されている。
【００３１】
また、Ｐ−型半導体基板２１とＮ−型エピタキシャル層２２とに跨って、第２導電型埋め込み層としてのＮ＋型埋め込み拡散層３５が形成されている。さらに、そのＮ＋型埋め込み拡散層３５とＰ−型ウエル領域２４との間には、それらに接するように、第１導電型埋め込み層としてのＰ型埋め込み拡散層３６が形成されている。
このような構成によっても、ドレイン電極とソース電極との間に高電圧が印加されたときに、Ｎ型ドリフト領域２７を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しないＭＯＳＦＥＴと同程度の耐圧で十分であれば、Ｎ型ドリフト領域２７の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
【００３２】
また、このＭＯＳＦＥＴは、Ｐ−型半導体基板２１とＰ型埋め込み拡散層３６との間に、Ｎ＋型埋め込み拡散層３５が介在されており、Ｐ−型半導体基板２１上に形成されているＭＯＳ構造がＰ−型半導体基板２１から電気的に分離した、いわゆるフローティング構造となっている。そのため、基板電位とソース電位とを同じにする必要がないので、従来のリサーフ構造を有するＭＯＳＦＥＴよりも用途を広げることができる。
【００３３】
なお、このような構造のＭＯＳＦＥＴは、図２Ａ〜２Ｃと同様な工程により、Ｐ−型半導体基板２１上に、Ｎ−型エピタキシャル層２２、下側分離拡散領域３２、Ｎ＋型埋め込み拡散層３５およびＰ型埋め込み拡散層３６を形成した後、たとえば、Ｎ−型エピタキシャル層２２にＰ型不純物を選択的に注入して、Ｐ−型ウエル領域２４および上側分離拡散領域３３を形成し、その後にフィールド酸化膜３０およびゲート電極３１を形成し、さらにＰ−型ウエル領域２４および上側分離拡散領域３３にＰ型不純物およびＮ型不純物を選択的に注入して、Ｎ＋型ソース拡散領域２５、Ｐ＋型ウエルコンタクト領域２６、Ｎ＋型拡散領域２８、Ｎ＋型ドレイン拡散領域２９およびＰ＋型基板コンタクト拡散領域３４を形成することにより得ることができる。
【００３４】
図４は、リサーフ構造およびフローティング構造を有するＬＤＭＯＳＦＥＴの他の構造を示す図解的な断面図である。このＬＤＭＯＳＦＥＴは、ＳＯＩ（Silicon On Insulator）技術が適用されており、支持基板４１上に、埋め込み酸化膜４２が積層されている。さらに、埋め込み酸化膜４２上には、Ｎ−型活性層４３と、このＮ−型活性層４３の周囲（側方）を取り囲む環状のトレンチ誘電体分離領域４４とが形成されている。
【００３５】
Ｎ−型活性層４３には、Ｐ型ボディ拡散領域４５とＮ＋型ドレイン拡散領域４６とが、互いに間隔を空けて形成されている。Ｎ＋型ドレイン拡散領域４６には、ドレイン電極が接続されている。また、Ｐ型ボディ拡散領域４５は、埋め込み酸化膜４２に接しており、その表層部には、Ｎ＋型ソース拡散領域４７とＰ＋型ボディコンタクト拡散領域４８とが、互いに間隔を空けて形成されている。Ｎ＋型ソース拡散領域４７およびＰ＋型ボディコンタクト拡散領域４８には、ソース電極が接続されている。
【００３６】
Ｎ−型活性層４３およびトレンチ誘電体分離領域４４の表面には、Ｐ型ボディ拡散領域４５とＰ型ボディ拡散領域４５のＮ＋型ドレイン拡散領域４６側に隣接する所定幅の領域とを除く領域に、フィールド酸化膜４９が形成されている。
さらに、Ｎ−型活性層４３上には、ゲート電極５０が形成されている。このゲート電極５０は、その一端が、Ｎ＋型ドレイン拡散領域４６とＮ＋型ソース拡散領域４７との間に配置されたフィールド酸化膜４９に乗り上げ、他端が、Ｐ型ボディ拡散領域４５のＮ＋型ドレイン拡散領域４６とＮ＋型ソース拡散領域４７との間に介在する部分上に配置されている。
【００３７】
このような構成によっても、ドレイン電極とソース電極との間に高電圧が印加されたときに、Ｎ−型活性層４３を完全に空乏化させることができるので、高耐圧化を図ることができる。また、埋め込み酸化膜４２により、支持基板４１上に形成されているＭＯＳ構造と支持基板４１とが電気的に分離しているので、基板電位とソース電位とを同じにする必要がない。しかしながら、この図４に示す構造では、支持基板４１が高価な材料（たとえば、サファイア）からなるため、図１および図３に示す構造と比較して、コストが高くついてしまう。
【００３８】
図５は、リサーフ構造およびフローティング構造を有するＬＤＭＯＳＦＥＴのさらに他の構造を示す図解的な断面図である。Ｐ−型半導体基板６１の中央部に、Ｎ−型ディープウエル領域６２が形成され、Ｎ−型ディープウエル領域６２の表層部に、Ｐ−型ウエル領域６３とＮ＋型拡散領域６４とが、互いに間隔を空けて形成されている。
Ｐ−型ウエル領域６３の表層部には、Ｐ型ボディ拡散領域６５とＮ−型ドリフト領域６６とが、互いに間隔を空けて形成されている。Ｐ型ボディ拡散領域６５の表層部には、Ｎ＋型ソース拡散領域６７とＰ＋型ボディコンタクト拡散領域６８とが形成されている。そして、Ｎ＋型拡散領域６４、Ｎ＋型ソース拡散領域６７およびＰ＋型ボディコンタクト拡散領域６８には、ソース電極が接続されている。一方、Ｎ−型ドリフト領域６６の表層部には、Ｎ＋型ドレイン拡散領域６９が形成されている。このＮ＋型ドレイン拡散領域６９には、ドレイン電極が接続されている。
【００３９】
Ｐ−型半導体基板６１の表面は、Ｎ＋型拡散領域６４、Ｎ＋型ドレイン拡散領域６９、Ｐ型ボディ拡散領域６５、およびＰ型ボディ拡散領域６５のＮ＋型ドレイン拡散領域６９側に隣接する所定幅の領域を除いて、フィールド酸化膜７０により覆われている。
また、Ｐ−型半導体基板６１上には、ゲート電極７１が形成されている。このゲート電極７１は、その一端が、Ｎ＋型ソース拡散領域６７とＮ＋型ドレイン拡散領域６９との間に配置されたフィールド酸化膜７０上に乗り上げ、他端が、Ｐ型ボディ拡散領域６５のＮ＋型ソース拡散領域６７とＮ＋型ドレイン拡散領域６９との間に介在する部分上に配置されている。
【００４０】
さらに、Ｐ−型半導体基板６１の表層部において、Ｎ−型ディープウエル領域６２外の領域に、Ｐ＋型基板コンタクト拡散領域７２が形成されている。このＰ＋型基板コンタクト拡散領域７２には、接地された基板電極が接続されている。
このような構成によっても、ドレイン電極とソース電極との間に電圧が印加されたときに、Ｎ−型ドリフト領域６６を完全に空乏化させることができるので、高耐圧化を図ることができる。また、Ｎ−型ディープウエル領域６２により、ＭＯＳ構造がＰ−型半導体基板６１から電気的に分離しているので、基板電位とソース電位とを同じにする必要がない。しかしながら、この図５に示す構造では、Ｎ−型ディープウエル領域６２を形成するために、高温での熱拡散処理を長時間にわたって行わなければならず、図１および図３に示す構造と比較して、生産効率が低い。また、そのような熱拡散処理を行うための専用の炉が必要になる。さらに、Ｎ−型ディープウエル領域６２を形成する際に、深さ方向（Ｐ−型半導体基板６１厚み方向）だけでなく、その深さ方向に直交する横方向にも不純物が拡散するため、ＬＤＭＯＳＦＥＴの平面サイズが大きくなってしまう。
【００４１】
以上、この発明の実施形態を説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、上記の実施形態では、Ｎ−型エピタキシャル層２が２段階のエピタキシャル成長工程で形成されるとしたが、さらに多くの段階（３段階以上）のエピタキシャル成長工程で形成されてもよい。
また、各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、上記の実施形態におけるＰ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００４２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施形態に係るＬＤＭＯＳＦＥＴの構造を示す図解的な断面図である。
【図２Ａ】図１に示す構造のＬＤＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図３】この発明の他の実施形態に係るＭＯＳＦＥＴの構造を示す図解的な断面図である。
【図４】リサーフ構造およびフローティング構造を有するＬＤＭＯＳＦＥＴの他の構造を示す図解的な断面図である。
【図５】リサーフ構造およびフローティング構造を有するＬＤＭＯＳＦＥＴのさらに他の構造を示す図解的な断面図である。
【図６】リサーフ構造が適用された従来のＬＤＭＯＳＦＥＴの構造を示す図解的な断面図である。
【符号の説明】
【００４４】
１      Ｐ−型半導体基板
２      Ｎ−型エピタキシャル層
３      Ｐ型分離拡散領域
４      Ｐ型ボディ拡散領域
５      Ｎ＋型ソース拡散領域
８      Ｎ＋型ドレイン拡散領域
１０    ゲート電極
１３    Ｐ＋型基板コンタクト拡散領域
１４    Ｎ＋型埋め込み拡散層
１５    Ｐ型埋め込み拡散層
１６    下側Ｎ−型エピタキシャル層
１７    上側Ｎ−型エピタキシャル層
２１    Ｐ−型半導体基板
２２    Ｎ−型エピタキシャル層
２３    Ｐ型分離拡散領域
２４    Ｐ−型ウエル領域
２５    Ｎ＋型ソース拡散領域
２７    Ｎ型ドリフト領域
２９    Ｎ＋型ドレイン拡散領域
３１    ゲート電極
３４    Ｐ＋型基板コンタクト拡散領域
３５    Ｎ＋型埋め込み拡散層
３６    Ｐ型埋め込み拡散層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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【図５】
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【図６】
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