(57)【要約】【課題】半導体装置の内部回路が高い周波数で動作しても電圧変動を抑えて半導体装置を高速化する。【解決手段】トランジスタ２５ａ〜２５ｘとトランジスタ２６とはカレントミラー回路を構成し、トランジスタ２５ａ〜２５ｘのチャネル幅の和はトランジスタ２６のチャネル幅に比べて大きくなるように設定されている。トランジスタ２７，２８のゲート容量、すなわち差動増幅器４Ｂが駆動する負荷容量を小さくすることができ、内部回路２の動作が高くなっても内部電源電圧が安定するので、半導体装置の高速動作が可能となる。【選択図】図２
2007318154.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源に接続された一つの半導体チップ内に設けられ内部電源電圧を供給される内部回路と、
制御電極と前記内部回路に内部電源電圧を供給するためのノードに接続された第２の電流電極と前記第１の電源に接続された第１の電流電極を有する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された制御電極と前記第１の絶縁ゲート型トランジスタの前記第１の電流電極に接続された第１の電流電極と前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された第２の電流電極を有する第２の絶縁ゲート型トランジスタと、
制御電極と前記第２の絶縁ゲート型トランジスタの前記第２の電流電極と接続された第２の電流電極と前記第２の電源に接続された第１の電流電極を有する第３の絶縁ゲート型トランジスタと、
前記第３の絶縁ゲート型トランジスタの前記制御電極に接続された出力端子と前記ノードに接続された非反転入力端子と基準電圧が印加される反転入力端子を有する差動増幅器とを備え、
前記第１の絶縁ゲート型トランジスタに流れる電流が前記第２の絶縁ゲート型トランジスタに流れる電流に比べて多くなるように設定されていることを特徴とする半導体装置。
【請求項２】
前記第２の電源と前記第３の絶縁ゲート型トランジスタの第２の電流電極との間に直列に接続され、前記差動増幅器の出力端子に接続された制御電極を有する第４の絶縁ゲート型トランジスタをさらに備える、請求項１記載の半導体装置。
【請求項３】
半導体装置の内部電源電圧を内部電源電圧ノードを介して内部回路に供給するための回路であって、
第１入力端と、基準電圧が与えられる第２入力端とを有する差動増幅器と、
前記差動増幅器の出力を入力するゲートと、第１の電流電極及び第２の電流電極を有する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタと導電型が異なり、前記第１の絶縁ゲート型トランジスタと直列接続される第２の絶縁ゲート型トランジスタと、
前記第２の絶縁ゲート型トランジスタと同じ導電型で、前記第２の絶縁ゲート型トランジスタと共にカレントミラー回路を構成する第３の絶縁ゲート型トランジスタと
を備え、
前記第３の絶縁ゲート型トランジスタは、前記半導体装置の前記内部電源電圧ノードに電流を供給する直流電圧回路。
【請求項４】
前記第３の絶縁ゲート型トランジスタのチャネル幅は、前記第２の絶縁ゲート型トランジスタのチャネル幅よりも広い、請求項３記載の直流電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置と、半導体装置の内部回路に内部電源電圧を供給するための直流電圧回路とに関するものである。
【背景技術】
【０００２】
従来から種々の処理を１つの半導体チップで実行するため１つの半導体チップ上に複数のデバイスが統合されて搭載されている半導体装置がある。そして、デバイス毎に要求される電源電圧が異なる場合がある。そのため、外部から与えられる外部電源電圧とは異なる内部電源電圧を発生させる必要が生じる。
【０００３】
図１２は複数の内部電源電圧のうちのある一つの内部電源電圧を半導体チップ内部で発生させるための直流電圧回路の一例を示す回路図である。ノードＮ１，Ｎ３にはそれぞれ異なる外部電源電圧が印加されている。ここでノードＮ３に接続される外部電源電圧には接地電圧も含む。そのノードＮ１に接続されたトランジスタ３は、半導体チップ１内に設けられた内部回路２に内部電源電圧を供給する。内部電源電圧が基準電圧Ｖｒｅｆと一致するように、トランジスタ３の出力は差動増幅器４により調節される。そのために、トランジスタ３と差動増幅器４からなる直流電圧回路は、差動増幅器４の反転入力端子には基準電圧Ｖｒｅｆが印加され、差動増幅器４の非反転入力端子には内部電源電圧が印加され、これらの電圧の差を増幅して得られる差動増幅器４の出力がトランジスタ３のゲートに与えられるように構成されている。
【０００４】
また、内部回路２と直流電圧回路から内部電源電圧が供給されるノードＮ２との距離が離れている場合には、ノードＮ２と内部回路２との間の寄生抵抗によって電圧降下が生じ、内部回路２に供給される内部電源電圧は基準電圧Ｖｒｅｆとは異なる値を取ることになる。この電圧降下を小さくするため直流電圧回路を内部回路２の近くに設けようとすると基準電圧Ｖｒｅｆを供給するのが困難となる。
【０００５】
最近の半導体装置では、処理の効率化のため、１つの半導体チップ上にロジックとメモリを搭載したシステムがある。このような半導体装置は、外部バスの影響を受けずに処理を行うことが可能で、外部バスの能力によって処理速度が制限されることがない。このような半導体チップに頻繁に用いられるメモリとしてはＤＲＡＭがある。ＤＲＡＭは集積度が高くかつ、低コストである反面、昇圧された電圧を必要とするという難点がある。この昇圧電圧は、メモリセルの選択ゲートに使用される。昇圧電圧が印加される、メモリセルのトランジスタのゲート酸化膜には、ある程度の厚さが必要とされている。
【０００６】
図１３は半導体チップの外部から半導体チップに供給される外部電源電圧と半導体チップ内部で発生される昇圧電圧と内部電源電圧との関係を示すグラフである。図１３において、符号３１を付した実線は内部電源電圧を示し、符号３２を付した実線は昇圧電圧（ＶＰＰ）を示し、符号３４を付した点線は外部電源電圧の２倍の電圧を示し、符号３５を付した点線は外部電源電圧の３倍の電圧を示している。従来は、常に、昇圧電圧を得るために内部電源電圧３１を昇圧している。
【０００７】
【特許文献１】特開平４−３０３８９号公報
【特許文献２】特開平９−２０４７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上説明したように従来の直流電圧回路を備える半導体装置は内部電源電圧を供給するトランジスタのゲート電圧を差動増幅器が直接駆動するので、差動増幅器の出力負荷容量が大きくなり、直流電圧回路が高速動作できず、内部回路が高い周波数で動作するものであるときには内部電源電圧を安定化できないという問題がある。
【０００９】
また、半導体チップ内の任意の場所に配置される内部回路に所望の内部電源電圧を供給しようとすると、寄生抵抗等によって目的とする内部電源電圧の値を得られないという問題がある。
【００１０】
また、半導体チップ内部で昇圧電圧を発生させるためには、昇圧電圧で充放電するために必要な電流以外に昇圧電圧を発生させるのに必要な電流が存在し、半導体チップ全体の消費電流が増大するという問題がある。
【００１１】
この発明は上記の問題点に鑑みてなされたもので、半導体装置の内部回路が高い周波数で動作しても電圧変動を抑えて半導体装置を高速化することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明に係る半導体装置は、第１の電源と第２の電源に接続された一つの半導体チップ内に設けられ内部電源電圧を供給される内部回路と、制御電極と前記内部回路に内部電源電圧を供給するためのノードに接続された第２の電流電極と前記第１の電源に接続された第１の電流電極を有する第１の絶縁ゲート型トランジスタと、前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された制御電極と前記第１の絶縁ゲート型トランジスタの前記第１の電流電極に接続された第１の電流電極と前記第１の絶縁ゲート型トランジスタの前記制御電極に接続された第２の電流電極を有する第２の絶縁ゲート型トランジスタと、制御電極と前記第２の絶縁ゲート型トランジスタの前記第２の電流電極と接続された第２の電流電極と前記第２の電源に接続された第１の電流電極を有する第３の絶縁ゲート型トランジスタと、前記第３の絶縁ゲート型トランジスタの前記制御電極に接続された出力端子と前記ノードに接続された非反転入力端子と基準電圧が印加される反転入力端子を有する差動増幅器とを備え、前記第１の絶縁ゲート型トランジスタに流れる電流が前記第２の絶縁ゲート型トランジスタに流れる電流に比べて多くなるように設定されていることを特徴とする。
【００１３】
第２の発明に係る半導体装置は、第１の発明の半導体装置において、前記第２の電源と前記第３の絶縁ゲート型トランジスタの第２の電流電極との間に直列に接続され、前記差動増幅器の出力端子に接続された制御電極を有する第４の絶縁ゲート型トランジスタをさらに備えて構成される。
【００１４】
第３の発明にかかる直流電圧回路は、半導体装置の内部電源電圧を内部電源電圧ノードを介して内部回路に供給するための回路であって、第１入力端と、基準電圧が与えられる第２入力端とを有する差動増幅器と、前記差動増幅器の出力を入力するゲートと、第１の電流電極及び第２の電流電極を有する第１の絶縁ゲート型トランジスタと、前記第１の絶縁ゲート型トランジスタと導電型が異なり、前記第１の絶縁ゲート型トランジスタと直列接続される第２の絶縁ゲート型トランジスタと、前記第２の絶縁ゲート型トランジスタと同じ導電型で、前記第２の絶縁ゲート型トランジスタと共にカレントミラー回路を構成する第３の絶縁ゲート型トランジスタとを備える。前記第３の絶縁ゲート型トランジスタは、前記半導体装置の前記内部電源電圧ノードに電流を供給する。
【００１５】
第４の発明にかかる直流電圧回路は、第３の発明の直流電圧回路において、前記第３の絶縁ゲート型トランジスタのチャネル幅は、前記第２の絶縁ゲート型トランジスタのチャネル幅よりも広い。
【発明の効果】
【００１６】
第１の発明にかかる半導体装置によれば、第３のトランジスタのサイズを小さくして差動増幅器が駆動する負荷を小さくできるので、内部回路が高周波で動作してもノードの電圧変動を抑えて半導体装置を高速化できるという効果がある。
【００１７】
第２の発明にかかる半導体装置によれば、差動増幅器が第３の絶縁ゲート型トランジスタをオフする際に第４の絶縁ゲート型トランジスタによって半導体装置の動作の確実性を向上させることができるという効果がある。
【００１８】
第３、第４にかかる直流電圧回路によれば、第２の絶縁ゲート型トランジスタのサイズを小さくして差動増幅器が駆動する負荷を小さくできるので、内部回路が高周波で動作してもノードの電圧変動を抑えて半導体装置を高速化できるという効果がある。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１はこの発明の実施の形態１による直流電圧回路を備える半導体装置の構成の一例を示す回路図である。図１に示す直流電圧回路は、半導体チップ１の中に内部回路２Ａ，２Ｂと一緒に形成されている。
【００２０】
図１に示す直流電圧回路は、内部回路２Ａに電流を供給する電流回路、内部回路２Ｂに電流を供給する電流回路、および内部回路２Ａ，２Ｂに同じ内部電源電圧を供給する回路に分けられる。ノードＮ１，Ｎ３にはそれぞれ異なる外部電源電圧が印加される。ノードＮ３に印加される電圧には接地電圧も含まれる。
【００２１】
内部回路２Ａに電流を供給する電流回路は、内部回路２Ａに内部電源電圧を供給するためのノードＮ５とノードＮ１との間に接続された複数のＰチャネルＭＯＳトランジスタ１３ａ〜１３ｘと、トランジスタ１３ａ〜１３ｘのゲートに接続されたゲートおよびドレインとノードＮ１に接続されたソースとを持ちトランジスタ１３ａ〜１３ｘのゲートに与える電圧を発生するためのＰチャネルＭＯＳトランジスタ１４と、ゲートとノードＮ３に接続されたソースとトランジスタ１４のドレインに接続されたドレインとを持つＮチャネルＭＯＳトランジスタ１６と、トランジスタ１６のゲートに接続されたゲートと内部回路２Ａおよびトランジスタ１６のゲートに接続されたドレインとノードＮ３に接続されたソースとを持つＮチャネルＭＯＳトランジスタ１５ａ〜１５ｘとで構成されている。
【００２２】
内部回路２Ｂに電流を供給するための電流回路は、外部電源電圧が印加されているノードＮ１と内部回路２Ｂに内部電源電圧を供給するためのノードＮ６との間に接続された複数のＰチャネルＭＯＳトランジスタ１７ａ〜１７ｘと、トランジスタ１７ａ〜１７ｘのゲートに与える電圧を発生するためにトランジスタ１７ａ〜１７ｘのゲートに接続されたゲートおよびドレインとノードＮ１に接続されたソースとを持つＰチャネルＭＯＳトランジスタ１８と、ゲートとノードＮ３に接続されたソースとトランジスタ１８のドレインに接続されたドレインとを持つＮチャネルＭＯＳトランジスタ２０と、トランジスタ２０のゲートに接続されたゲートと内部回路２Ｂおよびトランジスタ２０のゲートに接続されたドレインとノードＮ３に接続されたソースとを持つＮチャネルＭＯＳトランジスタ１９ａ〜１９ｘとで構成されている。
【００２３】
内部回路２Ａ，２Ｂに同じ内部電源電圧を供給する回路は、外部電源電圧が印加されるノードＮ１とノードＮ４との間に接続されたＰチャネルＭＯＳトランジスタ１０と、トランジスタ１０のゲートに接続された出力端子とノードＮ４に接続された非反転入力端子と基準電圧Ｖｒｅｆが印加される反転入力端子とを持つ差動増幅器４Ａとで構成される。
【００２４】
内部回路２Ａ，２Ｂに直接電圧を印加するためのノードＮ５，Ｎ６とトランジスタ１０が直接電圧を供給するノードＮ４との間には、寄生抵抗１１，１２が存在するのが一般的である。これは、内部回路２Ａ，２Ｂが、半導体チップ１の任意の場所に配置され、例えば中央には位置される内部回路２Ａ，２Ｂに内部電源電圧を供給する回路から離れているためである。
【００２５】
内部回路２Ａに電流を供給する電流回路は、基準電圧Ｖｒｅｆを必要としないことから半導体チップ１内の任意の場所に配置でき、例えば内部回路２Ａの近傍に配置することが可能である。内部回路２Ｂに電流を供給する電流回路と内部回路２Ｂとの関係も同様である。
【００２６】
例えば、内部回路２Ａが動作して内部回路２Ａに電流が流れた場合、内部回路２Ａに流れる電流と同じ大きさの電流が、ダイオード接続されたトランジスタ１５ａ〜１５ｘに流れる。トランジスタ１５ａ〜１５ｘとトランジスタ１６とがカレントミラー回路を構成しており、カレントミラー回路の２つの電流経路に流れる電流の比率をｎ対１に設定しているため、トランジスタ１５ａ〜１５ｘに流れる全電流のｎ分の１の電流がトランジスタ１６に流れる。トランジスタ１６がトランジスタ１４に直列に接続されていることから、ダイオード接続されたトランジスタ１４にトランジスタ１６と同じ大きさの電流が流れる。
【００２７】
トランジスタ１４とトランジスタ１３ａ〜１３ｘがカレントミラー回路を構成することから、出力段のトランジスタ１３ａ〜１３ｘがトランジスタ１４に流れる電流の大きさに応じた大きさの電流を内部回路２Ａに供給する。このとき、トランジスタ１４とトランジスタ１３ａ〜１３ｘにより構成されるカレントミラー回路の２つの電流経路に流す電流の比率を１対ｎに設定しておけば、内部回路２Ａが消費した電流とトランジスタ１３ａ〜１３ｘが供給する電流とが同じ大きさとなる。過渡的にはトランジスタ１３ａ〜１３ｘが供給する電流と同じにならない場合があるが定常的には同じになる。このように設定されている場合には、トランジスタ１０からノードＮ５に流れる電流は零かあるいは極めて小さいため、ノードＮ４とノードＮ５の電圧がほぼ一致する。よって内部回路２Ａに与える電圧をほぼ基礎順電圧Ｖｒｅｆにすることができる。また、電流がほとんど流れないためトランジスタ１０の駆動能力は小さくでき、トランジスタ１０のサイズを小さく設定して高速動作に対応させることができるように設定することができる。同様のことは内部回路２Ｂに関してもいえる。
【００２８】
上記のように、閉ループ中のカレントミラー回路を構成するトランジスタのサイズに違いを設けて２つの電流経路に流れる電流の比について内部回路２Ａ，２Ｂが含まれない方の電流を小さくすれば、内部回路２Ａ，２Ｂ以外のトランジスタ１４，１６における消費電流を減少させることができる。
【００２９】
実施の形態２．
図２はこの発明の実施の形態２による直流電圧回路を備える半導体装置の構成の一例を示す回路図である。図２に示す直流電圧回路は、半導体チップ１の中に内部回路２と一緒に形成されている。
【００３０】
図２に示す直流電圧回路は、半導体チップ１の内部のノードＮ１，Ｎ２に接続され、２つの外部電源電圧が印加されている。ノードＮ１と内部回路２に内部電源電圧を供給するためのノードＮ２との間に接続された複数のＰチャネルＭＯＳトランジスタ２５ａ〜２５ｘと、トランジスタ２５ａ〜２５ｘのゲートに接続されたゲートおよびドレインとノードＮ１に接続されたソースとを持ちトランジスタ２５ａ〜２５ｘのゲートに与える電圧を発生するためのＰチャネルＭＯＳトランジスタ２６と、ゲートとソースとトランジスタ２６のドレインに接続されたドレインとを持つＮチャネルＭＯＳトランジスタ２７と、トランジスタ２７のゲートに接続されたゲートとトランジスタ２７のソースに接続されたドレインとノードＮ３に接続されたソースとを持つＮチャネルＭＯＳトランジスタ２８と、トランジスタ２７，２８のゲートに接続された出力端子とノードＮ２に接続された非反転入力端子と基準電圧Ｖｒｅｆが与えられる反転入力端子とを持つ差動増幅器４Ｂとで構成されている。
【００３１】
トランジスタ２５ａ〜２５ｘとトランジスタ２６とはカレントミラー回路を構成し、トランジスタ２５ａ〜２５ｘのチャネル幅の和はトランジスタ２６のチャネル幅に比べて大きくなるように設定されている。説明を簡単にするためにここでは、トランジスタ２６のチャネル長とｎ個のトランジスタ２５ａ〜２５ｘの各々のチャネル長は同じであるとする。トランジスタ２６の電流値の変化とトランジスタ２５ａ〜２５ｘの各電流値の変化とがほぼ同じになるため、ノードＮ２に流れる電流値の変化はトランジスタ２６の電流値の変化をｎ倍したものとなる。トランジスタ２７，２８は、トランジスタ２６の電流値を変化させればよいため、トランジスタサイズを小さくできる。トランジスタ２７は、差動増幅器４Ｂの出力がローレベルに変化したときに確実にトランジスタ２７，２８が接続されている電流経路をオフさせるための構成である。従って、トランジスタ２７，２８のゲート容量、すなわち差動増幅器４Ｂが駆動する負荷容量を小さくすることができ、内部回路の動作が高くなっても内部電源電圧が安定するので、半導体装置の高速動作が可能となる。
【００３２】
実施の形態３．
ゲート酸化膜を薄くして昇圧電圧を低く設定するようなＤＲＡＭにおいては、半導体チップの動作電圧が昇圧電圧レベルと等しくまたは、それに近い状態となる動作では、昇圧電圧ＶＰＰとして、外部電源電圧ＶＣＣをそのままあるいは降圧して用いることができる。
【００３３】
図３は外部電源電圧と内部電源電圧と昇圧電圧との関係を示すグラフである。図３において、符号３０を付した点線は外部電源電圧と内部電源電圧とが等しい場合を示し、符号３３を付した点線は昇圧電圧ＶＰＰを得るために昇圧電圧発生回路が発生しなければならない電圧を示し、その他図１３に示したものと同じ符号を付した線は図１３に示した線と同様の線である。
【００３４】
図３には、これらの電圧の関係を５つのケースに分けて表している。ここでは、ＤＲＡＭについて説明するため、内部電源電圧はＤＲＡＭを動作させるための電圧とし、この電圧をアレイ動作電圧という。
【００３５】
ケースＣ１は、外部電源電圧がアレイ動作電圧よりも低い場合であって、外部電源電圧の３倍の電圧を発生させる３ＶＣＣタイプのチャージポンプを用いても、昇圧電圧を供給不可能である。ケースＣ２は、外部電源電圧がアレイ動作電圧よりも低い場合であって、３ＶＣＣタイプのチャージポンプを用いれば昇圧電圧を供給できる。ケースＣ３は、アレイ動作電圧が外部電源電圧で決まる場合であって、外部電源電圧の２倍の電圧を発生させる２ＶＣＣタイプのチャージポンプを用いて昇圧電圧を供給できる。ケースＣ４は、外部電源電圧がアレイ動作電圧に対し高いが昇圧電圧よりも低い場合であって、２ＶＣＣタイプのチャージポンプを用いて昇圧電圧を供給できる。ケースＣ５は、外部電源電圧がアレイ動作電圧よりも高く、かつ、昇圧電圧よりも高い場合である。
【００３６】
以上のようなケースＣ２〜Ｃ５のように与えられる外部電源電圧に対し適切な方法によって昇圧電圧を発生させる直流電圧回路の構成について図４を用いて説明する。
【００３７】
ノードＮ１０が昇圧電圧ＶＰＰの出力端子となっている。差動増幅器４０とトランジスタ４１，４３〜４５とバッファ４２からなる回路ＣＲ１は、ケースＣ５の場合に働く回路、つまり外部電源電圧を降圧して昇圧電圧を生成するための回路である。この回路は、ノードＮ１，Ｎ３に異なる外部電源電圧が印加される。
【００３８】
ノードＮ１０の電圧はＰチャネルＭＯＳトランジスタ４５を介して差動増幅器４０の反転入力端子に印加される。一方、差動増幅器４０の非反転入力端子には基準電圧Ｖｒｅｆが印加される。ここでは、基準電圧Ｖｒｅｆは内部電源電圧と同じにしている。トランジスタ４５はダイオード接続されている。差動増幅器４０の反転入力端子にはノードＮ１０の電圧よりもトランジスタ４５の電圧降下分だけ低い電圧が印加されることとなるので、その差が内部電源電圧Ｖｒｅｆと昇圧電圧ＶＰＰとの差となる。差動増幅器４０の出力はトランジスタ４１のゲートに、およびバッファ４２を介してトランジスタ４３のゲートに印加される。ノードＮ１１の電圧は、トランジスタ４１，４３の出力によって決まり、ノードＮ１０の電圧よりもノードＮ１０とノードＮ１１との間に接続されたトランジスタ４４の閾値電圧分だけ高くなる。定電流源４６は、その一方端をトランジスタ４５を介してノードＮ１０に接続し、その他方端をノードＮ３に接続している。トランジスタ４４，４５は電流の逆流を防ぐためのダイオードである。
【００３９】
外部電源電圧を昇圧せずに昇圧電圧として用いるため、回路ＣＲ１は昇圧に必要な余分な消費電流を減少させる。なお、ノードＮ１０の電圧がノードＮ１の電圧よりも低くなければ、この回路ＣＲ１は昇圧電圧を発生する回路としては働かない。
【００４０】
比較器５０と電圧調整回路５１とリングオシレータ５２と２ＶＣＣタイプのチャージポンプとトランジスタ５５からなる回路ＣＲ２は、ケースＣ３，Ｃ４の場合に働く回路、つまり、外部電源電圧の２倍の電圧を発生させてその電圧を昇圧電圧とするための回路である。
【００４１】
比較器５０の反転入力端子にはトランジスタ４５を介してノードＮ１０の電圧が印加される。一方、比較器５０の反転入力端子には基準電圧Ｖｒｅｆが印加される。比較器５０の出力は、バッファ５２を介してリングオシレータ５３に与えられ、ノードＮ１０の電圧が所定の電圧（基準電圧Ｖｒｅｆ＋トランジスタ４５での電圧降下）より低くなるとリングオシレータを動作させる。電圧調整回路５１は、比較器５０の出力から昇圧電圧が所望の電圧との差を判定してその差の度合いに応じてリングオシレータ５３の動作速度を変化させる。リングオシレータ５３はその動作速度を向上させることによりチャージポンプ５４の能力を上げる。チャージポンプ５３の出力は、トランジスタ５５を介してノードＮ１０に印加される。
【００４２】
最大周波数検出回路５６とリングオシレータ５７と３ＶＣＣタイプのチャージポンプからなる回路ＣＲ３は、回路ＣＲ２に付加されてケースＣ１，Ｃ２の場合に働く回路、つまり、外部電源電圧の２倍の電圧を発生させても所望の昇圧電圧を得られない場合に外部電源電圧の３倍の電圧を発生させてその電圧を昇圧電圧とするための回路である。
【００４３】
最大周波数検出回路５６は、リングオシレータ５３の動作速度が最大となったことを電圧調整回路５１の出力電圧を観測して検出する。リングオシレータ５３の動作速度が最大となるということは、チャージポンプ５４の能力を全て発揮しても所望の昇圧電圧を得られないことを意味しており、そのため、３ＶＣＣタイプのチャージポンプ５８を動作させる必要が生じる。そこで、最大周波数検出回路５６は、最大周波数を検出すると、リングオシレータ５７を動作させて３ＶＣＣタイプのチャージポンプ５８から昇圧電圧を供給させる。リングオシレータ５７も比較器５０の出力に応じてオンオフ動作をするため、昇圧電圧を所望の電圧にすることができる。
【００４４】
なお、実施の形態３の上記説明では、２ＶＣＣタイプのチャージポンプ５４と３ＶＣＣタイプのチャージポンプ５８にそれぞれ一つずつリングオシレータ５２，５７を用いたが、これらを共通化してもよい。
【００４５】
例えば、図５には、一つのリングオシレータ５３からチャージポンプ５４，５８に供給する場合を示している。この場合には、３ＶＣＣタイプのチャージポンプ５８はリングオシレータ５３から与えられる信号の周波数に応じて電圧を出力し、最大周波数検出回路５６の出力に応じてチャージポンプ５８がオンオフする。そのため、外部電源電圧の２倍の電圧を発生させても所望の昇圧電圧を得られない場合に外部電源電圧の３倍の電圧を発生させてその電圧を昇圧電圧とするための回路ＣＲ４は、回路ＣＲ４に相当する図４に示された回路ＣＲ３に対し、リングオシレータ１個分簡素化されている。
【００４６】
図６は図５の比較器５０の出力より後段で最大値回路５９までの回路構成について示した回路図である。バッファ５２はＣＭＯＳトランジスタ６０，６１で構成され、トランジスタ６０，６１のゲートには比較器５０の出力が与えられる。また、電圧調整回路５１は、キャパシタ６２で構成され、バッファ５２のトランジスタ６０，６１から一方の電極がノードＮ３に接続されたキャパシタ６２に供給される電荷に応じて、キャパシタ６２の他方の電極に電圧を生じる。このキャパシタ６２の他方電極の電圧は発振器に印加される。発振器としてリングオシレータ５３に換えて、例えば、ボルテージ・コントロールド・オシレータ５３Ａを用いることもできる。ボルテージ・コントロールド・オシレータ５３Ａのトランジスタ６３，６４に流れる電流を変化させてボルテージ・コントロールド・オシレータ５３Ａの発振周波数を変化させる。最大周波数検出回路５６は、基準電圧Ｖｒｅｆ２とキャパシタ６２の他方の電極の電圧と比較する比較器６５で構成される。ボルテージ・コントロールド・オシレータ５３Ａが発振して、チャージポンプ５４が最大の出力を出しているにも係わらず所望の電圧に達しないときには、比較器６５から３ＶＣＣタイプのチャージポンプ５８に対しチャージポンプ５８を動作させるための出力が与えられる。
【００４７】
また、図５の回路ＣＲ１Ａおよび回路ＣＲ２Ａは、図４のトランジスタ４４，５５に換えて最大値回路５９を備えている。この最大値回路５９は、トランジスタ４１，４３の出力とチャージポンプ５４，５８の出力のうちの大きい方を選択して出力する。最大値回路５９は、最大値を出力しているラインを検出して最大値を出力しているラインから出力がでるように接続を切り替えるので、ダイオードを用いる場合のように閾値電圧分だけ昇圧電圧に電圧降下が発生するのを防ぐことができる。
【００４８】
実施の形態４．
メモリセルを備える半導体装置における充放電電流、中でもＤＲＡＭを備える半導体装置においては、高電圧を使用するワード線の充放電電流を減少させることは半導体装置の消費電力を抑える上で重要である。実施の形態３では、高電圧を供給する直流電圧回路について説明したが、それを使用する際に使用されるデバイスの構成によって消費電力をさらに抑えることができる。
【００４９】
図７はこの発明の実施の形態４による半導体装置の構成を示すブロック図である。図７に示す半導体装置は、半導体チップ１中にデバイスとしてメモリセルアレイ５００を備えている。
【００５０】
メモリセルアレイ５００は複数のブロック５０Ａ〜５０Ｄに分割されている。メモリセルアレイ５００には、全ブロック５０Ａ〜５０Ｄに共通するロウデコーダ５１０が配置されている。ワードドライバ５２Ａ〜５２Ｄは各ブロック５０Ａ〜５０Ｄに一ずつ配置されている。そして、トランスファゲート５３Ａ〜５３Ｃはそれぞれブロック５０Ａとブロック５０Ｂの間に、ブロック５０Ｂとブロック５０Ｃの間に、ブロック５０Ｃとブロック５０Ｄの間に設けられている。
【００５１】
図８は図７に示したメモリセルアレイ５００のワード線周辺の構成に関する概念図である。図７に示したワード線ドライバ５２Ａ〜５２Ｃはそれぞれ一つのＰチャネルＭＯＳトランジスタと一つのＮチャネルＭＯＳトランジスタで構成されている。ワード線ドライバ５２ＡのＰチャネルＭＯＳトランジスタ６０はそのゲートに与えられる信号ＳＩＰ１がローレベル（Ｌ）のときワード線の部分ＷＬ１に昇圧電圧ＶＰＰを供給する。また、ワード線ドライバ５２ＡのＮチャネルＭＯＳトランジスタ６１はそのゲートに与えられる信号ＳＩＮ２がハイレベル（Ｈ）のときにワード線の部分ＷＬ１をノードＮ３に接続する。同様にワード線の部分ＷＬ２，ＷＬ３にはそれぞれワード線ドライバ５２Ｂ，５２ＣのＰチャネルＭＯＳトランジスタ６２，６４とＮチャネルＭＯＳトランジスタ６３，６５が接続されており、トランジスタ６２，６４のゲートに与えられる信号ＳＩＰ２，ＳＩＰ３がローレベルのときにワード線の部分ＷＬ２，ＷＬ３には昇圧電圧ＶＰＰが供給され、トランジスタ６３，６５のゲートに与えられる信号ＳＩＮ２，ＳＩＮ３がハイレベルのときにワード線の部分ＷＬ２，ＷＬ３がノードＮ３に接続される。
【００５２】
ワード線の部分ＷＬ１はブロック５０Ａに配置されている。トランスファゲート５３Ａは、ワード線の部分ＷＬ１とワード線の部分ＷＬ２の間に接続されたＰチャネルＭＯＳトランジスタ６６で構成され、そのゲートに与えられる信号ＴＲ１がローレベルのときにワード線の部分ＷＬ１，ＷＬ２の接続を行い、ハイレベルのときにそれらの切り放しを行う。同様にワード線の部分ＷＬ２，ＷＬ３はそれぞれブロック５０Ｂ，５０Ｃに配置されている。トランスファゲート５３Ｂは、ワード線の部分ＷＬ２とワード線の部分ＷＬ３の間に接続されたＰチャネルＭＯＳトランジスタ６７で構成され、そのゲートに与えられる信号ＴＲ２がローレベルのときにワード線の部分ＷＬ２，ＷＬ３の接続を行い、ハイレベルのときにそれらの切り放しを行う。
【００５３】
図９は図７および図８に示したメモリセルアレイの動作を説明するための波形図である。時刻ｔ１において、信号ＳＩＰ１，ＳＩＮ１がともにローレベルになると、ワード線の部分ＷＬ１に昇圧電圧ＶＰＰが供給される。このとき、信号ＴＲ１はハイレベルであるため、ワード線の部分ＷＬ１は、ワード線の部分ＷＬ２から切り放されていてその容量が小さいため、トランジスタ６０が供給しなければならない電荷は少なくなる。そして、昇圧電圧ＶＰＰになったワード線の部分ＷＬ１を用いたデータの読み出し書き込みが行われる。時刻ｔ２において、信号ＳＩＰ１がハイレベルになり、ワード線ドライバ５２Ａがワード線の部分ＷＬ１から切り放されて、その時信号ＴＲ１をローレベルにして、ワード線の部分ＷＬ１，ＷＬ２の接続を行う。
【００５４】
時刻ｔ３において、信号ＴＲ１をハイレベルにして再びワード線の部分ＷＬ１，ＷＬ２を切り放し、信号ＳＩＰ２，ＳＩＮ２をともにローレベルにしてトランジスタ６２を通してワード線の部分ＷＬ２に昇圧電圧ＶＰＰの供給を行う。このとき、ワード線の部分ＷＬ２は昇圧されていたワード線の部分ＷＬ１に接続されて電荷の供給を受けていたためある程度電位が上昇しており、そのためワード線の部分ＷＬ２の電圧を昇圧電圧ＶＰＰとするためトランジスタ６２を通して供給すべき電荷を削減することができる。時刻ｔ４においては信号ＳＩＮ１をハイレベルにしてワード線の部分ＷＬ１をノードＮ３に接続する。
【００５５】
時刻ｔ５，ｔ６において、信号ＳＩＰ２，ＳＩＮ２，ＴＲ２を変化させてトランスファゲート５３Ｂを用いてワード線の部分ＷＬ２からワード線の部分ＷＬ３への電荷の転送を行う。
【００５６】
以上説明したように、メモリセルアレイ５００のブロック５０Ａ〜５０Ｄ毎に、時間を分割してデータの書き込み読み出しを行い、ブロック５０Ａ〜５０Ｄに接続された各ワード線の部分ＷＬ１〜ＷＬ３等の間で電荷の転送を行うことによって電流消費を抑えることができる。
【００５７】
実施の形態５．
実施の形態４においては、ワード線を分割して電荷を分割したワード線に伝達していくことによって消費電力の低減を図っているが、デバイス間を接続する配線の長さを短くして配線の容量を小さくし消費電力の低減を図ることができる。デバイス間を接続する配線長を短くするための構成の一例を図１０を用いて説明する。図１０は実施の形態５によるインバータの構成を示すレイアウト図である。図１０に示すインバータは、ＳＯＩ構造を有しており、導電型の異なるＭＯＳトランジスタのソースあるいはドレインを互いに接するように設けることによってこれらの電極間の配線をなくし、消費電力の低減を図っている。
【００５８】
図１０において、７０Ａ〜７０Ｄはウェル領域、７１，７３はＰ型不純物の拡散領域、７２，７４はＮ型不純物の拡散領域、７５は拡散領域７１とともにＰチャネルＭＯＳトランジスタを形成するための電極、７６，７７は拡散領域７２とともに共通のソース電極を持つ２つのＮチャネルＭＯＳトランジスタを形成するためのゲート電極、７８，７９は拡散領域７３とともに共通のソース電極を持つ２つのＰチャネルＭＯＳトランジスタを形成するためのゲート電極、８０は拡散領域７４とともにＮチャネルＭＯＳトランジスタを形成するためのゲート電極、８１はゲート電極７５を持つトランジスタのソースと電源との接続を行うための配線、８２は配線８１とゲート電極７５を持つトランジスタのソースとの接続を行うためのコンタクト、８３はゲート電極７５，７６を持つトランジスタのドレインとゲート電極７７，７８とを接続するための配線、８４は配線８３とゲート電極７５，７６を持つトランジスタの２つのドレインを同時に接続するためのコンタクト、８５はゲート電極７６を持つトランジスタのソースをグランドに接続するための配線、８６はゲート電極７６を持つトランジスタのソースと配線８５を接続するためのコンタクト、８７はゲート電極７７，７８を持つトランジスタのドレインをゲート電極７９，８０に接続するための配線、８８はゲート電極７７，７８を持つトランジスタの２つのドレインを同時に配線８７に接続するためのコンタクト、８９はゲート電極７８，７９を持つトランジスタのソースを電源に接続するための配線、９０はゲート電極７８，７９を持つトランジスタの２つのソースを同時に配線８９と接続するためのコンタクト、９１はゲート電極７９，８０を持つトランジスタのドレインから信号を出力するための配線、９２はゲート電極７９，８０を持つトランジスタの２つのドレインを同時に配線９１と接続するためのコンタクト、９３はゲート電極８０を持つトランジスタのソースをノードＮ３に接続するための配線、９４はゲート電極８０を持つトランジスタのソースと配線９３と接続するコンタクト、９５は基板との接続を図るためのボディコンタクト、９６はフィールドシールドコンタクトである。
【００５９】
図１１は図１０のＩ−Ｉ線断面の模式図である。図１１において、９７はエピタキシャル層の下に設けられたシリコン酸化膜等の絶縁物であり、その他図１０と同一符号のものは図１０の同一符号部分に相当する部分である。
【００６０】
図１１からわかるようにウェル７０Ａ〜７０Ｄを形成するための不純物の注入は浅くてよい。従って、導電型が異なるトランジスタのウェル、例えばウェル７０Ａと７０Ｂやウェル７０Ｂと７０Ｃを接近して形成することができる。導電型の異なるウェルを接近して形成できるため、導電型の異なるトランジスタのソースまたはドレインは隣接して形成することができる。この場合、導電型の異なるトランジスタのソースまたはドレインを密接して形成することが好ましい。
【００６１】
例えば、図１０に示したようなインバータの場合、インバータを構成するＭＯＳトランジスタのドレイン間の接続のための配線が不要になる。その不要になる配線の分だけ負荷が減り、消費電力を減少させることができる。
【図面の簡単な説明】
【００６２】
【図１】実施の形態１による半導体装置の構成の一例を示す回路図である。
【図２】実施の形態２による半導体装置の構成の一例を示す回路図である。
【図３】実施の形態３による半導体装置の動作と外部電源電圧および内部電圧との関係を示すグラフである。
【図４】実施の形態３による半導体装置の構成の一例を示すブロック図である。
【図５】実施の形態３による半導体装置の構成の他の例を示すブロック図である。
【図６】図５の半導体装置の一部の構成を詳細に示す回路図である。
【図７】実施の形態４による半導体装置の構成の一例を示すブロック図である。
【図８】図７の半導体装置のワード線周辺の構成を示す回路図である。
【図９】図７の半導体装置の動作を示す波形図である。
【図１０】実施の形態５による半導体装置の構成の一例を示すレイアウト図である。
【図１１】図１０のＩ‐Ｉ線断面を示す模式図である。
【図１２】従来の半導体装置の一例を示す回路図である。
【図１３】従来の半導体装置の動作と外部電源電圧および内部電源電圧との関係を示すグラフである。
【符号の説明】
【００６３】
１  半導体チップ、２，２Ａ，２Ｂ  内部回路、４，４Ａ，４Ｂ，４０  差動増幅器、５０  比較器、５１  電圧調整回路、５３，５７  リングオシレータ、５６  最大周波数検出回路、５４，５８  チャージポンプ、５９  最大値回路、５０  メモリセルアレイ、５１  ロウデコーダ、５２Ａ〜５２Ｄ  ワードドライバ、５３Ａ〜５３Ｃ  トランスファゲート。
【図１】
2007318154.tif 000003
【図２】
2007318154.tif 000004
【図３】
2007318154.tif 000005
【図４】
2007318154.tif 000006
【図５】
2007318154.tif 000007
【図６】
2007318154.tif 000008
【図７】
2007318154.tif 000009
【図８】
2007318154.tif 000010
【図９】
2007318154.tif 000011
【図１０】
2007318154.tif 000012
【図１１】
2007318154.tif 000013
【図１２】
2007318154.tif 000014
【図１３】
2007318154.tif 000015