(57)【要約】      （修正有）【課題】バースト読み出しレイテンシ機能を有するＮＡＮＤフラッシュメモリ装置を提供する。【解決手段】外部読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、データ出力イネーブル信号及び前記内部クロック信号に応答するバッファクロック制御回路と、前記内部クロック信号を受け、前記バッファクロック制御回路によって第１及び第２バッファクロック信号を発生するバッファクロック発生回路と、前記第１及び第２バッファクロック信号の一方に応答して読み出しデータを順次に出力するデータ出力バッファ回路を含み、前記バッファクロック制御回路は、前記データ出力イネーブル信号が入力されると単一パルスの前記第２バッファクロック信号を生成し、前記外部読み出しイネーブル信号が入力されバースト読み出しレイテンシ時間が経過した後、前記内部クロック信号と位相差ゼロの前記第１バッファクロック信号を生成する。【選択図】図３
2007080484.tif 000002
【特許請求の範囲】
【請求項１】
読み出し動作の時に外部読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、
データ出力イネーブル信号及び前記内部クロック信号に応答して動作するバッファクロック制御回路と、
前記内部クロック信号を受けて、前記バッファクロック制御回路の制御によって第１及び第２バッファクロック信号を発生するバッファクロック発生回路と、
前記第１及び第２バッファクロック信号のうちいずれか一つに応答して読み出しデータを順次に出力するデータ出力バッファ回路とを含み、
前記バッファクロック制御回路は、前記データ出力イネーブル信号が活性化に応答して単一パルスを有する前記第２バッファクロック信号を生成するように前記バッファクロック発生回路を制御し、
前記バッファクロック制御回路は、前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロ位相差を有する前記第１バッファクロック信号を生成するように前記バッファクロック発生回路を制御することを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項２】
前記データ出力バッファ回路は、前記第２バッファクロック信号に同期してデータパッドを一番目の読み出しデータで駆動することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３】
前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が発生した場合に、前記バッファクロック制御回路は、前記第１バッファクロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４】
前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が発生しない場合に、前記バッファクロック制御回路は。前記第２バッファクロック信号として前記内部クロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項５】
前記バッファクロック発生回路は、
前記データ出力イネーブル信号が活性化された場合に、前記内部クロック信号の一番目のハイからローへの遷移に応答してクロックイネーブル信号を活性化させることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項６】
前記バッファクロック発生回路は、
前記クロックイネーブル信号に応答して前記第１バッファクロック信号を生成し、前記内部クロック信号に対してゼロの位相差を有する第１バッファクロック信号が生成されたか否かを示すロックフラッグ信号を発生する第１バッファクロック発生器と、
前記データ出力イネーブル信号、前記内部クロック信号及び前記ロックフラッグ信号に応答して前記第２バッファクロック信号を発生する第２バッファクロック発生器と、
前記バッファクロック制御回路の制御によって前記第１バッファクロック信号及び前記第２バッファクロック信号の中の一つを前記データ出力バッファ回路に伝達する選択器とを含むことを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項７】
前記ロックフラッグ信号が生成される前に、前記バッファクロック制御回路は、単一パルスを有する前記第２バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御することを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項８】
前記ロックフラッグ信号が生成された場合に、前記バッファクロック制御回路は、前記第１バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御することを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項９】
前記バースト読み出しレイテンシ時間が経過し、前記ロックフラッグ信号が生成されない場合に、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御することを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１０】
前記ロックフラッグ信号が生成されない場合に、前記バッファクロック制御回路は、前記第１バッファクロック発生器が非活性化されるように前記クロックイネーブル信号を非活性化させることを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１１】
前記バースト読み出しレイテンシ時間は、前記クロックイネーブル信号の活性化時点を変更することによって変更されることを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１２】
前記第１バッファクロック発生回路は、遅延同期ループ回路を含むことを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１３】
前記バッファクロック制御回路は、
前記クロックイネーブル信号が活性化された後、前記内部クロック信号の一番目のハイからローへの遷移に応答してカウントアップ制御信号を発生することを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１４】
前記読み出し動作の時に外部アドレスを受けて内部アドレスを順次に発生するアドレスカウンタをさらに含み、
前記アドレスカウンタは、前記カウントアップ制御信号が活性化された場合に、前記内部クロック信号に同期して前記内部アドレスを順次に発生することを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１５】
メモリセルアレイからページデータを読み出すページバッファ回路と、
前記アドレスカウンタから出力される内部アドレスに応答して前記ページバッファ回路のページデータを一定単位で選択し、選択されたデータを前記読み出しデータとして前記データ出力バッファ回路に出力する列選択回路をさらに含むことを特徴とする請求項１４に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１６】
ＮＡＮＤフラッシュメモリ装置と、
読み出し動作の時に、前記ＮＡＮＤフラッシュメモリ装置で読み出しイネーブル信号を出力し、バースト読み出しレイテンシ時間が経過した後、前記ＮＡＮＤフラッシュメモリ装置からデータを伝達するメモリコントローラを含むことを特徴とするメモリシステム。
【請求項１７】
前記ＮＡＮＤフラッシュメモリ装置は、
前記読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、
データ出力イネーブル信号及び前記内部クロック信号に応答して動作するバッファクロック制御回路と、
前記内部クロック信号を受けて、前記バッファクロック制御回路の制御によって第１及び第２バッファクロック信号を発生するバッファクロック発生回路と、
前記第１及び第２バッファクロック信号の中のいずれか一つに応答して読み出しデータを順次に出力するデータ出力バッファ回路とを含むことを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記バッファクロック制御回路は、前記データ出力イネーブル信号が活性化された場合に、単一パルスを有する前記第２バッファクロック信号を生成するように前記バッファクロック発生回路を制御し、
前記バッファクロック制御回路は、前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号を生成するように前記バッファクロック発生回路を制御することを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記データ出力バッファ回路は、前記第２バッファクロック信号に同期してデータパッドを一番目の読み出しデータで駆動することを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成される場合、前記バッファクロック制御回路は、前記第１バッファクロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御することを特徴とする請求項１８に記載のメモリシステム。
【請求項２１】
前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成されない場合、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御することを特徴とする請求項１８に記載のメモリシステム。
【請求項２２】
読み出し動作の時に外部読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、
データ出力イネーブル信号が活性化された場合に、前記内部クロック信号の一番目のハイからローへの遷移に応答してクロックイネーブル信号を活性化させるバッファクロック制御回路と、
前記クロックイネーブル信号に応答して第１バッファクロック信号を生成し、前記内部クロック信号に対してゼロの位相差を有する第１バッファクロック信号が生成されたか否かを示すロックフラッグ信号を発生する第１バッファクロック発生器と、
前記データ出力イネーブル信号、前記内部クロック信号、及び前記ロックフラッグ信号に応答して第２バッファクロック信号を発生する第２バッファクロック発生器と、
前記バッファクロック制御回路の制御によって前記第１バッファクロック信号及び前記第２バッファクロック信号のうちの一つを選択する選択回路と、
前記選択回路によって選択されたバッファクロック信号に応答して読み出しデータを順次に出力するデータ出力バッファ回路を含み、
前記第２バッファクロック発生回路は、前記データ出力イネーブル信号が活性化された場合に、単一パルスを有する前記第２バッファクロック信号を生成し、前記第１バッファクロック発生回路は、前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号を生成することを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項２３】
前記ロックフラッグ信号が生成される前に、前記バッファクロック制御回路は、単一パルスを有する前記第２バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御することを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２４】
前記ロックフラッグ信号が生成された場合に、前記バッファクロック制御回路は、前記第１バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御することを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２５】
前記バースト読み出しレイテンシ時間が経過し、前記ロックフラッグ信号が生成されない場合に、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御することを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２６】
前記ロックフラッグ信号が生成されない場合に、前記バッファクロック制御回路は前記第１バッファクロック発生器が非活性化されるように前記クロックイネーブル信号を非活性化させることを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２７】
前記バースト読み出しレイテンシ時間は、前記クロックイネーブル信号の活性化時点を変更することによって変更されることを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２８】
前記第１バッファクロック発生回路は、遅延同期ループ回路を含むことを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２９】
前記バッファクロック制御回路は、
前記クロックイネーブル信号が活性化された後、前記内部クロック信号の一番目のハイからローへの遷移に応答してカウントアップ制御信号を発生することを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３０】
前記読み出し動作の時、外部アドレスを受けて内部アドレスを順次に発生するアドレスカウンタをさらに含み、
前記アドレスカウンタは、前記カウントアップ制御信号が活性化された場合に、前記内部クロック信号に同期して前記内部アドレスを順次に発生することを特徴とする請求項２９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３１】
メモリセルアレイからページデータを読み出すページバッファ回路と、
前記アドレスカウンタから出力される内部アドレスに応答して前記ページバッファ回路のページデータを一定単位で選択し、選択されたデータを前記読み出しデータとして前記データ出力バッファ回路に出力する列選択回路をさらに含むことを特徴とする請求項３０に記載のＮＡＮＤフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細には、本発明はＮＡＮＤフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
メモリコントローラの読み出しサイクル時間は、消去及びプログラムが可能なＥＰＲＯＭ、電気的に消去及びプログラムが可能なＥＥＰＲＯＭ、及びフラッシュＥＥＰＲＯＭを含む様々な不揮発性半導体メモリ装置のアクセス時間より非常に短い。フラッシュメモリ装置、特に、ＮＡＮＤフラッシュメモリ装置にアドレス及び読み出し命令が伝達され、所定時間が経過した後、メモリコントローラは読み出しイネーブル信号（ｒｅａｄ ｅｎａｂｌｅ ｓｉｇｎａｌ：ｎＲＥ）に同期してＮＡＮＤフラッシュメモリ装置から出力されるデータを転送する。以下において、ＮＡＮＤフラッシュメモリ装置の読み出し動作を概略的に説明する。
【０００３】
メモリ装置からデータを読み出すために、よく知られたように、ＮＡＮＤフラッシュメモリ装置には読み出し命令及びアドレスが決まったタイミングで順次に印加される。読み出し命令及びアドレスが入力されると、ＮＡＮＤフラッシュメモリ装置は、決まった時間の間、感知動作を実行する。感知動作が実行されることによって、選択された行のメモリセルに保持されているデータはよく知られたレジスタ（またはページバッファ回路と称する）に伝達される。感知動作が実行されている間、ＮＡＮＤフラッシュメモリ装置は、レディー／ビジー信号Ｒ／ｎＢをローに維持する。メモリセルからレジスタに所定数のデータが伝達されると、レディー／ビジー信号Ｒ／ｎＢがローレベルからハイレベルに遷移する。以後、ＮＡＮＤフラッシュメモリ装置は、メモリコントローラから提供される読み出しイネーブル信号ｎＲＥのハイからローへの遷移に応答して、レジスタに保持されたデータをデータパッドに伝達する。メモリコントローラは、読み出しイネーブル信号ｎＲＥのローからハイへの遷移の時にデータパッド上のデータを伝達する。
【０００４】
ＮＡＮＤフラッシュメモリ装置の場合、ＮＡＮＤフラッシュメモリ装置がデータを出力し、メモリコントローラがデータを伝達する動作が読み出しイネーブル信号ｎＲＥの一サイクル内になされる。このようなデータ出力及びフェッチ方式は、読み出しイネーブル信号ｎＲＥのサイクル時間を短くするための制限要因として作用する。前記のように、メモリコントローラ（またはホスト）の動作速度がＮＡＮＤフラッシュメモリ装置の動作速度より速いので、分周されたクロック信号、すなわち、読み出しイネーブル信号ｎＲＥがＮＡＮＤフラッシュメモリ装置に供給される。したがって、メモリコントローラの性能は、ＮＡＮＤフラッシュメモリ装置の性能によって左右される。ＮＡＮＤフラッシュメモリ装置の性能が向上することによってメモリコントローラの性能も向上しうる。これは、読み出しイネーブル信号ｎＲＥのサイクル時間の短縮によって達成されうる。しかし、現在のデータ出力及びフェッチ方式を用いるＮＡＮＤフラッシュメモリ装置では、読み出しイネーブル信号ｎＲＥのサイクル時間を短縮することが非常に難しい。より具体的に次のとおりである。
【０００５】
レディー／ビジー信号Ｒ／ｎＢがローレベルからハイレベルに遷移すれば、図１に図示されたように、メモリコントローラは、ＮＡＮＤフラッシュメモリ装置に読み出しイネーブル信号ｎＲＥ１を伝達する。ＮＡＮＤフラッシュメモリ装置は、読み出しイネーブル信号ｎＲＥ１に同期した内部クロック信号ＩＮＴ＿ｎＲＥ１を生成する。内部クロック信号ＩＮＴ＿ｎＲＥ１は、読み出しイネーブル信号ｎＲＥ１をバッファリングして生成される信号である。その次に、レジスタに保持されているデータが内部クロック信号ＩＮＴ＿ｎＲＥ１に同期してデータ送信経路（列ゲート回路とデータ出力回路を含む）を通じてデータパッドに伝達される。内部クロック信号ＩＮＴ_ｎＲＥ１が読み出しイネーブル信号ｎＲＥ１をバッファリングして生成されるから、読み出しイネーブル信号ｎＲＥ１と内部クロック信号ＩＮＴ_ｎＲＥ１との間には必然的に遅延時間ｔＤ１が存在する。同様に、レジスタに保持されたデータはデータ送信経路を通じて送信されるので、レジスタに保持されたデータはデータ送信経路の遅延時間ｔＤ２の後、すなわち、内部クロック信号ＩＮＴ_ｎＲＥ１がハイレベルからローレベルに遷移してから所定時間ｔＤ２が経過した後にデータパッド上に現れる。
【０００６】
ＮＡＮＤフラッシュメモリ装置の読み出し性能は、遅延時間ｔＤ１、ｔＤ２を短縮させることによって向上されうる。しかし、このような遅延時間ｔＤ１、ｔＤ２は固定されている。したがって、遅延時間ｔＤ１、ｔＤ２を減らすことは困難である。ＮＡＮＤフラッシュメモリ装置の読み出し性能を向上させるための一つ方法は読み出しイネーブル信号のサイクル時間を減らすことである。前記のように、ＮＡＮＤフラッシュメモリ装置がデータを出力し、メモリコントローラがデータを伝達する動作は、読み出しイネーブル信号の一サイクル内でなされる。読み出しイネーブル信号ｎＲＥ２のサイクル時間が短縮されても、図１に図示されたように、遅延時間ｔＤ１、ｔＤ２は変化しない。すなわち、遅延時間ｔＤ１、ｔＤ２は短縮されない。したがって、図１に図示されたように、メモリコントローラは、データパッド上に現れたデータを次のサイクルで伝達されることになる。読み出しイネーブル信号のサイクル時間が短縮されれば短縮されるほど、そのような問題は深刻になる。
【０００７】
したがって、読み出しイネーブル信号のサイクル時間が動作速度を高めるために短縮されても、メモリコントローラが正常的にデータを伝達することができる新たな技術が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、データ出力レイテンシ機能を有するＮＡＮＤフラッシュメモリ装置を提供することである。
【０００９】
本発明の他の目的は、読み出しイネーブル信号のサイクル時間を減らすことができるＮＡＮＤフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための本発明の特徴によれば、ＮＡＮＤフラッシュメモリ装置は読み出し動作の時、外部読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、データ出力イネーブル信号及び前記内部クロック信号に応答して動作するバッファクロック制御回路と、前記内部クロック信号を受けて、前記バッファクロック制御回路の制御によって第１及び第２バッファクロック信号を発生するバッファクロック発生回路と、前記第１及び第２バッファクロック信号のうちいずれか一つに応答して読み出しデータを順次に出力するデータ出力バッファ回路とを含み、前記バッファクロック制御回路は前記データ出力イネーブル信号の活性化に応答して単一パルスを有する前記第２バッファクロック信号を生成するように前記バッファクロック発生回路を制御し、前記バッファクロック制御回路は前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号を生成するように前記バッファクロック発生回路を制御する。
【００１１】
この実施形態において、前記データ出力バッファ回路は前記第２バッファクロック信号に同期してデータパッドを一番目の読み出しデータで駆動する。
【００１２】
この実施形態において、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成された場合に、前記バッファクロック制御回路は、前記第１バッファクロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御する。
【００１３】
この実施形態において、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成されない場合、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御する。
【００１４】
この実施形態において、前記バッファクロック発生回路は、前記データ出力イネーブル信号が活性化された場合、前記内部クロック信号の一番目のハイからローへの遷移に応答してクロックイネーブル信号を活性化させる。
【００１５】
この実施形態において、前記バッファクロック発生回路は、前記クロックイネーブル信号に応答して前記第１バッファクロック信号を生成し、前記内部クロック信号に対してゼロの位相差を有する第１バッファクロック信号が生成されたが否かを示すロックフラッグ信号を発生する第１バッファクロック発生器と、前記データ出力イネーブル信号、前記内部クロック信号、及び前記ロックフラッグ信号に応答して前記第２バッファクロック信号を発生する第２バッファクロック発生器と、前記バッファクロック制御回路の制御によって前記第１バッファクロック信号及び前記第２バッファクロック信号のうち一つを前記データ出力バッファ回路に伝達する選択器を含む。
【００１６】
この実施形態において、前記ロックフラッグ信号が生成される前に、前記バッファクロック制御回路は、単一パルスを有する前記第２バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御する。
【００１７】
この実施形態において、前記ロックフラッグ信号が生成された場合、前記バッファクロック制御回路は、前記第１バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御する。
【００１８】
この実施形態において、前記バースト読み出しレイテンシ時間が経過し、前記ロックフラッグ信号が生成されない場合、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号を前記データ出力バッファ回路に伝達するように前記選択器を制御する。
【００１９】
この実施形態において、前記ロックフラッグ信号が生成されない場合、前記バッファクロック制御回路は前記第１バッファクロック発生器が非活性化されるように前記クロックイネーブル信号を非活性化させる。
【００２０】
この実施形態において、前記バースト読み出しレイテンシ時間は、前記クロックイネーブル信号の活性化時点を変更することによって変更される。
【００２１】
この実施形態において、前記第１バッファクロック発生回路は、遅延同期ループ回路を含む。
【００２２】
この実施形態において、前記バッファクロック制御回路は、前記クロックイネーブル信号が活性化された後、前記内部クロック信号の一番目のハイ‐ロー遷移に応答してカウントアップ制御信号を発生する。
【００２３】
この実施形態において、メモリ装置は、前記読み出し動作の時、外部アドレスを受けて内部アドレスを順次に発生するアドレスカウンタをさらに含み、前記アドレスカウンタは、前記カウントアップ制御信号が活性化される時に前記内部クロック信号に同期して前記内部アドレスを順次に発生する。
【００２４】
この実施形態において、メモリ装置はメモリセルアレイからページデータを読むページバッファ回路と、前記アドレスカウンタから出力される内部アドレスに応答して前記ページバッファ回路のページデータを一定単位で選択し、選択されたデータを前記読み出しデータとして前記データ出力バッファ回路に出力する列選択回路をさらに含む。
【００２５】
本発明の他の特徴によれば、メモリシステムはＮＡＮＤフラッシュメモリ装置と、読み出し動作の時、前記ＮＡＮＤフラッシュメモリ装置で読み出しイネーブル信号を出力し、バースト読み出しレイテンシ時間が経過した後、前記ＮＡＮＤフラッシュメモリ装置からデータを伝達するメモリコントローラとを含む。
【００２６】
この実施形態において、前記ＮＡＮＤフラッシュメモリ装置は、前記読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、データ出力イネーブル信号及び前記内部クロック信号に応答して動作するバッファクロック制御回路と、前記内部クロック信号を受けて、前記バッファクロック制御回路の制御によって第１及び第２バッファクロック信号を発生するバッファクロック発生回路と、前記第１及び第２バッファクロック信号のうちいずれか一つに応答して読み出しデータを順次に出力するデータ出力バッファ回路を含む。
【００２７】
この実施形態において、前記バッファクロック制御回路は、前記データ出力イネーブル信号が活性化された場合に、単一パルスを有する前記第２バッファクロック信号を生成するように前記バッファクロック発生回路を制御し、前記バッファクロック制御回路は、前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロ位相差を有する前記第１バッファクロック信号を生成するように前記バッファクロック発生回路を制御する。
【００２８】
この実施形態において、前記データ出力バッファ回路は前記第２バッファクロック信号に同期してデータパッドを一番目の読み出しデータで駆動する。
【００２９】
この実施形態において、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成された場合に、前記バッファクロック制御回路は、前記第１バッファクロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御する。
【００３０】
この実施形態において、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号が生成されない場合に、前記バッファクロック制御回路は、前記第２バッファクロック信号として前記内部クロック信号が前記データ出力バッファ回路に伝達されるように前記バッファクロック発生回路を制御する。
【００３１】
本発明の他の特徴によれば、ＮＡＮＤフラッシュメモリ装置は、読み出し動作の時、外部読み出しイネーブル信号を受けて内部クロック信号を出力するインターフェイスブロックと、データ出力イネーブル信号が活性化された場合、前記内部クロック信号の一番目のハイからローへの遷移に応答してクロックイネーブル信号を活性化させるバッファクロック制御回路と、前記クロックイネーブル信号に応答して第１バッファクロック信号を生成し、前記内部クロック信号に対してゼロの位相差を有する第１バッファクロック信号が生成されたが否かを示すロックフラッグ信号を発生する第１バッファクロック発生器と、前記データ出力イネーブル信号、前記内部クロック信号、及び前記ロックフラッグ信号に応答して第２バッファクロック信号を発生する第２バッファクロック発生器と、前記バッファクロック制御回路の制御によって前記第１バッファクロック信号及び前記第２バッファクロック信号のうち一つを選択する選択回路と、前記選択回路によって選択されたバッファクロック信号に応答して読み出しデータを順次に出力するデータ出力バッファ回路を含み、前記第２バッファクロック発生回路は、前記データ出力イネーブル信号が活性化された場合に、単一パルスを有する前記第２バッファクロック信号を生成し、前記第１バッファクロック発生回路は、前記外部読み出しイネーブル信号が入力され、バースト読み出しレイテンシ時間が経過した後、前記内部クロック信号に対してゼロの位相差を有する前記第１バッファクロック信号を生成する。
【００３２】
この実施形態において、前記ロックフラッグ信号が生成される前に、前記バッファクロック制御回路は、単一パルスを有する前記第２バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御する。
【００３３】
この実施形態において、前記ロックフラッグ信号が生成された場合に、前記バッファクロック制御回路は前記第１バッファクロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御する。
【００３４】
この実施形態において、前記バースト読み出しレイテンシ時間が経過し、前記ロックフラッグ信号が生成されない場合に、前記バッファクロック制御回路は前記第２バッファクロック信号として前記内部クロック信号を前記データ出力バッファ回路に伝達するように前記選択回路を制御する。
【００３５】
この実施形態において、前記ロックフラッグ信号が生成されない時、前記バッファクロック制御回路は、前記第１バッファクロック発生器が非活性化されるように前記クロックイネーブル信号を非活性化させる。
【００３６】
この実施形態において、前記バースト読み出しレイテンシ時間は、前記クロックイネーブル信号の活性化時点を変更することによって変更される。
【００３７】
この実施形態において、前記第１バッファクロック発生回路は、遅延同期ループ回路を含む。
【００３８】
この実施形態において、前記バッファクロック制御回路は、前記クロックイネーブル信号が活性化された後、前記内部クロック信号の一番目のハイからローへの遷移に応答してカウントアップ制御信号を発生する。
【００３９】
この実施形態において、メモリ装置は、前記読み出し動作の時、外部アドレスを入力受けて内部アドレスを順次に発生するアドレスカウンタをさらに含み、前記アドレスカウンタは前記カウントアップ制御信号が活性化された場合に、前記内部クロック信号に同期されて前記内部アドレスを順次に発生する。
【００４０】
この実施形態において、メモリ装置はメモリセルアレイからページデータを読み出すページバッファ回路と、前記アドレスカウンタから出力される内部アドレスに応答して前記前記ページバッファ回路のページデータを一定単位で選択し、選択されたデータを前記読み出しデータとして前記データ出力バッファ回路で出力する列選択回路をさらに含む。
【発明の効果】
【００４１】
上述のように、例えば、本発明によれば、内部クロック信号ＩＮＴ_ｎＲＥの遅延時間ｔＤ１を除去することによって読み出しイネーブル信号ｎＲＥのサイクル時間を短縮することが可能である。従って、本発明のＮＡＮＤフラッシュメモリ装置及びそれを含むメモリシステムの読み出し性能が向上される。
【発明を実施するための最良の形態】
【００４２】
前記の一般的な説明及び次の詳細な説明は例示的なものであると理解され、特許請求の範囲に記載された発明の限定を意図したものではない。
【００４３】
以下の説明及び図面において、同一の参照番号が同一または類似の部分を参照するために提供される。
【００４４】
以下では、不揮発性メモリ装置としてＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための１つの例として用いられる。しかし、当業者であれば本発明の他の利点及び性能を容易に理解することができる。本発明は他の実施形態を通じて実施されることもできる。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的から逸脱しない観点及び応用によって修正または変更されうる。
【００４５】
図２は、本発明の好適な実施形態のフラッシュメモリ装置を含むメモリシステムを概略的に示すブロック図である。
【００４６】
図２を参照すれば、メモリシステムは、ＮＡＮＤフラッシュメモリ装置１０００とメモリコントローラ２０００を含む。ＮＡＮＤフラッシュメモリ装置１０００は、命令／アドレス／データマルチプレッシング入出力方式（ｃｏｍｍａｎｄ／ａｄｄｒｅｓｓ／ｄａｔａ ｍｕｌｔｉｐｌｅｘｅｄ Ｉ／Ｏ ｍａｎｎｅｒ）でメモリコントローラ２０００と通信する。本発明の好適な実施形態のＮＡＮＤフラッシュメモリ装置１０００は、読み出し動作の時、命令及びアドレスが提供されると、レディー／ビジー信号Ｒ／ｎＢを所定時間（すなわち、読み出し時間）の間にローに活性化させる。読み出し時間が経過した後、ＮＡＮＤフラッシュメモリ装置１０００は、レディー／ビジー信号Ｒ／ｎＢをハイに活性化させる。メモリコントローラ２０００は、レディー／ビジー信号Ｒ／ｎＢのローからハイへの遷移に応答して、読み出しイネーブル信号ｎＲＥをメモリ装置１０００に提供する。読み出しイネーブル信号ｎＲＥがメモリ装置１０００に供給され、所定時間（例えば、バースト読み出しレイテンシ時間／ｎＲＥのｎサイクル（ｎは、２またはそれより大きい定数）に相当する時間）が経過した後、メモリコントローラ２０００は、メモリ装置１０００からデータを伝達する。以下、このような機能をバースト読み出しレイテンシ（Ｂｕｒｓｔ Ｒｅａｄ Ｌａｔｅｎｃｙ： ＢＲＬ）機能と呼ぶ。バースト読み出しレイテンシ機能によれば、読み出しイネーブル信号ｎＲＥのサイクル時間が短縮されても、ＮＡＮＤフラッシュメモリ装置１０００がデータを出力し、メモリコントローラ２０００がデータを伝達する動作が読み出しイネーブル信号ｎＲＥの一サイクル内でなされる。以下、これ詳細に説明する。
【００４７】
図３は図２に図示されたＮＡＮＤフラッシュメモリ装置を示すブロック図である。
【００４８】
図３を参照すれば、本発明の好適な実施形態のＮＡＮＤフラッシュメモリ装置１０００は、データ情報を保持するメモリセルアレイ１２０を含み、メモリセルアレイ１２０には、行列状に複数のメモリセルが配列される。例えば、メモリセルは、ＮＡＮＤストリング構造を有するように配列される。しかし、メモリセルの構造がここに開示されたことに限定されないことは、当業者に自明である。メモリセルアレイ１２０の行は、行デコーダ回路１４０によって駆動され、メモリセルアレイ１２０の列は、ページバッファ回路１６０によって駆動される。よく知られたように、ページバッファ回路１６０は、動作モードによって感知増幅器又は書き込みドライバとして動作するページバッファを含む。列選択回路１８０は、アドレスカウンタ２００からのアドレスＣｏｌＡＤＤに応答して、ページバッファ回路１６０のページバッファを決まった単位（例えば、ｘ８、ｘ１６、ｘ３２、など）で選択する。行デコーダ回路１４０、ページバッファ回路１６０、及び列選択回路１８０は、制御ロジック回路２２０によって制御される。
【００４９】
制御ロジック回路２２０は、インターフェイスブロック２４０を通じて提供される制御信号及び命令に応答して動作し、ＮＡＮＤフラッシュメモリ装置１０００の全般的な動作を制御する。読み出し動作の時、命令及びアドレスが提供されると、制御ロジック回路２２０は、レディー／ビジー信号Ｒ／ｎＢがローに活性化されるようにインターフェイスブロック２４０を制御する。例えば、インターフェイスブロック２４０は、レディー／ビジー信号Ｒ／ｎＢを保持するためのレジスタ（図示されない）を含み、インターフェイスブロック２４０のレジスタの値は、制御ロジック回路２２０によって設定される。制御ロジック回路２２０は、読み出し動作の時、データ出力イネーブル信号として制御信号ＤＯＵＴ＿ＥＮを発生する。制御ロジック回路２２０は、ページデータがメモリセルアレイ１２０からページバッファ回路１６０に伝達された後（または、感知動作が終了するか読み出し時間が経過した後）に制御信号ＤＯＵＴ＿ＥＮを活性化させる。ページデータがメモリセルアレイ１２０からページバッファ回路１６０に伝達された後、制御ロジック回路２２０は、レディー／ビジー信号Ｒ／ｎＢがハイに非活性化されるようにインターフェイスブロック２４０（またはレジスタ）を制御する。
【００５０】
インターフェイスブロック２４０は、外部アドレスが入力される時、ラッチ信号ＡＤＤｌｃｈを発生し、アドレスカウンタ２００は、ラッチ信号ＡＤＤｌｃｈに応答してインターフェイスブロック２４０を通じて提供されるアドレスＡＤＤをラッチする。インターフェイスブロック２４０は、外部（例えば、メモリコントローラ）から提供される読み出しイネーブル信号ｎＲＥに同期した内部クロック信号ＩＮＴ_ｎＲＥを出力する。アドレスカウンタ２００は、制御信号ＣＮＴ＿ＵＰによって制御され、内部クロック信号ＩＮＴ_ｎＲＥに応答して、ラッチされたアドレスを順次に増加させる。例えば、カウントアップ制御信号ＣＮＴ＿ＵＰが活性化された状態で、アドレスカウンタ２００は、内部クロック信号ＩＮＴ_ｎＲＥに応答して、ラッチされたアドレスを順次に増加させる。
【００５１】
本発明の好適な実施形態のＮＡＮＤフラッシュメモリ装置１０００は、バッファクロック制御回路２６０、第１及び第２バッファクロック発生回路２８０、３００、選択回路３２０、及びデータ出力バッファ回路３４０をさらに含む。
【００５２】
バッファクロック制御回路２６０は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮ及び内部クロック信号ＩＮＴ_ｎＲＥに応答してクロックイネーブル信号ＤＬＬ＿ＥＮを発生する。例えば、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化された後、バッファクロック制御回路２６０は、内部クロック信号ＩＮＴ_ｎＲＥの一番目のハイからローへの遷移の時、クロックイネーブル信号ＤＬＬ＿ＥＮを活性化させる。バッファクロック制御回路２６０は、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化された後、内部クロック信号ＩＮＴ_ｎＲＥの一番目のハイからローへの遷移の時にカウントアップ制御信号ＣＮＴ＿ＵＰを活性化させる。バッファクロック制御回路２６０は、第１バッファクロック発生回路２８０から出力されるロックフラッグ信号Ｆ＿ＬＯＣＫの活性化の時、選択信号ＭＵＸ＿ＳＥＬを活性化させる。カウンタアップ制御信号ＣＮＴ＿ＵＰの活性化の時、アドレスカウンタ２００は、内部クロック信号ＩＮＴ_ｎＲＥに応答して、入力されたアドレスを順次に増加させる。
【００５３】
第１バッファクロック発生回路２８０は、バッファクロック制御回路２６０からのクロックイネーブル信号ＤＬＬ＿ＥＮに応答して第１バッファクロック信号ＤＬＬ＿ＣＬＫを発生する。第１バッファクロック発生回路２８０は、遅延同期ループ回路で構成され、内部クロック信号ＩＮＴ_ｎＲＥに同期した第１バッファクロック信号ＤＬＬ＿ＣＬＫを発生する。すなわち、第１バッファクロック発生回路２８０は、内部クロック信号ＩＮＴ_ｎＲＥに対してゼロの位相差を有する第１バッファクロック信号ＤＬＬ＿ＣＬＫを発生する。第１バッファクロック発生回路２８０は、第１バッファクロック信号ＤＬＬ＿ＣＬＫと内部クロック信号ＩＮＴ_ｎＲＥとの間に位相差がない時、ロックフラッグ信号Ｆ＿ＬＯＣＫを活性化させる。第２バッファクロック発生回路３００は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮ、ロックフラッグ信号Ｆ＿ＬＯＣＫ、及び内部クロック信号ＩＮＴ_ｎＲＥに応答して、第２バッファクロック信号ＤＯＵＴ＿ＰＬＳ及びフラッグ信号Ｆ＿ＬＯＮＧを発生する。例えば、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化された場合、第２バッファクロック発生回路３００は、単一のパルスを有する第２バッファクロック信号ＤＯＵＴ＿ＰＬＳを出力する。もし、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化されてから所定時間が経過した後、ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化されなければ、第２バッファクロック発生回路３００は、フラッグ信号Ｆ＿ＬＯＮＧを活性化させて内部クロック信号ＩＮＴ_ｎＲＥを第２バッファクロック信号ＤＯＵＴ＿ＰＬＳとして出力する。バッファクロック制御回路２６０は、フラッグ信号Ｆ＿ＬＯＮＧが活性化された場合、クロックイネーブル信号ＤＬＬ＿ＥＮを非活性化させる。すなわち、第１バッファクロック発生回路２８０は動作しない。もし、ロックフラッグ信号Ｆ＿ＬＯＣＫが、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化されてから所定時間が経過した後に活性化されれば、フラッグ信号Ｆ＿ＬＯＮＧは非活性化状態に維持される。
【００５４】
ここで、フラッグ信号Ｆ＿ＬＯＮＧは、読み出しイネーブル信号ｎＲＥが長いサイクル（ｌｏｎｇ ｃｙｃｌｅ）を有するか、短いサイクル（ｓｈｏｒｔ ｃｙｃｌｅ）を有するか否かを示す。長いサイクルと短いサイクルは、例えば、次のように定義される。メモリコントローラ２０００がデータを伝達する動作が前記の遅延時間（ｔＤ１、ｔＤ２：図１参照）に依存する場合は、読み出しイネーブル信号ｎＲＥのサイクルは、短いサイクルとして定義される。一方、メモリコントローラ２０００がデータを伝達する動作が前記の遅延時間（ｔＤ１、ｔＤ２：図１参照）に依存しない場合は、読み出しイネーブル信号ｎＲＥのサイクルは長いサイクルとして定義される。
【００５５】
選択回路３２０は、選択信号ＭＵＸ＿ＳＥＬに応答して第１及び第２バッファクロック発生回路２８０、３００の出力ＤＬＬ＿ＣＬＫ、ＤＯＵＴ＿ＰＬＳのうち一つをデータ出力バッファ３４０に出力する。選択信号ＭＵＸ＿ＳＥＬは、ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化される前は非活性化状態で維持され、ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化されるとそれに応じて活性化される。選択回路３２０は、選択信号ＭＵＸ＿ＳＥＬが非活性化状態に維持されている時は、第２バッファクロック発生回路３００の出力ＤＯＵＴ＿ＰＬＳを選択し、選択信号ＭＵＸ＿ＳＥＬが活性化されている時は、第１バッファクロック発生回路２８０の出力ＤＬＬ＿ＣＬＫを選択する。データ出力バッファ回路３４０は、選択回路３２０からのクロック信号ＤＯＵＴ＿ＣＬＫに同期して列選択回路１８０からのデータＣＤ＿ＤＡＴＡをインターフェイスブロック２４０に伝達する。
【００５６】
遅延同期ループ回路で構成された第１バッファクロック発生回路２８０を通じて内部クロック信号ＩＮＴ_ｎＲＥに対してゼロの位相差を有するバッファクロック信号を生成することによって内部クロック信号の遅延時間を除去することができる。これはデータパッドに伝達されるためにかかる時間が短縮されることを意味する。従って、読み出しイネーブル信号ｎＲＥのサイクル時間を短縮することが可能である。すなわち、本発明の好適な実施形態によれば、ＮＡＮＤフラッシュメモリ装置及びそれを含むメモリシステムの読み出し性能が向上される。
【００５７】
図４は図３に図示されたバッファクロック制御回路を概略的に示すブロック図である。
【００５８】
図４を参照すれば、バッファクロック制御回路２６０は第１ないし第３信号発生器２６１、２６２、２６３（図面には、ＧＥＮ１、ＧＥＮ２、ＧＥＮ３でそれぞれ表記される）を含む。第１信号発生器２６１は、内部クロック信号ＩＮＴ_ｎＲＥ、データ出力イネーブル信号ＤＯＵＴ＿ＥＮ、及びフラッグ信号Ｆ＿ＬＯＮＧに応答してクロックイネーブル信号ＤＬＬ＿ＥＮを発生する。例えば、データ出力イネーブル信号ＤＯＵＴ＿ＥＮがハイに活性化された後、第１信号発生器２６１は、内部クロック信号ＩＮＴ_ｎＲＥの一番目のハイからローへの遷移に応答してクロックイネーブル信号ＤＬＬ＿ＥＮを活性化させる。第１信号発生器２６１は、フラッグ信号Ｆ＿ＬＯＮＧが活性化されると、それに応じてクロックイネーブル信号ＤＬＬ＿ＥＮを非活性化させる。第２信号発生器２６２は、クロックイネーブル信号ＤＬＬ＿ＥＮ及び内部クロック信号ＩＮＴ_ｎＲＥに応答してカウントアップ制御信号ＣＮＴ＿ＵＰを発生する。例えば、第２信号発生器２６２は、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化されている場合、内部クロック信号ＩＮＴ_ｎＲＥのハイからローへの遷移に応答してカウントアップ制御信号ＣＮＴ＿ＵＰをハイに活性化させる。すなわち、カウントアップ制御信号ＣＮＴ＿ＵＰは、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化されるサイクルの次のサイクルで活性化される。第３信号発生器２６３は、クロックイネーブル信号ＤＬＬ＿ＥＮとロックフラッグ信号Ｆ＿ＬＯＣＫに応答して選択信号ＭＵＸ＿ＳＥＬを発生する。例えば、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化されている場合、第３信号発生器２６３は、ロックフラッグ信号Ｆ＿ＬＯＣＫの活性化に応答して選択信号ＭＵＸ＿ＳＥＬを活性化させる。
【００５９】
図５は図３に図示された第２バッファクロック発生回路を示すブロック図である。図５を参照すると、本発明の好適な実施形態の第２バッファクロック発生回路３００は、パルス発生器３０２、スイッチ制御器３０４及びスイッチ３０６を含む。
【００６０】
パルス発生器３０２は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮの活性化（例えば、ローからハイへの遷移）に応答してアクティブローパルス信号を発生する。スイッチ制御器３０４は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮ、内部クロック信号ＩＮＴ_ｎＲＥ及びロックフラッグ信号Ｆ＿ＬＯＣＫに応答して、選択信号Ｆ＿ＬＯＮＧを発生する。データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化されてから所定時間（例えば、メモリ装置のバースト読み出しレイテンシ時間）が経過した後、スイッチ制御器３０４は、ロックフラッグ信号Ｆ＿ＬＯＣＫによってフラッグ信号として選択信号Ｆ＿ＬＯＮＧを活性化させる。例えば、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化されてから所定時間（例えば、メモリ装置のバースト読み出しレイテンシ時間）が経過した後、選択信号Ｆ＿ＬＯＮＧは、ロックフラッグ信号Ｆ＿ＬＯＣＫがローレベルの非活性化状態で維持される場合にハイに活性化される。これは読み出しイネーブル信号ｎＲＥのサイクルが長いサイクルであることを意味する。一方、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化され、所定時間（例えば、メモリ装置のバースト読み出しレイテンシ時間）が経過した後、選択信号Ｆ＿ＬＯＮＧはロックフラッグ信号Ｆ＿ＬＯＣＫがハイで活性化されるとき、ローレベルの非活性化状態で維持される。これは読み出しイネーブル信号ｎＲＥのサイクルが短いサイクルであることを意味する。ここで、選択信号Ｆ＿ＬＯＮＧは、図３のバッファクロック制御回路２６０に印加されるフラッグ信号として用いられる。
【００６１】
スイッチ３０６は、選択信号Ｆ＿ＬＯＮＧに応答してパルス発生器３０２の出力または内部クロック信号ＩＮＴ_ｎＲＥを第２バッファクロック信号ＤＯＵＴ＿ＰＬＳとして出力する。例えば、選択信号Ｆ＿ＬＯＮＧが非活性化状態に維持されている場合、スイッチ３０６は、パルス発生器３０２の出力を第２バッファクロック信号ＤＯＵＴ＿ＰＬＳとして出力する。選択信号Ｆ＿ＬＯＮＧが活性化状態で維持される時、スイッチ３０６は内部クロック信号ＩＮＴ_ｎＲＥを第２バッファクロック信号ＤＯＵＴ＿ＰＬＳとして出力する。
【００６２】
図６は、図５に図示されたスイッチ制御器３０４を示すブロック図である。図６を参照すると、本発明の好適な実施形態のスイッチ制御器３０４は、カウンタ３０４ａ、比較器３０４ｂ及びラッチ３０４ｃを含む。
【００６３】
カウンタ３０４ａは、データ出力イネーブル信号ＤＯＵＴ＿ＥＮの活性化（例えば、ローからハイへの遷移）に応答して動作し、内部クロック信号ＩＮＴ_ｎＲＥによってカウント動作を実行する。比較器３０４ｂは、カウンタ３０４ａの出力ＣＮＴと基準値とを比較して比較信号ＣＯＭＰを発生する。例えば、比較信号ＣＯＭＰは、カウンタ３０４ａの出力ＣＮＴが基準値より小さい場合にローレベルの非活性状態に維持される。一方、比較信号ＣＯＭＰは、カウンタ３０４ａの出力ＣＮＴが基準値に到逹した場合にハイに活性化される。ここで、比較器３０４ｂの基準値は、バースト読み出しレイテンシ値によって可変的に制御されることができる。ラッチ３０４ｃは、比較信号ＣＯＭＰがハイに設定された状態で内部クロック信号ＩＮＴ_ｎＲＥのローからハイへの遷移の時にロックフラッグ信号Ｆ＿ＬＯＣＫをラッチし、選択信号としてフラッグ信号Ｆ＿ＬＯＮＧを出力する。ラッチされたロックフラッグ信号Ｆ＿ＬＯＣＫがハイレベルを有する場合、フラッグ信号Ｆ＿ＬＯＮＧはローレベルに維持される。ラッチされたロックフラッグ信号Ｆ＿ＬＯＣＫがローレベルを有する場合、フラッグ信号Ｆ＿ＬＯＮＧはハイレベルに活性化される。
【００６４】
図７は、本発明の好適な実施形態のフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。以下、本発明の好適な実施形態のフラッシュメモリ装置の読み出し動作が参照図面によって詳細に説明される。
【００６５】
ＮＡＮＤフラッシュメモリ装置の読み出し動作は、図７に図示されたように、第１命令ＣＭＤ１、アドレスＡＤＤ、及び第２命令ＣＭＤ２が決まったタイミングで順次に入力された場合に実行される。インターフェイスブロック２４０は、アドレスＡＤＤが入力されると、それに応じてラッチ信号ＡＤＤｌｃｈを発生する。アドレスカウンタ２００は、ラッチ信号ＡＤＤｌｃｈに応答してインターフェイスブロック２４０からのアドレスＡＤＤをラッチする。ラッチされたアドレスは初期列アドレスＡ０で、列選択回路１８０に提供される。第２命令ＣＭＤ２が入力されると、制御ロジッグ回路２２０は、レディー／ビジー信号Ｒ／ｎＢがローレベルに活性化されるようにインターフェイスブロック２４０を制御する。レディー／ビジー信号Ｒ／ｎＢがローレベルに維持されている間、任意の行／ページのデータが制御ロジッグ回路２２０の制御によってページバッファ回路１６０によって読み出される。すなわち、ページバッファ回路１６０を通じて感知動作が実行される。いったん感知動作が完了すると、制御ロジッグ回路２２０は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮをハイに活性化させる。これと同時に、制御ロジッグ回路２２０は、レディー／ビジー信号Ｒ／ｎＢがハイレベルに非活性化されるようにインターフェイスブロック２４０を制御する。
【００６６】
データ出力イネーブル信号ＤＯＵＴ＿ＥＮがハイに活性化されることによって、列選択回路１８０は、初期列アドレスＡ０に応答してページバッファ回路１６０のページバッファの中で一部を選択する。選択されたページバッファのデータビートＤ０は、データ出力バッファ回路３４０に伝達される。これと同時に、第２バッファクロック発生回路３２０は、データ出力イネーブル信号ＤＯＵＴ＿ＥＮの活性化に応答してアクティブローパルスの第２バッファクロック信号ＤＯＵＴ＿ＰＬＳを発生する。この時、フラッグ信号Ｆ＿ＬＯＮＧは、ローレベルの非活性化状態に維持されるから、第２バッファクロック信号ＤＯＵＴ＿ＰＬＳは、選択回路３２０を通じてデータ出力バッファ回路３４０に供給される。データ出力バッファ回路３４０は、第２バッファクロック信号ＤＯＵＴ＿ＰＬＳに同期して列選択回路１８０からのデータＤ０をインターフェイスブロック２４０を通じてデータパッドＤＱに出力する。
【００６７】
レディー／ビジー信号Ｒ／ｎＢがハイに非活性化されることによって、メモリコントローラ２０００は、ＮＡＮＤフラッシュメモリ装置１０００に外部クロック信号として読み出しイネーブル信号ｎＲＥを出力する。メモリコントローラ２０００は、決まったバースト読み出しレイテンシ時間が経過した後、データパッド上に積まれたデータを伝達する。
【００６８】
インターフェイスブロック２４０は、読み出しイネーブル信号ｎＲＥに応答して内部クロック信号ＩＮＴ_ｎＲＥを発生する。データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化されている状態で、バッファクロック制御回路２６０は内部クロック信号ＩＮＴ_ｎＲＥの一番目のハイからローへの遷移（ＩＮＴ_ｎＲＥの一番目のサイクル）に応答してクロックイネーブル信号ＤＬＬ＿ＥＮをハイに活性化させる。第１バッファクロック発生回路２８０は、クロックイネーブル信号ＤＬＬ＿ＥＮに応答して動作する。前記のように、第１バッファクロック発生回路２８０は、遅延同期ループ回路で構成される。本発明の好適な実施形態の遅延同期ループ回路は、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化された後、内部クロック信号ＩＮＴ_ｎＲＥの一サイクル内に入力クロックに対するゼロ位相差を有するバッファクロック信号を発生する。しかし、入力クロックに対するゼロ位相差を有するクロック信号を生成するために２またはそれより多くサイクルを必要とする遅延同期ループ回路が用いられることができることは当業者に自明である。この場合、ロックフラッグ信号Ｆ＿ＬＯＣＫの生成時点は、要求されるサイクル数程度後に活性化されるようになる。
【００６９】
図７に図示されたように、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化された後、バッファクロック制御回路２６０は、内部クロック信号ＩＮＴ_ｎＲＥのハイからローへの遷移（二番目のサイクル）に応答してカウントアップ信号ＣＮＴ＿ＵＰをハイに活性化させる。カウントアップ信号ＣＮＴ＿ＵＰが活性化されると、アドレスカウンタ２００は、内部クロック信号ＩＮＴ_ｎＲＥがハイレベルからローレベルに遷移する毎に列アドレス（Ａ１、Ａ２、．．．など）を順次に発生する。列アドレスは、ページバッファ回路１６０のページバッファが一定単位で順次に選択されるように列選択回路１８０に供給される。
【００７０】
第１バッファクロック発生回路２８０は、内部クロック信号ＩＮＴ_ｎＲＥのハイからローへの遷移の時に（三番目のサイクル）、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化された後、入力クロックに対するゼロ位相差を有するバッファクロック信号が生成されたか否かを判別する。入力クロックに対するゼロ位相差を有するバッファクロック信号が生成されたら、第１バッファクロック発生回路２８０はロックフラッグ信号Ｆ＿ＬＯＣＫをハイで活性化させる。ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化されると、それに応じてバッファクロック制御回路２６０は、選択信号ＭＵＸ＿ＳＥＬをハイで活性化させる。これは第１バッファクロック発生回路２８０の出力が選択回路３２０を通じてデータ出力バッファ回路３４０に伝達されるようにする。ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化されることによって、図７に図示されたように、フラッグ信号Ｆ＿ＬＯＮＧは続いてローレベルの非活性化状態に維持される。
【００７１】
データ出力バッファ回路３４０は、選択回路３２０を通じて出力されるクロック信号ＤＯＵＴ＿ＣＬＫ（すなわち、第１バッファクロック信号）に同期して一番目のデータＤ０を除外した残りデータ（Ｄ１、Ｄ２、・・・など）をデータパッドに順次に出力する。メモリコントローラ２０００は、バースト読み出しレイテンシ時間（例えば、ｎＲＥの２-サイクル時間）が経過した後、読み出しイネーブル信号ｎＲＥの各ローからハイへの遷移の時にデータパッド上に積まれたデータを伝達する。
【００７２】
図７で分かれるように、読み出しイネーブル信号ｎＲＥがハイレベルからローレベルに遷移し、所定遅延時間ｔＤ２が経過した後、データがデータパッドに提供される。すなわち、内部クロック信号ＩＮＴ_ｎＲＥの遅延時間が除去されるから、読み出しイネーブル信号ｎＲＥのサイクル時間を短縮することが可能である。従って、本発明の好適な実施形態によれば、ＮＡＮＤフラッシュメモリ装置及びそれを含むメモリシステムの読み出し性能が向上される。
【００７３】
図８は本発明の好適な実施形態のフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。図８に図示された読み出し動作は次の差異点を除外すれば図７に図示されたことと実質的に同一に実行される。
【００７４】
図８に図示されたように、クロックイネーブル信号ＤＬＬ＿ＥＮが活性化された状態で、ロックフラッグ信号Ｆ＿ＬＯＣＫが決まった時点（例えば、内部クロック信号ＩＮＴ_ｎＲＥの三番目のハイからローへの遷移時点）で活性化されなければ、第２バッファクロック発生回路３００のスイッチ制御器３０４は、選択信号としてフラッグ信号Ｆ＿ＬＯＮＧをハイに活性化させる。これはスイッチ３０６を通じて内部クロック信号ＩＮＴ_ｎＲＥが選択されるようにする。これと同時に、ロックフラッグ信号Ｆ＿ＬＯＣＫが活性化されないので、選択信号ＭＵＸ＿ＳＥＬは続いてローレベルの非活性化状態で維持される。従って、第２バッファクロック発生回路３００から出力されるバッファクロック信号ＤＯＵＴ＿ＰＬＳが選択回路３２０を通じてデータ出力バッファ回路３４０に印加される。バッファクロック制御回路２６０は、ロックフラッグ信号Ｆ＿ＬＯＣＫの活性化に応答してクロックイネーブル信号ＤＬＬ＿ＥＮを非活性化させる。これは第１バッファクロック発生回路２８０を非活性化させ、その結果、第１バッファクロック発生回路２８０によって不必要に消耗される全力が減少される。
【００７５】
本発明の好適な実施形態のＮＡＮＤフラッシュメモリ装置のバースト読み出しレイテンシ時間は、可変にすることができる。バースト読み出しレイテンシ時間の変更は、クロックイネーブル信号ＤＬＬ＿ＥＮの活性化時点を調節することでなされうる。例えば、図９に図示されたように、バッファクロック制御回路２６０の第１信号発生器２６１は、外部から提供されるバースト読み出しレイテンシ値ＢＲＬによってクロックイネーブル信号ＤＬＬ＿ＥＮの活性化時点を決定するように実現されることができる。バッファクロック制御回路２６０の第１信号発生器２６１は、外部から提供されるバースト読み出しレイテンシ値ＢＲＬによって、データ出力イネーブル信号ＤＯＵＴ＿ＥＮが活性化された状態でｉ番目のサイクル（ｉはＢＲＬ値で、１またはそれより大きい定数）の内部クロック信号ＩＮＴ_ｎＲＥのハイからローへの遷移でクロックイネーブル信号ＤＬＬ＿ＥＮを活性化させる。
【００７６】
前記によれば、メモリコントローラ２０００は、バースト読み出しレイテンシ時間が経過した後からＮＡＮＤフラッシュメモリ装置１０００からデータを移していくべきである。一方、バースト読み出しレイテンシ時間以後には読み出しイネーブル信号ｎＲＥの毎サイクルで遅延時間ｔＤ１が除去される。バースト読み出しレイテンシ時間は、ページデータを伝達するために必要なサイクル数の遅延時間ｔＤ１の和より無視するほど短い。よって、メモリコントローラ２０００がページデータを伝達するためにかかる時間を短縮することが可能である。
【００７７】
本発明の範囲または技術的思想を逸脱しない範囲で本発明の構造が多様に修正または変更されることができるのはこの分野で熟練された者に自明である。上述した内容を考慮して見る時、もし、本発明の修正及び変更が上の請求項及び同等物の範疇内に属したら、本発明がこの発明の変更及び修正を含むことで思われる。
【図面の簡単な説明】
【００７８】
【図１】一般的なＮＡＮＤフラッシュメモリ装置のデータ出力タイミングを説明するための図面である。
【図２】本発明の好適な実施形態のＮＡＮＤフラッシュメモリ装置を有するメモリシステムを示すブロック図である。
【図３】図２に図示されたＮＡＮＤフラッシュメモリ装置を示すブロック図である。
【図４】図３に図示されたバッファクロック制御回路を概略的に示すブロック図である。
【図５】図３に図示された第２バッファクロック発生回路を示すブロック図である。
【図６】図５に図示されたスイッチ制御器３０４を示すブロック図である。
【図７】本発明の好適な実施形態のフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。
【図８】本発明の好適な実施形態のフラッシュメモリ装置の読み出し動作を説明するためのタイミング図である。
【図９】他の実施形態による図３に図示されたバッファクロック制御回路を示すブロック図である。
【符号の説明】
【００７９】
１２０  メモリセルアレイ
１４０  行デコーダー回路
１６０  ページバッファ回路
１８０  列選択回路
２００  アドレスカウンタ
２２０  制御ロジッグ回路
２４０  インターフェイスブロック
２６０  バッファクロック制御回路
２８０  第１バッファクロック発生回路
３００  第２バッファクロック発生回路
３２０  選択回路
３４０  データ出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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