(57)【要約】【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。【選択図】図１
2007049143.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記基板上に形成された少なくとも２つのスタックゲート構造と、を含み、
前記２つのスタックゲート構造は各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を備え、
前記２つのスタックゲート構造のうち１つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに備え、
前記２つのスタックゲート構造のうち他の１つの構造は、その間にオーミック層を備えない半導体素子。
【請求項２】
前記反応バリア層は、前記２つの積層ゲート構造のうち他の１つの構造の半導体層上に直接形成される請求項１に記載の半導体素子。
【請求項３】
前記２つのスタックゲート構造の１つの構造は、Ｎ型トランジスタの一部を形成し、前記２つのスタックゲート構造の他の１つの構造は、Ｐ型トランジスタの一部を形成する請求項１に記載の半導体素子。
【請求項４】
前記半導体層は、シリコンを含む請求項１に記載の半導体素子。
【請求項５】
前記オーミック層は、金属シリサイドを含む請求項１に記載の半導体素子。
【請求項６】
前記反応バリア層は、ＷＮ、ＴｉＮまたはＴａＮを含む請求項１に記載の半導体素子。
【請求項７】
前記オーミック層の厚さは、約３０〜２００Åである請求項１に記載の半導体素子。
【請求項８】
前記反応バリア層の厚さは、約５０〜１００Åである請求項１に記載の半導体素子。
【請求項９】
基板上に形成された少なくとも２つのスタックゲート構造であって、前記２つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層を含み、
前記２つのスタックゲート構造のうち１つの構造はオーミック層を含み、前記２つのスタックゲート構造のうち他の１つの構造はオーミック層を含まず、前記基板上の前記２つのスタックゲート構造は、相異なる中間層を有することを特徴とする半導体素子。
【請求項１０】
前記半導体層はシリコン層を含み、前記スタックゲート構造各々は反応バリア層を含み、前記２つのスタックゲート構造のうち１つの構造は、前記シリコン層と前記反応バリア層との間にオーミック層を備えた請求項９に記載の半導体素子。
【請求項１１】
前記２つのスタックゲート構造の１つの構造は、Ｎ型トランジスタの一部を形成する請求項９に記載の半導体素子。
【請求項１２】
前記２つのスタックゲート構造の他の１つの構造は、Ｐ型トランジスタの一部を形成する請求項９に記載の半導体素子。
【請求項１３】
前記２つのスタックゲート構造の１つの構造は、Ｎ型トランジスタの一部を形成し、前記２つのスタックゲート構造の他の１つの構造は、Ｐ型トランジスタの一部を形成する請求項９に記載の半導体素子。
【請求項１４】
オーミック層を備えていない前記スタックゲート構造はＰ型トランジスタを形成する請求項１３に記載の半導体素子。
【請求項１５】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン層を形成し、
前記ポリシリコン層を第１不純物型ポリシリコン層と第２不純物型ポリシリコン層とに画定し、
前記第１不純物型ポリシリコン層上に選択的にオーミック層を形成し、
前記オーミック層及び前記第２不純物形ポリシリコン層上に反応バリア層を形成し、
前記バリア層上に金属層を形成し、
前記第１及び第２不純物型ポリシリコン層を備える構造を連続的にパターニングして第１型ゲートスタックと第２型ゲートスタックとを各々形成する半導体素子の製造方法。
【請求項１６】
前記選択的なオーミック層の形成は、第１及び第２不純物型ポリシリコン層上に前記オーミック層を形成するために導電層を形成し、前記第２不純物型ポリシリコン層上から導電層の一部を除去する請求項１５に記載の半導体素子の製造方法。
【請求項１７】
選択的なＣＶＤ工程を用いて選択的にオーミック層を形成する請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記ＣＶＤ工程は、ＷＦ６及びＳｉＨ２Ｃｌ２を用いて行う請求項１７に記載の半導体素子の製造方法。
【請求項１９】
ＷＦ６：ＳｉＨ２Ｃｌ２のガスフロー比は、約１：２５〜１６０である請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記ＣＶＤ工程は、約４５０℃より高い温度で行われる請求項１７に記載の半導体素子の製造方法。
【請求項２１】
Ａｒガスは、約２００ｍＴｏｒｒの部分圧力でキャリアガスとして使われる請求項１７に記載の半導体素子の製造方法。
【請求項２２】
前記第１ゲートスタックは、ＮＭＯＳトランジスタを形成し、前記第２ゲートスタックはＰＭＯＳトランジスタを形成する請求項１５に記載の半導体素子の製造方法。
【請求項２３】
基板上に少なくとも２つのスタックゲート構造を形成し、
前記それぞれのゲート構造は、前記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、
前記２つのスタックゲート構造のうち１つの構造は、選択的にオーミック層を備える半導体素子の製造方法。
【請求項２４】
前記オーミック層は、前記半導体層と前記反応バリア層との間に形成された請求項２３に記載の半導体素子の製造方法。
【請求項２５】
Ｎ型トランジスタが形成される前記基板上の領域に選択的にオーミック層を備える請求項２３に記載の半導体素子の製造方法。
【請求項２６】
Ｐ型トランジスタが形成されない前記基板上の領域に選択的にオーミック層を備える請求項２３に記載の半導体素子の製造方法。
【請求項２７】
前記オーミック層は、前記２つのスタックゲート構造のうち１つの領域の半導体層上に選択的に蒸着される請求項２３に記載の半導体素子の製造方法。
【請求項２８】
前記オーミック層は、前記２つのスタックゲート構造が形成される領域の半導体層上に蒸着され、前記２つのスタックゲート構造のうち他の１つの構造が形成される領域に形成されたオーミック層は、選択的なエッチングにより除去される請求項２３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造に係り、より詳細には、デュアルゲート構造を有する半導体素子に関する。
【背景技術】
【０００２】
半導体素子の大きさが次第に小さくなり、半導体素子の速度が速くなるにつれて、従来のポリシリコンゲート電極でドープ剤の不足と高い抵抗による信号遅延が増加している。したがって、信号遅延減少は、半導体産業で重要な問題となった。
【０００３】
このような趨勢によって、半導体素子で信号遅延を減らし、抵抗をさらに減らすためにポリメタルゲートまたは金属（メタル）ゲートが追求される。しかし、金属ゲートの場合に、金属層がゲート誘電膜の上部に直ちに形成される場合、ゲート誘電膜が汚染されうる。したがって、金属層は一般的にドーピングされたポリシリコン層上に形成される。低い面抵抗を有するタングステンのような金属がゲート物質として使われるならば、ＲＣ信号遅延時間は顕著に減るということは一般的に知られている。
【０００４】
しかし、相変らず先行技術の問題点、例えば、ゲート電極の高い抵抗とポリ空乏を減らすことなどを克服せねばならない。
【特許文献１】米国特許第６，１０３，６１０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供することである。
【０００６】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板と、前記基板上に形成された少なくとも２つのスタックゲート構造と、を含み、前記２つのスタックゲート構造は、各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を含み、前記２つのスタックゲート構造のうち１つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに含み、前記２つのスタックゲート構造のうち他の１つの構造は、その間にオーミック層を含まない。
【０００８】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造であって、前記２つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層とを含み、前記２つのスタックゲート構造のうち１つの構造はオーミック層を含み、前記２つのスタックゲート構造のうち他の１つの構造はオーミック層を含まず、前記基板上の前記２つのスタックゲート構造は、相異なる中間層を有することを特徴とする。
【０００９】
前記技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン層を形成し、前記ポリシリコン層を第１不純物型ポリシリコン層と第２不純物型ポリシリコン層とに画定し、前記第１不純物型ポリシリコン層上に選択的にオーミック層を形成し、前記オーミック層及び前記第２不純物形ポリシリコン層上に反応バリア層を形成し、前記バリア層上に金属層を形成し、前記第１及び第２不純物型ポリシリコン層を備える構造を連続的にパターニングして第１型ゲートスタックと第２型ゲートスタックとを各々形成する。
【００１０】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、基板上に少なくとも２つのスタックゲート構造を形成し、それぞれのゲート構造は、記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、前記２つのスタックゲート構造のうち１つの構造は、選択的にオーミック層を備える。
【００１１】
その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１２】
本発明によれば、次のような効果が１つあるいはそれ以上ある。
【００１３】
第１に、本発明の半導体素子では、Ｎ型トランジスタにのみ選択的にオーミック層が形成され、Ｐ型トランジスタには、オーミック層が形成されない。したがって、Ｎ型トランジスタとＰ型トランジスタとの性能がいずれも最適化されて、さらに安定した半導体素子が具現され、半導体素子の特性が向上しうる。
【００１４】
第２に、Ｎ型トランジスタ領域にのみオーミック層を形成する工程がマスク工程なしに行われるために、コストダウンとなって工程が単純化されうる。
【００１５】
第３に、Ｎ型トランジスタ領域にのみオーミック層を形成する工程とデュアルポリシリコンを形成する工程とが一回のマスク工程で行われるために、工程が簡単になり、時間が短縮されて生産性が向上しうる。
【発明を実施するための最良の形態】
【００１６】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野の当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亘って同一な参照符号は同一な構成要素を示す。
【００１７】
前述したように、ポリメタルゲート構造は、半導体素子で抵抗をさらに減らし、それにより信号遅延を減らすために選択される現在主流の構造である。しかし、タングステンのような金属は、高温でポリシリコンと反応して所望しない化合物を形成しうる。それにより、その間の界面抵抗が増加して、半導体素子の動作速度が遅くなりうる。それにより、金属とポリシリコンとの間に形成されうる反応バリア層は、金属とシリコンとの相互拡散を抑制して、その間の反応、例えば、タングステンシリサイドのようなシリサイド物質の形成を減らすか、防止しうる。
【００１８】
残念ながら、反応バリア層の界面抵抗は、非常に高く、この問題は、トランジスタの大きさが次第に小さくなるにつれて、さらに著しくなる。出願人は、特にＮ型トランジスタの場合（Ｐ型トランジスタと異なって）、高い界面抵抗は、素子不良を引き起こすということを発見した。したがって、ポリシリコン層と反応バリア層との間のコンタクトまたは界面の抵抗を減らすために、Ｎ型トランジスタのポリシリコン層と反応バリア層との間にオーミック層を形成する。
【００１９】
一方、Ｐ型トランジスタの場合、オーミック層、例えば、金属シリサイドをＰＭＯＳゲート積層に形成するならば、いわゆる、“ポリ空乏”問題を悪化させて、ドープ剤の拡散経路として使われうる。特に、ボロン（Ｂ）のようなドープ剤は、ポリシリコン層からＲＴＰのような工程により熱処理を行う間、ポリシリコン層から外部に広がって適していない（受け入れられない）Ｃ−Ｖ特性を導く。これは、Ｐ型トランジスタの特性と半導体素子の全体的な特性とを低下させる結果を招く。
【００２０】
さらに、ポリ空乏は、Ｐ型トランジスタに比べてＮ型トランジスタで問題が少ない一方、Ｐ型トランジスタの素子特性はＮ型トランジスタと異なって、界面抵抗により影響を少なく受ける。すなわち、半導体素子の全体的な特性は、Ｐ型トランジスタの場合に、ポリ空乏が界面抵抗よりさらに重要な問題であり、Ｎ型トランジスタの場合には、界面抵抗がポリ空乏問題よりさらに重要な問題である。
【００２１】
前記観点で、本発明の実施形態は前記問題、すなわち、Ｎ型トランジスタの高い界面抵抗問題とＰ型トランジスタの適していないＣ−Ｖ特性を招くポリ空乏問題と分けて扱うことによって素子特性を向上させる。
【００２２】
図１は、本発明の一実施形態によるスタックゲートを有する半導体素子、例えば、トランジスタ構造１００、１０１を示す断面図である。詳細には、Ｐ型トランジスタ１０１とＮ型トランジスタ１００は、ＮＭＯＳ領域とＰＭＯＳ領域とを備えた半導体基板１０５上に形成される。Ｎ型トランジスタ１００は、ＮＭＯＳ領域に形成され、Ｐ型トランジスタ１０１は、ＰＭＯＳ領域に形成される。
【００２３】
Ｎ型トランジスタ１００は、ＮＭＯＳ領域の不純物領域、例えば、ソース／ドレイン領域１６０間のチャンネル領域上に連続的に形成されたゲート絶縁膜１１０とゲートスタック１３０Ｎを含む。ゲートスタック１３０Ｎは、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのＮ型不純物がドーピングされたＮ型ポリシリコン層１２０Ｎ、金属シリサイド層などのオーミック層１３２、金属窒化膜などの反応バリア層１３４及び金属層１３６などをさらに含み、前記したものは連続的に積層されている。
【００２４】
一方、Ｐ型トランジスタ１０１は、ＰＭＯＳ領域の不純物領域間のチャンネル領域に形成されたゲート絶縁膜１１０とゲートスタック１３０Ｐを備える。ゲートスタック１３０Ｐは、ボロンのようなＰ型不純物がドーピングされたＰ型ポリシリコン層１２０Ｐ、反応バリア層１３４、金属層１３６などをさらに備え、前記したものは連続的に積層されている。
【００２５】
金属層１３６は、Ｗ、Ｔａ、Ｒｅ、Ｏｓ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｚｒ及びＴｉのような低い面抵抗を有する金属より形成される。シリコン窒化膜などの物質で形成された一般的なハードマスク層１４０は、それぞれのゲートスタック１００、１０１上に形成され、絶縁スペーサ１５０はそれぞれのゲートスタック１３０Ｎ、１３０Ｐの側面に沿って形成される。
【００２６】
本発明の一部実施形態によれば、反応バリア層１３４は、ＷＮ、ＴｉＮまたはＴａＮなどの金属窒化膜であり得る。前述したように、反応バリア層１３４は、金属層１３６とドーピングされたシリコン層１２０Ｎまたは１２０Ｐの間に形成され、金属とシリコンとの相互内部拡散を抑制することにより、その間での反応、例えば、タングステンシリサイドなどのシリサイド物質の反応形成を減らすか、防止しうる。シリサイド物質は、一般的に金属より高い抵抗値を有するので、ゲート電極で抵抗を増加させてしまう。
【００２７】
ゲートスタック１３０Ｐとゲートスタック１３０Ｎとの重要な差は、ゲートスタック１３０Ｐにはゲートスタック１３０Ｎでドーピングされたシリコン層１２０Ｐと反応バリア層１３４との間に備えられたオーミック層１３２のようなオーミック層がないということである。それにより、ゲートスタック１３０Ｐでは、反応バリア層１３４がその間に備えられたオーミック層１３２無しに、直接ドーピングされたポリシリコン層１２０Ｐと接する。
【００２８】
ゲートスタック１３０Ｎのオーミック層１３２は、ドーピングされたポリシリコン層１２０Ｎと反応バリア層１３４との間の接触抵抗または界面抵抗を減少させる。ドーピングされたポリシリコン層１２０ＮとＷＮまたはＴｉＮなどの反応バリア層１３４との間の界面抵抗は高いために、ゲートスタック１３０Ｎでオーミック層１３２は選択的にその間に界面抵抗を減らすために形成される。オーミック層１３２は、ＷＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘなどの耐熱性の金属シリサイドであり得る。望ましくは、耐熱性の金属シリサイドは、タングステン（Ｗ）とシリコン（Ｓｉ）とを含む。オーミック層１３２の厚さは、約３０〜２００Åであって、望ましくは、約８０Åであり得る。
【００２９】
しかし、前述したように、金属シリサイドのオーミック層１３２がＰ型トランジスタ１０１のゲートスタック１３０Ｐに形成されるならば、オーミック層１３２は、ボロン（Ｂ）などのドープ剤の拡散経路として使われうる。具体的に、ドーピングされたポリシリコン層１２０Ｐからドープ剤は、例えば、金属シリサイドの粒界を通じて金属シリサイドに迅速に拡散されるか、吸収される。これは、ドーピングされたポリシリコン層１２０Ｐの内部のドープ剤の密度を減らし、トランジスタ、例えば、ＣＭＯＳトランジスタ（“ポリ空乏”）のスレショルド電圧を変えられる。それにより、半導体素子のインバージョンキャパシタンス（反転容量）がさらに低くなって、望ましくないＣ−Ｖ特性が現れる。
【００３０】
前記の観点で、本発明の一側面によれば、本発明の半導体素子は、選択的、意図的にゲートスタック１３０Ｐの反応バリア層１３４とドーピングされたポリシリコン層１２０Ｐとの間にオーミック層１３２を含まない。それにより、実質的にドープ剤の拡散が減る。すなわち、本発明によれば、相異なる中間層を有する２つの異なるスタックゲート構造の特徴である。このような重要な差は、以下で簡単に要約する。
【００３１】
一般的に、Ｐ型とＮ型スタックゲート構造間の主な構造的な差は供給されるＰ型またはＮ型ドープ剤である。
【００３２】
本発明によれば、追加的な構造差は、スタックゲート構造内にシリコン層と反応バリア層のような半導体層の間にオーミックコンタクト層の追加または除外を伴う相異なる中間層を備える。中間層構造のこのような差は、Ｎ型スタックゲート構造では、ポリ空乏問題より界面抵抗がさらに重要であるということを強調し、Ｐ型スタックゲート構造では、界面抵抗よりポリ空乏がさらに重要であるということを強調する。
【００３３】
結果的に、本発明の実施形態による半導体素子は、Ｎ型トランジスタのＮ型ゲート電極１３０Ｎには、Ｎ型ポリシリコン層１２０Ｎと反応バリア層１３４との間にオーミック層１３２を選択的に含めることにより、Ｎ型トランジスタ１００の界面抵抗特性を向上させる一方、Ｐ型トランジスタ（図１１の１０１）のＰ型ゲート電極１３０Ｐには、オーミック層１３２を形成しないために、Ｐ型トランジスタ１０１のインバージョンキャパシタンスを増加させうる。
【００３４】
図２ないし図６は、本発明の一実施形態による相異なる中間層を有するＰ型ゲートスタックとＮ型ゲートスタックとのデュアルゲート構造を有する半導体素子を製造する連続的な過程を示す。図１のような機能を有する構成要素は、同一か類似した図面符号を付し、その詳細な説明は省略する。
【００３５】
図２を参照すれば、素子分離膜（図示せず）は、半導体基板１０５上に形成されてアクティブ領域を画定する。半導体基板１０５は、一般的にセル領域のためのＮＭＯＳ領域と周辺／コア領域のためのＰＭＯＳ領域を有する。基板１０５は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＩｎＰまたはこれらの結合で形成されうる。また、基板１０５は、ＳＯＩ基板でありうる。
【００３６】
半導体基板１０５上にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、ＨｆＯ２のような高ｋ（ｈｉｇｈ−ｋ）絶縁物質を含む適切なゲート絶縁物質で形成されうる。次いで、ゲート絶縁膜１１０上に燐または砒素などのＮ型不純物がドーピングされたＮ型ポリシリコン層１２０Ｎを形成する。知られたように、Ｎ型ポリシリコン層１２０Ｎは、ポリシリコン層を形成する間にＮ型ドーピングをインサイチュで進行するか、ポリシリコン層を形成した後にＮ型不純物をイオン注入して形成する。選択的に、プラズマドーピング工程が使われうる。Ｎ型ポリシリコン層１２０Ｎは、Ｎ型不純物を含みうる。選択的にＮ型ポリシリコン層は、Ｐ型不純物よりＮ型不純物の濃度がさらに大きい。
【００３７】
図３を参照すれば、基板１０５上にフォトレジストパターン３１０を形成するが、一般的な写真エッチング技術を用いてＮＭＯＳ領域を覆うように形成する。次いで、矢印１２２により表示されたＰカウンター注入工程を実行し、すなわち、フォトレジストパターン３１０をマスクとして用いてＮ型ポリシリコン層１２０Ｎのうち、Ｐ型不純物をイオン注入してＰＭＯＳ領域にＰ型ポリシリコン層１２０Ｐを形成する。Ｐカウンター注入工程１２２は、３ＫｅＶより大きいエネルギーで約１．０×１０１５〜１０１７／ｃｍ２の濃度でホウ素（Ｂ）、ホウ素フッ化物（ＢＦ２、ＢＦ３）、インジウム（Ｉｎ）などのＰ型不純物を使用する。したがって、全体的にＰ型不純物の濃度がＮ型不純物の濃度より濃くなり、イオン注入層の導電型はＰ型となって、ＰＭＯＳ地域にＰ型ポリシリコン層１２０Ｐが形成される。選択的に、Ｐ型ポリシリコン層１２０Ｐは、単にＰ型不純物のみを含みうる。
【００３８】
結果的に、Ｎ型シリコン層とＰ型シリコン層、すなわち、デュアルポリシリコン層は、図示されたように、基板１０５上に形成される。そして、Ｎ型またはＰ型不純物を活性化させるために、ＲＴＰまたは一般的なアニーリング工程などの熱処理を行う。温度は、例えば、約６００℃以上であり得る。
【００３９】
選択的に、デュアルポリシリコン層は、Ｐ型ポリシリコン層１２０Ｐを形成した後、連続的にＮ型トランジスタ領域にＮ型不純物を注入して形成でき、反対の場合も可能である。また、デュアルポリシリコン層を形成するためにＮ型トランジスタ領域とＰ型トランジスタ領域とを各々露出させる２枚のマスクを用いてＮ型不純物とＰ型不純物とを各々注入して形成しうる。しかし、前述したように、１枚のマスクのみを用いて形成することが、工程を単純化し、製造コストを減少させうる。それぞれの場合に、イオン注入以後に一般的な方法を含む適切な方法でマスクを除去する。また、当業者に知られたように、イオン注入工程段階を完璧にするために急速窒化処理及び洗浄工程を行える。
【００４０】
図４を参照すれば、Ｎ型ポリシリコン層１２０Ｎ上にオーミック層１３２を形成する。オーミック層１３２は、例えば、ＳｉＨ４の代りに、ヘキサフルオロタングステン（ＷＦ６）とジクロロシラン（ＳｉＨ２Ｃｌ２）を使用したＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）の方法によりＮ型ポリシリコン層１２０Ｎ上に選択的に形成しうる。望ましくは、ＷＦ６とＳｉＨ２Ｃｌ２のガスフロー比が約１：２５〜１６０であり得る。選択的なＣＶＤ工程で、２００ｍｔｏｒｒ以上の部分圧力を有するキャリアガスとしてＡｒを使用しうる。工程を進行する間、ウェーハは、約４５０℃より高温に加熱しうる。このような場合、Ｐ型ポリシリコン層１２０Ｐ上には、オーミック層１３２が形成されないか、無視できるほどに形成される。オーミック層１３２は、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）のような金属シリサイドを含む。オーミック層１３２の厚さは、約３０〜２００Åであり得る。
【００４１】
択一的に、オーミック層１３２は、Ｎ型及びＰ型ポリシリコン層１２０Ｐ上にいずれも形成した後、Ｐ型ポリシリコン層１２０Ｐ上のオーミック層１３２を、例えば、エッチング工程で除去することにより形成しうる。この場合、オーミック層１３２は、連続して熱処理を行う一般的なＣＶＤ工程やＰＶＤ方法により形成されうる。
【００４２】
しかし、前述した選択的な蒸着工程では、オーミック層１３２は、エッチング工程なしに選択的にＮＭＯＳ領域に形成される。それにより、製造コストを低減し、製造工程を単純化しうる。
【００４３】
図５を参照すれば、約５０〜１００Åの厚さを有する反応バリア層１３４をＮＭＯＳ領域のオーミック層１３２上に、ＰＭＯＳ領域の反応バリア層１３４上にＣＶＤ、ＰＶＤまたはＡＬＤのような一般的な技術を用いて形成する。引続き、反応バリア層上に耐熱性金属のような金属で形成された金属層１３６を形成する。金属層は、約３００〜６００Åの厚さに形成される。反応バリア層１３４は、タングステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）から少なくとも１つを含みうる。金属層１３６は、Ｗ、Ｒｅ、Ｔａ、Ｏｓ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｚｒ、Ｔｉから少なくとも１つを含みうる。
【００４４】
次いで、ゲート電極を画定するためのハードマスクパターン１４０を耐熱性金属層１３６上に形成する。ハードマスクパターン１４０は、ＰＥ−ＳｉＮ（Ｐｌａｓｍａ  Ｅｎｈｅｎｃｅｄ−ＳｉＮ）またはＬＰ−ＳｉＮ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−ＳｉＮ）より形成されうる。
【００４５】
図６を参照すれば、ハードマスクパターン１４０を用いて、金属層１３６、反応バリア層１３４、オーミック層１３２、Ｎ型及びＰ型ポリシリコン層１２０Ｐ、ゲート絶縁膜１１０を順次にパターニングしてＮＭＯＳ領域とＰＭＯＳ領域に各々ゲート構造を形成する。次いで、ＮＭＯＳ領域とＰＭＯＳ領域それぞれの不純物領域（図１の１６０）、例えば、ＬＤＤ領域にイオン注入過程を行う。次いで、図１に示されたように、ソース／ドレイン領域のような高濃度不純物領域（図示せず）を形成するために、それぞれのＮＭＯＳ領域とＰＭＯＳ領域上に形成されたゲート構造の側壁に側壁スペーサを形成する。
【００４６】
結果的に、基板１０５上にスタックゲート、すなわち、Ｎ型ゲート電極１３０ＮとＰ型ゲート電極１３０Ｐとが形成される。Ｎ型ゲート電極１３０ＮとＰ型ゲート電極１３０Ｐは、レイアップは類似しているが、異なるものである。Ｎ型ゲート電極１３０Ｎは、オーミック層１３２を含むが、Ｐ型ゲート電極１３０Ｐは含まない。前述したように、半導体素子の全体的な特性面で、界面抵抗は、Ｐ型トランジスタの場合で、ポリ空乏は、Ｎ型トランジスタの場合で、あまり重要な問題ではない。それにより、発明はＣＭＯＳトランジスタのゲート電極をペアで形成して二領域にいずれも最適の条件、（従来より低い抵抗のＮ型ゲート電極とポリ空乏が減るか、さらに改善されたＰ型ゲート電極）を形成する。
【００４７】
さらに、区別された中間スタックゲート構造で引き起こされるポテンシャルネガティブ効果、例えば、Ｎ型トランジスタのポリ空乏やＰ型トランジスタの界面抵抗は、後述されるように素子特性に合わせて決定される。
【００４８】
簡単に要約すれば、２つのスタックゲート構造の１つはポリシリコン層と反応バリア層のような半導体層間に形成されたオーミック層を含み、他の１つはそうでない。すなわち、２つのスタックゲート構造のうち、ただ１つのみがポリシリコン層と反応バリア層のような半導体層の間に形成されたオーミック層を備える。後述する図１１に示されたように、区分されたスタックゲート構造ペアの素子特性の向上は、従来の技術と比較して顕著である。
【００４９】
連続的な入出力を可能にする配線を形成する段階、基板をパッケージする段階などの工程段階をさらに行って半導体素子を完成する。しかし、これらは、当業者に広く知られているので、ここではその詳細な説明を省略する。
【００５０】
図７ないし図１０は、本発明の一実施形態と同様に他の中間層を有するＰ型ゲートスタック及びＮ型ゲートスタックのデュアルゲート構造を有するが、他の工程段階を使用する半導体素子を製造するための連続的な工程段階を示している。同じ機能を有する構成要素は、図２ないし図６と同じか、類似した図面符号を用いて、その詳細な説明は省略する。
【００５１】
本発明の当業者ならば、図２ないし図６に示された工程が、オーミック層１３２が単にＮ型スタックゲート構造が形成される基板領域のシリコン層にのみ形成される、選択的な部が工程（蒸着）を伴うものであるということが分かる。
【００５２】
本発明の当業者ならば、図７ないし図１０に示された工程がオーミック層１３２を全体的にシリコン層上に形成し、Ｐ型スタックゲート構造が形成される基板領域には選択的に除去するものである、一般的な蒸着工程ということが分かる。
【００５３】
オーミック層の選択的蒸着、または全体的な蒸着及び選択的除去は、詳細な説明、図面及び請求項と同様に、結果的に同じ構造を提供して素子特性の向上が招かれるということを理解できるであろう。これは、Ｐ型スタックゲート構造では、オーミック層を選択的に除去し、Ｎ型スタックゲート構造では、オーミック層を残しておくからである。
【００５４】
図７を参照すれば、前述した実施形態と同様に、セル領域のためのＮＭＯＳ領域と周辺／コア領域のためのＰＭＯＳ領域を有する半導体基板上に素子分離膜（図示せず）を形成する。
【００５５】
次いで、半導体基板１０５上にゲート絶縁膜１１０を形成する。次いで、本発明の一実施形態に描写された方法で、ゲート絶縁膜１１０上に燐または砒素のようなＮ型不純物をドーピングしてＮ型ポリシリコン１２０Ｎを形成する。
【００５６】
図８を参照すれば、Ｎ型ポリシリコン１２０Ｎの全面にオーミック層１３２を形成する。ここで、オーミック層１３２は、ＣＶＤまたはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で積層した後、熱工程を経ることによって形成しうる。
【００５７】
図９を参照すれば、ＮＭＯＳ領域を覆うようにフォトレジストパターン３３０を形成する。フォトレジストパターン３３０をエッチングマスクとして用いてＰＭＯＳ領域のオーミック層１３２を乾式エッチングまたは湿式エッチングで除去する。結果的に、ＰＭＯＳ領域にはＮ型シリコン層が露出される。
【００５８】
図１０を参照すれば、フォトレジストパターン３３０をマスクとして用いて、露出されたＮ型ポリシリコン層１２０ＮにＰカウンターイオン注入工程を行い、Ｐ型トランジスタ領域にＰ型不純物がドーピングされたＰ型ポリシリコン層１２０Ｐを形成する。イオン注入されたポリシリコン層の全体的な導電性は望ましくは、Ｐ型である。すなわち、Ｐ型不純物の濃度がＮ型不純物の濃度より大きくなる。結果的に、ＮＭＯＳ領域のＮ型ポリシリコン層１２０ＮとＰＭＯＳ領域のＰ型ポリシリコン層１２０Ｐを有するデュアルポリシリコン層が形成される。連続的に、前記の構造に急速窒化処理及び洗浄工程（フォトレジストパターン３３０の除去を含む）を行える。
【００５９】
前述した工程段階は、１つのイオン注入マスクを使用することによって、デュアルポリシリコン層を形成するためにＮＭＯＳ領域とＰＭＯＳ領域とを各々露出する２つの異なるマスクを使用する必要がないために、コストダウンとなり、製造工程を単純化しうる。
【００６０】
Ｎ型トランジスタ１００及びＰ型トランジスタ１０１を形成するための残りの製造工程は、本発明の一実施形態の説明と同じである。
【００６１】
図１１は、オーミック層の具備如何によるＰＭＯＳタングステンポリメタルゲートのキャパシタンス−電圧（Ｃ−Ｖ）曲線を示すグラフである。
【００６２】
図１１を参照すれば、本発明の実験テスト結果を示す曲線Ｄ（オーミック層無し）は、先行技術の構造の実験テスト結果を示す曲線Ｃ（オーミック層を含む）と対照される。実験的なスタックゲート電極はいずれもゲート電極としては、Ｗポリ−金属を用いて、選択的に含まれるオーミック層としては、ＷＳｉｘを使用する。本発明の当業者ならば、縦軸はゲート電極ジャクションを横切るキャパシタンスを測定した値をＦと表し、横軸は、ゲート電極を横切るゲート電極電圧が表す値をＶと表したということが分かる。図１１に図示されたように、例えば、−１．５Ｖの電圧で、曲線Ｄのキャパシタンスは、２．０×１０−１０Ｆであり、曲線Ｃのキャパシタンスは、１０５×１０−１０Ｆである。したがって、オーミック層のないゲート電極構造を使用すれば、ゲート空乏は−１．５Ｖで約３３％に減少し（向上し）、全体的なインバージョンキャパシタンス値が増加する結果を招く。
【００６３】
下記の表は３つの異なるケースの実験的な算出データを示す。
（１）オーミック層を非選択的に（全体的に）形成した場合。
（２）ＮＭＯＳスタックゲート構造にのみ選択的にオーミック層を形成した場合。
（３）選択的にまたは全体的にオーミック層を形成していない場合。
【００６４】
【表１】
2007049143.tif 000003
【００６５】
ここで、収率は、ウェーハでテストしたダイ全体の数に対して正常に機能する半導体ダイのパーセントを表したものである。
【００６６】
また、３つの異なるケースの実験的な結果は、統計的に意味のあるサンプル数を提供するために複数のウェーハを用いて得られたものである。
【００６７】
したがって、さらに速い速度と低い電力を消費する素子は、本明細書で開示され、図示された多様な実施形態により唯一の半導体スタックゲート層構造により得られる。オーミック層の半導体スタックゲート層構造の唯一の選択的な含みと構造のＮ型スタックゲート層領域にのみオーミック層を選択的に含めるということは、Ｎ型トランジスタの界面抵抗を顕著に減らす一方、Ｐ型トランジスタでポリ空乏問題を減らせる。また、本発明の一部実施形態と同様に、ＮＭＯＳ領域とＰＭＯＳ領域にいずれも非選択的にオーミック層を形成して、マスクを用いてＰＭＯＳ領域のオーミック層を選択的に除去する一般的な方法を使用せず（図７ないし図１０に説明された工程）、１つのマスクを用いてＮＭＯＳ領域にのみ選択的にオーミック層を形成する方法（図２ないし図６に説明された工程）を通じて工程段階が単純化されうる。また、一部の実施形態によれば、本発明は、ＤＲＡＭなどの揮発性メモリの製造時、またはフラッシュメモリなどの不揮発性メモリの製造時に使用しうる。
【００６８】
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
【産業上の利用可能性】
【００６９】
本発明に適用される素子は、高集積回路の半導体素子、プロセッサー、ＭＥＭ’ｓ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ）素子、光電子素子、ディスプレイ素子などである。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態による半導体素子のマルチ層構造を示す断面図である。
【図２】図１に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図３】図１に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図４】図１に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図５】図１に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図６】図１に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図７】図１に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図８】図１に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図９】図１に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図１０】図１に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図１１】オーミック層の具備如何によるＰＭＯＳタングステンポリメタルゲートのキャパシタンス−電圧（Ｃ−Ｖ）曲線を示すグラフである。
【符号の説明】
【００７１】
１００  Ｎ型トランジスタ
１０１  Ｐ型トランジスタ
１０５  基板
１１０  ゲート絶縁膜
１２０Ｎ  Ｎ型ポリシリコン
１２０Ｐ  Ｐ型ポリシリコン
１３０Ｎ  Ｎ型ゲート電極
１３０Ｐ  Ｐ型ゲート電極
１３２  オーミック層
１３４  バリア層
１３６  金属層
１４０  ハードマスク
１５０  スペーサ
１６０  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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