(57)【要約】【課題】ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子の正常動作ロウまたはカラムと置換することを可能にするメモリ素子およびそれに対応づけられたシステムアーキテクチャを提供する。【解決手段】メモリセルアレイを有する第１のメモリユニット２０１と、いくつかの冗長セルを含むメモリセルアレイを有する第２のメモリユニット２０１と、を備えたメモリシステム２００である。第１のメモリユニット２０１のアレイにおける欠陥セルに対応するアドレスを第２のメモリユニット２０１へと切り替えて、冗長セルの中から選択されたあるセルへとアクセスするためのクロスバースイッチ２０２が設けられる。【選択図】図１
2007012099.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むアレイを有する第１のメモリユニットと、
複数の冗長セルを含む複数のメモリセルを含むアレイを有する第２のメモリユニットと、
該第１のメモリユニットの該アレイにおける欠陥セルに対するアドレスを該第２のメモリユニットに切り替えることにより、該複数の冗長セルの中から選択されたセルにアクセスするように動作可能なクロスバースイッチと
を備えているメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは電子メモリに関しており、具体的には、デバイス間でセルを
置換するシステムおよび方法に関している。
【背景技術】
【０００２】
電子メモリチップ、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）チ
ップの最も重要な用途は、パーソナルコンピュータを構築することである。その
ようなアプリケーションでは、メモリ装置はそれぞれ、完全な機能を果たすもの
と期待されている。すなわち、たとえ部分的にでも欠陥を有しているようなメモ
リチップは、通常は使用されることがない。よって、メモリチップ、特にまだ「
歩どまり成熟（yield maturity）」（歩どまり成熟は、通常、製造プロセスが時
を経て精錬された時に達成される）に達していない最新型チップの製造歩どまり
を増大させるために、さまざまな技術が開発されてきた。
【０００３】
歩どまりを改善するための技術としては、例えば、ウエハのテストをおこなう
時に識別された欠陥セルを、それぞれのメモリセルアレイ内に含まれている「ス
ペアの」セル、つまり「冗長」セルで置換するやりかたがある。具体的にいえば
、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルアレイにおいて欠陥を
もつロウおよびカラムを置換するのに、オンチップの冗長セルロウおよびカラム
を用いることは、この技術では既に確立された技法である。欠陥セル置換の基本
は、例えば、FitzgeraldおよびThomas、"Circuit Implementation of Fusible R
edundant Addresses on RAMs for ProductivityEnhancement"、IBM Journal of
Research and Development、第24巻、第3号、1980年5月に述べられている。
【０００４】
概略的にいえば、現在利用可能なＤＲＡＭでは、それぞれのアレイまたはバン
クにおけるプライマリロウのワードライン、およびプライマリカラムのセンスア
ンプの入力／出力装置はそれぞれ、プログラマブルなリンク、典型的にはレーザ
プログラマブルなフューズまたは電気的にプログラマブルな読み出し専用メモリ
（ＥＥＰＲＯＭ）セルによって対応するロウアドレスデコーダおよびカラムアド
レスデコーダに接続されている。プローブのテストをおこなう間に、欠陥をもつ
ロウおよび／またはカラムは、識別された後、欠陥をもつそれぞれのロウまたは
カラムと、それに対応づけられたアドレスデコーダとの接続を断つのに必要とさ
れる適切なリンクをプログラミングすることによって、アレイの残りの部分から
機能の上で取り除かれる。
【０００５】
典型的なＤＲＡＭでは、それぞれのチップのアレイは、ある与えられた数のス
ペアロウおよびスペアカラム（ならびに対応するスペアのセンスアンプ）をもつ
ように製造される。典型的には、ある与えられたアレイのうち、多くても５％の
ロウおよびカラムが冗長セルとなる。スペアのロウおよびカラムはそれぞれ、プ
ログラマブルなアドレスデコーダ／ドライバに対応づけられている。欠陥をもつ
ロウまたはカラムがアレイから機能の上で取り除かれると、アレイにおいて選択
されたスペアのロウ／カラムに対応するアドレスデコーダ回路が、欠陥をもつロ
ウ／カラムのアドレスデコーダ回路が応答すべきアドレスと同じアドレスに応答
するように（やはりプログラマブルなリンクを用いて）プログラミングされる。
その結果、欠陥をもつロウ／カラムに対するアドレスは、良好な冗長ロウ／カラ
ムへと再割り当てされ（割り振りなおされ）、誤りなくアクセスできるようにな
る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、現在の修理技術では、膨大なコストやパフォーマンスペナルティの代
償を支払うことなく、あるアレイまたはデバイスにおける欠陥ロウまたはカラム
を、別のアレイまたはデバイスにおける良好な冗長ロウまたはカラムに置換する
ことはできない。典型的には、それぞれのＤＲＡＭ素子に含まれるセルは、固定
されたセットのロウ／カラムアドレスビットによりアドレシングされうる。マル
チデバイスメモリバンクでは、ロウ／カラムアドレスセット（空間）は、典型的
には、回路のオーバーヘッドを最小化するために、各バンク内のすべてのデバイ
スについて同一にされる。例えば、２５６ｋ×１６のＤＲＡＭ４つから構成され
るバンクが６４ビットのデータバスをサポートしているものとする。その場合、
６４ビットのワードにアクセスするためには、それぞれのデバイスは、同一セッ
トの８つのアドレスビットＡ０〜Ａ７を同時に受け取る。よって、例えば、もし
デバイスＡにおけるアドレス０のロウ０が欠陥をもっており、バンクＢにおける
アドレス０のロウ０が正常動作しているのなら、単にデバイスＡのロウ０と、そ
れに対応づけられたロウデコーダとの接続を断ち、アドレス０に応答するバンク
Ｂの冗長ロウをプログラミングするだけでは、デバイスＡのロウ０を置換するこ
とはできない。なぜなら、アドレス０は、デバイスＢの正常動作ロウに既にマッ
ピングしているからである。
【０００７】
欠陥をもつロウおよびカラムをデバイスからデバイスへと効率よく置換するこ
とができないと、デバイスの歩どまりを最適化することができなくなるので、結
果としてシステムのコストを減らすことができなくなる。例えば、ウエハテスト
の後、あるデバイスでは、修理用に利用可能な冗長ロウ（またはカラム）よりも
欠陥ロウ（またはカラム）のほうが多いのに、同一バンク上の別のデバイスでは
、冗長ロウ（またはカラム）が余っているようなことがありうる。現在のところ
、欠陥セルが過剰であるデバイスは捨てなければならない。なぜなら、ほどよい
コストで、そのようなデバイスと、冗長セルが過剰であるデバイスとをマッチン
グし、デバイス間のセル置換をおこなうのに利用可能な技術が知られていないか
らである（もちろん、冗長デバイスを設けることはできる）。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とすると
ころは、ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子
の正常動作ロウまたはカラムと置換することを可能にするメモリ素子およびそれ
に対応づけられたシステムアーキテクチャを提供することにある。この特徴を実
現すれば、通常は捨てられていたメモリ素子を、正常動作しているスペアのセル
が余分にある同様の素子の助けを借りて直すことが可能になる。このようなスキ
ームによれば、ごくわずかのパフォーマンスペナルティ（メモリレイテンシ、電
力の浪費、最小限のシステムオーバーヘッドなど）で、システムのコストを下げ
ることが可能になる。
【課題を解決するための手段】
【０００９】
本発明によるメモリシステムは、複数のメモリセルから構成されるアレイを有
する第１のメモリユニットと、いくつかの冗長セルを含む複数のメモリセルから
構成されるアレイを有する第２のメモリユニットと、該第１のメモリユニットの
該アレイにおける欠陥セルに対するアドレスを該第２のメモリユニットに切り替
えることによって、該いくつかの冗長セルの中から選択されたあるセルへとアク
セスするように動作可能である、クロスバースイッチと、を備えており、そのこ
とにより上記目的が達成される。
【００１０】
ある実施形態では、前記クロスバースイッチが、前記アドレスを変えることに
より前記第２のメモリユニットへと切り替えるための新しいアドレスを発生し、
それによって前記メモリセルの中から選択された前記セルへとアクセスするよう
にさらに動作可能である。
【００１１】
ある実施形態では、前記アレイが、ランダムアクセスメモリセルのアレイを含
んでいる。
【００１２】
ある実施形態では、前記アレイが、読み出し専用メモリセルのアレイを含んで
いる。
【００１３】
ある実施形態では、前記メモリユニットが、シングルインラインメモリモジュ
ールとしてパッケージされたダイナミックランダムアクセスメモリを含んでいる
。
【００１４】
ある実施形態では、前記クロスバースイッチが、チップセレクト信号を前記第
１のメモリユニットから前記第２のメモリユニットへと切り替えるようにさらに
動作可能である。
【００１５】
本発明によるメモリシステムは、１セットのアドレスによりアドレス指定可能
であるメモリセルから構成される第１のアレイと、第１セットのアドレスにより
アドレス指定可能である第１の数のセルと、第２セットのアドレスによりアドレ
ス指定可能である第２の数のセルと、含む複数のメモリセルから構成される第２
のアレイと、該第１のアレイにおける該複数のセルの中の欠陥セルに対するアド
レスが受け取られると、該アドレスを該第２セットのアドレスの中から選択され
たあるアドレスへと変換し、該第２セットのアドレスの中から選択された該アド
レスを切り替えることによって該第２のアレイへとアクセスするように動作可能
である、プログラマブルなクロスバースイッチと、を備えており、そのことによ
り上記目的が達成される。
【００１６】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長セ
ルを含んでいる。
【００１７】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長メ
モリセルロウを含んでいる。
【００１８】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長メ
モリセルカラムを含んでいる。
【００１９】
ある実施形態では、前記クロスバースイッチが、チップセレクト信号を前記第
１のアレイから前記第２のアレイへと切り替えるようにさらに動作可能である。
【００２０】
ある実施形態では、前記第１のアレイおよび前記第２のアレイが、別々の集積
回路チップ上に製造される。
【００２１】
ある実施形態では、前記別々のチップが、別々のパッケージ内に配置される。
【００２２】
ある実施形態では、前記第１のアレイをアドレス指定するための前記１セット
のアドレスが、前記第２のアレイにおいて前記第１の数のセルをアドレス指定す
る前記第１セットのアドレスと同じである。
【００２３】
本発明によるメモリシステムは、複数のメモリユニットであって、それぞれが
、第１セットのアドレスによりアドレス指定可能な複数のプライマリメモリセル
から構成される複数のロウおよびカラムと、第２セットのアドレスによりアドレ
ス指定可能な複数の冗長メモリセルから構成される選択された数のロウおよびカ
ラムと、から構成されるアレイを含んでいる、複数のメモリユニットと、該第１
セットのアドレスのうちの第１のアドレスを受け取り、該複数のユニットのうち
の第１のユニットの該アレイにおけるある欠陥セルをアドレス指定し、第アドレ
スを該第２セットのアドレス中の第２のアドレスへと変換し、該第２のアドレス
を該複数のメモリユニットのうちの第２のユニットへと切り替える、プログラマ
ブルなクロスバースイッチと、を備えており、そのことにより上記目的が達成さ
れる。
【００２４】
ある実施形態では、前記プログラマブルなクロスバースイッチが、アクティブ
なチップセレクト信号を前記複数のメモリユニット中の前記第２のメモリユニッ
トに与えることによって、アクセスすべき該第２のメモリユニットを選択するよ
うにさらに動作可能である。
【００２５】
ある実施形態では、前記第２のメモリユニットをアクティブサイクル中に動作
させるタイミングおよび制御信号を供給するメモリ制御回路をさらに備えている
。
【００２６】
ある実施形態では、前記メモリ制御回路がコアロジックを含んでいる。
【００２７】
ある実施形態では、前記メモリ制御回路がメモリコントローラを含んでいる。
【００２８】
ある実施形態では、前記複数のメモリユニットが、ダイナミックランダムアク
セスメモリ素子を含んでいる。
【００２９】
ある実施形態では、前記複数のメモリユニットが、ダイナミックランダムアク
セスメモリ・シングルインライン・メモリモジュールを含んでいる。
【００３０】
本発明によるメモリセルの置換をおこなう方法は、第１のメモリセルアレイに
おける欠陥セルのグループに対するアドレスを識別するステップと、第２のメモ
リセルアレイにおける利用可能な冗長セルのグループを識別するステップであっ
て、該利用可能な冗長セルがアドレスを有している、ステップと、該第１のアレ
イにおける該欠陥セルのグループに対する該アドレスを、該第２のアレイにおけ
る該利用可能な冗長セルの該アドレスに変換するステップと、クロスバースイッ
チを介して、該利用可能な冗長セルの該アドレスを切り替えることによって、該
利用可能な冗長セルにアクセスするステップと、を含んでおり、そのことにより
上記目的が達成される。
【００３１】
ある実施形態では、前記第１のアレイ内の少なくとももう１つの欠陥セルのグ
ループを、該第１のアレイ内の正常動作セルと置換するステップをさらに含んで
いる。
【００３２】
ある実施形態では、前記第２のアレイ内の欠陥セルのグループを、前記第１の
セルアレイ内の正常動作セルと置換するステップをさらに含んでいる。
【００３３】
ある実施形態では、前記変換するステップが、前記受け取られたアドレスの少
なくとも１つの最下位ビットを変えるサブステップを含んでいる。
【００３４】
以下に作用を説明する。本発明の原理による第１の実施形態では、メモリセル
アレイを有する第１のメモリユニットと、いくつかの冗長セルを含むメモリセル
アレイを有する第２のメモリユニットとを備えたメモリシステムが設けられる。
第１のメモリユニットのアレイにおける欠陥セルに対応するアドレスを、第２の
メモリユニット内の冗長セル中から選択されたあるセルへとアクセスするために
、第２のメモリユニットへと切り替えるよう動作可能であるクロスバースイッチ
が設けられる。
【００３５】
本発明の原理による第２の実施形態では、１セットのアドレスによりアクセス
可能なメモリセルから構成される第１のアレイを含むメモリが設けられる。また
、第１セットのアドレスによりアドレス指定可能な第１の数のセルと、第２セッ
トのアドレスによりアドレス指定可能な第２の数のセルとを含む、第２のメモリ
セルアレイが設けられる。このメモリはまた、第１のアレイにおけるセルのうち
の欠陥をもつセルに対応するアドレスが受け取られると、そのアドレスを第２セ
ットのアドレスの中から選択されたあるアドレスへと変換し、第２セットのアド
レスの中から選択されたいくつかのアドレスに切り替えることによって、第２の
アレイにアクセスするように動作可能である、プログラマブルクロスバースイッ
チを含んでいる。
【００３６】
本発明の原理による第３の実施形態では、それぞれが第１セットのアドレスに
よりアドレス指定可能なプライマリメモリセルから構成されるロウおよびカラム
と、第２セットのアドレスによりアドレス指定可能な冗長メモリセルから構成さ
れるある選択された数のロウおよびカラムとから構成されるアレイを有している
、複数のメモリユニットを含むメモリシステムが設けられる。第１セットのアド
レスのうちの第１のアドレスを受け取り、それらのユニットのうちの第１のユニ
ットのアレイにおける欠陥セルをアドレス指定し、第１のアドレスを第２セット
のアドレス中の第２のアドレスへと変換し、第２のアドレスをメモリユニットの
うちの第２のユニットへと切り替えて、そのユニット内で選択されたセルへとア
クセスするために、プログラマブルなクロスバースイッチが設けられる。
【００３７】
また、本発明の原理は、メモリセルの置換をおこなうためのさまざまな方法の
かたちでも実施される。そのような方法のうちのある方法によれば、第１のメモ
リセルアレイにおける欠陥セルのグループに対応するアドレスが識別される。第
２のメモリセルアレイにおける利用可能な冗長セルのグループが識別される。こ
れらの利用可能な冗長セルは、あるアドレスをもっている。第１のアレイにおけ
る欠陥セルのグループに対応するアドレスは、利用可能な冗長セルのアドレスが
受け取られると、ただちに変換される。そして、利用可能な冗長セルに対応する
アドレスがクロスバースイッチを介して切り替えられることによって、利用可能
な冗長セルへとアクセスする。
【００３８】
本発明の原理を実施する回路、システムおよび方法には、従来の技術に比べて
実効性のある長所がいくつもある。中でも、このような原理によれば、ある与え
られたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子の正常動作ロウま
たはカラムと置換することが可能になる。この特徴により、通常は製造工程中に
捨てられていたメモリ素子を、正常動作しているスペアのセルが余分にある同様
の素子の助けを借りて直せるという効果が得られる。
【００３９】
以上の要旨は、以下に述べる本発明の詳細な説明をよりよく理解できるように
、本発明の各種特徴および技術的長所をやや大まかに概観したものである。本発
明の請求の範囲の各主題を構成する、本発明のその他の特徴および長所について
以下に説明する。本願明細書に開示される着想および具体的実施形態については
、本発明と同じ目的を実現するために別種の構造を改変・設計する際の基礎とし
て容易に利用可能であることは、当業者には理解できるであろう。また、そのよ
うに等価である構成が、添付の請求の範囲に述べられている本発明の精神および
範囲から離れることはないことも、当業者には認識できるであろう。
【発明の効果】
【００４０】
本発明によれば、ある与えられたメモリ素子の欠陥ロウまたはカラムを、別の
メモリ素子の正常動作ロウまたはカラムと置換することを可能にするメモリ素子
およびそれに対応づけられたシステムアーキテクチャを提供することができる。
【発明を実施するための最良の形態】
【００４１】
本発明およびその長所をより完全に理解できるように、添付の図面を参照しな
がら、以下に本発明を詳細に説明する。
【００４２】
本発明の原理およびその長所は、図１〜図３に図示されている実施形態例を参
照することによって、最もよく理解することができる。なお全図面を通して、同
一の参照番号は同一の構成要素を示す。本発明の原理を実現するメモリ装置は数
多くのアプリケーションで適用可能ではあるが、例示を目的としてこのメモリ装
置は、パーソナルコンピュータに典型的に用いられる基本的な処理システムアー
キテクチャに関連づけて説明される。
【００４３】
図１は、処理システム１００の一部を示す高レベル機能ブロック図である。シ
ステム１００は、中央処理ユニット１０１と、ＣＰＵローカルバス１０２と、コ
アロジック１０３と、ディスプレイコントローラ１０４と、システムメモリ１０
５と、ディジタル／アナログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
【００４４】
ＣＰＵ１０１は、システム１００の全動作を制御する「マスタ」である。ＣＰ
Ｕ１０１は、特に各種データ処理機能を実行し、ユーザのコマンドおよび／また
はアプリケーションソフトウェアの実行に応答してディスプレイユニット１０７
上に表示されるグラフィックデータの内容を決定する。ＣＰＵ１０１は、例えば
インテルペンティアム（登録商標）クラスのマイクロプロセッサのような市販のパーソナル
コンピュータに用いられている汎用のマイクロプロセッサでありうる。ＣＰＵ１
０１は、例えば専用バスや（業界では日常的に用いられている）汎用バスであり
うるＣＰＵローカルバス１０２を介してシステム１００の残りの部分と通信する
。
【００４５】
コアロジック１０３は、ＣＰＵ１０１の制御の下に、ＣＰＵ１０１、ディスプ
レイコントローラ１０４およびシステムメモリ１０５間でのデータ、アドレス、
制御信号およびインストラクションのやりとりを制御する。コアロジック１０３
は、システムの残りの部分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットのどれでもよい。図示され
たシステムにおけるチップ１１２のような１つ以上のコアロジックチップは、典
型的には「アドレス専用」であり、いっぽう図１におけるチップ１１４のような
１つ以上のコアロジックチップは「データ専用」である。ＣＰＵ１０１は、直接
、または外部（Ｌ２）キャッシュ１１５を通してコアロジック１０３と通信する
。Ｌ２キャッシュ１１５は、例えば２５６キロバイトの高速ＳＲＡＭ装置であり
うる。なお、ＣＰＵ１０１は、オンボード（Ｌ１）キャッシュを含んでいてもよ
い。別の実施形態では、コアロジック１０３は、メモリコントローラを含んでい
てもよいし、または、メモリコントローラに置き換えられてもよい。
【００４６】
ディスプレイコントローラ１０４は、多くの市販のＶＧＡディスプレイコント
ローラならどれでもよい。ディスプレイコントローラ１０４は、ＣＰＵ１０１か
らのデータ、インストラクションおよび／またはアドレスを、コアロジック１０
３を通して、またはＣＰＵローカルバス１０２を通してＣＰＵ１０１から直接に
受け取ることができる。データ、インストラクションおよびアドレスは、コアロ
ジック１０３を通して、ディスプレイコントローラ１０４およびシステムメモリ
１０５の間でやりとりされる。さらにアドレスおよびインストラクションは、例
えばＰＣＩローカルバスであるローカルバスを介しても、コアロジック１０３お
よびディスプレイコントローラ１０４の間でやりとりされうる。概略的にいうと
、ディスプレイコントローラ１０４は、スクリーンリフレッシュを制御し、例え
ばライン描画、ポリゴン塗りつぶし、色空間変換、ディスプレイデータ補間、ズ
ーミングおよびビデオストリーム化などの限られた数のグラフィック機能を実行
し、電力管理といったその他のシステム管理タスクの操作をおこなう。最も重要
なのは、ディスプレイコントローラ１０４は、スクリーンリフレッシュのあいだ
にフレームバッファ１０８からディスプレイユニット１０７への画素データのラ
スタを制御し、ディスプレイデータの更新をおこなう間にＣＰＵ１０１およびフ
レームバッファ１０８をインタフェースすることである。ビデオデータは、ディ
スプレイコントローラ１０４に直接、入力されてもよい。
【００４７】
ディジタル／アナログ変換器１０６は、ディジタルデータをコントローラ１０
４から受け取り、これに応答してディスプレイ１０７をドライブするためにアナ
ログデータを出力する。図示されている実施形態においては、ＤＡＣ１０６は、
ディスプレイコントローラ１０４とともに単一のチップ上に一体化される。シス
テム１００の具体的な実現方式によっては、ＤＡＣ１０６は、いくつか選択肢を
挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォーマット変換回路、および／ま
たはＸおよびＹズーミング回路を備えていてもよい。ディスプレイ１０７は、例
えば、ＣＲＴユニット、液晶ディスプレイ、エレクトロルミネセントディスプレ
イ、プラズマディスプレイ、あるいは複数の画素として画像を画面上に表示する
その他のタイプのディスプレイデバイスでありうる。なお代替の実施形態におい
ては、「ディスプレイ」１０７は、レーザプリンタ、あるいはそれに類似する文
書表示／印刷装置など、その他のタイプの出力装置であってもよい。
【００４８】
システム１００におけるデータパスは、個々の設計で変わってくる。例えば、
システム１００は、「６４ビット」または「７２ビット」のシステムであっても
よい。ここでは、説明の目的のために６４ビットのシステムが選ばれる。このと
き、ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス、コアロジック１０
３を通してシステムメモリ１０５およびディスプレイコントローラ１０４に至る
データパス、およびディスプレイコントローラ１０４およびフレームバッファ１
０８の間のデータ相互接続部を含む各データ接続部は、すべて６４ビット幅であ
る。なおアドレス相互接続部は、メモリサイズと、データバイトの選択および仮
想メモリ動作をサポートするために必要なそのようなファクタとに依存して変わ
ることに注意されたい。ペンティアム（登録商標）プロセッサシステムでは、ＣＰＵバス１０
２およびＰＣＩバス１１６のアドレス部は、典型的には３０ビット幅のオーダー
である。
【００４９】
本発明の原理によれば、プログラマブルなクロスバースイッチが、コアロジッ
ク１０３とシステムメモリ１０５との間のデータパスに配置される。プログラマ
ブルなクロスバースイッチ２００は、ディスプレイコントローラ１０４とフレー
ムバッファ１０８との間のアドレスパスに設けてもよい。プログラマブルなクロ
スバースイッチ２００について、図２を参照して以下に詳細に説明する。
【００５０】
図２は、本発明の原理を実施するメモリサブシステム２００のさらに詳細な機
能ブロック図である。本願で説明されているシステム１００内でのアプリケーシ
ョン以外にも、メモリサブシステム２００は、この技術ではよく知られているそ
の他多数のメモリアプリケーションでも使用可能である。
【００５１】
メモリサブシステム２００は、ｎ（ただし、ｎは２以上の整数）個のメモリユ
ニット２０１を備えている。メモリユニット２０１は、例えば、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）、電気的にプログラマブルな読み出し専用メモリ（ＥＰＲＯＭ）あるい
は電気的にプログラマブルで電気的に消去可能な読み出し専用メモリ（ＥＥＰＲ
ＯＭ）のようなディスクリートなメモリ素子でありうる。メモリユニット２０１
はそれぞれ、例えば、シングルインラインメモリモジュール（ＳＩＭＭ）として
パッケージされたマルチＤＲＡＭチップのようなマルチチップデバイスでありう
る。概略的にいえば、メモリユニット２０１は、欠陥メモリセルロウ／カラムを
置換するのに使うことができる冗長メモリセルロウ／カラムをセルアレイ内に含
んでさえいれば、どのような種類のメモリ素子であってもよい。
【００５２】
説明を目的として、典型的なＤＲＡＭアレイ３００を図３に示す。この例では
、アレイ３００は、それぞれ複数のメモリセルから構成されるＮ本のプライマリ
ロウと、４本のスペアロウとを含んでいる。それぞれのロウのワードラインは、
例えばレーザプログラマブルフューズあるいはＰＲＯＭセルのようなプログラマ
ブルなリンクを介して、対応するロウデコーダ３０１に結合されている。負荷の
バランスをとるためには、上側のサブアレイにおけるスペアロウの本数は、下側
のサブアレイにおけるスペアロウの本数に等しいのが好ましい。図示されている
アレイは、それぞれ複数のメモリセルから構成されるＭ本のプライマリカラムと
、４本のスペアカラムとを含んでいる。メモリアレイ３００のカラムは、オープ
ンビットライン方式で、対応するカラムデコーダに結合されている。これらのカ
ラムは、カラムデコーダ／センスアンプ回路３０２内で、リンク３０３と同様の
プログラマブルなリンクを適切にプログラミングすることによって、ディセーブ
ルされうる。好ましくは、これらのプログラマブルなリンクは、カラムデコーダ
／センスアンプ回路３０２のグローバルな入力／出力回路のアンプ／バッファか
らディセーブルされるカラムについて、デコーダ／ドライバの接続を断つ。「カ
ラム」とは、通例どおりここでも、「×１」デバイスの時には１本の物理セルカ
ラムを表しており、「×１６」デバイスの時には１６本の物理セルカラムを表し
ている。以下も同様である。
【００５３】
ここでは、議論を目的として、それぞれのメモリユニット２０１が図３に示す
アレイと同様のアレイを備えているものとし、２０４８本のプライマリロウ（ｎ
＝２０４８）と、２０４８本の１ビット幅プライマリカラム（ｍ＝２０８）と、
４本のスペア（冗長）ロウと、４本のスペア（冗長）カラムとが設けられている
ものとする。この場合、アレイ内の１セル（位置）にアクセスするためには、１
１ロウアドレスビットと１１カラムアドレスビットとが必要になる（つまり、こ
こではメモリは×１デバイスである）。マルチプレクシングされたアドレシング
をおこなうものとすると、それぞれのメモリユニット２０１は、ロウアドレスス
トローブ／ＲＡＳによりタイミングのとられた１１ロウアドレスビットＡＤＤ０
〜ＡＤＤ１０を受け取った後、カラムアドレスストローブ／ＣＡＳによりタイミ
ングのとられた１１カラムアドレスビットＡＤＤ０〜ＡＤＤ１０を受け取ること
になる。また、本発明の原理は、すべてのロウおよびカラムアドレスビットが、
ユニット２０１に対して同時に与えられる、マルチプレシングされないアドレス
スキームにも同様に適用可能である。この場合、メモリのサイズおよび構成がす
べて同じであるものとすると、適切なチップセレクトおよび制御信号と共に、２
２アドレスビットと４冗長アドレスビットとがメモリユニット２０１に与えられ
る。
【００５４】
本発明の原理によれば、それぞれのプライマリロウアドレスは、いくつかの冗
長アドレスビットと共に受け取られる。ここに述べている４本の冗長ロウが設け
られる例では、２つの冗長ロウアドレスビットＡＤＤＲ０〜ＡＤＤＲ１が必要に
なる。同様に、それぞれのプライマリカラムアドレスは、ある与えられた数のカ
ラムアドレスビットと共に受け取られる。ここでは４本のスペアカラムがアレイ
に設けられているので、２つの冗長カラムアドレスビットＡＤＤＲ０〜ＡＤＤＲ
１が必要になる。好ましい実施形態では、冗長アドレスビットは、それぞれのロ
ウアドレスまたはカラムアドレスワードの最下位ビットである。ここでは説明を
目的として、アドレスワードを、ＡＤＤＸ〜ＡＤＤ０、ＡＤＤＲ１〜ＡＤＤＲ０
と呼ぶことにする。よって、プライマリロウに対する最初のアドレスは、１０進
アドレスでは０５、２進アドレスでは００００００００００１  ００となる。
【００５５】
本実施例のシステム１００では、それぞれのメモリユニット２０１は、コアロ
ジック１０３から（もっと高級なシステムではメモリコントローラから）データ
と、クロックおよび制御信号とを受け取る。クロックおよび制御信号は、／ＲＡ
Ｓ、／ＣＡＳ、出力イネーブル／ＯＥ、ライトイネーブル／ＷＥを含んでおり、
同期ＤＲＡＭの場合には、マスタクロックＣＬＫおよびクロックイネーブル信号
ＣＫＥをさらに含んでいる。メモリユニットｎに対するチップ選択は、チップセ
レクト信号／ＣＳｎを用いて実施される。
【００５６】
本発明の原理によれば、プライマリアドレスビットＡＤＤＸ〜ＡＤＤ０、冗長
アドレスビットＡＤＤＲ１〜ＡＤＤＲ０、およびチップセレクト信号／ＣＳ０〜
／ＣＳｎは、プログラマブルなクロスバースイッチ２０２を通してメモリユニッ
ト２０１へとルーティングされる。プログラマブルなクロスバースイッチは、高
速クロスバースイッチと共に、いくつか選択肢を挙げれば、例えばフィールドプ
ログラマブルゲートアレイ、フィールドプログラマブル論理アレイ、グルーロジ
ック、ＲＡＭ、ＥＰＲＯＭあるいはポリシリコンフューズのようなプログラマブ
ル素子から構成されうる。このような高速クロスバースイッチは、「改良された
ＣＭＯＳロジックデータブック（Advanced CMOS Logic Data Book）」、1993年
版、TexasInstruments Incorporated、テキセス州、ダラスに開示されている。
このようなプログラマブルな素子によって、欠陥ロウ／カラムに対するアドレス
を、アドレスビットＡＤＤＲ１〜ＡＤＤＲ０により規定されるアドレスセット内
のアドレスに変えることができる。一般に、高速クロスバースイッチ２０２は、
あるポートを、相互接続部を通るあるパスにおける他のどのポートとも相互接続
することを可能にする。よって、プログラマブルなクロスバー２０２は、あるメ
モリユニット２０１における欠陥ロウまたはカラム内のある位置に対応するアド
レスを冗長アドレスＡＤＤＲ１〜ＡＤＤＲ０に変換し、かつ、新しい冗長アドレ
スを、その冗長アドレスにおいて未使用の冗長ロウまたはカラムを含んでいる別
の選択されたメモリユニット２０１へと割り当てなおすことを可能にする。設計
上で適切な選択をおこなえば、このプログラマブルなクロスバーにより新たに生
じる伝搬遅延は、５、６ナノ秒程度となる。
【００５７】
本発明の原理によるクロスバー２０２の動作は、以下の例により最も明確に理
解できるであろう。なお、以下の例ではロウの修理（置換）を考えるが、カラム
の修理も実質的に同様であることは理解されたい。
【００５８】
ウエハのテストをおこなっている間に、メモリユニット０において５本の欠陥
ロウが識別されたとする。これら５本の欠陥ロウは、対応するプログラマブルリ
ンク３０３を用いて対応づけられたロウデコーダ３０１との接続を断つことによ
ってディセーブルされる。これらのロウのうちの４本は、ユニット０のアレイに
おいて利用可能な４本の冗長ロウを用いる従来の技法により修理される。これに
より、ユニット０には、従来のオンチップ置換では修理できないロウが１本残る
。
【００５９】
本発明の原理によれば、利用可能な１本のロウが、第２のメモリユニット、例
えばメモリユニット１上で識別される。この識別は、ユニット１が、ユニット１
において識別されたすべての欠陥ロウに対する従来のロウ置換を施された後にな
される。換言すれば、従来のオンチップロウ置換がおこなわれた後でも、ユニッ
ト１には、ユニット０と共用できる利用可能なロウが少なくとも１本残っている
ことになる。
【００６０】
本発明の別の局面によれば、ある与えられたメモリユニット２０１には、「冗
長状態」ピンを設けてもよい。このピンは、利用可能な冗長セルの識別に役立つ
。もしこのピンがハイであれば、少なくとも１つのスペア要素（ロウまたはカラ
ム）が利用可能であり、もしこのピンがローであれば、利用可能なスペア要素は
ないことなる。冗長状態ピンは、フューズあるいはその他のプログラマブルな要
素を用いて、ボンディングパッドをＶｃｃに接続することによって実施されうる
。ウエハのテストをおこなう間、もし利用可能なスペア要素がないのなら、この
フューズがとぶことになる。
【００６１】
本実施例の説明に戻る。クロスバー２０２がプログラミングされる（好ましく
はソフトウェアでプログラミングされるが、ハードウェアでプログラミングされ
てもよい）ことによって、ユニット０に残っている欠陥ロウに沿ったある位置に
対応するアドレスの受け取りに応答して、ユニット１における完全に正常動作し
ているロウおよびカラムにおけるある位置に対応するアドレスが出力される。ア
クティブチップセレクト信号／ＣＳは、クロスバースイッチ２０２によってメモ
リユニット０からメモリユニット１へと再びルーチングされる。なお、マルチプ
レクシングされたシステムにおいても、あるいはマルチプレクシングされていな
いシステムにおいても、この再ルーチング処理がおこなわれている間、クロスバ
ー２０２は、ロウアドレスとカラムアドレスの両方を含む全アドレスに応答する
。好ましい実施形態では、もし欠陥ロウに対応するアドレスが再ルーチングされ
るのなら、カラムアドレスビットは同じにしたままで、そのビットは、単に新し
い（冗長）ロウアドレスと共に新しいユニット１へと切り替えられる。このこと
は、カラムについても同様である。
【００６２】
議論を目的として、ここでは、対応づけられたメモリコントローラまたはコア
ロジックから出力されるロウアドレスが、欠陥プライマリロウ内のロウアドレス
が００００００００００１  ００であり、正常動作カラム内のカラムアドレスが
００００００００００１  ００である、ある位置に対応しているものとする。ま
た、冗長ロウは、ユニット１におけるロウアドレス０００００００００００  ０
１で利用可能であるものとする。そうすると、プログラマブルなクロスバー２０
２は、これに応答して、ロウアドレス０００００００００００  ０１およびカラ
ムアドレス００００００００００１  ００をユニット１に出力する。信号／ＣＳ
０としてユニット０に割り当てられていたアクティブチップセレクト信号は、信
号／ＣＳ１としてユニット１に切り替えられる。
【００６３】
このようにユニット０内の欠陥ロウに対応するアドレスを、ユニット１へと割
り振りなおす時には、ユニット１がアクティブ状態にあり、かついつでもアクセ
スできる態勢にあることを確実にするために、ある準備をなさなければならない
。好ましい実施形態では、例えば／ＲＡＳや／ＣＡＳのような制御信号は、メモ
リコントローラまたはコアロジックによってユニット０からユニット１へと割り
当てなおされる。例えば、もしユニット２０１が、インタリーブ方式、または交
替バンク方式で動作しているのなら、ユニット０がアドレス指定され、アクセス
されている間に、ユニット１は、論理ハイの状態にある／ＲＡＳによりプリチャ
ージされうる。アクセス対象をユニット０からユニット１へと変えるときに、メ
モリコントローラまたはコアロジックは、割り振りなおされたアドレスが到着す
る時に、ユニット１が確実にアクティブであり、アクセスの準備が整っているよ
うにするために必要とされる制御信号を供給する。代わりに適用可能な実施形態
では、クロックおよび制御信号は、クロスバースイッチを通して切り替えられて
もよい。
【００６４】
欠陥カラムの置換についても、ほぼ同様におこなわれる。この場合、カラムア
ドレスは、冗長アドレスＡＲｘ〜ＡＲ０となるように変更され、置換カラムを含
むメモリユニット２０１へと切り替えられる。なお、アドレス指定された位置が
、欠陥ロウおよび欠陥カラムの両方に沿っていることもあることは認識すべきで
ある。そのような場合には、ロウアドレスおよびカラムアドレスの両方が適切に
変更され、正常動作ロウおよび正常動作カラムに沿ったある位置へと割り振り直
されることになる。
【００６５】
以上に本発明およびその長所を詳細に説明したが、添付の請求の範囲によって
規定される発明の精神および範囲から離れることなく、さまざまな変更、代替お
よび改良がここでなされてもよいことは理解されたい。
【図面の簡単な説明】
【００６６】
【図１】本発明の原理を実施するデータ処理システムアーキテクチャの高レベル機能ブロック図である。
【図２】本発明の原理によるメモリサブシステムのより詳細な機能ブロック図である。
【図３】選択された数のメモリセルロウおよびカラムを含む典型的なメモリセルアレイの機能ブロック図である。
【符号の説明】
【００６７】
１００  システム
１０１  ＣＰＵ
１０２  ＣＰＵバス
１０３  コアロジック
１０４  ディスプレイコントローラ
１０５  システムメモリ
１０６  ＤＡＣ
１０７  ディスプレイ
１０８  フレームバッファ
１１２  アドレスチップ
１１４  データチップ
１１５  Ｌ２キャッシュ
１１６  ローカルバス
【図１】
2007012099.tif 000003
【図２】
2007012099.tif 000004
【図３】
2007012099.tif 000005