(57)【要約】【課題】入力されたアナログ信号をディジタル信号に変換する高精度のＡ／Ｄ変換回路、および上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部を備えた半導体集積回路において、Ａ／Ｄ変換の精度を向上させる。【解決手段】半導体集積回路２００に入力されるクロック信号をサンプリングクロックとしてＡ／Ｄ変換回路１０１においてＡ／Ｄ変換を行う。また、復調回路１０４における動作クロックとなるクロックの立ち上がりのタイミングがＡ／Ｄ変換回路１０１のサンプリングクロックの立ち下がりのタイミングに一致しないように、リセット制御回路２０１が分周クロック生成回路１０３にリセット信号を出力する。【選択図】図４
2007088703.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体基板上に形成された半導体集積回路であって、
上記半導体集積回路に入力される入力クロック信号をサンプリングクロック信号として用いて、上記半導体集積回路に入力されるアナログ入力信号または上記アナログ入力信号に所定の処理が施されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、
上記入力クロック信号の周波数を逓倍したＰＬＬクロック信号を出力するＰＬＬ回路と、
上記ＰＬＬクロック信号に同期して、上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路であって、
上記ディジタル信号処理回路は、上記ＰＬＬクロック信号を分周した分周クロック信号を生成する分周クロック信号生成部と、上記分周クロック信号に同期して、上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部とを有することを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路であって、
上記Ａ／Ｄ変換回路が変換する上記アナログ入力信号または上記アナログ入力信号に所定の処理が施されたアナログ信号の周波数が、上記入力クロック信号の周波数よりも高いことを特徴とする半導体集積回路。
【請求項４】
請求項２の半導体集積回路であって、
上記分周クロック信号生成部は、上記分周クロック信号における、上記ディジタル信号処理部内の信号レベルを遷移させるレベル遷移のタイミングが、上記Ａ／Ｄ変換回路のサンプリングタイミングと異なるタイミングとなるように、分周クロック信号を生成するように構成されていることを特徴とする半導体集積回路。
【請求項５】
請求項４の半導体集積回路であって、
上記分周クロック信号生成部は、上記入力クロック信号が所定の位相となるタイミングにおいて、上記分周クロック信号が所定の位相になるように、リセットされることによって、上記分周クロック信号における、上記ディジタル信号処理部内の信号レベルを遷移させるレベル遷移のタイミングが、上記Ａ／Ｄ変換回路のサンプリングタイミングと異なるタイミングとなるように、分周クロック信号を出力するように構成されていることを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路であって、
上記分周クロック信号生成部がリセットされるタイミングは、上記ディジタル信号処理部に入力されるディジタル信号または上記ディジタル信号に所定の処理が施されたディジタル信号によって示される値が所定の値になったことが検出されたことを示す信号によって制御されるように構成されていることを特徴とする半導体集積回路。
【請求項７】
請求項１の半導体集積回路であって、
上記入力クロック信号のレベルに対応する第１の電源電圧よりも低い第２の電源電圧が上記ディジタル信号処理回路に供給されるよう構成されていることを特徴とする半導体集積回路。
【請求項８】
１つの半導体基板上に形成された半導体集積回路であって、
第１の電源電圧が供給されるＡ／Ｄ変換回路と、
第１の電源電圧よりも低い第２の電源電圧が供給され、ディジタル信号に対してディジタル信号処理を行うディジタル信号処理回路とを備えたことを特徴とする半導体集積回路。
【請求項９】
請求項８の半導体集積回路であって、
上記Ａ／Ｄ変換回路に入力されるクロック信号、および上記ディジタル信号処理回路に入力されるクロック信号のうち、何れか一方の電圧レベルを変換して他方のクロック信号を生成するクロック信号レベル変換回路を備えたことを特徴とする半導体集積回路。
【請求項１０】
請求項８の半導体集積回路であって、
上記Ａ／Ｄ変換回路が出力するディジタル信号を上記ディジタル信号処理回路に対応する電圧レベルのディジタル信号に変換するディジタル信号レベル変換回路を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ディジタル放送の受信を行う半導体集積回路等、入力されたアナログ信号をディジタル信号に変換する高精度のＡ／Ｄ変換回路と上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理回路とを備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、ディジタル伝送技術の進歩に伴い、放送のディジタル化が進められている。通常、ディジタル放送の受信装置等では、受信信号をＡ／Ｄ変換回路によりディジタル信号に変換する処理（Ａ／Ｄ変換）が行われる。例えば、一般的なディジタル放送用の受信装置では、受信信号をＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）周波数（無線周波数）から低い周波数に変換し、変換後の信号をＡ／Ｄ変換回路によりディジタル変換し、そのディジタル信号を復調する処理が行われる。
【０００３】
ここで、ディジタル放送の受信装置等のディジタル復調処理を行う半導体集積回路には、ディジタル処理に用いられるクロックを得るために、集積回路に入力されるクロックの周波数を逓倍したクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が内蔵されるのが一般的である。ＰＬＬを内蔵することにより、集積回路に入力されるクロックの周波数を低く抑え、集積回路外部の配線に高い周波数のクロック信号が流れることによって生じる電磁放射を防ぐことができる（特許文献１参照）。したがって、受信装置等で行われるＡ／Ｄ変換にも、ＰＬＬによって出力されたクロックがサンプリングクロックとして用いられるのが一般的である。
【０００４】
また、受信装置等におけるＡ／Ｄ変換には高い精度が必要とされる。ディジタル放送では、多種の振幅の識別を伴う位相変調によって変調が行われるからである。
【特許文献１】特開昭６４−１５８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、高い精度のＡ／Ｄ変換が行われるためには、Ａ／Ｄ変換回路自体の変換精度に加え、サンプリングクロックの位相精度が必要となる。サンプリングクロックのジッタが大きいと、Ａ／Ｄ変換後のディジタル信号に誤差が生じるからである。したがって、上記のように、ＰＬＬが生成したクロックをサンプリングクロックとしてＡ／Ｄ変換を行うと、サンプリングクロックがＰＬＬの位相ノイズを含むことにより、Ａ／Ｄ変換の精度が落ちるという問題があった。
【０００６】
また、近年の半導体集積技術の進歩により、Ａ／Ｄ変換回路、ディジタル復調回路、およびＰＬＬが１つの半導体集積回路に搭載されるのが一般的である。しかし、多くの機能を持つ回路が搭載されることにより大規模化され、さらに低電圧化も実現された半導体集積回路においては、ディジタル回路の動作による電圧降下や遅延変動により、サンプリングクロックにジッタが生じやすい。
【０００７】
本発明は、上記の点に鑑み、Ａ／Ｄ変換の精度を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、請求項１の発明は、
１つの半導体基板上に形成された半導体集積回路であって、
上記半導体集積回路に入力される入力クロック信号をサンプリングクロック信号として用いて、上記半導体集積回路に入力されるアナログ入力信号または上記アナログ入力信号に所定の処理が施されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、
上記入力クロック信号の周波数を逓倍したＰＬＬクロック信号を出力するＰＬＬ回路と、
上記ＰＬＬクロック信号に同期して、上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理回路と、
を備えたことを特徴とする。
【０００９】
また、請求項２の発明は、
請求項１の半導体集積回路であって、
上記ディジタル信号処理回路は、上記ＰＬＬクロック信号を分周した分周クロック信号を生成する分周クロック信号生成部と、上記分周クロック信号に同期して、上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部とを有することを特徴とする。
【００１０】
また、請求項３の発明は、
請求項１の半導体集積回路であって、
上記Ａ／Ｄ変換回路が変換する上記アナログ入力信号または上記アナログ入力信号に所定の処理が施されたアナログ信号の周波数が、上記入力クロック信号の周波数よりも高いことを特徴とする。
【００１１】
これらにより、ＰＬＬ回路が出力するクロックではなく、ジッタの少ない入力クロック信号を直接サンプリングクロックとして用いることにより、ＰＬＬ回路の位相ノイズの影響を回避することができ、高精度なＡ／Ｄ変換が可能となる。
【００１２】
また、請求項４の発明は、
請求項２の半導体集積回路であって、
上記分周クロック信号生成部は、上記分周クロック信号における、上記ディジタル信号処理部内の信号レベルを遷移させるレベル遷移のタイミングが、上記Ａ／Ｄ変換回路のサンプリングタイミングと異なるタイミングとなるように、分周クロック信号を生成するように構成されていることを特徴とする。
【００１３】
また、請求項５の発明は、
請求項４の半導体集積回路であって、
上記分周クロック信号生成部は、上記入力クロック信号が所定の位相となるタイミングにおいて、上記分周クロック信号が所定の位相になるように、リセットされることによって、上記分周クロック信号における、上記ディジタル信号処理部内の信号レベルを遷移させるレベル遷移のタイミングが、上記Ａ／Ｄ変換回路のサンプリングタイミングと異なるタイミングとなるように、分周クロック信号を出力するように構成されていることを特徴とする。
【００１４】
これらにより、復調部の動作により生じるサンプリングクロックのジッタが小さくなるように、分周クロック信号の位相を制御することができる。
【００１５】
また、請求項６の発明は、
請求項５の半導体集積回路であって、
上記分周クロック信号生成部がリセットされるタイミングは、上記ディジタル信号処理部に入力されるディジタル信号または上記ディジタル信号に所定の処理が施されたディジタル信号によって示される値が所定の値になったことが検出されたことを示す信号によって制御されるように構成されていることを特徴とする。
【００１６】
これにより、初期化を行うタイミングが半導体集積回路の内部で出力される信号検出信号によって制御されるので、分周クロック信号の位相を外部から制御する必要がなくなる。
【００１７】
また、請求項７の発明は、
請求項１の半導体集積回路であって、
上記入力クロック信号のレベルに対応する第１の電源電圧よりも低い第２の電源電圧が上記ディジタル信号処理回路に供給されるよう構成されていることを特徴とする。
【００１８】
これにより、ディジタル信号処理回路の動作によって発生するサンプリングクロックのジッタ、およびディジタル信号処理回路の動作がＡ／Ｄ変換の精度に及ぼす影響が小さくなる。
【００１９】
また、請求項８の発明は、
１つの半導体基板上に形成された半導体集積回路であって、
第１の電源電圧が供給されるＡ／Ｄ変換回路と、
第１の電源電圧よりも低い第２の電源電圧が供給され、ディジタル信号に対してディジタル信号処理を行うディジタル信号処理回路とを備えたことを特徴とする。
【００２０】
また、請求項９の発明は、
請求項８の半導体集積回路であって、
上記Ａ／Ｄ変換回路に入力されるクロック信号、および上記ディジタル信号処理回路に入力されるクロック信号のうち、何れか一方の電圧レベルを変換して他方のクロック信号を生成するクロック信号レベル変換回路を備えたことを特徴とする。
【００２１】
また、請求項１０の発明は、
請求項８の半導体集積回路であって、
上記Ａ／Ｄ変換回路が出力するディジタル信号を上記ディジタル信号処理回路に対応する電圧レベルのディジタル信号に変換するディジタル信号レベル変換回路を備えたことを特徴とする。
【００２２】
これらにより、ディジタル信号処理回路の動作によって発生するサンプリングクロックのジッタ、およびディジタル信号処理回路の動作がＡ／Ｄ変換の精度に及ぼす影響が小さくなる。
【発明の効果】
【００２３】
本発明によれば、入力されたアナログ信号をディジタル信号に変換する高精度のＡ／Ｄ変換回路、および上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部を備えた半導体集積回路において、Ａ／Ｄ変換の精度を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２５】
《発明の実施形態１》
本発明の実施形態１として、ディジタル放送用の受信装置に搭載される半導体集積回路１００について説明する。
【００２６】
半導体集積回路１００は、図１に示すように、クロック入力信号（ＡＤＣＫ）とアナログ入力信号を入力として、復調後ディジタル信号を出力するようになっている。
【００２７】
Ａ／Ｄ変換回路１０１（ＡＤＣ）は、クロック入力信号（ＡＤＣＫ）をサンプリングクロックとして、入力されるアナログ入力信号をディジタル信号に変換するようになっている。Ａ／Ｄ変換回路１０１は、周波数が低いクロック入力信号（ＡＤＣＫ）をサンプリングクロックとして使用して、アンダーサンプリングを行うようになっている。また、サンプリングはクロック入力信号の立ち下がりで行われるようになっている。
【００２８】
ＰＬＬ１０２（ＰＬＬ回路）は、ＡＤＣＫの周波数を逓倍したＰＬＬクロック信号（ＰＬＬＣＫ）を生成して出力するようになっている。  また、ＰＬＬ１０２として、ＡＤＣＫを一旦分周してからＰＬＬによって整数倍することによってＡＤＣＫの周波数の整数倍以外の周波数を生成する回路を用いてもよい。
【００２９】
分周クロック生成回路１０３（分周クロック信号生成部）は、ＰＬＬクロック信号を分周し、分周クロック信号１（ＣＬＫ１）、分周クロック信号２（ＣＬＫ２）、および分周クロック信号３（ＣＬＫ３）を出力するようになっている。具体的な構成としては、図２に示すように、分周クロック生成回路１０３は、ＰＬＬクロック信号を入力クロックとして動作するＤフリップフロップ１０３ａ〜１０３ｃと減算器１０３ｄとを備えている。
【００３０】
Ｄフリップフロップ１０３ａ〜１０３ｃは、電源立ち上げ時等に初期リセット信号（ＲＥＳＥＴ）によりリセットされ、減算器１０３ｄの出力が入力されるようになっている。
【００３１】
減算器１０３ｄは、Ｄフリップフロップ１０３ａ〜１０３ｃの出力を３ビットの値とみなして、その値に１を減算（デクリメント）した値を出力するようになっている。
【００３２】
復調回路１０４（ディジタル信号処理部）は、Ａ／Ｄ変換回路１０１が出力するディジタル信号の復調処理を行い、復調後ディジタル信号を出力するようになっている。また、復調回路１０４は、分周クロック信号１、分周クロック信号２、および分周クロック信号３の立ち上がりで動作するようになっている。
【００３３】
以下、上記のように構成された半導体集積回路１００の動作を説明する。
【００３４】
図３は、ＰＬＬ１０２と分周クロック生成回路１０３の入出力クロックを示すタイミングチャートである。半導体集積回路１００にクロック入力信号が入力されると、ＰＬＬ１０２は、クロック入力信号の周波数を逓倍したクロックであるＰＬＬクロック信号を生成し、出力する。ＰＬＬ１０２により出力されたＰＬＬクロック信号が分周クロック生成回路１０３に入力されると、分周クロック生成回路１０３は、初期リセット信号（ＲＥＳＥＴ）による初期化の後、ＰＬＬクロック信号を分周し、分周クロック信号１、分周クロック信号２、および分周クロック信号３を出力する。分周クロック信号１、分周クロック信号２、分周クロック信号３は、それぞれＰＬＬクロック信号を２分周、４分周、８分周したクロックとなる。
【００３５】
Ａ／Ｄ変換回路１０１と復調回路１０４は、それぞれ入力されるクロックに同期して動作する。Ａ／Ｄ変換回路１０１は、クロック入力信号をサンプリングクロックとして、入力されるアナログ入力信号をディジタル信号に変換して出力する。復調回路１０４は、分周クロック生成回路１０３が出力する分周クロック信号１、分周クロック信号２、および分周クロック信号３を動作クロックとして用いて、Ａ／Ｄ変換回路１０１から入力されるディジタル信号にディジタル復調処理を行い、復調後ディジタル信号を出力する。
上記のように、ＰＬＬが出力するクロックではなく、半導体集積回路１００に入力されるジッタの少ないクロックを直接サンプリングクロックとして用いることにより、ＰＬＬの位相ノイズの影響を回避することができ、高精度のＡ／Ｄ変換が可能となる。これにより、システム全体の性能を向上させることができる。特に、上記のように、アンダーサンプリングが行われる場合には、サンプリングクロックのジッタが精度に大きな影響を与えるため、ＰＬＬを経ていないクロックを直接サンプリングクロックとして用いることが、Ａ／Ｄ変換の精度向上およびシステム全体の性能の向上に効果的である。
【００３６】
さらに、Ａ／Ｄ変換回路１０１においてアンダーサンプリングが行われることにより、Ａ／Ｄ変換回路１０１に入力されるアナログ信号に周波数変換を行うための周波数変換回路を備える必要がなくなり、システムが小型化され、低価格化も可能となる。また、Ａ／Ｄ変換回路１０１のサンプリング周波数が低くなることにより、回路の消費電力が低減し、回路の小規模化も可能となる。
【００３７】
《発明の実施形態２》
本発明の実施形態２として、図２に示すような、ディジタル放送用の受信装置に搭載される半導体集積回路２００について説明する。
【００３８】
半導体集積回路２００は、同図に示すように、実施形態１の半導体集積回路１００に加えて、分周クロック生成回路１０３のリセットタイミングを制御するリセット制御回路２０１を備えている。
【００３９】
リセット制御回路２０１は、Ａ／Ｄ変換回路１０１におけるサンプリングのタイミングとなるクロック入力信号の立ち下がりと復調回路１０４の動作タイミングとなる分周クロック信号１〜３の立ち上がりが一致しないようにリセット信号（ＲＥＳＥＴ）を出力するようになっている。より詳しくは、図５に示すように、ＰＬＬ１０２が出力するＰＬＬクロック信号、Ａ／Ｄ変換回路１０１においてサンプリングクロックとして用いられるクロック入力信号、および復調回路１０４が出力する信号検出信号を入力として、分周クロック生成回路１０３にリセット信号を出力するようになっている。ここで、信号検出信号は、復調回路１０４に有効なディジタル信号が入力され始めたこと、つまり適切な受信信号が半導体集積回路２００に入力され、Ａ／Ｄ変換が行われ始めたことを示す信号である。例えば、復調回路１０４に入力される信号の電圧レベルが特定の閾値を超えたことが検出されると立ち上がる信号が用いられる。また、リセット制御回路２０１は、ＰＬＬクロック信号に同期して動作する１０個のＤフリップフロップ２０１ａ〜２０１ｊ、および論理ゲート２０１ｋ〜２０１ｎにより構成され、信号検出信号が立ち上がった後のクロック入力信号の立ち下がりでリセット信号が出力されるようになっている。
【００４０】
以下、上記のように構成された半導体集積回路２００の動作を説明する。
【００４１】
リセット制御回路２０１は、信号検出信号が立ち上がった後のクロック入力信号の立ち下がりでリセット信号（ＲＥＳＥＴ）を分周クロック生成回路１０３に出力する。リセット信号（ＲＥＳＥＴ）は分周クロック生成回路１０３に出力され、分周クロック生成回路１０３のＤフリップフロップ１０３ａ〜１０３ｃが出力が０になるようリセットされる。
【００４２】
リセット制御回路２０１に信号検出信号が入力された場合の分周クロック信号１〜３の例を図６のタイミングチャートに示す。分周クロック信号１〜３のリセット後の位相においては、分周クロック信号１〜３の立ち上がりタイミングと、クロック入力信号の立ち下がりタイミングとが同時になることがなくなっている。
【００４３】
上記のように、Ａ／Ｄ変換回路１０１のサンプリングタイミングと復調回路１０４の動作タイミングを同期させ、分周クロック信号１〜３の位相を所定の位相に確定することにより、復調回路１０４の動作タイミング以外のタイミングでＡ／Ｄ変換回路１０１におけるサンプリングが行われるようになる。これにより、復調回路１０４の動作により発生するサンプリングクロックのジッタが少なくなり、Ａ／Ｄ変換の精度が向上し、システム全体の性能が向上する。また、サンプリングクロックのジッタが低減されることにより、電源電圧、温度、およびプロセスのばらつきに対する許容範囲が広くなり、物理設計が容易になる。
【００４４】
また、信号検出信号は、半導体集積回路２００内部の復調回路１０４で生成されるので、外部からリセットのタイミング制御のための信号を別途与えることなく、リセットのタイミングを制御することができる。
【００４５】
《発明の実施形態３》
本発明の実施形態３として、図７に示すような、ディジタル放送用の受信装置に搭載される半導体集積回路３００について説明する。
【００４６】
半導体集積回路３００は、同図に示すように、実施形態１の半導体集積回路１００に加えて、入力クロック信号レベル変換回路３０１、およびディジタル信号レベル変換回路３０２を備えている。
【００４７】
入力クロック信号レベル変換回路３０１は、クロック入力信号より振幅電圧が低いクロック信号を生成するようになっている。例えば、振幅電圧が３．３Ｖのクロック入力信号に対し、振幅電圧が１．８Ｖのクロック信号を生成する。
【００４８】
ディジタル信号レベル変換回路３０２は、Ａ／Ｄ変換回路１０１が出力するディジタル信号を復調回路１０４に対応する電圧レベルのディジタル信号に変換するようになっている。
【００４９】
Ａ／Ｄ変換回路１０１は、実施形態１および２と同様に、クロック入力信号をサンプリングクロックとして使用して、サンプリングを行うようになっている。
【００５０】
ＰＬＬ１０２は、入力クロック信号レベル変換回路３０１に出力されるクロック入力信号より振幅電圧が低いクロック信号に基づいて、ＰＬＬクロックを生成するようになっている。
【００５１】
分周クロック生成回路１０３および復調回路１０４は、クロック入力信号のレベルに対応する電源電圧よりも低い電源電圧が供給され、クロック入力信号よりも振幅電圧が低いクロック信号で動作するようになっている。また、復調回路１０４には、ディジタル信号レベル変換回路３０２が出力する、電圧レベル変換後のディジタル信号が入力されるようになっている。
【００５２】
上記のような構成により、Ａ／Ｄ変換回路１０１のサンプリングクロックの電圧レベルは大きく、一方、分周クロック生成回路１０３および復調回路１０４における動作に用いられる信号はＡ／Ｄ変換回路１０１のサンプリングクロックに対して電圧レベルが小さくなる。これにより、分周クロック生成回路１０３および復調回路１０４の動作によって発生するサンプリングクロックのジッタ、および上記動作がＡ／Ｄ変換の精度に及ぼす影響が小さくなる。
【００５３】
《その他》
なお、第１〜第３の実施形態において、Ａ／Ｄ変換回路１０１はアンダーサンプリングを行うように構成されていたが、周波数が高いクロック入力信号が入力され、オーバーサンプリングが行われる構成にしてもよい。オーバーサンプリングが行われる構成においても、サンプリングクロックのジッタが低減され、Ａ／Ｄ変換の精度が向上する効果を得ることができる。
【００５４】
また、第１〜第３の実施形態において、半導体集積回路１００は、入力されるアナログ入力信号に対して直接Ａ／Ｄ変換が行われるように構成されていたが、アナログ入力信号にフィルタリングや周波数変換等の処理が施されたアナログ信号に対してＡ／Ｄ変換が行われるように構成してもよい。
【００５５】
また、第１〜第３の実施形態において、ディジタル放送用の受信装置に搭載される半導体集積回路を例として説明したが、ディジタル通信装置等のＡ／Ｄ変換回路に高い変換精度が必要とされるシステムへも適用することができる。本発明により、Ａ／Ｄ変換回路において、サンプリングクロックのジッタが低減され、高い変換精度を実現でき、システム全体の性能を向上させることができる。
【００５６】
また、第２の実施形態において、クロック入力信号の立ち下がりで分周クロック生成回路１０３のＤフリップフロップ１０３ａ〜１０３ｃが出力が０になるように分周クロック生成回路１０３のリセットが行われていたが、分周クロック信号１〜３がクロック入力信号を基準とした特定位相（立ち上がりがクロック入力信号の立ち下がりと同時にならない位相）に初期化できれば、その他のタイミングで、分周クロック信号１〜３が別の値（位相）となるようにリセットを行ってもよい。
【００５７】
また、第２の実施形態において、復調回路１０４が出力する信号検出信号により、分周クロック生成回路１０３におけるリセットのタイミングを制御する構成について説明したが、システムが初期化動作、あるいは受信動作を行う際に、半導体集積回路２００の外部から信号を与えることによって、リセットのタイミングを制御するように構成してもよい。このような構成においては、外部からの制御が必要となる。しかし、信号検出信号が用いられる場合と同様に、サンプリングクロックのジッタの少ない位相に確定される効果を得ることができる。
【００５８】
また、第２の実施形態において、復調回路１０４に入力される信号のレベルが特定のレベルになったことが検出されると出力される信号検出信号により、分周クロック生成回路１０３におけるリセットのタイミングを制御する構成について説明したが、復調回路１０４においてＡ／Ｄ変換回路１０１から入力される信号に含まれる同期パターンが検出されると出力される同期信号によって制御するように構成してもよい。この場合、同期信号は信号検出信号よりも確定するタイミングが遅いが半導体集積回路２００内部で生成されるので、外部からリセットのタイミング制御のための信号を別途与えることなく、リセットのタイミングを制御することができる。
【００５９】
さらに、第２の実施形態において、信号検出信号は、復調回路１０４に入力される信号のレベルが特定のレベルになったことが検出されると出力されるようになっていたが、復調回路１０４に入力される信号に所定の処理を施した信号のレベルが特定のレベルになったことが検出された場合に出力されるようにしてもよい。
【００６０】
また、第３の実施形態において、ＡＤＣＫの電圧レベルはＡ／Ｄ変換回路１０１に対応したものであり、入力クロック信号レベル変換回路３０１は、ＡＤＣＫをＰＬＬ１０２（ディジタル信号処理回路）に入力されるクロック信号の電圧レベルに変換するようになっている。しかし、ＡＤＣＫの電圧レベルがＰＬＬ１０２に対応したものである場合は、入力クロック信号レベル変換回路３０１によって、ＡＤＣＫがＡ／Ｄ変換回路１０１に入力されるクロック信号の電圧レベルに変換され、変換後のクロック信号がＡ／Ｄ変換回路１０１に入力されるようにしてもよい。
【産業上の利用可能性】
【００６１】
本発明に係る半導体集積回路は、入力されたアナログ信号をディジタル信号に変換する高精度のＡ／Ｄ変換回路、および上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部を備えた半導体集積回路において、Ａ／Ｄ変換の精度を向上させるという効果を有し、例えば、ディジタル放送の受信を行う半導体集積回路等、入力されたアナログ信号をディジタル信号に変換する高精度のＡ／Ｄ変換回路と上記ディジタル信号に対してディジタル信号処理を行うディジタル信号処理部とを備えた半導体集積回路等として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態１に係る半導体集積回路１００の構成を示すブロック図である。
【図２】同、分周クロック生成回路１０３の構成を示すブロック図である。
【図３】同、ＰＬＬ１０２と分周クロック生成回路１０３の入出力クロックのタイミングチャートである。
【図４】本発明の実施形態２に係る半導体集積回路２００の構成を示すブロック図である。
【図５】同、リセット制御回路２０１の構成を示すブロック図である。
【図６】同、リセット制御回路２０１によって制御された分周クロック信号１〜３の例を示すタイミングチャートである。
【図７】本発明の実施形態３に係る半導体集積回路３００の構成を示すブロック図である。
【符号の説明】
【００６３】
１００  半導体集積回路
１０１  Ａ／Ｄ変換回路
１０２  ＰＬＬ
１０３  分周クロック生成回路
１０３ａ  Ｄフリップフロップ
１０３ｂ  Ｄフリップフロップ
１０３ｃ  Ｄフリップフロップ
１０３ｄ  減算器
１０４  復調回路
２００  半導体集積回路
２０１  リセット制御回路
２０１ａ  Ｄフリップフロップ
２０１ｂ  Ｄフリップフロップ
２０１ｃ  Ｄフリップフロップ
２０１ｄ  Ｄフリップフロップ
２０１ｅ  Ｄフリップフロップ
２０１ｆ  Ｄフリップフロップ
２０１ｇ  Ｄフリップフロップ
２０１ｈ  Ｄフリップフロップ
２０１ｉ  Ｄフリップフロップ
２０１ｊ  Ｄフリップフロップ
２０１ｋ  論理ゲート
２０１ｌ  論理ゲート
２０１ｍ  論理ゲート
２０１ｎ  論理ゲート
３００  半導体集積回路
３０１  入力クロック信号レベル変換回路
【図１】
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【図２】
2007088703.tif 000004
【図３】
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【図４】
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【図５】
2007088703.tif 000007
【図６】
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【図７】
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