(57)【要約】【課題】  実装不良が起こりにくく低抵抗化の促進も容易なチップ抵抗器を提供すること。【解決手段】  チップ抵抗器１のセラミック基板２の下面には、長手方向両端部に位置する一対の嵩上げ下地部３と、相互の間隔が所定寸法に設定されて嵩上げ下地部３の少なくとも一部を覆う一対の第１電極層４と、これら第１電極層４どうしを橋絡する銅／ニッケル合金を主成分とする抵抗体５と、一対の第１電極層４を覆う一対の第２電極層６と、抵抗体５を覆う絶縁性の保護層７とが設けられている。また、セラミック基板２の長手方向両端面には端面電極９が設けられており、第２電極層６や端面電極９にはめっき層１０〜１３が被着させてある。このチップ抵抗器１は両電極層４，６を回路基板２０の配線パターン２１上に搭載してフェースダウン実装される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直方体形状のセラミック基板と、このセラミック基板の下面の長手方向両端部に設けられたガラスを主成分とする一対の嵩上げ下地部と、これら嵩上げ下地部の少なくとも一部を覆う領域にそれぞれ設けられ相互の間隔が所定寸法に設定された一対の第１電極層と、これら第１電極層どうしを橋絡する領域に設けられた銅を主成分とする抵抗体と、前記第１電極層を覆う領域にそれぞれ設けられた一対の第２電極層と、これら第２電極層の間に露出する前記抵抗体を覆うように設けられた絶縁性の保護層と、前記セラミック基板の長手方向両端面に設けられて下端部が前記第２電極層に密着接合された一対の端面電極と、前記第２電極層および前記端面電極に被着されためっき層とを備え、前記第１および第２電極層を回路基板の配線パターン上に搭載して該配線パターンと前記めっき層とを半田接続させることにより該回路基板上に実装されるようにしたことを特徴とするチップ抵抗器。
【請求項２】
請求項１の記載において、前記第１電極層よりも前記第２電極層が大きくて該第２電極層の一部が前記セラミック基板の下面に密着接合されていることを特徴とするチップ抵抗器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路の電流検出などに使用される低抵抗のチップ抵抗器に係り、特に、フェースダウン実装される低抵抗のチップ抵抗器に関する。
【背景技術】
【０００２】
一般的なチップ抵抗器は、セラミック基板の上面に一対の上部電極と両上部電極を橋絡する抵抗体と該抵抗体を覆う保護層とが設けられ、かつ、セラミック基板の下面に一対の下部電極が設けられており、セラミック基板の長手方向両端面には端面電極が設けられて上部電極および下部電極に密着接合させてある。また、これら各電極にはめっき層が被着させてあり、実装時には回路基板の配線パターン上に下部電極を搭載して該配線パターンと該めっき層とを半田接続させることにより、端面電極を経由して上部電極や抵抗体への通電が行われるようになっている。
【０００３】
ところで、この種のチップ抵抗器の抵抗体には酸化ルテニウム系の材料が多く用いられるが、電子回路の電流検出などに使用されるチップ抵抗器では、抵抗値を１Ω以下に設定しておく必要があるため、銅を主成分とする抵抗体を用いて低抵抗化を図ったチップ抵抗器が従来より知られている（例えば、特許文献１参照）。ここで、銅は低抵抗材料であるだけでなく、その抵抗温度係数（ＴＣＲ）が小さいため、抵抗体の主成分を銅とすることにより、設定抵抗値を１Ω以下に抑えた低抵抗かつ低ＴＣＲのチップ抵抗器が得られる。
【０００４】
しかしながら、セラミック基板の上面に低抵抗材料からなる抵抗体を設けても該抵抗体は端面電極を介して回路基板の配線パターンと導通されるので、チップ抵抗器の低抵抗化を促進しようとすると、この端面電極のインダクタンスを無視できなくなってくる。つまり、回路基板の配線パターン上に実装されたチップ抵抗器は端面電極を経由して上部電極や抵抗体への通電が行われるが、この端面電極はセラミック基板の下端から上端まで延びているため、チップ抵抗器の低抵抗化を阻害する抵抗値が端面電極で発生してしまうことは避けられない。
【０００５】
そこで本発明者は、チップ抵抗器の低抵抗化を促進する手法として、抵抗体の存する側を回路基板の部品搭載面に向けた状態で実装するというフェースダウン実装に着目した。すなわち、チップ抵抗器のセラミック基板の下面側に抵抗体とその電極部を配設し、該電極部を回路基板の配線パターン上に搭載すれば、端面電極を経由せずに該抵抗体への通電が行えるため、例えば該抵抗体の主成分を銅／ニッケル合金とすることによりチップ抵抗器の低抵抗化が容易に促進できるものと思われる。なお、こうしたフェースダウン実装は、チップ抵抗器の小型化などのために従来より行われている（例えば、特許文献２参照）。
【特許文献１】特開平１０−１４４５０１号公報（第４−５頁、図１）
【特許文献２】特開２０００−５８３０３号公報（第２頁、図９）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、チップ抵抗器のセラミック基板の下面に低抵抗材料からなる抵抗体を設けてフェースダウン実装すれば低抵抗化の促進に有効となるが、抵抗体の両端部に配設される良導電性の電極部はスクリーン印刷等によって該抵抗体の膜厚よりも若干薄く形成せざるを得ないので、チップ抵抗器の下面側において該抵抗体を被覆する保護層と該電極部を被覆するめっき層とがほぼ同等の高さ位置に設定されやすい。そして、このチップ抵抗器の保護層がめっき層よりも下方へ突出して形成されている場合には、回路基板上へ実装する際にチップ抵抗器が傾いて搭載されやすくなるため実装不良を起こす危険性が高まる。また、抵抗体の両端部に配設される電極部の膜厚が小さいとインダクタンスが大きくなってしまうため、これもチップ抵抗器の低抵抗化が阻害する要因となってしまう。
【０００７】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、実装不良が起こりにくく低抵抗化の促進も容易なチップ抵抗器を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明のチップ抵抗器では、直方体形状のセラミック基板と、このセラミック基板の下面の長手方向両端部に設けられたガラスを主成分とする一対の嵩上げ下地部と、これら嵩上げ下地部の少なくとも一部を覆う領域にそれぞれ設けられ相互の間隔が所定寸法に設定された一対の第１電極層と、これら第１電極層どうしを橋絡する領域に設けられた銅を主成分とする抵抗体と、前記第１電極層を覆う領域にそれぞれ設けられた一対の第２電極層と、これら第２電極層の間に露出する前記抵抗体を覆うように設けられた絶縁性の保護層と、前記セラミック基板の長手方向両端面に設けられて下端部が前記第２電極層に密着接合された一対の端面電極と、前記第２電極層および前記端面電極に被着されためっき層とを備え、前記第１および第２電極層を回路基板の配線パターン上に搭載して該配線パターンと前記めっき層とを半田接続させることにより該回路基板上に実装されるようにした。
【０００９】
このように構成されたチップ抵抗器は、低抵抗でＴＣＲも小さい材料で抵抗体が形成されていると共に、フェースダウン実装を行うことによって端面電極を経由せずに抵抗体へ通電できるようになっており、さらに、抵抗体の電極部が２層構造の第１および第２電極層からなり膜厚を稼げるため、該電極部のインダクタンスを極めて小さく設定することができる。それゆえ、このチップ抵抗器は、低抵抗化が促進しやすくＴＣＲ特性も向上させやすい。また、このチップ抵抗器では、セラミック基板の下面に付設した嵩上げ下地部を覆って２層構造の第１および第２電極層が形成されるため、第２電極層の一部が嵩上げ下地部の膜厚相当分だけ下方へ突出することになり、よって第２電極層に被着させためっき層の最外層を抵抗体を被覆する保護層よりも下方へ突出させた所望の形状に設定することが容易である。それゆえ、このチップ抵抗器は、回路基板上に傾いて搭載される危険性が少なく、実装不良が起こりにくくなっている。なお、このチップ抵抗器の端面電極は電気的には寄与しないが、回路基板の配線パターン上に搭載して半田接続させる際に該端面電極によって半田フィレットが形成されるため、実装後の取付強度を大幅に高めることができる。
【００１０】
上記の構成において、第１電極層よりも第２電極層が大きくて該第２電極層の一部がセラミック基板の下面に密着接合されている場合には、２層構造の第１電極層と第２電極層がそれぞれセラミック基板に密着接合されることになるため、両電極層どうしの剥離が確実に回避できて信頼性が向上する。
【発明の効果】
【００１１】
本発明のチップ抵抗器は、セラミック基板の下面に付設した嵩上げ下地部に重ね合わせて第１および第２電極層が形成されるため、第２電極層に被着させためっき層の最外層を抵抗体を被覆する保護層よりも下方へ突出させることが容易であり、それゆえ回路基板上に傾いて搭載される危険性が減って実装不良が起こりにくくなっている。また、このチップ抵抗器は、抵抗体が低抵抗かつ低ＴＣＲの材料で形成されていると共に、フェースダウン実装することによって端面電極を経由せずに抵抗体へ通電できるようになっており、さらに抵抗体の電極部（第１および第２電極層）が２層構造でインダクタンスを極めて小さく設定できるため、低抵抗化の促進が容易でありＴＣＲ特性も向上させやすい。また、このチップ抵抗器を回路基板上に実装すると、端面電極によって半田フィレットが形成されるため、所要の取付強度が容易に確保できる。
【発明を実施するための最良の形態】
【００１２】
発明の実施の形態を図面を参照して説明すると、図１は本発明の実施形態例に係るチップ抵抗器を模式的に示す断面図、図２は該チップ抵抗器の製造工程を示す断面図、図３は該チップ抵抗器の製造工程を示す平面図、図４は該チップ抵抗器を回路基板上に実装した状態を示す要部断面図である。
【００１３】
これらの図に示すチップ抵抗器１は、低抵抗かつ低ＴＣＲで回路基板２０上にフェースダウン実装されるというものである。このチップ抵抗器１は、直方体形状のセラミック基板２の下面に、ガラスを主成分とする一対の嵩上げ下地部３と、嵩上げ下地部３の一部を覆う台形状の一対の第１電極層４と、銅／ニッケル合金を主成分とし一対の第１電極層４どうしを橋絡する抵抗体５と、各第１電極層４を覆う方形状の一対の第２電極層６と、第１および第２電極層４，６に覆われずに露出する抵抗体５を覆う絶縁性の保護層７とを設け、かつ、セラミック基板２の上面の長手方向両端部に一対の上部電極８を設け、対応する位置にある両電極層４，６と上部電極８とを端面電極９によって橋絡すると共に、第２電極層６や上部電極８および端面電極９に４層構造のめっき層１０〜１３を被着させて概略構成されている。
【００１４】
セラミック基板２はアルミナ基板であり、図示せぬ大判基板を縦横に分割して多数個取りされたものである。一対の嵩上げ下地部３はセラミック基板２の下面の長手方向両端部に帯状に設けられており、一対の第１電極層４は相互の間隔が所定寸法に設定され、幅狭になっている側が嵩上げ下地部３と重なり合っている。抵抗体５はセラミック基板２の下面の中央部に設けられ、各第１電極層４の幅広になっている側に抵抗体５の両端部が重なり合っている。一対の第２電極層６の相互の間隔は一対の第１電極層４の相互の間隔と合致させてあるが、第２電極層６のほうが第１電極層４よりも大きいので、各第２電極層６の一部はセラミック基板２の下面に密着接合されている。これら第１および第２電極層４，６はいずれも銅系（または銀系）の良導電性材料からなり、両電極層４，６の膜厚も同等である。保護層７はエポキシ系等の絶縁性樹脂からなり、保護層７の両端部は各第２電極層６と重なり合っている。一対の上部電極８と一対の端面電極９は実際に電極として機能するわけではないが、めっき層１０〜１３の下地層となるため半田接続強度の向上に寄与している。上部電極８は銅系（または銀系）の良導電性材料からなり、端面電極９はニッケル／クロム系の良導電性材料からなる。図４に示すように、端面電極９の下端部は第１および第２電極層４，６と密着接合されており、端面電極９の上端部は上部電極８と密着接合されている。４層構造のめっき層１０〜１３は、最内層がニッケルめっき層１０で、その外側が銅めっき層１１、その外側がニッケルめっき層１２、最外層が錫めっき層１３となっている。なお、セラミック基板２の上面の中央部には絶縁性樹脂からなる表示層１４が印刷されている。
【００１５】
次に、このように構成されたチップ抵抗器１の製造工程を主に図２と図３に基づいて説明する。なお、これらの図では１個のチップ領域のみを図示しているが、実際には多数個のチップ抵抗器を一括して製造するため、多数個取り用の大判基板（図示せず）には多数個分のチップ領域が設けられており、この大判基板を短冊状に分割してなる短冊状基板（図示せず）にも複数個分のチップ領域が設けられている。
【００１６】
まず、図２（ａ）と図３（ａ）に示すように、多数個取り用の大判基板の片面（セラミック基板２の下面）にガラス系のペーストを印刷して焼成することにより、各チップ領域（図３中の２点鎖線領域）の長手方向両端部に帯状の嵩上げ下地部３を形成する。そして、図２（ｂ）に示すように、この大判基板の他面（セラミック基板２の上面）に銅系（または銀系）の導電性ペーストを印刷して焼成することにより、各チップ領域の長手方向両端部に上部電極８を形成する。ただし、嵩上げ下地部３と上部電極８はいずれを先に形成してもよい。
【００１７】
次に、図２（ｃ）と図３（ｂ）に示すように、この大判基板の前記片面に銅系（または銀系）の導電性ペーストを印刷して焼成することにより、各チップ領域に嵩上げ下地部３と重なり合う台形状の第１電極層４を形成する。この後、図２（ｄ）と図３（ｃ）に示すように、大判基板の前記片面に銅／ニッケル合金を主成分とする導電性ペーストを印刷して焼成することにより、各チップ領域に一対の第１電極層４どうしを橋絡する抵抗体５を形成する。
【００１８】
この後、図２（ｅ）と図３（ｄ）に示すように、大判基板の前記片面で各第１電極層４を覆う領域に銅系（または銀系）の導電性ペーストを印刷して焼成することにより、第１電極層４よりも大きい方形状の第２電極層６を形成する。なお、第１および第２電極層４，６は各チップ領域の周縁と重なり合わないように印刷されるため、これら両電極層４，６が大判基板の分割用ブレイク溝に入り込む虞は少ない。このため、電極層の材料として銅を含んだ延性の高い材料を用いてもバリを生じる虞が少なく、大判基板の一次分割作業を円滑に行うことができて製造歩留りが向上する。次に、図２（ｆ）と図３（ｅ）に示すように、各チップ領域の一対の第２電極層６に抵抗値測定用のプローブ（図示せず）を接触させ、抵抗体５にレーザ等によってトリミング溝５ａを形成することにより、抵抗値の調整を行う。
【００１９】
次に、図２（ｇ）と図３（ｆ）に示すように、各チップ領域で一対の第２電極層６間に露出する抵抗体５を覆うようにエポキシ系等の樹脂ペーストを印刷して加熱硬化させることにより、各チップ領域を横断する絶縁性の保護層７を形成すると共に、この保護層７と同じ樹脂ペーストを大判基板の反対側の面に印刷して加熱硬化させることにより、各チップ領域に表示層１４を形成する。
【００２０】
そして、この大判基板を一次分割用ブレイク溝に沿って短冊状に分割した後、各短冊状基板の分割露出面に対してニッケル／クロムのスパッタリングを施すことにより、図２（ｈ）と図３（ｇ）に示すように、両端部が第１および第２電極層４，６と上部電極８とに密着接合された端面電極９を形成する。
【００２１】
しかる後、この短冊状基板を二次分割用ブレイク溝に沿って個片に分割し、これらの個片に電解めっきを順次施すことにより、図１や図３（ｈ）に示すように４層構造のめっき層１０〜１３を形成し、こうしてチップ抵抗器１の完成品が得られる。かかる電解めっき工程は、まず第２電極層６と上部電極８および端面電極９にニッケルめっき層１０を被着させ、このニッケルめっき層１０に銅めっき層１１を被着させた後、この銅めっき層１１にニッケルめっき層１２を被着させ、最後にニッケルめっき層１２に錫めっき層１３を被着させる。これらめっき層１０〜１３は電極くわれの防止や半田付けの信頼性向上を図るためのものであり、２層以上であれば必ずしも４層でなくてもよい。
【００２２】
上記の如くに製造されたチップ抵抗器１は、図４に示すように、第１および第２電極層４，６を回路基板２０の配線パターン２１上に搭載してフェースダウン実装されるため、抵抗体５を覆う保護層７が回路基板２０の部品搭載面と対向し、チップ抵抗器１の最外層の錫めっき層１３と配線パターン２１の半田ランド２１ａとが半田２２で電気的かつ機械的に接続された状態となる。このとき、半田ランド２１ａ上で起立する端面電極９によって半田フィレット２２ａが形成されるため、回路基板２０に対するチップ抵抗器１の取付強度が十分に大きくなって信頼性を確保できる。
【００２３】
このように本実施形態例に係るチップ抵抗器１は、抵抗体１２が低抵抗かつ低ＴＣＲの材料からなると共に、フェースダウン実装を行うことによって端面電極９を経由せずに抵抗体５へ通電できるようになっており、さらに、抵抗体５の電極部が２層構造の第１および第２電極層４，６からなり膜厚を稼げるため、該電極部のインダクタンスを極めて小さく設定することができる。それゆえ、このチップ抵抗器１は低抵抗化が促進しやすくＴＣＲ特性も向上させやすい。
【００２４】
また、このチップ抵抗器１では、セラミック基板２の下面に付設した嵩上げ下地部３を覆って２層構造の第１および第２電極層４，６が形成されるため、第２電極層６の一部が嵩上げ下地部３の膜厚相当分だけ下方へ突出することになり、よって第２電極層６に被着させためっき層の最外層（錫めっき層１３）を抵抗体５を被覆する保護層７よりも下方へ突出させた所望の形状に設定することが容易である。それゆえ、このチップ抵抗器１は、回路基板２０上に傾いて搭載される危険性が少なく、実装不良が起こりにくくなっている。
【００２５】
なお、本実施形態例では、抵抗体５を形成する前に第１電極層４を形成することで、チップ抵抗器１の製造時にトリミング溝５ａを形成する前の初期抵抗値の適否を判定してから第２電極層６の形成工程へ進むことができるようにしてあるため、初期抵抗値が不可と判定された場合には、第２電極層６を形成する必要がなく、その分、電極材料を節約できるという利点がある。
【００２６】
また、本実施形態例では、チップ抵抗器１の２層構造の第１電極層４と第２電極層６の大きさや形状を異ならせ、方形状の第２電極層６を台形状の第１電極層４よりも大きく形成することによって、第１および第２電極層４，６がそれぞれセラミック基板２に密着接合されるようにしてあり、こうすることで焼成時などに懸念される両電極層４，６どうしの剥離を確実に回避することができる。ただし、これら第１および第２電極層４，６を同等の大きさに形成して重ね合わせた２層構造にしてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態例に係るチップ抵抗器を模式的に示す断面図である。
【図２】該チップ抵抗器の製造工程を示す断面図である。
【図３】該チップ抵抗器の製造工程を示す平面図である。
【図４】該チップ抵抗器を回路基板上に実装した状態を示す要部断面図である。
【符号の説明】
【００２８】
１  チップ抵抗器
２  セラミック基板
３  嵩上げ下地部
４  第１電極層
５  抵抗体
５ａ  トリミング溝
６  第２電極層
７  保護層
８  上部電極
９  端面電極
１０〜１３  めっき層
２０  回路基板
２１  配線パターン
２１ａ  半田ランド
２２  半田
２２ａ  半田フィレット
【図１】
2007088161.tif 000003
【図２】
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【図３】
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【図４】
2007088161.tif 000006