(57)【要約】【課題】小型かつ低損失で安定した電気的特性を持つ高周波ハイブリッドを提供する。【解決手段】ソレノイド型インダクタの各々は、凹部２の開口面を少なくとも覆うように形成された絶縁支持膜４と、絶縁支持膜４の下にあって、凹部２の内部表面に接することなくそれぞれ平行に形成された複数の第１導体のインダクタ線路３ａと、絶縁膜の上に形成された複数の第２導体のインダクタ線路６ａと、各第１導体のインダクタ線路３ａの一端と、第１導体のインダクタ線路３ａに対応する第２導体のインダクタ線路６ａの一端とを接続する第１の接続部５と、各第１導体のインダクタ線路３ａの他端と、対応する第２導体のインダクタ線路６ａの隣の第２導体のインダクタ線路６ａの一端とを接続する第２の接続部５とを備え、Ｎ個のソレノイド型インダクタが、シャントキャパシタを介してまたは直接接続されて１つの閉回路を形成する。【選択図】図１
2007157922.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは２以上の自然数）の凹部を持つ基板と、
Ｎ個のソレノイド型インダクタと、
それぞれが、対応する前記ソレノイド型インダクタと接続するシャントキャパシタを複数個備え、
前記ソレノイド型インダクタの各々は、
前記凹部の開口面を少なくとも覆うように形成された絶縁膜と、
前記絶縁膜の下にあって、前記凹部の内部表面に接することなくそれぞれ平行に形成された複数の第１導体のインダクタ線路と、
前記絶縁膜の上に形成された複数の第２導体のインダクタ線路と、
前記各第１導体のインダクタ線路の一端と、前記第１導体のインダクタ線路に対応する前記第２導体のインダクタ線路の一端とを接続する第１の接続部と、
前記各第１導体のインダクタ線路の他端と、前記対応する第２導体のインダクタ線路の隣の第２導体のインダクタ線路の一端とを接続する第２の接続部とを備え、
前記Ｎ個のソレノイド型インダクタが、接続されて１つの閉回路を形成する、高周波ハイブリッド。
【請求項２】
前記Ｎ個のソレノイド型インダクタは、前記シャントキャパシタを介さずに接続されて１つの閉回路を形成し、
前記ソレノイド型インダクタの各々に対して、少なくとも１個の前記シャントキャパシタが備えられ、
前記各シャントキャパシタは、
前記絶縁膜と、
前記絶縁膜の下に形成された前記第１導体のグランド線路と、
前記絶縁膜の上に形成された、前記ソレノイド型インダクタを構成する前記第２導体のインダクタ線路の一端よりもさらに前記第２導体が延長された部分とによって形成される、請求項１記載の高周波ハイブリッド。
【請求項３】
前記Ｎ個のソレノイド型インダクタは、前記シャントキャパシタを介さずに接続されて１つの閉回路を形成し、
前記ソレノイド型インダクタの各々に対して、少なくとも１個の前記シャントキャパシタが備えられ、
前記各シャントキャパシタは、
前記絶縁膜と、
前記絶縁膜の上に形成された前記第２導体のグランド線路と、
前記絶縁膜の下に形成された、前記ソレノイド型インダクタを構成する前記第１導体のインダクタ線路の一端よりもさらに前記第１導体が延長された部分とによって形成される、請求項１記載の高周波ハイブリッド。
【請求項４】
前記Ｎ個の凹部に囲まれる前記基板上の領域に形成された凹部をさらに備えた、請求項１乃至３記載の高周波ハイブリッド。
【請求項５】
前記Ｎ個の凹部に囲まれる前記基板上の領域に形成された凹部のエッジが、前記第２導体のインダクタ線路の尖端にかかる、請求項４記載の高周波ハイブリッド。
【請求項６】
前記Ｎ個の凹部に囲まれる前記基板上の領域に形成された凹部の形状が、ロの字の形状である、請求項４記載の高周波ハイブリッド。
【請求項７】
前記絶縁膜は、酸化薄膜、窒化薄膜または磁性薄膜である、請求項１乃至６記載の高周波ハイブリッド。
【請求項８】
前記基板は、シリコン基板、ガラス基板、アルミナ基板、樹脂基板またはGaAs基板である、請求項１乃至６記載の高周波ハイブリッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波ハイブリッドに関し、特にマイクロマシニング技術を用いて形成され、マイクロ波、準ミリ波やミリ波などの高周波帯で用いられる、小型、低損失で安定な高周波特性を有する高周波ハイブリッドに関するものである。
【背景技術】
【０００２】
近年、マイクロマシニング技術を用いた高周波デバイスである、いわゆるRFMEMS（Radio Frequency Micro-Electro-Mechanical-Systems）デバイスが注目されている。本技術では、高アスペクトの３次元構造やメンブレイン構造などが容易に製作可能なため、安価なシリコン基板上に高周波回路を製作しても基板の影響を受けにくく、従って、低コストで高性能な高周波デバイスが期待できる。また、近年、メカニカルなスイッチを中心にしたRFMEMS能動回路において、作動信頼性や寿命が向上しており、RFMEMS受動回路と能動回路、さらり既存のCMOS高周波回路を加え、集積化することにより、高周波用モジュールの高機能化と小型化が期待されている。
【０００３】
これに対して、マイクロマシニング技術を用いた高周波受動デバイスの研究・開発は進められており、例えば、特許文献１において、マイクロマシニング技術を用いて形成された低損失な高周波ハイブリッド（以下、第１従来例という）が開示されている。
【０００４】
高周波ハイブリッドとは、入力ポートから入力されたＲＦ信号を２個の出力ポートへ一定の比率でパワーを分配させると同時に、その２個の出力信号は、ある決まった位相差を持たせて出力される素子である。一般に、２個の出力ポート間で分配されるパワーが半分ずつの場合は、３ｄＢカプラともよばれる。また、２個の出力信号間で生じる位相差が９０度（１８０度）の場合は、９０度（１８０度）はハイブリッドともよばれる。
【０００５】
第１従来例に係る高周波ハイブリッドは、誘電支持膜の上にキャパシタと２次元インダクタで構成された集中定数回路を有し、そのキャパシタのキャパシタンスとインダクタのインダクタンスは送受信高周波の周波数により決まり、入力ポートから入力された信号が２個の出力ポートへ一定の比率で分配されたパワーを持って出力される。そして、その際に、２個の出力信号の間で位相差も生じ、ハイブリッドとして働く。また、絶縁支持膜の下には、上記の全回路を誘電率が最も低い空気層で囲むため、１つの広い凹部を設け、誘電正接による損失は少なく、低損失なハイブリッドとして働く。その広い凹部の下面にはグランドとしたメタル層も設けられ、基板の影響を少なくする。
【特許文献１】特開２００４−００７４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の第１の従来例に係る高周波ハイブリッドでは、絶縁支持膜の上に形成されているインダクタが２次元であるため、素子の動作対象周波数に依る設計寸法の制約から集中定数回路が広い面積を占めて展開される。従って、低損失なハイブリッドを得るため設けた絶縁支持膜の下の凹部からなる空気層が絶縁支持膜上にある回路全体をカバーするように大面積に凹部を用意する必要がある。さらに、集中定数回路中での寸法が大きい各素子が近接しているため、個別の素子ごとに凹部を用意するのも困難である。そのため、大面積の凹部の上に形成された絶縁支持膜が撓みやすくなり、即ちデバイス構造が設計と異なり易く、高周波特性に不安定性が内在している問題点があった。
【０００７】
また、上記の集中定数回路でのインダクタは２次元であるため、大きさの制約からさらなる小型化が不可能であり、CMOS高周波回路等と集積する際に、集積度に限界を与える問題点があった。
【０００８】
また、上記の大面積の広い凹部には犠牲材料を大量に埋め込むため、製造コストの面でも弱点がある。また、その犠牲材料のプロセス上の処理条件（熱処理条件、平坦化条件など）は処理面積が大きいほど厳しくなるため、製造歩留まりが高くないという欠点があった。
【０００９】
本発明の目的は以上の問題点を解決し、従来例に比較して小型で安価な製造コストで製造でき、しかも絶縁支持膜が撓みにくい構造を用いて安定した高周波特性を有する低損失な高周波ハイブリッドを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の高周波ハイブリッドは、Ｎ個（Ｎは２以上の自然数）の凹部を持つ基板と、Ｎ個のソレノイド型インダクタと、それぞれが、対応するソレノイド型インダクタと接続するシャントキャパシタを複数個備え、ソレノイド型インダクタの各々は、凹部の開口面を少なくとも覆うように形成された絶縁膜と、絶縁膜の下にあって、凹部の内部表面に接することなくそれぞれ平行に形成された複数の第１導体のインダクタ線路と、絶縁膜の上に形成された複数の第２導体のインダクタ線路と、各第１導体のインダクタ線路の一端と、第１導体のインダクタ線路に対応する第２導体のインダクタ線路の一端とを接続する第１の接続部と、各第１導体のインダクタ線路の他端と、対応する第２導体のインダクタ線路の隣の第２導体のインダクタ線路の一端とを接続する第２の接続部とを備え、Ｎ個のソレノイド型インダクタが、接続されて１つの閉回路を形成する。
【発明の効果】
【００１１】
以上のように、本発明に係る高周波ハイブリッドは、従来例に比較して小型で安価な製造コストで製造でき、しかも絶縁支持膜が撓みにくく、安定した高周波特性を有し、低損失である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。
【００１３】
［実施の形態１］
（構造）
図１は、本発明の実施の形態１に係る高周波ハイブリッドの構造を表わす図である。
【００１４】
図１を参照して、シリコン基板１の上には絶縁支持膜４が形成されている。図１において、実線で表わされる素子および配線は、絶縁支持膜４の上に配置され、破線で表わされる素子および配線は、絶縁支持膜４の下に配置される。また、図２は、図１の高周波ハイブリッドの構造のうち、絶縁支持膜４の下に配置される構造のみを表わす図である。
【００１５】
図１および図２を参照して、シリコン基板１の上面には４個の凹部２が形成される。
絶縁支持膜４の下には、第１導体で構成される複数個のインダクタ線路３aと、グランド線路３bと、グランド端子３cと、キャパシタ下部電極３dとが配置される。
【００１６】
また、絶縁支持膜４の上には、第２導体で構成される複数個のインダクタ線路６aと、信号線６bと、キャパシタ上部電極６cと、信号線端子７a乃至７dと、グランド端子８a乃至８hが配置される。
【００１７】
各インダクタ線路３ａは、絶縁支持膜４のうちの、凹部２の開口面を覆っている部分と、当該開口面の周囲の一部、すなわち当該開口面の一辺に隣接する領域と上記一辺の対辺に隣接する領域を覆っている部分との下に、凹部２の内部表面に沿って、かつ凹部２の内部表面に接することなく、互いに平行に配置される。
【００１８】
各インダクタ線路６ａは、絶縁支持膜４のうちの、凹部２の開口面を覆っている部分と、当該開口面の周囲の一部、すなわち当該開口面の一辺に隣接する領域と上記一辺の対辺に隣接する領域を覆っている部分との上に、互いに平行に配置される。ただし、キャパシタ上部電極６ｃと接続するインダクタ線路６ａは、キャパシタ上部電極６ｃとの接続のため、屈曲している。
【００１９】
図３は、第１導体のインダクタ線路３ａと、第２導体のインダクタ線路６ａの接続方法を表わす図である。
【００２０】
図３では、一部のインダクタ線路３ａと一部のインダクタ線路６ａの接続のみを表わすが、他のインダクタ線路３ａおよびインダクタ線路６ａの接続も同様である。
【００２１】
図３を参照して、各第１導体のインダクタ線路３aの一端Ｅ１と、その第１導体のインダクタ線路３ａに対応する（つまり近接している）第２導体のインダクタ線路６aの一端Ｅ２とがスルーホール５を介して接続され、各第１導体のインダクタ線路３ａの他端Ｅ３と、上記対応する第２導体のインダクタ線路６ａの隣の第２導体のインダクタ線路６ａの一端Ｅ４とがスルーホール５を介して接続される。
【００２２】
再び図１および図２を参照して、絶縁支持膜４の上では、インダクタ線路６ａとキャパシタ上部電極６ｃとが接続され、キャパシタ上部電極６ｃは信号線６ｂを介して信号線端子７ａ乃至７ｄと接続される。
【００２３】
また、絶縁支持膜４の下では、キャパシタ下部電極３ｄは、グランド線路３ｂを介してグランド端子３ｃとが接続される。
【００２４】
絶縁支持膜４の上に配置されるキャパシタ上部電極６ｃと、絶縁支持膜４の下に配置されるキャパシタ下部電極３ｄの２次元位置（水平位置）は重なっている。よって、信号線端子７ａ乃至７ｄと接続されるキャパシタ上部電極６ｃと、グランド端子３ｃと接続されるキャパシタ下部電極３ｄと、絶縁支持膜４とは、シャントキャパシタを構成する。
【００２５】
また、絶縁支持膜４の上に配置されるグランド端子８ａ乃至８ｈと、絶縁支持膜４の下に配置されるグランド端子３ｃの２次元位置（水平位置）は重なっている。グランド端子８ａ乃至８ｈと、グランド端子３ｃとは、スルーホール５を介して接続される。
【００２６】
（製造工程）
次いで、実施の形態１に係る高周波ハイブリッドの構造を説明するために、その製造工程について以下に説明する。
【００２７】
図４乃至図９は、図１の高周波ハイブリッドの製造工程の各工程での高周波ハイブリッドのＡ−Ａ’面の縦断面図である。
【００２８】
まず、図４を参照して、第１工程において、平板形状のシリコン基板１の上部に対してウェットエッチングを施すことにより凹部２を形成する。ここで、凹部２は、４個の斜面と、１つの矩形底面とを有する逆矩形錐台形状を有する。
【００２９】
さらに、図２および図４を参照して、第１工程において、シリコン基板１の面上に、例えば金などの導電材料（第１導体）をスパッタリングし、パターニングとドライエッチングの処理を実施することよって、複数の第１導体のインダクタ線路３a、グランド線路３b、グランド端子３c、およびキャパシタ下部電極３dを形成する。
【００３０】
各第１導体のインダクタ線路３ａは、凹部の開口面の一辺に隣接するシリコン基板１の一部分、凹部の一斜面、凹部の矩形底面、凹部の上記一斜面に対向する斜面、および凹部の開口面の上記一辺の対辺に隣接するシリコン基板１の一部分に接触するようにして、互いに平行になるようにして配置する。
【００３１】
第１導体のインダクタ線路３a、グランド線路３b、グランド端子３cおよびキャパシタ下部電極３dは、約１μｍの厚さを有する。キャパシタ下部電極３ｄはグランド線路３ｂに接続され、グランド線路３ｂはグランド端子３ｃに接続されている。
【００３２】
次いで、図５を参照して、第２工程において、例えばフォトレジストにてなる犠牲層１０を凹部２に充填し、シリコン基板１の上面に残っている第１導体のインダクタ線路３aと実質的に同一の面で平坦化する。
【００３３】
次いで、図６を参照して、第３工程において、シリコン基板１、上記第１導体のインダクタ線路３ａ、グランド線路３b、グランド端子３cおよびキャパシタ下部電極３dと、犠牲層１０の各上面の全面に対して、例えば窒化薄膜にてなる絶縁支持膜４を形成する。
【００３４】
さらに、図１、図２および図６を参照して、第３工程において、絶縁支持膜４の下に形成された第１導体のインダクタ線路３aと後に絶縁支持膜４の上に形成される第２導体のインダクタ線路６aとの接続、および絶縁支持膜４の下に形成された第１導体のグランド端子３cと後に絶縁支持膜４の上に形成される第２導体のグランド端子８a乃至８hとの接続のためのスルーホール５をパターニングとドライエッチングの処理を実施し、形成する。
【００３５】
次いで、図１および図７を参照して、第４工程において、例えば金である導電材料（第２導体）をスパッタリングし、パターニングとドライエッチングの処理を実施することにより、複数の第２導体のインダクタ線路６a、信号線６b、キャパシタ上部電極６c、信号線端子７a乃至７dと、グランド端子８a乃至８hを形成する。
【００３６】
各第２導体のインダクタ線路６ａは、絶縁支持膜４のうちの、凹部２の開口面を覆っている部分と、当該開口面の周囲の一部、すなわち当該開口面の一辺に隣接する領域と上記一辺の対辺に隣接する領域を覆っている部分との上に、互いに平行になるようにして配置する。ただし、キャパシタ上部電極６ｃと接続するインダクタ線路６ａは、キャパシタ上部電極６ｃとの接続のため、屈曲して配置する。
【００３７】
インダクタ線路６a、信号線６b、キャパシタ上部電極６c、信号線端子７a乃至７dおよびグランド端子８a乃至８hは、約１μｍの厚さを有する。絶縁支持膜４の上では、インダクタ線路６ａはキャパシタ上部電極６ｃに接続され、キャパシタ上部電極６ｃは信号線６ｂに接続され、信号線６ｂは信号線端子７ａ乃至７ｄと接続される。
【００３８】
このとき、図３に示すように、上記スルーホール５には上記導電材料が充填されて、各第１導体のインダクタ線路３aの一端Ｅ１とその第１導体のインダクタ線路３ａに対応する（つまり近接している）第２導体のインダクタ線路６aの一端Ｅ２との間、および上記各第１導体のインダクタ線路３ａの他端Ｅ３と、上記対応する第２導体のインダクタ線路６ａの隣の第２導体のインダクタ線路６ａの一端Ｅ４との間がスルーホール５を介して接続される。
【００３９】
また、このとき、図１に示すように、第１導体のグランド端子３cと第２導体のグランド端子８a乃至８hの間もそれぞれスルーホール５を介して接続される。
【００４０】
次いで、図１および図８を参照して、第５工程において、犠牲層１０のフォトレジストを取り除くため、複数のエッチングホール９を形成し、ウェットエッチングの処理を実施することによって、犠牲層１０は空気層１１になる。
【００４１】
最後に、図９を参照して、第６工程において、凹部２の矩形底面と斜面にそれぞれ平行に形成された複数の第１導体のインダクタ線路３aに接しているシリコン基板１を、ドライエッチングの処理を実施することにより、取り除く。以上により、工程は終了する。
【００４２】
（高周波ハイブリッドの回路構成について）
図１０は、図１の高周波ハイブリッドの回路構成を説明するための図である。
【００４３】
図１および図１０を参照して、高周波ハイブリッドは、４個のソレノイド型インダクタＳ１乃至Ｓ４と、８個のシャントキャパシタＰ１乃至Ｐ８と、測定または接続端子（ｐｏｒｔ）とした信号線端子７a乃至７dと、絶縁支持膜４の上のグランド端子８a乃至８hとが、信号線６ｂ、グランド線路３ｂ、絶縁支持膜４の下のグランド端子３ｃとが接続された１つの閉回路である。
【００４４】
ここで、各ソレノイド型インダクタは、第１導体のインダクタ線路３ａと、第２導体のインダクタ線路６ａと、スルーホール５とで形成される。また、各シャントキャパシタは、キャパシタ上部電極６ｃと、キャパシタ下部電極３ｄと、絶縁支持膜４とで形成される。
【００４５】
図１０に示すように、各ソレノイド型インダクタの各々の両端のそれぞれに、８個のシャントキャパシタのうちの１つが接続される。すなわち、ソレノイド型インダクタＳ１の一端にシャントキャパシタＰ１が接続される。ソレノイド型インダクタＳ１の他端にシャントキャパシタＰ８が接続される。ソレノイド型インダクタＳ２の一端にシャントキャパシタＰ２が接続される。ソレノイド型インダクタＳ２の他端にシャントキャパシタＰ３が接続される。ソレノイド型インダクタＳ３の一端にシャントキャパシタＰ４が接続される。ソレノイド型インダクタＳ３の他端にシャントキャパシタＰ５が接続される。ソレノイド型インダクタＳ４の一端にシャントキャパシタＰ６が接続される。ソレノイド型インダクタＳ４の他端にシャントキャパシタＰ７が接続される。
【００４６】
また、隣接する２個のシャントキャパシタ間が接続される。すなわち、シャントキャパシタＰ１とシャントキャパシタＰ２間、シャントキャパシタＰ３とシャントキャパシタＰ４間、シャントキャパシタＰ５とシャントキャパシタＰ６間、およびシャントキャパシタＰ７とシャントキャパシタＰ８間が接続される。
【００４７】
図１１は、図１の高周波ハイブリッドを等価回路で表わした図である。
図１１を参照して、図１０のおけるソレノイド型インダクタＳ１〜Ｓ４は、インダクタＬ１〜Ｌ４に対応する。シャントキャパシタＰ１およびシャントキャパシタＰ２の結合は、キャパシタＣ１に対応し、シャントキャパシタＰ３およびシャントキャパシタＰ４の結合は、キャパシタＣ２に対応し、シャントキャパシタＰ５およびシャントキャパシタＰ６の結合は、キャパシタＣ３に対応し、シャントキャパシタＰ７およびシャントキャパシタＰ８の結合は、キャパシタＣ４に対応する。
【００４８】
（動作）
次いで、図１の高周波ハイブリッドの動作について以下に説明する。
【００４９】
まず、図１の信号線端子（接続端子導体）７aに高周波信号を入力すると、高周波信号は、信号線６bと、シャントキャパシタＰ２の上部電極６c、ソレノイド型インダクタＳ２の一端にある第２導体のインダクタ線路６ａに順に伝達される。高周波信号は、ソレノイド型インダクタＳ２を構成する第２導体のインダクタ線路６ａおよび第１導体のインダクタ線路３aを流れる。ソレノイド型インダクタＳ２の他端から出力された高周波信号は、シャントキャパシタＰ３の上部電極６c、信号線６bの順に流れ、信号線端子７b方面と、信号線端子７c方面へ分かれる。
【００５０】
信号線端子７bへ進んだ高周波信号は、信号線端子７bに接続された外部回路に出力される。他方、信号線端子７c方面に進んだ高周波信号は、シャントキャパシタＰ４の上部電極６cと、ソレノイド型インダクタＳ３の一端にある第２導体のインダクタ線路６ａに順に伝達される。高周波信号は、ソレノイド型インダクタＳ３を構成する第２導体のインダクタ線路６ａおよび第１導体のインダクタ線路３aを流れる。ソレノイド型インダクタＳ３の他端から出力された高周波信号は、シャントキャパシタＰ５の上部電極６cと信号線６bを経て、信号線端子７cに接続された外部回路に出力される。
【００５１】
このとき、インダクタとキャパシタからなる集中定数回路のインダクタンスとキャパシタンスは、使用する送受信高周波の周波数から決まり、信号線端子７bと、信号線端子７cから出力される２個の信号において、パワーの分配と位相差が生じる高周波ハイブリッドとして働く。
【００５２】
また、凹部の矩形底面と斜面に形成されたインダクタの信号線路は、シリコン基板と接することなく、誘電率が最も低い空気層で囲むため、誘電正接による損失は少なく、低損失なハイブリッドとして働く。しかも、インダクタは３次元で実現されるため、製作に必要な面積が大きく減り、小型なハイブリッドが得られると同時に、シリコン基板上の凹部を小さく分けることができ、その凹部の上面に形成される絶縁支持膜が撓みにくくなり、設計通りの安定された電気的な特性が得られる。
【００５３】
そして、凹部を小さく分けることにより、その凹部に埋め込む犠牲材料の量も減るため、製造プロセス上の犠牲材料処理条件が緩和され、製造歩留まりが向上すると共に、安価で製造できる。
【００５４】
以上説明したように、本実施の形態１に係る高周波ハイブリッドは、従来例に比較して製造歩留まりが向上され、安価な製造コストで製造でき、しかも凹部が小分けでき、その凹部の上面に形成する絶縁支持膜が撓みにくくなり、また、その凹部に形成した３次元低損失インダクタを用いることにより、低損失で安定した電気特性を有する。
【００５５】
［実施の形態２］
図１２は、本発明の実施の形態２に係る高周波ハイブリッドの外観を示す斜視図であり、図１３は図１２の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。図１４は、図１３における微小なシャントキャパシタＰ９を表わす部分を拡大して表わした図である。
【００５６】
本実施の形態の工程と、第１の実施形態の工程の相違点について説明する。
図１２と図１３に示すように、本実施の形態では、第４工程において、絶縁支持膜４の上にそれぞれ平行で複数形成されるインダクタ線路６aを構成する第２導体を、絶縁支持膜の下に形成された第１導体のグランド線路３bと重なるように伸ばしてパターニングとドライエッチングを実施する。
【００５７】
また、本実施の形態では、第１工程において、第１導体のキャパシタ下部電極３ｄの形成を省き、第４工程において、第２導体のキャパシタ上部電極６ｃの形成を省く。
【００５８】
このような工程の実施によって、図１４に示すように、それぞれ平行で複数形成されたインダクタ線路６ａの一端よりもさらに第２導体が延長された部分６dと、絶縁支持膜４と、第１導体のグランド線路３bとが微小なシャントキャパシタＰ９になる。
【００５９】
この微小なシャントキャパシタＰ９は、ソレノイドインダクタの両側に設けられた上部電極６cおよび下部電極３ｄからなる大きなシャントキャパシタ（Ｐ１〜Ｐ８）を代替できる。それゆえ、４個のソレノイド型インダクタは、実施の形態１のようなシャントキャパシタ（Ｐ１〜Ｐ８）を介さずに直接接続される。
【００６０】
以上のように、本実施の形態では、上部電極６cおよび下部電極３ｄからなる大きなキャパシタを設ける必要がないので、実施の形態１よりも高周波ハイブリッドをさらに小型化できる。
【００６１】
［実施の形態３］
図１５は本発明の実施の形態３に係る高周波ハイブリッドの外観を示す斜視図であり、図１６は図１５の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。
【００６２】
図１５と図１６に示すように、本実施の形態では、図９に示す第６工程の後、パターニングとドライエッチングを実施し（図１６）、シリコン基板１の上面に形成される４個のインダクタからなる矩形の内側に凹部（空気層）１３を設けることを特徴としている。
【００６３】
このように基板から誘電体を除き空気層を設置することによって、隣接している２個のソレノイド型インダクタの間、特に隣接している２個のソレノイド型インダクタにおける第２導体のインダクタ線路６ａ間、すなわちソレノイド型インダクタＳ１の第２導体のインダクタ線路６ａとソレノイド型インダクタＳ２の第２導体のインダクタ線路６ａとの間、ソレノイド型インダクタＳ２の第２導体のインダクタ線路６ａとソレノイド型インダクタＳ３の第２導体のインダクタ線路６ａとの間、ソレノイド型インダクタＳ３の第２導体のインダクタ線路６ａとソレノイド型インダクタＳ４の第２導体のインダクタ線路６ａとの間、およびソレノイド型インダクタＳ４の第２導体のインダクタ線路６ａとソレノイド型インダクタＳ１の第２導体のインダクタ線路６ａとの間の誘電正接と電気的な結合による損失が少なくなり、小型化による電気的な寄生効果が軽減できる。
【００６４】
凹部１３は、４個のソレノイドインダクタからなる矩形の内側にあれば、どのような形状、位置、大きさでもよいが、凹部１３の形状として、図１５に示すようにロの字の形状とすることが望ましい。なぜなら、エッチャントの消費を少なくでき、コストを低減することができる。さらに、凹部１３の内側を回路部分として利用できる。
【００６５】
また、この凹部１３は、凹部１３のエッジが、第２導体のインダクタ線路６ａの尖端にかかるようにすることが、望ましい。なぜなら、第２導体のインダクタ線路６ａの尖端が空気層に近いほど損失を最大限減らすことができるからである。
【００６６】
［実施の形態４］
図１７は本発明の実施の形態４に係る高周波ハイブリッドの外観を示す斜視図であり、図１８は図１７の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。図１９は、図１８における微小なシャントキャパシタＰ１０を表わす部分を拡大して表わした図である。
【００６７】
本実施の形態の工程と、第１の実施形態の工程の相違点について説明する。
図１７と図１８に示すように、本実施の形態では、第１工程において、絶縁支持膜４の下にそれぞれ平行で複数形成されるインダクタ線路３aを構成する第１導体を、後で絶縁支持膜４の上に形成される第２導体のグランド線路６eと重なるように伸ばしてパターニングとドライエッチングを実施する。
【００６８】
また、本実施の形態では、第４工程において、絶縁支持膜４の上にインダクタ線路６ａ、信号線６ｂ、信号線端子７ａ乃至７ｄおよびグランド端子８ａ乃至８ｈに加えて、さらに約１μｍの厚さを有する第２導体のグランド線路６ｅを形成する。
【００６９】
また、本実施の形態では、第１工程において、第１導体のグランド線路３ｂ、グランド端子３ｃおよびキャパシタ下部電極３ｄの形成を省き、第４工程において、第２導体のキャパシタ上部電極６ｃの形成を省く。
【００７０】
図１９に示すように、それぞれ平行で複数形成されたインダクタ線路３ａの一端よりもさらに第１導体が延長された部分３eと、絶縁支持膜４と、第２導体のグランド線路６eとが微小なシャントキャパシタＰ１０になる。
【００７１】
この微小なシャントキャパシタＰ１０は、ソレノイドインダクタの両側に設けられた上部電極６cおよびキャパシタ下部電極３ｄからなる大きなシャントキャパシタ（Ｐ１〜Ｐ８）を代替できる。それゆえ、４個のソレノイド型インダクタは、実施の形態１のようなシャントキャパシタ（Ｐ１〜Ｐ８）を介さずに直接接続される。
【００７２】
以上のように、本実施の形態では、上部電極６cおよび下部電極３ｄからなる大きなシャントキャパシタ（Ｐ１〜Ｐ８）および第１導体のグランド線路３ｂおよびグランド端子３ｃを設ける必要がないので、実施の形態１よりも高周波ハイブリッドをさらに小型化できる。
【００７３】
［変形例］
本発明は、上記の実施の形態に限定されるものではなく、たとえば以下のような変形例を含む。
【００７４】
（１）  実施の形態３において、凹部１３の形成として、例えば第６工程の後にドライエッチング法を使用しているが、本発明はこれに限定するものではない。たとえば、第１工程において、ウェットエッチング法を用いて、所定の大きさを持つ凹部を形成してもよい。
【００７５】
（２）  実施の形態１〜４において、絶縁支持膜４として、例えば窒化薄膜を使用しているが、本発明はこれに限らず、フォトリソグラフィー技術によりパターニングおよびエッチングの処理を実施することができ、酸化薄膜や磁性薄膜などの比較的小さい誘電損失を有する材料を使用してもよい。
【００７６】
（３）  実施の形態１〜４においては、第１導体３a乃至３e、第２導体６a乃至６e、７a乃至７d、８a乃至８hとして、例えば金にてなる導電性材料を使用しているが、本発明はこれに限らず、銀や銅などの金属などの材料を用いて、フォトリソグラフィー技術によりパターニングおよびエッチング処理を実施して所定形状の導体を形成してもよい。また、第１導体３a乃至３e、第２導体６a乃至６eの厚さは、好ましくは、利用する高周波信号の周波数の表皮深さ以上の厚さを有する。また、第１導体のインダクタ線路３ａと、第２導体のインダクタ線路６ａとからなるソレノイド型インダクタの巻数は設計インダクタンスおよび利用する高周波信号の周波数に依存して決定される。
【００７７】
（４）  実施の形態１〜４においては、シリコン基板１を用いているが、本発明はこれに限らず、ガラス基板などの誘電体基板、アルミナ基板、樹脂基板、もしくはGaAs基板など様々な材料の半導体基板を用いることができる。
【００７８】
（５）  実施の形態１において、隣接するソレノイド型インダクタ間は、２個のシャントキャパシタを介して接続されたが、これに限定するものではなく、隣接するソレノイド型インダクタ間は、１個のシャントキャパシタを介して接続されるものとしてもよい。たとえば、図１０において、ソレノイド型インダクタＳ１とソレノイド型インダクタＳ２との間に、１個のシャントキャパシタ（シャントキャパシタＰ１またはシャントキャパシタＰ２）が配置されて、このシャントキャパシタを介してソレノイド型インダクタＳ１とソレノイド型インダクタＳ２が接続されるものとしてもよい。
【００７９】
（６）  実施の形態２において、各ソレノイド型インダクタの一部であるインダクタ線路６aを構成するすべての第２導体の一端を伸ばして、シャントキャパシタを構成する必要はない。各ソレノイド型インダクタについて、インダクタ線路６aを構成する少なくとも１個の第２導体の一端を伸ばすことによって、少なくとも１個のシャントキャパシタを構成するものであればよい。
【００８０】
同様に、実施の形態４においても、各ソレノイド型インダクタの一部であるインダクタ線路３aを構成するすべての第１導体の一端を伸ばして、シャントキャパシタを構成する必要はない。各ソレノイド型インダクタについて、インダクタ線路３aを構成する少なくとも１個の第１導体を伸ばすことによって、少なくとも１個のシャントキャパシタを構成するものであればよい。
【００８１】
（７）  実施の形態１〜４について
高周波ハイブリッドは、４個の凹部と、４個のソレノイド型インダクタとを備えるものとしたが、これに限定するものではない、高周波ハイブリッドは、Ｎ個（Ｎは２以上の自然数）の凹部を持つ基板と、Ｎ個のソレノイド型インダクタとを備えるものであってもよい。
【００８２】
（８）  インダクタ線路３ａとインダクタ線路６ａの配置される範囲
実施の形態１において、第１導体をスパッタリングして形成された第１導体のインダクタ線路３aと、第２導体をスパッタリングして形成された第２導体のインダクタ線路６aとは、それぞれの両端で、スルーホール５を介して接続される必要は必ずしもない。第１導体をスパッタリングして形成された第１導体のインダクタ線路３ａの両端以外の箇所と、第２導体をスパッタリングして形成された第２導体のインダクタ線路６ａの両端以外の箇所とをスルーホール５で接続してもよい。この場合には、スパッタリングして形成された第１導体，第２導体の一部のみ、すなわち２つのスルーホール５で挟まれた部分がソレノイド型インダクタのインダクタ線路として用いられることになる。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１に係る高周波ハイブリッドの構造を表わす図である。
【図２】図１の高周波ハイブリッドの構造のうち、絶縁支持膜４の下に配置される構造のみを表わす図である。
【図３】第１導体のインダクタ線路３ａと、第２導体のインダクタ線路６ａの接続方法を表わす図である。
【図４】図１の高周波ハイブリッドの製造工程のうちの第１の工程を示すＡ−Ａ’面の縦断面図である。
【図５】図１の高周波ハイブリッドの製造工程のうちの第２の工程を示すＡ−Ａ’面の縦断面図である。
【図６】図１の高周波ハイブリッドの製造工程のうちの第３の工程を示すＡ−Ａ’面の縦断面図である。
【図７】図１の高周波ハイブリッドの製造工程のうちの第４の工程を示すＡ−Ａ’面の縦断面図である。
【図８】図１の高周波ハイブリッドの製造工程のうちの第５の工程を示すＡ−Ａ’面の縦断面図である。
【図９】図１の高周波ハイブリッドの製造工程のうちの第６の工程を示すＡ−Ａ’面の縦断面図である。
【図１０】図１の高周波ハイブリッドの回路構成を説明するための図である。
【図１１】図１の高周波ハイブリッドを等価回路で表わした図である。
【図１２】本発明の実施の形態２に係る高周波ハイブリッドの外観を示す斜視図である。
【図１３】図１２の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。
【図１４】図１３における微小なシャントキャパシタを表わす部分を拡大して表わした図である。
【図１５】本発明の実施の形態３に係る高周波ハイブリッドの外観を示す斜視図である。
【図１６】図１５の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。
【図１７】本発明の実施の形態４に係る高周波ハイブリッドの外観を示す斜視図である。
【図１８】図１７の高周波ハイブリッドのＡ−Ａ’面の縦断面図である。
【図１９】図１８における微小なシャントキャパシタを表わす部分を拡大して表わした図である。
【符号の説明】
【００８５】
１  シリコン基板、２，１３  凹部、３a  第１導体のインダクタ線路、３b  第１導体のグランド線路、３c  第１導体のグランド端子、３d  第１導体のキャパシタ下部電極、３e  インダクタ線路３ａの一端よりもさらに第１導体が延長された部分、４  絶縁支持膜、５  スルーホール、６a  第２導体のインダクタ線路、６b  第２導体の信号線、６c  第２導体のキャパシタ上部電極、６d  インダクタ線路６ａの一端よりもさらに第２導体が延長された部分、６e  第２導体のグランド線路、７a，７ｂ，７ｃ，７ｄ  第２導体の信号線端子、８a，８b，８c，８d，８e，８f，８g，８h  第２導体のグランド端子、９  エッチングホール、１０  犠牲層、１１，１２  空気層、Ｃ１，Ｃ２，Ｃ３，Ｃ４  キャパシタ、Ｌ１，Ｌ２，Ｌ３，Ｌ４  インダクタ、Ｓ１，Ｓ２，Ｓ３，Ｓ４  ソレノイド型インダクタ、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０  シャントキャパシタ、Ｅ１  第１導体のインダクタ線路３ａの一端、Ｅ２  第１導体のインダクタ線路３ａに対応する第２導体のインダクタ線路６ａの一端、Ｅ３  第１導体のインダクタ線路３ａの他端、Ｅ４  第１導体のインダクタ線路３ａに対応する第２導体のインダクタ線路６ａの隣の第２導体のインダクタ線路６ａの一端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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