(57)【要約】  【課題】立体的に信号線を交差させている構造を見直し、チップサイズの縮小の妨げとならず、製造工程を減らすことができる新たな構造を持つ半導体チップを提供する。  【解決手段】論理回路が形成された半導体チップであって、同一の回路平面上に配された第１信号入力線３１、第２信号入力線３２、第１信号出力線６１、及び第２信号出力線６２と、スイッチング素子Ｔ１〜Ｔ１０とを含む少なくとも２入力２出力のＸブロックを備え、第１信号出力線の論理は第１信号入力線の論理と一致しており、第２信号出力線の論理は第２信号入力線の論理と一致しており、Ｘブロックは、内部信号線同士の物理的な交差がないにもかかわらず、複数のスイッチング素子の組み合わせによって、同一の回路平面上における第１信号入力線と第２信号入力線との位置関係と、第１信号出力線と第２信号出力線との位置関係とが反対になるように、信号を論理的に交差させている。  【選択図】  図４
2007049265.tif 000002
【特許請求の範囲】
【請求項１】
論理回路が形成された半導体チップであって、
同一の回路平面上に配された第１信号入力線、第２信号入力線、第１信号出力線、及び第２信号出力線と、複数のスイッチング素子とを含む少なくとも２入力２出力の補助回路を備え、
第１信号出力線の論理は、第１信号入力線の論理と一致しており、
第２信号出力線の論理は、第２信号入力線の論理と一致しており、
前記補助回路は、
内部信号線同士の物理的な交差がないにもかかわらず、前記複数のスイッチング素子の組み合わせによって、前記回路平面上における、第１信号入力線と第２信号入力線との位置関係と、第１信号出力線と第２信号出力線との位置関係とが反対になるように、信号を論理的に交差させていること
を特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路が形成された半導体チップに関し、特に、当該半導体チップの構造を単純にし、製造を容易にするための技術に関する。
【背景技術】
【０００２】
半導体チップは、現在様々な用途に用いられており、その構造は今後益々微細化、複雑化する傾向にある。
半導体チップは、その表面付近に不純物領域を構造的に拡散生成することにより、トランジスタ等のスイッチング素子を生成し、その組み合わせによって論理回路を形成している。
【０００３】
ここで、例えば、
【０００４】
【数１】
2007049265.tif 000003
【０００５】
を出力する３入力１出力の比較的単純な論理回路であっても、内部において配線の交差が避けられないので、シリコン基板上に絶縁層と配線層を積層してビアで接続し立体的に信号線を交差させているのが現状である。
【特許文献１】特開２００２−３７３８９３
【特許文献２】特開２００２−２７０６０８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、立体的に信号を交差させるにはある程度のスペースが必須であり、半導体チップの構造が微細化、複雑化するにつれて、チップサイズを縮小する際の妨げとなってしまう。
また、立体的に信号を交差させる為の複数の工程が必要であるため、その分だけ製造工数が増え、また納期が伸びる分だけ仕掛かり在庫も増え、製造コストを引き上げる。
【０００７】
本発明は、立体的に信号線を交差させている構造を見直し、チップサイズの縮小の妨げとならず、製造工程を減らすことができる新たな構造を持つ半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体チップは、論理回路が形成された半導体チップであって、同一の回路平面上に配された第１信号入力線、第２信号入力線、第１信号出力線、及び第２信号出力線と、複数のスイッチング素子とを含む少なくとも２入力２出力の補助回路を備え、第１信号出力線の論理は第１信号入力線の論理と一致しており、第２信号出力線の論理は第２信号入力線の論理と一致しており、前記補助回路は、内部信号線同士の物理的な交差がないにもかかわらず前記複数のスイッチング素子の組み合わせによって前記回路平面上における、第１信号入力線と第２信号入力線との位置関係と、第１信号出力線と第２信号出力線との位置関係とが反対になるように、信号を論理的に交差させていることを特徴とする。
【発明の効果】
【０００９】
課題を解決するための手段に記載した構成により、立体的に信号線を交差させなくてもよいので、チップサイズの縮小の妨げとなる要因の１つをなくすことができ、また製造工程を減らすことができるので製造コストを下げることができる。
ここで、半導体チップにおいて、前記補助回路は、前記第１信号入力線と前記第２信号入力線との間に位置し前記第１信号入力線の論理と前記第２信号入力線の論理とが、ともに“真”である場合にのみ“真”を前記回路平面上に配された第１内部信号線に出力する当該第１内部信号線と１つ以上のスイッチング素子とを含む第１サブ回路と、前記第１信号入力線と前記第１サブ回路と前記第１内部信号線とに隣接し前記第１内部信号線の論理が“偽”であり前記第１信号入力線の論理が“真”である場合にのみ“真”を前記回路平面上に配された第２内部信号線に出力する当該第２内部信号線と１つ以上のスイッチング素子とを含む第２サブ回路と、前記第２信号入力線と前記第１サブ回路と前記第１内部信号線とに隣接し前記第１内部信号線の論理が“偽”であり前記第２信号入力線の論理が“真”である場合にのみ“真”を、前記回路平面上に配された第３内部信号線に出力する当該第３内部信号線と１つ以上のスイッチング素子とを含む第３サブ回路郡と、前記第１内部信号線と前記第２サブ回路と前記第２内部信号線と前記第３サブ回路と前記第３内部信号線とに隣接し前記第１内部信号線の論理が“偽”であり前記第２内部信号線の論理が“偽”であり、前記第３内部信号線の論理が“偽”である場合にのみ“偽”を出力する前記回路平面上に配された第４内部信号線に出力する当該第４内部信号線と１つ以上のスイッチング素子とを含む第４サブ回路と、前記第２内部信号線と前記第４サブ回路と第４内部信号線とに隣接し前記第２内部信号線の論理が“偽”であり前記第４内部信号線の論理が“真”である場合にのみ“真”を前記第２信号出力線に出力する１つ以上のスイッチング素子を含む第５サブ回路と、前記第３内部信号線と前記第４サブ回路と第４内部信号線とに隣接し前記第３内部信号線の論理が“偽”であり前記第４内部信号線の論理が“真”である場合にのみ“真”を前記第１信号出力線に出力する１つ以上のスイッチング素子を含む第６サブ回路とを備えることを特徴とすることもできる。
【００１０】
これにより、第１信号入力線、第２信号入力線、第１内部信号線、第２内部信号線、第３内部信号線、第４内部信号線、第１信号出力線、及び第２信号出力線が互いに物理的に交差していないにもかかわらず、第１〜６サブ回路によって、第１信号入力線と第２信号入力線との位置関係と、第１信号出力線と第２信号出力線との位置関係とが反対になるように、信号を論理的に交差させることができる。
【００１１】
ここで、半導体チップには、前記回路平面上に配された３つ以上の信号入力線、１つ以上の結果信号出力線、及び複数の内部信号線からなる各信号線と、複数のスイッチング素子とを含む少なくとも３入力１出力の半導体集積回路が形成され、前記補助回路は前記半導体集積回路に少なくとも１つ含まれ、前記半導体集積回路に含まれる補助回路における、前記第１信号入力線、前記第２信号入力線、前記第１信号出力線、及び前記第２信号出力線のそれぞれは前記半導体集積回路に含まれる各信号線のうちの何れかに相当し、前記半導体集積回路は前記補助回路による論理的な信号の交差によって当該半導体集積回路に含まれる全ての信号線同士の物理的な交差がなくされていることを特徴とすることもできる。
【００１２】
これにより、少なくとも３入力１出力の半導体集積回路において、補助回路によって半導体集積回路内の全ての信号線同士の物理的な交差をなくすことができるので、あらゆる半導体集積回路における全ての信号線同士の物理的な交差をなくすこともでき、チップ中の全て、又は一部に補助回路を適用することにより、製造工程を減らし製造コストを大幅に引き下げることができる。
【発明を実施するための最良の形態】
【００１３】
（実施の形態）
＜構成＞
図１は、本発明の実施の形態における半導体プロセスを経て論理回路が形成されたシリコンウエハ１の外観、及び、当該シリコンウエハをダイシングして切り分けられた半導体チップ２を示す図である。ここで切り分けられた半導体チップは、１個ずつパッケージに封入されてＬＳＩとなる。
【００１４】
本実施の形態では、
【００１５】
【数１】
2007049265.tif 000004
【００１６】
を出力する３入力１出力の比較的単純な論理回路を例にして、本発明の特徴を説明する。
図２は、本発明の実施の形態における半導体チップ２に含まれる半導体集積回路１０の概要を示す図である。
図２に示すように、半導体集積回路１０は、
【００１７】
【数１】
2007049265.tif 000005
【００１８】
を出力する３入力１出力の論理回路であり、同一の回路平面上に配されたＸ信号入力線１１、Ｙ信号入力線１２、Ｚ信号入力線１３、結果信号出力線１４、及び複数の内部信号線からなる各信号線と、１個のスイッチング素子１５、Ｌブロック１６、Ｌブロック１７、Ｌ’ブロック１８、Ｍブロック１９、Ｍブロック２０、Ｍブロック２１、Ｎブロック２２、Ｘブロック２３、及びＸブロック２４からなる１つ以上のスイッチング素子の組み合わせからなる各種ブロックとを含む。
【００１９】
図３（ａ）はＬブロックの回路図、図３（ｂ）はＬ’ブロックの回路図、図３（ｃ）はＭブロックの回路図、図３（ｄ）はＮブロックの回路図を示す図である。
図４は、Ｘブロックの回路図を示す図である。
Ｌブロックは、図３（ａ）に示すように、４個のＰＭＯＳ(positive MOS)からなり、同一の回路平面上に配された信号線同士の物理的な交差がなく、Ａ、Ｂの２入力から
【００２０】
【数２】
2007049265.tif 000006
【００２１】
を出力する。
Ｌ’ブロックは、図３（ｂ）に示すように、３個のＰＭＯＳからなり、同一の回路平面上に配された信号線同士の物理的な交差がなく、Ａ、Ｂの２入力から
【００２２】
【数３】
2007049265.tif 000007
【００２３】
を出力する。
Ｍブロックは、図３（ｃ）に示すように、２個のＰＭＯＳからなり、同一の回路平面上に配された信号線同士の物理的な交差がなく、Ａ、Ｂの２入力からＰ＝ＡＢを出力する。
Ｎブロックは、図３（ｄ）に示すように、４個のＰＭＯＳからなり、同一の回路平面上に配された信号線同士の物理的な交差がなく、Ａ、Ｂ、Ｃの３入力からＰ＝Ａ＋Ｂ＋Ｃを出力する。
【００２４】
Ｘブロックは、図４に示すように、１０個のＰＭＯＳと同一の回路平面上に配された複数の信号線とからなり、Ａ、Ｂの２入力からＰ＝Ｂ、Ｑ＝Ａを出力する補助回路である。ここでＰ信号出力線６１の論理はＢ信号入力線３２の論理と一致し、Ｑ信号出力線６２の論理はＡ信号入力線３１の論理と一致し、内部信号線同士の物理的な交差がないのにもかかわらず、同一の回路平面上におけるＡ信号入力線３１とＢ信号入力線３２との位置関係と、Ｐ信号出力線６１とＱ信号出力線６２との位置関係とが反対になっており、信号を論理的に交差している。
【００２５】
＜Ｘブロックの構成＞
以下、本願の特徴であるＸブロックについて詳細に説明する。
図５は、半導体集積回路１０のＸブロック２３の部分を上面から見た図である。
図５に示すように、Ｘブロック２３は、内部信号線同士を物理的に交差させるための配線層やビア等による立体的な構造を必要としない。
【００２６】
＜Ｘブロックの動作＞
図６は、Ｘブロックの真理値を示す図である。
図６においては、１０個のＰＭＯＳに図４に示すようにＴ１〜Ｔ１０を対応付け、それぞれのＰＭＯＳについて、ベース端子（Ｂ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）の各端子の論理値を記載している。ここで、各端子名は、Ｔ１〜Ｔ１０がＰＭＯＳを特定し、末尾のアルファベットがベース端子（Ｂ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）の何れであるかを特定している。例えば端子名Ｔ１−Ｂの論理値は、ＰＭＯＳ−Ｔ１のベース端子の論理値を示している。また図６の下方に記載した矢印は、端子の接続関係を示しており、各矢印により繋がれた各端子は、電気的に接続されており、それらの論理値は同一である。
【００２７】
以下に、図４及び図６を参照しながら、Ｘブロックの動作論理を詳細に説明する。
（１）図４に示すように、Ａ信号入力線３１とＢ信号入力線３２との間に位置するＰＭＯＳ−Ｔ１とＰＭＯＳ−Ｔ２とを第１サブブロック４１と定義する。図６に示すように、第１サブブロック４１は、Ａ信号入力線３１の論理（Ａ信号＝端子名Ｔ１−Ｇ）とＢ信号入力線３２の論理（Ｂ信号＝端子名Ｔ２−Ｓ）とが、ともに“真”である場合にのみ、Ａ信号入力線３１及びＢ信号入力線３２等と同一の回路平面上に配された第１内部信号線５１（端子名Ｔ２−Ｄ）に“真”を出力する。
【００２８】
（２）図４に示すように、Ａ信号入力線３１と第１サブブロック４１と第１内部信号線５１とに隣接するＰＭＯＳ−Ｔ３を第２サブブロック４２と定義する。図６に示すように、第２サブブロック４２は、Ａ信号入力線３１の論理（Ａ信号＝端子名Ｔ３−Ｓ）が“真”であり、第１内部信号線５１の論理（端子名Ｔ２−Ｄ＝端子名Ｔ３−Ｇ）が“偽”である場合にのみ、Ａ信号入力線３１及び第１内部信号線５１等と同一の回路平面上に配された第２内部信号線５２（端子名Ｔ３−Ｄ）に“真”を出力する。
【００２９】
（３）図４に示すように、Ｂ信号入力線３２と第１サブブロック４１と第１内部信号線５１とに隣接するＰＭＯＳ−Ｔ４を第３サブブロック４３と定義する。図６に示すように、第３サブブロック４３は、Ｂ信号入力線３２（Ｂ信号＝端子名Ｔ４−Ｓ）の論理が“真”であり、第１内部信号線５１の論理（端子名Ｔ２−Ｄ＝端子名Ｔ４−Ｇ）が“偽”である場合にのみ、Ｂ信号入力線３２及び第１内部信号線５１等と同一の回路平面上に配された第３内部信号線５３（端子名Ｔ４−Ｄ）に“真”を出力する。
【００３０】
（４）図４に示すように、第１内部信号線５１と第２サブブロック４２と第２内部信号線５２と第３サブブロック４３とに隣接するＰＭＯＳ−Ｔ５とＰＭＯＳ−Ｔ６とＰＭＯＳ−Ｔ７とＰＭＯＳ−Ｔ８とを第４サブブロック４４と定義する。図６に示すように、第４サブブロック４４は、第１内部信号線５１（端子名Ｔ２−Ｄ＝端子名Ｔ５−Ｇ）の論理が“偽”であり、第３内部信号線５３の論理（端子名Ｔ４−Ｄ＝端子名Ｔ６−Ｇ）が“偽”であり、第２内部信号線５２の論理（端子名Ｔ３−Ｄ＝端子名Ｔ７−Ｇ）が“偽”である場合にのみ、第１内部信号線５１及び第２内部信号線５２等と同一の回路平面上に配された第４内部信号線５４（端子名Ｔ８−Ｄ）に“偽”を出力する。
【００３１】
（５）図４に示すように、第２内部信号線５２と第４サブブロック４４と第４内部信号線５４とに隣接するＰＭＯＳ−Ｔ９を第５サブブロック４５と定義する。図６に示すように、第５サブブロック４５は、第４内部信号線５４の論理（端子名Ｔ８−Ｄ＝端子名Ｔ９−Ｓ）が“真”であり、第２内部信号線５２の論理（端子名Ｔ３−Ｄ＝端子名Ｔ９−Ｇ）が“偽”である場合にのみ、第２内部信号線５２及び第４内部信号線５４等と同一の回路平面上に配されたＰ信号出力線６１（端子名Ｔ９−Ｄ＝Ｐ信号）に“真”を出力する。
【００３２】
（６）図４に示すように、第３内部信号線５３と第４サブブロック４４と第４内部信号線５４とに隣接するＰＭＯＳ−Ｔ１０を第６サブブロック４６と定義する。図６に示すように、第６サブブロック４６は、第４内部信号線５４の論理端子名Ｔ８−Ｄ＝端子名Ｔ１０−Ｓ）が“真”であり、第３内部信号線５３の論理（端子名Ｔ４−Ｄ＝端子名Ｔ１０−Ｇ）が“偽”である場合にのみ、第３内部信号線５３及び第４内部信号線５４等と同一の回路平面上に配されたＱ信号出力線６２（端子名Ｔ１０−Ｄ＝Ｑ信号）に“真”を出力する。
【００３３】
このように、同一の回路平面上に配されたＡ信号入力線３１、Ｂ信号入力線３２、第１内部信号線５１〜第４内部信号線５４、Ｐ信号出力線６１、及びＱ信号出力線６２が互いに物理的に交差していないにもかかわらず、第１サブブロック４１〜第６サブブロック４６によって、同一の回路平面上におけるＡ信号入力線３１とＢ信号入力線３２との位置関係と、Ｐ信号出力線６１とＱ信号出力線６２との位置関係とが反対になるように、信号を論理的に交差させることができる。
【００３４】
なお、本実施の形態では、１０個のＰＭＯＳを組み合わせて論理的に信号を交差させた例を用いて発明の特徴等を説明しているが、ＰＭＯＳに限らずあらゆるスイッチング素子においても本願は同様に適用でき、またスイッチング素子の数及び組み合わせ方等も本実施の形態において示した回路に限られるものではない。
例えば本願を適用可能なスイッチング素子としては、現在のところＮＭＯＳ、ＣＭＯＳ等の電界効果トランジスタや、ＰＮＰ、ＮＰＮ等のバイポーラトランジスタのようなシリコン系デバイス、及びGaAs等を用いた非シリコン系デバイス等が考えられ、さらにこれらのような既存のスイッチング素子だけでなく、今後普及するであろう高速であったり集積度が高い等の特徴を持つ新しいタイプのスイッチング素子においても本願は同様に適用でき、多大な効果が期待できる。
【００３５】
＜まとめ＞
以上のように、本発明の実施の形態によれば、立体的に信号を交差させなくてもよいので、チップサイズの縮小の妨げとなる要因の１つをなくすことができ、また製造工程を減らすことができるので製造コストを下げることができる。
【産業上の利用可能性】
【００３６】
本発明は、コンピュータ及びコンピュータ制御されるあらゆる電器製品に広く適用することができる。本発明によって、信号線同士の物理的な交差をなくした半導体集積回路を提供することができるので、チップサイズの縮小や製造工程を減らすことによる製造コストの引き下げに寄与することができ、その産業的利用価値は極めて高い。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態における半導体プロセスを経て論理回路が形成されたシリコンウエハ１の外観、及び、当該シリコンウエハをダイシングして切り分けられた半導体チップ２を示す図である。
【図２】本発明の実施の形態における半導体チップ２に含まれる半導体集積回路１０の概要を示す図である。
【図３】（ａ）はＬブロックの回路図、（ｂ）はＬ’ブロックの回路図、（ｃ）はＭブロックの回路図、（ｄ）はＮブロックの回路図を示す図である。
【図４】Ｘブロックの回路図を示す図である。
【図５】半導体集積回路１０のＸブロック２３の部分を上面から見た図である。
【図６】Ｘブロックの真理値を示す図である。
【符号の説明】
【００３８】
１    シリコンウエハ
２    半導体チップ
１０    半導体集積回路
１１    Ｘ信号入力線
１２    Ｙ信号入力線
１３    Ｚ信号入力線
１４    結果信号出力線
１５    スイッチング素子
１６    Ｌブロック
１７    Ｌブロック
１８    Ｌ’ブロック
１９    Ｍブロック
２０    Ｍブロック
２１    Ｍブロック
２２    Ｎブロック
２３    Ｘブロック
２４    Ｘブロック
３１    Ａ信号入力線
３２    Ｂ信号入力線
４１    第１サブブロック
４２    第２サブブロック
４３    第３サブブロック
４４    第４サブブロック
４５    第５サブブロック
４６    第６サブブロック
５１    第１内部信号線
５２    第２内部信号線
５３    第３内部信号線
５４    第４内部信号線
６１    Ｐ信号出力線
６２    Ｑ信号出力線
【図１】
2007049265.tif 000008
【図２】
2007049265.tif 000009
【図３】
2007049265.tif 000010
【図４】
2007049265.tif 000011
【図５】
2007049265.tif 000012
【図６】
2007049265.tif 000013