(57)【要約】【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。【解決手段】スイッチング素子２４と、スイッチング素子２４と直列に接続され、スイッチング素子２４が導通状態となることによって流れる電流によって溶断するヒューズ素子２２と、を備え、スイッチング素子２４を制御する制御信号を印加するための制御ライン２８に静電破壊を防止するための静電破壊防止回路３０を接続することによって上記課題を解決することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された電気回路を含む半導体装置であって、
スイッチング素子と、
前記スイッチング素子と直列に接続され、前記スイッチング素子が導通状態となることによって流れる電流によって溶断するヒューズ素子と、を備え、
前記スイッチング素子を制御する制御信号を印加するための制御ラインには静電破壊防止回路が接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記スイッチング素子は、Ｎチャネル型電界効果トランジスタであり、
前記ヒューズ素子の一端は、前記Ｎチャネル型電界効果トランジスタのドレイン−ソース間を介して接地され、前記Ｎチャネル型電界効果トランジスタのゲート端子に前記制御ラインが接続されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記スイッチング素子は、Ｐチャネル型電界効果トランジスタであり、
前記ヒューズ素子の一端は、前記Ｐチャネル型電界効果トランジスタのドレイン−ソース間を介して電源に接続され、前記Ｐチャネル型電界効果トランジスタのゲート端子に前記制御ラインが接続されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つに記載の半導体装置であって、
前記静電破壊防止回路は、
前記制御ラインにアノードが接続され、電源にカソードが接続された第１のダイオードと、
前記制御ラインにカソードが接続され、アノードが接地された第２のダイオードと、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
静電ノイズによる溶断を抑制したヒューズ素子を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体基板上に形成された電気回路を含む半導体装置において、装置製造後に回路構成を微調整するために回路の一部にヒューズ素子を組み込む技術が用いられている。例えば、図４に示すように、内部回路１０に対してヒューズ素子１２を介して電源Ｖｃｃが接続された構成において、ヒューズ素子１２の電源Ｖｃｃが接続されていない側の一端ａから半導体装置の外部に設けられる電極１４に向けて制御ライン１６を引き出す。
【０００３】
内部回路１０に電源Ｖｃｃを印加する必要がない場合、ヒューズ素子１２が溶断する程度の電流が流れる程度に電極１４を負電位にすることによって、ヒューズ素子１２が溶断されて内部回路１０と電源Ｖｃｃとの接続を切ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図４に示す回路構成では、半導体装置の外部に設けられた電極１４に何らかの原因によって負電位の静電ノイズが印加された場合に必要・不必要に拘らずヒューズ素子１２が溶断されてしまうおそれがあった。また、制御ライン１６がヒューズ素子１２に直接接続されているため、制御ライン１６に静電ノイズに対する静電破壊防止回路を設けることもできなかった。
【０００５】
そこで、本発明は、ヒューズ素子を備えた半導体装置において静電ノイズによる溶断を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体基板上に形成された電気回路を含む半導体装置であって、スイッチング素子と、前記スイッチング素子と直列に接続され、前記スイッチング素子が導通状態となることによって流れる電流によって溶断するヒューズ素子と、を備え、前記スイッチング素子を制御する制御信号を印加するための制御ラインには静電破壊防止回路が接続されていることを特徴とする半導体装置である。
【０００７】
ヒューズ素子に対する入力インピーダンスが高い制御ラインに印加される制御信号によって制御されるスイッチング素子を設けることによって、静電破壊防止回路を設けて、制御ラインに静電破壊防止回路を接続することができる。
【０００８】
具体的には、前記スイッチング素子をＮチャネル型電界効果トランジスタとして、前記ヒューズ素子の一端は、前記Ｎチャネル型電界効果トランジスタのドレイン−ソース間を介して接地され、前記Ｎチャネル型電界効果トランジスタのゲート端子に前記制御ラインが接続されていることが好適である。
【０００９】
また、前記スイッチング素子をＰチャネル型電界効果トランジスタとして、前記ヒューズ素子の一端は、前記Ｐチャネル型電界効果トランジスタのドレイン−ソース間を介して電源に接続され、前記Ｐチャネル型電界効果トランジスタのゲート端子に前記制御ラインが接続されていることが好適である。
【００１０】
このように、スイッチング素子として入力インピーダンスが高いゲートによって制御される電界効果トランジスタを用いることによって、ゲートに繋がる制御ラインに静電破壊防止回路を接続することが可能となる。
【００１１】
例えば、静電破壊防止回路としては、前記制御ラインにアノードが接続され、電源にカソードが接続された第１のダイオードと、前記制御ラインにカソードが接続され、アノードが接地された第２のダイオードと、を備える回路が挙げられる。本発明の半導体装置では、このように簡易な構成である静電破壊防止回路を用いることができる。
【発明の効果】
【００１２】
本発明によれば、ヒューズ素子を備えた半導体装置において静電ノイズによる溶断を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態における半導体装置１００は、図１に示すように、内部回路２０、ヒューズ素子２２、電界効果トランジスタ２４、電極２６及び静電破壊防止回路３０を含んで構成される。半導体装置１００は、プレーナ技術等を用いて半導体基板上に形成される。
【００１４】
ヒューズ素子２２は、内部回路２０に対する電源Ｖｃｃの供給ラインに組み込まれ、その両端に所定の閾値以上の電圧を印加することによって溶断され、内部回路２０と電源Ｖｃｃとの接続を切るために用いられる。ヒューズ素子２２の第１の端子は電源Ｖｃｃに接続され、第２の端子は抵抗素子Ｒ等を介して内部回路２０に接続される。
【００１５】
ヒューズ素子２２は、半導体基板上に形成されたポリシリコン層等からなる抵抗要素から構成される。ヒューズ素子２２は、例えば図２の平面図に示すように、幅が広い部分２２ａと幅が狭い部分２２ｂとを有するポリシリコン層を含んで構成することが好適である。幅が狭い部分２２ｂの断面積及び長さを調整することによってヒューズ素子２２の抵抗値を調整すると共に、ヒューズ素子２２の断面積をヒューズ素子２２に所定の電流を流すことによってヒューズ素子２２が溶断されるように設定する。
【００１６】
電界効果トランジスタ２４は、ヒューズ素子２２を溶断するための電流を制御するための入力インピーダンスが高いスイッチング素子として用いられる。ここでは、電界効果トランジスタ２４はＮチャネル型としている。電界効果トランジスタ２４のドレインはヒューズ素子２２の第２の端子に接続され、ソースは接地される。また、電界効果トランジスタ２４のゲートは、制御ライン２８によって電極２６に接続される。
【００１７】
電極２６は、電界効果トランジスタ２４のゲートに制御信号を印加するために設けられる。電極２６は、半導体装置１００がベアチップの状態においては外部に露出された状態にあり、ユーザは電極２６をソースに対して正電位とすることによって電界効果トランジスタ２４のドレイン−ソース間を導通させてヒューズ素子２２を溶断するための電流を流すことができる。
【００１８】
本実施の形態では、制御ライン２８には静電破壊防止回路３０が設けられている。静電破壊防止回路３０としては様々な回路が挙げられる。
【００１９】
例えば、図１に示すように、制御ライン２８にアノードが接続され、電源Ｖｃｃにカソードが接続された第１のダイオード３０ａと、制御ライン２８にカソードが接続され、アノードが接地された第２のダイオード３０ｂとを含む回路で構成することができる。このような回路では、電極２６に静電ノイズが印加されて電極２６の電位が上昇した場合には第１のダイオード３０ａが導通状態となり静電ノイズを電源Ｖｃｃのラインに逃がし、電極２６に静電ノイズが印加されて電極２６の電位が低下した場合には第２のダイオード３０ｂが導通状態となり静電ノイズを接地ラインに逃がす。これによって、静電ノイズによる影響を抑制することができる。
【００２０】
具体的には、電界効果トランジスタ２４のゲート幅及びゲート長をそれぞれ１μｍ以下及び数百μｍ程度（例えば、０．３４μｍ及び１６０μｍ）に設定し、ヒューズ素子２２のヒューズ容量を数十ｍＷ（例えば、３９ｍＷ）に設定する。電源電圧Ｖｃｃとして数Ｖ（例えば、２Ｖ）の電圧を印加した状態で電界効果トランジスタ２４をオンさせることによってヒューズ素子２２を溶断させることができる。
【００２１】
実施の形態の別例として図３に示す半導体装置１０２の回路構成とすることもできる。半導体装置１０２は、図３に示すように、内部回路２０、ヒューズ素子２２、電界効果トランジスタ２５、電極２６及び静電破壊防止回路３０を含んで構成される。半導体装置１０２も、半導体装置１００と同様にプレーナ技術等を用いて半導体基板上に形成される。
【００２２】
半導体装置１０２では、ヒューズ素子２２の第１の端子は抵抗素子Ｒを介して内部回路２０に接続され、第２の端子は接地される。ヒューズ素子２２は、半導体装置１００のヒューズ素子２２と同様に半導体基板上に形成することができる。
【００２３】
電界効果トランジスタ２５は、ヒューズ素子２２を溶断するための電流を制御するための入力インピーダンスが高いスイッチング素子として用いられる。ここでは、電界効果トランジスタ２５はＰチャネル型としている。電界効果トランジスタ２５のドレインは電源Ｖｃｃに接続され、ソースはヒューズ素子２２の第１の端子に接続される。また、電界効果トランジスタ２５のゲートは、制御ライン２８を介して電界効果トランジスタ２４のゲートに制御信号を印加するための電極２６に接続される。ユーザは電極２６をソースに対して負電位とすることによって電界効果トランジスタ２５のドレイン−ソース間を導通させてヒューズ素子２２を溶断するための電流を流すことができる。
【００２４】
制御ライン２８には静電破壊防止回路３０が設けられる。例えば、半導体装置１００と同様に、制御ライン２８にアノードが接続され、電源Ｖｃｃにカソードが接続された第１のダイオード３０ａと、制御ライン２８にカソードが接続され、アノードが接地された第２のダイオード３０ｂとを含む回路で構成することができる。この回路によって、電極２６に静電ノイズが印加されて電極２６の電位が上昇した場合には第１のダイオード３０ａが導通状態となり静電ノイズを電源Ｖｃｃのラインに逃がし、電極２６に静電ノイズが印加されて電極２６の電位が低下した場合には第２のダイオード３０ｂが導通状態となり静電ノイズを接地ラインに逃がすことができる。
【００２５】
具体的には、電界効果トランジスタ２５のゲート幅及びゲート長をそれぞれ１μｍ以下及び数百μｍ程度（例えば、０．３４μｍ及び４００μｍ）に設定し、ヒューズ素子２２のヒューズ容量を数十ｍＷ（例えば、３９ｍＷ）に設定する。電源電圧Ｖｃｃとして数Ｖ（例えば、２．１Ｖ）の電圧を印加した状態で電界効果トランジスタ２５をオンさせることによってヒューズ素子２２を溶断させることができる。
【００２６】
以上のように、本実施の形態における半導体装置では、ヒューズ素子に流れる電流を間接的に制御するためのスイッチング素子を設けることによって、スイッチング素子の制御ラインに静電破壊防止回路を設けることができる。したがって、静電ノイズによって不用意にヒューズ素子が溶断されることを防ぐことができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態における半導体装置の構成を示す回路図である。
【図２】本発明の実施の形態におけるヒューズ素子の構成を示す平面図である。
【図３】本発明の実施の形態における半導体装置の別例の構成を示す回路図である。
【図４】従来の半導体装置の構成を示す回路図である。
【符号の説明】
【００２８】
１０  内部回路、１２  ヒューズ素子、１４  電極、１６  制御ライン、２０  内部回路、２２  ヒューズ素子、２２ａ  幅が広い部分、２２ｂ  幅が狭い部分、２４，２５  スイッチング素子、２６  電極、２８  制御ライン、３０  静電破壊防止回路、３０ａ，３０ｂ  ダイオード、１００，１０２  半導体装置。
【図１】
2007088192.tif 000003
【図２】
2007088192.tif 000004
【図３】
2007088192.tif 000005
【図４】
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