(57)【要約】【課題】  不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供する。【解決手段】  プラグ１６を形成した絶縁膜１４上にシリコンリッチな酸化膜よりなる層間絶縁膜１７およびＴＥＯＳ膜よりなる層間絶縁膜１８を形成する。そして、層間絶縁膜１７および層間絶縁膜１８を貫通する溝１９を設け、この溝１９内へ埋め込むように配線２０ａを形成する。すなわち、第１配線層を層間絶縁膜１７および層間絶縁膜１８に埋め込んだ埋め込み配線とする。さらに、第１配線層を構成する配線２０ａ〜２０ｃと同層の層間絶縁膜１７として水や水素などの不純物を捕獲する性質を有するシリコンリッチな酸化膜とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子および複数の配線層を有する半導体装置であって、
（ａ）前記半導体素子上に形成された第１層間絶縁膜と、
（ｂ）前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
（ｃ）前記第１層間絶縁膜および前記第２層間絶縁膜を貫通する溝と、
（ｄ）前記溝に埋め込まれた配線とを備え、
前記第１層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項２】
前記第１層間絶縁膜および前記第２層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１層間絶縁膜は、シリコン原子に対する酸素原子の割合が１．５以上１．９未満であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１層間絶縁膜の膜厚は、１００ｎｍ以上３００ｎｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第２層間絶縁膜は、ＴＥＯＳを原料として生成された酸化シリコン膜であることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記第１層間絶縁膜および前記第２層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
さらに、前記配線を埋め込んだ前記第２層間絶縁膜上に形成された第３層間絶縁膜を備え、
前記第３層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１層間絶縁膜、前記第２層間絶縁膜および前記第３層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１層間絶縁膜と前記第３層間絶縁膜とを合わせた膜厚は、１００ｎｍ以上３００ｎｍ以下であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記半導体素子は、不揮発性メモリ素子であることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記配線は、タングステン膜または銅膜より形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１２】
半導体素子および複数の配線層を有する半導体装置であって、
（ａ）第４層間絶縁膜と、
（ｂ）前記第４層間絶縁膜を貫通する溝と、
（ｃ）前記溝に埋め込まれた配線と、
（ｄ）前記配線を埋め込んだ第４層間絶縁膜上に形成された第５層間絶縁膜とを備え、
前記第５層間絶縁膜は、前記第４層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項１３】
前記第４層間絶縁膜および前記第５層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
（ａ）半導体基板上に前記半導体素子を形成する工程と、
（ｂ）前記半導体素子上に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
（ｄ）前記第１層間絶縁膜および前記第２層間絶縁膜を貫通する溝を形成する工程と、
（ｅ）前記溝内を含む前記第２層間絶縁膜上に導体膜を形成する工程と、
（ｆ）前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備え、
前記第１層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１層間絶縁膜および前記第２層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第１層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第２層間絶縁膜は、ＴＥＯＳを原料として生成された酸化シリコン膜であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１層間絶縁膜および前記第２層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１８】
さらに、
（ｇ）前記配線を埋め込んだ前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程を備え、
前記第３層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
（ａ）第４層間絶縁膜を形成する工程と、
（ｂ）前記第４層間絶縁膜を貫通する溝を形成する工程と、
（ｃ）前記溝内を含む前記第４層間絶縁膜上に導体膜を形成する工程と、
（ｄ）前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程と、
（ｅ）前記配線を埋め込んだ前記第４層間絶縁膜上に第５層間絶縁膜を形成する工程とを備え、
前記第５層間絶縁膜は、前記第４層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
前記第４層間絶縁膜および前記第５層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、デトラップ・リテンション特性を改善する必要のある不揮発性メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−２６６５９号公報（特許文献１）には、以下に示す技術が記載されている。すなわち、ビットラインコンタクトプラグが設けられた半導体基板上にバリア膜、層間絶縁膜および金属ハードマスク膜を順次形成する。そして、金属ハードマスク膜をパターニングし、ビットラインコンタクトプラグと対応するビットライン領域を開放する金属ハードマスク膜パターンを形成する。その後、金属ハードマスク膜パターンをエッチングマスクとするエッチング工程によって層間絶縁膜およびバリア膜をエッチングしてビットライン用トレンチを形成する。続いて、ビットライン用トレンチが埋め込まれるようにビットライン用金属膜を形成した後、平坦化工程を行い、層間絶縁膜上のビットライン用金属膜および金属ハードマスク膜パターンを除去する。このようにして、ビットライン用金属膜よりなるビットラインとこのビットラインを埋め込むバリア膜および層間絶縁膜を形成することができる。ここで、バリア膜は、層間絶縁膜にビットライン用トレンチを形成する際のエッチングストッパとしての役割を有するとしている。
【特許文献１】特開２００５−２６６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体記憶装置として、電源を切っても記憶内容を保持し続ける不揮発性メモリがある。この不揮発性メモリには、例えばＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリなどの種類がある。不揮発性メモリは、例えば、半導体基板上に不揮発性メモリ素子が形成され、この不揮発性メモリ素子上に多層にわたる配線が形成されている。多層にわたる配線の一例として、第１配線層がタングステン膜から形成され、第２配線層および第３配線層がアルミニウム膜から形成されているものがある。
【０００４】
多層配線構造では、配線層間に層間絶縁膜を形成するが、例えば層間絶縁膜上に配線層を形成すると、配線層の厚さの分だけ段差が生じることになる。したがって、例えば第１配線層上には、第１配線層の厚さで生じた段差を埋め込んでなくすため、まず、埋め込み特性に優れた高密度プラズマＣＶＤ法で形成した酸化シリコン膜（ＨＤＰ−ＣＶＤ膜という）を形成する。そして、ＨＤＰ−ＣＶＤ膜上に平坦性の良好なＴＥＯＳを原料とした酸化シリコン膜（ＴＥＯＳ膜という）を形成している。つまり、配線層間に形成される層間絶縁膜は、ＨＤＰ−ＣＶＤ膜とＴＥＯＳ膜の２層構造となっている。この２層構造は、第１配線層と第２配線層との間の層間絶縁膜だけでなく、第２配線層と第３配線層との間の層間絶縁膜や第３配線層上の層間絶縁膜にも使用される。
【０００５】
しかし、ＨＤＰ−ＣＶＤ膜中には、水（Ｈ２Ｏ）、水素（Ｈ２）などの不純物が多数含まれており、これらの不純物が半導体基板に加えられる熱処理などによって不揮発性メモリ素子のゲート絶縁膜に浸入する。すると、ゲート絶縁膜がダメージを受け、不揮発性メモリ素子のしきい値電圧が変動してしまう問題点がある。すなわち、ＨＤＰ−ＣＶＤ膜中に存在する不純物に起因して不揮発性メモリ素子のデトラップ・リテンション特性が劣化してしまう。ここで、デトラップ・リテンション特性の劣化とは、不揮発性メモリ素子のしきい値が変動してしまうことをいう。特に、不揮発性メモリでは、しきい値変動の許容範囲が狭くなっているので、ＨＤＰ−ＣＶＤ膜中の不純物に起因したしきい値変動は誤動作を招きやすい。
【０００６】
そこで、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止するために、水や水素などの不純物をトラップする膜を不揮発性メモリ素子とＨＤＰ−ＣＶＤ膜との間に挿入することが行なわれている。すなわち、水や水素などの不純物をトラップする性質を有するシリコンリッチな酸化膜（ＳｉＯ、ＳｉＯＮ、ＳｉＯＣなど）を不揮発性メモリ素子とＨＤＰ−ＣＶＤ膜の間に挿入して不純物が不揮発性メモリ素子のゲート絶縁膜に浸入しないようにしている。ここで、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が１．９未満である酸化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜や炭素含有酸化シリコン（ＳｉＯＣ）膜などが含まれる。
【０００７】
シリコンリッチな酸化膜を不揮発性メモリ素子とＨＤＰ−ＣＶＤ膜の間に挿入する方法として、第１に、第１配線層を形成した直後にシリコンリッチな酸化膜を形成することが考えられる。つまり、第１配線層とＨＤＰ−ＣＶＤ酸化膜の間にシリコンリッチな酸化膜を形成することが考えられる。しかし、微細化によって第１配線層である配線間の距離が狭くなってきているので、第１配線層を形成する配線間の埋め込みマージンが不足する。すなわち、配線間に形成されているスペースをＨＤＰ−ＣＶＤ膜で埋め込むが、ＨＤＰ−ＣＶＤ膜を形成する前に、配線上にシリコンリッチな酸化膜を形成すると、配線間に形成されているスペースのアスペクト比が大きくなり、ＨＤＰ−ＣＶＤ膜でも充分に埋め込むことができなくなる問題点が発生する。配線間に形成されているスペースを充分に埋め込むことができないと、層間絶縁膜に、いわゆる「す」が発生してしまう。層間絶縁膜に「す」が発生すると、この層間絶縁膜上に形成される金属膜が、「す」の内部に残留し、配線間のショート不良を引き起こす原因ともなる。このことから、第１配線層を形成した後にシリコンリッチな酸化膜を形成する場合、デトラップ・リテンション特性の劣化を防止する効果を有するだけの膜厚のシリコンリッチな酸化膜を成膜することは困難になるという問題点がある。
【０００８】
第２に、シリコンリッチな酸化膜を第１配線層の直下に成膜することが考えられる。この場合、第１配線層の下層に形成されている層間絶縁膜の最上層にシリコンリッチな酸化膜を形成することになる。しかし、第１配線層の直下に形成される層間絶縁膜には、コンタクトホールが形成される。さらに、この層間絶縁膜上にエッチング技術を使用して第１配線層を形成する。したがって、コンタクトホール形成時および第１配線層形成時にシリコンリッチな酸化膜に削れが生じるため、シリコンリッチな酸化膜の削れ量を見込んで厚く形成する必要がある。ところが、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールを形成する際、シリコンリッチな酸化膜はエッチングしにくいため、コンタクトホールを完全に形成する前にマスクとなるレジスト膜がなくなってしまうおそれがある。すると、コンタクトホールの形状不良を引き起こす問題点が発生する。つまり、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールの形成マージンが不足する。
【０００９】
本発明の目的は、上述した問題点を生じさせることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置は、半導体素子および複数の配線層を有する半導体装置であって、（ａ）第１層間絶縁膜と、（ｂ）前記第１層間絶縁膜上に形成された第２層間絶縁膜と、（ｃ）前記第１層間絶縁膜および前記第２層間絶縁膜を貫通する溝と、（ｄ）前記溝に埋め込まれた配線とを備える。そして、前記第１層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【００１３】
また、本発明による半導体装置の製造方法は、半導体素子および複数の配線層を有する半導体装置の製造方法であって、（ａ）第１層間絶縁膜を形成する工程と、（ｂ）前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜および前記第２層間絶縁膜を貫通する溝を形成する工程とを備える。さらに、（ｄ）前記溝内を含む前記第２層間絶縁膜上に導体膜を形成する工程と、（ｅ）前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備える。そして、前記第１層間絶縁膜は、前記第２層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
層間絶縁膜に埋め込み配線を形成し、この埋め込み配線を形成した層間絶縁膜の一部をシリコンリッチな酸化膜で形成したので、副作用なく不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は、本実施の形態１における半導体装置の構成を示した断面図である。本実施の形態１における半導体装置では、不揮発性メモリ素子および多層配線が形成されている。図１において、シリコン単結晶よりなる半導体基板１の主面には、例えばＳＴＩ（Shallow Trench Isolation）構造よりなる素子分離領域２が形成されており、素子分離領域２で分離された領域にはメモリセル形成領域および周辺回路形成領域が形成されている。半導体基板１のメモリセル形成領域にはｐ型ウェル３が形成されており、メモリセル形成領域の外側に形成されている周辺回路形成領域には、ｐ型ウェル４が形成されている。
【００２２】
メモリセル形成領域において、ｐ型ウェル３上には不揮発性メモリ素子が形成されている。不揮発性メモリ素子は、ｐ型ウェル３上にゲート絶縁膜５を有しており、このゲート絶縁膜５上に電荷を蓄積する浮遊ゲート電極６を有している。ゲート絶縁膜５は、例えば酸化シリコン膜より形成され、浮遊ゲート電極６はポリシリコン膜より形成されている。浮遊ゲート電極６上には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したＯＮＯ膜７が形成され、ＯＮＯ膜７上にコントロールゲート電極８が形成されている。コントロールゲート電極８は、例えばポリシリコン膜から形成されている。
【００２３】
コントロールゲート電極８に整合したｐ型ウェル３内にはｎ型半導体領域１０が形成されている。このｎ型半導体領域１０は、不揮発性メモリ素子のソース領域あるいはドレイン領域となるものである。ソース領域となるｎ型半導体領域１０上には、プラグ１５が形成されており、プラグ１５を介してソース線（図示せず）に接続されている。また、ドレイン領域となるｎ型半導体領域１０上には、プラグ１６が形成されており、プラグ１６を介してビット線となる配線２０ａに接続されている。
【００２４】
このように、不揮発性メモリ素子は、主にソース領域およびドレイン領域となる一対のｎ型半導体領域１０と、これらの間に形成されたチャネル形成領域（ｐ型ウェル３）を有している。そして、チャネル形成領域上にゲート絶縁膜５、浮遊ゲート電極６、ＯＮＯ膜７およびコントロールゲート電極８を順次積層形成した構成をしている。
【００２５】
ここで、不揮発性メモリ素子の書き込み動作、読み出し動作および消去動作について簡単に説明する。まず、書き込み動作について説明する。不揮発性メモリ素子にデータを書き込むには、不揮発性メモリ素子のコントロールゲート電極８に、例えば９Ｖの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば４Ｖの電圧を印加する。そして、ｐ型ウェル３に、例えば３Ｖの電圧を印加し、不揮発性メモリ素子のソース領域を、例えば、０Ｖ（接地電位）に維持する。この結果、ソース領域とドレイン領域の間に形成されるチャネルにホットエレクトロンが発生する。このホットエレクトロンはエネルギーが高いので、チャネル上に形成されているゲート絶縁膜５をトンネルして、浮遊ゲート電極６内に注入される。これにより、不揮発性メモリ素子に書き込みが行なわれる。
【００２６】
次に、読み出し動作について説明する。不揮発性メモリ素子のデータを読み出すには、不揮発性メモリ素子のコントロールゲート電極８に、例えば２．７Ｖの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば０．８Ｖの電圧を印加する。そして、ｐ型ウェル３および不揮発性メモリ素子のソース領域を、例えば０Ｖに維持する。この際、不揮発性メモリ素子のソース領域とドレイン領域の間に電流が流れるか否かで、不揮発性メモリ素子に記憶されているデータ（「１」もしくは「０」）を読み出す。不揮発性メモリ素子の浮遊ゲート電極６に電子が注入されていない場合、不揮発性メモリ素子のしきい値電圧は小さくなるので、ソース領域とドレイン領域との間のチャネル領域に電流が流れる。このため、例えば、電流が流れるので不揮発性メモリ素子に「０」のデータが記憶されていることがわかる。一方、浮遊ゲート電極６に電子が注入されている場合、不揮発性メモリ素子のしきい値電圧は大きくなるので、チャネル領域に電流が流れない。このため、例えば、電流が流れないので不揮発性メモリ素子に「１」のデータが記憶されていることがわかる。このように、不揮発性メモリ素子では、浮遊ゲート電極６に電子が注入されているか否かによってしきい値電圧が変化することを利用してデータを記憶している。ここで、水や水素などの不純物が不揮発性メモリ素子のゲート絶縁膜５に浸入すると、不揮発性メモリ素子のしきい値電圧が変動する現象が生じる。すると、浮遊ゲート電極６に電子が注入されていないにもかかわらず、不純物の影響でしきい値電圧が上昇し電流が流れなくなるおそれがある。すると、本来不揮発性メモリ素子に「０」が記憶されているにもかかわらず、しきい値が上昇して電流が流れないので、あたかも不揮発性メモリ素子に「１」が記憶されているような誤動作を生じるおそれがある。水や水素などの不純物の影響で不揮発性メモリ素子のしきい値電圧が変動する現象は、デトラップ・リテンション特性の劣化として表現される。不揮発性メモリ素子では、特に誤動作を防止して信頼性を向上させるため、デトラップ・リテンション特性の劣化を防止する必要があることがわかる。
【００２７】
次に、消去動作について説明する。不揮発性メモリ素子に書き込まれたデータを消去するには、不揮発性メモリ素子のコントロールゲート電極８に、例えば１０．５Ｖの電圧を印加し、ｐ型ウェル３および不揮発性メモリ素子のドレイン領域に、例えば１０．５Ｖの電圧を印加する。そして、不揮発性メモリ素子のソース領域をフローティング状態（開放状態、ｏｐｅｎ状態）に維持する。すると、トンネル現象により、浮遊ゲート電極６に注入されている電荷がゲート絶縁膜５を介してチャネル領域に移動し、電子の放出が行なわれる。これにより、浮遊ゲート電極６に注入されている電子の放出が行なわれ、不揮発性メモリ素子に記憶されているデータ「１」の消去を行なうことができる。
【００２８】
次に、メモリセル形成領域の外周部には、コントロールゲート電極８と同層で形成されたダミー電極９が形成されている。このダミー電極９は、不揮発性メモリ素子形成時に生じる異物の影響を低減し、また、メモリセル形成領域と周辺回路形成領域との段差を少なくするなどのために形成される。
【００２９】
このダミー電極９の下層には、不揮発性メモリ素子と同様にＯＮＯ膜７、浮遊ゲート電極６およびゲート絶縁膜５が形成されているが、不揮発性メモリ素子としては機能しないようになっている。
【００３０】
一方、周辺回路形成領域には、ｐ型ウェル４が形成され、このｐ型ウェル４上にメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。メモリセル選択用ＭＩＳＦＥＴは、メモリセル形成領域に形成された複数の不揮発性メモリ素子の中から、動作させる不揮発性メモリ素子を選択する機能を有している。このメモリセル選択用ＭＩＳＦＥＴは、ｐ型ウェル４上にゲート絶縁膜１１を有し、このゲート絶縁膜１１上にコントロールゲート電極８と同層で形成されたゲート電極１２を有している。ゲート絶縁膜１１は、例えば酸化シリコン膜から形成され、ゲート電極１２は、例えばポリシリコン膜から形成されている。また、ゲート電極１２に整合して、ｐ型ウェル４内には、ソース領域あるいはドレイン領域となるｎ型半導体領域１３が形成されている。そして、ソース領域あるいはドレイン領域となるｎ型半導体領域１３には、プラグ１６が電気的に接続され、プラグ１６はそれぞれ配線２０ｂ、２０ｃに電気的に接続されている。
【００３１】
次に、配線層の構造について説明する。図１に示すように、不揮発性メモリ素子およびメモリセル選択用ＭＩＳＦＥＴの上部には例えば酸化シリコン膜よりなる絶縁膜１４が形成されており、この絶縁膜１４にプラグ１５およびプラグ１６が形成されている。プラグ１６を形成した絶縁膜１４には、第１配線層を形成する配線２０ａ〜２０ｃが形成されている。この配線２０ａ〜２０ｃは、埋め込み配線となっている。すなわち、絶縁膜１４上には、層間絶縁膜（第１層間絶縁膜）１７と層間絶縁膜（第２層間絶縁膜）１８が形成されており、この層間絶縁膜１７および層間絶縁膜１８には、貫通する溝１９が形成されている。そして、この溝１９を埋め込むように配線２０ａ〜２０ｃが形成されている。
【００３２】
ここで、層間絶縁膜１７は、シリコンリッチな酸化膜から形成されている。シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が１．９未満である酸化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜や炭素含有酸化シリコン（ＳｉＯＣ）膜などが含まれる。言い換えれば、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であるということもできる。
【００３３】
このようにシリコンリッチな酸化膜から構成される層間絶縁膜１７は、後述するＨＤＰ−ＣＶＤ膜２４やＨＤＰ−ＣＶＤ膜２７に含まれる水や水素などの不純物を層間絶縁膜１７の下層に形成されている不揮発性メモリ素子のゲート絶縁膜５やメモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜１１に浸入させない機能を有している。つまり、シリコンリッチな酸化膜は、ゲート絶縁膜５、１１にダメージを与える水や水素などの不純物を捕獲（トラップ）する性質を有しているので、ＨＤＰ−ＣＶＤ膜２４、２７で生じる不純物をゲート絶縁膜５、１１に到達する前に除去することができる。したがって、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。詳しく言えば、水や水素などの不純物がゲート絶縁膜５、１１に浸入してしきい値電圧の変動を起こさせることを抑制することができる。
【００３４】
シリコンリッチな酸化膜から形成されている層間絶縁膜１７上には、層間絶縁膜１８が形成されている。層間絶縁膜１８は、ＴＥＯＳ膜から形成されている。ＴＥＯＳ膜は通常の酸化シリコン膜であり、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜である。ＴＥＯＳ膜は、表面の平坦性が良好な膜である。このことから、層間絶縁膜１７は、層間絶縁膜１８に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【００３５】
本実施の形態１の一つの特徴は、層間絶縁膜１８上に配線２０ａ〜２０ｃを形成するのではなく、層間絶縁膜１７および層間絶縁膜１８に埋め込むように配線２０ａ〜２０ｃを形成した点にある。すなわち、絶縁膜１４上に形成される配線２０ａ〜２０ｃを通常の配線構造とするのではなく、層間絶縁膜１７および層間絶縁膜１８を埋め込む埋め込み配線とした点に一つの特徴がある。このように第１配線層を構成する配線２０ａ〜２０ｃを埋め込み配線とすることにより、層間絶縁膜１７によるデトラップ・リテンション特性の劣化を防止しつつ、課題で述べた問題を解決することができるのである。
【００３６】
つまり、課題で述べたように、埋め込み配線を用いない場合には、一つの方法として絶縁膜１４上に埋め込み配線ではない配線を形成する。そして、配線上にシリコンリッチな酸化膜を形成した後、配線による段差を埋め込むためＨＤＰ−ＣＶＤ膜を形成する。このとき、配線とＨＤＰ−ＣＶＤ膜との間にシリコンリッチな酸化膜を形成しているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。しかし、シリコンリッチな酸化膜を形成することで、第１配線層を構成する配線間のスペースにおけるアスペクト比が高くなり、ＨＤＰ−ＣＶＤ膜でも充分に埋め込むことができない問題が発生する。これに対し、本実施の形態１では、埋め込み配線を用いることにより、シリコンリッチな酸化膜である層間絶縁膜１７と同層に配線２０ａ〜２０ｃを形成することができる。したがって、シリコンリッチな酸化膜を形成したために、第１配線層を構成する配線間のスペースにおけるアスペクト比の上昇という問題は発生しない。さらに、配線２０ａ〜２０ｃは層間絶縁膜１７および層間絶縁膜１８に埋め込むように形成されているので、層間絶縁膜１８の表面は平坦である。このため、配線２０ａ〜２０ｃ上にＨＤＰ−ＣＶＤ膜を成膜する必要がなく、不純物の発生源を第１配線層の直上に設けなくてもよい効果が得られる。
【００３７】
また、課題で述べた他の方法として、第１配線層の直下にシリコンリッチな酸化膜を形成することが考えられる。しかし、この方法では、課題で述べたように、第１配線層の直下に形成するコンタクトホールの形状不良を引き起こす問題点がある。これは、第１配線層の直下に形成されるシリコンリッチな酸化膜がコンタクトホールの形成などにより削れが発生するため、削れ量を見込んで厚く形成することに起因する。しかし、本実施の形態１によれば、絶縁膜１４にプラグ１６を形成した後、絶縁膜１４上にシリコンリッチな酸化膜である層間絶縁膜１７を形成している。したがって、層間絶縁膜１７によって絶縁膜１４に形成するプラグ１６の形状不良を引き起こすことはない。さらに、層間絶縁膜１７上には、ＴＥＯＳ膜よりなる層間絶縁膜１８が形成されている。このため、層間絶縁膜１７および層間絶縁膜１８にエッチングにより溝１９を形成する際でも、シリコンリッチな酸化膜よりなる層間絶縁膜１７が常に層間絶縁膜１８によって保護されているので、削れを見込んで厚く形成する必要はない。つまり、本実施の形態１によれば、シリコンリッチな酸化膜をデトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚で成膜すればよいことになる。デトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚とは、例えば１００ｎｍ以上３００ｎｍ以下である。また、デトラップ・リテンション特性の劣化を防止するには、例えばシリコンリッチな酸化シリコン膜の場合、シリコン原子に対する酸素原子の割合が１．５以上１．９未満の膜を使用することが望ましい。
【００３８】
以上述べたように、本実施の形態１では、第１配線層を構成する配線２０ａ〜２０ｃを、シリコンリッチな酸化膜よりなる層間絶縁膜１７と層間絶縁膜１８に埋め込むように形成したので、課題で説明した問題点を発生させることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【００３９】
絶縁膜１４に形成されるプラグ１５およびプラグ１６は、例えばチタン／窒化チタン膜よりなるバリアメタル膜と、タングステン膜の積層膜から形成される。同様に、第１配線層を構成する配線２０ａ〜２０ｃもチタン／窒化チタン膜およびタングステン膜の積層膜から構成される。
【００４０】
次に、配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上には、例えばＴＥＯＳ膜よりなる層間絶縁膜２１が形成されており、この層間絶縁膜２１にプラグ２２が形成されている。そして、プラグ２２を形成した層間絶縁膜２１上には、第２配線層となる配線２３が形成されている。この配線２３は、第１配線層を構成する配線２０ａ〜２０ｃと異なり、埋め込み配線ではない構造で形成されている。したがって、層間絶縁膜２１上には配線２３が形成されている領域と配線２３が形成されていない領域で段差が生じていることになる。配線２３は、例えばチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４１】
配線２３による段差を埋め込むため、配線２３上を含む層間絶縁膜２１上には、ＨＤＰ−ＣＶＤ膜２４が形成されている。ＨＤＰ−ＣＶＤ膜２４は、埋め込み特性に優れた高密度プラズマＣＶＤ法で形成した酸化シリコン膜である。高密度プラズマＣＶＤ法とは、原料のイオン密度が１０１２〜１０１３／ｃｍ３であるプラズマＣＶＤ法である。この高密度プラズマＣＶＤ法で成膜したＨＤＰ−ＣＶＤ膜２４は、段差を埋め込む埋め込み特性に優れた膜であるので、配線２３による段差、すなわち、配線２３間のスペースを良好に埋め込むことができる。一方、ＨＤＰ−ＣＶＤ膜は、水や水素などの不純物を多量に含んだ膜であるので、何らの対策もしないと、ＨＤＰ−ＣＶＤ膜２４中に存在する不純物が下層に形成されているゲート絶縁膜５などに浸入し、しきい値電圧の変動を生じさせる問題点がある。しかし、本実施の形態１では、ＨＤＰ−ＣＶＤ膜２４と不揮発性メモリ素子のゲート絶縁膜５との間の第１配線層に不純物を捕獲するシリコンリッチな酸化膜を形成しているので、ゲート絶縁膜５への不純物の浸入を防止することができ、不純物によるしきい値電圧の変動を抑制することができる。
【００４２】
ＨＤＰ−ＣＶＤ膜２４上には、例えば平坦性に優れたＴＥＯＳ膜よりなる層間絶縁膜２５が形成されており、この層間絶縁膜２５上に第３配線層を構成する配線２６が形成されている。この配線２６は、第１配線層を構成する配線２０ａ〜２０ｃと異なり、埋め込み配線ではない構造で形成されている。つまり、配線２６は、配線２３と同様の構成をしており、例えばチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４３】
配線２６上を含む層間絶縁膜２５上には、配線２６による段差を埋め込むため、ＨＤＰ−ＣＶＤ膜２７が形成されており、このＨＤＰ−ＣＶＤ膜２７上には、例えばＴＥＯＳ膜よりなる層間絶縁膜２８が形成されている。なお、この層以上の層の構成は同様であるので省略する。
【００４４】
次に、本実施の形態１における半導体装置の別の効果について説明する。図２は、図１の一部に対応した領域を示す断面図である。図２において、絶縁膜１４上にはシリコンリッチな酸化膜よりなる層間絶縁膜１７が形成されており、この層間絶縁膜１７上にＴＥＯＳ膜よりなる層間絶縁膜１８が形成されている。そして、層間絶縁膜１７および層間絶縁膜１８には溝１９が形成されており、この溝１９に埋め込むように配線２０ａ〜２０ｃが形成されている。
【００４５】
配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上には、層間絶縁膜２１が形成されており、この層間絶縁膜２１にプラグ２２が形成されている。ここで、プラグ２２は本来配線２０ａ上に包含されるように形成されるが、図２では、位置ずれを起こしてプラグ２２の一部が配線２０ａからはみ出している様子を示している。このようにプラグ２２となる孔が配線２０ａ上から位置ずれを起こした場合、孔は下層の半導体基板にまで達してしまう。すると、プラグ２２によって半導体基板と配線とがショートしてしまう不具合が発生する。
【００４６】
しかし、本実施の形態１では、絶縁膜１４上にシリコンリッチな酸化膜からなる層間絶縁膜１７が形成されている。層間絶縁膜２１と層間絶縁膜１８は同じ種類のＴＥＯＳ膜から形成されているので、位置ずれを起こした場合、層間絶縁膜２１だけでなく層間絶縁膜１８もエッチングされてしまう。ところが、層間絶縁膜１８の下層に形成されている層間絶縁膜１７は、シリコンリッチな酸化膜から形成されている。ＴＥＯＳ膜とシリコンリッチな酸化膜では、シリコンの含有率が異なるため、エッチングされる度合が異なる。すなわち、シリコンリッチな酸化膜よりなる層間絶縁膜１７は、ＴＥＯＳ膜よりなる層間絶縁膜１８のエッチングストッパとしての役割を有する。このため、プラグ２２を形成するための孔が位置ずれを起こしたとしても、エッチングは層間絶縁膜１７で停止することになる。したがって、プラグ２２によって半導体基板と配線が導通することはなく、半導体基板と配線とのショート不良を防止することができる。
【００４７】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。なお、以下に示す図面においては、図１に示した不揮発性メモリ素子などの構造については省略し、絶縁膜１４上の構成について説明する。つまり、本発明の特徴部分である配線層を製造する工程について説明する。
【００４８】
まず、図３に示すように、絶縁膜１４にプラグ１６を形成する。絶縁膜１４にプラグ１６を形成するには、絶縁膜１４を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜１４にコンタクトホールを形成する。そして、形成したコンタクトホール内を含む絶縁膜１４上にチタン／窒化チタン膜およびタングステン膜を成膜する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して絶縁膜１４の表面に形成されている不要なチタン／窒化チタン膜およびタングステン膜を除去する。これにより、コンタクトホール内にチタン／窒化チタン膜およびタングステン膜を埋め込んだプラグ１６を形成することができる。
【００４９】
次に、図４に示すように、プラグ１６を形成した絶縁膜１４上にシリコンリッチな酸化膜よりなる層間絶縁膜１７を形成する。シリコンリッチな酸化膜はプラズマＣＶＤ法を用いて形成することができる。ここで使用するプラズマＣＶＤ法は、イオン密度が１０１２〜１０１３／ｃｍ３である高密度プラズマＣＶＤ法よりイオン密度の低いプラズマＣＶＤ法が用いられる。このプラズマＣＶＤ法によれば、高密度プラズマＣＶＤ法のように水や水素などの不純物を含有しない膜を形成することができる。本工程で使用するプラズマＣＶＤ法の成膜条件は、原料としてシランガス（ＳｉＨ４）やＮ２Ｏなどが用いられ、圧力は数Ｔｏｒｒ（１３３．３２Ｐａ）である。これは、シリコンリッチな酸化膜がシリコンリッチな酸化シリコン膜である場合の条件である。シリコンリッチな酸化膜として、デトラップ・リテンション特性の劣化を防止するのに必要な膜厚である約１００ｎｍ〜３００ｎｍを形成することが望ましいが、これ以上の膜厚を成膜してもよい。
【００５０】
続いて、層間絶縁膜１７上にＴＥＯＳ膜よりなる層間絶縁膜１８を形成する。ＴＥＯＳ膜は、シリコンリッチな酸化膜を形成したときと同様に、高密度プラズマＣＶＤ法よりもイオン密度の低いプラズマＣＶＤ法が用いられる。このため、水や水素などの不純物のないＴＥＯＳ膜を形成することができる。本工程で使用するプラズマＣＶＤ法の成膜条件は、原料としてＴＥＯＳ（Tetra Ethyl Ortho Silicate）、Ｏ２、Ｈｅなどが用いられ、圧力は数Ｔｏｒｒ（１３３．３２Ｐａ）である。
【００５１】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜１７および層間絶縁膜１８を貫通する溝１９を形成する。溝１９はの底部には、プラグ１６の表面が露出している。このとき、層間絶縁膜１８を構成するＴＥＯＳ膜と、層間絶縁膜１７を構成するシリコンリッチな酸化膜のシリコン含有量の違いを利用することで、シリコンリッチな酸化膜がＴＥＯＳ膜をエッチングする際のエッチングストッパとして機能するようにできる。このため、溝１９の深さ制御が容易になる利点がある。
【００５２】
続いて、図６に示すように、溝１９内を含む層間絶縁膜１８上にチタン／窒化チタン膜１９ａを形成する。このチタン／窒化チタン膜１９ａは、バリアメタル膜としての機能を有し、例えばスパッタリング法を使用して形成することができる。その後、溝１９内を埋め込むように、タングステン膜１９ｂを形成する。タングステン膜１９ｂは、例えばＣＶＤ法を用いて形成することができる。
【００５３】
次に、図７に示すように、層間絶縁膜１８上の不要なチタン／窒化チタン膜１９ａおよびタングステン膜１９ｂを、例えばＣＭＰ法で除去することにより、第１配線層を構成する配線２０ａ〜２０ｃを形成することができる。すなわち、溝１９に、チタン／窒化チタン膜１９ａおよびタングステン膜１９ｂを埋め込んだ埋め込み配線を形成することができる。
【００５４】
続いて、図８に示すように、層間絶縁膜１７および層間絶縁膜１８に埋め込んだ配線２０ａ〜２０ｃ上を含む層間絶縁膜１８上に、例えばＴＥＯＳ膜よりなる層間絶縁膜２１を形成する。本実施の形態１では、第１配線層を構成する配線２０ａ〜２０ｃを埋め込み配線としているので、その表面は平坦化されている。したがって、デトラップ・リテンション特性の劣化をもたらすＨＤＰ−ＣＶＤ膜を層間絶縁膜１８上に形成する必要はなくなる。すなわち、層間絶縁膜１８上には、ＨＤＰ−ＣＶＤ膜を形成せずに、直接、ＴＥＯＳ膜よりなる層間絶縁膜２１を形成することができる。本実施の形態１では、ＨＤＰ−ＣＶＤ膜中に含まれる水や水素などを捕獲する性質を有するシリコンリッチな酸化膜を形成しているので、デトラップ・リテンション特性の劣化を防止することができる。さらに、第１配線層上にＨＤＰ−ＣＶＤ膜を形成しなくてもよくなるため、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を抑制することができ、本実施の形態１における半導体装置の信頼性向上を図ることができる。このように、第１配線層を埋め込み配線とすることで、第１配線層の直上にＨＤＰ−ＣＶＤ膜を形成しなくてもよい効果も得られる。
【００５５】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜２１に孔２１ａを形成する。孔２１ａの底部では、配線２０ａが露出する。ここで、図９に示すように、孔２１ａを形成する位置が本来形成されるべき場所からずれたとする。層間絶縁膜２１はＴＥＯＳ膜から形成されており、また、層間絶縁膜１８もＴＥＯＳ膜から形成されている。このため、孔２１ａが位置ずれを起こした場合、層間絶縁膜１８もエッチングされてしまう。しかし、層間絶縁膜１８の下層に形成されている層間絶縁膜１７は、ＴＥＯＳ膜とはシリコンの含有量が異なるシリコンリッチな酸化膜から形成されている。したがって、位置ずれを起こした孔２１ａのエッチングは、層間絶縁膜１７で停止することになる。つまり、ＴＥＯＳ膜をエッチングする条件において、シリコンリッチな酸化膜はエッチングされにくいため、エッチングストッパとして機能する。これにより、孔２１ａの形成位置がずれたとしても、孔２１ａが半導体基板にまで達することがなく配線と半導体基板がショートする不良を防止することができる。
【００５６】
以下では、孔２１ａの位置ずれがないものとして説明する。図８に続く図１０に示すように、孔２１ａを含む層間絶縁膜２１上にチタン／窒化チタン膜およびタングステン膜を積層して形成する。そして、層間絶縁膜２１上の不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去する一方、孔２１ａ内にチタン／窒化チタン膜およびタングステン膜を残すことによりプラグ２２を形成する。
【００５７】
続いて、図１１に示すように、プラグ２２を形成した層間絶縁膜２１上に、順次、チタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を積層する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第２配線層を構成する配線２３を形成する。この配線２３は、層間絶縁膜２１に埋め込まれた埋め込み配線ではなく、層間絶縁膜２１上に形成された通常の配線構造をしている。このため、層間絶縁膜２１上では、配線２３が形成された領域が高くなっており、段差が形成されている。この段差を埋め込むため、図１２に示すように、配線２３を形成した層間絶縁膜２１上に、段差の埋め込み特性に優れたＨＤＰ−ＣＶＤ膜２４を形成する。ＨＤＰ−ＣＶＤ膜２４は、イオン密度が１０１２〜１０１３／ｃｍ３である高密度プラズマＣＶＤ法を用いて形成される。その成膜条件は、原料としてシランガス、Ｏ２、Ａｒなどが用いられ、圧力は数ｍＴｏｒｒ（０．１３３Ｐａ）である。このＨＤＰ−ＣＶＤ膜２４によれば、配線２３による段差を良好に埋め込むことができるが、水や水素などの不純物が多量に含まれている。しかし、本実施の形態１では、第２配線層よりも下層の第１配線層に不純物を捕獲するシリコンリッチな酸化膜が形成されているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【００５８】
次に、ＨＤＰ−ＣＶＤ膜２４上に、例えばＴＥＯＳ膜からなる層間絶縁膜２５を形成する。そして、図１３に示すように、層間絶縁膜２５上に、順次、チタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。これにより、第３配線層を構成する配線２６を形成することができる。
【００５９】
続いて、図１４に示すように、配線２６を形成した層間絶縁膜２５上にＨＤＰ−ＣＶＤ膜２７を形成し、このＨＤＰ−ＣＶＤ膜２７上に、例えばＴＥＯＳ膜よりなる層間絶縁膜２８を形成する。その後は同様にして、多層配線構造を形成する。このようにして、本実施の形態１における半導体装置を製造することができる。
【００６０】
（実施の形態２）
前記実施の形態１では、第１配線層を構成する配線を埋め込み配線とする例について説明したが、本実施の形態２では、第１配線層および第２配線層を構成する配線を埋め込み配線とする例について説明する。
【００６１】
図１５は本実施の形態２における半導体装置の配線構造を示した断面図である。図１５において、絶縁膜１４より下層の構成は図１と同様であるため省略している。
【００６２】
図１５において、プラグ１６を形成した絶縁膜１４上には、層間絶縁膜１７および層間絶縁膜１８が積層して形成されている。ここで、層間絶縁膜１７はシリコンリッチな酸化膜から形成され、層間絶縁膜１８はＴＥＯＳ膜から形成されている。そして、層間絶縁膜１７および層間絶縁膜１８には、これらの膜を貫通する溝１９が形成されており、この溝１９に埋め込むように配線２０ａ〜２０ｃが形成されている。このように第１配線層を構成する配線２０ａ〜２０ｃが前記実施の形態１と同様に埋め込み配線で形成されているので、前記実施の形態１と同様の効果を得ることができる。前記実施の形態１において、配線２０ａ〜２０ｃは、チタン／窒化チタン膜とタングステン膜の積層膜から形成されるとしていたが、本実施の形態２のように、配線２０ａ〜２０ｃをチタン／窒化チタン膜と銅膜の積層膜から形成するようにしてもよい。
【００６３】
配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上には、配線２０ａ〜２０ｃを構成する銅の拡散を防止するため、バリア絶縁膜となる窒化シリコン膜２９が形成されている。そして、この窒化シリコン膜２９上には、例えば、ＴＥＯＳ膜よりなる層間絶縁膜３０が形成されている。
【００６４】
この層間絶縁膜３０には溝３１が形成されており、この溝３１の底部には配線２０ａの表面が露出している。溝３１内にはプラグおよび配線３２が形成されており、下層に形成されている配線２０ａと電気的に接続されている。第２配線層を構成する配線３２も埋め込み配線として形成されており、層間絶縁膜３０に形成された溝３１に埋め込まれている。配線３２は、例えば、チタン／窒化チタン膜および銅膜の積層膜から形成されている。
【００６５】
配線３２を埋め込んだ層間絶縁膜３０上には、銅の拡散を防止する窒化シリコン膜３３が形成されており、この窒化シリコン膜３３上に、例えばＴＥＯＳ膜からなる層間絶縁膜３４が形成されている。層間絶縁膜３４上には第３配線層を構成する配線３５が形成されている。配線３５は埋め込み配線としてではなく通常の配線として形成されており、例えばチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜の積層膜から形成されている。
【００６６】
配線３５は、埋め込み配線でないため、層間絶縁膜３４上の配線３５が形成されている領域と配線３５が形成されていない領域で段差が生じていることになる。したがって、段差を埋め込むため、配線３５を形成した層間絶縁膜３４上にはＨＤＰ−ＣＶＤ膜３６が形成されている。そして、ＨＤＰ−ＣＶＤ膜３６上には、例えばＴＥＯＳ膜からなる層間絶縁膜３７が形成されている。
【００６７】
本実施の形態２によれば、第１配線層を構成する配線２０ａ〜２０ｃだけでなく、第２配線層を構成する配線３２も埋め込み配線となっている。このため、第２配線層を構成する配線３２による段差はなく、配線３２を埋め込んだ層間絶縁膜３０の表面は平坦である。したがって、第２配線層を構成する配線３２上にＨＤＰ−ＣＶＤ膜を形成する必要がない。前記実施の形態１では、第２配線層および第３配線層は埋め込み配線ではなかったので、それぞれの配線層上にＨＤＰ−ＣＶＤ膜を形成する必要があった。これに対し、本実施の形態２では第２配線層も埋め込み配線としているので、第２配線層上にＨＤＰ−ＣＶＤ膜を形成する必要がなくなる。このことから、本実施の形態２では、埋め込み配線ではない第３配線層上にだけＨＤＰ−ＣＶＤ膜を形成すればよいことになる。すなわち、前記実施の形態１に比べて、ＨＤＰ−ＣＶＤ膜の数を低減することができるので、ＨＤＰ−ＣＶＤ膜中に存在する不純物に起因したデトラップ・リテンション特性の劣化をさらに抑制することができる。
【００６８】
本実施の形態２における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６９】
図３から図７までの工程は前記実施の形態１と同様である。ただし、配線２０ａ〜２０ｃを構成する材料としてチタン／窒化チタン膜と銅膜の積層膜を用いている。続いて、図１６に示すように、配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上に窒化シリコン膜２９を形成する。窒化シリコン膜２９は、配線２０ａ〜２０ｃを構成する銅が外部へ拡散することを防止する機能を有しており、例えばＣＶＤ法で形成することができる。
【００７０】
次に、図１７に示すように、配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上は平坦であるので、ＨＤＰ−ＣＶＤ膜を成膜する必要はなく、窒化シリコン膜２９上に、例えばＴＥＯＳ膜よりなる層間絶縁膜３０を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜３０に溝３１を形成する。
【００７１】
続いて、溝３１内を含む層間絶縁膜３０上にチタン／窒化チタン膜および銅膜を積層して形成する。そして、層間絶縁膜３０上に形成されている不要なチタン／窒化チタン膜および銅膜をＣＭＰ法で除去することにより、溝３１内にだけチタン／窒化チタン膜および銅膜を埋め込み、図１８に示すプラグおよび配線３２を形成する。この配線３２は、第２配線層を構成する配線となる。
【００７２】
ここで、第２配線層を構成する配線３２は、埋め込み配線となっているので、配線３２を埋め込んだ層間絶縁膜３０の表面は平坦になっている。したがって、配線３２を埋め込んだ層間絶縁膜３０上にＨＤＰ−ＣＶＤ膜を形成する必要はなく、図１９に示すように、窒化シリコン膜３３を形成した後、例えばＴＥＯＳ膜からなる層間絶縁膜３４を形成する。そして、層間絶縁膜３４上に、チタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第３配線層を構成する配線３５を形成することができる。
【００７３】
次に、図１５に示すように、配線３５による段差を埋め込むためＨＤＰ−ＣＶＤ膜３６を形成し、このＨＤＰ−ＣＶＤ膜３６上に、例えばＴＥＯＳ膜よりなる層間絶縁膜３７を形成する。以下の工程は同様なので省略する。このようにして、本実施の形態２における半導体装置を形成することができる。
【００７４】
なお、本実施の形態２においても、シリコンリッチな酸化膜からなる層間絶縁膜１７が溝３１を形成する際のエッチングストッパとしての役割を有するので、溝３１の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【００７５】
（実施の形態３）
前記実施の形態１では第１配線層を構成する配線２０ａと同層で形成された層間絶縁膜１７をシリコンリッチな酸化膜とする例について説明した。本実施の形態３では、シリコンリッチな酸化膜を複数の層に分けて形成する例について説明する。
【００７６】
図２０は、本実施の形態３における半導体装置の配線構造を示した断面図である。図２０に示すように、本実施の形態３では、シリコンリッチな酸化膜が層間絶縁膜（第１層間絶縁膜）１７ａと層間絶縁膜（第３層間絶縁膜）１７ｂに形成されている。すなわち、第１配線層を構成する配線２０ａと同層の層間絶縁膜１７ａをシリコンリッチな酸化膜としているとともに、第１配線層の上部にシリコンリッチな酸化膜よりなる層間絶縁膜１７ｂを形成している。このように構成することによっても、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【００７７】
ここで、第１配線層の上部にもシリコンリッチな酸化膜よりなる層間絶縁膜１７ｂを形成している。第１配線層は埋め込み配線で形成しているので、第１配線層を埋め込んだ層間絶縁膜（第２層間絶縁膜）１８の表面は平坦である。すなわち、層間絶縁膜１８の表面は第１配線層による段差は生じていない。したがって、第１配線層を埋め込んだ層間絶縁膜１８上に層間絶縁膜１７ｂを形成しても問題ない。
【００７８】
層間絶縁膜１７ａ、１７ｂはシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜１８は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜である。したがって、層間絶縁膜１７ａ、１７ｂは、層間絶縁膜１８に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【００７９】
本実施の形態３のようにシリコンリッチな酸化膜を複数の層に分ける場合は、以下に示す利点がある。半導体装置の微細化に伴い、配線層の薄膜化も進んでいる。この場合、配線２０ａを埋め込む層間絶縁膜１７ａおよび層間絶縁膜１８の薄膜化が要求される。したがって、シリコンリッチな酸化膜よりなる層間絶縁膜１７ａの膜厚だけでは、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することが困難になる。このとき、層間絶縁膜１７ａの他に、配線２０ａ上にシリコンリッチな酸化膜よりなる層間絶縁膜１７ｂを形成することによって、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することができる。すなわち、層間絶縁膜１７ａと層間絶縁膜１７ｂの合わせた膜厚がデトラップ・リテンション特性の劣化を防止できる必要最小限以上の膜厚になれば、半導体装置の信頼性を向上させることができるのである。本実施の形態３によれば、埋め込み配線からなる第１配線層の膜厚を薄膜化するとともに、デトラップ・リテンション特性の劣化を防止できる効果が得られる。例えば、層間絶縁膜１７ａと層間絶縁膜１７ｂとの合わせた膜厚を、１００ｎｍ以上３００ｎｍにすることによって、デトラップ・リテンション特性の劣化を防止することができる。
【００８０】
次に、本実施の形態３における半導体装置の製造方法について、前記実施の形態１と異なる点を簡単に説明する。まず、図３から図７までの工程は前記実施の形態１と同様である。ただし、図２０に示す層間絶縁膜１７ａの膜厚を層間絶縁膜１７に比べて薄く形成する。これにより、第１配線層の薄膜化が可能となる。
【００８１】
続いて、図２０に示すように、配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上にシリコンリッチな酸化膜よりなる層間絶縁膜１７ｂを形成する。層間絶縁膜１７ｂも層間絶縁膜１７ａと同様に、高密度プラズマＣＶＤ法よりもイオン濃度の低いプラズマＣＶＤ法によって形成することができる。層間絶縁膜１７ａと層間絶縁膜１７ｂを合わせた膜厚は、例えば１００ｎｍ以上３００ｎｍ以下になるように形成される。以下の工程は、前記実施の形態１と同様なので、説明を省略する。このようにして、本実施の形態３における半導体装置を製造することができる。
【００８２】
なお、本実施の形態３においても、シリコンリッチな酸化膜からなる層間絶縁膜１７ｂがプラグ２２を形成する際のエッチングストッパとしての役割を有するので、プラグ２２の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【００８３】
（実施の形態４）
前記実施の形態１では、第１配線層を構成する配線２０ａと同層で形成された層間絶縁膜１７をシリコンリッチな酸化膜で形成する例について説明した。本実施の形態４では、埋め込み配線である第１配線層の上部にシリコンリッチな酸化膜を形成する例について説明する。
【００８４】
図２１は、本実施の形態４における半導体装置の配線構造を示す断面図である。図２１に示すように、プラグ１６を形成した絶縁膜１４上に、例えばＴＥＯＳ膜よりなる層間絶縁膜（第４層間絶縁膜）１８が形成されている。そして、この層間絶縁膜１８には溝１９が形成されており、この溝１９を埋め込むように配線２０ａ〜２０ｃが形成されている。
配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上にシリコンリッチな酸化膜よりなる層間絶縁膜（第５層間絶縁膜）１７が形成されている。この層間絶縁膜１７を設けることにより、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。すなわち、前記実施の形態１では、配線２０ａ〜２０ｃと同層に層間絶縁膜１７を形成したが、本実施の形態４では配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上に層間絶縁膜１７を形成している。このように形成しても、ＨＤＰ−ＣＶＤ膜２４、２７に含まれる不純物を不揮発性メモリ素子に到達する前に捕獲できるので、デトラップ・リテンション特性の劣化を防止することができる。
【００８５】
ここで、第１配線層を構成する配線２０ａ〜２０ｃは埋め込み配線で形成しているので、第１配線層を埋め込んだ層間絶縁膜１８の表面は平坦である。すなわち、層間絶縁膜１８の表面は第１配線層による段差は生じていない。したがって、第１配線層を埋め込んだ層間絶縁膜１８上に層間絶縁膜１７を形成しても問題ない。
【００８６】
層間絶縁膜１７はシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜１８は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が１．９〜２．０である酸化シリコン膜である。したがって、層間絶縁膜１７は、層間絶縁膜１８に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【００８７】
次に、本実施の形態４における半導体装置の製造方法について、前記実施の形態１と異なる点を簡単に説明する。
【００８８】
本実施の形態４では、図２１に示すように、プラグ１６を形成した絶縁膜１４上に、例えばＴＥＯＳ膜よりなる層間絶縁膜１８を形成する。そして、層間絶縁膜１８に溝１９を形成した後、この溝１９に埋め込むように配線２０ａ〜２０ｃを形成する。その後、配線２０ａ〜２０ｃを埋め込んだ層間絶縁膜１８上に、層間絶縁膜１７を形成する。この層間絶縁膜１７は、シリコンリッチな酸化膜から形成される。この後の工程は前記実施の形態１と同様なので説明を省略する。このようして、本実施の形態４における半導体装置を製造することができる。
【００８９】
なお、本実施の形態４においても、シリコンリッチな酸化膜からなる層間絶縁膜１７がプラグ２２を形成する際のエッチングストッパとしての役割を有するので、プラグ２２の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９１】
前記実施の形態では、不揮発性メモリ素子を形成した半導体装置に本発明を適用する例について説明したが、ゲート絶縁膜に不純物が浸入することによるしきい値電圧の変動は通常のＭＩＳＦＥＴでも生じる問題なので、通常のＭＩＳＦＥＴを形成した半導体装置に本発明を適用することもできる。
【産業上の利用可能性】
【００９２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１における半導体装置の構成を示した断面図である。
【図２】プラグの位置ずれが生じた場合の様子を示した断面図である。
【図３】実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】孔の位置ずれが生じた場合の様子を示した断面図である。
【図１０】図８に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】実施の形態２における半導体装置の配線構造を示した断面図である。
【図１６】実施の形態２における半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】実施の形態３における半導体装置の配線構造を示した断面図である。
【図２１】実施の形態４における半導体装置の配線構造を示した断面図である。
【符号の説明】
【００９４】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｐ型ウェル
５  ゲート絶縁膜
６  浮遊ゲート電極
７  ＯＮＯ膜
８  コントロールゲート電極
９  ダミー電極
１０  ｎ型半導体領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  ｎ型半導体領域
１４  絶縁膜
１５  プラグ
１６  プラグ
１７  層間絶縁膜
１７ａ  層間絶縁膜
１７ｂ  層間絶縁膜
１８  層間絶縁膜
１９  溝
１９ａ  チタン／窒化チタン膜
１９ｂ  タングステン膜
２０ａ〜２０ｃ  配線
２１  層間絶縁膜
２１ａ  孔
２２  プラグ
２３  配線
２４  ＨＤＰ−ＣＶＤ膜
２５  層間絶縁膜
２６  配線
２７  ＨＤＰ−ＣＶＤ膜
２８  層間絶縁膜
２９  窒化シリコン膜
３０  層間絶縁膜
３１  溝
３２  配線
３３  窒化シリコン膜
３４  層間絶縁膜
３５  配線
３６  ＨＤＰ−ＣＶＤ膜
３７  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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