(57)【要約】【課題】  低耐圧パワーＭＯＳＦＥＴにおいて、微細なＳＪ構造を形成することができるデバイス構造とその製造方法を提供する。【解決手段】  ＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴにおいて、電流経路であるＮ型エピタキシャル層２と、半導体表面からＮ型エピタキシャル層２内に延在するトレンチ構造とを有し、トレンチ構造の下側のＮ型エピタキシャル層２内に、フローティングなＰ型領域３が形成されている。このＰ型領域３は、トレンチ構造の下部に、Ｐ型の不純物イオンをイオン打ち込みすることで形成される。このように、微細なトレンチゲートの下に、イオン打ち込みによりＰ型領域３を形成することで、イオン打ち込みのエネルギーを低エネルギー化でき、微細なＳＪ構造を作製できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電流経路である第１導電型の第１半導体領域と、半導体表面から前記第１半導体領域内に延在するトレンチ構造とを有する半導体装置であって、
前記トレンチ構造の下側の前記第１半導体領域内に、フローティングな第２導電型の第２半導体領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体装置はパワーＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２半導体領域の横方向の長さは、前記トレンチ構造の横方向の長さ＋０．５μｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１半導体領域の縦方向の長さは、２μｍ以上４μｍ以下であることを特徴とする半導体装置。
【請求項５】
電流経路である第１導電型の第１半導体領域と、半導体表面から前記第１半導体領域内に延在するトレンチ構造とを有する半導体装置の製造方法であって、
前記トレンチ構造の下側の前記第１半導体領域内に、フローティングな第２導電型の第２半導体領域が形成され、
前記第２半導体領域は、前記トレンチ構造の下部に、第２導電型の不純物イオンをイオン打ち込みすることで形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記イオン打ち込みは、前記第２導電型の不純物イオンを、打ち込みエネルギーを変えて、複数回イオン打ち込みすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記トレンチ構造の下部の前記第１半導体領域には、前記第２導電型の不純物イオンに加えて、第１導電型の不純物イオンもイオン打ち込みすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１導電型の不純物イオンの打ち込み深さは、前記第２導電型の不純物イオンの打ち込み深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項９】
電流経路である第１導電型の第１半導体領域と、前記第１半導体領域の上部の第２導電型の第３半導体領域と、半導体表面から前記第３半導体領域を貫き、前記第１半導体領域内に延在する第１トレンチ構造と、前記第３半導体領域内の第１導電型の第４半導体領域と、半導体表面から前記第３半導体領域内に延在する第２トレンチ構造と、前記第２トレンチ構造の直下で、前記第３半導体領域内の第２導電型の第５半導体領域とを有する半導体装置であって、
前記第２トレンチ構造の下側の前記第１半導体領域内に、第２導電型の第６半導体領域が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記半導体装置はパワーＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１トレンチ構造の下部の第１半導体領域内に、第１導電型の第７半導体領域が形成されることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第６半導体領域の横方向の幅は、前記第２トレンチ構造の横方向の幅＋０．５μｍ以内であることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１半導体領域の縦方向の長さは、２μｍ以上４μｍ以下であることを特徴とする半導体装置。
【請求項１４】
電流経路である第１導電型の第１半導体領域と、前記第１半導体領域の上部の第２導電型の第３半導体領域と、半導体表面から前記第３半導体領域を貫き、前記第１半導体領域内に延在する第１トレンチ構造と、前記第３半導体領域内の第１導電型の第４半導体領域と、半導体表面から前記第３半導体領域内に延在する第２トレンチ構造と、前記第２トレンチ構造の直下で、前記第３半導体領域内の第２導電型の第５半導体領域とを有する半導体装置の製造方法であって、
前記第２トレンチ構造の下側の前記第１半導体領域内に、第２導電型の第６半導体領域が形成され、
前記第６半導体領域は、前記第２トレンチ構造の下部に、第２導電型の不純物イオンをイオン打ち込みすることで形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記イオン打ち込みは、前記第２導電型の不純物イオンを、打ち込みエネルギーを変えて、複数回イオン打ち込みすることを特徴とする半導体装置の製造方法。
【請求項１６】
第１導電型の半導体基板と、前記半導体基板上にエピタキシャル成長した第２導電型の第８半導体領域と、前記第８半導体領域の上部の第２導電型の第９半導体領域と、半導体表面から前記第９半導体領域を貫き、前記第８半導体領域内に延在するゲート構造とを有する半導体装置であって、
前記ゲート構造の下部に、前記ゲート構造から前記半導体基板に延在する第１導電型の第１０半導体領域が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記半導体装置はパワーＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、
前記第１０半導体領域の横方向の幅は、前記ゲート構造の横方向の幅＋０．５μｍ以内であることを特徴とする半導体装置。
【請求項１９】
請求項１６記載の半導体装置において、
前記第８半導体領域の縦方向の長さは、２μｍ以上４μｍ以下であることを特徴とする半導体装置。
【請求項２０】
第１導電型の半導体基板と、前記半導体基板上にエピタキシャル成長した第２導電型の第８半導体領域と、前記第８半導体領域の上部の第２導電型の第９半導体領域と、半導体表面から前記第９半導体領域を貫き、前記第８半導体領域内に延在するゲート構造とを有する半導体装置の製造方法であって、
前記ゲート構造の下部に、前記ゲート構造から前記半導体基板に延在する第１導電型の第１０半導体領域が形成され、
前記第１０半導体領域は、前記ゲート構造の下部に、第１導電型の不純物イオンをイオン打ち込みすることで形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記イオン打ち込みは、前記第１導電型の不純物イオンを、打ち込みエネルギーを変えて、複数回イオン打ち込みすることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２、１０または１７記載のパワーＭＯＳＦＥＴを、ローサイドスイッチとして使用することを特徴とする非絶縁型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）に係わり、特に低耐圧パワーＭＯＳＦＥＴにおいて、低オン抵抗を実現するためのデバイス構造とその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、高耐圧と低オン抵抗を両立するパワーＭＯＳＦＥＴとして、図１１に示すようなスーパージャンクション構造（以下ＳＪ構造と称する）が用いられていることは公知である（例えば特許文献１）。図１１は、縦型トレンチＭＯＳＦＥＴにおけるＳＪ構造を示しているが、Ｎ+基板１上のＮ型エピタキシャル層２中に、Ｐ型領域３が図のように柱状に形成されている。その他の構成要素としては、ゲート絶縁膜４、ゲート電極５、チャネル領域６、ソース領域７、ボディーコンタクト領域８、ドレイン電極９、ソース電極１０からなる。オフ状態において、ドレイン−ソース間に電圧が印加されると、Ｐ型領域３とＮ型エピタキシャル層２の縦方向に延在するＰＮ接合から横方向に空乏層が拡がり、Ｐ型領域３及びＮ型エピタキシャル層２が共に空乏化することで耐圧を保持できる。その際、Ｎ型エピタキシャル層２の抵抗率を通常のパワーＭＯＳＦＥＴに比べて低抵抗にしても、空乏層が横方向に伸びるため耐圧が保持でき、その結果、低オン抵抗を実現できる。
【０００３】
上記ＳＪ構造を形成するための製造方法としては、以下の３手法が良く知られている。
【０００４】
（１）Ｎ+基板上に薄いＮ型エピタキシャル層を成長し、その後、Ｐ型不純物をイオン打ち込みし、Ｎ型エピタキシャル層中にＰ型領域を形成し、さらにその上に薄いＮ型エピタキシャル層を成長させる、という工程を数回繰り返してＳＪ構造を作製する（例えば特許文献２）。
【０００５】
（２）Ｎ+基板上にＮ型エピタキシャル層を成長し、その後、表面からＮ+基板に届くような深い溝をシリコンエッチングで形成し、前記溝内にＰ型領域をエピタキシャル成長させて埋めることで、ＳＪ構造を形成する（例えば特許文献３）。
【０００６】
（３）Ｎ+基板上にＮ型エピタキシャル層を成長し、その後、表面からＰ型不純物を数ＭｅＶ以上の高エネルギーで多段にイオン打ち込みし、Ｐ型領域を形成し、ＳＪ構造を形成する（例えば特許文献４）。
【特許文献１】米国特許第５２１６２７５号明細書
【特許文献２】特開２０００−４０８２２号公報
【特許文献３】特開２００１−１６８３２７号公報
【特許文献４】米国特許第６５８６７９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記特許文献２の製造方法では、ＳＪ構造を数回に分けて形成するため、プロセスの工程数が多く、また、Ｎ型領域、Ｐ型領域の合わせマージンが必要になるため、微細なＳＪ構造が形成できない、という問題点がある。
【０００８】
また、前記特許文献３の製造方法では、深いシリコンエッチを形成する必要があるため、微細なＳＪ構造が形成できず、また、深くて細い溝内をエピタキシャル層で隙間無く埋めるためのプロセス制御が難しい、という問題点がある。
【０００９】
また、前記特許文献４の製造方法では、深いシリコンエッチを形成する必要があるため、微細なＳＪ構造が形成できず、また、深くて細い溝内をエピタキシャル層で隙間無く埋めるためのプロセス制御が難しい、という問題点がある。
【００１０】
以上のように、前記特許文献２〜４によるＳＪ構造の製造方法において、共通の問題点は、微細なＳＪ構造を形成できないことである。ところが、ＳＪ構造を低耐圧ＭＯＳＦＥＴに適応するためには、微細なＳＪ構造を形成する必要がある。図１２は、ＩＳＰＳＤ‘９８（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎＰｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ＆ＩＣｓ）ｐｐ．４２３−４２６で、Ｔ．Ｆｕｊｉｈｉｒａらが報告している通常ＭＯＳＦＥＴとＳＪ構造のＭＯＳＦＥＴの耐圧とオン抵抗の関係を示す。（ａ）における、Ｓｉ−Ｌｉｍｉｔは通常ＭＯＳＦＥＴの低オン抵抗の限界を示し、ＳＪ構造は、（ｂ）で示すＮ型領域、Ｐ型領域の幅に対する依存性を示している。図より、デスクトップＰＣやノートＰＣ、ゲーム機等の電源回路に用いられる非絶縁型ＤＣ／ＤＣコンバータで使われる耐圧３０Ｖ程度のパワーＭＯＳＦＥＴにＳＪ構造を適用するためには、Ｎ型領域、Ｐ型領域の幅を０．５μｍ程度まで微細化しないと効果が無いことがわかる。また、ＳＪ構造はオン抵抗を低減できるので、上記非絶縁型ＤＣ／ＤＣコンバータの、特にローサイドスイッチとして用いると有効である。
【００１１】
前記で示したように、ＳＪ構造を低耐圧ＭＯＳＦＥＴに適用するためには、ＳＪ構造の微細化が必要であるが、その製造方法としては前記（３）で示した高エネルギーのイオン打ち込みを用いた方法が最も適している。すなわち、（１）のエピタキシャル成長とイオン打ち込みを繰り返す方法や、（２）のシリコンエッチングとエピタキシャル成長による方法では、微細なＳＪ構造を形成するのは困難である。高エネルギーのイオン打ち込みを用いた方法においても、イオン打ち込み時の横方向分散により微細化は難しいが、イオン打ち込みのエネルギーを下げることで、横方向分散は抑えられる。すなわち、ＳＪ構造を低耐圧ＭＯＳＦＥＴに適用するためには、いかに微細なホトマスクを使用し、イオン打ち込みのエネルギーを下げてＳＪ構造を形成するか、が重要になってくる。
【００１２】
図１３は、ＩＳＰＳＤ‘０４ｐｐ．１７７−１８０でＨ．Ｎｉｎｏｍｉｙａらが報告している、耐圧８０Ｖ程度のＳＪ構造を有するパワーＭＯＳＦＥＴの断面図を示す。図では、Ｐ型領域３を表面から２ＭｅＶ程度の高エネルギーイオン打ち込みにより形成しているが、Ｐ型領域３の深さは２．５μｍ〜３μｍで、幅は１μｍ〜２μｍまで拡がっている。Ｐ型領域は、通常、Ｂ（硼素）をイオン打ち込みすることで形成されるが、２ＭｅＶ程度の高エネルギーでは、Ｂの横方向分散が０．２μｍ程度あり、微細化は難しい（ホトマスクの幅＋０．４μｍ程度は拡がってしまう）。
【００１３】
また、図１３において、Ｐ型領域はボディーコンタクトを形成するためのホトマスクを兼用してイオン打ち込みしていると予想されるが、図１３の構造でボディーコンタクト層の幅を狭くすると、破壊耐量に弱くなることもあり、微細なホトマスクを使うのも難しい。よって、本構造をそのまま０．５μｍ程度の微細なＳＪ構造が必要な、耐圧３０Ｖ程度のＭＯＳＦＥＴに適用するのは困難である。
【００１４】
そこで、本発明の目的は、低耐圧パワーＭＯＳＦＥＴにおいて、微細なＳＪ構造を形成することができるデバイス構造とその製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、微細なＳＪ構造を形成するために、トレンチゲートの下に、イオン打ち込みでＰ型領域を形成することを特徴とする。すなわち、縦型トレンチＭＯＳＦＥＴにおいて、最も微細なホトマスクを使用するトレンチ形成用のホトマスクを利用し、さらにシリコンエッチングにより形成した、トレンチゲートの下にイオン打ち込みをし、Ｐ型領域を形成するので、打ち込みエネルギーを下げることができ、微細なＳＪ構造を作製することができる。
【００１８】
また、本発明は、ボディーコンタクト領域を狭くしても高破壊耐量が得られる構造において、ボディーコンタクト用のホトマスクを兼用して、高エネルギーのイオン打ち込みによりＰ型領域を形成する。
【００１９】
さらに、本発明は、Ｐ型エピタキシャル層を用いて、トレンチゲートの下に、イオン打ち込みでＮ型のドリフト層を形成する。
【００２０】
具体的に、本発明の半導体装置およびその製造方法は、以下の通りである。なお、本発明を構成する各構成要素には（）を付して、後述する実施の形態を構成する構成要素と対応付けしている。
【００２１】
（１）電流経路である第１導電型の第１半導体領域（エピタキシャル層）と、半導体表面から第１半導体領域内に延在するトレンチ構造とを有する半導体装置に適用され、トレンチ構造の下側の第１半導体領域内に、フローティングな第２導電型の第２半導体領域（Ｐ型領域）が形成されている。この第２半導体領域は、トレンチ構造の下部に、第２導電型の不純物イオンをイオン打ち込みすることで形成される。
【００２２】
（２）電流経路である第１導電型の第１半導体領域（エピタキシャル層）と、第１半導体領域の上部の第２導電型の第３半導体領域（チャネル領域）と、半導体表面から第３半導体領域を貫き、第１半導体領域内に延在する第１トレンチ構造と、第３半導体領域内の第１導電型の第４半導体領域（ソース領域）と、半導体表面から第３半導体領域内に延在する第２トレンチ構造と、第２トレンチ構造の直下で、第３半導体領域内の第２導電型の第５半導体領域（ボディーコンタクト領域）とを有する半導体装置に適用され、第２トレンチ構造の下側の第１半導体領域内に、第２導電型の第６半導体領域（Ｐ型領域）が形成されている。この第６半導体領域は、第２トレンチ構造の下部に、第２導電型の不純物イオンをイオン打ち込みすることで形成される。
【００２３】
（３）第１導電型の半導体基板と、半導体基板上にエピタキシャル成長した第２導電型の第８半導体領域（エピタキシャル層）と、第８半導体領域の上部の第２導電型の第９半導体領域（チャネル領域）と、半導体表面から第９半導体領域を貫き、第８半導体領域内に延在するゲート構造とを有する半導体装置に適用され、ゲート構造の下部に、ゲート構造から半導体基板に延在する第１導電型の第１０半導体領域（ドリフト領域）が形成されている。この第１０半導体領域は、ゲート構造の下部に、第１導電型の不純物イオンをイオン打ち込みすることで形成される。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
本発明によれば、ＳＪ構造を低耐圧ＭＯＳＦＥＴに適用する際に、微細なトレンチゲートを作製するためのホトを兼用して、多段のイオン打ち込みでＳＪ構造を作製することで、イオン打ち込みのエネルギーを低減でき、微細なＳＪ構造が作製可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す。
【００２８】
本実施の形態１の縦型ＭＯＳＦＥＴは、Ｎ+基板１上に、Ｎ型エピタキシャル層２、Ｐ型領域３、ゲート絶縁膜４、ゲート電極５、チャネル領域６、ソース領域７、ボディーコンタクト領域８などが形成され、裏面にドレイン電極９、表面にソース電極１０が設けられている。
【００２９】
本実施の形態１の縦型ＭＯＳＦＥＴは、Ｐ型領域３がトレンチゲートの直下にフローティングで形成されているのが特徴である。通常のＰ型領域は、チャネル領域に接続されているが、本実施の形態１では、トレンチゲートの直下にイオン打ち込みにより、Ｐ型領域を形成するために、Ｐ型領域はフローティングになっている。また、図ではストライプ形状の構造を示しているが、梯子、６角形などのメッシュ形状の構造でも良い。
【００３０】
図２〜図４は、本実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す。
【００３１】
まず、図２（ａ）で示すように、Ｎ+基板１上に成長したＮ型エピタキシャル層２中に、絶縁膜１３をマスクにして、トレンチゲートを形成するためのシリコンエッチングを行う。通常、パワーＭＯＳＦＥＴを作製する際には、シリコンエッチング用に最も微細加工が可能なホトマスクを用い、現状でその加工寸法は約０．２μｍ〜０．３μｍ程度である。
【００３２】
次に、図２（ｂ）で示すように、トレンチ直下に、まずＮ型不純物をイオン打ち込みし、Ｎ型領域１２を形成する。これは、この後に形成するＰ型領域３がチャネル領域６と接続するのを防止するためである。Ｐ型領域３とチャネル領域６が接続してしまうと、電流経路が塞がれてしまい電流は流れない。
【００３３】
次に、図２（ｃ）で示すように、Ｐ型不純物を多段にイオン打ち込みし、Ｐ型領域３ａ〜３ｃを形成する。本実施の形態１では、３回のイオン打ち込みをしているが、多くても少なくても良い。ここで、本イオン打ち込みは、半導体表面からではなく、シリコンエッチングにより形成したトレンチゲートの直下に実施されるため、その打ち込み深さは、表面から打ち込む場合に比べて、トレンチゲートの深さ分だけ浅くできる。
【００３４】
通常、耐圧３０Ｖ程度のパワーＭＯＳＦＥＴにおけるエピタキシャル層の厚さは２μｍ〜４μｍ程度で、トレンチゲートの深さは０．５μｍ〜１．５μｍ程度である。熱拡散で拡がる分も考慮に入れると、１．５μｍ程度の深さまでイオン打ち込みをする必要がある。ここで、Ｐ型不純物としてＢ（硼素）を考えると、約５００ｋｅＶのイオン打ち込みエネルギーで１．５μｍ程度の深さまでＰ型領域を形成できる。
【００３５】
図２（ｃ）で示しているＰ型領域３ａ〜３ｃは、１００ｋｅＶ、３００ｋｅＶ、５００ｋｅＶでイオン打ち込みした場合を示している。Ｂを５００ｋｅＶでイオン打ち込みした場合の横方向分散は、０．１μｍ程度であり、トレンチゲートの幅を加えても、０．４μｍ〜０．５μｍの微細なＰ型領域３を形成できる。また、拡散工程で領域が拡がる事を仮定しても、トレンチゲートの幅＋０．５μｍ以下には制御できる。
【００３６】
次に、図３（ｄ）で示すように、ゲート絶縁膜４を介して、ゲート電極５を形成し、さらに、図３（ｅ）で示すように、Ｐ型不純物をイオン打ち込みしてチャネル領域６を形成し、その後、図３（ｆ）で示すように、Ｎ型不純物をイオン打ち込みしてソース領域７を形成する。
【００３７】
次に、図４（ｇ）で示すように、ボディーコンタクトを取るためのシリコンエッチングを行う。このようなシリコンエッチングによるトレンチを利用してボディーコンタクトをとることで、コンタクト幅の微細化と破壊耐量の向上が計れることは良く知られている。本実施の形態１では、Ｐ型領域３を０．５μｍ程度で作製しているので、Ｎ型エピタキシャル層２も０．５μｍ程度まで微細化する必要があり、セルサイズの微細化が可能な、トレンチ構造によるボディーコンタクト構造にしている。
【００３８】
次に、図４（ｈ）で示すように、Ｐ型不純物をイオン打ち込みし、ボディーコンタクト領域８を形成し、メタル工程を経て、図４（ｉ）で示す本実施の形態１のデバイス構造が完成する。
【００３９】
ところで、本実施の形態１で示すようなフローティングのＰ型領域で、高耐圧化の効果があるか懸念されるところであるが、図５は、本実施の形態１のＰ型領域があるＳＪ構造と、Ｐ型領域が無い通常のＭＯＳＦＥＴのドレイン−ソース間耐圧の計算結果を示す。フローティング構造のため、多少リーク電流が大きくなっているが、図のように、Ｐ型領域が無い構造では、耐圧が１５Ｖ程度しかないが、０．５μｍ程度の微細なＳＪ構造を形成することで耐圧が３３Ｖ程度まで上昇している。本計算で用いたエピタキシャル層は、耐圧３０Ｖ程度の通常のＭＯＳＦＥＴに比べて、抵抗率を１／４程度まで下げており、高耐圧化と同時に低オン抵抗化も実現することができる。
【００４０】
（実施の形態２）
図６は、本発明の実施の形態２のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す。
【００４１】
本実施の形態２の縦型ＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。Ｐ型領域３は、ボディーコンタクトをとるためのシリコンエッチ用のホトを兼用して、イオン打ち込みで形成する。チャネル領域の下にＰ型領域が形成されるので、前記実施の形態１に対してＰ型領域からの空乏層が拡がりやすく、リーク電流を下げることができる。また、ボディーコンタクト形成は、通常のパワーＭＯＳＦＥＴの製造工程においては、最後の方に実施するために、その後の拡散工程は少なく、Ｐ型領域の幅や濃度をより正確に制御できる。
【００４２】
図７は、本実施の形態２のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す。
【００４３】
まず、図７（ａ）で示すように、Ｎ+基板１上に成長したＮ型エピタキシャル層２中に、シリコンエッチングによりトレンチゲートを形成する。さらに、後の工程で作製するＰ型領域が、トレンチ直下で接続しないように、トレンチ下にＮ型不純物をイオン打ち込みし、Ｎ型領域１２を形成する。
【００４４】
次に、図７（ｂ）で示すように、ゲート電極５、チャネル領域６、ソース領域７を形成する。その後、ボディーコンタクト領域を形成するためのシリコンエッチングを行う。
【００４５】
次に、図７（ｃ）で示すように、前記ボディーコンタクト領域形成用のシリコンエッチングのためのホトマスクを兼用して、Ｐ型領域３ａ〜３ｄとボディーコンタクト領域８を形成する。
【００４６】
本実施の形態２では、前記実施の形態１に比べてイオン打ち込み後の拡散工程が少ないこともあり、４回のイオン打ち込みをしているが、多くても少なくても良い。ここで、Ｐ型領域３ａ〜３ｄはチャネル領域６の下にある程度深く、ボディーコンタクト領域８は、シリコンエッチングしたトレンチの直下に形成するため、Ｐ型領域３ａ〜３ｄ形成用のＰ型不純物とボディーコンタクト領域８形成用のＰ型不純物は異種のイオン種を用いている。
【００４７】
図７では、Ｐ型領域３ａ〜３ｄ形成のために、Ｂ（硼素）を１００ｋｅＶ、３００ｋｅＶ、５００ｋｅＶ、７００ｋｅＶで、ボディーコンタクト領域８形成のために、ＢＦ2をそれぞれイオン打ち込みしている。前記実施の形態１では、トレンチゲートの下にイオン打ち込みしていたが、本実施の形態２では、トレンチゲートよりは浅い、ボディーコンタクト領域形成用のトレンチの下にイオン打ち込みするので、前記実施の形態１に比べて、高エネルギーでイオン打ち込みをしている。
【００４８】
また、図７では、Ｎ型のパワーＭＯＳＦＥＴについて説明しているが、Ｐ型のパワーＭＯＳＦＥＴの場合には、例えば、深いＮ型領域形成用にはＰ（リン）を、浅いボディーコンタクト領域形成用にはＡｓ（ヒ素）を用いるなどすればよい。
【００４９】
その後、メタル工程を経て、図７（ｄ）で示す本実施の形態２のデバイス構造が完成する。
【００５０】
本実施の形態２によれば、チャネル領域の下にＰ型領域が形成されるので、Ｐ型領域からの空乏層が拡がりやすく、リーク電流を下げることができ、また、ボディーコンタクト形成は、最後の方に実施するために、その後の拡散工程は少なく、Ｐ型領域の幅や濃度をより正確に制御することができる。
【００５１】
（実施の形態３）
図８は、本発明の実施の形態３のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す。
【００５２】
本実施の形態３の縦型ＭＯＳＦＥＴにおいて、前記実施の形態１，２と異なる点は以下の通りである。本実施の形態３の特徴は、Ｐ型エピタキシャル層１４中にＮ型ドリフト領域１５を多段のイオン打ち込みで形成している点である。本実施の形態３では、トレンチゲート直下にイオン打ち込みでＮ型ドリフト領域を形成するので、Ｐ型領域とチャネル領域は接続しつつ、微細なトレンチゲート用のホトを兼用してＳＪ構造を作製できる。
【００５３】
図９は、本実施の形態３のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す。
【００５４】
まず、図９（ａ）で示すように、Ｎ+基板１上にＰ型エピタキシャル層１４を成長させる。本実施の形態３では、Ｐ型エピタキシャル層１４中にＮ型ドリフト領域１５を形成するために、Ｐ型エピタキシャル層１４を使用しているのが特徴である。
【００５５】
次に、図９（ｂ）で示すように、絶縁膜１３をマスクにして、トレンチゲートを形成するためのシリコンエッチングを行う。前記実施の形態１の場合と同様に、トレンチエッチングはパワーＭＯＳＦＥＴの工程の中で最も微細なホトマスクを用い、現状でその加工寸法は約０．２μｍ〜０．３μｍ程度である。
【００５６】
次に、図９（ｃ）で示すように、ホトレジスト１１をマスクにして、Ｎ型不純物を多段にイオン打ち込みすることで、Ｎ型ドリフト領域１５ａ〜１５ｄを形成している。本実施の形態３では、４回のイオン打ち込みをしているが、多くても少なくても良い。前記実施の形態１と同様に、本イオン打ち込みは、半導体表面からではなく、シリコンエッチングにより形成したトレンチゲートの直下に実施されるため、その打ち込み深さは、表面から打ち込む場合に比べて、トレンチゲートの深さ分だけ浅くでき、最大１．５μｍ程度の打ち込みでよい。
【００５７】
ここで、前記実施の形態１と違う点は、Ｎ型領域を形成するために、打ち込むイオン種がＮ型不純物であるという点と、トレンチゲート直下からＮ+基板１までＮ型ドリフト層をつなげなければならない点である。代表的なＮ型不純物である、Ｐ（リン）やＡｓ（ヒ素）は、Ｐ型不純物であるＢ（硼素）に比べて、イオン打ち込み時の飛程が小さいために、打ち込みエネルギーを大きくしなければならない。図９（ｃ）で示した例では、１段目はＡｓで打ち込んで、２段目以降はＰを２００ｋｅＶ、６００ｋｅＶ、１ＭｅＶでイオン打ち込みした例を示す。
【００５８】
次に、図９（ｄ）で示すように、ゲート電極５を形成し、チャネル領域６を形成し（Ｐ型エピタキシャル層１４の濃度や、ゲート絶縁膜４の厚さによっては、本工程を省略することもできる）、ソース領域７を形成し、ボディーコンタクト領域形成のためのシリコンエッチングをし、ボディーコンタクト領域８を形成し、メタル工程を経て、本実施の形態３のデバイス構造が完成する。
【００５９】
本実施の形態３では、トレンチゲート直下にイオン打ち込みでＮ型ドリフト領域を形成するので、Ｐ型領域とチャネル領域は接続しつつ、微細なトレンチゲート用のホトを兼用してＳＪ構造を作製することができる。
【００６０】
（実施の形態４）
図１０は、本発明の実施の形態４の、ＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴを用いた非絶縁型ＤＣ／ＤＣコンバータの構成の一例を示す。
【００６１】
本実施の形態４の非絶縁型ＤＣ／ＤＣコンバータは、コントロールＩＣ２１、ドライバＩＣ２２、ハイサイドスイッチ２３、ローサイドスイッチ２４、平滑用インダクタＬ、平滑用コンデンサＣなどから構成され、ローサイドスイッチ２４に前記実施の形態１、２または３のパワーＭＯＳＦＥＴが使用されている。
【００６２】
本実施の形態４のように、ＳＪ構造が微細化し、また、ＳＪ構造はオン抵抗を低減できるので、非絶縁型ＤＣ／ＤＣコンバータのローサイドスイッチとして有効に用いることができる。
【００６３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、前記実施の形態ではＮ型のパワーＭＯＳＦＥＴについて説明したが、Ｐ型のパワーＭＯＳＦＥＴでも良いし、トレンチ構造を有するＰＮダイオードやショットキーバリアダイオードでも良く、他の半導体装置にも広く適用することができる。
【産業上の利用可能性】
【００６５】
本発明は、パワーＭＯＳＦＥＴに係わり、特に低耐圧パワーＭＯＳＦＥＴのデバイス構造とその製造方法に適用して有効であり、さらにトレンチ構造を有する半導体装置全般に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す図である。
【図２】（ａ）〜（ｃ）は本発明の実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す図である。
【図３】（ｄ）〜（ｆ）は本発明の実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの図２に続く製造方法の一例を示す図である。
【図４】（ｇ）〜（ｉ）は本発明の実施の形態１のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの図３に続く製造方法の一例を示す図である。
【図５】本発明の実施の形態１のＳＪ構造を有する縦型トレンチＭＯＳＦＥＴと、同じ抵抗率のＮ型エピタキシャル層を用いた通常の縦型トレンチＭＯＳＦＥＴのドレイン−ソース間耐圧の計算結果を示す図である。
【図６】本発明の実施の形態２のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す図である。
【図７】本発明の実施の形態２のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す図である。
【図８】本発明の実施の形態３のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造の一例を示す図である。
【図９】本発明の実施の形態３のＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの製造方法の一例を示す図である。
【図１０】本発明の実施の形態４の、ＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴを用いた非絶縁型ＤＣ／ＤＣコンバータの構成の一例を示す図である。
【図１１】従来のＳＪ構造を有する縦型トレンチＭＯＳＦＥＴの構造の一例を示す図である。
【図１２】（ａ），（ｂ）は従来のパワーＭＯＳＦＥＴの理論限界とＳＪ構造の幅による、耐圧とオン抵抗の関係を示す図である。
【図１３】従来の高エネルギーイオン打ち込みを利用した、ＳＪ構造を有する低耐圧の縦型トレンチＭＯＳＦＥＴの構造を示す図である。
【符号の説明】
【００６７】
１…Ｎ+基板、２…Ｎ型エピタキシャル層、３…Ｐ型領域、３ａ〜３ｄ…Ｐ型領域、４…ゲート絶縁膜、５…ゲート電極、６…チャネル領域、７…ソース領域、８…ボディーコンタクト領域、９…ドレイン電極、１０…ソース電極、１１…ホトレジスト、１２…Ｎ型領域、１３…絶縁膜、１４…Ｐ型エピタキシャル層、１５…Ｎ型ドリフト領域、１５ａ〜１５ｄ…Ｎ型ドリフト領域、２１…コントロールＩＣ、２２…ドライバＩＣ、２３…ハイサイドスイッチ、２４…ローサイドスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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