(57)【要約】【課題】  パッド開口時のオーバーエッチングに対し、スクライブラインが外観異常とならないような半導体装置の製造方法及び半導体装置を提供する。【解決手段】  ＳｉＯ２膜１０５のエッチングは、図２（ａ）のＳｉＯ２膜１０４の厚みを越えるエッチング時間を設けないように制御する。ＳｉＯ２膜１０５のエッチングは、オーバーエッチング時間を考慮して、バッファ膜１０３上部におけるＳｉＯ２膜１０４の任意の深さでエッチングが停止されるようにする。オーバーエッチングの余裕はＳｉＯ２膜１０４より小さい厚さの値の範囲内で決めればよい。その後、ＳＦ６／Ｈｅのガス系を利用し、ＴｉＮ保護膜２０４を除去し、Ａｌ配線パッドパターン２０３の部分を露出させる。これにより、パッド１５の開口を達成する。また、これと同時にＳｉＯ２膜１０４の任意の深さでエッチングが留められたスクライブライン１６が形成される。【選択図】  図２
2007027600.tif 000002
【特許請求の範囲】
【請求項１】
多層配線を伴い集積回路が構成された半導体ウェハの各チップ領域に対し、最上層のパッシベーション膜を形成する工程と、
前記各チップ領域のパッド及びスクライブラインを形成するため前記パッシベーション膜を選択的に除去するドライエッチング工程と、を含み、
前記ドライエッチング工程は、前記スクライブラインに構成される絶縁膜のエッチング深さを所定値以内に抑えるようオーバーエッチングが制御される半導体装置の製造方法。
【請求項２】
前記スクライブラインに構成される絶縁膜は、ＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜が存在し、前記ドライエッチング工程は、前記バッファ膜より上の絶縁膜で停止させるようエッチング時間を制御する請求項１記載の半導体装置の製造方法。
【請求項３】
前記スクライブラインに構成される絶縁膜は、ノンドープの酸化膜中にＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜が存在し、前記ドライエッチング工程は、前記バッファ膜より上の前記ノンドープの酸化膜で停止させるようエッチング時間を制御する請求項１記載の半導体装置の製造方法。
【請求項４】
半導体集積回路ウェハのスクライブ領域において、第１のエッチングレートの絶縁膜に挟まれるように、前記絶縁膜よりも薄い第２のエッチングレートのバッファ膜を含み、最上層にパッシベーション膜を含んだ絶縁膜積層を形成する工程と、
前記パッシベーション膜の選択的な除去を伴う前記半導体集積回路ウェハにおけるチップ領域のパッド形成時において、エッチング時間を制御することにより前記スクライブ領域の前記絶縁膜積層では前記バッファ膜上に配された前記絶縁膜の任意の深さで留めるドライエッチング工程と、
を含む半導体装置の製造方法。
【請求項５】
多層配線を伴い集積回路が構成される半導体ウェハのスクライブ領域で、前記多層配線のための層間絶縁膜を形成する工程と、
前記スクライブ領域にある、前記層間絶縁膜の任意の層に前記集積回路に関わる段差を平坦化するために配したＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程と、
前記層間絶縁膜上に前記集積回路に関わる保護用のパッシベーション膜を形成する工程と、
前記半導体ウェハにおけるチップ領域のパッド開口に伴う前記パッシベーション膜の選択的な除去と共に、前記スクライブ領域の前記絶縁膜積層が選択的に所定深さで除去されてスクライブラインの形成を達成するドライエッチング工程と、
を含む半導体装置の製造方法。
【請求項６】
前記スクライブ領域にあるＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程は、物理的なエッチング工程を経ることにより達成される請求項５記載の半導体装置の製造方法。
【請求項７】
前記スクライブ領域にあるＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程は、物理的なエッチング工程を経ることにより達成され、前記スクライブ領域以外の部分にあるＳＯＧ膜は、前記物理的なエッチング工程を経ることにより表面の改質が達成される請求項５記載の半導体装置の製造方法。
【請求項８】
半導体集積回路ウェハのスクライブ領域に設けられた層間絶縁膜の積層と、
前記スクライブ領域において設けられた、前記層間絶縁膜の任意の層間に前記半導体集積回路ウェハに関わる段差を平坦化するためのＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜と、
前記スクライブ領域の最上層に設けられた前記半導体集積回路ウェハに関わる保護用のパッシベーション膜と、
前記スクライブ領域において設けられた、前記バッファ膜より上の前記層間絶縁膜までの任意のエッチング深さを有するスクライブラインと、
を具備した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ工程に関する。特に、パッドのエッチング工程でスクライブラインのような広い領域を同時にエッチングする半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体ウェハにおけるパッドは、その周囲がパッシベーション膜で保護されている。パッシベーション膜はパッド開口以前、ウェハ全面に被覆されている。パッド開口は、ドライエッチング工程によりパッシベーション膜を選択的に除去することにより達成される。パッド開口とスクライブラインは同時に形成される。すなわち、所定深さ分の絶縁膜を除去することによってチップ領域との境をライン状に形成する。
【０００３】
スクライブラインは、半導体ウェハの多層配線の形成工程にさらされながら、絶縁膜の広い領域が形成される。このため、スクライブラインは、金属や絶縁膜の積層及び除去が繰り返され、荒れや残渣が懸念される。このような問題は、例えばエッチング保護膜を付加するなどして解消を図る技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平７−５０２７８号公報（段落番号[0015]−[0028]、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パッド開口時は、輪郭を鮮明にするため、パッド表面の絶縁膜（酸化膜）を完全に除去する目的から、多少オーバーエッチングされる。過剰なドライエッチングをしても、パッド金属表面であるＴｉＮまたはＡｌがエッチングストッパとなり、支障ないからである。しかし、このパッド開口時の段階では、たとえ［特許文献１］の構成を適用したとしてもスクライブライン上は絶縁膜積層の構造分を除去するのみとなる。
【０００５】
スクライブラインの絶縁膜積層は、シラン系またはＴＥＯＳ（tetraethoxysilane）系で積層された層間絶縁膜の集まりと最上部のパッシベーション膜に用いられる窒化膜が主な構造である。このような絶縁膜中にＳＯＧ（spin on glass）膜が混在している場合がある。ＳＯＧ膜は、積層段差を平坦化する目的で挿入されるので、スクライブラインのような広い平らな領域にはほとんど残らない。
【０００６】
ところが、実際にはＳＯＧ膜は、スクライブラインの積層絶縁膜中に残渣状に数ｎｍ認められる箇所が散在している。これらは、主にＣ，Ｈ，Ｓｉ，Ｏ，Ｆ等の微小な残留である。この僅かでまばらなＳＯＧ膜の残渣膜は、パッド開口時のオーバーエッチングではエッチング雰囲気にさらされる。すると、ＳＯＧ膜の残渣膜は、エッチングレートの違いもあって、細かい残渣状態として残る。この結果、スクライブラインは、ＳＯＧ膜の層を境に異物発生箇所が多くなり、外観異常となってしまう。
【０００７】
本発明は上記のような事情を考慮してなされたもので、パッド開口時のオーバーエッチングに対し、スクライブラインが外観異常とならないような半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、多層配線を伴い集積回路が構成された半導体ウェハの各チップ領域に対し、最上層のパッシベーション膜を形成する工程と、前記各チップ領域のパッド及びスクライブラインを形成するため前記パッシベーション膜を選択的に除去するドライエッチング工程と、を含み、前記ドライエッチング工程は、前記スクライブラインに構成される絶縁膜のエッチング深さを所定値以内に抑えるようオーバーエッチングが制御される。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、パッド開口時のオーバーエッチングに対し、制御条件を付ける。従来、パッド開口時のオーバーエッチングに対し、スクライブラインのエッチング深さは許容範囲にあるので、オーバーエッチングの度合いはほとんど考えられていなかった。そのために、ＳＯＧ膜の形成部を境に異物発生箇所が多くなり、外観異常となってしまう。そこで、スクライブラインに構成される絶縁膜のエッチング深さを所定値以内に抑えるようオーバーエッチングが制御される。すなわち、異物発生の原因となるＳＯＧ膜の形成部を露出させないようにする。
【００１０】
なお、上記本発明に係る半導体装置の製造方法において、より具体的には、前記スクライブラインに構成される絶縁膜は、ＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜が存在し、前記ドライエッチング工程は、前記バッファ膜より上の絶縁膜で停止させるようエッチング時間を制御する。
【００１１】
また、上記本発明に係る半導体装置の製造方法において、より具体的には、前記スクライブラインに構成される絶縁膜は、ノンドープの酸化膜中にＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜が存在し、前記ドライエッチング工程は、前記バッファ膜より上の前記ノンドープの酸化膜で停止させるようエッチング時間を制御する。
【００１２】
本発明に係る半導体装置の製造方法は、半導体集積回路ウェハのスクライブ領域において、第１のエッチングレートの絶縁膜に挟まれるように、前記絶縁膜よりも薄い第２のエッチングレートのバッファ膜を含み、最上層にパッシベーション膜を含んだ絶縁膜積層を形成する工程と、前記パッシベーション膜の選択的な除去を伴う前記半導体集積回路ウェハにおけるチップ領域のパッド形成時において、エッチング時間を制御することにより前記スクライブ領域の前記絶縁膜積層では前記バッファ膜上に配された前記絶縁膜の任意の深さで留めるドライエッチング工程と、を含む。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、パッド形成時に、スクライブ領域の絶縁膜積層ではバッファ膜上に配された絶縁膜の任意の深さで留められるようエッチング時間を制御する。パッド開口時のオーバーエッチングはより高精度に制限される。これにより、異物発生の原因となるバッファ膜形成部を露出させないようにする。
【００１４】
本発明に係る半導体装置の製造方法は、多層配線を伴い集積回路が構成される半導体ウェハのスクライブ領域で、前記多層配線のための層間絶縁膜を形成する工程と、前記スクライブ領域にある、前記層間絶縁膜の任意の層に前記集積回路に関わる段差を平坦化するために配したＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程と、前記層間絶縁膜上に前記集積回路に関わる保護用のパッシベーション膜を形成する工程と、前記半導体ウェハにおけるチップ領域のパッド開口に伴う前記パッシベーション膜の選択的な除去と共に、前記スクライブ領域の前記絶縁膜積層が選択的に所定深さで除去されてスクライブラインの形成を達成するドライエッチング工程と、を含む
【００１５】
上記本発明に係る半導体装置の製造方法によれば、少なくともスクライブ領域にあるＳＯＧ膜の形成部を除去しておく。これにより、異物発生の原因となるＳＯＧ膜の形成部なくなる。よって、パッド開口時のオーバーエッチングについて精度の高い時間制限はなくなる。
なお、前記スクライブ領域にあるＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程は、物理的なエッチング工程を経ることにより達成される。
また、前記スクライブ領域にあるＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を除去する工程は、物理的なエッチング工程を経ることにより達成され、前記スクライブ領域以外の部分にあるＳＯＧ膜は、前記物理的なエッチング工程を経ることにより表面の改質が達成される。
【００１６】
本発明に係る半導体装置は、半導体集積回路ウェハのスクライブ領域に設けられた層間絶縁膜の積層と、前記スクライブ領域において設けられた、前記層間絶縁膜の任意の層間に前記半導体集積回路ウェハに関わる段差を平坦化するためのＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜と、前記スクライブ領域の最上層に設けられた前記半導体集積回路ウェハに関わる保護用のパッシベーション膜と、前記スクライブ領域において設けられた、前記バッファ膜より上の前記層間絶縁膜までの任意のエッチング深さを有するスクライブラインと、を具備している。
【００１７】
上記本発明に係る半導体装置によれば、スクライブラインのエッチング深さは、ＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含んだバッファ膜より上の層間絶縁膜までに留める。ＳＯＧ膜の形成部を表面に出さないことで、スクライブラインの外観異常が防止される。
【発明を実施するための形態】
【００１８】
図１（ａ），（ｂ）及び図２（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。図３は、半導体ウェハの平面図であり、図１に示す部分の位置関係を示している。各図（ａ）はスクライブ領域Ｓ１、
各図（ｂ）はパッド領域Ｐ１を表している（図３参照）。
図１（ａ），（ｂ）及び図３に示すように、半導体ウェハ１１は、多層配線１２を伴い集積回路１３が構成されている。集積回路１３を形成していく上で、スクライブ領域Ｓ１は後述する層間絶縁膜の積層構造となる。半導体ウェハ１１の各チップ領域ＣＨＩＰに対し、最上層のパッシベーション膜１４が形成されている。
【００１９】
図１（ａ）に示すように、スクライブ領域Ｓ１の層間絶縁膜は、例えば８００ｎｍ程度のＢＰＳＧ（boro-phospho silicate glass）膜１０１、シラン系またはＴＥＯＳ系で積層される７００ｎｍ程度のノンドープのシリコン酸化膜（ＳｉＯ２膜）１０２、数ｎｍで散在するＳＯＧ膜がベースのバッファ膜１０３、再び５００ｎｍ程度のノンドープのシリコン酸化膜（ＳｉＯ２膜）１０４が順次積層される。さらに、最上層のパッシベーション膜１４として、３００ｎｍ程度のノンドープのシリコン酸化膜（ＳｉＯ２膜）１０５、プラズマ法により形成した７００ｎｍ程度のシリコン窒化膜１０６が積層される。
【００２０】
図１（ｂ）に示すように、パッド領域Ｐ１の層間絶縁膜は、下層の配線層は省略するが集積回路につながる上層のＡｌ配線パッドパターン２０３、上部のＴｉＮ保護膜２０４、さらに、最上層のパッシベーション膜１４として、上記同様３００ｎｍ程度のノンドープのシリコン酸化膜（ＳｉＯ２膜）１０５、プラズマ法により形成した７００ｎｍ程度のシリコン窒化膜１０６が積層される。
【００２１】
次に、図２（ａ），（ｂ）に示すように。上記のような構成のパッシベーション膜１４を選択的に除去するドライエッチング工程がなされる。各チップ領域ＣＨＩＰのパッド１５及びスクライブライン１６を形成するため、パッシベーション膜１４を選択的に除去するドライエッチング工程がなされる。すなわち、レジストパターン１７は、スクライブ領域Ｓ１に形成するスクライブライン１６の形状をエッチングするためのパターンと、パッド領域Ｐ１に形成するパッド１５の形状をエッチングするためのパターンである。
【００２２】
シリコン窒化膜１０６は、ＣＦ４／Ｏ２ガス系を利用してエッチングする。続いて、ＳｉＯ２膜１０５は、ＣＨＦ３／ＣＦ４／Ａｒガス系を利用してエッチングする。このとき、過剰なオーバーエッチングを避けることが重要である。パッド領域Ｐ１では、ＴｉＮ保護膜２０４またはＡｌ配線パッドパターン２０３がエッチングストッパとして機能するので、オーバーエッチングは問題ない。しかし、スクライブ領域Ｓ１は、すべて酸化膜であるので、オーバーエッチング時間によってはバッファ膜１０３、さらにはＳｉＯ２膜１０２をエッチングしてしまうことになる。バッファ膜１０３は、ＳＯＧ膜またはＳＯＧ膜より派生する残渣膜を含み、露出すれば、取り切れずに外観異常の原因となる（破線の残渣３０３）。
【００２３】
そこで、ＳｉＯ２膜１０５のエッチングは、図２（ａ）のＳｉＯ２膜１０４の厚みを越えるエッチング時間を設けないように制御する。ＳｉＯ２膜１０５のエッチングは、オーバーエッチング時間を考慮して、バッファ膜１０３上部におけるＳｉＯ２膜１０４の任意の深さでエッチングが停止されるようにする。ＳｉＯ２膜１０４は５００ｎｍ程度であり、オーバーエッチングの余裕は５００ｎｍより小さい値の範囲内で決めればよい。その後、ＳＦ６／Ｈｅのガス系を利用し、ＴｉＮ保護膜２０４を除去し、Ａｌ配線パッドパターン２０３の部分を露出させる。これにより、パッド１５の開口を達成する。また、これと同時にＳｉＯ２膜１０４の任意の深さでエッチングが留められたスクライブライン１６が形成される。
【００２４】
上記実施形態の方法、これにより得られた構成によれば、パッド１５開口時のオーバーエッチングに対し、制御条件を付ける。従来、パッド１５開口時のオーバーエッチングに対し、スクライブライン１６のエッチング深さは許容範囲にあるので、オーバーエッチングの度合いはほとんど考えられていなかった。そのために、ＳＯＧ膜（バッファ膜１０３）の形成部を境に異物発生箇所が多くなり、外観異常となってしまう。そこで、スクライブライン１６に構成される絶縁膜のエッチング深さを所定値以内に抑えるようオーバーエッチングが時間制御される。すなわち、異物発生の原因となるＳＯＧ膜（バッファ膜１０３）の形成部を露出させないよう、ＳｉＯ２膜１０４の任意の深さでエッチングを留めるようにする。これにより、スクライブライン１６の外観異常は、確実に低減できる。
【００２５】
図４は、本発明の第２実施形態に係る半導体装置の製造方法の要部を示す断面図である。第１実施形態と同様の箇所には同一の符号を付す。スクライブ領域Ｓ１におけるＳＯＧ膜、すなわちバッファ膜１０３は、数ｎｍであって、集積回路領域等、段差のある他の領域に比べて残量が少ない。スクライブ領域Ｓ１は広い平らな領域であり、ＳＯＧ膜形成後のエッチバックでほとんど残らないのである。そこで、ＳＯＧ膜の形成及びエッチバック後に、スクライブ領域Ｓ１のＳＯＧ膜（バッファ膜１０３）を物理的なエッチングで除去してしまう。物理的なエッチングは例えばＡｒスパッタである。
【００２６】
上記本発明に係る半導体装置の製造方法によれば、少なくともスクライブ領域Ｓ１にあるＳＯＧ膜（バッファ膜１０３）の形成部を除去しておく。これにより、異物発生の原因となるＳＯＧ膜（バッファ膜１０３）の形成部はなくなる。よって、パッド開口時のオーバーエッチングについて、第１実施形態のような精度の要求される時間制限はなくなる。
【００２７】
また、スクライブ領域Ｓ１にあるＳＯＧ膜（バッファ膜１０３）への物理的エッチング工程は、スクライブ領域Ｓ１以外の部分にあるＳＯＧ膜について、表面の改質が達成される。スクライブ領域Ｓ１以外の部分にあるＳＯＧ膜は、上記物理的エッチング工程を経ても除去されることはない。ＳＯＧ表面がスパッタされることにより、上層との密着性改善に寄与する。
【００２８】
以上説明したように本発明によれば、第１には、パッド開口時のオーバーエッチングに対し、制御条件を付ける。従来、パッド開口時のオーバーエッチングに対し、スクライブラインのエッチング深さは許容範囲にあるので、オーバーエッチングの度合いはほとんど考えられていなかった。そのために、ＳＯＧ膜の形成部を境に異物発生箇所が多くなり、外観異常となってしまう。そこで、スクライブラインに構成される絶縁膜のエッチング深さを所定値以内に抑えるようオーバーエッチングが制御される。すなわち、異物発生の原因となるＳＯＧ膜の形成部を露出させないようにする。
【００２９】
また、第２には、スクライブラインにおけるＳＯＧ膜の量が少量であることに着目し、ＳＯＧ膜の形成部を物理的なエッチングで除去する。これにより、パッド開口時のオーバーエッチングと、スクライブラインにおける外観異常の関連はなくせる。また、ＳＯＧ膜の存在する他の領域は物理的にスパッタされて表面改質される。これにより、上層との密着性向上に寄与する。この結果、パッド開口時のオーバーエッチングに対し、スクライブラインが外観異常とならないような半導体装置の製造方法及び半導体装置を提供することができる。
【００３０】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００３１】
【図１】第１実施形態に係る半導体装置の製造方法要部を示す第１の各断面図。
【図２】図１に続く第２の各断面図。
【図３】半導体ウェハの平面図。
【図４】第２実施形態に係る半導体装置の製造方法の要部を示す断面図。
【符号の説明】
【００３２】
１１…半導体ウェハ、１２…多層配線、１３…集積回路、１４…パッシベーション膜、１５…パッド、１６…スクライブライン、１７…レジストパターン、１０１…ＢＰＳＧ膜、１０２，１０４，１０５、１０６…シリコン酸化膜、１０３…バッファ膜、２０３…Ａｌ配線パッドパターン、２０４…ＴｉＮ保護膜、Ｓ１…スクライブ領域、Ｐ１…パッド領域。
【図１】
2007027600.tif 000003
【図２】
2007027600.tif 000004
【図３】
2007027600.tif 000005
【図４】
2007027600.tif 000006