(57)【要約】【課題】  浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。【解決手段】メモリセルはシリコン基板上に形成されたストライプ状の多段の溝上に形成され、ストライプの方向に第３ゲート、ローカルビット線が延在し、それと垂直な方向に第２ゲートが延在する。メモリトランジスタのゲート長、第３ゲートのゲート幅はシリコン基板に垂直な方向に確保されているので平坦な構造と比べて大きい。【選択図】  図２
2007012739.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に形成された第１導電型のウェルと、
前記第１導電型のウェルにアレイ状に配置された複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記複数のメモリセルは各々第１、第２ゲートを有し、
前記第１ゲートは浮遊ゲートとして機能し、
前記第２ゲートは前記メモリセルの制御ゲートとして機能し、
さらに前記メモリセルアレイ内に第３ゲートを有して成り、
前記第３ゲートに印加される電圧により第３ゲートに接する底面と側面に形成される反転層が第１ローカルビット線として機能することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記シリコン基板に形成された第１の方向に延在する第１の深さを有する複数のストライプ状の第１の溝と、
前記第１の溝の各々の中に前記第１の方向に延在して形成された前記第1の深さよりも深くて狭い第２の溝とを有し、
複数の前記第１ゲートは、前記シリコン基板上の前記第１の溝の底部と側壁部に前記シリコン基板と第１絶縁膜を介して形成され、
前記複数の第２ゲートは、前記第１ゲートを覆う第２絶縁膜を介して形成された前記第１の方向と直交する第２の方向に延在し、
前記複数の第３ゲートは、前記シリコン基板の前記第２の溝内に前記シリコン基板とは第３絶縁膜を介し、前記第１ゲートとは前記シリコン基板上の前記第１絶縁膜よりも厚い絶縁膜を介し、前記第２ゲートとは第５絶縁膜または該第５絶縁膜と前記第２絶縁膜を介して前記第１の方向に延在して形成され、
前記シリコン基板の最上表面に第２導電型の半導体領域を含む前記第１の方向に延在する第１導電層とを具備し、
ローカルビット線が、前記第１ローカルビット線と前記第１導電層からなる第２ローカルビット線とで構成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１導電層が、第２導電型の拡散層で形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１導電層が、第２導電型の拡散層と第２導電型のポリシリコンで形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１導電層が、第２導電型の半導体領域とシリサイド膜との積層膜で形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１ローカルビット線と、前記第２ローカルビット線とが、交互に配置されていて、かつ前記第１ローカルビット線は第１の選択トランジスタを介して共通のソース線に接続され、かつ金属層からなるビット線が各々コンタクト孔を介して前記シリコン基板上の別々の前記第２導電型半導体領域に接続されていて、かつ前記第２導電型の半導体領域は前記ビット線１つおきに第２の選択トランジスタを介して前記第２ローカルビット線に接続されるものと、第３の選択トランジスタを介して前記第１ローカルビット線に接続されるものとが繰り返されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
シリコン基板中に第１導電型のウェルと、前記シリコン基板に形成された第１の方向に延在する複数のストライプ状の第１の幅と第１の深さを持つ第１の溝と、
前記第１の各々の溝内に形成された第１の幅よりも狭い第２の幅と第１の深さよりも深い第２の深さを持つ第２の溝を持ち、
前記第１及び第２の溝の繰り返し構造を複数回繰り返し前記第２の深さ以上の深さの溝まで形成された構造と、
前記シリコン基板の最上表面に前記シリコン基板とは第３絶縁膜を介して形成された第１の方向に延在するストライプ状の第３ゲートと、
前記シリコン基板上の奇数番目の前記深さの領域に前記シリコン基板と第１絶縁膜を介して形成された複数の第１ゲートと、
偶数番目の前記深さの標高のシリコン表面に前記シリコン基板とは第３絶縁膜を介して形成された第１の方向に延在する前記第３ゲートと第１ゲートとは第１ゲートを覆う第２絶縁膜を介して形成され、かつ、前記第１の方向とは直交する第２の方向に延在する複数の第２ゲートとを具備し、
前記シリコン基板最上表面と、前記第偶数番目の深さの標高の前記シリコン基板表面の段差部に前記第３絶縁膜を介して形成された前記第３ゲートに電圧を印加することによって前記第３ゲートと前記第３絶縁膜を介して接する前記シリコン基板表面段差部の底面と側面に形成される反転層をローカルビット線として用いることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記偶数番目の深さのシリコン基板領域に形成された前記溝が、前記偶数番目の深さよりも１段浅い深さの領域に形成された第１ゲートの下にもぐりこんでアンダーカット形状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７に記載の不揮発性半導体記憶装置において、
前記偶数番目の深さのシリコン基板領域に形成された前記第３ゲートが、前記第２ゲートのスペース領域で、一部侵食され細くなっていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項７に記載の不揮発性半導体記憶装置において、
前記第３ゲートが４本おきに電気的に結束されていてそれぞれは独立な電位を給電できることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項７に記載の不揮発性半導体記憶装置において、
前記ローカルビット線は２本おきに第１の選択トランジスタを介して共通のソース線に接続され、かつ、残りの前記ローカルビット線は、それぞれ別々のビット線とコンタクト孔を介して接続されている第２導電型の半導体領域と、第２の選択トランジスタを介して接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
シリコン基板中に第１導電型のウェルと、
前記シリコン基板に形成された第１の方向に延在する複数のストライプ状の第１の幅と第１の深さを持つ第１の溝と、
前記第１の各々の溝内に形成された第１の幅よりも狭い第２の幅と第１の深さよりも深い第２の深さを持つ第２の溝とを持ち、
前記第１及び第２の溝の繰り返し構造を複数回繰り返し第２の深さ以上の深さの溝まで形成された構造と、
前記シリコン基板の最上表面に第２導電型の半導体領域を含む第１の方向に延在する導電層と、
前記シリコン基板上の奇数番目の深さの領域に前記シリコン基板と第１絶縁膜を介して形成された複数の第１ゲートと、
偶数番目の深さの標高の前記シリコン基板表面に前記シリコン基板とは第３絶縁膜を介して形成された第１の方向に延在する第３ゲートと、
前記偶数番目の深さのシリコン基板領域の一部に前記第３ゲートに沿って第１の方向に延在する第２導電型の拡散層領域と、
前記第１ゲートとは前記第１ゲートを覆う第２絶縁膜を介して形成された前記第１の方向と直交する第２の方向に延在する複数の第２ゲートとを具備し、
前記シリコン基板最上表面に形成された前記第２導電型の半導体領域を含む導電層と、前記偶数番目の深さの領域の前記シリコン基板の表面の一部に形成された第２導電型の半導体領域とをローカルビット線として用いることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
シリコン基板中に第１導電型のウェルと、
前記シリコン基板に形成された第１の方向に延在する複数のストライプ状の第１の幅と第１の深さを持つ第１の溝と、
前記第１の溝の各々の中に形成された前記第１の幅よりも狭い第２の幅と第１の深さよりも深い第２の深さを持つ第２の溝を持ち、
前記第１及び第２の溝の繰り返し構造を複数回繰り返し第２の深さ以上の深さの溝まで形成された階段構造と、
前記シリコン基板の最上表面に前記シリコン基板とは第３絶縁膜を介して形成された第１の方向に延在するストライプ状の第３ゲートと、
前記階段構造の奇数番目の深さの領域に前記シリコン基板と第１絶縁膜を介して形成された複数の第１ゲートと、
前記階段構造の偶数番目の深さの標高の前記シリコン表面に、前記シリコン基板と第３絶縁膜を介して形成された第１の方向に延在する前記第３ゲート及び第１ゲートとは、前記第１ゲートを覆う第２絶縁膜を介して形成された前記第１の方向と直交する第２の方向に延在する複数の第２ゲートとを具備し、
前記シリコン基板最上表面と、前記偶数番目の深さの標高の前記シリコン基板表面に前記第３絶縁膜を介して形成された前記第３ゲートによって素子分離が達成され、
前記第２ゲートのスペース部分でかつ前記第３ゲートのスペース部分となる領域には第２導電型の不純物領域が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
シリコン基板中に第１導電型のウェルを形成する工程と、
前記シリコン基板上に第２導電型の半導体領域を形成する工程と、
前記シリコン基板中に第１の深さと第１の幅を持つ１方向に延在する複数の溝を形成する工程と、
前記第１の深さの部分のシリコン基板表面に第１絶縁膜を形成する工程と、
前記シリコン基板とは前記第１絶縁膜を介して複数の第１ゲートを形成する工程と、
前記第１の溝内に第１の深さよりも深い第２の深さと、第１の幅よりも狭い第２の幅を持つ第２の溝を形成する工程と、
前記第２の溝内のシリコン基板表面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３ゲートを形成する工程と、前記第３ゲート上に第５絶縁膜を堆積する工程と、前記第１ゲートとは第２絶縁膜を介して、かつ前記第３ゲートとは第５絶縁膜と第２絶縁膜との積層膜を介して第２ゲートを形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１４に記載の不揮発性半導体記憶装置製造方法において、
前記シリコン基板最上表面に第２導電型半導体領域を含む導電層を形成する際に、第２導電型のイオン打ち込みを用いることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項１４に記載の不揮発性半導体記憶装置製造方法において、
前記シリコン基板最上表面に第２導電型半導体領域を含む導電層を形成する際に、第２導電型のイオン打ち込みと第２導電型ポリシリコンの堆積とを組み合わせて行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項１４に記載の不揮発性半導体記憶装置製造方法において、
前記シリコン基板最上表面に第２導電型半導体領域を含む導電層を形成する際に、第２導電型の半導体領域の上にシリサイド膜を形成する工程を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
シリコン基板中に第１導電型のウェルを形成する工程と、
前記シリコン基板表面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に前記３ゲートを第１の方向に延在するように形成する工程と、
前記シリコン基板に第１の方向に延在する第１の深さと第１の幅を持つ複数の第１の溝を形成する工程と、
前記第１の深さのシリコン基板表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ゲートを形成する工程と、
前記第１の深さよりも深い第２の深さと前記第１の幅よりも狭い第２の幅を持つ第２の溝を形成する工程と、
前記第１の溝を形成する工程から前記第２の溝を形成するまでの工程を複数回繰り返して第２の深さ以上まで溝を形成する工程と、
奇数番目の深さの領域に前記第１ゲートを形成する工程と、
偶数番目の深さの領域に前記第３ゲートを形成する工程と、
前記第１ゲートと前記第２ゲートとを絶縁する第２絶縁膜を形成する工程と、
第２ゲート材料を堆積する工程と、
第２の方向に延在するストライプ状のマスクを用いて、前記第２ゲート、前記第２絶縁膜、及び前記第１ゲートの一括加工を行う工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１９】
請求項１８に記載の不揮発性半導体記憶装置製造方法において、
前記偶数番目の溝が、前記偶数番目の溝よりも１段高い領域に形成された前記第１ゲート下にもぐるように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２０】
シリコン基板中に第１導電型のウェルを形成する工程と、
前記シリコン基板表面に第１の方向に延在する第２導電型の半導体領域を含む導電層を形成する工程と、
前記シリコン基板に第１の方向に延在する第１の深さと第１の幅を持つ複数の第１の溝を形成する工程と、
前記第１の深さのシリコン基板表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ゲートを形成する工程と、
前記第１の深さよりも深い第２の深さと前記第１の幅よりも狭い第２の幅を持つ第２の溝を形成する工程と、
前記第１の溝を形成する工程から前記第２の溝を形成する工程までを複数回行い第２の深さ以上まで溝を形成する工程と、
奇数番目の深さの領域には第１ゲートを形成する工程と、
偶数番目の深さの領域には第３ゲートを形成する工程と、
偶数番目の深さの領域のシリコン基板表面に第２導電型の拡散層を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２１】
請求項２０に記載の不揮発性半導体記憶装置の製造方法において、
偶数番目の溝が、前記偶数番目の溝よりも１段高い領域に形成された第１ゲート下にもぐるように形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
シリコン基板中に第１導電型のウェルを形成する工程と、
前記シリコン基板表面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３ゲートを第１の方向に延在するように形成する工程と、
前記シリコン基板に第１の方向に延在する第１の深さと第１の幅を持つ複数の第１の溝を形成する工程と、
前記第１の深さのシリコン基板表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ゲートを形成する工程と、
前記第１の深さよりも深い第２の深さと前記第１の幅よりも狭い第２の幅を持つ第２の溝を形成する工程と、
前記第１の溝を形成する工程から前記第２の溝を形成する工程までの工程を複数回繰り返し第２の深さ以上まで溝を形成する工程と、
奇数番目の深さの領域に第１ゲートを形成する工程と、
偶数番目の深さの領域に前記第３ゲートを形成する工程と、
前記第１ゲートと前記第２ゲートを絶縁する第２絶縁膜を形成する工程と、
第２ゲート材料を堆積する工程と、
第２の方向に延在するストライプ状のマスクを用いて、第２ゲート、第２絶縁膜、第１ゲートの一括加工をおこなう工程と、
前記第２ゲートのスペース部分でかつ第３ゲートのスペース領域に第２導電型の拡散層を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置及びその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化を実現する技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。
【０００３】
例えば、特許文献１、非特許文献１、及び非特許文献２には、大容量化に適するコンタクトレス型セルの一種であるＡＮＤ型セルアレイで、浮遊ゲート、制御ゲートに加え、第３のゲートをメモリセルアレイ内に持ち、第３ゲートに与える電位により第３ゲート下の基板表面に形成される反転層をローカルビット線として用いる構造が報告されている。このような構造を用いることで、従来ローカルビット線を形成するのに必要であった拡散層を排除し、ビット線ピッチを縮小している。
【０００４】
【特許文献１】特開２００４−１５２９７７号公報
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング、２００３、ｐ．８２３−８２６（International Electron Devices Meeting, 2003, p. 823-826）
【非特許文献２】２００４シンポジウム・オン・ＶＬＳＩサーキッツ、ｐ．７２−７３（2004 Symposium on VLSI Circuits p.72-73）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このようないわゆるＡＮＤ型アレイ構造をもつすべてのメモリセルでデータ線ピッチを縮小する際に共通して生じる課題として、次の（ｉ）、（ii）を同時に満足させることが要求される。
【０００６】
（ｉ）データ線を形成する拡散層、あるいは反転層の抵抗を低減し、読み出し速度を確保すること。
（ii）メモリセルトランジスタのソース・ドレイン間のチャネル長を確保し、メモリセルで短チャネル効果によるパンチスルーを抑制すること。
【０００７】
以下、前述の特許文献１、非特許文献１、及び２の場合を例に述べる。図６４はメモリセルアレイの平面図、図６５（ａ）、（ｂ）、（ｃ）は、それぞれ図６４のＩ−Ｉ’、II−II’、III−III’線に沿った部分の断面図である。
【０００８】
メモリセルアレイは、シリコン基板５００中に形成されたウェル５０１上に第３絶縁膜５１３を介して形成されたｙ方向に延在するストライプ状の第３ゲートＧ３と、ｘ方向に延在する第２ゲートＧ２を含んでいる。浮遊ゲートＦＧは、第２ゲートＧ２の下かつ、第３ゲートＧ３間のスペース領域に形成されている。浮遊ゲートＦＧは、ウェル５０１とは第１絶縁膜５１１を介し、第２ゲートＧ２とは第２絶縁膜５１２を介し、第３ゲートＧ３とは第４絶縁膜５１４を介している。またｙ方向に隣り合う浮遊ゲートＦＧ間は第６絶縁膜５１６で絶縁されている。第３ゲートＧ３と第２ゲートＧ２の間は第５絶縁膜５１５と第２絶縁膜５１２の積層膜で絶縁されている。
【０００９】
図６６は、このメモリセルアレイの読出し動作を説明した回路図である。メモリセルのソース・ドレインは、両側の第３ゲートにＶｇ＝４Ｖ程度の電位を印加することにより、第３ゲート下のウェル表面にできる反転層で形成される。第３ゲートＧ３−１、第３ゲートＧ３−３の下の反転層は、選択トランジスタＴＲＳ１を介してビット線に接続されている。第３ゲートＧ３−０、第３ゲートＧ３−２の反転層は、選択トランジスタＴＲＳ０を介してソース線ＳＬに接続されている。第３ゲートは、４本おきに電気的に結束されている。図６６には、セルＡの読出しを行なう場合の電圧条件が示されている。ビット線ＢＬｎ−１（ｎは整数）、ソース線ＳＬをそれぞれ１Ｖ、０Ｖに設定し、セルＡの両側の第３ゲートＧ３−０、第３ゲートＧ３−３に４Ｖを印加してその下に反転層を形成する。
【００１０】
なお、図６６において、黒点と小さな矩形で示した部分は、第３ゲートで形成される反転層を示したものであり、この矩形と黒点でつながっている配線が便宜的に示した反転層によるローカルビット線である。後述する図６７、及び実施例においても同様である。
【００１１】
選択トランジスタＴＲＳ０とＴＲＳ１のゲートには５Ｖを印加して第３ゲートＧ３−０の下の反転層とソース線、第３ゲートＧ３−３の下の反転層とビット線ＢＬｎ−1との間をそれぞれ導通させる。非選択ワード線ＷＬ(Ｎ＿ＳＥＬ)には０Ｖまたは−２Ｖ程度の負電位（０Ｖ／−２Ｖ）を印加してリーク電流をカットオフする。第３ゲートＧ３−１、Ｇ３−２には０Ｖまたは−２Ｖ程度の負電位を印加して素子分離をする。図６６のセルＢ、Ｃ、Ｄに関しても同様に読出しを行なうことができる。セルＡの場合と合わせ、電圧条件を、図６８に示した。
【００１２】
図６７は、書込み動作を説明した回路図である。セルＡの書込みを行なう場合の電圧条件が示されている。ビット線ＢＬｎ、ＢＬｎ−１にそれぞれＶｎ、４．５Ｖを印加する。
【００１３】
選択トランジスタＴＲ１のゲートには、ビット線ＢＬｎ−１の電位４．５Ｖ、ビット線ＢＬｎの電位Ｖｎをメモリセルアレイ側にパスさせるために、８Ｖ程度の電位を印加する。第３ゲートＧ３−３、Ｇ３−１にはそれぞれ、８Ｖと４Ｖを印加する。選択ワード線ＷＬ(ＳＥＬ)には１５Ｖを印加する。非選択ワード線ＷＬ(Ｎ＿ＳＥＬ)には、０Ｖまたは−２Ｖ程度の負電圧を印加して非選択ワード線下のソース・ドレイン間リーク電流を抑制する。選択トランジスタＴＲＳ０のゲートとソース線ＳＬは、ともに０Ｖとする。第３ゲートＧ３−２には０Ｖまたは−２Ｖ程度の負電圧を印加して素子分離をする。第３ゲートＧ３−０に１Ｖ程度の電位を印加すると、Ｖｎ＝０Ｖの場合にはビット線ＢＬｎ−１とビット線ＢＬｎの間にセルＡを介して電流が流れ、セルＡにソースサイドホットエレクトロン注入が行なわれて書込みが起こる。
【００１４】
Ｖｎ＝２Ｖ程度にすると、第３ゲートＧ３−０の下のチャネルがカットオフして電流が流れないためにホットエレクトロンが生じず、セルＡへの書込みは起こらない。つまり、ビット線電位Ｖｎを０Ｖにするか２ＶにするかでセルＡへの書込み・非書込みを選択できる。図６７のセルＢ、Ｃ、Ｄに関しても同様に書込みを行なうことができる。セルＡの場合と合わせ、電圧条件を図６９に示した。
【００１５】
このようなＡＮＤ型のメモリセルアレイでは、微細化に伴ない第３ゲート下の反転層の抵抗が高くなり、メモリセルの読出し電流が減少し、読出し速度が低下するという問題が生じる。これを解決するためには図６５（ａ）に示した第３ゲート幅ＷＧ３を大きくする必要がある。
【００１６】
また、微細化に伴なうもう１つの問題は、同じく図６５（ａ）に示したメモリセルトランジスタのゲート長ＬＧ１の減少によるトランジスタのパンチスルー現象である。パンチスルーが生じると、浮遊ゲートＦＧに蓄積した電荷量に依らず常にメモリトランジスタがＯＮ状態となるため、読出しを行なうことができなくなる。これを解決するためにはゲート長ＬＧ１を大きくすることが必要である。
【００１７】
浮遊ゲートＦＧと第３ゲートＧ３の間を絶縁する第４絶縁膜５１４は、浮遊ゲートに蓄積した電荷が第３ゲートに放出されてしまうのを防ぐために２０ｎｍ程度の厚さが必要である。
【００１８】
したがって、浮遊ゲートと第３ゲートを同一標高のシリコン基板表面上に形成する従来の技術では、第３ゲート幅ＷＧ３とゲート長ＬＧ１の両方を大きくしようとすると、ｘ方向のピッチＷＧ３＋ＬＧ１＋４０ｎｍが大きくなるため、メモリセル面積を縮小できないことになる。
【００１９】
そこで、本発明の目的は浮遊ゲートと制御ゲートに加えて、第３のゲートを具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化が可能な不揮発性半導体記憶装置を提供することである。また、その製造方法を提供することも本発明の目的の一つである。
【課題を解決するための手段】
【００２０】
本明細書において開示される発明のうち代表的手段の一例を示せば下記の通りである。すなわち、本発明に係る不揮発性半導体記憶装置は、シリコン基板に形成された第１導電型のウェルと、前記第１導電型のウェルにアレイ状に配置された複数のメモリセルを有する不揮発性半導体記憶装置であって、前記複数のメモリセルは各々第１、第２ゲートを有し、前記第１ゲートは浮遊ゲートとして機能し、前記第２ゲートは前記メモリセルの制御ゲートとして機能し、さらに前記メモリセルアレイ内に第３ゲートを有して成り、
前記第３ゲートに印加される電圧により第３ゲートに接する底面と側面に形成される反転層が第１ローカルビット線として機能することを特徴とするものである。
【００２１】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、シリコン基板中に第１導電型のウェルを形成する工程と、前記シリコン基板上に第２導電型の半導体領域を形成する工程と、前記シリコン基板中に第１の深さと第１の幅を持つ１方向に延在する複数の溝を形成する工程と、前記第１の深さの部分のシリコン基板表面に第１絶縁膜を形成する工程と、前記シリコン基板とは前記第１絶縁膜を介して複数の第１ゲートを形成する工程と、前記第１の溝内に第１の深さよりも深い第２の深さと、第１の幅よりも狭い第２の幅を持つ第２の溝を形成する工程と、前記第２の溝内のシリコン基板表面に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第３ゲートを形成する工程と、前記第３ゲート上に第５絶縁膜を堆積する工程と、前記第１ゲートとは第２絶縁膜を介して、かつ前記第３ゲートとは第５絶縁膜と第２絶縁膜の積層膜を介して第２ゲートを形成する工程とを含むことを特徴とする。
【発明の効果】
【００２２】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２３】
ローカルビット線の抵抗低減、メモリセルトランジスタの短チャネル特性改善というメモリセルの微細化に伴い顕在化する互いにトレードオフの関係にある２大課題を解決し、不揮発性半導体記憶装置の性能と信頼性を向上できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施例を、添付図面を参照しながら詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００２５】
図１は、本発明に係る不揮発性半導体記憶装置の第１実施例を示す要部平面図であり、図２（a）、（ｂ）は、各々、図１におけるＩ−Ｉ’線、II−II’線に沿った部分の断面図である。また、図３（a）、（ｂ）、図４は、各々、図１におけるIII−III’線、IＶ−IＶ’線、Ｖ−Ｖ’線に沿った部分の断面図である。
なお、図１の平面図において、図面を見やすくするために一部の部材は省略している。
【００２６】
本実施例の不揮発性半導体記憶装置は、いわゆるフラッシュメモリのメモリセルを有し、このメモリセルは半導体基板（Ｓｕｂ）２００の主面に形成されたｐ型（第１導電型）ウェル２０１、第１ゲート（浮遊ゲート）ＦＧ、第２ゲート（制御ゲート）Ｇ２、および第３ゲートＧ３を有する(図２参照)。
【００２７】
各メモリセルの制御ゲートＧ２は行方向（ｘ方向）に接続され、ワード線ＷＬを形成している（図１参照）。浮遊ゲートＦＧとウェル２０１は厚さ１０ｎｍ程度のゲート絶縁膜（第１絶縁膜）２１１により、浮遊ゲートＦＧと第３ゲートＧ３は絶縁膜２１５により、浮遊ゲートＦＧとワード線ＷＬは絶縁膜（第２絶縁膜）２１２によりそれぞれ分離されている。浮遊ゲートＦＧはシリコン基板の最上表面ではなく、１段３０ｎｍ〜１００ｎｍ程度標高の低い位置に形成されている。
【００２８】
また、第３ゲートＧ３は、シリコン基板に形成された溝に埋め込まれている。第３ゲート形成箇所の下のシリコン基板表面の標高は、浮遊ゲートＦＧの形成箇所の下のシリコン基板表面の標高よりも更に１段３０ｎｍ〜１００ｎｍ程度低くなっている。シリコン基板に形成されている溝は、ストライプ状にｙ方向に延在している（図１、図２参照）。
【００２９】
第３ゲートＧ３とワード線ＷＬは絶縁膜２１５（第５絶縁膜）と絶縁膜（第２絶縁膜）２１２により、第３ゲートＧ３とウェル２０１とは厚さ７ｎｍ程度の第３絶縁膜２１３により分離されている（図２、図３参照）。
【００３０】
メモリセルアレイのローカルビット線は、１つはシリコン基板の最上段の表面にｎ型半導体領域２０５がｙ方向に延在するように形成されていて（図１参照）、これを用いる。拡散層２０５の底部は、浮遊ゲートＦＧの底部よりも標高が高い（図２参照）。
もう１つは、同じくｙ方向に延在して形成された第３ゲートＧ３に電圧を印加することによって第３ゲートＧ３下に形成される反転層をローカルビット線として用いる。
【００３１】
本実施例の不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。
【００３２】
メモリセルアレイのｙ方向の末端には、選択トランジスタが設けられ、選択トランジスタへの印加電位と第３ゲートへの印加電位の組み合わせでメモリセルの選択ができるように構成されている。第３ゲートＧ３は１本おきに結束されていて、それぞれには独立な電位を給電できる。
【００３３】
読出し時には、図５に示すように、破線で囲んだ選択セル４ｎ（ｎは整数）、４ｎ＋４に隣接する拡散層ＤＦ２ｎ、ＤＦ２ｎ＋２につながるビット線ＢＬ２ｎ、ＢＬ２ｎ＋２に１Ｖ、ビット線と拡散層の間の導通、非道通を制御する選択トランジスタ（図５の例では選択トランジスタＴＲＳ３）に５Ｖ、共通ソース線ＳＬに０Ｖ、共通ソース線側の選択トランジスタＴＲＳ１に５Ｖ、メモリセルに隣接する第３ゲート（図５の例ではＧ３−１）に５Ｖを印加する。ウェル電位は０Ｖ固定である。非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には、０Ｖまたは場合によっては−２Ｖ程度の電位を印加して非選択セルをＯＦＦ状態にする。選択トランジスタＴＲＳ２には０Ｖ、第３ゲートＧ３−２には素子分離特性を完全にするために−２Ｖを印加する。そして選択ワード線ＷＬ（ＳＥＬ）に電圧を印加してメモリセルのしきい値Ｖｔｈを判定する。なお、図５において参照符号ＩＮＶは、第３ゲート下の反転層で形成されるローカルビット線を示し、後述する他の図面におけるＩＮＶも同様である。
【００３４】
また、書込みは、ソースサイドホットエレクトロンを用いて行う。図６に示すように、破線で囲んだ選択セル４ｎ、４ｎ＋４のワード線ＷＬ（ＳＥＬ）に１５Ｖ程度、ドレインに４Ｖ程度、選択トランジスタＴＲＳ３に８Ｖ、第３ゲートＧ３−１にしきい値程度の電位１Ｖを印加する。ウェル電位は０Ｖ固定である。選択セル４ｎのデータパターンは、選択セルのソース電位Ｖｓをビット線ＢＬ２ｎ−１で制御する。ビット線により制御する選択セルのソース電位を、以下（Ｖｓ，ビット線番号＝印加電圧）と表すことにする。例えば、選択セル４ｎに書込みを行う場合には、ビット線ＢＬ２ｎ−１により０Ｖを選択セルのソース電位Ｖｓとして印加し、ビット線ＢＬ２ｎとビット線ＢＬ２ｎ−１の間で電流が流れるようにする。すなわち、この場合は（Ｖｓ，ＢＬ２ｎ−１＝０Ｖ）と表す。このときソース（ビット線ＢＬ２ｎ−１）から流れ出た電子は、ソース・ドレイン間の電位差４Ｖで加速され、ホットエレクトロンが発生し、その一部がメモリセルに注入され書込みが起こる。
【００３５】
選択セル４ｎに書込みを行わない場合にはソース電位を（Ｖｓ，ＢＬ２ｎ−１＝２Ｖ）とし、ビット線ＢＬ２ｎとビット線ＢＬ２ｎ−１の間で電流が流れないようにする。第３ゲートＧ３−１で形成されるトランジスタはソース電位Ｖｓが２Ｖ（Ｖｓ，ＢＬ２ｎ−１＝２Ｖ）となる。このため、しきい値が増加し、第３ゲートＧ３−１に１Ｖを印加してもＯＮ状態にならないので電流は流れない。電流が流れないとホットエレクトロンが発生しないため書込みは起こらない。
【００３６】
また、書込みの際に、非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には、０Ｖまたは場合によっては−２Ｖ程度の電位を印加し非選択セルをＯＦＦ状態にする。第３ゲートＧ３−２には素子分離を完全にするために、−２Ｖを印加する。
読出しの電圧条件を、メモリセル４ｎ、４ｎ＋１、４ｎ＋２、４ｎ＋３について、図７０に示した。
【００３７】
また、書込みの電圧条件をメモリセル４ｎ、４ｎ＋１、４ｎ＋２、４ｎ＋３について、図７１に示した。
なお、図７１において、[  ]付きの値は、対応するセルの書込みには寄与しない。例えば、セル４ｎの書込みにはビット線ＢＬ２ｎ＋１、ＢＬ２ｎ＋２の値は影響しない。ビット線ＢＬ２ｎ＋１、ＢＬ２ｎ＋２の値は、セル４ｎと並列に書込みを行うセル４ｎ＋４の書込みを決める。
【００３８】
図７〜図１４は、実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図であり、図１のＩ−Ｉ’線に沿った部分の断面である。以下、製造工程を説明する。
【００３９】
まず、半導体基板２００にｐ型（第１導電型）のウェル２０１を形成する。ウェル２０１上に例えば砒素イオン打込みによりｎ型半導体領域２０５を形成する（図７（ａ）参照）。
また、拡散層の上に厚さ２０ｎｍ程度のリンをドープしたポリシリコンを薄く堆積しても良い。
【００４０】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜２１６、シリコン窒化膜２１７、シリコン酸化膜２７１を順に堆積する（図７（ｂ）参照）。
【００４１】
次に、リソグラフィとドライエッチング技術により前記シリコン酸化膜２７１、シリコン窒化膜２１７、シリコン酸化膜２１６をｙ方向に延在するストライプ状にパターニングする（図８（ａ）参照）。
【００４２】
続いてｎ型半導体領域２０５、シリコン基板を前記ストライプ状のパターンをマスクとしてエッチングする（図８（ｂ）参照）。これにより、シリコン基板にはｙ方向に延在するストライプ状の溝２５０が形成される。
【００４３】
次に、例えば熱酸化法により、第１絶縁膜２１１を形成する（図９（ａ）参照）。続いて、浮遊ゲートＦＧ（第１ゲート）となるリン（Ｐ）をドープしたポリシリコン膜２２１を堆積する（図９（ｂ）参照）。ポリシリコン膜２２１の堆積には、例えばＣＶＤ（Chemical Vapor Deposition）法を用いることができる。このとき、シリコン基板のリセスが完全には埋め込まれないようにする。
【００４４】
次に、エッチバックによりポリシリコン２２１を加工し、サイドウォールパターン形状とする（図１０（ａ）参照）。
【００４５】
次に、露出した第１絶縁膜２１１をエッチング除去し、シリコン基板を露出させる（図１０（ｂ）参照）。
次に、シリコン基板をエッチングし、ｙ方向に延在するストライプ状の溝（２段目）２５２を形成する（図１１（ａ）参照）。
【００４６】
次に、例えば熱酸化法により、第３絶縁膜２１３を形成する（図１１（ｂ）参照）。
続いて第３ゲートＧ３となるリン（Ｐ）をドープしたポリシリコン膜２２３を前記２段目の溝を含むスペースが完全に埋め込まれるように堆積する（図１２（ａ）参照）。
【００４７】
次に、エッチバックによりポリシリコン２２３の一部を除去し、最上面が浮遊ゲートＦＧ（第１ゲート）下のシリコン基板表面と同程度になるようにする（図１２（ｂ）参照）。
【００４８】
次に、第５絶縁膜となるシリコン酸化膜２１５をスペースが完全に埋め込まれるように堆積する（図１３（ａ）参照）。
次いで、シリコン酸化膜２１５をエッチバックし、サイドウォールパターン２２１の上面と側面の一部が露出するようにする。また、シリコン窒化膜パターン２１７の表面が露出するようにする（図１３（ｂ）参照）。
【００４９】
次に、第１ゲートと第２ゲートを電気的に絶縁するための層間絶縁膜となる第２絶縁膜２１２を堆積する。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる（図１４参照）。
【００５０】
次に、第２ゲートＧ２となるポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜２２２を堆積することにより、図２に示した構造となる。
【００５１】
このポリメタル膜２２２を公知のリソグラフィとドライエッチング技術によりパターニングしてワード線ＷＬを形成した。パターニングの際には、ｘ方向に延在するストライプ状のマスクパターンを用いて、第２ゲートＧ２、第２絶縁膜、浮遊ゲートＦＧの一括加工を行った。これにより、図１から図４に示されるメモリセル構造が完成する。
【００５２】
その後、図には示してないが、層間絶縁膜を形成した後、ワード線ＷＬ（２２２）、ウェル２０１、第３ゲートＧ３（２２３）に至るコンタクト孔および、メモリセルアレイの外部に位置するソース／ドレインとなる反転層、ｎ型半導体領域２０５への給電用のコンタクト孔、を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
【００５３】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでの第３ゲートＧ３下の反転層、ｎ型拡散層領域２０５で形成されるローカルビット線抵抗を、従来技術であるシリコン基板に溝を形成せずに平坦な基板上を用いた場合と比較した結果を図１５（ａ）に示す。図１５（ａ）において、縦軸はローカルビット線の抵抗Ｒを、横軸はビット線ピッチ（ｎｍ）を示し、特性線ａは本実施例のｎ型半導体領域で形成したローカルビット線、特性線ｂは本実施例の反転層ローカルビット線、特性線ｃは従来技術の平坦構造の反転層ローカルビット線の場合である。なお、同図において破線で示したＲｍａｘは、許容されるビット線抵抗の最大値を示している。
【００５４】
ｎ型半導体領域の抵抗が反転層と比較して低いことに加えて、第３ゲートＧ３をシリコン基板に形成した溝に埋め込んだおかげで、側面２面と底面の３面で反転層が形成されるため反転層幅が増加し、反転層で形成したローカルビット線抵抗も従来技術と比較して低くできることがわかる。
【００５５】
図１５（ｂ）はメモリセルのしきい値Ｖｔｈのビット線ピッチ（ｎｍ）依存性を示す図であり、特性線ｄは本実施例のメモリセルのしきい値、特性線ｅは従来技術の平坦構造のメモリセルのしきい値である。本実施例のセルでは、メモリセルトランジスタのゲート長をシリコン基板表面に垂直な方向に確保できるため、短チャネル効果を抑制することができた。なお、同図において破線で示したＶｔｈ＿ｍｉｎは、メモリセルしきい値の下限を示している。
【００５６】
また、図１６は第３ゲートＧ３による素子分離特性の比較を示す図であり、縦軸はリーク電流Iを、横軸はビット線ピッチ（ｎｍ）を示している。特性線ｆは本実施例のセル、特性線ｇは従来の平坦構造のセルの場合である。本実施例のセルでは、第３ゲートＧ３がシリコン基板に埋め込まれているために、素子分離トランジスタのゲート長が長くなり、素子分離特性が改善することがわかった。
【実施例２】
【００５７】
実施例１ではシリコン基板の最上表面に形成されるローカルビット線を、ｎ型半導体領域で形成したが、本実施例はｎ型半導体領域上にシリサイド膜を形成した場合の一例である。
【００５８】
図１７〜図２０は、本発明に係る不揮発性半導体記憶装置の製造方法の一例を示した断面図であり、図１のＩ−Ｉ’線に沿った部分の断面である。以下、製造工程を順に説明する。
【００５９】
まず、半導体基板２００にｐ型のウェル２０１を形成する。ウェル２０１上に、例えば砒素イオン打込みによりｎ型半導体領域２０５を形成する。
次に、ＣＶＤ法によりシリサイド膜２０６（例えばタングステンシリサイド）を堆積する（図１７（ａ）参照）。
次に、例えばＣＶＤ法によりシリコン酸化膜２１６、シリコン窒化膜２１７、シリコン酸化膜２７１を順に堆積する（図１７（ｂ）参照）。
【００６０】
次に、リソグラフィとドライエッチング技術により前記シリコン酸化膜２７１、シリコン窒化膜２１７、シリコン酸化膜２１６をｙ方向に延在するストライプ状にパターニングする（図１８（ａ）参照）。
続いて、シリサイド膜２０６、ｎ型半導体領域２０５を前記ストライプ状のパターンをマスクとしてエッチングする（図１８（ｂ）参照）。
【００６１】
次に、シリコン酸化膜２１９をスペースが完全には埋め込まれないように堆積する（図１９（ａ）参照）。
次に、エッチバックによりシリコン酸化膜２１９を加工し、シリコン基板の一部を露出させた後、シリコン基板をエッチングする。これにより、シリコン基板にはｙ方向に延在するストライプ状の溝２５０が形成される（図１９（ｂ）参照）。
次に、例えば熱酸化法により、第１絶縁膜２１１を形成する（図２０（ａ）参照）。
続いて、浮遊ゲートＦＧとなるリン（Ｐ）をドープしたポリシリコン膜２２１を堆積する（図２０（ｂ）参照）。ポリシリコン膜２２１の堆積には、例えばＣＶＤ法を用いることができる。このとき、シリコン基板のリセスが完全には埋め込まれないようにする。
【００６２】
以下、実施例１で述べた図１０（ａ）〜図１４と同様の工程を経て図２１に示す構造となる。この後、図には示してないが、層間絶縁膜を形成した後、ワード線ＷＬ、ウェル２０１、第３ゲート２２３に至るコンタクト孔および、メモリセルアレイの外部に位置するソース／ドレインとなる反転層、シリサイド２０６で形成されローカルビット線への給電用のコンタクト孔を形成した後、金属膜を堆積し、これをパターニングして配線とすることでメモリセルを完成した。
【００６３】
本実施例のセルでは、シリコン基板最上表面に形成されるローカルビット線がシリサイドで形成されているので、実施例１の場合のｎ型半導体領域で形成された場合と比較して更に低抵抗にすることができた。
【実施例３】
【００６４】
実施例１と実施例２では、シリコン基板に異なる３段の標高の部分が形成され、ローカルビット線が最上段と最下段の２つの標高、浮遊ゲートが真ん中の標高のシリコン基板上に形成されていた。
【００６５】
本実施例は、更にシリコン基板の段数を増した例である。
ローカルビット線は、すべて反転層ＩＮＶで形成されている。ｙ方向に延在する第３ゲートは４つおきに結束されていて、それぞれは独立な電位を給電できる。
【００６６】
図２２に示すように読出し時には選択セル４ｎ、４ｎ＋４の両側の第３ゲートＧ３−１、Ｇ３−２に５Ｖの電位を印加し、対応するビット線ＢＬ２ｎ、ＢＬ２ｎ＋２に１Ｖを印加する。メモリセルアレイの両端に形成された選択トランジスタＴＲＳ１、ＴＲＳ２に５Ｖを印加する。ウェルは０Ｖ固定である。
【００６７】
非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には、０Ｖまたは場合によっては−２Ｖ程度の電位を印加し、非選択セルをＯＦＦ状態にする。第３ゲートＧ３−３には、素子分離を完全にするために−２Ｖを印加する。そして選択ワード線ＷＬ（ＳＥＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００６８】
また、書込みはソースサイドホットエレクトロンを用いて行う。図２３に示すように、選択セルの制御ゲート（ワード線ＷＬ（ＳＥＬ））に１５Ｖ程度、ドレインに４Ｖ程度、ビット線側の選択トランジスタＴＲＳ２に８Ｖ、共通ソース線ＳＬ側の選択トランジスタＴＲＳ１に０Ｖを給電する。
【００６９】
ドレイン側ローカルビット線につながる反転層ＩＮＶ上の第３ゲート（図２３では第３ゲートＧ３−２）に８Ｖ、ソース側ローカルビット線につながる反転層上の第３ゲート（図２３では第３ゲートＧ３−４）に５Ｖ、ソースサイドホットエレクトロンを生じさせる書込みゲートである第３ゲートＧ３−１にしきい値程度の電位１Ｖを印加する。
【００７０】
ウェル電位は０Ｖ固定である。選択セル４ｎのデータパターンは、ビット線電位（Ｖｓ，ＢＬ２ｎ−１）で制御する。選択セル４ｎに書込みを行う場合には（Ｖｓ，ＢＬ２ｎ−１＝０Ｖ）とし、ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎの間で電流が流れるようにする。このときソース（ビット線ＢＬ２ｎ−１）から流れ出た電子は、ソース・ドレイン間電位差４Ｖで加速され、ホットエレクトロンが発生し、その一部がメモリセルに注入され書込みが起こる。
【００７１】
選択セル４ｎに書込みを行わない場合には、（Ｖｓ，ＢＬ２ｎ−１＝２Ｖ）とし、書込みゲートである第３ゲートＧ３−１をカットオフさせる。ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎの間で電流が流れないので書込みが起こらない。
【００７２】
また、書込みの際には、非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には０Ｖまたは場合によっては−２Ｖ程度の電位を印加し非選択セルをＯＦＦ状態にする。第３ゲートＧ３−３には素子分離を完全にするために−２Ｖを印加する。
【００７３】
図２４〜図４４は、実施例３の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【００７４】
まず、半導体基板２００にｐ型のウェル２０１を形成する。次に、第３絶縁膜２１３を例えば熱酸化法により形成し、その上に第３ゲートとなるリンをドープしたポリシリコン２２３、シリコン窒化膜２１７、シリコン酸化膜２７１を順に堆積する（図２４（ａ）参照）。
次に、リソグラフィとドライエッチング技術により前記シリコン酸化膜２７１、シリコン窒化膜２１７、ポリシリコン膜２２３をｙ方向に延在するストライプ状にパターニングする（図２４（ｂ）参照）。
次に、シリコン酸化膜２８１を前記ストライプパターンのスペースが完全には埋め込まれないように堆積する（図２５（ａ）参照）。
次に、エッチバックによりシリコン酸化膜２８１を加工し、サイドウォール形状にし、シリコン基板を露出させる。そして露出したシリコン基板をエッチングし、ｙ方向に延在するストライプ状の溝を形成する（図２５（ｂ）参照）。
【００７５】
次に、第１絶縁膜２１１を、例えば熱酸化法で形成する（図２６（ａ）参照）。
次に、スペースが完全には埋め込まれないように浮遊ゲートとなるリンをドープしたポリシリコン２２１を堆積する（図２６（ｂ）参照）。
次に、エッチバックによりポリシリコン２２１をサイドウォール状に加工し、第１絶縁膜２１１の一部を露出させる（図２７（ａ）参照）。
次に、シリコン酸化膜２８２をスペースが完全には埋め込まれないように堆積する（図２７（ｂ）参照）。
【００７６】
次に、エッチバックによりシリコン酸化膜２８２、第１絶縁膜２１１の一部を除去し、シリコン基板を露出させる（図２８（ａ）参照）。
次に、シリコン基板をエッチングする。この際、異方性のエッチングに加え、等方性のエッチングを行うと、アンダーカット形状ができる（図２８（ｂ）参照）。
次に、第３絶縁膜３１３を露出したシリコン基板上に熱酸化法で形成する（図２９（ａ）参照）。このときポリシリコン２１１表面も酸化され、酸化膜２８３が形成される。
次に、第３ゲートとなるリンをドープしたポリシリコン３２３をスペースが完全には埋め込まれないように堆積する（図２９（ｂ）参照）。
【００７７】
次に、エッチバックによりポリシリコン３２３をサイドウォール形状に加工し、第３絶縁膜３１３の一部を露出させる（図３０（ａ）参照）。
次に、スペースが完全には埋め込まれないように、シリコン酸化膜２８４を堆積する（図３０（ｂ）参照）。
【００７８】
次に、シリコン酸化膜２８４と第３絶縁膜３１３をエッチバックで一部除去し、シリコン基板を露出させる（図３１（ａ）参照）。
次に、レジスト２９０をスペースが完全に埋め込まれるように堆積する（図３１（ｂ）参照）。
次に、レジスト２９０をエッチバックし、ポリシリコン３２３が露出するようにする。このとき、レジスト２９０は一部残し、シリコン基板表面は露出させないようにする（図３２（ａ）参照）。
次に、ポリシリコン３２３をエッチバックし、表面の標高を低くする（図３２（ｂ）参照）。
【００７９】
次に、レジスト２９０を除去し、シリコン基板の表面を露出させる（図３３（ａ）参照）。
次に、シリコン基板とポリシリコン３２３をエッチバックする。シリコン基板にはｙ方向に延在する溝が形成され、ポリシリコン３２３は最上面の標高が下がる（図３３（ｂ）参照）。
次に、露出したシリコン基板表面に例えば熱酸化法により、第１絶縁膜３１１を形成する。このときポリシリコン３２３表面も酸化され、酸化膜２８５が形成される（図３４（ａ）参照）。
次に、スペースが完全には埋め込まれないように、浮遊ゲートＦＧとなるリンをドープしたポリシリコン３２１を堆積する（図３４（ｂ）参照）。
【００８０】
次に、エッチバックによりポリシリコン３２１を加工する（図３５（ａ）参照）。
次に、スペースが完全には埋め込まれないように、シリコン酸化膜２８６を堆積する（図３５（ｂ）参照）。
次に、エッチバックによりシリコン酸化膜２８６と第１絶縁膜３１１を一部除去し、シリコン基板表面を露出させる（図３６（ａ）参照）。
次に、露出したシリコン基板とポリシリコン３２１をエッチングする。シリコン基板は異方性のエッチングに加え、等方性のエッチングを行うと、アンダーカット形状ができる（図３６（ｂ）参照）。
【００８１】
次に、露出したシリコン基板表面にたとえば熱酸化法により第３絶縁膜４１３を形成する（図３７（ａ）参照）。
次に、第３ゲートとなるリンをドープしたポリシリコン４２３をスペースが完全に埋め込まれるように堆積する（図３７（ｂ）参照）。
次にエッチバックにより、ポリシリコン４２３の最上表面の標高を低くし、浮遊ゲートとなるポリシリコン３２１の底部程度の高さにする（図３８（ａ）参照）。
次に、シリコン酸化膜をウェットエッチングで除去し、ポリシリコン２２１、３２３、３２１、４２３の一部表面を図３８（ｂ）に示すように露出させる。
【００８２】
次に、浮遊ゲートと制御ゲートを電気的に絶縁するための層間絶縁膜となる第２絶縁膜２１２を堆積する。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜２２２を堆積した（図３９参照）。
これを公知のリソグラフィとドライエッチング技術によりパターニングし、ワード線を形成した。パターニングの際には、ｘ方向に延在するストライプ状のマスクパターンを用いて、第２ゲートＧ２、第２絶縁膜、第１ゲートＦＧの一括加工を行った。
【００８３】
図４０は、メモリセルアレイの平面図である。図４０に示したＩ−Ｉ、II−II、III−III、IＶ−IＶ、Ｖ−Ｖ、Ｖ２−Ｖ２、ＶI−ＶI、ＶII−ＶII線に沿った部分の断面を、図４１から図４４に示す。
III−III線からＶII−ＶII線は、図３９にも示してある。
【００８４】
図４１（ａ）はワード線上の断面である。図４１（ｂ）はワード線スペース部分の断面図である。一括加工により第３ゲート（Ｇ３）３２３は一部除去されているが、アンダーカット形状のおかげで、完全には切断されていない。
図４２（ａ）、（ｂ）はIII−III線に沿った部分の断面、IＶ−IＶ線に沿った部分の断面である。図４３（ａ）、（ｂ）はＶ−Ｖ線に沿った部分の断面とＶ２−Ｖ２線に沿った部分の断面である。図４４（ａ）、（ｂ）はＶI−ＶI断面とＶII−ＶII断面である。
【００８５】
その後、図には示してないが、層間絶縁膜を形成した後、ワード線ＷＬ（２２２）、ウェル２０１、第３ゲートＧ３（２２３）に至るコンタクト孔およびメモリセルアレイの外部に位置するソース／ドレインとなる反転層への給電用のコンタクト孔を形成した後、金属膜を堆積してこれをパターニングし、配線とすることでメモリセルアレイを完成した。
【００８６】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルアレイにおいて、第３ゲート下の反転層ローカルビット線抵抗は、ゲート幅がシリコン基板垂直方向に確保できるため、従来技術であるシリコン基板に溝を形成せずに平坦な基板上を用いた場合と比較して低減された。メモリセルトランジスタ特性、素子分離特性も同様に短チャネル特性の改善に伴い向上した。
【００８７】
本実施例では、シリコン基板Ｓｕｂに異なる５段の標高の部分が形成され、ローカルビット線が最上段と３段目、最下段の３つの標高、浮遊ゲートＦＧが上から２段目、４段目の標高のシリコン基板上に形成されていた。本技術を一般化すると、図４５に示すように浮遊ゲートＦＧと補助ゲートＡＧの段数を増やすことができる。最上段に補助ゲートＡＧ１、その下の段には浮遊ゲートＦＧ１、その下の段に補助ゲートＡＧ２、その下の段に浮遊ゲートＦＧ２、さらにその下の段に補助ゲートＡＧ３というように、交互に補助ゲートと浮遊ゲートが形成される。なお、ここで補助ゲートＡＧとは、第１の方向に延在し第３ゲートＧ３と同様の機能を持つゲートで、電圧を印加することによりその下面または側面に反転層でローカルビット線を形成したり、素子分離ゲートとして用いられるゲートのことである。
【実施例４】
【００８８】
前述した実施例３では、ローカルビット線は全て反転層で形成されていたが、拡散層を適所に挿入することもできる。
【００８９】
本実施例のセルアレイの回路図を、図４６と図４７に示す。図４６は、読出し時の電圧条件を示している。選択セル４ｎ＋１を読出す場合には、対応するビット線ＢＬ４ｎ＋１、ＢＬ４ｎ＋２にそれぞれ０Ｖ、１Ｖを印加する第３ゲートＧ３−２に３Ｖを印加する。
【００９０】
メモリセルアレイの両端に形成された選択トランジスタＴＲＳ１、ＴＲＳ２、ＴＲＳ３にそれぞれ５Ｖ、０Ｖ、５Ｖを印加する。ウェルは０Ｖ固定である。
【００９１】
非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には、０Ｖまたは場合によっては−２Ｖ程度（０／−２Ｖ）の電位を印加し非選択セルをＯＦＦ状態にする。選択トランジスタＴＲＳ２には０Ｖ、第３ゲートＧ３−２には素子分離特性を完全にするために−２Ｖを印加する。そして選択ワード線ＷＬ（ＳＥＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００９２】
また、書き込みは、ソースサイドホットエレクトロンを用いて行う。図４７に示すように、選択セル４ｎ＋１の制御ゲートに１５Ｖ程度、ドレイン側ビット線ＢＬ４ｎ＋１に４Ｖ程度、ドレイン側ビット線ＢＬ４ｎ＋１の側の選択トランジスタＴＲＳ１に７Ｖ、ソース側ビット線４ｎ＋２の側の選択トランジスタＴＲＳ３に５Ｖを印加する。
【００９３】
ソースサイドホットエレクトロンを生じさせる書込みゲートである第３ゲートＧ３−２に、しきい値程度の電位１Ｖを印加する。ウェル電位は０Ｖ固定である。選択セル４ｎ＋１のデータパターンは、ビット線電位（Ｖｓ，ＢＬ４ｎ＋２）で制御する。選択セル４ｎ＋１に書込みを行う場合には（Ｖｓ，ＢＬ４ｎ＋２＝０Ｖ）とし、ビット線ＢＬ４ｎ＋２とビット線４ｎ＋１の間で電流が流れるようにする。このときソース（ビット線ＢＬ４ｎ＋２）から流れ出た電子はソースドレイン間電位差４Ｖで加速され、ホットエレクトロンが発生しその一部がメモリセルに注入され書込みが起こる。
【００９４】
選択セル４ｎ＋１に書込みを行わない場合には、（Ｖｓ，ＢＬ４ｎ＋２＝２Ｖ）とし、書込みゲートである第３ゲートＧ３−２をカットオフさせる。ビット線ＢＬ４ｎ＋２とビット線ＢＬ４ｎ＋１の間で電流が流れないので書込みが起こらない。
【００９５】
また、書込みの際には、非選択ワード線ＷＬ（Ｎ＿ＳＥＬ）には０Ｖまたは場合によっては−２Ｖ程度の電位を印加し、非選択セルをＯＦＦ状態にする。第３ゲートＧ３−２には、素子分離特性を完全にするために−２Ｖを印加する。
【００９６】
図４８〜図５５は、本実施例の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【００９７】
まず、半導体基板（Ｓｕｂ）２００にｐ型のウェル２０１を形成する。ウェル２０１上に例えば砒素イオン打込みによりｎ型半導体領域２０５を形成する。また、拡散層の上にリンをドープしたポリシリコンを薄く堆積しても良い。
次に、例えばＣＶＤ法によりシリコン酸化膜２１６、シリコン窒化膜２１７、シリコン酸化膜２７１を順に堆積する（図４８（ａ）参照）。
次に、リソグラフィとドライエッチング技術により前記シリコン酸化膜２７１、シリコン窒化膜２１７、シリコン酸化膜２１６、ｎ型半導体領域２０５を、ｙ方向に延在するストライプ状にパターニングする（図４８（ｂ）参照）。
【００９８】
次に、実施例３の図２５から図２８と同様の工程により、図４９（ａ）に示した形状を得る。ここで、例えば砒素（Ａｓ）イオンをシリコン基板に垂直に打込み拡散層２０７を形成する（図４９（ｂ）参照）。
【００９９】
この後、前述した実施例３の図２９から図３６と同様の工程により図５０（ａ）の構造を得る。ここで、例えば砒素イオンをシリコン基板に垂直に打ち込みことにより拡散層２０８を形成する（図５０（ｂ）参照）。
この後、実施例３の図３７から図３９と同様の工程を経ることにより、図５１に示した構造を得る。
【０１００】
この後、これを公知のリソグラフィとドライエッチング技術によりパターニングして、ワード線を形成した。パターニングの際には、ｘ方向に延在するストライプ状のマスクパターンを用いて、第２ゲートＧ２、第２絶縁膜、第１ゲートＦＧの一括加工を行った。
【０１０１】
図５２は、本実施例のメモリセルの平面図である。
図５２に示したＩ−Ｉ、II−II、III−III、IＶ−IＶ、Ｖ−Ｖ、Ｖ２−Ｖ２、ＶI−ＶI、ＶII−ＶII線に沿った部分の断面を、図５３から図５６に示す。
III−III線からＶII−ＶII線は、図５１にも示してある。
【０１０２】
図５３（ａ）は、Ｉ−Ｉ線に沿ったワード線上の断面である。図５３（ｂ）は、II−II線に沿ったワード線スペース部分の断面図である。一括加工により第３ゲートとなるポリシリコン３２３は一部除去されているが、アンダーカット形状のおかげで、完全には切断されていない。
【０１０３】
図５４（ａ）と（ｂ）は、各々III−III線とIＶ−IＶ線に沿った部分の断面である。図５５（ａ）と（ｂ）は、各々Ｖ−Ｖ線とＶ２−Ｖ２線に沿った部分の断面である。図５６（ａ）と（ｂ）は、各々ＶI−ＶI線とＶII−ＶII線に沿った部分の断面である。
【０１０４】
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２、ウェル２０１、第３ゲート２２３に至るコンタクト孔および、メモリセルアレイの外部に位置するソース／ドレインとなる拡散層、ｎ型半導体領域２０５への給電用のコンタクト孔を形成し、続いて金属膜を堆積し、これをパターニングして配線とし、メモリセルを完成した。
【０１０５】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでのｎ型拡散層領域２０５で形成されるローカルビット線抵抗、拡散層２０７、２０８で形成されるローカルビット線抵抗は、従来技術であるシリコン基板に溝を形成せずに平坦な基板上を用いた場合の反転層抵抗と比較して低いことがわかった。
【０１０６】
メモリトランジスタ、素子分離トランジスタは共に縦方向にゲート長が確保できるため、短チャネル特性が改善することがわかった。
【０１０７】
本実施例では、シリコン基板に異なる５段の標高の部分が形成され、ローカルビット線が最上段と３段目、最下段の３つの標高、浮遊ゲートＦＧが上から２段目、４段目の標高のシリコン基板Ｓｕｂ上に形成されていた。本技術を一般化すると図５７に示すように段数を増やすことができる。図５７において、ＦＧ１は最上段の浮遊ゲート、その下の段には補助ゲートＡＧ１、その下の段に浮遊ゲートＦＧ２、その下の段に補助ゲートＡＧ２、さらにその下の段に浮遊ゲートＦＧ３というように、交互に浮遊ゲートと補助ゲートが形成される。またＤＦ１、ＤＦ２、ＤＦ３は、拡散層で形成されるローカルビット線であり、特にＤＦ１はシリコン基板最上段に形成される拡散層で形成されたローカルビット線である。
【実施例５】
【０１０８】
前述した実施例１から４では、いわゆるＡＮＤ型のセルアレイに多段構造のメモリセルを適用した場合であったが、本実施例では、ＮＡＮＤ型フラッシュに適用した例を示す。
【０１０９】
図５８は本実施例のセルアレイの回路図であり、（ａ）は、読出しの電圧条件を、（ｂ）は書込みの電圧条件をそれぞれ示している。図５８（ａ）、（ｂ）において、ＢＬ（ＳＥＬ）は選択ビット線、ＢＬ（Ｎ＿ＳＥＬ）は非選択ビット線、ＷＬ（ＳＥＬ）は選択ワード線、ＷＬ（Ｎ＿ＳＥＬ）は非選択をそれぞれ示し、破線で囲まれている部分は選択セルを示している。
【０１１０】
通常のＮＡＮＤ型フラッシュでは浅溝分離（Shallow-Trench-Isolation）によって達成している素子分離を、本実施例では第３ゲートＧ３を素子分離ゲートに用いて、フィールドプレートアイソレーションにより行っている。図では素子分離ゲート（Ｇ＿ＩＳＯ）に−２Ｖを印加している（Ｇ＿ＩＳＯ（−２Ｖ））。Ｓ：０Ｖは、メモリセルのソース側電圧が０Ｖであることを示している。また、Ｖｎ＋１、Ｖｎ、Ｖｎ−１は、それぞれビット線ＢＬｎ＋１、ＢＬｎ、ＢＬｎ−１に印加されるメモリセルのドレイン側電圧がＶｎ＋１、Ｖｎ，Ｖｎ−１であることを示している。
【０１１１】
以下、本実施例の不揮発性半導体記憶装置の製造方法の一例を述べる。
【０１１２】
実施例３で述べた図２３から図３９と同様の工程により、メモリセルのワード線の加工を行い、図４１（ａ）と同様の図５９（ａ）に示した構造が得られる。ワード線スペース部分に拡散層２０９を、例えば砒素イオン打ち込みによって形成すると図５９（ｂ）に示した構造が得られる。
ここで、本実施例の平面図は、実施例３の図４０と同じである。図５９（ａ）は、図４０に示したＩ―Ｉ線に沿った部分（ワード線上）の断面である。図５９（ｂ）は、II−II線に沿った部分（ワード線スペース部分）の断面であるが、本実施例では、実施例３のII−II線に沿った部分の断面の図４１（ｂ）とは、ワード線スペース部分に拡散層２０９が形成されている点で異なっている。また、実施例３と同様に、一括加工により第３ゲート（Ｇ３）３２３は一部除去されているが、アンダーカット形状のおかげで、完全には切断されていない。
【０１１３】
本実施例のIII−III線、IＶ−IＶ線、Ｖ−Ｖ線、Ｖ２−Ｖ２線、ＶI−ＶI線、ＶII−ＶII線に沿った部分の断面を、図６０から図６２に示す。
【０１１４】
実施例３の図４２から図４４とは、IＶ−IＶ線に沿った部分の断面の図６０（ｂ）と、ＶI−ＶI線に沿った部分の断面の図６２（ａ）とが相違する。
【０１１５】
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２、ウェル２０１、第３ゲート（Ｇ３）２２３に至るコンタクト孔および、メモリセルアレイの外部に位置するソース／ドレインとなる拡散層への給電用のコンタクト孔を形成した後、金属膜を堆積してこれをパターニングし、配線とすることでメモリセルアレイを完成した。
【０１１６】
図６３（ａ）は、読出し特性の指標である読み出しオン電流ＩＯＮを比較した特性線図であり、横軸はビット線のピッチを示し、破線のＩＯＮ＿ｍｉｎは許容される読み出しオン電流ＩＯＮの最小値を示している。同図において、特性線ｊは本実施例の構造のＮＡＮＤ型フラッシュメモリセルアレイの場合であり、特性線ｋは従来構造のＮＡＮＤ型フラッシュメモリセルアレイの場合である。同図より、本実施例のＮＡＮＤ型フラッシュメモリセルアレイはビット線ピッチが９０ｎｍになっても、従来構造に比べて読み出しオン電流が充分確保されていることが分かる。
【０１１７】
図６３（ｂ）は、素子分離部リーク電流ＩＬＫを比較した特性線図であり、横軸はビット線ピッチを示し、破線のＩＬＫ＿ｍｉｎはリーク電流ＩＬＫの下限値を示している。特性線ｑは本実施例の構造のＮＡＮＤ型フラッシュメモリセルアレイの場合であり、特性線ｒは従来構造のＮＡＮＤ型フラッシュメモリセルアレイの場合である。
【０１１８】
本実施例の第３ゲートＧ３によるフィールドプレートアイソレーションは、ゲートに負電位（−２Ｖ程度）を印加して行うので、従来の浅溝分離を素子分離に用いるＮＡＮＤ型フラッシュと比較して小さい寸法にすることができる。また多段構造にすることにより、素子分離トランジスタのゲート長を縦方向に確保できるので、さらに有利である。
【０１１９】
また、メモリセルのチャネル幅をシリコン基板垂直方向に確保できるので、メモリセルのオン電流ＩＯＮが増加し、読出し特性を向上することが可能であった。
【０１２０】
本実施例では、シリコン基板Ｓｕｂに異なる５段の標高の部分が形成され、ローカルビット線（補助ゲートＡＧ）が最上段と３段目、最下段の３つの標高、浮遊ゲートが上から２段目、４段目の標高のシリコン基板Ｓｕｂ上に形成されていた。本技術を一般化すると実施例３と同様に、図４５に示すように段数を増やすことができる。
【図面の簡単な説明】
【０１２１】
【図１】本発明に係る不揮発性半導体記憶装置の実施例を示す要部平面図。
【図２】（ａ）、（ｂ）は、各々図１に示したＩ−Ｉ’線、II−II’線に沿った部分の断面図。
【図３】（ａ）、（ｂ）は、各々図１に示したIII−III’線、IＶ−IＶ’線に沿った部分の断面図。
【図４】図１に示したＶ−Ｖ’線に沿った部分の断面図。
【図５】実施例１の読出し時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図６】実施例１の書込み時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図７】（ａ）、（ｂ）は実施例１の不揮発性半導体記憶装置の製造方法の最初の製造工程を順に示した断面図。
【図８】（ａ）、（ｂ）は図７に示した次の製造工程を順に示した断面図。
【図９】（ａ）、（ｂ）は図８に示した次の製造工程を順に示した断面図。
【図１０】（ａ）、（ｂ）は図９に示した次の製造工程を順に示した断面図。
【図１１】（ａ）、（ｂ）は図１０に示した次の製造工程を順に示した断面図。
【図１２】（ａ）、（ｂ）は図１１に示した次の製造工程を順に示した断面図。
【図１３】（ａ）、（ｂ）は図１２に示した次の製造工程を順に示した断面図。
【図１４】（ａ）、（ｂ）は図１３に示した次の製造工程を順に示した断面図。
【図１５】（ａ）は実施例１のローカルビット線抵抗低減効果、（ｂ）はメモリセルトランジスタの短チャネル特性改善効果を各々示した特性線図。
【図１６】実施例１の素子分離特性改善効果を示した特性線図。
【図１７】（ａ）、（ｂ）は実施例２の不揮発性半導体記憶装置の製造方法の最初の製造工程を順に示した断面図。
【図１８】（ａ）、（ｂ）は図１７に示した次の製造工程を順に示した断面図。
【図１９】（ａ）、（ｂ）は図１８に示した次の製造工程を順に示した断面図。
【図２０】（ａ）、（ｂ）は図１９に示した次の製造工程を順に示した断面図。
【図２１】図２０に示した次の製造工程の断面図。
【図２２】実施例３の読出し時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図２３】実施例３の書込み時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図２４】（ａ）、（ｂ）は実施例３の不揮発性半導体記憶装置の製造方法の最初の製造工程を順に示した断面図。
【図２５】（ａ）、（ｂ）は図２４に示した次の製造工程を順に示した断面図。
【図２６】）  （ａ）、（ｂ）は図２５に示した次の製造工程を順に示した断面図。
【図２７】（ａ）、（ｂ）は図２６に示した次の製造工程を順に示した断面図。
【図２８】（ａ）、（ｂ）は図２７に示した次の製造工程を順に示した断面図。
【図２９】（ａ）、（ｂ）は図２８に示した次の製造工程を順に示した断面図。
【図３０】（ａ）、（ｂ）は図２９に示した次の製造工程を順に示した断面図。
【図３１】（ａ）、（ｂ）は図３０に示した次の製造工程を順に示した断面図。
【図３２】（ａ）、（ｂ）は図３１に示した次の製造工程を順に示した断面図。
【図３３】（ａ）、（ｂ）は図３２に示した次の製造工程を順に示した断面図。
【図３４】（ａ）、（ｂ）は図３３に示した次の製造工程を順に示した断面図。
【図３５】（ａ）、（ｂ）は図３４に示した次の製造工程を順に示した断面図。
【図３６】（ａ）、（ｂ）は図３５に示した次の製造工程を順に示した断面図。
【図３７】（ａ）、（ｂ）は図３６に示した次の製造工程を順に示した断面図。
【図３８】（ａ）、（ｂ）は図３７に示した次の製造工程を順に示した断面図。
【図３９】図３８に示した次の製造工程の断面図。
【図４０】実施例３の不揮発性半導体記憶装置の要部平面図。
【図４１】（ａ）、（ｂ）は各々図４０に示したＩ−Ｉ線、II−II線に沿った部分の断面図。
【図４２】（ａ）、（ｂ）は各々図４０に示したIII−III線、IＶ−IＶ線に沿った部分の断面図。
【図４３】（ａ）、（ｂ）は各々図４０に示したＶ−Ｖ線、Ｖ２−Ｖ２線に沿った部分の断面図。
【図４４】（ａ）、（ｂ）は各々図４０に示したＶI−ＶI線、ＶII−ＶII線に沿った部分の断面図。
【図４５】実施例３の不揮発性半導体記憶装置の一般化例を示した断面図。
【図４６】実施例４の読出し時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図４７】実施例４の書込み時の電圧条件の例を示したメモリセルアレイ回路の概略図。
【図４８】（ａ）、（ｂ）は実施例４の不揮発性半導体記憶装置の製造方法の最初の製造工程を順に示した断面図。
【図４９】（ａ）、（ｂ）は図４８に示した次の製造工程を順に示した断面図。
【図５０】（ａ）、（ｂ）は図４９に示した次の製造工程を順に示した断面図。
【図５１】図５０に示した次の製造工程を示した断面図。
【図５２】実施例４の不揮発性半導体記憶装置の要部平面図。
【図５３】（ａ）、（ｂ）は各々図５２に示した１−Ｉ線、II−II線に沿った部分の断面図。
【図５４】（ａ）、（ｂ）は各々図５２に示したIII−III線、IＶ−IＶ線に沿った部分の断面図。
【図５５】（ａ）、（ｂ）は各々図５２に示したＶ−Ｖ線、Ｖ２−Ｖ２線に沿った部分の断面図。
【図５６】（ａ）、（ｂ）は各々図５２に示したＶI−ＶI線、ＶII−ＶII線に沿った部分の断面図。
【図５７】実施例４の浮遊ゲートと補助ゲートの一般化例を示した断面図。
【図５８】実施例５のメモリセルアレイ回路の概略図であり、（ａ）は読出し時の電圧条件の例、（ｂ）は書込み時の電圧条件の例を示す。
【図５９】（ａ）、（ｂ）は各々図４０に示したＩ−Ｉ線、II−II線に沿った部分の実施例５の断面図。
【図６０】（ａ）、（ｂ）は各々図４０に示したIII−III線、IＶ−IＶ線に沿った部分の実施例５の断面図。
【図６１】（ａ）、（ｂ）は各々図４０に示したＶ−Ｖ線、Ｖ２−Ｖ２線に沿った部分の実施例５の断面図。
【図６２】（ａ）、（ｂ）は各々図４０に示したＶI−ＶI線、ＶII−ＶII線に沿った部分の実施例５の断面図。
【図６３】実施例５の、（ａ）はＯＮ電流向上の効果を示した特性線図、（ｂ）は素子分離部のリーク電流低減効果を示した特性線図。
【図６４】従来技術のメモリセルアレイの平面図。
【図６５】（ａ）、（ｂ）、（ｃ）は各々図６４におけるＩ−Ｉ’線、II−II’線、III−III’線に沿った部分の断面図。
【図６６】読出し時の電圧条件の例を示した従来技術のメモリセルアレイ回路の概略図。
【図６７】書込み時の電圧条件の例を示した従来技術のメモリセルアレイ回路の概略図。
【図６８】図６６に示した回路の読出し電圧条件一覧表。
【図６９】図６７に示した回路の書込み電圧条件一覧表。
【図７０】図５に示した回路の読出し電圧条件一覧表。
【図７１】図６に示した回路の書込み電圧条件一覧表。
【符号の説明】
【０１２２】
２００，Ｓｕｂ…半導体基板（シリコン基板）、２０１…ウェル、２０５…ｎ型半導体領域、２０６…シリサイド、２０７〜２０９…拡散層、２１１〜２１９、３１１、３１３、４１３…絶縁膜、２２１、３２１…浮遊ゲートポリシリコン膜、２２３、３２３、４２３…第３ゲートとなるポリシリコン膜、２２２…制御ゲート材料（ポリメタル）、２５０…シリコン基板のストライプ状リセス、２６０…シリコン基板のリセス、２７１…ダミーシリコン酸化膜、２８１〜２８８…シリコン酸化膜、２９０…レジスト、５００…半導体基板（シリコン基板）、２０１…ウェル、５１１、５１２ａ、５１３、５１４、５１５、５１６…絶縁膜、５２１…浮遊ゲートポリシリコン膜、５２３…第３ゲートとなるポリシリコン膜、５２２…制御ゲート材料（ポリメタル）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007012739.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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