(57)【要約】【課題】  閾値変調が抑制された半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成されるコントロールゲート電極ＣＧとを備える。半導体基板１０における隣り合う複数のフローティングゲート電極ＦＧが設けられる部分の主表面の高さが互いに異なる。【選択図】        図５
2007027268.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、
前記第１ゲート電極上に形成される第２ゲート電極とを備え、
前記半導体基板における隣り合う複数の前記第１ゲート電極が設けられる部分の主表面の高さが互いに異なる、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、
前記第１ゲート電極上に形成される第２ゲート電極とを備え、
隣り合う複数の前記第１ゲート電極は、互いに近づくにつれてそれぞれパターン幅が狭くなるように形成されている、半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、
前記第１ゲート電極上に形成される第２ゲート電極とを備え、
前記第２ゲート電極の幅が前記第１ゲート電極の幅よりも広くなるように前記第１と第２ゲート電極が形成された、半導体装置。
【請求項４】
前記第２ゲート電極は、前記第１ゲート電極の側面とオーバーラップするように形成される、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の主表面上における前記第１ゲート電極の両側に形成された複数の第３ゲート電極をさらに備え、
前記第２ゲート電極は、前記第１ゲート電極上から前記第３ゲート電極上に絶縁膜を介して設けられ、前記第３ゲート電極と交差する方向に延びるように形成される、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主表面上に溝部を形成する工程と、
前記半導体基板の主表面上における前記溝部の底面から前記溝部外にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板の主表面上に第２導電膜を形成する工程と、
前記サイドウォール絶縁膜における前記第１絶縁膜よりも上方に位置する部分を除去する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項７】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングして、前記半導体基板の主表面上に前記第１導電膜および前記第１絶縁膜の積層構造を複数形成する工程と、
複数の前記積層構造の間を埋めるように前記半導体基板の主表面上に第２絶縁膜を形成する工程と、
前記第２絶縁膜における複数の前記積層構造の間を埋める部分に開孔を設ける工程と、
前記開孔を埋めるように前記半導体基板の主表面上に第２導電膜を形成する工程と、
前記第２絶縁膜における前記第１絶縁膜よりも上方に位置する部分を除去する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項８】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板の主表面上に第２導電膜を形成する工程と、
前記サイドウォール絶縁膜における前記第１絶縁膜よりも上方に位置する部分を除去する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程と、
パターニングされた前記第３導電膜をマスクとして前記第２導電膜をパターニングする工程とを備え、
前記第２導電膜をパターニングする際に該第２導電膜にサイドエッチングを施すことにより、前記第２導電膜の幅を前記第３導電膜の幅よりも狭く形成する、半導体装置の製造方法。
【請求項９】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板の主表面上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングする工程と、
パターニングされた前記第２導電膜内に埋込み絶縁膜を設ける工程と、
前記サイドウォール絶縁膜における前記第１絶縁膜よりも上方に位置する部分を除去する工程と、
前記第２導電膜上から前記埋込み絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜をパターニングして前記埋込み絶縁膜内に達する開孔を設ける工程と、
前記開孔内から前記第３絶縁膜上に第３導電膜を形成する工程と、
前記開孔内に前記第３導電膜を残存させながら該第３導電膜をパターニングする工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電荷蓄積用のフローティングゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献１】特開２００５−８５９０３号公報
【非特許文献１】“低消費電力，高速ＬＳＩ技術”，リアライズ社，平成１０年１月，「2.2.3  フラッシュメモリ」
【非特許文献２】Jae-Duk Lee; Sung-Hoi Hur; Jung-Dal Choi，“ Effects of floating-gate interference on NAND flash memory cell operation”，IEEE Electron Device Letters，Institute of Electrical and Electronics Engineers，平成１４年５月，VOL.23，NO.5，p.264-266
【発明の開示】
【発明が解決しようとする課題】
【０００３】
不揮発性半導体記憶装置であるフラッシュメモリにおいては、フローティングゲート電極に蓄積された電荷量に応じてコントロールゲート電極からみた閾値電圧が変化することをメモリ情報として利用している。しかしながら、デバイスの微細化に伴なって、データ読み出し時に着目するフローティングゲート電極の電位が、その周囲のフローティングゲート電極の影響を受けやすくなる。この結果、データ読み出し時に着目する閾値電圧が変動する場合がある。これは、閾値変調（Ｖt ｍｏｄｕｌａｔｉｏｎ）と呼ばれる現象である。閾値変調が大きい場合、閾値電圧は、たとえば０．２Ｖ〜０．５Ｖ程度変動する。これにより、メモリ情報の誤判定が生じやすくなる。特に、多値（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｈｉｐ）技術（たとえば４値）を用いるフラッシュメモリの場合は、１つのメモリセルごとに閾値電圧をより細かく（たとえば４レベルに）にクラス分けする。一方で、閾値電圧を設定できる範囲は、トンネル酸化膜の信頼性を確保できる範囲に制限される。このような状況下においては、閾値変調が生じることで、メモリ情報の誤判定がさらに生じやすくなる。
【０００４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、閾値変調が抑制された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、第１ゲート電極上に形成される第２ゲート電極とを備える。
【０００６】
ここで、１つの局面では、半導体基板における隣り合う複数の第１ゲート電極が設けられる部分の主表面の高さが互いに異なる。
【０００７】
また、他の局面では、隣り合う複数の第１ゲート電極は、互いに近づくにつれてそれぞれのパターン幅が狭くなるように形成されている。
【０００８】
また、さらに他の局面では、第２ゲート電極の幅が第１ゲート電極の幅よりも広くなるように第１と第２ゲート電極が形成される。
【０００９】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に溝部を形成する工程と、半導体基板の主表面上における溝部の底面から溝部外にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、第１導電膜および第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を覆うように半導体基板の主表面上に第２導電膜を形成する工程と、サイドウォール絶縁膜における第１絶縁膜よりも上方に位置する部分を除去する工程と、第２導電膜上に第３絶縁膜を形成する工程と、第３絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【００１０】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングして、半導体基板の主表面上に第１導電膜および第１絶縁膜の積層構造を複数形成する工程と、複数の積層構造の間を埋めるように半導体基板の主表面上に第２絶縁膜を形成する工程と、第２絶縁膜における複数の積層構造の間を埋める部分に開孔を設ける工程と、開孔を埋めるように半導体基板の主表面上に第２導電膜を形成する工程と、第２絶縁膜における第１絶縁膜よりも上方に位置する部分を除去する工程と、第２導電膜上に第３絶縁膜を形成する工程と、第３絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【００１１】
本発明に係る半導体装置の製造方法は、さらに他の局面では、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、第１導電膜および第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を覆うように半導体基板の主表面上に第２導電膜を形成する工程と、サイドウォール絶縁膜における第１絶縁膜よりも上方に位置する部分を除去する工程と、第２導電膜上に第３絶縁膜を形成する工程と、第３絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程と、パターニングされた第３導電膜をマスクとして第２導電膜をパターニングする工程とを備え、第２導電膜をパターニングする際に該第２導電膜にサイドエッチングを施すことにより、第２導電膜の幅を第３導電膜の幅よりも狭く形成する。
【００１２】
本発明に係る半導体装置の製造方法は、さらに他の局面では、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、第１導電膜および第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を覆うように半導体基板の主表面上に第２導電膜を形成する工程と、第２導電膜をパターニングする工程と、パターニングされた第２導電膜内に埋込み絶縁膜を設ける工程と、サイドウォール絶縁膜における第１絶縁膜よりも上方に位置する部分を除去する工程と、第２導電膜上から埋込み絶縁膜上に第３絶縁膜を形成する工程と、第３絶縁膜をパターニングして埋込み絶縁膜内に達する開孔を設ける工程と、開孔内から第３絶縁膜上に第３導電膜を形成する工程と、開孔内に第３導電膜を残存させながら該第３導電膜をパターニングする工程とを備える。
【発明の効果】
【００１３】
本発明によれば、半導体装置において、閾値変調を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１５】
（実施の形態１）
図１は、実施の形態１に係る半導体装置１を示した上面図である。図１を参照して、本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部を有するメモリセル領域（図１に示される領域）と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧ（第１ゲート電極）と、ワード線としてのコントロールゲート電極ＣＧ（第２ゲート電極）と、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧ（第３ゲート電極）とを有する。アシストゲート電極ＡＧは、フローティングゲート電極ＦＧの両側に形成されている。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。なお、アシストゲート電極ＡＧの幅は、たとえば６５ｎｍ程度である。
【００１６】
アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。メモリセルアレイ部の周辺には、共通ドレインおよびスイッチングＭＯＳ部（図示せず）が設けられており、スイッチングＭＯＳ部がＯＮ状態になることにより、共通ドレインとアシストゲート電極ＡＧ下部の反転層とが電気的に接続される。アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、それぞれコンタクト部（図示せず）を介して上層配線（図示せず）と接続されている。なお、図１中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【００１７】
図２〜図５は、それぞれ、図１中のＡ−Ａ断面，Ｂ−Ｂ断面，Ｃ−Ｃ断面，Ｄ−Ｄ断面を示す。図２を参照して、たとえばシリコンからなる半導体基板１０上にｎ型埋込み領域２０およびｐウエル３０が形成されている。アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、たとえばＳｉＯ2膜からなるゲート絶縁膜４０（４１，４２）を介してｐウエル３０上に形成されている。アシストゲート電極ＡＧ上には、絶縁膜５０が形成されている。フローティングゲート電極ＦＧとアシストゲート電極ＡＧとは、絶縁膜６０を介装する。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜７０が形成されている。ＯＮＯ膜７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜８０が形成されている。図３を参照して、アシストゲート電極ＡＧの延在方向に並ぶ複数のコントロールゲート電極ＣＧの間には、絶縁膜９０が埋め込まれている。絶縁膜８０，９０を覆うように層間絶縁膜１００が形成されている。層間絶縁膜１００上には上層配線（図示せず）が設けられる。
【００１８】
図４，図５を参照して、ｐウエル３０上には、矢印ＤＲ１方向（図１参照）に延びる凹部３０Ａが設けられている。そして、矢印ＤＲ２方向（図１参照）に沿って隣り合うフローティングゲート電極ＦＧは、図５に示すように、それぞれ凹部３０Ａの底面上／凹部３０Ａ外部に形成される。
【００１９】
ところで、データ読み出し時に着目するフローティングゲート電極ＦＧの電位が、その周囲のフローティングゲート電極ＦＧの影響を受けることにより、閾値電圧の変動が発生する場合がある（閾値変調）。ここで、図２に示すように、コントロールゲート電極ＣＧの延在方向（矢印ＤＲ１方向）に沿って隣り合うフローティングゲート電極ＦＧは、アシストゲート電極ＡＧおよびコントロールゲート電極ＣＧを介装するのに対し、図５に示すように、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に沿って隣り合うフローティングゲート電極ＦＧは、絶縁膜９０（たとえば比誘電率：３．９程度）によって隔てられるのみである。したがって、半導体装置１では、矢印ＤＲ２方向に沿って隣り合うフローティングゲート電極ＦＧの間に容量が形成されやすく、これが閾値変調の要因となりやすい。なお、本実施の形態に係る半導体装置１における各メモリセルは、後述するように、多値のデータを記憶するものであるため、半導体装置１において閾値変調を抑制することは非常に重要である。
【００２０】
これに対し、本実施の形態に係る半導体装置１においては、半導体基板１０の主表面上に所定の間隔で凹部３０Ａを形成することにより、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に沿って隣り合うフローティングゲート電極ＦＧが設けられる部分の基板高さをずらして、フローティングゲート電極ＦＧの対向面積を減少させることができる。この結果、複数のフローティングゲート電極ＦＧの間に形成される容量を低減することができるので、閾値変調が抑制される。
【００２１】
次に、フラッシュメモリである半導体装置１の書込み、読み出しおよび消去の動作について、図１〜図５を参照しながら説明する。
【００２２】
データ書込み時には、所定のアシストゲート電極ＡＧに電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２３】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上（ｐウエル３０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２４】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２５】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１０（ｐウエル３０）に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２６】
次に、図１〜図５に示す半導体装置の製造プロセスについて説明する。
図６〜図８は、半導体装置１の製造方法における第１工程を示した断面図である。ここで、図６は、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応し、図７は、図１におけるＣ−Ｃ断面に対応し、図８は、図１におけるＤ−Ｄ断面に対応する。
【００２７】
図６〜図８を参照して、よく用いられるイオン注入法などを用いて半導体基板１０上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域２０が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル３０が形成される。そして、ｐウエル３０上に、矢印ＤＲ１方向（図１参照）に延在する溝部が形成される。その後、ｐウエル３０上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜４１が形成される。ゲート絶縁膜４１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜４１上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、７０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜５０（第１絶縁膜）が形成される。絶縁膜５０は、ＣＶＤ法などにより形成される。
【００２８】
そして、絶縁膜５０上にＴＥＯＳ酸化膜などからなる絶縁膜５５が堆積される。絶縁膜５５上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜ＲＭが形成される。
【００２９】
図９，図１０と、図１１，図１２とは、それぞれ、半導体装置１の製造方法における第２，第３工程を示した断面図である。ここで、図９，図１１は、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応し、図１０，図１２は、図１におけるＤ−Ｄ断面に対応する。上述したハードマスク膜をマスクとして、図９，図１０に示すように、絶縁膜５０，５５がパターニングされる。次に、図１１，図１２に示すように、導電膜ＡＧ０がパターニングされてアシストゲート電極ＡＧが形成される。なお、この際、Ｃ−Ｃ断面においては、絶縁膜５０，５５が残存する。
【００３０】
図１３〜図１５と、図１６〜図１８と、図１９〜図２１と、図２２〜図２４と、図２５，図２６とは、それぞれ、半導体装置１の製造方法における第４〜第８工程を示した断面図である。ここで、図１３，図１６，図１９，図２２，図２５は、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応し、図１４，図１７，図２０，図２３，図２６は、図１におけるＣ−Ｃ断面に対応し、図１５，図１８，図２１，図２４は、図１におけるＤ−Ｄ断面に対応する。
【００３１】
図１３〜図１５を参照して、ゲート絶縁膜４１上から絶縁膜５５上に、３０ｎｍ程度の厚みを有する、たとえばシリコン酸化膜からなる絶縁膜６０が形成される。その後、図１６〜図１８に示すように、絶縁膜６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜５５の側壁上にサイドウォール絶縁膜である絶縁膜６０（第２絶縁膜）が形成される。絶縁膜６０をエッチバックする際に、ゲート絶縁膜４１の一部が除去されてｐウエル３０が露出する。ｐウエル３０が露出した部分には、再度ゲート絶縁膜４２が形成される。ゲート絶縁膜４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。図１９〜図２１を参照して、ゲート絶縁膜４２上から絶縁膜５５上に、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図２２〜図２４に示すように、導電膜ＦＧ０の厚みが減じられる。これにより、絶縁膜６０間に導電膜ＦＧ０が埋め込まれる。そして、図２５，図２６に示すように、絶縁膜５５と、絶縁膜５０の一部とが除去される。また、絶縁膜５０よりも上方に位置する絶縁膜６０も除去される。この際、Ｄ−Ｄ断面においては、導電膜ＦＧ０が残存する。
【００３２】
図２７〜図２９は、半導体装置１の製造方法における第９工程を示した断面図である。ここで、図２７は、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応し、図２８は、図１におけるＣ−Ｃ断面に対応し、図２９は、図１におけるＤ−Ｄ断面に対応する。
【００３３】
図２７〜図２９を参照して、絶縁膜５０から導電膜ＦＧ０を覆うように、絶縁膜７０（第３絶縁膜）が形成される。絶縁膜７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。その後、絶縁膜７０上にポリシリコン膜ＣＧ１０およびシリサイド膜ＣＧ２０を含む導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜８０が形成される。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによる平坦化処理が施される（図２７〜図２９の矢印ＣＭＰ）。
【００３４】
図３０，図３１は、半導体装置１の製造方法における第１０工程を示した断面図である。ここで、図３０は、図１におけるＣ−Ｃ断面に対応し、図３１は、図１におけるＤ−Ｄ断面に対応する。
【００３５】
図３０，図３１を参照して、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。その後、コントロールゲート電極ＣＧをマスクとして絶縁膜７０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。
【００３６】
再び図２〜図５を参照して、パターニングされたコントロールゲート電極ＣＧ間に絶縁膜９０が埋め込まれ、絶縁膜８０，９０上に層間絶縁膜１００が形成される。
【００３７】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用の「第１ゲート電極」としてのフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成される「第２ゲート電極」としてのコントロールゲート電極ＣＧと、半導体基板１０の主表面上におけるフローティングゲート電極ＦＧの両側に形成された「第３ゲート電極」としてのアシストゲート電極ＡＧとを備える。ここで、コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に絶縁膜７０を介して設けられる。また、コントロールゲート電極ＣＧとアシストゲート電極ＡＧとは互いに交差する方向に延びるように形成される。そして、半導体基板１０における隣り合う複数のフローティングゲート電極ＦＧが設けられる部分の主表面の高さが互いに異なる。
【００３８】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上に「溝部」としての凹部３０Ａを形成する工程と、半導体基板１０の主表面上における凹部３０Ａの底面から凹部３０Ａ外にゲート絶縁膜４０を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜５０を形成する工程（以上、図６〜図８）と、導電膜ＡＧ０および絶縁膜５０をパターニングする工程（図９〜図１２）と、導電膜ＡＧ０および絶縁膜５０の側壁上に「第２絶縁膜」としての絶縁膜６０を形成する工程（図１３〜図１８）と、サイドウォール絶縁膜である絶縁膜６０を覆うように半導体基板１０の主表面上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図１９〜図２４）と、絶縁膜６０における絶縁膜５０よりも上方に位置する部分を除去する工程（図２５，図２６）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜７０を形成する工程と、絶縁膜７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程（図２７〜図２９）と、導電膜ＣＧ０をパターニングする工程（図３０，図３１）とを備える。
【００３９】
本実施の形態によれば、上述したように、閾値変調が抑制された半導体装置が得られる。
【００４０】
（実施の形態２）
図３２は、実施の形態２に係る半導体装置１を示した上面図である。図３２を参照して、本実施の形態に係る半導体装置１は、実施の形態１に係る半導体装置の変形例であって、コントロールゲート電極ＣＧの下部に位置するフローティングゲート電極ＦＧが略円筒形状を有する点を特徴とする。
【００４１】
上記のようにすることで、矢印ＤＲ２方向に沿って隣り合う複数のフローティングゲート電極ＦＧ間の実効的な距離を大きくして、該フローティングゲート電極ＦＧ間に形成される容量値を低減することができる。なお、このようなフローティングゲート電極ＦＧの形状は略円筒形状に限定されず、該形状は、隣り合うフローティングゲート電極ＦＧ間の実効的な距離を増大させる任意の形状（隣り合うフローティングゲート電極ＦＧに近づくにつれてパターン幅が狭くなる形状）に適宜変更される。たとえば、上記の変形例として、菱形断面形状を有するフローティングゲートＦＧが形成されてもよい。
【００４２】
次に、本実施の形態に係る半導体装置１の製造プロセスの特徴的な部分について説明する。
【００４３】
図３３〜図３５は、本実施の形態に係る半導体装置１の製造方法における第１工程を示した断面図である。ここで、図３３は、図３２におけるＡ−Ａ，Ｂ−Ｂ断面に対応し、図３４は、図３２におけるＣ−Ｃ断面に対応し、図３５は、図３２におけるＤ−Ｄ断面に対応する。
【００４４】
図３３〜図３５を参照して、アシストゲート電極ＡＧおよび絶縁膜５０，５５を含む積層構造が形成された後、ゲート絶縁膜４１上から絶縁膜５５上を覆うように、絶縁膜６０が堆積される。絶縁膜６０は、複数の上記積層構造間を埋めるように堆積される。そして、絶縁膜６０上に平坦化処理が施される。
【００４５】
図３６〜図３９は、本実施の形態に係る半導体装置１の製造方法における第２工程を示した断面図である。ここで、図３６は、図３２におけるＡ−Ａ断面に対応し、図３７は、図３２におけるＢ−Ｂ断面に対応し、図３８は、図３２におけるＣ−Ｃ断面に対応し、図３９は、図３２におけるＤ−Ｄ断面に対応する。
【００４６】
図３６〜図３９を参照して、フローティングゲート電極ＦＧの形状に対応する開口を有するレジスト膜ＲＭ１が絶縁膜６０上に形成される。そして、該レジスト膜ＲＭ１をマスクとしてエッチングが施される。さらに、該エッチングにより形成された開孔６０Ａにフローティングゲート電極形成用の導電膜ＦＧ０が埋め込まれる。ここで、レジスト膜ＲＭ１の開口形状を適宜調整することで、フローティングゲート電極ＦＧの形状を所望の形状にすることができる。
【００４７】
図４０〜図４２は、それぞれ、図３２中のＢ−Ｂ断面，Ｃ−Ｃ断面，Ｄ−Ｄ断面を示す。なお、図３２中のＡ−Ａ断面は、実施の形態１における図２と同様であるので、図示を繰返さない。図４０〜図４２を参照して、フローティングゲート電極形成用の導電膜が形成された後、実施の形態１と同様のプロセスを経て、半導体装置１が完成する。
【００４８】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置において、「第１ゲート電極」としてのフローティングゲート電極ＦＧは、隣り合うフローティングゲート電極ＦＧに近づくにつれてそのパターン幅が狭くなるように形成されている。
【００４９】
また、本実施の形態に係る半導体装置の製造方法は、特徴的な工程として、複数形成されたアシストゲート電極ＡＧおよび絶縁膜５０の積層構造の間を埋めるように、半導体基板１０の主表面上に「第２絶縁膜」としての絶縁膜６０を形成する工程（図３３〜図３５）と、絶縁膜６０における複数の積層構造の間を埋める部分に開孔６０Ａを設ける工程（図３６〜図３９）と、開孔６０Ａを埋めるように半導体基板１０の主表面上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図４０〜図４２）とを備える。
【００５０】
上記のように、本実施の形態においても、実施の形態１と同様に、閾値変調が抑制された半導体装置が得られる。
【００５１】
（実施の形態３）
図４３は、実施の形態３に係る半導体装置１を示した上面図である。また、図４４，図４５は、それぞれ、図４３中のＣ−Ｃ断面，Ｄ−Ｄ断面を示す。図４３〜図４５を参照して、本実施の形態に係る半導体装置１は、実施の形態１に係る半導体装置の変形例であって、コントロールゲート電極ＣＧの下部に位置するフローティングゲート電極ＦＧの矢印ＤＲ２方向の幅が、コントロールゲート電極ＣＧの幅よりも狭い点を特徴とする。
【００５２】
上記のようにすることで、矢印ＤＲ２方向に沿って隣り合う複数のフローティングゲート電極ＦＧ間の容量結合に寄与する電気力線が、上層のコントロールゲート電極ＣＧに吸収されやすくなる。この結果、隣り合うフローティングゲート電極ＦＧ間に形成される容量を低減することができる。なお、図４３〜図４５に示す構造は、たとえば、コントロールゲート電極ＣＧをマスクとしてエッチングによりフローティングゲート電極ＦＧを形成する際に、フローティングゲート電極ＦＧにサイドエッチングを施すことにより得られる。
【００５３】
図４６は、本実施の形態に係る半導体装置１の変形例を示した図であり、図４３におけるＤ−Ｄ断面に対応する。図４６を参照して、本変形例に係る半導体装置１においては、コントロールゲート電極ＣＧの一部がフローティングゲート電極ＦＧの側面上にまで達している。このようにすることで、隣り合うフローティングゲート電極ＦＧ間に形成される容量を低減するとともに、カップリング比を増大させることができる。
【００５４】
なお、図４６に示す構造は、以下のようにして得られる。まず、フローティングゲートＦＧ用の導電膜の形成後、絶縁膜７０の形成前に、フローティングゲート電極ＦＧ用の導電膜をパターニングして、フローティングゲート電極ＦＧと開孔９０Ａとを形成する。そして、開孔９０Ａ内に絶縁膜９０を埋め込む。その後、フローティングゲート電極ＦＧ上から絶縁膜９０上に絶縁膜７０を形成する。そして、絶縁膜７０をエッチングによりパターニングして、開孔７０Ａを形成する。この際、開孔７０Ａの底面が絶縁膜９０内に達するようにオーバーエッチングを施す。その後、開孔７０Ａ内から絶縁膜７０上に、ポリシリコン膜ＣＧ１０、シリサイド膜ＣＧ２０および絶縁膜８０の積層構造を形成する。そして、該積層構造をパターニングして、コントロールゲート電極ＣＧと開孔９１Ａとを形成する。その後、開孔９１Ａ内に絶縁膜９１を埋め込み、絶縁膜８０，９１上に層間絶縁膜１００を堆積する。
【００５５】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置において、「第２ゲート電極」としてのコントロールゲート電極ＣＧは、その幅が「第１ゲート電極」としてのフローティングゲート電極ＦＧの幅よりも広くなるように形成されている。また、本実施の形態に係る半導体装置の変形例において、「第２ゲート電極」としてのコントロールゲート電極ＣＧは、フローティングゲート電極ＦＧの側面とオーバーラップするように形成されている。
【００５６】
また、本実施の形態に係る半導体装置の製造方法においては、パターニングされた「第３導電膜」としての導電膜ＣＧ０（コントロールゲート電極ＣＧ）をマスクとして「第２導電膜」としての導電膜ＦＧ０（フローティングゲート電極ＦＧ）をパターニングする際に、フローティングゲート電極ＦＧにサイドエッチングを施すことにより、フローティングゲート電極ＦＧの幅をコントロールゲート電極ＣＧの幅よりも狭く形成している（図４４，図４５）。
【００５７】
また、本実施の形態に係る半導体装置の変形例の製造方法は、特徴的な構成として、絶縁膜７０の形成前に「第２導電膜」としての導電膜ＦＧ０（フローティングゲート電極ＦＧ）をパターニングする工程と、パターニングされた導電膜ＦＧ０内に「埋込み絶縁膜」としての絶縁膜９０を設ける工程と、導電膜ＦＧ０上から絶縁膜９０上に「第３絶縁膜」としての絶縁膜７０を形成する工程と、絶縁膜７０をパターニングして絶縁膜９０内に達する開孔７０Ａを設ける工程と、開孔７０Ａ内から絶縁膜７０上に「第３導電膜」としての導電膜ＣＧ０（コントロールゲート電極ＣＧ）を形成する工程と、開孔７０Ａ内に導電膜ＣＧ０を残存させながら導電膜ＣＧ０をパターニングする工程とを備える（図４６）。
【００５８】
上記のように、本実施の形態においても、実施の形態１，２と同様に、閾値変調が抑制された半導体装置が得られる。
【００５９】
（実施の形態４）
図４７は、実施の形態４に係る半導体装置１を示した上面図である。図４７を参照して、本実施の形態に係る半導体装置１は、実施の形態１に係る半導体装置の変形例であって、実施の形態２，３の特徴部分を組合わせたものである。すなわち、本実施の形態に係る半導体装置１においては、フローティングゲート電極ＦＧが略円筒形状を有するとともに、コントロールゲート電極ＣＧの幅はフローティングゲート電極ＦＧの幅よりも広い。この結果、実施の形態１〜３と同様に、閾値変調が抑制された半導体装置が得られる。
【００６０】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。たとえば、「実施の形態１」の特徴部分（段違い構造）と「実施の形態２」の特徴部分（略円筒形状）とを組合わせることで、隣り合うフローティングゲート電極ＦＧ間の対向面積を減少させ、かつ、実効的な距離を大きくすることができる。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した実施の形態１〜４では、ＡＧ−ＡＮＤ型フラッシュメモリの例について説明したが、本発明の思想は電荷蓄積用のフローティングゲート電極やシリコンドットを有する任意の半導体装置に適用することが可能である。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図２】本発明の実施の形態１に係る半導体装置を示した断面図であり、図１におけるＡ−Ａ断面に対応する図である。
【図３】本発明の実施の形態１に係る半導体装置を示した断面図であり、図１におけるＢ−Ｂ断面に対応する図である。
【図４】本発明の実施の形態１に係る半導体装置を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図５】本発明の実施の形態１に係る半導体装置を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法における第８工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法における第８工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図２７】本発明の実施の形態１に係る半導体装置の製造方法における第９工程を示した断面図であり、図１におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図２８】本発明の実施の形態１に係る半導体装置の製造方法における第９工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図２９】本発明の実施の形態１に係る半導体装置の製造方法における第９工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図３０】本発明の実施の形態１に係る半導体装置の製造方法における第１０工程を示した断面図であり、図１におけるＣ−Ｃ断面に対応する図である。
【図３１】本発明の実施の形態１に係る半導体装置の製造方法における第１０工程を示した断面図であり、図１におけるＤ−Ｄ断面に対応する図である。
【図３２】本発明の実施の形態２に係る半導体装置を示した上面図である。
【図３３】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した断面図であり、図３２におけるＡ−Ａ，Ｂ−Ｂ断面に対応する図である。
【図３４】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した断面図であり、図３２におけるＣ−Ｃ断面に対応する図である。
【図３５】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した断面図であり、図３２におけるＤ−Ｄ断面に対応する図である。
【図３６】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図であり、図３２におけるＡ−Ａ断面に対応する図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図であり、図３２におけるＢ−Ｂ断面に対応する図である。
【図３８】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図であり、図３２におけるＣ−Ｃ断面に対応する図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図であり、図３２におけるＤ−Ｄ断面に対応する図である。
【図４０】本発明の実施の形態２に係る半導体装置を示した断面図であり、図３２におけるＢ−Ｂ断面に対応する図である。
【図４１】本発明の実施の形態２に係る半導体装置を示した断面図であり、図３２におけるＣ−Ｃ断面に対応する図である。
【図４２】本発明の実施の形態２に係る半導体装置を示した断面図であり、図３２におけるＤ−Ｄ断面に対応する図である。
【図４３】本発明の実施の形態３に係る半導体装置を示した上面図である。
【図４４】本発明の実施の形態３に係る半導体装置を示した断面図であり、図４３におけるＣ−Ｃ断面に対応する図である。
【図４５】本発明の実施の形態３に係る半導体装置を示した断面図であり、図４３におけるＤ−Ｄ断面に対応する図である。
【図４６】本発明の実施の形態３に係る半導体装置の変形例を示した断面図であり、図４３におけるＤ−Ｄ断面に対応する図である。
【図４７】本発明の実施の形態４に係る半導体装置を示した上面図である。
【符号の説明】
【００６２】
１  半導体装置、１０  半導体基板、２０  ｎ型埋込み領域、３０  ｐウエル、３０Ａ  凹部、４０，４１，４２  ゲート絶縁膜、５０，５５，６０，８０，９０  絶縁膜、６０Ａ，７０Ａ，９０Ａ，９１Ａ  開孔、１００  層間絶縁膜、ＡＧ  アシストゲート電極、ＦＧ  フローティングゲート電極、ＣＧ  コントロールゲート電極、ＡＧ０，ＦＧ０，ＣＧ０  導電膜、ＣＧ１，ＣＧ１０  ポリシリコン膜、ＣＧ２，ＣＧ２０  シリサイド膜、ＲＭ，ＲＭ１  レジスト膜。
【図１】
2007027268.tif 000003
【図２】
2007027268.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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