(57)【要約】【課題】  ウェハ周辺部からのパーティクルの発生を抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成できるようにする。【解決手段】  第２半導体層４の一部を露出させるための開口部５ａが設けられたレジストパターン５を半導体基板１上に形成する際に、周辺露光または周辺リンスによってウェハ周辺部Ｒ１のレジストパターン５を除去するとともに、第１半導体層３の一部を支持体８および第２半導体層４から露出させるための開口部３１ａが設けられたレジストパターン３１を半導体基板１上に形成し、周辺露光または周辺リンスによってウェハ周辺部Ｒ２のレジストパターン３１を除去する。【選択図】      図７
2007088029.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層上に第１レジスト層を形成する工程と、
前記第１レジスト層をパターニングすることにより、前記第１半導体層および第２半導体層の側壁を露出させる第１露出部に対応した第１レジストパターンを形成する工程と、
前記第１半導体層および第２半導体層が形成されたウェハ周辺部の第１レジスト層を周辺露光または周辺リンスによって除去した第１周辺パターンを形成する工程と、
前記第１周辺パターンが形成された第１レジストパターンをマスクとして前記第１半導体層および第２半導体層のエッチングを行うことにより、前記第１半導体層および第２半導体層の側壁を露出させる第１露出部を形成するとともに、前記ウェハ周辺部の第１半導体層および第２半導体層を除去する工程と、
前記第１露出部に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体上に第２レジスト層を形成する工程と、
前記第２レジスト層をパターニングすることにより、前記第１半導体層の一部を前記支持体および前記第２半導体層から露出させる第２露出部に対応した第２レジストパターンを形成する工程と、
前記第１半導体層、第２半導体層および支持体が形成されたウェハ周辺部の第２レジスト層を周辺露光または周辺リンスによって除去した第２周辺パターンを形成する工程と、
前記第２周辺パターンが形成された第２レジストパターンをマスクとして前記支持体、前記第１半導体層および第２半導体層のエッチングを行うことにより、前記第１半導体層の一部を前記支持体および前記第２半導体層から露出させる第２露出部を形成するとともに、前記ウェハ周辺部の支持体、第１半導体層および第２半導体層を除去する工程と、
前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２周辺パターンは前記第１周辺パターンの境界よりも外側にくるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、Ｓｉ／ＳｉＧｅ層に第１の溝を形成する。そして、第１の溝に支持体を埋め込んだ後、ＳｉＧｅ層を支持体から露出させる第２の溝を形成し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層が形成されたＳＢＳＩ構造を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった
また、非特許文献１に開示された方法では、ＳＢＳＩ構造がウェハ周辺部に形成された場合、ウェハを搬送する際にウェハ周辺部がカセットボックスや搬送装置に接触すると、ＳＢＳＩ構造がウェハから剥がれ、ゴミやパーティクルの発生の原因となるという問題があった。
【０００６】
そこで、本発明の目的は、ウェハ周辺部からのパーティクルの発生を抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層上に第１レジスト層を形成する工程と、前記第１レジスト層をパターニングすることにより、前記第１半導体層および第２半導体層の側壁を露出させる第１露出部に対応した第１レジストパターンを形成する工程と、前記第１半導体層および第２半導体層が形成されたウェハ周辺部の第１レジスト層を周辺露光または周辺リンスによって除去した第１周辺パターンを形成する工程と、前記第１周辺パターンが形成された第１レジストパターンをマスクとして前記第１半導体層および第２半導体層のエッチングを行うことにより、前記第１半導体層および第２半導体層の側壁を露出させる第１露出部を形成するとともに、前記ウェハ周辺部の第１半導体層および第２半導体層を除去する工程と、前記第１露出部に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体上に第２レジスト層を形成する工程と、前記第２レジスト層をパターニングすることにより、前記第１半導体層の一部を前記支持体および前記第２半導体層から露出させる第２露出部に対応した第２レジストパターンを形成する工程と、前記第１半導体層、第２半導体層および支持体が形成されたウェハ周辺部の第２レジスト層を周辺露光または周辺リンスによって除去した第２周辺パターンを形成する工程と、前記第２周辺パターンが形成された第２レジストパターンをマスクとして前記支持体、前記第１半導体層および第２半導体層のエッチングを行うことにより、前記第１半導体層の一部を前記支持体および前記第２半導体層から露出させる第２露出部を形成するとともに、前記ウェハ周辺部の支持体、第１半導体層および第２半導体層を除去する工程と、前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【０００８】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、第１露出部および第２露出部を形成する際に、ウェハ周辺部のフォトレジストを除去してから第１半導体層および第２半導体層または支持体をエッチングすることにより、第１半導体層および第２半導体層がウェハ周辺部に残存することを防止することができる。
【０００９】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、埋め込み絶縁層上の第２半導体層がゴミやパーティクルの発生の原因となることを抑制することができ、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの品質を向上させることができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２周辺パターンは前記第１周辺パターンの境界よりも外側にくるように形成することを特徴とする。
これにより、第２周辺パターンを形成する時に第２半導体層上の支持体が第２レジスト層から露出されることを防止することができ、ウェハ周辺部の支持体、第１半導体層および第２半導体層を除去した場合においても、ウェハ周辺部の第１半導体層および第２半導体層が支持体にて覆われたままにすることができる。このため、ウェハ周辺部の支持体を除去した場合においても、ウェハ周辺部の第１半導体層が除去された第２半導体層を支持体にて安定して支えることが可能となり、ウェハ周辺部の第２半導体層の千切れの発生を防止して、ゴミやパーティクルの発生を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
【００１３】
図１において、熱酸化などの方法により半導体基板１上の全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、半導体基板１にＳＯＩ構造を配置するための開口部Ｋを形成する。そして、選択エピタキシャル成長を行うことにより、半導体基板１上に第１半導体層３および第２半導体層４を順次形成する。
【００１４】
ここで、選択エピタキシャル成長では、第１半導体層３および第２半導体層４をそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層３および第２半導体層４が成膜される。そして、開口部Ｋを介して露出された半導体基板１上には、第１半導体層３および第２半導体層４として単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、開口部Ｋを介して露出された半導体基板１上に第１半導体層３および第２半導体層４をそれぞれ形成することができる。
【００１５】
なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００１６】
次に、図２に示すように、第１半導体層３および第２半導体層４を形成した後、半導体基板１に存在する酸化膜２を除去する。そして、フォトリソグラフィー技術を用いることにより、第２半導体層４の一部を露出させるための開口部５ａが設けられたレジストパターン５を半導体基板１上に形成する。
次に、図３に示すように、周辺露光または周辺リンスによってウェハ周辺部Ｒ１のレジストパターン５を除去する。ここで、レジストパターン５が除去されるウェハ周辺部Ｒ１の幅はＸ１とすることができる。
【００１７】
次に、図４に示すように、ウェハ周辺部Ｒ１が除去されたレジストパターン５をマスクとして半導体基板１、第２半導体層４および第１半導体層３をエッチングすることにより、半導体基板１の一部を露出させる開口部７を形成するとともに、ウェハ周辺部Ｒ１に存在する第２半導体層４および第１半導体層３を除去する。そして、半導体基板１の一部を露出させる開口部７を形成すると、レジストパターン５を除去する。
【００１８】
なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
次に、図５に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
【００１９】
次に、図６に示すように、フォトリソグラフィー技術を用いることにより、第１半導体層３の一部を支持体８および第２半導体層４から露出させるための開口部３１ａが設けられたレジストパターン３１を半導体基板１上に形成する。
次に、図７に示すように、周辺露光または周辺リンスによってウェハ周辺部Ｒ２のレジストパターン３１を除去する。ここで、レジストパターン３１が除去されるウェハ周辺部Ｒ２の幅はＸ２とすることができる。そして、レジストパターン３１が除去されるウェハ周辺部Ｒ２の幅Ｘ２は、図３のレジストパターン５が除去されるウェハ周辺部Ｒ１の幅Ｘ１より小さいことが好ましい。
【００２０】
次に、図８に示すように、ウェハ周辺部Ｒ２が除去されたレジストパターン３１をマスクとして支持体８、第２半導体層４および第１半導体層３をパターニングすることにより、第１半導体層３の一部を露出させる露出面９を形成する。
なお、露出面９の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。また、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、露出面９が形成される第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板１のオーバーエッチングを抑制することができる。
【００２１】
ここで、図７のレジストパターン３１が除去されるウェハ周辺部Ｒ２の幅Ｘ２は、図３のレジストパターン５が除去されるウェハ周辺部Ｒ１の幅Ｘ１より小さくすることにより、ウェハ周辺部Ｒ２のレジストパターン３１を除去する時に第２半導体層４上の支持体８がレジストパターン３１から露出されることを防止することができ、ウェハ周辺部Ｒ２の支持体８、第１半導体層３および第２半導体層４を除去した場合においても、ウェハ周辺部Ｒ２の第１半導体層３および第２半導体層４が支持体８にて覆われたままにすることができる。このため、ウェハ周辺部Ｒ２の支持体８を除去した場合においても、ウェハ周辺部Ｒ２の第１半導体層３が除去された第２半導体層４を支持体８にて安定して支えることが可能となり、ウェハ周辺部Ｒ２の第２半導体層４の千切れの発生を防止して、ゴミやパーティクルの発生を抑制することができる。
【００２２】
次に、図９に示すように、露出面９を介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、開口部７とは別に露出面９を設けることにより、第１半導体層３上に第２半導体層４が積層された場合においても、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。
【００２３】
このため、第２半導体層４の欠陥の発生を低減させつつ、第２半導体層４を絶縁体上に配置することが可能となり、第２半導体層４の品質を損なうことなく、第２半導体層４半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２４】
また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３のエッチング面積を拡大することができる。
【００２５】
次に、図１０に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり、第２半導体層４を上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００２６】
また、図１０の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。
【００２７】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００２８】
次に、図１１に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体８をエッチングすることにより、第２半導体層４の表面を露出させる。
そして、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４上にゲート電極２１を形成する。
【００２９】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層４に形成する。
【００３０】
これにより、第２半導体層４の欠陥の発生を低減させつつ、第２半導体層４を埋め込み絶縁層１１上に配置することが可能となるとともに、埋め込み絶縁層１１上の第２半導体層４がウェハ周辺部に残存することを防止することができ、ウェハを搬送する際にウェハ周辺部がカセットボックスや搬送装置に接触した場合においても、埋め込み絶縁層１１上の第２半導体層４がゴミやパーティクルの発生の原因となることを抑制することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層４上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの品質を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３２】
Ｒ１、Ｒ２  ウェハ周辺部、１  半導体基板、２  酸化膜、３  第１半導体層、４  第２半導体層、５  レジストパターン、５ａ、３１ａ  開口部、７  開口部、８  支持体、９  露出面、１０  空洞部、１１  埋め込み絶縁層、１１´  絶縁層、２０  ゲート絶縁膜、２１  ゲート電極、２２  サイドウォールスペーサ、２３ａ、２３ｂ  ソース／ドレイン層、３１  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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