(57)【要約】      （修正有）【課題】複数のフラッシュメモリチップの全体の動作時間を短縮する。【解決手段】パッケージ内に積層されている複数のフラッシュメモリチップに動作命令及びアドレスを順次印加し、第１のフラッシュメモリチップの動作時間をチェックして動作時間が終了していなければ順次第Ｎまでのフラッシュメモリチップの動作時間をチェックした後に再び第１のフラッシュメモリチップの動作時間をチェックしていく段階を繰り返す。そのうちで一つの動作時間が終了したならば動作終了したフラッシュメモリチップのページが最後のページであるかを判断し、最後のページであれば、そのまま次のフラッシュメモリチップの動作時間をチェックする。最後のページでなければ、アドレスを増加させて当該動作終了したフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に次のフラッシュメモリチップの動作時間をチェックする。【選択図】図３
2007080474.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ内に積層されているＮ個のフラッシュメモリチップに動作命令及びアドレスを順次印加する段階と、
第１のフラッシュメモリチップの動作時間をチェックしてその動作時間が終了していなければ、順次第Ｎのフラッシュメモリチップまで動作時間をチェックした後に上記第１のフラッシュメモリチップの動作時間を再びチェックする段階と、
上記第１〜第Ｎのフラッシュメモリチップのうちの一つが動作時間が終了したならば、その動作終了したフラッシュメモリチップのページが最後のページであるかを判断する段階と、
上記動作終了したフラッシュメモリチップのページが最後のページであれば、次のフラッシュメモリチップの動作時間をチェックし、最後のページでなければ、アドレスを増加させて上記動作終了したフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に次のフラッシュメモリチップの動作時間をチェックする段階と
を含んでなる、フラッシュメモリチップを動作させる方法。
【請求項２】
(ａ)パッケージ内に積層されているＮ個のフラッシュメモリチップに順次動作命令及びアドレスを印加する段階と、
(ｂ)第１のフラッシュメモリチップの動作時間をチェックしてその動作時間が終了していなければ、第２のフラッシュメモリチップの動作時間をチェックし、上記動作時間が終了したならば、上記第１のフラッシュメモリチップのページが最後のページであるかを判断する段階と、
(ｃ)上記ページが最後のページであれば、上記第２のフラッシュメモリチップの動作時間をチェックし、上記ページが最後のページでなければ、上記アドレスを増加させて上記第１のフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に上記第２のフラッシュメモリチップの動作時間をチェックする段階と、
(ｄ)上記段階(ｂ)及び段階(ｃ)を順次進行して第Ｎのフラッシュメモリチップの動作時間をチェックするとき、上記動作時間が終了していなければ、段階(ｂ)に戻し、上記動作時間が終了したならば、上記第Ｎのフラッシュメモリチップのページが最後のページであるかを判断する段階と、
(ｅ)上記ページが最後のページであれば、上記段階(ｂ)に戻し、上記ページが最後のページでなければ、上記アドレスを増加させて上記第Ｎのフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に上記段階(ｂ)に戻す段階と
を含んでなる、フラッシュメモリチップを動作させる方法。
【請求項３】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記第１〜第Ｎのフラッシュメモリチップのページが最後のページであるかを判断する段階において、上記第１〜第Ｎのフラッシュメモリチップのページが全て最後のページに該当すれば、上記第１〜第Ｎのフラッシュメモリチップの動作を全て終了する
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項４】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記Ｎ個のフラッシュメモリチップに動作命令及びアドレスを順次印加する段階において、先に動作命令及びアドレスの印加を受けたフラッシュメモリチップの動作が終了する前に次に動作させるフラッシュメモリチップに動作命令及びアドレスを印加する
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項５】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記第１〜第Ｎのフラッシュメモリチップに印加される動作命令は、プログラム動作命令、消去動作命令または読み出し動作命令である
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項６】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記第１〜第Ｎのフラッシュメモリチップに印加される動作命令は、他の種類の動作命令である
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項７】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記アドレスを増加させて上記第１〜第Ｎのフラッシュメモリチップに動作命令及び増加したアドレスを印加するとき、その前に印加された動作命令と他の種類の動作命令を印加する
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項８】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記アドレスをランダムに増加させる
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【請求項９】
請求項１または２に記載のフラッシュメモリチップを動作させる方法において、
上記アドレスを一つずつ増加させる
ことを特徴とする、フラッシュメモリチップを動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＡＮＤ型フラッシュメモリチップを動作させる方法に関し、フラッシュコントローラが一つのパッケージ内に積層されているＮＡＮＤ型フラッシュメモリチップを同時に並列に動作させる方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電源が遮断された時にデータを保存することができる非揮発性メモリの一種であり、電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成するリフレッシュ動作が不要な素子である。ここで、プログラムとは、データをメモリセルに記録(write)する動作をいい、消去とは、データをメモリから削除(erase)する動作をいう。このようなフラッシュメモリ素子は、セルの配置構成及び動作条件によりＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型フラッシュメモリは、各メモリセルのソースが接地端子ＶＳＳに連結されて、任意のアドレスに対するプログラム及び消去が可能であり、高速動作を要求する応用分野に主に使われている。反面、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列に連結されて一個のストリングを形成し、一つのワードラインに接続されるメモリセルが一つのページを形成する配置構造であり、高集積データ保存の応用分野で主に用いられる。
【０００３】
フラッシュメモリチップは、ホストシステムとデータをやり取りすることにおいて、フラッシュメモリとホストシステムの間に位置するメモリコントローラを用いる。このメモリコントローラは、パッケージ内に積層されているフラッシュメモリチップとホストシステム間のデータのやり取りを制御する。
【０００４】
図１は、一つのパッケージ内に積層されたＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆ４を示し、図２ａは、ＮＡＮＤ型フラッシュメモリチップＦ１及びＦ２にデータをプログラムするための信号の動作タイミング波形図であり、横軸が時間進行である。図２ｂは、ＮＡＮＤ型フラッシュメモリチップＦ１及びＦ２にデータをプログラムするためのデータ処理のフローチャートである。図２ａにおいて、ＩＯｘは入力信号であり、Ｒ／Ｂｂはプログラム動作の開始を知らせる信号である。
【０００５】
従来は、メモリコントローラ（図示せず）が図１に示したＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆ４を駆動することにおいて、一つのＮＡＮＤ型フラッシュメモリチップをそれぞれ選択して駆動した。したがって、二つ以上のＮＡＮＤ型フラッシュメモリチップ（例えば、Ｆ１及びＦ２)を駆動するときは、図２ｂで示されているとおり、先にプログラム命令を受けたＮＡＮＤ型フラッシュメモリチップＦ１の動作が終了するまで待ってから、第２のＮＡＮＤ型フラッシュメモリチップＦ２を駆動する方法をとった。
【０００６】
以下、図２ｂを参照して、一つのパッケージ内に積層された２つのＮＡＮＤ型フラッシュメモリチップＦ１及びＦ２をプログラムする方法について説明する。
【０００７】
まず、第１のＮＡＮＤ型フラッシュメモリチップＦ１にプログラム命令＆アドレスを印加して、ＮＡＮＤ型フラッシュメモリチップＦ１を駆動する（段階Ｓ１１）。その後に、プログラム時間をチェックして（段階Ｓ１２）、プログラム動作が終了したか否かを確認する（段階Ｓ１３）。このとき、プログラム動作が終了していなければ、プログラム動作の終了を待ってから、段階Ｓ１２に戻して、再びプログラム時間をチェックする。一方、プログラム動作が終了したならば、第２のＮＡＮＤ型フラッシュメモリチップＦ２にプログラム命令＆アドレスを印加して、第２のＮＡＮＤ型フラッシュメモリチップＦ２を駆動する（段階Ｓ１４)。その後、そのプログラム時間をチェックして（段階Ｓ１５)、プログラム動作が終了したかを確認する（段階Ｓ１６)。このとき、プログラム動作が終了していなければ、プログラム動作が終了する時点を待った後で、段階Ｓ１５に戻して、再びプログラム時間をチェックする。一方、プログラム動作が終了したならば、ＮＡＮＤ型フラッシュメモリチップＦ１及びＦ２に対する全てのプログラム動作を終了する。
【０００８】
すなわち、従来は、一つのパッケージ内に積層されているＮＡＮＤ型フラッシュメモリチップを駆動することにおいて、二つ以上のＮＡＮＤ型フラッシュメモリチップを動作させようとする場合、各ＮＡＮＤ型フラッシュメモリチップの動作が完了した時点でその次のＮＡＮＤ型フラッシュメモリチップを動作させている。
【０００９】
このような方式では、先にプログラム動作が開始されたＮＡＮＤ型フラッシュメモリチップのプログラム動作が終了してから、次のＮＡＮＤ型フラッシュメモリチップがプログラム動作を行うようになるため、プログラム時間（消去や読出しの場合も同様）が多くかかる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明が解決しようとする技術的課題は、一つのパッケージ内に積層されている複数のＮＡＮＤ型フラッシュメモリチップのそれぞれを、その前に動作しているＮＡＮＤ型フラッシュメモリチップの動作の完了を待たずに次々と動作させて、全体の動作時間を減らすことにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために案出されたこの発明の第１の実施形態によるフラッシュメモリチップを動作させる方法は、パッケージ内に積層されているＮ個（Ｎは、複数を表す整数）のフラッシュメモリチップに動作命令及びアドレスを順次印加する段階と、第１のフラッシュメモリチップの動作時間をチェックしてその動作時間が終了していなければ、順次第Ｎのフラッシュメモリチップまで動作時間をチェックした後に上記第１のフラッシュメモリチップの動作時間を再びチェックする段階と、上記第１〜第Ｎのフラッシュメモリチップのうちの一つが動作時間が終了したならば、動作終了したフラッシュメモリチップのページが最後のページであるかを判断する段階と、上記動作終了したフラッシュメモリチップのページが最後のページであれば、次のフラッシュメモリチップの動作時間をチェックし、最後のページでなければ、アドレスを増加させて上記動作終了したフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に次のフラッシュメモリチップの動作時間をチェックする段階とを含んでなっている。
【００１２】
また、上述した目的を達成するために案出されたこの発明の第２の実施態様によるフラッシュメモリチップを動作させる方法は、(ａ)パッケージ内に積層されているＮ個のフラッシュメモリチップに順次動作命令及びアドレスを印加する段階と、(ｂ)第１のフラッシュメモリチップの動作時間をチェックしてその動作時間が終了していなければ、第２のフラッシュメモリチップの動作時間をチェックし、上記動作時間が終了したならば、上記第１のフラッシュメモリチップのページが最後のページであるかを判断する段階と、(ｃ)上記ページが最後のページであれば、上記第２のフラッシュメモリチップの動作時間をチェックし、上記ページが最後のページでなければ、上記アドレスを増加させて上記第１のフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に上記第２のフラッシュメモリチップの動作時間をチェックする段階と、(ｄ)上記段階(ｂ)及び(ｃ)を順次進行して第Ｎのフラッシュメモリチップの動作時間をチェックするとき、上記動作時間が終了していなければ、段階(ｂ)に戻し、上記動作時間が終了したならば、上記第Ｎのフラッシュメモリチップのページが最後のページであるかを判断する段階と、(ｅ)上記ページが最後のページであれば、上記段階(ｂ)に戻し、上記ページが最後のページでなければ、上記アドレスを増加させて上記第Ｎのフラッシュメモリチップに動作命令及び増加したアドレスを印加した後に上記段階(ｂ)に戻す段階とを含んでなっている。
【発明の効果】
【００１３】
上述したとおり、この発明によれば、一つのパッケージ内に積層されている複数のＮＡＮＤ型フラッシュメモリチップのそれぞれを、その前に動作しているＮＡＮＤ型フラッシュメモリチップの動作の完了を待たずに次々と動作させることができ、パッケージ内に積層されている複数のＮＡＮＤ型フラッシュメモリチップの全体動作時間を、あたかも一つのＮＡＮＤ型フラッシュメモリチップが動作したのと同様な時間に、短縮することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して、この発明の望ましい実施例を詳細に説明する。しかし、この発明は、以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、以下の実施例は、単にこの発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面において、同一の参照符号は、同じ機能を遂行する同一部材を示す。
【００１５】
図３は、この発明の望ましい実施例によるフラッシュメモリ装置の動作方法を示すフローチャートであり、特に一つのパッケージ内に積層されているＮ個のＮＡＮＤ型フラッシュメモリチップの全体動作速度を向上させるためにメモリコントローラ（図示せず）で行われるアルゴリズムを示す。
【００１６】
図３を参照すれば、まず、それぞれのＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆｎに動作命令及びアドレスを順次印加する（段階Ｓ１０１〜Ｓ１０３)。この場合、従来のように、先に動作命令を受けたＮＡＮＤ型フラッシュメモリチップの動作が終了するのを待たずに、先に動作命令を受けたＮＡＮＤ型フラッシュメモリチップの動作が終了する前に、次に動作させるＮＡＮＤ型フラッシュメモリチップに動作命令及びアドレスを印加する。
【００１７】
上記のような動作により、動作命令及びアドレスを印加する動作が全て終われば、最初に動作命令を受けた第１のＮＡＮＤ型フラッシュメモリチップＦ１から動作時間をチェックする（段階Ｓ１０４）。このとき、Ｆ１の動作が終了していなければ、第２のＮＡＮＤ型フラッシュメモリチップＦ２の動作時間をチェックし（段階Ｓ１０９）、動作が完了したならば、第１のＮＡＮＤ型フラッシュメモリチップＦ１の動作完了したページが最後に該当するページであるかをチェックする（段階Ｓ１０６）。このとき、動作完了した第１のＮＡＮＤ型フラッシュメモリチップＦ１のページが最後に該当するページであれば、第２のＮＡＮＤ型フラッシュメモリチップＦ２の動作時間をチェックし（段階Ｓ１０９）、最後のページでなければ、アドレスを増加させて再び第１のＮＡＮＤ型フラッシュメモリチップＦ１に動作命令及び増加したアドレスを印加した（段階Ｓ１０８）後、段階S１０９に行って第２のＮＡＮＤ型フラッシュメモリチップＦ２の動作時間をチェックする。アドレスを増加させるときは、＋１ずつ順次増加させることもでき、それより多い値でランダムに増加させることもできる。
【００１８】
上述したような動作を繰り返して、最後の第ＮのＮＡＮＤ型フラッシュメモリチップＦｎに対する動作時間をチェックする（段階Ｓ１１４）。このとき、動作が終了していなければ、再び段階Ｓ１０４に戻して、第１のＮＡＮＤ型フラッシュメモリチップＦ１の動作時間をチェックし、動作が終了したならば、動作が終了した第ＮのＮＡＮＤ型フラッシュメモリチップＦｎのページが最後に該当するページであるか否かをチェックする（段階Ｓ１１６）。このとき、動作が終了した第ＮのＮＡＮＤ型フラッシュメモリチップＦｎのページが最後のページであれば、再び段階Ｓ１０４に戻して、第１のＮＡＮＤ型フラッシュメモリチップＦ１の動作時間をチェックし、最後のページでなければ、アドレスを増加させて、再び第ＮのＮＡＮＤ型フラッシュメモリチップＦｎに動作命令及び増加したアドレスを印加した（段階Ｓ１１８）後、段階Ｓ１０４に行って、第１のＮＡＮＤ型フラッシュメモリチップＦ１の動作時間をチェックする。
【００１９】
上述した動作は、動作命令を受けた全てのＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆｎの動作が全て終了するまで、引き続き行われる。図面には示されていないが、段階Ｓ１０６、Ｓ１１１、Ｓ１１６で動作が終了したページが全て最後のページに該当すれば、全てのＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆｎの動作が終了する。ページ数に応じて、ＮＡＮＤ型フラッシュメモリチップＦ１〜Ｆｎの動作が終了する時間は、異なり得る。
【００２０】
図４ａ及び図４ｂは、図３で示した動作命令がプログラム命令である場合のプログラム動作を示したものであり、図５ａ及び図５ｂは、図３で示した動作命令が消去命令である場合の消去動作を示したものである。
【００２１】
図４ａ及び図５ａの信号タイミング波形図において、ＩＯｘは入力信号を示し、Ｒ／Ｂｂは、プログラム開始信号または消去開始信号を示す。
【００２２】
図４ｂ及び図５ｂのフローチャートで示したプログラム動作と消去動作についての説明は、図３で示したフローチャートにおける動作の部分がそれぞれプログラムと消去になっているだけで、各段階の流れの順序は同一であるため、それらについての詳しい説明は、省略する。
【００２３】
図６は、この発明によりプログラム動作を行った場合に、従来技術と比較して、プログラムの性能が向上したことを示す図表である。
【００２４】
図６を参照すれば、従来のノーマルページプログラム性能が１０．４ＭＢ／ｓ（メガバイト毎秒）であり、キャッシュプログラム性能が１４．０ＭＢ／ｓであるのに対して、この発明のノーマルページプログラムのプログラム性能は１６．５ＭＢ／ｓで、キャッシュプログラム性能は２７．９ＭＢ／ｓであり、この発明は、従来技術より約６０％以上プログラム性能が向上したことが分かる。
【００２５】
上記で説明したこの発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その範囲を限定するためのものではないことに注意すべきである。また、この発明は、この発明の技術分野において通常の技術を有する者であれば、この発明の技術的思想の範囲内で多様な実施が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００２６】
【図１】一つのパッケージ内に積層されている複数のＮＡＮＤ型フラッシュメモリチップを示す図面である。
【図２ａ】図１に示したＮＡＮＤ型フラッシュメモリチップのプログラム方法における信号のタイミング波形図である。
【図２ｂ】図１に示したＮＡＮＤ型フラッシュメモリチップのプログラム方法における処理の流れを説明するフローチャートである。
【図３】この発明による一つのパッケージ内に積層されている複数のＮＡＮＤ型フラッシュメモリチップを同時に動作させる方法を説明するフローチャートである。
【図４ａ】図３の動作方法で複数のＮＡＮＤ型フラッシュメモリチップを同時にプログラムする場合の信号のタイミング波形図である。
【図４ｂ】図３の動作方法で複数のＮＡＮＤ型フラッシュメモリチップを同時にプログラムする方法における処理の流れを説明するフローチャートである。
【図５ａ】図３の動作方法で複数のＮＡＮＤ型フラッシュメモリチップを同時に消去する場合の信号のタイミング波形図である。
【図５ｂ】図３の動作方法で複数のＮＡＮＤ型フラッシュメモリチップを同時に消去する方法における処理の流れを説明するフローチャートである。
【図６】この発明によりプログラム動作を行った場合と、従来技術によりプログラム動作を行った場合とについて、性能を比較する図表である。
【符号の説明】
【００２７】
Ｆ１〜Ｆ４  …  ＮＡＮＤ型フラッシュメモリチップ
【図１】
2007080474.tif 000003
【図２ａ】
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【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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