(57)【要約】【課題】容易に製造可能な構成によりチャネル領域に歪みを与えてチャネル移動度の向上が図られた半導体装置およびその製造方法を提供すること。【解決手段】表面に半導体領域を有する基板と、前記半導体領域に形成された各半導体素子を分離する素子分離と、前記半導体領域の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン領域と、前記半導体領域上における、前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体領域において前記素子分離で分離された素子領域の少なくとも一部に、前記半導体領域と他の元素との化合物として形成され、前記チャネル領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材と、を備える。【選択図】        図１
2007088158.tif 000002
【特許請求の範囲】
【請求項１】
表面に半導体領域を有する基板と、
前記半導体領域に形成された各半導体素子を分離する素子分離と、
前記半導体領域の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン領域と、
前記半導体領域上における、前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体領域において前記素子分離で分離された素子領域の少なくとも一部に、前記半導体領域と他の元素との化合物として形成され、前記チャネル領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材と、
を備えることを特徴とする半導体装置。
【請求項２】
前記応力付与部材は、前記チャネル領域の下部領域に形成されていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力付与部材は、前記ソース・ドレイン領域の下部領域に形成されていること
特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域に加えられる応力が、引っ張り応力であること
を特徴とする請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域に加えられる応力が、圧縮応力であること
を特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体装置はＣＭＯＳＦＥＴであり、該ＣＭＯＳＦＥＴのＰ−ＭＯＳＦＥＴにはソース・ドレイン領域の下にそれぞれ２つの応力付与部材が設けられ、該ＣＭＯＳＦＥＴのＮ−ＭＯＳＦＥＴにはチャネル領域の下に１つの応力付与部材が設けられていること
を特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体領域がシリコンからなり、前記化合物が、シリコン酸化物またはシリコン炭化物であること
を特徴とする請求項１に記載の半導体装置。
【請求項８】
前記応力付与部材が、前記素子領域の少なくとも一部に少なくとも２ヶ所設けられていること
を特徴とする請求項１に記載の半導体装置。
【請求項９】
前記２ヶ所に設けられた応力部材は、同一材料で構成されていること
を特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記２ヶ所に設けられた応力部材は、異なる材料で構成されていること
を特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記半導体装置はＣＭＯＳＦＥＴであり、該ＣＭＯＳＦＥＴのＰ−ＭＯＳＦＥＴには２つの応力付与部材が設けられ、該ＣＭＯＳＦＥＴのＮ−ＭＯＳＦＥＴには１つの応力付与部材のみが設けられていること、
を特徴とする請求項１に記載の半導体装置。
【請求項１２】
基板上に各半導体素子を分離する素子分離を形成する工程と、
前記素子分離で分離された素子領域の少なくとも一部に前記半導体領域の構成元素と異なる元素を注入して熱処理を施すことにより、該素子領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材を形成する応力付与部材形成工程と、
前記半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記半導体領域の表層の前記ゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔ててソース・ドレイン領域を形成するソース・ドレイン領域形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記応力付与部材形成工程において、前記応力付与部材を前記素子領域の少なくとも一部に少なくとも２ヶ所設けること
を特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記応力付与部材形成工程において、前記２ヶ所に設ける応力部材を同一材料で構成すること
を特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記応力付与部材形成工程において、前記２ヶ所に設ける応力部材を異なる材料で構成すること
を特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置としてＣＭＯＳＦＥＴを構成し、該ＣＭＯＳＦＥＴのＰ−ＭＯＳＦＥＴには２つの応力付与部材を設け、該ＣＭＯＳＦＥＴのＮ−ＭＯＳＦＥＴには１つの応力付与部材のみを設けること、
を特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特に、チャネル移動度の向上が図られた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高速化には、その基本構成素子であるＭＯＳＦＥＴの駆動力向上が重要である。ここで、ＭＯＳＦＥＴを駆動するための駆動電流はチャネル移動度に比例するため、チャネル移動度の向上が素子の性能改善の１つの目安となる。近年、チャネル領域に歪みを加えることによって移動度を向上させる技術が提案され、様々な構造の素子が作製されている。
【０００３】
たとえば、ｎ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁からｎ型ＭＩＳ形成領域内部にかけて第１の酸化物が形成され、ｐ型ＭＩＳ形成領域を取り囲むトレンチの下端部の側壁からｐ型ＭＩＳ形成領域の内部にかけて第２の酸化物が形成されて、ｎ型ＭＩＳ形成領域には、この第１の酸化物により引っ張り応力が与えられ、かつｐ型ＭＩＳ形成領域には、第２の酸化物により圧縮応力が与えられている素子が提案されている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】特開２００４−２８１９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような構成においては、チャネル領域に大して大きな歪みを与えることができず、十分な移動度の向上効果が得られにくいという問題がある。そこで、素子単体レベルで最も有効な構造を考えた場合、ゲート絶縁膜下部を格子定数の異なる材質の積層構造とすることによりチャネル領域に応力を加える構造が最も有効であり、現状のシリコン単層からなる構造の場合と比べて、２倍程度の移動度を達成している。
【０００６】
ところで、現在のＬＳＩにおいては、消費電力の観点から、ＣＭＯＳ(Complementally MOS)が用いられている。そして、このＣＭＯＳの性能改善のためには、電子、正孔の移動度をともに向上させる必要がある。しかしながら、上記の積層構造では、電子と正孔とでは移動度向上させるために求められる積層材料が異なり、ＬＳＩ製造において、異なる材料を導入する必要があり、製造プロセスが複雑になるなどの点から、問題が多い。上記のようにチャネル積層構造による歪みを用いることは、移動度の向上には効果的であるが、集積化が難しいという問題がある。すなわち、微細化が進んでいる現状では、上記のようにチャネル積層構造による歪みを用いつつ、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを作り分けることは困難であるという問題がある。
【０００７】
本発明は、上記に鑑みてなされたものであって、容易に製造可能な構成によりチャネル領域に歪みを与えてチャネル移動度の向上が図られた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、表面に半導体領域を有する基板と、半導体領域に形成された各半導体素子を分離する素子分離と、半導体領域の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン領域と、半導体領域上における、一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体領域において素子分離で分離された素子領域の少なくとも一部に、半導体領域と他の元素との化合物として形成され、チャネル領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材と、を備えることを特徴とする。
【０００９】
また、本発明にかかる半導体装置の製造方法は、基板上に各半導体素子を分離する素子分離を形成する工程と、素子分離で分離された素子領域の少なくとも一部に半導体領域の構成元素と異なる元素を注入して熱処理を施すことにより、該素子領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材を形成する応力付与部材形成工程と、半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、半導体領域の表層のゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔ててソース・ドレイン領域を形成するソース・ドレイン領域形成工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、半導体領域において素子分離で分離された素子領域の少なくとも一部に応力付与部材が形成されている。そして、この応力付与部材は、半導体領域と他の元素との化合物により形成されている。そして、応力付与部材が発生した応力により半導体領域に応力を加え、さらにチャネル領域に対して応力を加えることができる。これにより、この発明によれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。また、応力付与部材が半導体領域と他の元素との化合物からなるため製造が容易であり、高速動作が可能であり、生産性に優れた半導体装置を提供できる。
【００１１】
また、本発明によれば、半導体領域において素子分離で分離された素子領域の少なくとも一部に半導体領域の構成元素と異なる元素を注入し、熱処理を施し、応力付与部材を形成するため、素子領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材を容易に且つ確実に作製することができる。したがって、チャネル領域に対してそれぞれのキャリアに有効な歪みが与えられ、キャリアの移動度（チャネル移動度）の向上が図られた高速動作が可能な、生産性に優れた半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、本発明にかかる半導体装置およびその製造方法の最良な実施の形態を詳細に説明する。なお、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１３】
（第１の実施の形態）
図１は、本発明の実施の形態にかかる半導体装置であり、ＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。本実施の形態にかかる電界効果トランジスタは、ＳＯＩ（Silicon on Insulator）基板に形成された半導体領域１と、該半導体領域１の表層に形成された第１の半導体領域であるチャネル領域１１と、該チャネル領域１１上に形成されたゲート絶縁膜１２と、該ゲート絶縁膜１２上に形成されたゲート電極１３と、該ゲート絶縁膜１２およびゲート電極１３の側面に形成されたサイドウォール１４ａ、１４ｂと、該チャネル領域１１をそのチャネル長方向から挟む第２の半導体領域であるソース・ドレイン領域１５ａ、１５ｂと、チャネル領域１１の下部領域に形成された絶縁体１６と、半導体領域に形成された各素子を分離する素子分離絶縁膜１７と、を備えて構成されている。
【００１４】
半導体領域１は、たとえば絶縁基板上に形成されたシリコン領域である。チャネル領域１１は、たとえばｐ型シリコン（Ｓｉ）により構成される。ゲート絶縁膜１２は、たとえば酸化シリコン（ＳｉＯ2）により構成される。ゲート電極１３は、たとえばメタル材料により構成される。サイドウォール１４ａ、１４ｂは、たとえば酸化シリコン（ＳｉＯ2）により構成される。ソース・ドレイン領域１５ａ、１５ｂは、たとえばｎ型シリコン（Ｓｉ）により構成される。絶縁体１６は、たとえばシリコン酸化物（ＳｉＯx）により構成される。素子分離絶縁膜１７は、たとえば酸化シリコン（ＳｉＯ2）により構成される。
【００１５】
シリコン酸化物（ＳｉＯx）からなる絶縁体１６は、半導体領域１において素子分離絶縁膜１７で分離された素子領域の少なくとも一部に、半導体領域１と他の元素との化合物として形成され、チャネル領域１１に対して応力を加えて歪みを与えるための応力を発生する応力付与部材である。そして、絶縁体１６は、チャネル領域１１の下部領域に酸素のイオンが注入され、その後の熱酸化により形成されたものである。そして、この絶縁体１６は、元々のシリコン領域（半導体領域１）よりも体積が膨張する。この絶縁体１６の体積の膨張により、その周囲のシリコン領域（チャネル領域１１）に対して圧縮応力Ｆ１が発生する。すなわち、この絶縁体１６は、チャネル領域１１に対して圧縮応力を付与するための応力付与手段として機能する。
【００１６】
なお、ここでは、応力付与手段として絶縁体１６を用いる場合について説明するが、本発明においては、チャネル領域１１に対して圧縮応力を付与するための応力付与手段は絶縁体に限定されるものではなく、応力付与手段として機能するものであれば、いずれのものも用いることが可能である。
【００１７】
図２は、チャネル領域１１に対する絶縁体１６による圧縮応力の付与原理を説明するための図であり、チャネル領域１１における結晶Ｃの構造の変化を説明する図である。チャネル領域１１の結晶構造においてチャネル長方向（図２におけるＸ方向）と略垂直な方向（図２におけるＹ方向）に絶縁体１６の体積の膨張に起因した歪みが発生することにより圧縮応力Ｆ１が加わる。これにより、この方向（図２におけるＹ方向）の格子定数が減少し、チャネル長方向（図２におけるＸ方向）の格子定数が伸び、チャネル領域１１には、チャネル長方向に引っ張り応力Ｆ２を与えることができる。
【００１８】
そして、このようにチャネル領域１１のチャネル長方向に引っ張り応力Ｆ２を与えることにより、チャネル領域１１に対して歪みを与えることができ、ｎ−ＭＯＳＦＥＴの場合にはチャネル領域１１における電子の移動度が向上する。これにより、ＳＯＩ基板の半導体領域１の面内方向において二軸性（ゲート長方向およびゲート幅方向）の引っ張り歪みが加わったことと同様の効果を得ることができる。すなわち、従来のようにゲート電極１３やソース・ドレイン領域１５ａ、１５ｂ上にライナー膜を配置することなく、該ライナー膜を配置した場合と同様の効果を得ることができる。
【００１９】
なお、このｎ−ＭＯＳＦＥＴのように応力付与手段として絶縁体１６を配置した場合には、ライナー膜を配置する必要はないが、場合により応力付与手段である絶縁体１６とライナー膜とを併用することは可能である。
【００２０】
また、圧縮応力Ｆ１の大きさ、およびこれにより生じる引っ張り応力Ｆ２の大きさは、チャネル領域１１から絶縁体１６（ＳｉＯx）までの距離（絶縁体１６の配置位置）や、絶縁体１６の大きさ、絶縁体１６（ＳｉＯx）の酸化物中の酸素の組成（ＳｉＯX  ：  １≦Ｘ≦２）により調整することができる。そして、本発明にかかる絶縁体１６（応力付与手段）においては、これらを適宜調整することにより、従来のライナー膜よりも大幅に大きな引っ張り応力Ｆ２をチャネル領域１１に付与することが可能である。
【００２１】
また、絶縁体１６に起因してチャネル領域１１に付与する引っ張り応力Ｆ２の大きさの上限は、トランジスタ素子が正常に機能を発揮することが可能な範囲とする。これは、チャネル領域１１に付与する引っ張り応力Ｆ２の大きさが大きすぎる場合には、トランジスタ素子自体が正常に機能しなくなるからである。そして、絶縁体１６に起因してチャネル領域１１に付与する引っ張り応力Ｆ２の大きさの下限は、従来のライナー膜と同等の機能を発揮可能な範囲とする。これは、本発明にかかる絶縁体１６（応力付与手段）は、従来のライナー膜の代わりに配置されるものであるからである。
【００２２】
たとえば、チャネル領域１１の表面から２００ｎｍの深さに、深さ方向に４００ｎｍ、横方向（チャネル長方向）に１００ｎｍのシリコン酸化物（絶縁体１６）を形成した場合には、チャネル領域１１には、チャネル長方向に約１００Ｍｐａの引っ張り応力を与えることができる。
【００２３】
そして、このような条件を適宜変更して絶縁体１６を設けることにより、チャネル領域１１に付与する引っ張り応力Ｆ２の大きさ、すなわちチャネル領域１１における電子の移動度の増加量の微調整を行うことが可能である。
【００２４】
以上のように構成された本実施の形態にかかるｎ−ＭＯＳＦＥＴにおいては、応力付与手段として上述した絶縁体１６を備えることにより、チャネル領域１１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上を図ることができる、高速動作が可能なｎ−ＭＯＳＦＥＴを実現できる。
【００２５】
したがって、本実施の形態にかかるｎ−ＭＯＳＦＥＴによれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００２６】
また、本実施の形態にかかるｎ−ＭＯＳＦＥＴによれば、応力付与部材である絶縁体１６がシリコンと他の元素との化合物からなるため製造が容易であり、高速動作が可能であり、且つ生産性に優れたｎ−ＭＯＳＦＥＴが実現されている。
【００２７】
つぎに、上記のように構成された本実施の形態にかかるｎ−ＭＯＳＦＥＴの製造方法について説明する。まず、図３−１に示すように、ＳＯＩ基板に形成された半導体領域１の素子分離領域に素子分離絶縁膜１７を埋め込み形成する。つぎに、図３−１に示すようにリソグラフィにより絶縁体１６の形成位置に対応した開口部を有するレジストマスク１０１を形成した後、図３−２に示すように酸素イオン（Ｏ+イオン）をたとえば５０ｋｅＶでイオン注入する。
【００２８】
この場合、酸素イオン（Ｏ+イオン）イオン注入のピーク位置は、ＳＯＩ基板の表面（半導体領域１の表面）から約１００ｎｍの深さとなり、この位置にシリコン酸化物である絶縁体１６が形成されることになる。このとき、ＳＯＩ基板を５００℃以上の温度に保持した状態で酸素イオン（Ｏ+イオン）のイオン注入を行うことにより、ダメージを比較的低く抑えることができる。
【００２９】
レジストを除去した後、図３−３に示すように、たとえば窒化シリコン（ＳｉＮ）からなるキャップ層１０２を堆積する。そして、１００℃程度の温度で熱処理することにより、注入した酸素と半導体領域１のシリコンとを反応させて、シリコン酸化物からなる絶縁体１６を形成する。キャップ層１０２は、シリコン酸化物の形成に伴い、ＳＯＩ基板の表面が盛り上がるのを極力抑えるために用いるものである。このとき発生する応力は、酸素イオン（Ｏ+イオン）のイオン注入のドーズ量と熱処理温度と熱処理時間とにより、ＳＯＩ基板内に転位が発生しない程度に調整する。なお、このキャップ層１０２は、高品質なトランジスタを形成するために形成することが好ましいが、キャップ層１０２の形成は必ずしも必須ではない。
【００３０】
その後、キャップ層１０２を除去し、通常のトランジスタプロセスを行うことにより、図３−４に示すようにチャネル領域１１内に歪みを保持した状態のｎ−ＭＯＳＦＥＴを作製することができる。したがって、以上の工程を経ることにより、図１に示した本実施の形態にかかるｎ−ＭＯＳＦＥＴを作製することができる。
【００３１】
以上のような本実施の形態にかかるｎ−ＭＯＳＦＥＴの製造方法においては、応力付与手段として上述した絶縁体１６を作製して、チャネル領域１１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上が図られた高速動作が可能なｎ−ＭＯＳＦＥＴを作製することができる。
【００３２】
したがって、本実施の形態にかかるｎ−ＭＯＳＦＥＴの製造方法によれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００３３】
また、本実施の形態にかかるｎ−ＭＯＳＦＥＴの製造方法によれば、応力付与部材である絶縁体１６をシリコンと他の元素との化合物として形成するため、製造が容易となり、高速動作が可能であり、且つ生産性に優れたｎ−ＭＯＳＦＥＴを作製することができる。
【００３４】
図４は、本実施の形態にかかる他のＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。この電界効果トランジスタは、ＳＯＩ基板に形成された半導体領域２と、該半導体領域２の表層に形成された第１の半導体領域であるチャネル領域２１と、該チャネル領域２１上に形成されたゲート絶縁膜２２と、該ゲート絶縁膜２２上に形成されたゲート電極２３と、ゲート絶縁膜２２およびゲート電極２３の側面に形成されたサイドウォール２４ａ、２４ｂと、チャネル領域２１をそのチャネル長方向から挟む第２の半導体領域であるソース・ドレイン領域２５ａ、２５ｂと、該ソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に形成された絶縁体２６ａ、２６ｂと、各素子を分離する素子分離絶縁膜２７と、を備えて構成されている。
【００３５】
半導体領域２は、たとえば絶縁基板上に形成されたシリコン領域である。チャネル領域２１は、たとえばｎ型シリコン（Ｓｉ）により構成される。ゲート絶縁膜２２は、たとえば二酸化シリコン（ＳｉＯ2）により構成される。ゲート電極２３は、たとえばポリシリコンにより構成される。サイドウォール２４ａ、２４ｂは、たとえば酸化シリコン（ＳｉＯ2）により構成される。ソース・ドレイン領域２５ａ、２５ｂは、たとえばｐ型シリコン（Ｓｉ）により構成される。絶縁体２６ａ、２６ｂは、たとえばシリコン酸化物（ＳｉＯx）により構成される。すなわち、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体２６ａ、２６ｂは同一材料で構成されている。素子分離絶縁膜２７は、たとえば二酸化シリコン（ＳｉＯ2）により構成される。
【００３６】
シリコン酸化物（ＳｉＯx）からなる絶縁体２６ａ、２６ｂは、半導体領域２において素子分離絶縁膜２７で分離された素子領域の少なくとも一部に、半導体領域２と他の元素との化合物として形成され、チャネル領域２１に対して応力を加えて歪みを与えるための応力を発生する応力付与部材である。そして、絶縁体２６ａ、２６ｂは、ソース・ドレイン領域２５ａ、２５ｂの下部領域に酸素のイオンが注入され、その後の熱酸化により形成されたものである。そして、この絶縁体２６ａ、２６ｂは、元々のシリコン領域（半導体領域２）よりも体積が膨張する。この絶縁体２６ａ、２６ｂの体積の膨張により、ソース・ドレイン領域２５ａ、２５ｂに対して圧縮応力Ｆ３ａ、Ｆ３ｂが発生する。すなわち、この絶縁体２６ａ、２６ｂは、ソース・ドレイン領域２５ａ、２５ｂに対して圧縮応力を付与するための応力付与手段として機能する。
【００３７】
なお、ここでは、応力付与手段として絶縁体２６ａ、２６ｂを用いる場合について説明するが、本発明においては、ソース・ドレイン領域２５ａ、２５ｂに対して圧縮応力を付与するための応力付与手段は絶縁体に限定されるものではなく、応力付与手段として機能するものであれば、いずれのものも用いることが可能である。
【００３８】
ソース・ドレイン領域２５ａ、２５ｂにおける結晶構造においては、チャネル長方向（図４におけるＸ方向）と略垂直な方向（図４におけるＹ方向）に絶縁体２６ａ、２６ｂの体積の膨張に起因した歪みが発生することにより圧縮応力Ｆ３ａ、Ｆ３ｂが加わる。これにより、結晶構造においては、チャネル長方向（図４におけるＸ方向）と略垂直な方向（図４におけるＹ方向）に圧縮され、水平方向（チャネル長方向、図４におけるＸ方向）へ伸びようとする。
【００３９】
この結果、チャネル領域２１には、ソース・ドレイン領域２５ａ、２５ｂの両方向から格子が押し込まれてくるため、ＳＯＩ基板の半導体領域１の面内方向においてチャネル長方向（図４におけるＸ方向）から一軸性（ゲート長方向）の圧縮応力Ｆ３ａ、Ｆ３ｂが加えられる。すなわち、従来のようにゲート電極２３やソース・ドレイン領域２５ａ、２５ｂ上にライナー膜を配置することなく、該ライナー膜を配置した場合と同様の効果を得ることができる。そして、このようにチャネル長方向に圧縮応力Ｆ３ａ、Ｆ３ｂが付与されることにより、ｐチャネルＭＯＳＦＥＴの場合には、正孔の移動度が向上し、高速動作が可能となる。
【００４０】
なお、このｐ−ＭＯＳＦＥＴのように応力付与手段として絶縁体２６ａ、２６ｂを配置した場合には、ライナー膜を配置する必要はないが、場合により応力付与手段である絶縁体２６ａ、２６ｂとライナー膜とを併用することは可能である。
【００４１】
以上のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴにおいては、応力付与手段として上述した絶縁体２６ａ、２６ｂを備えることにより、チャネル領域２１に効果的に圧縮歪みを加えることができるため、正孔の移動度が向上し、チャネル移動度の向上を図ることができ、高速動作が可能なｐ−ＭＯＳＦＥＴを実現できる。
【００４２】
したがって、本実施の形態にかかるｐ−ＭＯＳＦＥＴによれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００４３】
また、本実施の形態にかかるｐ−ＭＯＳＦＥＴによれば、応力付与部材である絶縁体２６ａ、２６ｂがシリコンと他の元素との化合物からなるため製造が容易であり、高速動作が可能であり、且つ生産性に優れたｐ−ＭＯＳＦＥＴが実現されている。
【００４４】
つぎに、上記のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴの製造方法について説明する。まず、図５−１に示すように、ＳＯＩ基板に形成された半導体領域２の素子分離領域に素子分離絶縁膜２７を埋め込み形成する。つぎに、図５−１に示すようにリソグラフィにより絶縁体２６ａ、２６ｂの形成位置に対応した開口部を有するレジストマスク１１１を形成した後、図５−２に示すように酸素イオン（Ｏ+イオン）をたとえば５０ｋｅＶでイオン注入する。
【００４５】
この場合、酸素イオン（Ｏ+イオン）イオン注入のピーク位置は、ＳＯＩ基板の表面（半導体領域１の表面）から約１００ｎｍの深さとなり、この位置にシリコン酸化物である絶縁体１６が形成されることになる。このとき、ＳＯＩ基板を５００℃以上の温度に保持した状態で酸素イオン（Ｏ+イオン）のイオン注入を行うことにより、ダメージを比較的低く抑えることができる。
【００４６】
レジストを除去した後、図５−３に示すように、たとえば窒化シリコン（ＳｉＮ）からなるキャップ層１１２を堆積する。そして、１００℃程度の温度で熱処理することにより、注入した酸素と半導体領域１のシリコンとを反応させて、シリコン酸化物からなる絶縁体２６ａ、２６ｂを形成する。キャップ層１１２は、シリコン酸化物の形成に伴い、ＳＯＩ基板の表面が盛り上がるのを極力抑えるために用いるものである。このとき発生する応力は、酸素イオン（Ｏ+イオン）のイオン注入のドーズ量と熱処理温度と熱処理時間とにより、ＳＯＩ基板内に転位が発生しない程度に調整する。なお、このキャップ層１１２は、高品質なトランジスタを形成するために形成することが好ましいが、キャップ層１１２の形成は必ずしも必須ではない。
【００４７】
その後、キャップ層１１２を除去し、通常のトランジスタプロセスを行うことにより、図５−４に示すようにチャネル領域２１内に歪みを保持した状態のｎ−ＭＯＳＦＥＴを作製することができる。したがって、以上の工程を経ることにより、図４に示した本実施の形態にかかるｐ−ＭＯＳＦＥＴを作製することができる。
【００４８】
以上のような本実施の形態にかかるｐ−ＭＯＳＦＥＴの製造方法においては、応力付与手段として上述した絶縁体２６ａ、２６ｂを作製して、チャネル領域２１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上が図られた高速動作が可能なｐ−ＭＯＳＦＥＴを作製することができる。
【００４９】
したがって、本実施の形態にかかるｐ−ＭＯＳＦＥＴの製造方法によれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００５０】
また、本実施の形態にかかるｐ−ＭＯＳＦＥＴの製造方法によれば、応力付与部材である絶縁体２６ａ、２６ｂをシリコンと他の元素との化合物として形成するため、製造が容易となり、高速動作が可能であり、且つ生産性に優れたｐ−ＭＯＳＦＥＴを作製することができる。
【００５１】
なお、上記においては、絶縁体１６、絶縁体２６ａ、絶縁体２６ｂとしてシリコンに対して体積が膨張する物質（ＳｉＯx）を用いた場合について説明したが、本発明においてはこのシリコンに対して体積が膨張する物質の代わりに、シリコンに対して体積が収縮する物質（たとえばシリコン炭化物（ＳｉＣY）など）を絶縁体１６、絶縁体２６ａ、絶縁体２６ｂとして用いることが可能である。この場合には、この絶縁体１６、絶縁体２６ａ、絶縁体２６ｂの体積の収縮により、図１および図４の場合と反対向きの応力が発生する。したがって、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとで、絶縁体の構成（配置位置）を入れ替える。
【００５２】
すなわち、ｎ−ＭＯＳＦＥＴ（図１）の場合には、ソース・ドレイン領域２５ａ、２５ｂの下部領域のそれぞれにシリコンに対して体積が収縮する物質、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体１６を配置する。シリコンに対して体積が収縮する物質からなる絶縁体１６の体積の収縮に起因した圧縮応力により、ソース・ドレイン領域１ａ、１５ｂにおいては、格子がチャネル長方向と略垂直な方向（図１におけるＹ方向）に引っ張られる。この結果、チャネル領域１１は、ソース・ドレイン領域１５ａ、１５ｂの両方向から格子が引っ張られるため、ＳＯＩ基板の半導体領域１の面内方向においてチャネル長方向に引っ張り応力が加えられる。すなわち、従来のようにゲート電極１３やソース・ドレイン領域１５ａ、１５ｂ上にライナー膜を配置することなく、該ライナー膜を配置した場合と同様の効果を得ることができる。これにより、ｎ−ＭＯＳＦＥＴにおいては、電子の移動度が向上し、高速動作が可能となる。
【００５３】
また、ｐ−ＭＯＳＦＥＴ（図４）の場合には、チャネル領域２１の下部領域にシリコンに対して体積が収縮する物質、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体２６を配置する。シリコンに対して体積が収縮する物質からなる絶縁体２６の体積の収縮に起因した圧縮応力により、チャネル長方向と略垂直な方向（図４におけるＹ方向）の格子定数が伸び、チャネル長方向（図４におけるＸ方向）の格子定数が減少し、チャネル領域２１には、チャネル長方向に圧縮応力を与えることができる。すなわち、従来のようにゲート電極２３やソース・ドレイン領域２５ａ、２５ｂ上にライナー膜を配置することなく、該ライナー膜を配置した場合と同様の効果を得ることができる。これにより、ｎ−ＭＯＳＦＥＴにおいては、正孔の移動度が向上し、高速動作が可能となる。
【００５４】
（第２の実施の形態）
第２の実施の形態では、本発明を適用したＣＭＯＳＦＥＴについて説明する。図６は、本発明を適用した本実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。このＣＭＯＳＦＥＴは上述した第１の実施の形態におけるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせることにより構成されている。
【００５５】
すなわち、このＣＭＯＳＦＥＴは、ｎ−ＭＯＳＦＥＴにおいてはチャネル領域１１の下部領域に応力付与手段である絶縁体１６を備える。また、ｐ−ＭＯＳＦＥＴにおいてはソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に絶縁体２６ａ、２６ｂを備える。ここで、絶縁体１６および絶縁体２６ａ、２６ｂは、周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）により構成されている。なお、このＣＭＯＳＦＥＴを構成するｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴにおける他の構成については、上記の第１の実施の形態の説明を参照することとして、ここでは詳細な説明は省略する。
【００５６】
このような、本実施の形態にかかるＣＭＯＳＦＥＴは、上述した第１の実施の形態にかかるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせて構成されているため、これらの備える効果を有する。すなわち、ｎ−ＭＯＳＦＥＴにおいてはチャネル領域１１に引っ張り歪みを加えることができるため電子の移動度が向上し、高速動作が可能となる、という効果を有する。また、ｐ−ＭＯＳＦＥＴにおいてはチャネル領域２１に圧縮歪みを加えることができるため正孔の移動度が向上し、高速動作が可能となる、という効果を有する。したがって、このＣＭＯＳＦＥＴによれば、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとのそれぞれにおいてキャリアの移動度を向上できるため、高速動作の可能なＣＭＯＳＦＥＴが実現されている。
【００５７】
また、本実施の形態にかかるＣＭＯＳＦＥＴにおいても、絶縁体１６、絶縁体２６ａ、絶縁体２６ｂとしてシリコンに対して体積が膨張する物質の代わりに、シリコンに対して体積が収縮する物質（たとえばシリコン炭化物（ＳｉＣY）など）を用いることが可能である。この場合には、上記のｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとで絶縁体１６、２６ａ、２６ｂの構造（配置位置）を逆にすることにより、上述した本実施の形態にかかる効果を得ることができる。
【００５８】
つぎに、上述した本実施の形態にかかるＣＭＯＳＦＥＴの製造方法について説明する。まず、図７−１に示すように、ＳＯＩ基板に形成された半導体領域３の素子分離領域に素子分離絶縁膜１７、２７を埋め込み形成する。そして、図７−１に示すようにリソグラフィにより絶縁体１６、２６ａ、２６ｂの形成位置に対応した開口部を有するレジストマスク１２１を形成した後、図７−２に示すように酸素イオン（Ｏ+イオン）をたとえば５０ｋｅＶでイオン注入する。
【００５９】
この場合、酸素イオン（Ｏ+イオン）イオン注入のピーク位置は、ＳＯＩ基板の表面（半導体領域１の表面）から約１００ｎｍの深さとなり、この位置にシリコン酸化物である絶縁体１６が形成されることになる。このとき、ＳＯＩ基板を５００℃以上の温度に保持した状態で酸素イオン（Ｏ+イオン）のイオン注入を行うことにより、ダメージを比較的低く抑えることができる。
【００６０】
レジストを除去した後、図７−３に示すように、たとえば窒化シリコン（ＳｉＮ）からなるキャップ層１２２を堆積する。そして、１００℃程度の温度で熱処理することにより、注入した酸素と半導体領域１のシリコンとを反応させて、シリコン酸化物からなる絶縁体１６、２６ａ、２６ｂを形成する。キャップ層１２１は、シリコン酸化物の形成に伴い、ＳＯＩ基板の表面が盛り上がるのを極力抑えるために用いるものである。このとき発生する応力は、酸素イオン（Ｏ+イオン）のイオン注入のドーズ量と熱処理温度と熱処理時間とにより、ＳＯＩ基板内に転位が発生しない程度に調整する。なお、このキャップ層１２１は、高品質なトランジスタを形成するために形成することが好ましいが、キャップ層１２１の形成は必ずしも必須ではない。
【００６１】
その後、キャップ層１２１を除去し、通常のＣＭＯＳＦＥＴプロセスを行うことにより、図７−４に示すようにチャネル領域１１、２１内に歪みを保持した状態のＣＭＯＳＦＥＴを作製することができる。したがって、以上の工程を経ることにより、図６に示した本実施の形態にかかるＣＭＯＳＦＥＴを作製することができる。
【００６２】
以上のような本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においては、応力付与手段として上述した絶縁体１６、２６ａ、２６ｂを作製して、チャネル領域１１、２１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上が図られた高速動作が可能なＣＭＯＳＦＥＴを作製することができる。
【００６３】
したがって、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法によれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００６４】
また、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法によれば、応力付与部材である絶縁体１６、２６ａ、２６ｂをシリコンと他の元素との化合物として形成するため、製造が容易となり、高速動作が可能であり、且つ生産性に優れたＣＭＯＳＦＥＴを作製することができる。
【００６５】
（第３の実施の形態）
図８は本発明の第３の実施の形態にかかる半導体装置であり、電界効果トランジスタであるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【００６６】
本実施の形態にかかるｎ−ＭＯＳＦＥＴの基本的な構成は、上述した第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと同様である。したがって、第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと同様の部材については、第１の実施の形態の場合と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００６７】
本実施の形態にかかるｎ−ＭＯＳＦＥＴが第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと異なる点は、チャネル領域１１の下部領域に応力付与手段として逆さＵ字型の絶縁体３６を備えることである。また、本実施の形態にかかるｎ−ＭＯＳＦＥＴにおいては、絶縁体３６の上端の位置が、よりＳＯＩ基板の表面側（チャネル領域１１の表面側）に配置されている。なお、このｎ−ＭＯＳＦＥＴにおいても、絶縁体３６は周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）により構成されている。
【００６８】
このような形状を有する絶縁体３６においては、その上端部がゲート絶縁膜１２と略水平に配置されており、第１の実施の形態にかかるｎ−ＭＯＳＦＥＴ（図１）の場合と同様に、チャネル領域１１に対して垂直方向（図８）に圧縮応力Ｆ５を与える。その結果、チャネル長方向（図８におけるＸ方向）には引っ張り歪みが加わる。さらに、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、絶縁体３６のＵ字型の側部が、該側部よりも外側にある格子を外側に押し広げるため、表面付近の格子はこれに引っ張られて外側に広がる。これにより、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、絶縁体３６の上部と側部との作用により、チャネル領域１１に対してより大きな引っ張り歪みを加えることができる。
【００６９】
以上のように構成された本実施の形態にかかるｎ−ＭＯＳＦＥＴにおいては、応力付与手段として上述した絶縁体３６を備えることにより、チャネル領域１１により効果的に引っ張り歪みを加えることができるため、電子の移動度がより向上し、さらにチャネル移動度の向上を図ることができる、より高速動作が可能なｎ−ＭＯＳＦＥＴを実現できる。
【００７０】
したがって、本実施の形態にかかるｎ−ＭＯＳＦＥＴによれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアにより有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上をさらに図ることができるため、より高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００７１】
また、このｎ−ＭＯＳＦＥＴでは、逆さＵ字型の絶縁体を備えることにより一軸性（ゲート長方向）の引っ張り応力をチャネル領域１１に対して加えることができるが、絶縁体３６の形状を釣鐘型にした場合には、二軸性（ゲート長方向およびゲート幅方向）の引っ張り応力をチャネル領域１１に対して加えることができる。
【００７２】
なお、上記の本実施の形態にかかるｎ−ＭＯＳＦＥＴは、第１の実施の形態において説明したｎ−ＭＯＳＦＥＴと同様にして作製することができる。
【００７３】
図９は、本実施の形態にかかる他の電界効果トランジスタであり、電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【００７４】
本実施の形態にかかるｐ−ＭＯＳＦＥＴの基本的な構成は、上述した第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと同様である。したがって、第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと同様の部材については、第１の実施の形態の場合と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００７５】
本実施の形態にかかるｐ−ＭＯＳＦＥＴが第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと異なる点は、ソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に応力付与手段として、Ｌ字型の絶縁体４６ａ、４６ｂを備えることである。なお、このｐ−ＭＯＳＦＥＴにおいても、絶縁体４６ａ、４６ｂは周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）により構成されている。すなわち、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体４６ａ、４６ｂは同一材料で構成されている。
【００７６】
このような形状を有する絶縁体においては、絶縁体４６ａ、４６ｂにおけるＬ字型の水平部がチャネル長方向（図９におけるＸ方向）と略水平方向に配置されており、第１の実施の形態にかかるｐ−ＭＯＳＦＥＴ（図１）の場合と同様に、ソース・ドレイン領域２５ａ、２５ｂに対して圧縮応力Ｆ８ａ、Ｆ８ｂを与える。その結果、ソース・ドレイン領域２５ａ、２５ｂには、チャネル長方向（図９におけるＸ方向）においてチャネル領域２１の中心部に向かって圧縮応力Ｆ９ａ、Ｆ９ｂが加わる。これにより、このｐ−ＭＯＳＦＥＴでは、絶縁体４６ａ、４６ｂにおけるＬ字型の水平部の作用により、チャネル領域２１に対して圧縮歪みを加えることができる。
【００７７】
さらに、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体４６ａ、４６ｂにおけるＬ字型の垂直部がチャネル長方向と略垂直な方向（図９におけるＹ方向）に配置されており、その内側の格子をチャネル領域２１の中心部に向かって押し、チャネル領域２１に対して圧縮応力Ｆ１０ａ、Ｆ１０ｂを与える。その結果、垂直部に挟まれた半導体領域２においてはチャネル領域２１の中心部に向かって格子が縮むため、表面付近（チャネル領域２１）の格子もこれに引っ張られて縮む。これにより、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体４６ａ、４６ｂにおけるＬ字型の垂直部の作用により、チャネル領域１１に対して圧縮歪みを加えることができる。
【００７８】
したがって、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体４６ａ、４６ｂにおけるＬ字型の水平部と垂直部の作用により、チャネル領域２１に対してより大きな圧縮歪みを加えることができる。
【００７９】
以上のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴにおいては、応力付与手段として上述した絶縁体４６ａ、４６ｂを備えることにより、チャネル領域２１により効果的に圧縮歪みを加えることができるため、正孔の移動度がより向上し、さらにチャネル移動度の向上を図ることができる、より高速動作が可能なｐ−ＭＯＳＦＥＴを実現できる。
【００８０】
したがって、本実施の形態にかかるｐ−ＭＯＳＦＥＴによれば、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアにより有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上をさらに図ることができるため、より高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００８１】
なお、本実施の形態の場合も、第１の実施の形態と同様に体積が収縮する物質を形成した場合には、逆向きの応力を加えることができる。この場合には、図８に示したｎ−ＭＯＳＦＥＴと図９に示したｐ−ＭＯＳＦＥＴとで、絶縁体の構成（配置位置）を入れ替える。これにより、上記と同様に容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアにより有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上をさらに図ることができるため、より高速動作の可能な半導体装置を提供できる、という効果を奏する。
【００８２】
（第４の実施の形態）
第４の実施の形態では、本発明を適用したＣＭＯＳＦＥＴについて説明する。図１０は、本発明を適用した本実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。このＣＭＯＳＦＥＴは上述した第３の実施の形態におけるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせることにより構成されている。すなわち、このＣＭＯＳＦＥＴは、ｎ−ＭＯＳＦＥＴにおいてはチャネル領域１１の下部領域に応力付与手段として逆さＵ字型の絶縁体３６を備える。また、ｐ−ＭＯＳＦＥＴにおいてはソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に応力付与手段として絶縁体４６ａ、４６ｂを備える。
【００８３】
なお、このＣＭＯＳＦＥＴにおいても、絶縁体３６、４６ａ、４６ｂは周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）により構成されている。また、このＣＭＯＳＦＥＴを構成するｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴにおける他の構成については、上記の第３の実施の形態の説明を参照することとして、ここでは詳細な説明は省略する。
【００８４】
このような、本実施の形態にかかるＣＭＯＳＦＥＴは、上述した第３の実施の形態にかかるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせて構成されているため、これらの備える効果を有する。すなわち、ｎ−ＭＯＳＦＥＴにおいてはチャネル領域１１に引っ張り歪みを加えることができるため電子の移動度が向上し、高速動作が可能となる、という効果を有する。また、ｐ−ＭＯＳＦＥＴにおいてはチャネル領域２１に圧縮歪みを加えることができるため正孔の移動度が向上し、高速動作が可能となる、という効果を有する。したがって、このＣＭＯＳＦＥＴによれば、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとのそれぞれにおいてキャリアの移動度を向上できるため、高速動作の可能なＣＭＯＳＦＥＴが実現されている。
【００８５】
また、絶縁体３６、４６ａ、４６ｂとして、周囲のシリコン領域よりも体積が収縮する材料、たとえばシリコン炭化物（ＳｉＣY）により構成されて化合物を用いる場合は、上記のｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとで絶縁体３６、４６ａ、４６ｂの構造（配置位置）を逆にすることにより、上述した本実施の形態にかかる効果を得ることができる。すなわち、ｎ−ＭＯＳＦＥＴにおいてはソース・ドレイン領域１５ａ、１５ｂのそれぞれの下部領域に応力付与手段として絶縁体４６ａ、４６ｂを備え、また、ｐ−ＭＯＳＦＥＴにおいてはチャネル領域２１の下部領域に応力付与手段として逆さＵ字型の絶縁体３６を備える構造とする。このような構成とすることにより、上述した本実施の形態にかかる効果を得ることができる。
【００８６】
（第５の実施の形態）
図１１は本発明の第５の実施の形態にかかる半導体装置であり、電界効果トランジスタであるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【００８７】
本実施の形態にかかるｎ−ＭＯＳＦＥＴの基本的な構成は、上述した第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと同様である。したがって、第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと同様の部材については、第１の実施の形態の場合と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００８８】
本実施の形態にかかるｎ−ＭＯＳＦＥＴが第１の実施の形態にかかるｎ−ＭＯＳＦＥＴと異なる点は、応力付与手段として周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）からなる絶縁体５６をチャネル領域１１の下部領域に備え、さらに応力付与手段として周囲のシリコン領域よりも体積が収縮する材料、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体６６ａ、６６ｂをソース・ドレイン領域１５ａ、１５ｂのそれぞれの下部領域に備えることである。すなわち、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、応力付与手段として異なる材料で構成された絶縁体を備える。
【００８９】
以上のように構成された本実施の形態にかかるｎ−ＭＯＳＦＥＴにおいては、シリコン酸化物（ＳｉＯx）からなる絶縁体５６の上部の体積の膨張に起因した応力Ｆ１１の作用により、該絶縁体５６の上部のチャネル領域１１ではチャネル長方向（図１１におけるＸ方向）と略平行な方向で格子が伸びる。これにより、チャネル領域１１には、チャネル長方向に引っ張り応力Ｆ１２ａ、Ｆ１２ｂを与えることができ、絶縁体５６の上部の体積の膨張に起因した作用により、チャネル領域１１に対して引っ張り歪みを加えることができる。
【００９０】
また、絶縁体５６の側部の体積の膨張、および絶縁体６６ａ、６６ｂの側部の体積の収縮に起因した応力Ｆ１３ａ、１３ｂが、該側部よりも外側にある格子を外側に押し広げるため、チャネル領域１１の表面付近の格子はこれに引っ張られて外側に広がる。これにより、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、絶縁体５６の側部の体積の膨張、および絶縁体６６ａ、６６ｂの側部の体積の収縮の作用により、チャネル領域１１に対して引っ張り歪みを加えることができる。
【００９１】
さらに、シリコン炭化物（ＳｉＣY）からなる絶縁体６６の体積の収縮に起因した応力Ｆ１４ａ、１４ｂにより、ソース・ドレイン領域１５ａ、１５ｂの下部領域においては格子が縮み、ソース・ドレイン領域１５ａ、１５ｂでは格子がチャネル長方向と略垂直な方向（図１１におけるＹ方向）に引っ張られる。この結果、チャネル領域１１には、ソース・ドレイン領域１５ａ、１５ｂの両方向から格子が引っ張られるため、ＳＯＩ基板の半導体領域１の面内方向においてチャネル長方向（図１１におけるＸ方向）に引っ張り応力Ｆ１５ａ、Ｆ１５ｂが加えられ、チャネル領域１１に対して引っ張り歪みを加えることができる。
【００９２】
これにより、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、絶縁体５６と絶縁体６６ａ、６６ｂとの作用により、チャネル領域１１に対してより大きな引っ張り歪みを加えることができ、キャリア（電子）の移動度をより向上させることができる。したがって、本実施の形態にかかるｎ−ＭＯＳＦＥＴではより高速動作の可能なｎ−ＭＯＳＦＥＴを実現することができる。
【００９３】
さらに、シリコン炭化物（ＳｉＣY）からなる絶縁体６６をＳＯＩ基板の面内方向においてリング状に形成することにより、チャネル領域１１に対して二軸性（ゲート長方向およびゲート幅方向）の引っ張り歪みを与えることができる。
【００９４】
図１２は、本実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【００９５】
本実施の形態にかかるｐ−ＭＯＳＦＥＴの基本的な構成は、上述した第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと同様である。したがって、第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと同様の部材については、第１の実施の形態の場合と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００９６】
本実施の形態にかかるｐ−ＭＯＳＦＥＴが第１の実施の形態にかかるｐ−ＭＯＳＦＥＴと異なる点は、応力付与手段として周囲のシリコン領域よりも体積が収縮する材料、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体７６をチャネル領域２１の下部領域に備え、さらに応力付与手段として周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）からなる絶縁体８６ａ、８６ｂをソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に備えることである。すなわち、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、応力付与手段として異なる材料で構成された絶縁体を備える。
【００９７】
以上のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴにおいては、図１１に示したｎ−ＭＯＳＦＥＴと、周囲のシリコン領域よりも体積が膨張する材料（シリコン酸化物）と周囲のシリコン領域よりも体積が収縮する材料（シリコン炭化物）との位置を入れ換えた構造となっており、上記のｎ−ＭＯＳＦＥＴとは逆にチャネル領域２１に圧縮歪みを加えることができる。
【００９８】
すなわち、以上のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴにおいては、シリコン酸化物（ＳｉＯx）からなる絶縁体８６ａ、８６ｂの上部の体積の膨張によりソース・ドレイン領域２５ａ、２５ｂに対して圧縮応力Ｆ１６ａ、Ｆ１６ｂを与える。その結果、ソース・ドレイン領域２５ａ、２５ｂには、チャネル長方向（図１２におけるＸ方向）においてチャネル領域２１の中心部に向かって圧縮応力Ｆ１７ａ、Ｆ１７ｂが加わる。これにより、このｐ−ＭＯＳＦＥＴでは、絶縁体８６ａ、８６ｂの作用により、チャネル領域２１に対して圧縮歪みを加えることができる。
【００９９】
また、以上のように構成された本実施の形態にかかるｐ−ＭＯＳＦＥＴにおいては、シリコン炭化物（ＳｉＣY）からなる絶縁体７６の上部の体積の収縮によりチャネル領域２１に対して引っ張り応力Ｆ１８を与える。その結果、この結果、チャネル領域２１には、ソース・ドレイン領域２５ａ、２５ｂの両方向から格子が押し込まれ、ＳＯＩ基板の半導体領域２の面内方向においてチャネル領域２１の中心へ向かう圧縮応力Ｆ１９ａ、Ｆ１９ｂが加わる。これにより、このｐ−ＭＯＳＦＥＴでは、絶縁体７６の作用により、チャネル領域２１に対して圧縮歪みを加えることができる。
【０１００】
また、絶縁体８６ａ、８６ｂの側部の体積の膨張、および絶縁体７６の側部の体積の収縮に起因した応力Ｆ２０ａ、２０ｂが、該絶縁体８６ａ、８６ｂの側部よりも内側にある格子を絶縁体７６側に押し込むため、チャネル領域２１の表面付近の格子はこれに引っ張られて内側に押し込まれる。これにより、本実施の形態にかかるｎ−ＭＯＳＦＥＴでは、絶縁体８６ａ、８６ｂの側部の体積の膨張、および絶縁体７６の側部の体積の収縮の作用により、チャネル領域２１に対して圧縮歪みを加えることができる。
【０１０１】
以上のように、本実施の形態にかかるｐ−ＭＯＳＦＥＴでは、絶縁体７６と絶縁体８６ａ、８６ｂとの作用により、チャネル領域２１に対してより大きな圧縮歪みを加えることができ、キャリア（正孔）の移動度をより向上させることができる。したがって、本実施の形態にかかるｐ−ＭＯＳＦＥＴではより高速動作の可能なｐ−ＭＯＳＦＥＴを実現することができる。
【０１０２】
（第６の実施の形態）
第６の実施の形態では、本発明を適用したＣＭＯＳＦＥＴについて説明する。図１３は、本発明を適用した本実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。このＣＭＯＳＦＥＴは上述した第５の実施の形態におけるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせることにより構成されている。
【０１０３】
すなわち、このＣＭＯＳＦＥＴは、ｎ−ＭＯＳＦＥＴにおいては応力付与手段として周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）からなる絶縁体５６をチャネル領域１１の下部領域に備え、さらに応力付与手段として周囲のシリコン領域よりも体積が収縮する材料、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体６６ａ、６６ｂをソース・ドレイン領域１５ａ、１５ｂのそれぞれの下部領域に備える。
【０１０４】
また、このＣＭＯＳＦＥＴは、ｐ−ＭＯＳＦＥＴにおいては応力付与手段として周囲のシリコン領域よりも体積が収縮する材料、たとえばシリコン炭化物（ＳｉＣY）からなる絶縁体７６をチャネル領域２１の下部領域に備え、さらに応力付与手段として周囲のシリコン領域よりも体積が膨張する材料、たとえばシリコン酸化物（ＳｉＯx）からなる絶縁体８６ａ、８６ｂをソース・ドレイン領域２５ａ、２５ｂのそれぞれの下部領域に備える。
【０１０５】
なお、このＣＭＯＳＦＥＴを構成するｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴにおける他の構成については、上記の第５の実施の形態の説明を参照することとして、ここでは詳細な説明は省略する。
【０１０６】
このような、本実施の形態にかかるＣＭＯＳＦＥＴは、上述した第５の実施の形態にかかるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとを組み合わせて構成されているため、これらの備える効果を有する。すなわち、ｎ−ＭＯＳＦＥＴにおいてはチャネル領域１１により大きな引っ張り歪みを加えることができるため電子の移動度がより向上し、より高速の動作が可能となる、という効果を有する。また、ｐ−ＭＯＳＦＥＴにおいてはチャネル領域２１により大きな圧縮歪みを加えることができるため正孔の移動度がより向上し、より高速の動作が可能となる、という効果を有する。したがって、このＣＭＯＳＦＥＴによれば、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとのそれぞれにおいてキャリアの移動度をより向上できるため、より高速の動作の可能なＣＭＯＳＦＥＴが実現されている。
【０１０７】
（第７の実施の形態）
第７の実施の形態では、図６に示した第２の実施の形態にかかるＣＭＯＳＦＥＴの他の製造方法について説明する。
【０１０８】
まず、図１４−１に示すように、ＳＯＩ基板に形成された半導体領域３の素子分離領域に素子分離絶縁膜１７、２７を埋め込み形成する。つぎに、閾値を調節するためのチャネル不純物をイオン注入によって導入する。続いて、ゲート絶縁膜材料およびゲート電極材料を堆積した後、リソグラフィにより、ゲート絶縁膜１２、２２およびゲート電極１３、２３を形成する。
【０１０９】
その後、図１４−２に示すように、酸素イオン（Ｏ+イオン）をイオン注入する。このとき、ｎ−ＭＯＳＦＥＴに対しては、ハロー形成時のイオン注入と同様に、図１４−２に示すように、斜めイオン注入によりチャネル形成領域の下部の領域に酸素を導入する。Ｐ−ＭＯＳＦＥＴの場合は、図１４−２に示すように、ゲート電極２３をマスクとして、ソース・ドレイン形成領域の下部の領域に酸素を導入する。
【０１１０】
さらに、図１４−３に示すように、サイドウォール材１３１（ＴＥＯＳやＳｉＮなど）を堆積し、その状態で熱処理を行って応力付与手段である絶縁体１６、２６ａ、２６ｂとなるシリコン酸化物を形成する。このとき、サイドウォール材１３１がキャップ層と同様の働きをする。この後、図１４−４に示すように、異方性エッチングを行うことによりサイドウォール１４ａ、１４ｂ、２４ａ、２４ｂを形成する。続いて、そーす・ドレイン領域１５ａ、１５ｂ、２５ａ、２５ｂを形成する。
【０１１１】
以上の工程を経ることにより、図６に示したようにチャネル領域１１、２１内に歪みを保持した状態のＣＭＯＳＦＥＴを作製することができる。
【０１１２】
以上のような本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、応力付与手段として上述した絶縁体１６、２６ａ、２６ｂを作製して、チャネル領域１１、２１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上が図られた高速動作が可能なＣＭＯＳＦＥＴを作製することができる。
【０１１３】
したがって、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【０１１４】
また、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、応力付与部材である絶縁体１６、２６ａ、２６ｂをシリコンと他の元素との化合物として形成するため、製造が容易となり、高速動作が可能であり、且つ生産性に優れたＣＭＯＳＦＥＴを作製することができる。
【０１１５】
（第８の実施の形態）
第８の実施の形態では、図６に示した第２の実施の形態にかかるＣＭＯＳＦＥＴの他の製造方法について説明する。
【０１１６】
まず、図１５−１に示すように、ＳＯＩ基板に形成された半導体領域３の素子分離領域に素子分離絶縁膜１７、２７を埋め込み形成する。つぎに、ダミーゲート電極１４１、１４２を形成する。すなわち、ダミーゲート材料を堆積した後、リソグラフィによりダミーゲート電極１４１、１４２を形成する。そして、通常のトランジスタプロセスに従って、ソース・ドレイン領域１５ａ、１５ｂ、２５ａ、２５ｂ、サイドウォール１４ａ、１４ｂ、２４ａ、２４ｂを形成し、第１層目の層間絶縁膜１４３を形成した後、ＣＭＰによりダミーゲート電極１４１、１４２の頭出しを行う。
【０１１７】
続いて、図１５−２に示すように、ダミーゲート電極１４１、１４２を除去し、その部分を通して、酸素イオン（Ｏ+イオン）をイオン注入する。このとき、ｎ−ＭＯＳＦＥＴ側では図１５−２に示すようにＳＯＩ基板に対して垂直にイオン注入することにより、チャネル領域の下部の領域に酸素を導入する。一方、ｐ−ＭＯＳＦＥＴ側では図１５−２に示すように斜めイオン注入を行い、ソース・ドレイン領域２５ａ、２５ｂの下部領域に酸素を導入する。
【０１１８】
その後、図１５−３に示すように、ゲート絶縁膜１２、２２を形成する。そして、ゲート電極材を堆積した状態で熱処理を行い、応力付与手段である絶縁体１６、２６ａ、２６ｂとなるシリコン酸化物を形成する。このとき、第１層目の層間絶縁膜１４３とゲート電極１３、２３がキャップ層の働きをする。その後、ＣＭＰによりゲートの頭出しを行う。
【０１１９】
以上の工程を経ることにより、図６に示したようにチャネル領域１１、２１内に歪みを保持した状態のＣＭＯＳＦＥＴを作製することができる。
【０１２０】
以上のような本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、応力付与手段として上述した絶縁体１６、２６ａ、２６ｂを作製して、チャネル領域１１、２１に効果的に引っ張り歪みを加えることができるため、電子の移動度が向上し、チャネル移動度の向上が図られた高速動作が可能なＣＭＯＳＦＥＴを作製することができる。
【０１２１】
したがって、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、容易に製造可能な構成によりチャネル領域に対してそれぞれのキャリアに有効な歪みを与えて、キャリアの移動度（チャネル移動度）の向上を図ることができるため、高速動作の可能な半導体装置を提供できる、という効果を奏する。
【０１２２】
また、本実施の形態にかかるＣＭＯＳＦＥＴの製造方法においても、応力付与部材である絶縁体１６、２６ａ、２６ｂをシリコンと他の元素との化合物として形成するため、製造が容易となり、高速動作が可能であり、且つ生産性に優れたＣＭＯＳＦＥＴを作製することができる。
【産業上の利用可能性】
【０１２３】
以上のように、本発明にかかる半導体装置は、微細化且つ高速動作が要求される半導体装置に有用であり、特に、ＬＳＩ等に集積されるＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタなどに適している。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図２】チャネル領域に対する絶縁体による圧縮応力の付与原理を説明するための図であり、チャネル領域における結晶の構造の変化を説明する図である。
【図３−１】本発明の第１の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図３−２】本発明の第１の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図３−３】本発明の第１の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図３−４】本発明の第１の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図４】本発明の第１の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図５−１】本発明の第１の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図５−２】本発明の第１の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図５−３】本発明の第１の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図５−４】本発明の第１の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの製造方法を説明する断面図である。
【図６】本発明の第２の実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。
【図７−１】本発明の第２の実施の形態にかかる電界効果トランジスタであるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図７−２】本発明の第２の実施の形態にかかる電界効果トランジスタであるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図７−３】本発明の第２の実施の形態にかかる電界効果トランジスタであるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図７−４】本発明の第２の実施の形態にかかる電界効果トランジスタであるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図８】本発明の第３の実施の形態にかかるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図９】本発明の第３の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図１０】本発明の第４の実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。
【図１１】本発明の第５の実施の形態にかかる電界効果トランジスタであるｎ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図１２】本発明の第５の実施の形態にかかる他の電界効果トランジスタであるｐ−ＭＯＳＦＥＴの素子構造を示す断面図である。
【図１３】本発明の第６の実施の形態にかかるＣＭＯＳＦＥＴの素子構造を示す断面図である。
【図１４−１】本発明の第７の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１４−２】本発明の第７の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１４−３】本発明の第７の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１４−４】本発明の第７の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１５−１】本発明の第８の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１５−２】本発明の第８の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１５−３】本発明の第８の実施の形態にかかるＣＭＯＳＦＥＴの製造方法を説明する断面図である。
【符号の説明】
【０１２５】
１  半導体領域
２  半導体領域
３  半導体領域
１１  チャネル領域
１２  ゲート絶縁膜
１３  ゲート電極
１４ａ  サイドウォール
１５ａ  ソース・ドレイン領域
１６  絶縁体
１７  素子分離絶縁膜
２１  チャネル領域
２２  ゲート絶縁膜
２３  ゲート電極
２４ａ  サイドウォール
２５ａ  ソース・ドレイン領域
２６ａ  絶縁体
２６ｂ  絶縁体
２７  素子分離絶縁膜
３６  絶縁体
４６ａ  絶縁体
５６  絶縁体
６６  絶縁体
７６  絶縁体
８６ａ  絶縁体
１０１  レジストマスク
１０２  キャップ層
１１１  レジストマスク
１１２  キャップ層
１２１  レジストマスク
１２２  キャップ層
１３１  サイドウォール材
１４１  ダミーゲート電極
１４３  層間絶縁膜
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１４−３】
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【図１４−４】
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【図１５−１】
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【図１５−２】
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【図１５−３】
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