(57)【要約】【課題】  メモリセルのスケーリング化を実現しつつ、周辺回路面積の低減化を実現することができる不揮発性半導体記憶装置を提供すること。【解決手段】  本発明の不揮発性半導体記憶装置は、浮遊ゲートを有し、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルのドレインと接地端子との間に接続された第１のダイオードと、前記複数のメモリセルのソースと前記接地端子との間に接続された第２のダイオードと、を有し、前記第１のダイオードと前記第２のダイオードとは、同じ温度特性を有することを特徴としている。また、前記第１のダイオードと前記第２のダイオードは、寄生ダイオード、ツェナーダイオード又はアバランシェ降伏電圧を有する素子でなるようにしてもよい。【選択図】  図１
2007080306.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲートを有し、マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルのドレインと接地端子との間に接続された第１のダイオードと、
前記複数のメモリセルのソースと前記接地端子との間に接続された第２のダイオードと、
を有し、
前記第１のダイオードと前記第２のダイオードとは、同じ温度特性を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のダイオードは、寄生ダイオードでなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のダイオードと前記第２のダイオードとは、ツェナーダイオードであることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のダイオードと前記第２のダイオードとは、アバランシェ降伏電圧を有する素子であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
浮遊ゲートを有し、マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルのドレインと接地端子との間に接続され、前記メモリセルのドレインへ一定の電圧を供給するための第１の回路及び第１のトランジスタと、
前記複数のメモリセルのソースと前記接地端子との間に接続された第２のトランジスタと、
を有し、
前記第１のトランジスタと前記第２のトランジスタとは、同じ温度特性を有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、ＮＯＲセル型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、携帯電話のプログラムやコードを記憶する不揮発性メモリとして、一般的にＮＯＲ型フラッシュメモリが用いられている。ＮＯＲ型フラッシュメモリは、ビットラインとアースライン間に１個のメモリセルが接続されている構造を有しており、ＮＡＮＤ型フラッシュメモリと比較して集積度が低く、メモリ容量の増加を実現するためには、微細化を進める必要がある。近年、ＮＯＲ型フラッシュメモリにおいて、コスト低減、メモリ容量増加の要求に応じるため、益々微細化が進んできている。
【０００３】
ＮＯＲ型フラッシュメモリは、書込み動作において、チャネル・ホット・エレクトロン（Channel-Hot-electron）により浮遊ゲートに電子を注入する方式を採用している。この書込み方式においては、チャネルに数百μＡの大きな電流を流すことにより、ソースからドレインに向かって多量の電子が流れ込むので、電子はドレイン側空乏層中で電子・正孔対を発生する。そして、制御ゲートに高い電圧を印加することにより、その電子・正孔対の一部が横方向の電界により加速エネルギーを得て、正孔は基板に向かって、また電子の一部はゲート酸化膜のエネルギー障壁を乗り越えるだけの十分なエネルギーを得てホットエレクトロンとなり浮遊ゲートに注入される。すわなち、ホットエレクトロン注入のためには、ソース・ドレイン間と制御ゲートの両方に同時に高い電圧を印加する必要がある。言い換えると、ソース・ドレイン間と制御ゲートのどちらか一方に高電圧を印加するだけではホットエレクトロンの注入が発生しない。
【０００４】
このような物理原理を用いた書込み動作には、１つのメモリセルの書込に対して、大きなドレイン電流が必要となることがわかる。浮遊ゲートにホットエレクトロンが注入されるためには、フローティングゲートとチャネルとの間にあるシリコン酸化膜のエネルギー障壁より大きなエネルギー、即ち、〜４ｅＶが必要であり、また、一般的にドレイン・ソース間電位差は5V程度必要である。
【０００５】
一方、メモリセルの微細化に対して、ドレイン・ソース間電位差を小さくすることはできず、チャネル長を縮小すると、パンチスルー耐圧が低下し、書込みビット線に共通に繋がる非選択メモリセルにおいて、リーク電流が流れ、その結果、正常な書込み動作ができないという致命的な動作不良を起こすことになる。
【０００６】
この問題を解決するための１つの方法として、書き込み動作において、メモリセル基板に負電圧を印加し、ドレイン・ソース間の電圧を約３Ｖ程度に緩和する方法が提案されている（非特許文献１参照）。
【０００７】
この非特許文献１に開示されている書き込み動作の方式を実施するためのＮＯＲ型フラッシュメモリ１００の概略構成を図６に示す。ＮＯＲ型フラッシュメモリ１００は、メモリセルアレイ１０１を有しており、図６においては、説明の便宜上、３×３のメモリセルと、それに対応するビット線Ｂ０〜Ｂ２及びワード線Ｗ０〜Ｗ２しか示していない。１０２はカラムデコーダ（Column Decoder）、１０３はロウデコーダ（Row Decoder）、１０４はドレインチャージポンプ（Drain Charge Pump：DCP）、１０５はセンスアンプ（Sense Amplifier：S/A）、１０６はネガティブチャージポンプ（Negative Charge Pump：NCP）、１０７はソースラインデコーダ（Source Line Decoder）である。
【０００８】
図６に示すＮＯＲ型フラッシュメモリ１００の書き込み動作によると、ドレイン側の空乏層に、より大きな電界をかけ、ドレインに向って流れ込む電子によって空乏層中に電子・正孔対を発生させ、横方向電界により正孔は基板に流れ込み、それと同時に、電子・正孔対の電子も同様にドレイン及び縦方向に向って流れる。縦方向に向う電子は、シリコン酸化膜のエネルギー障壁を超えるエネルギーを得、浮遊ゲートに注入される（非特許文献２参照）。この現象は２次電子衝突原理と呼ばれ、有効な手段の一つであり、メモリセルのチャネル長Ｌのシュリンクを可能とする手段として注目されている。
【０００９】
ここで、図６のＮＯＲ型フラッシュメモリ１００のソース・ドレイン間に流れる電流（ドレイン電子電流）をIprg,e（Electron Current）とし、ドレインチャージポンプ１０４に流れる電流をIdcpとし、チャネルから基板に流れる電流（基板正孔電流）をIprg,h（Hole Current）とし、ネガティブチャージポンプ１０６に流れる電流をIncpとすると、次のような関係式成り立つ。
Idcp＞Iprg,e  ・・・（１）
Incp＞Iprg,h  ・・・（２）
Iprg,e≒Iprg,h・・・（３）
【非特許文献１】J.D. Bude, et al., “Secondary Electron Flash - a High Performance, Low Power FlashTechnology for 0.35um and Below”, IEDM ‘97
【非特許文献２】Masataka Kato, et al., ”A Shallow-Trench-Isolation Flash Memory Technology with aSource-Bias Programming Method”, IEDM ’96
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１に記載の従来の書き込み方式においては、次のような問題があった。つまり、ＮＯＲ型フラッシュメモリ１００の書き込み方式では、書込みにおいて、上述の数式（３）で示すとおり、ドレイン電子電流Iprg,eとほぼ等しい基板正孔電流Iprg,hが流れる。ＮＯＲ型フラッシュメモリの設計においては、書き込みに必要な負電圧を外部電源（External Negative Voltage Supply）からネガティブチャージポンプ（NCP）１０６により生成し供給する。また、書き込みに必要なドレイン電圧も同様に外部電源（External Positive Voltage Supply）からドレインチャージポンプ（DCP）１０４により生成し供給する。安定した書込み動作を実現するためには、メモリセルが必要とする電流、電圧を一定に保つ必要があるところ、ネガティブチャージポンプ（NCP）１０６やドレインチャージポンプ（DCP）１０４には、その電圧・電流を十分に供給するだけの電力が求められる。そのためには、各ポンプの回路面積（Dimension）を大きくする必要がある。しかし、各ポンプの回路面積（Dimension）を大きくすると、それらを含む周辺回路全体の面積が大きくなり、結果として製造コストの増加を招くことになる。
【００１１】
そこで、本発明は上述の問題を解決するためになされたものであり、ＮＯＲ型フラッシュのメモリセルのスケーリング化を実現しつつ、周辺回路面積の低減化を実現するものである。
【課題を解決するための手段】
【００１２】
本発明によると、浮遊ゲートを有し、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルのドレインと接地端子との間に接続された第１のダイオードと、前記複数のメモリセルのソースと前記接地端子との間に接続された第２のダイオードと、を有し、前記第１のダイオードと前記第２のダイオードとは、同じ温度特性を有することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１３】
本発明の不揮発性半導体記憶装置によると、ＮＯＲ型フラッシュメモリのメモリセルのスケーリング化を実現しつつ、周辺回路面積の低減化を実現することができるという顕著な効果を奏する。
【発明を実施するための最良の形態】
【００１４】
本発明の不揮発性半導体記憶装置の最良の実施の形態及び実施例について、以下、図面を参照して説明する。但し、本発明の不揮発性半導体記憶装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例１〜３で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施形態に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０を図１に示す。ＮＯＲ型フラッシュメモリ１０は、メモリセルアレイ１１を有しており、図１においては、説明の便宜上、３×３の浮遊ゲートを有するメモリセルと、それに対応するビット線Ｂ０〜Ｂ２及びワード線Ｗ０〜Ｗ２しか示していないが、本実施形態に係るＮＯＲ型フラッシュメモリ１０は、ｍ×ｎのマトリクス状に配置された浮遊ゲートを有するメモリセルからなるメモリセルアレイ１１と、それに対応するビット線Ｂ０〜Ｂｍ−１及びＷ０〜Ｗｎ−１ワード線を有している。１２はカラムデコーダ（Column Decoder）、１３はロウデコーダ（Row Decoder）、１４はドレインチャージポンプ（Drain Charge Pump：DCP）、１５はセンスアンプ（Sense Amplifier：S/A）、１７はソースラインデコーダ（Source Line Decoder）、１８及び２０は寄生ダイオード、１９はオペアンプである。寄生ダイオード１８は、メモリセルのドレイン端子とＧＮＤとの間に、抵抗Ｒ１及びＲ２並びにビット線Ｂ０〜Ｂｍ−１及びブロック選択線ＢＳ０によって制御されるトランジスタを介して接続されている。また、寄生ダイオード２０は、メモリセルのドレイン端子とＧＮＤとの間にソースラインデコーダ１７によって制御されるトランジスタを介して接続されている。
【００１６】
本実施形態に係るＮＯＲ型フラッシュメモリ１０は、その書き込み動作においては、従来と同様に２次電子衝突原理を利用する。一方、基板電位を０Ｖとし、ソースバイアス方式を採用しながらも基板バイアス方式と同等な書き込み特性を得るために、選択メモリセルのソース、ゲート及びドレインに印加する電圧を一様に上げる。そのため、本実施形態に係るＮＯＲ型フラッシュメモリ１０においては、寄生ダイオード１８及び２０をメモリセルのドレイン側及びソース側に設け、ドレイン及びソースに印加する電圧を一様に上げることを実現している。
【００１７】
本実施形態においては、寄生ダイオード１８は、それぞれ、２つの寄生ダイオード素子が直列に接続されている構成をとる。寄生ダイオード１８並びに抵抗Ｒ１及びＲ２には定電流が流れ、一つの寄生ダイオード素子による電圧降下をＶＦとすると、本実施形態においては、寄生ダイオード１８においてＶＦ×２の電圧降下が発生する。その結果、メモリセルのドレインの電位を、抵抗Ｒ１及びＲ２による電圧降下分（＝３Ｖ）に加えてＶＦ・２だけ高くすることができる。本実施形態においては、オペアンプ１９の参照電圧Ｖrefを１.２Ｖとし、抵抗Ｒ１及びＲ２による電圧降下は３Ｖとなるようにしているので、選択メモリセルのドレインの電位は、ＧＮＤ電位から（３Ｖ＋ＶＦ・２）だけ高くなっている。
【００１８】
また、本実施形態においては、寄生ダイオード２０は、それぞれ、２つの寄生ダイオード素子が直列に接続されている構成をとる。寄生ダイオード２０には定電流（ドレイン電子電流Iprg,e）が流れ、一つの寄生ダイオード素子による電圧降下をＶＦとすると、本実施形態においては、寄生ダイオード２０においてＶＦ・２の電圧降下が発生する。その結果、メモリセルのソースの電位を、グランド電位からＶＦ・２だけ高くすることができる。なお、Iprg,h≒Iprg,eである。
【００１９】
また、本実施形態においては、寄生ダイオード１８と寄生ダイオード２０には同じ温度特性を有する寄生ダイオード素子を用いているので、温度変化に伴うダイオード素子の特性の変化を補償することができる。
【００２０】
なお、本実施形態では、選択メモリセルのソース、ゲート及びドレインに印加する電圧を６Ｖよりも大きくし、例えば６.５Ｖとしているが、これに限定されるわけではない。
【００２１】
本実施形態に係るＮＯＲ型フラッシュメモリ１０においては、その書き込み動作時に基板電圧を０Ｖに固定することにより、従来必要であった負電圧チャージポンプ回路が不要となり、書き込み電流による基板の電圧変動を無くすことができる。また、選択メモリセルのソースに寄生ダイオード素子からなる寄生ダイオード１８を順方向接続することにより、選択メモリセルのソースに流れる大きな電流と、当該ソースに印加される安定した電圧を供給することが可能となる。
【００２２】
なお、寄生ダイオード１８及び１９の寄生ダイオード素子は、通常のＣＭＯＳを製造するために必要なプロセス技術を用いて容易に作製することができる。よって、本実施形態のＮＯＲ型フラッシュメモリ１０を製造するにあたり、プロセスの増加を必要としない。
【００２３】
また、一般に、選択メモリセルのゲート及びドレインの電圧レベルは、各端子に電圧を供給する各レギュレータを微調整することによって対応可能であるが、温度や電圧による変動は必ずしもソースの電圧レベルとは同じにはならないため、安定性が得られない場合がある。一方、本実施形態に係る本発明のＮＯＲ型フラッシュメモリ１０は、メモリセルのドレイン及びソースに電圧を供給する各レギュレータ回路として寄生ダイオードである順方向ダイオード素子を用いているので、最も確実に温度や電圧による変動を補償することができる。
【００２４】
また、本実施形態に係る本発明のＮＯＲ型フラッシュメモリ１０は、従来必要であった負電圧チャージポンプ回路が不要となり、周辺回路面積を小さくすることができる。また、書き込み電流による基板の電圧変動を無くすことができる。さらに、選択メモリセルのソースに寄生ダイオード素子からなる寄生ダイオード１８を順方向接続することにより、選択メモリセルのソースに流れる大きな電流と、当該ソースに印加される安定した電圧を供給することが可能となる。
【００２５】
なお、本実施形態においては、寄生ダイオード１８及び２０は、それぞれ、２個の寄生ダイオード素子が直列に接続されて構成を採用したが、メモリセルのドレイン及びソースに供給する電位に応じて、寄生ダイオード素子の個数を適時変更することが可能である。
【００２６】
また、本実施形態に係るＮＯＲ型フラッシュメモリ１０においては、その書き込み動作時、メモリセルのソース電圧はゲート電圧（＞６Ｖ）よりも低いため、寄生ダイオード２０を図２に示すように、トランジスタＴｒ１及びＴｒ２をダイオード接続した素子に置き換え、当該素子のしきい値を用いて、メモリセルのソース及びドレインの電位を高くするようにしてもよい。なお、寄生ダイオード２０と置き換えるトランジスタは、ゲート酸化膜の薄いトランジスタを用いるのがよい。一方、ドレイン側の寄生ダイオード１８を図２に示すようなトランジスタをダイオード接続した素子に置き換えても良いが、ジャンクション耐圧が必要なため、それらのゲート絶縁膜は厚くしておくのが望ましい。
【実施例１】
【００２７】
本実施例においては、上述の実施形態に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０において、順方向接続した寄生ダイオード１８及び２０に代えて、ツェナーダイオードを用いた場合について説明する。
【００２８】
本実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０を図３に示す。なお、図１に示す構成要素と同様のものについては、改めて説明はしない。
【００２９】
３０及び３１はツェナーダイオードである。ツェナーダイオード３０は、メモリセルのドレイン端子とＧＮＤとの間に、抵抗Ｒ１及びＲ２並びにビット線Ｂ０〜Ｂｍ−１及びブロック選択線ＢＳ０によって制御されるトランジスタを介して接続されている。また、ツェナーダイオード３１は、メモリセルのドレイン端子とＧＮＤとの間にソースラインデコーダ１７によって制御されるトランジスタを介して接続されている。
【００３０】
本実施例に係るＮＯＲ型フラッシュメモリ１０は、その書き込み動作においては、従来と同様に２次電子衝突原理を利用する。一方、基板電位を０Ｖとし、ソースバイアス方式を採用しながらも基板バイアス方式と同等な書き込み特性を得るために、選択メモリセルのソース、ゲート及びドレインに印加する電圧を一様に上げる。そのため、本実施形態に係るＮＯＲ型フラッシュメモリ１０においては、ツェナーダイオード３０及び３１をメモリセルのドレイン側及びソース側に設け、ドレイン及びソースに印加する電圧を一様に上げることを実現している。
【００３１】
本実施例に係るＮＯＲ型フラッシュメモリ１０においては、その書き込み動作時に基板電圧を０Ｖに固定することにより、従来必要であった負電圧チャージポンプ回路が不要となり、書き込み電流による基板の電圧変動を無くすことができる。
【００３２】
本実施例においては、ツェナーダイオード３０並びに抵抗Ｒ１及びＲ２には定電流が流れ、ツェナーダイオード３０によって電圧降下をＶｚが生じる。その結果、メモリセルのドレインの電位を、抵抗Ｒ１及びＲ２による電圧降下分（＝３Ｖ）に加えてＶｚだけ高くすることができる。本実施例においては、オペアンプ１９の参照電圧Ｖrefを１.２Ｖとし、抵抗Ｒ１及びＲ２による電圧降下は３Ｖとなるようにしているので、選択メモリセルのドレインの電位は、ＧＮＤ電位から（３Ｖ＋Ｖｚ）だけ高くなっている。
【００３３】
また、本実施例においては、ツェナーダイオード３１には定電流（ドレイン電子電流Iprg,e）が流れ、ツェナーダイオード３１においてＶｚの電圧降下が生じる。その結果、メモリセルのソースの電位を、グランド電位からＶｚだけ高くすることができる。なお、Iprg,h≒Iprg,eである。
【００３４】
また、本実施形態においては、ツェナーダイオード３０とツェナーダイオード３１には同じ温度特性を有するツェナーダイオードを用いているので、温度変化に伴うダイオード素子の特性の変化を補償することができる。
【００３５】
上述の実施形態で説明した寄生順方向ダイオードは、通常、電圧は温度と反比例の関係にある。つまり、温度が高くなると、順方向電圧は一般に低下する可能性がある。高温下においては、メモリセルの書込みに必要な電流量も減少し、書き込み速度が低下するので、メモリセルのドレイン電圧を予め高めに設定しておくことによって、書き込み速度の低下を防ぐことが可能である。ただし、パンチスルー現象が起きない範囲での保証が必要となる。一方、電圧設定範囲が限られ、メモリセルのドレイン電圧を高めに設定できない場合には、本実施例のように、温度変化による特性の変化の少ないツェナーダイオードを用いることによって、ソース書き込み速度の低下を防ぐことが可能となる。
【実施例２】
【００３６】
本実施例においては、上述の実施形態に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０において、順方向接続した寄生ダイオード１８及び２０に代えて、アバランシェ降伏電圧を有する素子を用いた場合について説明する。
【００３７】
本実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０を図４に示す。なお、図１に示す構成要素と同様のものについては、改めて説明はしない。
【００３８】
本実施例においては４０及び４１はダイオードである。ダイオード４０は、メモリセルのドレイン端子とＧＮＤとの間に、抵抗Ｒ１及びＲ２並びにビット線Ｂ０〜Ｂｍ−１及びブロック選択線ＢＳ０によって制御されるトランジスタを介して接続されている。また、ダイオード４１は、メモリセルのドレイン端子とＧＮＤとの間にソースラインデコーダ１７によって制御されるトランジスタを介して接続されている。
【００３９】
本実施例に係るＮＯＲ型フラッシュメモリ１０は、その書き込み動作においては、従来と同様に２次電子衝突原理を利用する。一方、基板電位を０Ｖとし、ソースバイアス方式を採用しながらも基板バイアス方式と同等な書き込み特性を得るために、選択メモリセルのソース、ゲート及びドレインに印加する電圧を一様に上げる。そのため、本実施例に係るＮＯＲ型フラッシュメモリ１０においては、ダイオード４０及び４１をメモリセルのドレイン側及びソース側にアバランシェ降伏電圧を有する素子として逆方向にダイオードを設け、ドレイン及びソースに印加する電圧を一様に上げることを実現している。
【００４０】
本実施例に係るＮＯＲ型フラッシュメモリ１０においては、その書き込み動作時に基板電圧を０Ｖに固定することにより、従来必要であった負電圧チャージポンプ回路が不要となり、書き込み電流による基板の電圧変動を無くすことができる。
【００４１】
本実施例においては、ダイオード４０並びに抵抗Ｒ１及びＲ２には定電流が流れ、ダイオード４０によって電圧降下Ｖｚが生じる。その結果、メモリセルのドレインの電位を、抵抗Ｒ１及びＲ２による電圧降下分（＝３Ｖ）に加えてＶｚだけ高くすることができる。本実施例においては、オペアンプ１９の参照電圧Ｖrefを１.２Ｖとし、抵抗Ｒ１及びＲ２による電圧降下は３Ｖとなるようにしているので、選択メモリセルのドレインの電位は、ＧＮＤ電位から（３Ｖ＋Ｖｚ）だけ高くなっている。
【００４２】
また、本実施例においては、ダイオード４１には定電流（ドレイン電子電流Iprg,e）が流れ、ダイオード４１においてＶｚの電圧降下が生じる。その結果、メモリセルのソースの電位を、グランド電位からＶｚだけ高くすることができる。なお、Iprg,h≒Iprg,eである。
【００４３】
また、本実施形態においては、ダイオード４０とダイオード４１には同じ温度特性を有するダイオード素子を用いているので、温度変化に伴うダイオード素子の特性の変化を補償することができる。
【００４４】
また、本実施例においては、アバランシェ降伏電圧を有するとして、逆方向接続のダイオードを用いたが、ＭＯＳトランジスタで形成したダイオードを用いても良い。
【００４５】
上述の実施形態で説明した寄生順方向ダイオードは、通常、電圧は温度と反比例の関係にある。つまり、温度が高くなると、順方向電圧は一般に低下する可能性がある。高温下の書き込みにおいては、順方向電圧は一般に低下する可能性がある。高温下の書き込みにおいては、メモリセルのソース電圧が低下し、よりドレイン・ソース間電圧が大きくなるため、パンチスルー耐圧がより顕著に低下する可能性も考えられる。そこで、本実施例のように、アバランシェ降伏電圧を有する素子を形成し、それを書込みにおいてメモリセルのソースに接続することによって、パンチスルー耐圧を高めることが可能となる。アバランシェ降伏電圧を有する素子は、高温下において、その降伏電圧が上昇するため、高温におけるパンチスルー耐圧を保証することができるのである。
【実施例３】
【００４６】
本実施例においては、上述の実施形態に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０において、順方向接続した寄生ダイオード１８及び２０を用いずに、メモリセルのドレイン側にはドレイン電圧検知回路を用い、またソース側にはＭＯＳトランジスタを用いた場合について説明する。
【００４７】
本実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０を図５に示す。なお、図１に示す構成要素と同様のものについては、改めて説明はしない。
【００４８】
５０は、負電圧フィードバックシステムであり、ドレイン電圧検知回路（Drain
Voltage Detector）５０ａとメインドレインチャージポンプ（Drain Charge Pump
(DCP) Main）５０ｂを有している。負電圧フィードバックシステム５０の一端はＰチャネル型トランジスタＴｒ３に接続されている。また、メモリセルのソースは、ソースラインデコーダ１７によって制御されるＮチャネル型トランジスタＴｒ３（しきい値Ｖthp）とＰチャネル型トランジスタＴｒ５（しきい値Ｖref・α、α≧０）を介してＧＮＤに接続されている。本実施例に係る本発明のＮＯＲ型フラッシュメモリ１０においては、トランジスタＴｒ３とトランジスタＴｒ５とには同じ温度特性を有するトランジスタを用いているので、温度変化に伴う特性の変化を補償することができる。
【００４９】
本実施例に係るＮＯＲ型フラッシュメモリ１０においても、その書き込み動作時に基板電圧を０Ｖに固定することにより、従来必要であった負電圧チャージポンプ回路が不要となり、書き込み電流による基板の電圧変動を無くすことができる。
【００５０】
本実施例のＮＯＲ型フラッシュ種メモリ１０において、ドレイン電圧検知回路５０ａは、メインドレインチャージポンプ５０ｂを活性化するかしないかのロジック信号（Ｏｎ／Ｏｆｆ）を出力する。具体的には、メインドレインチャージポンプ５０ｂのオシレータ回路に入力される活性化信号を出力することになる。負電圧フィードバックシステム５０に入力される電圧をＶref・βとすると、ドレイン電圧検知回路５０ａは、メモリセルのドレイン電圧（３Ｖ＋Ｖref・α＋Ｖthp）とＶref・βを比較し、メインドレインチャージポンプ５０ｂを動作させ、書込み時のメモリセルのドレイン電圧を一定にすることができる。
【図面の簡単な説明】
【００５１】
【図１】一実施形態に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０の概略構成図である。
【図２】寄生ダイオード１８及び２０の一実施例である。
【図３】一実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０の概略構成図である。
【図４】一実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０の概略構成図である。
【図５】一実施例に係る本発明の不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリ１０の概略構成図である。
【図６】従来のＮＯＲ型フラッシュメモリ１００の概略構成図である。
【符号の説明】
【００５２】
１１  メモリセルアレイ
１２  カラムデコーダ
１３  ロウデコーダ
１４  ドレインチャージポンプ
１５  センスアンプ
１７  ソースラインデコーダ
１８、２０  寄生ダイオード
３０、３１  ツェナ−ダイオード
４０、４１  アバランシェ降伏電圧を有する素子
５０  負電圧フィードバック回路
５０ａ  ドレイン電圧検知回路
５０ｂ  メインドレインチャージポンプ
１０１  メモリセルアレイ
１０２  カラムデコーダ
１０３  ロウデコーダ
１０４  ドレインチャージポンプ
１０５  センスアンプ
１０７  ソースラインデコーダ
【図１】
2007080306.tif 000003
【図２】
2007080306.tif 000004
【図３】
2007080306.tif 000005
【図４】
2007080306.tif 000006
【図５】
2007080306.tif 000007
【図６】
2007080306.tif 000008