(57)【要約】【課題】  高耐圧で低オン抵抗の半導体装置を提供する。【解決手段】  ｐ型基板に、ｐ型ウェル領域３、ｎ型ドリフト領域４、複数のｎ+型ソース領域５およびｎ+型ドレイン領域６が形成された半導体装置１を、ｎ+型ドレイン領域６と各ｎ+型ソース領域５との間に形成されるチャネルがｎ+型ドレイン領域６の周囲に略楕円状に配置されるような構造とする。チャネル領域１ａには複数のチャネルが並んで形成されるようにし、耐圧領域１ｂにはチャネルが形成されないようにして耐圧を確保する。これにより、より多くのチャネルを効率的に配置することができるようになり、適当な耐圧を確保しつつ、チャネル幅を広げずに低オン抵抗化を図ることができる。【選択図】  図１
2007012659.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板に、第２導電型のドレイン領域と、前記ドレイン領域を囲む第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、を有する半導体装置において、
前記ドレイン領域と複数の前記ソース領域との間にそれぞれ形成されるチャネルが前記ドレイン領域の周囲を略楕円状に囲むように配置されることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域は、平面形状が矩形の角部が丸みを帯びた形状であり、
前記ソース領域は、平面から見て前記ドレイン領域の前記角部を除く直線的な部分に対向して複数並べて形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ウェル領域をゲート領域とし、前記ウェル領域と前記ドリフト領域との接合部に形成される空乏層の広がりと、前記ウェル領域と前記ソース領域との接合部に形成される空乏層の広がりによって前記チャネルの幅を制御することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ドレイン領域および前記ソース領域は、前記ドリフト領域より高不純物濃度であることを特徴とする請求項１記載の半導体装置。
【請求項５】
複数の半導体装置が集積された半導体集積回路装置において、
前記半導体装置は、
第１導電型の基板に、第２導電型のドレイン領域と、前記ドレイン領域を囲む第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、を有し、
前記ドレイン領域と複数の前記ソース領域との間にそれぞれ形成されるチャネルが前記ドレイン領域の周囲を略楕円状に囲むように配置されることを特徴とする半導体集積回路装置。
【請求項６】
前記半導体装置は、他の半導体装置と前記他の半導体装置の動作を制御する制御回路と共に集積され、
前記半導体装置は、前記制御回路の起動電力を前記制御回路に供給し、
前記制御回路は、前記他の半導体装置の動作を制御する、
ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記ドレイン領域は、平面形状が矩形の角部が丸みを帯びた形状であり、
前記ソース領域は、平面から見て前記ドレイン領域の前記角部を除く直線的な部分に対向して複数並べて形成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記ウェル領域をゲート領域とし、前記ウェル領域と前記ドリフト領域との接合部に形成される空乏層の広がりと、前記ウェル領域と前記ソース領域との接合部に形成される空乏層の広がりによって前記チャネルの幅を制御することを特徴とする請求項５記載の半導体集積回路装置。
【請求項９】
前記ドレイン領域および前記ソース領域は、前記ドリフト領域より高不純物濃度であることを特徴とする請求項５記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体集積回路装置に関し、特に高耐圧スイッチング素子とその駆動を制御するＩＣを備えた電源システム等に用いられる半導体装置および半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、半導体装置を利用したスイッチング電源システムとしては、次の図４に示すようなものが提案されている（特許文献１参照）。
図４はスイッチング電源システムの要部回路図である。
【０００３】
このスイッチング電源システム１００において、ＡＣ１００Ｖ〜２４０Ｖ程度の電源１０１から供給されヒューズ１０２を経由して整流器１０３で整流された電力は、まず電源コンデンサ１０４に充電され、この電源コンデンサ１０４によって平滑されてトランス１０５の１次巻線１０６の一端に供給される。１次巻線１０６の他端には、スイッチング電源制御部１２０の高耐圧スイッチングトランジスタとしてのＭＯＳＦＥＴ１２１のドレイン端子１２２が接続されている。このＭＯＳＦＥＴ１２１が１００ｋＨｚ程度の周波数でスイッチングすることによってトランス１０５の１次巻線１０６に高周波電力が供給される。チョッピングされた高周波電力の一部は、ダイオード１０７で整流されて出力コンデンサ１０８に充電され、出力コンデンサ１０８で平滑された直流電力が出力端子１０９から出力される。
【０００４】
スイッチング電源制御部１２０では、電源コンデンサ１０４で平滑された電力が、起動電力入力端子１２３、接合型電界効果トランジスタ（Junction Field Effect Transistor，ＪＦＥＴ）１２４、Ｖｃｃ端子１２５を経て平滑コンデンサ１１０に充電される。ここでは、この平滑コンデンサ１１０の電圧が上昇すると、ＪＦＥＴ１２４がオフ状態になるようになっている。そして、平滑コンデンサ１１０からＶｃｃ端子１２５を介して、スイッチング電源制御部１２０の制御用ＩＣ１２６の電源回路部１２７に起動電力が供給される。
【０００５】
制御用ＩＣ１２６の制御回路部１２８は、電源回路部１２７に蓄えられた起動電力を電源とし、所定のオン／オフ指令に基づいてＭＯＳＦＥＴ１２１のスイッチングを制御する。そして、前述のように、このＭＯＳＦＥＴ１２１が所定周波数でスイッチングすることによってトランス１０５の１次巻線１０６に電力が供給される。このようにスイッチングが開始されてトランス１０５の２次巻線１１１に電圧が発生すると、今度は２次巻線１１１に発生する電力の一部が、ダイオード１１２で整流され、平滑コンデンサ１１０で平滑され、Ｖｃｃ端子１２５を経由して電源回路部１２７に供給される。制御回路部１２８は、この電力によって継続的に動作する。
【０００６】
このように、上記スイッチング電源システム１００において、ＭＯＳＦＥＴ１２１のスイッチングを制御する制御用ＩＣ１２６は、個別のＭＯＳＦＥＴ１２１を制御する専用ＩＣとされ、また、ＪＦＥＴ１２４は、この制御用ＩＣ１２６の起動電力供給素子として用いられている。従来、スイッチング電源制御部１２０を構成しているこれらＪＦＥＴ１２４、ＭＯＳＦＥＴ１２１、制御用ＩＣ１２６は、個別に外部接続されていたが、近年では、これらを同一の半導体チップに集積して半導体集積回路装置として構成し、スイッチング電源システムの部品点数の削減や構成の簡素化が図られている。
【０００７】
ところで、前述のように、このスイッチング電源システム１００では、ＭＯＳＦＥＴ１２１の制御回路部１２８の起動電力は、電源１０１からのＡＣ１００Ｖ〜２４０Ｖ程度の入力信号が整流・平滑されて起動電力入力端子１２３からＪＦＥＴ１２４を介して制御用ＩＣ１２６の電源回路部１２７に供給されることで得られる。そのため、ＪＦＥＴ１２４には４５０Ｖ程度の耐圧が必要になり、このような耐圧とモノリシック化を実現するため、ＪＦＥＴ１２４には例えばノーマリー・オン型の横型ＪＦＥＴが用いられる。
【０００８】
図５はＪＦＥＴの一例の要部平面模式図、図６は図５のＦ部拡大模式図である。また、図７は図６の要部断面模式図であって、（Ａ）はＧ−Ｇ断面図、（Ｂ）はＨ−Ｈ断面図である。
【０００９】
図５から図７に示すＪＦＥＴ１２４は、ｐ型基板１２４ａに、ｐ型ウェル領域１２４ｂ、ｎ型ドリフト領域１２４ｃ、ｎ+型ソース領域１２４ｄおよびｎ+型ドレイン領域１２４ｅが形成されている。ｎ+型ソース領域１２４ｄとｎ+型ドレイン領域１２４ｅは、間にｎ型ドリフト領域１２４ｃを挟んで形成されている。そして、ｎ+型ソース領域１２４ｄ、ｎ+型ドレイン領域１２４ｅにはそれぞれ、ｎ+型ソースコンタクト領域１２４ｆ、ｎ+型ドレインコンタクト領域１２４ｇが形成されており、そこからはそれぞれソース配線１２４ｈ、ドレイン配線１２４ｉが引き出されている。素子表面は、絶縁膜１２４ｊ等を用いて適当に保護されている。なお、図５および図６では、ソース配線１２４ｈ、ドレイン配線１２４ｉおよび絶縁膜１２４ｊはその図示を省略している。
【００１０】
このようなＪＦＥＴ１２４において、ソース配線１２４ｈは、上記図４に示した電源回路部１２７に接続され、ドレイン配線１２４ｉは、上記図４に示した起動電力入力端子１２３に接続されている。また、ｐ型ウェル領域１２４ｂはゲート領域に相当し、常に接地されている。
【００１１】
ドレイン配線１２４ｉを介してｎ+型ドレイン領域１２４ｅに入力信号が供給されると、ｎ+型ソース領域１２４ｄに向かってドレイン電流が流れ、ソース配線１２４ｈを介して電源回路部１２７へと電力が供給される。その後、電源回路部１２７内の起動回路が一定の電圧まで上昇すると、制御用ＩＣ１２６が起動し、制御回路部１２８によってＭＯＳＦＥＴ１２１が駆動される。その結果として、ＪＦＥＴ１２４では、ｎ+型ソース領域１２４ｄが正電位にバイアスされる。ｎ+型ソース領域１２４ｄが正電位にバイアスされると、図６中点線で示したｐｎ接合部の空乏層１２４ｋの広がりによってチャネル幅Ｗが狭まり、ドレイン電流が減少する。なお、チャネル幅Ｗは、ｎ型ドリフト領域１２４ｃとｎ+型ソース領域１２４ｄの間の不純物濃度の差によって空乏層１２４ｋの広がり方に違いが生じることを利用し、それらの不純物濃度によって制御することができる。
【００１２】
あるドレイン電圧がｎ+型ドレイン領域１２４ｅに印加されているとき、ｎ+型ソース領域１２４ｄの電位上昇と共にドレイン電流は減少し続け、チャネルがカットオフされるとドレイン電流はほとんど流れなくなる。したがって、ＪＦＥＴ１２４から電源回路部１２７への電力供給はほぼ停止状態になる。通常、ＪＦＥＴ１２４に流れるドレイン電流は制御用ＩＣ１２６の起動時にのみ必要であって、起動後には余分な消費電力成分になる。そのため、このように起動時以外はチャネルがカットオフされてドレイン電流が絞られるようにすることで、スイッチング電源システム１００の低消費電力化が図られている。
【特許文献１】特開平１１−２８９０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上記図４〜図７に示したＪＦＥＴ１２４において、高耐圧化のためにはｎ型ドリフト領域１２４ｃの不純物濃度を低くするのが最も簡単な方法であるが、このように高耐圧化を目的としてｎ型ドリフト領域１２４ｃの不純物濃度を低くすると、空乏層１２４ｋの張り出しが大きくなってチャネル幅Ｗが狭くなり、この狭いチャネルを通ってドレイン電流が流れるので、オン抵抗が高くなってしまう。
【００１４】
また、オン抵抗の温度係数は正であるので、例えば高温条件下ではオン抵抗が増大し、平滑コンデンサ１１０への電力供給量が減少する。その結果、電源回路部１２７が起動できなくなったり起動に要する時間が増大したりするといった不都合が生じ、スイッチング電源システム１００の使用条件に大きく影響する。
【００１５】
これに対し、オン抵抗が低く、ＪＦＥＴ１２４から平滑コンデンサ１１０への電力供給量にも余裕があると、入力信号の電圧が低いときでも起動が可能になるため、スイッチング電源システム１００の安定動作条件の範囲を広げることが可能になる。また、電源回路部１２７の起動電圧条件まで短時間で充電可能となるため、外付けの平滑コンデンサ１１０の容量を小さくすることが可能になり、スイッチング電源システム１００の小型化に有利となる。
【００１６】
したがって、電源回路部１２７の上流側に設けられるＪＦＥＴ１２４は、高い電力供給量を得るためには、そのオン抵抗を小さくする必要がある。
ＪＦＥＴ１２４を低オン抵抗化するためには、最もオン抵抗に寄与する領域、すなわちｎ型ドリフト領域１２４ｃを高濃度化する方法が考えられる。しかし、オン抵抗と耐圧との間にはトレード・オフの関係があるため、耐圧を犠牲にすることなく低オン抵抗化するには、その高濃度化に限界がある。
【００１７】
低オン抵抗化するための別の手段として、チャネル幅Ｗを広げる方法が考えられる。しかし、ＪＦＥＴ１２４のｎ+型ドレイン領域１２４ｅを入力端子として用いた場合、チャネル幅Ｗが広いほど静電気等によるサージ電圧に対して弱くなるという欠点がある。さらに、チャネル幅Ｗが広くなるのに伴い、ドレイン電流をオフするために必要なカットオフ電圧が増加し、ＪＦＥＴ１２４のカットオフ電圧が集積されている他のデバイスの耐圧を超えてしまうといった状況も発生し得る。このような点から、低オン抵抗化のためにチャネル幅Ｗを広げることにもやはり限界がある。
【００１８】
本発明はこのような点に鑑みてなされたものであり、高耐圧で低オン抵抗の半導体装置を提供することを目的とする。
また、本発明は、そのような半導体装置を用いた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では上記問題を解決するために、第１導電型の基板に、第２導電型のドレイン領域と、前記ドレイン領域を囲む第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、を有する半導体装置において、前記ドレイン領域と複数の前記ソース領域との間にそれぞれ形成されるチャネルが前記ドレイン領域の周囲を略楕円状に囲むように配置されることを特徴とする半導体装置が提供される。
【００２０】
このような半導体装置によれば、ドレイン領域と複数のソース領域との間に形成されるチャネルが、ドレイン領域を略楕円状に囲むように配置されるようにしたので、より多くのチャネルを基板に効率的に配置することができるようになる。また、より多くのチャネルが形成されるようにすることで、適当な耐圧を確保しつつ、チャネル幅を広げずに低オン抵抗化を図ることができるようになる。
【００２１】
また、本発明では、複数の半導体装置が集積された半導体集積回路装置において、前記半導体装置は、第１導電型の基板に、第２導電型のドレイン領域と、前記ドレイン領域を囲む第２導電型のドリフト領域と、前記ドリフト領域を間に挟んで前記ドレイン領域に対向する第２導電型のソース領域と、前記ドリフト領域および前記ソース領域に接する第１導電型のウェル領域と、を有し、前記ドレイン領域と複数の前記ソース領域との間にそれぞれ形成されるチャネルが前記ドレイン領域の周囲を略楕円状に囲むように配置されることを特徴とする半導体集積回路装置が提供される。
【００２２】
このような半導体集積回路装置によれば、ドレイン領域と複数のソース領域との間に形成されるチャネルがドレイン領域を略楕円状に囲むように配置されて、適当な耐圧を確保しつつ、チャネル幅を広げずに低オン抵抗化が図られた半導体装置が集積されるため、その高性能化が図られるようになる。
【発明の効果】
【００２３】
本発明では、半導体装置のドレイン領域と複数のソース領域との間に形成されるチャネルが、ドレイン領域を略楕円状に囲むように配置されるようにした。これにより、より多くのチャネルを効率的に配置することができるようになり、耐圧を確保しつつ、チャネル幅を広げずに低オン抵抗化を図ることができる。
【００２４】
このような半導体装置をスイッチング電源システムに適用して、スイッチング素子を制御するＩＣへの起動電力供給に用いたときには、耐圧確保と低オン抵抗化によって高い電力供給能力が得られるため、スイッチング電源システムの安定動作条件の広範囲化、外付け部品の小型化等を図ることができる。
【００２５】
また、このような半導体装置を他の半導体装置、例えばスイッチング電源システムに用いられるスイッチング素子の制御用ＩＣ等と共に集積することにより、高性能な半導体集積回路装置を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は半導体装置の一例の要部平面模式図、図２は図１のＣ部拡大模式図である。また、図３は図２の要部断面模式図であって、（Ａ）はＤ−Ｄ断面図、（Ｂ）はＥ−Ｅ断面図である。
【００２７】
図１に示した半導体装置１は、平面から見て、ｎ+型ドレイン領域６の周囲にチャネルが略楕円状に配置されるように複数のｎ+型ソース領域５を形成した構造を有している。ｎ+型ドレイン領域６は、概ね平面形状が矩形の角部が丸みを帯びた形状になっており、各ｎ+型ソース領域５は、平面から見てｎ+型ドレイン領域６が直線的になっている部分であって丸みを帯びた角部を除いた部分に対向して並べて形成されている。
【００２８】
換言すれば、ｎ+型ドレイン領域６の直線的になっている部分と各ｎ+型ソース領域５との間の領域にはチャネルが並んで形成され、ｎ+型ドレイン領域６の丸みを帯びた角部に対応する領域にはチャネルが形成されないようになっている。ここでは、チャネルが並んで形成される領域をチャネル領域１ａと言い、チャネルが形成されない領域を耐圧領域１ｂと言う。
【００２９】
チャネル領域１ａは、図２および図３に示したように、ｐ型基板２に、ｐ型ウェル領域３、ｎ型ドリフト領域４、複数のｎ+型ソース領域５、およびｎ+型ドレイン領域６が形成されている。各ｎ+型ソース領域５とｎ+型ドレイン領域６は、間にｎ型ドリフト領域４を挟んで形成されている。そして、各ｎ+型ソース領域５にはそれぞれｎ+型ソースコンタクト領域７が形成され、ｎ+型ドレイン領域６にはチャネル数に応じた数のｎ+型ドレインコンタクト領域８が形成されている。ｎ+型ソースコンタクト領域７、ｎ+型ドレインコンタクト領域８からはそれぞれソース配線７ａ、ドレイン配線８ａが引き出されている。素子表面は、絶縁膜９等を用いて適当に保護されている。なお、図１および図２では、ソース配線７ａ、ドレイン配線８ａおよび絶縁膜９はその図示を省略している。
【００３０】
また、耐圧領域１ｂは、図１に示したように、主にｐ型ウェル領域３とｎ型ドリフト領域４とのｐｎ接合によって、例えば５００Ｖ以上といった高耐圧が確保されるようになっている。
【００３１】
このように半導体装置１では、チャネル領域１ａに複数のチャネルが並んで形成されるようにすることで、従来に比べてチャネル数を大幅に増加させている。そのため、チャネル幅Ｗは従来から変更しなくても、チャネル数を増加させることで、オン抵抗に関してはチャネル幅を広げたときと実質的に同じ効果を得ることができるようになる。それにより、サージ電圧に対して有利なチャネル幅で低オン抵抗の半導体装置１を構成することが可能になる。なお、ＪＦＥＴの電流−電圧特性から、カットオフ電圧近傍では電流が指数関数的に変化するので、チャネル数の増加に伴うカットオフ電圧の増加はごくわずかである。
【００３２】
チャネル数を増加させかつデバイス構成面積を有効利用するために、ここでは上記のように、ｎ+型ドレイン領域６を中心としてその周囲を略楕円状に囲むようにして複数のｎ+型ソース領域５を配置する。このように複数のチャネルを略楕円状に配置する利点は、ｎ型ドリフト領域４に形成される電流経路を直線的に形成することができる領域を広く確保できる点にある。
【００３３】
このように、半導体装置１では、チャネル領域１ａには複数のチャネルを効率的に並べて配置すると共に、耐圧領域１ｂにはチャネルを配置しないで高耐圧に特化した構造にすることにより、低オン抵抗化と高耐圧化の両立が可能になっている。
【００３４】
上記図１〜図３に示した構成を有する半導体装置１は、例えば次のような手順で形成することができる。
まず、ｐ型基板２の表面層に選択的にｐ型ウェル領域３を形成する。このｐ型ウェル領域３の不純物には一般的なｐ型不純物を用いることができ、その不純物濃度は例えば８×１０16／ｃｍ3とする。
【００３５】
次いで、このｐ型ウェル領域３の内側に一部を入り込ませた状態でｎ型ドリフト領域４を形成する。このｎ型ドリフト領域４の不純物には一般的なｎ型不純物を用いることができ、その不純物濃度は例えば３×１０15／ｃｍ3とする。このとき、ｎ型ドリフト領域４は、複数箇所でその一部をｐ型ウェル領域３に入り込ませた状態で形成されるようにする。
【００３６】
次いで、ｎ型ドリフト領域４がｐ型ウェル領域３に入り込んだ各箇所にそれぞれｎ+型ソース領域５を形成すると共に、各ｎ+型ソース領域５に対向するようｐ型基板２の中央部領域に平面形状が角部に丸みを帯びた略矩形のｎ+型ドレイン領域６を形成する。これらの各ｎ+型ソース領域５とｎ+型ドレイン領域６の不純物には一般的なｎ型不純物を用いることができ、その不純物濃度は、ｎ型ドリフト領域４よりも高い濃度、例えば８×１０15／ｃｍ3とする。
【００３７】
次いで、各ｎ+型ソース領域５の表面層にｎ+型ソースコンタクト領域７を形成し、ｎ+型ドレイン領域６の表面層に各ｎ+型ソース領域５に対応してｎ+型ドレインコンタクト領域８を形成する。そして、ソース配線７ａ、ドレイン配線８ａをそれぞれ形成して、素子全面を絶縁膜９等で被覆する。これにより、半導体装置１の基本構造が完成する。
【００３８】
以上述べたような半導体装置１は、例えば、上記図４に示したような回路構成によって実現可能なスイッチング電源システム１００のＪＦＥＴ１２４として用いることができる。以下、便宜上、図４を用いて説明する。
【００３９】
スイッチング電源システム１００は、例えば、高耐圧スイッチングトランジスタとしてのＭＯＳＦＥＴ１２１と、このＭＯＳＦＥＴ１２１の駆動を制御するための制御回路である制御用ＩＣ１２６、および主にシステムの起動時に制御用ＩＣ１２６に電力を供給するＪＦＥＴ１２４を、１つの半導体チップに集積したスイッチング電源制御部１２０を半導体集積回路装置として有している。
【００４０】
このスイッチング電源システム１００において、電源１０１から供給された入力信号は、整流・平滑後、一端にＭＯＳＦＥＴ１２１のドレイン端子１２２が接続されたトランス１０５に供給され、ＭＯＳＦＥＴ１２１のスイッチングによってトランス１０５に所定周波数の電力が供給され、この電力が整流・平滑されて外部に直流電力が出力される。その際、ＭＯＳＦＥＴ１２１の駆動は、その制御用ＩＣ１２６の電源回路部１２７に蓄えられている起動電力を電源として、制御回路部１２８によりオン／オフ制御される。電源回路部１２７への起動電力の供給はＪＦＥＴ１２４を用いて行われ、電源１０１から供給されて整流・平滑された電力がＪＦＥＴ１２４を介して電源回路部１２７に供給される。
【００４１】
ＪＦＥＴ１２４には、例えばそのドレイン配線が電源１０１側に接続され、ソース配線が電源回路部１２７側に接続されているときに、そのソース配線側にＪＦＥＴ１２４と並列に平滑コンデンサ１１０を接続しておき、この平滑コンデンサ１１０の電圧が上昇することによってＪＦＥＴ１２４がオフ状態になるようする。そして、ＪＦＥＴ１２４がオフになった後は、この平滑コンデンサ１１０から電源回路部１２７に電力が供給される。また、この平滑コンデンサ１１０には、ＭＯＳＦＥＴ１２１のスイッチングによってトランス１０５に発生させた電力の一部が供給されるようにしておく。これにより、制御用ＩＣ１２６の電源回路部１２７には、電力がＪＦＥＴ１２４または平滑コンデンサ１１０から継続して供給されることになる。
【００４２】
このようなスイッチング電源システム１００のＪＦＥＴ１２４に上記図１〜図３に示したような半導体装置１を用いる場合、半導体装置１の各ｎ+型ソース領域５に接続された各ソース配線７ａは、例えば、適当に１つにまとめられて、スイッチング電源制御部１２０を構成するＭＯＳＦＥＴ１２１の制御用ＩＣ１２６の電源回路部１２７に接続される。一方、半導体装置１のｎ+型ドレイン領域６に接続された各ドレイン配線８ａは、例えば、適当に１つにまとめられて、電源１０１からの電力をスイッチング電源制御部１２０に供給する起動電力入力端子１２３に接続される。また、半導体装置１のｐ型ウェル領域３は、ゲート領域に相当し、常に接地される。
【００４３】
各ドレイン配線８ａを介してｎ+型ドレイン領域６に入力信号が供給されると、ｎ+型ドレイン領域６から各ｎ+型ソース領域５に向かってドレイン電流が流れ、それが各ソース配線７ａから取り出された後１つにまとめられ、ＭＯＳＦＥＴ１２１の制御用ＩＣ１２６の電源回路部１２７に電力が供給される。
【００４４】
その後、電源回路部１２７内の起動回路が一定の電圧まで上昇すると、ＭＯＳＦＥＴ１２１の制御用ＩＣ１２６が起動し、ＭＯＳＦＥＴ１２１を駆動する。半導体装置１では、ＭＯＳＦＥＴ１２１の駆動によって発生した電力の一部がソース配線７ａ側に接続された平滑コンデンサ１１０に供給され、その結果、各ｎ+型ソース領域５が一斉に正電位にバイアスされるようになる。
【００４５】
各ｎ+型ソース領域５が正電位にバイアスされると、半導体装置１のチャネル領域１ａでは、図２中点線で示したような空乏層１０の広がりによってチャネル幅Ｗが狭まり、各チャネルを流れるドレイン電流が減少するようになる。なお、半導体装置１のチャネル幅Ｗは、ｎ型ドリフト領域４とｎ+型ソース領域５の間の不純物濃度の差によりｐｎ接合部の空乏層１０の広がり方に違いが生じることを利用し、それらの不純物濃度によって制御することができる。
【００４６】
ｎ+型ドレイン領域６に一定の電圧が印加されているとき、ドレイン電流は各ｎ+型ソース領域５の電位上昇と共に減少し続け、チャネルがカットオフされるとドレイン電流はほとんど流れなくなり、半導体装置１からＭＯＳＦＥＴ１２１の制御用ＩＣ１２６の電源回路部１２７への電力供給がほぼ停止状態になる。
【００４７】
このように、ＭＯＳＦＥＴ１２１の制御用ＩＣ１２６の起動後には半導体装置１のチャネルをカットオフし、半導体装置１から制御用ＩＣ１２６の電源回路部１２７への電力供給を停止することにより、余分にドレイン電流が流れてしまうのを抑え、スイッチング電源システム１００の低消費電力化が図られる。
【００４８】
以上説明したように、上記半導体装置１では、多数のチャネルが配置されるチャネル領域１ａと共に、チャネルを形成せずに耐圧を確保する耐圧領域１ｂを設ける構成にした。このようにチャネルを多数形成することにより、チャネル幅Ｗを広げることなく低オン抵抗化を図ることができ、半導体装置１の電力供給能力を高めることができる。また、耐圧を確保するための領域を設けているため、耐圧を損なうことなく、低オン抵抗化を図ることができる。
【００４９】
したがって、この半導体装置１を、例えば上記図４に示したようなスイッチング電源システム１００におけるＭＯＳＦＥＴ１２１の制御用ＩＣ１２６への電力供給に用いたときには、その起動時や入力信号の電圧が低い場合でも十分な電力供給を行うことができ、スイッチング電源システム１００の安定動作条件の範囲を広げることが可能になる。また、起動時に必要な電圧を短時間の充電で得ることができるようになるため、外付けコンデンサの容量を小さくすることが可能になり、スイッチング電源システム１００の小型化を図ることが可能になる。
【図面の簡単な説明】
【００５０】
【図１】半導体装置の一例の要部平面模式図である。
【図２】図１のＣ部拡大模式図である。
【図３】図２の要部断面模式図であって、（Ａ）はＤ−Ｄ断面図、（Ｂ）はＥ−Ｅ断面図である。
【図４】スイッチング電源システムの要部回路図である。
【図５】ＪＦＥＴの一例の要部平面模式図である。
【図６】図５のＦ部拡大模式図である。
【図７】図６の要部断面模式図であって、（Ａ）はＧ−Ｇ断面図、（Ｂ）はＨ−Ｈ断面図である。
【符号の説明】
【００５１】
１  半導体装置
１ａ  チャネル領域
１ｂ  耐圧領域
２，１２４ａ  ｐ型基板
３，１２４ｂ  ｐ型ウェル領域
４，１２４ｃ  ｎ型ドリフト領域
５，１２４ｄ  ｎ+型ソース領域
６，１２４ｅ  ｎ+型ドレイン領域
７，１２４ｆ  ｎ+型ソースコンタクト領域
７ａ，１２４ｈ  ソース配線
８，１２４ｇ  ｎ+型ドレインコンタクト領域
８ａ，１２４ｉ  ドレイン配線
９，１２４ｊ  絶縁膜
１０，１２４ｋ  空乏層
１００  スイッチング電源システム
１０１  電源
１０２  ヒューズ
１０３  整流器
１０４  電源コンデンサ
１０５  トランス
１０６  １次巻線
１０７，１１２  ダイオード
１０８  出力コンデンサ
１０９  出力端子
１１０  平滑コンデンサ
１１１  ２次巻線
１２０  スイッチング電源制御部
１２１  ＭＯＳＦＥＴ
１２２  ドレイン端子
１２３  起動電力入力端子
１２４  ＪＦＥＴ
１２５  Ｖｃｃ端子
１２６  制御用ＩＣ
１２７  電源回路部
１２８  制御回路部
Ｗ  チャネル幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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