(57)【要約】【課題】多相クロック信号の伝送路の配線の回路設計が容易で、かつ、配線面積をより縮小可能な多相クロック信号伝送回路を実現する。【解決手段】ｎ相（ｎは２以上の自然数）のクロック信号（ＣＫ１〜ＣＫ５）を伝送する多相クロック信号伝送回路において、第１乃至第ｎバッファ（３ａ〜３ｅ）、並びに、第１乃至第ｎ配線（Ｐ１〜Ｐ５）に加えて、第１および第２追加バッファ（４ａ，４ｅ）と、第１および第２追加配線（Ｇ５，Ｇ１）とを設け、第１乃至第ｎ配線（Ｐ１〜Ｐ５）を、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置し、第１追加配線（Ｇ５）を第（ｎ−１）配線（Ｐ４）とは反対側の位置において第ｎ配線（Ｐ５）に隣接して並行に回路配置し、第２追加配線（Ｇ１）を第２配線（Ｐ２）とは反対側の位置において第１配線（Ｐ１）に隣接して並行に回路配置する。【選択図】        図１
2007049438.tif 000002
【特許請求の範囲】
【請求項１】
（３６０／ｎ）度（ｎは２以上の自然数）ずつ位相の異なる第１番目から第ｎ番目までのｎ相のクロック信号をそれぞれ受ける入力端と、出力端とを有する第１乃至第ｎバッファと、
前記第１乃至第ｎバッファの各前記出力端に接続された第１乃至第ｎ配線と、
前記第１番目のクロック信号を受ける入力端と、出力端とを有する第１追加バッファと、
前記第ｎ番目のクロック信号を受ける入力端と、出力端とを有する第２追加バッファと、
前記第１追加バッファの前記出力端に接続された第１追加配線と、
前記第２追加バッファの前記出力端に接続された第２追加配線と
を備え、
前記第１乃至第ｎ配線は、前記１番目から前記ｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置され、
前記第１追加配線は、第（ｎ−１）配線とは反対側の位置において前記第ｎ配線に隣接して並行に回路配置され、
前記第２追加配線は、第２配線とは反対側の位置において前記第１配線に隣接して並行に回路配置された
多相クロック信号伝送回路。
【請求項２】
請求項１に記載の多相クロック信号伝送回路であって、
前記第１追加バッファの前記入力端は、前記第１バッファの前記入力端に接続され、
前記第２追加バッファの前記入力端は、前記第ｎバッファの前記入力端に接続され、
第２乃至第（ｎ−１）バッファの各前記入力端に接続された第１乃至第（ｎ−２）負荷素子
をさらに備える
多相クロック信号伝送回路。
【請求項３】
請求項２に記載の多相クロック信号伝送回路であって、
前記第１乃至第（ｎ−２）負荷素子は容量素子である
多相クロック信号伝送回路。
【請求項４】
請求項１に記載の多相クロック信号伝送回路であって、
第２番目乃至第ｊ番目（ｊは、２以上［ｎ／２］以下（［］はガウス記号）のいずれかの自然数）のクロック信号をそれぞれ受ける入力端と、出力端とを有する第３乃至第（ｊ＋１）追加バッファと、
第ｋ番目乃至第（ｎ−１）番目（ｋは、［ｎ／２］＋１以上（ｎ−１）以下のいずれかの自然数）のクロック信号をそれぞれ受ける入力端と、出力端とを有する第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加バッファと、
前記第３乃至第（ｊ＋１）追加バッファの各前記出力端に接続された第３乃至第（ｊ＋１）追加配線と、
前記第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加バッファの各前記出力端に接続された第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線と
をさらに備え、
前記第３乃至第（ｊ＋１）追加配線は、第３番目から第（ｊ＋１）番目までの序数の増加の順に、前記第ｎ配線とは反対側の位置において前記第１追加配線に隣接して並行に回路配置され、
前記第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線は、第（ｊ＋２＋ｎ−１−ｋ）番目から第（ｊ＋２）番目までの序数の減少の順に、前記第１配線とは反対側の位置において前記第２追加配線に隣接して並行に回路配置された
多相クロック信号伝送回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載の多相クロック信号伝送回路であって、
固定電位が与えられた第１及び第２固定電位配線
をさらに備え、
前記第１固定電位配線は、前記第ｎ配線とは反対側の位置において、前記第１追加配線または前記第３乃至第（ｊ＋１）追加配線のうち最外側の配線に隣接して並行に回路配置され、
前記第２固定電位配線は、前記第１配線とは反対側の位置において、前記第２追加配線または前記第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線のうち最外側の配線に隣接して並行に回路配置された
多相クロック信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、位相のずれた多相のクロック信号を伝送するための、半導体集積回路上に形成された多相クロック信号伝送回路に関する。
【背景技術】
【０００２】
下記特許文献１には、等位相差の多相クロック信号を、クロック配線間のカップリング容量による信号劣化を抑制しつつ、小面積で伝送可能な配線の例が示されている（第００１５段落〜第００２１段落を参照）。
【０００３】
【特許文献１】特開２００２−４３９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１においては、その第００２０段落に記載されているように、“それぞれ一方の信号がＬｏの電圧期間の間だけ他方の信号が遷移するような対の組合せ”の信号線を隣接して配置し（例えば“S'1/S'6”や“S'1/S'5/S'9”の対）、これにより、カップリング容量による信号劣化を抑制しつつ、小面積で伝送可能な配線を構成していた。
【０００５】
しかし、上記特許文献１の手法においては、信号S'1と信号S'6とのように、活性化期間がほとんど重なり合わない位相差を有する信号対を抽出・選択し、それらを隣接して配置する必要があり、回路設計上、煩雑な作業が必要であった。
【０００６】
また、上記特許文献１の図８ｂや図１０ａに示されているように、信号対間に接地された配線が導入されており、必ずしも配線面積の縮小が十分とは言えなかった。
【０００７】
この発明は上記の事情に鑑みてなされたもので、多相クロック信号の伝送路の配線の回路設計が容易で、かつ、配線面積をより縮小可能な多相クロック信号伝送回路を実現するものである。
【課題を解決するための手段】
【０００８】
本発明は、（３６０／ｎ）度（ｎは２以上の自然数）ずつ位相の異なる第１番目から第ｎ番目までのｎ相のクロック信号をそれぞれ受ける入力端と、出力端とを有する第１乃至第ｎバッファと、前記第１乃至第ｎバッファの各前記出力端に接続された第１乃至第ｎ配線と、前記第１番目のクロック信号を受ける入力端と、出力端とを有する第１追加バッファと、前記第ｎ番目のクロック信号を受ける入力端と、出力端とを有する第２追加バッファと、前記第１追加バッファの前記出力端に接続された第１追加配線と、前記第２追加バッファの前記出力端に接続された第２追加配線とを備え、前記第１乃至第ｎ配線は、前記１番目から前記ｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置され、前記第１追加配線は、第（ｎ−１）配線とは反対側の位置において前記第ｎ配線に隣接して並行に回路配置され、前記第２追加配線は、第２配線とは反対側の位置において前記第１配線に隣接して並行に回路配置された多相クロック信号伝送回路である。
【発明の効果】
【０００９】
本発明によれば、第１乃至第ｎバッファ、並びに、第１乃至第ｎ配線に加えて、第１および第２追加バッファと、第１および第２追加配線とを備え、第１乃至第ｎ配線は、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置され、第１追加配線は、第（ｎ−１）配線とは反対側の位置において第ｎ配線に隣接して並行に回路配置され、第２追加配線は、第２配線とは反対側の位置において第１配線に隣接して並行に回路配置されている。よって、第１乃至第ｎ配線のいずれにおいても、一方の隣に序数が１少ない配線が配置され、他方の隣に序数が１多い配線が配置されることとなり、隣接配線上のクロック信号が各配線上のクロック信号に与える影響を等しくすることができる。これにより、クロック配線間のカップリング容量による信号劣化を抑制しつつ、ｎ相のクロック信号を伝送可能な多相クロック信号伝送回路が実現できる。そして、本発明では、第１乃至第ｎ配線を序数の増加または減少の順に隣接して並行に回路配置し、第１および第２追加配線を第ｎおよび第１配線にそれぞれ隣接して並行に回路配置するだけでよいので、多相クロック信号の伝送路の配線の回路設計が容易となる。また、第１及び第２追加配線を追加するだけでよいので、配線面積をより縮小可能な多相クロック信号伝送回路を実現することができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
本実施の形態は、ｎ相（ｎは２以上の自然数）のクロック信号を伝送する多相クロック信号伝送回路であって、第１乃至第ｎバッファ、並びに、第１乃至第ｎ配線に加えて、第１および第２追加バッファと、第１および第２追加配線とを設け、第１乃至第ｎ配線を、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置し、第１追加配線を第（ｎ−１）配線とは反対側の位置において第ｎ配線に隣接して並行に回路配置し、第２追加配線を第２配線とは反対側の位置において第１配線に隣接して並行に回路配置したものである。
【００１１】
図１は、本実施の形態に係る多相クロック信号伝送回路の回路図である。図１に示すように、この多相クロック信号伝送回路は、（３６０／ｎ）度ずつ位相の異なる１番目からｎ番目までのｎ相の多相クロック信号（本実施の形態では例としてｎ＝５）ＣＫ１〜ＣＫ５の波形整形を行うクロックドライバ１、および、クロックドライバ１からの出力を、クロックドライバ１が形成された半導体集積回路上の、離れた他の場所のクロック使用ブロック（図示せず）に伝送する配線部２とを備えている。
【００１２】
クロックドライバ１は、二入力ＮＡＮＤ回路２ａ〜２ｅ、第１乃至第５反転バッファ３ａ〜３ｅ、第１追加反転バッファ４ａ、第２追加反転バッファ４ｅ、および、第３乃至第５追加反転バッファ４ｂ〜４ｄを備えている。二入力ＮＡＮＤ回路２ａ〜２ｅの各一方入力端には、クロックドライバ１の動作の可否を制御するイネーブル信号ＥＮが与えられる。また、二入力ＮＡＮＤ回路２ａ〜２ｅの各他方入力端には、ＰＬＬ（Phase Locked Loop）回路（図示せず）等により生成された、第１番目から第５番目までの５相のクロック信号ＣＫ１〜ＣＫ５が、それぞれ与えられる。クロック信号ＣＫ１〜ＣＫ５は、（３６０／５）＝７２度ずつ位相が異なっている。
【００１３】
二入力ＮＡＮＤ回路２ａ〜２ｅの各出力は、第１乃至第５反転バッファ３ａ〜３ｅの各入力端にそれぞれ与えられる。また、二入力ＮＡＮＤ回路２ａの出力は、第１追加反転バッファ４ａの入力端にも与えられ、二入力ＮＡＮＤ回路２ｅの出力は、第２追加反転バッファ４ｅの入力端にも与えられる。すなわち、第１追加反転バッファ４ａの入力端は、第１反転バッファ３ａの入力端に接続され、第２追加反転バッファ４ｅの入力端は、第５反転バッファ３ｅの入力端に接続されている。
【００１４】
また、第３乃至第５追加反転バッファ４ｂ〜４ｄの各入力端も、第２乃至第４反転バッファ３ｂ〜３ｄの各入力端に接続されている。ただし、第３乃至第５追加反転バッファ４ｂ〜４ｄは、信号をいずこにも出力しない、ダミーの第１乃至第３負荷素子として機能する。なお、第１乃至第５反転バッファ３ａ〜３ｅ、第１追加反転バッファ４ａ、第２追加反転バッファ４ｅ、および、第３乃至第５追加反転バッファ４ｂ〜４ｄの各駆動能力は、いずれも同等に設計される。また、各二入力ＮＡＮＤ回路２ａ〜２ｅと各反転バッファ３ａ〜３ｅ，４ａ〜４ｅとの間の各配線の長さ、太さ及び抵抗率は、各二入力ＮＡＮＤ回路２ａ〜２ｅと各反転バッファ３ａ〜３ｅ，４ａ〜４ｅとの間の遅延時間が互いにほぼ等しくなるように設計されている。
【００１５】
配線部２は、第１乃至第５反転バッファ３ａ〜３ｅの各出力端に接続された第１乃至第５配線Ｐ１〜Ｐ５と、第１追加反転バッファ４ａの出力端に接続された第１追加配線Ｇ５と、第２追加反転バッファ４ｅの出力端に接続された第２追加配線Ｇ１とを備えている。
【００１６】
配線部２において、第１乃至第５配線Ｐ１〜Ｐ５は、１番目から５番目までの序数の増加の順に、隣接して並行に回路配置されている。また、第１追加配線Ｇ５は、第４配線Ｐ４とは反対側の位置において第５配線Ｐ５に隣接して並行に回路配置され、第２追加配線Ｇ１は、第２配線Ｐ２とは反対側の位置において第１配線Ｐ１に隣接して並行に回路配置されている。
【００１７】
なお、第１乃至第５配線Ｐ１〜Ｐ５と、第１追加配線Ｇ５と、第２追加配線Ｇ１とはいずれも、半導体集積回路上において、互いにほぼ等しい太さ及び長さ及び抵抗率を有する配線として形成されており、また、各配線間の間隔はほぼ同一の寸法となっている。そして、各反転バッファ３ａ〜３ｅ，４ａ，４ｅと各配線Ｐ１〜Ｐ５，Ｇ１，Ｇ５との間の各配線の長さ、太さ及び抵抗率も、各反転バッファ３ａ〜３ｅ，４ａ，４ｅと各配線Ｐ１〜Ｐ５，Ｇ１，Ｇ５との間の遅延時間が互いにほぼ等しくなるように設計されている。
【００１８】
第１乃至第５配線Ｐ１〜Ｐ５の終端部においては、伝送されたクロック信号が信号Ｐ１Ｒ〜Ｐ５Ｒとしてクロック使用ブロック（図示せず）に出力され、第１追加配線Ｇ５および第２追加配線Ｇ１の終端部においては、伝送されたクロック信号が信号Ｇ５Ｒ，Ｇ１Ｒとして出力される。
【００１９】
図２は、第１乃至第５配線Ｐ１〜Ｐ５に与えられるクロック信号を示す図である。図２に示すように、７２度ずつ順に位相が遅れて３６０度に一巡するクロック信号ＣＫ１〜ＣＫ５が、それぞれ二入力ＮＡＮＤ回路２ａ〜２ｅおよび第１乃至第５反転バッファ３ａ〜３ｅを介して、第１乃至第５配線Ｐ１〜Ｐ５に伝達される。
【００２０】
本実施の形態に係る多相クロック信号伝送回路の動作を、以下に説明する。まず、クロックドライバ使用時には、イネーブル信号ＥＮがＨｉｇｈレベルとされる。これにより、二入力ＮＡＮＤ回路２ａ〜２ｅが、クロック信号ＣＫ１〜ＣＫ５に対してインバータとして機能する。そして、二入力ＮＡＮＤ回路２ａ〜２ｅを通過したクロック信号ＣＫ１〜ＣＫ５が、第１乃至第５反転バッファ３ａ〜３ｅにより、それぞれ再び反転されて第１乃至第５配線Ｐ１〜Ｐ５に出力される。
【００２１】
ここで、第２配線Ｐ２により伝送されるクロック信号ＣＫ２の位相は、その両隣の第１配線Ｐ１および第３配線Ｐ３により伝送される各クロック信号ＣＫ１，ＣＫ３の位相とは、±７２度ずれている。そして、第３配線Ｐ３により伝送されるクロック信号ＣＫ３の位相も、両隣の各クロック信号ＣＫ２，ＣＫ４の位相とは、±７２度ずれており、第４配線Ｐ４により伝送されるクロック信号ＣＫ４の位相も、両隣の各クロック信号ＣＫ３，ＣＫ５の位相とは、±７２度ずれている。
【００２２】
さらに、本発明によれば、第１配線Ｐ１により伝送されるクロック信号ＣＫ１の位相も、その両隣の第２追加配線Ｇ１および第２配線Ｐ２により伝送される各クロック信号ＣＫ５，ＣＫ２の位相とは、±７２度ずれている。また、第５配線Ｐ５により伝送されるクロック信号ＣＫ５の位相も、その両隣の第４配線Ｐ４および第１追加配線Ｇ５により伝送される各クロック信号ＣＫ４，ＣＫ１の位相とは、±７２度ずれている。
【００２３】
すなわち、第１乃至第５配線Ｐ１〜Ｐ５のいずれにおいても、一方の隣に序数が１少ない配線が配置され、他方の隣に序数が１多い配線が配置されることとなり、隣接配線上のクロック信号が各配線上のクロック信号に与える影響を等しくすることができる。これにより、クロック配線間のカップリング容量による信号劣化を抑制しつつ、ｎ相のクロック信号を伝送可能な多相クロック信号伝送回路が実現できる。そして、本実施の形態においては、第１乃至第５配線Ｐ１〜Ｐ５を序数の増加の順に隣接して並行に回路配置し、第１および第２追加配線Ｇ５，Ｇ１を第５および第１配線Ｐ５，Ｐ１にそれぞれ隣接して並行に回路配置するだけでよいので、多相クロック信号の伝送路の配線の回路設計が容易となる。また、第１及び第２追加配線Ｇ５，Ｇ１を追加するだけでよいので、配線面積をより縮小可能な多相クロック信号伝送回路を実現することができる。
【００２４】
これにより、１周期をｎ等分にずらしたｎ相の多相クロック信号を伝送するのに必要な追加のガード配線の数を、第１及び第２追加配線Ｇ５，Ｇ１の２本にすることができ、従来の上記特許文献１の図８ｂや図１０ａに示された、信号対間に導入された配線の数よりも少なくすることができる。よって、配線面積の縮小化が図れる。特に、多相クロック信号伝送回路を半導体集積回路内に形成する場合には、半導体多層配線形成工程においてクロック配線およびそのガード配線が形成される層の１つ上層および１つ下層に、クロック動作時に電位が接地電位等に固定される固定電位配線が必要となるため、そのような固定電位配線の面積縮小化にも寄与することとなる。
【００２５】
なお、上記においては例としてｎ＝５（５相クロック）の場合を示したが、もちろんｎの値はそれ以外であってもよい。また、図１の回路においては、上から下へと第１乃至第５配線Ｐ１〜Ｐ５を序数の増加の順に隣接して並行に回路配置したが、逆に、上から下へと第１乃至第５配線Ｐ１〜Ｐ５を序数の減少の順に隣接して並行に回路配置してもよい。
【００２６】
また、図１の回路においては、クロックドライバ１の動作を制御するイネーブル信号ＥＮを持つ回路例を示したが、イネーブル信号ＥＮおよび二入力ＮＡＮＤ回路２ａ〜２ｅを省略し、各クロック信号ＣＫ１〜ＣＫ５をそれぞれ直接に第１乃至第５反転バッファ３ａ〜３ｅの入力端に入力する回路構成を採用しても良い。また、入力されるクロック信号ＣＫ１〜ＣＫ５と、第１乃至第５配線Ｐ１〜Ｐ５におけるクロック信号とは、同相であっても逆相であっても良い。
【００２７】
よって、本実施の形態に係る多層クロック信号伝送回路について、一般的に説明すれば、（３６０／ｎ）度（ｎは２以上の自然数）ずつ位相の異なる第１番目から第ｎ番目までのｎ相のクロック信号（図１のクロック信号ＣＫ１〜ＣＫ５に相当）をそれぞれ受ける入力端と、出力端とを有する第１乃至第ｎバッファ（図１の第１乃至第５反転バッファ３ａ〜３ｅに相当）と、第１乃至第ｎバッファの各出力端に接続された第１乃至第ｎ配線（図１の第１乃至第５配線Ｐ１〜Ｐ５に相当）と、第１番目のクロック信号（図１のクロック信号ＣＫ１に相当）を受ける入力端と、出力端とを有する第１追加バッファ（図１の第１追加反転バッファ４ａに相当）と、第ｎ番目のクロック信号（図１のクロック信号ＣＫ５に相当）を受ける入力端と、出力端とを有する第２追加バッファ（図１の第２追加反転バッファ４ｅに相当）と、第１追加バッファの出力端に接続された第１追加配線（図１の第１追加配線Ｇ５に相当）と、第２追加バッファの出力端に接続された第２追加配線（図１の第２追加配線Ｇ１に相当）とを設け、第１乃至第ｎ配線を、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置し、第１追加配線を、第（ｎ−１）配線とは反対側の位置において第ｎ配線に隣接して並行に回路配置し、第２追加配線を、第２配線とは反対側の位置において第１配線に隣接して並行に回路配置すればよい。
【００２８】
また、クロック信号が５相以上の場合には、着目するクロック信号の両隣のクロック信号のベクトルの和が、着目するクロック信号のベクトルに対して正となる（着目クロック信号のベクトルを増強する）ため、各クロック信号線の間に、接地電位に固定された配線を配置するよりも信号の減衰が少なくなる。このため、各配線の終端部における信号Ｐ１Ｒ〜Ｐ５Ｒの鈍りが少なくなり、ジッタの減少が期待できる。図３〜図５を用いて、このことを説明する。
【００２９】
図３は、本実施の形態に係る多相クロック信号伝送回路のシミュレーションに用いた回路図、図４は本実施の形態の回路シミュレーション結果、図５は従来回路の回路シミュレーション結果である。
【００３０】
図３において、上側７段分の反転バッファ（図１の第２追加反転バッファ４ｅ、第１乃至第５反転バッファ３ａ〜３ｅおよび第１追加反転バッファ４ａに相当）及びその接続配線が本発明のシミュレーション回路、下側５段分の反転バッファ（図１の第１乃至第５反転バッファ３ａ〜３ｅに相当）及びその接続配線が従来回路のシミュレーション回路である。
【００３１】
なお、図３における反転バッファの遅延等の動作特性は、上下１２段分の１２個ともすべて同一である。クロック信号は２００ＭＨｚ（１周期が５ｎｓｅｃ）の方形波であり、その位相は１番上の第２追加配線Ｇ１における信号が最も進んでいる。上から２番目の第１配線Ｐ１における信号は第２追加配線Ｇ１における信号より７２度の位相遅れ、上から３番目の第２配線Ｐ２における信号は第１配線Ｐ１における信号より７２度の位相遅れ、上から４番目の第３配線Ｐ３における信号は第２配線Ｐ２における信号の７２度の位相遅れ、上から５番目の第４配線Ｐ４における信号は第３配線Ｐ３における信号の７２度の位相遅れ、上から６番目の第５配線Ｐ５における信号は第４配線Ｐ４における信号の７２度の位相遅れ、上から７番目の第１追加配線Ｇ５における信号は第５配線Ｐ５における信号の７２度の位相遅れとなっている。
【００３２】
また、下側５段分のうち最上段の第１配線Ｏ１における信号は上側７段分のうちの第１配線Ｐ１における信号と同一波形・同一位相であり、下側５段分のうち上から２番目の第２配線Ｏ１における信号は上側７段分のうちの第２配線Ｐ２における信号と同一波形・同一位相、下側５段分のうち上から３番目の第３配線Ｏ３における信号は上側７段分のうちの第３配線Ｐ３における信号と同一波形・同一位相、下側５段分のうち上から４番目の第４配線Ｏ４における信号は上側７段分のうちの第４配線Ｐ４における信号と同一波形・同一位相、下側５段分のうち最下段の第５配線Ｏ５における信号は上側７段分のうちの第５配線Ｐ５における信号と同一波形・同一位相となっている。
【００３３】
なお、図３の上側７段分において、クロック配線は１０段のπ型のＲＣ回路で模擬的に構成した。各配線において、一方の隣接配線との間の分布定数容量値（配線間のＣ）は、一方の隣接配線との間の全寄生容量の１／２０と設定し、半導体多層配線中の上層配線および下層配線との間の分布定数容量値（π型中のＣ）は、上層配線および下層配線との間の全寄生容量の１／２０と設定した。
【００３４】
また、図３の下側５段分において、上層配線および下層配線との間の分布定数容量値（π型中のＣ）は、上側７段分における一方の隣接配線との間の分布定数容量値（配線間のＣ）の二倍と、上側７段分における上層配線および下層配線との間の分布定数容量値（π型中のＣ）との和の値に等しくした。すなわち、各クロック配線の両隣が固定電位配線である場合を模擬している。
【００３５】
図４においては、上段の３つのタイミングチャートが本実施の形態に係る多相クロック信号伝送回路の第１乃至第３配線Ｐ１〜Ｐ３の終端部における信号Ｐ１Ｒ〜Ｐ３Ｒの波形を、下段の３つのタイミングチャートが第１乃至第３反転バッファ３ａ〜３ｃの出力端における波形を、それぞれ示している。また、図５においては、下段の３つのタイミングチャートが第１および第２追加反転バッファ４ａ，４ｅ並びに第１および第２追加配線Ｇ５，Ｇ１を有しない従来の多相クロック信号伝送回路の、第１乃至第３配線Ｏ１〜Ｏ３の終端部における信号Ｏ１Ｒ〜Ｏ３Ｒの波形を、上段の３つのタイミングチャートが第１乃至第３反転バッファ３ａ〜３ｃの出力端における波形を、それぞれ示している。
【００３６】
第１乃至第３配線Ｐ１〜Ｐ３の終端部における信号Ｐ１Ｒ〜Ｐ３Ｒの波形と、第１乃至第３配線Ｏ１〜Ｏ３の終端部における信号Ｏ１Ｒ〜Ｏ３Ｒの波形とを比較すると、本実施の形態に係る多相クロック信号伝送回路においては、波形が方形波らしい形を有しており、電源電圧をＶｃｃとしたとき、０．２Ｖｃｃから０．８Ｖｃｃまでの立ち上がり時間が１．０２ｎｓｅｃである。それに対し、従来回路では、波形が三角波に近い形状を有しており、０．２Ｖｃｃから０．８Ｖｃｃまでの立ち上がり時間が１．２６ｎｓｅｃとなっている。よって、本実施の形態に係る多相クロック信号伝送回路における信号波形の方がシャープな波形となっている。
【００３７】
従って、各配線の終端部に接続されたクロック使用ブロック（図示せず）における電源が揺れている実際の使用状況では、本実施の形態に係る多相クロック信号伝送回路の方が従来回路よりも、クロック使用ブロックにおける受信クロックのジッタが少なく、優れていると考えられる。
【００３８】
本実施の形態に係る多相クロック信号伝送回路によれば、第１乃至第ｎバッファ、並びに、第１乃至第ｎ配線に加えて、第１および第２追加バッファと、第１および第２追加配線とを備え、第１乃至第ｎ配線は、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置され、第１追加配線は、第（ｎ−１）配線とは反対側の位置において第ｎ配線に隣接して並行に回路配置され、第２追加配線は、第２配線とは反対側の位置において第１配線に隣接して並行に回路配置されている。よって、第１乃至第ｎ配線のいずれにおいても、一方の隣に序数が１少ない配線が配置され、他方の隣に序数が１多い配線が配置されることとなり、隣接配線上のクロック信号が各配線上のクロック信号に与える影響を等しくすることができる。これにより、クロック配線間のカップリング容量による信号劣化を抑制しつつ、ｎ相のクロック信号を伝送可能な多相クロック信号伝送回路が実現できる。そして、本発明では、第１乃至第ｎ配線を序数の増加または減少の順に隣接して並行に回路配置し、第１および第２追加配線を第ｎおよび第１配線にそれぞれ隣接して並行に回路配置するだけでよいので、多相クロック信号の伝送路の配線の回路設計が容易となる。また、第１及び第２追加配線を追加するだけでよいので、配線面積をより縮小可能な多相クロック信号伝送回路を実現することができる。
【００３９】
また、本実施の形態に係る多相クロック信号伝送回路によれば、第１追加バッファの入力端は、第１バッファの入力端に接続され、第２追加バッファの入力端は、第ｎバッファの入力端に接続され、第２乃至第（ｎ−１）バッファの各入力端に接続された第１乃至第（ｎ−２）負荷素子をさらに備える。よって、第１乃至第（ｎ−２）負荷素子の抵抗や容量の値を、第１及び第２追加バッファの抵抗や容量の値に揃えておくことで、第１乃至第ｎバッファの各入力端に接続される負荷を同じくすることができ、第１乃至第ｎバッファの動作特性や遅延特性を揃えることができる。
【００４０】
また、上記においては、第１乃至第ｎ配線の終端部がクロック使用ブロックのクロック受信端となる場合を例に採っているが、必ずしも第１乃至第ｎ配線の終端部がクロック受信端である必要はなく、例えば第１乃至第ｎ配線のうち終端部に至る前の途中部分に一箇所あるいはそれ以上のクロック引き込み個所があっても良い。その場合、引き込み個所では、第１乃至第ｎのすべての相の負荷が等しくなるように、引き込み線が短いか、あるいは配線幅および配線長を各相において等しくしておけばよい。また、引き込み個所において、すべての相の配線に、ほぼ等しい抵抗や容量を有する負荷としてのクロック受信バッファまたは容量素子を設けることが好ましい。
【００４１】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る多相クロック信号伝送回路の変形例であって、実施の形態１における第３乃至第５追加反転バッファ４ｂ〜４ｄ（第１乃至第３負荷素子として機能する）の代わりに、容量素子を採用するものである。
【００４２】
図６は、本実施の形態に係る多相クロック信号伝送回路の回路図である。図６においては、図１の第３乃至第５追加反転バッファ４ｂ〜４ｄの代わりにそれぞれ第１乃至第３容量素子４ｂ１〜４ｄ１が採用されている。すなわち、第２反転バッファ３ｂの入力端には、第１負荷素子たる第１容量素子４ｂ１の一端が接続され、第３反転バッファ３ｃの入力端には、第２負荷素子たる第２容量素子４ｃ１の一端が接続されている。そして、第４反転バッファ３ｄの入力端には、第３負荷素子たる第３容量素子４ｄ１の一端が接続されている。なお、第１乃至第３容量素子４ｂ１〜４ｄ１の各他端には、いずれも接地電位ＧＮＤが与えられている。これら第１乃至第３容量素子４ｂ１〜４ｄ１の容量には、第３乃至第５追加反転バッファ４ｂ〜４ｄと同程度の負荷となる値を採用しておけばよい。
【００４３】
第３乃至第５追加反転バッファ４ｂ〜４ｄの代わりにそれぞれ第１乃至第３容量素子４ｂ１〜４ｄ１が採用されている点以外、回路構成は図１と同じであるので、その他の部分の説明は省略する。なお、ｎ相の場合は、第１乃至第（ｎ−２）負荷素子のすべてに容量素子を採用すればよい。
【００４４】
本実施の形態に係る多相クロック信号伝送回路によれば、第１乃至第（ｎ−２）負荷素子は容量素子である。よって、第１乃至第（ｎ−２）負荷素子を簡単な回路で構成することができる。
【００４５】
なお、ジッタの減少だけが目的の場合は、第１乃至第（ｎ−２）負荷素子たる容量素子を省略して、第２乃至第４反転バッファ３ｂ〜３ｄの入力端には何も接続しないようにしても良い。
【００４６】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る多相クロック信号伝送回路の変形例であって、実施の形態１における第１及び第２追加配線Ｇ５，Ｇ１に加えて、第３及び第５追加反転バッファ４ｂ，４ｄに接続された第３追加配線と第４追加配線とをさらに設け、第３追加配線を、第５配線Ｐ５とは反対側の位置において第１追加配線Ｇ５に隣接して並行に回路配置し、第４追加配線を、第１配線Ｐ１とは反対側の位置において第２追加配線Ｇ１に隣接して並行に回路配置するものである。
【００４７】
図７は、本実施の形態に係る多相クロック信号伝送回路の回路図である。図７においては、図１の第３および第５追加反転バッファ４ｂ，４ｄにそれぞれ第３追加配線Ｇ６および第４追加配線Ｇ０が接続されている。そして、第３追加配線Ｇ６は、第５配線Ｐ５とは反対側の位置において第１追加配線Ｇ５に隣接して並行に回路配置され、第４追加配線Ｇ０は、第１配線Ｐ１とは反対側の位置において第２追加配線Ｇ１に隣接して並行に回路配置されている。なお、図７においては、第３追加配線Ｇ６および第４追加配線Ｇ０が追加されている点以外、回路構成は図１と同じであるので、その他の部分の説明は省略する。
【００４８】
図７においては、図１ではダミーであった第３及び第５追加反転バッファ４ｂ，４ｄを更なる追加バッファとして機能させ、その第３及び第５追加反転バッファ４ｂ，４ｄに第３及び第４追加配線Ｇ６，Ｇ０を接続した。これはｎ＝５相の場合の例であるが、ｎの値がもっと多相になった場合、より多くの追加反転バッファ及びそれらの追加反転バッファに接続された追加配線を設けることも可能である。このことを一般的に示すと、以下のようになる。
【００４９】
すなわち、ｎ相のクロック信号を受ける第１乃至第ｎバッファ（図７の第１乃至第５反転バッファ３ａ〜３ｅに相当）、第１番目のクロック信号を受ける第１追加反転バッファ（図７の第１追加反転バッファ４ａに相当）、および、第ｎ番目のクロック信号を受ける第２追加反転バッファ（図７の第２追加反転バッファ４ｅに相当）に加えて、第２番目乃至第ｊ番目（ｊは、２以上［ｎ／２］以下（［］はガウス記号）のいずれかの自然数）のクロック信号をそれぞれ受ける入力端と、出力端とを有する第３乃至第（ｊ＋１）追加バッファ（図７の第３追加反転バッファ４ｂおよび更なる内側のバッファ（図示なし）に相当）と、第３乃至第（ｊ＋１）追加バッファの各出力端に接続された第３乃至第（ｊ＋１）追加配線（図７の第３追加配線Ｇ６および更なる外側の配線（図示なし）に相当）と、を設ければよい。またさらに、第ｋ番目乃至第（ｎ−１）番目（ｋは、［ｎ／２］＋１以上（ｎ−１）以下のいずれかの自然数）のクロック信号をそれぞれ受ける入力端と、出力端とを有する第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加バッファ（図７の第４追加反転バッファ４ｄおよび更なる内側のバッファ（図示なし）に相当）と、第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加バッファの各前記出力端に接続された第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線（図７の第４追加配線Ｇ０および更なる外側の配線（図示なし）に相当）と、を設ければよい。
【００５０】
そして、第３乃至第（ｊ＋１）追加配線を、第３番目から第（ｊ＋１）番目までの序数の増加の順に、第ｎ配線とは反対側の位置において第１追加配線に隣接して並行に回路配置し、第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線を、第（ｊ＋２＋ｎ−１−ｋ）番目から第（ｊ＋２）番目までの序数の減少の順に、第１配線とは反対側の位置において第２追加配線に隣接して並行に回路配置すればよい。
【００５１】
本実施の形態に係る多相クロック信号伝送回路によれば、第１および第２追加配線についても、クロック配線間のカップリング容量による信号劣化を抑制することができ、より高精度な多相クロック信号伝送回路が実現できる。
【００５２】
＜実施の形態４＞
本実施の形態も、実施の形態１に係る多相クロック信号伝送回路の変形例であって、実施の形態１における第１及び第２追加配線Ｇ５，Ｇ１の外側に、固定電位が与えられた第１及び第２固定電位配線を、第１及び第２追加配線Ｇ５，Ｇ１に隣接して並行に回路配置するものである。
【００５３】
図８は、本実施の形態に係る多相クロック信号伝送回路の回路図である。図８においては、図１の第２及び第１追加配線Ｇ１，Ｇ５の外側に、固定電位たる接地電位ＧＮＤが与えられた第１及び第２固定電位配線５ａ，５ｂをそれぞれ追加している。なお、図８においては、第１及び第２固定電位配線５ａ，５ｂが追加されている点以外、回路構成は図１と同じであるので、その他の部分の説明は省略する。
【００５４】
なお、このような第１及び第２固定電位配線の追加は、実施の形態３に示した、第３乃至第（ｊ＋１）追加バッファ、第３乃至第（ｊ＋１）追加配線、第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加バッファおよび第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線を備える多相クロック信号伝送回路にも適用できる。すなわち、第１固定電位配線を、第ｎ配線とは反対側の位置において、第１追加配線または第３乃至第（ｊ＋１）追加配線のうち最外側の配線に隣接して並行に回路配置し、第２固定電位配線を、第１配線とは反対側の位置において、第２追加配線または第（ｊ＋２）乃至第（ｊ＋２＋ｎ−１−ｋ）追加配線のうち最外側の配線に隣接して並行に回路配置すればよい。
【００５５】
本実施の形態に係る多相クロック信号伝送回路によれば、第１及び第２固定電位配線がガード配線として機能し、第１乃至第ｎ配線により伝送されるｎ相のクロック信号にノイズが混入しにくい。
【図面の簡単な説明】
【００５６】
【図１】実施の形態１に係る多相クロック信号伝送回路の回路図である。
【図２】実施の形態１に係る多相クロック信号伝送回路における第１乃至第５配線に与えられるクロック信号の波形を示す図である。
【図３】実施の形態１に係る多相クロック信号伝送回路のシミュレーションに用いた回路図である。
【図４】実施の形態１に係る多相クロック信号伝送回路のシミュレーション結果を示す図である。
【図５】従来の多相クロック信号伝送回路のシミュレーション結果を示す図である。
【図６】実施の形態２に係る多相クロック信号伝送回路の回路図である。
【図７】実施の形態３に係る多相クロック信号伝送回路の回路図である。
【図８】実施の形態４に係る多相クロック信号伝送回路の回路図である。
【符号の説明】
【００５７】
１  クロックドライバ、２  配線部、３ａ〜３ｅ  反転バッファ、４ａ〜４ｅ  追加反転バッファ、Ｐ１〜Ｐ５  配線、Ｇ０，Ｇ１，Ｇ５，Ｇ６，５ａ，５ｂ  追加配線、４ｂ１〜４ｄ１  容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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