(57)【要約】      （修正有）【課題】配向性制御に優れ、高耐圧で低リーク電流特性の強誘電体膜を備えるメモリセルを実現する。【解決手段】素子分離領域１３に挟まれたソース/ドレイン領域１２と、ゲート絶縁膜１４と、ゲート電極１５と、第１層間絶縁膜２１と、第１層間絶縁膜２１中に配置され，ソース/ドレイン領域１２に接続されるコンタクトプラグ３１と、コンタクトプラグ３１に接続される下部電極４２と、下部電極４２上に配置される強誘電体膜４３と、強誘電体膜４３上に配置される上部電極４４と、第２層間絶縁膜６１と、上部電極４４と接続されるキャパシタコンタクトプラグ７１と、ソース/ドレイン領域に接続される基板コンタクトプラグ７２と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７２に接続される配線層８０,８１とを備え、強誘電体膜４３は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセル及びその製造方法。【選択図】図１
2007318018.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に配置された素子分離領域と、
前記素子分離領域に挟まれた前記半導体基板に配置されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記素子分離領域, 前記ソース/ドレイン領域,及び前記ゲート電極上に配置された第１層間絶縁膜と、
前記第１層間絶縁膜中に配置され，前記ソース/ドレイン領域に接続されるコンタクトプラグと、
前記コンタクトプラグに接続される下部電極と、
前記下部電極上に配置される強誘電体膜と、
前記強誘電体膜上に配置される上部電極と、
前記第１層間絶縁膜,及び前記上部電極上に配置される第２層間絶縁膜と、
前記第２層間絶縁膜内に配置され, 前記上部電極と接続されるキャパシタコンタクトプラグと、
前記第１層間絶縁膜,及び前記第２層間絶縁膜内に配置され，前記ソース/ドレイン領域に接続される基板コンタクトプラグと、
前記キャパシタコンタクトプラグ,及び前記基板コンタクトプラグにそれぞれ接続される第１及び第２配線層
とを備え、前記強誘電体膜は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成することを特徴とする強誘電体メモリセル。
【請求項２】
半導体基板に形成された素子分離領域と、
前記素子分離領域に挟まれた前記半導体基板に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置された強誘電体膜と、
前記強誘電体膜上に配置されたゲート電極と、
前記素子分離領域, 前記ソース/ドレイン領域,及び前記ゲート電極上に配置された層間絶縁膜と、
前記層間絶縁膜中に形成され，前記ソース/ドレイン領域に接続される基板コンタクトプラグと、
前記基板コンタクトプラグに接続される配線層
とを備え、前記強誘電体膜は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成することを特徴とする強誘電体メモリセル。
【請求項３】
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域に挟まれた前記半導体基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域に挟まれた前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子分離領域, 前記ソース/ドレイン領域,及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に前記ソース/ドレイン領域に接続されるコンタクトプラグを形成する工程と、
前記コンタクトプラグに接続される下部電極を形成する工程と、
前記下部電極上に,強誘電体の微小結晶を含むゾルゲル液を堆積して強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記第１層間絶縁膜,及び前記上部電極上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に, 前記上部電極と接続されるキャパシタコンタクトプラグを形成する工程と、
前記第１層間絶縁膜,及び前記第２層間絶縁膜内に，前記ソース/ドレイン領域に接続される基板コンタクトプラグを形成する工程と、
前記キャパシタコンタクトプラグ,及び前記基板コンタクトプラグにそれぞれ接続される第１及び第２配線層を形成する工程
とを有することを特徴とする強誘電体メモリセルの製造方法。
【請求項４】
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域に挟まれた前記半導体基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域に挟まれた前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に,強誘電体の微小結晶を含むゾルゲル液を堆積して強誘電体膜を形成する工程と、
前記強誘電体膜上にゲート電極を形成する工程と、
前記素子分離領域, 前記ソース/ドレイン領域,及び前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に，前記ソース/ドレイン領域に接続される基板コンタクトプラグを形成する工程と、
前記基板コンタクトプラグに接続される配線層を形成する工程
とを有することを特徴とする強誘電体メモリセルの製造方法。
【請求項５】
前記ゾルゲル液の一回の塗布膜厚が前記強誘電体の微小結晶の最短辺の厚み以下であることを特徴とする請求項３又は請求項４記載の強誘電体メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリセル及び強誘電体メモリセルの製造方法に関し、特に、強誘電体の微小結晶をゾルゲル塗布膜の原料に用いる強誘電体メモリセル及び強誘電体メモリセルの製造方法に関する。
【背景技術】
【０００２】
従来構造の強誘電体メモリセルとして、１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）構造は、強誘電体キャパシタ１個に対し、トランジスタ１個を有するメモリセルであり、強誘電体キャパシタはトランジスタの直上にプラグでコンタクトする構造を有する。この強誘電体キャパシタにおいては、例えば、チタン酸ジルコン酸鉛（ＰＺＴ：Ｌｅａｄ Ｚｉｒｃｏｎａｔｅ Ｔｉｔａｎａｔｅ）を強誘電体膜とする場合、ＰＺＴの最大の分極量が得られるのは（００１）面が電界方向に正対する場合である。しかし、一般的な半導体集積回路に用いる材料で、ＰＺＴ膜を(００１)配向させることは難しい。そのため、半導体集積回路に用いる場合には、ＰＺＴの分極量を得やすい(１１１)配向を指向している。
【０００３】
従来は、ＰＺＴの (１１１) 高配向を得るために、ＰＺＴに接する層ではＩｒ、Ｐｔ等の(１１１)配向の金属を用いることが主流である。ＰＺＴの（１１１）配向を得る方法は、下部電極の配向情報をＰＺＴ結晶化時に得る方法を用いている。この方法では下部電極が、例えば、ＰｔやＩｒである場合、ＰｔやＩｒの (１１１) 高配向が必要となる。つまり、下部電極には(１１１)配向した材料が必要となり、下部電極の膜種、成膜条件に大きな制約が加えられる。例えば、強誘電体であるＰＺＴのＺｒ／Ｔｉ＝４５／５５の組成領域では、最大の分極量は、（００１）面に垂直なｃ軸[００１]方向にある。最大の分極量を得るには、ｃ軸配向の膜を得なければならないが、このｃ軸配向を得るための格子間隔を通常の半導体プロセスと合致させるのは非常に難しい。
【０００４】
強誘電体膜は下部電極上に形成させるが、通常はその下部電極の配向性を引き継ぐ形となる。下部電極としてよく用いられるのは、Ｐｔ,Ｉｒ等の金属であるが、これらはＦＣＣ（Ｆａｃｅ Ｃｅｎｔｅｒｅｄ Ｃｕｂｉｃ）という結晶構造を備え、平坦な膜の上に形成するときは(１１１)配向が優先となる。したがって、従来の強誘電体メモリセルでは、この下部電極の(１１１)を使用し、ＰＺＴも(１１１)配向を得ることで妥協してきた。
【０００５】
又、ＰＺＴが強い(１１１)配向を得るには、高温の結晶化温度が必要となり、半導体の特性に悪影響を及ぼすという欠点がある。すなわち、従来は、強誘電体膜は結晶化に高温を必要とするため、結晶化の際に半導体基板と強誘電体膜の間で元素の拡散が発生し、半導体基板と強誘電体膜のいずれの特性をも劣化させるという現象を生じている。
【０００６】
半導体基板と強誘電体膜の間で発生する元素の拡散を防ぐためには、半導体基板と強誘電体膜間に緩衝層を設ける構造が一般的であるが、その場合は構造が複雑になり、強誘電体膜の特性を十分に発揮できないという欠点がある。
【０００７】
また、強誘電体メモリセルを形成する以前にＣＭＯＳ等のデバイスを形成する必要があるが、強誘電体膜の形成に必要とされる高温がＣＭＯＳ等のデバイスの特性を劣化させるという問題もある。
【０００８】
ゾルゲル法によって薄膜を形成する方法において、ＬＢ（Ｌａｓｅｒ  Ｂｅａｍ）法により、薄膜を構成すべき単結晶の結晶核を基板上に形成した後、結晶核層上にゾル液をコーティングして焼成することにより、基板上に薄膜を形成する薄膜形成方法は、既に開示されている（例えば、特許文献１参照。）。
【０００９】
予め、元素配置が結晶に近いゾルゲル原料と、構成元素が自由に動きやすいＭＯＤ(Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ)原料を混合して作成した原料溶液を用いて形成した強誘電体キャパシタおよびその製造方法についても、既に開示されている（例えば、特許文献２参照。）。
【特許文献１】特開平１１−９２２６６号公報
【特許文献２】特開２００４−２０７３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、強誘電体メモリセルにおいて、強誘電体膜の高誘電率を実現し、膜質及び製造歩留りを向上し、高耐圧で低リーク電流特性を実現する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、（イ）半導体基板に配置された素子分離領域と、（ロ）素子分離領域に挟まれた半導体基板に配置されたソース/ドレイン領域と、（ハ）ソース/ドレイン領域に挟まれた半導体基板上に配置されたゲート絶縁膜と、（ニ）ゲート絶縁膜上に配置されたゲート電極と、（ホ）素子分離領域, ソース/ドレイン領域,及びゲート電極上に配置された第１層間絶縁膜と、（ヘ）第１層間絶縁膜中に配置され，ソース/ドレイン領域に接続されるコンタクトプラグと、（ト）コンタクトプラグに接続される下部電極と、（チ）下部電極上に配置される強誘電体膜と、（リ）強誘電体膜上に配置される上部電極と、（ヌ）第１層間絶縁膜,及び上部電極上に配置される第２層間絶縁膜と、（ル）第２層間絶縁膜内に配置され, 上部電極と接続されるキャパシタコンタクトプラグと、（ヲ）第１層間絶縁膜,及び第２層間絶縁膜６内に配置され，ソース/ドレイン領域に接続される基板コンタクトプラグと、（ワ）キャパシタコンタクトプラグ,及び基板コンタクトプラグにそれぞれ接続される第１及び第２配線層とを備え、強誘電体膜は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセルが提供される。
【００１２】
本発明の他の態様によれば、（イ）半導体基板に形成された素子分離領域と、（ロ）素子分離領域に挟まれた半導体基板に形成されたソース/ドレイン領域と、（ハ）ソース/ドレイン領域に挟まれた半導体基板上に形成されたゲート絶縁膜と、（ニ）ゲート絶縁膜上に配置された強誘電体膜と、（ホ）強誘電体膜上に配置されたゲート電極と、（ヘ）素子分離領域, ソース/ドレイン領域,及びゲート電極上に配置された層間絶縁膜と、（ト）層間絶縁膜中に配置され，ソース/ドレイン領域に接続される基板コンタクトプラグと、（チ）基板コンタクトプラグに接続される配線層とを備え、強誘電体膜は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセルが提供される。
【００１３】
本発明の他の態様によれば、（イ）半導体基板に素子分離領域を形成する工程と、（ロ）素子分離領域に挟まれた半導体基板にソース/ドレイン領域を形成する工程と、（ハ）ソース/ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を形成する工程と、（ニ）ゲート絶縁膜上にゲート電極を形成する工程と、（ホ）素子分離領域, ソース/ドレイン領域,及びゲート電極上に第１層間絶縁膜を形成する工程と、（ヘ）第１層間絶縁膜中に,ソース/ドレイン領域に接続されるコンタクトプラグを形成する工程と、（ト）コンタクトプラグに接続される下部電極を形成する工程と、（チ）下部電極上に,強誘電体の微小結晶を含むゾルゲル液を堆積して強誘電体膜を形成する工程と、（リ）強誘電体膜上に上部電極を形成する工程と、（ヌ）第１層間絶縁膜,及び上部電極上に第２層間絶縁膜を形成する工程と、（ル）第２層間絶縁膜内に, 上部電極と接続されるキャパシタコンタクトプラグを形成する工程と、（ヲ）第１層間絶縁膜,及び第２層間絶縁膜内に，ソース/ドレイン領域に接続される基板コンタクトプラグを形成する工程と、（ワ）キャパシタコンタクトプラグ,及び基板コンタクトプラグにそれぞれ接続される第１及び第２配線層を形成する工程とを有する強誘電体メモリセルの製造方法が提供される。
【００１４】
本発明の他の態様によれば、（イ）半導体基板に素子分離領域を形成する工程と、（ロ）素子分離領域に挟まれた半導体基板にソース/ドレイン領域を形成する工程と、（ハ）ソース/ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を形成する工程と、（ニ）ゲート絶縁膜上に,強誘電体の微小結晶を含むゾルゲル液を堆積して強誘電体膜を形成する工程と、（ホ）強誘電体膜上にゲート電極を形成する工程と、（ヘ）素子分離領域, ソース/ドレイン領域,及びゲート電極上に層間絶縁膜を形成する工程と、（ト）層間絶縁膜中に，ソース/ドレイン領域に接続される基板コンタクトプラグを形成する工程と、（チ）基板コンタクトプラグに接続される配線層を形成する工程とを有する強誘電体メモリセルの製造方法が提供される。
【発明の効果】
【００１５】
本発明の強誘電体メモリセルおよび強誘電体メモリセルの製造方法によれば、高誘電率を実現し、かつ膜質及び製造歩留りが向上し、高耐圧で低リーク電流特性を実現することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る強誘電体メモリセルの断面構造は、図１に示すように、半導体基板１１に配置された素子分離領域１３と、素子分離領域１３に挟まれた半導体基板１１に配置されたソース/ドレイン領域１２と、ソース/ドレイン領域１２に挟まれた半導体基板１１上に配置されたゲート絶縁膜１４と、ゲート絶縁膜１４上に配置されたゲート電極１５と、素子分離領域１３, ソース/ドレイン領域１２,及びゲート電極１５上に配置された第１層間絶縁膜２１と、第１層間絶縁膜２１中に配置され，ソース/ドレイン領域１２に接続されるコンタクトプラグ３１と、コンタクトプラグ３１に接続される下部電極４２と、下部電極４２上に配置される強誘電体膜４３と、強誘電体膜４３上に配置される上部電極４４と、第１層間絶縁膜２１,及び上部電極４４上に配置される第２層間絶縁膜６１と、第２層間絶縁膜６１内に配置され, 上部電極４４と接続されるキャパシタコンタクトプラグ７１と、第１層間絶縁膜２１,及び第２層間絶縁膜６１内に配置され，ソース/ドレイン領域１２に接続される基板コンタクトプラグ７２と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７２にそれぞれ接続される第１配線層８１及び第２配線層８０とを備える。強誘電体膜４３は、強誘電体の微小結晶５０を含むゾルゲル液を堆積して形成する。ここで、半導体基板１１上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
【００１９】
本発明の第１の実施の形態に係る強誘電体メモリセルにおいては、第１層間絶縁膜２１,下部電極４２,強誘電体膜４３,及び上部電極４４は、図１に示すように、キャパシタ保護膜４５によって保護されていても良い。
【００２０】
本発明の第１の実施の形態に係る強誘電体メモリセルにおいては、ゾルゲル液の一回の塗布膜厚が強誘電体の微小結晶５０の最短辺の厚み以下である。
【００２１】
（製造方法）
以下、図２乃至図６を用いて、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法を説明する。
【００２２】
本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法は、半導体基板１１に素子分離領域１３を形成する工程と、素子分離領域１３に挟まれた半導体基板１１にソース/ドレイン領域１２を形成する工程と、ソース/ドレイン領域１２に挟まれた半導体基板１１上にゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４上にゲート電極１５を形成する工程と、素子分離領域１３, ソース/ドレイン領域１２,及びゲート電極１５上に第１層間絶縁膜２１を形成する工程と、第１層間絶縁膜２１中にソース/ドレイン領域１２に接続されるコンタクトプラグ３１を形成する工程と、コンタクトプラグ３１に接続される下部電極４２を形成する工程と、下部電極４２上に,強誘電体の微小結晶５０を含むゾルゲル液を堆積して強誘電体膜４３を形成する工程と、強誘電体膜４３上に上部電極４４を形成する工程と、第１層間絶縁膜２１,及び上部電極４４上に第２層間絶縁膜６１を形成する工程と、第２層間絶縁膜６１内に, 上部電極４４と接続されるキャパシタコンタクトプラグ７１を形成する工程と、第１層間絶縁膜２１,及び第２層間絶縁膜６１内に，ソース/ドレイン領域１２に接続される基板コンタクトプラグ７２を形成する工程と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７１にそれぞれ接続される第１配線層８１及び第２配線層８０を形成する工程とを有する。ここで、半導体基板１１上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
【００２３】
図２乃至図５は、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図を示す。特に、図３（ａ）は、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の説明図であって、微細結晶の配向に伴う面方位の説明図である。更に又、図６は、本発明の第１の実施の形態に係る強誘電体メモリセルが複数個ビット線方向に配列された様子を示す模式的断面構造図を示す。
【００２４】
（ａ）まず、図２に示すように、半導体基板１１に対して、素子分離領域を形成する。この素子分離領域の形成方法はＬＯＣＯＳ（ローカル・オキサイデーション・オブ・シリコン）法やＳＴＩ（シャロー・トレンチ・アイソレーション）法等がある。例えば、ＳＴＩからなる素子分離領域１３及びメモリセルトランジスタのソース/ドレイン領域１２を形成し、更にゲート絶縁膜１４及びゲート電極１５を形成後、第１層間絶縁膜２１を堆積する。 メモリセルトランジスタの形成においては、通常のＭＯＳトランジスタ、或いはＣＭＯＳトランジスタの製造プロセスを適用することができる。
【００２５】
（ｂ）次に、図２に示すように、後に堆積形成する下部電極４２とソース/ドレイン領域１２を電気的に接続するコンタクトプラグ３１を、例えばタングステンで形成する。 このコンタクトプラグ３１の埋め込み材料はタングステンが低抵抗であることから望ましいが、 ポリシリコンでも可能である。
【００２６】
（ｃ）次に、図２に示すように、強誘電体キャパシタの下部電極４２を堆積する。しかし、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、後に述べる方法により、強誘電体膜４３を堆積するため、下部電極４２に(１１１)配向を必要としない。
【００２７】
例えば、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、Ｉｒ/ＩｒＯ2積層構造を下部電極４２として堆積させる。膜厚については、例えば、各々約６０ｎｍ/約６０ｎｍとする。このＩｒＯ2膜上では、ＰＺＴ(１１１)配向は起こらないことが一般的である。
【００２８】
（ｄ）次に、図４に示すように、下部電極４２上に強誘電体薄膜４３としてＰＺＴを形成する。本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば、強誘電体膜４３としてＰＺＴを例にとるが、ＳＢＴ（ＳｒＢｉＴａＯ系：ストロンチウム−ビスマス−タンタル−オキサイド）、ＢＩＴ（ＢｉＴｉＯ系：ビスマス−チタンーオキサイド）、ＢＬＴ（ＢｉＬａＴｉＯ系：ビスマス−ランタン−チタン−オキサイド）等の他の構成材料を有する強誘電体膜４３についても同様の手法を採用して形成することが可能である。
【００２９】
−ゾルゲル法による強誘電体膜の製造方法−
ここで、ゾルゲル法による強誘電体膜の製造方法について、以下の工程（ｅ１）〜（ｅ４）に沿って、説明する。
【００３０】
強誘電体膜４３の堆積方法については、以下のゾルゲル法による堆積方法を実行する。図３（ｂ）に示すように、下部電極膜４２上へＰＺＴの微小結晶５０を含むゾルゲル液を塗布して、ゾルゲル塗布膜４９を形成する。ゾルゲル液自体については一般的な市販のゾルゲル溶液を用いることが可能であるが、そのゾルゲル溶液内部には、ＰＺＴの微小結晶５０を含むものとする。
【００３１】
本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば以下の方法でＰＺＴ膜を形成する。
【００３２】
(ｅ１)まず、強誘電体薄膜の原料であるゾルを以下の方法で作成する。
【００３３】
本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、金属アルコキシドのアルコール溶液に適当量の水を添加して加水分解したものを用いる。例えば、エチルアルコール、イソプロピルアルコール、ブチルアルコールなどの低級アルコール類、または２−メトキシエタノールなどのエチレングリコール類、酢酸イソアミルなどのエステル類を基本溶媒とする。
【００３４】
これらの基本溶媒に、強誘電体膜４３の組成（例えばＰｂＺｒ0.45Ｔｉ0.55Ｏ3）を構成するための各元素を化学量論比通りに混合して使用する。
【００３５】
例としては、チタニウムテトライソプロポキシド（Ｔｉ（ＯＣ3Ｈ7）4 ）、ジルコニウムプロポキシド（Ｚｒ（ＯＣ3Ｈ7）4 ）および酢酸鉛三水和物（Ｐｂ（ＣＨ3ＣＯＯ）2・３Ｈ2Ｏ）を溶媒に加えて溶解させる。
【００３６】
溶解させる量は、例えば、上述の有機溶媒に対して、これらの有機金属化合物を金属酸化物薄膜形成体中の金属の酸化物換算の合計濃度が５〜２０重量パーセントとなるように溶解させる。このような方法を用いて、ゾルを構成する。また、このゾルはＰＺＴの微小結晶５０を含むものとする。
【００３７】
このＰＺＴの微小結晶５０は、例えば、図３（ａ）に示すように、直方体の形状を有し、それぞれの辺の長さをａ，ｂ，ｃとした場合、ａ＜ｂ＜ｃの関係にあるもので、ｂおよびｃで形成される面の方位が（００１）であるものとする。
【００３８】
また、最長辺ｃの長さは２０ｎｍ程度から５０ｎｍ程度が望ましい。最長辺ｃの長さが２０ｎｍ程度から５０ｎｍ程度以下であると微小結晶５０の凝集が起こりやすく、２０ｎｍ程度から５０ｎｍ程度以上であると膜の一様性、平坦性に問題が出てくる可能性があるからである。
【００３９】
（ｅ２）次に、この微小結晶５０を含むゾルゲル液を、図３（ｂ）に示すように、スピンコートの方法で膜厚をｂ以下の値で、下部電極４２上に塗布して、ゾルゲル塗布膜４９を形成する。塗布後は微小結晶５０は重力的および表面エネルギー的にもっともポテンシャルの低い位置で安定するため、図３（ａ）に示すように、ｂおよびｃからなる面を鉛直方向に向けるところで安定する。
【００４０】
（ｅ３）次に、このゾルゲル塗布膜４９を約７５℃から約２００℃の温度で約５分乾燥させ、その後、約４００℃の温度で酸素雰囲下で約５分の結晶化を行う。従来のゾルゲル法では、７００℃程度の結晶化温度が必要であったが、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、すでに核になる結晶がゾルゲル塗布膜４９中に存在するため、結晶化温度を低温化することが可能となる。
【００４１】
（ｅ４）次に、結晶化後に再度塗布・乾燥・結晶化のサイクルを行い、所望の膜厚が形成されるまでこの工程を繰り返し、結果として、図４に示すように、所定の厚さを有するＰＺＴからなる強誘電体膜４３を形成する。本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば、厚さ約１００ｎｍのＰＺＴからなる強誘電体膜４３を形成するまでこのサイクルを行う。結晶化後にはゲル部には収縮が起こるため、微小結晶部は盛り上がり、ゲル部はへこむ形状になる。しかし、塗布・乾燥・結晶化のサイクルを複数回行うことでこの段差は問題のないレベルまで小さくすることができる。
【００４２】
以上に説明した工程（ｅ１）〜（ｅ４）工程に基くゾルゲル法による強誘電体膜を形成後、以下の工程を継続する。
【００４３】
（ｆ）工程（ｅ４）の後、図５に示すように、上部電極４４として、 例えば Ｉｒ/ＩｒＯ2 積層膜をそれぞれ約１０ｎｍ/約２０ｎｍの厚さで堆積させる。上部電極４４として、他の電極材、例えばＰｔの単一層を採用しても良い。この場合、繰り返し書き込み/読み取りの疲労特性の点で、繰り返し回数を制限する必要がある。又、Ｉｒ/ＩｒＯ2 積層膜に替るものとしては、Ｐｔ/ＳＲＯの積層構造、或いは Ｉｒ/ＳＲＯの積層を用いるのが望ましい。ここで、ＳＲＯは、ストロンチウム-ルテニウム-オキサイドを表す。
【００４４】
（ｇ）次に、図５の構造において、ハードマスク層として、例えば ＰＥＣＶＤ により、ＳｉＯ2膜を約５００ｎｍの厚さで堆積する（図示省略）。ＳｉＯ2膜によるハードマスクは、 後の回復アニール工程で酸化による影響を受けないため望ましいが、他の材料としては、ＴｉＡｌＮ或いはＴＩＮ等のＴｉ系の膜でも有効である。
【００４５】
（ｈ）次に、強誘電体キャパシタ領域（４２，４３，４４）をフォトリソグラフィ工程によりパターニングし、 異方性エッチングにより工程（ｇ）におけるハードマスク層をエッチングする。通常アッシングプロセスにより、レジスト材を除去する。
【００４６】
（ｉ）次に、工程（ｈ）においてエッチングされたハードマスク層をマスク材として、上部電極４４、強誘電体膜４３、下部電極４２を異方性エッチングする。上部電極４４、強誘電体膜４３、下部電極４２それぞれの材質により、エッチング条件を変えることで、一括で異方性エッチングすることが望ましい。図１或いは図６の断面構造には、このような異方性エッチングによって、エッチングされた上部電極４４、強誘電体膜４３、下部電極４２からなる強誘電体キャパシタ領域（４２，４３，４４）が示されている。
【００４７】
（ｊ）次に、加工により強誘電体キャパシタ領域に加わったダメージを除去するため、例えば、約６００℃,約１時間の回復アニールを行う。
【００４８】
（ｋ）次に、水素バリア膜として作用するキャパシタ保護膜４５を形成する。キャパシタ保護膜４５としては、例えば、Ａｌ2Ｏ3膜を約２０ｎｍの厚さで、ＣＶＤ法により堆積する。図１の断面構造には、このようにして堆積されたキャパシタ保護膜４５が示されている。
【００４９】
（ｌ）次に、第２層間絶縁膜６１を、例えばＰＥＣＶＤ法によって堆積する。第２層間絶縁膜６１の材料としては、ＳｉＯ2膜を採用することができる。厚さを約１２００ｎｍとする。
【００５０】
（ｍ）次に、第２層間絶縁膜６１を、例えば、強誘電体キャパシタ領域（４２，４３，４４）上において、約５００ｎｍの厚みを残すように、ＣＭＰ等による平坦化工程を実施する。
【００５１】
（ｎ）次に、上部電極４４に対するコンタクトホールをエッチングにより開口する。
【００５２】
（ｏ）次に、上部電極４４に対するコンタクトホールの加工プロセスによって、強誘電体キャパシタ領域（４２，４３，４４）に加わったダメージを除去するため、例えば、約６００℃，約１時間の回復アニールを行う。
【００５３】
（ｐ）次に、ソース/ドレイン領域１２に対するコンタクトホールを、リソグラフィー工程を経て異方性エッチングによって開口する。
【００５４】
（ｑ）次に、図１に示すように、キャパシタコンタクトプラグ７１と基板コンタクトプラグ７２を、それぞれのコンタクトホールに対して金属を埋め込み，充填することによって、同時に形成する。この埋め込み，充填される金属としては、Ｔｉ/ＴｉＮバリア膜を成膜後に、ＭＯＣＶＤ 法 によりタングステンを堆積することで形成することが望ましい。
【００５５】
（ｒ）次に、図１或いは図６に示すように、配線層８０,８１をスパッタ/異方性エッチング、或いはダマシン工程等の技術を用いて形成する。
【００５６】
（ｓ）この後は、 従来の電極形成工程を実施する。すなわち、層間絶縁膜を堆積し、ビアホールと配線層を必要な層だけ形成し、強誘電体メモリを形成する。
【００５７】
（キャパシタ積層構造例）
ＰＺＴ、ＳＢＴ等からなる強誘電体膜４３と、下部電極４２，及び上部電極４４の組み合わせ構造は、例えば以下の構造を採用することができる。即ち、
下部電極４２としては、例えば、Ｔｉ／Ｐｔ積層膜, Ｔｉ／Ｐｔ／ＳＲＯ積層膜,Ｔｉ／Ｉｒ積層膜, Ｔｉ／Ｉｒ／ＳＲＯ積層膜, Ｔｉ／ＩｒＯ2／Ｉｒ積層膜, ＴｉＡｌＮ／Ｉｒ積層膜, ＴｉＡｌＮ／ＩｒＯ2／Ｉｒ積層膜, ＴｉＡｌＮ／Ｉｒ／ＳＲＯ積層膜, ＴｉＡｌＮ／ＩｒＯ2／Ｉｒ／ＳＲＯ積層膜等を用いることができる。
【００５８】
一方、上部電極４４としては、例えば、Ｐｔ,ＳＲＯ／Ｐｔ,ＩｒＯ2積層膜, ＩｒＯ2／Ｉｒ積層膜,ＳＲＯ／ＩｒＯ2積層膜, ＳＲＯ／ＩｒＯ2／Ｉｒ積層膜等を用いることができる。 
（ＰＺＴ配向性制御）
例えば、強誘電体であるＰＺＴのＺｒ／Ｔｉ＝４５／５５の組成領域では、最大の分極量は図３（ａ）に示すように、（００１）面に垂直なｃ軸[００１]方向にある。最大の分極量を得るには、ｃ軸配向の膜を得なければならないが、本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においてはゾル-ゲル法による製造方法を用いることによって、このｃ軸配向を得るための格子間隔を通常の半導体プロセスと合致させて実現することができる。強誘電体膜４３は下部電極４２上に形成させるが、通常はその下部電極４２の配向性を引き継ぐ形となる。
【００５９】
下部電極４２としてよく用いられるのは、Ｐｔ,Ｉｒ等の金属であるが、これらはＦＣＣ（Ｆａｃｅ Ｃｅｎｔｅｒｅｄ Ｃｕｂｉｃ）の結晶構造を備え、平坦な膜の上に形成するときは(１１１)配向が優先となる。したがって、下部電極の(１１１)配向性に従って、ＰＺＴも(１１１)配向性を得る場合、ＰＺＴ(１１１)配向の理論上の分極量はＰＺＴ(００１)配向の５８％程度である。
【００６０】
本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法においてはゾル-ゲル法による製造方法を用いることによって、ＰＺＴ(００１)の配向を安定して得ることができるため、理論上、約７２％分極量を増加することができる。
【００６１】
（メモリセルアレイ）
本発明の第１の実施の形態に係る強誘電体メモリセルは、特にＭＯＳトランジスタのソース/ドレイン領域に強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「ＴＣユニット」直列接続型チェーン強誘電体メモリ（チェーンＦｅＲＡＭ）、或いは１トランジスタ１キャパシタ型強誘電体メモリ（１Ｔ１Ｃ型ＦｅＲＡＭ）に適用される。
【００６２】
（ＴＣユニット直列接続型）
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルは、例えば、図７に示すように、セルトランジスタＴのソース/ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図７に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続されている。
【００６３】
本発明の第１の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例は、図８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの構成を備える。
【００６４】
ＴＣユニット直列接続型ＦｅＲＡＭセルアレイは、図８に示すように、メモリセルアレイ１０と、メモリセルアレイ１０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１０には、図８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
【００６５】
図８に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
【００６６】
メモリセルアレイ１０は、図８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ１０は、図８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
【００６７】
ＴＣユニット直列接続型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位は、例えば内部電源ＶＰＰ、或いは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、待機状態においては、例えばＷＬ＝ＶＰＰ，ＢＳ＝ＧＮＤとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは回路内接地電位ＧＮＤのいずれかの電位をとる。又、待機状態においては、ＰＬ＝ＧＮＤとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、ＦｅＲＡＭセルから読み出された電荷が転送される。待機状態においては、ＢＬ＝ＧＮＤである。
【００６８】
（１トランジスタ１キャパシタ型）
本発明の第１の実施の形態に係る強誘電体メモリセルを適用可能な他のメモリセルアレイの一例は、図９に示すように、１Ｔ１Ｃ型ＦｅＲＡＭの構成を備える。
【００６９】
１Ｔ１Ｃ型ＦｅＲＡＭは、図９に示すように、メモリセルアレイ１０と、メモリセルアレイ１０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１０には、１Ｔ１Ｃ型ＦｅＲＡＭセルが複数集積される。
【００７０】
１Ｔ１Ｃ型ＦｅＲＡＭのユニットセルは、例えば、図９に示すように、セルトランジスタＴのソースに強誘電体キャパシタＣFEを直列接続した構成を備える。このようなユニットセルは、図９に示すように、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。
【００７１】
各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、セルトランジスタＴのソースに接続される強誘電体キャパシタＣFEの電極と反対側の他方の電極は、図９に示すように、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、セルトランジスタＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。
【００７２】
図９に示すように、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
【００７３】
１Ｔ１Ｃ型ＦｅＲＡＭでは、ワード線ＷＬの電位は、例えば内部電源ＶＰＰ、或いは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、待機状態においては、例えばＷＬ＝ＶＰＰとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは回路内接地電位ＧＮＤのいずれかの電位をとる。又、待機状態においては、ＰＬ＝ＧＮＤとなる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、１Ｔ１Ｃ型ＦｅＲＡＭセルから読み出された電荷が転送される。待機状態においては、ＢＬ＝ＧＮＤである。
【００７４】
本発明の第１の実施の形態に係る強誘電体メモリセルおよびその製造方法によれば、微小結晶を含むゾルゲル液を原料とする強誘電体膜を採用することで、強誘電体膜の配向性の制御に優れ、かつ強誘電体膜の形成を低温で行うことができることで膜質が向上しかつ製造歩留りが向上し、高耐圧で低リーク電流の強誘電体メモリ特性を実現することができる。
【００７５】
[第２の実施の形態]
（１トランジスタ型）
本発明の第２の実施の形態に係る強誘電体メモリセルは、１トランジスタ型強誘電体メモリ（１Ｔ型ＦｅＲＡＭ）に適用される。
【００７６】
本発明の第２の実施の形態に係る強誘電体メモリセルの回路構成は、図１０に示すように表される。即ち、ソース領域をソース線ＳＬに接続し、ドレイン領域をビット線に接続し、ＭＯＳトランジスタのＭＯＳゲートキャパシタ構造を強誘電体材料からなる強誘電体キャパシタ構造で形成し、ＭＯＳゲート電極にワード線ＷＬを接続している。図１０に示すような１Ｔ型ＦｅＲＡＭの構成が、マトリックス状に配列されて、メモリセルアレイを構成する。
【００７７】
（素子構造）
本発明の第２の実施の形態に係る強誘電体メモリセルの断面構造は、図１５に示すように模式的に表される。半導体基板上に強誘電体薄膜およびゲート電極をもつ１Ｔ型のＭＦＩＳ（金属―強誘電体膜―絶縁膜―半導体）型構造の強誘電体メモリである。即ち、本発明の第２の実施の形態に係る強誘電体メモリセルは、図１５に示すように、半導体基板１１に形成された素子分離領域１３と、素子分離領域１３に挟まれた半導体基板１１に形成されたソース/ドレイン領域１２と、ソース/ドレイン領域１２に挟まれた半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に配置された強誘電体膜４３と、強誘電体膜４３上に配置されたゲート電極１６と、素子分離領域１３, ソース/ドレイン領域１２,及びゲート電極１６上に配置された第1層間絶縁膜２１と、第1層間絶縁膜２１中に形成され，ソース/ドレイン領域１２に接続される基板コンタクトプラグ７２と、基板コンタクトプラグ７２に接続される配線層８２,８３とを備え、強誘電体膜４３は、強誘電体の微小結晶５０を含むゾルゲル液を堆積して形成する。ここで、半導体基板１１上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
【００７８】
本発明の第２の実施の形態に係る強誘電体メモリセルにおいては、ゾルゲル液の一回の塗布膜厚が強誘電体の微小結晶５０の最短辺の厚み以下である。
【００７９】
（製造方法）
以下、図１１乃至図１５を用いて、本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法を説明する。
【００８０】
本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法は、半導体基板１１に素子分離領域１３を形成する工程と、素子分離領域１３に挟まれた半導体基板１１にソース/ドレイン領域１２を形成する工程と、ソース/ドレイン領域１２に挟まれた半導体基板１１上にゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４上に,強誘電体の微小結晶５０を含むゾルゲル液を堆積して強誘電体膜４３を形成する工程と、強誘電体膜４３上にゲート電極１６を形成する工程と、素子分離領域１３, ソース/ドレイン領域１２,及びゲート電極１６上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１中に，ソース/ドレイン領域１２に接続される基板コンタクトプラグ７２を形成する工程と、基板コンタクトプラグ７２に接続される配線層８２,８３を形成する工程とを有する。ここで、半導体基板１１上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
【００８１】
図１１乃至図１５は、本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図を示す。
【００８２】
（ａ）まず、図１１に示すように、ｐ半導体基板１１に対して、例えばＳＴＩからなる素子分離領域１３及びメモリセルトランジスタのソース/ドレイン領域１２を形成する。 メモリセルトランジスタの形成においては、通常のＭＯＳトランジスタ、或いはＣＭＯＳトランジスタの製造プロセスを適用することができる。メモリセルトランジスタの形成と同時に、活性な半導体基板１１に、ＣＭＯＳ等のデバイス（図示せず）を形成する。これらは後に作られる強誘電体メモリセル部の論理回路領域となる部分である。
【００８３】
その後、あらかじめ残された活性な半導体基板１１にゲート絶縁膜１４を堆積する。このゲート絶縁膜１４は、例えば、半導体基板１１がシリコンである場合は、シリコンを酸化させることで得られる酸化シリコンがもっとも得やすい絶縁膜である。薄い絶縁膜が必要であることから、他の絶縁膜としては、酸化アルミニウム、酸化ハフニウム、或いは酸化アルミニウムと酸化ハフニウムの複合膜がリーク電流低減の立場から望ましい。
【００８４】
（ｂ）次に、図１２に示すように、ゲート絶縁膜１４上に強誘電体薄膜４３を形成する。本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば、強誘電体膜４３としてＢＩＴを例にとるが、ＳＢＴ、ＢＬＴ、ＰＺＴ等の他の構成材料を有する強誘電体膜４３についても同様の手法を採用して形成することが可能である。
【００８５】
−ゾルゲル法による強誘電体膜の製造方法−
ここで、ゾルゲル法による強誘電体膜の製造方法について、以下の工程（ｃ１）〜（ｃ４）に沿って、説明する。
【００８６】
強誘電体膜４３の堆積方法については、以下のゾルゲル法による堆積方法を実行する。図１２に示すように、ゲート絶縁膜１４上へＢＩＴの微小結晶５０を含むゾルゲル液を塗布して、ゾルゲル塗布膜４９を形成する。ゾルゲル液自体については一般的な市販のゾルゲル溶液を用いることが可能であるが、そのゾルゲル溶液内部には、ＢＩＴの微小結晶５０を含むものとする。
【００８７】
本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば以下の方法でＢＩＴ膜を形成する。
【００８８】
(ｃ１)まず、強誘電体薄膜の原料であるゾルを以下の方法で作成する。
【００８９】
本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法においては、金属アルコキシドのアルコール溶液に適当量の水を添加して加水分解したものを用いる。例えば、エチルアルコール、イソプロピルアルコール、ブチルアルコールなどの低級アルコール類、または２−メトキシエタノールなどのエチレングリコール類、酢酸イソアミルなどのエステル類を基本溶媒とする。
【００９０】
これらの基本溶媒に、強誘電体膜４３の組成を構成するための各元素を化学量論比通りに混合して使用する。
【００９１】
溶解させる量は、例えば、上述の有機溶媒に対して、Ｂｉ,Ｔｉの有機金属化合物を金属酸化物薄膜形成体中の金属の酸化物換算の合計濃度が約５〜２０重量パーセントとなるように溶解させる。このような方法を用いて、ゾルを構成する。また、このゾルはＢＩＴの微小結晶５０を含むものとする。
【００９２】
このＢＩＴの微小結晶５０は、例えば、第１の実施の形態において示した図３（ａ）と同様に、直方体の形状を有し、それぞれの辺の長さをａ，ｂ，ｃとした場合、ａ＜ｂ＜ｃの関係にあるもので、ｂおよびｃで形成される面の方位が（００１）であるものとする。
【００９３】
また、最長辺ｃの長さは２０ｎｍ程度から５０ｎｍ程度が望ましい。最長辺ｃの長さが２０ｎｍ程度から５０ｎｍ程度以下であると微小結晶５０の凝集が起こりやすく、２０ｎｍ程度から５０ｎｍ程度以上であると膜の一様性、平坦性に問題が出てくる可能性があるからである。
【００９４】
（ｃ２）次に、この微小結晶５０を含むゾルゲル液を、図１２に示すように、スピンコートの方法で膜厚をｂ以下の値で、ゲート絶縁膜１４上に塗布して、ゾルゲル塗布膜４９を形成する。塗布後は微小結晶５０は重力的および表面エネルギー的にもっともポテンシャルの低い位置で安定するため、図３（ａ）と同様に、ｂおよびｃからなる面を鉛直方向に向けるところで安定する。
【００９５】
（ｃ３）次に、このゾルゲル塗布膜４９を約７５℃から約２００℃の温度で約５分乾燥させ、その後、約４００℃の温度で酸素雰囲下で約５分の結晶化を行う。従来のゾルゲル法では、７００℃程度の結晶化温度が必要であったが、本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法においては、すでに核になる結晶がゾルゲル塗布膜４９中に存在するため、結晶化温度を低温化することが可能となる。
【００９６】
（ｃ４）次に、結晶化後に再度塗布・乾燥・結晶化のサイクルを行い、所望の膜厚が形成されるまでこの工程を繰り返し、結果として、図１３に示すように、所定の厚さを有するＰＺＴからなる強誘電体膜４３を形成する。本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法においては、例えば、厚さ約１００ｎｍのＢＩＴからなる強誘電体膜４３を形成するまでこのサイクルを行う。結晶化後にはゲル部には収縮が起こるため、微小結晶部は盛り上がり、ゲル部はへこむ形状になる。しかし、塗布・乾燥・結晶化のサイクルを複数回行うことでこの段差は問題のないレベルまで小さくすることができる。
【００９７】
このような工程で得られるＢＩＴ結晶の層は（００１）配向を有するものとなる。ＢＩＴの最大の分極軸はa軸方向であり、４０μＣ/ｃｍ2程度の値を得られる。しかし、このような高い分極量を有する場合、半導体基板１１と強誘電体膜４３との間に電荷のリークが発生しやすく、強誘電体メモリの保持時間を短くすることになる。そのため、ＭＦＩＳ構造に適用する強誘電体膜４３としては分極量の少ないものが好ましい。ＢＩＴについては、ｃ軸方向へは４μＣ/ｃｍ2程度の分極量しかないため、このｃ軸方向がリーク特性の点で特性的には優れている。このような理由で本発明の第２の実施の形態に係る強誘電体メモリセルについては、ｃ軸方向へ強く配向したＢＩＴ膜を形成する。
【００９８】
以上に説明した工程（ｃ１）〜（ｃ４）工程に基くゾルゲル法による強誘電体膜を形成後、以下の工程を継続する。
【００９９】
（ｄ）工程（ｃ４）の後、強誘電体膜４３上にゲート電極１６を形成する。ゲート電極１６としては酸化物である強誘電体膜４３で酸化されて、導電性を失わないような、Ｐｔ,Ａｕなどの貴金属膜、或いは酸化物であっても導電性を失わない、ＩｒＯ2、ＲｕＯ2等の酸化物導電性の膜、或いはそれらの複合膜が好ましい。ゲート電極１６として、Ｐｔの単一層を採用する場合、繰り返し書き込み/読み取りの疲労特性の点で、繰り返し回数を制限する必要がある。
【０１００】
或いは又、ゲート電極１６として、 例えば Ｉｒ/ＩｒＯ2 積層膜をそれぞれ約１０ｎｍ/約２０ｎｍの厚さで堆積させても良い。又、Ｉｒ/ＩｒＯ2 積層膜に替るものとしては、Ｐｔ/ＳＲＯの積層構造、或いは Ｉｒ/ＳＲＯの積層を用いても良い。
【０１０１】
（ｅ）次に、ゲート電極１６上へシリコン酸化物等の絶縁膜を堆積する。例えば 、ＣＶＤ法により、ＳｉＯ2膜を約５００ｎｍの厚さで堆積する（図示省略）。
【０１０２】
（ｆ）次に、図１４に示すように、リソグラフィーによりメモリセルトランジスタのゲート部を形成する。即ち、フォトレジスト膜をマスクとして、ＳｉＯ2膜を異方性エッチングで加工する。フォトレジストをアッシング工程により除去したのち、ＳｉＯ2膜をマスク材として、下部のゲート電極１６,及び強誘電体膜４３をエッチングする。このエッチング工程はゲート絶縁膜１４を残すことで終了しても良い。
【０１０３】
（ｇ）次に、ゲート電極１６,及び強誘電体膜４３からなるゲート領域をマスクとして、イオン注入を行う。このイオン注入により高不純物密度のソース/ドレイン領域を自己整合的に形成することができる。即ち、工程（ａ）において予め形成されたソース/ドレイン領域１２に対して、更に高不純物密度のソース/ドレイン領域を浅く形成することができる。結果として、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を実現することもできる。
【０１０４】
（ｈ）次に、第１層間絶縁膜６１を、例えばＰＥＣＶＤ法によって堆積する。第１層間絶縁膜２１の材料としては、ＳｉＯ2膜を採用することができる。厚さを約１２００ｎｍとする。
【０１０５】
（ｉ）次に、第１層間絶縁膜２１を、例えば、ゲート電極１６上において、約５００ｎｍの厚みを残すように、ＣＭＰ等による平坦化工程を実施する。
【０１０６】
（ｊ）次に、ソース/ドレイン領域１２に対するコンタクトホールを、リソグラフィー工程を経て異方性エッチングによって開口する。
【０１０７】
（ｋ）次に、図１５に示すように、基板コンタクトプラグ７２を、それぞれのコンタクトホールに対して金属を埋め込み，充填することによって、形成する。この埋め込み，充填される金属としては、Ｔｉ/ＴｉＮバリア膜を成膜後に、ＭＯＣＶＤ 法 によりタングステンを堆積することで形成することが望ましい。
【０１０８】
（ｌ）次に、図１５に示すように、Ａｌ,あるいはＣｕなどの金属による配線層８２,８３を堆積工程及びパターニング工程により形成する。
【０１０９】
（ｍ）この後は、 従来の電極形成工程を実施する。すなわち、層間絶縁膜を堆積し、ビアホールと配線層を必要な層だけ形成し、強誘電体メモリを形成する。
【０１１０】
本発明の第２の実施の形態に係る強誘電体メモリセルおよびその製造方法によれば、微小結晶を含むゾルゲル液を原料とする強誘電体膜を採用することで、強誘電体膜の配向性の制御に優れ、かつ強誘電体膜の形成を低温で行うことができることで膜質が向上しかつ製造歩留りが向上し、高耐圧で低リーク電流の強誘電体メモリ特性を実現することができる。
【０１１１】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施の形態に係る強誘電体メモリセルの模式的断面構造図。
【図２】本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図３】本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の説明図であって、（ａ）微細結晶の配向に伴う面方位の説明図、（ｂ）一工程を表す模式的断面構造図。
【図４】本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図５】本発明の第１の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図６】本発明の第１の実施の形態に係る強誘電体メモリセルが複数個ビット線方向に配列された様子を示す模式的断面構造図。
【図７】本発明の第１の実施の形態に係る強誘電体メモリセルのユニットセルが複数個接続されたＴＣユニット直列接続型ＦｅＲＡＭセルブロックの回路構成図。
【図８】本発明の第１の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例であって、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
【図９】本発明の第１の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例であって、１Ｔ１Ｃ型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
【図１０】本発明の第２の実施の形態に係る強誘電体メモリセルを適用可能な１Ｔ型ＦｅＲＡＭの回路構成図。
【図１１】本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図１２】本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図１３】本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図１４】本発明の第２の実施の形態に係る強誘電体メモリセルの製造方法の一工程を表す模式的断面構造図。
【図１５】本発明の第２の実施の形態に係る１Ｔ型ＭＦＩＳ構造の強誘電体メモリセルの模式的断面構造図。
【符号の説明】
【０１１４】
４…ワード線制御回路
５…プレート線制御回路
１０…メモリセルアレイ
１１…ｐ半導体基板
１２…ソース/ドレイン領域
１３…素子分離領域
１４…ゲート絶縁膜
１５,１６…ゲート電極
２０…センスアンプ
２１…第１層間絶縁膜
３１…コンタクトプラグ
４２…下部電極
４３…強誘電体膜
４４…上部電極
４５…キャパシタ保護膜
４９…ゾルゲル塗布膜
５０…微小結晶
６０…ワード線ドライバ（ＷＬ．ＤＲＶ．）
６１…第２層間絶縁膜
６２…ブロック選択線ドライバ（ＢＳ．ＤＲＶ．）
６４…プレート線ドライバ（ＰＬ．ＤＲＶ．）
７１…キャパシタコンタクトプラグ
７２…基板コンタクトプラグ
８０,８１,８２,８３…配線層
ＣFE…強誘電体キャパシタ
ＷＬ，ＷＬ０，ＷＬ１〜ＷＬ７…ワード線
ＢＬ，／ＢＬ…ビット線
ＰＬ，／ＰＬ…プレート線
ＳＬ…ソース線
Ｔ…セルトランジスタ
【図１】
2007318018.tif 000003
【図２】
2007318018.tif 000004
【図３】
2007318018.tif 000005
【図４】
2007318018.tif 000006
【図５】
2007318018.tif 000007
【図６】
2007318018.tif 000008
【図７】
2007318018.tif 000009
【図８】
2007318018.tif 000010
【図９】
2007318018.tif 000011
【図１０】
2007318018.tif 000012
【図１１】
2007318018.tif 000013
【図１２】
2007318018.tif 000014
【図１３】
2007318018.tif 000015
【図１４】
2007318018.tif 000016
【図１５】
2007318018.tif 000017