(57)【要約】【課題】本発明はフレームデータのタイミング可変出力方式に関し，複数系列の情報源からのデータを直並列変換してメモリに記憶して出力タイミング値を換えてバッファリングするのにバッファ量を抑制できることを目的とする。【解決手段】それぞれ一定ビット数（Ｍ）からなるフレームが複数（Ｎ）個で構成する直列信号を発生する情報源からの信号を直並列変換してメモリに書き込んで読み出すデータ生成装置を１乃至（Ｎ＋１）の系に対応する個数設ける。各系の情報源は互いに１フレームだけずらしてＮ×Ｍビット長のデータブロックを生成し，（Ｎ＋１）の系のデータ生成装置は１系の後続のデータブロックを生成し，他の系でも順次，後段の情報源の系に属するデータブロックを発生し，各系のメモリのデータを読み出す時，開始のタイミングを１系統分のメモリ容量により決まる時間の範囲内で可変に読み出して，時間多重された信号を出力するよう構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ一定ビット数（Ｍ）からなるフレームが複数（Ｎ）個で構成する連続した直列信号を発生する情報源からの信号を直並列変換してメモリに書き込んで読み出すデータ生成装置を１乃至（Ｎ＋１）の系に対応する個数設け，
前記データ生成装置の１乃至Ｎの各系の情報源は互いに１フレームだけずらしてＮ×Ｍビット長のデータブロックを生成し，（Ｎ＋１）の系のデータ生成装置は前記１系の最初のデータブロックが終了したタイミングで１系の後続のデータブロックを生成し，該データブロック発生の１フレーム後に１系のデータ生成装置は，２系の最初のデータブロックの後続のデータブロックを生成し，他の３系以下の各データ生成装置も順次，後に配置されたデータ生成装置の系に属する後続のデータブロックを１フレームずつずらして発生し，
前記各系のメモリに書き込まれたデータを読み出す時，読み出し開始のタイミングを１系分のデータ生成装置に増設されたメモリの容量により決まる時間の範囲内で可変に読み出して，時間多重されたＮビット並列の信号を出力することを特徴とするフレームデータのタイミング可変出力方式。
【請求項２】
請求項１において，
前記１乃至（Ｎ＋１）の各系の各データ生成装置を制御する制御部を備え，前記制御部は外部からの試験開始要求入力により試験データ生成指示を各データ生成装置に送信し，
送信開始タイミング設定入力により各系のメモリ読み出しのタイミングの制御信号を発生することを特徴とするフレームデータのタイミング可変出力方式。
【請求項３】
請求項１において，
前記各系のデータ生成装置は，情報源からの直列信号をＮ段シフトレジスタとＮビット毎に前記Ｎ段シフトレジスタの各ビット出力を保持する保持回路とで構成する直並列変換部を備え，変換されたＮビット並列の信号を情報源からの信号の１／Ｎの速度で前記メモリに書き込むことを特徴とするフレームデータのタイミング可変出力方式。
【請求項４】
請求項２において，
前記１乃至（Ｎ＋１）の各系のデータ生成装置は，前記制御部からの読み出しのタイミングの制御信号を受けとると，メモリへの書き込みから１フレーム内で所定時間だけずらせて読み出すための読み出し信号を発生する読み出し制御部を備えることを特徴とするフレームデータのタイミング可変出力方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数系列からなるフレームデータのタイミング可変出力方式に関する。
【０００２】
近年，携帯電話のディジタルの無線伝送等のディジタル技術においては複数系列からなるフレームデータが使用されるので，そのようなデータを扱うディジタル回路のデバッグや試験を行うために複数系列からなるフレームデータを生成して，タイミングを可変で出力する必要があり，そのためにメモリ容量を抑制することが望まれている。
【背景技術】
【０００３】
複数系列からなるフレームデータを使用するディジタル回路のデバッグや試験を行う場合，対象回路に入力するテストパターンについて，１データ／１クロック当たりの有効ビット数が，多ビット且つ可変である場合，シリアル状で構成される情報源に対し，直並列（Ｓ／Ｐ）変換，データレート変換が必要となる。また，試験を行う場合，試験開始タイミングと開始時の送信信号を所望の内容にするため，規定されたものに明確に設定する必要がある。
【０００４】
図５は連続性のあるディジタル送信信号の例である。この信号は直列のＭビットで１フレームを構成し，各送信フレームは並列なＮビット（Ｎはパラレルビット数）で構成される。
【０００５】
図６は情報源の信号のＮパラレル変換の例である。ａ．はＭビットで１送信フレームを形成する信号が４フレーム分で１つの情報源（Ｐ−１）が構成される様子を示し，ｂ．はこの情報源Ｐ−１に続いて１フレームずつ位相をずらして情報源Ｐ−２の４フレーム分が発生し，更に情報源Ｐ−３，Ｐ−４の情報がそれぞれ４フレーム分シリアルに発生することを示す。これらの４フレーム分の各情報源は，ｃ．に示すように４並列（Ｎパラレル，Ｎ＝４の場合）化されて無線伝送される。
【０００６】
このように並列された無線伝送方式は，携帯電話における第３世代移動体通信システムの標準化プロジェクト（または標準規格）である３ＧＰＰ（3rd Generation Partnership Project）において規定された方式に対応する。３ＧＰＰでは，１シンボルあたりの情報量が２ビットのＱＰＳＫ（Quadrature PHASE Shift Keying:４相位相シフトキーイング），４ビットの１６ＱＡＭ（Quadrature Amplitude Modulation:直交振幅変調)，６ビットの６４ＱＡＭで，可変と定義されている。従って，試験を行う場合にも情報源として同様の信号を生成する必要がある。なお，２ビットのＱＰＳＫの場合はパラレルビット数Ｎ＝２，４ビットの１６ＱＡＭの場合パラレルビット数Ｎ＝４となる。
【０００７】
図７は従来例のタイムチャート，図８は従来例の構成図，図９は出力タイミングの変更許容時間の説明図である。
【０００８】
図８に示す従来例の構成において，８０−１〜８０−Ｎは各系１〜系Ｎの情報源，８１−１〜８１−Ｎは１：Ｎは各系の情報源の直列信号をＮ個の並列信号に変換する直並列（Ｓ／Ｐで表示）変換部，８２−１〜８２−Ｎは各系に対応して設けられたメモリ，８３−１〜８３−Ｎは各系のメモリ８２−１〜８２−Ｎの読み出しデータを受けとって出力するバッファリング，８４はＮ系統の信号を多重化するＮ系統多重部である。
【０００９】
図７に示すタイムチャートは，図８に示す系統の数としてＮ＝４の場合を示し，図７のａ．は情報源（図８の８０−１〜８０−４に対応）であり，１フレーム（４ビット）ずつ位相をずらして順番に系１〜系４の情報源の信号が発生し，各系はＡ０〜Ａ１５，Ｂ０〜Ｂ１５，Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５のそれぞれ１６ビットの直列信号であり，各系は１フレームずつ位相をずらして発生する。図７のａ．の各系の信号は，それぞれの系の直並列変換部（図８の８１−１〜８１−４に対応）で並列信号に変換されて，それぞれの系のメモリ（図８の８２−１〜８２−４に対応）に４ビット並列に書き込まれる。メモリへ書き込みのタイミングは図７のｂ．に示す。各系のメモリ８２−１〜８２−４に格納されたＡ０〜Ａ１５，Ｂ０〜Ｂ１５，Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５のデータは，それぞれ各系１〜系４から発生する後続のデータＡ０〜Ａ１５，Ｂ０〜Ｂ１５，Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５が直並列変換されて対応するメモリ８２−１〜８２−４に書き込まれる前に読み出す必要がある（そうしないと前のデータに上書きされて消えてしまう）。そのため，各系のメモリのデータは前の１６ビット（４ビット×４）の書き込みが終了した直後のタイミングで図７のｃ．に示すように１フレーム内に高速で読み出しが行われる。
【００１０】
メモリから読み出された各系１〜系４のデータは，図８のバッファリング８３−１〜８３−４に格納される。このバッファリング８３−１〜８３−４は，４ビット並列のシフトレジスタ形式で保持される。この場合，図７のｄ．に示すようにメモリから読み出した後，一定のタイミング（図７のｄ．の例ではメモリの４回の読み出し時間の後）でバッファリングされて，バッファリング８３−１〜８３−４からは，図７のｅ．に示すように１ビット分遅れてＮ系統多重部８４に順次出力されて，多重化信号が得られる。
【００１１】
上記図８に示す構成において，フレーム長Ｍ（図７ではＭ＝４ビット）に情報源Ｐ（図７では４系統の情報源）について，１：Ｎ（図７ではＮ＝４）の直並列変換をした後，出力タイミングを変更することが可能な時間をＱとした時，Ｑ＝Ｍ−（Ｐ／Ｎ）クロックである。この原理を図９に示す。この事象は直並列変換後のデータレート変換の際，メモリからデータを読み出すタイミングについて，読み出し動作が書き込み動作より時間的に前に行わなければならないことに起因し，１フレームを越えて時間的余裕をもてないことを意味する。従来の方法では，図８に示すように更に出力タイミング変更時間を設ける場合，情報源のＮ系統すべてにおいて，後段で出力タイミングに応じたバッファリングを行っていた。この場合，必要なバッファリングの量はＮ2 ×不足サイクル（ビット）で求めることができる。
【００１２】
図８の例により説明すると，図７のタイムチャートでは，フレーム長Ｍ＝４，情報源Ｐ＝１６，Ｎ（系の数）＝４であるから，Ｑ（クロック）＝Ｍ−（Ｐ／Ｎ）＝４−（１６／４）＝０となり，図７のｄ．のバッファリングのタイミングとするには４クロック分だけ遅延する必要があり，不足サイクル＝４であるため，バッファリングのサイズは４2 ×４＝６４（ビット）となる。
【００１３】
従来技術として，直列のＭ個のデータ群からなる速度ｆｓの直列信号を直並列変換回路によりｍ相の所定並びの並列データに変換して速度ｆｓ／ｍに変換し，この並列データを第１のセレクタで決められた関係で並び換え，得られたｍ相の並列データをｍ個のメモリ回路に記憶し，ｍ個のメモリから読み出した並列データを第２のセレクタによりｍ個の並列データを異なる並びの並列データに変換して出力することにより，低速で少容量メモリ回路で高速の直列データと低速の並列データのインタフェースを取るデータ速度変換処理回路が知られている（特許文献１参照）。
【特許文献１】特開昭６２−５７３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記した図８に示す構成では，複数系列の情報源の直列データを並列データに変換してメモリに記憶して，各系統の後続のデータによりメモリが上書きされるまえに読み出してバッファリングにより必要なタイミングで出力して複数系列のデータを多重化した信号を生成することは，例えば第３世代の携帯電話を試験する場合のようにタイミングを変えて出力したい場合，タイミングの長さに応じてバッファリング用のメモリ容量がＮ2 ×サイクル数という比率で増大するため，不足サイクルの増加に伴い，Ｎ2 の倍数でバッファリングが必要となり，ハードリソース（メモリ容量）の不足，高消費電力，回路パフォーマンスの低下を招く等の問題があった。
【００１５】
上記の特許文献１の技術は，高速の直列データと低速の並列データとのインタフェースを取るためにメモリとセレクタを使用して並列データの配列を並び換えるための技術であり，上記のバッファリングによる出力タイミングの調整を行う場合の問題を解決するものではない。
【００１６】
本発明は複数系列の情報源からの直列データを並列データに変換してメモリに記憶したデータを出力タイミング値を換えてバッファリングするのにバッファ増加を抑制することができるフレームデータのタイミング可変出力方式を提供することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の基本構成を示す。Ａ．は構成を示し，Ｂ．は各情報源から発生する直列データが発生するタイミングを示す。図１のＡ．において，１−１〜１−（Ｎ＋１）はパラレル数Ｎより１だけ多い（Ｎ＋１）個設けられたデータ生成装置であり，各データ生成装置内の１０−１〜１０−（Ｎ＋１）はそれぞれ系１〜系（Ｎ＋１）の情報源，１１−１〜１１−（Ｎ＋１）はそれぞれ系１〜系（Ｎ＋１）に対応する１：Ｎ（Ｎはパラレル数）の直並列（Ｓ／Ｐ）変換部，１２−１〜１２−（Ｎ＋１）はそれぞれ系１〜系（Ｎ＋１）に対応する１フレーム分のメモリ，２は制御部，３はＮ系統の出力を多重化するＮ系統多重部である。
【００１８】
本発明では，各データ生成装置１−１〜１−（Ｎ＋１）内の情報源１０−１〜１０−Ｎ，直並列変換部１１−１〜１１−Ｎ，メモリ１２−１〜１２−Ｎは従来例（図８）と同様であるが，従来例に備えられたバッファリングを無くして，情報源１０−（Ｎ＋１），直並列（Ｓ／Ｐ）変換部１１−（Ｎ＋１）及びメモリ１２−（Ｎ＋１）を新たに追加し，１フレーム分の容量を持つ系の増設することで，系の全てのメモリにおいて読み出し開始の時間的余裕が１フレーム分確保するようにしたものである。
【００１９】
図１のＡ．の構成において，制御部２からの指示により各データ生成装置１−１〜１−（Ｎ＋１）においてそれぞれ情報源１０−１〜１０−Ｎが駆動されると，Ｂ．の(1) 〜(N) に示すように１フレーム長の時間をずらして系統１〜系統Ｎの直列データが順番に発生する。各直列データはＭビット１フレームでＮフレーム（Ｍ×Ｎビット）で１ブロックの長さを持つ。図１のＢ．の(N) に示すように情報源１０−Ｎから系統Ｎの直列データの１ブロックの先頭のフレームが生成すると，次のフレームが開始するタイミングで図１のＢ．の（Ｎ＋１）に示すように情報源１０−（Ｎ＋１）から系統１で最初に発生した直列データ（情報源１０−１から最初に発生した直列データ）のブロックに続く直列データのブロックの先頭のフレームが発生する。更に，情報源１０−（Ｎ＋１）からの直列データの先頭フレームに続くフレームの先頭のタイミングで，情報源１０−１から系統２の後続のブロックの先頭のフレームが発生する。更に，次のフレームが開始するタイミングで，情報源１０−２から系統３の後続のブロックの先頭のフレームが発生する。これに続くブロックの先頭のフレームのタイミングで情報源１０−３から系統４の後続のブロックの先頭のフレームが発生し，以下，同様に隣接する系統で発生すべき直列データが先行する系統の情報源において直列データを発生させる。
【００２０】
これらの各情報源からのデータはそれぞれ対応する１：Ｎ直並列（Ｓ／Ｐ）変換部１１−１〜１１−（Ｎ＋１）で並列信号に変換されて１／Ｎに低速化され，更に並列データは順次メモリ１２−１〜１２−（Ｎ＋１）に記憶される。ここで，メモリ１２−１からの系統１の最初のブロックのデータの読み出しは，系統１の後続のブロックのデータがメモリ１２−（Ｎ＋１）に記憶されており，同じメモリ１２−１に系統１の最初のブロックに続いて系統１の後続のブロックが書き込まれることがなく，メモリ１２−（Ｎ＋１）に書き込まれるので，読み出しまでのタイミングがメモリの容量分の範囲内で調整可能となる。なお，各系のメモリからの読み出しは，書き込み時のＮ倍のデータレートで読み出される。他の系統２〜Ｎのデータについても同様に順次メモリ１２−１〜１２−Ｎから読み出され，その後の系統２の後続のブロックのデータは情報源１０−１から発生しているため系統１のメモリ１２−１から読み出される。この後に，系統３の後続のブロックのデータは情報源１０−２から発生しているため，系統２のメモリ１２−２から読み出され，以下同様に，順次，各系統４〜Ｎのブロックのデータはメモリ１２−３〜１２−（Ｎ−１）から読み出される。各系のメモリ１２−１〜１２−（Ｎ＋１）からの読み出しデータは順番に時間位置をずらしてＮ系統多重部３で連続したデータとして時間多重される。
【発明の効果】
【００２１】
本発明は複数系列の情報源の直列データを並列データに変換したパラレルビット数Ｎに対応してＮ2 ×（出力タイミング変更値）で増加傾向にあったバッファリングのメモリ容量をＮ×フレームサイクル数Ｍ（ビット）×フレーム数のバッファリングに軽減することができる。
【発明を実施するための最良の形態】
【００２２】
図２は実施例の構成を示す図である。この実施例では複数系列の情報源からそれぞれ直列データを発生して，それらを多重化した信号を試験信号として出力する場合の構成である。図中，１−１は系１のデータ生成装置，１−２は系２のデータ生成装置，…，１−Ｎは系Ｎのデータ生成装置，１−（Ｎ＋１）は系Ｎ＋１のデータ生成装置であり，各系のデータ生成装置内の１０は図１に示す各系１〜Ｎ＋１の情報源（１０−１〜１０−（Ｎ＋１））に対応する試験パターン発生回路，１１は図１の１：Ｎ直並列変換部（１１−１〜１１−（Ｎ＋１））に対応する直並列変換部，１１０はＮ段シフトレジスタ，１１１は並列データを保持する保持回路，１２は図１のメモリ（１２−１〜１２−（Ｎ＋１））に対応するレート変換用メモリ，１２０はメモリ書き込み制御部，１２１はメモリ読み出し制御部，１３は試験データ生成タイミング部である。２’は上記図１の制御部２に対応するスケジューラ，２０は試験データ生成スケジューリング部，２１は内部タイマ，２２は送信スケジューリング部である。３’は上記図１のＮ系統多重部３に対応する時間多重・信号送信部である。
【００２３】
図２の中の(1) 〜(8) は各部を制御するための制御信号を表し，ａ〜ｄは各部から発生するデータ信号を表す。また，図３は実施例の構成により生成するデータのタイムチャートを示し，図３を参照しながら図２の動作を説明する。但し，図３のタイムチャートは図２の構成がＮ＝４の場合であり，系１〜系５（＝Ｎ＋１）の５つの系に対応するデータ生成装置が備えられている例である。
【００２４】
図２のスケジューラ２’への試験開始要求信号（外部入力）が入力されると，試験データ生成スケジューリング部２０と内部タイマ２１が駆動される。試験データ生成スケジューリング部２０は各系のデータ生成装置１−１〜１−（Ｎ＋１）の試験データ生成タイミング部１３を駆動する（図２の(1))。各系の試験データ生成タイミング部１３は，試験パターン発生回路１０に試験開始トリガ（図２の(2))を供給して試験パターン発生が開始される。系１の試験パターン発生回路１０からは図２のａの中の系１として示すＡ０〜Ａ１５の１６ビットの直列データが発生する。この直列データは１フレームが４ビットで構成され，４フレームで１ブロックを構成する。図２のａの系２には系１のデータの発生から１フレーム後にＢ０〜Ｂ１５の１６ビットの直列データが発生し，以下１フレームずつ遅れて系３，系４のデータＣ０〜Ｃ１５，Ｄ０〜Ｄ１５の直列データが発生する。この系４のデータが発生して１フレーム後のタイミングで，且つ上記系１のデータのブロック（Ａ０〜Ａ１５）の終了直後のタイミングに系５（Ｎ＋１の系）の試験パターン発生回路１０から系１のデータのブロック（Ａ０〜Ａ１５）の続きのデータブロック（Ａ０〜Ａ１５）が発生する。
【００２５】
この後，系５の試験パターン発生回路１０からのデータが発生して１フレーム後のタイミングで，系２のデータのブロック（Ｂ０〜Ｂ１５）の終了直後に系１の試験パターン発生回路１０から系２のデータのブロック（Ｂ０〜Ｂ１５）が発生する。以下，同様に図３のａ．に示すように系２，系３，……の試験パターン発生回路１０からそれぞれ系３，系４，……のデータのブロック（Ｃ０〜Ｃ１５，Ｄ０〜Ｄ１５，……）が順次発生する。
【００２６】
各系の試験パターン発生回路（図２の１０）から発生した図３のａに示す直列のデータは，直並列変換部１１の中のＮ段シフトレジスタ１１０へ入力され，Ｎ＝４であるため，４ビット分が入力された状態，シフトレジスタの各タップ出力を保持回路１１１において保持指示信号（図２の(3))を基準に保持される。保持指示信号は，パラレルビット数Ｎ（図３の例では４ビット）に対応した周期であり，保持により生成された信号（図２のｂ及び図３の書き込み信号ｂ）も図３のａに比べてＮ倍の更新周期となる。図３のｂはレート変換用メモリ１２への書き込み信号となり，試験データ生成タイミング部１３からのメモリ書き込み要求（図２の(4))を受けたメモリ書き込み制御部１２０はタイミングを合わせながらレート変換用メモリ１２に対する書き込みアドレスの生成及び書き込みイネーブル信号の生成を行う（図２の(5))。
【００２７】
この後，各系のデータ生成装置１−１，１−２，……内のレート変換用メモリ１２に記憶されたデータの読み出しは，スケジューラ２’への送信開始タイミング設定入力（外部入力）をトリガとする内部タイマ２１の設定に従って，送信スケジューリング部２２からの出力タイミングの制御により行われる（図２の(6))。これにより，各系のメモリ読み出し制御部１２１からの読み出しアドレス（図２の(7))を基準に読み出され，図３のｃのように各系の読み出しデータが発生する。レート変換用メモリ１２は１フレーム分の容量があり，１フレーム分の信号について書き込みが完了した段階から任意のタイミングで，書き込み側に比べてＮ倍速で読み出しが行われる。読み出し開始タイミングの許容範囲は系の数とＮの値に依存しており，系の数（パラレル数Ｎ）で求められるフレーム数分の遅延が許容される。各系で読み出された信号（図２，図３のｃ）は，スケジューラ２’の送信スケジューリング部２２からの多重のスケジューリング信号（図２の(8))を基準に時間多重・信号送信部３’で時間多重され（図２，図３のｄ），送信される。
【００２８】
各系のスケジューリングを制御するスケジューラ２’では試験開始要求入力，送信開始タイミング設定入力を受けて，次に挙げるタイミング信号を各系に対し分配する。
【００２９】
(a) 試験開始要求をトリガとするデータ生成開始タイミング（図２の(1))により，試験データの並列化について，各系の多重のため，系毎に１フレーム単位での時間差を有した生成開始タイミングを生成し，送出する。
【００３０】
(b) 送信開始要求をトリガとし，内部タイマ（図２の２１）と送信開始タイミング設定の関係により送信開始タイミング（図２の(6))を送出する。
【００３１】
図４は本発明による効果の説明図であり，Ａ．は横軸の出力タイミング変更値に対するバッファ量（単位はビット）を表し，従来方法では図のように出力タイミング値の増加に伴い，一様にバッファ量も増加している。これに対し，本発明ではバッファ量の増加は１フレームあたりのサイクル数に依存しているため，フレームサイクル単位での増加傾向となっている。また，出力タイミング変更値が小さいところでは，本発明によりバッファ量が少なくなる傾向にある。これは，出力タイミングの可変に際して大きな値をとりうるシステムの場合に本発明が効果的であることを示している。
【００３２】
図４のＢ．はパラレルビット数Ｎに対し，バッファ増加の割合を示し，従来方法ではＮの増加に伴いＮ2 に比例して増加するが，本発明ではパラレルビット数Ｎ×フレームサイクル数Ｍに従い増加する。これはＮが大きな値をとりうるシステムにおいて本発明が有効であることを示している。
【００３３】
図４により，本発明がハードリソースの削減，低消費電力，回路効率の向上に寄与することを表している。
【産業上の利用可能性】
【００３４】
本発明は伝送される複数系統のフレーム構成の直列データを直並列変換して送信する信号であって，各フレームのフレーム長に対して並列信号を高速で送信する場合に，出力タイミングの可変に送信するのに有効に利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の基本構成を示す図である。
【図２】実施例の構成を示す図である。
【図３】実施例の構成により生成するデータのタイムチャートを示す図である。
【図４】本発明による効果の説明図である。
【図５】連続性のあるディジタル送信信号の例を示す図である。
【図６】情報源の信号のＮパラレル変換の例を示す図である。
【図７】従来例のタイムチャートを示す図である。
【図８】従来例の構成を示す図である。
【図９】出力タイミングの変更許容時間の説明図である。
【符号の説明】
【００３６】
１−１〜１−（Ｎ＋１）      各系１〜系（Ｎ＋１）のデータ生成装置
１０−１〜１０−（Ｎ＋１）  各系１〜系（Ｎ＋１）の情報源
１１−１〜１１−（Ｎ＋１）  各系１〜系（Ｎ＋１）の１：Ｎの直並列（Ｓ／Ｐ）変換                              部
１２−１〜１２−（Ｎ＋１）  各系１〜系（Ｎ＋１）の１フレーム分のメモリ
２        制御部
３        Ｎ系統多重部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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