(57)【要約】【課題】  メタル配線の配線密度の低下を防止しながら、ビアホール周辺部分のメタル領域ができるだけ広いダブル・ビア・セルを配置する方法を提供する。【解決手段】  半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程終了後のレイアウトデータを読み込んで、シングル・ビア・セルとそれに隣接するメタル配線との間隔を算出し、その間隔を設計基準と照合してダブル・ビア・セルへの置換が可能か判定し、置換が可能であれば、ダブル・ビア・セル・ライブラリに格納されているビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルの中からビアホール周辺のメタル領域の幅が最も広くなるダブル・ビア・セルを選択し、シングル・ビア・セルに置換して配置する。【選択図】  図３
2007088178.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに置換して、前記シングル・ビア・セルに隣接するメタル配線との間隔に応じてビアホール周辺のメタル領域の幅を変化させたダブル・ビア・セルを配置することを特徴とするダブル・ビア・セルの配置方法。
【請求項２】
ビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルを予め用意しておき、半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに隣接するメタル配線との間隔に応じて前記複数種類のダブル・ビア・セルの中からビアホール周辺のメタル領域の幅が最も広くなるダブル・ビア・セルを選択し、前記シングル・ビア・セルに置換して配置することを特徴とするダブル・ビア・セルの配置方法。
【請求項３】
シングル・ビア・セルを用いて多層メタル配線を行った半導体集積回路のレイアウトデータに対して、前記シングル・ビア・セルと隣接するメタル配線との間隔を算出するステップと、
前記間隔をもとに、ビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルを格納したダブル・ビア・セル・ライブラリの中から、前記シングル・ビア・セルと置換可能なダブル・ビア・セルを選出するステップと、
前記選出されたダブル・ビア・セルの中から前記ビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルを選択するステップと、
前記シングル・ビア・セルを前記選択したダブル・ビア・セルに置換するステップと
を有することを特徴とするダブル・ビア・セルの配置方法。
【請求項４】
半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに置換してダブル・ビア・セルを配置し、前記ダブル・ビア・セルのビアホール周辺のメタル領域の幅を隣接するメタル配線との間隔に応じて変化させることを特徴とするダブル・ビア・セルの配置方法。
【請求項５】
シングル・ビア・セルを用いて多層メタル配線を行った半導体集積回路のレイアウトデータに対して、前記シングル・ビア・セルと隣接するメタル配線との間隔を算出するステップと、
前記間隔をもとに、前記シングル・ビア・セルをビアホール周辺のメタル領域が設計基準上の最小幅のダブル・ビア・セルに置換可能かどうかを判定するステップと、
前記置換可能と判定されたシングル・ビア・セルを前記ダブル・ビア・セルに置換するステップと、
前記置換されたダブル・ビア・セルと隣接するメタル配線との残余間隔を算出するステップと、
前記残余間隔が設計基準を満たす範囲内で前記ダブル・ビア・セルの前記ビアホール周辺のメタル領域の幅を増加させるステップと
を有することを特徴とするダブル・ビア・セルの配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト工程に関し、特に異なるメタル配線層間を接続するダブル・ビア・セルの配置方法に関する。
【背景技術】
【０００２】
ナノメータテクノロジの進展に伴い、半導体集積回路の設計の各段階において、製造歩留りを考慮した設計手法、いわゆるＤＦＭ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ）手法の導入が必要になっている。
【０００３】
半導体集積回路の製造歩留りを低下させる要因の一つに、メタル配線層間を接続するビアで発生するエレクトロマイグレーションやストレスマイグレーションがある。その対策として、従来、１つの接続箇所に１個しか用いていなかったビアホールを２つ用いることにするダブル・ビアが効果を有することが知られている（例えば、特許文献１参照。）。
【０００４】
半導体集積回路のレイアウト工程では、ビアホールを配置するときはビアホールとその周辺部分のメタル層とを１つのセルにしたビア・セルを配置することが行われる。ダブル・ビアを配置するときは、１つのビア・セルの中に２つのビアホールとその周辺部分のメタル層とを配置したダブル・ビア・セルが用いられる。これに対して、従来の１つのビアホールのみを有するビア・セルはシングル・ビア・セルと称される。
【０００５】
また、ビアホールの周辺部分のメタルの領域を広くするほどメタル配線の信頼性は向上する。そのため、ダブル・ビア・セルのビアホールの周辺部分のメタル領域を広く取るほど製造歩留りの向上が望める。
【０００６】
しかし、ビアホール周辺部分のメタル領域の広いダブル・ビア・セルの使用は、メタル配線の配線密度とのトレード・オフの関係にあり、半導体集積回路の総てのビアをビアホール周辺部分のメタル領域の広いダブル・ビア・セルとすると配線密度が低下し、チップサイズが増大するという問題があった。
【特許文献１】特開２００５−２６３９０号公報  （第１３ページ、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、メタル配線の配線密度の低下を防止しながら、ビアホール周辺部分のメタル領域ができるだけ広いダブル・ビア・セルを配置する方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに置換して、前記シングル・ビア・セルに隣接するメタル配線との間隔に応じてビアホール周辺のメタル領域の幅を変化させたダブル・ビア・セルを配置することを特徴とするダブル・ビア・セルの配置方法が提供される。
【０００９】
また、本発明の別の一態様によれば、ビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルを予め用意しておき、半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに隣接するメタル配線との間隔に応じて前記複数種類のダブル・ビア・セルの中からビアホール周辺のメタル領域の幅が最も広くなるダブル・ビア・セルを選択し、前記シングル・ビア・セルに置換して配置することを特徴とするダブル・ビア・セルの配置方法が提供される。
【００１０】
また、本発明のさらに別の一態様によれば、シングル・ビア・セルを用いて多層メタル配線を行った半導体集積回路のレイアウトデータに対して、前記シングル・ビア・セルと隣接するメタル配線との間隔を算出するステップと、前記間隔をもとに、ビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルを格納したダブル・ビア・セル・ライブラリの中から、前記シングル・ビア・セルと置換可能なダブル・ビア・セルを選出するステップと、前記選出されたダブル・ビア・セルの中から前記ビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルを選択するステップと、前記シングル・ビア・セルを前記選択したダブル・ビア・セルに置換するステップとを有することを特徴とするダブル・ビア・セルの配置方法が提供される。
【００１１】
また、本発明のさらに別の一態様によれば、半導体集積回路のレイアウト設計におけるシングル・ビア・セルを用いた多層メタル配線工程の終了後、前記シングル・ビア・セルに置換してダブル・ビア・セルを配置し、前記ダブル・ビア・セルのビアホール周辺のメタル領域の幅を隣接するメタル配線との間隔に応じて変化させることを特徴とするダブル・ビア・セルの配置方法が提供される。
【００１２】
また、本発明のさらに別の一態様によれば、シングル・ビア・セルを用いて多層メタル配線を行った半導体集積回路のレイアウトデータに対して、前記シングル・ビア・セルと隣接するメタル配線との間隔を算出するステップと、前記間隔をもとに、前記シングル・ビア・セルをビアホール周辺のメタル領域が設計基準上の最小幅のダブル・ビア・セルに置換可能かどうかを判定するステップと、前記置換可能と判定されたシングル・ビア・セルを前記ダブル・ビア・セルに置換するステップと、前記置換されたダブル・ビア・セルと隣接するメタル配線との残余間隔を算出するステップと、前記残余間隔が設計基準を満たす範囲内で前記ダブル・ビア・セルの前記ビアホール周辺のメタル領域の幅を増加させるステップとを有することを特徴とするダブル・ビア・セルの配置方法が提供される。
【発明の効果】
【００１３】
本発明によれば、メタル配線の配線密度の低下を防止しながら、ビアホール周辺部分のメタル領域をできるだけ広くしたダブル・ビア・セルを配置することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１に係るダブル・ビア・セルの配置方法によりダブル・ビア・セルの配置処理を行なう機能ブロックの構成の例を示すブロック図である。
【００１６】
本実施例のダブル・ビア・セルの配置方法によるダブル・ビア・セルの配置処理は、例えば、半導体集積回路のレイアウト設計に使用するＥＤＡツール１００を用いて実行される。
【００１７】
また、ＥＤＡツール１００へ読み込まれるデータベースとして、シングル・ビア・セルを用いた多層メタル配線工程終了後のレイアウトデータ２００、シングル・ビア・セルとメタル配線との最小間隔やメタル配線間の最小スペースなどを定めたレイアウトに関する設計基準３００、およびビアホール周辺のメタル領域の幅の異なる複数種類のダブル・ビア・セルが格納されているダブル・ビア・セル・ライブラリ４００が用いられる。
【００１８】
ＥＤＡツール１００には、レイアウトデータ２００をデータベースから読み込むレイアウトデータ読み込み部１と、読み込んだレイアウトデータ２００からシングル・ビア・セルの配置位置を抽出するシングル・ビア・セル抽出部２と、シングル・ビア・セルの配置位置データをもとにシングル・ビア・セルと隣接メタル配線との間隔を算出する隣接メタル配線との間隔算出部３と、隣接メタル配線との間隔を設計基準３００と照合してダブル・ビア・セルへの置換が可能かどうかを判定するダブル・ビア・セルへの置換判定部４と、ダブル・ビア・セルへの置換が可能な場合、ダブル・ビア・セル・ライブラリ４００から置換可能なダブル・ビア・セルを総て選出するダブル・ビア・セル選出部５と、選出されたダブル・ビア・セルの中からビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルを選択するダブル・ビア・セル選択部６と、シングル・ビア・セルを選択されたダブル・ビア・セルへ置換するダブル・ビア・セルへの置換処理部７とを有する。
【００１９】
ダブル・ビア・セルへの置換処理部７によりシングル・ビア・セルがダブル・ビア・セルへ置換されたレイアウトデータは、置換処理済みレイアウトデータ５００としてＥＤＡツール１００から出力される。
【００２０】
図２は、ダブル・ビア・セル・ライブラリ４００に格納されているダブル・ビア・セル・の例を示すパターン図である。ここでは、ビアホール１１を覆うメタル１２のビアホール１１の周辺領域幅が異なる７種類のダブル・ビア・セル（ダブル・ビア・セルＡ〜Ｇ）の例を示す。
【００２１】
このうち、ダブル・ビア・セルＡのセル幅が最も狭く、セル幅がＷ１であるものとする。このダブル・ビア・セルＡのビアホール１１周辺のメタル領域幅を左右ともにｔ１とする。
【００２２】
これに対して、ダブル・ビア・セルＢは、右側のビアホール１１周辺のメタル領域幅をダブル・ビア・セルＡより広いｔ２（ｔ２＞ｔ１）とし、ダブル・ビア・セルＣは、左側のビアホール１１周辺のメタル領域幅をｔ２とし、ダブル・ビア・セルＤは、ビアホール１１周辺のメタル領域幅を左右ともにｔ２としたものである。
【００２３】
また、ダブル・ビア・セルＥは、右側のビアホール１１周辺のメタル領域幅をダブル・ビア・セルＤより広いｔ３（ｔ３＞ｔ２）とし、ダブル・ビア・セルＦは、左側のビアホール１１周辺のメタル領域幅をｔ３とし、ダブル・ビア・セルＧは、ビアホール１１周辺のメタル領域幅を左右ともにｔ３としたものである。
【００２４】
図３は、本発明の実施例１に係るダブル・ビア・セルの配置方法の処理フローを示すフローチャートである。
【００２５】
図３に示すフローチャートを用いて本実施例のダブル・ビア・セルの配置方法について、図４および図５に示すレイアウト図を参照しながら説明する。また、配置するダブル・ビア・セルは、図２に示したものを用いるものとする。
【００２６】
本実施例の配置方法を用いてダブル・ビア・セルの配置処理を開始するときは、まず、シングル・ビア・セルを用いた多層メタル配線工程終了後のレイアウトデータをデータベースから読み込む（ステップＳ０１）。
【００２７】
次に、読み込んだレイアウトデータを検索してシングル・ビア・セルを探索し、最初に見つかったシングル・ビア・セルの配置位置をレイアウトデータから抽出する（ステップＳ０２）。
【００２８】
さらに、そのシングル・ビア・セルに隣接するメタル配線の配置位置をレイアウトデータから抽出し、シングル・ビア・セルと隣接するメタル配線との間隔を算出する（ステップＳ０３）。
【００２９】
続いて、算出された隣接メタル配線との間隔をレイアウト設計に関する設計基準と照合し、このシングル・ビア・セルをダブル・ビア・セルへ置換することが可能かどうかを判定する。具体的には、シングル・ビア・セルを図２に示したダブル・ビア・セルの中で最もセル幅の狭いダブル・ビア・セルＡへ置換したと仮定し、その場合でも、最小メタルスペースに関する設計基準を満たせるかどうかによって判定する（ステップＳ０４）。
【００３０】
図４に、このステップＳ０４における判定処理の例を示す。
【００３１】
図４（ａ）に示すようなシングル・ビア・セル７０と隣接メタル配線１３との間隔がｄ１である場合、図４（ｂ）に示すように、シングル・ビア・セル７０をダブル・ビア・セルＡへ置換したと仮定する。ダブル・ビア・セルＡのセル幅がＷ１であるので、この場合、ダブル・ビア・セルＡと隣接メタル配線１３とのメタルスペースは（ｄ１−Ｗ１）となる。そこで、このメタルスペース（ｄ１−Ｗ１）が設計基準上の最小メタルスペースＳ以上あるかどうかを検証する。図４（ｂ）の例では、（ｄ１−Ｗ１）≧Ｓであるので、この場合、シングル・ビア・セル７０は、ダブル・ビア・セルへの置換が可能と判定される。
【００３２】
一方、図４（ｃ）に示すようなシングル・ビア・セル７１と隣接メタル配線１３との間隔がｄ２である場合、図４（ｄ）に示すように、シングル・ビア・セル７１をダブル・ビア・セルＡへ置換したと仮定すると、ダブル・ビア・セルＡと隣接メタル配線１３とのメタルスペースは（ｄ２−Ｗ１）となる。図４（ｂ）の例では、（ｄ２−Ｗ１）＜Ｓであるので、この場合、シングル・ビア・セル７１は、ダブル・ビア・セルへの置換が不可能と判定される。
【００３３】
図３のフローチャートに戻って、ステップＳ０４でダブル・ビア・セルへの置換が可能と判定された場合（ＹＥＳ）、置換可能なダブル・ビア・セルの総てをダブル・ビア・セル・ライブラリから選出する（ステップＳ０５）。
【００３４】
すなわち、ステップＳ０４では最小セル幅Ｗ１のダブル・ビア・セルＡを用いてダブル・ビア・セルへの置換可能性を判定したが、隣接メタル配線１３とのメタルスペースに余裕がある場合は、さらにセル幅の大きなダブル・ビア・セルへの置換も可能である。そこで、ステップＳ０５では、シングル・ビア・セルと置換したときに、隣接メタル配線とのメタルスペースが設計基準上の最小メタルスペース以上となるダブル・ビア・セルを総て、ダブル・ビア・セル・ライブラリから選出する。
【００３５】
続いて、選択されたダブル・ビア・セルの中からビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルを選択する（ステップＳ０６）。
【００３６】
図５に、ステップＳ０６におけるダブル・ビア・セル選択の例を示す。
【００３７】
図５（ａ）は、図２に示したダブル・ビア・セルＢを選択した例、図５（ｂ）は、図２に示したダブル・ビア・セルＦを選択した例を示す。いずれの例においても、隣接メタル配線１３Ａおよび１３Ｂとの設計基準上のスペースが最小メタルスペースＳ以上となるダブル・ビア・セルの中で、ビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルが選択されている。
【００３８】
図３のフローチャートに戻って、ステップＳ０６でビアホール周辺のメタル領域の幅が最も広いダブル・ビア・セルが選択されると、レイアウトデータ上のシングル・ビア・セルを選択されたダブル・ビア・セルへ置換する（ステップＳ０７）。
【００３９】
以上で１つのシングル・ビア・セルについての処理が終了する。そこで、レイアウトデータ上の総てのシングル・ビア・セルの抽出が完了したかどうかをチェックする（ステップＳ０８）。
【００４０】
また、ステップＳ０４でダブル・ビア・セルへの置換が不可能と判定された場合も（ＮＯ）、ステップＳ０８の処理へ移る。
【００４１】
ステップＳ０８で、シングル・ビア・セルの抽出が完了していないと判定されたときは（ＮＯ）、ステップＳ０２へ戻り、それ以降のステップの処理を繰り返す。
【００４２】
ステップＳ０８で、シングル・ビア・セルの抽出が完了していると判定されたときは（ＹＥＳ）、本実施例の配置方法によるダブル・ビア・セルの配置処理を終了する。
【００４３】
このような本実施例によれば、シングル・ビア・セル用いた多層メタル配線工程により配線されたメタル配線の配線位置をそのまま保って置換可能なシングル・ビア・セルをダブル・ビア・セルへ置換するため、ダブル・ビア・セルを用いたときのメタル配線の配線密度をシングル・ビア・セル用いてメタル配線したときと同じに保つことができる。
【００４４】
また、置換されるダブル・ビア・セルのビアホール周辺部分のメタル領域を設計基準内でできるだけ広くすることができるのでビアホール周辺の信頼性を向上させることができ、半導体集積回路の製造歩留りの低下を防止することができる。
【実施例２】
【００４５】
図６は、本発明の実施例２に係るダブル・ビア・セルの配置方法によりダブル・ビア・セルの配置処理を行なう機能ブロックの構成の例を示すブロック図である。
【００４６】
本実施例のダブル・ビア・セルの配置方法によるダブル・ビア・セルの配置処理も実施例１と同様、半導体集積回路のレイアウト設計に使用するＥＤＡツール１００を用いて実行することができる。
【００４７】
本実施例では、ＥＤＡツール１００へ読み込まれるデータベースとして、シングル・ビア・セルを用いた多層メタル配線工程終了後のレイアウトデータ２００およびシングル・ビア・セルとメタル配線との最小間隔やメタル配線間の最小スペースなどを定めたレイアウトに関する設計基準３００が用いられる。
【００４８】
なお、本実施例では実施例１と異なり、ダブル・ビア・セルの配置で用いるダブル・ビア・セルは、ビアホール周辺のメタル領域幅が設計基準上の最小寸法、すなわちセル幅が最小であるもの１種類だけを用いる。
【００４９】
ＥＤＡツール１００には、レイアウトデータ２００をデータベースから読み込むレイアウトデータ読み込み部５１と、読み込んだレイアウトデータ２００からシングル・ビア・セルの配置位置を抽出するシングル・ビア・セル抽出部５２と、シングル・ビア・セルの配置位置データをもとにシングル・ビア・セルと隣接メタル配線との間隔を算出する隣接メタル配線との間隔算出部５３と、隣接メタル配線との間隔を設計基準３００と照合してダブル・ビア・セルへの置換が可能かどうかを判定するダブル・ビア・セルへの置換判定部５４と、ダブル・ビア・セルへの置換が可能な場合、シングル・ビア・セルをダブル・ビア・セルへ置換するダブル・ビア・セルへの置換処理部５５と、置換したダブル・ビア・セルと隣接メタルとの間のメタルスペースを算出する隣接メタル配線との残余間隔算出部５６と、隣接メタルとの間のメタルスペースが設計基準を満たす範囲内でダブル・ビア・セルのビアホール周辺のメタル領域幅を増加させるとビアホール周辺メタル領域幅増加処理部５７とを有する。
【００５０】
ビアホール周辺メタル領域幅増加処理部５７による処理が終了したレイアウトデータは、置換処理済みレイアウトデータ５５０としてＥＤＡツール１００から出力される。
【００５１】
図７は、本発明の実施例２に係るダブル・ビア・セルの配置方法の処理フローを示すフローチャートである。このフローチャートを用いて本実施例のダブル・ビア・セルの配置方法について説明する。
【００５２】
本実施例の配置方法を用いてダブル・ビア・セルの配置処理を開始するときは、まず、シングル・ビア・セルを用いた多層メタル配線工程終了後のレイアウトデータをデータベースから読み込む（ステップＳ５１）。
【００５３】
次に、読み込んだレイアウトデータを検索してシングル・ビア・セルを探索し、最初に見つかったシングル・ビア・セルの配置位置をレイアウトデータから抽出する（ステップＳ５２）。
【００５４】
さらに、そのシングル・ビア・セルに隣接するメタル配線の配置位置をレイアウトデータから抽出し、シングル・ビア・セルと隣接するメタル配線との間隔を算出する（ステップＳ５３）。
【００５５】
続いて、算出された隣接メタル配線との間隔をレイアウト設計に関する設計基準と照合し、このシングル・ビア・セルをダブル・ビア・セルへ置換することが可能かどうかを判定する。具体的には、シングル・ビア・セルをダブル・ビア・セルへ置換したと仮定し、その場合でも、最小メタルスペースに関する設計基準を満たせるかどうかによって判定する（ステップＳ５４）。
【００５６】
ステップＳ５４でダブル・ビア・セルへの置換が可能と判定された場合（ＹＥＳ）、レイアウトデータ上のシングル・ビア・セルをダブル・ビア・セルへ置換する（ステップＳ５５）。
【００５７】
このとき、置換されたダブル・ビア・セルはセル幅が最小寸法であるので、隣接メタルとのメタルスペースが設計基準に対して余裕がある可能性がある。そこで、シングル・ビア・セルをダブル・ビア・セルへ置換した後の隣接メタル配線との残余間隔を算出する（ステップＳ５６）。
【００５８】
そして、残余間隔に余裕がある場合は、残余間隔が設計基準上の最小メタルスペースを満たす範囲内で、置換されたダブル・ビア・セルのビアホール周辺のメタル領域幅を増加させる（ステップＳ５７）。
【００５９】
以上で１つのシングル・ビア・セルについての処理が終了する。そこで、レイアウトデータ上の総てのシングル・ビア・セルの抽出が完了したかどうかをチェックする（ステップＳ５８）。
【００６０】
また、ステップＳ５４でダブル・ビア・セルへの置換が不可能と判定された場合も（ＮＯ）、ステップＳ５８の処理へ移る。
【００６１】
ステップＳ５８で、シングル・ビア・セルの抽出が完了していないと判定されたときは（ＮＯ）、ステップＳ５２へ戻り、それ以降のステップの処理を繰り返す。
【００６２】
ステップＳ５８で、シングル・ビア・セルの抽出が完了していると判定されたときは（ＹＥＳ）、本実施例の配置方法によるダブル・ビア・セルの配置処理を終了する。
【００６３】
図８は、本実施例の配置方法によりダブル・ビア・セルを配置した例を示す。
【００６４】
図８（ａ）は、図７に示したフローチャートのステップＳ５２の処理により抽出したシングル・ビア・セル７０に対して、同じフローチャートのステップＳ５３の処理により隣接メタル配線１３との間隔を算出したときに、その間隔がｄ１０であるレイアウトの例を示す。
【００６５】
図８（ｂ）は、図７に示したフローチャートのステップＳ５４において置換可能と判定され、同じフローチャートのステップＳ５５の処理により図８（ａ）に示したシングル・ビア・セル７０をセル幅Ｗ１０のダブル・ビア・セル８０へ置換した例を示す図である。
【００６６】
ここで、図７のフローチャートのステップＳ５４では、シングル・ビア・セル７０と隣接メタル配線１３との間隔ｄ１からダブル・ビア・セル８０のセル幅Ｗ１０を差し引いた値（Ｗ１０−ｄ１０）が設計基準上の最小メタルスペースＳ以上であるかどうかによって、シングル・ビア・セル７０をセル幅Ｗ１０のダブル・ビア・セル８０へ置換することが可能かどうかを判定する。
【００６７】
この例では、（Ｗ１０−ｄ１０）≧Ｓであるので、シングル・ビア・セル７０をセル幅Ｗ１０のダブル・ビア・セル８０へ置換することは可能と判定され、続くステップＳ５５の処理によりレイアウトデータ上のシングル・ビア・セル７はダブル・ビア・セル８０へ置換される。
【００６８】
図８（ｃ）は、図７に示したフローチャートのステップＳ５７の処理によりダブル・ビア・セル８０のビアホール周辺のメタル領域幅を増加させた例を示す。ダブル・ビア・セル８０のビアホール周辺のメタルメタル領域の幅は、ダブル・ビア・セル８０と隣接メタル配線１３との残余間隔ｒ１０が、設計基準上の最小メタルスペースＳを満たす範囲内（ｒ１０≧ｓ）で増加させることができる。追加メタル１４が、増加させたメタル領域を示す。
【００６９】
本実施例の方法によっても、実施例１の方法と同様、シングル・ビア・セル用いた多層メタル配線工程により配線されたメタル配線の配線位置をそのまま保って置換可能なシングル・ビア・セルをダブル・ビア・セルへ置換するため、ダブル・ビア・セルを用いたときのメタル配線の配線密度をシングル・ビア・セル用いてメタル配線したときと同じに保つことができ、また、置換されるダブル・ビア・セルのビアホール周辺部分のメタル領域を設計基準内でできるだけ広くすることができる。
【００７０】
また、本実施例によれば、予め用意するダブル・ビア・セルの種類が１つだけで済むため、設計データの量を少なくすることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るダブル・ビア・セルの配置方法によりダブル・ビア・セルの配置処理を行なう機能ブロックの構成の例を示すブロック図。
【図２】本発明の実施例１に係るダブル・ビア・セルの配置方法によるダブル・ビア・セルの配置で用いるダブル・ビア・セルの例を示すパターン図。
【図３】本発明の実施例１に係るダブル・ビア・セルの配置方法の処理フローを示すフローチャート。
【図４】本発明の実施例１に係るダブル・ビア・セルの配置方法を説明するためのレイアウト図。
【図５】本発明の実施例１に係るダブル・ビア・セルの配置方法を説明するためのレイアウト図。
【図６】本発明の実施例２に係るダブル・ビア・セルの配置方法によりダブル・ビア・セルの配置処理を行なう機能ブロックの構成の例を示すブロック図。
【図７】本発明の実施例２に係るダブル・ビア・セルの配置方法の処理フローを示すフローチャート。
【図８】本発明の実施例２に係るダブル・ビア・セルの配置方法によりダブル・ビア・セルを配置した例を示すレイアウト図。
【符号の説明】
【００７２】
１、５１  レイアウトデータ読み込み部
２、５２  シングル・ビア・セル抽出部
３、５３  隣接メタル配線との間隔算出部
４、５４  ダブル・ビア・セルへの置換判定部
５  ダブル・ビア・セル選出部
６  ダブル・ビア・セル選択部
７、５５  ダブル・ビア・セルへの置換処理部
５６  隣接メタル配線との残余間隔算出部
５７  ビアホール周辺メタル領域増加処理部
１１  ビアホール
１２  メタル
１３、１３Ａ、１３Ｂ  隣接メタル配線
１４  追加メタル
７０、７１  シングル・ビア・セル
８０  ダブル・ビア・セル
【図１】
2007088178.tif 000003
【図２】
2007088178.tif 000004
【図３】
2007088178.tif 000005
【図４】
2007088178.tif 000006
【図５】
2007088178.tif 000007
【図６】
2007088178.tif 000008
【図７】
2007088178.tif 000009
【図８】
2007088178.tif 000010