(57)【要約】【課題】  不揮発性半導体メモリの動作マージンを向上し、歩留を向上する。【解決手段】  不揮発性の評価用メモリセルＥＭＣは、予め複数種の値にそれぞれプログラムされている。内部電圧生成回路ＢＳＴは、調整信号ＡＤＪに応じて内部電圧ＶＢＳＴの値を変更可能である。電圧調整回路ＥＳＡは、内部電圧ＶＢＳＴを期待値に近づけるために、評価用メモリセルＥＭＣの読み出し動作時に、評価用メモリセルＥＭＣにそれぞれ流れるセル電流に応じて調整信号ＡＤＪを出力する。これにより、製造条件の変動により期待値からシフトした内部電圧ＶＢＳＴを、調整信号ＡＤＪにより期待値に自動的に設定できる。内部回路が正しい内部電圧ＶＢＳＴにより動作するため、動作マージンを向上できる。この結果、不揮発性半導体メモリの歩留を向上できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
予め複数種の値にそれぞれプログラムされた不揮発性の評価用メモリセルと、
調整信号により値が変更可能な内部電圧を、内部回路で使用するために生成する内部電圧生成回路と、
前記内部電圧を期待値に近づけるために、前記評価用メモリセルの読み出し動作時に、前記評価用メモリセルにそれぞれ流れるセル電流に応じて前記調整信号を出力する電圧調整回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
不揮発性の通常メモリセルと、
前記通常メモリセルに接続された通常ワード線と、
前記評価用メモリセルに接続された評価用ワード線とを備え、
前記内部電圧生成回路は、前記通常ワード線および評価用ワード線に供給する制御電圧を前記内部電圧として生成し、
前記電圧調整回路は、前記セル電流に応じて、前記制御電圧を期待値に近づけるために前記調整信号を出力することを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項１記載の不揮発性半導体メモリにおいて、
予め所定の値にプログラムされ、コントロールゲートで定電圧を受ける不揮発性の参照メモリセルを備え、
前記電圧調整回路は、前記評価用メモリセルに対応してそれぞれ形成され、各々が一対の差動入力を有する差動センスアンプを備え、
前記各差動センスアンプは、差動入力の一方を前記評価用メモリセルのいずれかのデータ出力ノードに接続し、差動入力の他方を前記参照メモリセルのデータ出力ノードに接続し、出力ノードから前記調整信号のビット値をそれぞれ出力することを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項３記載の不揮発性半導体メモリにおいて、
前記差動センスアンプから出力される前記調整信号のビット値を記憶する不揮発性記憶回路を備えていることを特徴とする半導体メモリ。
【請求項５】
予め複数種の値にそれぞれプログラムされた不揮発性の評価用メモリセルと、
調整信号によりタイミングが変更可能な制御信号を、内部回路で使用するために生成する内部信号生成回路と、
前記制御信号のタイミングを期待値に近づけるために、前記評価用メモリセルの読み出し動作時に、前記評価用メモリセルにそれぞれ流れるセル電流に応じて前記調整信号を出力するタイミング調整回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項５記載の不揮発性半導体メモリにおいて、
不揮発性の通常メモリセルを備え、
前記内部信号生成回路は、前記通常メモリセルから読み出されるデータ信号の読み出しタイミングを決める読み出しタイミング信号を前記制御信号として生成することを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項６記載の不揮発性半導体メモリにおいて、
前記通常メモリセルに接続されたビット線と、
前記通常メモリセルから前記ビット線に読み出されたデータ信号を増幅するセンスアンプと、
前記ビット線を前記センスアンプに接続するコラムスイッチとを備え、
前記読み出しタイミング信号は、前記コラムスイッチのオンタイミングを設定するために前記コラムスイッチに供給されることを特徴とする不揮発性半導体メモリ。
【請求項８】
請求項６記載の不揮発性半導体メモリにおいて、
前記通常メモリセルから読み出されたデータ信号を増幅するセンスアンプを備え、
前記読み出しタイミング信号は、前記センスアンプの活性化タイミングを設定するために前記センスアンプに供給されることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求項６記載の不揮発性半導体メモリにおいて、
前記通常メモリセルから読み出されたデータ信号を外部データ端子に出力するデータ出力バッファを備え、
前記読み出しタイミング信号は、前記データ出力バッファによるデータ信号の出力タイミングを設定するために前記データ出力バッファに供給されることを特徴とする不揮発性半導体メモリ。
【請求項１０】
請求項６記載の不揮発性半導体メモリにおいて、
前記通常メモリセルに接続された通常ワード線と、
通常ワード線にワード線信号を出力するワードデコーダとを備え、
前記読み出しタイミング信号は、前記ワード線信号の出力タイミングを設定するために前記ワードデコーダに供給されることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルと、メモリセルに接続されたワード線とを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
半導体の素子構造の微細化により、トランジスタを構成する絶縁膜は薄くなってきている。トランジスタの信頼性の低下を防止するために、フラッシュメモリ等の不揮発性半導体メモリに供給される電源電圧は、低下する傾向にある。メモリセルのアクセスに用いられる内部電圧（例えば、ワード線の高レベル電圧）が、電源電圧より高い場合、電源電圧を昇圧して内部電圧を生成するための昇圧回路を不揮発性半導体メモリに形成する必要がある（例えば、特許文献１参照）。
【特許文献１】特開２０００−１４９５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、昇圧回路は、トランジスタのスイッチ動作およびキャパシタのカップリング作用を利用して昇圧電圧を生成する。このため、昇圧電圧は、不揮発性半導体メモリの製造プロセスの変動により変化する。具体的には、昇圧電圧は、トランジスタの閾値電圧や、キャパシタを構成する絶縁膜の膜厚等により変化する。特に、昇圧回路がメモリセルのアクセス時のみに動作し、キャパシタの一端にパルス信号を与えて昇圧電圧を生成する場合、昇圧電圧をモニタにより微調整することが困難である。この場合、昇圧電圧は、製造プロセスの変動の影響を直接受ける。
【０００４】
例えば、昇圧電圧がワード線の高レベル電圧に使用される場合、ワード線の電圧が変化すると、読み出しマージン等の動作マージンが低下する。これにより、半導体メモリの歩留が著しく低下する場合がある。従来、ワード線の電圧が変動することを防止するために、昇圧電圧の生成に使用するキャパシタの数を、配線層のフォトマスクを切り替えることで変更する手法が用いられている。
【０００５】
しかしながら、この場合、複数種のフォトマスクを用意する必要がある。また、フォトマスクに形成されるパターンは、ウエハ上の全てのチップに転写される。このため、昇圧電圧をチップ毎に調整できないという問題があった。この結果、チップ毎に最適な昇圧電圧は生成できない。換言すれば、動作マージンの向上効果は十分でない。
【０００６】
本発明の目的は、不揮発性半導体メモリの動作マージンを向上し、歩留を向上することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の形態では、不揮発性の評価用メモリセルは、予め複数種の値にそれぞれプログラムされている。内部電圧生成回路は、内部回路で使用する内部電圧を生成する。内部電圧生成回路は、調整信号に応じて内部電圧の値を変更可能である。電圧調整回路は、内部電圧を期待値に近づけるために、評価用メモリセルの読み出し動作時に、評価用メモリセルにそれぞれ流れるセル電流に応じて調整信号を出力する。一般に、半導体メモリの製造条件が変動すると、半導体メモリを構成するトランジスタ等の素子の特性は変化する。この変化により、内部電圧生成回路により生成される内部電圧は変化し、読み出し動作時に評価用メモリセルに流れるセル電流も変化する。このため、内部電圧生成回路により生成される内部電圧の変化を、セル電流の変化により検出できる。これにより、製造条
件の変動により期待値からシフトした内部電圧を、調整信号により期待値に自動的に設定できる。内部回路が正しい内部電圧により動作するため、動作マージンを向上できる。この結果、不揮発性半導体メモリの歩留を向上できる。
【０００８】
本発明の一形態における好ましい例では、内部電圧生成回路は、不揮発性の通常メモリセルに接続された通常ワード線および評価用メモリセルに接続された評価用ワード線に供給する制御電圧を内部電圧として生成する。電圧調整回路は、セル電流に応じて、制御電圧を期待値に近づけるために調整信号を出力する。これにより、製造条件の変動にかかわりなく、ワード線の電圧を正常な値に設定することができ、メモリセルの読み出しマージンおよび書き込みマージンを向上できる。
【０００９】
例えば、評価用メモリセルは、通常メモリセルとともにセルアレイ内に形成される。これにより、評価用メモリセルの電気的特性を、通常メモリセルの電気的特性と等しくできる。すなわち、評価用メモリセルを用いたセル電流の評価は、通常メモリセルを用いたセル電流の評価と等価になる。この結果、評価結果を示す調整信号を内部電圧生成回路にフィードバックすることで、動作マージンを確実に向上できる。
【００１０】
評価用ワード線は、例えば、試験回路により、試験モード中に活性化され、通常動作モード中に活性化が禁止される。通常動作モード中に評価用ワード線が活性化されないため、ワード線の多重選択等の誤動作が防止され、不揮発性半導体メモリの信頼性を向上できる。
【００１１】
本発明の第１の形態における好ましい例では、電圧調整回路は、評価用メモリセルに対応してそれぞれ形成され、各々が一対の差動入力を有する差動センスアンプを有している。各差動センスアンプは、差動入力の一方を評価用メモリセルのデータ出力ノードに接続し、差動入力の他方を不揮発性の参照メモリセルのデータ出力ノードに接続し、出力ノードから調整信号のビット値をそれぞれ出力する。予め所定の値にプログラムされた参照メモリセルは、コントロールゲートで定電圧を受ける。これにより、各評価用メモリセルを流れるセル電流と、参照メモリセルを流れるセル電流とを比較することで、複数ビットからなる調整信号を容易に生成できる。
【００１２】
本発明の第１の形態における好ましい例では、不揮発性記憶回路は、差動センスアンプから出力される調整信号のビット値を記憶する。このため、電圧調整回路を一度動作させるだけで、調整信号のビット値は、半導体メモリの電源をオフしても保持される。例えば、不揮発性半導体メモリの製造工程において、電圧調整回路を一度動作させれば、その後の調整を不要にできる。不揮発性半導体メモリを使用するユーザは、電圧を調整するための試験モード等を意識する必要がないため、使い勝手を向上できる。
【００１３】
本発明の第２の形態では、不揮発性の評価用メモリセルは、予め複数種の値にそれぞれプログラムされている。内部信号生成回路は、調整信号によりタイミングが変更可能な制御信号を、内部回路で使用するために生成する。タイミング調整回路は、制御信号のタイミングを期待値に近づけるために、評価用メモリセルの読み出し動作時に、評価用メモリセルにそれぞれ流れるセル電流に応じて調整信号を出力する。一般に、半導体メモリの製造条件が変動すると、半導体メモリを構成するトランジスタ等の素子の特性は変化する。この変化により、内部回路で使用する制御信号の生成タイミングは変化し、読み出し動作時に評価用メモリセルに流れるセル電流も変化する。このため、制御信号のタイミングの変化を、セル電流の変化により検出できる。これにより、製造条件の変動により期待値からシフトした制御信号のタイミングを、調整信号により期待値に自動的に設定できる。内部回路が正しいタイミングの制御信号により動作するため、動作マージンを向上できる。この結果、不揮発性半導体メモリの歩留を向上できる。
【００１４】
評価用ワード線は、例えば、試験回路により、試験モード中に活性化され、通常動作モード中に活性化が禁止される。通常動作モード中に評価用ワード線が活性化されないため、ワード線の多重選択等の誤動作が防止され、不揮発性半導体メモリの信頼性を向上できる。
【００１５】
本発明の第２の形態における好ましい例では、内部信号生成回路は、不揮発性の通常メモリセルから読み出されるデータ信号の読み出しタイミングを決める読み出しタイミング信号を制御信号として生成する。例えば、読み出しタイミング信号は、コラムスイッチのオンタイミングを設定するためにコラムスイッチに供給されるコラムタイミング信号である。読み出しタイミング信号は、センスアンプの活性化タイミングを設定するためにセンスアンプに供給されるセンスアンプタイミング信号である。読み出しタイミング信号は、データ出力バッファによるデータ信号の出力タイミングを設定するためにデータ出力バッファに供給されるデータ出力タイミング信号である。あるいは、読み出しタイミング信号は、ワード線信号の出力タイミングを設定するためにワードデコーダに供給される。これにより、不揮発性半導体メモリの読み出しマージンを向上でき、歩留を向上できる。
【００１６】
例えば、評価用メモリセルは、通常メモリセルとともにセルアレイ内に形成される。これにより、評価用メモリセルの電気的特性を、通常メモリセルの電気的特性と等しくできる。すなわち、評価用メモリセルを用いたセル電流の評価は、通常メモリセルを用いたセル電流の評価と等価になる。この結果、評価結果を示す調整信号を内部電圧生成回路にフィードバックすることで、動作マージンを確実に向上できる。
【発明の効果】
【００１７】
本発明では、不揮発性半導体メモリの動作マージンを向上でき、歩留を向上できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１９】
図１は、本発明の不揮発性半導体メモリの第１の実施形態を示している。この不揮発性半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して、電気的に書き換え可能な不揮発性のメモリセルを有するＮＯＲ型フラッシュメモリＦＭとして形成されている。
【００２０】
フラッシュメモリＦＭは、アドレスバッファＡＤＢ、データ入力バッファＤＩＮ、データ出力バッファＤＯＵＴ、昇圧回路ＢＳＴ（内部電圧生成回路）、ワードデコーダＸＤＥＣ、メモリセルアレイＡＲＹ、コラムデコーダＹＤＥＣ、コラムセレクタＹＳＥＬ、センスアンプＳＡ、評価用センスアンプＥＳＡ（電圧調整回路）、不揮発性ラッチＮＶＬＴ（不揮発性記憶回路）および参照メモリセルＲＭＣを有している。
【００２１】
アドレスバッファＡＤＢは、アドレス端子ＡＤを介してアドレス信号ＡＤを受け、受けたアドレスＡＤをロウアドレス信号ＸＡＤおよびコラムアドレス信号ＹＡＤとして出力する。ロウアドレス信号ＸＡＤは、アドレス信号ＡＤの上位ビットで構成される。ロウアドレス信号ＸＡＤは、後述するワード線ＷＬ（ＷＬ０−ＷＬｎ）の選択に使用される。コラムアドレス信号ＹＡＤは、アドレス信号ＡＤの下位ビットで構成される。コラムアドレス信号ＹＡＤは、ワード線ＷＤに接続されたメモリセルＭＣの所定数を選択するために使用される。
【００２２】
データ入力バッファＤＩＮは、データ端子Ｉ／Ｏを介して書き込みデータを受信する。
データ出力バッファＤＯＵＴは、セルアレイＡＲＹからの読み出しデータをデータ端子Ｉ／Ｏに出力する。データ端子Ｉ／Ｏは、例えば、１６ビットである。
【００２３】
昇圧回路ＢＳＴは、後述する調整信号ＡＤＪ０−３を受け、調整信号ＡＤＪ０−３の論理レベルに応じて複数種の昇圧電圧ＶＢＳＴ（内部電圧）のいずれかを生成する。昇圧回路ＢＳＴは、後述するように、ワード線ＷＬ、ＷＬＥの活性化タイミングに合わせてキック動作し、昇圧電圧ＶＢＳＴを生成する。
【００２４】
ワードデコーダＸＤＥＣは、通常動作モード中の読み出し動作時および書き込み動作時に、ロウアドレス信号ＸＡＤに応じてワード線ＷＬ０−ＷＬｎのいずれかを高電圧レベルに活性化する。ワードデコーダＸＤＥＣは、試験モード中に、ワード線ＷＬ０−ＷＬｎの活性化を禁止し、試験コマンドに同期して評価用ワード線ＥＷＬを所定の期間、高電圧レベルに活性化する。ワードデコーダＸＤＥＣは、試験モード中に評価用ワード線ＥＷＬを活性化し、通常動作モード中に評価用ワード線ＥＷＬの活性化を禁止する試験回路として動作する。通常動作モード中に評価用ワード線ＥＷＬの活性化を禁止することで、ワード線ＷＬ、ＥＷＬの多重選択等の誤動作が防止され、フラッシュメモリＦＭの信頼性を向上できる。
【００２５】
例えば、フラッシュメモリＦＭの動作状態は、図示しない試験パッドで所定の電圧を受けたときに通常動作モードから試験モードに移行する。ワード線ＷＬ０−ＷＬｎのおよび評価用ワード線ＥＷＬの高レベル電圧は、昇圧電圧ＶＢＳＴが使用される。すなわち、ワードデコーダＸＤＥＣは、昇圧電圧ＶＢＳＴ（内部電圧）が使用される内部回路である。
【００２６】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数の不揮発性の通常メモリセルＭＣと、図の横方向に並ぶメモリセルＭＣに共通に接続されるワード線ＷＬ０−ＷＬｎと、図の縦方向に並ぶメモリセルＭＣに共通に接続されるビット線ＢＬ０−ＢＬｍと、ワード線ＷＬｎに沿って配線された評価用ワード線ＥＷＬと、図の横方向に配列され、評価用ワード線ＥＷＬに接続された複数の評価用メモリセルＥＭＣとを有している。メモリセルアレイＡＲＹは、一般にNOR型と称するアレイ構造を有している。
【００２７】
評価用メモリセルＥＭＣは、通常メモリセルＭＣと同様に、ビット線ＢＬ０−ＢＬｍにそれぞれ接続されている。この実施形態では、後述する図２に示すように、ビット線ＢＬ０−ＢＬ３に接続された評価用メモリセルＥＭＣ０−３（符号は図示せず）が試験モード中に使用される。ビット線ＢＬ４−ＢＬｍに接続された評価用メモリセルＥＭＣ４−ＥＭＣｍは使用されない。
モリセルである。メモリセルＭＣ、ＥＭＣは、フローティングゲートおよびワード線ＷＬ、ＥＷＬに接続されたコントロールゲートを有するセルトランジスタ（ｎＭＯＳトランジスタ）により構成されている。フローティングゲートは、ポリシリコン等で形成され、導電性を有している。セルトランジスタのドレインは、ビット線ＢＬ０−ＢＬｍのいずれかに接続されている。セルトランジスタのソースは、接地線に接続されている。
【００２８】
評価用メモリセルＥＭＣ０−３を、通常メモリセルＭＣとともにメモリセルアレイＡＲＹ内に形成することで、評価用メモリセルＥＭＣ０−３の電気的特性を、通常メモリセルＭＣの電気的特性と等しくできる。すなわち、評価用メモリセルＥＭＣ０−３を用いたセル電流の評価は、通常メモリセルＭＣを用いたセル電流の評価と等価になる。したがって、評価結果を示す調整信号ＡＤＪ０−３を昇圧回路ＢＳＴにフィードバックすることで、動作マージンを確実に向上できる。
【００２９】
メモリセルＭＣ、ＥＭＣは、同じ構造であり、電気的に書き換え可能な不揮発性のメ  コラムデコーダＹＤＥＣは、通常動作モード中における読み出し動作時に、コラムアドレ
スＹＡＤに応じて図示しないコラムデコード信号を生成する。コラムセレクタＹＳＥＬは、通常動作モード中における読み出し動作時に、コラムデコード信号に応じて、ビット線ＢＬ０−ＢＬｍの所定数（例えば、データ端子Ｉ／Ｏの数に対応する８本）を、センスアンプＳＡに接続する。センスアンプＳＡは、読み出し動作中に活性化され、ビット線ＢＬに読み出されたデータ信号を増幅し、増幅したデータをデータ出力バッファＤＯＵＴに出力する。
【００３０】
評価用センスアンプＥＳＡおよび不揮発性ラッチＮＶＬＴは、試験モード中に、試験コマンドに同期して動作する。評価用センスアンプＥＳＡは、評価用メモリセルＥＭＣからビット線ＢＬ０−ＢＬ３に読み出されたデータ信号を増幅し、増幅したデータ信号を２値の論理信号として不揮発性ラッチＮＶＬＴに出力する。不揮発性ラッチＮＶＬＴは、電気的に書き替え可能な不揮発性のメモリセルと、メモリセルに接続されたラッチとを有している。不揮発性ラッチＮＶＬＴは、評価用センスアンプＥＳＡから出力される論理信号の値を不揮発性メモリセルに記憶し、記憶している論理値を調整信号ＡＤＪ０−３として出力する。
【００３１】
参照メモリセルＲＭＣは、通常メモリセルＭＣと同じ構造のセルトランジスタを有している。参照メモリセルＲＭＣのセルトランジスタは、ゲートが評価用パッドＶＧに接続され、ソースが接地線に接続され、ドレインが評価用ビット線ＲＢＬを介して評価用センスアンプＥＳＡの入力に接続されている。評価用パッドＶＧは、高抵抗を介して接地線ＶＳＳに接続されている。評価用パッドＶＧは、フラッシュメモリＦＭのチップ上に形成される評価用のパッドである。なお、参照メモリセルＲＭＣは、セルアレイＡＲＹ内に形成してもよい。
【００３２】
特に図示していないが、フラッシュメモリＦＭは、外部から動作コマンドを受けるコマンド入力回路、動作コマンドを解読するコマンドコーダ、タイミング信号を生成するステートマシーン、書き込みデータ信号をセルアレイＡＲＹに供給する書き込み回路等を有している。
【００３３】
図２は、図１に示した評価用センスアンプＥＳＡの詳細を示している。評価用センスアンプＥＳＡは、評価用メモリセルＥＭＣ０−ＥＭＣ３にそれぞれ対応する差動型のセンスアンプＳＡ０−ＳＡ３、センスアンプＳＡ０−ＳＡ３の出力に接続されたバッファ回路ＢＵＦ０−ＢＵＦ３、およびビット線ＢＬ０−ＢＬ３と基準ビット線ＲＢＬにそれぞれ接続された定電流源ＣＳ０−ＣＳ３、ＲＣＳを有している。
【００３４】
センスアンプＳＡ０−ＳＡ３は、互いに同じ構造である。各センスアンプＳＡ０−ＳＡ３は、カレントミラー回路を構成する一対のｐＭＯＳトランジスタと、ゲートがビット線ＢＬ０（またはＢＬ１−３）または基準ビット線ＲＢＬにそれぞれ接続された一対のｎＭＯＳトランジスタと、ｎＭＯＳトランジスタのソースに接続された電流を調整するためのｎＭＯＳトランジスタとを有している。
【００３５】
バッファ回路ＢＵＦ０−ＢＵＦ３の入力は、センスアンプＳＡ０−ＳＡ３の出力（ビット線ＢＬ０−ＢＬ３に接続されたｎＭＯＳトランジスタのドレイン）にそれぞれ接続されている。各バッファ回路ＢＵＦ０−ＢＵＦ３は、一対のインバータを接続して構成されている。
【００３６】
図３は、評価用メモリセルＥＭＣ０−ＥＭＣ３および参照メモリセルＲＭＣの電気的特性を示している。評価用メモリセルＥＭＣ０−ＥＭＣ３および参照メモリセルＲＭＣの閾値電圧は、予め、３．５Ｖ、４．５Ｖ、５．５Ｖ、６．５Ｖ、５．０Ｖにそれぞれ設定されている。この実施形態では、閾値電圧は、ドレイン電圧が０．１Ｖのときに、ソース・
ドレイン間電流ＩＤ（＝セル電流）が１０μＡを超えるときのゲート電圧と定義している。
【００３７】
各メモリセルＥＭＣ０−ＥＭＣ３、ＲＭＣの閾値電圧は、フラッシュメモリＦＭの製造工程（試験工程）において、消去状態の各メモリセルＥＭＣ０−ＥＭＣ３、ＲＭＣに書き込み動作（プログラム動作）を実行することで設定される。消去状態は、閾値電圧が低い状態である（例えば、０Ｖ）。各メモリセルＥＭＣ０−ＥＭＣ３、ＲＭＣの閾値電圧は、書き込み動作により高くなる。書き込み動作は、例えば、フローティングゲートにホットエレクトロンを注入することで実行される。あるいは、書き込み動作は、フローティングゲートにエレクトロンをＦＮトンネル注入することで実行される。
【００３８】
図４は、図１に示した昇圧回路ＢＳＴの詳細を示している。昇圧回路ＢＳＴは、昇圧動作のトリガ信号であるキック信号ＫＩＣＫを反転するインバータＩＮＶと、インバータＩＮＶの出力および昇圧ノードＶＢＳＴの間に直列に接続されたキャパシタＣ０１、Ｃ０２と、キャパシタＣ０２に並列に接続されたキャパシタＣ１−Ｃ４と、キャパシタＣ１−Ｃ４の一端を昇圧ノードＶＢＳＴに接続するｎＭＯＳトランジスタＴ０−Ｔ３と、キャパシタの入力ノードＩＮを電源電圧ＶＤＤに設定するためのｎＭＯＳトランジスタＴ４と、昇圧ノードＶＢＳＴを電源電圧ＶＤＤに設定するためのｎＭＯＳトランジスタＴ５とを有している。ｎＭＯＳトランジスタＴ０−Ｔ３のゲートは、インバータを介して調整信号ＡＤＪ０−３の反転信号を受けている。
【００３９】
昇圧回路ＢＳＴは、キック信号ＫＩＣＫが高レベルのときにインバータＩＮＶの出力を低レベル（ＶＳＳ）に設定し、入力ノードＩＮおよび昇圧ノードＶＢＳＴを高レベル（ＶＤＤ）に設定する。キック信号ＫＩＣＫの低レベルへの変化に同期して、入力ノードＩＮおよび昇圧ノードＶＢＳＴは、フローティング状態に設定され、インバータＩＮＶの出力は、高レベル（ＶＤＤ）に変化する。これにより、キャパシタＣ０１、Ｃ０２の結合容量の作用で、電源電圧ＶＤＤより高い昇圧電圧ＶＢＳＴが生成される。キック信号ＫＩＣＫは、フラッシュメモリＦＭの外部から供給される読み出しコマンドおよび書き込みコマンドに同期して、ワードデコーダＸＤＥＣによりワード線ＷＬが選択される少し前に高レベルから低レベルに変化する。
【００４０】
なお、調整信号ＡＤＪ０−３の少なくともいずれかが低レベルであり、キャパシタＣ１−Ｃ４の少なくともいずれかが昇圧ノードＶＢＳＴに接続されている場合、結合容量の作用は大きくなる。昇圧回路ＢＳＴの駆動力は、昇圧ノードＶＢＳＴに接続されるキャパシタＣ１−Ｃ４の数に比例して大きくなる。昇圧電圧ＶＢＳＴの上昇速度は、昇圧ノードＶＢＳＴに接続されるキャパシタＣ１−Ｃ４の数に比例して高くなる。したがって、ワード線ＷＬが選択されるタイミングでの昇圧電圧ＶＢＳＴは、接続されるキャパシタＣ１−Ｃ４の数に比例して高くなる。
【００４１】
図５は、図２に示した評価用センスアンプＥＳＡおよび図３に示した昇圧回路ＢＳＴの動作を示している。まず、試験工程において、各メモリセルＥＭＣ０−ＥＭＣ３、ＲＭＣの閾値電圧が設定される。この後、フラッシュメモリＦＭの試験パッドに、例えば、電源電圧ＶＤＤより高い電圧が与えられるとき、フラッシュメモリＦＭの動作状態は、通常動作モードから試験モードに移行する。
【００４２】
試験モードでは、評価用パッドＶＧに５Ｖが供給され、参照メモリセルＲＭＣのゲート電圧は、５Ｖに設定される。これにより、参照メモリセルＲＭＣに流れるセル電流は、試験モード中に常に１０μＡになる。なお、評価用パッドＶＧに供給する電圧が、電源端子に供給される外部電源電圧に等しい場合、試験モード中に、参照メモリセルＲＭＣのゲートを外部電源電圧線に接続する回路を形成してよい。この場合、評価用パッドＶＧは不要
になる。
【００４３】
試験パッドおよび評価パッドＶＧへの電圧の供給は、例えば、ＬＳＩテスタを用いて、ウエハ状態のフラッシュメモリＦＭにプローブを接触することで行われる。この後、試験コマンドが、ＬＳＩテスタからフラッシュメモリＦＭに供給される。ロウデコーダＸＤＥＣは、試験コマンドに応答して評価用ワード線ＥＷＬを所定の期間、高電圧レベルに活性化する。評価用ワード線ＥＷＬの高電圧レベルは、昇圧回路ＢＳＴにより生成される昇圧電圧ＶＢＳＴに等しい。また、評価用ワード線ＥＷＬの高レベル電圧は、通常ワード線ＷＬの高レベル電圧に等しい。
【００４４】
評価用ワード線ＥＷＬの高レベル期間に、評価用メモリセルＥＭＣ０−ＥＭＣ３の読み出し動作が実行される。この実施形態では、昇圧電圧ＶＢＳＴの期待値（設計値）は５Ｖである。しかし、昇圧電圧ＶＢＳＴは、半導体製造工程における製造条件の変動により、期待値に対してずれる場合がある。期待値に対するずれ量は、ウエハ内のチップの位置によっても発生する。このため、評価用ワード線ＥＷＬおよび通常ワード線ＷＬの高レベル電圧は、期待値に対して大きくずれる場合がある。本実施形態では、評価用ワード線ＥＷＬの電圧を間接的に測定し、測定結果を昇圧回路ＢＳＴをフィードバックすることにより、製造条件が変動した場合にも、昇圧電圧ＶＢＳＴを期待値に合わせることができる。
【００４５】
例えば、評価用ワード線ＥＷＬの電圧が３．５Ｖより低い場合、図３に示したように、全ての評価用メモリセルＥＭＣ０−３のセル電流ＩＤは、１０μＡより小さくなる。参照メモリセルＲＭＣのセル電流は、１０μＡである。このため、全てのセンスアンプＳＡ０−３は、低論理レベルを出力し、不揮発性ラッチＮＶＬＴは、低論理レベル（Ｌ）の調整信号ＡＤＪ０−３を出力する。図４に示した昇圧回路ＢＳＴは、調整信号ＡＤＪ０−３に応じてキャパシタＣ１−４に接続されたトランジスタＴ１−４をオンする（ＯＮ）。これにより、昇圧電圧ＶＢＳＴの出力ノードに接続される容量値は最も大きくなり、キック動作の駆動力は最も大きくなる。キック動作時における昇圧電圧ＶＢＳＴの上昇速度が最も速くなるため、メモリセルＭＣ、ＥＭＣの読み出しタイミングにおけるワード線ＷＬ、ＥＷＬの電圧を十分に上げることができる。具体的には、ワード線ＷＬ、ＥＷＬの高レベル電圧を期待値である５Ｖにほぼ設定できる。
【００４６】
一方、評価用ワード線ＥＷＬの電圧が３．５Ｖ以上で４．５Ｖ未満の場合、図３に示したように、評価用メモリセルＥＭＣ０のセル電流ＩＤのみが１０μＡ以上になり、他の評価用メモリセルＥＭＣ１−３のセル電流ＩＤは、１０μＡより小さくなる。このため、センスアンプＳＡ０は、高論理レベルを出力し、センスアンプＳＡ１−３は、低論理レベルを出力する。不揮発性ラッチＮＶＬＴは、高論理レベル（Ｈ）の調整信号ＡＤＪ０と低論理レベル（Ｌ）の調整信号ＡＤＪ１−３を出力する。昇圧回路ＢＳＴは、調整信号ＡＤＪ０−３に応じてキャパシタＣ１に接続されたトランジスタＴ１をオフし（ＯＦＦ）、キャパシタＣ２−４に接続されたトランジスタＴ２−４をオンする（ＯＮ）。これにより、昇圧ノードＶＢＳＴに接続される容量値は２番目に大きくなり、キック動作の駆動力は２番目に大きくなる。そして、ワード線ＷＬ、ＥＷＬの高レベル電圧は、ほぼ期待値（５Ｖ）に設定される。
【００４７】
上述と同様に、評価用ワード線ＥＷＬの電圧が４．５Ｖ以上で５．５Ｖ未満の場合、不揮発性ラッチＮＶＬＴは、高論理レベル（Ｈ）の調整信号ＡＤＪ０−１と低論理レベル（Ｌ）の調整信号ＡＤＪ２−３を出力する。昇圧回路ＢＳＴは、調整信号ＡＤＪ０−３に応じてキャパシタＣ１−２に接続されたトランジスタＴ１−２をオフし（ＯＦＦ）、キャパシタＣ３−４に接続されたトランジスタＴ３−４をオンする（ＯＮ）。
【００４８】
評価用ワード線ＥＷＬの電圧が５．５Ｖ以上で６．５Ｖ未満の場合も、上述と同様に、
評価用ワード線ＥＷＬの電圧に応じて、高レベル（Ｈ）の調整信号ＡＤＪ０−２と、低レベル（Ｌ）の調整信号ＡＤＪ３が出力される。キャパシタＣ４のみが入力ノードＩＮと昇圧ノードＶＢＳＴの間に接続される。評価用ワード線ＥＷＬの電圧が６．５Ｖ以上の場合、キャパシタＣ１−４は、昇圧ノードＶＢＳＴに接続されない、このため、昇圧電圧ＶＢＳＴは、キャパシタＣ０１、Ｃ０２のみを用いて生成される。
【００４９】
なお、評価用ワード線ＥＷＬの電圧が５．５Ｖ以上の場合、昇圧ノードＶＢＳＴに接続される容量値は相対的に小さくなり、キック動作の駆動力は小さくなる。キック動作時における昇圧電圧ＶＢＳＴの上昇速度が遅くなるため、メモリセルＭＣ、ＥＭＣの読み出しタイミングにおけるワード線ＷＬ、ＥＷＬの電圧を下げることができる。具体的には、ワード線ＷＬ、ＥＷＬの高レベル電圧を期待値である５Ｖにほぼ設定できる。
【００５０】
一般に、ワード線ＷＬの高レベル電圧が低いとき、メモリセルＭＣから正しいデータを読み出せない可能性がある。すなわち、読み出しマージンが低下する。読み出しマージンの低下により、フラッシュメモリＦＭの歩留は低下する。この結果、製造コストは増加する。一方、ワード線ＷＬの高レベル電圧が高いとき、メモリセルＭＣのコントロールゲートは、読み出し動作毎に高電圧を受ける。これにより、メモリセルＭＣのフローティングゲートに注入されているエレクトロンが徐々に消失し、閾値電圧が低くなる可能性がある（ディスターブマージンの減少）。閾値電圧の低下は、データが読み出されるメモリセルＭＣだけでなく、データが読み出されるメモリセルＭＣと同じワード線ＷＬに接続されたアクセスされないメモリセルＭＣでも起こる。したがって、ワード線ＷＬの高レベル電圧が高いとき、メモリセルＭＣに保持されるデータの信頼性が低下する場合がある。
【００５１】
本実施形態では、フラッシュメモリＦＭの製造条件が変動した場合にも、ワード線ＷＬの高レベル電圧を常にほぼ５Ｖに設定できる。このため、読み出しマージンが低下することを防止でき、歩留が低下することを防止できる。この結果、製造コストが上昇することを防止できる。また、ディスターブマージンが減少することを防止でき、信頼性を向上できる。
【００５２】
調整信号ＡＤＪ０−３の論理レベルは、不揮発性ラッチＮＶＬＴに記憶されている。このため、試験モードが解除されても、トランジスタＴ１−４のオン状態は維持される。さらに、不揮発性ラッチＮＶＬＴは、フラッシュメモリＦＭの電源がオフされても、調整信号ＡＤＪ０−３の論理レベルを保持する。このため、フラッシュメモリＦＭの電源が再びオンされたときに、全てのトランジスタＴ１−４はオンされる。したがって、フラッシュメモリＦＭを製造した後に、試験モードにおいて評価用センスアンプＥＳＡを１回だけ動作させるだけで、自動的に昇圧電圧ＶＢＳＴを期待値に合わせることができる。さらに、チップ毎に昇圧電圧ＶＢＳＴを最適に設定できる。
【００５３】
以上、第１の実施形態では、製造条件の変動により期待値からシフトした昇圧電圧ＶＢＳＴを、調整信号ＡＤＪ０−３により期待値に自動的に設定できる。製造条件の変動にかかわりなく、ワードデコーダＸＤＥＣが正しい昇圧電圧ＶＢＳＴにより動作するため、メモリセルＭＣの読み出しマージンおよび書き込みマージンを向上でき、歩留を向上できる。
【００５４】
評価用センスアンプＥＳＡにより、各評価用メモリセルＥＭＣ０−３を流れるセル電流と、参照メモリセルＲＭＣを流れるセル電流とを比較することで、複数ビットからなる調整信号ＡＤＪ０−３を容易に生成できる。すなわち、簡易な回路で動作マージンを向上できる。
【００５５】
調整信号ＡＤＪ０−３の論理値は、電源をオフにしても不揮発性ラッチＮＶＬＴにより
保持される。このため、フラッシュメモリＦＭの製造工程において、評価用センスアンプＥＳＡを一度動作させれば、昇圧電圧ＶＢＳＴのその後の調整を不要にできる。フラッシュメモリＦＭを使用するユーザは、昇圧電圧ＶＢＳＴを調整するための試験モード等を意識する必要がないため、使い勝手を向上できる。
【００５６】
図６は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、不揮発性ラッチＮＶＬＴから出力される調整信号ＡＤＪ０−３は、昇圧回路ＢＳＴではなく動作制御回路ＯＰＣ（内部信号生成回路）に供給される。動作制御回路ＯＰＣは、コマンド端子ＣＭＤを介してフラッシュメモリＦＭを動作させるための動作コマンド（読み出しコマンド、書き込みコマンド、消去コマンド、試験コマンド等）を受ける。動作制御回路ＯＰＣは、受けた動作コマンドを解読し、ワードデコーダＸＤＥＣ、センスアンプＳＡ、データ出力バッファＤＯＵＴ等の動作を制御するタイミング信号を出力する。評価用センスアンプＥＳＡは、評価用メモリセルＥＭＣの読み出し動作時に、評価用メモリセルＥＭＣにそれぞれ流れるセル電流に応じて調整信号ＡＤＪ０−３を出力するタイミング調整回路として動作する。その他の構成は、第１の実施形態と同じである。すなわち、ワードデコーダＸＤＥＣは、試験モード中に評価用ワード線ＥＷＬを活性化し、通常動作モード中に評価用ワード線ＥＷＬの活性化を禁止する試験回路として動作する。
【００５７】
動作制御回路ＯＰＣは、例えば、ワード線ＷＬ、ＥＷＬの活性化タイミングを決めるワードタイミング信号ＷＬＴをワードデコーダＸＤＥＣに出力する。同様に、動作制御回路ＯＰＣは、コラムセレクタＹＳＥＬ内のコラムスイッチ（図示せず）のオンタイミングを決めるコラムタイミング信号ＣＬＴ、センスアンプＳＡの活性化タイミングを決めるセンスアンプタイミング信号ＳＡＴ、およびデータ出力バッファＤＯＵＴのデータ出力タイミングを決めるデータ出力タイミング信号ＤＯＴを出力する。コラムスイッチのオンにより、ビット線はセンスアンプＳＡに接続される。動作制御回路ＯＰＣは、調整信号ＡＤＪ０−３に応じて、コラムタイミング信号ＣＬＴ、センスアンプタイミング信号ＳＡＴおよびデータ出力タイミング信号ＤＯＴの生成タイミングを変更する。
【００５８】
コラムタイミング信号ＣＬＴ、センスアンプタイミング信号ＳＡＴおよびデータ出力タイミング信号ＤＯＴは、通常メモリセルＭＣから読み出されるデータの読み出しタイミングを決める読み出しタイミング信号である。コラムデコーダＹＤＥＣ、コラムセレクタＹＳＥＬ、センスアンプＳＡおよびデータ出力バッファＤＯＵＴは、制御信号ＣＬＴ、ＳＡＴおよびＤＯＴにより動作する内部回路である。
【００５９】
動作制御回路ＯＰＣは、調整信号ＡＤＪ０−３により示される論理値が小さいとき、すなわち、試験モードにおいて評価用ワード線ＥＷＬの高レベル電圧が低いことを検出したときに、タイミング信号ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを遅くする。動作制御回路ＯＰＣは、調整信号ＡＤＪ０−３により示される論理値が大きいとき、すなわち、試験モードにおいて評価用ワード線ＥＷＬの高レベル電圧が高いことを検出したときに、タイミング信号ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを速くする。
【００６０】
ワード線ＥＷＬ、ＷＬの高レベル電圧は、昇圧電圧ＶＢＳＴを用いて生成される。このため評価用ワード線ＥＷＬの高レベル電圧が低い場合、ワード線ＷＬの高レベル電圧も低くなる。このとき、メモリセルＭＣからビット線ＢＬ０−ＢＬｍに読み出されるデータの出力タイミングは遅くなる。このため、タイミング信号ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを遅くすることで、誤ったデータが読み出されることを防止できる。一方、ワード線ＷＬの高レベル電圧が高いとき、メモリセルＭＣからビット線ＢＬ０−ＢＬｍに読み出されるデータの出力タイミングは早くなる。このため、タイミング信号ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを早くすることで、誤ったデータが読み出されることを防止で
きる。したがって、評価用ワード線ＥＷＬの電圧に応じて、タイミング信号ＷＬＴ、ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを調整することで、読み出しマージンを向上でき、フラッシュメモリＦＭの歩留を向上できる。
【００６１】
図７は、図６に示した動作制御回路ＯＰＣにおいて、タイミング信号ＣＬＴの生成タイミングを変更するタイミング変更回路ＴＣＨを示している。タイミング信号ＳＡＴ、ＤＯＴの生成タイミングを変更するタイミング変更回路ＴＣＨは、遅延回路ＤＬＹ１−４の遅延時間が異なることを除き、図７の回路と同じである。
【００６２】
タイミング変更回路ＴＣＨは、直列に接続された遅延回路ＤＬＹ１−ＤＬＹ４と、遅延回路ＤＬＹ１−４の出力または遅延回路ＤＬＹ１の入力をタイミング信号ＣＬＴの出力ノードに接続するスイッチＳＷ１−ＳＷ５（ｎＭＯＳトランジスタ）と、スイッチＳＷ１−ＳＷ５のいずれかを調整信号ＡＤＪ０−３に応じてオンさせるためのデコーダＤＥＣとを有している。タイミング変更回路ＴＣＨの入力は、動作制御回路ＯＰＣ内で生成されるタイミング信号ＣＬＴ０を受ける。
【００６３】
調整信号ＡＤＪ０−３の高レベル（Ｈ）の数は、上述した図５と同様に、評価用ワード線ＥＷＬの電圧が高いほど多くなる。そして、高レベル（Ｈ）の数が多いほど、使用される遅延回路ＤＬＹの数が少なくなり、タイミング信号ＣＬＴの生成タイミングは早くなる。
【００６４】
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。すなわち、製造条件の変動により期待値からシフトしたタイミング信号ＣＬＴ、ＳＡＴ、ＤＯＴの生成タイミングを、調整信号ＡＤＪ０−３により期待値に自動的に設定できる。これにより動作マージンを向上でき、歩留を向上できる。
【００６５】
図８は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の不揮発性ラッチＮＶＬＴの代わりに調整パッドＡＤＪ０−３が形成されている。また、ヒューズ回路ＦＵＳが新たに形成されている。昇圧回路ＢＳＴは、第１の実施形態の調整信号ＡＤＪ０−３の代わりにヒューズ信号ＦＳ０−３を受けて動作する。その他の構成は、第１の実施形態と同じである。
【００６６】
ヒューズ回路ＦＵＳは、ヒューズ信号ＦＳ０−３にそれぞれ対応するヒューズ（図示せず）を有している。例えば、ヒューズは、ポリシリコンにより構成される。ヒューズ信号ＦＳ０−３は、対応するヒューズが溶断されたときに低論理レベルを出力し、対応するヒューズが未溶断のときに高論理レベルを出力する。
【００６７】
この実施形態では、試験モード時に、評価用ワード線ＥＷＬの高レベル電圧に応じて生成される調整信号ＡＤＪ０−３は、外部端子ＡＤＪ０−３を介してＬＳＩテスタ等の評価装置に出力される。そして、フラッシュメモリＦＭの試験工程において、評価装置に出力された調整信号ＡＤＪ０−３の論理レベルに応じてヒューズ回路ＦＵＳがプログラムされる。具体的には、プログラムにより、ヒューズ回路ＦＵＳは、調整信号ＡＤＪ０−３と同じ論理レベルのヒューズ信号ＦＳ０−３を出力する。このため、昇圧回路ＢＳＴにより生成される昇圧電圧ＶＢＳＴは、第１の実施形態と同じである。
【００６８】
以上、第３の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、不揮発性ラッチＮＶＬＴが不要になるため、不揮発性ラッチＮＶＬＴをプログラムするための制御回路を不要にできる。特に、フラッシュメモリＦＭが、不良を救済するための冗長回路と、冗長回路を選択するためのヒューズ回路とを有する場合に、ヒューズの
プログラム工程を流用できる。
【００６９】
なお、上述した実施形態では、本発明を、ワード線ＷＬの高レベル電圧（昇圧電圧）を自動的に調整するために昇圧回路に適用する例について述べた。しかし、ワード線ＷＬの低レベル電圧（リセット電圧）が負電圧である場合、本発明を、負電圧を生成する負電圧生成回路に適用してもよい。あるいは、本発明により、センスアンプの高レベル電圧等の他の内部電圧を自動的に調整してもよい。
【００７０】
上述した実施形態では、本発明をＮＯＲ型のフラッシュメモリＦＭに適用する例について述べた。しかし、本発明をＮＡＮＤ型フラッシュメモリ、ＥＥＰＲＯＭなどの他の不揮発性半導体メモリに適用してもよい。あるいは、フラッシュメモリが搭載されるシステムＬＳＩに適用してもよい。
【００７１】
上述した第２の実施形態では、評価用ワード線ＥＷＬの高レベル電圧に応じて、コラムタイミング信号ＣＬＴ、センスアンプタイミング信号ＳＡＴおよびデータ出力タイミング信号ＤＯＴの生成タイミングを変更する例について述べた。しかし、コラムタイミング信号ＣＬＴ、センスアンプタイミング信号ＳＡＴおよびデータ出力タイミング信号ＤＯＴの生成タイミングを変更せずに、評価用ワード線ＥＷＬの高レベル電圧に応じて、ワード線信号ＷＬの出力タイミング（ワード線ＷＬの活性化タイミングおよび非活性化タイミング）を設定するワードタイミング信号ＷＬＴの生成タイミングのみを変更してもよい。
【００７２】
具体的には、評価用ワード線ＥＷＬの高レベル電圧が低いときに、ワードタイミング信号ＷＬＴの生成タイミングを早くする。評価用ワード線ＥＷＬの高レベル電圧が高いときに、ワードタイミング信号ＷＬＴの生成タイミングを遅くする。これにより、メモリセルＭＣから読み出されるデータの出力タイミングを、評価用ワード線ＥＷＬの高レベル電圧によらずほぼ一定にすることができる。したがって、読み出しマージンを向上でき、フラッシュメモリＦＭの歩留を向上できる。
【００７３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
予め複数種の値にそれぞれプログラムされた不揮発性の評価用メモリセルと、
調整信号により値が変更可能な内部電圧を、内部回路で使用するために生成する内部電圧生成回路と、
前記内部電圧を期待値に近づけるために、前記評価用メモリセルの読み出し動作時に、前記評価用メモリセルにそれぞれ流れるセル電流に応じて前記調整信号を出力する電圧調整回路とを備えていることを特徴とする不揮発性半導体メモリ。
（付記２）
付記１記載の不揮発性半導体メモリにおいて、
不揮発性の通常メモリセルと、
前記通常メモリセルに接続された通常ワード線と、
前記評価用メモリセルに接続された評価用ワード線とを備え、
前記内部電圧生成回路は、前記通常ワード線および評価用ワード線に供給する制御電圧を前記内部電圧として生成し、
前記電圧調整回路は、前記セル電流に応じて、前記制御電圧を期待値に近づけるために前記調整信号を出力することを特徴とする不揮発性半導体メモリ。
（付記３）
付記２記載の不揮発性半導体メモリにおいて、
前記通常メモリセルが形成されたセルアレイを備え、
前記評価用メモリセルは、前記通常メモリセルとともに前記セルアレイ内に形成されていることを特徴とする不揮発性半導体メモリ。
（付記４）
付記２記載の不揮発性半導体メモリにおいて、
前記評価用ワード線を、試験モード中に活性化し、通常動作モード中に活性化を禁止する試験回路を備えていることを特徴とする不揮発性半導体メモリ。
（付記５）
付記１記載の不揮発性半導体メモリにおいて、
予め所定の値にプログラムされ、コントロールゲートで定電圧を受ける不揮発性の参照メモリセルを備え、
前記電圧調整回路は、前記評価用メモリセルに対応してそれぞれ形成され、各々が一対の差動入力を有する差動センスアンプを備え、
前記各差動センスアンプは、差動入力の一方を前記評価用メモリセルのいずれかのデータ出力ノードに接続し、差動入力の他方を前記参照メモリセルのデータ出力ノードに接続し、出力ノードから前記調整信号のビット値をそれぞれ出力することを特徴とする不揮発性半導体メモリ。
（付記６）
付記５記載の不揮発性半導体メモリにおいて、
前記差動センスアンプから出力される前記調整信号のビット値を記憶する不揮発性記憶回路を備えていることを特徴とする半導体メモリ。
（付記７）
予め複数種の値にそれぞれプログラムされた不揮発性の評価用メモリセルと、
調整信号によりタイミングが変更可能な制御信号を、内部回路で使用するために生成する内部信号生成回路と、
前記制御信号のタイミングを期待値に近づけるために、前記評価用メモリセルの読み出し動作時に、前記評価用メモリセルにそれぞれ流れるセル電流に応じて前記調整信号を出力するタイミング調整回路とを備えていることを特徴とする不揮発性半導体メモリ。
（付記８）
付記７記載の不揮発性半導体メモリにおいて、
不揮発性の通常メモリセルを備え、
前記内部信号生成回路は、前記通常メモリセルから読み出されるデータ信号の読み出しタイミングを決める読み出しタイミング信号を前記制御信号として生成することを特徴とする不揮発性半導体メモリ。
（付記９）
付記８記載の不揮発性半導体メモリにおいて、
前記通常メモリセルに接続されたビット線と、
前記通常メモリセルから前記ビット線に読み出されたデータ信号を増幅するセンスアンプと、
前記ビット線を前記センスアンプに接続するコラムスイッチとを備え、
前記読み出しタイミング信号は、前記コラムスイッチのオンタイミングを設定するために前記コラムスイッチに供給されるコラムタイミング信号であることを特徴とする不揮発性半導体メモリ。
（付記１０）
付記８記載の不揮発性半導体メモリにおいて、
前記通常メモリセルから読み出されたデータ信号を増幅するセンスアンプを備え、
前記読み出しタイミング信号は、前記センスアンプの活性化タイミングを設定するために前記センスアンプに供給されるセンスアンプタイミング信号であることを特徴とする不揮発性半導体メモリ。
（付記１１）
付記８記載の不揮発性半導体メモリにおいて、
前記通常メモリセルから読み出されたデータ信号を外部データ端子に出力するデータ出力バッファを備え、
前記読み出しタイミング信号は、前記データ出力バッファによるデータ信号の出力タイミングを設定するために前記データ出力バッファに供給されるデータ出力タイミング信号であることを特徴とする不揮発性半導体メモリ。
（付記１２）
付記８記載の不揮発性半導体メモリにおいて、
前記通常メモリセルに接続された通常ワード線と、
通常ワード線にワード線信号を出力するワードデコーダとを備え、
前記読み出しタイミング信号は、前記ワード線信号の出力タイミングを設定するために前記ワードデコーダに供給されるワードタイミング信号であることを特徴とする不揮発性半導体メモリ。
（付記１３）
付記８記載の不揮発性半導体メモリにおいて、
前記通常メモリセルが形成されたセルアレイを備え、
前記評価用メモリセルは、前記通常メモリセルとともに前記セルアレイ内に形成されていることを特徴とする不揮発性半導体メモリ。
（付記１４）
付記７記載の不揮発性半導体メモリにおいて、
前記評価用メモリセルに接続された評価用ワード線と、
前記評価用ワード線を、試験モード中に活性化し、通常動作モード中に活性化を禁止する試験回路とを備えていることを特徴とする不揮発性半導体メモリ。
【００７４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００７５】
本発明は、不揮発性のメモリセルと、メモリセルに接続されたワード線とを有する不揮発性半導体メモリに適用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した評価用センスアンプの詳細を示す回路図である。
【図３】図２に示した評価用メモリセルおよび参照メモリセルの電気的特性を示す説明図である。
【図４】図１に示した昇圧回路の詳細を示す回路図である。
【図５】図２に示した評価用センスアンプおよび図３に示した昇圧回路の動作を示す説明図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】図６に示した内部タイミング調整回路の詳細を示す回路図である。
【図８】本発明の第３の実施形態を示すブロック図である。
【符号の説明】
【００７７】
ＡＤＢ‥アドレスバッファ；ＡＤＪ０−３‥調整信号；ＡＲＹ‥メモリセルアレイ；ＢＳＴ‥昇圧回路；ＣＬＴ‥コラムタイミング信号；ＤＩＮ‥データ入力バッファ；ＤＯＴデータ出力タイミング信号‥；ＤＯＵＴ‥データ出力バッファ；ＥＭＣ‥評価用メモリセル；ＥＳＡ‥評価用センスアンプ；ＥＷＬ‥評価用ワード線；ＦＭ‥フラッシュメモリ；ＦＳ０−３‥ヒューズ信号；ＦＵＳ‥ヒューズ回路；ＭＣ‥通常メモリセル；ＮＶＬＴ‥不揮発性ラッチ；ＲＭＣ‥参照メモリセル；ＳＡ‥センスアンプ；ＳＡＴ‥センスアンプタイミング信号；ＴＣＨ‥タイミング変更回路；ＸＤＥＣ‥ワードデコーダ；ＹＤＥＣ‥コラムデコーダ；ＹＳＥＬ‥コラムセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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