(57)【要約】【課題】フローティングＰウェルの不純物濃度を濃くしないで、メモリ動作時の信号量を大きくすることが可能な半導体装置およびその製造方法を提供する。【解決手段】  ｐ型Ｓｉ基板１１上には、埋め込みＮウェル１２が形成され、この埋め込みＮウェル１２上にフローティングＰウェル１３が形成され、このフローティングＰウェル１３表面にソースおよびドレインが形成され、更にゲート酸化膜を介してゲート電極が形成された半導体装置１０において、フローティングＰウェル１３と埋め込みＮウェル１２間の接合界面に、凹部１２ａが形成されている。これにより、接合面積が増加し、正孔を蓄積するために必要な容量を増加させることができる。その結果、メモリ動作時の信号量が大きくなる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された第１導電型ウェルと、前記第１導電型ウェル上に形成された第２導電型フローティングウェルと、前記第２導電型フローティングウェル表面に形成されたソースおよびドレインと、前記第２導電型フローティングウェル上に絶縁膜を介して形成されたゲートとを備え、
前記第１導電型ウェルは、前記第２導電型フローティングウェルとの接合界面に凹部を有することを特徴とする半導体装置。
【請求項２】
前記接合界面の前記第２導電型フローティングウェル表面からの深さは、前記ソースおよび前記ドレインの直下の接合界面よりも、前記ゲート直下の接合界面が深いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接合界面の前記凹部の幅は、少なくとも前記第２導電型フローティングウェル側からの空乏層幅の２倍以上であり、前記接合界面の前記凹部の深さは、少なくとも前記第２導電型フローティングウェル側からの前記空乏層幅以上である形状を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に第１導電型ウェルを形成する工程と、
前記第１導電型ウェル上に第２導電型フローティングウェルを形成する工程と、
前記第２導電型フローティングウェル上に絶縁膜を介して位置するゲートを形成する工程と、
前記ゲートをマスクとして前記第２導電型フローティングウェルにイオン注入を行って前記第２導電型フローティングウェルと前記第1導電型ウェル間の接合界面に凹部を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に第１導電型ウェルを形成する工程と、
前記第１導電型ウェル上に第２導電型フローティングウェルを形成する工程と、
前記第２導電型フローティングウェル上に絶縁膜を介して位置するダミーゲートを形成する工程と、
前記ダミーゲートの側面にゲート側壁絶縁膜を形成し、前記第２導電型フローティングウェル表面にソース及びドレインを形成する工程と
前記ダミーゲートを除去して形成された開口部から第２導電型のイオン注入を行って前記第２導電型フローティングウェルと前記第１導電型ウェル間の接合界面に凹部を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、メモリ動作が可能なＦＢＣ（Floating Body Cell）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ブロードバンドの普及により、動画像など大容量データの通信が増大しており、これに伴って、大量のデータを高速で処理できるＬＳＩが求められている。このため、１つの半導体チップ上に高性能のマイクロプロセッサと、大容量メモリを同時に形成する技術の要求が増大している。
【０００３】
しかし、従来のＤＲＡＭのメモリセルは、１つのトランジスタと１つのキャパシタンスを有する構造であるため、世代が進むにつれてセルサイズのスケーリングが困難になるという問題があった。
【０００４】
この問題を解決するものとして、ＦＢＣと称するＤＲＡＭのメモリセル技術が開発されている。このＦＢＣは、従来のＤＲＡＭとは異なって１トランジスタでのメモリ動作が可動であるため、原理的に微細化に適するという長所を有し、４５ｎｍ世代以降のＤＲＡＭ混載システムＬＳＩを実現する技術として注目されている。
【０００５】
既に、ＳＯＩ基板上でのＦＢＣデバイス及びバルクＳｉ上でのＦＢＣデバイスに関する報告がある（例えば、非特許文献１，２参照。）。
【０００６】
ＳＯＩ基板上でのＦＢＣは、ＳＯＩロジック混載に向けて重要なデバイスであるものの、製造コストを考えるとＳＯＩ基板がバルクＳｉ基板に比べて高価であるという問題があり、バルクＳｉ上でのＦＢＣデバイス開発が重要である。
【０００７】
従来のバルグＳｉ上でのＦＢＣ構造の半導体装置は、ｐ型Ｓｉ基板上に形成された埋め込みＮウェルと、埋め込みＮウェル上に形成されたフローティングＰウェルと、フローティングＰウェルの表面に形成されたソースおよびドレインと、隣接するセルトランジスタを分離するためのＳＴＩ（Shallow Trench Isolation；素子間分離）部と、フローティングＰウェル上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備える。
【０００８】
この半導体装置は、埋め込みＮウェルの上に形成されたフローティングＰウェルに正孔を蓄積することによりメモリ動作が行われる。
【０００９】
しかし、従来の半導体装置によると、「０」と「１」を読み出す（read）際のしきい値差である信号量を大きくするためには、フローティングＰウェルの不純物濃度を濃くすることが要求される。フローティングＰウェルの不純物濃度を濃くすると、接合リーク(Junction leak)の増加によるメモリの保持（Retention）特性の劣化や、しきい値が深くなることによる書き込み時間の劣化が生じるという問題がある。このため、フローティングＰウェルの不純物濃度を濃くしないで、信号量を大きくすることが可能なデバイス構造及びプロファイル設計が要求されている。
【非特許文献１】T. Oosawa et al., ISSCC Dig. Tech. Papers,ｐ１５２（２００２）
【非特許文献２】R. Ranica et al., Symp. on VLSI Tech.（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、フローティングＰウェルの不純物濃度を濃くしないで、メモリ動作時の信号量を大きくすることが可能な半導体装置および製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様において、半導体基板と、前記半導体基板上に形成された第１導電型ウェルと、前記第１導電型ウェル上に形成された第２導電型フローティングウェルと、前記第２導電型フローティングウェル表面に形成されたソースおよびドレインと、前記第２導電型フローティングウェル上に絶縁膜を介して形成されたゲートとを備え、前記第１導電型ウェルは、前記第２導電型フローティングウェルとの接合界面に凹部を有することを特徴とする半導体装置を提供する。
【００１２】
本発明の他の態様において、半導体基板上に第１導電型ウェルを形成する工程と、前記第１導電型ウェル上に第２導電型フローティングウェルを形成する工程と、前記第２導電型フローティングウェル上に絶縁膜を介して位置するゲートを形成する工程と、前記ゲートをマスクとして前記第２導電型フローティングウェルにイオン注入を行って前記第２導電型フローティングウェルと前記第１導電型ウェル間の接合界面に凹部を形成する工程を有することを特徴とする半導体装置の製造方法を提供する。
【００１３】
本発明の他の態様において、半導体基板上に第１導電型ウェルを形成する工程と、前記第１導電型ウェル上に第２導電型フローティングウェルを形成する工程と、前記第２導電型フローティングウェル上に絶縁膜を介して位置するダミーゲートを形成する工程と、前記ダミーゲートの側面にゲート側壁絶縁膜を形成し、前記第２導電型フローティングウェル表面にソース及びドレインを形成する工程と、前記ダミーゲートを除去して形成された開口部から第２導電型のイオン注入を行って前記第２導電型フローティングウェルと前記第１導電型ウェル間の接合界面に凹部を形成する工程を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１４】
本発明の半導体装置およびその製造方法によれば、フローティングＰウェルの不純物濃度を大にすることなく、メモリ動作時の信号量を大きくすることができる。
【発明を実施するための最良の形態】
【００１５】
[本発明の実施の形態]
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。この半導体装置１０は、Ｓｉ基板１１上に形成された埋め込みＮウェル（第１導電型ウェル）１２と、埋め込みＮウェル１２上に形成されフローティングＰウェル（第２導電型フローティングウェル）１３を有する。ここでは、Ｓｉ基板１１はＰ型（第２導電型）である。
【００１６】
フローティングＰウェル１３の表面には、ソース１４及びドレイン１５が形成され、フローティングＰウェル１３上に形成されたゲート酸化膜１７上にゲート電極１９が形成され、また、ゲート電極１９の両側壁には、ゲート側壁絶縁膜１８が形成されている。以上の構成を有する複数のトランジスタ（１個のみ図示）は、ＳＴＩ（Shallow Trench Isolation）１６によって分離されている。
【００１７】
このトランジスタにおいて、ゲート電極１９直下のフローティングＰウェル１３が深くなっており、そのために、埋め込みＮウェル１２とフローティングＰウェル１３の接合界面に凹部１２ａが形成されている。接合界面に凹部１２ａを形成したことにより、接合界面の面積を大きくすることができる。
【００１８】
ここで、フローティングＰウェル１３と埋め込みＮウェル１２の接合界面に形成される凹部１２ａの幅は、少なくともフローティングＰウェル１３側からの空乏層幅の２倍以上にし、その深さは、少なくともフローティングＰウェル１３側からの空乏層幅以上にすることが好ましい。
【００１９】
図２は、半導体装置１０の断面形状及び不純物分布をシミュレーションした結果を示し、（ａ）は本発明の実施の形態による半導体装置を示し、（ｂ）は比較のために示した従来の半導体装置を示す。図２の（ａ）に示すように、凹部１２ａを形成したため、フローティングＰウェル１３と埋め込みＮウェル１２間の接合界面の面積を、同図（ｂ）の従来の半導体装置１００に対して増加している。
【００２０】
図２の（ａ）において、フローティングＰウェル１３側に伸びる空乏層幅は、５．８×１０−２μｍとなったので、凹部１２ａの幅は空乏層幅の２倍以上の、例えば、０．１２μｍ以上、凹部１２ａの深さは空乏層幅以上の、例えば、０．０６μｍ以上とすることが好ましい。このシミュレーションでは、フローティングＰウェル１３の凹部１２ａの形成されていない部分の厚みｔが０．２５μm、凹部１２ａの幅Ｗ及び深さＤをともに０．２μｍにしている。その結果、接合界面の面積が約６割増加している。
【００２１】
【表１】
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【００２２】
（半導体装置の評価）
表１は、ＦＢＣ構造の半導体装置の動作条件の一例を示す。この動作条件は、メモリ動作時のバイアス条件であり、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｖｓはソース電圧、Ｖｂｎは埋め込みＮウェル１２に印加される電圧である。
【００２３】
図３は、表１の動作条件により、図２の（ａ），（ｂ）の半導体装置の動作をシミュレーションした結果を示し、同図中、（ａ）は図２の（ａ）に示した構造の半導体装置１０による「０」と「１」の読み出し時のＩｄ（ドレイン電流）−Ｖｇ特性、（ｂ）は図２の（ｂ）に示した従来の構造の半導体装置による「０」と「１」の読み出し時のＩｄ−Ｖｇ特性である。ここで、Ｉｄ１は、「１」を読み出す時のドレイン電流を表し、Ｉｄ０は「０」を読み出す時のドレイン電流を表す。
【００２４】
従来の半導体装置では、「０」と「１」の読み出し時の信号量ＳＡは、図３の（ｂ）のように、０．２２Ｖであった。これに対し、本発明の半導体装置１０では、「０」と「１」の読み出し時の信号量ＳＡは、図３の（ａ）のように、０．３４Ｖであり、従来の半導体装置に比べて約５割程度の信号量の増加になっている。
この結果から、図２（ａ）に示した構造の半導体装置１０は、フローティングＰウェル１２と埋め込みＮウェル１２の接合面積が凹部１２ａによって増加したため、「０」と「１」の読み出し時の信号量ＳＡが増加したことが判る。
【００２５】
（本発明の実施の形態の効果）
本発明の実施の形態によれば、フローティングＰウェルと埋め込みＮウェルの接合界面に凹部を形成したことにより、フローティングＰウェルと埋め込みＮウェル間の接合界面の面積が増加し、正孔を蓄積するために必要な容量が増加することにより、信号量を増加させることができる。
【００２６】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。
図４は、本発明の実施の形態に係る半導体装置１０の製造方法の第１の例の製造工程における断面図である。図１と同一の部分には同一の引用数字を付したので重複する説明を省略する。
【００２７】
図４の（ａ）において、素子分離領域としてのＳＴＩ１６を形成する。次に、ｐ型Ｓｉ基板１１上にＮ型不純物のイオン注入を行って埋め込みＮウェル１２となる層を形成する。次に、埋め込みＮウェル１２上にＰ型不純物のイオン注入を行ってフローティングＰウェル１３となる層を形成する。次に、アニールを施して埋め込みＮウェル１２とフローティングＰウェル１３を形成する。次に、熱処理を施してゲート酸化膜１７を形成する。
【００２８】
ここで、埋め込みＮウェル１２及びフローティングＰウェル１３を形成するためのイオン注入条件の一例は以下の通りである。
（１）埋め込みＮウェル１２
（イ）Ｎ型不純物            Ｐ
（ロ）加速度                ４８０ｋｅＶ
（ハ）ドーズ量              ５×１０１３／ｃｍ２
（ニ）チルト角              ０°
（ホ）ツイスト角            ０°
（２）フローティングＰウェル１３
（イ）Ｐ型不純物            Ｂ
（ロ）加速度                ８０ｋｅＶ
（ハ）ドーズ量              ６×１０１３／ｃｍ２
（ニ）チルト角              ７°
（ホ）ツイスト角            ２３°
【００２９】
ここで、紙面に平行、かつ、フローティングＰウェル１３と埋め込みＮウェル１２の接合界面に平行にフローティングＰウェル１３中を通る直線をｘ軸とし、紙面に平行に、かつ、ゲート電極１９と凹部１２ａのそれぞれの中心を通ってｘ軸と原点で直交する直線をｙ軸とし、紙面に垂直に、かつ、ｘ軸とｙ軸の交点である原点を通る直線をｚ軸としたとき、チルト角は、イオン注入方向を示す直線のｘ−ｙ断面における成分がｙ軸と成す角度であり、ツイスト角は、イオン注入方向を示す直線のｘ−ｚ断面における成分がｘ軸と成す角度である。
【００３０】
図４の（ｂ）において、ゲート酸化膜１７上にゲート電極１９を形成し、その側壁を酸化し、ゲート電極１９をマスクとしてＮ型不純物のイオン注入を行った後、アニールを施してソース／ドレイン領域のエクステンション（Extension） 領域１４ａ、１５ａを形成する。次に、ゲート電極１９の側壁にＳｉＮ等の絶縁体を堆積してゲート側壁絶縁膜１８を形成する。
【００３１】
図４の（ｃ）において、ゲート電極１９及びゲート側壁絶縁膜１８をマスクとしてＮ型不純物のイオン注入２０を実施する。この処理により、埋め込みＮウェル１２とフローティングＰウェル１３の接合界面に凹部１２ａが形成される。
なお、凹部１２ａの形成前に、ゲート電極１９上にレジスト等のマスクを設けてもよい。これによって、チャネル領域への不純物の注入を防ぐことができる。
【００３２】
ここで、凹部１２ａを形成するためのイオン注入条件の一例は以下の通りである。
（イ）Ｎ型不純物            Ｐ
（ロ）加速度                ２６０ｋｅＶ
（ハ）ドーズ量              １×１０１４／ｃｍ２
（ニ）チルト角              ０°
（ホ）ツイスト角            ０°
【００３３】
図４の（ｄ）において、ゲート電極１９及びゲート側壁絶縁膜１８をマスクとしてＮ型不純物のイオン注入を行ってソース１４およびドレイン１５を形成する。これにより、本発明の第１の実施の形態で説明した半導体装置１０が得られる。
【００３４】
図５は、Ｓｉ基板表面（フローティングＰウェル１３の表面）からの深さに対するＮ型不純物のＰ濃度を示す。
【００３５】
図５において、点線Ｔは、Ｓｉ基板表面から０．２５μｍの深さ（凹部１２ａの頂部に対応）を表わし、点線Ｂは、Ｓｉ基板表面から０．４５μｍの深さ（凹部１２ａの底部に対応）を表わす。
図５から、ゲート電極１９及びゲート側壁絶縁膜１８をマスクとしてイオン注入されたＰの濃度がＳｉ基板表面から０．２５μｍ〜０．４５μｍの深さの部分で所定の濃度になっており、これによって凹部１２ａが所定の形状で構成できることが理解できる。
なお、以上の実施の形態では、凹部１２ａの形成はソース１４及びドレイン１５の形成前に行われたが、ソース１４及びドレイン１５の形成後に行われてもよい。
【００３６】
図６は、本発明の実施の形態の半導体装置１０の製造方法の第２の例の製造工程を示し、（ａ）〜（ｄ）において、図４の（ａ）〜（ｄ）と共通する部分を共通の引用数字で示しているので、重複する説明は省略する。
【００３７】
図６の（ａ）は、図４の（ａ）と共通する。図６の（ｂ）において、ゲート電極１９の高さが低い場合、その上に厚さ約０．５μｍのＳｉＮ等より成るハードマスク１９ａが形成される。ハードマスク１９ａはレジストによって置換されても良い。
【００３８】
図６の（ｃ）において、ハードマスク１９ａが形成された状態でＮ型不純物であるＰのイオン注入２０が行われる。これによって、フローティングＰウェル１３と埋め込みＮウェル１２の間の接合界面に凹部１２ａが形成される。
【００３９】
図６の（ｄ）において、ハードマスク１９ａを剥離し、図４の（ｄ）と同じようにしてＮ型不純物のイオン注入とアニールによってソース１４とドレイン１５が形成される。
なお、ソース１４及びドレイン１５の形成後に凹部１２ａを形成してもよい。
【００４０】
この第２の例の製造工程によれば、ゲート電極の高さが低い場合でも、接合面積を増加するためのイオン注入によって、ゲート酸化膜直下のチャンネル領域にイオンが注入されるのを防止することができ、高品質の半導体装置を製造することができる。
【００４１】
図７は、本発明の実施の形態に係る半導体装置１０の製造方法の第３の例の製造工程における断面図である。この半導体装置１０の製造方法について以下に説明する。
【００４２】
図７の（ａ）は、図４の（ｄ）において、ＰＮ接合界面に凹部１２ａが形成されておらず、かつ、ゲート電極１９に代えてダミーゲート１９ｂが設けられている半導体装置を示す。
【００４３】
ここで、埋め込みＮウェル１２及びフローティングＰウェル１３を形成するためのイオン注入条件の一例は以下の通りである。
（１）埋め込みＮウェル１２
（イ）Ｎ型不純物            Ｐ
（ロ）加速度                ３００ｋｅＶ
（ハ）ドーズ量              ５×１０１３／ｃｍ２
（ニ）チルト角              ０°
（ホ）ツイスト角            ０°
（２）フローティングＰウェル１３
（イ）Ｐ型不純物            Ｂ
（ロ）加速度                ５０ｋｅＶ
（ハ）ドーズ量              ２×１０１３／ｃｍ２
（ニ）チルト角              ７°
（ホ）ツイスト角            ２３°
【００４４】
図７の（ｂ）において、絶縁膜２１を堆積し、ダミーゲート１９ｂが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）によって絶縁膜２１を表面研磨し、次に、ダミーゲート１９ｂを剥離して開口１９ｃを形成する。
【００４５】
図７の（ｃ）において、開口１９ｃからＰ型不純物であるＢのイオン注入２２を行ってフローティングＰウェル１３と、埋め込みＮウェル１２の接合界面に凹部１２ａを形成する。
【００４６】
ここで、凹部１２ａを形成するためいのイオン注入条件の一例は以下の通りである。
（イ）Ｐ型不純物            Ｂ
（ロ）加速度                ８０ｋｅＶ
（ハ）ドーズ量              ７×１０１３／ｃｍ２
（ニ）チルト角              ０°
（ホ）ツイスト角            ０°
【００４７】
図７の（ｄ）において、開口１９ｃにゲート電極１９を形成して半導体装置を完成する。
【００４８】
図８は、第３の例の製造工程によって製造された半導体装置のＳｉ基板表面からの深さに対するＰ型不純物のＢ濃度を示す。
【００４９】
図８において、点線Ｔは、Ｓｉ基板表面から０．２５μｍの深さ（凹部１２ａの頂部に対応）を表わし、点線Ｂは、Ｓｉ基板表面から０．４５μｍの深さ（凹部１２ａの底部に対応）を表わす。
図８から、開口１９Ｃを通してイオン注入されたＢの濃度がＳｉ基板表面から０．２５μｍ〜０．４５μｍの深さの部分で所定の濃度になっており、これによって凹部１２ａが所定の形状で構成できることが理解できる。
【００５０】
この第３の例の製造工程によれば、ダミーゲートを剥離して形成した開口を通してイオン注入を行うことにより、簡単にフローティングＰウェルと埋め込みＮウェル間の接合界面に凹部を形成することができる。これによって接合面積を増加することができ、正孔を蓄積するために必要な容量を増加させることができる。その結果、メモリ動作時の信号量を増加させることができる。
【００５１】
［他の実施の形態］
なお、本発明は、上記の実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々な変形が可能である。例えば、以下の変形が可能である。
【００５２】
（１）埋め込みＮウェル１２、フローティングＰウェル１３、ソース／ドレイン領域１４、１５等の導電型をそれぞれ逆の導電型にしても良い。
（２）凹部１２ａの形状を丸味を呈した形状（図９の（ａ））、凹凸形状（図９の（ｂ））、波形形状（図９の（ｃ））等の接合面積を増大することができる他の形状にしても良い。
（３）Ｎ型不純物としてＰ以外のもの、Ｐ型不純物としてＢ以外のものを使用しても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置および従来の半導体装置の断面形状をシュミレーションした結果を示し、（ａ）は本発明の実施の形態に係る半導体装置の断面図、（ｂ）は比較のために示した従来の半導体装置の断面図である。
【図３】表１の動作条件によりシミュレーションしたＩｄ−Ｖｇ特性を示し、同図中、（ａ）は図２の（ａ）に示した構造の半導体装置によるＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性、（ｂ）は図２の（ｂ）に示した従来の構造の半導体装置によるＩｄ−Ｖｇ特性である。
【図４】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造方法の第１の例の製造工程における断面図である。
【図５】第１の例の製造工程によって製造された半導体装置のＳｉ基板表面からの深さに対するＰ濃度を示すグラフである。
【図６】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造方法の第２の例の製造工程における断面図である。
【図７】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造方法の第３の例の製造工程における断面図である。
【図８】第３の例の製造工程によって製造された半導体装置のＳｉ基板表面からの深さに対するＢ濃度を示すグラフである。
【図９】（ａ）、（ｂ）、及び（ｃ）は本発明の実施の形態に係る半導体装置の３つの変形例をそれぞれ示す断面図である。
【符号の説明】
【００５４】
２  埋め込みＮウェル
３  フローティングＰウェル
４  ソース
５  ドレイン
７  ゲート酸化膜
８  ゲート電極
１０  半導体装置
１２  埋め込みＮウェル
１２ａ  凹部
１３  フローティングＰウェル
１４  ソース
１５  ドレイン
１７  ゲート酸化膜
１９  ゲート電極
２０  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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