(57)【要約】【課題】生産歩留まりを向上させることができる半導体レーザ素子の製造方法を提供する。【解決手段】ｎ型ＧａＡｓ基板２上にｎ型ＡｌＧａＩｎＰクラッド層３と、活性層４と、第１のｐ型ＡｌＧａＩｎＰクラッド層５と、ｐ型エッチングストップ層６と、第２のｐ型ＡｌＧａＩｎＰクラッド層７と、ｐ型障壁緩和層８と、ｐ型ＧａＡｓキャップ層９とを順次積層し、共振器端面近傍のｐ型ＧａＡｓキャップ層９を除去して開口部を形成した後、この開口部にＺｎＯ層１１を形成し、次に、熱処理を行って、ＺｎＯ層１１に含まれるＺｎを活性層４まで拡散を行って窓領域Ｍを形成し、次に、共振器長方向に窓領域Ｍを覆うようにしたストライプ状の絶縁膜マスクパターン１６を形成し、次に選択エッチング液を用いて、ｐ型ＧａＡｓキャップ層９のみをエッチング除去した後、リッジ部１７を形成する。【選択図】      図１
2007318077.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ＧａＡｓ基板上に第１導電型（ＡｌｕＧａ１−ｕ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｕ＜１）と、ＧａＩｎＰ単層又は多重量子井戸活性層と、第１の第２導電型（ＡｌｖＧａ１−ｖ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｖ＜１）と、第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層（０＜Ｗ＜１）と、第２の第２導電型（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｘ＜１）と、第２導電型ＧａＩｎＰ障壁緩和層と、第２導電型ＧａＡｓキャップ層とを順次積層し、
次に、共振器端面近傍の前記第２導電型ＧａＡｓキャップ層を除去して開口部を形成して、前記第２導電型ＧａＩｎＰ障壁緩和層を露出させ、この開口部から露出した前記第２導電型ＧａＩｎＰ障壁緩和層上にＺｎＯ層を形成し、
次に、熱処理を行って、前記ＺｎＯ層に含まれるＺｎを前記ＧａＩｎＰ単層又は前記多重量子井戸活性層まで拡散を行って窓領域を形成し、
次に、前記ＺｎＯ層を除去した後、前記第２導電型ＧａＩｎＰ障壁緩和層及び前記第２導電型ＧａＡｓキャップ層上に共振器長方向にストライプ状の絶縁膜マスクパターンを形成し、更に前記ストライプ状の絶縁膜マスクパターンから露出した前記第２導電型ＧａＡｓキャップ層のみをエッチング除去し、
次に、前記第２導電型ＧａＩｎＰ障壁緩和層から前記第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成することを特徴とする半導体レーザ素子の製造方法。
【請求項２】
前記ＧａＡｓキャップ層のみをエッチング除去する方法は、ドライエッチングであることを特徴とする請求項１記載の半導体レーザ素子の製造方法。
【請求項３】
第１導電型ＧａＡｓ基板上に第１導電型（ＡｌｕＧａ１−ｕ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｕ＜１）と、ＧａＩｎＰ単層又は多重量子井戸活性層と、第１の第２導電型（ＡｌｖＧａ１−ｖ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｖ＜１）と、第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層（０＜Ｗ＜１）と、第２の第２導電型（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｘ＜１）と、第２導電型ＧａＩｎＰ障壁緩和層と、第２導電型ＧａＡｓキャップ層とを順次積層し、
次に、共振器端面近傍の前記第２導電型ＧａＡｓキャップ層を除去して開口部を形成して、前記第２導電型ＧａＩｎＰ障壁緩和層を露出させ、この開口部から露出した前記第２導電型ＧａＩｎＰ障壁緩和層上にＺｎＯ層を形成し、
次に、熱処理を行って、前記ＺｎＯ層に含まれるＺｎを前記ＧａＩｎＰ単層又は前記多重量子井戸活性層まで拡散を行って窓領域を形成し、
次に、前記ＺｎＯ層を除去した後、前記窓領域における前記第２導電型ＧａＩｎＰ障壁緩和層及び前記第２導電型ＧａＡｓキャップ層上に、共振器長方向に沿ったストライプ状の絶縁膜マスクパターンを形成し、
次に、前記窓領域における前記ストライプ状の絶縁膜マスクパターン及び前記窓領域における前記第２導電型ＧａＩｎＰ障壁緩和層のみを覆うフォトレジストパターンを形成し、
次に、前記フォトレジストパターンで覆われていない前記窓領域以外の領域における前記ストライプ状の絶縁膜マスクパターンから露出した第２導電型ＧａＡｓキャップ層のみをエッチング除去した後、引き続いて、前記第２導電型ＧａＩｎＰ障壁緩和層の途中までエッチングし、
次に、前記フォトレジストパターンを除去した後、前記第２導電型ＧａＩｎＰ障壁緩和層から前記第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成することを特徴とする半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窓構造を有する半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
ＡｌＧａＩｎＰ系半導体レーザ素子は、バーコードリーダ、レーザプリンタ、光ディスク、ディスプレイ等の光源として広く用いられている。
特許文献1には、窓構造を有する半導体レーザ素子の製造方法について記載されている。
以下に、この半導体レーザ素子の製造方法について説明する。
ｎ型ＧａＡｓ基板上にｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、ＧａＩｎＰウェルとＡｌＧａＩｎＰバリアとで構成される多重量子井戸活性層、第１のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層と、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、ＧａＩｎＰからなるｐ型障壁緩和層、ｐ型ＧａＡｓキャップ層を順次積層し、このｐ型ＧａＡｓキャップ層上に共振器端面（窓部）に相当する部分を開口したＳｉＮｘ膜を形成する。
【０００３】
次に、ＺｎＯ膜とＳｉＯ２膜とを順次積層した後、熱処理を行ってＺｎを共振器端面となる部分のみ拡散する。このとき、Ｚｎの拡散フロントがｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層内部にあって、かつ活性層から１．５μｍ離れた位置にくるように熱処理の制御を行う。
次に、ＺｎＯ膜、ＳｉＯ２膜及びＳｉＮｘ膜を順次取り除いた後、窓部に相当する部分を覆い共振器方向に沿ったストライプ状のＳｉＯ２膜を形成する。
【０００４】
次に、ＳｉＯ２膜をマスクとして、ｐ型ＧａＡｓキャップ層乃至ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層までエッチングしてリッジ部を形成する。
次に、共振器端面に相当するＳｉＯ２膜を除去し、残ったＳｉＯ２膜をマスクとして、ｎ型ＧａＡｓブロック層を選択成長する。この後、残ったＳｉＯ２膜も除去した後、ｐ型ＧａＡｓコンタクト層を形成して半導体レーザ素子を作製する。
【特許文献１】特開２００１−３０８４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、リッジ部の形成は、図６に示すように、表面からｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４までの厚さは、窓部Ｎでは、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層１０５とＧａＩｎＰからなるｐ型障壁緩和層１０６の合計厚さだけとなるのに対して、窓部Ｎ以外では、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層１０５とｐ型障壁緩和層１０６とｐ型ＧａＡｓキャップ層１０７の合計厚さとなる。
【０００６】
ここで、図６中、１００は、ｎ型ＧａＡｓ基板、１０１は、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、１０２は、ＧａＩｎＰウェルとＡｌＧａＩｎＰバリアとで構成される多重量子井戸活性層、１０３は、第１のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、１０４は、ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層、１０５は、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、１０６は、ＧａＩｎＰからなるｐ型障壁緩和層、１０７は、ｐ型ＧａＡｓキャップ層、１０８は、絶縁層、１０９は、拡散層、Ｎは窓部である。
【０００７】
このため、リッジ部を形成する際、窓部Ｎ以外の第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層１０５とｐ型障壁緩和層１０６とｐ型ＧａＡｓキャップ層１０７をエッチングして、エッチング液がｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４まで達した時には、窓部Ｎでは、エッチングは終了しており、ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４が選択エッチング液に晒された状態になる。
【０００８】
選択エッチング液は、ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４のエッチングレートが第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層１０５よりも小さいだけであるので、このエッチング液にあまり長時間晒されるとｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４もエッチングされるといった問題を生じる。
また、多重量子井戸活性層が無秩序化するだけでなく、多重量子井戸活性層よりも上にあるｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４にもＺｎ拡散がなされているため、ｐ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層１０４も無秩序化して、選択エッチング液に対するエッチングストップ効果が低下してしまい、安定したリッジ部を作製することができないといった問題も生じる。
このため、半導体レーザ素子の生産歩留まりを低下させていた。
【０００９】
そこで、本発明は、上記のような問題点を解消するためになされたもので、生産歩留まりを向上させることができる半導体レーザ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明における第１の発明は、第１導電型ＧａＡｓ基板上に第１導電型（ＡｌｕＧａ１−ｕ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｕ＜１）と、ＧａＩｎＰ単層又は多重量子井戸活性層と、第１の第２導電型（ＡｌｖＧａ１−ｖ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｖ＜１）と、第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層（０＜Ｗ＜１）と、第２の第２導電型（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｘ＜１）と、第２導電型ＧａＩｎＰ障壁緩和層と、第２導電型ＧａＡｓキャップ層とを順次積層し、次に、共振器端面近傍の前記第２導電型ＧａＡｓキャップ層を除去して開口部を形成して、前記第２導電型ＧａＩｎＰ障壁緩和層を露出させ、この開口部から露出した前記第２導電型ＧａＩｎＰ障壁緩和層上にＺｎＯ層を形成し、次に、熱処理を行って、前記ＺｎＯ層に含まれるＺｎを前記ＧａＩｎＰ単層又は前記多重量子井戸活性層まで拡散を行って窓領域を形成し、次に、前記ＺｎＯ層を除去した後、前記第２導電型ＧａＩｎＰ障壁緩和層及び前記第２導電型ＧａＡｓキャップ層上に共振器長方向にストライプ状の絶縁膜マスクパターンを形成し、更に前記ストライプ状の絶縁膜マスクパターンから露出した前記第２導電型ＧａＡｓキャップ層のみをエッチング除去し、次に、前記第２導電型ＧａＩｎＰ障壁緩和層から前記第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成することを特徴とする半導体レーザ素子の製造方法を提供する。
第２の発明は、前記ＧａＡｓキャップ層のみをエッチング除去する方法は、ドライエッチングであることを特徴とする請求項１記載の半導体レーザ素子の製造方法を提供する。
第３の発明は、第１導電型ＧａＡｓ基板上に第１導電型（ＡｌｕＧａ１−ｕ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｕ＜１）と、ＧａＩｎＰ単層又は多重量子井戸活性層と、第１の第２導電型（ＡｌｖＧａ１−ｖ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｖ＜１）と、第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層（０＜Ｗ＜１）と、第２の第２導電型（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐクラッド層（０＜Ｘ＜１）と、第２導電型ＧａＩｎＰ障壁緩和層と、第２導電型ＧａＡｓキャップ層とを順次積層し、次に、共振器端面近傍の前記第２導電型ＧａＡｓキャップ層を除去して開口部を形成して、前記第２導電型ＧａＩｎＰ障壁緩和層を露出させ、この開口部から露出した前記第２導電型ＧａＩｎＰ障壁緩和層上にＺｎＯ層を形成し、次に、熱処理を行って、前記ＺｎＯ層に含まれるＺｎを前記ＧａＩｎＰ単層又は前記多重量子井戸活性層まで拡散を行って窓領域を形成し、次に、前記ＺｎＯ層を除去した後、前記窓領域における前記第２導電型ＧａＩｎＰ障壁緩和層及び前記第２導電型ＧａＡｓキャップ層上に、共振器長方向に沿ったストライプ状の絶縁膜マスクパターンを形成し、次に、前記窓領域における前記ストライプ状の絶縁膜マスクパターン及び前記窓領域における前記第２導電型ＧａＩｎＰ障壁緩和層のみを覆うフォトレジストパターンを形成し、次に、前記フォトレジストパターンで覆われていない前記窓領域以外の領域における前記ストライプ状の絶縁膜マスクパターンから露出した第２導電型ＧａＡｓキャップ層のみをエッチング除去した後、引き続いて、前記第２導電型ＧａＩｎＰ障壁緩和層の途中までエッチングし、次に、前記フォトレジストパターンを除去した後、前記第２導電型ＧａＩｎＰ障壁緩和層から前記第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成することを特徴とする半導体レーザ素子の製造方法を提供する。
【発明の効果】
【００１１】
本願発明によれば、共振器端面近傍の第２導電型ＧａＡｓキャップ層を除去して開口部を形成して、第２導電型ＧａＩｎＰ障壁緩和層を露出させ、この開口部から露出した第２導電型ＧａＩｎＰ障壁緩和層上にＺｎＯ層を形成し、次に、熱処理を行って、ＺｎＯ層に含まれるＺｎをＧａＩｎＰ単層又は多重量子井戸活性層まで拡散を行って窓領域を形成し、次に、ＺｎＯ層を除去した後、第２導電型ＧａＩｎＰ障壁緩和層及び第２導電型ＧａＡｓキャップ層上に共振器長方向にストライプ状の絶縁膜マスクパターンを形成し、更にストライプ状の絶縁膜マスクパターンから露出した第２導電型ＧａＡｓキャップ層のみをエッチング除去し、次に、第２導電型ＧａＩｎＰ障壁緩和層から第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成するので、生産歩留まりを向上させることができる。
また、窓領域におけるストライプ状の絶縁膜マスクパターン及び窓領域における第２導電型ＧａＩｎＰ障壁緩和層のみを覆うフォトレジストパターンを形成し、次に、フォトレジストパターンで覆われていない窓領域以外の領域におけるストライプ状の絶縁膜マスクパターンから露出した第２導電型ＧａＡｓキャップ層のみをエッチング除去した後、引き続いて、第２導電型ＧａＩｎＰ障壁緩和層の途中までエッチングし、次に、フォトレジストパターンを除去した後、第２導電型ＧａＩｎＰ障壁緩和層から第２導電型（ＡｌｗＧａ１−ｗ）０．５Ｉｎ０．５Ｐ単層又は多重量子井戸エッチングストップ層の表面に達するまでエッチングを行ってリッジ部を形成しても同様な効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施の形態に係る半導体レーザ素子の製造方法について図１乃至図５を用いて説明する。
図１は、本発明の第１の実施の形態における半導体レーザ素子の製造方法の(積層工程)乃至（絶縁膜形成及びＺｎ拡散工程）の断面を示し、（Ａ）乃至（Ｄ）は、レーザ光が出射する窓部側から見た正面図及び断面図である。
図２は、本発明の第１の実施の形態における半導体レーザ素子の製造方法の（選択的除去工程）の断面を示し、（Ａ）乃至（Ｄ）は、レーザ光が出射する窓部側から見た正面図及び断面図である。
図３は、本発明の第１の実施の形態における半導体レーザ素子の製造方法の(リッジ部形成工程)乃至（電極形成工程）の断面を示し、（Ａ）及び（Ｂ）は、レーザ光が出射する窓部側から見た正面図及びその断面図である。図４は、本発明の第２の実施の形態における半導体レーザ素子の製造方法の（選択的除去工程）を説明するための図である。図５は、本発明の第３の実施の形態における半導体レーザ素子の製造方法の（選択的除去工程）を示し、（Ａ）乃至（Ｄ）は、レーザ光が出射する窓部側から見た正面図及び窓部と反対側の正面図である。
【００１３】
まずは、第１の実施の形態について説明する。
（第１の実施の形態）
（積層工程）
図１（Ａ）に示すように、本発明における第１の実施の形態における半導体レーザ素子１は、ＭＯＶＰＥ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法やＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型ＧａＡｓ基板２上に厚さ３μｍのｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層３と、厚さ６ｎｍのＧａ０．５Ｉｎ０．５Ｐウェルと厚さ４ｎｍの（Ａ０．５Ｇａ０．５）Ｉｎ０．５Ｐバリアの多重量子井戸からなる活性層４と、厚さ０．４μｍの第１のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層５と、厚さ２ｎｍのｐ型（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐと厚さ４ｎｍのｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐの多重量子井戸からなるエッチングストップ層６と、厚さ１．５μｍの第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７と、ＧａＩｎＰ等からなるｐ型障壁緩和層８と、ｐ型ＧａＡｓキャップ層９とを順次積層する。
ここで、エッチングストップ層６は、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐ単層のみでも良い。
【００１４】
（フォトレジストパターン形成工程）
図１（Ｂ）に示すように、ｐ型ＧａＡｓキャップ層９上にフォトレジストを塗布し、露光・現像を行って、中央部に開口部１０Ａを有し、共振器長方向に沿ったストライプ状のフォトレジストパターン１０を形成する。
【００１５】
（ＺｎＯ層形成工程）
図１（Ｃ）に示すように、フォトレジストパターン１０の開口部１０Ａからｐ型ＧａＡｓキャップ層９をエッチング除去して、ｐ型障壁緩和層８を露出する。
この後、フォトレジストパターン１０を除去する。
【００１６】
次に、スパッタ等の真空成膜方法により、ｐ型障壁緩和層８及びｐ型ＧａＡｓキャップ層９上にＺｎＯ層１１を形成した後、フォトリソグラフィ法及びエッチング法を用いて、共振器端面近傍のｐ型障壁緩和層８上のみに、ＺｎＯ層１１を残す。
【００１７】
（絶縁膜形成及びＺｎ拡散工程）
図１（Ｄ）に示すように、ｐ型ＧａＡｓキャップ層９及びＺｎＯ層１１上に酸化珪素、窒化珪素等の絶縁膜１２を形成する。この後、熱処理によって、ＺｎＯ層１１に含まれるＺｎを活性層４に達するまで拡散して拡散層１３を形成する。
こうして、共振器端面近傍のみに窓領域Ｍを形成する。
【００１８】
（選択的除去工程）
この後、ＺｎＯ層１１及び絶縁膜１２を除去する。
図２（Ａ）に示すように、ｐ型障壁緩和層８及びｐ型ＧａＡｓキャップ層９上に酸化珪素、窒化珪素等の絶縁膜１４を形成した後、この絶縁膜１４上に共振器長方向に沿ったストライプ状のフォトレジストパターン１５を形成する。
次に、図２（Ｂ）に示すように、フォトレジストパターン１５から露出した絶縁膜１４をエッチングして共振器長方向に沿ったストライプ状の絶縁膜マスクパターン１６を形成する。次に、図２（Ｃ）に示すように、絶縁膜マスクパターン１６で覆われた以外のｐ型ＧａＡｓキャップ層９を選択エッチング液を用いてエッチングする。選択エッチング液には、ＩｎＧａＰ又はＡｌＧａＩｎＰをエッチングしない燐酸と過酸化水素水の混合液が用いられる。
【００１９】
こうして、絶縁膜マスクパターン１６から露出した窓領域Ｍと窓領域Ｍ以外のｐ型障壁緩和層８の表面からエッチングストップ層６までの厚さは、ｐ型障壁緩和層８と第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７との合計厚さとなる。このため、後述するリッジ部１７を形成する際に、選択エッチング液がエッチングストップ層６に長時間晒されることを防止できる。
【００２０】
（リッジ部形成工程）
図２（Ｄ）に示すように、ＩＣＰ−ＲＩＥ（反応性エッチング）等のドライエッチングにより、絶縁膜マスクパターン１６で覆われていないｐ型障壁緩和層８からｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７の途中までエッチングする。
次に、図３（Ａ）に示すように、選択エッチング液を用いて、残りのｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７をエッチングストップ層６に達するまでエッチングを行って、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７、ｐ型障壁緩和層８及びｐ型ＧａＡｓキャップ層９からなるリッジ部１７を形成する。
この際、選択エッチング液には、Ａｌ組成の低いＡｌＧａＩｎＰ又はＩｎＧａＰと比べて、Ａｌ組成の高いＡｌＧａＩｎＰを比較的速くエッチングする硫酸エッチング液、酒石酸と塩酸の混合液が用いられる。
【００２１】
（電極形成工程）
図３（Ｂ）に示すように、絶縁マスクパターン１６を除去後、エッチングストップ層６、ｐ型ＧａＡｓキャップ層９及びリッジ部１７上に絶縁層１８を形成した後、リッジ部１７上の絶縁層１８のみを除去してリッジ部１７のｐ型ＧａＡｓキャップ層９を露出させる。
このリッジ部１７から露出したｐ型ＧａＡｓキャップ層９上にＴｉ／Ｐｔ／Ａｕ等からなるｐ型オーミック電極１９を形成し、積層方向と反対側のｎ型ＧａＡｓ基板２にｎ型オーミック電極２０を形成して半導体レーザ素子１を作製する。
【００２２】
以上のように、ストライプ状の絶縁マスクパターン１６で覆われた以外のＰ型ＧａＡｓキャップ層９を選択エッチング液を用いてエッチングして、ｐ型障壁緩和層８の表面からエッチングストップ層６までの高さを揃えた後、エッチングストップ層６の近傍までｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７をドライエッチングを行い、引き続いて、選択エッチング液を用いて、残りのｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７をエッチングストップ層６に達するまでエッチングするので、窓部を有する半導体レーザ素子を歩留まり良く生産することができる。
【００２３】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態における工程中、（選択的除去工程）のみが異なり、それ以外は同様である。
以下では、第２の実施の形態における（選択的除去工程）について図２に図４を併せ用いて説明する。
（選択的除去工程）
第１の実施の形態の（選択的除去工程）において、図２（Ｂ）に示すように、共振器長方向に沿ったストライプ状の絶縁膜マスクパターン１６を形成した後、図２（Ｃ）に示すように、絶縁膜マスクパターン１６で覆われた以外のｐ型ＧａＡｓキャップ層９をＣｌ２系のガスを用い、１５０℃未満の温度条件でドライエッチングにより選択的に行う。上記の条件でドライエッチングを行うのは、ＧａがＣｌ２と反応して塩化物となると常温近傍でも容易に脱離してエッチングが進行するが、Ｉｎの塩化物は、１５０℃以上に加熱しないと脱離が進まないため、ｐ型障壁緩和層８との選択性が増すからである。
以下は、（第１の実施の形態）の工程と同様である。
【００２４】
ｐ型ＧａＡｓキャップ層９をエッチングする際に、ウェットエッチングでは、エッチングの指向性がないので、図４（Ｂ）に示すように、サイドエッチングが入ってしまうのに対して、ドライエッチングでは、エッチングの指向性が高いので、図４（Ａ）に示すように、垂直方向にエッチングが進行しサイドエッチングを生じない。
このため、ウェットエッチングで行う場合に比較して、ｐ型ＧａＡｓキャップ層９の幅を広くすることができ、低抵抗なリッジ部１７を形成することができる。
この結果、半導体レーザ素子を動作させた際の熱の発生が抑制されるため、半導体レーザ素子の耐熱性及び寿命をより向上させることができる。
【００２５】
（第３の実施の形態）
第３の実施の形態は、第１の実施の形態における工程中、（選択的除去工程）のみが異なり、それ以外は同様である。
以下では、第３の実施の形態における（選択的除去工程）について図２に図５を併せ用いて説明する。
（選択的除去工程）
第１の実施の形態の（選択的除去工程）における図２（Ｂ）に示すように、ストライプ状の絶縁膜マスクパターン１６を形成した後、図５（Ａ）に示すように、窓領域Ｍにおける拡散層１３上及び絶縁膜マスクパターン１６上のみにフォトレジストパターン２１を形成する。
【００２６】
次に、図５（Ｂ）に示すように、選択エッチング液を用いて、絶縁膜マスクパターン１６及びフォトレジストパターン２１から露出したｐ型ＧａＡｓキャップ層９のみをエッチング除去する。
選択エッチング液には、ＧａＡｓをエッチングし、ＧａＩｎＰ又はＡｌＧａＩｎＰをエッチングしない燐酸と過酸化水素水との混合液が用いられる。
引き続いて、図５（Ｃ）に示すように、ｐ型障壁緩和層８の途中までエッチングして薄くする。この後、図５（Ｄ）に示すように、フォトレジストパターン２１を除去する。
この結果、エッチングストップ層６からの高さは、窓領域Ｍでは、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７と、ｐ型障壁緩和層８とからなるのに対して、窓領域Ｍ以外では、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７と、途中までエッチングされた薄いｐ型障壁緩和層８とからなるので、窓領域Ｍの方が高くなる。即ち、エッチングストップ層６からの第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７と、ｐ型障壁緩和層８の合計厚さは、窓領域Ｍの方が窓領域Ｍ以外の領域よりも厚くなっている。
【００２７】
この後、選択エッチング液を用いて、窓領域Ｍ及び窓領域Ｍ以外の領域に形成されているｐ型障壁緩和層８及びｐ型ＧａＡｓキャップ層９からエッチングストップ層６に達するまでエッチングを行ってリッジ部１７を形成する。この際、窓領域Ｍではエッチングストップ層６に到達しない。
以下は、（第１の実施の形態）の工程と同様である。
【００２８】
以上のように、エッチングストップ層６からの第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７と、ｐ型障壁緩和層８の合計厚さは、窓領域Ｍに形成されている方が窓領域Ｍ以外の領域に形成されている方よりも厚くすることができるので、リッジ部１７を形成する際、選択エッチング液により、エッチングストップ層６が晒されることを防止できる。
このため、第１の実施の形態と同様の効果が得られる。
【００２９】
なお、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層３をｎ型（ＡｌｕＧａ１−ｕ）０．５Ｉｎ０．５Ｐ、第１のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層５をｐ型（Ａｌ１−ｖＧａｖ）０．５Ｉｎ０．５Ｐ、ｐ型（Ａｌ０．８Ｇａ０．２）０．５Ｉｎ０．５Ｐとｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐの多重量子井戸からなるエッチングストップ層６をｐ型（ＡｌｗＧａ１−ｗ）ｘＩｎｘＰ、第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層７をｐ型（ＡｌＹＧａ１−Ｙ）０．５Ｉｎ０．５Ｐクラッド層７とするとき、０＜Ｕ＜１、０＜Ｖ＜１、０＜Ｗ＜１、Ｗ＜Ｘ、０＜Ｙ＜１の時にも上記したことは適用できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態における半導体レーザ素子の製造方法の(積層工程)乃至（絶縁膜形成及びＺｎ拡散工程）を示す断面図である。
【図２】本発明の第１の実施の形態における半導体レーザ素子の製造方法の(選択的除去工程)を示す断面図である。
【図３】本発明の第１の実施の形態における半導体レーザ素子の製造方法の(リッジ部形成工程)乃至（電極形成工程）を示す断面図である。
【図４】本発明の第２の実施の形態における半導体レーザ素子の製造方法の（選択的除去工程）を説明するための図である。
【図５】本発明の第３の実施の形態における半導体レーザ素子の製造方法の（選択的除去工程）を示す断面図である。
【図６】従来の半導体レーザ素子の問題点を説明する断面図である。
【符号の説明】
【００３１】
１…半導体レーザ素子、２…ｎ型ＧａＡｓ基板、３…ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、４…活性層、５…第１のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、６…エッチングストップ層、７…第２のｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層、８…ｐ型障壁緩和層、９…ｐ型ＧａＡｓキャップ層、１０、１５、２１…フォトレジストパターン、１０Ａ…開口部、１１…ＺｎＯ層、１２…絶縁膜、１３…拡散層、１４…絶縁膜、１６…絶縁膜マスクパターン、１７…リッジ部、１８…絶縁層、１９…ｐ型オーミック電極、２０…ｎ型オーミック電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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