(57)【要約】【課題】絶縁膜に形成した深孔内に王冠構造のキャパシタを設ける場合、深孔内壁に形成した第１の上部電極とプレートとなる第２の上部電極との間に誘電体が介在するため、上部電極相互の接続が困難になる問題を解決する。【解決手段】深孔の内壁に形成される第１の上部電極２２７を導体膜２２４、導体プラグ２３６ａを介して配線２４１ａに接続し、プレートとなる第２の上部電極２３１を導体プラグ２３９ａを介して配線２４１ａに接続する構成とし、第１の上部電極と第２の上部電極を接続する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の層間絶縁膜に形成した深孔内部に設けられ、下部電極、誘電体、上部電極を備えた複数のキャパシタを含むメモリセル領域を有する半導体装置であって、
前記下部電極は外側面と内面を有する王冠構造から成り、前記下部電極の外側面に対向する第１の上部電極と、前記下部電極の内面から前記深孔以外の表面に延在する前記誘電体及び第２の上部電極を備え、
前記第１の上部電極は、前記メモリセル領域に隣接し、前記第１の層間絶縁膜に形成された第１のスルーホールを埋める第１の導体プラグを少なくとも介して、前記第２の上部電極と接続されているキャパシタを有することを特徴とする半導体装置。
【請求項２】
前記第２の上部電極は、前記第２の上部電極を覆う第２の層間絶縁膜に設けられた第２のスルーホールを埋める第２の導体プラグを介して、前記第２の層間絶縁膜上に設けた配線と接続され、
前記第１の上部電極は、前記第１の層間絶縁膜の底面に位置する導体膜に接続され、前記導体膜は前記導体膜上の前記第１の層間絶縁膜および前記第１の層間絶縁膜上に積層された前記第２の層間絶縁膜を貫通して設けた第１のスルーホールを埋める第１の導体プラグに接続され、前記第１の導体プラグは、前記第２の層間絶縁膜上に設けた前記配線と接続されることにより、
前記第２の上部電極と前記第１の上部電極が接続されたキャパシタを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の層間絶縁膜の底面に位置する前記導体膜は、前記第１のスルーホール形成領域分だけ前記メモリセル領域をはみ出して、前記メモリセル領域を覆うように前記第１の層間絶縁膜の底面に設けられていることを特徴とする請求項１および２記載の半導体装置。
【請求項４】
前記下部電極、前記第１の上部電極、前記第１の層間絶縁膜の底面に位置する前記導体膜、前記第２の上部電極、前記第１の導体プラグおよび前記第２の導体プラグは、導電性シリコン、金属もしくは金属化合物から選択される一つもしくは複数の材料で構成されることを特徴とする請求項１乃至３記載の半導体装置。
【請求項５】
第１の層間絶縁膜に形成した深孔内部に設けられ、下部電極、誘電体、上部電極を備えた複数のキャパシタを含むメモリセル領域を有する半導体装置の製造方法であって、
（１）メモリセル領域内の層間絶縁膜の所定の位置にコンタクトプラグを形成する工程と、
（２）前記層間絶縁膜上に絶縁膜と導体膜を積層形成する工程と、
（３）メモリセル領域周囲の前記絶縁膜および導体膜を除去する工程と、
（４）全面に前記第１の層間絶縁膜を形成し、メモリセル領域内の所定の位置に深孔を形成して、前記導体膜の側面および前記コンタクトプラグの表面を露出させる工程と、
（５）前記深孔の側壁に第１の上部電極を形成して、前記第１の上部電極と前記導体膜の側面を接続する工程と、
（６）前記第１の上部電極が形成された前記深孔の側壁に第１の誘電体を形成する工程と、
（７）前記第１の誘電体が形成された前記深孔の内面に王冠構造の下部電極を形成し、前記下部電極と前記コンタクトプラグを接続する工程と、
（８）前記下部電極が形成された前記深孔の内面を含む全面に第２の誘電体および第２の上部電極を形成する工程と、
（９）メモリセル領域周囲の前記第２の上部電極を除去する工程と、
（１０）全面に第２の層間絶縁膜を形成する工程と、
（１１）メモリセル領域内の所定の位置に第２のスルーホールを形成し、前記第２のスルーホール底面に前記第２の上部電極の表面を露出させる工程と、
（１２）メモリセル領域に隣接して、前記第２の層間絶縁膜および前記第１の層間絶縁膜を貫通する第１のスルーホールを形成し、前記第１のスルーホールの底面に前記導体膜の表面を露出させる工程と、
（１３）前記第１のスルーホールを充填する第１の導体プラグおよび前記第２のスルーホールを充填する第２の導体プラグを形成する工程と、
（１４）前記第２の層間絶縁膜上に配線を形成して、前記第１の導体プラグおよび前記第２の導体プラグを接続する工程と、
を少なくとも含んでなることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程４の前記コンタクトプラグの表面を露出させる工程は、
（１）メモリセル領域内の所定の位置に深孔を形成して、前記導体膜の表面を露出させる工程と、
（２）前記導体膜の表面が露出した前記深孔側壁に前記第１の上部電極を形成すると同時に底面の前記導体膜を除去して、下層に位置する前記絶縁膜表面を露出させる工程と、
（３）前記絶縁膜表面が露出した前記深孔側壁に前記第１の誘電体を形成すると同時に底面の前記絶縁膜を除去して、前記コンタクトプラグを露出させる工程と、
を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程１１は工程１２と同時に行なわれる工程を含むことを特徴とする請求項５および６記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜上に形成される前記導体膜は、上方から見た時、前記第１のスルーホール形成領域分だけ前記メモリセル領域をはみ出して、前記メモリセル領域を覆うように前記層間絶縁膜上に形成されていることを特徴とする請求項５乃至７記載の半導体装置の製造方法。
【請求項９】
前記下部電極、前記第１の上部電極、前記導体膜、前記第２の上部電極、前記第１の導体プラグおよび前記第２の導体プラグは、導電性シリコン、金属もしくは金属化合物から選択される一つもしくは複数の材料で構成されることを特徴とする請求項５乃至８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭを構成するキャパシタおよびその製造方法に係り、特に王冠構造の下部電極を形成する際に、下部電極が倒壊する問題を回避するのに好適なキャパシタ構造およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進展し、特にＤＲＡＭ（Dynamic  Random  Access  Memory）においては、最小加工寸法を１００ｎｍとするギガビット級メモリが製品化されつつあり、さらに最小加工寸法９０ｎｍ以降に対応するＤＲＡＭの開発が進められている。このような素子の微細化に伴い、ＤＲＡＭの主要構成要素であるキャパシタにおいても所望の容量を確保することが困難な状況になってきた。
【０００３】
上記の困難を克服するために、絶縁膜中に深孔を形成し、その深孔内面に形成した下部電極の内外壁を露出させ、両側面をキャパシタとして用いる王冠構造のキャパシタが検討されている。王冠構造では、深孔の内面のみを用いる場合の約２倍のキャパシタ面積を確保できる。したがって、深孔内面にのみ下部電極を設けるキャパシタに比べ２倍の容量を得られる利点がある。
【０００４】
しかし、従来の王冠構造作成には以下に述べる問題があった。図１（ａ）（ｂ）（ｃ）は、王冠構造の製造工程を模式的に示したものである。まず、（ａ）図に示すように、層間絶縁膜１０１の所定の領域に容量コンタクトプラグ１０２を形成した後、窒化シリコン膜１０３および厚い酸化シリコン膜からなる第１の層間絶縁膜１０４を堆積する。次いで、（ｂ）図に示すように、リソグラフィとドライエッチングにより深孔１０５を形成して、容量コンタクトプラグ１０２の表面を露出させた後、深孔内面に下部電極１０６を形成する。その後（ｃ）図に示すように、下部電極１０６の外壁周囲に支えとなっていた第１の層間絶縁膜１０４をフッ酸（HF）溶液により除去する。このHF溶液により厚い酸化シリコンを除去すると、下部電極は支えを失い、機械的強度が著しく低下するために、溶液の表面張力により下部電極が倒壊し、隣接下部電極が接触することによるペアビット不良をもたらす。
【０００５】
上記の不良を回避するため、上記の第１の層間絶縁膜を除去せず王冠構造のキャパシタを製造する考案が、特開平１０-１７３１４８号公報に記載されている。図２（ａ）〜（ｇ）は、前記公報の実施例に記載された王冠構造の製造工程を示したものである。以下、図２を用いて前記公報に記載された王冠構造の製造方法について説明する。
【０００６】
最初に、図２（ａ）に示すように、層間絶縁膜１０１の所定の領域に容量コンタクトプラグ１０２を設けた後、シリコン窒化膜１０３および厚い酸化シリコンからなる第１の層間絶縁膜１０４を堆積し、容量コンタクトプラグ１０２の表面が露出するように深孔１０５を設け、その後多結晶シリコンからなる第１の上部電極１０７を深孔１０５の側壁に形成している。
【０００７】
次に、図２（ｂ）に示すように、酸化タンタルと酸化シリコンの積層膜からなる第１の誘電体１０８を全面に堆積し、続いて窒化チタンからなる外側下部電極１０９を全面に積層堆積する。その後異方性ドライエッチングを用いて深孔以外の表面および深孔底面に形成されている外側下部電極１０９および第１の誘電体１０８を除去している。
【０００８】
次に、図２（ｃ）に示すように、多結晶シリコンからなる内側下部電極１１０を堆積し、深孔内部をホトレジスト１１１で充填している。このホトレジスト１１１は深孔上面からやや落ち込むように形成している。
【０００９】
次に、図２（ｄ）に示すように、多結晶シリコンからなる内側下部電極１１０および窒化チタンからなる外側下部電極１０９をドライエッチング法によりエッチングしてホトレジスト１１１の表面と略同等の位置まで掘り下げている。
【００１０】
次に、図２（ｅ）に示すように、ホトレジスト１１１を除去し、酸化タンタルと酸化シリコンの積層膜からなる第２の誘電体１１２を堆積した後、窒化チタンからなる第２の上部電極１１３を深孔が埋まるように全面に堆積し、さらに図に示した位置までエッチバックして掘り下げている。
【００１１】
次に、図２（ｆ）に示すように、表面に露出している第２の誘電体１１２をドライエッチング法によりエッチングし、第２の上部電極１１３の表面と略同等の位置まで掘り下げている。この時、第１の誘電体１０８も同時にエッチングすることにより、第１の上部電極１０７の頂上を露出させている。
【００１２】
次に、図２（ｇ）に示すように、窒化チタンからなる第３の上部電極１１４を全面に堆積することにより、第１の上部電極１０７および第２の上部電極１１３を相互に接続している。容量コンタクトプラグ１０２に接続される下部電極は、多結晶シリコンからなる内側下部電極１１０と窒化チタンからなる外側下部電極１０９で構成される。また、第１の上部電極１０７と外側下部電極１０９の間に酸化タンタルと酸化シリコンの積層膜からなる第１の誘電体１０８および第２の上部電極１１３と内側下部電極１１０の間に酸化タンタルと酸化シリコンの積層膜からなる第２の誘電体１１２を設けて、深孔内部に王冠構造のキャパシタを構成している。
本公知例によれば、深孔を構成する絶縁膜を除去していないので、下部電極の倒壊を防止できる利点がある。
【特許文献１】特開平１０-１７３１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上記特許文献１に記載された王冠構造の製造方法では深孔内壁に形成された第１の上部電極１０７と第３の上部電極１１４の接続は極めて困難であり、王冠構造を構成できない問題がある。
以下、図３を用いて上記の問題について説明する。
【００１４】
図３（ａ）は、図２（ｃ）の段階で多結晶シリコンからなる内側下部電極１１０を堆積した後、深孔内をホトレジスト１１１で充填し、ドライエッチング法によりエッチバックしてホトレジストを除去した後の状態を示している。このエッチバックでは、図２（ｄ）に示されているように、窒化チタンからなる外側下部電極１０９と多結晶シリコンからなる内側下部電極１１０とを選択的に掘り下げることを目的としているが、実際には第１の上部電極１０７も同時にエッチングされ、掘り下げられてしまう。第１の上部電極１０７は、内側下部電極１１０と同じ多結晶シリコンで構成されており、当然のことながら両者共にエッチングは進行する。その結果、第１の誘電体１０８が突き出した状態となり、第１の上部電極１０７の上部には空隙１１５が形成されてしまう。
【００１５】
次に、図３（ｂ）に示すように、第２の誘電体１１２を堆積すると、空隙１１５は第２の誘電体１１２で埋め込まれてしまい、結果的に第１の上部電極１０７の上部には絶縁膜が形成された状態になる。この状態で内側上部電極１１３を形成する。
【００１６】
次に、図３（ｃ）に示すように、第２の誘電体１１２をエッチバックしても第１の上部電極１０７の上部には、空隙１１５に残存した第２の誘電体１１６が形成された状態となって、第１の上部電極１０７の頂上表面は露出しない。
【００１７】
上記の状態で、図３（ｄ）に示すように、第３の上部電極１１４を形成しても、第１の上部電極１０７の頂上表面は第２の誘電体１１６で覆われており、第３の上部電極１１４と第１の上部電極１０７との接続を確保することはできず王冠構造を実現することはできない。
以上説明したように、深孔内に王冠構造のキャパシタを設ける場合、第３の上部電極１１４と第１の上部電極１０７の接続を確保することが、最も大きな技術課題となる。
【００１８】
上記問題に鑑み、本発明の目的は、第１の上部電極と第２の上部電極をより簡便な方法で接続させた王冠構造のキャパシタを有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体装置は、第１の層間絶縁膜に形成した深孔内部に設けられ、下部電極、誘電体、上部電極を備えた複数のキャパシタを含むメモリセル領域を有する半導体装置であって、
前記下部電極は外側面と内面を有する王冠構造から成り、前記下部電極の外側面に対向する第１の上部電極と、前記下部電極の内面から前記深孔以外の表面に延在する前記誘電体及び第２の上部電極を備え、前記第１の上部電極は、前記メモリセル領域に隣接し、前記第１の層間絶縁膜に形成された第１のスルーホールを埋める第１の導体プラグを少なくとも介して、前記第２の上部電極と接続されているキャパシタを有することを特徴としている。
【００２０】
また、前記第２の上部電極は、前記第２の上部電極を覆う第２の層間絶縁膜に設けられた第２のスルーホールを埋める第２の導体プラグを介して、前記第２の層間絶縁膜上に設けた配線と接続され、前記第１の上部電極は、前記第１の層間絶縁膜の底面に位置する導体膜に接続され、前記導体膜は前記導体膜上の前記第１の層間絶縁膜および前記第１の層間絶縁膜上に積層された前記第２の層間絶縁膜を貫通して設けた第１のスルーホールを埋める第１の導体プラグに接続され、前記第１の導体プラグは、前記第２の層間絶縁膜上に設けた前記配線と接続されることにより、前記第２の上部電極と前記第１の上部電極が接続されたキャパシタを有することを特徴としている。
【００２１】
また、本発明の半導体装置の製造方法は、第１の層間絶縁膜に形成した深孔内部に設けられ、下部電極、誘電体、上部電極を備えた複数のキャパシタを含むメモリセル領域を有する半導体装置の製造方法であって、
（１）メモリセル領域内の層間絶縁膜の所定の位置に容量コンタクトプラグを形成する工程と、
（２）前記層間絶縁膜上に絶縁膜と導体膜を積層形成する工程と、
（３）メモリセル領域周囲の前記絶縁膜および導体膜を除去する工程と、
（４）全面に前記第１の層間絶縁膜を形成し、メモリセル領域内の所定の位置に深孔を形成して、前記導体膜の側面および前記容量コンタクトプラグの表面を露出させる工程と、
（５）前記深孔の側壁に第１の上部電極を形成して、前記第１の上部電極と前記導体膜の側面を接続する工程と、
（６）前記第１の上部電極が形成された前記深孔の側壁に第１の誘電体を形成する工程と、
（７）前記第１の誘電体が形成された前記深孔の内面に王冠構造の下部電極を形成し、前記下部電極と前記容量コンタクトプラグを接続する工程と、
（８）前記下部電極が形成された前記深孔の内面を含む全面に第２の誘電体および第２の上部電極を形成する工程と、
（９）メモリセル領域周囲の前記第２の上部電極を除去して前記第１の層間絶縁膜の表面を露出させる工程と、
（１０）全面に第２の層間絶縁膜を形成する工程と、
（１１）メモリセル領域内の所定の位置に第２のスルーホールを形成し、前記第２のスルーホール底面に前記第２の上部電極の表面を露出させる工程と、
（１２）メモリセル領域に隣接して、前記第２の層間絶縁膜および前記第１の層間絶縁膜を貫通する第１のスルーホールを形成し、前記第１のスルーホールの底面に前記導体膜の表面を露出させる工程と、
（１３）前記第１のスルーホールを充填する第１の導体プラグおよび前記第２のスルーホールを充填する第２の導体プラグを形成する工程と、
（１４）前記第２の層間絶縁膜上に配線を形成して、前記第１の導体プラグおよび前記第２の導体プラグを接続する工程と、
を少なくとも含んでなることを特徴としている。
【発明の効果】
【００２２】
上記構成による本発明の半導体装置では、王冠構造のキャパシタを深孔内部に設けているので下部電極の外側面を用いない単純深孔キャパシタに比べて２倍のキャパシタ容量を得ることができる。したがって、単純深孔構造のキャパシタで所望の容量を得るために３μｍ必要であった深孔の深さを半分の１．５μｍに低減可能で、深孔形成のドライエッチング加工の困難性を回避することができる。また、第１の上部電極をメモリセル領域に隣接する第１の層間絶縁膜に設けたスルーホールを介して第２の上部電極と接続しているので、図３で説明したような第１の上部電極と第２の上部電極の接続が困難となる問題を回避することができる。
【００２３】
また、上記構成による本発明の半導体装置の製造方法では、絶縁膜に形成した深孔内に王冠構造のキャパシタを形成できるので絶縁膜を除去する必要がない。したがって、図１に示したような下部電極の倒壊による隣接下部電極の接触によるペアビット不良を回避できる効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施例について図４、図５（ａ）〜（ｐ）、図６（ａ）〜（ｅ）、および図７を用いて詳細に説明する。
【実施例１】
【００２５】
最初に、本発明の半導体装置の構成について、図４に示した断面図を用いて説明する。
【００２６】
ｐ型シリコン基板２０１にｎウエル２０２を設け、その内部に第１のｐウエル２０３を設けている。また、ｎウエル２０２以外の領域には第２のｐウエル２０４を設け、素子分離領域２０５を設けている。第１のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域を、第２のｐウエル２０４は周辺回路領域を各々便宜的に示している。
第１のｐウエル２０３には個々のメモリセルの構成要素でワード線となるスイッチングトランジスタ２０６及び２０７を設けている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１とで構成される。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で構成されている。トランジスタを被覆するように表面が平坦な層間絶縁膜２１３を設けている。
【００２７】
ソース２０９に接続するように絶縁膜２１３の所定の領域にコンタクト孔２１４を設け、多結晶シリコンからなるコンタクトプラグ２１５を設けている。コンタクトプラグ２１５の表面にチタンシリサイド２１６、窒化チタン２１７およびタングステン２１８からなるビット配線コンタクトプラグを設け、ビット配線コンタクトプラグに接続するように窒化タングステン２１９およびタングステン２２０からなるビット配線を設けている。ビット配線を被覆するように表面が平坦な層間絶縁膜２２１を設けている。
トランジスタのドレイン２０８及び２１２に接続するように、層間絶縁膜２１３及び層間絶縁膜２２１の所定の領域にコンタクト孔を設け、容量コンタクトプラグ２２２を設けている
【００２８】
容量コンタクトプラグ２２２の上に王冠構造のキャパシタを設けている。層間絶縁膜２２１上には、第１のスルーホール２３３を形成する領域分だけメモリセル領域をはみ出すように、絶縁膜２２３および導体膜２２４を設けている。さらに全面に第１の層間絶縁膜２２５を設けている。第１の層間絶縁膜２２５の所定の位置に導体膜２２４および絶縁膜２２３を貫通して深孔２２６を設け、深孔２２６の側面には第１の上部電極２２７が設けられ、第１の上部電極２２７は導体膜２２４の側面と接続している。第１の上部電極２２７のさらに内側面には、第１の誘電体２２８が設けられ、第１の誘電体２２８のさらに内側面には、下部電極２２９を設けている。下部電極２２９は、容量コンタクトプラグ２２２に接続している。下部電極２２９の内面を含むメモリセル領域全面に第２の誘電体２３０および第２の上部電極２３１を設けている。上部電極２３１を覆って設けた第２の層間絶縁膜２３２の所定の領域には、第２のスルーホール２３７が設けられ、窒化チタン２３８およびタングステン２３９から成る第２の導体プラグ２３９ａを設けている。第２の層間絶縁膜２３２上には窒化チタン２４０、アルミニウム２４１、窒化チタン２４２から成る配線２４１ａが設けられ、第２の上部電極２３１は第２の導体プラグ２３９ａを介して配線２４１ａに接続している。
【００２９】
また、メモリセル領域に隣接して、メモリセル領域をはみ出すように設けられた導体膜２２４上には、第１の層間絶縁膜２２５および第２の層間絶縁膜２３２を貫通して第１のスルーホール２３３が設けられ、チタンシリサイド２３４、窒化チタン２３５、タングステン２３６から成る第１の導体プラグ２３６ａを設けている。導体膜２２４を金属もしくは金属化合物で構成する場合には、チタンシリサイド２３４は設けなくても良い。第１の導体プラグ２３６ａは配線２４１ａに接続している。したがって、第１の上部電極２２７は、導体膜２２４、第１の導体プラグ２３６ａ、配線２４１ａ、第２の導体プラグ２３９ａを介して第２の上部電極と接続しており、下部電極２２９を王冠構造とするキャパシタを構成している。
【００３０】
一方、第２のｐウエル２０４には周辺回路を構成するトランジスタが設けられ、ソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１で構成されている。ソース２０９およびドレイン２１２に接続するように、絶縁膜２１３の所定の領域にコンタクトホール２３２を設けている。チタンシリサイド２１６、窒化チタン２１７、タングステン２１８からなるコンタクトプラグを設け、その上に窒化タングステン２１９、タングステン２２０からなる第１の配線層を設けている。第１の配線層の一部は、層間絶縁膜２２１、第１の層間絶縁膜２２５および第２の層間絶縁膜２３２を貫通して形成されるスルーホール２４３を充填した窒化チタン２４４及びタングステン２４５を介して配線２４１ａに接続している。
【００３１】
本実施例によれば、深孔２２６を形成している第１層間絶縁膜２２５を残したまま、下部電極を外側面と内面を備えた王冠構造とし、外側面には第１の誘電体と第１の上部電極を有する第１のキャパシタ領域を備え、内面には第２の誘電体と第２の上部電極を有する第２のキャパシタ領域を備えた構造のキャパシタを提供できる。また、第１の上部電極は、導体膜２２４、第１の導体プラグ２３６ａ、配線２４１ａ、第２の導体プラグ２３９ａを介して第２の上部電極と接続しており、第１の上部電極と第２の上部電極が確実に接続された王冠構造のキャパシタを構成することができる。
【実施例２】
【００３２】
次に、本発明の半導体装置の製造方法について、図５（ａ）〜（ｐ）に示した一連の工程断面図および図７に示した鳥瞰図を用いて説明する。なお、キャパシタ製造工程以前の工程については省略している。
【００３３】
最初に、図５（ａ）に示したように、酸化シリコンから成る層間絶縁膜２２１の所定の領域に周知の方法によりリンドープシリコンから成る容量コンタクトプラグ２２２を形成した後、表面に厚さ５０ｎｍの窒化シリコンから成る絶縁膜２２３をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成した。さらに、ＬＰＣＶＤ法により厚さ１００ｎｍのリンドープシリコンから成る導体膜２２４を積層形成した。窒化シリコンは、ジクロロシラン（SiH2Cl2）とアンモニア（NH3）を原料ガスとして７００℃、１．０Ｔｏｒｒの条件で形成した。リンドープシリコンは、モノシラン（SiH4）とホスフィン（PH3）を原料ガスとして５３０℃、０．５Ｔｏｒｒの条件で形成した。５３０℃の温度条件で形成したリンドープシリコンは非晶質で抵抗が高い。そのため、結晶化による低抵抗化を図る目的で７００℃、１分間、窒素中で熱処理を行なっている。この熱処理は別の工程で実施しても良い。
【００３４】
次に、図５（ｂ）に示したように、リソグラフィとドライエッチングにより、周辺回路領域となる領域の導体膜２２４および絶縁膜２２３を除去した。リンドープシリコンから成る導体膜２２４は塩素含有プラズマで、窒化シリコンから成る絶縁膜２２３はフッ素含有プラズマでエッチングした。
【００３５】
次に、図５（ｃ）に示したように、厚さ１５００ｎｍの酸化シリコンから成る第１の層間絶縁膜２２５をテトラエトキシシラン（ＴＥＯＳ: Si(OC2H5)4  ）と酸素を原料ガスとするプラズマＣＶＤ法により形成した後、ＣＭＰ（Chemical Mechanical Polising）法により表面を平坦化し、さらに厚さ５００ｎｍのシリコン膜２４６をＣＶＤ法により積層形成した。シリコン膜２４６は、第１の層間絶縁膜２２５をドライエッチングする際のハードマスクとして用いた。
【００３６】
次に、図５（ｄ）に示したように、リソグラフィと異方性ドライエッチングにより、第１の層間絶縁膜２２５の所定の位置に深孔２２６を形成し、導体膜２２４の表面を露出させた。
リソグラフィで形成したホトレジストパターン（図には示していない）をマスクとしてシリコン膜２４６を異方性ドライエッチングし、次いでシリコン膜２４６をマスクとして第１の層間絶縁膜２２５を異方性ドライエッチングした。シリコン膜２４６の異方性ドライエッチングにおいては、塩素（Cl2）と臭化水素（HBr）と酸素（O2）の混合ガスから成る塩素含有プラズマを用い、圧力は１０ｍＴｏｒｒ、プラズマパワーは１００Ｗとした。また、酸化シリコンから成る第１の層間絶縁膜２２５の異方性ドライエッチングにおいては、オクタフロロシクロペンタン（C5F8）とアルゴン（Ar）と酸素（O2）の混合ガスから成るフッ素含有プラズマを用い、圧力は１００ｍＴｏｒｒ、プラズマパワーは１５００Ｗとした。これらの条件は適宜変更することが可能である。
【００３７】
次に、図５（ｅ）に示したように、深孔２２６底部に露出しているシリコンから成る導体膜２２４を塩素含有プラズマを用いて異方性ドライエッチングし、続いてフッ素含有プラズマを用いて窒化シリコンから成る絶縁膜２２３を異方性ドライエッチングした。この結果、容量コンタクトプラグ２２２の表面および導体膜２２４の側面が露出する。また、この異方性ドライエッチングによりハードマスクとして用いたシリコン膜２４６も同時に除去される。
【００３８】
次に、図５（ｆ）に示したように、導体膜２２４の側面を清浄化する洗浄を行なった後、厚さ１５ｎｍのリンドープシリコン２２７ａを全面に形成した。
【００３９】
次に、図５（ｇ）に示したように、塩素含有プラズマを用いて異方性ドライエッチングし、深孔２２６の底面および第１の層間絶縁膜２２５表面のリンドープシリコンを除去した。この結果、深孔２２６の側壁にリンドープシリコンから成る第１の上部電極２２７が形成される。また、第１の上部電極２２７は導体膜２２４と接続される。
【００４０】
次に、図５（ｈ）に示したように、厚さ６ｎｍの酸化アルミニウム２２８ａおよび厚さ１５ｎｍのリンドープシリコン２２９ａを積層形成した。酸化アルミニウムの形成には原子層蒸着法（ＡＬＤ:  Atomic Layer Deposition）を用いた。原料ガスにトリメチルアルミニウム（ＴＭＡ:  Al(CH3)3）を、酸化剤にオゾン（O3）を用いた。原料供給、排気、オゾン供給、排気の基本ステップを１サイクルとし、６０サイクル繰り返して６ｎｍの厚さに形成した。原料供給およびオゾン供給時の圧力は０．５Ｔｏｒｒ、温度は３５０℃に維持した。なお、ＡＬＤ法による成膜は処理効率が著しく低いので、複数基板を同時に処理できるバッチ処理方式が望ましい。上記条件以外にもＡＬＤ法の条件は種々変更可能である。
【００４１】
次に、図５（ｉ）に示したように、塩素含有プラズマを用いて異方性ドライエッチングし、深孔２２６の底面および第１の層間絶縁膜２２５表面のリンドープシリコン２２９ａおよび酸化アルミニウム２２８ａを除去した。この結果、深孔の側壁には第１の誘電体２２８および下部電極の一部となる外側下部電極２２９ｂが形成される。また、容量コンタクトプラグ２２２の表面が再び露出する。
【００４２】
次に、図５（ｊ）に示したように、容量コンタクトプラグ２２２の表面および外側下部電極の表面を清浄化する洗浄を行なった後、厚さ１５ｎｍのリンドープシリコン２２９ｃを全面に形成した。その後、深孔内をホトレジスト２４７で充填した。ホトレジスト２４７は、全面にホトレジストを塗布した後、深孔内の任意の深さまで感光するように全面露光し、表面の感光部分を現像処理により除去して形成した。
【００４３】
次に、図５（ｋ）に示したように、第１の層間絶縁膜２２５上のリンドープシリコン２２９ｃを異方性ドライエッチングにより除去し、深孔内を充填していたホトレジスト２４７を酸素プラズマアッシングにより除去した。この結果、下部電極の一部となる内側下部電極２２９ｄが形成される。外側下部電極２２９ｂと内側下部電極２２９ｄとにより図４に示した下部電極２２９が形成される。また、下部電極２２９は、容量コンタクトプラグ２２２に接続される。
【００４４】
次に、図５（ｌ）に示したように、厚さ６ｎｍの酸化アルミニウムから成る第２の誘電体２３０をＡＬＤ法により全面に形成した。
【００４５】
次に、図５（ｍ）に示したように、厚さ３０ｎｍの窒化チタンから成る第２の上部電極２３１を全面に形成し、さらにプラズマＣＶＤ法により厚さ２００ｎｍの酸化シリコン２４８を全面に形成した。第２の上部電極２３１は、原料ガスに塩化チタン（TiCl4）とアンモニア（NH3）を用い、圧力は１Ｔｏｒｒ、温度は５５０℃の条件で形成した。第２の上部電極２３１は、窒化チタンに限らず、他の金属、もしくはＣＶＤ法もしくはＡＬＤ法で形成する被覆性の良い窒化チタンの上にスパッタ法で形成する他の金属を積層する構成としても良い。
【００４６】
次に、図５（ｎ）に示したように、リソグラフィと異方性ドライエッチングによりメモリセル領域以外の領域に形成された酸化シリコン２４８、第２の上部電極２３１および第２の誘電体２３０を除去した。第２の上部電極の異方性ドライエッチングにおいては、塩素（Cl2）と塩化ホウ素（BCl3）の混合ガスを用い、圧力は１０ｍＴｏｒｒ、プラズマパワーは１００Ｗとした。このエッチングにより、第２の誘電体２３０も同時に除去される。
【００４７】
次に、図５（ｏ）に示したように、厚さ５００ｎｍの酸化シリコンから成る第２の層間絶縁膜２３２をプラズマＣＶＤ法により形成し、ＣＭＰ法により表面を平坦化した。
【００４８】
次に、図５（ｐ）に示したように、リソグラフィと異方性ドライエッチングにより、第１の層間絶縁膜２２５と第２の層間絶縁膜２３２を貫通し、メモリセル領域に隣接する第１のスルーホール２３３を形成し導体膜２２４の表面を露出させた。また、メモリセル領域内の第２の層間絶縁膜２３２に第２のスルーホール２３７を形成し第２の上部電極表面を露出させた。第１および第２のスルーホールは別々に形成しても良いが、同時に形成することも可能で、同時形成の方が効率的である。また、周辺回路に位置するスルーホールも同時に形成することができる。
【００４９】
次に、図４に示したように、全面に窒化チタンおよびタングステンをスルーホールが埋まるように形成し、その後、ＣＭＰ法を用いて第２の層間絶縁膜上に形成された窒化チタンおよびタングステンを除去した。この結果、第１のスルーホール２３３の内部にはチタンシリサイド２３４、窒化チタン２３５およびタングステン２３６から成る第１の導体プラグ２３６ａが形成される。チタンシリサイド２３４は、塩化チタンとアンモニアを用いて窒化チタンを形成する工程の初期に塩化チタンのみを供給するステップを設定することにより形成することができる。一方、第２のスルーホール２３７の内部には窒化チタン２３８およびタングステン２３９から成る第２の導体プラグ２３９ａが形成される。
【００５０】
次に、同じく図４に示したように、窒化チタン２４０、アルミニウム２４１および窒化チタン２４２をスパッタ法で積層形成し、リソグラフィと異方性ドライエッチングにより配線２４１ａを形成した。この結果、第１の導体プラグ２３６ａに導体膜２２４を介して接続される第１の上部電極２２７と、第２の導体プラグ２３９ａに接続される第２の上部電極２３１とを配線２４１ａを用いて接続させることができる。
【００５１】
図７に、第１のスルーホール２３３とキャパシタ形成用の深孔の概略位置関係を鳥瞰図で示した。便宜上、キャパシタの第２の誘電体と第２の上部電極は省略している。第１の上部電極２２７に接続する導体膜２２４は第１のスルーホールを形成する分だけメモリセル領域をはみ出すように形成されている。したがって、第１のスルーホール２３３は複数の第２のスルーホールの位置に対応するように、メモリセル領域に隣接して複数配置することが可能である。
【実施例３】
【００５２】
本実施例では、下部電極および上部電極を形成する別の方法について図６を用いて説明する。
【００５３】
図６（ａ）は、図５（ｄ）に引き続く工程を示している。前実施例では図５（ｄ）の後、深孔２２６の底に露出した導体膜２２４を異方性ドライエッチングにより除去した。本実施例では、導体膜２２４表面を清浄化する洗浄を行なった後、全面にリンドープシリコン２２７ａを形成した。
【００５４】
次に、図６（ｂ）に示したように、異方性ドライエッチングにより第１の層間絶縁膜上のリンドープシリコン２２７ａおよびハードマスクとして用いたシリコン膜２４６と、深孔の底面に露出しているリンドープシリコン２２６および２２４を除去した。この結果、深孔の側壁に第１の上部電極２２７が形成され、第１の上部電極２２７は導体膜２２４の上面に接続される。また、深孔の底面には窒化シリコンから成る絶縁膜２２３が露出している。
【００５５】
次に、図６（ｃ）に示したように、第１の誘電体となる酸化アルミニウム２２８ａおよび外側下部電極となる２２９ａを全面に形成した。
【００５６】
次に、図６（ｄ）に示したように、異方性ドライエッチングにより第１の層間絶縁膜２２５の上面に形成されているリンドープシリコン２２９ａおよび酸化アルミニウム２２８ａ、および深孔底面に形成されているリンドープシリコン２２９ａ、酸化アルミニウム２２８ａおよび絶縁膜２２３を除去した。この結果、第１の誘電体２２８および外側下部電極２２９ｂが形成され、深孔の底面には容量コンタクトプラグの表面が露出している。
【００５７】
次に、図６（ｅ）に示したように、容量コンタクトプラグ２２２表面および外側下部電極２２９ｂの表面を清浄化する洗浄を行なった後、内側下部電極となるリンドープシリコン２２９ｃを形成した。以下、図５（ｊ）に戻り同じ工程を経てキャパシタを形成することができる。
【００５８】
前実施例では、容量コンタクトプラグ２２２の表面が、図５（ｅ）、図５（ｇ）、図５（ｉ）の各工程で合計３回の異方性ドライエッチングに晒されるので、層間絶縁膜２２１表面からの落ち込み量が大きくなる場合があるが、本実施例では、容量コンタクトプラグ２２２の表面が、図６（ｄ）工程での一回の異方性ドライエッチングにしか晒されないため、層間絶縁膜２２１表面からの落ち込み量を軽減できる効果がある。
【００５９】
以上、述べたように、本発明の構成によれば、絶縁膜に形成した深孔内に王冠構造のキャパシタを形成できるので絶縁膜を除去する必要がない。したがって、下部電極の倒壊による隣接下部電極の接触によるペアビット不良を回避できる。また、王冠構造のキャパシタを深孔内部に設けているので下部電極の外側面を用いない単純深孔キャパシタに比べて２倍のキャパシタ容量を得ることができる。したがって、単純深孔構造のキャパシタで所望の容量を得るために３μｍ必要であった深孔の深さを半分の１．５μｍに低減可能で、深孔形成のドライエッチング加工の困難性を回避することができる。また、第１の上部電極をメモリセル領域に隣接する第１の層間絶縁膜に設けたスルーホールを介して第２の上部電極と接続しているので、図３で説明したような第１の上部電極と第２の上部電極の接続が困難となる問題を回避することができる。
【００６０】
なお、上記実施例では、下部電極２２９をリンドープシリコンで形成しているので、図５（ｋ）の段階で露出している下部電極表面にＨＳＧ（Hemispherical  Silicon Grain）を形成して面積を拡大し、容量増大を図ることができる。また、誘電体には酸化アルミニウムを用いたが、ＡＬＤ法で形成する酸化ハフニウムや酸化タンタルなどを用いることもできる。酸化アルミニウムの比誘電率が９であるのに対し、酸化ハフニウムは２５、結晶化した酸化タンタルでは６０の値が得られるので、誘電率向上により容量増大を図ることもできる。
【００６１】
また、上記実施例では、導体膜２２４、第１の上部電極２２７、下部電極２２９をリンドープシリコンで形成しているが、これに限るものではなく、窒化チタンやタングステン、ルテニウムなどの金属類を用いることができる。例えば、導体膜２２４および第１の上部電極２２７に金属類を用いれば、チタンシリサイド２３４の形成を不要とすることができる。さらに、このような金属類で構成した場合には、リンドープシリコンで構成した場合に比べ、単位面積当たりの容量を２倍に増加させることができる。上記高誘電率の誘電体とこれら金属類の下部電極材料を組み合わせて構成することにより極めて大きな容量増大を図ることができる。また、電極に金属類を用いた場合は、リンドープシリコンの結晶化に必要な７００℃程度の熱処理が不要となり、誘電体に及ぼす電極からの応力の影響を軽減してリーク電流を減少させることができる。
【図面の簡単な説明】
【００６２】
【図１】王冠構造形成時の従来の問題を説明するための一連の断面図。
【図２−１】特許文献１に記載された実施例を説明するための一連の工程断面図。
【図２−２】図２-１に引き続く工程断面図。
【図３】特許文献１に記載された実施例の問題を説明するための一連の工程断面図。
【図４】本発明の第１実施例となる半導体装置の構成を説明するための断面図。
【図５−１】本発明の第２実施例となる半導体装置の製造方法を説明するための一連の工程断面図。
【図５−２】図５-１に引き続く一連の工程断面図。
【図５−３】図５-２に引き続く一連の工程断面図。
【図５−４】図５-３に引き続く一連の工程断面図。
【図５−５】図５-４に引き続く一連の工程断面図。
【図６−１】本発明の第３実施例となる半導体装置の製造方法を説明するため一連の工程断面図。
【図６−２】図６-１に引き続く一連の工程断面図。
【図７】本発明の概要を説明するための鳥瞰図。
【符号の説明】
【００６３】
１０１、２１３、２２１    層間絶縁膜
１０２、２２２    容量コンタクトプラグ
１０３    窒化シリコン膜
１０４、    第１の層間絶縁膜
１０５、２２６    深孔
１０６、２２９    下部電極
１０７、２２７    第１の上部電極
１０８、２２８    第１の誘電体
１０９、２２９ｂ    外側下部電極
１１０、２２９ｄ    内側下部電極
１１１、２４７    ホトレジスト
１１２、１１６、２３０    第２の誘電体
１１３、２３１    第２の上部電極
１１４    第３の上部電極
１１５    空隙
２０１    ｐ型シリコン基板
２０２    ｎウエル
２０３    第１のｐウエル
２０４    第２のｐウエル
２０５    素子分離領域
２０６、２０７    トランジスタ
２０８、２１２    ドレイン
２０９    ソース
２１０    ゲート絶縁膜
２１１    ゲート電極
２１４    コンタクト孔
２１５    コンタクトプラグ
２１６、２３４    チタンシリサイド
２１７、２３５、２３８、２４０、２４２、２４４    窒化チタン
２１８、２２０、２３６、２３９、２４５    タングステン
２１９    窒化タングステン
２２３    絶縁膜
２２４    導体膜
２２５    第１の層間絶縁膜
２３２    第２の層間絶縁膜
２３３    第１のスルーホール
２３６ａ    第１の導体プラグ
２３７    第２のスルーホール
２３９ａ    第２の導体プラグ
２４１    アルミニウム
２４１ａ    配線
２４３    スルーホール
２４６    シリコン膜
２２７ａ、２２９ａ、２２９ｃ    リンドープシリコン
２２８ａ    酸化アルミニウム
２４８    酸化シリコン
【図１】
2007318004.tif 000003
【図２−１】
2007318004.tif 000004
【図２−２】
2007318004.tif 000005
【図３】
2007318004.tif 000006
【図４】
2007318004.tif 000007
【図５−１】
2007318004.tif 000008
【図５−２】
2007318004.tif 000009
【図５−３】
2007318004.tif 000010
【図５−４】
2007318004.tif 000011
【図５−５】
2007318004.tif 000012
【図６−１】
2007318004.tif 000013
【図６−２】
2007318004.tif 000014
【図７】
2007318004.tif 000015