(57)【要約】【課題】  積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供する。【解決手段】  本発明に係る積層セラミック電子部品の製造方法において、導体パターン形成工程では、互いに絶縁されるべき第１導体パターン21と第２導体パターン22との間に挟まれた第２グリーンシート32の切断領域に垂直線路25bを形成し、該第２グリーンシート32の表面には、前記垂直線路25bと第１の導体パターン21とを互いに接続する第３の導体パターン23を形成すると共に、第３グリーンシート33の表面には、前記垂直線路25bと第２の導体パターン22とを互いに接続すべき第４の導体パターン24を形成し、その後の切断工程にて、第３及び第４の導体パターン23、24が切断され、或いは前記垂直線路25bが完全に除去されて、第１導体パターン21と第２導体パターン22とが互いに絶縁される。【選択図】      図２
2007012654.tif 000002
【特許請求の範囲】
【請求項１】
複数のセラミック層の積層構造を有し、互いに接触する少なくとも一対のセラミック層には、第１の導体パターンが一方のセラミック層の表面に形成されると共に、他方のセラミック層の表面には、該第１の導体パターンと電気的に絶縁された第２の導体パターンが形成されている積層セラミック電子部品の製造方法において、
前記複数のセラミック層となる複数枚のグリーンシートの表面に、同一の導体パターンを少なくとも１方向に複数並べて形成する導体パターン形成工程と、該導体パターン形成工程を経て得られた複数枚のグリーンシートを積層して積層体を作製した後、該積層体に焼成を施す焼成工程と、該焼成工程を経て得られた積層体を所定の切断線に沿って導体パターン毎に切断する切断工程とを有し、
前記導体パターン形成工程では、前記一方のセラミック層となる第１グリーンシートの表面に、前記第１の導体パターンを含む同一の導体パターンを、少なくとも前記１方向に複数並べて形成し、互いに隣接する２つの同一の導体パターン間の各切断領域内に垂直線路を形成すると共に、該垂直線路と前記第１の導体パターンとを電気的に接続する第３の導体パターンを形成し、前記他方のセラミック層となる第２グリーンシートの表面には、前記第２の導体パターンを含む同一の導体パターンを少なくとも前記１方向に複数並べて形成すると共に、前記積層体の状態において、前記垂直線路と互いに重なることとなる位置まで前記第２の導体パターンから伸びる第４の導体パターンを形成し、
前記切断工程では、前記積層体を前記所定の切断線に沿って切断することにより、前記第３の導体パターン、第４の導体パターン及び垂直線路からなる接続線路の少なくとも一部を除去して、前記第１の導体パターンと第２の導体パターンとを互いに電気的に絶縁することを特徴とする積層セラミック電子部品の製造方法。
【請求項２】
前記導体パターン形成工程では、前記第２グリーンシートの表面であって、前記第１の導体パターンと少なくとも一部がオーバーラップすることとなる領域に、前記第２の導体パターンを形成する請求項１に記載の積層セラミック電子部品の製造方法。
【請求項３】
前記垂直線路は、前記導体パターン形成工程にて、前記第１グリーンシートの前記切断領域内に垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して形成される請求項１又は請求項２に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の小型の電子機器に装備される各種電子回路を構成するための積層セラミック電子部品の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話機等の小型の電子機器においては、小型化に対する要求が益々厳しくなってきており、この様な状況において、機器を構成する複数の回路素子を１チップの積層セラミック電子部品に集積化して、該積層セラミック電子部品をメイン基板に実装することが行なわれている。
【０００３】
図４に示す従来の積層セラミック電子部品(５)は、３層のセラミック層(51)(52)(53)の積層構造を有している。該積層セラミック電子部品(５)は、図５(ａ)〜(ｃ)に示す如く、３層のセラミック層(51)(52)(53)となる３枚のグリーンシート(41)(42)(43)にそれぞれ、同一の導体パターンをマトリクス状に配列して形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる３枚のグリーンシート(41)(42)(43)を図５(ｄ)に示す如く積層して、図５(ｅ)に示す積層体(４)を作製した後、該積層体(４)に焼成を施す焼成工程と、焼成後の積層体(４)を所定の切断線に沿って切断する切断工程を経て作製される。
尚、図５(ａ)〜(ｃ)は、前記導体パターン形成工程を最上層の第１セラミック層(51)となる第１グリーンシート(41)について示したものである。
【０００４】
図５(ａ)に示す如く、先ず、第１グリーンシート(41)を用意し、次に、図５(ｂ)に示す如く、第１グリーンシート(41)の所定位置に貫通孔(49)〜(49)を開設した後、図５(ｃ)に示す如く、貫通孔(49)〜(49)に導体材料を充填して垂直線路(58)〜(58)を形成すると共に、第１グリーンシート(41)の表面に導体材料を印刷して、所定の導体パターン(57)〜(57)を形成する。
同様にして、第２及び第３セラミック層(52)(53)となる第２及び第３グリーンシート(42)(43)にも、それぞれ所定の導体パターンと垂直線路を形成する。
【０００５】
次の焼成工程では、前記導体パターン形成工程を経て得られた第１乃至第３グリーンシート(41)(42)(43)を図５(ｄ)に示す如く順に積み重ねて、図５(ｅ)に示す積層体(４)を作製した後、該積層体(４)に熱圧着及び焼成を施して一体化する。
最後に切断工程にて、前記焼成工程を経て得られた積層体(４)を図５(ｅ)中に破線で示す所定の切断線に沿って切断することにより、図４に示す積層セラミック電子部品(５)が作製されることになる。
【０００６】
しかしながら、図５(ｅ)に示す焼成工程において、第２グリーンシート(42)の表面に形成された第１の導体パターン(55)と第３グリーンシート(43)の表面に形成された第２の導体パターン(56)とが、図示の如く微細な短絡線路(45)により接続されて、短絡不良が発生することがあった。
【０００７】
発明者が上述の短絡不良が発生する条件を分析したところ、図４に示す如く、両導体パターン(55)(56)が互いに電気的に絶縁されており、且つ、両導体パターン(55)(56)が上下方向に重なって、互いにオーバーラップする領域を有している場合に短絡不良が発生することを見出し、短絡不良の原因を焼成工程において発生する両導体パターン(55)(56)間の電位差によるものと推測した。
即ち、図５(ｅ)に示す焼成工程において、温度上昇に伴う焦電効果及び圧着による圧電効果によって、誘電体である第２グリーンシート(42)に分極が生じ、該分極に伴って、第２グリーンシート(42)を挟んで互いに対向する第１及び第２の導体パターン(55)(56)が帯電して、両導体パターン(55)(56)間に電位差が生じることになる。該電位差に起因して微細な短絡線路(45)が形成され、短絡不良が発生すると推測されるのである。
【０００８】
ところで、高温高湿条件下において、微小な間隔で形成された配線間を導体材料が移動して、該配線間が短絡してしまうマイグレーション現象が知られており、マイグレーション現象の発生を防止すべく種々の導体材料が提案されている(特許文献１参照)。
【特許文献１】特開平６−２０５１７号公報  [H01B 1/16]
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、マイグレーション現象が発生し難い導体材料を用いたとしても、上述の短絡不良の発生を充分に防止することが出来なかった。
そこで、従来の積層セラミック電子部品の製造においては、セラミック層を挟んで対向する２つの導体パターンがセラミック層の積層方向に重ならない様に配置し、或いはセラミック層の厚さを一定以上の厚さに形成する等の設計上の対策を施すことにより、短絡不良の発生を防止していた。
しかしながら、この様な設計上の対策のために集積度が低下して、積層セラミック電子部品が大型化してしまう問題があった。
そこで、本発明の目的は、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の対象とする積層セラミック電子部品は、複数のセラミック層の積層構造を有し、互いに接触する１或いは複数対のセラミック層の内、少なくとも一対のセラミック層には、第１の導体パターンが一方のセラミック層の表面に形成されると共に、他方のセラミック層の表面には、該第１の導体パターンと電気的に絶縁された第２の導体パターンが形成されている。
本発明に係る積層セラミック電子部品の製造方法は、前記複数のセラミック層となる複数枚のグリーンシートの表面に、同一の導体パターンをマトリクス状に配列して形成する導体パターン形成工程と、該導体パターン形成工程を経て得られた複数枚のグリーンシートを積層して積層体を作製した後、該積層体に焼成を施す焼成工程と、該焼成工程を経て得られた積層体を所定の切断線に沿って導体パターン毎に切断する切断工程とを有している。
【００１１】
前記導体パターン形成工程では、前記一方のセラミック層となる第１グリーンシートの表面に、前記第１の導体パターンを含む同一の導体パターンを、少なくとも前記１方向に複数並べて形成し、互いに隣接する２つの同一の導体パターン間の各切断領域内に垂直線路を形成すると共に、該垂直線路と前記第１の導体パターンとを電気的に接続する第３の導体パターンを形成する。
又、前記他方のセラミック層となる第２グリーンシートの表面には、前記第２の導体パターンを含む同一の導体パターンを少なくとも１方向に複数並べて形成すると共に、前記積層体の状態において、前記垂直線路と互いに重なることとなる位置まで前記第２の導体パターンから伸びる第４の導体パターンを形成する。
そして、前記切断工程では、前記積層体を前記所定の切断線に沿って切断することにより、前記第３導体パターン、第４の導体パターン及び垂直線路からなる接続線路の少なくとも一部を除去して、前記第１の導体パターンと第２の導体パターンとを互いに電気的に絶縁する。
【００１２】
具体的には、前記垂直線路は、前記導体パターン形成工程にて、前記第１グリーンシートの切断領域に垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して形成される。
【００１３】
上記本発明の積層セラミック電子部品の製造方法によれば、焼成工程にて作製される積層体の状態において、導体パターン形成工程にて前記第１グリーンシートの切断領域に形成された垂直線路と第２グリーンシートの表面に形成された第４の導体パターンとが互いに接触し、これによって、前記第１の導体パターンと第２の導電パターンとが、前記垂直線路、第３の導体パターン及び第４の導体パターンからなる接続線路を経て互いに電気的に接続されることになる。
この結果、積層体の焼成中に、仮に前記第１の導体パターンと第２の導体パターンとに挟まれた第１グリーンシートに分極が生じ、前記第１の導体パターンと第２の導体パターンとが一時的に異なる電位に帯電したとしても、前記第１の導体パターンと第２の導体パターンとの間で電荷が移動して、前記第１の導体パターンと第２の導体パターンとは同電位に保たれる。従って、前記第１の導体パターンと第２の導体パターンの間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
【００１４】
更に、次の切断工程にて前記積層体を所定の切断線に沿って切断することにより、前記第３の導体パターン、第４の導体パターン及び前記垂直線路の一部が除去される。これにより、前記第１の導体パターンと第２の導体パターンとが互いに電気的に絶縁されることとなり、この結果、所望の積層セラミック電子部品が完成することになる。
【００１５】
上記本発明の積層セラミック電子部品の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち前記第１の導体パターンと少なくとも一部がオーバーラップすることとなる領域に、前記第２の導体パターンを形成することが可能となるので、これによって、積層セラミック電子部品の集積度が向上し、積層セラミック電子部品の小型化を図ることが出来る。
【発明の効果】
【００１６】
本発明の積層セラミック電子部品の製造方法によれば、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
図１に示す如く、本発明に係る積層セラミック電子部品(１)は、３層のセラミック層(11)(12)(13)の積層構造を有している。
各セラミック(11)(12)(13)層には、その表面に所定の導体パターン(15)〜(15)が形成されると共に、各層間で複数の導体パターン(15)〜(15)を互いに電気的に接続するための垂直線路(16)〜(16)が形成されている。
【００１８】
最上層の第１セラミック層(11)と最下層の第３セラミック層(13)の間に挟まれた第２セラミック層(12)の表面には、第１の導体パターン(21)が形成されており、該第１の導体パターン(21)は、垂直線路(16)を介して第１セラミック層(11)の表面に形成された導体パターン(15)に電気的に接続されている。
第３セラミック層(13)の表面には、前記第１導体パターン(21)とは電気的に絶縁された第２の導体パターン(22)が、前記第１導体パターン(21)と上下方向に重なって互いにオーバーラップする領域に形成されている。第２の導体パターン(22)は、垂直線路(16)を介して第３セラミック層(13)の裏面に形成された導体パターン(15)に電気的に接続されている。
尚、各セラミック層(11)(12)(13)は、例えば５ｍｍ角の平板形状を呈し、各セラミック層(11)(12)(13)の厚さは、例えば５０μｍに形成されている。又、各導体パターンの厚さは、例えば１０〜２０μｍに形成されている。
【００１９】
該積層セラミック電子部品(１)は、図２(ａ)〜(ｃ)に示す如く、３層のセラミック層(11)(12)(13)となる３枚のグリーンシート(31)(32)(33)にそれぞれ、同一の導体パターンをマトリクス状に配列して形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる３枚のグリーンシート(31)(32)(33)を図２(ｄ)に示す如く積層して、図２(ｅ)に示す積層体(３)を作製した後、該積層体(３)に焼成を施す焼成工程と、焼成後の積層体(３)を所定の切断線に沿って切断する切断工程とを経て作製される。
【００２０】
図３に示す如く、各グリーンシート(31)(32)(33)には、長手方向に沿って配列された３つの矩形状の導体パターン形成領域(35)(35)(35)内に、それぞれ同一の導体パターンが形成されており、隣接する２つの導体パターン形成領域(35)(35)の間には、前記切断工程にて切断されるべき切断領域(36)が設けられている。
【００２１】
図２(ａ)〜(ｃ)は、前記導体パターン形成工程を、第２セラミック層(12)となる第２グリーンシート(32)について示したものである。
図２(ａ)に示す如く、先ず、第２グリーンシート(32)を用意し、次に、図２(ｂ)に示す如く、第２グリーンシート(32)の３つの導体パターン形成領域(35)内の所定位置にそれぞれ貫通孔(39a)を開設すると共に、２つの切断領域(36)内の所定位置にそれぞれ貫通孔(39b)を開設する。
その後、図２(ｃ)に示す如く、貫通孔(39a)(39b)に導体材料を充填して垂直線路(16)(25b)を形成すると共に、第２グリーンシート(32)の表面に導体材料を印刷して、各導体パターン形成領域(35)内に第１導体パターン(21)を含む所定の導体パターンを形成すると共に、第１導体パターン(21)と前記切断領域(36)内に形成した垂直線路(25b)とを互いに電気的に接続する第３の導体パターン(23)を形成する。
【００２２】
同様にして、図２(ｄ)に示す如く、第３セラミック層(13)となる第３グリーンシート(33)には、各切断領域(36)内の所定位置に垂直線路(25c)を形成し、各導体パターン形成領域(35)内に第２導体パターン(22)を含む所定の導体パターンを形成すると共に、前記垂直線路(25c)と第２導体パターン(22)とを互いに電気的に接続する第４の導体パターン(24)を形成する。
又、第１セラミック層(11)となる第１グリーンシート(31)には、各切断領域(36)内の所定位置に垂直線路(25a)を形成し、各導体パターン形成領域(35)内に所定の導体パターン(15)〜(15)を形成すると共に、前記垂直線路(25a)と隣接する導体パターン(15)と該垂直線路(25a)とを互いに電気的に接続する第５の導体パターン(26)を形成する。
この様にして、所定の導体パターンと垂直線路を形成した第１乃至第３グリーンシート(31)(32)(33)が作製されることになる。
尚、第３乃至第５の導体パターン(24)〜(26)の線幅は８０μｍ、各垂直線路(25a)〜(25c)の直径は１３０μｍである。
【００２３】
次の焼成工程にて、前記導体パターン形成工程を経て得られた第１乃至第３グリーンシート(31)(32)(33)を、図２(ｄ)に示す如く順に積み重ねて、図２(ｅ)に示す積層体(３)を作製する。このとき、各グリーンシート(31)(32)(33)の切断領域(36)内にそれぞれ形成された３つの垂直線路(25a)(25b)(25c)の端面どうしが互いに接触して貫通垂直線路(25)が形成され、第２グリーンシート(32)を挟んで互いに対向する第１導体パターン(21)と第２導体パターン(22)とは、貫通垂直線路(25)、第３の導体パターン(23)及び第４の導体パターン(24)を介して互いに電気的に接続されることになる。
【００２４】
次に、積層体(３)に熱圧着及び焼成を施して一体化する。焼成過程において、仮に第２グリーンシート(32)に分極が生じ、第２グリーンシート(32)を挟んで互いに対向する第１の導体パターン(21)と第２の導体パターン(22)とが一時的に異なる電位に帯電したとしても、第１の導体パターン(21)と第２の導体パターン(22)とは電気的に接続されているので、第１の導体パターン(21)と第２の導体パターン(22)との間で電荷が移動して、両導体パターン(21)(22)は同電位に保たれる。従って、第１の導体パターン(21)と第２導体パターン(22)の間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
【００２５】
最後に切断工程では、厚さ５００μｍのダイシングブレードを用いて、図２(ｅ)に破線で示す所定の切断線に沿って焼成後の積層体(３)を切断する。これにより直径１３０μｍの貫通垂直線路(25)は、完全に除去されることになり、この結果、第１導体パターン(21)と第２導体パターン(22)とが互いに電気的に絶縁されて、目的とする積層セラミック電子部品(１)が完成する。
尚、図１に示す如く、積層セラミック電子部品(１)には、第３乃至第５の導体パターン(23)(24)(26)の一部が残存することになるが、該第３乃至第５の導体パターン(23)(24)(26)は、線幅８０μｍの極めて細い導体パターンであるため、積層セラミック電子部品(１)の性能に悪影響を及ぼすことはない。
【００２６】
本発明の積層セラミック電子部品(１)の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち、第１導体パターン(21)とオーバーラップすることとなる領域に、第２導体パターン(22)を形成することが可能となるので、積層セラミック電子部品の集積度が向上し、これによって積層セラミック電子部品の小型化を図ることが出来る。
【００２７】
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、本実施例において積層セラミック電子部品(１)を構成するセラミック層の数を３層としたが、２層以上であれば何層であっても可い。
又、本実施例において、積層セラミック電子部品(１)の複数のセラミック層を構成する全てのグリーンシートを貫通する貫通垂直線路(25)を前記切断領域(36)内に形成したが、短絡不良が発生しやすい前記第１の導体パターン(21)と第２の導体パターン(22)の間に挟まれた第２グリーンシート(32)の切断領域(36)にのみ垂直線路(25b)を形成し、第１及び第３グリーンシート(31)(33)の切断領域に形成した垂直線路(25a)(25c)及び第５の導体パターン(26)を省略することも可能である。
更に、各グリーンシートの表面に所定の導体パターンを形成する方法として導体材料を印刷する方法を用いたが、これに限らず、例えばスパッタ法、蒸着法、メッキ法等の種々の方法を採用することも可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る積層セラミック電子部品を示す断面図である。
【図２】該積層セラミック電子部品の製造工程を示す一連の断面図である。
【図３】該積層セラミック電子部品の製造工程にて作製される積層体の分解斜視図である。
【図４】従来の積層セラミック電子部品を示す断面図である。
【図５】従来の積層セラミック電子部品の製造工程を示す一連の断面図である。
【符号の説明】
【００２９】
(１)  積層セラミック電子部品
(11)  第１セラミック層
(12)  第２セラミック層
(13)  第３セラミック層
(15)  導体パターン
(16)  垂直線路
(21)  第１の導体パターン
(22)  第２の導体パターン
(23)  第３の導体パターン
(24)  第４の導体パターン
(25a)、(25b)、(25c)  垂直線路
(25)  貫通垂直線路
(３)  積層体
(31)  第１グリーンシート
(32)  第２グリーンシート
(33)  第３グリーンシート
(35)  導体パターン形成領域
(36)  切断領域
【図１】
2007012654.tif 000003
【図２】
2007012654.tif 000004
【図３】
2007012654.tif 000005
【図４】
2007012654.tif 000006
【図５】
2007012654.tif 000007