(57)【要約】      （修正有）【課題】回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップとキャパシタとの間の配線におけるノイズを除去することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。【解決手段】回路基板３と、集積回路部品と、回路基板３と集積回路部品との間に設けられ、貫通導体２ｂを有し、集積回路部品の特定端子を貫通導体２ｂを介して回路基板３上のパターンに接続するキャパシタ部品２とを具備し、キャパシタ部品２は、パターンに接続された第１端子と予め決められた電圧に接続された第２端子とを有し、第１端子と第２端子の間にキャパシタ２ｃを有する半導体回路装置１００。【選択図】図３
2007318049.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
集積回路部品と、
前記回路基板と前記集積回路部品との間に設けられ、貫通導体を有し、前記集積回路部品の特定端子を前記貫通導体を介して前記回路基板上のパターンに接続するキャパシタ部品とを具備し、
前記キャパシタ部品は、前記パターンに接続された第１端子と予め決められた電圧に接続された第２端子とを有し、前記第１端子と第２端子の間にキャパシタを有する
半導体回路装置。
【請求項２】
請求項１に記載の半導体回路装置において、
前記キャパシタ部品は、前記集積回路部品と同等以上の平面サイズを有する
半導体回路装置。
【請求項３】
請求項１又は２に記載の半導体回路装置において、
前記キャパシタ部品は、複数個の前記貫通導体を備える
半導体回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体回路装置において、
前記キャパシタ部品は、複数個のキャパシタを備える
半導体回路装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数個のキャパシタは、複数の種類の容量を備える
半導体回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体回路装置において、
前記キャパシタ部品の第２端子は、接地に接続される
半導体回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体回路装置において、
前記回路基板上のパターンは、複数の前記第１端子と接続する
半導体回路部品。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体回路装置において、
前記キャパシタ部品は、前記貫通導体と、前記キャパシタ及び前記第１端子及び前記第２端子との間に絶縁体を備える
半導体回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体回路装置で使用されるキャパシタ部品。
【請求項１０】
請求項１乃至８のいずれか一項に記載の半導体回路装置の製造方法であって、
前記回路基板の上に、第一の半田を印刷する工程と、
前記第一の半田の上に、前記キャパシタ部品をマウントする工程と、
前記キャパシタ部品がマウントされた前記回路基板を加熱し、前記キャパシタ部品を前記回路基板に接合する工程と、
前記キャパシタ部品の上に第二の半田を印刷する工程と、
前記第二の半田の上に前記集積回路部品をマウントする工程と、
前記集積回路部品がマウントされた前記キャパシタ部品及び前記回路基板を加熱し、前記集積回路部品を前記キャパシタ部品に接合する工程と
を具備する
半導体回路装置の製造方法。
【請求項１１】
請求項９に記載のキャパシタ部品の製造方法であって、
抵抗値が０Ωであるチップ抵抗とチップキャパシタを治具にマウントする工程と、
前記チップ抵抗と前記チップキャパシタの間に接着剤を注入する工程と、
前記チップキャパシタの上面に半田を印刷する工程と
を具備する
キャパシタ部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路部品と回路基板の間にキャパシタを実装した半導体回路装置に関する。
【背景技術】
【０００２】
高性能な集積回路チップ（以下、ＩＣチップ）は、電源線上のノイズを除く役割を担うバイパスキャパシタや、他回路からのノイズ進入を防ぐためのデカップリングキャパシタ必要とする場合がある。その際、ＩＣチップの端子から出来るだけ近い距離に、キャパシタを実装すれば、ＩＣチップの端子とキャパシタの間の配線における等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）が低減することができる。等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）が低いほど、ノイズ除去の効果は大きい。特に、ノイズ除去のためには、ＩＣチップの直下にバイパスキャパシタやデカップリングキャパシタを実装することが望ましい。
【０００３】
図１は、従来技術によって回路基板３１の一方の面にバイパスキャパシタ３４を実装し、他方の面にＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）−ＩＣ３０を実装したものを回路基板３１の裏面からみた状態を示す。また、図２は、図１のＡ−Ａ’矢視断面図である。ＢＧＡ−ＩＣ３０は半田ボール３２を介して、複数のビア３３が設けられた回路基板３１に実装されている。ＢＧＡ−ＩＣ３０の端子からできるだけ近い距離に、バイパスキャパシタ３４を電気的に接続することをねらって、バイパスキャパシタ３４は、回路基板３１の裏面に実装されている。図１及び図２に示すように、回路基板３１が多層であって層間を接続するメッキ穴（ビア３３）を有する場合、バイパスキャパシタ３４を実装するために、バイパスキャパシタ３４を実装する場所にはビア３３を設けることができない。
【０００４】
一方、近年、ＩＣチップの内部回路の高集積化や回路基板に実装する電子部品の縮小化、高密度化に伴い、ＢＧＡ−ＩＣ等のＩＣチップの端子の多ピン化及び狭ピッチ化が進んでいる。
【０００５】
したがって、ＩＣチップの電源端子の個数も増加し、それに応じて必要とされるバイパスキャパシタ等の個数も増加している。また、キャパシタそのものの大きさが縮小する傾向にある。
【０００６】
他方、回路基板に実装するＩＣチップは、ノイズの進入を受けることがあるとともに、自らノイズを放射することもある。また、ＩＣチップの動作中には、ＩＣチップ自身から熱が発生することもある。
【０００７】
特許文献１に、並列接続された容量が異なる複数個のキャパシタを両端一対の端子で一体化した複合キャパシタが開示されている。
【０００８】
また、特許文献２に、プラスチック基体と、この基体の第１の面から第２の面まで貫通している複数の導電部材とを有する接続部材であって、前記基体の第１の面と第２の面の少なくとも片面に、前記複数の導電部材のうちの隣接する少なくとも一組の導電部材間に電気的に接続された、これらの導電部材を覆わない薄膜キャパシタが形成されており、前記薄膜キャパシタを構成する誘電体層が、隣接する一組の導電部材の間に形成された単位キャパシタごとに分離されていることを特徴とする、薄膜キャパシタ付き接続部材が開示されている。
【０００９】
また、特許文献３に、少なくとも一方の面に第１及び第２電極を有する半導体素子と、半導体素子の搭載面に第１及び第２接続パッドを有する配線基板と、前記半導体素子の前記一面を前記配線基板の搭載面側に向けて配置し、これらの間にわずかな隙間が形成されるように、前記第１電極と前記第１接続パッドとの間を電気的に接続する接続手段と、前記半導体素子の第２電極の領域と前記配線基板の第２接続パッドの領域との間の前記隙間に配置された特定の付加機能を有する素子と、を具備し、該付加機能素子は一方の面で前記第２電極に接続され、他方の面で前記第２接続パッドに接続されて特定の電気的機能を発揮するようにされていることを特徴とする、付加機能を有する半導体装置が開示されている。
【００１０】
また、特許文献４に、内部に半導体ＩＣを収容し、底面に他の装置との接続のために複数のパッドが設けられたＢＧＡパッケージにおいて、前記複数のパッドのうちの少なくとも１つに、回路部品が接続されたことを特徴とするＢＧＡパッケージが開示されている。
【特許文献１】特開２０００−１２３８２号公報
【特許文献２】特開２００１−３３８８３６号公報
【特許文献３】特開２００４−１２８２１９号公報
【特許文献４】特開２００５−１５０２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップとキャパシタとの間の配線におけるノイズを除去することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。
【００１２】
本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップへのノイズの進入及びＩＣチップからのノイズの放射を防止することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。
【００１３】
本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップから発生する熱を伝導、放射することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。
【００１４】
本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に複数のキャパシタを高密度かつ短時間に実装して製造することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。
【課題を解決するための手段】
【００１５】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の半導体回路装置（１００）は、回路基板（３）と、集積回路部品（１）と、回路基板（３）と集積回路部品（１）との間に設けられ、貫通導体（２ｂ）を有し、集積回路部品（１）の特定端子を貫通導体（２ｂ）を介して回路基板（３）上のパターン（３ｂ）に接続するキャパシタ部品（２）とを具備し、キャパシタ部品（２）は、パターン（３ｂ）に接続された第１端子（２ｄ）と予め決められた電圧に接続された第２端子（２ａ）とを有し、第１端子（２ｄ）と第２端子（２ａ）の間にキャパシタ（２ｃ）を有する半導体回路装置。
【００１７】
本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、集積回路部品（１）と同等以上の平面サイズを有する。
【００１８】
本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、複数個の貫通導体（２ｂ）を備える。
【００１９】
本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、複数個のキャパシタ（２ｃ）を備える。
【００２０】
本発明の半導体回路装置（１００）において、複数個のキャパシタ（２ｃ）は、複数の種類の容量を備える。
【００２１】
本発明の半導体回路装置（１００）において、キャパシタ部品（２）の第２端子（２ａ）は、接地（２ｇ）に接続される。
【００２２】
本発明の半導体回路装置（１００）において、回路基板（３）上のパターン（３ｂ）は、複数の前記第１端子（２ｄ）と接続する。
【００２３】
本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、貫通導体（２ｂ）と、キャパシタ（２ｃ）及び第１端子（２ｄ）及び第２端子（２ａ）との間に絶縁体（２ｆ）を備える。
【００２４】
本発明のキャパシタ部品（２）は、本発明の半導体回路装置（１００）で使用される。
【００２５】
本発明の半導体回路装置（１００００）の製造方法は、回路基板（３）の上に、第一の半田を印刷する工程と、第一の半田の上に、キャパシタ部品（２）をマウントする工程と、キャパシタ部品（２）がマウントされた回路基板（３）を加熱し、キャパシタ部品（２）を回路基板（３）に接合する工程と、キャパシタ部品（２）の上に第二の半田を印刷する工程と、第二の半田の上に集積回路部品（１）をマウントする工程と、集積回路部品（１）がマウントされたキャパシタ部品（２）及び回路基板（３）を加熱し、集積回路部品（１）をキャパシタ部品（２）に接合する工程とを備えている。
【００２６】
本発明のキャパシタ部品（２）の製造方法は、抵抗値が０Ωであるチップ抵抗（１１０）とチップキャパシタ（１２０）を治具（１３０）にマウントする工程と、チップ抵抗（１１０）とチップキャパシタ（１２０）の間に接着剤（１４０）を注入する工程と、チップキャパシタ（１２０）の上面に半田（１５０）を印刷する工程とを備えている。
【発明の効果】
【００２７】
本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップとキャパシタとの間の配線におけるノイズを除去することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。
【００２８】
本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップへのノイズの進入及びＩＣチップからのノイズの放射を防止することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。
【００２９】
本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップから発生する熱を伝導、放射することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。
【００３０】
本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に複数のキャパシタを高密度かつ短時間に実装して製造することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。
【発明を実施するための最良の形態】
【００３１】
添付図面を参照して、本発明の半導体回路装置、半導体回路装置に用いるキャパシタ部品、当該半導体回路装置及び当該キャパシタ部品の製造方法の実施の形態を以下に説明する。
【００３２】
図３は、回路基板３に、キャパシタ部品２及びＢＧＡ−ＩＣ１を実装し構成した半導体回路装置１００を示す外観斜視図である。図４Ａは、キャパシタ部品２を示す外観斜視図である。また、図５は、回路基板３を示す外観斜視図である。
【００３３】
図４Ａに示すキャパシタ部品２について説明する。キャパシタ部品２は、貫通導体２ｂと、グラウンド端子２ｇと、キャパシタ２ｃの両端にグラウンド層２ａもしくはキャパシタ・セルの電極２ｄを有するキャパシタ・セル４０とが一体となったものである。キャパシタ・セルの電極２ｄは、回路基板３側と電気的に接続する。また、貫通導体２ｂとキャパシタ・セル４０との間には絶縁体２ｆを設け、電気的に絶縁する。また、キャパシタ・セル４０同士が隣接する場合は、隣り合うキャパシタ・セル４０のキャパシタ２ｃの間及びキャパシタ・セルの電極２ｄの間も、絶縁体２ｆを設け電気的に絶縁する。なお、キャパシタ部品２を構成する全てのキャパシタ・セル４０のＢＧＡ−ＩＣ１に対面する側は、べた面として一体形成されたグラウンド層２ａがキャパシタ２ｃと接合されている。つまり、キャパシタ・セル４０を構成している全てのキャパシタ２ｃは、グラウンド層２ａと電気的に接続する。また、図３に示すように、キャパシタ部品２の外形の大きさ（平面サイズ）は、ＢＧＡ−ＩＣ１の外形の大きさと、同等あるいはより大きな外形となる。
【００３４】
貫通導体２ｂの個数と、ＢＧＡ−ＩＣ１に実装済みの半田ボール１ａの個数は、同数である。キャパシタ・セル４０とグラウンド端子２ｇと貫通導体２ｂの各々は、半田ボール２ｅを介して回路基板３と電気的に接続される。
【００３５】
本発明のキャパシタ部品２の製造方法について図４Ａ及び図４Ｂを参照して説明する。以下の説明におけるカッコ内の番号は、図４Ｂの番号と対応している。ただし、本発明のキャパシタ部品２の製造方法は、以下に説明する方法に限られるものではなく、他の多くの方法が可能である。
【００３６】
（１）貫通導体２ｂになるものとして、抵抗値が０Ωのチップ抵抗１１０を用意する。さらにグラウンド端子２ｇになるものとして、やはり抵抗値が０Ωのチップ抵抗１１０を用意する。貫通導体２ｂあるいはグラウンド端子２ｇは、導電性に優れた材料であれば、チップ抵抗１１０でなくてもよく、銅材をダイシング等により切り出して形成した部材でもよい。キャパシタ・セル４０になるものとして、必要な容量を備えたチップキャパシタ１２０を用意する。
【００３７】
チップ抵抗１１０及びチップキャパシタ１２０をマウンタ装置等を用いて、治具１３０にマウントする。治具１３０は、金属あるいはカーボン、セラミック等によってつくられる。ただし、治具１３０は後工程にて加熱されることがあるため、耐熱性を有する材料であることが好ましい。治具１３０の表面には、チップ抵抗１１０及びチップキャパシタ１２０がマウントされる位置に応じて、若干の深さをもった図示しない凹部が設けられており、チップ抵抗１１０及びチップキャパシタ１２０を位置決めする。また、チップ抵抗１１０とチップキャパシタ１２０は、絶縁体２ｆの厚さの分だけ離れて治具１３０の上にマウントされる。
【００３８】
（２）次に、絶縁体２ｆとなるものとして、接着剤１４０をディスペンサ装置等で、チップ抵抗１１０とチップキャパシタ１２０の隙間をねらって注入する。接着剤１４０は、例えばエポキシ樹脂系を用いる。絶縁体２ｆは、電気を絶縁する性質を有するものであればよいので、ポリイミド系接着剤等を使うこともできる。ただし、キャパシタ部品２は、後述する工程等でリフローにて加熱されるため、接着剤１４０は、耐熱性を有する材料であることが好ましい。ここで、チップキャパシタ１２０に接着剤１４０が付着しないようにマスク等をかけていてもよい。
【００３９】
（３）次に上記接着剤１４０を硬化させる。用いる接着剤１４０の性質に応じて、常温硬化させてもよく、リフローに入れる等して加熱硬化させてもよい。
【００４０】
（４）さらに、半田印刷機等を用いて、チップキャパシタ１２０の上に半田１５０を印刷する。半田１５０は、ディスペンサ装置等を用いて、チップキャパシタ１２０の上に塗布してもよい。なお、この半田ペースト１５０が、グラウンド層２ａを形成することになる。
【００４１】
（５）次に、リフローによって、半田１５０が加熱溶融され、半田１５０はチップキャパシタ１２０の上面に接合される。
【００４２】
このようにして、本発明にかかるキャパシタ部品２が、製造される。
【００４３】
図５に示す回路基板３について説明する。回路基板３は、プラスチックの板に薄い銅箔を密着して貼り付け、必要な電気配線（図示しない電気配線やフットプリント３ｂ、グラウンド層３ｃ）のパターンのレジストをプリントし、不要な部分をエッチングで除いて作られる。また、回路基板３の厚さ方向に多層にわたる配線が必要な場合は、ビア３ａを設ける。フットプリント３ｂやグラウンド層３ｃ及び図示しない電気配線の形状は、回路基板３の設計者がＣＡＤなどを用いて任意に設計する。なお、グラウンド層３ｃは、接地することを目的として設けられている。
【００４４】
次にＢＧＡ−ＩＣ１とキャパシタ部品２を回路基板３の上に実装する方法について説明する。図３、図６を参照して、キャパシタ部品２と、ＢＧＡ−ＩＣ１を回路基板３に実装する方法を説明する。
【００４５】
最初に、半田印刷機等によって、半田ペーストが、回路基板３の上面に塗布される（Ｓ２）。
【００４６】
次にマウンタ装置等によって、回路基板３の上に、キャパシタ部品２や他の各種ＩＣチップがマウントされる（Ｓ３）。この際、すでにキャパシタ部品２の上にＢＧＡ−ＩＣ１が実装されている場合は、それらをリフローへ移動する（Ｓ４）。そして、それらをリフロー内で加熱する。回路基板３に塗布した半田ペースト及びキャパシタ部品２の下に実装されている半田ボール２ｅが溶融し（Ｓ８）、キャパシタ部品２は回路基板３と接合し、実装を完了する（Ｓ９）。
【００４７】
一方、キャパシタ部品２の上にＢＧＡ−ＩＣ１が実装されていない場合（Ｓ４）について説明する。半田印刷機等によって半田ペーストが回路基板３の上面に塗布された後（Ｓ２）、マウンタ装置等によって、キャパシタ部品２や各種ＩＣチップを回路基板３にマウント（Ｓ３）する。そして、それらをリフローへ移動する。そして、リフロー内でそれを加熱する。回路基板３に塗布した半田ペースト及びキャパシタ部品２の下に実装されている半田ボール２ｅが溶融し（Ｓ５）、キャパシタ部品２は回路基板３と接合する。
【００４８】
その後、半田印刷機等によって、半田ペーストがキャパシタ部品２の上面に塗布される（Ｓ６）。
【００４９】
そして、マウンタ装置等によって、キャパシタ部品２の上にＢＧＡ−ＩＣ１がマウントされる（Ｓ７）。図３に示すように、本発明のキャパシタ部品２の外形の大きさ（平面サイズ）は、ＢＧＡ−ＩＣ１の外形の大きさと、同等あるいはより大きいため、複数の小さなチップコンデンサをＢＧＡ−ＩＣ１と回路基板３の間に実装する場合に比べ、実装が容易である。
【００５０】
その後、それらをリフローに入れ、リフロー内で加熱する。キャパシタ部品２の上に塗布した半田ペースト及びＢＧＡ−ＩＣ１の下に実装されている半田ボール１ａが溶融し（Ｓ８）、集積回路部品１はキャパシタ部品２と接合し、実装を完了する（Ｓ９）。
【００５１】
図３を参照して、実装後の各部品の電気的な接続について以下に説明する。ＢＧＡ−ＩＣ１の端子は、半田ボール１ａを介してキャパシタ部品２の貫通導体２ｂと電気的に接続する。また、キャパシタ部品２の貫通導体２ｂは、半田ボール２ｅを介して回路基板３のフットプリント３ｂとも電気的に接続する。
【００５２】
さらにキャパシタ・セル４０のキャパシタ・セルの電極２ｄは、半田ボール２ｅを介して回路基板３のフットプリント３ｂと電気的に接続する。あるいは、フットプリント３ｂの面積の大きさを変えることによって、キャパシタ・セルの電極２ｄがフットプリント３ｄと電気的に接続しないようにすることもできる。
【００５３】
また、キャパシタ・セル４０は、グラウンド層２ａを介し、グラウンド端子２ｇと接続し、グラウンド端子２ｇは、回路基板３のグラウンド層３ｃと電気的に接続し接地する。
【００５４】
次に、ＢＧＡ−ＩＣ１が、バイパスキャパシタとして本発明のキャパシタ部品２を用いる場合の動作について説明する。
【００５５】
図７は、ＢＧＡ−ＩＣ１とキャパシタ部品２が、回路基板３に実装された状態の断面図を示す。
【００５６】
まず、ＢＧＡ−ＩＣ１の、ある端子に対してバイパスキャパシタを適用しない場合から説明する。バイパスキャパシタを適用しない端子１ｂは、キャパシタ部品２の貫通導体２ｂと電気的に接続する。貫通導体２ｂは、回路基板３のフットプリント３ｂを小さくしたフットプリント小１０ａとも電気的に接続する。回路基板３の設計者は、フットプリント小１０ａがキャパシタ部品２の貫通導体２ｂにのみ、電気的に接続することを意図して設計している。したがって、キャパシタ・セルの電極２ｄは、フットプリント小１０ａとは電気的に接続しないので、ＢＧＡ−ＩＣ１のバイパスキャパシタを適用しない端子１ｂは、キャパシタ部品２のキャパシタ・セル４０と電気的に接続しないことになる。
【００５７】
次に、ＢＧＡ−ＩＣ１の、ある端子にバイパスキャパシタを適用する場合について説明する。バイパスキャパシタを適用する端子１ｃは、キャパシタ部品２の貫通導体２ｂと電気的に接続する。貫通導体２ｂは、回路基板３のフットプリント３ｂを大きくしたフットプリント大１０ｂとも電気的に接続する。回路基板３の設計者は、フットプリント大１０ｂがキャパシタ部品２の貫通導体２ｂとキャパシタ・セルの電極２ｄの両方と電気的に接続することを意図して設計している。したがって、ＢＧＡ−ＩＣ１のバイパスキャパシタを適用する端子１ｃは、キャパシタ部品２のキャパシタ・セル４０と電気的に接続し、さらにキャパシタ・セル４０はグラウンド層２ａを介して、さらにグラウンド端子２ｇを介して回路基板３のグラウンド層３ｃに電気的に接続することになる。
【００５８】
図８は、図７を回路図として展開したものであり、動作等についての説明は省略する。
【００５９】
以上のように、バイパスキャパシタの役目を担うキャパシタ部品２を、ＩＣチップの直下に実装することにより、ＩＣチップとバイパスキャパシタの間にある配線における等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）を低減することができる。つまり、ＩＣチップとバイパスキャパシタとの間の配線におけるノイズ除去が可能となる。
【００６０】
さらに、回路基板３のフットプリント３ｂの面積の大きさを任意に設計することによって、そのフットプリント３ｂと、キャパシタ部品２の貫通導体２ｂ及びキャパシタ・セルの電極２ｄ、あるいはグラウンド端子２ｇとの電気的な接続をするのか否かの選択が可能となる。つまり、ＩＣチップの任意の端子に対して、バイパスキャパシタを接続するか否かの選択が可能となる。
【００６１】
図９は、本実施例におけるキャパシタ部品２を上面から見た図である。図９に示すように、図４Ａ中の貫通導体２ｂに相当する貫通導体が数箇所と、グラウンド端子２ｇに相当するグラウンド端子が数箇所と、キャパシタ・セル４０の容量を０．１μＦとしたキャパシタ・セル４０が数箇所と、キャパシタ・セル４０の容量を１０μＦとしたキャパシタ・セル４０が数箇所、格子状に配置されている。また、図１０は、図９に示すキャパシタ部品２を実装するために用いる回路基板３を上面からみた図であり、フットプリント３ｂの配置を示している。なお、図９においては、絶縁体２ｆの図示を省略している。また、本実施例によれば、キャパシタ・セル４０と貫通導体２ｂとグラウンド端子２ｇの各々が正方形断面で、格子状に配置しているが、断面形状は、円形や楕円、矩形であってもよい。キャパシタ・セル４０に複数種の容量のチップキャパシタ１２０を用いれば、容量に応じて断面形状が異なることも有り得る。
【００６２】
図９、１０を参照して、ＢＧＡ−ＩＣ１が必要とするキャパシタの容量を任意に定める場合について詳細に説明する。図９に示すように、２種類の容量を持つキャパシタ・セル４０を有したキャパシタ部品２を用意する。同一容量あるいは異なる容量のキャパシタ・セル４０を複数個選択し、それらが１つのフットプリント３ｂと電気的に接続する。つまり、複数のキャパシタ・セル４０が電気的に接続できるような大きさのフットプリント３ｂを設計すれば、ＢＧＡ−ＩＣ１が必要な任意のキャパシタの容量を得ることができる。
【００６３】
例えば、ＢＧＡ−ＩＣ１が、４０．４μＦのキャパシタの容量を必要とする場合、図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「４０．４μＦの容量のキャパシタに対応するフットプリント２０」を設計する。この場合、「４０．４μＦの容量のキャパシタに対応するフットプリント２０」が、図９のキャパシタ部品２と電気的に接続する位置には、「４０．４μＦの容量のキャパシタと貫通導体２０ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が４個と、１０μＦのキャパシタ・セル４０が４個と、１個の貫通導体２ｂである。そして、それらが、「４０．４μＦの容量のキャパシタに対応するフットプリント２０」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、４０．４μＦの容量のキャパシタと接続することになる。
【００６４】
また、ＢＧＡ−ＩＣ１が、０．３μＦのキャパシタの容量を必要とする場合、やはり図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「０．３μＦの容量のキャパシタに対応するフットプリント２２」を有した回路基板３を設計する。この場合、「０．３μＦの容量のキャパシタに対応するフットプリント２２」が、図９のキャパシタ部品２と電気的に接続する位置には、「０．３μＦの容量のキャパシタと貫通導体２２ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が３個と、１個の貫通導体２ｂである。そして、それらが、「０．３μＦの容量のキャパシタに対応するフットプリント２２」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、０．３μＦの容量のキャパシタと接続することになる。
【００６５】
さらに、ＢＧＡ−ＩＣ１が、０．１μＦのキャパシタの容量を必要とする場合、やはり図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「０．１μＦの容量のキャパシタに対応するフットプリント２３」を設計する。この場合、「０．１μＦの容量のキャパシタに対応するフットプリント２３」が、図９のキャパシタ部品２と電気的に接続する位置には、「０．１μＦの容量のキャパシタと貫通導体２３ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が１個と、１個の貫通導体２ｂである。そして、それらが、「０．１μＦの容量のキャパシタに対応するフットプリント２３」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、０．１μＦの容量のキャパシタと接続することになる。
【００６６】
以上のように、回路基板３のフットプリント３ｂの面積の大きさを任意に設計し、そのフットプリント３ｂと、キャパシタ部品２の貫通導体２ｂ及びキャパシタ・セルの電極２ｄとの電気的な接続数を選択することによって、ＢＧＡ−ＩＣ１が必要とするキャパシタの容量を、任意に選択することが可能である。つまり、複数のキャパシタを必要とする場合であっても、1つのキャパシタ部品２を用意し、任意の面積のフットプリント３ｂを有した回路基板３を設計すればよく、複数の小さなキャパシタを時間をかけて実装する必要がない。いいかえれば、ＢＧＡ−ＩＣ１と回路基板３の間に、必要な個数あるいは容量のキャパシタを高密度かつ短時間に実装することができる。
【００６７】
他方、１個の貫通導体２ｂと１個のグラウンド端子２ｇとが、１つのフットプリント３ｂに電気的に接続するような回路基板３を設計した場合の動作を説明する。回路基板３に形成された、「グラウンド端子２ｇ及び貫通導体２ｂに接続するフットプリント２１」は、回路基板３のグラウンド層３ｃに相当する。「グラウンド端子２ｇ及び貫通導体２ｂに接続するフットプリント２１」は、キャパシタ部品２の「グラウンド端子と貫通導体２１ａ」と電気的に接続する。その結果、ＢＧＡ−ＩＣ１の信号出力に対するリターンパスを短くすることができる。リターンパスとは、回路基板３の接地とＢＧＡ−ＩＣ１の接地とをつなぐ距離を示す。ここで、回路基板３のグラウンド層３ｃとＢＧＡ−ＩＣ１のグラウンドを担う端子の間には、半田ボール１ａやグラウンド層２ａ、貫通導体２ｂ、グラウンド端子２ｇが存在するだけである。したがって、回路基板３のグラウンド層３ｃとＢＧＡ−ＩＣ１のグラウンドを担う端子は、余分な回路を介さず、ほぼ直接に接続されているため、リターンパスは短い。リターンパスが短かければ、両接地間の電位差が低く抑えられ、回路全体の動作が安定する。
【００６８】
一方、図３に示すように、本発明のキャパシタ部品２を用いることにより、ＢＧＡ−ＩＣ１の直下にキャパシタ部品２のグラウンド層２ａが配置される。したがって、グラウンド層２ａが金属材料であることから、グラウンド層２ａがシールド効果を発揮しノイズを吸収する。つまり、キャパシタ部品２が、ＢＧＡ−ＩＣ１へのノイズ進入及びＩＣチップから回路基板３へのノイズの放射を防止する。
【００６９】
また、キャパシタ部品２のグラウンド層２ａが金属材料であることから、グラウンド層２ａがＢＧＡ−ＩＣ１から発生する熱を伝導、放射することができる。
【図面の簡単な説明】
【００７０】
【図１】図１は、従来技術によって回路基板にバイパスキャパシタ及びＢＧＡ−ＩＣを実装したものを回路基板の裏面から見た図である。
【図２】図２は、図１のＡ−Ａ’矢視断面図である。
【図３】図３は、回路基板にキャパシタ部品及びＢＧＡ−ＩＣを実装して構成する半導体回路装置を示す外観斜視図である。
【図４Ａ】図４Ａは、本発明によるキャパシタ部品を示す外観斜視図である。
【図４Ｂ】図４Ｂは、本発明によるキャパシタ部品の製造方法の流れを示す図である。
【図５】図５は、回路基板を示す外観斜視図である。
【図６】図６は、キャパシタ部品と、ＢＧＡ−ＩＣを回路基板に実装する方法を示す流れ図である。
【図７】図７は、ＢＧＡ−ＩＣとキャパシタ部品が、回路基板に実装された状態の断面図である。
【図８】図８は、図７を回路図として展開した図である。
【図９】図９は、本実施例にかかるキャパシタ部品を上面からみた図である。
【図１０】図１０は、本実施例にかかる回路基板を上面からみた図である。
【符号の説明】
【００７１】
１    ＢＧＡ−ＩＣ
１ａ  半田ボール
１ｂ  バイパスキャパシタを適用しない端子
１ｃ  バイパスキャパシタを適用する端子
２    キャパシタ部品
２ａ  グラウンド層
２ｂ  貫通導体
２ｃ  キャパシタ
２ｄ  キャパシタ・セルの電極
２ｅ  半田ボール
２ｆ  絶縁体
２ｇ  グラウンド端子
３    回路基板
３ａ  ビア
３ｂ  フットプリント
３ｃ  基板のグラウンド層
１０ａ  フットプリント小
１０ｂ  フットプリント大
１２  電源
１３  入出力端子
２０  ４０．４μＦの容量のキャパシタに対応するフットプリント
２０ａ  ４０．４μＦの容量のキャパシタと貫通導体
２１  グラウンド端子及び貫通導体に接続するフットプリント
２１ａ  グラウンド端子と貫通導体
２２  ０．３μＦの容量のキャパシタに対応するフットプリント
２２ａ  ０．３μＦの容量のキャパシタと貫通導体
２３  ０．１μＦの容量のキャパシタに対応するフットプリント
２３ａ  ０．１μＦの容量のキャパシタと貫通導体
３０  ＢＧＡ−ＩＣ
３１  回路基板
３２  半田ボール
３３  ビア
３４  バイパスキャパシタ
４０  キャパシタ・セル
１００  半導体回路装置
１１０  チップ抵抗
１２０  チップキャパシタ
１３０  治具
１４０  接着剤
１５０  半田
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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