(57)【要約】【課題】強誘電体キャパシタを有する半導体装置に関し、キャパシタの隣に形成されるコンタクトホールの位置合わせマージンを小さくすること。【解決手段】第１絶縁膜８上に形成された強誘電体キャパシタＱ1 の上面と側面を覆うキャパシタ保護膜１６，１８と、キャパシタ保護膜１６，１８及び第１絶縁膜８の上に形成された第２絶縁膜１９で強誘電体キャパシタＱ1 の側面にキャパシタ保護膜１６，１８を介して隣接して形成されたホール１９ａと、ホール１９ａ内に形成された導電性プラグ２１とを含む。【選択図】図１０
2007027787.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の不純物拡散領域と、
前記半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、下部電極、強誘電体膜、上部電極を有するキャパシタと、
前記キャパシタの上面と側面を覆い、アルミナからなる絶縁性のキャパシタ保護膜と、
前記キャパシタ保護膜及び前記第１の絶縁膜の上に形成された二酸化シリコンからなる第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記キャパシタの側面を覆う前記キャパシタ保護膜を露出する第１のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続され、前記キャパシタ保護膜のみで前記キャパシタと絶縁される第１の導電性プラグと
を有し、
前記第１のホールの両側には、それぞれ前記キャパシタ保護膜を介して２つの前記キャパシタが形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に形成された第２の不純物拡散領域と、
前記第１の絶縁膜のうち前記キャパシタの前記下部電極の下であって前記第２の不純物拡散領域の上に形成される第２のホールと、
前記第２のホール内に形成されて前記第２の不純物拡散領域に電気的に接続される第２の導電性プラグと
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ保護膜は、前記キャパシタの周囲の前記第１の絶縁膜と前記第２の絶縁膜の間にも延在されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記キャパシタ保護膜は、前記キャパシタの前記上部電極の上で複数の層構造となっていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、強誘電体キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することのできる不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
ＦｅＲＡＭは、強誘電体キャパシタのヒステリシス特性を利用して情報を記憶するメモリセルを有している。強誘電体キャパシタは、強誘電体膜を一対の電極の間に形成した構造を有し、電極間への印加電圧の大きさに応じた分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば自発分極の極性も反転する。そして、自発分極を検出することによって情報を読み出すことができる。
【０００４】
ＦｅＲＡＭのメモリセルには、１ビットの情報の記憶に１つのトランジスタと１つのキャパシタを用いる１Ｔ／１Ｃ型と、１ビットの情報の記憶に２つのトランジスタと２つのキャパシタを用いる２Ｔ／２Ｃ型がある。１Ｔ／１Ｃ型のメモリセルは、２Ｔ／２Ｃ型のメモリセルに比べてセル面積を小さくして高集積化することが可能である。
【０００５】
次に、スタックキャパシタを有する１Ｔ／１Ｃ型メモリセルの形成工程を説明する。
【０００６】
まず、図１(a)に示す構造になるまでの工程を説明する。
【０００７】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁膜１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、ウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【０００８】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁膜１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ，１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ内に不純物高濃度領域１０４ｄを形成するための絶縁性サイドウォール１０５が形成される。
【０００９】
その後に、ＭＯＳトランジスタ１０４を覆うトランジスタ保護絶縁膜１０６をシリコン基板１０１上に形成し、さらに第１層間絶縁膜１０７をトランジスタ保護絶縁膜１０６上に形成する。
【００１０】
続いて、第１層間絶縁膜１０７のうちＭＯＳトランジスタ１０４の一方の不純物拡散領域１０４ｃ上に第１コンタクトホール１０７ａを形成した後に、第１コンタクトホール１０７ａ内に第１コンタクトプラグ１０８を埋め込む。
【００１１】
さらに、第１コンタクトプラグ１０８と第１層間絶縁膜１０７の上に、第１金属膜１０９、強誘電体膜１１０、第２金属膜１１１を順に形成する。
【００１２】
次に、図１(b)に示すように、第１金属膜１０９、強誘電体膜１１０及び第２金属膜１１１をフォトリソグラフィー法によりパターニングすることによりキャパシタ１１２を形成する。キャパシタ１１２において、第１金属膜１０９を下部電極１０９ａとし、強誘電体膜１１０を誘電体膜１１０ａとし、第２金属膜１１１を上部電極１１１ａとする。キャパシタ１１２はスタック型であり、下部電極１０９ａはその下の第１コンタクトプラグ１０８を介してＭＯＳトランジスタ１０４の一方の不純物拡散層１０４ｃに接続される。
【００１３】
この後、図１(c)に示すように、単層のキャパシタ保護膜１１３をキャパシタ１１２と第１層間絶縁膜１０７の上に１回だけ形成し、さらにキャパシタ保護膜１１３上に第２層間絶縁膜１１４を形成した後に、第２層間絶縁膜１１４、キャパシタ保護膜１１３、第１層間絶縁膜１０７及びトランジスタ保護膜１０６をフォトリソグラフィー法によりパターニングすることにより、ＭＯＳトランジスタ１０４の他方の不純物拡散領域１０４ｄ上に第２コンタクトホール１１４ａを形成する。その後に、第２コンタクトホール１１４ａ内に第２コンタクトプラグ１１５を形成する。
【００１４】
次に、図２に示す構造を形成するまでの工程を説明する。
【００１５】
第２層間絶縁膜１１４をパターニングすることにより、キャパシタ１１２の上部電極１１０ａの上に第３コンタクトホール１１４ｂを形成する。さらに、第２層間絶縁膜１１４上と第３コンタクトホール１１４ｂ内に導電膜を形成した後、この導電膜をパターニングすることによりキャパシタ１１２の上部電極１１１ａに接続する配線１１６ａを形成すると同時に第２コンタクトプラグ１１５の上に導電性パッド１１６ｂを形成する。
【００１６】
さらに、配線１１６ａ及び導電性パッド１１６ｂを覆う第３層間絶縁膜１１７を第２層間絶縁膜１１４の上に形成する。その後に、第３層間絶縁膜１１７をパターニングすることにより導電性パッド１１６ｂの上にホール１１７ａを形成し、さらにホール１１７ａの中に第４導電性プラグ１１８を形成する。
【００１７】
その後に、第３層間絶縁膜１１７上に、導電性プラグ１１８上に接続されるビット線１１８を形成する。
【００１８】
以上のような１Ｔ／１Ｃ型メモリセルにおけるＭＯＳトランジスタとキャパシタとワード線の配置を示すと図３の平面図のようになる。なお、図２は図３のＩ−Ｉ線断面図である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、第１及び第２層間絶縁膜１０７，１１４に第２コンタクトホール１１４ａを開口する場合に、第２コンタクトホール１１４ａがキャパシタ１１２に接しないような位置合わせマージンが必要になる。この場合、第２コンタクトホール１１４ａとキャパシタ１１２の距離は位置合わせマージンを確保する程度に離す必要があり、これによりウェル１０３上方で隣接する２つのキャパシタ１１２の間隔も決まってくる。
【００２０】
そのような位置合わせマージンを確保しなければ、第２コンタクトホール１１４ａがキャパシタ１１２の一部に重なるおそれがある。
【００２１】
第２コンタクトホール１１４ａがキャパシタ１１２に接して形成されると、第２コンタクトホール１１４ａ内の第２コンタクトプラグ１１５がキャパシタ１１２にショートする。また、第２コンタクトホール１１４ａがキャパシタ１１２に接すると、第２コンタクトプラグ１１５をＣＶＤ法により形成する際に、反応ガスにより強誘電体膜１１０が還元されてキャパシタの強誘電体膜１１０が劣化するおそれがある。
【００２２】
さらに、メモリセルの高集積化を図るためにキャパシタ１１２の面積を小さくすると、メモリセル特性が劣化しやすくなる。
【００２３】
本発明の目的は、キャパシタの隣に形成されるコンタクトホールの位置合わせマージンを小さくする構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００２４】
上記した課題は、半導体基板に形成された第１の不純物拡散領域と、前記半導体基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、下部電極、強誘電体膜、上部電極を有するキャパシタと、前記キャパシタの上面と側面を覆い、アルミナからなる絶縁性のキャパシタ保護膜と、前記キャパシタ保護膜及び前記第１の絶縁膜の上に形成された二酸化シリコンからなる第２の絶縁膜と、前記第２の絶縁膜に形成され、前記キャパシタの側面を覆う前記キャパシタ保護膜を露出する第１のホールと、前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続され、前記キャパシタ保護膜のみで前記キャパシタと絶縁される第１の導電性プラグとを有し、前記第１のホールの両側には、それぞれ前記キャパシタ保護膜を介して２つの前記キャパシタが形成されていることを特徴とする半導体装置によって解決される。
【００２５】
次に、本発明の作用について説明する。
【００２６】
本発明に係る半導体装置によれば、第１絶縁膜上に形成された強誘電体キャパシタの上面と側面を覆うキャパシタ保護膜と、キャパシタ保護膜及び第１絶縁膜の上に形成された第２絶縁膜において強誘電体キャパシタの側面にキャパシタ保護膜を介して隣接して形成されたホールと、ホール内に形成された導電性プラグとを有している。
【００２７】
従って、強誘電体キャパシタと導電性プラグの間隔はキャパシタ保護膜の膜厚に等しくなって、強誘電体キャパシタの形成領域がホール側に近づいてキャパシタ面積が従来よりも広くなる。
【００２８】
なお、キャパシタ保護膜は、キャパシタの還元を防止する材料であって、エッチングの際に絶縁膜が選択的に選択されるような材料を用いる。
【発明を実施するための最良の形態】
【００２９】
以下に本発明の実施形態を図面に基づいて説明する。
【００３０】
図４〜図１０は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図１１は、本発明の実施形態に係る半導体装置のメモリセル領域のトランジスタとキャパシタの配置を示す平面図である。
【００３１】
まず、図４(a) に示す断面構造を形成するまでの工程を説明する。
【００３２】
図４(a)に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（SiO2）を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ（Shallow Trench Isolation）と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００３３】
続いて、メモリセル領域におけるシリコン基板１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル１ａを形成する。
【００３４】
さらに、シリコン基板１のｐ型ウェル１ａの表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００３５】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル１ａ上にゲート電極４ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂはゲート絶縁膜３を介してシリコン基板１の上に形成される。
【００３６】
なお、メモリセル領域では、１つのｐ型ウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００３７】
次に、ｐ型ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００３８】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００３９】
続いて、ｐ型ウェル１ａにおいてゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに不純物高濃度領域を形成する。
【００４０】
なお、１つのｐ型ウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４１】
以上の工程により、ｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1，Ｔ2が１つのｎ型不純物拡散領域５ａを共通にして形成される。
【００４２】
次に、ＭＯＳトランジスタＴ1，Ｔ2を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）を第１層間絶縁膜８としてカバー絶縁膜７の上に形成する。
【００４３】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁膜８を緻密化する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４４】
次に、図４(b)に示すように、レジストパターン（不図示）を用いて第１層間絶縁膜８とカバー絶縁膜７をエッチングすることにより、メモリセル領域の第２、第３のｎ型不純物拡散領域５ｂ、５ｃの上にそれぞれ第１、第２のコンタクトホール８ｂ，８ｃを形成する。
【００４５】
次に、図５(a)に示す構造を形成するまでの工程を説明する。
【００４６】
まず、第１層間絶縁膜８上面と第１及び第２のコンタクトホール８ｂ，８ｃ内面に、グルー膜９ａとして膜厚５０ｎｍの窒化チタン（TiN）膜をスパッタ法により形成する。さらに、WF6を用いるＣＶＤ法によって、タングステン（Ｗ）膜９ｂをグルー膜９ａ上に成長してコンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００４７】
続いて、タングステン膜９ｂとグルー膜９ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。これにより、第１、第２のコンタクトホール８ｂ、８ｃ内に残されたタングステン膜９ｂ及びグルー膜９ａは、第２，第３のｎ型不純物拡散領域５ｂ，５ｃに接続される第１、第２の導電性プラグ１０ｂ，１０ｃとして使用される。
【００４８】
次に、図５(b) に示す構造を形成するまでの工程を説明する。
【００４９】
まず、第１及び第２の導電性プラグ１０ｂ，１０ｃ上と第１層間絶縁膜８上に第１導電膜１３として、例えば膜厚２００ｎｍのイリジウム（Ir）膜１３ａ、膜厚２３ｎｍの酸化プラチナ（PtO）膜１３ｂ、及び膜厚５０ｎｍのプラチナ（Pt）膜１３ｃをスパッタにより順に形成する。
【００５０】
なお、第１導電膜１３を形成する前又は後に例えば膜剥がれ防止のために第１層間絶縁膜８の上面をアニールする。アニール方法として、例えば、アルゴン雰囲気中で６００〜７５０℃のＲＴＡ（rapid thermal annealing) を採用する。
【００５１】
続いて、第１導電膜１３上に、強誘電体膜１４として例えば膜厚２００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜１４の形成方法は、その他に、ＭＯＤ（metal organic deposition）法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１４の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００５２】
続いて、酸素含有雰囲気中で強誘電体膜１４をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ar）と酸素（O2）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００５３】
さらに、強誘電体膜１４の上に、第２導電膜１５として例えば膜厚２００ｎｍの酸化イリジウム（IrO2）をスパッタ法により形成する。また、第２導電膜１５の上には例えば厚さ約１７０ｎｍのアルミナよりなる第１のキャパシタ保護膜１６を形成する。第１のキャパシタ保護膜１６として、アルミナの代わりに、ＰＺＴ膜、ＰＬＺＴ膜のようなＰＺＴ系材料、酸化チタンその他の還元防止材料のいずれかから構成してもよい。
【００５４】
この後に、ｐ型ウェル１ａ上方及びその周辺において、ハード膜としてTiN膜とSiO2膜を順に第１のキャパシタ保護膜１６の上に形成した後に、ハード膜をフォトリソグラフィー法によりパターニングすることにより、キャパシタ形成用の第１、第２のハードマスク１７ａ，１７ｂを１つのｐ型ウェル１ａの上方で間隔をおいて形成する。
【００５５】
第１、第２のハードマスク１７ａ，１７ｂは、第１及び第２導電性プラグ１０ｂ，１０ｃの上面に重なるキャパシタ平面形状を有している。また、１つのｐ型ウェル１ａの上における第１、第２のハードマスク１７ａ，１７ｂの間隔ｗは、例えば、第１のｎ型不純物拡散領域５ａ上に形成しようとする後述する第３導電性プラグの直径に後述する第２のキャパシタ保護膜の膜厚の２倍の大きさを加えた値とする。
【００５６】
続いて、第１、第２のハードマスク１７ａ，１７ｂに覆われない領域の第１のキャパシタ保護膜１６、第２導電膜１５、強誘電体膜１４、第１導電膜１３を順次エッチングすることにより、第１層間絶縁膜８上に第１、第２のキャパシタＱ1，Ｑ2を形成する。続いて、ハードマスク１６を除去することにより、図６(a)に示すような状態になる。
【００５７】
第１、第２のキャパシタＱ1，Ｑ2は、第１導電膜１３よりなる下部電極１３ａ，１３ｂと、強誘電体膜１４よりなるキャパシタ誘電体膜１４ａ，１４ｂと、第２導電膜１５よりなる上部電極１５ａ，１５ｂから構成される。この場合、上部電極１５ａ，１５ｂは、第１のキャパシタ保護膜１６に覆われた状態になっている。また、第１のキャパシタＱ1の下部電極１３ａは第１の導電性プラグ１２ａを介して第２のｎ型不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第２の導電性プラグ１２ｂを介して第３のｎ型不純物拡散領域５ｃに電気的に接続される。
【００５８】
ここで、キャパシタＱ1，Ｑ2は導電性プラグ１２ａ，１２ｂとゲート電極４ａ，４ｂの上を覆う大きさを有するとともに、下部電極１５ａ，１５ｂの中心は導電性プラグ１２ａ，１２ｂからゲート電極４ａ，４ｂ側にずれて形成されている。また、１つのｐ型ウェル１ａの上において、第１のキャパシタＱ1と第２のキャパシタＱ2は、それらの間のスペースが第１のｎ型不純物拡散領域５ａの直上に位置するように形成される。第１及び第２のキャパシタＱ1，Ｑ2間のスペースは、位置ズレを考慮すると、ｐ型ウェル１の上で、２つのゲート電極４ａ，４ｂの間隔よりも狭くなるように設計することが好ましい。
【００５９】
続いて、エッチングによる強誘電体膜１４をダメージから回復させるために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む炉内で行われる。
【００６０】
次に、図６(b)に示すように、キャパシタＱ1，Ｑ2を覆う膜厚５０〜１５０ｎｍのアルミナよりなる第２のキャパシタ保護膜１８を第１層間絶縁膜８の上にスパッタ法或いはＭＯＣＶＤ法により形成する。これにより、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂの上には総膜厚が約２２０〜３２０ｎｍのキャパシタ保護膜１６，１８が形成された状態となる。この場合、キャパシタＱ1，Ｑ2の側壁は急峻な傾斜を有するので、それらの側壁を覆う第２のキャパシタ保護膜１８の膜厚は２５〜１３５ｎｍとなる。キャパシタ保護膜１６，１８は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴ系材料、酸化チタンなどの還元防止材料から構成してもよい。
【００６１】
その後に、酸素含有雰囲気中で６５０℃で６０分間の条件で第１、第２のキャパシタＱ1，Ｑ2をアニールする。
【００６２】
次に、図７(a)に示す構造を形成するまでの工程を説明する。
【００６３】
まず、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜１９として膜厚１．０μｍ程度の酸化シリコン（SiO2）膜を第２のキャパシタ保護膜１８と第１層間絶縁膜８の上に形成する。さらに、第２層間絶縁膜１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１９の残りの膜厚は、上部電極１５ａ，１５ｂ上方で３００ｎｍ程度とし、キャパシタＱ1，Ｑ2側方の第１層間絶縁膜８の上方で８００ｎｍ程度とする。
【００６４】
続いて、第２層間絶縁膜１９上にレジスト２０を塗布し、これを露光、現像することにより、１つのｐ型ウェル１ａの上で隣り合う第１、第２のキャパシタＱ1，Ｑ2の間にコンタクトホールを形成するための開口部２０ａを形成する。この開口部２０ａは、位置合わせのズレを考慮してキャパシタＱ1，Ｑ2同士の間隔よりも大きな直径としてもよい。
【００６５】
次に、図７(b)に示すように、レジスト２０の開口部２０ａを通してフッ素系反応ガスを用いて第２層間絶縁膜１９をエッチングして垂直方向に異方性エッチングを行うことにより、第３のコンタクトホール１９ａの上部を形成する。
【００６６】
続いて、図８(a)に示すように、レジスト２０の開口部２０ａと第３のコンタクトホール１９ａの上部を通して、フッ素系反応ガスを用いて、第２のキャパシタ保護膜１８のうち第１層間絶縁膜８の上面に接している部分をエッチングし、これに続いて第３のコンタクトホール１９ａの下の第１層間絶縁膜８とトランジスタ保護膜７をエッチングして第３のコンタクトホール１９ａの下部を形成する。これにより、第３のコンタクトホール１９ａを通して第１のｎ型不純物拡散領域５ａが露出する。
【００６７】
第３のコンタクトホール１９ａは、キャパシタＱ1，Ｑ2の上面と側面の上のキャパシタ保護膜１６，１８をマスクの一部としてセルフアラインで形成され、キャパシタＱ1，Ｑ2によって実質的に位置決めされることになる。
【００６８】
従って、レジスト２０の開口部２０ａの形成位置がずれても、第３のコンタクトホール１９ａの少なくとも一側の位置と形状は、一側方のキャパシタＱ1又はＱ2とその上のキャパシタ保護膜１６，１８によって律速される。
【００６９】
このような第３のコンタクトホール１９ａを形成するためのエッチング工程において、第１，第２層間絶縁膜８，１９がキャパシタ保護膜１６，１８に対して選択性良くエッチングされるエッチング条件とする。
【００７０】
例えば、ＴＥＯＳを用いて形成されたSiO2（以下、ＴＥＯＳ−SiO2という。）から層間絶縁膜を構成し、キャパシタ保護膜をアルミナから構成する場合には次のようなエッチング条件とする。
【００７１】
例えば、平行平板型エッチング装置を使用し、エッチングガスとしてC4F8とArとCF4を用いるとともに、エッチング雰囲気の真空度を４６Pa、ＲＦパワーを１３．５６MHzで１０００Ｗに設定することにより、ＴＥＯＳ−SiO2膜のアルミナ膜に対するエッチング選択比を約７とすることができる。
【００７２】
従って、第２層間絶縁膜１９のエッチングにより第３のコンタクトホール１９ａの上部を開口した後には、上部電極１５ａ上で第３のコンタクトホール１９ａから露出した第１及び第２のキャパシタ保護膜１６，１８が上から約１２０ｎｍ程度エッチングされて、１００〜２００ｎｍ残ることになる。また、第１、第２のキャパシタＱ1，Ｑ2の側壁上の第２のキャパシタ保護膜１８は、垂直方向にエッチングされるので、横方向の膜厚は減りにくくなり、第１、第２のキャパシタＱ1，Ｑ2の側面を覆った状態を保つ。即ち、第２のキャパシタ保護膜１８は、第３のコンタクトホール１９ａを形成し終わった状態で、キャパシタＱ1，Ｑ2の側面を覆った状態を保つような厚さに形成する。さらに、第１及び第２のキャパシタ保護膜１６，１８は、第３のコンタクトホール１９ａを全て形成し終わった状態で、キャパシタＱ1，Ｑ2の上面上には少なくとも第１のキャパシタ保護膜１６が残り、さらに側面上には第２のキャパシタ保護膜１８が残るように、第１、第２のキャパシタ保護膜１６，１８の膜厚とするとともにエッチング条件を設定する。
【００７３】
これにより、キャパシタＱ1，Ｑ2は、第３のコンタクトホール１９ａを形成し終えた状態で、キャパシタ保護膜１６，１８により覆われた状態を保つことになる。
【００７４】
なお、アルミナ膜は、上記したようにキャパシタＱ1，Ｑ2を劣化させる還元雰囲気（水素等）に対してブロック性が高く、しかも、ＴＥＯＳ−SiO2膜のエッチングに対するエッチング選択比を小さくすることができるので、キャパシタ保護膜として有効な材料の１つである。キャパシタ保護膜１６，１８を構成する材料として、アルミナの他にＰＺＴ、ＰＬＺＴ、酸化チタンを適用する場合にも、上記したと同様に、その膜厚とエッチング条件を設定する。
【００７５】
キャパシタ保護膜１６，１８は、第３のコンタクトホール１９ａから露出した部分では薄くなり、その他の部分では厚くなるので、上部電極１５ａの上では第３のコンタクトホール１９ａ内とその周辺では段差が生じることになる。
【００７６】
次に、図８(b)に示すように、レジスト２０を除去した後、第２層間絶縁膜１９上面と第３のコンタクトホール１９ａの内面に、グルー膜２１ａとして膜厚５０ｎｍの窒化チタン膜をスパッタ法により形成する。続いて、六フッ化タングステン（WF6）ガスを用いるＣＶＤ法によってタングステン膜２１ｂをグルー膜２１ａ上に成長して第３のコンタクトホール１９ａを完全に埋め込む。
【００７７】
続いて、図９(a)に示すように、タングステン膜２１ｂとグルー膜２１ａをＣＭＰ法により研磨して第２層間絶縁膜１９の上面上から除去する。これにより、第３のコンタクトホール１９ａ内に残されたタングステン膜２１ｂとグルー膜２１ａは、第１のｎ型不純物拡散領域５ａに接続される第３の導電性プラグ２１として使用される。
【００７８】
さらに、窒素雰囲気中で第２層間絶縁膜１９を３５０℃、１２０秒の条件でアニールする。
【００７９】
次に、図９(b)に示す構造を形成するまでの工程を説明する。
【００８０】
まず、第２層間絶縁膜１９上と第３の導電性プラグ２１の上に、膜厚１００ｎｍのSiONよりなる酸化防止膜２２を形成する。
【００８１】
次に、酸化防止膜２２と第２層間絶縁膜１９とキャパシタ保護膜１６，１８をフォトリソグラフィー法によりパターニングしてキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上にホール２３ｂ，２３ｃを形成する。ホール２３ｂ，２３ｃの形成によってダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００８２】
その後に、第２層間絶縁膜１９上に形成された酸化防止膜２２をエッチバックによって除去する。
【００８３】
次に、図１０に示す構造を形成するまでの工程を説明する。
【００８４】
まず、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶縁膜１９の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び７０ｎｍのTiN膜を順に形成する。
【００８５】
その後に、多層金属膜をパターニングすることにより、メモリセル領域内でキャパシタＱ1，Ｑ2上のホール２３ａ，２３ｂを通して上部電極１５ａ，１５ｂに接続される一層目金属配線２４ｂ，２４ｃを形成し、同時に、第３の導電性プラグ２１に接続される導電性パッド２４ａを形成する。
【００８６】
多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン（SiON）などの反射防止膜（不図示）を形成してもよい。
【００８７】
この後に、第２層間絶縁膜１９、一層目金属配線２４ｂ，２４ｃ及び導電性パッド２４ａの上に第３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃの上にビアホール２５ａを形成し、ビアホール２５ａ内に第４の導電性プラグ２６を形成し、ついで第４の導電性プラグ２６の上面に接続されるビット線２７を第３層間絶縁膜２５の上に形成する。ビット線２７は、第３，第４の導電性プラグ２６，２１と導電性パッド２４ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【００８８】
ところで、上記したメモリセル領域におけるキャパシタＱ1，Ｑ2とゲート電極５ａ，５ｂとｎ型ウェル１ａと第１〜第３のコンタクトホール８ｂ、８ｃ、１９ａの配置関係を平面で示すと、図１１のようになる。第１、第２のコンタクトホール８ｂ，８ｃの中にはそれぞれ第１、第２の導電性プラグ１２ａ，１２ｂが形成され、また、第３のコンタクトホール１９ａ内には第３の導電性プラグ２１が形成されている。
【００８９】
図１１において、１つのｐウェル１ａの上に形成された第１のキャパシタＱ1と第２のキャパシタＱ2の間には、１つのｐウェル１ａの上を通る２つのゲート電極４ａ，４ｂの間の導電性プラグ２１とその両側の第２のキャパシタ保護膜１８だけが形成されている部分が存在する。即ち、１つのｐウェル１ａの上方では、キャパシタＱ1，Ｑ2と第３の導電性プラグ２１は、第２のキャパシタ保護膜１８のみで絶縁されている部分が存在する。これは、図７(a),(b)、図８(a)に示したように、第３のコンタクトホール１９ａは、レジスト２０の開口部２０ａとキャパシタＱ1，Ｑ2とキャパシタ保護膜１６，１８をマスクにして形成されるからである。
【００９０】
従って、本実施形態のキャパシタＱ1，Ｑ2は、図３に示した従来構造のキャパシタ１１２に比べて第３のコンタクトホール１９ａへ拡張して大きく形成されるので、ＦｅＲＡＭのメモリセルの微細化が進んでも、キャパシタの容量を従来よりも大きくできることになる。
【００９１】
図３に示した従来のキャパシタ１１２の平面形状について、例えばゲート電極１０４ａ，１０４ｂの延在方向の幅を０．７μｍとし、ゲート電極１０４ａ，１０４ｂの延在方向に直交する方向の長さを０．７μｍとする。この場合、ビット線コンタクト用のコンタクトホール１１４ａ形成の位置合わせマージンとして、コンタクトホール１１４ａとその両側のキャパシタ１１２の間でそれぞれ０．２μｍずつ確保する必要があった。コンタクトホール１１４ａの直径を０．２８μｍとすれば、キャパシタ同士の間隔を少なくとも０．６８μｍ確保する必要がある。
【００９２】
図３と同じデザインルールで図１１に示すようなキャパシタＱ1，Ｑ2を形成する。この場合、コンタクトホール１９ａの形成の位置合わせマージンを確保する必要がなくなる。キャパシタＱ1，Ｑ2の間に形成されるビット線コンタクト用のコンタクトホール１９ａの直径を０．２８μｍとし、キャパシタＱ1，Ｑ2側面上の第２のキャパシタ保護膜１８の膜厚を約５０ｎｍとすれば、キャパシタＱ1，Ｑ2同士の間隔は０．３８μｍとなり、この間隔は従来に比べて狭くなっている。従って、本実施形態に係るキャパシタＱ1，Ｑ2の平面形状は、ゲート電極４ａ，４ｂの延在方向の幅が０．７０μｍで、ゲート電極４ａ，４ｂの延在方向に直交する方向の長さが約０．８５μｍとなり、従来に比べて面積が２０〜３０％増やせる。
【００９３】
ところで、上記したようにキャパシタＱ1，Ｑ2の間の領域に第３のコンタクトホール１９ａの全てを形成した後に、第３のコンタクトホール１９ａの周囲では、キャパシタＱ1，Ｑ2の側面と上面がキャパシタ保護膜１６，１８により完全に覆われる必要がある。
【００９４】
このためには、第１のキャパシタ保護膜１６は、第３のコンタクトホール（ビット線コンタクトホール）１９ａの形成のためのエッチング後に、キャパシタ保護膜として機能するために必要な膜厚を確保する必要がある。
【００９５】
キャパシタ保護膜１６，１８の厚さＴencapは、第３のコンタクトホール１９ａを形成する時に、エッチングされる層間絶縁膜８，１９の厚さとキャパシタ保護膜１６，１８のエッチング選択比と、キャパシタ保護のために必要な膜厚とで決められ、次式(1)で表される。
【００９６】
但し、式(1)において、Ｔinsulateは層間絶縁膜８，１９の膜厚（ｎｍ）、ＥＲencapはキャパシタ保護膜８，１９のエッチングレート（ｎｍ／ｍｉｎ）、ＥＲinsulateは層間絶縁膜８，１９のエッチングレート（ｎｍ／ｍｉｎ）、Ｔprotectはキャパシタ保護に必要なキャパシタ保護膜１６，１８の膜厚をそれぞれ示している。
【００９７】
Ｔencap ＝（Ｔinsulate×ＥＲencap ／ＥＲinsulate）＋Ｔprotect  （１）
ところで、図７(b) に示した状態で第３のコンタクトホール１９ａの底からキャパシタ保護膜１８を選択的にエッチングして除去する際に、第１及び第２のキャパシタＱ1，Ｑ2の間で、第１層間絶縁膜８上面上のキャパシタ保護膜１８をエッチングする必要がある。この場合、キャパシタＱ1，Ｑ2の側面上のキャパシタ保護膜１８もエッチングされて薄くなり過ぎるおそれがある。キャパシタＱ1，Ｑ2側面上のキャパシタ保護膜１８が薄くなると、キャパシタＱ1，Ｑ2を還元雰囲気から十分に隔離できないおそれがある。
【００９８】
そこで、以下に説明するように、図６(b) に示したように第２のキャパシタ保護膜１８を形成した後に、キャパシタＱ1，Ｑ2の間の第１層間絶縁膜８上面上にある第２のキャパシタ保護膜１８を除去するようにしてもよい。その一例を以下に説明する。
【００９９】
まず、図６(b)に示したように第２のキャパシタ保護膜１８をキャパシタＱ1，Ｑ2上面及び側面と第１層間絶縁膜８上面の上に形成する。第２のキャパシタ保護絶縁膜１８は、例えばキャパシタＱ1，Ｑ2の上で１００ｎｍの厚さに形成され、側面で９０ｎｍの厚さに形成される。
【０１００】
その後に、図１２(a)に示すように、第２のキャパシタ保護膜１８を基板面に対して垂直方向にエッチングすることにより、第２のキャパシタ保護膜１８を第１層間絶縁膜８と第１のキャパシタ保護膜１６のそれぞれの上面から除去し且つキャパシタＱ1，Ｑ2側面を完全に覆った状態に残す。この状態では、第１及び第２のキャパシタＱ1，Ｑ2の間には第１層間絶縁膜８が露出した領域が存在する。
【０１０１】
この場合、キャパシタＱ1，Ｑ2上の第１のキャパシタ保護膜１６の膜厚Ｔencapは、第２のキャパシタ保護膜１８の過剰エッチングを考慮して上記した式（１）で求められるよりも厚くされる。また、第２のキャパシタ保護膜１８は第１のキャパシタ保護膜１６の上から除去されるので、第１のキャパシタ保護膜１６は、上記した実施形態よりも厚く、例えば約２２０〜３２０ｎｍの厚さに予め形成される。
【０１０２】
次に、図１２(b)に示す構造を形成するまでの工程を説明する。
【０１０３】
まず、第１実施形態と同じ条件により、第２層間絶縁膜１９であるSiO2膜を第２のキャパシタ保護膜１８と第１層間絶縁膜８の上に形成する。さらに、第２層間絶縁膜１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１９の残りの膜厚は、上部電極１５ａ，１５ｂ上方で３００ｎｍ程度とし、キャパシタＱ1，Ｑ2側方の第１層間絶縁膜８の上で８００ｎｍ程度とする。
【０１０４】
続いて、第２層間絶縁膜１９上にレジスト２０を塗布し、これを露光、現像することにより、１つのｐ型ウェル１ａの上方に形成された第１、第２のキャパシタＱ1，Ｑ2の間にコンタクトホール形成用の開口部２０ａをレジスト２０に形成する。この開口部２０ａは、位置合わせのズレを考慮してキャパシタＱ1，Ｑ2同士の間隔よりも大きな直径としてもよい。
【０１０５】
次に、図１３(a)に示すように、レジスト２０の開口部２０ａを通して第２層間絶縁膜１９、第１層間絶縁膜８及びトランジスタ保護膜７をエッチングして垂直方向へ異方性エッチングすることにより、第３のコンタクトホール１９ａをセルフアラインで形成する。これにより、第３のコンタクトホール１９ａを通して第１のｎ型不純物拡散領域５ａが露出する。この後にレジスト２０を除去する。
【０１０６】
このような第３のコンタクトホール９ａを形成するためのエッチング工程において、第１層間絶縁膜８、第２層間絶縁膜１９及びトランジスタ保護膜７がアルミナよりなるキャパシタ保護膜１６，１８に対して選択性良くエッチングされるエッチング条件とする。例えば、第１、第２の層間絶縁膜８，１９をSiO2から構成し且つキャパシタ保護膜１６，１８をアルミナから構成する場合に、平行平板型エッチング装置を使用し、反応ガスとしてC4F8とArとCF4を用いるとともに、エッチング雰囲気の真空度を４６Pa、ＲＦパワーを１３．５６MHzで１０００Ｗに設定することにより、SiO2膜のアルミナ膜に対するエッチング選択比を約７とする。
【０１０７】
次に、図１３(b)に示すように、第３のコンタクトホール１９ａ内に第３の導電性プラグ２１を形成する。第３の導電性プラグ２１は上記した方法によって形成される。
【０１０８】
さらに、窒素雰囲気中で第２層間絶縁膜１９を３５０℃、１２０秒の条件でアニールする。
【０１０９】
次に、図１４に示す構造を形成するまでの工程を説明する。
【０１１０】
まず、図９(b)に示した工程に従って、キャパシタＱ1，Ｑ2の上部電極１５ａ上にホール２３ｂ，２３ｃを形成する。ホール２３ｂ，２３ｃの形成によってダメージを受けたキャパシタＱ1，Ｑ2は酸素アニールによってダメージから回復される。なお、第２層間絶縁膜１９上に形成された酸化防止膜は除去される。
【０１１１】
さらに、図１０に示した工程に従って、ホール２３ａ，２３ｂを通してキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂに接続される一層目金属配線２４ｂ，２４ｃを形成すると同時に、第３の導電性プラグ２１に接続される導電性パッド２４ａを形成する。
【０１１２】
この後に、第２層間絶縁膜１９、一層目金属配線２４ｂ，２４ｃ及び導電性パッド２４ａの上に第３層間絶縁膜２５を形成し、さらに導電性パッド２４ｃの上にビアホール２５ａを形成し、ビアホール２５ａ内に第４の導電性プラグ２６を形成し、ついで第４の導電性プラグ２６の上面に接続されるビット線２７を第３層間絶縁膜２５の上に形成する。
【０１１３】
図１２〜図１４に示した工程によれば、第１、第２層間絶縁膜８，１９及びトランジスタ保護膜７に第３のコンタクトホール１９ａを形成する工程で、第２層間絶縁膜１９に形成された第３のコンタクトホール１９ａの上部の底には第２のキャパシタ保護膜１８が存在しない。従って、第３のコンタクトホール１９ａを形成する際に、第３のコンタクトホール１９ａを横切る第２のキャパシタ保護膜１８をエッチングする必要がなくなるので、キャパシタの側面の第２のキャパシタ保護膜１８が過剰に薄くなることが防止され、さらに第３のコンタクトホール１９ａの形成が容易になる。
【０１１４】
なお、上記した実施形態では、第１及び第２層間絶縁膜８，１９に連続して第３のコンタクトホール１９ａを形成し、その中に１つの導電性プラグ２１を形成する工程について説明した。しかし、第３のコンタクトホール１９ａは、第１層間絶縁膜８と第２層間絶縁膜１９に別々に形成されてもよい。即ち、第１層間絶縁膜８のうち第１の不純物拡散領域５ａの上にコンタクトホールを形成してその中にビット線コンタクト用の一層目の導電性プラグを形成し、キャパシタＱ1，Ｑ2を第１層間絶縁膜８上に形成し、キャパシタＱ1，Ｑ2を覆うキャパシタ保護膜１６，１８と第２層間絶縁膜１９を形成し、その後に一層目の導電性プラグ上で第２層間絶縁膜と保護膜１６，１８を貫通するコンタクトホールを形成しその中にビット線コンタクト用の二層目の導電性プラグを形成してもよい。この場合、ビット線２７は、一層目と二層目の導電性プラグを介して第１の不純物拡散領域５ａに電気的に接続されることになる。
【０１１５】
以上述べたように本発明によれば、第１絶縁膜上に形成された強誘電体キャパシタの上面と側面をキャパシタ保護膜で覆い、キャパシタ保護膜及び第１絶縁膜の上に形成された第２絶縁膜に形成するホールをキャパシタの側面でキャパシタ保護膜を介して隣接するようにしたので、強誘電体キャパシタとコンタクトホールの間隔はキャパシタ保護膜の膜厚に等しくなって、強誘電体キャパシタの形成領域をホール側に近づけてキャパシタ面積を従来よりも広くすることが可能になる。
【０１１６】
しかも、第２絶縁膜がキャパシタ保護膜に対して選択的にエッチングできるようにキャパシタ保護膜の材料を選択することにより、強誘電体キャパシタ側面上のキャパシタ保護膜に接するようにホールを第２絶縁膜に形成し、ホール内に導電性プラグを形成するようにしているので、ホールの位置合わせを強誘電体キャパシタ表面のキャパシタ保護膜によって自己整合的に行うことができ、ホール形成のための位置合わせマージンを広く確保する必要はなくなり、ホールの形成を容易にすることができる。
【０１１７】
（付記１）半導体基板に形成された第１の不純物拡散領域と、
前記半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、且つ下部電極、強誘電体膜、上部電極を有するキャパシタと、
前記キャパシタの上面と側面を覆い、前記第１の絶縁膜とは異なる材料からなる絶縁性のキャパシタ保護膜と、
前記キャパシタ保護膜及び前記第１の絶縁膜の上に形成され且つ前記キャパシタ保護膜に対して選択的にエッチングできる材料からなる第２の絶縁膜と、
前記第２の絶縁膜に形成され且つ前記キャパシタ保護膜を挟んで前記キャパシタの側面に隣接する第１のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続される第１の導電性プラグと
を有することを特徴とする半導体装置。
【０１１８】
（付記２）前記第１のホールの両側には、それぞれ前記キャパシタ保護膜を介して２つの前記キャパシタが形成されていることを特徴とする付記１に記載の半導体装置。
【０１１９】
（付記３）前記キャパシタ保護膜は、アルミナ、ＰＺＴ系材料、酸化チタンのいずれかから構成されることを特徴とする付記１又は付記２に記載の半導体装置。
【０１２０】
（付記４）前記半導体基板に形成された第２の不純物拡散領域と、
前記第１の絶縁膜のうち前記キャパシタの前記下部電極の下であって前記第２の不純物拡散領域の上に形成される第２のホールと、
前記第２のホール内に形成されて前記第２の不純物拡散領域に電気的に接続される第２の導電性プラグと
を有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０１２１】
（付記５）前記第２の不純物拡散領域と前記第１の不純物拡散領域は、前記半導体基板に形成されるトランジスタの一部を構成することを特徴とする付記４に記載の半導体装置。
【０１２２】
（付記６）前記キャパシタ保護膜は、前記キャパシタの表面のみに形成されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１２３】
（付記７）前記キャパシタ保護膜は、前記キャパシタの周囲の前記第１の絶縁膜と前記第２の絶縁膜の間にも延在されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１２４】
（付記８）前記第１のホールの周囲にも前記キャパシタ保護膜が形成されていることを特徴とする付記７に記載の半導体装置。
【０１２５】
（付記９）前記キャパシタ保護膜は、前記キャパシタの前記上部電極の上で複数の層構造となっていることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
【０１２６】
（付記１０）半導体基板に第１の不純物拡散領域を形成する工程と、
前記半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１導電膜、強誘電体膜及び第２導電膜を順に形成する工程と、
第１のマスクを用いて前記第２導電膜、前記強誘電体膜及び前記第１導電膜をパターニングしてキャパシタを形成する工程と、
前記キャパシタの上面と側面の上に前記第１の絶縁膜とは異なる材料からなる絶縁性のキャパシタ保護膜を形成する工程と、
前記キャパシタ保護膜と前記第１の絶縁膜の上に、前記キャパシタ保護膜に対して選択的にエッチングできる材料からなる第２の絶縁膜を形成する工程と、
前記キャパシタの側面上の前記キャパシタ保護膜に接する第１のホールを前記第２の絶縁膜に形成する工程と、
前記第１の不純物拡散領域に電気的に接続される導電性プラグを前記第１のホール内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１２７】
（付記１１）前記第１のホールは、前記第１の絶縁膜に延在していることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２８】
（付記１２）前記キャパシタは、前記第１の不純物拡散領域の上方において間隔をおいて２つ形成され、
前記第１のホールは、２つの前記キャパシタの間であってそれぞれの前記キャパシタの前記上面及び前記側面の上の前記キャパシタ保護膜によってセルフアライン的に形成される
ことを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。
【０１２９】
（付記１３）前記第１のホールは、前記第２の絶縁膜の上に形成された第２のマスクの開口部を通して前記第２の絶縁膜をエッチングすることにより形成され、
前記第２のマスクの前記開口部は、２つの前記キャパシタの間隔よりも大きい径を有することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１３０】
（付記１４）前記キャパシタ保護膜の形成は、前記第２の導電膜上に第１の保護絶縁膜を形成する工程と、前記第１の導電膜、前記強誘電体膜及び前記第２の導電膜とともに前記第１のマスクを使用して前記第１の保護絶縁膜をパターニングする工程と、前記第１の保護絶縁膜の上と前記キャパシタの側面上に第２の保護絶縁膜を形成する工程とからなることを特徴とする付記１０乃至付記１３のいずれかに記載の半導体装置の製造方法。
【０１３１】
（付記１５）前記第２の保護絶縁膜を異方性エッチングすることにより、前記キャパシタの周囲の前記第１の絶縁膜の上から前記第２の保護絶縁膜を除去するとともに前記キャパシタの側面に残す工程をさらに有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１３２】
（付記１６）前記キャパシタから前記第１の絶縁膜上に延在する前記キャパシタ保護膜にも前記第１のホールを形成する工程を有することを特徴とする付記１０乃至付記１５のいずれかに記載の半導体装置の製造方法。
【０１３３】
（付記１７）前記半導体基板に第２の不純物拡散領域を前記第１の不純物拡散領域と同時に形成する工程と、
前記第１の絶縁膜のうち前記キャパシタの前記下部電極の下に第２のホールを形成する工程と、
前記第２の不純物拡散領域に電気的に接続される第２の導電性プラグを前記第２のホール内に形成する工程と
をさらに有することを特徴とする付記１０乃至付記１６のいずれかに記載の半導体装置。
【０１３４】
（付記１８）前記半導体基板のうち前記第１の不純物拡散領域と前記第２の不純物拡散領域の間にはゲート絶縁膜を介してゲート電極を形成する工程をさらに有することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１３５】
（付記１９）前記キャパシタ保護絶縁膜を形成する工程は、アルミナ、ＰＺＴ系材料、酸化チタンのいずれかの膜を形成する工程であることを特徴とする付記１０乃至付記１８のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１３６】
【図１】図１(a)〜(c)は、従来の半導体装置の形成工程断面図（その１）である。
【図２】図２は、従来の半導体装置の形成工程断面図（その２）である。
【図３】図３は、従来の半導体装置のメモリセル領域のトランジスタとキャパシタの配置を示す平面図である。
【図４】図４(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５】図５(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図６】図６(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図７】図７(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図８】図８(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図９】図９(a),(b)は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１０】図１０は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１１】図１１は、本発明の実施形態の半導体装置のメモリセル領域のトランジスタとキャパシタの配置を示す平面図である。
【図１２】図１２(a),(b)は、本発明の実施形態に係る半導体装置の他の製造工程を示す断面図（その１）である。
【図１３】図１３(a),(b)は、本発明の実施形態に係る半導体装置の他の製造工程を示す断面図（その２）である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の他の製造工程を示す断面図（その３）である。
【符号の説明】
【０１３７】
１…シリコン基板（半導体基板）、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ〜５ｃ…不純物拡散領域、６…サイドウォール、７…カバー膜、８，１９…層間絶縁膜、８ａ，８ｂ，１９ａ…コンタクトホール、９ａ…グルー膜、９ｂ…タングステン膜、１０ｂ，１０ｃ…導電性プラグ、１３，１５…導電膜、１４…強誘電体膜、１６…キャパシタ保護膜、１７ａ，１７ｂ…マスク、１８…キャパシタ保護膜、２０…レジスト、２０ａ…開口部、２１ａ…グルー膜、２１ｂ…タングステン膜、２１…導電性プラグ、２２…酸化防止膜、２３ｂ，２３ｃ…ホール、２４ａ…導電性パッド、２４ｂ，２４ｃ…配線、２５…層間絶縁膜、２６…導電性プラグ、２７…ビット線、Ｔ1 ，Ｔ2 …ＭＯＳトランジスタ、Ｑ1 ，Ｑ2 …キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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