(57)【要約】  【課題】  高周波数帯で動作する半導体装置における特性及び信頼性をコストアップなしに向上させる。  【解決手段】  半絶縁性のＧａＡｓ基板１の上に、下から順にサブコレクタ層３、コレクタ層４、ベース層５及びエミッタ層６が積層されている。エミッタ層６の上にはエミッタ電極７が形成されており、ベース層５におけるエミッタ層６が設けられていない部分の上にはベース電極８が形成されており、サブコレクタ層３におけるコレクタ層４が設けられていない部分の上にはコレクタ電極９が形成されている。ベース電極８の直上には抵抗層２が設けられており、当該抵抗層２の直上から、トランジスタ外部領域に設けられたベース端子（図示省略）と電気的に接続する金属配線層１１Ｂが引き出されている。【選択図】      図１
2007012644.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板の上に形成されたサブコレクタ層と、前記サブコレクタ層の所定部分の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたベース層と、前記ベース層の所定部分の上に形成されたエミッタ層と、前記エミッタ層の上に形成されたエミッタ電極と、前記ベース層における前記エミッタ層が設けられていない部分の上に形成されたベース電極と、前記サブコレクタ層における前記コレクタ層が設けられていない部分の上に形成されたコレクタ電極とを有する１つ又は２つ以上のトランジスタを備え、
前記半絶縁性基板における前記トランジスタが形成されていない領域に設けられたベース端子と前記ベース電極とを電気的に接続する配線層をさらに備え、
前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層が形成されており、前記ベース電極と前記配線層とは前記抵抗層を介して接続されていることを特徴とする半導体装置。
【請求項２】
半絶縁性基板の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたベース層と、前記ベース層の所定部分の上に形成されたエミッタ層と、前記エミッタ層の上に形成されたエミッタ電極と、前記ベース層における前記エミッタ層が設けられていない部分の上に形成されたベース電極と、前記コレクタ層における前記ベース層が設けられていない部分の上に形成されたコレクタ電極とを有する１つ又は２つ以上のトランジスタを備え、
前記半絶縁性基板における前記トランジスタが形成されていない領域に設けられたベース端子と前記ベース電極とを電気的に接続する配線層をさらに備え、
前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層が形成されており、前記ベース電極と前記配線層とは前記抵抗層を介して接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記抵抗層は、窒化物、炭化物及び酸化物のうちの少なくとも１つを含むことを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記抵抗層を構成する材料の抵抗の温度係数は正であることを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記トランジスタはヘテロ接合バイポーラトランジスタであることを特徴とする半導体装置。
【請求項６】
半絶縁性基板の上にサブコレクタ層、コレクタ層、ベース層及びエミッタ層を順次形成する工程と、
前記ベース層におけるベース電極形成領域が露出すると共に前記サブコレクタ層におけるコレクタ電極形成領域が露出するように前記エミッタ層、前記ベース層及び前記コレクタ層をパターニングする工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記ベース層における前記ベース電極形成領域の上にベース電極を形成する工程と、
前記サブコレクタ層における前記コレクタ電極形成領域の上にコレクタ電極を形成する工程と、
前記半絶縁性基板におけるトランジスタ外部領域に設けられるベース端子と前記ベース電極とを電気的に接続する配線層を形成する工程とを備え、
前記配線層を形成する工程よりも前に、前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層を形成する工程をさらに備え、
前記ベース電極と前記配線層とは前記抵抗層を介して接続されることを特徴とする半導体装置の製造方法。
【請求項７】
半絶縁性基板の上にコレクタ層、ベース層及びエミッタ層を順次形成する工程と、
前記ベース層におけるベース電極形成領域が露出すると共に前記コレクタ層におけるコレクタ電極形成領域が露出するように前記エミッタ層及び前記ベース層をパターニングする工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記ベース層における前記ベース電極形成領域の上にベース電極を形成する工程と、
前記コレクタ層における前記コレクタ電極形成領域の上にコレクタ電極を形成する工程と、
前記半絶縁性基板におけるトランジスタ外部領域に設けられるベース端子と前記ベース電極とを電気的に接続する配線層を形成する工程とを備え、
前記配線層を形成する工程よりも前に、前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層を形成する工程をさらに備え、
前記ベース電極と前記配線層とは前記抵抗層を介して接続されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記抵抗層を形成する工程において、窒化物、炭化物及び酸化物のうちの少なくとも１つを含む膜をスパッタリング法を用いて形成した後、当該膜をパターニングして前記抵抗層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波数帯で動作する半導体装置の特性及び信頼性を向上させる技術に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタ、その中でも特に、化合物半導体からなるヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、携帯電話用のパワーアンプをはじめとする高周波数帯で動作する半導体部品として幅広く使用されるようになってきている。その理由は、従来主流であったＦＥＴ（電界効果トランジスタ）と比較して、（１）ＨＢＴは縦型デバイスであるため、単位面積当たりの電流駆動能力が高く、トランジスタを小型化できるので、チップ面積を小さくできる（２）容量入力となっている（入力される信号電圧が容量によって調節される）ＦＥＴと比べ、ＨＢＴは抵抗入力である（入力される信号電圧が抵抗によって調節される）ため、インピーダンス整合を容易に実現できるので、整合回路を小さくでき、その結果、ＭＭＩＣ（Microwave Monolithic Integrated Circuit ）を作製する場合にもチップを小さくできる等の特徴をＨＢＴが有するためである。
【０００３】
現在、携帯電話用のパワーアンプに対しては低消費電力化及び高出力化の要求が日々高まっており、その要求に応えるためにはＨＢＴを高出力化することが必須となる。
【０００４】
しかしながら、ＨＢＴには放熱の問題がある。具体的には、ＨＢＴを構成している半導体層の抵抗の温度係数は負であるので、エミッタ・ベース電流とジャンクション温度（ＨＢＴのトランジスタ内に存在するベース・エミッタ間又はベース・コレクタ間の接合部分の温度）との間には正の相関がある。言い換えると、ジャンクション温度が上昇するに伴ってＨＢＴの抵抗値が低減してエミッタ・ベース電流が増加し、当該エミッタ・ベース電流の増加に起因する発熱はさらなるジャンクション温度の上昇を招き、その連鎖の結果、最悪の場合にはデバイスの破壊に至る。
【０００５】
そのため、前述の熱の問題やデバイス面積の拡大に伴う高周波特性の劣化を考慮して、ＨＢＴの高出力化を、単体ＨＢＴのエミッタ面積を拡大するのではなく、小さいサイズのＨＢＴを多数並列接続することによって実現する場合が多い。尚、多数のＨＢＴの並列接続により得られる構造をＨＢＴアレイと称する。
【０００６】
ＨＢＴアレイを形成する場合には、全てのＨＢＴセルが均一に動作するように配慮する必要がある。なぜなら、ＨＢＴアレイ中のある１つのセルに電流が集中すると、前述のように当該セルの抵抗値が下がり、その結果、さらなる電流集中が生じてデバイスの破壊に至るためである。
【０００７】
そこで、ＨＢＴアレイの全セルを均一動作させるために、各ＨＢＴセルのベースに対してその外部にバラスト抵抗を配置し、それによって各セルの不均一な動作を回避する方法が一般的に用いられている（特許文献１参照）。この方法により、各セルに流れる電流が不均一になる事態を回避でき、前述の熱暴走を効果的に阻止することができる。
【０００８】
図７（ａ）及び（ｂ）は、ＨＢＴセル外部にバラスト抵抗を配置した従来のＨＢＴの概略構成を示す図であり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＣ−Ｃ’線の断面図である。尚、図７（ａ）において、一部の構成要素の図示を省略している。
【０００９】
図７（ｂ）に示すように、半絶縁性のＧａＡｓ基板１０１の上に、下から順にサブコレクタ層１０３、コレクタ層１０４、ベース層１０５及びエミッタ層１０６が積層されている。エミッタ層１０６の上にはエミッタ電極１０７が形成されており、ベース層１０５におけるエミッタ層１０６が設けられていない部分の上にはベース電極１０８が形成されており、サブコレクタ層１０３におけるコレクタ層１０４が設けられていない部分の上にはコレクタ電極１０９が形成されている。以上の各半導体層及び各電極によってＨＢＴセル１１２が構成されている。ＨＢＴセル１１２はＧａＡｓ基板１０１に設けられた素子分離領域１１５によって囲まれている。
【００１０】
また、図７（ａ）及び（ｂ）に示すように、ＧａＡｓ基板１０１におけるＨＢＴセル１１２が形成されていない領域（以下、トランジスタ外部領域と称する）に設けられたエミッタ端子（図示省略）とエミッタ電極１０７とを電気的に接続する金属配線層１１１Ａがエミッタ電極１０７から引き出されている。また、トランジスタ外部領域に設けられたベース端子（図示省略）とベース電極１０８とを電気的に接続する金属配線層１１１Ｂがベース電極１０８から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子（図示省略）とコレクタ電極１０９とを電気的に接続する金属配線層１１１Ｃがコレクタ電極１０９から引き出されている。
【００１１】
ここで、前述のように、ＨＢＴアレイの全セルを均一動作させるために、図７（ｂ）に示すように、ベース電極１０８と電気的に接続する金属配線層１１１Ｂの途中（トランジスタ外部領域）にはバラスト抵抗１１６が配置されている。
【特許文献１】特開平８−２７９５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述の従来のＨＢＴにおいては、図７（ｂ）に示すように、ＨＢＴアレイを構成する各セルのベース電極１０８に接続されるバラスト抵抗（ベースバラスト抵抗）１１６がトランジスタ外部領域に配置されているため、バラスト抵抗１１６を配置しないとした場合のチップ面積に加えて、バラスト抵抗１１６の配置領域並びにそれと接続される配線及びコンタクト部分のそれぞれの配置領域が必要となる。そのため、チップ面積の多大な増大によって大幅なコストアップを余儀なくされる。
【００１３】
また、トランジスタ外部領域にベースバラスト抵抗を配置した場合には、当該抵抗並びにそのために追加される配線及びコンタクト部分と、それら以外の他のパターンとの間に規定されたレイアウトルールによる制約から、パターンレイアウトの自由度が損なわれてしまう。
【００１４】
さらに、ベースバラスト抵抗にＤＣバイアスライン及びＲＦラインの両方が接続されている場合には、ベースバラスト抵抗の抵抗値を大きくすることによって熱暴走の抑制度合いが高くなる一方、ＲＦ電力利得が低下してしまうという別の問題が発生する。
【００１５】
前記に鑑み、本発明は、高周波数帯で動作する半導体装置（例えば高周波増幅器等）における特性（例えば高周波特性等）及び信頼性をコストアップなしに向上させることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明は、半絶縁性基板の上にキャリア走行層として積層されたコレクタ層（コレクタ層の下側にサブコレクタ層を設けても良い）、ベース層及びエミッタ層と、各キャリア走行層とコンタクトするコレクタ電極、ベース電極及びエミッタ電極とを有する１つ又は２つ以上のトランジスタを備えた半導体装置において、ベース電極の直上に抵抗層が形成されており且つ当該抵抗層を介してベース電極からベース端子に達する配線層が引き出されていることを特徴としている。すなわち、本発明は、高周波数帯で動作する半導体装置において、ベース電極の直上に抵抗パターンを配置することにより、つまりベース端子に接続される配線層とベース電極との間に抵抗パターンを配置することにより、高周波特性の向上と信頼性の向上との両立を実現するものである。
【００１７】
尚、本発明の半導体装置において、ベース電極の直上に形成される抵抗層は、例えばＴａＮ等の導電性の物質、具体的には、ベース電極や配線層とは異なる高抵抗率（配線等で使用される金属（Ａｕ等）よりも高い抵抗率（１００μΩ・ｃｍ程度以上）を意味する）の物質によって構成されている。また、当該抵抗層からなる抵抗パターンについては、ベースバラスト抵抗として最も有効に機能するように抵抗値が最適化されており、その最適抵抗値に基づいて抵抗層の厚さとパターン寸法とが決められる。
【００１８】
また、本発明の半導体装置において、ベース電極の直上に形成された抵抗層からなる抵抗パターンは、チップサイズの増大を招かないように当該ベース電極の上のみに形成される。
【００１９】
従来の半導体装置におけるベースバラスト抵抗は、トランジスタの外部に別途抵抗領域を設けたものであるため、正味のＨＢＴ領域に加えて、ベース電極から引き出される配線部分（ベース引き出し配線部分）、抵抗部分及びそれらのコンタクト部分の配置領域がチップ面積として必要になる。
【００２０】
それに対して、本発明によれば、ベース電極、ベースバラスト抵抗及びベース引き出し配線部分が層状に積み重ねられるので、ベースバラスト抵抗の配置に起因する新たなチップ面積の増大は発生しない。
【発明の効果】
【００２１】
以上に説明したように、本発明によると、ベースバラスト抵抗として機能する抵抗パターンがベース電極の直上に形成されており且つ当該抵抗パターンの直上にベース端子に接続される配線層が配置された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【００２２】
また、本発明によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【００２３】
さらに、本発明によると、レイアウトを工夫することによって、ベース電極の一部と抵抗層を介さずに接続する別の配線層を設けることが可能になる。例えば２種類のベース端子のうちＤＣバイアス端子につながる配線層については抵抗層経由でベース電極に接続すると共に、当該２種類のベース端子のうちＲＦ入力端子につながる配線層についてはベース電極に直接接続することができる。これにより、ＲＦ電力利得を低下させることなく、抵抗層つまりベースバラスト抵抗の抵抗値を大きくして熱暴走を確実に抑制できるので、優れた高周波特性と高い耐破壊性とを両立した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００２５】
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置（具体的にはＨＢＴ）の概略構成を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線の断面図である。尚、図１（ａ）において、一部の構成要素の図示を省略している。
【００２６】
第１の実施形態に係る半導体装置の特徴は、ベース電極直上に抵抗層が設けられ、さらに同一チップ上のベース端子に電気的に接続される配線層が当該抵抗層の直上から引き出されていることである。
【００２７】
具体的には、図１（ｂ）に示すように、半絶縁性のＧａＡｓ基板１の上に、下から順にサブコレクタ層３、コレクタ層４、ベース層５及びエミッタ層６が積層されている。エミッタ層６の上にはエミッタ電極７が形成されており、ベース層５におけるエミッタ層６が設けられていない部分の上にはベース電極８が形成されており、サブコレクタ層３におけるコレクタ層４が設けられていない部分の上にはコレクタ電極９が形成されている。以上の各半導体層及び各電極によってＨＢＴセル１２が構成されている。また、ＨＢＴセル１２はＧａＡｓ基板１に設けられた素子分離領域１５によって囲まれている。
【００２８】
また、図１（ａ）及び（ｂ）に示すように、ＧａＡｓ基板１上（つまり同一チップ上）におけるＨＢＴセル１２が形成されていない領域（つまりトランジスタ外部領域）に設けられたエミッタ端子（図示省略）とエミッタ電極７とを電気的に接続する金属配線層１１Ａがエミッタ電極７から引き出されている。また、トランジスタ外部領域に設けられたベース端子（図示省略）とベース電極８とを電気的に接続する金属配線層１１Ｂがベース電極８から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子（図示省略）とコレクタ電極９とを電気的に接続する金属配線層１１Ｃがコレクタ電極９から引き出されている。
【００２９】
ここで、前述のように、本実施形態の特徴として、図１（ｂ）に示すように、ベース電極８の直上には例えばＴａＮからなる抵抗層２が設けられており、当該抵抗層２の直上から金属配線層１１Ｂが引き出されている。言い換えると、ベース電極８と金属配線層１１Ｂとの間には抵抗層２が設けられており、ベース電極８と金属配線層１１Ｂとは抵抗層２を介して電気的に接続されている。
【００３０】
次に、第１の実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｆ）を用いて説明する。図２（ａ）〜（ｆ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図（図１（ａ）のＡ−Ａ’線の断面構成と対応する）である。
【００３１】
まず、図２（ａ）に示すように、半絶縁性のＧａＡｓ基板１の一表面に、サブコレクタ層３、コレクタ層４、ベース層５及びエミッタ層６を順次エピタキシャル成長させる。次に、フォトリソグラフィー法及びドライエッチング法を用いてエミッタ層６をパターニングしてエミッタメサ１３を形成し、引き続いて同様の方法によりベース層５及びコレクタ層４をパターニングしてベースメサ１４を形成する。これにより、ベース層５におけるベース電極形成領域が露出すると共にサブコレクタ層３におけるコレクタ電極形成領域が露出する。続いて、エミッタメサ１３及びベースメサ１４を覆うフォトレジスト膜（図示省略）をマスクとしてＧａＡｓ基板１に対してイオン注入を行ない、それによって高抵抗層からなる素子分離領域１５を形成する。これにより、トランジスタ領域が区画される。
【００３２】
次に、図２（ｂ）に示すように、エミッタ層６、ベース層５（ベース電極形成領域）及びサブコレクタ層３（コレクタ電極形成領域）のそれぞれにコンタクトするエミッタ電極７、ベース電極８及びコレクタ電極９を形成する。その後、図２（ｃ）に示すように、ＧａＡｓ基板１の上に全面に亘って、層間膜２０として例えばＳｉＯ2 膜をＣＶＤ（chemical vapor deposition ）法により形成した後、層間膜２０におけるベース電極８上の抵抗層形成領域のみを除去して、ベース電極・抵抗層間コンタクトホール２０ａを形成する。
【００３３】
次に、図２（ｄ）に示すように、ＧａＡｓ基板１の上に全面に亘って、例えばスパッタリング法によって抵抗層２となるＴａＮ膜２Ａを形成し、当該ＴａＮ膜２Ａによってコンタクトホール２０ａを埋め込む。続いて、フォトリソグラフィー法を利用して抵抗層形成領域（つまりコンタクトホール２０ａの形成領域）を覆う所望のレジストパターン（図示省略）を形成した後、図２（ｅ）に示すように、当該レジストパターンをマスクとしてＴａＮ膜２Ａに対してドライエッチングを行なってコンタクトホール２０ａに抵抗層２を形成する。このとき、抵抗層２の一部分はコンタクトホール２０ａの上側に形成される。
【００３４】
次に、図２（ｆ）に示すように、ＧａＡｓ基板１の上に全面に亘って層間膜２０となる例えばＳｉＯ2 膜をＣＶＤ法によって形成し、抵抗層２を層間膜２０によって覆う。その後、例えばフォトリソグラフィー法及びドライエッチング法を用いて層間膜２０に、抵抗層２に達する抵抗層・第１配線層間コンタクトホール２０ｂ、コレクタ電極９に達するコレクタ電極・第１配線層間コンタクトホール２０ｃ、及びエミッタ電極７に達するエミッタ電極・第１配線層間コンタクトホール２０ｄをそれぞれ形成する。次に、ＧａＡｓ基板１の上に全面に亘って例えば蒸着法によりＡｕ膜を形成した後、当該Ａｕ膜をパターニングすることによって、コンタクトホール２０ｄを通じてエミッタ電極７と接続する金属配線層（第１配線層）１１Ａ、コンタクトホール２０ｂを通じて抵抗層２と接続する金属配線層（第１配線層）１１Ｂ、及びコンタクトホール２０ｃを通じてコレクタ電極９と接続する金属配線層（第１配線層）１１Ｃを形成する。
【００３５】
その後、図示は省略しているが、ＧａＡｓ基板１の上に全面に亘って例えばＣＶＤ法によって層間膜となるＳｉＮ膜を形成した後、必要部分に第１配線層・第２配線層間コンタクトホールを形成し、その後、当該ホールが埋まるようにＧａＡｓ基板１の上に全面に亘って例えば電界めっき法によりＡｕ膜を成膜し、当該Ａｕ膜をパターニングすることによって第２配線層を形成する。
【００３６】
本実施形態においては、コレクタ電極９、エミッタ電極７、及びベース電極８直上に形成された抵抗層２はそれぞれ、第１配線層及び第２配線層並びに第１配線層・第２配線層間コンタクトを介して、トランジスタ外部領域のコレクタ端子、エミッタ端子及びベース端子と電気的に接続されている。
【００３７】
以上に説明したように、本実施形態によると、ベースバラスト抵抗として機能する抵抗層２がベース電極８の直上に形成されており且つベース端子に接続される配線層１１Ｂが当該抵抗層２の直上から引き出された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。言い換えると、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【００３８】
また、本実施形態によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【００３９】
また、本実施形態によると、ベースバラスト抵抗つまり抵抗層２となるＴａＮ膜をスパッタリング法により成膜するため、例えばスパッタリング時の放電ガス中のＮ2 分圧を最適化することにより、ベース電極８上の限られた範囲に抵抗層２を形成する場合であっても抵抗層２の抵抗値を所望値に設定することができる。
【００４０】
具体的には、抵抗層２をスパッタリング法により形成する際の条件、例えば放電ガス中のＮ2 分圧を、抵抗層２となるスパッタ膜について所望の抵抗率及び温度係数が得られるように最適化している。当該最適化条件と抵抗パターンのサイズや厚さとによって、抵抗層２に必要なバラスト抵抗値及び抵抗の温度係数を実現する。図３は、スパッタリング中の放電ガスのＮ2 分圧に対するＴａＮ膜の抵抗率及び温度係数のそれぞれの変化を示している。図３に示すように、放電ガス中のＮ2 分圧の制御によってＴａＮ膜の抵抗率及び温度係数の所望の組み合わせを得ることができる。
【００４１】
尚、第１の実施形態において、ＨＢＴアレイを構成する各ＨＢＴセルを対象としても、或いは単体ＨＢＴを対象としても、同様の効果が得られる。また、ＨＢＴ以外の、バラスト抵抗が配置される他のデバイス構造を対象としても、同様の効果が得られる。
【００４２】
また、第１の実施形態において、サブコレクタ層３におけるコレクタ層４が設けられていない部分の上にコレクタ電極９を形成した。しかし、これに代えて、サブコレクタ層３におけるコレクタ電極形成領域を露出させることなく、コレクタ層４上にコレクタ電極９を形成すると共にコレクタ電極９の構成材料をコレクタ層４中に拡散させてコレクタ電極９とサブコレクタ層３とのコンタクトを実現してもよい。
【００４３】
また、第１の実施形態において、サブコレクタ層３を設けなくてもよい。すなわち、ＧａＡｓ基板１の上に、下から順にコレクタ層４、ベース層５及びエミッタ層６を積層した後、ベース層５におけるベース電極形成領域が露出すると共にコレクタ層４におけるコレクタ電極形成領域が露出するようにベース層５及びエミッタ層６をパターニングし、その後、エミッタ層６の上、ベース層５におけるベース電極形成領域の上、及びコレクタ層４におけるコレクタ電極形成領域の上にそれぞれエミッタ電極７、ベース電極８及びコレクタ電極９を形成してもよい。
【００４４】
また、第１の実施形態において、抵抗層２の材料としてＴａＮを用いたが、これに限らず、ベース電極８及び配線層１１のそれぞれと異なる材料、具体的にはベース電極８及び配線層１１よりも抵抗率が高い材料、例えば窒化物、炭化物及び酸化物のうちの少なくとも１つを含む材料を用いてもよい。このようにすると、微細化又はＭＭＩＣ（monolithic microwave integrated circuit ）化が進展した場合にも小面積で大抵抗値を得ることができると共にドライエッチング又はウェットエッチングを用いて抵抗層２を簡単に加工することができる。
【００４５】
また、第１の実施形態において、抵抗層２の材料の抵抗の温度係数は正であることが好ましい。このようにすると、ジャンクション温度が上昇するに伴って抵抗層２の抵抗値が増大してエミッタ・ベース電流が減少するので、発熱量が減少してジャンクション温度の上昇が抑制される。すなわち、エミッタ・ベース電流とジャンクション温度との間の負の相関によってデバイスの破壊を防止することができる。
【００４６】
また、第１の実施形態において、ベース電極８の直上に形成される抵抗層２つまり抵抗パターンは、チップサイズの増大を招かないように当該ベース電極８の上のみに形成されることが好ましい。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４８】
図４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置（具体的にはＨＢＴ）の概略構成を示す図であり、図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）のＢ１−Ｂ１’線の断面図である。尚、図４（ａ）においては、一部の構成要素の図示を省略している。
【００４９】
第２の実施形態に係る半導体装置の特徴は、ベース電極直上の所定部分に抵抗層が設けられ、さらに同一チップ上のベースＤＣ入力端子に電気的に接続される配線層が当該抵抗層の直上から引き出されていると共に同一チップ上のベースＲＦ入力端子に電気的に接続される配線層がベース電極直上の前記所定部分以外の部分から抵抗層を介さずに引き出されていることである。
【００５０】
具体的には、図４（ｂ）に示すように、半絶縁性のＧａＡｓ基板１の上に、下から順にサブコレクタ層３、コレクタ層４、ベース層５及びエミッタ層６が積層されている。エミッタ層６の上にはエミッタ電極７が形成されており、ベース層５におけるエミッタ層６が設けられていない部分の上にはベース電極８が形成されており、サブコレクタ層３におけるコレクタ層４が設けられていない部分の上にはコレクタ電極９が形成されている。以上の各半導体層及び各電極によってＨＢＴセル１２が構成されている。また、ＨＢＴセル１２はＧａＡｓ基板１に設けられた素子分離領域１５によって囲まれている。
【００５１】
また、図４（ａ）及び（ｂ）に示すように、ＧａＡｓ基板１上（つまり同一チップ上）におけるＨＢＴセル１２が形成されていない領域（つまりトランジスタ外部領域）に設けられたエミッタ端子（図示省略）とエミッタ電極７とを電気的に接続する金属配線層１１Ａがエミッタ電極７から引き出されている。また、トランジスタ外部領域に設けられたベースＤＣ入力端子（図示省略）とベース電極８とを電気的に接続する金属配線層１１Ｂがベース電極８の一部分から引き出されていると共に、トランジスタ外部領域に設けられたベースＲＦ入力端子（図示省略）とベース電極８とを電気的に接続する金属配線層１１Ｄがベース電極８の他の部分から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子（図示省略）とコレクタ電極９とを電気的に接続する金属配線層１１Ｃがコレクタ電極９から引き出されている。
【００５２】
ここで、前述のように、本実施形態の特徴として、図４（ｂ）に示すように、ベース電極８の直上の所定部分には例えばＴａＮからなる抵抗層２が設けられており、当該抵抗層２の直上から、ベースＤＣ入力端子に電気的に接続される金属配線層１１Ｂが引き出されている。言い換えると、ベース電極８と金属配線層１１Ｂとの間には抵抗層２が設けられており、ベース電極８と金属配線層１１Ｂとは抵抗層２を介して電気的に接続されている。一方、図４（ａ）に示すように、ベースＲＦ入力端子に電気的に接続される金属配線層１１Ｄは、ベース電極８の直上の他の部分から抵抗層２を介さずに引き出されている。言い換えると、ベース電極８と金属配線層１１Ｄとは直接接続されている。
【００５３】
次に、第２の実施形態に係る半導体装置の製造方法について、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｆ）を用いて説明する。図５（ａ）〜（ｆ）及び図６（ａ）〜（ｆ）はそれぞれ第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ａ）〜（ｆ）は図４（ａ）のＢ１−Ｂ１’線の断面構成と対応し、図６（ａ）〜（ｆ）は図４（ａ）のＢ２−Ｂ２’線の断面構成と対応する。
【００５４】
まず、図５（ａ）及び図６（ａ）に示すように、半絶縁性のＧａＡｓ基板１の一表面に、サブコレクタ層３、コレクタ層４、ベース層５及びエミッタ層６を順次エピタキシャル成長させる。次に、フォトリソグラフィー法及びドライエッチング法を用いてエミッタ層６をパターニングしてエミッタメサ１３を形成し、引き続いて同様の方法によりベース層５及びコレクタ層４をパターニングしてベースメサ１４を形成する。これにより、ベース層５におけるベース電極形成領域が露出すると共にサブコレクタ層３におけるコレクタ電極形成領域が露出する。続いて、エミッタメサ１３及びベースメサ１４を覆うフォトレジスト膜（図示省略）をマスクとしてＧａＡｓ基板１に対してイオン注入を行ない、それによって高抵抗層からなる素子分離領域１５を形成する。これにより、トランジスタ領域が区画される。
【００５５】
次に、図５（ｂ）及び図６（ｂ）に示すように、エミッタ層６、ベース層５（ベース電極形成領域）及びサブコレクタ層３（コレクタ電極形成領域）のそれぞれにコンタクトするエミッタ電極７、ベース電極８及びコレクタ電極９を形成する。その後、図５（ｃ）及び図６（ｃ）に示すように、ＧａＡｓ基板１の上に全面に亘って、層間膜２０として例えばＳｉＯ2 膜をＣＶＤ法によって形成した後、層間膜２０におけるベース電極８上の抵抗層形成領域のみを除去して、ベース電極・抵抗層間コンタクトホール２０ａを形成する。
【００５６】
次に、図５（ｄ）及び図６（ｄ）に示すように、ＧａＡｓ基板１の上に全面に亘って、例えばスパッタリング法によって抵抗層２となるＴａＮ膜２Ａを形成し、当該ＴａＮ膜２Ａによってコンタクトホール２０ａを埋め込む。続いて、フォトリソグラフィー法を利用して抵抗層形成領域（つまりコンタクトホール２０ａの形成領域）を覆う所望のレジストパターン（図示省略）を形成した後、図５（ｅ）及び図６（ｅ）に示すように、当該レジストパターンをマスクとしてＴａＮ膜２Ａに対してドライエッチングを行なってコンタクトホール２０ａに抵抗層２を形成する。このとき、抵抗層２の一部分はコンタクトホール２０ａの上側に形成される。
【００５７】
次に、図５（ｆ）及び図６（ｆ）に示すように、ＧａＡｓ基板１の上に全面に亘って層間膜２０となる例えばＳｉＯ2 膜をＣＶＤ法によって形成し、抵抗層２を層間膜２０によって覆う。その後、例えばフォトリソグラフィー法及びドライエッチング法を用いて層間膜２０に、抵抗層２に達する抵抗層・第１配線層（ベースＤＣ入力端子と電気的に接続される第１配線層）間コンタクトホール２０ｂ、コレクタ電極９に達するコレクタ電極・第１配線層間コンタクトホール２０ｃ、エミッタ電極７に達するエミッタ電極・第１配線層間コンタクトホール２０ｄ、及びベース電極８（抵抗層２が形成されていない部分）に達するベース電極・第１配線層（ベースＲＦ入力端子と電気的に接続される第１配線層）間コンタクトホール２０ｅをそれぞれ形成する。次に、ＧａＡｓ基板１の上に全面に亘って例えば蒸着法によりＡｕ膜を形成した後、当該Ａｕ膜をパターニングすることによって、コンタクトホール２０ｄを通じてエミッタ電極７と接続する金属配線層（第１配線層）１１Ａ、コンタクトホール２０ｂを通じて抵抗層２と接続する金属配線層（第１配線層）１１Ｂ、コンタクトホール２０ｃを通じてコレクタ電極９と接続する金属配線層（第１配線層）１１Ｃ、及びコンタクトホール２０ｅを通じてベース電極８と直接接続する金属配線層（第１配線層）１１Ｄを形成する。
【００５８】
その後、図示は省略しているが、ＧａＡｓ基板１の上に全面に亘って例えばＣＶＤ法によって層間膜となるＳｉＮ膜を形成した後、必要部分に第１配線層・第２配線層間コンタクトホールを形成し、その後、当該ホールが埋まるようにＧａＡｓ基板１の上に全面に亘って例えば電界めっき法によりＡｕ膜を成膜し、当該Ａｕ膜をパターニングすることによって第２配線層を形成する。
【００５９】
本実施形態においては、コレクタ電極９、エミッタ電極７、ベース電極８の所定部分の直上に形成された抵抗層２、及びベース電極８の他の部分はそれぞれ、第１配線層及び第２配線層並びに第１配線層・第２配線層間コンタクトを介して、トランジスタ外部領域のコレクタ端子、エミッタ端子、ベースＤＣ入力端子及びベースＲＦ入力端子と電気的に接続されている。
【００６０】
以上に説明したように、本実施形態によると、ベースＤＣ入力端子に接続される配線層１１Ｂが、ベースバラスト抵抗として機能し且つベース電極８の一部分の直上のみに形成された抵抗層２の直上から引き出されていると共に、ベースＲＦ入力端子に接続される配線層１１Ｄがベース電極８の他の部分の直上から直接引き出されている。このため、ＤＣバイアス電流は抵抗層２を通過するため、バラスト抵抗による電位制御を行うことができると共に、ＲＦ入力は抵抗層２つまりバラスト抵抗を通過しないため、電流ロスが発生せず高周波特性の劣化を防止できる。すなわち、ＲＦ電力利得を低下させることなく、抵抗層２つまりベースバラスト抵抗の抵抗値を大きして熱暴走を確実に抑制できるので、優れた高周波特性と高い耐破壊性とを両立した半導体装置を得ることができる。
【００６１】
また、本実施形態によると、ベースバラスト抵抗として機能する抵抗層２がベース電極８の直上に形成されており且つベース端子に接続される配線層１１Ｂが当該抵抗層２の直上から引き出された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。言い換えると、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【００６２】
また、本実施形態によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【００６３】
また、本実施形態によると、ベースバラスト抵抗つまり抵抗層２となるＴａＮ膜をスパッタリング法により成膜するため、例えばスパッタリング時の放電ガス中のＮ2 分圧を最適化することにより、ベース電極８上の限られた範囲に抵抗層２を形成する場合であっても抵抗層２の抵抗値を所望値に設定することができる。具体的には、抵抗層２をスパッタリング法により形成する際の条件、例えば放電ガス中のＮ2 分圧を、抵抗層２となるスパッタ膜について所望の抵抗率及び温度係数が得られるように最適化している。当該最適化条件と抵抗パターンのサイズや厚さとによって、抵抗層２に必要なバラスト抵抗値及び抵抗の温度係数を実現する。
【００６４】
尚、第２の実施形態において、ＨＢＴアレイを構成する各ＨＢＴセルを対象としても、或いは単体ＨＢＴを対象としても、同様の効果が得られる。また、ＨＢＴ以外の、バラスト抵抗が配置される他のデバイス構造を対象としても、同様の効果が得られる。
【００６５】
また、第２の実施形態において、サブコレクタ層３におけるコレクタ層４が設けられていない部分の上にコレクタ電極９を形成した。しかし、これに代えて、サブコレクタ層３におけるコレクタ電極形成領域を露出させることなく、コレクタ層４上にコレクタ電極９を形成すると共にコレクタ電極９の構成材料をコレクタ層４中に拡散させてコレクタ電極９とサブコレクタ層３とのコンタクトを実現してもよい。
【００６６】
また、第２の実施形態において、サブコレクタ層３を設けなくてもよい。すなわち、ＧａＡｓ基板１の上に、下から順にコレクタ層４、ベース層５及びエミッタ層６を積層した後、ベース層５におけるベース電極形成領域が露出すると共にコレクタ層４におけるコレクタ電極形成領域が露出するようにベース層５及びエミッタ層６をパターニングし、その後、エミッタ層６の上、ベース層５におけるベース電極形成領域の上、及びコレクタ層４におけるコレクタ電極形成領域の上にそれぞれエミッタ電極７、ベース電極８及びコレクタ電極９を形成してもよい。
【００６７】
また、第２の実施形態において、抵抗層２の材料としてＴａＮを用いたが、これに限らず、ベース電極８及び配線層１１のそれぞれと異なる材料、具体的にはベース電極８や配線層１１よりも抵抗率が高い材料、例えば窒化物、炭化物及び酸化物のうちの少なくとも１つを含む材料を用いてもよい。このようにすると、微細化又はＭＭＩＣ化が進展した場合にも小面積で大抵抗値を得ることができると共にドライエッチング又はウェットエッチングを用いて抵抗層２を簡単に加工することができる。
【００６８】
また、第２の実施形態において、抵抗層２の材料の抵抗の温度係数は正であることが好ましい。このようにすると、ジャンクション温度が上昇するに伴って抵抗層２の抵抗値が増大してエミッタ・ベース電流が減少するので、発熱量が減少してジャンクション温度の上昇が抑制される。すなわち、エミッタ・ベース電流とジャンクション温度との間の負の相関によってデバイスの破壊を防止することができる。
【００６９】
また、第２の実施形態において、ベース電極８の直上に形成される抵抗層２つまり抵抗パターンは、チップサイズの増大を招かないように当該ベース電極８の上のみに形成されることが好ましい。
【００７０】
また、第２の実施形態において、抵抗層２を介してベース電極８と電気的に接続される配線層１１ＢをベースＤＣ入力端子との接続に用い、抵抗層２を介さずにベース電極８と直接接続される配線層１１ＤをベースＲＦ入力端子との接続に用いた。しかし、ベース電極８と電気的に接続される各配線層の用途が特に限定されないことは言うまでもない。
【産業上の利用可能性】
【００７１】
以上に説明したように、本発明は、高周波数帯で動作する半導体装置及びその製造方法に関し、ＨＢＴ等に適用した場合には、その特性及び信頼性をコストアップなしに向上させることができ、非常に有用である。
【図面の簡単な説明】
【００７２】
【図１】図１（ａ）は本発明の第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線の断面図である。
【図２】図２（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、本願発明者らが調べた、スパッタリング中の放電ガスのＮ2 分圧に対するＴａＮ膜の抵抗率及び温度係数のそれぞれの変化を示す図である。
【図４】図４（ａ）は本発明の第２の実施形態に係る半導体装置の平面図であり、図４（ｂ）は図４（ａ）のＢ１−Ｂ１’線の断面図である。
【図５】図５（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）は従来のＨＢＴの平面図であり、図７（ｂ）は図７（ａ）のＣ−Ｃ’線の断面図である。
【符号の説明】
【００７３】
１    ＧａＡｓ基板
２    抵抗層
２Ａ  ＴａＮ膜
３    サブコレクタ層
４    コレクタ層
５    ベース層
６    エミッタ層
７    エミッタ電極
８    ベース電極
９    コレクタ電極
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ  金属配線層
１２    ＨＢＴセル
１３    エミッタメサ
１４    ベースメサ
１５    素子分離領域
２０    層間膜
２０ａ  ベース電極・抵抗層間コンタクトホール
２０ｂ  抵抗層・第１配線層間コンタクトホール
２０ｃ  コレクタ電極・第１配線層間コンタクトホール
２０ｄ  エミッタ電極・第１配線層間コンタクトホール
２０ｅ  ベース電極・第１配線層間コンタクトホール
【図１】
2007012644.tif 000003
【図２】
2007012644.tif 000004
【図３】
2007012644.tif 000005
【図４】
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【図５】
2007012644.tif 000007
【図６】
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【図７】
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