(57)【要約】【課題】PDPの駆動回路を構成するスキャン駆動回路の半導体素子を破壊することなしに、PDPを高効率で駆動することが可能なPDPの駆動回路を提供する。【解決手段】IGBT２５のコレクタ端子は電源Vccラインに、エミッタ端子は出力回路２１の出力端子に夫々接続される。ダイオード２９のカソード端子（K）は電源Vcc側ラインに、アノード端子は出力端子に夫々接続される。IGBT２７のコレクタ端子は出力端子に、エミッタ端子は仮想グランドラインを通じて共通サステイン回路１に夫々接続される。ダイオード３１のカソード端子は出力端子に、アノード端子は仮想グランドラインを通じて共通サステイン回路１に夫々接続される。矩形波パルスは共通サステイン回路１から仮想グランドライン、ダイオード３１を通じて出力端子から対応するスキャン電極に出力される。【選択図】図２
2007241115.tif 000002
【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルを駆動するための駆動回路において、
出力段が前記プラズマディスプレイパネル内部に配置される電極に接続される、前記電極に矩形波パルス電圧を出力するための矩形波パルス電圧出力回路、
を備え、
前記出力段が、
入力される制御信号によりオン／オフ動作する半導体パワースイッチング素子と、
前記半導体パワースイッチング素子に並列接続される、前記矩形波パルス電圧の立ち上がり時間よりも充分に小さい順方向回復時間を持つ半導体整流素子と、
を有するプラズマディスプレイパネルの駆動回路。
【請求項２】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記プラズマディスプレイパネルが、交流型のプラズマディスプレイパネルであるプラズマディスプレイパネルの駆動回路。
【請求項３】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記半導体パワースイッチング素子が、絶縁ゲート型バイポーラトランジスタであるプラズマディスプレイパネルの駆動回路。
【請求項４】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記プラズマディスプレイパネル内部に配置される電極が、複数のスキャン電極であるプラズマディスプレイパネルの駆動回路。
【請求項５】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記矩形波パルス電圧出力回路が、矩形波パルス電圧生成回路から供給される矩形波パルス電圧を受けて前記各々のスキャン電極に印加する、前記各々のスキャン電極毎に設けられる複数のスキャン駆動回路であるプラズマディスプレイパネルの駆動回路。
【請求項６】
請求項５記載のプラズマディスプレイパネルの駆動回路において、
前記矩形波パルス電圧生成回路が、共通サステイン回路であるプラズマディスプレイパネルの駆動回路。
【請求項７】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記半導体整流素子の順方向回復時間が、150ns以下であるプラズマディスプレイパネルの駆動回路。
【請求項８】
請求項１記載のプラズマディスプレイパネルの駆動回路において、
前記半導体整流素子内部に荷電粒子が蓄積されている時間が、前記プラズマディスプレイパネルにおいて発光のための放電電流が流れ終わった後、前記矩形波パルス電圧が立ち下がるまでの時間よりも短くなっているプラズマディスプレイパネルの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（以下、「PDP」と表記する）を駆動するための駆動回路に関する。
【背景技術】
【０００２】
従来、PDPの技術分野において、アドレス放電のための印加電圧の採り得る範囲をより広くし、又黒色表示の輝度を低減することにより表示品質を向上させることを目的とした面放電型PDPの駆動方法及び駆動回路が提案されている。この提案は、リセット期間では、第１、第２の維持電極同士間の放電開始電圧より高い電圧且つ放電により第３の維持電極側に生ずる壁電荷と第１の維持電極側に生ずる壁電荷との間の電圧を該放電開始電圧より高くするための電圧のパルスを、第１、第２の維持電極間に印加する。この際、アドレス電極電位を、第１、第２の維持電極の両電位の略平均値にする。アドレス期間では、選択した維持電極（第２の維持電極）に負電位のパルスを印加すると同時に、点灯させるアドレス電極に所定の正電位のパルスを印加する（例えば特許文献１参照）。
【０００３】
また、蓄積キャリアの消滅を部分的に遅延させることにより、パワーMOSFET内蔵のダイオードを保護ダイオードとして利用できるソフトリカバリー特性にすることを目的とした絶縁ゲート型半導体装置が、提案されている。該提案に係る絶縁ゲート型半導体装置では、N＋型層を有するN型半導体層の主面にP＋型のベース領域を形成し、該ベース領域の表面にN＋ソース領域を形成し、チャンネル部上にゲート電極を配置する。FET素子を配置するセル領域を囲むように、P＋型の環状領域を形成し、該環状領域の表面にN＋型の阻止領域を形成する。該阻止領域にソース電極をコンタクトさせると共に、環状領域には、その一部で部分的にコンタクトする（例えば特許文献２参照）。
【０００４】
更に、上記と同様、蓄積キャリアの消滅を部分的に遅延させることにより、パワーMOSFET内蔵のダイオードを保護ダイオードとして利用できるソフトリカバリー特性にすることを目的とした絶縁ゲート型半導体装置が、提案されている。該提案に係る絶縁ゲート型半導体装置では、N＋型層を有するN型半導体層の主面にP＋型のベース領域を形成し、該ベース領域の表面にN＋ソース領域を形成し、チャンネル部上にゲート電極を配置する。FET素子を配置するセル領域を囲むように、P＋型の環状領域を形成する。該環状領域には間隔を隔てて複数個配置したコンタクトホールを介して部分的にソース電極とコンタクトする（例えば特許文献３参照）。
【０００５】
【特許文献１】特開平7-160218号公報
【特許文献２】特開平8-172183号公報
【特許文献３】特開平8-274311号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
面放電型PDPでは、発光させる箇所を決定するための複数の直線状のアドレス電極、及びスキャン電極の各々が、マトリクス状に配置された最小発光単位である複数個の表示セルの各々において直交するように配置されており、マトリクスを構成している。また、各々の表示セルにおいて発光を持続させるための直線状の複数の共通サステイン電極は、上記各々のスキャン電極に対し、夫々平行に配置されている。各アドレス電極には、アドレス駆動回路から駆動パルスが供給される。各スキャン電極には、共通サステイン回路において生成された矩形波パルスがグランドライン（後述の仮想グランドライン）を通じてグランドライン（後述の仮想グランドライン）に並列接続されている、各スキャン駆動回路に印加されることにより、各スキャン駆動回路から駆動パルスが供給される。
【０００７】
各スキャン駆動回路の出力段は、電源ラインと出力端子（スキャン電極に接続する）との間、及び出力端子とグランドラインとの間に、例えば絶縁ゲート型バイポーラトランジスタ（以下、「IGBT」と表記する）が夫々接続され、トーテムポール構成になっている。電源ラインと出力端子との間に接続されているIGBTには、アノード端子を出力端子側に、カソード端子を電源ライン側に接続されたダイオードが備えられる。また、出力端子とグランドライン（後述の仮想グランドライン）との間に接続されているIGBTには、アノード端子をグランドライン（後述の仮想グランドライン）側に、カソード端子を出力端子側に接続されたダイオードが備えられる。そして、共通サステイン回路からの矩形波パルスは、各スキャン駆動回路の出力段において出力端子とグランドライン（後述の仮想グランドライン）との間に接続されているIGBTに並列接続されたダイオードを通じてスキャン電極に出力される。
【０００８】
しかし、上記各スキャン駆動回路の出力段において、出力端子とグランドライン（後述の仮想グランドライン）との間に接続すべく採用されるダイオードの種類によっては、共通サステイン回路から出力される駆動パルスの立ち上がりが急峻過ぎると、応答遅れにより駆動パルスの立ち上がりに追従することができないものがある。このようなダイオードは、共通サステイン回路から出力される駆動パルスが急峻に立ち上がった瞬間から暫くの間、ダイオードとしての本来の特性を示さずに、一般的な抵抗素子としての特性を示す（つまり、ダイオードが等価的に抵抗素子に見えてしまう）。換言すれば、ダイオードが応答遅れにより、一般的な抵抗素子としての特性から本来のダイオードとしての特性（順方向特性）を回復するまでには、一定の時間（ダイオードの順方向回復時間という。この順方向回復時間は、P／N接合において、キャリアが全く生成されていない状態からキャリアが生成されることによってダイオードの順方向電圧が0.6V〜0.7V位にまで戻る時間）を要することになる。
【０００９】
そのため、立ち上がりの急峻過ぎる駆動パルスが共通サステイン回路より出力されてから上記一定の時間が経過するまでの間、共通サステイン回路から上記出力端子とグランドラインとの間に接続されるダイオードに流れる電流によってかなり大きな電圧が該ダイオードに印加されることになる。それにより、ダイオードが破壊される虞があるが、上記出力端子とグランドライン（後述の仮想グランドライン）との間に接続されているIGBTにもかなり大きな電圧が印加されることになり、該印加電圧が、該IGBTの逆耐圧（例えば約20V）を超えるような場合には、該IGBTが破壊される虞がある。
【００１０】
このようなダイオードやIGBTの破壊を防止するための対策として、立ち上がりの遅い駆動パルスを共通サステイン回路から出力すると、ダイオードやIGBTの破壊を回避することができても、PDPを高効率で駆動することができなくなるという問題が生じる。
【００１１】
従って本発明の目的は、プラズマディスプレイパネルの駆動回路を構成するスキャン駆動回路の半導体素子を破壊することなしに、プラズマディスプレイパネルを高効率で駆動することが可能なプラズマディスプレイパネルの駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に従うプラズマディスプレイパネルを駆動するための駆動回路は、出力段が上記プラズマディスプレイパネル内部に配置される電極に接続される、上記電極に矩形波パルス電圧を出力するための矩形波パルス電圧出力回路、を備え、上記出力段が、入力される制御信号によりオン／オフ動作する半導体パワースイッチング素子と、上記半導体パワースイッチング素子に並列接続される、上記矩形波パルス電圧の立ち上がり時間よりも充分に小さい順方向回復時間を持つ半導体整流素子と、を有する。
【００１３】
本発明に係る好適な実施形態では、上記プラズマディスプレイパネルが、交流型のプラズマディスプレイパネルである。
【００１４】
上記とは別の実施形態では、上記半導体パワースイッチング素子が、絶縁ゲート型バイポーラトランジスタである。
【００１５】
また、上記とは別の実施形態では、上記プラズマディスプレイパネル内部に配置される電極が、複数のスキャン電極である。
【００１６】
また、上記とは別の実施形態では、上記矩形波パルス電圧出力回路が、矩形波パルス電圧生成回路から供給される矩形波パルス電圧を受けて上記各々のスキャン電極に印加する、上記各々のスキャン電極毎に設けられる複数のスキャン駆動回路である。
【００１７】
また、上記とは別の実施形態では、上記矩形波パルス電圧生成回路が、共通サステイン回路である。
【００１８】
また、上記とは別の実施形態では、上記半導体整流素子の順方向回復時間が、150ns以下である。
【００１９】
更に、上記とは別の実施形態では、上記半導体整流素子内部に荷電粒子が蓄積されている時間が、上記プラズマディスプレイパネルにおいて発光のための放電電流が流れ終わった後、上記矩形波パルス電圧が立ち下がるまでの時間よりも短くなっている。
【発明の効果】
【００２０】
本発明によれば、プラズマディスプレイパネルの駆動回路を構成するスキャン駆動回路の半導体素子を破壊することなしに、プラズマディスプレイパネルを高効率で駆動することが可能なプラズマディスプレイパネルの駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００２２】
図１は、本発明の一実施形態に係るPDPの駆動回路の回路構成を示す図である。
【００２３】
上述したPDPの駆動回路は、図１に示す共通サステイン回路１、及びスキャン駆動回路群３と、図示しないアドレス駆動回路群と、を含む。
【００２４】
PDP５は、２枚のガラス板（即ち、ガラス基板とガラス板）が適宜な間隔を置いて対向した状態で張り合わせた構造になっている。上記２枚のガラス板によって画定される内部空間には、図１の縦方向に平行に配置された直線状の複数個のアドレス電極（図示しない）と、図１の横方向に平行に配置された直線状の複数個のスキャン電極（図示しない）とが夫々直交してマトリクスを構成している。更に、直線状の複数個の共通サステイン電極（図示しない）が、上記各スキャン電極に対し、夫々平行に配置されている。上記各共通サステイン電極は、PDP５における発光を継続させるためのものである。
【００２５】
上記各アドレス電極と上記各スキャン電極とが夫々直交する箇所、及び上記各アドレス電極と上記各共通サステイン電極とが夫々直交する箇所により、最小発光単位の表示画素である表示セル（図示しない）が形成される。上記各アドレス電極には、アドレス駆動回路群を構成する各アドレス駆動回路（図示しない）から駆動パルスが供給され、また、上記各共通サステイン電極には、共通サステイン回路１から駆動パルスが供給される。
【００２６】
共通サステイン回路１は、PDP５において発光放電を生じさせるためのもので、所定の矩形波パルスを生成し、該所定の矩形波パルスをスキャン駆動回路群３に出力する。
【００２７】
スキャン駆動回路群３は、PDP５の内部空間において図１の横方向に平行に配置されたスキャン電極毎に設けられた複数のスキャン駆動回路（図１では、図示と説明の都合上、符号７、９、１１の３個のスキャン駆動回路のみ示す）を含む。各スキャン駆動回路は、何れも同一の構成になっており、例えばスキャン駆動回路９に示すように、直流電源（蓄電池）であるスキャン回路電源Ec１３と、出力回路１５と、を備える。スキャン回路電源Ec１３の−側端子と、出力回路１５の−側電源端子とは、何れも仮想グランドラインに接続されており、何れの端子も所謂フローティング状態になっている。出力回路１５は、上述した−側電源端子に加えて、＋側電源端子と、スキャン信号入力端子１７と、上記スキャン電極に接続する出力端子１９と、を備える。出力回路１５は、スキャン信号入力端子１７に印加されるスキャン信号に基づいて、所定の回路動作（例えば、スイッチング動作）を行う。
【００２８】
本実施形態では、出力回路１５は、例えばスキャン駆動回路７の出力回路２１や、スキャン駆動回路１１の出力回路２３において示すように、２個のIGBTと、２個のダイオードと、を含む。以下では、出力回路２１側のICBT、及びダイオードと、出力回路２３側のIGBT、及びダイオードとに夫々同一の符号を付し、且つ、出力回路２１側の内部構成のみを例にとることによって、説明の重複を回避した。
【００２９】
出力回路２１において、電源Vcc側のラインと出力端子（スキャン電極に接続する）との間には、IGBT２５が接続されていると共に、該IGBT２５と並列にダイオード２９が接続されている。また、出力端子と仮想グランドラインとの間には、IGBT２７が接続されていると共に、該IGBT２７と並列にダイオード３１が接続されている。即ち、IGBT２５とIGBT２７とは、トーテムポール接続されている。また、電源ラインと出力端子との間のダイオード２９は、アノード端子が出力端子側に、カソード端子が電源Vcc側のラインに、夫々接続されており、出力端子と仮想グランドラインとの間のダイオード３１は、アノード端子が仮想グランドライン側に、カソード端子が出力端子側に、夫々接続されている。
【００３０】
IGBT２５の動作（スイッチング動作）は、（図示しないコントロール部から）MOSFET構成のゲート端子に印加される電圧信号により、また、IGBT２７の動作（スイッチング動作）は、同じく（図示しないコントロール部から）MOSFET構成のゲート端子に印加される電圧信号により、夫々制御される。
【００３１】
図２は、図１で示したスキャン駆動回路の内部構成の要部拡大図である。
【００３２】
図１において説明した内容から明らかなように、IGBT２５は、そのコレクタ端子（C）が電源Vcc側ラインに、そのエミッタ端子（E）が（出力回路２１の）出力端子側に、夫々接続されている。IGBT２５に並列接続されているダイオード２９は、そのカソード端子（K）が電源Vcc側ラインに、そのアノード端子（A）が（出力回路２１の）出力端子側に、夫々接続されている。
【００３３】
一方、IGBT２７は、そのコレクタ端子（C）が出力端子側に、そのエミッタ端子（E）が仮想グランドラインを通じて共通サステイン回路１に、夫々接続されている。IGBT２７に並列接続されているダイオード３１は、そのカソード端子（K）が出力端子側に、そのアノード端子（A）が仮想グランドラインを通じて共通サステイン回路１に、夫々接続されている。
【００３４】
共通サステイン回路１において生成された矩形波パルスは、共通サステイン回路１から仮想グランドライン、及びダイオード３１を通じて（出力回路２１の）出力端子から対応するスキャン電極（図示しない）に出力される。
【００３５】
図３は、一般的なダイオードの順方向特性を示す図である。
【００３６】
図１、及び図２に記載のダイオード（２９、３１）が、共通サステイン回路１からの矩形波パルスに対し、応答遅れをきたさなければ、ダイオード（２９、３１）の電流／アノード−カソード間電圧特性は、図３で示すような順方向特性を示す。つまり、ダイオード（２９、３１）における順方向電圧（アノード−カソード間電圧）は、図３で示すように、0.6V〜0.7V程度になる。
【００３７】
ここで、PDP５の構成について、更に説明する。
【００３８】
PDP（５）には、AC（交流）型のPDPが用いられる。PDP（５）は、原理的には微小蛍光灯を、２枚のガラス板（即ち、ガラス基板とガラス板）によって画定された内面空間に多数配置したものと同一であり、等価的に、互いに対向関係にある電極同士を含むコンデンサ（ガラスコンデンサ）となっている。従って、共通サステイン回路１からスキャン駆動回路（７）を通じてPDP（５）の表面側の電極同士の間に印加されるサステイン駆動電圧が上昇して、該両電極間の電位差が該両電極間の放電開始電圧に達すると、該両電極間で放電が開始され、それによりPDP（５）が発光する。一方、サステイン駆動電圧が上記両電極間の放電開始電圧を下廻ると、上記両電極間での放電は停止され、それによりPDP（５）の発光が停止する。
【００３９】
更に、PDP（５）におけるサステイン駆動電圧とサステイン駆動電流との関係について説明する。
【００４０】
スキャン駆動回路（７）を通じて共通サステイン回路１からPDP（５）（回路から見ると等価的にガラスコンデンサを形成）に対し、サステイン駆動電圧（矩形波パルス）が印加されると、並行に並べられた電極同士で形成される容量（上記ガラスコンデンサ）を充電するため、まず、該容量（上記ガラスコンデンサ）を充電するための充電電流（サステイン駆動電流の無効成分）が流れる。この充電電流は、PDP（５）内において発生する放電とは無関係である。次に、上記充電電流が流れてから、或る時間（放電遅れの時間）が経過した後に、PDP（５）において実際に発光を生じさせるための放電電流（サステイン駆動電流）が、放電を生じさせるための並行に並べられた電極同士の間に流れる。
【００４１】
PDP（５）内において、発光を生じさせるための発光放電電流（サステイン駆動電流）が流れた後は、サステイン駆動電圧（矩形波パルス）の電圧レベルが"High"であっても、発光放電電流（サステイン駆動電流）は流れない。その理由は、PDP（５）がAC型PDPであることによる。
【００４２】
AC型PDPの特性として、例えばPDP（５）の表面側の電極同士の間にサステイン駆動電圧（矩形波パルス電圧）が印加されると、該サステイン駆動電圧の印加により正電位になる一方の電極に対向する反対側の並行電極には、極性が逆の（つまり、負の）荷電粒子が張り付く。一方、上記サステイン駆動電圧の印加により負電位になる反対側の電極には、極性が逆の（つまり、正の）荷電粒子が張り付く。そのため、上記サステイン駆動電圧の印加によって、PDP（５）の内部に形成されるべき電界が、上記電極への、上述した正、負の荷電粒子の張り付きによりキャンセルされることになる。よって、PDP（５）に印加されるサステイン駆動電圧の電圧レベルが依然として"High"であったとしても、それによってPDP（５）内部に発光放電電流（サステイン駆動電流）が流れることはない。
【００４３】
次に、PDP（５）に対する上述したサステイン駆動電圧の電圧レベルが"High"から"Low"に切り換わると、並行する電極間容量（前記のガラスコンデンサ）（PDP（５））側に蓄積されていた電荷が、放電電流（流れる向きが逆のサステイン駆動電流）となってPDP（５）側からスキャン駆動回路（７）側に流れる。
【００４４】
図４は、共通サステイン回路１からスキャン駆動回路（７）を通じてPDP（５）に印加されるサステイン駆動電圧の波形を示す図、図５は、共通サステイン回路１からスキャン駆動回路（７）を通じてPDP（５）に流れるサステイン駆動電流の波形を示す図である。
【００４５】
図４において、縦軸はサステイン駆動電圧を横軸は時間を、夫々示し、また、図５において、縦軸はサステイン駆動電流（放電電流）を横軸は時間を、夫々示す。既述の内容から明らかなように、（共通サステイン回路１で生成され、スキャン駆動回路（７）を通じてPDP（５）に印加される）サステイン駆動電圧の波形は、理想的には、矩形波パルスである。しかし、実際のサステイン駆動電圧の波形は、図４に示すように、整った矩形波ではない。
【００４６】
図４において、時間trは、サステイン駆動電圧の立ち上がりに要する時間を、時間tfは、ダイオード（２９、３１）の順方向回復時間（P／N接合の近傍領域においてキャリアが全く生成されていない状態から、充分なキャリアが生成されるまでに要する時間）を、夫々示す。PDP（５）を、高効率で駆動するためには、trが充分に小さく、且つ、tfがさらに小さいという条件を満足する必要がある。上記時間tr、図５に示すように、共通サステイン回路１からスキャン駆動回路（７）を通じてPDP（５）にサステイン駆動電流（上述した充電電流）が流れる。
【００４７】
次に、該サステイン駆動電流（上述した充電電流）が流れ始めた時点から或る時間、即ち、放電遅れの時間が経過するまでの間（t1−tr）においては、サステイン駆動電圧の電圧レベルが図４に示すように"High"であったとしても、サステイン駆動電流（上述した発光放電のための放電電流）は流れない。上記放電遅れの時間が経過し、時間t1に達すると、図５に示すように、上述した発光放電のためのサステイン駆動電流が流れるが、そのときのサステイン駆動電圧は、図４に示すように、やや低下した状態になる。
【００４８】
上述した発光放電のためのサステイン駆動電流が流れ終わった時点から、サステイン駆動電圧が図４で示すように電圧レベル"High"から電圧レベル"Low"に移行を開始する時点までの時間t2においては、サステイン駆動電圧の電圧レベルが"High"であっても、既述のような理由により、サステイン駆動電流は流れない。そして、時間t2でサステイン駆動電圧の電圧レベルが"High"から"Low"に移行を開始するのに伴い、PDP（５）側からスキャン駆動回路（７）側に向かって放電電流（向きが逆のサステイン駆動電流）が流れ始め、サステイン駆動電圧の電圧レベルが"Low"になった時点で流れ終わる。
【００４９】
なお、図４において、tsusとは、サステイン駆動電圧が電圧レベル"High"を示す時間幅を示し、tstgとは、ダイオード（２９、３１）において荷電粒子が蓄積されている時間であり、tstg＜t2    の関係がある。換言すれば、発光のための放電電流が流れ終わった時点より、PDP（５）側からスキャン駆動回路（７）側に向かって放電電流が流れ始める時点までの時間の方が、ダイオード（２９、３１）中に電流が存在している時間よりも長いのである。
【００５０】
一般に、ダイオード（２９、３１）の順方向回復特性の改善（順方向回復時間の短縮）を図るためには、特に該ダイオード（２９、３１）のP／N接合近傍でキャリアを沢山生成する必要がある。ところが、キャリアを沢山生成すると、ダイオード（２９、３１）の順方向回復時間の短縮が図れたとしても、これとは逆に、ダイオードの逆方向回復特性の悪化（逆方向回復時間が長くなる）をきたすことになる。
【００５１】
しかし、図５で示した時間t2においては、サステイン駆動電圧の電圧レベルが図４で示すように"High"になっていても、サステイン駆動電流（放電電流）は、既述のようなAC型PDP（５）の特性によって流れていないから、ダイオード（２９、３１）中には残留キャリアのみとなり、ｔ2の間にそれらが消滅していればよい。よって、ダイオード（２９、３１）の順方向回復特性の改善において、ダイオード（２９、３１）の逆方向回復特性への悪影響を考慮しなくてよい。
【００５２】
図６は、本発明の一実施形態に係るPDPの駆動回路からPDP（５）に対して印加したサステイン駆動電圧の波形を示す図である。図６において、縦軸は電圧（単位V）を、横軸は時間（単位ns）を、夫々示す。
【００５３】
図６（a）は、立ち上がりが80ns/div.のサステイン駆動電圧の波形を、図６（b）は、立ち上がりが200ns/div.のサステイン駆動電圧の波形を、夫々示す。本発明者等は、上述した構成のPDPの駆動回路を用いて図６（a）で示す立ち上がりが80ns/div.のサステイン駆動電圧と、図６（b）で示す立ち上がりが200ns/div.のサステイン駆動電圧とを、夫々PDP（５）に印加することによって、図１で示したスキャン駆動回路（７、９、１１）を構成するスキャンICの耐圧実験を行った。なお、耐圧実験の対象としてのスキャンICには、型番がSTV-7697A（STマイクロ社製）のものを使用した。
【００５４】
この実験の結果として、PDP（５）に、図６（a）で示す立ち上がりが80ns/div.のサステイン駆動電圧を印加したときの方が、図６（b）で示す立ち上がりが200ns/div.のサステイン駆動電圧波形を印加したときよりも、図１で示したスキャン駆動回路（７、９、１１）を構成するスキャンICの破壊頻度が非常に高くなることが判明した。なお、立ち上がりが200ns/div.のサステイン駆動電圧を印加したときには、上記スキャンICは殆ど破壊しなかった。
【００５５】
よって、本発明者等は、この実験結果に基づいて、スキャン駆動回路（７、９、１１）を破壊することなしに、プラズマディスプレイパネルを高効率で駆動することが可能なサステイン駆動電圧の立ち上がり時間を、130ns乃至150ns、好ましくは150nsとしたものである。換言すれば、上述したダイオード（２９、３１）に、順方向回復時間が150ns程度の素子を採用した場合に、ダイオード（２９、３１）の両端に大きな電圧が発生することがなくなり、スキャンICがサステイン駆動電圧の印加によって破壊されることがなく、しかも、高効率でPDP（５）を駆動することが可能になるのである。本発明は、このような新規な知見に基づくものである。
【００５６】
なお、上述したダイオード（２９、３１）の順方向回復時間に係わる技術文献として、E.sukegawa et.al. "Well-tempered combination of ultra-high voltage IGBT and Diode rated 6.5kV" Proc. of The 15th international Symposium on Power Semiconductor Devices and Integrated Circuits(ISPSD'03),P.160を参照されたい。
【００５７】
因みに、ダイオード（２９、３１）の順方向回復時間は、上記文献中のFig2に記載されているように、ダイオード（２９、３１）内のn-層内に伝導キャリアを満たすことにより、ダイオード（２９、３１）の抵抗が低減されるまでの時間を短縮することで短縮される。更に、ダイオード（２９、３１）の過渡的な最大順方向電圧VF transientも低減させることが可能になる。なお、上述した文献には、ダイオード（２９、３１）における順方向回復時間の短縮を図るための具体的な手法についての記載は見当たらないが、本発明者等の知見として、ダイオード（２９、３１）内を過剰伝導キャリアで満たすことができる時間を短縮する手段の一例を以下に列挙する。
【００５８】
（１）アノード側のp層の不純物濃度を高めるか、又はカソード側のn+層の不純物濃度を高めると共に、不純物の濃度勾配を高めた急峻な接合とすることで、n-層への過剰キャリアの注入効率を高め、これによりキャリアの蓄積に要する時間を短縮する方法。
【００５９】
（２）n-層の厚みを薄くしてキャリアの蓄積に要する時間を短縮する方法。
【００６０】
以上、本発明の好適な実施形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係るPDPの駆動回路の回路構成を示す図。
【図２】図１で示したスキャン駆動回路の内部構成の要部拡大図。
【図３】一般的なダイオードの順方向特性を示す図。
【図４】PDPに印加されるサステイン駆動電圧の波形を示す図。
【図５】PDPに流れるサステイン駆動電流の波形を示す図。
【図６】本発明の一実施形態に係るPDPの駆動回路からPDPに対して印加したサステイン駆動電圧の波形を示す図。
【符号の説明】
【００６２】
１  共通サステイン回路
３  スキャン駆動回路群
５  交流型プラズマディスプレイパネル（AC型PDP）
７、９、１１  スキャン駆動回路
１３  直流電源（蓄電池）であるスキャン回路電源Ec
１５、２１、２３  出力回路
１７  スキャン信号入力端子
１９  （スキャン電極に接続する）出力端子
２５、２７  絶縁ゲート型バイポーラトランジスタ（IGBT）
２９、３１  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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