(57)【要約】      （修正有）【課題】  安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み後の記憶素子の消去を実現することができる記憶装置を提供する。【解決手段】  第１の閾値電圧以上の電圧が印加されることによって書き込みが行なわれ、第２の閾値電圧以上の電圧が印加されることによって消去が行なわれるメモリ素子と、このメモリ素子と直列に接続されたＭＯＳトランジスタとを有してメモリセルが構成された記憶装置であって、書き込み後のメモリ素子の抵抗値をＲ、第２の閾値電圧をＶ、消去時にメモリ素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉを満たすように書き込みを行なう。【選択図】    図２
2007080311.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値電圧以上の電圧が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値電圧とは極性が異なる第２の閾値電圧以上の電圧が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置であって、
書き込み後の前記記憶素子の抵抗値をＲ、前記第２の閾値電圧をＶ、消去時に前記記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉである
記憶装置。
【請求項２】
前記回路素子はユニポーラトランジスタであり、
消去時に前記記憶素子に流すことができる電流は、該ユニポーラトランジスタの飽和電流である
請求項１に記載の記憶装置。
【請求項３】
前記回路素子はユニポーラトランジスタであり、
消去時に前記記憶素子に流すことができる電流は、前記記憶素子に前記第２の閾値電圧が印加された場合における前記ユニポーラトランジスタのドレイン電流の最大値である
請求項１に記載の記憶装置。
【請求項４】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値電圧以上の電圧が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値電圧以上の電圧が印加されることによって抵抗値が低い状態から高い状態に変化する
請求項１に記載の記憶装置。
【請求項５】
第１の閾値電圧以上の電圧が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値電圧とは極性が異なる第２の閾値電圧以上の電圧が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置を備える半導体装置であって、
書き込み後の前記記憶素子の抵抗値をＲ、前記第２の閾値電圧をＶ、消去時に前記記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉとする書き込み制御手段を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００６】
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイトと金属の固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
【０００７】
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【０００８】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【０００９】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【００１０】
また、ＭＲＡＭは、記録に磁界を必要とし、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
【００１１】
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行うメモリであるが、この相変化メモリは温度によってスイッチングを起こすため、環境温度の変化に敏感であるという問題がある。
【００１２】
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
【００１３】
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
【００１５】
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
【００１６】
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、記録後の抵抗値にバラツキを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のバラツキの影響を受けやすくなるため、安定して記録を行なうことが困難である。
【００１７】
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行う必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行ない、所望の抵抗値と異なっていた場合には、再記録を行なって所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速で行なうことが困難になる。
【００１８】
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続されたＭＯＳトランジスタとを有してメモリセルが構成され、記憶素子及びＭＯＳトランジスタの両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子の抵抗値を高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及びＭＯＳトランジスタの合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
【００１９】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest "International Electron Devices Meeting"，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【特許文献２】特願２００４−２２１２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義したとき、特許文献２に記載の記憶装置で書き込み及び消去を実現するためには、書き込み後の記憶素子の抵抗値の範囲を規定する必要があり、書き込み後の記憶素子の抵抗値が一定条件を満たすことによって書き込み後の記憶素子の消去が可能となる。
【００２１】
本発明は以上の点に鑑みて創案されたものであって、安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み後の記憶素子の消去を実現することができる記憶装置及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値電圧以上の電圧が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値電圧とは極性が異なる第２の閾値電圧以上の電圧が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置であって、書き込み後の前記記憶素子の抵抗値をＲ、前記第２の閾値電圧をＶ、消去時に前記記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉである。
【００２３】
ここで、書き込み後の記憶素子の抵抗値をＲ、記憶素子の消去に必要な最小電圧である第２の閾値電圧をＶ、消去時に記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉであることによって、消去前の記憶素子の抵抗値がＶ／Ｉ以上となり、消去動作時に記憶素子に第２の閾値電圧以上の電圧を印加することができ、書き込み後の記憶素子の消去が可能となる。
なお、書き込み後の記憶素子の抵抗値Ｒを、Ｒ≧Ｖ／Ｉに制御する方法としては、例えば、記憶素子に印加される電流量を制限する方法が挙げられる。
【００２４】
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値電圧以上の電圧が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値電圧とは極性が異なる第２の閾値電圧以上の電圧が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置を備える半導体装置であって、書き込み後の前記記憶素子の抵抗値をＲ、前記第２の閾値電圧をＶ、消去時に前記記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉとする書き込み制御手段を備える。
【００２５】
ここで、書き込み後の記憶素子の抵抗値をＲ、記憶素子の消去に必要な最小電圧である第２の閾値電圧をＶ、消去時に記憶素子に流すことができる電流をＩとしたときに、Ｒ≧Ｖ／Ｉとする書き込み制御手段を備えることによって、消去前の記憶素子の抵抗値がＶ／Ｉ以上となり、消去動作時に記憶素子に第２の閾値電圧以上の電圧を印加することができ、書き込み後の記憶素子の消去が可能となる。
【発明の効果】
【００２６】
上記した本発明の記憶装置及び半導体装置では、安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み後の記憶素子の消去を実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参酌しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成しており、ここでのメモリ素子は記憶素子の一例である。
【００２８】
図１は本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる
【００２９】
さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１X［V］（例えば＋０．５V）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Vに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。即ち、メモリ素子を高抵抗状態から低抵抗状態へ遷移させる動作を書き込みと称する。また、この時の印加電圧を書き込み電圧閾値と称する。
【００３０】
次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。即ち、メモリ素子を低抵抗状態から高抵抗状態へ遷移させる動作を消去と称する。また、この時の印加電圧を消去電圧閾値と称する。
【００３１】
この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００３２】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。
【００３３】
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、書き込み時のメモリ素子に対する負荷としても作用することになる。なお、ＭＯＳトランジスタは記憶素子と直列に接続された回路素子の一例である。
【００３４】
また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００３５】
なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は十分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。
【００３６】
ここで、本発明で用いるメモリ素子の書き込み直後の抵抗は、素子固有の一意的な値とはならず、書き込み直後のメモリ素子に流れる電流で決定することが実験で知られており、図３はメモリ素子の書き込み直後の抵抗が、メモリ素子に流れる電流で決定する現象の概念を説明するための回路図であり、メモリ素子と負荷抵抗を直列に接続したものである。なお、メモリ素子は絶縁状態、即ち抵抗値が１ＭΩ以上の状態であるとする。
【００３７】
さて、図３中符合ＸＹ両端間に書き込み電圧閾値である０．５Ｖを書き込み方向（図３中符合Ｘから符合Ｙに向かう方向）に印加すると、メモリ素子の抵抗値が直列に接続された負荷抵抗値よりも充分に大きいために、メモリ素子間に０．５Ｖの電圧が印加され、メモリ素子が絶縁状態から導通状態に変化する。
【００３８】
更に、書き込み直後のメモリ素子の両端子間の電圧は、直列に接続された負荷抵抗値の大きさによらず一定（例えば０．２Ｖ程度）となることが実験的に知られているために、［１］負荷抵抗値が１ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１ｋΩ＝０．３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．３ｍＡ＝０．６７ｋΩとなり、［２］負荷抵抗値が１０ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１０ｋΩ＝０．０３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．０３ｍＡ＝６．７ｋΩとなる。
【００３９】
この様に、メモリ素子の書き込み直後の抵抗値は、メモリ素子に流れる電流によって決定し、一度決定された書き込み後の抵抗値は、消去電圧閾値（書き込みとは反対の電圧方向）を超えない限り変化せず一定となる。
なお、消去の場合にはこの様な現象は生じず、絶縁抵抗値は書き込み抵抗値によらず数１０ｋΩ〜１ＭΩ以上に変化する。
【００４０】
ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
【００４１】
図４〜図７は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子の極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図４、図５、図６及び図７で示す４種類のメモリアレイの構成が考えられる。
【００４２】
ここで、図４〜図７で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタに接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端はソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
【００４３】
ところで、メモリ素子を構成するイオン配給層をメモリセル毎にパターニングすることなく全てのメモリセルで共通のものとして構成することにより、１ビットセル毎のメモリ素子の分離加工が不要となり、メモリ素子を製造する際のパターニング精度を緩和でき、メモリ素子の製造歩留りの向上が実現する。
【００４４】
そこで、本発明を適用した記憶装置の一例では、図８で示す様に、メモリセルを構成するメモリ素子１０がマトリクス状に配置されて構成され、メモリ素子は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３が挟まれて成り、これら高抵抗膜及びイオン源層により情報を記憶する記憶層が構成されている。
【００４５】
イオン源層３には、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する。そして、金属元素がイオン化することにより、メモリ素子の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。
【００４６】
高抵抗膜２は、イオン源層よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、更には、アモルファスカルコゲナイド等の材料を用いることが可能である。
【００４７】
上述のイオン源層として、具体的には、例えばＣｕＴｅＧｅＧｄ膜を用いることができる。このＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄは金属元素であるため抵抗を低くすることは、少なくともカルコゲナイドとしてＳ或いはＳｅを用いた場合と比べて容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０１３Ωｃｍ程度であり、ＧｅＳＴｅは１×１０１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照。）。
この様に、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、更には１ＭΩとすることが可能である。
【００４８】
また、図８の構成において、それぞれのメモリ素子は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶装置の一方のアドレス配線であるワード線Ｗを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、メモリ素子の下部電極とが、プラグ層１５、金属配線層１６及びプラグ層１７を介して電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶装置の他方のアドレス配線であるビット線に接続されている。
【００４９】
以下、上記の様に構成された記憶装置について、書き込み後のメモリ素子の消去を実現するためには、書き込み後のメモリ素子の抵抗値が所定の抵抗値以上でなければならない点について説明を行う。
なお、消去動作時にメモリセル全体にかかる電圧をＶｉｎ（＝Ｖｅｒａｓｅ）、メモリセル全体にかかる電圧のうちメモリ素子にかかる分圧をＶｃｅｌｌ、メモリ素子の消去電圧閾値をＶｔｈ＿ｅｒａｓｅ、メモリセル全体にかかる電圧のうちＭＯＳトランジスタにかかる分圧をＶｍｏｓ、ＭＯＳトランジスタのゲート電圧をＶｗｏｒｄ、ＭＯＳトランジスタの閾値電圧をＶｔｈ＿ｍｏｓ、メモリ素子に流れる電流をＩｃｅｌｌ、ＭＯＳトランジスタに流れる電流をＩｍｏｓとする。
【００５０】
先ず、消去動作を行なう前提として、消去前におけるメモリ素子の状態は低抵抗（書き込み）状態であり（条件１）、メモリ素子には消去電圧閾値以上の電圧を印加する必要がある（条件２）。
ここで、（条件１）から、消去前のメモリ素子の抵抗はゼロ（導通状態）または有限の値であり、Ｖｃｅｌｌが、Ｖｃｅｌｌ＝Ｉｃｅｌｌ×Ｒｃｅｌｌの関係を有することを考慮すると、（条件２）を満たすようにＶｃｅｌｌを充分に高くするためには、（１）Ｉｃｅｌｌを大きくすることによってＶｃｅｌｌを大きくする方法若しくは（２）Ｒｃｅｌｌを大きくすることによってＶｃｅｌｌを大きくする方法が考えられる。
ところが、メモリ素子とＭＯＳトランジスタは直列に接続されてＭＯＳトランジスタにおける動作電流が限られているために、即ち、ＭＯＳトランジスタのオン抵抗の下限が存在してＩｃｅｌｌはＩｍｏｓに制限されているために、Ｖｃｅｌｌを充分に高くするためには、Ｒｃｅｌｌが所定の抵抗値以上でなければならないこととなる。
【００５１】
この点について、［１］メモリ素子の一端にＶｉｎを印加した場合、［２］ＭＯＳトランジスタの一端にＶｉｎを印加した場合に分けて更に説明を行う。
【００５２】
［１］メモリ素子の一端にＶｉｎを印加した場合
図９（ａ）で示す様に、メモリ素子の一端にＶｉｎを印加し、ＭＯＳトランジスタの一端にグランド電位ＧＮＤを印加した場合には、ＶｗｏｒｄはＧＮＤ−ゲート間電圧Ｖｇｓとなり、ＶｗｏｒｄがＶｃｅｌｌの影響を受けることは無く、ＶｍｏｓとＩｍｏｓは図９（ｂ）で示す様な関係を有する。
【００５３】
［１−１］飽和領域で動作する場合
ここで、ＭＯＳトランジスタが、図９（ｂ）中符合Ａで示す飽和領域で動作する場合には、ＩｃｅｌｌがＭＯＳトランジスタの飽和電流となり、ＭＯＳトランジスタが定電流源となっている状態であり、Ｖｃｅｌｌ＝Ｒｃｅｌｌ×Ｉｍｏｓの関係が成立する。そして、メモリ素子を消去するためには、Ｖｃｅｌｌ≧Ｖｔｈ＿ｅｒａｓｅの関係が成立する必要があり、Ｖｃｅｌｌ＝Ｒｃｅｌｌ×Ｉｍｏｓの関係から、消去動作を実現するためには、Ｒｃｅｌｌ≧Ｖｔｈ＿ｅｒａｓｅ／Ｉｍｏｓの関係を満足する必要があることが分かる。
なお、Ｉｍｏｓを一定とみなしてよい場合においては、Ｒｃｅｌｌが消去電圧閾値から決まるある値より大きくなければならず、Ｖｉｎが高電圧であるからといっても必ず消去に成功するわけではないことも分かる。
【００５４】
［１−２］非飽和領域で動作する場合
一方、ＭＯＳトランジスタが、図９（ｂ）中符合Ｂで示す非飽和領域で動作する場合には、メモリ素子とＭＯＳトランジスタに印加される電圧は各々の抵抗分圧にて規定され、メモリ素子に印加される消去分圧は、Ｖｃｅｌｌ＝Ｒｃｅｌｌ／（Ｒｃｅｌｌ＋Ｒｍｏｓ）×Ｖｉｎの関係が成立する。そして、上記と同様に、メモリ素子を消去するためには、Ｖｃｅｌｌ≧Ｖｔｈ＿ｅｒａｓｅの関係が成立する必要があり、Ｖｃｅｌｌ＝Ｒｃｅｌｌ／（Ｒｃｅｌｌ＋Ｒｍｏｓ）×Ｖｉｎの関係から、消去動作を実現するためには、Ｒｃｅｌｌ≧Ｖｔｈ＿ｅｒａｓｅ／Ｖｉｎ×（Ｒｃｅｌｌ＋Ｒｍｏｓ）の関係、即ち、Ｒｃｅｌｌ≧Ｖｔｈ＿ｅｒａｓｅ／Ｉｍｏｓを満足する必要があることが分かる。
【００５５】
ここで、書き込み後のメモリ素子の抵抗値が０．６３１ｋΩ、１ｋΩ、１．５８５ｋΩ、２．５１２ｋΩ、３．９８１ｋΩ、６．３１ｋΩ、１０ｋΩ、１５．８５ｋΩ、２５．１２ｋΩである場合におけるＶｅｒａｓｅとＶｃｅｌｌとの関係を図９（ｃ）に示す。なお、図９（ｃ）中符合ＡはＭＯＳトランジスタの飽和領域を示しており、図９（ｃ）中符合ＢはＭＯＳトランジスタの非飽和領域を示している。
この図９（ｃ）から、所定のＶｉｎを印加した場合においては、書き込み後のメモリ素子の抵抗値が大きいほどＶｃｅｌｌが大きくなることが分かる。
【００５６】
［２］ＭＯＳトランジスタの一端にＶｉｎを印加した場合
図１０（ａ）で示す様に、ＭＯＳトランジスタの一端にＶｉｎを印加し、メモリ素子の一端にグランド電位ＧＮＤを印加した場合には、消去動作時のＭＯＳトランジスタのソース電圧はＶｃｅｌｌとなるために、ＭＯＳトランジスタの実効ゲート電圧Ｖｇｓは、Ｖｇｓ＝Ｖｗｏｒｄ−Ｖｃｅｌｌの関係が成立するが、Ｖｃｅｌｌが大きくなってＶｇｓがＶｔｈ＿ｍｏｓに近づくと、（Ｖｉｎ−Ｖｔｈ＿ｍｏｓ）以上の電圧がＭＯＳトランジスタに印加できなくなってしまう。即ち、Ｖｃｅｌｌが大きくなるとＶｇｓが相対的に小さくなるのであるが、ＶｇｓがＶｔｈ＿ｍｏｓに近づくと、ＭＯＳトランジスタがオフの状態となり、メモリセルに電流が流れなくなってしまいメモリ素子に電圧が印加されなくなる。従って、ＭＯＳトランジスタの一端にＶｉｎを印加した場合には、上記したＭＯＳトランジスタが飽和領域若しくは非飽和領域で動作する場合に加えて、Ｖｃｅｌｌが大きくなり、ＶｇｓがＶｔｈ＿ｍｏｓに近づくことによってメモリ素子に電圧が印加されなくなるという点についても考慮する必要がある。
なお、図１０（ａ）で示すメモリセルの構成では、Ｖｗｏｒｄは、Ｖｃｅｌｌ−ゲート間電圧となり、ＶｗｏｒｄがＶｃｅｌｌに依存することとなり、ＶｇｓとＩｍｏｓは図１０（ｂ）で示す様な関係を有する。
【００５７】
ここで、書き込み後のメモリ素子の抵抗値が０．６３１ｋΩ、１ｋΩ、１．５８５ｋΩ、２．５１２ｋΩ、３．９８１ｋΩ、６．３１ｋΩ、１０ｋΩ、１５．８５ｋΩ、２５．１２ｋΩ、３９．８１ｋΩ、６３．１ｋΩ、１００ｋΩである場合におけるＶｅｒａｓｅとＶｃｅｌｌとの関係を図１０（ｃ）に示す。なお、図１０（ｃ）中符合Ａは上述したＭＯＳトランジスタの飽和領域を示しており、図１０（ｃ）中符合Ｂは上述したＭＯＳトランジスタの非飽和領域を示しており、図１０（ｃ）中符合ＣはＶｇｓがＶｔｈに近づいたことにより、Ｖｃｅｌｌの最大値がＶｉｎ−Ｖｔｈ＿ｍｏｓに制限される領域を示している。
この図１０（ｃ）から、所定のＶｉｎを印加した場合において、書き込み後のメモリ素子の抵抗値が大きいほどＶｃｅｌｌが大きくなることが分かる。
【００５８】
上述した様に、所定のＶｉｎをメモリ素子の一端に印加する場合及び所定のＶｉｎをＭＯＳトランジスタの一端に印加する場合の双方に共通して、書き込み後のメモリ素子の抵抗値が大きいほどＶｃｅｌｌが大きくなることが分かる。
従って、ＩｃｅｌｌがＩｍｏｓに制限されている前提において、消去動作時にＶｔｈ＿ｅｒａｓｅ以上のＶｃｅｌｌを印加するためには、書き込み後のメモリ素子の抵抗値がＶｔｈ＿ｅｒａｓｅ／Ｉｍｏｓ以上でなければならないと言える。
【００５９】
以下、書き込み後のメモリ素子の抵抗値を、消去動作を確実に行なうことができるように充分に高く制御する方法について説明を行う。
【００６０】
（書き込み後のメモリ素子の抵抗値の制御方法１）
図１１は書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の一例を説明するための模式図であり、ここで示す書き込み抵抗制御回路では、図４〜図７で示す様なメモリセルアレイ３０のビット線及びソース線はカラムスイッチＳＷを介してインプットアウトプット制御回路（Ｉ／Ｏ制御回路）３１と接続され、メモリアレイのワード線は、その電圧制御回路であるロウデコーダ３２に接続されている。ここで、ロウデコーダにはワード線電圧設定回路３３が接続されており、このワード線電圧設定回路によってワード線に印加する電圧を制限することができる様に構成されている。
上記の様に構成された書き込み抵抗制御回路を用いて、メモリセルのＭＯＳトランジスタのゲートに接続されたワード線の電圧を制限し、即ち、ワード線に印加される電圧に上限値を設けてメモリ素子に流れる電流量を制限することによって、書き込み後のメモリ素子の抵抗値を、消去動作を確実に行うことができる程度に充分に高く設定することができる。
なお、ワード線に印加する電圧の上限値は、記憶装置の使用者がデバイス外部から任意に制御しても良いし、デバイス内部にワード線への印加電圧の制御回路を設けても良い。
【００６１】
（書き込み後のメモリ素子の抵抗値の制御方法２）
図１２は書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の他の一例を説明するための模式図であり、ここで示す書き込み抵抗制御回路では、上記した書き込み抵抗制御回路の一例と同様に、図４〜図７で示す様なメモリセルアレイ３０のビット線及びソース線はカラムスイッチＳＷを介してＩ／Ｏ制御回路３１と接続され、メモリアレイのワード線は、その電圧制御回路であるロウデコーダ３２に接続されている。ここで、カラムスイッチには電流制限回路３４が接続されており、この電流制限回路によってビット線またはソース線に流れる電流を制限することができる様に構成されている。
上記の様に構成された書き込み抵抗制御回路を用いて、ビット線またはソース線に流れる電流を制限し、即ち、メモリ素子の書き込み時に流れる電流量の上限値を制御することによって、書き込み後のメモリ素子の抵抗値を、消去動作を確実に行うことができる程度に充分高く設定することができる。
なお、上記した書き込み後のメモリ素子の抵抗値の制御方法と併用しても構わないのは勿論である。
【００６２】
（書き込み後のメモリ素子の抵抗値の制御方法３）
メモリ素子に一度書き込みを行ってメモリ素子を導通状態とした後に、一度目の書き込みよりも少ない電流値で再書き込みを行ったとしてもメモリ素子の抵抗値は高くならないものの、一度目の書き込みよりも大きな電流値で再書き込みを行うとメモリ素子の抵抗値は低くなることが知られている（例えば、特願２００５−１９９７９９号明細書参照。）。
そこで、最初に目標設定値よりも高い書き込み抵抗値を設定した後に、上記した書き込み後のメモリ素子の抵抗値の制御方法１と同様の書き込み抵抗制御回路でのワード線に印加する電圧の上限値を徐々に上げたり、若しくは上記した書き込み後のメモリ素子の抵抗値の制御方法２と同様の電流制限回路で許容する電流量の最大値を徐々に上げたりしながら書き込み動作を繰り返し、書き込み後のメモリ素子の抵抗値を、消去動作を確実に行なうことができる程度に充分に高く設定することができる。
【００６３】
以下、具体的なシーケンスについて、図１３を用いて説明を行う。なお、Ｒｃｅｌｌはメモリ素子の抵抗値、Ｒｉｎｉｔは初期書き込み後におけるメモリ素子の抵抗値、Ｒｔａｒｇｅｔは目標設定値（消去動作を確実に行なうことができる抵抗値）を表している。
さて、具体的なシーケンスとしては、先ず、初期書き込みを行なう（図１３（ａ）参照）。なお、Ｒｉｎｉｔは消去動作が可能である抵抗値の下限である下限抵抗値よりも高抵抗でなければ、後述する再初期書き込みを行なうことができなくなってしまうために、初期書き込みの際には、書き込み後のメモリ素子が下限抵抗値以上の抵抗値となる様に書き込みを行なう必要がある。
次に、読み出しを行なうことによって、初期書き込み後のメモリ素子の抵抗値を測定し（図１３（ｂ）参照。）、ＲｃｅｌｌとＲｉｎｉｔとの比較を行なって（図１３（ｃ））、Ｒｃｅｌｌ＞Ｒｉｎｉｔの関係を満たす場合には、次工程である書き込みを行なう（図１３（ｄ）参照）。一方、Ｒｃｅｌｌ＞Ｒｉｎｉｔの関係を満たさない場合には、消去動作を行なって（図１３（ｅ）参照。）、再初期書き込みを行なう。
続いて、読み出しを行なうことによって、Ｒｃｅｌｌ＞Ｒｉｎｉｔの関係を満たし、書き込みを行なったメモリ素子の抵抗値を測定し（図１３（ｆ）参照。）、ＲｃｅｌｌとＲｔａｒｇｅｔとの比較を行なって（図１３（ｇ）参照。）、Ｒｃｅｌｌ＝Ｒｔａｒｇｅｔの関係を満たす場合には、書き込み処理を終了する。一方、Ｒｃｅｌｌ＝Ｒｔａｒｇｅｔの関係を満たさない場合には、書き込み条件を変更（例えば、書き込み抵抗制御回路でのワード線に印加する電圧の上限値の変更、電流制限回路で許容する電流量の最大値の変更等）（図１３（ｈ）参照。）した後に、書き込み、読み出し、比較といったシーケンスを繰り返し行なう。
以上の様なシーケンスによって、書き込み後のメモリ素子の抵抗値を、消去動作が確実に行なうことができる程度に充分に高く設定することができる。
【００６４】
（書き込み後のメモリ素子の抵抗値の制御方法４）
図１４は書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の更に他の一例を説明するための模式図であり、ここで示す書き込み抵抗制御回路では、上記した書き込み抵抗制御回路の一例及び書き込み抵抗制御回路の他の一例と同様に、図４〜図７で示す様なメモリセルアレイ３０のビット線及びソース線はカラムスイッチＳＷを介してＩ／Ｏ制御回路３１と接続され、メモリアレイのワード線は、その電圧制御回路であるロウデコーダ３２に接続されている。ここで、カラムスイッチ及びロウデコーダにはパルス信号制限回路３５が接続されており、このパルス信号制限回路によってワード線、ビット線またはソース線に印加されるパルス信号を制限することができる様に構成されている。
上記の様に構成された書き込み抵抗制御回路を用いて、ワード線、ビット線またはソース線を活性化させる書き込みパルス幅の上限値を設定し、即ち、メモリ素子に流入する総電流量を制限することによって、書き込み後のメモリ素子の抵抗値を、消去動作を確実に行なうことができる程度に充分に高く設定することができる。
【００６５】
本発明を適用した記憶装置では、上記した様な制御方法により書き込み後のメモリ素子の抵抗値が制御され、書き込み後のメモリ素子の抵抗値を消去動作時にメモリ素子に消去電圧閾値以上の電圧が印加される程度に高抵抗とされているために、確実に消去を行なうことができる。
【図面の簡単な説明】
【００６６】
【図１】本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
【図２】本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。
【図３】メモリ素子の書き込み直後の抵抗がメモリ素子に流れる電流で決定する現象の概念を説明するための回路図である。
【図４】本発明を適用した記憶装置の一例を説明するための回路図（１）である。
【図５】本発明を適用した記憶装置の一例を説明するための回路図（２）である。
【図６】本発明を適用した記憶装置の一例を説明するための回路図（３）である。
【図７】本発明を適用した記憶装置の一例を説明するための回路図（４）である。
【図８】本発明を適用した記憶装置の一例を説明するための模式的な断面図である。
【図９（ａ）】メモリ素子の消去動作を説明するための模式図（１）である。
【図９（ｂ）】ＶｍｏｓとＩｍｏｓとの関係を示すグラフである。
【図９（ｃ）】ＶｅｒａｓｅとＶｃｅｌｌとの関係を示すグラフ（１）である。
【図１０（ａ）】メモリ素子の消去動作を説明するための模式図（２）である。
【図１０（ｂ）】ＶｇｓとＩｍｏｓとの関係を示すグラフである。
【図１０（ｃ）】ＶｅｒａｓｅとＶｃｅｌｌとの関係を示すグラフ（２）である。
【図１１】書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の一例を説明するための模式図である。
【図１２】書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の他の一例を説明するための模式図である。
【図１３】書き込み後のメモリ素子の抵抗値の設定方法を説明するためのシーケンスである。
【図１４】書き込み後のメモリ素子の抵抗値を制御するための書き込み抵抗制御回路の更に他の一例を説明するための模式図である。
【符号の説明】
【００６７】
Ｃ    メモリセル
Ａ    メモリ素子
Ｔ    ＭＯＳトランジスタ
１    下部電極
２    高抵抗膜
３    イオン源層
４    上部電極
１０    抵抗変化型記憶素子（メモリ素子）
１１    半導体基板
１２    素子分離層
１３    ソース／ドレイン領域
１４    ゲート電極
１５    プラグ層
１６    金属配線層
１７    プラグ層
３０    メモリセルアレイ
３１    インプットアウトプット制御回路
３２    ロウデコーダ
３３    ワード線電圧設定回路
３４    電流制限回路
３５    パルス信号制御回路
【図１】
2007080311.tif 000003
【図２】
2007080311.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007080311.tif 000008
【図７】
2007080311.tif 000009
【図８】
2007080311.tif 000010
【図９（ａ）】
2007080311.tif 000011
【図９（ｂ）】
2007080311.tif 000012
【図９（ｃ）】
2007080311.tif 000013
【図１０（ａ）】
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【図１０（ｂ）】
2007080311.tif 000015
【図１０（ｃ）】
2007080311.tif 000016
【図１１】
2007080311.tif 000017
【図１２】
2007080311.tif 000018
【図１３】
2007080311.tif 000019
【図１４】
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