(57)【要約】【課題】本発明を実施することにより、FPGAの回路規模、FROMの容量を大きくすることなく、装置を小型化、低コスト化すると共に、FPGAにセレクタ機能を持たせることにより、複数のＬ１プロトコルに対応する。またスルー接続を可能とし、L１テスト機能とL2より上位のソフトウェアのテスト機能を独立して行うことにより、効率良くソフトウェアの機能テストを行い開発可能な光通信制御装置を提供できるという効果がある。【解決手段】本発明においては、ＣＰＵ１２、ＲＡＭ６、ＦＲＯＭ７、不揮発メモリ８等からなる制御部１と、光通信を行う光通信デバイス２と、シリアライザ機能、デシリアライザ機能を有するＳＥＲＤＥＳと、ＩＦ変換機能とセレクタ機能を有するＦＰＧＡ４と、無線データの送受信機能、増幅機能を有する無線送受信増幅部５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
本発明の光通信制御装置は、
ＣＰＵとＲＡＭとＦＲＯＭと不揮発メモリからなる制御部と、
光通信を行う光通信デバイスと、
シリアライザ機能及びデシリアライザ機能を有するＳＥＲＤＥＳと、
ＩＦ変換機能とセレクタ機能を有するＦＰＧＡと、
無線データの送受信機能及び増幅機能を有する無線送受信増幅部
とを備えることを特徴とする光通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信制御装置に関し、特に光通信を用い無線基地局装置と制御データおよび無線ユーザデータの通信を行い、無線送受信および増幅を行う光通信制御装置に関するものである。
【背景技術】
【０００２】
特開２００２−２９６１１０号公報には、従来の光通信装置に関するシステムについての技術が開示されている。
【特許文献１】特開２００２−２９６１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のアナログデータの光伝送を用いた増幅器に比べ、無線送受信部と増幅器を一体型とし高効率、高機能化を目指したデジタルデータの光通信を用いる無線送受信増幅器はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を始めＥＯ／ＯＥ（電気・光変換／光・電気変換）デバイス、ＳＥＲＤＥＳ（シリアライザ/デシリアライザトランシーバ）等のデバイスが増え複雑化しており、これらを監視する機能やファームウェアのダウンロード機能等、CPUソフトウェアに要求される機能も増えてきており、要求される標準通信プロトコル等も増えてきている。本発明の目的は、これらを効率的に開発し、また小型、低コストで実現する技術を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の光通信制御装置は、ＣＰＵ１２、ＲＡＭ６、ＦＲＯＭ７、不揮発メモリ８等からなる制御部１と、光通信を行う光通信デバイス２と、シリアライザ機能、デシリアライザ機能を有するＳＥＲＤＥＳと、ＩＦ変換機能とセレクタ機能を有するＦＰＧＡ４と、無線データの送受信機能、増幅機能を有する無線送受信増幅部５とを備える。
【０００５】
本発明の光通信制御装置の制御部は、プログラムの実行するＣＰＵ１２と、プログラムやデータを格納するＲＡＭ６と、圧縮状態のプログラムや圧縮状態のＦＰＧＡコンフィグレーションデータを格納するＦＲＯＭ７と、ロードモジュールのバージョン情報や装置情報ファイルを格納する不揮発メモリ８と、Ｅｔｈｅｒｎｅｔ（登録商標）パケットの送受信を行うＥｔｈｅｒｎｅｔＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）コントローラ９、シリアルデータの送受信を行うシリアルコントローラ１０と、装置が扱う制御フレームを判別するための切替スイッチ１１等を備える。
【０００６】
本発明の光通信制御装置のＦＰＧＡは、光ＩＦ（インタフェース）で伝送するデータを無線送受信増幅部および制御部と通信するためのＩＦ変換機能と、制御部との通信経路を切り替えるセレクタ機能等をを備える。
【０００７】
本発明の光通信制御装置制御部のメモリマップは、ＲＡＭ上の割込みベクタ１０１、プログラム領域１０２、データ領域１０３、スタック領域１０４ＦＲＯＭ上のブートプログラム格納領域１０７、圧縮されたデータが格納されるＣＰＵプログラム領域１、圧縮されたデータが格納されるＣＰＵプログラム領域２、圧縮されたデータが格納されるＦＰＧＡコンフィグレーションデータ領域１、圧縮されたデータが格納されるＦＰＧＡコンフィグレーション（設定）データ領域２、不揮発メモリ上のバージョン情報１０５、装置情報ファイル格納領域１０６等からなる。
【発明の効果】
【０００８】
本発明を実施することにより、FPGAの回路規模、FROMの容量を大きくすることなく、装置を小型化、低コスト化すると共に、FPGAにセレクタ機能を持たせることにより、複数のＬ１プロトコルに対応する。またスルー接続を可能とし、L１テスト機能とL2より上位のソフトウェアのテスト機能を独立して行うことにより、効率良くソフトウェアの機能テストを行い開発可能な光通信制御装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
光通信データは例えば図３に示すような時分割データで構成されており、時分割データ複数に、ＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ  ｐｒｏｃｅｄｕｒｅ）フレームやＥｔｈｅｒｎｅｔパケット等の制御フレームが対応する。これら複数の種類の物理層制御フレームに対応可能とするために、制御部１とＦＰＧＡ４間にシリアルＩＦはＭＩＩ(Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ)等の複数の物理ＩＦと、制御部からの制御でシリアルＩＦとＭＩＩを切り替えるセレクタと、を有する。
【００１１】
対応する制御フレームの種類を判別するために、物理的な切替スイッチ１１又は不揮発メモリ８に装置情報ファイル１０６を有し、この情報に基づき、ＦＰＧＡ４のセレクタ機能を制御する。
【００１２】
コストの高いＦＰＧＡ４の回路規模を大きくすること無く、複数の物理層制御フレームに対応するために、ＦＲＯＭ７に複数のロードモジュールを有し、ＲＥＳＥＴ後の初期化処理において対応するロードモジュールを選択して、ＣＰＵプログラムのブートおよびＦＰＧＡ４のコンフィグレーションを行う。
【００１３】
図４に示すようにロードモジュールファイルは圧縮された状態で上位装置から取得し、更に圧縮された状態のままＦＲＯＭ７に書き込みを行う。ＣＰＵは装置リセット後、ブートプログラム１０７を実行し初期化処理を行い、続いてロードモジュールを選択し、ＣＰＵプログラム自身の解凍およびＳＤＲＡＭへの展開、ＦＰＧＡコンフィグレーションデータの解凍およびＦＰＧＡへのコンフィグレーションデータの転送を行う。
【００１４】
またＦＰＧＡ４内のセレクタ機能は制御部からの指定により、シリアルＩＦ又はＭＩＩで通信するデータを光ＩＦに接続せず、外部のシリアルＩＦ又はＭＩＩに切り替えて接続する機能を有することにより、光ＩＦの経路となっているＥＯ／ＯＥ２やＳＥＲＤＥＳ３やＦＰＧＡ4自身のＩＦ変換機能等のデバイスがデバック段階等の理由で正常に動作しなくてもＬ２層より上位のＣＰＵアプリケーションソフトウェアのテストが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の形態の構成を示すブロック図。
【図２】本発明の形態の制御部のメモリマップの例。
【図３】光発明の時分割データのマッピング例。
【図４】本発明の形態のシーケンス例。
【符号の説明】
【００１６】
１      制御部
２      光通信デバイス
３     シリアライザ／デシリアライザトランシーバ
４     FPGA
５     無線送受信増幅部
６     ＲＡＭ
７     ＦＲＯＭ
８     不揮発メモリ
９     ＥｔｈｅｒｎｅｔＭＡＣコントローラ
１０   シリアル通信コントローラ
１１   切替スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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