(57)【要約】【課題】  過水素化シラザン重合体を含む溶液を用いて、アイソレーション用の絶縁膜として有効な二酸化シリコン膜を形成することができる工程を含む半導体装置の製造方法を提供することである。【解決手段】  半導体装置の製造方法は、半導体基板101を含む基板の表面に素子分離のためのトレンチを形成する工程と、前記基板上に過水素化シラザン重合体を含む溶液を塗布することにより、トレンチ内を前記溶液で埋め込む工程と、前記溶液を加熱することにより、前記溶液をＰＳＺ膜に変える工程と、ＰＳＺ膜をＳｉＯ2 膜107に変える工程であって、水蒸気雰囲気106中でＰＳＺ膜を第１の温度で加熱する工程と、水蒸気雰囲気104中で、第１の温度で加熱したＰＳＺ膜を第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程とを含む。【選択図】      図４
2007027697.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を含む基板の表面に素子分離のためのトレンチを形成する工程と、
前記基板上に過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、
前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、
前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板は、前記半導体基板上に形成されたシリコン窒化膜をさらに含み、前記トレンチは前記シリコン窒化膜を貫通していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極となる導電膜、シリコン窒化膜を順次形成する工程と、
前記シリコン窒化膜、前記導電膜および前記トンネル絶縁膜をエッチングすることにより、前記浮遊ゲート電極を形成し、かつ、半導体基板の表面に素子分離のためのトレンチを形成する工程と、
前記シリコン基板、前記トンネル絶縁膜、前記浮遊ゲート電極および前記シリコン窒化膜を含む半導体構造上に、過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、
前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、
前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜を研磨ストッパーに用いて、化学的機械的研磨により、前記トレンチ外の前記二酸化シリコン膜を除去する工程をさらに含むことを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記化学的機械的研磨により、前記トレンチ外の前記二酸化シリコン膜を除去する工程の前に、水蒸気雰囲気中で、前記第１および第２の温度で加熱した前記膜を前記第１の温度よりも高い第３の温度で加熱する工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過水素化シラザン重合体を含む溶液を用いて、アイソレーション用の二酸化シリコン膜を形成することを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、微細な素子間のアイソレーションのために、ＳＴＩ(Shallow Trench Isolation)構造が広く用いられている。ＳＴＩ構造のプロセスは、半導体基板の表面にトレンチを形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程とを含む。前記絶縁膜は、例えば、シリコン酸化膜である。前記シリコン酸化膜を形成するためのプロセスとしては、オゾン（Ｏ3 ）とＴＥＯＳとを含むソースガスを用いたＣＶＤプロセスや、ＨＤＰ(High Density Plasma）ＣＶＤプロセスが知られている。
【０００３】
半導体素子の微細化に伴って前記トレンチのアスペクト比は大きくなる。そのため、上述したＣＶＤプロセス等では、前記トレンチ内でボイドやシームが発生しないシリコン酸化膜を形成することが困難になってきている。すなわち、良好な埋め込み形状を有するＳＴＩ用の二酸化シリコン膜の形成が困難になってきている。
【０００４】
そこで、１００ｎｍ世代以降の微細な半導体素子においては、塗布型溶液ＳＯＧ（Spin-On-Grass）を用いたプロセスが提案されている（非特許文献１）。
【０００５】
ＳＯＧ溶液としては、水酸化シリコン（シラノール、ＳｉＯＨ4 ）をアルコールなどの有機溶剤に分散して得た溶液（水酸化シリコン溶液）が一般的に使用される。
【０００６】
半導体基板上に前記水酸化シリコン溶液を塗布することにより、前記半導体基板上に水酸化シリコン溶液の塗布膜が形成される。その後、前記塗布膜を加熱することにより、加水分解および脱水縮合反応を発生させる。これにより、前記塗布膜は、二酸化シリコン膜に変換される。
【０００７】
前記加水分解および脱水縮合反応の過程では大きな体積収縮が生じる。その結果、前記トレンチ内のシリコン酸化膜中にはクラックが発生する。すなわち、水酸化シリコン溶液を用いても、良好な埋め込み形状を有するＳＴＩ用の二酸化シリコン膜の形成が困難になってきている。
【０００８】
そこで、ＳＯＧ系の溶液の中では比較的体積収縮の少ない過水素化シラザン溶液が近年注目されている（特許文献１）。
【０００９】
しかしながら、過水素化シラザン溶液を用いて形成された二酸化シリコン膜も、現状では、アイソレーション用の二酸化シリコン膜としては満足できるものではない。
【非特許文献１】Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J.H.Heo et al.,2002 Symposium onVLSI Technology Digest of Technological Papers, pp132-133, 2002)
【特許文献１】特許第３１７８４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、過水素化シラザン重合体を含む溶液を用いて、アイソレーション用の絶縁膜として有効な二酸化シリコン膜を形成することができる工程を含む半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板を含む基板の表面に素子分離のためのトレンチを形成する工程と、前記基板上に過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程とを含むことを特徴とする。
【００１２】
本発明に係る他の半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極となる導電膜、シリコン窒化膜を順次形成する工程と、前記シリコン窒化膜、前記導電膜および前記トンネル絶縁膜をエッチングすることにより、前記浮遊ゲート電極を形成し、かつ、半導体基板の表面に素子分離のためのトレンチを形成する工程と、前記シリコン基板、前記トンネル絶縁膜、前記浮遊ゲート電極および前記シリコン窒化膜を含む半導体構造上に、過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、過水素化シラザン重合体を含む溶液を用いて、アイソレーション用の絶縁膜として有効な二酸化シリコン膜を形成することができる工程を含む半導体装置の製造方法を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１−図５は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００１６】
［図１］
シリコン基板１０１上にＳｉ3 Ｎ4 膜１０２が形成される。Ｓｉ3 Ｎ4 膜１０２は、ＣＭＰ(Chemical Mechanical Polishing）時に、ＣＭＰストッパー（研磨ストッパー）として使用される。Ｓｉ3 Ｎ4 膜１０２の厚さは、例えば、２００ｎｍ程度である。通常のリソグラフィプロセスとＲＩＥ(Reactive Ion Etching）プロセスとを用いて、Ｓｉ3 Ｎ4 膜１０２、リコン基板１０１が順次加工される。これにより、シリコン基板１０１の表面にＳＴＩ用のトレンチ（素子分離溝）１０３が形成される。トレンチ１０３のサイズは、例えば、幅１００ｎｍ程度、深さ４００ｎｍ程度である。
【００１７】
［図２］
トレンチ１０３内が完全に埋まるように、シリコン基板１０１およびＳｉ3 Ｎ4 膜１０２の全面上に過水素化シラザン重合体（（ＳｉＨ2 ＮＨ）ｎ）を含む溶液（過水素化シラザン溶液）が塗布される。過水素化シラザン溶液の塗布は、例えば、スピンコーティング法を用いて行われる。過水素化シラザン溶液は、例えば、６００ｎｍ程度の厚さに塗布される。塗布された過水素化シラザン溶液（塗布膜）に対して、２００℃以下、例えば、１５０℃程度で３分程度のベーキング処理が行われる。このベーキング処理により、過水素化シラザン溶液の溶媒が揮発され、ポリシラザン（polysilazane:以下ＰＳＺと記す）膜１０４が形成される。
【００１８】
［図３］
ＰＳＺ膜１０４に対して、２００℃より高く６００℃以下の温度、例えば、３００℃の水蒸気雰囲気中で３０分程度の酸化処理（第１の酸化処理）が行われる。この酸化処理によって、ＰＳＺ膜１０４は、ＳｉＯ2 膜１０５に変換される。
【００１９】
ここでは、水蒸気雰囲気中での酸化処理の温度を３００℃としたが、前記酸化処理の温度が４００℃以下の低温の場合には、図６に示すように、赤外線吸収法（ＩＲ）測定の結果、ＳｉＯ2 膜１０５中には、Ｓｉ−Ｈ，Ｎ−Ｈ，Ｓｉ−Ｎなどが残留することが分かった。すなわち、ＳｉＯ2 膜１０５は完全なＳｉＯ2 膜ではない。
【００２０】
そのため、ＳｉＯ2 膜１０５を空気中に放置すると、ＳｉＯ2 膜１０５は空気中のＨ2 Ｏと徐々に反応し、ＳｉＯ2 膜１０５の酸化が進む。ＳｉＯ2 膜１０５を空気中に放置すると、図７に示すように、ＩＲ測定の結果、ＳｉＯ2 膜１０５は完全なＳｉＯ2 膜（Ｓｉ−Ｈなどの残留物が少ないＳｉＯ2 膜）に変換される。さらに、図８に示すように、ＳｉＯ2 膜１０５から完全なＳｉＯ2 膜に変換される間に、ＣＭＰの研磨レート（ＣＭＰレート）は大きく変化する。
【００２１】
ＣＭＰレートの大きな変化は、微細デバイスの形状を制御する上で大きな問題となる。酸化直後（酸化後２ｈｒ）のＳｉＯ2 膜１０５のＣＭＰレートは１５０ｎｍ／分程度と非常に遅い。通常のＣＭＰプロセスで使用されるＳｉＯ2 膜のＣＭＰストッパーであるＳｉ3 Ｎ4 膜１０２のＣＭＰレート（１５ｎｍ／分）の１０倍ほどしか大きくない。そのため、ＳｉＯ2 膜１０５とＳｉ3 Ｎ4 膜１０２との区別がつかずに、Ｓｉ3 Ｎ4 膜１０２にてＣＭＰの終点を検知することができない。
【００２２】
Ｓｉ3 Ｎ4 膜１０２にてＣＭＰの終点を検知するためには、ＳｉＯ2 膜１０５には、Ｓｉ3 Ｎ4 膜１０２の２０倍以上のＣＭＰレートが求められる。ＣＭＰの終点検知は、研磨時間が一定値に設定された時間管理により行われる。酸化処理後の経過時間の増加に従ってＳｉＯ2 膜１０５のＣＭＰレートは大きくなる。そのため、時間管理によりＣＭＰの終点検知を行うと、ＳｉＯ2 膜１０５が必要以上に研磨される。その結果、図９に示すように、トレンチ１０３内に凹みが生じる。すなわち、正確な形状を有するＳＴＩ構造は形成されない。
【００２３】
本発明者等は、空気中のＨ2 ＯとＳｉＯ2 膜１０５とが徐々に反応することは、次のように確認した。
【００２４】
空気中に含まれる物質でＳｉＯ2 膜１０５の酸化を促進するものとしては、Ｈ2 ＯとＯ2 が考えられる。
【００２５】
そこで、次のような実験を行った。
【００２６】
まず、２枚のＳｉＯ2 膜付きウェハが用意される。ＳｉＯ2 膜付きウェハは以下のようにして作成される。シリコン基板（Ｓｉウェハ）上に過水素化シラザン溶液がスピンコーティング法により６００ｎｍ程度の厚さに塗布される。前記シリコン基板の表面にはトレンチは形成されていない。すなわち、前記シリコン基板の表面は平坦である。
【００２７】
次に、１５０℃で３分のベーキング処理を行うことにより、前記過水素化シラザン溶液の溶媒が揮発される。さらに、水蒸気雰囲気中で３００℃、３０分の酸化処理を行うことにより、前記過水素化シラザン溶液はＳｉＯ2 膜に変えられる。前記ＳｉＯ2 膜はまだ完全なＳｉＯ2 膜ではない。
【００２８】
次に、図１０に示すように、２枚のＳｉＯ2 膜付きウェハ（サンプル）１１０のうちの一方は、窒素（Ｎ2 ）と酸素（Ｏ2 ）とを含む密閉ＢＯＸ１１１内に２日間保管される。密閉ＢＯＸ１１１内には乾燥剤１１２が設けられている。密閉ＢＯＸ１１１内のＨ2 Ｏは乾燥剤１１２中に吸収される。したがって、密閉ＢＯＸ１１１内に保管されたＳｉＯ2 膜付きウェハ１１０にはＯ2 による酸化だけが起こる。
【００２９】
もう一方のＳｉＯ2 膜付きウェハ（サンプル）１１０は、図１１に示すように、Ｎ2 バブリング機構を備えたＢＯＸ１１１’内に２日間保管される。前記Ｎ2 バブリング機構は、インピンジャー（impinger)１２１と、インピンジャー１２１内にＮ2 ガスを供給するためのガス供給機構（不図示）と、ＢＯＸ１１１’内のＮ2 ガスを外部に排気するためのポンプ装置１３１とを備えている。
【００３０】
前記Ｎ2 バブリング機構の使用前に、一定量の純水１２２がインピンジャー１２１内に予め注がれる。インピンジャー１２１はバルブ１３４を介してＢＯＸ１１１’に接続される。前記ガス供給機構により、インピンジャー１２１内に窒素ガスが供給されることにより、バブリングされた純水１２２が発生し、バブリングされた純水１２２および窒素ガスはＢＯＸ１１１’内に供給される。ＢＯＸ１１１’にはポンプ装置１３１が設けられているので、ＳｉＯ2 膜付きウェハ１１０にはＨ2 Ｏだけによる酸化が起こる。
【００３１】
図１２に、２日間放置後の前記２枚のＳｉＯ2 膜付きウェハ１１０のＩＲ測定の結果を示す。
【００３２】
ＢＯＸ１１１（乾燥剤入りＢＯＸ）の場合、２日間放置後のＩＲスペクトルは、３００℃酸化直後のＩＲスペクトルと比較しても変化はない。
【００３３】
一方、ＢＯＸ１１１’（Ｎ2 バブリング）の場合、２日間放置後のＩＲスペクトルは、５日間放置後のＳｉＯ2 膜付きウェハのＩＲスペクトルと同等になっている。これから、ＳｉＯ2 膜は、大気中のＨ2 Ｏと徐々に反応することにより、より完全なＳｉＯ2 膜に変換されることがわかる。
【００３４】
水蒸気雰囲気中（Ｈ2 Ｏ）での不完全な酸化しか行われていないサンプル１１０のＳｉＯ2 膜を、ＣＭＰにより高レートで研磨される完全なＳｉＯ2 膜に変換させるために、まず、水蒸気雰囲気中にて酸化処理（第１の酸化処理）が行われる。前記酸化処理は、酸化炉内で行われる。酸化温度（炉温度）は３００℃である。
【００３５】
次に、炉温度を１５０℃に下げて水蒸気雰囲気中にサンプル１１０を１５分放置させることにより、前記水蒸気雰囲気中で前記ＳｉＯ2 膜に対してさらに酸化処理（第２の酸化処理）が行われる。
【００３６】
前記第1および第２の酸化処理を経て得られたサンプル１１０のＳｉＯ2 膜に対してＣＭＰを行った。前記ＳｉＯ2 膜のＣＭＰレートは４００ｎｍ／分と高かった。前記ＳｉＯ2 膜は表面が平坦なウェハ上に形成されたものである。４００ｎｍ／分の高いＣＭＰレートを有するＳｉＯ2 膜であれば、表面にトレンチが形成されたＳＴＩ用の絶縁膜として使用できる。すなわち、前記ＳｉＯ2 膜を用いれば、Ｓｉ3 Ｎ4 膜１０２（ＣＭＰストッパー）にてＣＭＰの終点を検知することができる。
【００３７】
［図４］
上記実験結果等を考慮して、本実施形態では、図３の工程の後に、水蒸気雰囲気１０６中で、ＳｉＯ2 膜１０５に対して１５０℃の酸化熱処（第２の酸化処理）が行われる。その結果、ＳｉＯ2 膜１０５は完全なＳｉＯ2 膜１０７に変換される。
【００３８】
［図５］
Ｓｉ3 Ｎ4 膜１０２をＣＭＰストッパーに用いて、ＣＭＰプロセスにより、トレンチ外のＳｉＯ2 膜１０７が研磨され、かつ、表面は平坦化される。その後（アイソレーション後）、周知のプロセスにより所望のデバイスが形成され、半導体装置が得られる。
【００３９】
本実施形態では、水蒸気雰囲気中での酸化処理の温度を３００℃としたが、２００℃より高く６００℃以下の温度ならば何度でもよい。水蒸気雰囲気で酸化処理する温度が２００℃だと、ＰＳＺ膜からＳｉＯ2 膜への変換が不完全となる。そのため、前記ＳｉＯ2 膜の希ＨＦに対するエッチングレートが非常に大きくなる。この場合、前記ＳｉＯ2 膜の形状を全く制御できなくなる。
【００４０】
また、水蒸気雰囲気中で酸化処理する温度が６００℃以上だと、ＮＡＮＤ型フラッシュメモリのプロセスとして、トンネルゲート酸化膜（薄いシリコン酸化膜）がゲート電極の前に形成されるプロセス（ゲート先作り構造）を採用した場合に、トンネルゲート酸化膜の厚さが増加してしまう。トンネルゲート酸化膜の厚さの増加は、しきい値電圧の変動を招く。しきい値電圧の変動は、デバイス特性を劣化させる。
【００４１】
一方、ゲート先作り構造でない場合、ＳＴＩ幅が５０ｎｍ以下のデザインの場合、つまり、ＳＴＩ幅およびアクティブエリア幅がともに５０ｎｍの場合、６００℃以上の温度だと、ＳＴＩ側壁が酸化されてＳＴＩ幅が広げられる。一方、アクティブエリア幅は、ＳＴＩ側壁が酸化された分だけ、狭められる。すなわち、デザイン通りのＳＴＩ幅およびアクティブエリア幅が得られなくなり、設計通りの特性を有するデバイスが製造されなくなってしまう。
【００４２】
以上述べたように、本実施形態によれば、過水素化シラザン溶液を用いて、アイソレーション用の絶縁膜として有効なＳｉＯ2 膜、特にＳｉ3 Ｎ4 膜（ＣＭＰストッパー）に比べてＣＭＰレートが大きいＳｉＯ2 膜を容易に形成することができる。
【００４３】
特に、１００ｎｍ世代以降の微細な半導体素子、さらには５０ｎｍ代以降の微細な半導体素子を備えた半導体装置のアイソレーション用の二酸化シリコン膜として有効である。
【００４４】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００４５】
まず、第１の実施形態で述べた図１−図３の工程が行われる。この段階のＳｉＯ2 膜１０５は、上述の通り、ＰＳＺ膜１０４に対して十分な酸化が行われずに得られたＳｉＯ2 膜である。そのため、ＳｉＯ2 膜１０５のＣＭＰレートは不十分である。
【００４６】
第１の実施形態では、水蒸気雰囲気中に第１の酸化処理が行われたＳｉＯ2 膜１０５を晒すことにより、ＳｉＯ2 膜１０５をＳｉＯ2 膜１０７に変換するための酸化処理が行われたが、本実施形態では、図１３に示すように、温水２０１中にＳｉＯ2 膜１０５を浸すことにより、ＳｉＯ2 膜１０５をＳｉＯ2 膜１０７に変換するための酸化処理が行われる。温水２０１の温度（熱処理温度）は第１の酸化処理の温度よりも低い。
【００４７】
温水が溜められる容器２０２は特に限定されるものではなく、例えば、洗浄プロセスで使用される周知の容器で構わない。
【００４８】
第１の実施形態で述べたサンプル１１０を７０℃の温水中に１０分間浸し、その後、サンプル１１０のＳｉＯ2 膜のＣＭＰを行った。その結果、前記ＳｉＯ2 膜のＣＭＰレートは４５０ｎｍ／分であった。４５０ｎｍ／分の高いＣＭＰレートを有するＳｉＯ2 膜であれば、表面にトレンチが形成されたＳＴＩ用の絶縁膜として使用できる。すなわち、前記ＳｉＯ2 膜を用いれば、Ｓｉ3 Ｎ4 膜１０２（ＣＭＰストッパー）にてＣＭＰの終点を検知できる。
【００４９】
実際、温水により酸化されたＳｉＯ2 膜１０５、つまり、ＳｉＯ2 膜１０７を用いた場合、Ｓｉ3 Ｎ4 膜１０２（ＣＭＰストッパー）にてＣＭＰの終点を検知できることが確認された。図１３の工程の後は、第１の実施形態と同様の工程を経て、半導体装置が製造される。
【００５０】
上記の例は、温度が７０℃の温水、浸漬時間が１０分の温水処理（加熱処理）の場合であるが、温度と浸漬時間との組合せが（５５℃，８分）、（６５℃，８分）、（７５℃，８分）、（５５℃，１５分）、（６５℃，１５分）、（７５℃，１５分）の場合について、温水処理後のＳｉＯ2 膜のＣＭＰレートを調べた。その結果を図１４に示す。
【００５１】
図１４から、温水の温度が５５℃の場合、サンプル１１０のＳｉＯ2 膜のＣＭＰレートは目標とするＣＭＰレートの２０倍ぎりぎりであることがわかる。前記ＣＭＰレートを有するＳｉＯ2 膜をＳＴＩ用の絶縁膜として使用した場合、ＣＭＰ時間１５分であれば、Ｓｉ3 Ｎ4 膜１０２（ＣＭＰストッパー）にてＣＭＰの終点を検知することができたが、ＣＭＰ時間８分では検知することができなかった。すなわち、５５℃ではプロセスマージンは不十分である。したがって、少なくとも５５℃より上の温度が必要である。
【００５２】
さらに、図１４から、温水の温度が６５℃以上の場合、ＣＭＰ時間によらず、サンプル１１０のＳｉＯ2 膜のＣＭＰレートは３５０ｎｍ／分を越えることがわかる。前記ＣＭＰレートを有するＳｉＯ2 膜をＳＴＩ用の絶縁膜として使用した場合、Ｓｉ3 Ｎ4 膜１０２（ＣＭＰストッパー）にてＣＭＰの終点を検知することができた。
【００５３】
ところで、特開２００５−４５２３０号公報には、４００℃以下の温度でベーキングされたＰＳＺ膜を、オゾンや過酸化物などを含む酸化物溶液で酸化する方法が開示されている。これに対して本実施形態の酸化方法は、温水中にオゾン・過酸化物などの酸化剤を含まないピュアな温水で酸化するというものである。
【００５４】
つまり、特開２００５−４５２３０号公報の酸化方法と異なり本実施形態では、酸化物溶液に入っている酸化剤がＰＳＺ膜を酸化しているのではなく、水または温水そのものがＰＳＺ膜を酸化している。
【００５５】
本発明者等は、酸化のメカニズムを調べるうちに、オゾンやＨ2 Ｏ2 などの酸化剤は必要ないことを突き止め、さらに、酸化剤を含むウエット処理溶液の場合には、希ＨＦ溶液によるエッチングの面内分布が悪化することも突き止めた。
【００５６】
次に、本発明者等が行った実験について説明する。
【００５７】
本発明者等は前記実験のために３枚のサンプルを用意した。これらのサンプルの作成方法は以下の通りである。
【００５８】
シリコン基板上に過水素化シラザン重合体溶液が６００ｎｍの厚さでスピンコーティング法により塗布される。次に、１５０℃、３分のベーキングにより溶媒が揮発される。最後に、水蒸気を含む雰囲気中での３００℃、３０分の熱処理により、ＰＳＺ膜をＳｉＯ2 膜（ＰＳＺ酸化膜）に変換させる。
【００５９】
３枚のサンプルのうちの１枚は、何の薬液処理も行われない（サンプル１）。
【００６０】
残りの２枚のうちの一方は、７０℃の温水中に１％のＨ2 Ｏ2 を含む溶液中に約１０分間浸漬される（サンプル２）。
【００６１】
最後の１枚は、室温（ＲＴ）でＯ3 を約１ｐｐｍ含む溶液中に２０分間浸漬される（サンプル３）。
【００６２】
その後、サンプル１−３のＰＳＺ酸化膜のＣＭＰレートが求められた。その結果を図１５に示す。
【００６３】
図１５に示すように、サンプル３（ＲＴ／Ｏ3 １ｐｐｍ）のＰＳＺ酸化膜のＣＭＰレートと、サンプル１（薬液処理なし）のＰＳＺ酸化膜のＣＭＰレートとは、ほとんど変わらない。それに比べて、サンプル２（７０℃／Ｈ2 Ｏ2 １ｐｐｍ）のＰＳＺ酸化膜のＣＭＰレート（５００ｎｍ／分）は、サンプル１のＰＳＺ酸化膜のＣＭＰレート（約２００ｎｍ／分）よりも約２．５倍以上も大きくなっている。これは、サンプル２のＰＳＺ酸化膜の酸化が進んでいることを意味している。前記実験より、本発明者等はＯ3 はＰＳＺ酸化膜の酸化を促進しないと判断した。
【００６４】
次に、本発明者等は、通常の半導体プロセスで使用され、容易に試すことができるＨ2 Ｏ2 を含む溶液による酸化と、一般的に酸化力が強いと考えられる酸素ラジカルによる酸化（Ｏ2 アッシング）とを比較する実験を行った。
【００６５】
本発明者等は前記実験のために４枚のサンプルを用意した。これらのサンプルの作成方法は、先の３枚の作成方法と同じである。
【００６６】
４枚のサンプルのうちの１枚は、ＮＣ２処理が行われる（サンプル４）。ＮＣ２は、Ｈ2 Ｏ2 、コリンおよび水を含む混合溶液である。
【００６７】
残りの３枚のうちの１枚は、ＳＨ処理が行われる（サンプル５）。
【００６８】
残りの２枚のうちの一方は、ホットＨ2 Ｏ2 処理（０℃温水中に１％のＨ2 Ｏ2 を含む溶液に約１０分間浸漬）が行われる（サンプル６）。
【００６９】
最後の１枚は、Ｏ2 アッシング処理（レジスト除去に使用する一般的条件）が行われる（サンプル７）。
【００７０】
図１６に示すように、サンプル４（ＮＣ２処理）、サンプル５（ＳＨ処理）およびサンプル６（ホットＨ2 Ｏ2 処理）のＰＳＺ酸化膜は、４５０−５１０（ｎｍ／分）と高いＣＭＰレートを示した。これに対して、サンプル７（Ｏ2 アッシング処理）のＰＳＺ酸化膜は低いＣＭＰレートを示した。これは、サンプル７のＰＳＺ酸化膜では酸化が進行していないことを意味する。すなわち、酸素ラジカルではＰＳＺ酸化膜の酸化は促進されない。以上のことから、ＰＳＺ酸化膜の酸化には特別なメカニズムが働いていることが推察される。
【００７１】
上記の通り、７０℃以上の高温のＨ2 Ｏ2 がある場合（サンプル２）には、ＰＳＺ酸化膜の酸化は促進される。
【００７２】
そこで、本発明者等は、Ｈ2 Ｏ2 の濃度および温度のどちらかがＰＳＺ酸化膜の酸化を促進するのか調べた。さらに、Ｈ2 Ｏ2 がない場合に、ＰＳＺ酸化膜の酸化促進効果があるか否かも調べた。これらは、以下の実験により調べた。
【００７３】
本発明者等は前記実験のために５枚のサンプルを用意した。これらのサンプルの作成方法は、先の３枚の作成方法と同じである。
【００７４】
５枚のサンプルのうちの１枚は、室温の温水中に０．５％のＨ2 Ｏ2 を含む溶液中に浸漬される（サンプル８）。
【００７５】
残りの４枚のうちの１枚は、７０℃の温水中に１％のＨ2 Ｏ2 を含む溶液中に浸漬される（サンプル９）。
【００７６】
残りの３枚のうちの１枚は、室温の温水中に１％のＨ2 Ｏ2 を含む溶液中に浸漬される（サンプル１０）。
【００７７】
残りの２枚のうちの一方は、７０℃の温水中に０．５％のＨ2 Ｏ2 を含む溶液中に浸漬される（サンプル１１）。
【００７８】
最後の１枚は、７０℃の温水中にＨ2 Ｏ2 を含まない溶液（純水）中に浸漬される（サンプル１２）。
【００７９】
５枚のサンプルとも溶液中に浸漬される時間は全て同じである。
【００８０】
次に、各サンプルの希釈ＨＦによるウエットエッチングレートが測定される。希釈ＨＦ処理の条件としては、熱酸化膜ならば１０ｎｍエッチングされる条件が選択された。
【００８１】
図１７に、各サンプル８−１２のウエットエッチングレートの測定結果を示す。図１７中には、リファレンスとして温水処理がない場合のサンプルのウエットエッチングレートの測定結果も示されている。ここで、ウエットエッチングレートは、熱酸化膜のウエットエッチングレートを１とした場合の値を示している。
【００８２】
図１７に示すように、純水を含む液体の温度（ウエット温度）が室温（低い温度）の場合、Ｈ2 Ｏ2 濃度にかかわらず、ウエットエッチングレートは約２８（熱酸化膜のエッチングレートの約２８倍）と速い。
【００８３】
一方、ウエット温度が７０℃（高い温度）の場合、Ｈ2 Ｏ2 濃度にかかわらず、ウエットエッチングレートは約２２と低い。これは、ＰＳＺ酸化膜の酸化が進んでいることを表している。ここで、驚くべきことに、Ｈ2 Ｏ2 を含まない７０℃の純水で、ウエットエッチングレートが最も低く２１を切っている。
【００８４】
さらに、サンプル８−１２のＰＳＺ酸化膜のＩＲ測定を行ったところ、図１８に示す結果が得られた。
【００８５】
ウエット温度が室温のサンプルのＩＲ、つまり、サンプル８（ＲＴ／０．５％Ｈ2 Ｏ2 ）、サンプル１０（ＲＴ／１％Ｈ2 Ｏ2 ）のＩＲ、さらにはリファレンスのＩＲは、２２００ｃｍ-1付近のＳｉ−Ｈ、９００ｃｍ-1付近のＳｉ−Ｈ，Ｎ−Ｈのピークが高い。これから、これらのサンプル中には、ＰＳＺ構造が多く残留していることがわかる。
【００８６】
それに対して、ウエット温度が室温のサンプルのＩＲ、つまり、サンプル９（７０℃／１％Ｈ2 Ｏ2 ）、サンプル１１（７０℃／０．５％Ｈ2 Ｏ2 ）およびサンプル１２（７０℃温水）のＩＲは、Ｓｉ−Ｈ，Ｎ−Ｈピークが低く、１１００ｃｍ-1のＳｉ−Ｏピークが高い。これは、これらのサンプルは、ＰＳＺ酸化膜の酸化が進んでいることをあらわしている。特に、サンプル１２（７０℃温水）は、１１００ｃｍ-1付近のＳｉ−Ｏピークがもっと高い。
【００８７】
図１９は、サンプル８−１２のＰＳＺ酸化膜のウエットエッチングレートの面内均一性を示す図である。ウェットエッチングは、ＤＨＦ(diluted hydrofluoric acid）を用いて行われた（希釈ＨＦエッチング）。図１９において、横軸はウェハ中心からの距離、縦軸はサンプル８−１２のＰＳＺ酸化膜の厚さを示している。図１９には、ウェットエッチング前（Initial）およびウェットエッチング後の両方の厚さが示されている。
【００８８】
図１９から、ウエット温度が７０℃である三つのサンプル２，４，５の面内均一性を比べると、Ｈ2 Ｏ2 の入っていない温水に浸漬されたサンプル５だけが面内均一性がよいことがわかる。
【００８９】
図２０には、図１９に示された複数のサンプルのエッチングレートの面内均一性と、ウエット処理（温水加熱）を行わずに希釈ＨＦエッチングを行ったサンプルのエッチングレートの面内均一性（黒矩形）とが示されている。
【００９０】
図２０と図１９とにおいて、同じ印で示された曲線は同じ処理がなされたサンプルを示している。図２０中のInitial（黒丸）は、図１９中の五つのInitialの平均である。
【００９１】
図２０から、ウエット処理を行わない場合、ウェハ中央部およびウェハ周辺部はそれぞれ４００ｎｍおよび５０ｎｍほどエッチングされることがわかる。すなわち、本願発明者等は、室温の水にＰＳＺ酸化膜を浸漬するだけでも、エッチングレートおよび面内均一性が改善されることを突き止めた。
【００９２】
以上の実験から、不十分な酸化処理が施されたＰＳＺ膜（ＰＳＺ酸化膜）に対して、４００℃以下の低温の酸化処理を施した場合に、ＰＳＺ酸化膜の酸化を促進させる物質は、酸化剤ではなく、Ｈ2 Ｏであることが明らかとなった。
【００９３】
次に、本発明者等は、ＰＳＺ酸化膜が水により酸化させるメカニズムを知るために、重水（Ｄ2 Ｏ）を用いた実験を行った。
【００９４】
まず、サンプルが作成される。前記サンプルの作成方法は、シリコン基板上に過水素化シラザン重合体溶液を６００ｎｍの厚さにスピンコーティング法により塗布する工程と、１５０℃、３分のベーキングにより溶媒を揮発させることにより、前記過水素化シラザン重合体溶液をＰＳＺ膜に変換させる工程と、水蒸気を含む雰囲気中での３００℃、３０分の熱処理により、ＰＳＺ膜をＳｉＯ2 膜に変換させる工程とを含む。
【００９５】
次に、サンプルは３ｃｍ×３ｃｍのサイズにカットされる。カットされたサンプルは、テフロン（登録商標）ビーカー中に入れられたＤ2 Ｏ中に浸漬される。
【００９６】
テフロンビーカーはホットプレート上に保持される。Ｄ2 Ｏの温度は前記ホットプレートにより調整される。サンプルの温度はテフロンビーカー中のＤ2 Ｏの温度を測定することにより取得される。
【００９７】
サンプルは所定の温度で所定の時間、Ｄ2 Ｏ中で加熱され、その後、ＰＳＺ酸化膜中のＤ（重水素）の拡散がＳＩＭＳにより分析される。
【００９８】
ここでは、所定の温度（サンプル温度）として４８℃、５５℃、６５℃および７５℃、所定の時間（加熱時間）として１分、５分、１０分が選ばれた。したがって、１２（＝４×３）個の分析結果が得られる。
【００９９】
図２１には、前記分析結果に基づいた取得された、サンプル温度（加熱温度）と処理時間（加熱時間）とＰＳＺ酸化膜中のＤ濃度との関係が示されている。図２１から、加熱温度、処理時間が増加すると、Ｄ濃度が増加することがわかる。
【０１００】
図２２には、加熱温度と加熱時間との組合せが（６５℃，１分）、（６５℃，５分）、（６５℃，１０分）の場合のＰＳＺ酸化膜のＳＩＭＳプロファイルが示されている。図２２から、Ｄ濃度は６００ｎｍと厚いＰＳＺ酸化膜中でほぼ均一であることがわかる。これから、Ｄ2 Ｏ（つまりＨ2 Ｏ）のＰＳＺ酸化膜中への拡散は非常に速いことがわかる。
【０１０１】
以上のことから、ＰＳＺ酸化膜のＨ2 Ｏによる酸化のメカニズムとしては、水または温水に浸漬されたＰＳＺ酸化膜中にＨ2 Ｏが容易に拡散し、そして、ＰＳＺ酸化膜中に拡散したＨ2 ＯがＰＳＺ酸化膜中に残留しているＰＳＺ構造と反応して酸化が起こると考えられる。
【０１０２】
図１３に示した温水２０１を用いた酸化処理によるＳｉＯ2 膜１０５からＳｉＯ2 １０７への変換後には、第１の実施形態と同様に、図５に示したＣＭＰプロセスが行われ、さらに、周知のプロセスにより所望のデバイスが形成される。
【０１０３】
なお、従来の方法では、ＰＳＺ酸化膜（ＳｉＯ2 膜）のＣＭＰプロセス後に、トレンチ内に残ったＰＳＺ酸化膜（ＳｉＯ2 膜）をさらに酸化する目的で、Ｈ2 Ｏ2 を含んだ溶液、例えば、ＮＣ2 処理を行うと、トレンチ内のＰＳＺ酸化膜（ＳｉＯ2 膜）の上部がエッチングされる。
【０１０４】
ＰＳＺ酸化膜の上部がエッチングされると、希フッ酸溶液によるＰＳＺ酸化膜のウエットエッチング量の制御が困難になる。すなわち、トレンチの上部がＰＳＺ酸化膜で埋め込まれなくなる結果、良好の形状を有するＰＳＺ酸化膜が得られなくなる。
【０１０５】
上記現象は、ＮＣ２によるＰＳＺ酸化膜の酸化量（エッチング量）が、熱酸化膜のそれ（０．２ｎｍ程度）の数十倍程度であることから起こる現象である。
【０１０６】
それに対して、本実施形態の場合、ＰＳＺ酸化膜（ＳｉＯ2 膜）のＣＭＰプロセス後にトレンチ内に残ったＰＳＺ酸化膜（ＳｉＯ2 膜）は予め温水によって（第２の酸化処理）さらに酸化されているので、Ｈ2 Ｏ2 を含んだ溶液（例えば、ＮＣ2 処理）を用いた酸化を行っても、ＰＳＺ酸化膜（ＳｉＯ2 膜）のエッチングは発生しない。したがって、ＳＴＩ構造の形状制御の問題は発生しない。
【０１０７】
（第３の実施形態）
図２３−図２９は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態は、第１の実施形態をＮＡＮＤ型フラッシュメモリに適用したものである。
【０１０８】
［図２３］
シリコン基板３０１上にトンネル酸化膜３０２が形成される。トンネル酸化膜３０２の厚さは８ｎｍ程度である。トンネル酸化膜３０２上に浮遊ゲート電極３０３となる多結晶シリコン膜が形成される。前記多結晶シリコン膜の厚さは１５０ｎｍ程度である。前記多結晶シリコン膜上にＣＭＰストッパーとしてのＳｉ3 Ｎ4 膜３０４が形成される。Ｓｉ3 Ｎ4 膜３０４の厚さは１００ｎｍ程度である。
【０１０９】
通常のリソグラフィプロセスとＲＩＥプロセスとを用いて、Ｓｉ3 Ｎ4 膜３０４、多結晶シリコン膜、トンネル酸化膜３０２、シリコン基板３０１を順次加工することにより、浮遊ゲート電極３０３が形成され、さらに、シリコン基板３０１の表面にはＳＴＩ用のトレンチ３０５が形成される。
【０１１０】
［図２４］
トレンチ３０５内が完全に埋まるように、シリコン基板３０１、トンネル酸化膜３０２、浮遊ゲート電極３０３およびＳｉ3 Ｎ4 膜３０４の全面上に過水素化シラザン溶液が塗布される。過水素化シラザン溶液の塗布は、例えば、スピンコーティング法を用いて行われる。過水素化シラザン溶液は、例えば、６００ｎｍ程度の厚さに塗布される。
【０１１１】
塗布された過水素化シラザン溶液（塗布膜）に対して、２００℃以下、例えば、１５０℃程度で３分程度のベーキング処理が行われる。このベーキング処理により、過水素化シラザン溶液の溶媒が揮発され、ＰＳＺ膜３０６が形成される。
【０１１２】
［図２５］
ＰＳＺ膜３０６に対して、２００℃より高く６００℃以下の温度、例えば、３００℃の水蒸気雰囲気中で３０分程度の酸化処理が行われる。この酸化処理によって、ＰＳＺ膜３０６は、ＳｉＯ2 膜３０７に変換される。
【０１１３】
ここでは、水蒸気雰囲気中での酸化処理の温度を３００℃としたが、前記酸化処理の温度が６００℃以下の低温の場合には、ＳｉＯ2 膜３０７中には、Ｓｉ−Ｈ，Ｎ−Ｈ，Ｓｉ−Ｎなどが残留している。すなわち、ＳｉＯ2 膜３０７は完全なＳｉＯ2 膜ではない。
【０１１４】
［図２６］
Ｈ2 Ｏによる酸化により、不完全な酸化しか行われていないＳｉＯ2 膜３０７を、ＣＭＰにより高レートで研磨できる完全なＳｉＯ2 膜３０８に変換させるために、まず、水蒸気雰囲気中３０９にて酸化処理（第１の酸化処理）が行われる。前記酸化処理は、酸化炉内で行われる。酸化温度（炉温度）は３００℃である。次に、炉温度を１５０℃に下げて水蒸気雰囲気中にＳｉＯ2 膜３０７を１５分放置させることにより、前記水蒸気雰囲気中でＳｉＯ2 膜３０７に対してさらに酸化処理（第２の酸化処理）が行われ、ＳｉＯ2 膜３０８が得られる。
【０１１５】
［図２７］
Ｓｉ3 Ｎ4 膜３０４をＣＭＰストッパーに用いて、ＣＭＰプロセスにより、トレンチ外のＳｉＯ2 膜３０８が研磨され、かつ、表面は平坦化される。このとき、Ｓｉ3 Ｎ4 膜３０４にてＣＭＰの終点を検知できることが確認された。
【０１１６】
［図２８］
希フッ酸溶液を用いたウェットエッチングによりＳｉＯ2 膜３０８の上部が除去される。リン酸溶液を用いたウェットエッチングによりＳｉ3 Ｎ4 膜３０４が除去される。ＳｉＯ2 膜３０８の上部が除去されることにより、浮遊ゲート電極３０３の側面の上部が例えば１００ｎｍ程度露出される。
【０１１７】
［図２９］
浮遊ゲート電極３０３およびＳｉＯ2 膜３０８の上にゲート電極間絶縁膜３１０が形成され、ゲート電極間絶縁膜３１０上に制御ゲート電極３１１が形成される。その後、層間絶縁膜を形成する工程と、ビット線を形成する工程等の周知の工程を経て、ＮＡＮＤ型フラッシュメモリが完成する。
【０１１８】
以上述べたように、本実施形態によれば、過水素化シラザン溶液を用いて、アイソレーション用の絶縁膜として有効なＳｉＯ2 膜、特にＳｉ3 Ｎ4 膜（ＣＭＰストッパー）に比べてＣＭＰレートが大きいＳｉＯ2 膜を容易に形成することができる。その他、ＳＴＩ幅の広がり防止など、第１の実施形態と同じ効果が得られる。
【０１１９】
（第４の実施形態）
図３０−図３１は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態は、第２の実施形態をＮＡＮＤ型フラッシュメモリに適用したものである。第３の実施形態のＮＡＮＤ型フラッシュメモリと共通の工程は、第３の実施形態で使用した図面を参照して説明する。
【０１２０】
［図２３−図２５]
まず、第３の実施形態で説明した図２３−図２５の工程が行われる。この段階のＳｉＯ2 膜３０７は不完全なＳｉＯ2 膜である。そのため、ＳｉＯ2 膜３０７のＣＭＰレートは不十分である。
【０１２１】
［図３０]
第３の実施形態では、水蒸気雰囲気３０９中にＳｉＯ2 膜３０７を晒すことにより、ＳｉＯ2 膜３０７を完全なＳｉＯ2 膜３０８に変えたが、本実施形態では、第２の実施形態と同様に、７０℃の温水２０１中にＳｉＯ2 膜３０７を１０分間浸すことにより、ＳｉＯ2 膜３０７を完全なＳｉＯ2 膜３０８に変える。
【０１２２】
［図２７]
次に、Ｓｉ3 Ｎ4 膜３０４をＣＭＰストッパーに用いて、ＣＭＰプロセスにより、トレンチ外のＳｉＯ2 膜３０８が研磨され、かつ、表面は平坦化される。このとき、Ｓｉ3 Ｎ4 膜３０４にてＣＭＰの終点を検知できることが確認された。
【０１２３】
［図３１］
希フッ酸溶液を用いたウェットエッチングにより、ＳｉＯ2 膜３０８の上部が除去される。ＳｉＯ2 膜３０８の上部が除去されることにより、浮遊ゲート電極３０３の側面の上部が例えば１００ｎｍ程度露出される。
【０１２４】
［図２９]
リン酸溶液を用いたウェットエッチングによりＳｉ3 Ｎ4 膜３０４が除去される。浮遊ゲート電極３０３およびＳｉＯ2 膜３０８の上にゲート電極間絶縁膜３１０が形成され、さらに、ゲート電極間絶縁膜３１０上に制御ゲート電極３１１が形成される。その後、層間絶縁膜を形成する工程と、ビット線を形成する工程等の周知の工程を経て、ＮＡＮＤ型フラッシュメモリが完成する。
【０１２５】
以上述べたように、本実施形態によれば、過水素化シラザン溶液を用いて、アイソレーション用の絶縁膜として有効なＳｉＯ2 膜、特にＳｉ3 Ｎ4 膜（ＣＭＰストッパー）に比べてＣＭＰレートが大きいＳｉＯ2 膜を容易に形成することができる。その他、第２の実施形態と同じ効果が得られる。
【０１２６】
（第５の実施形態）
図３２は、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。  第３の実施形態のＮＡＮＤ型フラッシュメモリと共通の工程は、第３の実施形態で使用した図面を参照して説明する。本実施形態が第４の実施形態と異なる点は、温水での酸化処理が２回行われることにある。
【０１２７】
［図２３−図２７]
まず、第３の実施形態で説明した図２３−図２７の工程が行われる。
【０１２８】
［図３２]
７０℃の温水２０１中にＳｉＯ2 膜３０８を１０分間浸すことにより、ＳｉＯ2 膜３０８に対して酸化処理（２回目の温水処理）を施す。７０℃温水中に浸漬する時間が長いほど、ＳｉＯ2 膜３０８のエッチングレートの面内均一性はより高くなる。ここでのエッチングレートの面内均一性は、シリコン基板（ウェハ）上に複数の同じサイズのＳｉＯ2 膜３０８を形成した場合、前記複数の同じサイズのＳｉＯ2 膜３０８間のエッチングレートの面内均一性を意味している。
【０１２９】
［図２８−図２９]
第３の実施形態で説明した図２８−図２９の工程が行われ、その後、層間絶縁膜を形成する工程と、ビット線を形成する工程等の周知の工程を経て、ＮＡＮＤ型フラッシュメモリが完成する。
【０１３０】
本実施形態によれば、図２７のＣＭＰプロセスの前後に温水処理を行うことにより、ＣＭＰレートが大きいＳｉＯ2 膜３０３を容易に形成でき、かつ、ＳｉＯ2 膜３０３のエッチングレートの面内均一性をさらに改善できるようになる。
【０１３１】
（第６の実施形態）
図３３−図３５は、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。第１−第５の実施形態では、ＰＳＺ膜をシリコン酸化膜に変えるために、第１および第２の酸化処理を行った。本実施形態では、第２の酸化処理の後に、さらに、第３の酸化処理を行う。以下、本実施形態の半導体装置の製造方法についてさらに説明する。
【０１３２】
［図３３］
シリコン基板４０１上に熱酸化膜４０２が形成される。熱酸化膜４０２の厚さは、例えば、５ｎｍである。熱酸化膜４０２上にＳｉ3 Ｎ4 膜４０３が形成される。Ｓｉ3 Ｎ4 膜４０３は、ＣＭＰ時に研磨ストッパーとして使用される。Ｓｉ3 Ｎ4 膜４０３の厚さは、例えば、１５０ｎｍ程度である。Ｓｉ3 Ｎ4 膜４０３上にＣＶＤ酸化膜（不図示）が形成される。リソグラフィプロセスにより、前記ＣＶＤ酸化膜上にフォトレジストパターンが形成され、このフォトレジストパターンをマスクに用いて前記ＣＶＤ酸化膜がＲＩＥプロセスによりエッチングされ、前記ＣＶＤ酸化膜からなるハードマスクが形成される。
【０１３３】
前記フォトレジストパターンは、アッシャー、および、硫酸過酸化水素水混合液を用いたエッチングにより、除去される。前記ハードマスクを用いたＲＩＥプロセスにより、Ｓｉ3 Ｎ4 膜４０３、熱酸化膜４０２、シリコン基板４０１を順次エッチングすることにより、トレンチが形成される。このトレンチの深さは、例えば、３００ｎｍである。
【０１３４】
前記ハードマスクは、弗酸蒸気によって、選択的に除去される。前記トレンチの内面（側面および底面）上に熱酸化膜４０４が形成される。熱酸化膜４０４の厚さは、例えば、４ｎｍである。このようにして前記内面上に熱酸化膜４０４が形成されたアイソレーショントレンチ（以下、単にトレンチという。）４０５が得られる。
【０１３５】
［図３４］
トレンチ４０５内が完全に埋まるように、基板全面上にシリコン酸化膜（素子分離絶縁膜）４０６が形成される。以下、シリコン酸化膜４０６の形成方法についてさらに説明する。
【０１３６】
まず、キシレンやジブチルエーテル等の溶媒中に過水素化シラザン重合体（（ＳｉＨ2 ＮＨ）ｎ）を分散することにより過水素化シラザン重合体溶液が生成され、その過水素化シラザン重合体溶液がスピンコーティング法により基板全面上に塗布される。
【０１３７】
スピンコーティング法の条件は、例えば、シリコン基板４０１の回転速度：４０００ｒｐｍ、シリコン基板４０１の回転時間：３０秒、過水素化シラザン重合体溶液の滴下量：８ｃｃ、狙い塗布膜厚：５００ｎｍである。
【０１３８】
このとき、液体の塗布であるために、ボイドおよびシームを招かずに、高アスペクト比のトレンチ４０５内は、過水素化シラザン重合体を含む塗布膜で埋め込まれる。
【０１３９】
次に、塗布膜に対して所定の熱処理を行うことにより、塗布膜を低不純物濃度のＰＳＺ膜に変化させる。具体的には、塗布膜が形成されたシリコン基板４０１をホットプレート上で１８０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、塗布膜中の溶媒を揮発させる。このようにして得られたＰＳＺ膜中には、溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【０１４０】
次に、ＰＳＺ膜に対して第１−第３の酸化処理が施される。以下、第１−第３の酸化処理についてさらに説明する。
【０１４１】
第１の水蒸気雰囲気中での第１の酸化処理が拡散炉中で行われる。具体的には、まず、シリコン基板４０１は、２００℃程度の温度の拡散炉内に挿入される。次に、拡散炉内の温度が２００℃から３００℃に昇温され、３００℃に到達してから温度安定のため５分以上待機され、その後、圧力２０Ｋｐａから６０Ｋｐａにて拡散炉内に水蒸気が導入され、３０分程度の熱処理が行われる。
【０１４２】
次に、第１の水蒸気酸化処理終了（第１の酸化処理）の後、水中または９０℃以下の温水中にシリコン基板４０１を浸すことにより、第２の酸化処理を行う。この第２の酸化処理により、ＰＳＺ膜の酸化およびＰＳＺ膜中の不純物の除去が進行する。
【０１４３】
次に、第２の水蒸気雰囲気中での第３の酸化処理が拡散炉中で行われる。具体的には、まず、シリコン基板４０１は拡散炉内に再度挿入される。このときの炉内温度は２００℃程度、炉内圧力は２０Ｋｐａから６０Ｋｐａ程度である。続いて、炉内温度を５００℃程度まで昇温され、３０分程度の熱処理が行われる。
【０１４４】
第１および第２の酸化処理の後に、第３の酸化処理を行うことにより、ＰＳＺ膜からシリコン酸化膜への変換の際における不純物の除去および膜の緻密化がより効果的に行われる。
【０１４５】
第３の酸化処理の温度を第１の酸化処理の温度よりも高く設定することにより、前記効果はより高くなる。
【０１４６】
ただし、第３の酸化処理の温度は、６００℃以下であることが良い。何故なら、第３の酸化処理の温度が６００℃を越えると、酸化量の増加の問題や、バーズビーク発生の問題が起こりやすくなるからである。前記炉内温度は、代表的には、５００−５５０℃の範囲内に設定される。
【０１４７】
第１の水蒸気酸化処理（第１の酸化処理）、水または温水処理（第２の酸化処理）、および、第２の水蒸気酸化処理（第３の酸化処理）により、ＰＳＺ膜中の不純物炭素や炭化水素がより効果的に除去されるとともに、ＰＳＺ膜中のＳｉ−Ｎ結合の一部がＳｉ−Ｏ結合に転換される。この反応は典型的には以下に示すように進行する。
【０１４８】
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3 
表１に、ＰＳＺ膜に対して本実施形態の第１−第３の酸化処理を施して形成されたシリコン酸化膜と、ＰＳＺ膜に対して比較例の酸化処理（雰囲気：水蒸気、温度：５００℃、圧力：４０ＫＰａ、時間：１５分）を施して形成されたシリコン酸化膜の比較を示す。
【表１】
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【０１４９】
実施形態のシリコン酸化膜と比較例のシリコン酸化膜とを比べると、酸化処理における酸化量の目安となるベアシリコンウェハ上の酸化膜厚は、略同じである。しかしながら、実施形態のシリコン酸化膜中のＣ濃度は、比較例のシリコン酸化膜中のＣ濃度の約９０％減である。
【０１５０】
次に、シリコン酸化膜４０６のさらなる緻密化を目的として、高温でのアニールが行われる。典型的な条件は、例えば、雰囲気：乾燥酸素、温度：９００℃、時間：３０分である。
【０１５１】
［図３５］
Ｓｉ3 Ｎ4 膜４０３をＣＭＰストッパーに用いて、ＣＭＰプロセスにより、トレンチ４０５外のシリコン酸化膜４０６が除去され、かつ、表面は平坦化される。
【０１５２】
次に、ホット燐酸中でＳｉ3 Ｎ4 膜４０３が除去され、その後、周知のプロセスにより所望のデバイスが形成され、半導体装置が得られる。
【０１５３】
本実施形態によれば、第１および第２の酸化処理の後に、第３の酸化処理を行うことにより、ＰＳＺ膜からＳｉＯ2 膜への変換の際における不純物の除去および膜の緻密化をより効果的に行うことができる。
【０１５４】
なお、本実施形態では、埋め込み膜として、ＰＳＺ膜を単独で用いた例を示したが、ＨＤＰ−ＣＶＤシリコン酸化膜とＰＳＺ膜とを用いても構わない。この場合も本実施形態と同様の効果が得られる。
【０１５５】
（第７の実施形態）
図３６−図３９は、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図である。
【０１５６】
本実施形態は、シリコン基板上にゲート（ゲート酸化膜、ゲート電極）が予め形成されている場合の例である。ゲートが予め形成されている場合、ゲート端部での電界集中等が抑制されるという利点がある。しかし、ＳＴＩプロセス時の熱工程は、ゲート酸化膜の熱劣化や、ゲート酸化膜の端部でのバーズビーク発生という問題を招く原因になり得る。
【０１５７】
本実施形態では、ＨＤＰ−ＣＶＤシリコン酸化膜とポリシラザン膜を用いてトレンチを埋込み、その後、第６の実施形態と同様の第１−第３の酸化処理により、ＰＳＺ膜をシリコン酸化膜に変換する例を示す。以下、本実施形態の半導体装置の製造方法についてさらに説明する。
【０１５８】
［図３６］
シリコン基板５０１上にゲート酸化膜５０２、ゲート電極となる多結晶シリコン膜５０３、Ｓｉ3 Ｎ4 膜５０４が形成される。Ｓｉ3 Ｎ4 膜５０４は、ＣＭＰ時に研磨ストッパーとして使用される。基板全面上にＣＶＤ酸化膜（不図示）が形成される。リソグラフィプロセスにより、前記ＣＶＤ酸化膜上にフォトレジストパターンが形成され、このフォトレジストパターンをマスクに用いて前記ＣＶＤ酸化膜がＲＩＥプロセスによりエッチングされ、前記ＣＶＤ酸化膜からなるハードマスクが形成される。
【０１５９】
前記フォトレジストパターンは、アッシャー、および、硫酸過酸化水素水混合液を用いたエッチングにより、除去される。前記ハードマスクを用いたＲＩＥプロセスにより、Ｓｉ3 Ｎ4 膜５０４、多結晶シリコン膜５０３、ゲート酸化膜５０２、シリコン基板５０１を順次エッチングすることにより、トレンチが形成される。このトレンチの深さは、例えば、２００ｎｍである。
【０１６０】
前記ハードマスクは、弗酸蒸気によって、選択的に除去される。前記トレンチの内面（側面および底面）上に熱酸化膜５０５が形成される。熱酸化膜５０５の厚さは、例えば、４ｎｍである。このようにして前記内面上に熱酸化膜５０６が形成されたアイソレーショントレンチ（以下、単にトレンチという。）５０６が得られる。参照符号５０６ｎは、トレンチ５０６のうち幅が狭い部分、参照符号５０６ｗは、トレンチ５０６のうち幅が広い部分を示している。
【０１６１】
［図３７］
基板全面上にシリコン酸化膜（第１の素子分離絶縁膜）５０７がＨＤＰ−ＣＶＤプロセスにより形成される。以下、シリコン酸化膜５０７をＨＤＰ−ＣＶＤシリコン酸化膜５０７という。
【０１６２】
ここで、トレンチ５０６ｗは、ＨＤＰ−ＣＶＤシリコン酸化膜５０７によって完全に埋め込まれる。一方、トレンチ５０６ｎは、ＨＤＰ−ＣＶＤシリコン酸化膜５０７によって完全には埋め込まれず、スリット状の間隙が残る。このスリット状の間隙のアスペクト比は１０以上となる。このようにＨＤＰ−ＣＶＤシリコン酸化膜５０７のみでのトレンチ５０６ｎの埋め込みは困難である。
【０１６３】
［図３８］
基板全面上にシリコン酸化膜（第２の素子分離絶縁膜）５０８が形成される。シリコン酸化膜５０８は、ＰＳＺ膜をベースにして形成された絶縁膜である。以下、シリコン酸化膜５０８の形成方法についてさらに説明する。
【０１６４】
まず。基板全面上にＰＳＺ膜がスピンコーティング法により形成される。より詳細には以下の通りである。
【０１６５】
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン重合体（（ＳｉＨ2 ＮＨ）ｎ）を分散することにより過水素化シラザン重合体溶液が生成され、その過水素化シラザン重合体溶液がスピンコーティング法により基板全面上に塗布される。
【０１６６】
スピンコーティング法の条件は、例えば、シリコン基板５０１の回転速度：４０００ｒｐｍ、シリコン基板５０１の回転時間：３０秒、過水素化シラザン重合体溶液の滴下量：８ｃｃ、狙い塗布膜厚：５００ｎｍである。
【０１６７】
このとき、液体の塗布であるために、ボイドおよびシームを招かずに、高アスペクト比のトレンチ５０６ｎ内は、過水素化シラザン重合体を含む塗布膜で埋め込まれる。すなわち、トレンチ５０６内の全体が絶縁膜（塗布膜、ＨＤＰ−ＣＶＤシリコン酸化膜）で埋め込まれる。
【０１６８】
次に、塗布膜に対して所定の熱処理を行うことにより、塗布膜を低不純物濃度のＰＳＺ膜に変化させる。具体的には、塗布膜が形成されたシリコン基板５０１をホットプレート上で１８０℃に加熱し、さらに、不活性ガス雰囲気中で３分間ベークすることにより、塗布膜中の溶媒を揮発させる。このようにして得られたＰＳＺ膜中には、溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【０１６９】
次に、ＰＳＺ膜に対して第１−第３の酸化処理が施される。以下、第１−第３の酸化処理についてさらに説明する。
【０１７０】
第１の水蒸気雰囲気中での第１の酸化処理が拡散炉中で行われる。具体的には、まず、シリコン基板５０１は、２００℃程度の温度の拡散炉内に挿入される。次に、拡散炉内の温度が２００℃から３００℃に昇温され、３００℃に到達してから温度安定のため５分以上待機され、その後、圧力２０Ｋｐａから４０Ｋｐａにて拡散炉内に水蒸気が導入され、１時間分程度の熱処理が行われる。
【０１７１】
次に、第１の水蒸気酸化処理終了（第１の酸化処理）の後、水中または９０℃以下の温水中にシリコン基板５０１を浸すことにより、第２の酸化処理を行う。この第２の酸化処理により、ＰＳＺ膜の酸化および不純物の除去が進行する。
【０１７２】
次に、第２の水蒸気雰囲気中での第３の酸化処理が拡散炉中で行われる。第３の酸化処理の条件は第６の実施形態のそれと同じである。
【０１７３】
第１の水蒸気酸化処理（第１の酸化処理）、水または温水処理（第２の酸化処理）、および、第２の水蒸気酸化処理（第３の酸化処理）による酸化量は、ベアシリコンウェハ上に形成される酸化膜の厚さに換算して１．５ｎｍ以下となる。この程度の値であれば、ゲート酸化膜５０２の熱劣化、および、ゲート酸化膜５０２の端部でのバーズビーク発生は抑制される。
【０１７４】
その後、膜のさらなる緻密化を目的として、高温でのアニールが行われる。典型的な条件は、例えば、雰囲気：乾燥酸素、温度：９００℃、時間：３０分である。このようにＰＳＺ膜をベースにして得られたシリコン酸化膜を調べたところ、前記シリコン酸化膜は、２％程度の窒素を含んだシリコン酸窒化膜であった。
【０１７５】
［図３９］
Ｓｉ3 Ｎ4 膜５０４をＣＭＰストッパーに用いて、ＣＭＰプロセスにより、トレンチ５０６外のＨＤＰ−ＣＶＤシリコン酸化膜５０７およびシリコン酸化膜５０８が除去され、かつ、表面は平坦化される。
【０１７６】
その後、周知のプロセスによりＭＯＳトランジスタが形成され、前記ＭＯＳトランジスタを備えた半導体装置が得られる。
【０１７７】
なお、本実施形態では、埋め込み膜として、ＨＤＰ−ＣＶＤシリコン酸化膜とＰＳＺ膜とを例を示したが、ＰＳＺ膜を単独で用いても構わない。ＨＤＰ−ＣＶＤシリコン酸化膜の代わりにＨＴＯ膜を用いて構わない。これらの場合も、本実施形態と同様の効果が得られる。
【０１７８】
また、第６や第７の実施形態で述べた第３の酸化処理を第１−５の実施形態で行っても構わない。
【０１７９】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、上記実施形態では、具体的なデバイスとしては、ＮＡＮＤ型フラッシュメモリの場合について説明したが、本発明はＳＴＩ構造を備えた他のデバイスにも適用できる。
【０１８０】
以上述べた実施形態およびその他の実施形態をまとめると以下の通りである。
【０１８１】
（1）  半導体装置の製造方法は、半導体基板を含む基板の表面に素子分離のためのトレンチを形成する工程と、前記基板上に過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程とを含む。
【０１８２】
（２）  前記（1）において、前記基板は、前記半導体基板上に形成されたシリコン窒化膜をさらに含み、前記トレンチは前記シリコン窒化膜を貫通している。
【０１８３】
（３）  半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極となる導電膜、シリコン窒化膜を順次形成する工程と、前記シリコン窒化膜、前記導電膜および前記トンネル絶縁膜をエッチングすることにより、前記浮遊ゲート電極を形成し、かつ、半導体基板の表面に素子分離のためのトレンチを形成する工程と、前記シリコン基板、前記トンネル絶縁膜、前記浮遊ゲート電極および前記シリコン窒化膜を含む半導体構造上に、過水素化シラザン重合体を含む溶液を塗布することにより、前記トレンチ内を前記溶液で埋め込む工程と、前記溶液を加熱することにより、前記溶液を過水素化シラザン重合体を含む膜に変える工程と、前記膜を二酸化シリコン膜に変える工程であって、水蒸気を含む雰囲気中で前記膜を第１の温度で加熱する工程と、水蒸気を含む雰囲気中または純水中で、前記第１の温度で加熱した前記膜を前記第１の温度よりも低い第２の温度で加熱する工程とを含む前記工程とを含む。
【０１８４】
（４）  前記（２）または（３）において、前記シリコン窒化膜を研磨ストッパーに用いて、化学的機械的研磨により、前記トレンチ外の前記二酸化シリコン膜を除去する工程をさらに含む。
【０１８５】
（５）  前記（４）において、前記化学的機械的研磨により、前記トレンチ外の前記二酸化シリコン膜を除去する工程の前に、純水中で、前記第１および第２の温度で加熱した前記膜を前記第１の温度よりも低い第３の温度で加熱する工程をさらに含む。
【０１８６】
（６）  前記（１）ないし（５）のいずれか一つにおいて、前記第１の温度は、２００℃より高く、かつ、６００℃以下である。
【０１８７】
（７）  前記（１）ないし（５）のいずれか一つにおいて、前記第１の温度は、２００℃より高く、かつ、４００℃以下である。
【０１８８】
（８）  前記（１）ないし（７）のいずれか一つにおいて、前記純水中で、前記第１の温度で加熱した前記膜を前記第２の温度で加熱する場合、前記第２の温度は５５℃よりも高い。
【０１８９】
（９）  前記（１）ないし（８）のいずれか一つにおいて、前記トレンチの幅は、１００ｎｍ以下である。
【０１９０】
（10）  前記（１）ないし（８）のいずれか一つにおいて、前記トレンチの幅は、５０ｎｍ以下である。
【０１９１】
（11）  前記（１）ないし（10）のいずれか一つにおいて、第１および第２の温度で加熱した前記膜を水蒸気を含む雰囲気中で第３の温度で加熱する工程をさらに含む。
【０１９２】
（12）  前記(11)において、第３の温度が第１の温度よりも高い方がより効果的である。（13）  前記(11)または（12）において、第３の温度は５００−５５０℃である。
【０１９３】
（14）  前記(11)ないし（13）のいずれか一つにおいて、第３の温度は６００℃以下である。
【０１９４】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１９５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１９６】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図２】図１に続く第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】６００℃以下の水蒸気雰囲気中での酸化処理が施されたＰＳＺ膜のＩＲ測定結果を示す図。
【図７】６００℃以下の水蒸気雰囲気中での酸化処理が施され、かつ、空気中に放置されたＰＳＺ膜のＩＲ測定結果を示す図。
【図８】水蒸気雰囲気中での酸化処理が施されたＰＳＺ膜の空気中での放置時間とＣＭＰレートとの関係を示す図。
【図９】Ｓｉ3 Ｎ4 膜に対するＳｉＯ2 膜のＣＭＰレートが不十分な場合のＣＭＰ後のＳＴＩ構を示す断面図。
【図１０】ＳｉＯ2 膜付きウェハをＯ2 だけで酸化するための実験装置を説明するための図。
【図１１】ＳｉＯ2 膜付きウェハをＨ2 Ｏだけで酸化するための実験装置を説明するための図。
【図１２】Ｏ2 だけで酸化されたＳｉＯ2 膜付きウェハおよびＨ2 Ｏだけで酸化されたＳｉＯ2 膜付きウェハのＩＲ測定の結果を示す図。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】ＣＭＰレートの温水温度および浸漬時間の依存性を示す図。
【図１５】酸化剤を含む溶液により酸化されたＰＳＺ膜および酸化されていないＰＳＺ膜のＣＭＰレートを示す図。
【図１６】酸化処理が異なる四つのＰＳＺ酸化膜のＣＭＰレートを示す図。
【図１７】温水で酸化されたＰＳＺ膜のウエットエッチングレートの前記温水の温度および前記温水中のＨ2 Ｏ2 濃度の依存性を調べた結果を示す図。
【図１８】酸化処理が異なる六つのＰＳＺ酸化膜のＩＲ測定結果を示す。
【図１９】酸化処理が異なる六つのＰＳＺ酸化膜のウエットエッチングレートの面内均一性を示す図。
【図２０】図１９に示された複数のサンプルのエッチングレートの面内均一性と、ウエット処理（温水加熱）を行わずに希釈ＨＦエッチングを行ったサンプルのエッチングレートの面内均一性とを示す図。
【図２１】加熱温度と加熱時間とＰＳＺ酸化膜中の重水素の濃度との関係を示す図。
【図２２】加熱温度と加熱時間との組合せが（６５℃，１分）、（６５℃，５分）、（６５℃，１０分）の場合のＰＳＺ酸化膜のＳＩＭＳプロファイルを示す図。
【図２３】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】図２３に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２７】図２６に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２８】図２７に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２９】図２８に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３０】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図３１】図３０に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図３２】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。
【図３３】本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。
【図３４】図３３に続く第６の実施形態に係る半導体装置の製造工程を示す断面図。
【図３５】図３４に続く第６の実施形態に係る半導体装置の製造工程を示す断面図。
【図３６】本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図。
【図３７】図３６に続く第７の実施形態に係る半導体装置の製造工程を示す断面図。
【図３８】図３７に続く第７の実施形態に係る半導体装置の製造工程を示す断面図。
【図３９】図３８に続く第７の実施形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【０１９７】
１０１…シリコン基板、１０２…Ｓｉ3 Ｎ4 膜（研磨ストッパー）、１０３…トレンチ、１０４…ＰＳＺ膜、１０５…ＳｉＯ2 膜、１０６…水蒸気雰囲気、１０７…ＳｉＯ2 膜、２０１…温水、２０２…容器、３０１…シリコン基板、３０２…トンネル酸化膜、３０３…浮遊ゲート電極、３０４…Ｓｉ3 Ｎ4 膜（研磨ストッパー）、３０５…トレンチ、３０６…ＰＳＺ膜、３０７…ＳｉＯ2 膜、３０８…ＳｉＯ2 膜、３０９…水蒸気雰囲気、３１０…ゲート電極間絶縁膜、３１１…制御ゲート電極、４０１…シリコン基板、４０２…熱酸化膜、４０３…Ｓｉ3 Ｎ4 膜（研磨ストッパー）、４０４…熱酸化膜、４０５…トレンチ、４０６…ＰＳＺ膜、５０１…シリコン基板、５０２…ゲート酸化膜、５０３…ゲート電極、５０４…Ｓｉ3 Ｎ4 膜（研磨ストッパー）、５０５…熱酸化膜、５０６…トレンチ、５０７…ＨＤＰ−ＣＶＤシリコン酸化膜、５０８…ＰＳＺ膜。
【図１】
2007027697.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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