(57)【要約】【課題】製造工程の複雑さをもたらすことなく、製造工程及び素子の特性の安定化を図ることができ、かつ、周辺領域のデザインルールの縮小化に対応可能な半導体素子及びその製造方法を提供すること。【解決手段】素子分離膜によって画定された活性領域、及び該活性領域内のほぼ中央部の長手方向にリセスされたリセス部を備えたシリコン基板１と、リセス部に形成された、幅がリセス部の幅より狭いゲート１０と、リセス部のうち、ゲート１０が形成されていない部分の表層部に形成されたソース／ドレイン拡張領域１１と、ゲート１０の両側壁に形成されたスペーサ１２ａと、活性領域のうち、ソース／ドレイン拡張領域１１の両側の領域の表層部に形成されたソース／ドレイン領域１３とを備えている。【選択図】図１Ｆ
2007088403.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜によって画定された活性領域、及び該活性領域内のほぼ中央部の長手方向にリセスされたリセス部を備えたシリコン基板と、
前記リセス部に形成された、幅が前記リセス部の幅より狭いゲートと、
前記リセス部のうち、前記ゲートが形成されていない部分の表層部に形成されたソース／ドレイン拡張領域と、
前記ゲートの両側壁に形成されたスペーサと、
前記活性領域のうち、前記ソース／ドレイン拡張領域の両側の領域における表層部に形成されたソース／ドレイン領域とを備えていることを特徴とする半導体素子。 
【請求項２】
前記リセス部の深さが、前記ソース／ドレイン領域の深さの１／３以上１／２以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲートと前記リセス部の端部との間隔が、前記スペーサの厚さの１．５倍以上２倍以下であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記スペーサが、リセス部のみに形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項５】
シリコン基板に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域のうち、長手方向のほぼ中央部にリセス部を形成するステップと、
前記リセス部に、該リセス部の端部との間の底部を露出させて、ゲートを形成するステップと、
前記リセス部のうち、前記ゲートの両側の表層部にソース／ドレイン拡張領域を形成するステップと、
前記シリコン基板の全面に、前記ゲートの両側の前記リセス部を埋め込むように絶縁膜を形成するステップと、
該絶縁膜をエッチングすることにより、前記ゲートの両側壁にスペーサを形成するステップと、
前記活性領域のうち、前記ソース／ドレイン拡張領域の両側の表層部に、ソース／ドレイン領域を形成するステップとを含むことを特徴とする半導体素子の製造方法。 
【請求項６】
前記リセス部の深さが、前記ソース／ドレイン領域の深さの１／３以上１／２以下となるようにすることを特徴とする請求項５に記載の半導体素子の製造方法。 
【請求項７】
前記リセス部のうち、前記ゲートと前記リセス部の端部との間隔が、前記スペーサの厚さの１．５倍以上２倍以下となるようにすることを特徴とする請求項５に記載の半導体素子の製造方法。 
【請求項８】
前記スペーサを、前記リセス部内に位置するように形成することを特徴とする請求項５に記載の半導体素子の製造方法。 
【請求項９】
前記スペーサを形成する際、前記ゲートの両側の前記リセス部に埋め込まれた前記絶縁膜が除去されないように、前記リセス部が形成されていない部分の活性領域の表面が露出した時点で、前記絶縁膜のエッチングを終了することを特徴とする請求項５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくは、素子の周辺領域におけるデザインルールの縮小化に対応することができる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子のデザインルールが縮小化されるに従って、セル領域に形成されるトランジスタのチャネル長が短くなってきた。その結果、従来のプレーナ型のトランスでは、素子の構造及び製造方法の観点から、特定の素子に要求される目標のしきい値電圧（Ｖｔ）を得ることができないようになってきた。そのために、ゲートが形成されるシリコン基板の一部をエッチングすることによって凹部を形成した後、その凹部にゲートを形成してチャネル長を長くする、リセスゲート構造を有するトランジスタに関する研究開発が広く進められている。 
【０００３】
一方、デザインルールの縮小化は、セル領域に形成されるパターンに適用されるだけではなく、周辺領域に形成されるパターンにも適用される。特に、トランジスタが周辺領域に形成される場合にも、短チャネル効果に対するマージンを確保することが必須となっている。
【０００４】
したがって、横方向の縮小及び縦方向の縮小に関する様々な方法が提案されている。例えば、ゲート酸化膜の厚さの減少、ソース／ドレイン拡張領域の形成及びソース／ドレイン領域の深さの減少などが、縦方向の減少対策として提案されている。
【０００５】
しかし、例えば、上記の対策の中で、ソース／ドレイン領域の深さの減少は、後続のシリサイド形成処理の際にシリサイド化される所定量のシリコンを考慮すると、実施することが困難である。したがって、このような実施困難な対策に代わる方法として、ゲートのスペーサをエッチングにより形成した後、エピタキシャル成長法により、ソース／ドレイン領域を拡張させた、エレベーテッドソース／ドレイン構造を形成する方法が提案されている。 
【０００６】
しかし、上記エレベーテッドソース／ドレイン構造には、「エピタキシャル成長法」という新たな工程を導入する必要があるので、製造設備に対する投資が要求されることに加えて、高温下でエピタキシャル膜を形成しなければならないため、得られる素子の特性が低下するという問題がある。また、エレベーテッドソース／ドレイン構造を形成する際には、エピタキシャル膜の均一性及び形態に応じて、トランジスタの特性が変動するという問題がある（非特許文献１参照）。
【０００７】
上記のように、エレベーテッドソース／ドレイン構造を周辺領域に適用することは実質的に困難であり、周辺領域におけるデザインルールの縮小化に対応可能な新たな構造及び製造方法の開発が急がれている。
【非特許文献１】“Low Thermal Budget Elevated Source／Drain Technology Utilizing Novel Solid Phase Epitaxy and Selective Vapor Phase Etching：新しい固相エピタキシ及び選択気相エッチングを用いる低熱量エレベーテッドソース／ドレイン技術”, 2000 IEDM, page 433
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記従来の問題を解決するために案出したものであって、製造工程の複雑さをもたらすことがなく、周辺領域のデザインルールの縮小化に対応可能な半導体素子及びその製造方法を提供することを目的としている。
【０００９】
また、本発明は、製造時に発生する素子の欠陥を防止することにより、素子の特性の安定化を図るとともに、周辺領域のデザインルールの縮小化に対応可能な半導体素子及びその製造方法を提供することを目的としている。 
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体素子は、素子分離膜によって画定された活性領域、及び該活性領域内のほぼ中央部の長手方向にリセスされたリセス部を備えたシリコン基板と、前記リセス部に形成された、幅が前記リセス部の幅より狭いゲートと、前記リセス部のうち、前記ゲートが形成されていない部分の表層部に形成されたソース／ドレイン拡張領域と、前記ゲートの両側壁に形成されたスペーサと、前記活性領域のうち、前記ソース／ドレイン拡張領域の両側の領域における表層部に形成されたソース／ドレイン領域とを備えていることを特徴としている。 
【００１１】
ここで、前記リセス部の深さは、ソース／ドレイン領域の深さの１／３以上１／２以下が好ましく、前記ゲートと前記リセス部の端部との間隔は、前記スペーサの厚さの１．５倍以上２倍以下が好ましい。 
【００１２】
また、前記スペーサは、リセス部のみに形成されていることが好ましい． 
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、シリコン基板に活性領域を画定する素子分離膜を形成するステップと、前記活性領域のうち、長手方向のほぼ中央部にリセス部を形成するステップと、前記リセス部に、該リセス部の端部との間の底部を露出させて、ゲートを形成するステップと、前記リセス部のうち、前記ゲートの両側の表層部にソース／ドレイン拡張領域を形成するステップと、前記シリコン基板の全面に、前記ゲートの両側の前記リセス部を埋め込むように絶縁膜を形成するステップと、該絶縁膜をエッチングすることにより、前記ゲートの両側壁にスペーサを形成するステップと、前記活性領域のうち、前記ソース／ドレイン拡張領域の両側の表層部に、ソース／ドレイン領域を形成するステップとを含むことを特徴としている。 
【００１３】
ここで、前記リセス部の深さは、前記ソース／ドレイン領域の深さの１／３以上１／２以下とすることが好ましく、前記リセス部のうち、前記ゲートと前記リセス部の端部との間隔は、前記スペーサの厚さの１．５倍以上２倍以下とすることが好ましい。
【００１４】
また、前記スペーサは、前記リセス部内に位置するように形成することが好ましい。さらに、前記スペーサを形成する際、前記ゲートの両側の前記リセス部に埋め込まれた前記絶縁膜が除去されないように、前記リセス部が形成されていない部分の活性領域の表面が露出した時点で、前記絶縁膜のエッチングを終了することが好ましい。
【発明の効果】
【００１５】
本発明に係る半導体素子又はその製造方法によれば、周辺領域にトランジスタを形成する際、チャネル領域をリセスされた形態とすることにより、エピタキシャル成長法を利用することなく、エレベーテッドソース／ドレイン構造を有するトランジスタを製造することができる。したがって、基板がエピタキシャル成長の際の高温に曝されることがないので、製造条件が安定化され、素子内の欠陥の発生が抑制され、素子の特性を向上させることができる。すなわち、製造工程の複雑さをもたらすことなく、製造条件の安定化及び素子の特性の向上が達成され、かつ、エレベーテッドソース／ドレイン構造の採用により、周辺領域のデザインルールの縮小化に対応可能な半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付する図面を参照し、本発明の好ましい実施形態に係る半導体素子及びその製造方法を詳細に説明する。 
【００１７】
本発明の実施の形態に係る半導体素子は、深さが浅いソース／ドレイン領域上に、エピタキシャル成長法を利用してシリコン層を成長させる方法に代えて、チャネル領域にリセス部、すなわち、凹部を形成することにより、周辺領域にエレベーテッドソース／ドレイン構造が形成されるようになっている。 
【００１８】
また、本発明の実施の形態に係る半導体素子は、エレベーテッドソース／ドレイン構造を備えているので、チャネルのマージンを確保することができる。そのため、周辺領域におけるデザインルールの縮小化に対応することができる。特に、実施の形態に係る半導体素子の製造方法の場合には、エレベーテッドソース／ドレイン構造を形成する際に、従来法のようにエピタキシャル成長法による処理を行う必要がない。したがって、製造工程が複雑になることがなく、かつ、製造条件の安定化及び半導体素子の特性の安定化を図ることができるとともに、周辺領域におけるデザインルールの縮小化に対応可能である。 
【００１９】
図１Ａ〜図１Ｆは、本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の断面構造を示している。なお、図１Ａ〜図１Ｆ及びそれに対する説明は、主に周辺領域を対象としている。
【００２０】
図１Ａに示したように、シリコン基板１に、公知のＳＴＩ(Shallow Trench Isolation)の形成法によって、周辺領域における活性領域を画定するトレンチ型の素子分離膜２を形成する。次に、素子分離膜２を含む基板１の全面に感光膜を塗布した後、露光及び現像を行うことにより、活性領域における長手方向の中央部、すなわち、チャネル形成領域を露出させた感光膜パターン３を形成する。
【００２１】
次に、図１Ｂに示したように、感光膜パターン３をエッチングマスクとして、エッチングにより、露出した基板１の活性領域部を所定の深さだけ除去する。それによって、活性領域のうち、チャネル形成領域に該当する部分に凹部、すなわち、リセスされた活性領域部（以下、「リセス部」と記す）４を形成する。次に、エッチングマスクとして利用した感光膜パターン３を、公知の方法、例えば、Ｏ２アッシングにより除去する。
【００２２】
ここで、リセス部４の深さは、通常のソース／ドレイン領域の深さ、言い換えると、後に形成されるソース／ドレイン領域の深さの１／２以下、好ましくは、１／３以上１／２以下程度になるようにする。この際、リセス部４の幅Ｗは、ゲートの幅（ゲートＣＤ）及びゲートとリセス部４の端部との間隔Ｓ１、Ｓ２を合せた幅（Ｗ＝ゲートＣＤ＋Ｓ１＋Ｓ２）となる。なお、Ｓ１とＳ２は同じ値であってもよい。
【００２３】
周辺領域におけるチャネル領域のリセス部４は、セル領域にリセスゲート構造を有するＤＲＡＭを製造する場合には、エッチングによりセル領域にセルゲートを形成するのと同時に形成することが好ましい。 
【００２４】
次に、図１Ｃに示したように、図１Ｂに示した状態の基板１に対し、ウェル領域形成用のイオン注入及びしきい値電圧調整用のイオン注入などのイオン注入処理を順に実施する。さらに、基板１の全面に、ゲート絶縁膜５用の膜、ゲート導電膜６、７用の膜及びゲートハードマスク膜８用の膜を順に形成した後、マスク（図示省略）を用いてこれらの膜にエッチングを施す。その処理によって、リセス部４に、上から順にゲートハードマスク膜８、ゲート導電膜７、６及びゲート絶縁膜５が順に積層されたゲート１０を形成する。この際、ゲート１０とリセス部４の両側の端部との間には、基板１の露出部が形成されるようにする。 
【００２５】
ここで、ゲート絶縁膜５としては、酸化膜、窒化膜及び酸化膜と窒化膜との積層構造のうちのいずれかが好ましく、ゲート導電膜６、７としては、ポリシリコン膜６と金属系膜７、すなわち、ポリシリコン膜６と金属膜または金属シリサイド膜との積層膜が好ましい。また、ゲートハードマスク膜８としては、窒化膜が好ましい。 
【００２６】
次に、図１Ｄに示したように、ゲート１０が形成された基板１に対して、ゲート１０をイオン注入用マスクとして利用することによりイオン注入を行う。その結果、ゲート１０の両側の活性領域の表層部に不純物注入部が形成され、リセス部４のうち、ゲート１０とリセス部４の両側の端部との間の表層部にソース／ドレイン拡張領域１１が形成される。
【００２７】
次に、図１Ｅに示したように、ゲート１０を覆うように基板１の全面に酸化膜または窒化膜からなる絶縁膜１２を形成する。この際、絶縁膜１２の厚さは、ゲート１０とリセス部４の端部との間の凹部を完全に埋めることができるように、凹部の幅Ｓ１、Ｓ２の１／２以上とする。 
【００２８】
次に、図１Ｆに示したように、絶縁膜１２に異方性エッチングを施すことにより、ゲート１０の両側壁にスペーサ１２ａを形成する。この際、スペーサ１２ａは、リセス部４のうち、ゲート１０の両側のソース／ドレイン拡張領域１１（図１Ｄ、１Ｅ参照）上のみに位置するようにする。なお、スペーサ１２ａを形成するために絶縁膜１２をエッチングする際には、リセス部４のうちゲート１０が形成されていない部分に埋め込まれた絶縁膜１２が除去されないようにする。そのために、リセスされていない活性領域部の表面が露出した時点で、エッチングを終了するようにする。 
【００２９】
次に、イオン注入を行い、スペーサ１２ａを含むゲート１０の両側、すなわち、ソース／ドレイン拡張領域１１の両側における基板１の活性領域の表層部にソース／ドレイン領域１３を形成する。この際、本発明の実施の形態に係る製造方法の場合には、ゲート１０とリセス部４の端部との間が、スペーサ１２ａ又は絶縁膜１２によって埋められた状態に維持されるので、ソース／ドレイン接合プロファイルには変化が生じない。 
【００３０】
引き続き、図示してはいないが、公知の一連の工程を順に実施することにより、半導体素子の製造を完了する。 
【００３１】
上記のように、本発明の実施の形態に係る半導体素子の製造方法の場合には、チャネル領域に予めリセス部を形成することにより、エピタキシャル成長法を用いることなしに、エレベーテッドソース／ドレイン構造を形成することができる。したがって、ソース／ドレイン拡張領域１１の深さとほぼ等しい深さのソース／ドレイン領域１３を得ることができる。その結果、短チャネル効果に対するマージンを大幅に向上させることができる。特に、エピタキシャル成長法を用いる必要がないので、エピタキシャル成長法で問題となる欠陥の発生がない。そのため、半導体素子の特性の低下に関する問題を根本的に解決することができる。 
【００３２】
しかし、上記半導体素子の製造方法の場合には、ゲートの形成過程で位置合わせ誤差が生じることがあり、この誤差は短チャネル効果に対するマージンの改善には不利である。しかし、前述のように、絶縁膜１２の厚さを、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２の１／２より厚く設定することにより、言い換えると、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２を、スペーサ１２ａの厚さの２倍以下、好ましくは、１．５倍以上２倍以下に設定することにより、位置合わせ誤差が生じた場合にも、短チャネル効果に対するマージンを確保することができる。 
【００３３】
すなわち、本発明に係る実施の形態の場合には、基板１の活性領域をリセスし、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２を、位置合わせの誤差範囲より大きくなるように設定する。特に、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２が、スペーサ１２ａの厚さの２倍以下になるように設定する。 
【００３４】
図２〜図４は、リセスされた活性領域のうちゲートが形成されていない部分の幅と、スペーサの厚さと、位置合わせの誤差との関係を説明するための素子の構造を示す断面図である。図２から明らかなように、上記のように設定することによって、ゲート１０を形成する際に、スペーサ１２ａの厚さ又は絶縁膜１２の厚さ以内の位置合わせ誤差が生じても、ソース／ドレイン領域１３の形態の変形を防止することができる。したがって、トランジスタの特性の低下が防止され、短チャネル効果に対するマージンを確保することができる。 
【００３５】
一方、図３に示したように、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２が、スペーサ１２ａの厚さ又は絶縁膜１２の厚さの２倍を超えると、その部分に一部絶縁膜１２が存在しない箇所が生じ、その部分のソース／ドレイン領域１３の深さが、がソース／ドレイン拡張領域１１より深くなる。その場合には、短チャネル効果に対するマージンは、ほとんど改善されない。 
【００３６】
また、図４に示したように、ゲート１０を形成する際の位置合わせの誤差とスペーサ１２ａの厚さの合計が、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２より大きい場合、ゲート１０の底部の変形及びソース／ドレイン領域１３の変形が生じるので、この場合にも短チャネル効果に対するマージンの確保が困難である。したがって、トランジスタの特性及び品質の均一性が格段に低下する。 
【００３７】
上記のように、本発明の実施の形態に係る半導体素子の場合、ゲート１０とリセス部４の端部との間隔Ｓ１、Ｓ２を、位置合わせの誤差範囲より大きく設定し、かつ、スペーサ１０の厚さ又は絶縁膜１２の厚さの２倍以下に設定することが非常に重要である。 
【００３８】
以上、ここでは、本発明を特定の実施形態に関連付けて図示し、説明したが、当業者であれば、特許請求の範囲に記載された本発明は、上記実施の形態に限定されるのではなく、本発明の技術的思想を逸脱しない範囲内で、様々な改良及び変形が可能であり、それらも本発明の技術的範囲に属することを容易に理解できるであろう。
【図面の簡単な説明】
【００３９】
【図１Ａ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１Ｂ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１Ｃ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１Ｄ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１Ｅ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１Ｆ】本発明に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図２】リセスされた活性領域のうちゲートが形成されていない部分の幅と、スペーサの厚さと、位置合わせの誤差との関係を説明するための素子の構造を示す断面図である。
【図３】リセスされた活性領域のうちゲートが形成されていない部分の幅と、スペーサの厚さと、位置合わせの誤差との関係を説明するための素子の構造を示す断面図である。
【図４】リセスされた活性領域のうちゲートが形成されていない部分の幅と、スペーサの厚さと、位置合わせの誤差との関係を説明するための素子の構造を示す断面図である。
【符号の説明】
【００４０】
１    シリコン基板
２    素子分離膜
３    感光膜パターン
４    リセスされた活性領域（リセス部）
５    ゲート絶縁膜
６    ポリシリコン膜
７    金属系膜
８    ハードマスク膜
１０    ゲート
１１    ソース／ドレイン拡張領域
１２    絶縁膜
１２ａ    スペーサ
１３    ソース／ドレイン領域
【図１Ａ】
2007088403.tif 000003
【図１Ｂ】
2007088403.tif 000004
【図１Ｃ】
2007088403.tif 000005
【図１Ｄ】
2007088403.tif 000006
【図１Ｅ】
2007088403.tif 000007
【図１Ｆ】
2007088403.tif 000008
【図２】
2007088403.tif 000009
【図３】
2007088403.tif 000010
【図４】
2007088403.tif 000011