(57)【要約】【課題】半導体素子の歩留まり及び生産性を向上させることができる半導体素子のトランジスタ及びその形成方法を提供すること【解決手段】本発明は半導体素子のトランジスタ及びその形成方法に関するもので、セル領域はリセスチャンネル領域を形成してチャンネル長を増加させるとともに、周辺回路の領域はフィン（FIN）型チャンネル領域を形成して、チャンネル面積を増加させることにより、工程を単純化して半導体素子の収率及び生産性を向上させることができる技術である。【選択図】図４
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【特許請求の範囲】
【請求項１】
周辺回路領域の半導体基板に形成されフィン型活性領域を定義する素子分離膜と、
前記フィン型活性領域に形成される複数個のリセスと、
前記各々のリセス上部に形成されたゲート構造物とを含むことを特徴とする半導体素子のトランジスタ。
【請求項２】
前記素子分離膜は半導体基板から２００〜２０００ｎｍ深さに形成されることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項３】
前記リセスは５０〜１０００ｎｍ深さに半導体基板をエッチングして形成されることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項４】
前記リセスは隣接したリセスと２０〜５００ｎｍ離隔されるよう形成されることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項５】
前記リセスは円形、楕円形、ライン形、四角形、又はこれらの組合せの形態に形成されることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項６】
前記ゲート構造物はゲート絶縁膜及びゲート導電層の積層構造を含むことを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項７】
前記ゲート絶縁膜はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜、又はこれらの組合せで形成されることを特徴とする請求項６に記載の半導体素子のトランジスタ。
【請求項８】
前記ゲート絶縁膜の厚さは１〜１０ｎｍであることを特徴とする請求項６に記載の半導体素子のトランジスタ。
【請求項９】
前記ゲート構造物の両側に位置するソース/ドレーン領域をさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項１０】
（ａ）半導体基板の周辺回路領域にフィン（FIN）型活性領域を定義する素子分離膜を形成する段階と、
（ｂ）前記フィン型活性領域を所定の厚さエッチングして複数個のリセスを形成する段階と、
（ｃ）前記フィン型活性領域にゲート絶縁膜を形成し、前記ゲート絶縁膜の上部に前記複数個のリセスを埋め込むゲート導電層を形成する段階と、
（ｄ）ゲートマスクをエッチングマスクとして前記ゲート導電層をエッチングしてゲートを形成する段階とを含むことを特徴とする半導体素子のトランジスタ形成方法。
【請求項１１】
前記素子分離膜の厚さは２００〜２０００ｎｍに形成されることを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１２】
前記（ｂ）段階のリセスのエッチング深さは５０〜１０００ｎｍに形成されることを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１３】
前記リセスは隣接したリセスは２０〜５００ｎｍ離隔されるように形成されることを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１４】
前記リセスは円形、楕円形、ライン形、四角形、又はこれらの組合せの形態に形成されることを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１５】
前記ゲート絶縁膜はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜、又はこれらの組合せで形成され、その厚さは１〜１０ｎｍに形成することを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１６】
前記ゲート導電層はＣＶＤ方法を利用して形成したポリシリコン層であることを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１７】
前記ポリシリコン層の形成時に燐（Ｐ）又はボロン（Ｂ）を注入することを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【請求項１８】
前記（ｄ）段階後、
前記ゲート両側にイオンを注入してソース/ドレーン領域を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体素子のトランジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のトランジスタ及びその形成方法に関するものであり、特にセル領域はリセスチャンネル領域を形成してチャンネル長を増加させるとともに、周辺回路領域はフィン（FIN）型チャンネル領域を形成して、チャンネル面積を増加させることにより、工程を単純化して半導体素子の歩留り及び生産性を向上させることができる技術に関するものである。
【背景技術】
【０００２】
最近、半導体素子の趨勢は半導体素子のデザインルールの減少にも拘らず、動作速度を増加させるため充分な動作電流と低電力を有するトランジスタが求められている。半導体素子のトランジスタで動作電流を決定する、考慮可能な重要な要素はチャンネル領域の面積といえる。特に、デザインルールが減少する従来技術のトランジスタで、フィン型チャンネル領域は半導体素子の動作電流が減少することに対する解決策中の一つである。特に、ＤＲＡＭ素子の周辺回路領域の場合、フィン（FIN）型チャンネル領域を形成して、短-チャンネル効果（Short channel effect）の改善と動作電流を増加させるものと期待されている。
【０００３】
図１及び２は、従来技術に係るＤＲＡＭの周辺回路領域を示したレイアウトであり、図３ａ〜３ｃは従来技術に係るトランジスタの形成方法を示した断面図である。
【０００４】
図１は、一般のＤＲＡＭの周辺回路領域を示したレイアウトであり、半導体基板１０に広い幅を有する活性領域１５とこれを定義する素子分離膜３０を示す。
【０００５】
図２は、ＤＲＡＭの周辺回路領域でフィン（FIN）型チャンネル領域を形成するための活性領域１５を示したレイアウトであり、半導体基板１０に所定距離離隔された複数個の活性領域１５とこれを定義する素子分離膜３０を示す。
【０００６】
図３ａ〜３ｃは、図２のＩ-Ｉ'に沿った断面を示したもので、従来技術に係るトラン
ジスタの形成方法を示した断面図である。
【０００７】
図３ａに示されているように、半導体基板１０上にパッド酸化膜（図示省略）とパッド窒化膜（図示省略）を順次積層した後、素子分離マスクとしてパッド窒化膜及びパッド酸化膜をエッチングして素子分離領域を定義するパッド酸化膜パターン１７とパッド窒化膜パターン２０を形成する。次に、パッド窒化膜パターン２０とパッド酸化膜パターン１７をエッチングマスクとして露出された半導体基板１０を所定深さエッチングして図２の複数個の活性領域１５を定義するトレンチ（図示省略）を形成する。以後、トレンチの側壁にライナー酸化膜２３及びライナー窒化膜２５を形成した後、トレンチを埋め込む素子分離用酸化膜（図示省略）を形成する。その次に、パッド窒化膜パターン２０を露出するまで素子分離用酸化膜を平坦化エッチングして素子分離膜３０を形成する。
【０００８】
図３ｂに示されているように、パッド窒化膜パターン２０及びパッド酸化膜パターン１７を除去した後、図２のリセス３５を定義するマスクパターン（図示省略）を半導体基板１０の全体表面に形成する。次に、マスクパターンをエッチングマスクとして素子分離膜３０を所定厚さエッチングして複数個の突出した活性領域を形成する。以後、マスクパターンを取り除く。
【０００９】
図３ｃに示されているように、突出した活性領域に不純物イオンを注入してフィン型チャンネル領域（図示省略）を形成した後、フィン型チャンネル領域の表面にゲート酸化膜４０を形成する。次に、図２のゲート領域５の上部にゲート構造物５０を形成する。
【００１０】
しかし、前述の従来技術に係る半導体素子のトランジスタ及びその形成方法は、周辺回路領域にフィン型チャンネルを形成するためのマスク工程とセル領域でリセスゲートを形成するためのマスク工程が異なり、周辺回路領域のフィン型チャンネル領域を形成するため複数個の活性領域に分けて形成しなければならないことにより、追加的マスク及びエッチング工程が必要である。従って、工程段階が増加して費用が増加し、半導体素子の歩留りが減少するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は前記の従来技術の問題点を解決するため、セル領域はリセスチャンネル領域を形成してチャンネル長を増加させるとともに、周辺回路領域はフィン（FIN）型チャンネル領域を形成して、チャンネル面積を増加させることにより工程を単純化し、半導体素子の歩留り及び生産性を向上させることができる半導体素子のトランジスタ及びその形成方法を提供するのにその目的がある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体素子のトランジスタは、
周辺回路領域の半導体基板に形成されフィン型活性領域を定義する素子分離膜と、前記フィン型活性領域に形成される複数個のリセスと、前記各々のリセス上部に形成されたゲート構造物とを含むことを特徴とする。
【００１３】
ここで、素子分離膜は半導体基板から２００〜２０００ｎｍ深さに形成されるのが好ましい。
【００１４】
さらに、リセスは５０〜１０００ｎｍ深さに半導体基板をエッチングして形成され、隣接したリセスと２０〜５００ｎｍ離隔されるように形成されるのが好ましい。
【００１５】
リセスは円形、楕円形、ライン形、四角形、又はこれらの組合せの形態であるのが好ましい。
【００１６】
そして、ゲート構造物はゲート絶縁膜及びゲート導電層の積層構造を含み、ゲート絶縁膜はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜、又はこれらの組合せで形成し、その厚さは１〜１０ｎｍであるのが好ましい。
【００１７】
さらに、トランジスタはゲート構造物の両側に位置するソース/ドレーン領域をさらに含むのが好ましい。
【００１８】
さらに、本発明に係る半導体素子のトランジスタ形成方法は
（ａ）半導体基板の周辺回路領域にフィン（FIN）型活性領域を定義する素子分離膜を形成する段階と、（ｂ）前記フィン型活性領域を所定の厚さエッチングして複数個のリセスを形成する段階と、（ｃ）前記フィン型活性領域にゲート絶縁膜を形成し、前記ゲート絶縁膜の上部に前記複数個のリセスを埋め込むゲート導電層を形成する段階と、（ｄ）ゲートマスクをエッチングマスクとして前記ゲート導電層をエッチングしてゲートを形成する段階とを含むことを特徴とする。
【００１９】
ここで、素子分離膜の厚さは２００〜２０００ｎｍに形成されるのが好ましい。
【００２０】
そして、（ｂ）段階でリセスのエッチング深さは半導体基板から５０〜１０００ｎｍに形成され、リセスは隣接したリセスと２０〜５００ｎｍ離隔されるように形成され、リセスは円形、楕円形、ライン形、四角形、又はこれらの組合せの形態であるのが好ましい。
【００２１】
さらに、ゲート絶縁膜はシリコン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜、又はこれらの組合せで形成し、その厚さは１〜１０ｎｍに形成するのが好ましい。
【００２２】
そして、ゲート導電層はＣＶＤ方法を利用して形成したポリシリコン層であり、ポリシリコン層は燐（Ｐ）またはボロン（Ｂ）を注入して形成するのが好ましい。さらに、（ｄ）段階後、ゲート両側にイオンを注入してソース/ドレーン領域を形成する段階をさらに含むのが好ましい。
【発明の効果】
【００２３】
本発明に係る半導体素子のトランジスタ及びその形成方法は、セル領域のリセスゲート領域形成時に同時に周辺回路の領域にリセスを形成して、チャンネル面積が増加したフィン型チャンネルを形成することにより、工程を単純化させ生産単価を低減することができる。従って、半導体素子の歩留り及び生産性を向上させることができる効果を提供する。
【発明を実施するための最良の形態】
【００２４】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図４は、本発明の第１の実施例に係る半導体素子のトランジスタを示したレイアウトであり、図５ａ〜５ｄは本発明の第１の実施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。さらに、図６及び７は各々本発明の第２及び第３の実施の形態に係る半導体素子のトランジスタを示したレイアウトである。
【００２５】
図４に示されているように、本発明の第１の実施の形態によれば、フィン型活性領域１１５を定義する素子分離膜１３０を半導体基板１１０の周辺回路領域に形成し、複数個のリセス１３５をフィン型活性領域１１５に位置させ、各々の複数個のリセス１３５にゲート構造物１４５を形成する。さらに、ゲート構造物１４５の両側にソース/ドレーン領域１５５を形成する。このとき、リセスゲート領域（図示省略）に対するエッチング工程のあいだ半導体基板１１０のセル領域にリセスを形成するとき、ゲート構造物１４５下部のフィン型活性領域を所定厚さエッチングして複数個のリセス１３５を形成するのが好ましい。ここで、複数個のリセス１３５はゲート構造物１４５下部のフィン型活性領域１１５に長手方向に位置されるのが好ましい。さらに、リセス１３５は半導体基板１１０の表面から５０〜１０００ｎｍの深さに形成され、隣接したリセス１３５と２０〜５００ｎｍ離隔されるよう形成される。さらに、リセス１３５はゲート領域１４５の線幅より大幅の長方形であるのが好ましい。一方、周辺回路領域のゲート領域１４５はセル領域のゲート領域（図示省略）と長手方向が同一か、又はそうでないこともあり得る。
【００２６】
図５ａ〜５ｄは、図４のII-II'に沿った断面を示したものであり、本発明の第１の実
施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。
【００２７】
図５ａに示されているように、半導体基板１１０の周辺回路領域の上部にパッド酸化膜（図示省略）とパッド窒化膜（図示省略）を順次形成した後、素子分離マスクをエッチングマスクとしてパッド窒化膜とパッド酸化膜をエッチングして素子分離領域を定義するパッド窒化膜パターン１２０とパッド酸化膜パターン１１７の積層構造を形成する。次に、パッド窒化膜パターン１２０とパッド酸化膜パターン１１７の積層構造をエッチングマスクとして露出された半導体基板１１０を所定深さにエッチングして活性領域を定義するトレンチ（図示省略）を形成する。
【００２８】
以後、トレンチの表面にライナー酸化膜１２３とライナー窒化膜１２５を順次形成した後、トレンチを埋め込む素子分離用酸化膜（図示省略）を全体表面の半導体基板１１０に形成し、パッド窒化膜パターン１２０を露出するまで素子分離用酸化膜を平坦化エッチングして素子分離膜１３０を形成する。ここで、素子分離膜１３０は２００〜２０００ｎｍの厚さに形成されるのが好ましい。
【００２９】
図５ｂに示されているように、リセスマスク（図示省略）をエッチングマスクとしてパッド窒化膜パターン１２０をエッチングし、図４の複数個のリセス１３５を定義するリセスパターン１２０ａを形成する。
【００３０】
図５ｃに示されているように、リセスパターン１２０ａをエッチングマスクとしてパッド酸化膜パターン１１７と所定厚さの半導体基板１１０をエッチングして複数個のリセス１３５を形成する。このとき、セル領域のリセスゲート領域（図示省略）形成のあいだ周辺回路領域で同時に複数個のリセス１３５を形成するのが好ましい。ここで、各々の複数個のリセス１３５は図４のゲート構造物１４５の下部の活性領域１１５に位置されるのが好ましい。さらに、リセス１３５は半導体基板１１０の表面から５０〜１０００ｎｍの深さに形成され、隣接したリセス１３５と２０〜５００ｎｍ離隔するように形成される。さらに、リセス１３５は図４のゲート領域１４５の線幅より大幅の長方形であるのが好ましい。
【００３１】
図５ｄに示されているように、活性領域の表面にゲート絶縁膜１４０を形成する。次に、半導体基板１１０の全体表面にゲート導電層１５０を形成し、ゲートマスク（図示省略）をエッチングマスクとしてゲート導電層１５０をエッチングしてワードラインを形成する。以後、ゲート両側の活性領域にイオンを注入して図４のソース/ドレーン領域１５５を形成する。ここで、ゲート絶縁膜１４０はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、シリコン窒化膜、又はこれらの組合せで形成し、その厚さは１〜１０ｎｍであるのが好ましい。さらに、ゲート導電層１５０はＣＶＤ方法を利用して形成したポリシリコン層であり、このようなポリシリコン層は燐（Ｐ）又はボロン（Ｂ）を注入して形成するのが好ましい。
【００３２】
以後の工程は、通常のセルトランジスタの製造工程を行うことができる。
前述の本発明の好ましい第１の実施の形態によれば、セル領域のリセスゲート領域はセル領域のチャンネル領域の長さを増加させるが、周辺回路領域のリセス１３５はチャンネル領域の長さ及び幅を同時に増加させることができる。そして、短-チャンネル効果（Short channel effect）の改善及び動作電流を増加させるためセル領域のリセスゲート領域形成時に周辺回路のリセス１３５を同時に形成し、工程を単純化させ費用を低減させることができる。
【００３３】
図６及び図７は、本発明の第２及び第３の実施の形態に係る半導体素子のトランジスタを示したレイアウトである。
【００３４】
図６及び図７に示されているように、周辺回路領域にフィン型活性領域を形成するための図４のリセス１３５を長方形の代わりに各々ライン型または楕円型に形成して同一の効果を得ることができる。
【００３５】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００３６】
【図１】従来技術に係るＤＲＡＭの周辺回路領域を示したレイアウトである。
【図２】従来技術に係るＤＲＡＭの周辺回路領域を示したレイアウトである。
【図３ａ】従来技術に係るトランジスタの形成方法を示した断面図である。
【図３ｂ】従来技術に係るトランジスタの形成方法を示した断面図である。
【図３ｃ】従来技術に係るトランジスタの形成方法を示した断面図である。
【図４】本発明の１つの実施の形態に係る半導体素子のトランジスタを示したレイアウトである。
【図５ａ】本発明の１つの実施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。
【図５ｂ】本発明の１つの実施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。
【図５ｃ】本発明の１つの実施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。
【図５ｄ】本発明の１つの実施の形態に係る半導体素子のトランジスタ形成方法を示した断面図である。
【図６】本発明の他の実施の形態に係る半導体素子のトランジスタを示したレイアウトである。
【図７】本発明の他の実施の形態に係る半導体素子のトランジスタを示したレイアウトである。
【符号の説明】
【００３７】
１１０   半導体基板
１１５   フィン型活性領域
１１７   パッド酸化膜パターン
１２０   パッド窒化膜パターン
１２０ａ   リセスパターン
１２３   ライナー酸化膜
１２５   ライナー窒化膜
１３０   素子分離膜
１３５   リセス
１４０   ゲート絶縁膜
１４５   ゲート構造物
１５０   ゲート導電層
１５５   ソース／ドレーン領域
【図１】
2007027678.tif 000003
【図２】
2007027678.tif 000004
【図３ａ】
2007027678.tif 000005
【図３ｂ】
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【図３ｃ】
2007027678.tif 000007
【図４】
2007027678.tif 000008
【図５ａ】
2007027678.tif 000009
【図５ｂ】
2007027678.tif 000010
【図５ｃ】
2007027678.tif 000011
【図５ｄ】
2007027678.tif 000012
【図６】
2007027678.tif 000013
【図７】
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