(57)【要約】【課題】  ゲート絶縁膜の信頼性を向上させる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１０の主表面上にゲート酸化膜２０を介してフローティングゲート電極３０およびコントロールゲート電極５０を形成する工程と、フローティングゲート電極３０およびコントロールゲート電極５０をマスクとして半導体基板１０の主表面に不純物を注入することにより不純物領域１０Ｓ，１０Ｄを形成する工程と、フローティングゲート電極３０およびコントロールゲート電極５０の側壁を酸化してエッチングダメージを回復する工程とを備える。ゲート電極３０，５０の側壁を酸化する工程は、８５０℃以上９００℃以下程度のＨ2Ｏ雰囲気において行なわれる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングしてマスク膜を形成する工程と、
前記マスク膜をマスクとして前記導電膜にエッチングを施してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁を酸化する工程とを備え、
前記ゲート電極の側壁を酸化する工程は、８５０℃以上９００℃以下のＨ2Ｏ雰囲気において行なわれる、半導体装置の製造方法。
【請求項２】
半導体基板の主表面上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングしてマスク膜を形成する工程と、
前記マスク膜をマスクとして前記導電膜にエッチングを施してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁を酸化する工程とを備え、
前記ゲート電極の側壁を酸化する工程は、前記絶縁膜を形成する工程に対して１００℃以上２００℃以下だけ高温の雰囲気において行なわれる、半導体装置の製造方法。
【請求項３】
前記マスク膜となる前記絶縁膜は、７００℃以上７５０℃以下の温度下で形成されたシリコン窒化膜である、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極は電荷蓄積用のゲート電極を含む、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極の側壁上に側壁酸化膜を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極を有する半導体装置の一例として、たとえば特開２００２−４３４４３号公報（特許文献１）に、ＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタを含む半導体装置が開示されている。該半導体装置は、主表面を有する半導体基板と、この主表面に形成されたメモリセルトランジスタのソース／ドレイン領域と、ソース領域とドレイン領域との間に位置する主表面上にゲート絶縁膜を介して設けられたメモリセルトランジスタのゲート電極とを備える。
【特許文献１】特開２００２−４３４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板上に形成されるゲート電極は、該半導体基板上に形成された導電膜をパターニングすることで形成される。そして、パターニングの際のエッチングによるダメージを回復させる観点から、ゲート電極の側壁が酸化処理される。この際、ゲート電極上のマスク絶縁膜中に含まれる水素がゲート電極（導電膜）を介してゲート絶縁膜に拡散し、該ゲート絶縁膜を劣化させる場合がある。
【０００４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ゲート絶縁膜の信頼性を向上させる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して導電膜を形成する工程と、導電膜上に絶縁膜を形成する工程と、絶縁膜をパターニングしてマスク膜を形成する工程と、マスク膜をマスクとして導電膜にエッチングを施してゲート電極を形成する工程と、ゲート電極をマスクとして半導体基板の主表面に不純物を注入することによりソース／ドレイン領域を形成する工程と、ゲート電極の側壁を酸化する工程とを備える。
【０００６】
ここで、１つの局面では、ゲート電極の側壁を酸化する工程は、８５０℃以上９００℃以下のＨ2Ｏ雰囲気において行なわれる。
【０００７】
また、他の局面では、ゲート電極の側壁を酸化する工程は、絶縁膜を形成する工程に対して１００℃以上２００℃以下だけ高温の雰囲気において行なわれる。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜への水素拡散を抑制し、該ゲート絶縁膜のトラップ密度を低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明に基づく半導体装置の製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１０】
図１は、本発明の１つの実施の形態に係る半導体装置を示した断面図である。図１を参照して、半導体装置１は、不揮発性半導体記憶装置であるＮＯＲ型フラッシュメモリであって、たとえばシリコンからなる半導体基板１０と、半導体基板１０上にゲート酸化膜２０（たとえばＳｉＯ2膜）を介して形成された電荷蓄積用のフローティングゲート電極３０と、フローティングゲート電極３０上にＯＮＯ膜４０を介して形成されたコントロールゲート電極５０およびシリサイド膜７０と、シリサイド膜７０上に形成されたシリコン窒化膜８０とを備える。半導体基板１０におけるフローティングゲート電極３０の両側には、ソース／ドレイン領域となる不純物領域１０Ｓ，１０Ｄが形成されている。また、ゲート酸化膜２０は、書き込み時／消去時に電荷を通過させる「トンネル酸化膜」である。そして、フローティングゲート電極３０からコントロールゲート電極５０の側壁上には側壁酸化膜６０が形成されている。ＯＮＯ膜４０は、酸化膜−窒化膜−酸化膜の積層構造を有する絶縁膜である。シリコン窒化膜８０は、フローティングゲート電極３０などを形成する際に用いられるマスク膜である。
【００１１】
次に、半導体装置１の製造方法について、図２〜図６を用いて説明する。なお、図２（ａ）〜図６（ａ）は、メモリセル部（Ｍ／Ｃ部）の構造を示し、図２（ｂ）〜図６（ｂ）は、周辺回路部の構造を示す。
【００１２】
図２（ａ）を参照して、メモリセル部においては、半導体基板１０上にゲート酸化膜２０を介してフローティングゲート電極３０形成用の導電膜であるポリシリコン膜３０Ａが形成される。ポリシリコン膜３０Ａ上に、ＯＮＯ膜４０が形成される。そして、ＯＮＯ膜４０上に、コントロールゲート電極５０用の導電膜であるポリシリコン膜５０Ａが形成され、ポリシリコン膜５０Ａ上にシリサイド膜７０Ａが形成される。さらに、シリサイド膜７０Ａ上に、マスク膜形成用のシリコン窒化膜８０Ａが形成され、シリコン窒化膜８０Ａ上に、レジストマスクＲＭが形成される。そして、レジストマスクＲＭをマスクとしてシリコン窒化膜８０Ａ、シリサイド膜７０Ａおよびポリシリコン膜５０Ａにエッチングが施され、これらがパターニングされる。この結果、図３（ａ）に示すように、シリコン窒化膜８０、シリサイド膜７０およびコントロールゲート電極５０が形成される。
【００１３】
図２（ｂ）を参照して、周辺回路部においては、半導体基板１０上にゲート酸化膜２０を介してポリシリコン膜５０Ａが形成される。ポリシリコン膜５０Ａは、周辺回路に含まれるトランジスタのゲート電極形成用の導電膜として用いられる。ポリシリコン膜５０Ａ上に、シリサイド膜７０Ａが形成され、シリサイド膜７０Ａ上に、レジストマスクＲＭが形成される。そして、レジストマスクＲＭをマスクとして、シリサイド膜７０Ａおよびポリシリコン膜５０Ａにエッチングが施され、これらがパターニングされる。この結果、図３（ｂ）に示すように、シリサイド膜７１およびゲート電極５１が形成される。
【００１４】
図４（ａ），（ｂ）を参照して、メモリセル部のみが開口したレジストマスクＲＭ１が形成される。そして、シリコン窒化膜８０をマスクとしてＯＮＯ膜４０およびフローティングゲート電極３０にエッチングが施され、これらがパターニングされる。
【００１５】
図５（ａ），（ｂ）を参照して、フローティングゲート電極３０およびコントロールゲート電極５０をマスクとして、ヒ素（Ａｓ）などのｎ型不純物が注入される。ヒ素の注入条件は、たとえば、１５〜１００ＫｅＶ，５×１０14〜１×１０16ｃｍ-2である。これにより、「ソース／ドレイン領域」である不純物領域１０Ｓ，１０Ｄが形成される。その後、レジストマスクＲＭ１が除去される。
【００１６】
図６（ａ），（ｂ）を参照して、エッチングダメージを回復させるため、Ｈ2Ｏ雰囲気で側壁酸化処理が施され、ゲート電極の側壁上に８ｎｍ〜１５ｎｍ程度の厚みを有する側壁酸化膜６０が形成される。該酸化処理は、８５０℃〜９００℃程度の温度下で行なわれる。また、該酸化処理は、ファーネスによるバッチ式酸化法や枚葉処理によるＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）法により行なわれる。
【００１７】
ところで、「マスク膜」であるシリコン窒化膜８０は、通常７００℃〜７５０℃程度での熱ＣＶＤにより形成され、該膜中には、未結合水素が比較的多く含まれている。ここで、比較的高い温度（たとえば、１０００℃〜１１００℃程度）の下で上記酸化処理が行なわれた場合、シリコン窒化膜８０に含まれる未結合水素が、ゲート電極３０，５０を介して「トンネル酸化膜」であるゲート酸化膜２０にまで熱拡散する。この結果、トンネル酸化膜が劣化し、製品の信頼性に影響を与える場合がある。ＮＯＲ型フラッシュメモリにおいて、リークによる揮発不良の問題は重要であり、トンネル酸化膜の信頼性を向上させることは重要である。
【００１８】
これに対し、本実施の形態に係る半導体装置の製造方法においては、上記側壁酸化処理が、比較的低温（８５０℃〜９００℃程度）で行なわれる。換言すると、本実施の形態に係る側壁酸化処理は、シリコン窒化膜８０Ａの成膜工程（７００℃〜７５０℃程度）に対して１００℃〜２００℃程度だけ高い温度の下で行なわれる。このようにすることで、シリコン窒化膜８０中の未結合水素がゲート酸化膜２０にまで熱拡散することが抑制される。結果として、ゲート酸化膜２０の信頼性が向上する。
【００１９】
ゲート酸化膜２０の信頼性は、たとえば、定電流ストレス法（ＣＣＳ法）により評価することが可能である。ここでは、電圧印加直後の電圧降下量（ΔＶｇ）を測定する。ゲート酸化膜２０に未結合水素が多く含まれている場合、該酸化膜のトラップ密度が高く、結果としてΔＶｇが大きくなる。一方、ゲート酸化膜２０中の未結合水素が少ない場合、該酸化膜のトラップ密度が低減され、結果としてΔＶｇが小さくなる。本願発明者らは、８５０℃〜９００℃の温度の下で側壁酸化処理を行なった場合、１０００℃〜１１００℃の温度の下で側壁酸化処理を行なった場合と比較して、ΔＶｇがほぼ半減することを確認している。
【００２０】
側壁酸化処理を従来よりも低温で行なうことにより、酸化レートが低下する。この点については、処理時間を２〜３倍程度に延長することで補われる。処理時間は、ゲート電極３０，５０を構成するポリシリコン膜の酸化量と、ゲート酸化膜２０に対するバーズビーク量（図１中のＬ）とにより決定される。バーズビークとは、フローティングゲート電極３０の下部に位置するゲート酸化膜２０における、側壁酸化膜６０形成時に酸化されて厚くなった部分を意味する。
【００２１】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上に「ゲート絶縁膜」であるゲート酸化膜２０を介して「導電膜」であるポリシリコン膜３０Ａ、ＯＮＯ膜４０、「他の導電膜」であるポリシリコン膜５０Ａおよびシリサイド膜７０Ａを形成する工程と、シリサイド膜７０Ａ上に「絶縁膜」であるシリコン窒化膜８０Ａを形成する工程と、シリコン窒化膜８０Ａ上にレジストマスクＲＭを形成する工程（以上、図２）と、レジストマスクＲＭをマスクとして、シリコン窒化膜８０Ａ、シリサイド膜７０Ａおよびポリシリコン膜５０Ａにエッチングを施すことによりこれらをパターニングして、シリコン窒化膜８０、シリサイド膜７０およびコントロールゲート電極５０を形成する工程（図３）と、「マスク膜」であるシリコン窒化膜８０をマスクとしてポリシリコン膜３０Ａにエッチングを施すことによりフローティングゲート電極３０を形成する工程（図４）と、フローティングゲート電極３０およびコントロールゲート電極５０をマスクとして半導体基板１０の主表面に不純物を注入することにより「ソース／ドレイン領域」である不純物領域１０Ｓ，１０Ｄを形成する工程（図５）と、フローティングゲート電極３０およびコントロールゲート電極５０の側壁を酸化してエッチングダメージを回復する工程（図６）とを備える。ここで、ゲート電極３０，５０の側壁を酸化する工程は、８５０℃以上９００℃以下程度のＨ2Ｏ雰囲気において行なわれる。換言すると、ゲート電極３０，５０の側壁を酸化する工程は、シリコン窒化膜８０Ａを形成する工程（７００℃〜７５０℃程度）に対して１００℃以上２００℃以下程度だけ高温の雰囲気において行なわれる。
【００２２】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施の形態に係る半導体装置を示した断面図である。
【図２】本発明の１つの実施の形態に係る半導体装置の製造方法における第１工程を示した図である。
【図３】本発明の１つの実施の形態に係る半導体装置の製造方法における第２工程を示した図である。
【図４】本発明の１つの実施の形態に係る半導体装置の製造方法における第３工程を示した図である。
【図５】本発明の１つの実施の形態に係る半導体装置の製造方法における第４工程を示した図である。
【図６】本発明の１つの実施の形態に係る半導体装置の製造方法における第５工程を示した図である。
【符号の説明】
【００２４】
１  半導体装置、１０  半導体基板、１０Ｓ，１０Ｄ  不純物領域、２０  ゲート酸化膜、３０  フローティングゲート電極、４０  ＯＮＯ膜、５０  コントロールゲート電極、５１  ゲート電極、３０Ａ，５０Ａ  ポリシリコン膜、６０  側壁酸化膜、７０，７０Ａ，７１  シリサイド膜、８０，８０Ａ  シリコン窒化膜（ＳｉＮ膜）、ＲＭ，ＲＭ１  レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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