(57)【要約】      （修正有）【課題】小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップについて、強誘電体キャパシタの特性劣化を抑止した、薄型パッケージ構造およびその製造方法を提供する。【解決手段】フィラー含有率が９０重量％〜９３重量％の範囲内の値とされた封止樹脂１１５を用いて半導体チップ１１１をモールディングし、パッケージ構造を作製する。【選択図】図７
2007027514.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップを形成する工程と、
前記半導体チップを、フィラーの含有率が９０重量％以上である封止樹脂を用いて封止し、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記封止樹脂は、前記フィラーの含有率が９０重量％〜９３重量％の範囲内の値とされてなるものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フィラーは球状フィラーであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体チップを前記封止樹脂により封止する工程において、前記封止樹脂を金型に流し込む圧力を７５ｋｇ／ｃｍ2以上とすることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体チップを前記封止樹脂により封止する工程において、前記半導体チップを封止した前記封止樹脂に対して、前記封止樹脂における架橋反応を完結させるに足る温度で行う第１の熱処理と、前記第１の熱処理の前後においてそれぞれ前記第１の熱処理よりも低温で行う第２の熱処理とを施すことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体チップを前記封止樹脂により封止する工程において、前記封止樹脂が流し込まれる金型の温度を１４０℃〜１７０℃に調節することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体チップを形成する工程において、２２０℃以下の接続温度で前記半導体チップにワイヤボンディング処理を施すことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップと、
前記半導体チップを覆って封止する封止樹脂と
を含み、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を構成しており、
前記封止樹脂は、フィラーの含有率が９０重量％以上のものであることを特徴とする半導体装置。
【請求項９】
前記フィラーは球状フィラーであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記フィラーは、サイズの異なる２種以上の球状フィラーからなることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、集積回路の集積度が高くなるに従って、半導体チップのサイズがより大きくなり、表面実装パッケージはＤＩＰ（Dual Inline Package）から、ＳＯＰ（Small Outline L-Leaded Package）、ＳＯＪ（Small Outline J-Leaded Package）、ＰＬＣＣ（Plastic Leaded Chip Carrier）、特にＱＦＰ（Quad Flat Package）等の薄い平坦なパッケージに徐々に代わってきた。今や工業的傾向は、ＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Package）、ＦＣ（Flip Chip）、ノン−リード・パッケージ等の、より凝集したパッケージに変化している。
【０００３】
近時では、半導体素子の微細化・高集積化の要請に応えるため、ＴＳＯＰ（Thin Small Outline L-Leaded Package）に代表される薄型パッケージ構造が注目されている。ＴＳＯＰは、パッケージ実装高さが１．２７ｍｍ以下とされた超薄型のＳＯＰであり、カードタイプ等の超薄型電子機器に適用が期待されている。
【０００４】
ダイオードやトランジスタ、集積回路等の電子部品は、熱硬化性樹脂により封止される。特に集積回路（ＩＣ）では、このような熱硬化性樹脂として優れた耐熱性及び耐湿性を有するエポキシ樹脂が封止樹脂として多用されている。
【０００５】
封止樹脂としては、高パワー発生ＩＣチップを封入する際に非常に大きい熱放散を示すエポキシ樹脂組成物（特許文献１参照）や、耐湿性及び長期安定性に優れ、半導体封止材用、積層板用およびソルダーレジスト用等として好ましい特性を備えたエポキシ樹脂組成物（特許文献２参照）、平均粒径が５μｍ以下の微細な球状シリカのみを充填剤として用いることにより、上面下面充填比が異なるような異形パッケージの隙間の充填性に優れ、生産性や実装後の耐湿信頼性に優れたエポキシ樹脂組成物（特許文献３参照）等が開発されている。
【０００６】
ＳＯＰでは、ステージと封止樹脂との密着性が弱いため、ステージ裏面からの封止樹脂の剥離が問題となる。従って、ステージと封止樹脂との密着性を向上させるため、封止樹脂としてフィラー量の多いものを用いるのが一般的である。ここで言うフィラー量とは、封止樹脂中に溶解しているフィラー量を指している。
【０００７】
一方、ＴＳＯＰでは、半導体チップがステージから剥離し易いため、接着強度の強い封止樹脂が用いられる。しかしながら、封止樹脂のステージからの剥離は問題とならない。そのため、安価で封入が容易なフィラー量の少ない樹脂を封止樹脂として用いるのが一般的である。また、ＴＳＯＰにおいて、フィラー量の多い樹脂を封止樹脂として用いると、コスト高を招き、金型の端まで封止樹脂が行き渡らず、これに起因して封止樹脂の表面に微細なピンホールが形成されてしまう等の問題が発生するため、事実上、ＴＳＯＰにはフィラー含有量の少ない樹脂が封止樹脂として用いられている。
【０００８】
【特許文献１】特開２００２−１７９７６３号公報
【特許文献２】特開平５−１６３３２８号公報
【特許文献３】特開２００１−８９６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年の半導体メモリでは、強誘電特性を有する強誘電体キャパシタを用いたＦｅＲＡＭと呼ばれる高速、低消費電力且つ書き換え回数の多い不揮発性メモリが注目されており、今後の発展が見込まれている。しかしながら、強誘電体キャパシタは水分や水素、応力に弱いという性質を持つ。そのため、半導体素子の内部への水分・水素の浸入を防止する手立てが必須である。当該防止策として、特にパッケージ化後における保護材表面からの水分・水素の進入を防止する必要性が重要視されている。
【００１０】
ＴＳＯＰにおいて使用されるフィラー量の少ない樹脂は、通常のデバイスにおいて封止樹脂として用いる場合には問題とならない。しかしながら、フィラー量の少ない樹脂は、溶剤の割合が高いことから、水素を成分とするガスの発生量が多い。従って、フィラー量の少ない樹脂をＦｅＲＡＭのＴＳＯＰに適用する場合、水素に弱い強誘電体キャパシタに悪影響を及ぼすという問題が発生する。
【００１１】
更に、フィラー量の少ない樹脂を封止樹脂に用いた場合、形成された保護材がポーラス（疎）の状態となるため、水を吸収してしまう性質を持つ。その吸収した水の影響によって、封止樹脂が膨張してクラックが生じ、半導体素子が破壊されるという問題がある。
【００１２】
更に、水を吸収した膨張圧力によって封止樹脂に反りが発生し、膨張圧力によって半導体チップの内部に圧縮（又は収縮）ストレスが加わり、強誘電体キャパシタに当該ストレスが及んでデータ保持機能が失われる、データの読み出しができなくなる、誤動作する等の深刻な問題が発生する。
【００１３】
本発明は、上記の緒問題に鑑みてなされたものであり、ＦｅＲＡＭに薄型パッケージ構造を適用するも、強誘電体キャパシタの特性劣化を抑止し、小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップを実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップを形成する工程と、前記半導体チップを、フィラーの含有率が９０重量％以上である封止樹脂を用いて封止し、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を形成する工程とを含む。ここで言う９０重量％とは、フィラーが含まれている封止樹脂全体の重量に対するフィラー重量の割合を示している。
【００１５】
本発明の半導体装置は、２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップと、前記半導体チップを覆って封止する封止樹脂とを含み、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を構成しており、前記封止樹脂は、フィラーの含有率が９０重量％以上のものである。
【発明の効果】
【００１６】
本発明によれば、ＦｅＲＡＭに薄型パッケージ構造を適用するも、強誘電体キャパシタの特性劣化を抑止し、小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップを実現することができる。
【発明を実施するための最良の形態】
【００１７】
−本発明の基本骨子−
本発明では、ＦｅＲＡＭの更なる微細化・高集積化を実現すべく、ＦｅＲＡＭをＴＳＯＰに代表される薄型パッケージ構造（パッケージ実装高さが１．２７ｍｍ以下のパッケージ構造）に適用するにあたり、水分や水素、応力に弱いという強誘電体キャパシタの弱点を補償することを優先事項として捉える。強誘電体キャパシタにおいて水分や水素に起因して発生する特性劣化は、ＦｅＲＡＭにとって致命的な欠陥となりがちであるため、当該特性劣化を抑止することを第一に考慮する。本発明者は、封止樹脂のキュアー時に水素及び水分が発生することから、物質比率で溶剤が多い樹脂はキュアー時に水分を多く発生することを見出した。このことから本発明者は、強誘電体キャパシタの特性劣化の主原因となる水分・水素の発生を可及的に抑制すべく、溶剤の割合の比較的低い封止樹脂、具体的には９０重量％以上のフィラーを含有する封止樹脂を用いることに想到した。封止樹脂のフィラーの含有量が高いほど、封止樹脂中に存在する溶媒量が低下する。これにより、封止樹脂のキュアー時に蒸散する水・水素・ガスの量も減るため、強誘電体キャパシタの特性劣化が惹起されない。
【００１８】
更に本発明では、封止樹脂中のフィラー含有率を増加させたことによる弊害を可及的に除去すべく、以下のような手立てを採る。
（１）フィラー含有率が９０重量％〜９３重量％の範囲内の値とされた封止樹脂を用いる。
９３重量％以下に規定することにより、パッケージング（モールディング）工程において金型の端まで封止樹脂を供給することを助長することができる。
【００１９】
（２）封止樹脂中のフィラーを球状フィラーとする。
球状フィラーとすることにより、封止樹脂の注入の際に、半導体チップの表面に対する損傷を低減し、金型内への流動性を高めて、フィラー含有率の高い封止樹脂でも流れ易くなる。
【００２０】
この場合、フィラーをサイズの異なる２種以上の球状フィラーから構成することが好ましい。例えば、サイズの異なる２種の球状フィラーとして、小さいサイズの球状フィラーの直径が、大きいサイズの球状フィラーの直径の略０．３５倍であり、封止樹脂中における小さいサイズの球状フィラーと大きいサイズの球状フィラーの存在比が略同一とされた封止樹脂を用いる。また、全ての球状フィラーのうち、９９％以上が直径３μｍ〜９μｍの範囲内とされてなる封止樹脂を用いる。
上記のような球状フィラーを含有する封止樹脂を用いることにより、フィラー間の隙間が可及的に低減される。従って、その隙間に入り込む水の影響が少なくなるため、封止樹脂自体の膨張を抑制することができる。当該膨張を抑制することにより、圧縮（又は収縮）ストレスも低減されることになる。
【００２１】
（３）同一の材料からなる単独のフィラー又は異なる材料からなる２種以上のフィラーが組み合わされてなるものを含有する封止樹脂を用いても好適である。
【００２２】
（４）半導体チップを封止樹脂により封止する工程において、封止樹脂を金型に流し込む圧力を７５ｋｇ／ｃｍ2以上とする。
このように、封止樹脂を金型に流し込む圧力を比較的高い値とすることにより、封止樹脂のフィラー含有率を増加させたことで封止樹脂の粘度が増しても、金型内の端まで封止樹脂を充分に供給することができ、パッケージング時の歩留まり低減を回避することが可能となる。
【００２３】
（５）半導体チップを封止樹脂により封止する工程において、封止樹脂が流し込まれる時の金型の温度を１４０℃〜１７０℃に調節する。
従来では、１７５±５℃の金型に封止樹脂を流し込み１〜２分程度の熱処理で樹脂表面を硬化させる。これに対して本発明でフィラー含有率の高い封止樹脂を用いる場合、金型表面が高温であると、流し込まれた封止樹脂の表面が短時間で硬化してしまう弊害が生じ、クラックの発生を惹起することになる。本発明では、金型温度を上記のように低温に設定することにより、封止樹脂の流動性を短時間で硬化させることなく、クラックの発生を防止することができる。
【００２４】
（６）半導体チップを封止樹脂により封止する工程において、半導体チップを封止した封止樹脂に対して、封止樹脂における架橋反応を完結させるに足る温度で行う第１の熱処理と、第１の熱処理の前後においてそれぞれ第１の熱処理よりも低温で行う第２の熱処理とを施す。具体的には、第１の熱処理を１７５℃で１時間程度、第１の熱処理の前に行う第２の熱処理を１５０℃で２時間程度、後に行う第２の熱処理を１５０℃で１時間程度でそれぞれ実行する。
【００２５】
フィラー含有率の低い、例えばフィラーを６０重量％〜７０重量％含有する封止樹脂（従来、ＦｅＲＡＭにＴＳＯＰを適用するときの封止樹脂）を用いる場合には、比較的多い溶剤を充分に蒸散させるために１７５±５℃で４〜５時間程度の熱処理を行う。封止樹脂における架橋反応の完全を期すには、１７５℃で１時間程度の熱処理が必要且つ十分あり、その余の時間の熱処理により封止樹脂に内在する水分やガスを排出する。強誘電体において、高温の熱処理は水素との還元反応を促進するファクターをなるため、本発明では、封止樹脂における架橋反応を完結させるために第１の熱処理を実行するとともに、この第１の熱処理の前後において、封止樹脂に内在する水分やガスを排出するために主眼を置いた第２の熱処理をそれぞれ実行する。
【００２６】
（７）半導体チップを形成する工程において、２２０℃以下の接続温度で半導体チップにワイヤボンディング処理を施す。
ワイヤボンディング時の処理温度を極力低下させることにより、強誘電体キャパシタの特性劣化を最小限に抑えることができる。
【００２７】
−本発明を適用した緒実施形態−
本発明を適用した具体的な緒実施形態について、図面を参照しながら詳細に説明する。
【００２８】
（第１の実施形態）
本実施形態では、ＦｅＲＡＭに薄型パッケージ構造（実装高さが１．２７ｍｍ以下）であるＴＳＯＰを適用した半導体装置及びその製造方法を開示する。
先ず、シリコン半導体基板（シリコンウェーハ）にＦｅＲＡＭを形成するプロセスについて詳述する。ここでは、ＦｅＲＡＭとして、所謂プレーナ型のものを例示する。図１〜図４は、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００２９】
先ず、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００３０】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００３１】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００３２】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００３３】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。なお、図１（ｂ）以降では、シリコン半導体基板１０、ウェル１２、素子分離構造１１、ＬＤＤ領域１６、及びソース／ドレイン領域１８の図示を省略する。
【００３４】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００３５】
続いて、図１（ｃ）に示すように、後述する強誘電体キャパシタ構造３０の下部電極の配向性向上膜２３を形成する。
詳細には、第１の層間絶縁膜２２上に例えばシリコン酸化膜を堆積し、配向性向上膜２３を形成する。
【００３６】
続いて、図１（ｄ）に示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２４を形成する。次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２５にＲＴＡ処理を施して当該強誘電体膜２５を結晶化する。次に、反応性スパッタ法により、強誘電体膜２５上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２６を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２６の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００３７】
続いて、図２（ａ）に示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【００３８】
続いて、図２（ｂ）に示すように、強誘電体膜２５及び下部電極層２４を加工して強誘電体キャパシタ構造３０を形成する。
詳細には、先ず強誘電体膜２５を上部電極３１に整合させて若干上部電極３１よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【００３９】
次に、下部電極層２４を、加工された強誘電体膜２５に整合させて若干強誘電体膜２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
【００４０】
続いて、図２（ｃ）に示すように、第２の層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を覆うように、第２の層間絶縁膜３３を形成する。ここで、第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４１】
続いて、図２（ｄ）に示すように、トランジスタ構造１０のソース／ドレイン領域１８と接続されるプラグ３６及び強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
【００４２】
先ず、トランジスタ構造１０のソース／ドレイン領域１８へのビア孔３６ａを形成する。
詳細には、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで第２の層間絶縁膜３３、配向性向上膜２３、第１の層間絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【００４３】
次に、プラグ３６を形成する。
詳細には、先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３６ａ内をグルー膜４１を介してＷで埋め込むプラグ３６を形成する。
【００４４】
次に、強誘電体キャパシタ構造３０の上部電極３１，下部電極３２へのビア孔３４ａ，３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで第２の層間絶縁膜３３に施す加工と、下部電極３２の表面の一部が露出するまで第２の層間絶縁膜３３に施す加工とを同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａを同時形成する。これらビア孔３４ａ，３５ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
【００４５】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００４６】
続いて、図３（ａ）に示すように、第１の配線４５を形成する。
詳細には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。このとき、バリアメタル膜４２がビア孔３４ａ，３５ａの内壁面を覆うように形成される。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。このとき、Ａｌ合金膜（ここではＡｌ−Ｃｕ膜）によりビア孔３４ａ，３５ａ内がバリアメタル膜４２を介して埋め込まれる。図示の例では、配線膜４３のビア孔３４ａ，３５ａがＡｌ合金膜で充填された部分をビア部３４，３５として示す。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４７】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００４８】
続いて、図３（ｂ）に示すように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜４６を形成する。
詳細には、第１の配線４５を覆うように、第２の層間絶縁膜３３上に保護膜４６を成膜する。保護膜４６は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。
【００４９】
続いて、図４に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、保護膜４６を介して配線４５を覆うように第３の層間絶縁膜４７を形成する。第３の層間絶縁膜４７としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳを形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００５０】
次に、配線４５と接続されるプラグ４８を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４７及び保護膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４８ａを形成する。次に、このビア孔４８ａの壁面を覆うように下地膜（グルー膜）４９を形成した後、ＣＶＤ法によりグルー膜４９を介してビア孔４８ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４７をストッパーとして例えばＷ膜及びグルー膜４９を研磨し、ビア孔４８ａ内をグルー膜４９を介してＷで埋め込むプラグ４８を形成する。
【００５１】
次に、プラグ４８とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５２】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００５３】
上記のようにＦｅＲＡＭのメモリセル及び周辺回路等が形成されたシリコン半導体基板１０から、以下のようにパッケージ構造を形成する。
図５は、パッケージ構造を形成するための各工程を示すフロー図である。図６は、図５の各工程を実行する様子を示す模式図である。図７及び図８は、図６の各工程のうち、所定の工程における半導体チップの様子を示す概略平面図である。
【００５４】
初めに、ＦｅＲＡＭが完成したシリコン半導体基板１０について、所定の電気的試験（一次試験）を行った後、パッケージ構造の作製を開始する（ステップＳ１）。
先ず、シリコン半導体基板１０をパッケージングに適した厚みに調整する（ステップＳ２）。
詳細には、図６（ａ）に示すように、裏面を露出させるようにシリコン半導体基板１０を研磨ステージ１０１に載置固定し、スピンドル１０２により砥石１０３を例えば矢印方向に回転させながら、当該砥石１０３によりシリコン半導体基板１０の裏面を研磨し、シリコン半導体基板１０を所望の厚みに調整する。
【００５５】
続いて、シリコン半導体基板１０から、個々の半導体チップを切り出して分離する（ステップＳ３）。
詳細には、図６（ｂ）に示すように、ダイシングブレード１０４を用いて、シリコン半導体基板１０のスクライブライン１０ａに沿って、ダイシングブレード１０４を例えば矢印方向に回転させて当該シリコン半導体基板１０を切断し、個々の半導体チップを分離する。
【００５６】
続いて、リードフレームに半導体チップを接着固定する（ステップＳ４）。
詳細には、図６（ｃ）に示すように、ダイコレット１０５を用い、半導体チップ１１１をリードフレーム１１２のステージ１１２ａに導電性接着剤、例えばＡｇペースト１１０により接着固定する。リードフレーム１１２のダイパッド１１２ａに接着固定された半導体チップ１１１の様子を図７（ａ）に示す。このように、リードフレーム１１２に複数設けられた各ダイパッド１１２ａにそれぞれ半導体チップ１１１が並列して固定される。
【００５７】
続いて、ワイヤボンディング法により半導体チップとインナーリードとを接続する（ステップＳ５）。
詳細には、図６（ｄ）に示すように、リードフレーム１１２のダイパッド１１２ａに接着固定された半導体チップ１１１の表面から露出するパッド電極１１３と、リードフレーム１１２のインナーリード（内リード）１１２ｂとを、金線１１４を用いてワイヤボンディング法により電気的に接続する。半導体チップ１１１とインナーリード１１２ｂとが金線１１４により接続された様子を図７（ｂ）に示す。
【００５８】
本実施形態では、ワイヤボンディング時の処理温度を２２０℃以下、例えば２１０℃に設定する。通常、当該処理温度は２３０℃程度に設定されるが、本実施形態では２２０℃以下の比較的低温に設定することにより、強誘電体キャパシタ３０の特性劣化を最小限に抑えることができる。
【００５９】
続いて、半導体チップ１１１をモールディングする（ステップＳ６）。
詳細には、先ず図６（ｅ）に示すように、上型１０６ａ及び下型１０６ｂを備えてなる金型１０６を用いて、上型１０６ａと下型１０６ｂとにより半導体チップ１１１が固定されたリードフレーム１１２を上型１０６ａと下型１０６ｂとにより挟持する。金型１０６に設置されたリードフレーム１１２の様子を図７（ｃ）に示す。図示の例では、金型１０６からリードフレーム１１２が透視されるように描かれている。
【００６０】
次に、金型１０６に設けられた樹脂注入口１０６ｃから封止樹脂を注入し、プレキュアー処理を実行する。封止樹脂１１５が金型１０６内に流れ込む様子を図７（ｄ）に示す。
本実施形態で用いる封止樹脂は、フィラー含有率が９０重量％〜９３重量％の範囲内の値、ここでは例えば９１重量％とされた封止樹脂を用いる。封止樹脂のフィラーの含有量が高いほど、封止樹脂中に存在する溶媒量が低下する。これにより、後述する封止樹脂のキュアー時に蒸散する水・水素・ガスの量も減るため、強誘電体キャパシタ３０の特性劣化が惹起されない。
【００６１】
この封止樹脂は、エポキシ樹脂、ビフェニル樹脂及び多官能樹脂からなる群のうちから選ばれた一種を含有してなるものである。エポキシ樹脂としては、エポキシ基を有する一般的なポリマーであり、例えばビスフェノール型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、三官能価エポキシ樹脂(例えば、トリフェノールキセネタン型エポキシ樹脂及びアルキル変性トリフェノールメタン型エポキシ樹脂)及びトリーアジン核含有エポキシ樹脂から選ばれた一種が用いられる。
【００６２】
本実施形態で用いる封止樹脂のフィラーは、珪素酸化物（ＳｉＯ2、ＳｉＯ等）、窒化アルミニウム、窒化硼素、硼酸アルミニウム、酸化アルミニウム、酸化マグネシウム及びダイヤモンドからなる群のうちから選ばれた一種である。このフィラーとしては、球状フィラーを用いることが好適である。球状フィラーとすることにより、封止樹脂の注入の際に、半導体チップ１１１の表面に対する損傷を低減し、金型１０６内への流動性を高めて、フィラー含有率の高い封止樹脂でも流れ易くなる。
【００６３】
球状フィラーとしては、直径が１０μｍ以下のものが好ましく、粒径が均一であるもの、サイズの異なる２種以上のものが使用可能である。後者としては、例えば、サイズの異なる２種の球状フィラーとして、小さいサイズの球状フィラーの直径が、大きいサイズの球状フィラーの直径の略０．３５倍であり、封止樹脂中における小さいサイズの球状フィラーと大きいサイズの球状フィラーの存在比が略同一とされたものが好適である。更に、全ての球状フィラーのうち、９９％以上が直径３μｍ〜９μｍの範囲内とされてなる封止樹脂を用いても良い。
【００６４】
上記のような球状フィラーを含有する封止樹脂を用いることにより、フィラー間の隙間が可及的に低減される。従って、その隙間に入り込む水の影響が少なくなるため、封止樹脂自体の膨張を抑制することができる。当該膨張を抑制することにより、圧縮（又は収縮）ストレスも低減されることになる。
【００６５】
上記の封止樹脂を金型１０６内に注入するに際して、金型１０６の温度を１４０℃〜１７０℃、ここでは１５５±５℃に設定する。ここで、金型１０６の表面が高温（従来では１７５±５℃）であると、流し込まれた封止樹脂の表面が短時間で硬化してしまう弊害が生じ、クラックの発生を惹起することになる。本実施形態では、金型１０６の温度を上記のように低温に設定することにより、封止樹脂の流動性を短時間で硬化させることなく、クラックの発生を防止することができる。
【００６６】
封止樹脂を金型１０６内に注入する圧力を７５ｋｇ／ｃｍ2以上、ここでは８０ｋｇ／ｃｍ2に設定する。このように、封止樹脂を金型１０６に流し込む圧力を比較的高い値とすることにより、封止樹脂のフィラー含有率を増加させたことで封止樹脂の粘度が増しても、金型１０６内の端まで封止樹脂を充分に供給することができ、パッケージング時の歩留まり低減を回避することが可能となる。なお、注入圧力を高くし過ぎると、ダイパッド１１２ａが傾斜する等の弊害が出るため、適度な圧力に調節する。
【００６７】
次に、図６（ｆ）に示すように、半導体チップ１１１が封止樹脂１１５で覆われたリードフレーム１１２を金型１０６から取り出す。金型１０６から取り出されたリードフレーム１１２の様子を図８（ａ）に示す。
【００６８】
そして、このリードフレーム１１２の封止樹脂１１５のキュアー処理を実行する。
図９に示すように、フィラー含有率の低い、例えばフィラーを６０重量％〜７０重量％含有する封止樹脂を用いる場合には、比較的多い溶剤を充分に蒸散させるために１７５±５℃で４〜５時間程度のキュアー処理を行うが、本実施形態では、先ず１５０℃で２時間程度、次いで１７５℃で１時間程度、そして１５０℃で１時間程度のキュアー処理を順次実行する。
【００６９】
封止樹脂における架橋反応の完全を期すには、１７５℃で１時間程度の熱処理が必要であり、その余の時間の熱処理により封止樹脂に内在する水分やガスを排出する。また、強誘電体において、高温の熱処理は水素との還元反応を促進するファクターをなるため、本実施形態では、封止樹脂１０６における架橋反応を完結させるために１７５℃で１時間程度の熱処理を実行するとともに、この熱処理の前後において、封止樹脂１１５に内在する水分やガスを排出するために主眼を置いて、比較的低温（ここでは１５０℃）の熱処理をそれぞれ実行する。
【００７０】
ここで、ペレット状の封止樹脂１１５が熱硬化する様子を図１０に示す。ここで、（ａ）がサイズの異なる３種の球状フィラー１１６〜１１８を含有する封止樹脂１１５を、（ｂ）が単一サイズの球状フィラー１１９を含有する封止樹脂１１５を、（ｃ）がサイズの異なる２種の球状フィラーとして、小さいサイズの球状フィラー１２１の直径が、大きいサイズの球状フィラー１２２の直径の略０．３５倍であり、封止樹脂中における球状フィラー１２１と球状フィラー１２２の存在比が略同一とされた封止樹脂１１５を、それぞれ示す。
【００７１】
続いて、実装時にハンダ付けし易いように、リードフレーム１１２のアウターリード（外リード）１１２ｃにハンダメッキを施す（ステップＳ７）。
【００７２】
続いて、封止樹脂１１５の表面に各種の捺印を施す（ステップＳ８）。
詳細には、図６（ｇ）に示すように、リードフレーム１１２における各半導体チップ１１１を覆う封止樹脂１１５の表面に各種の捺印、例えば社標、生産国、型格、ロット番号等の捺印を施す。
【００７３】
続いて、リードフレーム１１２から個片に切断し、個々のパッケージ構造とする（ステップＳ９）。
切り出された各パッケージ構造１００の様子を図８（ｂ）に示す。そして、アウターリード１１２ｃを成形し、パッケージ構造１００の組み立てを完了する。
【００７４】
完成したＴＳＯＰのパッケージ構造１００を図１１に示す（便宜上、一部を除去して示す）。
パッケージ構造１００は、ダイパッド１１２ａ上にＦｅＲＡＭの半導体チップ１１１が載置固定され、半導体チップ１１１とインナーリード１１２ｂとが金線１０４でワイヤボンディングされている。そして、ワイヤボンディングされた半導体チップ１１１が封止樹脂１０５でモールディングされ、封止樹脂１０５の端部からアウターリード１１２ｃを突出させた構造に形成されている。
【００７５】
しかる後、完成したパッケージ構造１００の電気的試験を行い（ステップＳ１０）、製品として出荷する。
【００７６】
ここで、上述の各工程を経て作製されたＴＳＯＰのパッケージ構造１００のＰＴＨＳ特性（本発明）について、従来の手法、即ちフィラー含有率の低い（ここでは７２重量％）封止樹脂を用いて作製されたＴＳＯＰのＦｅＲＡＭのパッケージ構造のＰＴＨＳ特性（従来例）との比較に基づいて調べた。ここで、ＰＴＨＳ特性とは、耐湿性試験として、強誘電体メモリに所定の電圧(例えば２．９Ｖ)で書き込んだＦｅＲＡＭのパッケージを１２１℃で８５％の環境に放置(例えば３６時間、９６時間、１６８時間)し、放置後にデータが読み出せることを確認する試験により得られる特性である
その結果を以下の表１に示す。
【００７７】
【表１】
2007027514.tif 000003
【００７８】
従来例では、長時間となるにつれて製品の不良発生率が増加するのに対して、本発明では不良発生は見られなかった。このように本発明によれば、ＦｅＲＡＭを薄型パッケージ構造であるＴＳＯＰに適用し、ＰＴＨＳ特性に優れたパッケージ構造が得られることが判る。
【００７９】
以上説明したように、本実施形態によれば、ＦｅＲＡＭに薄型パッケージ構造としてＴＳＯＰを適用するも、強誘電体キャパシタの特性劣化を抑止し、小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップを実現することができる。
【００８０】
（第２の実施形態）
本実施形態では、ＦｅＲＡＭに薄型パッケージ構造（実装高さが１．２７ｍｍ以下）であるＦＢＧＡ（Fine pitch Ball Grid Array）を適用した半導体装置及びその製造方法を開示する。
【００８１】
本実施形態では、第１の実施形態と同様に、図１〜図４の各工程を経て、ＦｅＲＡＭのメモリセル及び周辺回路等が形成されたシリコン半導体基板１０を作製した後、以下のようにパッケージ構造を形成する。
図１２は、パッケージ構造を形成するための各工程を示すフロー図である。図１３は、図１２の各工程を実行する様子を示す模式図である。
【００８２】
先ず、第１の実施形態のステップＳ１〜Ｓ３と同様のＳ１１〜Ｓ１３を経て、シリコン半導体基板１０から、個々の半導体チップを切り出して分離した状態とする。
【００８３】
続いて、パッケージ基板に半導体チップを接着固定する（ステップＳ１４）。
詳細には、複数の半導体チップ１１１を例えば矩形状のパッケージ基板上に導電性接着剤、例えばＡｇペーストによりそれぞれ接着固定する。
【００８４】
続いて、ワイヤボンディング法により半導体チップとパッケージ基板とを接続する（ステップＳ１５）。
本実施形態では、ワイヤボンディング時の処理温度を２２０℃以下、例えば２１０℃に設定する。通常、当該処理温度は２３０℃程度に設定されるが、本実施形態では２２０℃以下の比較的低温に設定することにより、強誘電体キャパシタ３０の特性劣化を最小限に抑えることができる。
【００８５】
続いて、半導体チップ１１１をモールディングする（ステップＳ１６）。
詳細には、先ず図１３（ａ）に示すように、上型１０６ａ及び下型１０６ｂを備えてなる金型１０６を用いて、上型１０６ａと下型１０６ｂとにより半導体チップ１１１が固定されたパッケージ基板１３１を上型１０６ａと下型１０６ｂとにより挟持する。
【００８６】
次に、金型１０６に設けられた樹脂注入口１０６ｃから封止樹脂を注入し、プレキュアー処理を実行する。本実施形態では、半導体チップ１１１を覆うように、パッケージ基板１３１の片面のみに封止樹脂１１５を形成する。ここで、封止樹脂１１５の構成、金型１０６の温度設定及び封止樹脂の注入圧力等については、第１の実施形態と同様である。
【００８７】
次に、図１３（ｂ）に示すように、半導体チップ１１１が封止樹脂１１５で覆われたパッケージ基板１３１（片面のみに封止樹脂１１５が形成されている）を金型１０６から取り出し、第１の実施形態と同様の条件で封止樹脂１１５にキュアー処理を施す。
【００８８】
続いて、封止樹脂１１５の表面に各種の捺印、例えば社標、生産国、型格、ロット番号等の捺印を施す（ステップＳ１７）。
【００８９】
続いて、図１３（ｃ）に示すように、パッケージ基板１３１の各電極上に、ハンダボール１３２を搭載する（ステップＳ１８）。
【００９０】
続いて、パッケージ基板１３１から個片に切断し、個々のパッケージ構造とする（ステップＳ１９）。
詳細には、図１３（ｄ）に示すように、ダイシングブレード１０４を用いて、ダイシングブレード１０４を例えば矢印Ａの方向へ回転させ、パッケージ基板１３１を矢印Ａの方向へ移動させながらパッケージ基板１３１を切断し、個々のパッケージ構造２００を分離する。
【００９１】
しかる後、完成したパッケージ構造２００の電気的試験を行い（ステップＳ２０）、製品として出荷する。
【００９２】
以上説明したように、本実施形態によれば、ＦｅＲＡＭに薄型パッケージ構造としてＦＢＧＡを適用するも、強誘電体キャパシタの特性劣化を抑止し、小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップを実現することができる。
【００９３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９４】
（付記１）２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップを形成する工程と、
前記半導体チップを、フィラーの含有率が９０重量％以上である封止樹脂を用いて封止し、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９５】
（付記２）前記封止樹脂は、前記フィラーの含有率が９０重量％〜９３重量％の範囲内の値とされてなるものであることを特徴とする付記１に記載の半導体装置の製造方法。
【００９６】
（付記３）前記封止樹脂は、エポキシ樹脂、ビフェニル樹脂及び多官能樹脂からなる群のうちから選ばれた一種を含有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００９７】
（付記４）前記フィラーは、珪素酸化物、窒化アルミニウム、窒化硼素、硼酸アルミニウム、酸化アルミニウム、酸化マグネシウム及びダイヤモンドからなる群のうちから選ばれた一種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００９８】
（付記５）前記フィラーは球状フィラーであることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記６）前記フィラーは、サイズの異なる２種以上の球状フィラーからなることを特徴とする付記５に記載の半導体装置の製造方法。
【０１００】
（付記７）前記封止樹脂は、同一の材料からなる単独の前記フィラー又は異なる材料からなる２種以上の前記フィラーが組み合わされてなるものを含有することを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記８）前記半導体チップを前記封止樹脂により封止する工程において、前記封止樹脂を金型に流し込む圧力を７５ｋｇ／ｃｍ2以上とすることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記９）前記半導体チップを前記封止樹脂により封止する工程において、前記半導体チップを封止した前記封止樹脂に対して、前記封止樹脂における架橋反応を完結させるに足る温度で行う第１の熱処理と、前記第１の熱処理の前後においてそれぞれ前記第１の熱処理よりも低温で行う第２の熱処理とを施すことを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１０）前記半導体チップを前記封止樹脂により封止する工程において、前記封止樹脂が流し込まれる金型の温度を１４０℃〜１７０℃に調節することを特徴とする付記９に記載の半導体装置の製造方法。
【０１０４】
（付記１１）前記半導体チップを形成する工程において、２２０℃以下の接続温度で前記半導体チップにワイヤボンディング処理を施すことを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記１２）２つの電極により強誘電特性を有する強誘電体膜を挟持してなる強誘電体キャパシタ構造を含む半導体素子が複数配設されてなるメモリセルを備えた半導体チップと、
前記半導体チップを覆って封止する封止樹脂と
を含み、実装高さが１．２７ｍｍ以下の薄型パッケージ構造を構成しており、
前記封止樹脂は、フィラーの含有率が９０重量％以上のものであることを特徴とする半導体装置。
【０１０６】
（付記１３）前記封止樹脂は、前記フィラーの含有率が９０重量％〜９３重量％の範囲内の値とされてなるものであることを特徴とする付記１２に記載の半導体装置。
【０１０７】
（付記１４）前記封止樹脂は、エポキシ樹脂、ビフェニル樹脂及び多官能樹脂からなる群のうちから選ばれた一種を含有することを特徴とする付記１２又は１３に記載の半導体装置。
【０１０８】
（付記１５）前記フィラーは、酸化珪素、窒化アルミニウム、窒化硼素、硼酸アルミニウム、酸化アルミニウム、酸化マグネシウム及びダイヤモンドからなる群のうちから選ばれた一種であることを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置。
【０１０９】
（付記１６）前記フィラーは球状フィラーであることを特徴とする付記１２〜１５のいずれか１項に記載の半導体装置。
【０１１０】
（付記１７）前記フィラーは、サイズの異なる２種以上の球状フィラーからなることを特徴とする付記１６に記載の半導体装置。
【０１１１】
（付記１８）前記フィラーは、サイズの異なる２種の球状フィラーからなり、
小さいサイズの球状フィラーの直径は、大きいサイズの球状フィラーの直径の略０．３５倍であり、前記封止樹脂中における小さいサイズの球状フィラーと大きいサイズの球状フィラーの存在比が略同一であることを特徴とする付記１６に記載の半導体装置。
【０１１２】
（付記１９）前記封止樹脂の含有する全ての前記球状フィラーのうち、９９％以上が直径３μｍ〜９μｍの範囲内とされてなることを特徴とする付記１６〜１８のいずれか１項に記載の半導体装置。
【０１１３】
（付記２０）前記封止樹脂は、同一の材料からなる単独の前記フィラー又は異なる材料からなる２種以上の前記フィラーが組み合わされてなるものを含有することを特徴とする付記１２〜１９のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【０１１４】
【図１】プレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２】図１に引き続き、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３】図２に引き続き、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４】図３に引き続き、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５】第１の実施形態のパッケージ構造を形成するための各工程を示すフロー図である。
【図６】図５の各工程を実行する様子を示す模式図である。
【図７】図６の各工程のうち、所定の工程における半導体チップの様子を示す概略平面図である。
【図８】図７に引き続き、図６の各工程のうち、所定の工程における半導体チップの様子を示す概略平面図である。
【図９】封止樹脂のキュアー処理時における温度設定を示す特性図である。
【図１０】ペレット状の封止樹脂が熱硬化する様子を示す模式図である。
【図１１】第１の実施形態の完成したＴＳＯＰのパッケージ構造を示す概略斜視図である。
【図１２】第２の実施形態のパッケージ構造を形成するための各工程を示すフロー図である。
【図１３】図１２の各工程を実行する様子を示す模式図である。
【符号の説明】
【０１１５】
１０  シリコン半導体基板（シリコンウェーハ）
２０  ＭＯＳトランジスタ
３０  強誘電体キャパシタ構造
１００  ＴＳＯＰのパッケージ構造
１０６  金型
１１１  半導体チップ
１１２  リードフレーム
１１５  封止樹脂
１１６〜１１９，１２１，１２２  球状フィラー
１３１  パッケージ基板
２００  ＦＢＧＡのパッケージ構造
【図１】
2007027514.tif 000004
【図２】
2007027514.tif 000005
【図３】
2007027514.tif 000006
【図４】
2007027514.tif 000007
【図５】
2007027514.tif 000008
【図６】
2007027514.tif 000009
【図７】
2007027514.tif 000010
【図８】
2007027514.tif 000011
【図９】
2007027514.tif 000012
【図１０】
2007027514.tif 000013
【図１１】
2007027514.tif 000014
【図１２】
2007027514.tif 000015
【図１３】
2007027514.tif 000016
【手続補正書】
【提出日】平成18年12月11日(2006.12.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
続いて、図２（ｃ）に示すように、第２の層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を覆うように、第２の層間絶縁膜３３を形成する。ここで、第２の層間絶縁膜３３としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
続いて、図３（ａ）に示すように、第１の配線４５を形成する。
詳細には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。このとき、バリアメタル膜４２がビア孔３４ａ，３５ａの内壁面を覆うように形成される。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。このとき、Ａｌ合金膜（ここではＡｌ−Ｃｕ膜）によりビア孔３４ａ，３５ａ内がバリアメタル膜４２を介して埋め込まれる。図示の例では、配線膜４３のビア孔３４ａ，３５ａがＡｌ合金膜で充填された部分をビア部３４，３５として示す。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ膜（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
次に、プラグ４８とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ膜（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
完成したＴＳＯＰのパッケージ構造１００を図１１に示す（便宜上、一部を除去して示す）。
パッケージ構造１００は、ダイパッド１１２ａ上にＦｅＲＡＭの半導体チップ１１１が載置固定され、半導体チップ１１１とインナーリード１１２ｂとが金線１１４でワイヤボンディングされている。そして、ワイヤボンディングされた半導体チップ１１１が封止樹脂１０５でモールディングされ、封止樹脂１０５の端部からアウターリード１１２ｃを突出させた構造に形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
続いて、パッケージ基板１３１から個片に切断し、個々のパッケージ構造とする（ステップＳ１９）。
詳細には、図１３（ｄ）に示すように、ダイシングブレード１０４を用いて、ダイシングブレード１０４を例えば矢印Ａの方向へ回転させ、パッケージ基板１３１を矢印Ｂの方向へ移動させながらパッケージ基板１３１を切断し、個々のパッケージ構造２００を分離する。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2007027514.tif 000017