(57)【要約】【課題】漏洩電流を減少させて全体電流消耗を低減させることができるレベルシフタ及びこれを含むブロックドライバーを提供する。【解決手段】レベルシフタは、出力信号をイネーブルするイネーブル部を備える。前記イネーブル部は、制御ノードと出力信号との間に形成される制御ＰＭＯＳトランジスタを含む。前記制御ＰＭＯＳトランジスタのバルクに印加されるバルク電圧は、前記制御ＰＭＯＳトランジスタのソースである制御ノードより高い電圧レベルを有する。この構成によれば、前記昇圧電圧から前記ブロックワード信号への漏洩電流が格段に減少して、全体的な消耗電流が減少する。また、選択されたブロックと隣り合うブロックとにおけるＮ−ＷＥＬＬ間の電圧差が格段に減少して、Ｎ−ＷＥＬＬ間の間隔を減少させることができる。【選択図】図４
2007157318.tif 000002
【特許請求の範囲】
【請求項１】
一方向スイング電圧が電源電圧である入力信号に対し、一方向スイング電圧が正の昇圧電圧にシフトされる出力信号を発生するレベルシフタにおいて、
前記入力信号に応じて前記出力信号をイネーブルするイネーブル部と、
前記入力信号に応じて前記出力信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記昇圧電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記出力信号を前記昇圧電圧にイネーブルするために、前記昇圧電圧との電圧差が前記出力信号の電圧と前記昇圧電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端子と前記制御ノードとの間に形成され、前記出力信号によって制御されるシフト手段と、
前記制御ノードと前記出力信号との間に形成され、前記入力信号に応じてゲーティングされる制御ＰＭＯＳトランジスタと、
所定のバルク電圧を前記制御ＰＭＯＳトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記昇圧電圧との電圧差が前記制御ノードの電圧と前記昇圧電圧との電圧差より小さい、
ことを特徴とするレベルシフタ。
【請求項２】
前記バルク電圧発生手段は、前記シフト電圧端子と前記制御ＰＭＯＳトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
前記シフト手段は、前記シフト電圧端子と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載のレベルシフタ。
【請求項４】
前記ディスエーブル部は、
前記入力信号に応答するインバーターと、
一つの端子が前記出力信号に連結され、前記電源電圧によってゲーティングされるデプリーションタイプの第１ディスエーブルＮＭＯＳトランジスタと、
一つの端子には前記第１ディスエーブルＮＭＯＳトランジスタの他の端子が連結され、他の端子には前記インバーターから出力される信号が印加され、前記電源電圧によってゲーティングされるエンハンスメントタイプの第２ディスエーブルＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載のレベルシフタ。
【請求項５】
提供されるアドレスに応じて、正の昇圧電圧にシフトされるブロックワード信号を発生する不揮発性半導体メモリ装置のブロックドライバーにおいて、
一方向スイング電圧が電源電圧であるデコーディング信号に対し、一方向スイング電圧が前記昇圧電圧にレベルシフトされるブロックワード信号を発生するレベルシフタであって、前記昇圧電圧を前記ブロックワード信号に伝送する制御ＰＭＯＳトランジスタを含む前記レベルシフタと、
前記アドレスに応じて前記デコーディング信号を発生するデコーディングブロックとを備え、
前記制御ＰＭＯＳトランジスタのバルクには、前記ブロックワード信号をディスエーブルする際に、ソース端子の電圧より高いレベルの電圧が印加される、
ことを特徴とする不揮発性半導体メモリ装置のブロックドライバー。
【請求項６】
前記レベルシフタは、
前記デコーディング信号に応じて前記ブロックワード信号をイネーブルするイネーブル部と、
前記デコーディング信号に応じて前記ブロックワード信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記昇圧電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記ブロックワード信号を前記昇圧電圧にイネーブルするために、前記昇圧電圧との電圧差が前記出力信号の電圧と前記昇圧電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によって制御される前記シフト手段と、
前記制御ノードと前記ブロックワード信号との間に形成され、前記デコーディング信号に応じてゲーティングされる制御ＰＭＯＳトランジスタと、
所定のバルク電圧を前記制御ＰＭＯＳトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記シフト電圧との電圧差が前記制御ノードの電圧と前記シフト電圧との電圧差より小さい、
ことを特徴とする請求項５に記載の不揮発性半導体メモリ装置のブロックドライバー。
【請求項７】
前記バルク電圧発生手段は、前記シフト電圧端子と前記制御ＰＭＯＳトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクＮＭＯＳトランジスタを含むことを特徴とする請求項６に記載の不揮発性半導体メモリ装置のブロックドライバー。
【請求項８】
前記シフト手段は、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトＮＭＯＳトランジスタを含むことを特徴とする請求項６に記載の不揮発性半導体メモリ装置のブロックドライバー。
【請求項９】
提供される入力信号に対し、一方向スイング電圧がシフト電圧にシフトされる出力信号を発生するレベルシフタにおいて、
前記入力信号に応じて前記出力信号をイネーブルするイネーブル部と、
前記入力信号に応じて前記出力信号をディスエーブルするディスエーブル部とを備え、
前記イネーブル部は、
前記シフト電圧を受けるシフト電圧端子と、
所定の制御ノードと、
前記出力信号を前記シフト電圧にイネーブルするために、前記シフト電圧との電圧差が前記出力信号の電圧と前記シフト電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号に制御される前記シフト手段と、
前記制御ノードと前記出力信号との間に形成され、前記入力信号に応じてゲーティングされる制御ＭＯＳトランジスタと、
所定のバルク電圧を前記制御ＭＯＳトランジスタのバルクに発生するためのバルク電圧発生手段とを備え、
前記バルク電圧と前記シフト電圧との電圧差が前記制御ノードの電圧と前記シフト電圧との電圧差より小さい、
ことを特徴とするレベルシフタ。
【請求項１０】
前記バルク電圧発生手段は、前記シフト電圧端と前記制御ＭＯＳトランジスタのバルクとの間に形成され、前記制御ノードによってゲーティングされるデプリーションタイプのバルクＭＯＳトランジスタを含むことを特徴とする請求項９に記載のレベルシフタ。
【請求項１１】
前記シフト手段は、前記シフト電圧端と前記制御ノードとの間に形成され、前記出力信号によってゲーティングされるデプリーションタイプのシフトＭＯＳトランジスタを含むことを特徴とする請求項１０に記載のレベルシフタ。
【請求項１２】
前記ディスエーブル部は、
前記入力信号に応答するインバーターと、
一つの端子が前記出力信号に連結され、前記入力信号の一方向スイング電圧によってゲーティングされるデプリーションタイプの第１ディスエーブルＭＯＳトランジスタと、
一つの端子には前記第１ディスエーブルＭＯＳトランジスタの他の端子が連結され、他の端子には前記インバーターから出力される信号が印加され、前記入力信号の一方向スイング電圧によってゲーティングされるエンハンスメントタイプの第２ディスエーブルＭＯＳトランジスタとを備えることを特徴とする請求項１１に記載のレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置に係り、一方向スイング電圧をシフト（ｓｈｉｆｔｉｎｇ）させるレベルシフタ及びこれを含むブロックドライバーに関するものである。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置は、データを記憶するための複数のメモリセルを含む。データプログラム動作の時、選択されたメモリセルのワードラインには、高い電圧レベルのプログラム電圧（例えば、２３．５Ｖ）が提供される。この場合、選択されたメモリセルのワードラインにプログラム電圧を伝送するための伝送トランジスタは、前記プログラム電圧以上の高電圧の昇圧電圧（例えば、２５Ｖ）にシフトされるブロックワード信号によってゲーティングされることが要求される。
【０００３】
一方、ブロックワード信号は、プログラムしようとするメモリセルが含まれるメモリブロックを選択するデコーディング信号によって活性化される。この際、デコーディング信号のプルアップ電圧は電源電圧である。したがって、ブロックワード信号を発生するブロックドライバーには、前記昇圧電圧のプルアップ電圧を有するブロックワード信号を発生するために、レベルシフタを内蔵することが一般的である。
【０００４】
図１は従来のブロックドライバーに内蔵されるレベルシフタを示す図である。図１のレベルシフタにおいて、デコーディング信号（／ＸＤＥＣ）が接地電圧（ＶＳＳ）に駆動される時、ブロックワード信号（ＢＬＫＷＬ）は、ＮＭＯＳトランジスタ１３及びＰＭＯＳトランジスタ１５を通じて、昇圧電圧（ＶＰＰ）にイネーブルされる。そして、デコーディング信号（／ＸＤＥＣ）が電源電圧（ＶＤＤ）に駆動される時、ブロックワード信号（ＢＬＫＷＬ）はディスエーブル部１１によって接地電圧（ＶＳＳ）にディスエーブルされる。
【０００５】
ここで、ＮＭＯＳトランジスタ１３はデプリーションタイプのトランジスタである。したがって、ＮＭＯＳトランジスタ１３に対して接地電圧（ＶＳＳ）に近い電圧が印加されても、所定量の電流が流れることになる。よって、ＰＭＯＳトランジスタ１５は、出力信号（ＶＯＵＴ）のディスエーブルの際に、高いスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を有するように設計されることが要求される。このような高いスレショルド電圧を有するＰＭＯＳトランジスタ１５によって、昇圧電圧（ＶＰＰ）とブロックワード信号（ＢＬＫＷＬ）との間の漏洩電流を最小化することができる。
【０００６】
ところが、図１のレベルシフタにおいては、ＰＭＯＳトランジスタ１５のバルクには、デプリーションＮＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１５の共通接合端子Ｎ１４が連結される。すなわち、ＰＭＯＳトランジスタ１５のバルクには、出力信号（ＶＯＵＴ）のディスエーブルの際に、デプリーションＮＭＯＳトランジスタ１３のスレショルド電圧（Ｖｔｎ１）（例えば、２．５Ｖ）が印加される。ここで、ＰＭＯＳトランジスタ１５のスレショルド電圧（Ｖｔｐ）は−０．７Ｖ程度である。参考として、ブロックワード信号（ＢＬＫＷＬ）が昇圧電圧（ＶＰＰ）にイネーブルされる場合には、ＰＭＯＳトランジスタ１５のバルクには昇圧電圧（ＶＰＰ）が印加される。
【０００７】
結果的に、図１のＰＭＯＳトランジスタ１５は相対的に低いスレショルド電圧を有することになり、これによって、相対的に大きいサブスレショルド電圧電流（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｃｕｒｒｅｎｔ）が発生することになる。特に、不揮発性半導体メモリ装置の動作電圧である電源電圧（ＶＤＤ）のレベルが１．８Ｖ程度に低くなる場合には、図１のＰＭＯＳトランジスタ１５はターンオン状態になり、デプリーションＮＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１５を通じて流れる電流（Ｉ１参照）は非常に大きくなる。
【０００８】
したがって、従来のレベルシフタ及びこれを含むブロックドライバーは、大きな漏洩電流が発生して、全体的に大きな電流消耗が発生する問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、漏洩電流を減少して全体的な電流消耗を低減させることができるレベルシフタ及びこれを含むブロックドライバーを提供することにある。
【課題を解決するための手段】
【００１０】
前記のような技術的課題を達成するための本発明の一面は、一方向スイング電圧が電源電圧である入力信号に対して正の昇圧電圧にシフトされる出力信号を発生するレベルシフタに関する。本発明のレベルシフタは、前記入力信号に応じて前記出力信号をイネーブルするイネーブル部と、前記入力信号に応じて前記出力信号をディスエーブルするディスエーブル部を備える。前記イネーブル部は、前記昇圧電圧を受けるシフト電圧端子と、所定の制御ノードと、前記出力信号を前記昇圧電圧にイネーブルするために、前記昇圧電圧との電圧差が前記出力信号の電圧と前記昇圧電圧との電圧差より小さい電圧レベルを前記制御ノードに提供するように駆動されるシフト手段であって、前記シフト電圧端子と前記制御ノードとの間に形成され、前記出力信号によって制御されるシフト手段と、前記制御ノードと前記出力信号との間に形成され、前記入力信号に応じてゲーティングされる制御ＰＭＯＳトランジスタと、所定のバルク電圧を前記制御ＰＭＯＳトランジスタのバルクに発生するためのバルク電圧発生手段とを備える。ここで、前記バルク電圧と前記昇圧電圧との電圧差が前記制御ノードの電圧と前記昇圧電圧との電圧差より小さい。
【００１１】
前記のような技術的課題を達成するための本発明の他の面は、提供されるアドレスに応じて、正の昇圧電圧にシフトされるブロックワード信号を発生する不揮発性半導体メモリ装置のブロックドライバーに関する。本発明のブロックドライバーは、一方向スイング電圧が電源電圧であるデコーディング信号に対し、一方向スイング電圧が前記昇圧電圧にレベルシフトされるブロックワード信号を発生するレベルシフタであって、前記昇圧電圧を前記ブロックワード信号に伝送する制御ＰＭＯＳトランジスタを含む前記レベルシフタと、前記アドレスによる前記デコーディング信号を発生するデコーディングブロックとを備える。前記制御ＰＭＯＳトランジスタのバルクには、前記ブロックワード信号のディスエーブルの際に、ソース端子の電圧より高いレベルの電圧が印加される。
【発明の効果】
【００１２】
前記のような本発明のレベルシフタ及びこれを含むブロックドライバーにおいては、昇圧電圧とブロックワード信号との間に形成される制御ＰＭＯＳトランジスタのバルクに印加されるバルク電圧のレベルが増加する。したがって、前記制御ＰＭＯＳトランジスタのスレショルド電圧が増加することになる。よって、本発明のレベルシフタ及びこれを含むブロックドライバーによれば、前記昇圧電圧から前記ブロックワード信号への漏洩電流が減少し、全体的な消耗電流の大きさが減少する。
【００１３】
また、本発明のレベルシフタ及びこれを含むブロックドライバーによれば、選択されるブロックと隣接したブロックとにおいてＮ−ＷＥＬＬ間の電圧差が減少して、Ｎ−ＷＥＬＬの間の間隔を減少させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明及び本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一構成要素は、できるだけ同一参照符号で示そうとすることに留意すべきである。そして、本発明の要旨を埋没させうると判断される公知機能及び構成についての詳細な技術は省略する。
【００１５】
まず、本発明を適用可能な不揮発性半導体メモリ装置のメモリセルの基本的な構造及びプログラム原理を説明する。図２ａは、不揮発性半導体メモリ装置のワードラインとビットラインに連結される一つのメモリセルの典型的な構造を示し、図２ｂは、一つのメモリセルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の特性を示す。しかし、図２ａ及び図２ｂに示す例は単なる一例に過ぎず、本発明の範囲を制限するものではない。
【００１６】
図２ａ及び図２ｂを参照すれば、メモリセルは、基板（ｓｕｂｓｔｒａｔｅ）３の表面上に位置するソース領域（ｓｏｕｒｃｅ  ｒｅｇｉｏｎ）４とドレイン領域（ｄｒａｉｎ  ｒｅｇｉｏｎ）５とを含む。図２ａにおいて、基板３はＰ型であり、ソース領域４とドレイン領域５はＮ＋型である。ゲート構造は、ソース領域４とドレイン領域５との間に定義されるチャンネル領域（ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）の上部に整列される。ゲート構造は、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）１と制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）２とを含む。図示されていないが、トンネリング誘電体層（ｔｕｎｎｅｌｉｎｇ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）がフローティングゲート１と基板３の表面との間に挿入され、他の薄膜酸化層（ｔｈｉｎ  ｏｘｉｄｅ  ｌａｙｅｒ）（あるいは、制御誘電体層）がフローティングゲート１と制御ゲート２との間に挿入されている。図示の例において、ドレイン電圧（Ｖｄ）はビットライン（ＢＬ）から供給され、制御ゲート２の電圧（Ｖｃｇ）はワードライン（ＷＬ）から供給され、ソース電圧（Ｖｓ）は接地電圧（ＶＳＳ）のような基準電位に連結される。
【００１７】
メモリセルのスレショルド電圧（Ｖｔｈ）は保存された論理値を定義する。すなわち、メモリセルが初期状態（‘消去状態’ともいう）にある場合には、図２ｂに示すように、メモリセルのスレショルド電圧（Ｖｔｈ）は相対的に低い。一方にメモリセルがプログラム状態にある場合には、メモリセルのスレショルド電圧（Ｖｔｈ）は相対的に高い。
【００１８】
メモリ初期状態からプログラム状態に転換（プログラム）するために、ファウラー−ノルドハイムトンネリング（Ｆｏｗｅｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ、以下、‘ＦＮトンネリング’という）として広く知られたプロセスが利用される。このプロセスを簡単に説明すれば、比較的大きい正（＋）の電位差が制御ゲート２と基板３との間に与えられ、基板３のチャンネル内に励起された電子（ｅｘｃｉｔｅｄ  ｅｌｅｃｔｒｏｎｓ）がフローティングゲート１にトラップされる。このような負（−）にチャージされた（ｃｈａｒｇｅｄ）電子はメモリセルのスレショルド電圧を増加させる。
【００１９】
以下、添付図面に基づいて本発明の好適な実施形態を説明することで、本発明を詳細に説明する。
【００２０】
図３は本発明の一実施形態としてのブロックドライバーを説明するための図である。本発明の一実施形態としてのブロックドライバーはレベルシフタ１００及びデコーディングブロック２００を含み、提供されるアドレスＡＤＤに応じてシフト電圧である正の昇圧電圧ＶＰＰ（例えば、２５Ｖ）にイネーブルされるブロックワード信号ＢＬＫＷＬを発生する。
【００２１】
ブロックワード信号ＢＬＫＷＬはワードライン駆動回路３００に提供される。ワードライン駆動回路３００は、ワードラインイネーブル信号ＷＥＮ＜１：３２＞の電圧レベルを、メモリブロック４００のメモリセルを駆動するワードラインＷＬ＜１：３２＞に提供する。この際、プログラムしようとするメモリセルを駆動するワードラインＷＬに対応するワードラインイネーブル信号（ＷＥＮ）はプログラム電圧（Ｖｐｇｍ）を有する。
【００２２】
レベルシフタ１００は、デコーディングブロック２００から提供されるデコーディング信号／ＸＤＥＣを入力信号ＶＩＮとし、ワードライン駆動回路３００に提供するブロックワード信号ＢＬＫＷＬを出力信号ＶＯＵＴとする。そして、ブロックワード信号ＢＬＫＷＬは、デコーディング信号／ＸＤＥＣによる電圧レベルを有する。この際、デコーディング信号／ＸＤＥＣは、接地電圧ＶＳＳ（例えば、０Ｖ）と電源電圧ＶＤＤ（例えば、１．７Ｖ）との間でスイングする信号であって、電源電圧ＶＤＤの一方向スイング電圧を有する。一方、ブロックワード信号ＢＬＫＷＬは、接地電圧ＶＳＳと昇圧電圧（ＶＰＰ）との間でスイングする信号であって、昇圧電圧ＶＰＰの一方向スイング電圧を有する。結果的に、ブロックワード信号ＢＬＫＷＬは、デコーディング信号／ＸＤＥＣに対し、一方向スイング電圧が電源電圧（ＶＤＤ）から昇圧電圧ＶＰＰにレベルシフタされる。ここで、一方向スイング電圧は、信号の電圧スイング幅の上限又は下限を意味する。
【００２３】
レベルシフタ１００は制御ＰＭＯＳトランジスタ１１３を含む。制御ＰＭＯＳトランジスタ１１３は、ブロックワード信号ＢＬＫＷＬをイネーブルする時に、昇圧電圧ＶＰＰをブロックワード信号ＢＬＫＷＬに提供するように駆動される。また、制御ＰＭＯＳトランジスタ１１３は、ブロックワード信号ＢＬＫＷＬをディスエーブルする際には、昇圧電圧ＶＰＰ側とブロックワード信号ＢＬＫＷＬとの間の連結を遮断するように駆動される。
【００２４】
本発明の一実施形態においては、ブロックワード信号ＢＬＫＷＬのディスエーブルの際、制御ＰＭＯＳトランジスタ１１３のバルクには、ソース電圧Ｖｓより高いバルク電圧Ｖｂｕｌｋが印加されることが注目すべき点であり、これについては後に詳細に説明する。
【００２５】
デコーディングブロック２００は、アドレスＡＤＤをデコーディングしたデコーディング信号／ＸＤＥＣを発生する。デコーディング信号／ＸＤＥＣは、メモリブロック４００を特定するアドレスＡＤＤが発生すれば、電源電圧ＶＤＤから接地電圧ＶＳＳに制御される。この際、ブロックワード信号ＢＬＫＷＬは、接地電圧ＶＳＳから昇圧電圧ＶＰＰに制御される。
【００２６】
図４は図３のレベルシフタ１００を具体的に示す図である。図４を参照すれば、レベルシフタ１００は、イネーブル部１１０及びディスエーブル部１２０を備える。イネーブル部１１０は、デコーディング信号／ＸＤＥＣが接地電圧ＶＳＳに駆動される時、ブロックワード信号ＢＬＫＷＬを昇圧電圧ＶＰＰにイネーブルする。そして、ディスエーブル部１２０は、デコーディング信号／ＸＤＥＣが電源電圧ＶＤＤに駆動される時、ブロックワード信号ＢＬＫＷＬを接地電圧ＶＳＳにディスエーブルする。
【００２７】
イネーブル部１１０は、具体的には、シフト電圧端子Ｎｓｈ、制御ノードＮｃ、シフト手段１１１、制御ＰＭＯＳトランジスタ１１３及びバルク電圧発生手段１１５を備える。シフト電圧端子Ｎｓｈを介して、シフト電圧である昇圧電圧ＶＰＰが供給される。
【００２８】
シフト手段１１１は、ブロックワード信号ＢＬＫＷＬを昇圧電圧ＶＰＰにイネーブルするために、シフト電圧端子Ｎｓｈと制御ノードＮｃとの間に形成される。そして、シフト手段１１１は、ブロックワード信号ＢＬＫＷＬによってゲーティングされる。シフト手段１１１によって、昇圧電圧ＶＰＰと制御ノードＮｃとの間の電圧差は、昇圧電圧ＶＰＰとブロックワード信号ＢＬＫＷＬとの間の電圧差より小さくなる。すなわち、制御ノードＮｃの電圧レベルは、ブロックワード信号ＢＬＫＷＬの電圧レベルより高くなる。
【００２９】
望ましくは、シフト手段１１１は、デプリーションタイプのシフトＮＭＯＳトランジスタ１１１ａを含む。シフトＮＭＯＳトランジスタ１１１ａは、シフト電圧端子Ｎｓｈと制御ノードＮｃとの間に形成され、ブロックワード信号ＢＬＫＷＬによってゲーティングされる。したがって、ブロックワード信号ＢＬＫＷＬのディスエーブルの際に、制御ノードＮｃの電圧Ｖｓは、ブロックワード信号ＢＬＫＷＬの電圧レベルよりＮＭＯＳトランジスタ１１１のスレショルド電圧Ｖｔｎだけ高くなる。
【００３０】
制御ＰＭＯＳトランジスタ１１３は、制御ノードＮｃとブロックワード信号ＢＬＫＷＬとの間に形成され、デコーディング信号／ＸＤＥＣによってゲーティングされる。本実施形態において、制御ノードＮｃの電圧Ｖｓは、制御ＰＭＯＳトランジスタ１１３のソース端子の電圧として作用する。
【００３１】
バルク電圧発生手段１１５は、制御ノードＮｃの電圧に応じたバルク電圧Ｖｂｕｌｋを制御ＰＭＯＳトランジスタ１１３のバルクに供給する。この際、バルク電圧Ｖｂｕｌｋは、ブロックワード信号ＢＬＫＷＬのディスエーブルの際に、制御ノードＮｃより高い電圧レベルを有する。
【００３２】
望ましくは、バルク電圧発生手段１１５は、デプリーションタイプのバルクＮＭＯＳトランジスタ１１５ａを含む。バルクＮＭＯＳトランジスタ１１５ａは、シフト電圧端子Ｎｓｈと制御ＰＭＯＳトランジスタ１１３のバルクとの間に形成される。そして、バルクＮＭＯＳトランジスタ１１５ａは、制御ノードＮｃによってゲーティングされる。よって、ブロックワード信号ＢＬＫＷＬのディスエーブルの際に、バルク電圧Ｖｂｕｌｋは、ブロックワード信号ＢＬＫＷＬの電圧レベルよりも第１ＮＭＯＳトランジスタ１１１のスレショルド電圧Ｖｔｎ１と第２ＮＭＯＳトランジスタ１１５ａのスレショルド電圧Ｖｔｎ２の和（ｓｕｍ）だけ高い電圧レベルを持つ。本実施形態において、Ｖｔｎ１とＶｔｎ２は約２．５Ｖである。
【００３３】
したがって、制御ＰＭＯＳトランジスタ１１３のバルクには、ブロックワード信号（ＢＬＫＷＬ）のディスエーブルの際に、（Ｖｔｎ１＋Ｖｔｎ２）の電圧レベルが印加される。すなわち、図１のＰＭＯＳトランジスタ１５のバルクに印加される（Ｖｔｎ１）の電圧レベルに比べ、相対的に高い電圧レベルが前記制御ＰＭＯＳトランジスタ１１３のバルクに印加される。
【００３４】
その結果、制御ＰＭＯＳトランジスタ１１３は、図１のＰＭＯＳトランジスタ１５に比べ、相対的に高いスレショルド電圧を有することになる。これは、広く知られたバルク効果（ｂｕｌｋ  ｅｆｆｅｃｔ）によるものである。参考として、ブロックワード信号ＢＬＫＷＬのイネーブルの時に、制御ＰＭＯＳトランジスタ１１３のバルクには昇圧電圧（例えば、２５Ｖ）が印加される。
【００３５】
このように、スレショルド電圧レベルが増加するにしたがい、制御ＰＭＯＳトランジスタ１１３のサブスレショルド電圧電流は減少する。特に、不揮発性半導体メモリ装置の動作電圧である電源電圧ＶＤＤのレベルが１．８Ｖ程度に低くなる場合にも、制御ＰＭＯＳトランジスタ１１３はターンオフ（ｔｕｒｎ−ｏｆｆ）状態を維持する。
【００３６】
本発明の一実施形態のレベルシフタ及びこれを含むブロックドライバーによれば、図５に示すように、シフトＮＭＯＳトランジスタ１１１ａと制御ＰＭＯＳトランジスタ１１３を通じて流れる漏洩電流（Ｉ２）は、従来の漏洩電流（Ｉ１）に比べ、著しく減少する。
【００３７】
図６は、本発明のレベルシフタ及びブロックドライバーを採用する不揮発性半導体メモリ装置において、選択されるブロック及びこれと隣り合うブロックのＮ−ＷＥＬＬに印加される電圧間の差を説明するための図である。ここで、各ブロックのＮ−ＷＥＬＬはＰＭＯＳトランジスタ１１３のバルクを形成する。図６を参照すれば、選択されるレベルシフタのＮ−ＷＥＬＬには、昇圧電圧（ＶＰＰ、例えば２５Ｖ）が印加され、これは従来技術の場合と同様である。一方、選択されたブロックに隣り合う非選択のブロックのＮ−ＷＥＬＬには（Ｖｔｎ１＋Ｖｔｎ２、約５Ｖ）の電圧レベルが印加され、これは、（Ｖｔｎ１、約２．５Ｖ）の電圧レベルが印加される従来技術に比べ、格段に増加した電圧レベルである。
【００３８】
これによって、選択されたブロックとそれに隣り合う非選択のブロックとの間のＮ−ＷＥＬＬの電圧差は約２０Ｖである。これは、従来の２２．５Ｖに比べ、格段に減少した電圧差である。これによって、Ｎ−ＷＥＬＬ間のブレークダウン（ｂｒｅａｋｄｏｗｎ）電圧が格段に増加する。言い換えれば、本発明によれば、Ｎ−ＷＥＬＬ間の間隔を減少させることができ、これによってメモリチップのサイズも減少させることができる。
【００３９】
また、図４を参照すれば、ディスエーブル部１２０は、インバーター１２１、第１及び第２ＮＭＯＳトランジスタ１２３、１２５を含む。インバーター１２１は、デコーディング信号／ＸＤＥＣを反転させる。
【００４０】
第１ディスエーブルＮＭＯＳトランジスタ１２３は、一つの端子がブロックワード信号ＢＬＫＷＬに連結され、デコーディング信号／ＸＤＥＣの一方向スイング電圧である電源電圧ＶＤＤによってゲーティングされるデプリーションタイプのトランジスタである。
【００４１】
そして、第２ディスエーブルＮＭＯＳトランジスタ１２５は、一つの端子が第１ディスエーブルＮＭＯＳトランジスタ１２３の他の端子Ｎ１２４に連結され、電源電圧ＶＤＤによってゲーティングされるエンハンスメントタイプのトランジスタである。
【００４２】
ディスエーブル部１２０によって、ブロックワード信号ＢＬＫＷＬは接地電圧ＶＳＳにディスエーブルされる。そして、第１及び第２ＮＭＯＳトランジスタ１２３、１２５によって、ブロックワード信号ＢＬＫＷＬの電圧レベルが昇圧電圧ＶＰＰに上昇しても、ディスエーブル部１２０のインバーター１２１の出力端子Ｎ１２２に印加される電圧を電源電圧ＶＤＤより低い電圧に制御できる。
【００４３】
図７は図３のワードライン駆動回路３００を示す図である。ブロックワード信号ＢＬＫＷＬが昇圧電圧ＶＰＰにイネーブルされれば、伝送トランジスタＴＳ、Ｔ１〜Ｔ３２、ＴＧがターンオンされ、ストリング選択電圧ＳＳ、ワードラインイネーブル信号ＷＥＮ＜１：３２＞の電圧及びグラウンド選択電圧ＧＳがストリング選択ラインＳＳＬ、ワードラインＷＬ＜１：３２＞及びグラウンド選択ラインＧＳＬに伝送される。一方、ブロックワード信号ＢＬＫＷＬが接地電圧ＶＳＳにディスエーブルされれば、伝送トランジスタＴＳ、Ｔ１〜Ｔ３２、ＴＧはターンオフされる。
【００４４】
一方、本発明の技術的思想は、一方向スイング電圧が負（−）の昇圧電圧にスイングされる他の実施形態によっても実現できる。
【００４５】
図８は本発明の他の実施形態によるレベルシフタ１００’を示す図である。図８の実施形態においては、入力信号（ＶＩＮ’）の一方向スイング電圧は接地電圧（ＶＳＳ）であり、出力信号の一方向スイング電圧は負（−）の昇圧電圧（−ＶＰＰ）である。図８のレベルシフタ１００’によって、前記一方向スイング電圧が接地電圧（ＶＳＳ）から負（−）の昇圧電圧（−ＶＰＰ）にシフトされる。
【００４６】
したがって、図８のレベルシフタは、図４のレベルシフタに比べ、トランジスタの極性にのみ違いがあるだけである。よって、図８の実施形態の各構成要素の参照番号及び参照符号は、図４の実施形態の対応する構成要素の参照番号及び参照符号に添え字（’）を加えて示す。
【００４７】
図８のレベルシフタ１００’の構成及び作用は、図４のレベルシフタ１００の構成及び作用に関連する技術を参照すれば、当業者には容易に理解可能であろう。したがって、本明細書では、これについての具体的な説明は省略する。
【００４８】
本発明は図面に示す実施形態に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であれば、これから多様な変形及び等価の他の実施例が可能であることを理解可能であろう。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決定すべきものである。
【産業上の利用可能性】
【００４９】
本発明は、昇圧電圧からの漏洩電流を減少させて、全体的な消耗電流の大きさを減少させるためのもので、半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】従来のブロックドライバーに内蔵されるレベルシフタを示す図である。
【図２ａ】不揮発性半導体メモリ装置のワードラインとビットラインに連結される一つのメモリセルの典型的な構造を示す図である。
【図２ｂ】一つのメモリセルのスレショルド電圧特性を示す図である。
【図３】本発明の一実施例によるブロックドライバーを説明するための図である。
【図４】図３のレベルシフタを具体的に示す図である。
【図５】本発明のレベルシフタによる漏洩電流の減少を説明するための図である。
【図６】本発明のレベルシフタ及びブロックドライバーを採用する不揮発性半導体メモリ装置において、選択されたブロック及びこれと隣り合うブロックのＮ−ＷＥＬＬに印加される電圧の差を説明するための図である。
【図７】図３のワードライン駆動回路を示す図である。
【図８】本発明の他の一実施形態によるレベルシフタを示す図である。
【符号の説明】
【００５１】
１    フローティングゲート
２    制御ゲート
３    基板
４    ソース領域
５    ドレイン領域
１５    ＰＭＯＳトランジスタ
１００、１００’    レベルシフタ
１１０    イネーブル部
１１１    シフト手段
１１１ａ    シフトＮＭＯＳトランジスタ
１１３    ＰＭＯＳトランジスタ
１１５    バルク電圧発生手段
１１５ａ    バルクＮＭＯＳトランジスタ
１２０    ディスエーブル部
１２１    インバーター
１２３    第１ＮＭＯＳトランジスタ
１２５    第２ＮＭＯＳトランジスタ
２００    デコーディングブロック
３００    ワードライン駆動回路
４００    メモリブロック
／ＸＤＥＣ    デコーディング信号
ＢＬＫＷＬ    ブロックワード信号
Ｎｃ    制御ノード
Ｎｓｈ    シフト電圧端
Ｖｂｕｌｋ    バルク電圧
ＶＩＮ    入力信号
ＶＯＵＴ    出力信号
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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