(57)【要約】【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置。【解決手段】第１絶縁膜３０及び強誘電体キャパシタ構造体４０を覆う水素バリア膜６０を形成し、水素バリア膜上に、第２絶縁膜７０を形成し、第２絶縁膜を貫通し、水素バリア膜の表面６０ａに至る第１開口部７２を形成し、水素バリア膜を貫通する第２開口部６２を形成し、かつ第２開口部に連通してエッチングストッパ層４７の厚み内に至る凹部を形成し、凹部の底部を削って、上部電極４６を露出させる第３開口部５２を形成して、第２絶縁膜の表面から上部電極に至るコンタクトホール９０を形成することを特徴とする。【選択図】図１
2007027532.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセル素子が設けられているメモリセルアレイ領域を有する半導体基板と、
前記半導体基板の前記メモリセルアレイ領域を覆って設けられている第１絶縁膜と、
前記メモリセルアレイ領域に、前記第１絶縁膜を貫通して、前記メモリセル素子に接続されて設けられている複数のプラグと、
前記第１絶縁膜上に設けられている強誘電体キャパシタ構造体であって、当該第１絶縁膜の表面の一部分を露出して前記プラグと接続されて設けられている導電性の酸化防止膜、下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体と、
露出している前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜と、
前記水素バリア膜上に設けられている第２絶縁膜と、
前記第２絶縁膜、前記水素バリア膜及び前記エッチングストッパ層を貫通して、前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールと
を具えていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記エッチングストッパ層はシリコン酸化膜であり、かつ前記水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記コンタクトホールの内表面を覆っており、前記水素バリア膜に連接して、前記強誘電体キャパシタ構造体を上側から封止するバリア層をさらに具えていることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記メモリセル素子が設けられている前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、強誘電体キャパシタ構造体を形成する工程であって、該第１絶縁膜の表面の一部分を露出する下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を形成する工程と、
前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜を形成する工程と、
前記水素バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通して、前記水素バリア膜の表面に至る第１開口部を形成する工程と、
前記水素バリア膜を貫通して、該水素バリア膜に前記第１開口部と連通する第２開口部を形成し、かつ該第２開口部に連通して前記エッチングストッパ層の厚み内に至る凹部を形成する工程と、
前記エッチングストッパ層の前記凹部の底部を削って、前記上部電極を露出させる第３開口部を形成して、前記第１開口部、前記第２開口部及び前記第３開口部が互いに連通して前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールを形成する工程と
を含むことを特徴とする前記強誘電体メモリ装置の製造方法。
【請求項５】
複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記メモリセル素子が設けられている前記半導体基板上に、第１絶縁膜を形成する工程と、
前記メモリセルアレイ領域に、前記第１絶縁膜を貫通して、前記メモリセル素子に接続される複数のプラグを形成する工程と、
前記プラグの頂面及び前記第１絶縁膜を覆う酸化防止膜、第１密着膜、該第１密着膜上に設けられる第２密着膜、該第２密着膜上に設けられる下部電極膜、該下部電極膜上に設けられる強誘電体膜、該強誘電体膜上に設けられる上部電極膜、及び該上部電極膜上に設けられるエッチングストッパ膜を順次に成膜する工程と、
前記第１密着膜、前記第２密着膜、前記下部電極膜、前記強誘電体膜、前記上部電極膜、及びエッチングストッパ膜をパターニングして、前記第１絶縁膜の表面の一部分を露出しており、前記プラグと接続される酸化防止層、第１密着層、第２密着層、下部電極、強誘電体層、上部電極、及びエッチングストッパ層が順次に積層されてなる強誘電体キャパシタ構造体を形成する工程と、
露出している前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う水素バリア膜を形成する工程と、
前記水素バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を貫通し、前記水素バリア膜の表面に至る第１開口部を形成する工程と、
前記水素バリア膜を貫通して、当該水素バリア膜に前記第１開口部と連通する第２開口部を形成し、かつ当該第２開口部に連通して前記エッチングストッパ層の厚み内に至る凹部を形成する工程と、
前記エッチングストッパ層の前記凹部の底部を削って、前記上部電極を露出させる第３開口部を形成して、前記第１開口部、前記第２開口部及び前記第３開口部が互いに連通して、前記第２絶縁膜の前記表面から前記上部電極に至るコンタクトホールを形成する工程と
を具えていることを特徴とする強誘電体メモリ装置の製造方法。
【請求項６】
前記コンタクトホールを形成する工程の後に、前記コンタクトホールの内表面を覆っており、前記水素バリア膜に連接して、前記強誘電体キャパシタ構造体を上側から封止するバリア層を形成する工程をさらに具えていることを特徴とする請求項４又は５に記載の強誘電体メモリ装置。
【請求項７】
前記エッチングストッパ膜を形成する工程は、シリコン酸化膜を形成する工程であり、
前記水素バリア膜を形成する工程は、酸化アルミニウム膜を形成する工程であり、
前記第２開口部及び前記凹部を形成する工程は、前記エッチングストッパ膜の前記水素バリア膜に対する選択比が最小でも０．７であるエッチング工程であることを特徴とする請求項４から６のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項８】
前記エッチング工程は、ＢＣｌ3ガス及びＣｌ2ガスを含む混合ガスを用いるドライエッチング工程であることを特徴とする請求項７に記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記エッチング工程は、前記ＢＣｌ3ガスの流量及び前記Ｃｌ2ガスの流量の和を１００ＳＣＣＭとすることを条件として、前記ＢＣｌ3ガスの流量を５０ＳＣＣＭから７０ＳＣＣＭの範囲とし、かつ前記Ｃｌ2ガスの流量を５０ＳＣＣＭから３０ＳＣＣＭの範囲として行われるドライエッチング工程であることを特徴とする請求項８に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有するメモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）やＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００４】
例えば、ＰＺＴ（ジルコン酸チタン酸鉛）である強誘電体層を、内部拡散する水素から保護するために、導電性拡散バリアＴｉＡｌＮ（チタンアルミニウムナイトライド）で強誘電体層を覆う構成が知られている（特許文献１参照。）。
【０００５】
また、メモリセルキャパシタの特性の水素や還元性雰囲気による劣化を抑制及び防止する目的で、メモリセルキャパシタの上側をＴＥＯＳ等を材料とする段差緩和用の層間膜で覆い、さらにこの層間膜を覆う第２水素バリア膜、及びメモリセルキャパシタの下側を覆う第１水素バリア膜を設ける半導体記憶装置及びその製造方法が知られている（特許文献２参照。）。
【０００６】
さらに、層間絶縁膜（interlayer dielectric film)に起因する水素拡散により、強誘電体キャパシタの強誘電特性の劣化を防止する目的で、ＡＬＤ法により形成されるＡｌ2Ｏ3膜及びＴｉＯ2膜の積層膜を、カプセル化バリア膜（encapselating barrier layer)とする構成が開示されている（（非特許文献１参照。）。
【特許文献１】特開２０００−１３３６３３号公報
【特許文献２】特開２００３−０６８９８７号公報
【非特許文献１】Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp. 394-395
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されているように、強誘電体層を覆う水素バリア膜として設けられているＴｉＡｌＮの膜を介してコンタクトとの導通を取ろうとすれば、いわゆるコンタクト抵抗が大きくなってしまい、装置の電気的特性に悪影響を与えるおそれがある。
【０００８】
また、特許文献２が開示するように、強誘電体層を含むメモリセルキャパシタの周囲を段差緩和用のシリコン酸化膜等で覆う構成とすれば、水素バリア膜のエッチング工程において、段差緩和用の膜がエッチングストッパ層として機能するとも考えられる。しかしながら、このような構成とした場合には、段差緩和用の膜が発生する水素によりメモリセルキャパシタが劣化してしまうおそれがある。
【０００９】
さらに非特許文献１が開示する構成の水素バリア膜（カプセル化バリア膜）を開口して、上部電極と導通を取るべく、ＣＦ4＋ＣＨＦ3ガス、Ｃｌ2のプラズマといった塩素系ガス、塩素系ガス及びフッ素系ガスの混合ガスといったエッチングガスを用いれば、キャパシタの上部電極のエッチングレートと水素バリア膜のエッチングレートとがほぼ同等となってしまう。すると、水素バリア膜のエッチング工程に際して上部電極が意図せず余計に削り取られてしまい、結果として上部電極における導通不良が発生し、また、コンタクト抵抗が不安定になってしまうおそれがある。
【００１０】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、水素バリア膜により水素又は水分の浸透を防止しつつ、強誘電体キャパシタの上部電極における導通不良、また、コンタクト抵抗の不安定を効果的に防止することができる強誘電体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
これらの目的の達成を図るため、この発明の強誘電体メモリ装置は、下記のような構成を具えている。
【００１２】
すなわち、強誘電体メモリ装置は、複数のメモリセル素子が設けられているメモリセルアレイ領域を有する半導体基板を有している。
【００１３】
また、強誘電体メモリ装置は、半導体基板のメモリセルアレイ領域を覆って設けられている第１絶縁膜を有している。
【００１４】
さらに、強誘電体メモリ装置は、メモリセルアレイ領域に、第１絶縁膜を貫通して、メモリセル素子に接続されている複数のプラグを有している。
【００１５】
さらにまた、強誘電体メモリ装置は、第１絶縁膜上に設けられている強誘電体キャパシタ構造体であって、第１絶縁膜の表面の一部分を露出してプラグと接続されて設けられている導電性の酸化防止膜、下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を具えている。
【００１６】
また、強誘電体メモリ装置は、露出している第１絶縁膜及び強誘電体キャパシタ構造体を覆う水素バリア膜を具えている。この水素バリア膜上には、第２絶縁膜が設けられている。
【００１７】
さらに強誘電体メモリ装置は、第２絶縁膜、水素バリア膜及びエッチングストッパ層を貫通して、第２絶縁膜の表面から上部電極に至るコンタクトホールを具えている。
【００１８】
また、この発明の強誘電体メモリ装置の製造方法は、下記のような工程を含んでいる。
【００１９】
すなわち、複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する。
【００２０】
メモリセル素子が設けられている半導体基板上に、第１絶縁膜を形成する。
【００２１】
第１絶縁膜上に、強誘電体キャパシタ構造体を形成する工程であって、第１絶縁膜の表面の一部分を露出する下部電極、強誘電体層、上部電極、及びエッチングストッパ層がこの順に含まれている積層体を有する当該強誘電体キャパシタ構造体を形成する。
【００２２】
第１絶縁膜及び強誘電体キャパシタ構造体を覆う水素バリア膜を形成し、水素バリア膜上に、第２絶縁膜を形成する。
【００２３】
第２絶縁膜を貫通して、水素バリア膜の表面に至る第１開口部を形成する。
【００２４】
水素バリア膜を貫通して、水素バリア膜に第１開口部と連通する第２開口部を形成し、かつ第２開口部に連通してエッチングストッパ層の厚み内に至る凹部を形成する。
【００２５】
エッチングストッパ層の凹部の底部を削って、上部電極を露出させる第３開口部を形成して、第１開口部、第２開口部及び第３開口部が互いに連通して第２絶縁膜の表面から上部電極に至るコンタクトホールを形成する。
【発明の効果】
【００２６】
この発明の強誘電体メモリ装置は、特に上部電極に接続されるコンタクトの導通の信頼性が高いため、動作信頼性が高くかつ電気的特性に優れている。
【００２７】
また、この発明の強誘電体メモリ装置の製造方法によれば、水素バリア膜のエッチング工程に際して、上部電極が必要以上に削られてしまうことがないため、いわゆるコンタクト抵抗を安定化させた信頼性の高い強誘電体メモリ装置を効率的に、かつ歩留まりよく製造することができる。
【００２８】
すなわち、上部電極とコンタクトとの接続を、上部電極の劣化を防止しつつ、他の膜等を介さずに直接的に行うことができるので、上記従来の構成と比較してコンタクト抵抗をより低減することができる。また、強誘電体層は、水素バリア膜により覆われるので周囲の絶縁膜に起因する水素による劣化を効果的に防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００３０】
〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の一構成例につき説明する。
【００３１】
図１は、この発明の強誘電体メモリ装置を切断したメモリセルアレイ領域の切り口を示す模式的な図である。
【００３２】
この発明の強誘電体メモリ装置１００は、後述するエッチングストッパ層の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。
【００３３】
図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。半導体基板１１は、このメモリセルアレイ領域１以外に、例えば、後述するメモリセルアレイ領域１内に設けられる構造を電気的に制御する機能を有する構成を含む、いわゆるロジック回路領域等の他の領域を有していてもよい（図示しない。）。
【００３４】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００３５】
メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。これらメモリセル素子１０は、従来公知の素子分離工程により形成された素子分離構造５、例えばこの例ではＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により、互いに素子分離されている。
【００３６】
メモリセルアレイ領域１には、後述する強誘電体層を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されているが、２つの強誘電体キャパシタ構造体を含む領域を図示して説明する。
【００３７】
メモリセル素子１０は、例えばスイッチトランジスタであり、従来公知の構成を有している。例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。
【００３８】
メモリセル素子拡散領域１２は、例えば任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセル素子ゲート電極１４は、メモリセル素子拡散領域１２と組み合わされてメモリセル素子１０とされている。メモリセル素子拡散領域１２及びメモリセル素子ゲート電極１４は、従来公知の任意好適な構成として組み合わせることができる。
【００３９】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＴＥＯＳ膜とも称する。）とするのがよい。
【００４０】
この第１絶縁膜３０には、メモリセルアレイ領域１に設けられている第１コンタクトホール３２が設けられている。第１コンタクトホール３２は、第１絶縁膜３０の表面３０ａからメモリセル素子１０（メモリセル素子拡散領域１２）に至っている。第１コンタクトホールの内表面は、第１バリア層３４により覆われている。第１バリア層３４は、好ましくは窒化チタン（ＴｉＮ）の膜とするのがよい。
【００４１】
第１バリア層３４に覆われた第１コンタクトホール３２は、例えばタングステン（Ｗ）により埋め込まれ、プラグ３６とされている。
【００４２】
第１絶縁膜３０上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４５、上部電極４６を含む複数層の積層体により構成されている。
【００４３】
図示例では、強誘電体キャパシタ構造体４０は、導電性の酸化防止層４１、第１密着層４２、第２密着層４３、下部電極４４、強誘電体層４５、上部電極４６及びエッチングストッパ層４７の積層構造として構成されている。
【００４４】
酸化防止層４１は、好ましくはチタンアルミニウムナイトライド（ＴｉＡｌＮ）の膜とするのがよい。
【００４５】
酸化防止層４１は、第１絶縁膜３０の表面３０ａの一部分を露出させて、パターニングされている。酸化防止層４１のパターン形状は、強誘電体キャパシタ構造体４０全体の機能を発揮するのに必要にして十分である任意好適な平面形状及び面積とすればよい。
【００４６】
酸化防止層４１は、複数のプラグ３６の頂面３６ａを個別に覆って、プラグ３６と電気的に接続されている。
【００４７】
この酸化防止層４１は、製造工程におけるプラズマＣＶＤ工程、又はいわゆる回復アニールと称される熱処理によりプラグ３６の頂面３６ａが酸化されることによる導通不良を防止する。また、酸化防止膜４１は、水分又は水素の浸透を防止する。
【００４８】
酸化防止層４１上には導電性の第１密着層４２が設けられている。第１密着層４２は、好ましくはイリジウム（Ｉｒ）の膜とするのがよい。第１密着層４２のパターン形状は、酸化防止層４１の平面形状と同様の形状とすればよい。
【００４９】
第１密着層４２上には導電性の第２密着層４３が設けられている。第２密着層４３は、好ましくは酸化イリジウム（ＩｒＯ2）の膜とするのがよい。第２密着層４３のパターン形状は、第１密着層４２の平面形状と同様の形状とすればよい。
【００５０】
これら酸化防止膜４１、第１及び第２密着層４２及び４３の積層構造は、この積層構造より上側への水分又は水素の浸透を防止するための構造である。
【００５１】
第２密着層４３上には、第２密着層４３と同様の平面形状を有する下部電極４４が設けられている。下部電極４４は、好ましくは例えばプラチナ（Ｐｔ）により形成するのがよい。
【００５２】
下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４５が積層されている。強誘電体層４５は、好ましくは、例えばＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。
【００５３】
強誘電体層４５上には、強誘電体層４５と同様の平面形状を有する上部電極４６が設けられている。上部電極４６は、好ましくは、例えばプラチナの膜とするのがよい。
【００５４】
上部電極４６上には、エッチングストッパ層４７が設けられている。エッチングストッパ層４７は、上部電極４６と同様の平面形状を有している。エッチングストッパ層４７の材料は、後述する水素バリア膜に対するエッチング工程における選択比を考慮して決定すればよいが、好ましくはシリコン酸化膜とするのがよい。
【００５５】
エッチングストッパ層４７は、その上面４７ａから上部電極４６の上面４６ａに至る開口部（第３開口部５２）を有している。
【００５６】
水素バリア膜６０は、メモリセル領域１にマトリクス状に設けられている複数個の強誘電体キャパシタ構造体４０を一体として覆うように設けられている。すなわち、水素バリア膜６０は、メモリセル領域１全面に設けられている。
【００５７】
水素バリア膜６０は、メモリセル領域１にある強誘電体キャパシタ構造体４０の露出面、すなわち、酸化防止層４１の側面、第１密着層４２の側面、第２密着層４３の側面、下部電極４４の側面、強誘電体層４５の側面、上部電極４６の側面及びエッチングストッパ膜４７の上面４７ａ及び側面である露出面を覆い、かつ残存する第１絶縁膜３０の表面３０ａ上に至って、設けられている。
【００５８】
図示例では、メモリセル領域１のみを図示してあるが、この水素バリア膜６０は、メモリセル領域１に隣接する他領域（図示せず。）、すなわち、例えばロジック回路領域等をも覆う膜として設けられる。
【００５９】
結果として、強誘電体層４５は、水素又は水分非透過である水素バリア膜６０と、既に説明した酸化防止層４１、第１密着層４２及び第２密着層４３とにより、封止されて周囲の構造、特にＣＶＤ法により形成される酸化膜が発生する水素から保護される。
【００６０】
水素バリア膜６０としては、例えば酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯｘ）、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）が挙げられるが、エッチングレート等の条件を考慮すると、好ましくは、酸化アルミニウムの膜とするのがよい。
【００６１】
水素バリア膜６０には、表面６０ａからエッチングストッパ膜４７の上面４７ａに至る開口部（第２開口部６２）が設けられている。この第２開口部６２は、既に説明した第３開口部５２と連通して上部電極４６の上面４６ａの一部分を露出させている。
【００６２】
水素バリア膜６０上には、第２絶縁膜７０が設けられている。第２絶縁膜７０は、例えば、従来公知のＣＶＤ法により形成されるシリコン酸化膜とするのがよい。
【００６３】
第２絶縁膜７０は、水素バリア膜６０上であるメモリセルアレイ領域１から隣接する他領域に至って設けられている。
【００６４】
この第２絶縁膜７０には、その表面７０ａから水素バリア膜６０の表面６０ａに至る開口部、すなわち第１開口部７２が設けられている。第１開口部７２は、第２開口部６２と連通させて設けてある。
【００６５】
すなわち、強誘電体メモリ装置１００は、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至るコンタクトホール（第２コンタクトホール９０）を有している。
【００６６】
第２コンタクトホール９０の内表面（側壁及び底面）及び後述する第１配線層（９２）が形成される第２絶縁膜７０の表面７０ａの一部分には第２バリア層９１が設けられている。すなわち、第２バリア層９１は第１配線層（９２）が延在する領域を覆っている。
【００６７】
この第２バリア層９１は、好ましくは例えば窒化チタン膜とするのがよい。詳細は後述するが、第２バリア層９１は、第１配線層９２と第１絶縁膜３０との密着性を高めるための層であり、第１配線層９２の第２コンタクトホール９０への埋込み性を向上させることができる。同時に、第２バリア層９１は、水素の浸透を防止するバリア膜としても機能する。第２バリア層９１はコンタクトホール９０から露出する水素バリア膜６０に連接して設けられている。すなわち、第２バリア層９１は水素バリア膜６０と相俟って、強誘電体キャパシタ構造体４０を上側から封止して、配線層を経て浸透してくる水素をブロックする。
【００６８】
第１配線層９２は、第２バリア層９１上に設けられている。第１配線層９２は、第２バリア層９１に覆われている第２コンタクトホール９０内を埋め込んで、上部電極４６、すなわち強誘電体キャパシタ構造体４０と電気的に接続されている。
【００６９】
第１配線層９２は、好ましくは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）といった金属配線とするのがよい。
【００７０】
また、第２バリア層９１を設ける構成とすれば、特に第１配線層９２がアルミニウムの配線層である場合には、アルミ配線と上部電極４６の材料であるプラチナとの反応に起因する不具合を効果的に防止することができる。
【００７１】
この第１配線層９２を第１層目として、この第１配線層９２より上側に、さらなる層間絶縁膜及びヴィアを介して、第１配線層９２と電気的に接続される第２、第３の配線層を含む多層配線構造をさらに設けてもよい（図示しない。）。
【００７２】
〈強誘電体メモリ装置の製造方法〉
次に、図２、図３及び図４を参照して、この発明の強誘電体メモリ装置の製造方法例について説明する。
【００７３】
なお、この発明の製造方法は、強誘電体層を含む強誘電体キャパシタ構造体の上部電極に接続されるコンタクトホール（プラグ）の形成工程、すなわち、強誘電体キャパシタ構造体がマトリクス状に配列されるメモリセルアレイ領域における製造工程に特徴を有している。例えば、メモリセルアレイ領域に隣接するメモリセルの動作を制御するロジック回路領域等の構成及びその製造工程は、従来と変わるところがない。
【００７４】
従って、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、１つの強誘電体メモリのメモリセルアレイ領域の一部分のみを図示して説明する。
【００７５】
図２（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す概略的な製造工程図である。
【００７６】
図３（Ａ）及び（Ｂ）は、図２（Ｃ）に続く製造工程図である。
【００７７】
図４（Ａ）及び（Ｂ）は、図３（Ｂ）に続く製造工程図である。
【００７８】
図２（Ａ）に示すように、まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１を含む複数のチップ領域を、マトリクス状に区画しておく。
【００７９】
半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。
【００８０】
具体的には、例えばＬＯＣＯＳ法によるフィールド酸化膜、いわゆるＳＴＩといった素子分離構造５を形成する。
【００８１】
次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。
【００８２】
次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。
【００８３】
具体的には、第１絶縁膜３０の成膜工程は、例えば、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うシリコン酸化膜の成膜工程とするのがよい。第１絶縁膜３０の膜厚は７００ｎｍ程度とすればよい。
【００８４】
次いで、第１絶縁膜３０に、第１絶縁膜３０の表面３０ａからメモリセル素子１０に至る第１コンタクトホール３２を形成する。第１コンタクトホール３２は、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。
【００８５】
次に、第１コンタクトホール３２の露出面全面に、いわゆるバリアメタルである第１バリア膜を成膜する。第１バリア膜としては例えば窒化チタンを、常法に従って成膜すればよい。
【００８６】
次いで、例えばタングステン（Ｗ）といった導電性材料を用いて、第１バリア膜が設けられている第１コンタクトホール３２を常法に従って埋め込み、さらにエッチバック工程を行って、その頂面３６ａが第１絶縁膜３０の表面３０ａから露出するプラグ３６を形成する。この工程により第１バリア膜は、第１コンタクトホール３２の内表面（側面及び底面）をほぼ均一な膜厚で覆う第１バリア層３４となる。
【００８７】
図２（Ｂ）に示すように、第１絶縁膜３０上に、第１プラグ３６の頂面３６ａを覆う酸化防止膜４１Ｘを、常法に従って成膜する。この成膜工程は、所望の材料に応じた任意好適な従来公知のスパッタ法、ＣＶＤ法といった成膜工程とすることができる。
【００８８】
同様の成膜工程により、例えば既に説明した任意好適な成膜材料を用いて、酸化防止膜４１Ｘ上に第１密着膜４２Ｘを、第１密着膜４２Ｘ上に第２密着膜４３Ｘを、第２密着膜４３Ｘ上に下部電極膜４４Ｘを、下部電極膜４４Ｘ上に強誘電体膜４５Ｘを、強誘電体膜４５Ｘ上に上部電極膜４６Ｘを、及び上部電極膜４６Ｘ上にエッチングストッパ膜４７Ｘを順次に成膜する。
【００８９】
具体的には、任意好適な条件でのスパッタ工程により、酸化防止膜４１Ｘ、第１密着膜４２Ｘ、第２密着膜４３Ｘ、下部電極膜４４Ｘ及び上部電極膜４６Ｘを成膜すればよい。
【００９０】
酸化防止膜４１Ｘとしては、Ｔｉ／Ａｌ（組成比１：１）をターゲット材料として、Ａｒ／Ｎ2雰囲気下、印加電力を１００ワット、基板温度を２００℃の条件でＴｉＡｌＮ膜として成膜すればよい。
【００９１】
第１密着膜４２Ｘとしては、上述したように、イリジウムをターゲット材料として、例えば、アルゴン（Ａｒ）ガスを用いて、印加電力１０００ワット、基板温度４００℃の条件で成膜する。膜厚は、５０ｎｍ程度とすればよい。
【００９２】
第２密着膜４３Ｘとしては、上述したように、イリジウムをターゲット材料として、例えば、アルゴン／酸素混合ガスを用いて、印加電力５００ワット、基板温度３５０℃の条件で成膜する。膜厚は、５０ｎｍ程度とすればよい。
【００９３】
下部電極膜４４Ｘ及び上部電極膜４６Ｘとしては、上述したように、プラチナをターゲット材料として、アルゴンガスを用いて、印加電力１０００ワット、基板温度２００℃の条件で成膜する。膜厚は、それぞれ２００ｎｍ程度とすればよい。
【００９４】
強誘電体膜４５Ｘは、常法に従って、従来公知のゾルゲル法により成膜すればよい。
【００９５】
具体的には、ＳＢＴ溶解液を下部電極膜４４Ｘ上に、スピンオン工程により塗布する。次に７００℃で結晶化アニールを行う。さらにＳＢＴ溶解液を重ねて塗布し、７００℃で２度目の結晶化アニールを行う。さらにまた、ＳＢＴ溶解液を重ねて塗布し、今度は８００℃で３度目の結晶化アニールを行えばよい。
【００９６】
上部電極膜４６Ｘ上には、エッチングストッパ膜４７Ｘを形成する。エッチングストッパ膜４７Ｘとしては、好ましくは、例えばシリコン酸化膜を従来公知の任意好適な工程により形成すればよい。
【００９７】
図２（Ｃ）に示すように、これら酸化防止膜４１Ｘ、第１密着膜４２Ｘ、第２密着膜４３Ｘ、下部電極膜４４Ｘ、強誘電体膜４５Ｘ、上部電極膜４６Ｘ及びエッチングストッパ膜４７Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程により、プラグ３６上に載っていて、プラグ３６と電気的に接続されている強誘電体キャパシタ構造体４０を形成する。
【００９８】
強誘電体キャパシタ構造体４０は、酸化防止層４１、第１密着層４２、第２密着層４３、下部電極４４、強誘電体層４５、上部電極４６及びエッチングストッパ層４７が積層されている。すなわち、強誘電体キャパシタ構造体４０は、その最上層に、上部電極４６の上面４６ａのみを覆うエッチングストッパ層４７を有することとなる。
【００９９】
ここで、強誘電体層４５の劣化を回復するためのいわゆる回復アニール工程を行う。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間から９０分間、特に好ましくは６００℃で６０分間程度加熱処理することにより行うのがよい。
【０１００】
この発明の製造工程では、この回復アニール工程を行う際には、メモリセル素子１０に接続されるプラグ３６の頂面３６ａは露出せず、酸化防止層４１により覆われて保護されている。従って、回復アニール工程によるプラグ３６の酸化、ひいてはプラグ３６の酸化に起因する導通不良を効果的に防止することができる。
【０１０１】
図３（Ａ）に示すように、水素バリア膜６０を形成する。水素バリア膜６０は、メモリセル領域１にある強誘電体キャパシタ構造体４０の露出面を覆い、かつこの強誘電体キャパシタ構造体４０の周囲の、第１絶縁膜３０の表面３０ａ上に至る範囲にまで形成する。
【０１０２】
水素バリア膜６０の成膜工程は、水素バリア膜６０を酸化アルミニウム膜とする場合には、例えば原子層成膜法により行うことができる。具体的には、トリエチルアルミニウムガス、オゾンガスを交互にチャンバ内に導入する堆積工程を繰り返すことにより所望の膜厚の酸化アルミニウムを得ることができる。好ましくは水素バリア膜６０の膜厚は５０ｎｍ程度とすればよい。
【０１０３】
強誘電体キャパシタ構造体４０の特に強誘電体層４５は、結果として、その上側に位置する水素バリア膜６０、第２バリア膜９１（後述）及びその下側に位置する酸化防止層４１、及び第１及び第２密着層４２及び４３により、全体が被覆されて、これらにより隙間なく封止される。上述したように酸化防止層４１、第１密着層４２及び第２密着層４３は水素の浸透、すなわち強誘電キャパシタ構造体４０の下側からの水素の侵入を防止する機能も有している。すなわち、強誘電体層４５は外部環境に存在する水素から完全に遮蔽される。
【０１０４】
次に、第２絶縁膜７０を成膜する。この第２絶縁膜７０は、メモリセルアレイ領域１の全面にわたって形成する。すなわち、第２絶縁膜７０は、強誘電体キャパシタ構造体４０を覆う水素バリア膜６０を覆うように成膜する。
【０１０５】
第２絶縁膜７０は、常法に従うＣＶＤ法により、好ましくは、例えばシリコン酸化膜を堆積すればよい。
【０１０６】
次に、第２絶縁膜７０の表面７０ａ全面上に、コンタクトホールを形成するためのレジスト膜８０を、任意好適なレジスト材料を用いて、成膜する。
【０１０７】
レジスト膜８０の表面８０ａから第２絶縁膜７０の表面７０ａに至る開口パターン８２を、常法に従うホトリソグラフィ工程により形成する。この開口パターン８２は、強誘電体キャパシタ構造体４０の直上に位置している。
【０１０８】
次いで、第２コンタクトホール９０（図１参照。）を形成する。この第２コンタクトホール９０は、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至るコンタクトホールである。この第２コンタクトホール９０の形成工程は、３段階のエッチング工程（以下、第１エッチング工程、第２エッチング工程及び第３エッチング工程と称する。）を含んでいる。
【０１０９】
図３（Ｂ）に示すように、第１エッチング工程として、第２絶縁膜７０を貫通し、水素バリア膜６０の表面６０ａに至る第１開口部７２を形成する。この工程は、常法に従い、例えば酸化アルミニウムである水素バリア膜６０をエッチングストッパ膜として用いるエッチング工程として行う。
【０１１０】
図４（Ａ）に示すように、引き続き、第２エッチング工程を行う。この第２エッチング工程は、水素バリア膜６０の表面６０ａからエッチングストッパ層４７の厚み内に至るまで行われる。
【０１１１】
具体的には、この第２エッチング工程は、第１開口部７２と連通して、水素バリア膜６０を貫通する第２開口部６２を形成し、かつ第２開口部６２に連通して、上部電極４６上に設けられているエッチングストッパ層４７の厚み内に至る凹部５２Ｘを形成する工程である。
【０１１２】
このとき、エッチングストッパ層の水素バリア膜に対する選択比が０．７未満であると、エッチングストッパ層４７を貫通して上部電極４６まで過剰にエッチングされて、上部電極４６が減損してしまいコンタクト抵抗が不安定になってしまう場合がある。従って、この第２エッチング工程は、エッチングストッパ層４７の水素バリア膜６０に対する選択比が最小でも０．７程度となるようにして行う。
【０１１３】
この選択比は、大きければ大きいほどよいが、エッチングストッパ層の現実的な膜厚、生産性、コスト等を勘案すると、最小でも０．７程度の選択比とすれば、十分な効果が得られる。
【０１１４】
具体的には、ＢＣｌ3及びＣｌ2といった塩素系ガスの混合ガスを用いたドライエッチング工程として行うのがよい。
【０１１５】
以下に、表１を参照して具体的なエッチング条件につき実施例として説明する。なお、この例ではエッチングストッパ層４７はシリコン酸化膜であり、水素バリア膜６０は酸化アルミニウム膜である。
【０１１６】
表１は、酸化アルミニウム膜をエッチングする際のエッチング条件及びシリコン酸化膜に対する選択比を示す表である。
【０１１７】
【表１】
2007027532.tif 000003
【０１１８】
このように、従来のエッチング条件と比較すると、印加電力をより小さくし、かつＢＣｌ3の流量比を下げることにより、選択比を最適化することができる。
【０１１９】
具体的には、電極印加電力を７０ワット（Ｗ）とし、ＢＣｌ3ガス流量（ＳＣＣＭ）及びＣｌ2ガス流量（ＳＣＣＭ）の和を１００ＳＣＣＭとすることを条件として、ＢＣｌ3ガス流量を好ましくは５０ＳＣＣＭから７０ＳＣＣＭの範囲とし、かつＣｌ2ガス流量を５０ＳＣＣＭから３０ＳＣＣＭの範囲とすれば、Ａｌ2Ｏ3／ＳｉＯ2選択比を０．８〜０．９程度とすることができる。
【０１２０】
すなわち、Ａｌ2Ｏ3／ＳｉＯ2選択比を、従来の塩素ガス、又は塩素ガス及びＦ（フッ素）系ガスの混合ガスを用いた場合と比較して、より小さくすることができるので、第２のエッチング工程によるエッチング量が、エッチングストッパ層４７の厚み内に収まるように制御することが容易となる。
【０１２１】
従って、エッチングストッパ層４７の膜厚は、水素拡散バリア膜のエッチング工程時に、上部電極までエッチングが達しないことを条件として任意好適な膜厚とすることができる。
【０１２２】
結果として、このようなエッチング工程によれば、エッチング（反応）の進行を、エッチングストッパ層４７の厚み内で一旦止めることができる。従って、例えば酸化アルミニウム膜である水素バリア膜６０のエッチング工程に際して、エッチングが過剰に行われてしまうことにより、上部電極４６が過度に削られてしまう現象を防止することができる。
【０１２３】
図４（Ｂ）に示すように、引き続き第３のエッチング工程を行う。第３のエッチング工程は、エッチングストッパ層４７の厚み内に存在する凹部５２Ｘの底部５２Ｘａをエッチングする工程である。この第３のエッチング工程により、上部電極４６の上面４６ａを露出し、かつ第２開口部６２と連通する第３開口部５２を形成する。結果として、第１開口部７２、第２開口部６２及び第３開口部５２が互いに連通して、第２絶縁膜７０の表面７０ａから上部電極４６の上面４６ａに至る第２コンタクトホール９０が完成する。
【０１２４】
第３のエッチング工程は、例えばＣ4Ｆ8／Ａｒ／Ｏ2の混合ガスを用いて行えばよい。具体的には、Ｃ4Ｆ8／Ａｒ／Ｏ2の流量比をそれぞれ、２０ＳＣＣＭ／５００ＳＣＣＭ／１０ＳＣＣＭとし、印加電力を１５００ワットとし、かつ圧力を５．３３Ｐａ（４０ｍＴｏｒｒ）として行えばよい。
【０１２５】
次いで、図４（Ｂ）に示すように、レジスト膜８０を除去した後、第２コンタクトホール９０の内表面（側壁及び底面）及び第２絶縁膜７０の表面７０ａの全面に第２バリア膜９１Ｘを形成する。
【０１２６】
この第２バリア膜９１Ｘは、好ましくはＴｉＮ膜を従来公知の方法により、任意好適な条件で形成すればよい。
【０１２７】
次に、図１に示すように、第１配線層９２を形成する。第１配線層９２は、第２バリア膜９１Ｘに覆われた第２コンタクトホール９０を埋め込んで、上部電極４６に接続して形成する。
【０１２８】
第１配線層９２は、好ましくは、例えば、アルミ（Ａｌ）、銅（Ｃｕ）といった金属材料を用いて、形成すればよい。
【０１２９】
第１配線層９２は、従来公知の成膜工程、ホトリソグラフィ工程及びエッチング工程により、所望の配線パターンにパターニングすればよい。このとき、第２バリア膜９１Ｘは、第１配線層９２の配線パターンと平面的には同一形状に第２バリア層９１としてパターニングされる。
【０１３０】
図示しないが、この第１配線層９２を第１層目として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返すことにより、所望の多層配線構造を形成することができる。
【０１３１】
然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。
【０１３２】
このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚のウェハ１１から製造することができる。
【図面の簡単な説明】
【０１３３】
【図１】この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【図２】（Ａ）図、（Ｂ）図及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を切断した切り口を示す概略的な製造工程図である。
【図３】（Ａ）図及び（Ｂ）図は、図２（Ｃ）に続く、製造工程図である。
【図４】（Ａ）図及び（Ｂ）図は、図３（Ｂ）に続く製造工程図である。
【符号の説明】
【０１３４】
１：メモリセルアレイ領域
５：素子分離構造
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
１４：メモリセル素子ゲート電極
３０：第１絶縁膜
３０ａ：表面
３２：第１コンタクトホール
３４：第１バリア層
３６：プラグ
３６ａ：頂面
４０：強誘電体キャパシタ構造体
４１：酸化防止層
４１Ｘ：酸化防止膜
４２：第１密着層
４２Ｘ：第１密着膜
４３：第２密着層
４３Ｘ：第２密着膜
４４：下部電極
４４Ｘ：下部電極膜
４５：強誘電体層
４５Ｘ：強誘電体膜
４６：上部電極
４６ａ：上面
４６Ｘ：上部電極膜
４７：エッチングストッパ層
４７ａ：上面
４７Ｘ：エッチングストッパ膜
５２：第３開口部
５２Ｘ：凹部
５２Ｘａ：底部
６０：水素バリア膜
６０ａ：表面
６２：第２開口部
７０：第２絶縁膜
７０ａ：表面
７２：第１開口部
８０：レジスト膜
８０ａ：表面
８２：開口パターン
９０：第２コンタクトホール
９１：第２バリア層
９１Ｘ：第２バリア膜
９２：第１配線層
１００：強誘電体メモリ装置
【図１】
2007027532.tif 000004
【図２】
2007027532.tif 000005
【図３】
2007027532.tif 000006
【図４】
2007027532.tif 000007