(57)【要約】【課題】発振装置の電力を削減する。【解決手段】通常の使用状態では、ＰＬＬ周波数シンセサイザ部３１の基準発振器１１、第１分周器１２、位相比較器１３および第２分周器１６は動作せず、消費電流量を格段に小さなものとする。そして、Ａ／Ｄ変換機１８、制御回路２１、Ｄ／Ａ変換器２０、第１スイッチ１７、第２スイッチ１９およびコンデンサ２２を備えることによって、ＰＬＬ周波数シンセサイザ部３１を間欠的に働作させ、出力発振信号Ｓｆｏが所望の周波数となるように較正し、出力発振信号Ｓｆｏを得る。【選択図】図１
2007027981.tif 000002
【特許請求の範囲】
【請求項１】
所定周波数の発振信号を発生する基準発振手段と、
制御電圧に応じた周波数の出力発振信号を発生する電圧制御発振手段と、
前記発振信号と前記出力発振信号に基づく信号との位相差を検出する位相比較手段と、
前記位相差に応じた信号をデジタル値として保存するデジタル値保存手段と、
前記デジタル値に応じたホールド信号を間欠的に更新保持するサンプル・ホールド手段と、
前記基準発振手段、前記位相比較手段および前記デジタル値保存手段の各々の動作の開始および停止を制御するとともに、前記制御電圧を前記位相差に応じた信号または前記ホールド信号のいずれかに切り替える制御手段と、を備え、
前記制御手段は、
前記制御電圧を前記位相差に応じた信号とするように切り替えて所定時間の経過後または前記位相差を所定の範囲内とした後に前記デジタル値保存手段を動作させ、
前記制御電圧を前記ホールド信号とするように切り替えるとともに、前記基準発振手段、前記位相比較手段および前記デジタル値保存手段の各々の動作を停止させることを特徴とする発振装置。
【請求項２】
前記制御手段は、
前記制御電圧を前記ホールド信号とするように切り替えるとともに、前記基準発振手段、前記位相比較手段および前記デジタル値保存手段の各々の動作を停止させることに加え、さらに、間欠的に、前記電圧制御発振手段および前記サンプル・ホールド手段の各々の動作を停止させることを特徴とする請求項１に記載の発振装置。
【請求項３】
前記電圧制御発振手段は、
音響表面波振動子を有し、
前記デジタル値保存手段は、
Ａ／Ｄ変換器と、メモリと、を有し、
前記サンプル・ホールド手段は、
Ｄ／Ａ変換器と、コンデンサと、前記Ｄ／Ａ変換器と前記コンデンサとの間に介在したアナログスイッチと、を有し、
前記デジタル値保存手段に保存するデジタル値は、
前記位相差信号を低域フィルタによって濾波した信号をデジタル値としたものである請求項１に記載の発振装置。
【請求項４】
所定周波数の発振信号を発生する基準発振手段と、制御電圧に応じた周波数の出力発振信号を発生する電圧制御発振手段と、前記発振信号と前記出力発振信号に基づく信号との位相差を検出する位相比較手段と、を備える発振装置の制御方法であって、
前記制御電圧を前記位相差に応じた信号として所定時間が経過するまでまたは前記位相差が所定の範囲内となるまで前記電圧制御発振手段を動作させる第１ステップと、
前記位相差に応じた信号をデジタル値として保存する第２ステップと、
前記デジタル値に応じたホールド信号を間欠的に更新保持する第３ステップと、
前記制御電圧を前記ホールド信号として前記電圧制御発振手段を動作させる第４ステップとを有し、
前記第３ステップと前記第４ステップとを交互に繰り返す、
発振装置の制御方法。
【請求項５】
前記第４ステップの次に、さらに、前記電圧制御発振手段の動作を停止する第５ステップを有し、
前記３ステップないし前記第５ステップを順に繰り返す、請求請４に記載の
発振装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振装置およびその制御方法に関するものである。
【背景技術】
【０００２】
発振装置は、アナログ通信用の無線機（送信機または／および受信機）、データ通信（テレメトリ）用の無線機等に広く用いられている。近年、このような、無線機に用いる発振装置の一例として、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いた、所謂、ＰＬＬ周波数シンセサイザが、多用されている。ＰＬＬ周波数シンセサイザは、広範囲に発振周波数を可変とできることに加え、周波数の安定度が高いことから、無線機に限らず、広く民生機器および産業機器にも用いられている。
【０００３】
図６に、一般的なＰＬＬ周波数シンセサイザ１００を示す。ＰＬＬ周波数シンセサイザ１００は、例えば、クリスタル発振器で構成された基準発振器１０１と、１／Ｍ分周カウンタで構成された１／Ｍ分周器１０２と、イクスクルーシブオア回路で構成された位相比較器１０３と、ラグ・リードフィルタで構成されたループフィルタ１０４と、ＶＣＯ（Ｖｏｔａｇｅ  Ｃｏｎｔｏｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ）で構成された電圧制御発振器１０５と、分周比Ｎが可変とされるプログラマブル分周カウンタで構成された１／Ｎ分周器１０６と、を構成要素としている。
【０００４】
そして、上述した各々の構成要素が、以下のように接続されて、図６に示すＰＬＬ周波数シンセサイザ１００は構成されている。基準発振器１０１の出力端は、１／Ｍ分周器１０２の入力端に接続されている。また、この１／Ｍ分周器１０２の出力端と位相比較器１０３の一方の入力端とが接続され、この位相比較器１０３の他方の入力端と１／Ｎ分周器１０６の出力端とが接続されている。また、位相比較器１０３の出力端とループフィルタ１０４の入力端とが接続されている。また、このループフィルタ１０４の出力端と電圧制御発振器１０５の入力端とが接続されている。そして、この電圧制御発振器１５の出力端と１／Ｎ分周器１０６の入力端とが接続されている。
【０００５】
上述した接続によって、ＰＬＬ周波数シンセサイザは、フィードバック制御系を構成し、以下のように動作して、分周基準信号Ｓｆｍの整数倍（分周比Ｎの値と等しい倍数）の周波数の出力発振信号Ｓｆｏを得ることができる。ここで、分周基準信号Ｓｆｍは、基準発振信号Ｓｆｓに対して１／Ｍの周波数を有する発振信号である。
【０００６】
まず、基準発振器１０１から出力される基準発振信号Ｓｆｓは、１／Ｍ分周カウンタで、その発振周波数を１／Ｍに分周した、より低い発振周波数の分周基準信号Ｓｆｍに周波数変換がなされる。このように、基準発振信号Ｓｆｓを１／Ｍに分周することによって、例えば、クリスタル発振器を基準発振器１０１として用いる場合にも、低価格化と小型化とを図りながら、細かいステップ毎に、離散的に、種々の周波数の出力発振信号Ｓｆｏを得ることができるようにしている。
【０００７】
位相比較器１０３では、分周基準信号Ｓｆｍと、出力分周信号Ｓｆｎとの位相比較を行う。位相比較は、例えば、２値化された分周基準信号Ｓｆｍと２値化された出力発振信号Ｓｆｏの立ち上がりエッジの時間間隔を求めることによって行い、両者の時間間隔に応じた信号である位相誤差信号Ｓｐｅを出力する。また、ループフィルタ１０４は、この位相誤差信号Ｓｐｅに対して、所謂、位相補償を施し、位相補償誤差信号Ｓｃｐｅを出力する。このように、位相補償を施すことによってフィードバック制御系のゲイン余裕と位相余裕とを十分に確保して、フィードバック制御系の性能を最適化する。そして、電圧制御発振器１０５では、位相補償誤差信号Ｓｃｐｅに応じて出力発振信号Ｓｆｏが変化して、位相誤差信号Ｓｐｅを零に近づけるように、このフィードバック制御系は動作する。
【０００８】
このようなフィードバック制御系の動作の結果、分周基準信号Ｓｆｍと、出力分周信号Ｓｆｎの周波数は完全に一致する。そして、出力発振信号Ｓｆｏの周波数は、分周基準信号Ｓｆｍと１／Ｎ分周カウンタの分周比Ｎとの積で表されるものとなる。
【特許文献１】特開平５−３２７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したＰＬＬ周波数シンセサイザは、フィードバック制御系を用いて、広範囲な周波数を発振する可変周波数発振装置として用いることができる。そして、発振周波数の精度は、基準発振信号Ｓｆｓと同程度の精度、例えば、クリスタル発振器と同等の周波数精度の発振信号を得ることができる。また、ＰＬＬ周波数シンセサイザは、可変周波数発振装置として用いることなく、固定周波数発振装置として用いる場合においても、周波数の設定が容易であり、所望の周波数毎に、クリスタル発振器を特注することを必要とせず、簡易に所望の発振周波数を得ることができるという利点を有している。そして、装置を汎用化することによって、発振装置のローコスト化にも寄与するものである。
【００１０】
しかしながら、ＰＬＬ周波数シンセサイザは、回路素子の数が非常に多く、そのために、消費電力も大きくなってしまっている。特に、発振周波数が高くなるに従って、基準発振器における消費電流の増大による損失、クロック周期毎に生じるデジタル回路（分周カウンタ、位相比較器）におけるスイッチング損失は、特に大きなものとなっている。この結果、長期間、バッテリあるいは太陽電池で動作させる無線機器、例えば、山奥に設置されたテレメトリ用の無線機、模型飛行機等を無線で操縦するラジオコントロール用無線機等においては、消費電流量の大きさが長時間動作させる上での問題となっている。ＰＬＬ周波数シンセサイザをＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として構成する場合においても上述の事情は同様であった。
【００１１】
本発明は、上述の課題に鑑み、ＰＬＬ周波数シンセサイザの長所を生かしつつ、消費電力が少ない発振装置およびその発振周波数の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の発振装置は、所定周波数の発振信号を発生する基準発振手段と、制御電圧に応じた周波数の出力発振信号を発生する電圧制御発振手段と、発振信号と出力発振信号に基づく信号との位相差を検出する位相比較手段と、位相差に応じた信号をデジタル値として保存するデジタル値保存手段と、デジタル値に応じたホールド信号を間欠的に更新保持するサンプル・ホールド手段と、基準発振手段、位相比較手段およびデジタル値保存手段の各々の動作の開始および停止を制御するとともに、制御電圧を位相差に応じた信号またはホールド信号のいずれかに切り替える制御手段と、を備え、制御手段は、制御電圧を位相差に応じた信号とするように切り替えて所定時間の経過後または位相差を所定の範囲内とした後にデジタル値保存手段を動作させ、制御電圧をホールド信号とするように切り替えるとともに、基準発振手段、位相比較手段およびデジタル値保存手段の各々の動作を停止させる。
【００１３】
すなわち、この発振装置は、以下のように作用して本発明の目的を達する。基準発振手段は、所定周波数の発振信号を発生する。電圧制御発振手段は、制御電圧に応じた周波数の出力発振信号を発生する。位相比較手段は、発振信号と出力発振信号に基づく信号との位相差を検出する。デジタル値保存手段は、位相差に応じた信号をデジタル値として保存する。サンプル・ホールド手段は、デジタル値に応じたホールド信号を間欠的に更新保持する。制御手段は、基準発振手段、位相比較手段およびデジタル値保存手段の各々の動作の開始および停止を制御するとともに、制御電圧を位相差に応じた信号またはホールド信号のいずれかに切り替える。そして、制御手段は、以下のように動作する。制御電圧を位相差に応じた信号とするように切り替えて所定時間または位相差が所定の範囲内となるまで印加して出力発振信号を所望の周波数とし、位相差に応じた信号をデジタル値として保存するデジタル値保存手段を動作させる。また、制御電圧をホールド信号とするように切り替え、出力発振信号を略所望の周波数として出力しつづける。それとともに、基準発振手段、位相比較手段およびデジタル値保存手段の各々の動作を停止して、消費電力を削減する。
【００１４】
本発明の発振装置の制御方法は、所定周波数の発振信号を発生する基準発振手段と、制御電圧に応じた周波数の出力発振信号を発生する電圧制御発振手段と、前記発振信号と前記出力発振信号に基づく信号との位相差を検出する位相比較手段と、を備える発振装置の制御方法であって、制御電圧を位相差に応じた信号として所定時間が経過するまでまたは位相差が所定の範囲内となるまで電圧制御発振手段を動作させる第１ステップと、位相差に応じた信号をデジタル値として保存する第２ステップと、デジタル値に応じたホールド信号を間欠的に更新保持する第３ステップと、制御電圧をホールド信号として電圧制御発振手段を動作させる第４ステップとを有し、第３ステップと第４ステップとを交互に繰り返す。
【００１５】
すなわち、この発振装置の制御方法は、以下の処理を行うことによって、本発明の目的を達する。第１ステップでは、制御電圧を位相差に応じた信号として所定時間が経過するまでまたは位相差が所定の範囲内となるまで電圧制御発振手段を動作させる。第２ステップでは、位相差に応じた信号をデジタル値として保存する。第３ステップでは、デジタル値に応じたホールド信号を間欠的に更新保持する。第４ステップでは、制御電圧をホールド信号として電圧制御発振手段を動作させる。そして、第３ステップと第４ステップとを交互に繰り返し、略一定の周波数の発振を持続する。
【発明の効果】
【００１６】
本発明の発振装置および発振装置の制御方法によれば、消費電力が少ない発振装置およびその発振周波数の制御方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
図１ないし図５に沿って本発明の実施形態の説明を行う。
【００１８】
図１は、本実施形態の発振装置１０の全体のブロック図を示すものである。また、図２は、発振装置１０の動作モード毎における、電力が供給されている部分のブロック図を示すものである。また、図３は、発振装置１０の動作をフローチャートで示すものである。また、図４は、発振装置１０の消費電流量と送受信可能期間とを図示するものである。さらに、図５は、別の実施形態の発振装置の消費電流量と送受信可能期間とを図示するものである。
【００１９】
まず、図１に沿って本実施形態の発振装置１０の各部について順に説明する。
【００２０】
発振装置１０は、図１においては破線で囲ったＰＬＬ周波数シンセサイザ部３１に加え、第１スイッチ１７とＡ／Ｄ変換器１８と第２スイッチ１９とＤ／Ａ変換器２０と制御回路２１とを備える。
【００２１】
ＰＬＬ周波数シンセサイザ部３１は、基準発振器１１と第１分周器１２と位相比較器１３と低域フィルタ１４と電圧制御発振器１５と第２分周器１６とから構成されるが、これらの各部は、図６に背景技術として示した、ＰＬＬ周波数シンセサイザ１００における各部と略同様な構成を有するものである。
【００２２】
以下、図１と図６とにおける各部の対応関係を示す。すなわち、基準発振器１１は基準発振器１０１に対応し、第１分周器１２は１／Ｍ分周器１０２に対応し、位相比較器１３は位相比較器１０３に対応し、低域フィルタ１４はループフィルタ１０４に対応し、電圧制御発振器１５は電圧制御発振器１０５に対応し、第２分周器１６は１／Ｎ分周器１０６に対応する。
【００２３】
本発明においては、上述の背景技術と対比できる構成各部については、背景技術に示す以上の限定があるものではなく同様なものとしても良い。しかしながら、本実施形態においては、発振装置１０を、より高性能なものとするために、一例として、以下の構成としている。ループフィルタ１０４として、低域フィルタ１４を用い、位相補償誤差信号Ｓｃｐｅを低域成分として、後述するサンプル・ホールドのタイミングが、多少、時間的に前後にずれた場合でも、大きく出力発振信号Ｓｆｏの周波数がずれることがないようにしている。また、本実施形態の発振装置１０では、発振周波数は固定、可変を問わず適用可能であり、固定とする場合には、第２分周器１６は、必ずしもプログラマブル・カウンタを用いる必要があるものではなく、固定のカウンタを用いることとしている。また、本実施形態においては、電圧制御発振器１５として表面音響波（ＳＡＷ：Ｓｕｒｆａｃｅ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ）振動子を用い、制御電圧と発振周波数との関係において、温度変化の影響を受け難いものとし、経時変化も少ないものとし、発振周波数の可変範囲も比較的狭いものとして、制御電圧をホールド電圧に切り替えて電圧制御発振器１５を制御する場合の出力発振信号Ｓｆｏの安定度を高めている。
【００２４】
本実施形態においては、基準発振器１１および第１分周器１２は、基準発振手段の一例として機能し、電圧制御発振器１５は、電圧制御発振手段の一例として機能し、位相比較器１３は位相比較手段の一例として機能する。
【００２５】
また、本実施形態における各部から出力される基準発振信号Ｓｆｓ、分周基準信号Ｓｆｍ、出力発振信号Ｓｆｏ、出力分周信号Ｓｆｎ、位相誤差信号Ｓｐｅ、位相補償誤差信号Ｓｃｐｅの各々についても背景技術において説明したと略同様な性質の信号であるので、説明を省略する。
【００２６】
本実施形態の発振装置１０と、背景技術に示したＰＬＬ周波数シンセサイザ１００との大きな相違点は、本実施形態においては、第１スイッチ１７とＡ／Ｄ変換器１８と第２スイッチ１９とＤ／Ａ変換器２０と制御回路２１とを備える点であるので、この点を中心に以下説明をする。
【００２７】
まず、上述した本実施形態の特徴的な各部の説明を順に行う。制御回路２１は、発振装置１０の全体を制御する部分であり、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によるランダムロジックの専用ＩＣまたは汎用のＭＰＵ（Ｍｉｃｒｏ  Ｐｒｅｃｅｓｓｉｎｇ  Ｕｎｉｔ）で構成することにより、電力消費は、発振装置１０の他の構成部分と比べて小さいものである。
【００２８】
制御回路２１として、ＭＰＵを用いる場合には、ＭＰＵは、所謂、レジューム機能を有しており、後述する待機モードにおいては、このレジューム機能が働き、直前の各部の動作状態が不揮発性のバックアップメモリに記憶されるようになされている。また、制御回路２１は、専用ＩＣまたはＭＰＵのいずれを用いる場合においても、上述の待機モードを含めた後述する五つの動作モードにおいて、発振装置１０のどの部分の動作を停止させるかを切り替える機能を有している。
【００２９】
ここで、動作の停止を行う方法としては、当該ブロックへのクロックの供給を停止するものとできる。本実施形態の各ブロックは、ＣＭＯＳプロセスを採用して形成されているので、当該ブロックへのクロックの供給を停止することによって、電力の消費はされることはない。すなわち、クロックを停止させれば、スイッチング損失は零となり実質的に電力損失が生じないこととなる。
【００３０】
この他、図１に示す各々のブロックへの電力の供給を停止するようにしても電力消費を削減することができる。この場合には、例えば、小電力用途のＭＯＳＦＥＴを各部の電源回路に設け、このＭＯＳＦＥＴの各々のゲートを制御回路２１で制御するようにしても良い。
【００３１】
また、制御回路２１は、電圧制御発振器１５の制御電圧を位相比較器１３から得られる位相差に応じた位相補償誤差信号Ｓｃｐｅとするか、後述するホールド信号Ｓａｓｈとするかを、第１スイッチ１７を制御して切り替え、さらに、ホールド信号Ｓａｓｈを得るために第２スイッチ１９を切り替える機能も有している。すなわち、本実施形態においては、制御回路２１は、制御手段の一例として機能する。
【００３２】
第１スイッチ１７は、アナログ信号を通過させる１回路２接点のアナログスイッチであり、制御回路２１からのデジタルのＨ信号（ハイレベル信号）またはＬ信号（ローレベル信号）によって、接点１７ａと接点１７ｃとを接続するか、接点１７ｂと接点１７ｃとを接続するか、のいずれかの接続が選択される。
【００３３】
Ａ／Ｄ変換器１８は、アナログ信号をデジタル信号に変換するものであり、低域フィルタ１４から出力されるアナログの位相補償誤差信号Ｓｃｐｅを制御回路２１で、長期間、保存処理できるように、デジタル信号であるデジタル位相補償信号Ｓｄｃｐｅに変換するために設けられている。本実施形態においては、Ａ／Ｄ変換器１８および御回路２１に配されたメモリは、デジタル値保存手段の一例として機能する。
【００３４】
Ｄ／Ａ変換器２０は、デジタル信号をアナログ信号に変換するものであり、制御回路２１に配したメモリから出力されるデジタルサンプル信号Ｓｄｓをアナログサンプル信号Ｓａｓに変換するために設けられている。また、デジタルサンプル信号Ｓｄｓの値は、後述する誤差信号取得モードにおいて、制御回路２１に配されたメモリに取り込んだ時点のデジタル位相補償信号Ｓｄｃｐｅの値と同じものである。
【００３５】
第２スイッチ１９は、アナログ信号を通過させる１回路１接点のアナログスイッチであり、制御回路２１からのデジタルのＨ信号（ハイレベル信号）またはＬ信号（ローレベル信号）によって、接続経路のＯＮ（接続）とＯＦＦ（非接続）とが制御され、接点１９ａと接点１９ｂとをＯＮとする（以下、第２スイッチ１９をＯＮとすると、省略して記載する）か、接点１９ａと接点１９ｂとをＯＦＦとする（以下、第２スイッチ１９をＯＦＦとすると、省略して記載する）か、のいずれかが選択される。
【００３６】
すなわち、第２スイッチ１９をＯＮとするときには、コンデンサ２２とＤ／Ａ変換器２０と、を接続して、アナログサンプル信号Ｓａｓの値をコンデンサ２２の両端の値とするようにサンプルされ、第２スイッチ１９をＯＦＦとするときには、コンデンサ２２とＤ／Ａ変換器２０とを切断して、切断する直前のアナログサンプル信号Ｓａｓが、コンデンサ２２にホールド信号Ｓａｓｈとしてホールドされるようになされている。本実施形態においては、Ｄ／Ａ変換器２０、第２スイッチ１９およびコンデンサ２２は、サンプル・ホールド手段の一例として機能する。
【００３７】
ホールド信号Ｓａｓｈの値とアナログサンプル信号Ｓａｓの値とは、理想状態では、常時、等しく保たれることとなるが、現実には、ホールド信号Ｓａｓｈの値は、コンデンサ２２の自然放電により電荷が放電して低下する（コンデンサ２２の内部等価並列抵抗により放電する）。さらに、第１スイッチ１７あるいは電圧制御発振器１５からの極めて僅かな充電電流または放電電流によって、同様にホールド信号Ｓａｓｈの値は、低下したり、上昇したりする。ここで、コンデンサ２２の値を大きくすると、このホールド信号Ｓａｓｈの低下、上昇の値は小さく抑えることができるものの、充電のための必要な電荷量も大きくなってしまう。
【００３８】
その結果、Ｄ／Ａ変換器２０および第２スイッチ１９が大型化するとともに、消費電流量も大きくなってしまう。そこで、コンデンサ２２の容量の値を小さくして、コンデンサ２２に再充電を繰り返し、ホールド信号Ｓａｓｈの値が略一定値を維持するようにして、出力発振信号Ｓｆｏが略一定周波数の所望周波数の信号として出力されるようにしている。この手順は、後述する図３のフローチャートに沿って詳述する。
【００３９】
次に、本実施形態の発振装置１０の動作を説明するに先立ち、本実施形態における五つの動作モードについて図２の（Ａ）ないし（Ｅ）に沿って説明する。図２の（Ａ）ないし（Ｅ）の各々は、五つの各動作モード（ステップ）において、発振装置１０のどの部分が働いているかを、ブロック図によって説明するものである。すなわち、図２の（Ａ）は、第５ステップの一例である待機モード、図２の（Ｂ）は、第４ステップの一例である定電圧制御発振モード、図２の（Ｃ）は、第３ステップの一例である誤差信号サンプルモード、図２の（Ｄ）は、第１ステップの一例である周波数シンセサイザモード、図２の（Ｅ）は、第２ステップの一例である誤差信号取得モードを示す。電力の消費量は、（Ａ）に示す待機モードが最も少なく、（Ｂ）に示す定電圧制御発振モード、（Ｃ）に示す誤差信号サンプルモード、（Ｄ）に示す周波数シンセサイザモード、そして、（Ｅ）に示す誤差信号取得モードと順に増加する。
【００４０】
図２の（Ａ）のブロック図で示す待機モードにおいては、制御回路２１のみが動作しており、他の各部、すなわち、発信手段（基準発振器１１、第１分周器１２）、位相比較手段（位相比較器１１）、電圧制御発信手段（電圧制御発振器１５）、サンプル・ホールド手段（Ｄ／Ａ変換器２０、第２スイッチ１９、コンデンサ２２）、デジタル値保存手段（Ａ／Ｄ変換器１８、制御回路２１のメモリ）の動作は停止している。したがって、待機モードにおいては、発振装置１０は、出力発振信号Ｓｆｏを出力することはない。
【００４１】
図２の（Ｂ）のブロック図で示す定電圧制御発振モードにおいては、制御回路２１は、第１スイッチ１７と電圧制御発振器１５とに対して動作の指令を出しており、他の各部、すなわち、発信手段（基準発振器１１、第１分周器１２）、位相比較手段（位相比較器１１）、サンプル・ホールド手段（Ｄ／Ａ変換器２０、第２スイッチ１９、コンデンサ２２）およびデジタル値保存手段（Ａ／Ｄ変換器１８、制御回路２１のメモリ）の動作は停止している。また、制御回路２１は、第１スイッチ１７の接点１７ｂと接点１７ｃとを接続するように制御を行う。この結果、コンデンサ２２にホールドされたホールド信号Ｓａｓｈを制御電圧として電圧制御発振器１５は、発振して、発振装置１０からの略一定周波数の出力発振信号Ｓｆｏは、外部に対して出力される。
【００４２】
図２の（Ｃ）のブロック図で示す誤差信号サンプルモードにおいては、制御回路２１は、第１スイッチ１７と電圧制御発振器１５と第２スイッチ１９とＤ／Ａ変換器２０とに対して動作の指令を出しており、他の各部、すなわち、発信手段（基準発振器１１、第１分周器１２）、位相比較手段（位相比較器１１）およびデジタル値保存手段（Ａ／Ｄ変換器１８、制御回路２１のメモリ）の動作は停止している。また、制御回路２１は、第１スイッチ１７の接点１７ｂと接点１７ｃとを接続するように制御を行い、第２スイッチ１９をＯＮとし、Ｄ／Ａ変換器２０に制御回路２１が保持しているデジタルサンプル信号Ｓｄｓを出力する。
【００４３】
この結果、Ｄ／Ａ変換器２０からは、制御回路２１が保持しているデジタルサンプル信号Ｓｄｓに対応したアナログサンプル信号Ｓａｓが出力され、コンデンサ２２の両端にアナログサンプル信号Ｓａｓと同じ値の電圧が発生するようになされる。そして、電圧制御発振器１５は、アナログサンプル信号Ｓａｓを制御電圧として、略一定周波数の出力発振信号Ｓｆｏを出力するように設定される。
【００４４】
図２の（Ｄ）のブロック図で示す周波数シンセサイザモードにおいては、制御回路２１は、第１スイッチ１７とＰＬＬ周波数シンセサイザ部３１とに対して動作の指令を出しており、他の各部、すなわち、デジタル値保存手段（Ａ／Ｄ変換器１８、制御回路２１のメモリ）およびサンプル・ホールド手段（Ｄ／Ａ変換器２０、第２スイッチ１９、コンデンサ２２）の動作は停止している。また、制御回路２１は、第１スイッチ１７の接点１７ａと接点１７ｃとを接続するように制御を行う。この結果、発振装置１０は通常のＰＬＬ周波数シンセサイザとして機能し、基準発振器１１の有する精度と同等の周波数精度の出力発振信号Ｓｆｏを出力する。
【００４５】
図２の（Ｅ）のブロック図で示す誤差信号取得モードにおいては、制御回路２１は、第１スイッチ１７とＡ／Ｄ変換器１８とＰＬＬ周波数シンセサイザ部３１とに対して動作の指令を出しており、サンプル・ホールド手段（Ｄ／Ａ変換器２０、第２スイッチ１９、コンデンサ２２）の動作は停止している。また、制御回路２１は、第１スイッチ１７の接点１７ａと接点１７ｃとを接続するように制御を行う。さらに、Ａ／Ｄ変換器１８を動作させ、位相補償誤差信号Ｓｃｐｅをデジタル位相補償信号Ｓｄｃｐｅに変換して、所定の周期のクロック毎にデジタル位相補償信号Ｓｄｃｐｅを制御回路２１に配された所定のメモリに取り込む。この間、発振装置１０は通常のＰＬＬ周波数シンセサイザとして機能し、基準発振器１１の精度の発振装置１０からの出力発振信号Ｓｆｏを出力する。
【００４６】
次に、このような、五つの動作モードをどのように用いるかについて図３のフローチャートを引用して説明する。図３のフローチャートは制御回路２１が行う処理の手順（ステップ）の概要を記載したものである。
【００４７】
まず、処理がスタートすると、制御回路２１は、第１カウンタの値をリセットして、０とする（ステップＳＴ０１）。ここで、第１カウンタは、制御回路２１に設けられたメモリに記憶される数値を書き換えるようにされて構成されている。第１カウンタは、閾値ｎに達するまで加算をするカウンタであり、閾値ｎは、第２カウンタの閾値ｍの設定値を新たなものに変更するまでの、第１カウンタのカウント数である。
【００４８】
次に、制御回路２１は、第２カウンタの閾値ｍの値を設定する（ステップＳＴ０２）。閾値ｍは、発振装置１０が、周波数の較正をすることなく、定電圧制御発振モードで間欠的に動作する回数を定めるものである。すなわち、第２カウンタの値が閾値ｍに達するまでは、発振装置１０は定電圧制御発振モードで動作し、第２カウンタの値が閾値ｍに達する毎に、発振装置１０は周波数シンセサイザモードで動作して周波数の較正を行う。
【００４９】
次に、制御回路２１は、第２カウンタの値をリセットして、０とする（ステップＳＴ０３）。ここで、第２カウンタも第１カウンタと同様に、制御回路２１に設けられたメモリによって構成されている。第２カウンタは、閾値ｍに達するまで加算をするカウンタである。
【００５０】
次に、制御回路２１は、発振装置１０を周波数シンセサイザモードに設定する（ステップＳＴ０４）。すなわち、図２の（Ｄ）で示すハードウエア部分が動作し、発振装置１０はＰＬＬ周波数シンセサイザとして動作する。すなわち、制御電圧を位相差に応じた信号である、低域フィルタからの位相補償誤差信号Ｓｃｐｅとして電圧制御発振器１５は動作する。
【００５１】
次に、制御回路２１は、発振装置１０が位相ロックしたか、否かを判断する（ステップＳＴ０５）。位相ロックしていると判断しない場合（Ｎｏで示す）には、この段階の処理を繰り返す。すなわち、位相ロックをしていなければ、ＰＬＬ周波数シンセサイザとして安定した周波数の出力発振信号Ｓｆｏを出力していないことを示しており、次のステップの処理は、位相ロックするまで待つ。ここで、位相ロックしたか、否かは、本実施形態では、図１に示す、分周基準信号Ｓｆｍと出力分周信号Ｓｆｎとの位相差である、位相誤差信号Ｓｐｅが所定の範囲内に収まったことを制御回路２１が検出することによって、判断している。また、別の態様としては、位相ロックしたか否かの判断機能をＰＬＬシンセサイザ部３１が有し位相ロックしたか否かの結果のみを制御回路２１が受け取るようにしても良い。この他に、予め定める所定時間後に、無条件で、ＰＬＬ周波数シンセサイザが位相ロックしたと判断するようにしても良い。
【００５２】
一方、制御回路２１は、位相ロックしていると判断する場合（Ｙｅｓで示す）には、発振装置１０を誤差信号取得モードに設定する（ステップＳＴ０６）。誤差信号取得モードでは、図２の（Ｅ）で示すハードウエア部分のみが動作し、上述した各部の制御を行う。すなわち、Ａ／Ｄ変換器１８で位相補償誤差信号Ｓｃｐｅをデジタル変換して、デジタル位相補償信号Ｓｄｃｐｅを得て、このデジタル位相補償信号Ｓｄｃｐｅの値を制御回路２１のメモリに書き込む。
【００５３】
次に、制御回路２１は、発振装置１０を誤差信号サンプルモードに設定する（ステップＳＴ０７）。誤差信号サンプルモードでは、図２の（Ｃ）で示すハードウエア部分のみが動作し、上述した各部の制御を行う。すなわち、誤差信号サンプルモードに切り替わる直前に制御回路２１のメモリに記憶されたデジタル位相補償信号Ｓｄｃｐｅをデジタルサンプル信号ＳｄｓとしてＤ／Ａ変換器２０に出力し、アナログサンプル信号Ｓａｓを得て、ＯＮとなった第２スイッチ１９を経て、アナログサンプル信号Ｓａｓの値と等しい電圧となるようにコンデンサ２２を充電する。これにより、電圧制御発振器１５は、周波数シンセサイザモードにおけると略等しい周波数の出力発振信号Ｓｆｏを出力する。なお、図３のフローチャートには、明示されていないが、ステップＳＴ０７においては、コンデンサ２２を充電するに十分なる時間、ステップＳＴ０７に処理は留まり、その後に次のステップに移るものである。
【００５４】
次に、制御回路２１は、発振装置１０を定電圧制御発振モードに設定する（ステップＳＴ０８）。定電圧制御発振モードでは、図２の（Ｂ）で示すハードウエア部分のみが動作し、上述した各部の制御を行う。すなわち、コンデンサ２２に充電されたホールド信号Ｓａｓｈと略等しい電圧によって電圧制御発振器１５は、周波数シンセサイザモードにおけると略等しい周波数の出力発振信号Ｓｆｏを出力しつづける。
【００５５】
次に、制御回路２１は、発振所定時間が経過したか否かを判断する（ステップＳＴ０９）。発振所定時間が経過したと判断をしない場合（Ｎｏ）には、処理は再びステップＳＴ０８に戻り、コンデンサ２２に充電された電圧によって電圧制御発振器１５は、周波数シンセサイザモードにおけると略等しい周波数の出力発振信号Ｓｆｏを出力しつづける。
【００５６】
すなわち、無線機の一部として、発振装置１０を働かせる場合には、送信データを送り終わるのに十分な時間、受信装置の一部として、発振装置１０を働かせる場合には、受信データの受信が完了するに十分な時間、安定した出力発振信号Ｓｆｏを出力しつづけなければならず、この発振所定時間は、例えば、このような送受信が終了するまでの時間とされる。この発振所定時間は、制御回路２１に配された発振所定時間タイマによって管理される。
【００５７】
一方、制御回路２１は、発振所定時間が経過したと判断をする場合（Ｙｅｓ）には、発振装置１０を待機モードに設定する（ステップＳＴ１０）。待機モードでは、図２の（Ａ）で示すハードウエア部分のみが動作する。すなわち、制御回路２１のみが動作し、他の各部の動作は停止させられ、消費電流量は最小となる。そして、出力発振信号Ｓｆｏの出力も停止する。
【００５８】
次に、制御回路２１は、待機所定時間が経過したか、否かを判断する（ステップＳＴ１１）。待機モードにおいても、制御回路２１は動作を持続しているので、制御回路２１に配された待機時間タイマによって待機時間が経過したか、否かを知ることが可能である。待機所定時間が経過したと判断をしない場合（Ｎｏ）には、再び、ステップＳＴ１０に戻り、待機モードを持続する。
【００５９】
一方、制御回路２１は、待機所定時間が経過したと判断をする場合（Ｙｅｓ）には、第２カウンタの値に１を足す（ステップＳＴ１２）。
【００６０】
次に、制御回路２１は、第２カウンタの値が閾値ｍであるか、否かを判断する（ステップＳＴ１３）。そして、第２カウンタの値が閾値ｍであると判断しない場合（Ｎｏ）には、発振装置１０を、再び誤差信号サンプルモードに設定する（ステップＳＴ０７）。すなわち、Ｄ／Ａ変換器２０において、デジタルサンプル信号Ｓｄｓをアナログサンプル信号Ｓａｓに変換して、再びコンデンサ２２にアナログサンプル信号Ｓａｓに応じた電圧を充電する。
【００６１】
このように、コンデンサ２２に再充電が繰り返し行われることによって、コンデンサ２２の容量が小さい小型のコンデンサを使用しても、保持されるホールド信号Ｓａｓｈの値が略一定値を維持するようされる。この結果、制御電圧を略一定値とすることができ、略一定周波数の出力発振信号Ｓｆｏが出力されるようにしている。
【００６２】
一方、制御回路２１は、第２カウンタの値が閾値ｍであると判断する場合（Ｙｅｓ）には、処理をステップＳＴ１４に移し、第１カウンタの値に１を足す。
【００６３】
次に、制御回路２１は、第１カウンタの値が閾値ｎであるか、否かを判断する（ステップＳＴ１５）。そして、第１カウンタの値が閾値ｎであると判断しない場合（Ｎｏ）には、第２カウンタの値をリセットし（ステップＳＴ０３）、再び、発振装置１０は周波数シンセサイザモードで動作する。すなわち、周波数シンセサイザモードで動作することによって、電圧制御発振器１５を再び較正し、温度等の環境変化による周波数のずれ、経時的な周波数のずれがあった場合でも、所望の周波数に引き戻す、ステップＳＴ０４以下の処理を繰り返して行う。
【００６４】
一方、制御回路２１は、第１カウンタの値が閾値ｎであると判断する場合（Ｙｅｓ）には、第１カウンタの値をリセットし（ステップＳＴ０１）、次に、第２カウンタの閾値ｍの値を読み込み（ステップＳＴ０２）、それ以降の処理を行う。このように、第１カウンタの値がｎに達する毎に新しい、閾値ｍの値を読み込むことにより、外的要因やハードウエア構成等に応じた制御が可能となる。例えば、制御回路２１に配された、時刻タイマと同期して、閾値ｍの値を変更することができる。すなわち、温度変化の激しい日中は、閾値ｍの値を小さくし、より頻繁に発振装置１０を周波数シンセサイザモードで動作させ発振周波数の較正をしばしば行って出力発振信号Ｓｆｏの安定化を図ることができる。一方、温度が安定している深夜においては、閾値ｍの値を大きくして、より、消費電流量を減らすようにすることができる。
【００６５】
上述した実施形態の発振装置１０においては、制御回路２１は、ステップＳＴ１０およびステップＳＴ１１の処理を行うことによって、発振装置１０を待機モードで動作させ、消費電流量を削減するものとしたが、間欠的に送信または／および受信を行うことなく、連続して送信または／および受信を行う無線機においては、出力が安定するまでの待機時間が必要となるため、オーバーヘッドが発生することとなり、待機モードを設けることはむしろ望ましいことではない。
【００６６】
そこで、別の実施形態としては、制御回路２１は、ステップＳＴ１０およびステップＳＴ１１の処理を行うことなく、ステップＳＴ０９の発振所定時間が経過したか、否かの判断の処理を終了した後、処理をステップＳＴ１２の第２カウンタの値に１を足す処理に移すものとすることもできる。このようにすると、常時、略一定周波数の出力発振信号Ｓｆｏを出力することができる。
【００６７】
図４の上図は、本実施形態の発振装置１０の消費電流量がどのように変化するかを示し、図４の下図は、本実施形態の発振装置１０の送受信動作可能期間（送信または／および受信の動作が可能となる期間）を示す。図４の上図と下図の横軸は、いずれも時間軸であり、上図と下図の時間軸は対応している。
【００６８】
図４の上図の符号（Ａ）ないし符号（Ｅ）は、図２に示した、（Ａ）ないし（Ｅ）に示すブロック図と対応しており、どのブロックが動作しているかを示すものである。また、下図の上方に突き出た部分が、送受信動作可能期間を示し、この期間においては、出力発振信号Ｓｆｏの周波数は、送受信動作を行うに際して、十分な周波数精度を有するものである。
【００６９】
図４に示すように、図４の上図に示す周波数シンセサイザモード（符号（Ｄ）を付した期間）と、図４の下図の送受信可能期間とは、ずれている。すなわち、周波数シンセサイザモードに設定した直後には、通常は、出力発振信号Ｓｆｏの周波数は送受信を行うに十分な範囲内の周波数ではない場合が多い。また、一度、位相ロックがされた後に待機モード（符号（Ａ）を付した期間）を経た場合にも、図４の上図に示す誤差信号サンプルモード（符号（Ｃ）を付した期間）と、図４の下図の送受信可能期間とは、ずれている。すなわち、コンデンサ２２は長期間、再サンプルすることなく放置されているので、通常は、アナログサンプル信号Ｓａｓとコンデンサ２２にホールドされているホールド信号Ｓａｓｈの値は大きくずれ、その結果、送受信を行うに十分な範囲内の周波数ではない場合が多い。
【００７０】
すなわち、周波数シンセサイザモードに設定した後、位相ロック信号を検出するまでの間においては、出力発振信号Ｓｆｏは所定の発振周波数に段々と近づき、位相ロック信号の発生前に、実際には送受信（送信または／および受信）が可能となる。同様に、誤差信号サンプルモードに切り替えた後、コンデンサ２２の充放電が行われ、最終的には、ホールド信号Ｓａｓｈはアナログサンプル信号Ｓａｓと略等しくなるが、それまでの、途中の時点で、実際には送受信（送信または／および受信）が可能となる。しかし、上述のいずれの場合にも、送受信が可能となる時点までは、一定の待機時間が必要となり、その待機時間は、送受信機（送信機または／および受信機）の特性に依存しており、その特定は困難である。
【００７１】
したがって、実際に送受信を行う、タイミングは、周波数シンセサイザモードに切り替えた後は、ステップＳＴ０５において、位相ロックしたことを確認した後とし、また、誤差信号サンプルモードに切り替えた後は、ステップＳＴ０８の定電圧制御発振モードに切り替わった後とするのが、確実であり、好ましい。そして、ステップＳＴ０５およびステップＳＴ０８の処理の経過後に、制御回路２１が、図示しない、受信装置、送信装置または送受信装置に、送受信可能であることを示す信号を送ることによって、送受信を行うようにするのが、より望ましい発振装置１０の使用法である。
【００７２】
図５の上図は、別の実施形態の発振装置の消費電流量がどのように変化するかを示し、図５の下図は、本実施形態の発振装置１０の送受信動作可能期間を示す。図５の上図と下図の横軸は、いずれも時間軸であり、上図と下図の時間軸は対応している。
【００７３】
図５の上図の符号（Ｂ）ないし符号（Ｅ）は、図２に示した、（Ｂ）ないし（Ｅ）に示すブロック図と対応しており、どのブロックが動作しているかを示すものである。また、下図の上方に突き出た部分が、送受信動作可能期間を示し、この期間においては、出力発振信号Ｓｆｏの周波数は、送受信動作を行うに際して、十分な周波数精度を有するものである。すなわち、この別の実施形態においては、待機モードを設けることがないので、最初に位相ロックが行われた後は、定期的に周波数の較正が行われる。そして、次に周波数の較正が行われまでの間、出力発振信号Ｓｆｏの周波数は、送受信動作を行うに際して、十分な周波数精度を有することが保証されているので、最初に位相ロックが行われた後は、常時、送受信が可能となる。なお、十分な周波数精度を有する時間は、ＶＣＯの精度、コンデンサ２２の自然放電（自由放電）特性等のハードウエアの特性に依存することとなる。
【００７４】
本実施形態の発振装置１０では、通常の使用状態では、ＰＬＬ周波数シンセサイザ部３１の基準発振器１１、第１分周器１２、位相比較器１３および第２分周器１６は動作せず、消費電流量、すなわち消費電力量は、従来のＰＬＬ周波数シンセサイザに較べて、格段に小さなものとできる。このようにして、消費電流量を削減しながらも、ＰＬＬ周波数シンセサイザ部３１を間欠的に働かせ、さらに、Ａ／Ｄ変換機１８、制御回路２１、Ｄ／Ａ変換器２０、第１スイッチ１７、第２スイッチ１９およびコンデンサ２２を備えることによって、適宜、出力発振信号Ｓｆｏが所定の周波数となるように較正するので、出力発振信号Ｓｆｏは、送受信機に用いる用途としては十分な精度を有している。
【００７５】
また、電圧制御発振器１５の電力の供給も間欠的に停止させるので、消費電流量はさらに小さなものとなる。このようにして、消費電流量をさらに削減しながらも、制御回路２１には、極めて微小な電流を流し動作させつづけているので、送受信のために必要な場合には、所定周波数の出力発振信号Ｓｆｏを出力することができる。本実施形態の発振装置１０は、特に、間欠動作を行う無線機、例えば、テレメトリ用の無線機に用いるのに最適である。
【００７６】
また、別の実施形態の発振装置では、電圧制御発振器１５への電力の供給は、常時行うようにしているので、送受信が常時可能とできる。この別の実施形態の発振装置は、常時、送受信が可能であるので、例えば、ラジオコントロール装置の発振部に用いるのに最適である。
【図面の簡単な説明】
【００７７】
【図１】本実施形態の発振装置の全体のブロック図を示すものである。
【図２】発振装置の動作モード毎における、動作している部分のブロック図を示すものである。
【図３】発振装置の動作をフローチャートで示すものである。
【図４】発振装置の消費電流量と送受信動作可能期間とを図示するものである。
【図５】別の実施形態の発振装置の消費電流量と送受信動作可能期間とを図示するものである。
【図６】背景技術の発振装置の全体のブロック図を示すものである。
【符号の説明】
【００７８】
１０  発振装置、１１  基準発振器、１２  第１分周器、１３  位相比較器、
１４  低域フィルタ、１５  電圧制御発振器、１６  第２分周器、
１７  第１スイッチ、１８  Ａ／Ｄ変換器、１９  第２スイッチ、
２０  Ｄ／Ａ変換器、２１  制御回路、２２  コンデンサ、
３１  周波数シンセサイザ部、Ｓａｓ  アナログサンプル信号、
Ｓａｓｈ  ホールド信号、Ｓｃｐｅ  位相補償誤差信号、
Ｓｄｃｐｅ  デジタル位相補償信号、Ｓｄｓ  デジタルサンプル信号、
Ｓｆｍ  分周基準信号、Ｓｆｎ  出力分周信号、Ｓｆｏ  出力発振信号、
Ｓｆｓ  基準発振信号、Ｓｐｅ  位相誤差信号、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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