(57)【要約】【課題】オン抵抗Ｒonが小さい場合でも、比較器のオフセット電圧Ｖoffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供する。【解決手段】ＦＥＴ（Ｔ１）のプラス側端子電圧Ｖ１と基準電圧Ｖ３との差（Ｖ１−Ｖ３）に比例する電流Ｉ２（＝Ｉ１）を生成するカレントミラー回路３と、ＦＥＴ（Ｔ１）のマイナス側端子電圧Ｖ２と基準電圧Ｖ３との差（Ｖ２−Ｖ３）に比例する電流Ｉ５（＝Ｉ３）を生成するカレントミラー回路４と、この電流Ｉ５と等しい電流Ｉ４を生成するカレントミラー回路５とを備える。そして、抵抗Ｒ１６に電流（Ｉ２−Ｉ４）を流すことにより、Ｖ１−Ｖ２（＝ＶDS）に比例した大きさの電圧Ｖ１６を発生させ、この電圧Ｖ１６と（Ｖ１−Ｖ２）を足し合わせた電圧Ｖ５を、比較器ＣＭＰ１に供給して、過電流判定電圧Ｖ４との比較を行う。その結果、比較器ＣＭＰ１のオフセット電圧Ｖoffの影響を低減することができる。【選択図】      図１
2007017198.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と負荷の間に半導体スイッチを備え、半導体スイッチのプラス側端子電圧（Ｖ１）とマイナス側端子電圧（Ｖ２）の電圧差（ＶDS）を用いて、半導体スイッチがオン、オフを制御する負荷回路の、過電流を検出する過電流検出装置において、
前記半導体スイッチがオンしているとき、該半導体スイッチのプラス側端子電圧（Ｖ１）とマイナス側端子電圧（Ｖ２）のいずれよりも低い電圧となるように基準電圧（Ｖ３）を設け、
前記半導体スイッチのプラス側端子電圧（Ｖ１）と基準電圧（Ｖ３）の差（Ｖ１−Ｖ３）に比例する電流（Ｉ１）を生成する第１の電流発生回路と、
前記半導体スイッチのマイナス側端子電圧（Ｖ２）と基準電圧（Ｖ３）の差（Ｖ２−Ｖ３）に比例する電流（Ｉ３）を生成する第２の電流発生回路と、
前記第１の電流発生回路で生成された電流（Ｉ１）と前記第２の電流発生回路で生成された電流（Ｉ３）との差分電流（Ｉ１−Ｉ３）を流すことにより、前記半導体スイッチの端子間電圧（Ｖ１−Ｖ２＝ＶDS）に比例した大きさの電圧を生成する基準抵抗（Ｒ１６）と、を備え、
前記基準抵抗により生成された電圧を、前記端子間電圧（ＶDS）に加算して得られる加算電圧と、予め設定した過電流判定電圧とを比較し、前記加算電圧が前記過電流判定電圧を上回った際に過電流の発生を検出することを特徴とする過電流検出装置。
【請求項２】
前記第１の電流と同一となる電流（Ｉ２＝Ｉ１）を生成して、前記基準抵抗の一端側より流出させる第１のカレントミラー回路と、
前記第２の電流と同一となる電流（Ｉ４＝Ｉ３）を生成して、前記基準抵抗の一端側に流入させる第２のカレントミラー回路と、を備えることにより、前記基準抵抗に差分電流（Ｉ２−Ｉ４＝Ｉ１−Ｉ３）を流すことを特徴とする請求項１に記載の過電流検出装置。
【請求項３】
前記第１のカレントミラー回路、及び第２のカレントミラー回路は、トランジスタ及び縮退抵抗を含むＩＣ回路で構成され、前記トランジスタ特性のばらつきを前記縮退抵抗のばらつきに置き換えて、前記第１，第２のカレントミラー回路のばらつきが前記ＩＣ回路内部の縮退抵抗の抵抗値の相対ばらつきにのみ依存するようにしたことを特徴とする請求項１または請求項２のいずれかに記載の過電流検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば直流負荷回路をオン、オフ動作するための半導体スイッチの端子間電圧を増幅し、増幅後の電圧と基準となる過電流判定電圧とを比較して、過電流の発生を検出する過電流検出装置に関する。
【背景技術】
【０００２】
例えば、車両に搭載されるパワーウインド駆動用のモータを制御する負荷制御回路では、直流電源とモータとの間にＦＥＴ等の半導体スイッチを設け、該半導体スイッチのオン、オフを切り替えることにより、モータの駆動、停止を制御する。また、このような負荷制御回路では、負荷、或いはハーネスに短絡電流等の過電流が流れた際に、これを検出する過電流検出回路が備えられており、過電流を検出した際には、即時に半導体スイッチを遮断して半導体スイッチを含む回路全体を保護する（例えば、特許文献１参照）。
【０００３】
図２は、従来における負荷制御回路の構成を示す回路図である。同図に示すように、負荷制御回路はバッテリＶＢと、モータ等の負荷１０１と、スイッチング用のＦＥＴ（Ｔ１０１）と、を備えており、バッテリＶＢのプラス端子とＦＥＴ（Ｔ１０１）のドレインが接続され、該ＦＥＴ（Ｔ１０１）のソースと負荷１０１の一端が接続され、他端とバッテリＶＢのマイナス端子がグランドに接地されている。
【０００４】
また、ＦＥＴ（Ｔ１０１）のドレイン（電圧Ｖ１）は、抵抗Ｒ１０１，Ｒ１０２の直列接続回路を介してグランドに接地されている。そして、抵抗Ｒ１０１とＲ１０２の接続点（電圧Ｖ４）は比較器ＣＭＰ１０１のマイナス側入力端子に接続されている。
【０００５】
更に、ＦＥＴ（Ｔ１０１）のソース（電圧Ｖ２）は、比較器ＣＭＰ１０１のプラス側入力端子に接続されている。また、ＦＥＴ（Ｔ１０１）のオン、オフを制御するためのドライバ１０２を備えており、該ドライバ１０２の出力端子は、抵抗Ｒ１０３を介してＦＥＴ（Ｔ１０１）のゲートに接続されている。
【０００６】
ここで、ＦＥＴ（Ｔ１０１）のドレイン、ソース間電圧ＶDSは、ＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ドレイン電流をＩＤとすると、次の（１）式にて示すことができる。
【０００７】
ＶDS＝Ｖ１−Ｖ２＝Ｒon＊ＩＤ        …（１）
そして、負荷１０１に過電流が流れ、ＩＤが過電流状態となると、電圧ＶDSが増大し、（Ｖ１−Ｖ２）＞（Ｖ１−Ｖ４）となり、比較器ＣＭＰ１０１の出力信号が反転することにより、後段の回路（図示省略）にて過電流状態が検出され、ドライバ１０２へ駆動停止信号を出力する。その結果、ＦＥＴ（Ｔ１０１）がオフとされるので、回路を過電流から保護することができる。
【０００８】
ここで、過電流として検出されるＩＤを過電流検出値Ｉovc、比較器ＣＭＰ１０１のオフセット電圧をＶoffとすると、次の（２）式が得られる。
【０００９】
Ｖ４＝Ｒon＊Ｉovc±Ｖoff      …（２）
上記（２）式より次の（３）式が得られる。
【００１０】
Ｉovc＝（Ｖ４／Ｒon）±（Ｖoff／Ｒon）    …（３）
ここで、比較器ＣＭＰ１０１にオフセット電圧Ｖoffが存在しなければ、即ち、Ｖoff＝０であれば、過電流検出値Ｉovcは電圧Ｖ４及びＦＥＴ（Ｔ１０１）のオン抵抗Ｒonで決まる一定値となる。しかし、比較器ＣＭＰ１０１にオフセット電圧Ｖoffが存在すると、過電流検出値Ｉovcがばらつき、そのばらつき量は、±Ｖoff／Ｒonとなる。つまり、同一のオフセット電圧Ｖoffに対しては、オン抵抗Ｒonが小さいほど、過電流検出値Ｉovcのばらつき幅が大きくなる。
【００１１】
比較器ＣＭＰ１０１のオフセット電圧（±Ｖoff）のばらつき幅は、ＩＣ化のプロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度となる。
【特許文献１】特開２００２−３５３７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように、比較器ＣＭＰ１０１のオフセット電圧Ｖoffは、過電流検出値のばらつきの要因となり、過電流検出値の精度を低下させてしまうという問題が発生する。更に、今後ＦＥＴのオン抵抗Ｒonが小さくなる傾向が進むと、より一層ばらつき幅が増大し、精度低下は益々大きくなり、何とか比較器ＣＭＰ１０１のオフセット電圧の影響を低減したいという要望が高まっていた。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オン抵抗Ｒonが小さい場合でも、比較器ＣＭＰ１０１のオフセット電圧Ｖoffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本願請求項１に記載の発明は、直流電源と負荷の間に半導体スイッチを備え、半導体スイッチのプラス側端子電圧（Ｖ１）とマイナス側端子電圧（Ｖ２）の電圧差（ＶDS）を用いて、半導体スイッチがオン、オフを制御する負荷回路の、過電流を検出する過電流検出装置において、前記半導体スイッチがオンしているとき、該半導体スイッチのプラス側端子電圧（Ｖ１）とマイナス側端子電圧（Ｖ２）のいずれよりも低い電圧となるように基準電圧（Ｖ３）を設け、前記半導体スイッチのプラス側端子電圧（Ｖ１）と基準電圧（Ｖ３）の差（Ｖ１−Ｖ３）に比例する電流（Ｉ１）を生成する第１の電流発生回路と、前記半導体スイッチのマイナス側端子電圧（Ｖ２）と基準電圧（Ｖ３）の差（Ｖ２−Ｖ３）に比例する電流（Ｉ３）を生成する第２の電流発生回路と、前記第１の電流発生回路で生成された電流（Ｉ１）と前記第２の電流発生回路で生成された電流（Ｉ３）との差分電流（Ｉ１−Ｉ３）を流すことにより、前記半導体スイッチの端子間電圧（Ｖ１−Ｖ２＝ＶDS）に比例した大きさの電圧を生成する基準抵抗（Ｒ１６）と、を備え、前記基準抵抗により生成された電圧を、前記端子間電圧（ＶDS）に加算して得られる加算電圧と、予め設定した過電流判定電圧とを比較し、前記加算電圧が前記過電流判定電圧を上回った際に過電流の発生を検出することを特徴とする。
【００１５】
請求項２に記載の発明は、前記第１の電流と同一となる電流（Ｉ２＝Ｉ１）を生成して、前記基準抵抗の一端側より流出させる第１のカレントミラー回路と、前記第２の電流と同一となる電流（Ｉ４＝Ｉ３）を生成して、前記基準抵抗の一端側に流入させる第２のカレントミラー回路と、を備えることにより、前記基準抵抗に差分電流（Ｉ２−Ｉ４＝Ｉ１−Ｉ３）を流すことを特徴とする。
【００１６】
請求項３に記載の発明は、前記第１のカレントミラー回路、及び第２のカレントミラー回路は、トランジスタ及び縮退抵抗を含むＩＣ回路で構成され、前記トランジスタ特性のばらつきを前記縮退抵抗のばらつきに置き換えて、前記第１，第２のカレントミラー回路のばらつきが前記ＩＣ回路内部の縮退抵抗の抵抗値の相対ばらつきにのみ依存するようにしたことを特徴とする。
【発明の効果】
【００１７】
請求項１の発明では、基準抵抗により生成された電圧を、端子間電圧（ＶDS）に加算して得られる加算電圧（Ｖ５）と、予め設定した過電流判定電圧（Ｖ４）とを比較器にて比較し、加算電圧が前記過電流判定電圧を上回った際に過電流の発生を検出するので、比較器に入力される電圧が増幅され、比較器のオフセット電圧Ｖoffによる影響を低減することができる。その結果、高精度な過電流検出が可能となり、半導体スイッチ及び負荷回路を過電流から確実に保護することができる。
【００１８】
請求項２の発明では、第１のカレントミラー回路を用いて電流Ｉ１と同一となる電流Ｉ２を生成し、第２のカレントミラー回路を用いて電流Ｉ３と同一となる電流Ｉ４を生成し、これらの差分電流を基準抵抗に流すことにより、端子間電圧ＶDSに比例した大きさの電圧を生成するので、簡単な構成で端子間電圧ＶDSに比例した電圧を生成することができる。
【００１９】
請求項３の発明では、各カレントミラー回路を構成するトランジスタの特性のばらつきを、縮退抵抗の抵抗値の相対ばらつきのみに依存するようにしているので、カレントミラー回路全体のばらつきを低減することができる。即ち、ＩＣ回路の内部に設けられる抵抗は、湿度、温度などに起因してばらつきが発生しても、全体が同一にばらつくので、相対的なばらつきを抑制することができる。これに対してトランジスタは、ばらつきを抑えることができない。そこで、ばらつきを抵抗のみに依存させることにより、全体ばらつきを低減させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る過電流検出装置を含む直流負荷回路の構成を示す回路図である。同図に示すように、この直流負荷回路は、バッテリＶＢと、該バッテリＶＢより電力が供給されて駆動するモータ、ランプ等の負荷１と、ドレインがバッテリＶＢのプラス端子と接続されソースが負荷１の一端と接続されるＦＥＴ（Ｔ１）と、抵抗Ｒ３を介してＦＥＴ（Ｔ１）のゲートと接続され、該ゲートに駆動信号を出力するドライバ２とを備えている。
【００２１】
そして、ドライバ２より出力される駆動信号によりＦＥＴ（Ｔ１）のオン、オフが制御され、負荷１の駆動、停止を切り替えることができる。
【００２２】
また、ＦＥＴ（Ｔ１）のドレインとなる点Ｐ１は、抵抗Ｒ１とＲ２との直列接続回路を介してグランドに接地されており、抵抗Ｒ１とＲ２の接続点Ｐ４は、比較器ＣＭＰ１のマイナス側入力端子に接続されている。なお、図１において抵抗Ｒ１，Ｒ２等の下に記載している数値、例えば抵抗Ｒ１の下に記載している「２Ｋ」は、この抵抗Ｒ１の抵抗値が一例として「２ＫΩ」であることを示している。
【００２３】
他方、ＦＥＴ（Ｔ１）のソースとなる点Ｐ２（電圧Ｖ２）は、抵抗Ｒ１６（基準抵抗）を介して比較器ＣＭＰ１のプラス側入力端子となる点Ｐ５（電圧Ｖ５）に接続されている。
【００２４】
点Ｐ１は、抵抗Ｒ２０，Ｒ２１の直列接続回路を介してグランドに接地されており、２つの抵抗の接続点はＦＥＴ（Ｔ９；ＰＭＯＳ）のゲートに接続され、該ＦＥＴ（Ｔ９）のドレインは接地され、ソース（点Ｐ３、電圧Ｖ３）は増幅回路の基準電圧になっている。
【００２５】
カレントミラー回路（第１のカレントミラー回路）３は、ベース同士が互いに接続された２つのトランジスタＴ２，Ｔ３（ＮＰＮ型）と、トランジスタＴ２のコレクタと点Ｐ１との間に配置された抵抗Ｒ１０と、トランジスタＴ２のエミッタと点Ｐ３との間に配置された抵抗Ｒ１１と、トランジスタＴ３のエミッタと点Ｐ３との間に配置された抵抗Ｒ１２とを備えている。また、トランジスタＴ３のコレクタとなる点Ｐ５（電圧Ｖ５）は、比較器ＣＭＰ１のプラス側入力端子に接続されている。
【００２６】
第２のカレントミラー回路は、カレントミラー回路４及び５により構成され、カレントミラー回路４は、ベース同士が互いに接続された２つのトランジスタＴ４，Ｔ５（ＮＰＮ型）と、トランジスタＴ５のコレクタと点Ｐ２との間に配置された抵抗Ｒ１５と、トランジスタＴ５のエミッタと点Ｐ３との間に配置された抵抗Ｒ１４と、トランジスタＴ４のエミッタと点Ｐ３との間に配置された抵抗Ｒ１３とを備えている。また、トランジスタＴ４のコレクタは、カレントミラー回路５に接続されている。
【００２７】
カレントミラー回路５は、ヘッドルームとなる電源Ｖaddと、ゲート同士が互いに接続された２つのＦＥＴ（Ｔ６，Ｔ７；ＰＭＯＳ）と、ＦＥＴ（Ｔ６）のソースと電源Ｖaddのプラス側出力端子との間に接続された抵抗Ｒ１７と、ＦＥＴ（Ｔ７）のソースと電源Ｖaddのプラス側出力端子との間に接続された抵抗Ｒ１８とを備えている。そして、ＦＥＴ（Ｔ６）のドレインは、点Ｐ５に接続され、ＦＥＴ（Ｔ７）のドレインは、トランジスタＴ４のコレクタに接続されている。
【００２８】
ここで、トランジスタＴ２に流れる電流をＩ１、トランジスタＴ３に流れる電流をＩ２、トランジスタＴ４に流れる電流、即ちＦＥＴ（Ｔ７）に流れる電流をＩ５、トランジスタＴ５に流れる電流をＩ３、ＦＥＴ（Ｔ６）に流れる電流をＩ４とする。
【００２９】
次に、上記の如く構成された本実施形態に係る過電流検出装置の動作について説明する。
【００３０】
ドライバ２より、ＦＥＴ（Ｔ１）のゲートに駆動信号が出力されと、該ＦＥＴ（Ｔ１）がオンとなり、バッテリＶＢより負荷１へ駆動用の電源電圧が印加され、電流ＩＤが流れて負荷１を駆動させることができる。この際、ＦＥＴ（Ｔ１）のソース、ドレイン間には、電圧ＶDSが発生する。従って、点Ｐ１の電圧Ｖ１と点Ｐ２の電圧Ｖ２の差分（Ｖ１−Ｖ２）は、電圧ＶDSとなる。
【００３１】
また、電圧Ｖ１は、抵抗Ｒ１とＲ２で分圧され、接続点Ｐ４に発生する電圧Ｖ４が、過電流判定電圧として比較器ＣＭＰ１のマイナス側入力端子に供給される。
【００３２】
更に、抵抗Ｒ２０，Ｒ２１の直列接続回路の両端には電圧Ｖ１が印加されるので、電圧Ｖ１を抵抗Ｒ２０，Ｒ２１で分圧した電圧がＦＥＴ（Ｔ９）のゲートに加えられ、分圧された電圧に応じた大きさとなる電圧がＦＥＴ（Ｔ９）のソースとなる点Ｐ３の電圧Ｖ３（以下、基準電圧Ｖ３という）となる。
【００３３】
基準電圧Ｖ３は、バッテリＶＢの電源電圧Ｖ１の大きさに連動して変化し、（Ｖ１−Ｖ３）がＶ１＝１２［Ｖ］で約０．９Ｖとなるように抵抗Ｒ２０，Ｒ２１の抵抗値を設定する。図１に示す例では、抵抗Ｒ２０を１００［ＫΩ］、抵抗Ｒ２１を５００［ＫΩ］としている。
【００３４】
カレントミラー回路３に設けられる抵抗Ｒ１０、トランジスタＴ２、抵抗Ｒ１１の直列接続回路には、電圧（Ｖ１−Ｖ３）が印加され、電流Ｉ１が流れる。また、トランジスタＴ３及び抵抗Ｒ１２に流れる電流Ｉ２はＩ１と等しくなる。即ち、Ｉ１＝Ｉ２である。
【００３５】
また、カレントミラー回路４に設けられる抵抗Ｒ１５、トランジスタＴ５、抵抗Ｒ１４の直列接続回路には、電圧（Ｖ２−Ｖ３）が印加され、電流Ｉ３が流れる。また、トランジスタＴ４及び抵抗Ｒ１３に流れる電流Ｉ５は、Ｉ３と等しくなる。即ち、Ｉ３＝Ｉ５である。ここで、抵抗Ｒ１５＝Ｒ１０、抵抗Ｒ１４＝Ｒ１１となるように抵抗値を設定する。
【００３６】
更に、上記の電流Ｉ５は、カレントミラー回路５に設けられる抵抗Ｒ１８及びＦＥＴ（Ｔ７）に流れる電流と等しくなっている。従って、抵抗Ｒ１７及びＦＥＴ（Ｔ６）に流れる電流Ｉ４はＩ５と等しいので、結果として電流Ｉ４は電流Ｉ３と等しくなる。
【００３７】
ここで、比較器ＣＭＰ１のプラス側入力端子となる点Ｐ５には、電流Ｉ４が流入し、電流Ｉ２が流出している。また、点Ｐ５から比較器ＣＭＰ１を見たときのインピーダンスは無限大であるから、電流Ｉ２とＩ４の差分は、抵抗Ｒ１６を介して図中の右側から左側に向けて流れる。換言すれば、電流（Ｉ２−Ｉ４）＝（Ｉ１−Ｉ３）が抵抗Ｒ１６の右側から左側に向けて流れることになる。
【００３８】
ここで、トランジスタＴ２及びＴ５のベース、エミッタ間電圧をそれぞれＶbe２、Ｖbe５とすると、（Ｉ１−Ｉ３）は、以下の（４）式で示すことができる。
【００３９】
Ｉ１−Ｉ３＝（Ｖ１−Ｖbe２−Ｖ３）／（Ｒ１０＋Ｒ１１）
−（Ｖ２−Ｖbe５−Ｖ３）／（Ｒ１５＋Ｒ１４）  …（４）
ここで、Ｒ１０＝Ｒ１５、Ｒ１１＝Ｒ１４であり、Ｖbe２＝Ｖbe５であるから、上記（４）式は、次の（５）式となる。
【００４０】
Ｉ１−Ｉ３＝（Ｖ１−Ｖ２）／（Ｒ１０＋Ｒ１１）    …（５）
ここで、抵抗Ｒ１６の抵抗値が、Ｒ１０＋Ｒ１１に等しくなるように設定すると、抵抗Ｒ１６における電圧降下Ｖ１６は、次の（６）式で示すことができる。
【００４１】
Ｖ１６＝Ｒ１６＊（Ｉ１−Ｉ３）
＝Ｒ１６＊（Ｖ１−Ｖ２）／（Ｒ１０＋Ｒ１１）
＝Ｖ１−Ｖ２    …（６）
従って、比較器ＣＭＰ１により過電流判定電圧（Ｖ１−Ｖ４）と比較される電圧（Ｖ１−Ｖ５）は、次の（７）式で示すことができる。
【００４２】
Ｖ１−Ｖ５＝（Ｖ１−Ｖ２）＋Ｖ１６＝２＊（Ｖ１−Ｖ２）  …（７）
即ち、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSとなる電圧（Ｖ１−Ｖ２）は、２倍に増幅されて、比較器ＣＭＰ１のプラス側入力端子に供給されることになる。従って、ＦＥＴ（Ｔ１）のオン抵抗Ｒonが小さく、ドレイン、ソース間電圧ＶDSが小さい場合でも、これを増倍させて過電流判定電圧との比較が可能となるので、比較器ＣＭＰ１のオフセット電圧Ｖoffの影響を受けにくくすることができる。換言すれば、上述した（３）式の、（Ｖoff／Ｒon）の項で、等価的にＲonを大きくすることができるので、Ｖoffの影響を軽減することができ、過電流判定の精度を向上させることができる。
【００４３】
なお、上記の説明では、各トランジスタＴ２，Ｔ５のＶbe２，Ｖbe５の動作抵抗を無視したが、実際には１．３［ＫΩ］程度の動作抵抗が存在するので、この動作抵抗分を加味して抵抗Ｒ１６の抵抗値を設定している。即ち、図１に示す抵抗Ｒ１０の抵抗値を５［ＫΩ］、抵抗Ｒ１１の抵抗値を１０［ＫΩ］とし、抵抗Ｒ１６の抵抗値は、５＋１０＋１．３＝１６．３［ＫΩ］としている。
【００４４】
次に、抵抗Ｒ１６の両端に生じる電圧Ｖ１６のばらつきについて説明する。本実施形態では、比較器ＣＭＰ１のオフセット電圧Ｖoffの影響を低減するために、抵抗Ｒ１６を用いて電圧Ｖ１６を発生させ、これをＶDSに加算する方法を採用しているので、電圧Ｖ１６及び各カレントミラー回路３，４，５に生じるばらつきが、上記のオフセット電圧Ｖoffのばらつきよりも小さいことが条件となる。以下、詳述する。
【００４５】
［Ｖ１６のばらつきについて］
いま、下記のようにα、β、γ、δ１、δ２を決める。
【００４６】
α：Ｉ１とＩ２の相対ばらつき
β：Ｉ３とＩ５の相対ばらつき
γ：Ｉ５とＩ４の相対ばらつき
δ１：Ｒ１６と他の抵抗値の相対ばらつき
δ２：（Ｒ１０＋Ｒ１１）と（Ｒ１５＋Ｒ１４）の相対ばらつき
とすると、次の（８）式が得られる。
【００４７】
Ｖ１６＝Ｒ１６（１±δ１）（Ｉ２−Ｉ４）
＝Ｒ１６（１±δ１）｛Ｉ１（１±α）−Ｉ３（１±β）（１±γ）｝
＝Ｒ１６（１±δ１）［｛（Ｖ１−Ｖ２）＋（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｒ１０＋Ｒ１１）＊（１±α）−｛（Ｖ２−Ｖ３）−Ｖbe５｝
／（Ｒ１５＋Ｒ１４）＊（１±β）（１±γ）］ 
＝Ｒ１６（１±δ１）（Ｖ１−Ｖ２）
／（Ｒ１０＋Ｒ１１）＊（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）−｛（Ｖ２−Ｖ３）−Ｖbe５｝
／（Ｖ１−Ｖ２）＊（Ｒ１０＋Ｒ１１）
／（Ｒ１５＋Ｒ１４）＊（１±β）＊（１±γ）／（１±α）］
＝Ｒ１６（１±δ１）（Ｖ１−Ｖ２）
／（Ｒ１０＋Ｒ１１）＊（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）−｛（Ｖ２−Ｖ３）−Ｖbe５｝
／（Ｖ１−Ｖ２）＊（１±δ２）（１±β）（１±γ）／（１±α）］
…（８）
ここで、Ｖbe２＝Ｖbe５とすると、次の（９）式が得られる。
【００４８】
Ｖ１６＝Ｒ１６（１±δ１）（Ｖ１−Ｖ２）
／（Ｒ１０＋Ｒ１１）＊（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）｛１−（１±δ２）（１±β）（１±γ）／（１±α）｝
≒Ｒ１６（１±δ１）（Ｖ１−Ｖ２）
／（Ｒ１０＋Ｒ１１）＊（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）｛１−（１±δ２±β±γ±α）｝］
＝Ｒ１６（１±δ１）（Ｖ１−Ｖ２）
／（Ｒ１０＋Ｒ１１）＊（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）＊（±δ２±β±γ±α）］    …（９）
ここで、Ｒ１６＝Ｒ１０＋Ｒ１１であるから、（１０）が得られる。
【００４９】
Ｖ１６＝（Ｖ１−Ｖ２）（１±δ１）（１±α）［１＋｛（Ｖ２−Ｖ３）−Ｖbe２｝
／（Ｖ１−Ｖ２）＊（±δ２±β±γ±α）］  …（１０）
ＶＢ＝１４．５Ｖのとき、ＣＭＰ１が反転する（Ｖ１−Ｖ４）電圧は、１９０．８ｍＶであるから、そのときのＶ１−Ｖ２は１９０．８／２＝９５．４ｍＶとなる。シミュレーション結果から｛（Ｖ２−Ｖ３）−Ｖbe２｝＝１９８．１ｍＶとなるから、次の（１１）式が得られる。
【００５０】
｛（Ｖ２−Ｖ３）−Ｖbe２｝／（Ｖ１−Ｖ２）＝１９８．１ｍＶ／９５．４ｍＶ
＝２．０８    …（１１）
従って、（１０）式は以下の（１２）式となる。
【００５１】
Ｖ１６＝（Ｖ１−Ｖ２）（１±δ１）（１±α）
＊［１＋２．０８（±δ２±β±γ±α）］  …（１２）
ここで、Ｖ１−Ｖ３を小さく設定すれば係数は２．０８よりは小さくなって行く。
【００５２】
［ＮＰＮカレントミラーのばらつきについて］
増幅回路では、ＮＰＮカレントミラーを２組使用している。これらのばらつきについては次のようになる。
【００５３】
ＩＣ：カレントミラーを構成する２つのＮＰＮトランジスタのコレクタ電流平均値
ΔＩＣ：コレクタ電流のばらつき（２つのＮＰＮのコレクタ電流の差）
Ｉｓ：エミッタ接合の逆方向飽和電流平均値
ΔＩｓ：エミッタ接合の逆方向飽和電流のばらつき
αＦ：ベース輸送係数の平均値
ΔαＦ：ベース輸送係数のばらつき
Ｒ：エミッタ縮退抵抗の平均値
ΔＲ：エミッタ縮退抵抗のばらつき
ｇｍ：エミッタ接地の伝達コンダクタンス
ＶＴ＝ｋＴ／ｑ、但し、ｋ：ボルツマン定数、ｑ：電子の電荷、Ｔ：絶対温度
上記のように決めると、コレクタ電流のばらつきは、次の（１３）式で表される。
【００５４】
ΔＩｃ／Ｉｃ≒（１／（１＋ｇｍ＊Ｒ／αＦ）＊ΔＩｓ／Ｉｓ＋（ｇｍ＊Ｒ／αＦ）／（１＋ｇｍ＊Ｒ／αＦ）＊（−ΔＲ／Ｒ＋ΔαＦ／αＦ）  …（１３）
図１の回路のシミュレーション結果より、Ｉｃ＝１７．７μＡとなり、Ｒ＝１０ｋΩであるから、ｇｍ＊Ｒは、次の（１４）式で示すことができる。
【００５５】
ｇｍ＊Ｒ＝Ｉｃ＊Ｒ／ＶＴ
＝１７．７＊１０＾（−６）＊１０＊１０＾３／（２６＊１０＾（−３））
＝６．８≫１      …（１４）
従って、ΔＩｃ／Ｉｃに対するΔＩｓ／Ｉｓの影響は、ΔＲ／Ｒの１／６．８となり、また、ΔαＦ／αＦはＮＰＮだから無視できるので、ΔＩｃ／ＩｃはΔＲ／Ｒ（縮退抵抗のばらつき）のみに依存することになる。
【００５６】
［ＰＭＯＳカレントミラーのばらつきについて］
ＰＭＯＳカレントミラーのばらつきは次のように表される。いま、各記号を下記のように定義する。
【００５７】
ＩＤ：カレントミラーを構成する２つのＭＯＳのドレイン電流平均値
ΔＩＤ：ドレイン電流のばらつき
Ｗ／Ｌ：チャンネル幅と長さの比の平均値
Δ（Ｗ／Ｌ）：Ｗ／Ｌのばらつき
ＶGS：ゲート〜ソース間電圧
ΔＶｔ：スレッショルド電圧のばらつき
Ｒ：ソース縮退抵抗
とすると、以下の（１５）式が得られる。
【００５８】
ΔＩＤ／ＩＤ＝Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）
−２（ΔＶｔ）／（ＶGS−Ｖｔ＋２Ｒ＊ＩＤ）  …（１５）
ＭＯＳカレントミラーのばらつきは、チャンネル形状のばらつきΔ（Ｗ／Ｌ）とスレッショルド電圧のばらつき（ΔＶｔ）の２要因からなる。
【００５９】
図１の回路ではＲ＝１０ｋΩ、Ｖｔ＝０．６Ｖ、シミュレーション結果より、ＶGS＝８４４ｍＶ、１５＝１３．２μＡであるから、次の（１６）式が得られる。
【００６０】
ＶGS−Ｖｔ＝８４４−６００＝２４４ｍＶ
２Ｒ＊ＩＤ＝２＊１０＊（１０＾３）＊１３．２＊（１０＾−６）
＝２６４ｍＶ            …（１６）
従って、図１の回路ではＲ＝０Ωに比べて、Ｒ＝１０ｋΩを追加したことにより、ΔＶｔのばらつきは約１／２に低減されている。Ｒ＝３０ｋΩにすればΔＶｔのばらつきは１／４になる。即ち、Ｒを大きくして行けば、ΔＶｔによるＩＤのばらつきは、Ｒのばらつきに置き換えることができる。
【００６１】
ＭＯＳカレントミラーのばらつきは、（１５）式の第１項に示されるように、Δ（Ｗ／Ｌ）によるばらつきがある。このばらつきは形状を大きくすることにより低減することができる。上述のＲを追加する効果と同じ効果はＬを大きくしても得られる。Ｌを大きくすればΔ（Ｗ／Ｌ）によるばらつきも同時に改善できる。
【００６２】
［まとめ］
上述の説明から分かるように２組のＮＰＮカレントミラー、及びＰＭＯＳカレントミラーにおける電流相対ばらつき（α、β、γ）は、縮退抵抗の相対ばらつきに置き換えることができる。従って、増幅回路に使用される抵抗の相対ばらつきをδとすると、δ＝±δ２±β±γ±αとなり、（１２）式は次の（１７）式のようになる。
【００６３】
Ｖ１６＝（Ｖ１−Ｖ２）（１±δ１）（１±α）［１＋２．０８δ］  …（１７）
（１７）式において、“δ１”はＲ１６の他の抵抗に対する相対ばらつきであり、αは抵抗の相対ばらつきに置き換えられるから、（１±δ１）（１±α）＝１±δとなる。従って（２）式は最終的に次の（１８）式のようになる。
【００６４】
Ｖ１６＝（Ｖ１−Ｖ２）（１±δ）［１＋２．０８δ］
≒（Ｖ１−Ｖ２）（１±δ±２．０８δ）
＝（Ｖ１−Ｖ２）｛１±（δ＾２＋（２．０８δ）＾２）＾（１／２）｝
＝（Ｖ１−Ｖ２）（１±２．３１δ）  …（１８）
（１８）式を用いて、ＣＭＰ１正転入力端子に入力される信号電圧（Ｖ１−Ｖ５）を表すと次の（１９）式のようになる。
【００６５】
Ｖ１−Ｖ５＝（Ｖ１−Ｖ２）＋Ｖ１６
＝（Ｖ１−Ｖ２）＋（Ｖ１−Ｖ２）（１±２．３１δ）
＝２（Ｖ１−Ｖ２）＋（Ｖ１−Ｖ２）（±２．３１δ）
＝２（Ｖ１−Ｖ２）＋２（Ｖ１−Ｖ２）（±１．１６δ）
＝２（Ｖ１−Ｖ２）（１±１．１６δ）  …（１９）
（１９）式が増幅回路のばらつきを表す式である。
【００６６】
ここで、δ＝０．０３とすると、（２０）式となる。
【００６７】
Ｖ１−Ｖ５＝２（Ｖ１−Ｖ２）（１±０．０３４８）    …（２０）
上式より、増幅回路のばらつきは３．４８％となる。
【００６８】
ここで、増幅回路のばらつきと、比較器ＣＭＰ１のオフセット電圧Ｖoffに起因して生じるばらつきとを比較する。上記したように、比較器ＣＭＰ１のオフセット電圧Ｖoffは、±１０［ｍＶ］程度である。また、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSが約１００［ｍＶ］で比較器ＣＭＰ１が反転するように設定されるので、オフセット電圧Ｖoffによるばらつきは±１０％となる。
【００６９】
また、本実施形態では、Ｖ１−Ｖ５で示される電圧を２倍としているので、オフセット電圧Ｖoffによるばらつきは、±５％となる。
【００７０】
従って、上記の３．４８％が加えられることにより、本実施形態に係る過電流検出装置の過電流判定値のばらつきは、以下の（２１）式で求めることができる。
【００７１】
（５２＋３．４８２）＾（１／２）＝６．１％＜１０％      …（２１）
つまり、本実施形態に係る過電流検出装置では、過電流判定値のばらつきが±６．１％となり、従来の±１０％よりも著しく小さくなっていることが理解される。
【００７２】
このようにして、本実施形態に係る過電流検出装置では、スイッチング用のＦＥＴ（Ｔ１）の端子間電圧ＶDSに比例する大きさを有する電圧Ｖ１６を発生させ、該電圧Ｖ１６とＶDSとを足し合わせた電圧を過電流判定用の電圧として用いるので、比較器ＣＭＰ１にて過電流判定電圧と比較する電圧値を増大させることができ、比較器ＣＭＰ１のオフセット電圧Ｖoffによる影響を低減することができる。これにより、高精度な過電流検出が可能となる。
【００７３】
また、電圧Ｖ１６を生成する際に用いるカレントミラー回路３，４，５の各構成要素が有するばらつきを考慮しても、上記（２１）式で示したように、全体のばらつきが軽減されるので、確実に精度を向上させることができる。
【００７４】
なお、上記した実施形態では、抵抗Ｒ１６に生じる電圧Ｖ１６が、ＶDSと等しくなるように設定し、電圧（Ｖ１−Ｖ５）の値がＶDSの２倍の大きさとなるように構成したが、本発明はこれに限定されるものではなく、他の倍率とすることも可能である。これは、抵抗Ｒ１０，Ｒ１１，Ｒ１５，Ｒ１４の大きさを適宜変更することにより、抵抗Ｒ１６に流れる電流値を変化させることにより達成することができる。
【産業上の利用可能性】
【００７５】
過電流の発生を高精度に検出する上で極めて有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る過電流検出装置の構成を示す回路図である。
【図２】従来における過電流検出装置の構成を示す回路図である。
【符号の説明】
【００７７】
１  負荷
２  ドライバ
３  カレントミラー回路（第１のカレントミラー回路）
４  カレントミラー回路（第２のカレントミラー回路）
５  カレントミラー回路（第２のカレントミラー回路）
ＶＢ  直流電源
ＣＭＰ１  比較器
【図１】
2007017198.tif 000003
【図２】
2007017198.tif 000004