(57)【要約】【課題】ＥＥＰＲＯＭの生産性を低下させることなく、微細なトンネルウィンドウを精度よく形成する手段を提供する。【解決手段】トンネルウィンドウ１９を形成するためのレジスト膜１４を形成するときに、半導体基板２の素子形成領域１２を囲む領域に形成されたフィールド酸化膜１１上に素子形成領域１２を囲むスリット１８を設け、トンネル酸化膜９の形成領域に開口部１７を設けたレジスト膜１４をフィールド酸化膜１１の外側領域のレジスト膜１４と分離する。【選択図】        図１
2007027406.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を設定した半導体基板と、該半導体基板上に形成されたゲート酸化膜と、該ゲート酸化膜を挟んで前記半導体基板に対向配置された浮遊ゲートと、前記ゲート酸化膜の一部に形成された前記浮遊ゲートへの電子の書込および消去ための電子が通過するトンネル酸化膜とを備えた半導体素子の製造方法であって、
前記半導体基板の前記素子形成領域を囲む領域に、前記素子形成領域と他の領域との間を絶縁分離するフィールド酸化膜を形成する工程と、
該半導体基板上の素子形成領域に酸化膜を形成する工程と、
前記酸化膜上に、前記トンネル酸化膜の形成領域に開口部を設けると共に、前記フィールド酸化膜上に前記素子形成領域を囲むスリットを設けたレジスト膜を形成する工程と、
該レジスト膜をマスクとして、ウェットエッチングにより前記酸化膜をエッチングして前記開口部に前記半導体基板を露出させたトンネルウィンドウを形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
第１の領域と、該第１の領域を取り囲む第２の領域とを備えた半導体基板を準備する工程と、
前記第２の領域に前記第１の領域を他の領域から絶縁分離するための厚い絶縁膜を形成する工程と、
前記第１の領域に第１の厚さの第１の絶縁膜を形成する工程と、
前記第１の絶縁膜が形成された第１の領域上および前記厚い絶縁膜が形成された第２の領域上に、前記第１の領域上に複数の開口部を有し、前記厚い絶縁膜上にスリットを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記第１の厚さの絶縁膜を除去し、前記第１の絶縁膜に複数の開口部を形成する工程と、
熱酸化をおこない、前記第１の絶縁膜を第２の厚さにするとともに、前記複数の開口部内に前記第２の厚さよりも薄い第３の厚さの第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上および第２の絶縁膜上を含む前記第１の領域に複数の導電体を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項３】
請求項２に記載の半導体素子の製造方法において、
前記導電体は複数の領域に電気的に分離されていることを特徴とする半導体素子の製造方法。
【請求項４】
請求項２または請求項３に記載の半導体素子の製造方法において、
前記導電体はポリシリコンであることを特徴とする半導体素子の製造方法。
【請求項５】
請求項２から請求項４のいずれか一項に記載の半導体素子の製造方法において、
前記レジスト膜に設けられたスリットにより、前記レジスト膜は、前記第１の領域上に設けられた部分とそれ以外の部分とに分離され、前記第１の領域上に設けられた部分は、それ以外の部分よりも面積が小さいことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、極薄いトンネル酸化膜を介して電子の書込消去を行う半導体素子の製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートと制御ゲートとトンネル酸化膜とを備えた半導体素子、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：不揮発性半導体メモリ）は、シリコン基板と浮遊ゲートとの間に形成されたゲート酸化膜に電子を通過させる極薄いトンネル酸化膜が設けて浮遊ゲートへの電子の書込および消去を行っている。
【０００３】
このような浮遊ゲートと制御ゲートとを備えた半導体素子の従来の製造方法においては、ゲート酸化膜上に浮遊ゲートとなるポリシリコン層を形成し、このポリシリコン層上に素子分離領域上のポリシリコンをエッチングするための溝状のレジストパターンと、規則的に配列された溝状のレジストパターンを囲むダミー領域にダミーパターンとを設けたレジスト膜を形成し、ダミーパターンによりレジストパターンへのレジスト収縮の影響を防止している（例えば、特許文献１参照。）。
【特許文献１】特開平９−９７７６２号公報（主に第３頁段落０００９−段落００１３、第５図、第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したＥＥＰＲＯＭの製造工程においては、半導体基板に設定した素子形成領域の周囲を囲って他の領域との間を電気的に絶縁分離するためのフィールド酸化膜を設け、このフィールド酸化膜に囲われた素子形成領域の半導体基板上に形成されたゲート酸化膜上に浮遊ゲートを設け、この浮遊ゲートへの電子の書込および消去のためにゲート酸化膜に電子を通過させる薄いトンネル酸化膜を形成する工程がある。
【０００５】
このトンネル酸化膜は、半導体基板上に形成された酸化膜上に、トンネル酸化膜の形成領域に開口部を設けたレジスト膜を形成し、ウェットエッチングにより微細なトンネルウィンドウを形成して半導体基板を露出させ、露出した半導体基板に極薄いトンネル酸化膜を形成している。
このレジスト膜の形成工程において、熱処理により揮発成分を気化させたときにレジスト膜に収縮（レジスト収縮という。）が生じ、これによるレジスト膜の後退や浮上りが生じてウェットエッチングの際のエッチング液の染込み等によるトンネルウィンドウの寸法異常や形状異常が発生する。
【０００６】
しかしながら、上述した従来の製造方法をトンネルウィンドウ形成するときのレジスト膜に用いようとすると、レジスト膜の開口部を囲む領域にダミー領域を設け、その領域にダミーパターンを形成しなければならず、半導体素子を形成するための素子形成領域を広げてダミー領域を設定する必要があるため、１枚の半導体ウェハにより製造することができる半導体素子の数を減少させることになり、半導体素子の生産性を低下させるという問題がある。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、半導体素子の生産性を低下させることなく、微細なトンネルウィンドウを精度よく形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、素子形成領域を設定した半導体基板と、該半導体基板上に形成されたゲート酸化膜と、該ゲート酸化膜を挟んで前記半導体基板に対向配置された浮遊ゲートと、前記ゲート酸化膜の一部に形成された前記浮遊ゲートへの電子の書込および消去ための電子が通過するトンネル酸化膜とを備えた半導体素子の製造方法であって、前記半導体基板の前記素子形成領域を囲む領域に、前記素子形成領域と他の領域との間を絶縁分離するフィールド酸化膜を形成する工程と、該半導体基板上の素子形成領域に酸化膜を形成する工程と、前記酸化膜上に、前記トンネル酸化膜の形成領域に開口部を設けると共に、前記フィールド酸化膜上に前記素子形成領域を囲むスリットを設けたレジスト膜を形成する工程と、該レジスト膜をマスクとして、ウェットエッチングにより前記酸化膜をエッチングして前記開口部に前記半導体基板を露出させたトンネルウィンドウを形成する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
これにより、本発明は、開口部の周囲を比較的短いレジスト膜で囲うことができ、レジスト収縮による開口部への影響を抑制して微細なトンネルウィンドウを精度よく形成することができると共に、スリットを設けるための特別な領域を設ける必要がなくなり、半導体素子の生産性を通常の場合と同等に維持することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
【実施例】
【００１１】
図１は実施例のＥＥＰＲＯＭの製造方法を示す説明図、図２は実施例のＥＥＰＲＯＭの断面を示す説明図、図３は実施例の工程Ｐ２のレジスト膜を示す上面図、図４は実施例の工程Ｐ５のレジスト膜を示す上面図、図５は実施例の工程Ｐ７のレジスト膜を示す上面図、図６は実施例の工程Ｐ８を示す上面図である。
なお、図１は、図３に示すＡ−Ａ断面線に沿った断面で描いてある。
【００１２】
図２において、１は半導体素子としてのＥＥＰＲＯＭであり、半導体基板２、例えばＰ型不純物を拡散させたシリコン（Ｓｉ）からなる基板と、この半導体基板２にＮ型不純物を拡散させて形成されたソース層３およびドレイン層４と、これらに跨って形成されたゲート酸化膜５と、このゲート酸化膜５を介して対向配置された浮遊ゲート６と、この浮遊ゲート６に絶縁膜７を介して積層された通常のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートと同様に機能する制御ゲート８と、ゲート酸化膜５の一部に形成された極薄い酸化膜であるトンネル酸化膜９とで構成され、このトンネル酸化膜９を電子が通過して浮遊ゲート６への電子の書込および消去が行われる。
【００１３】
このようなＥＰＰＲＯＭを形成するための製造方法について、図１および図３から図６を用いて説明する。
図１、図３において、１１はフィールド酸化膜であり、半導体基板２の素子形成領域１２の周囲に設定された素子分離領域にＬＯＣＯＳ法によりシリコンを酸化させて形成された膜厚の厚い２酸化珪素（ＳｉＯ２）等の絶縁膜であって、半導体基板２の素子形成領域１２とその外側の領域との間を電気的に絶縁分離する。
【００１４】
１４はレジスト膜であり、リソグラフィにより半導体基板２上に形成された薄い２酸化珪素等の膜である酸化膜１５上等に塗布されたフォトレジストを露光し、その後に現像処理し、熱処理により揮発成分を気化させて形成されるマスク部材であって、ウェットエッチングにおけるマスクとして機能する。
１７はレジスト膜１４に設けられた開口部であり、半導体基板２上に形成されるゲート酸化膜５の一部に設定されたトンネル酸化膜９の形成領域に、レジスト膜１４を厚さ方向に貫通して酸化膜１５に達する矩形または円形、楕円形（円形であれば、例えば直径０．４〜０．４５μｍ）の微細な貫通穴である。本実施例では図３に示すように素子形成領域１２に９個の矩形の開口部１７が形成される。
【００１５】
１８はスリットであり、フィールド酸化膜１１上のレジスト膜１４を厚さ方向に貫通する略矩形断面の溝であって、図３に示すように半導体基板２の素子形成領域１２上のレジスト膜１４と、その周囲のレジスト膜１４とを機械的に分離する機能を有する。
１９はトンネルウィンドウであり、レジスト膜１４の底部に露出する酸化膜１５をウェットエッチングにより掘り込んでその底部に半導体基板２のおもて面を露出させた微細な開口部であって、そこに露出する半導体基板２にトンネル酸化膜９が形成される。
【００１６】
２１はポリシリコン層であり、トンネル酸化膜９の形成後にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって半導体基板２上に形成された浮遊ゲート６を形成するための導電体として機能する多結晶シリコン層である。
２２はレジスト膜であり、レジスト膜１４と同様にしてトンネル酸化膜９の周囲を覆う領域のポリシリコン層２１上に形成されたマスク部材であって、ドライエッチングにおけるマスクとして機能する。本実施例では図４に示すようにそれぞれ３つのトンネル酸化膜９を覆って川の字状に形成される。
【００１７】
２５はポリシリコン層であり、ポリシリコン層２１と同様にして半導体基板２上に形成された制御ゲート８を形成するための多結晶シリコン層である。
２６はレジスト膜であり、レジスト膜１４と同様にしてトンネル酸化膜９の周囲を覆う領域のポリシリコン層２５上に形成されたマスク部材であって、ドライエッチングにおけるマスクとして機能する。本実施例では図５に示すようにそれぞれ３つトンネル酸化膜９を連結した浮遊ゲート６に直交する方向に３つのトンネル酸化膜９を覆う三の字状に形成される。
【００１８】
以下に、図１および図３から図６を用いてＰで示す工程に従って本実施例のＥＥＰＲＯＭの製造方法について説明する。
Ｐ１、素子形成領域１２を設定した半導体基板２を準備し、そのおもて面の素子形成領域１２を囲む領域にＬＯＣＯＳ法により厚い膜厚の２酸化珪素からなるフィールド酸化膜１１を形成し、その素子形成領域１２に熱酸化法によりゲート酸化膜５より薄い膜厚の２酸化珪素からなる酸化膜１５を形成する。
【００１９】
Ｐ２、リソグラフィにより酸化膜１５上にフォトレジストを塗布し、塗布されたフォトレジストを露光、現像して熱処理を施し、図３に示すように素子形成領域１２の複数のトンネル酸化膜９の形成領域に開口部１７を、フィールド酸化膜１１上にスリット１８を設けたレジスト膜１４を形成する。
この熱処理のときに、フォトレジストの揮発成分の気化によりレジスト収縮が発生し、フィールド酸化膜１１の外側領域の比較的長いレジスト膜１４にはその影響が顕著に現れてレジスト膜１４の端部に変形等が生ずるが、素子形成領域１２のレジスト膜１４はスリット１８により外側領域と分離されて開口部１７の周囲は比較的短いレジスト膜１４に囲まれているので、レジスト収縮の影響が小さくなり、開口部１７に変形等が生ずることはない。
【００２０】
Ｐ３、工程Ｐ２で形成したレジスト膜１４をマスクとして、希フッ酸またはバッファフッ酸等によるウェットエッチングによりレジスト膜１４の開口部１７に露出している酸化膜１５をエッチングして半導体基板２のおもて面を露出させ、開口部１７と略同等の大きさのトンネルウィンドウ１９を形成する。
Ｐ４、剥離剤を用いて工程Ｐ２で形成したレジスト膜１４を除去し、露出した酸化膜１５、トンネルウィンドウ１９の側面およびトンネルウィンドウ１９の底部に露出している半導体基板２を洗浄し、熱酸化法によりトンネルウィンドウ１９の底部に露出している半導体基板２を熱酸化して極薄い膜厚の２酸化珪素からなるトンネル酸化膜９を形成する。このとき同時に酸化膜１５との界面の半導体基板２も熱酸化され、酸化膜１５の膜厚がゲート酸化膜５の膜厚に成長する。
【００２１】
このようにして本実施例のＥＥＰＲＯＭの製造方法による微細な大きさのトンネル酸化膜９が形成される。
Ｐ５、トンネル酸化膜９やゲート酸化膜５、フィールド酸化膜１１を形成した半導体基板２上にＣＶＤ法によりポリシリコン層２１を形成し、上記工程Ｐ２と同様にしてポリシリコン層２１上に図４に示すそれぞれ３つのトンネル酸化膜９を覆う川の字状のレジスト膜２２を形成する。
【００２２】
Ｐ６、工程Ｐ５で形成したレジスト膜２２をマスクとして、ドライエッチングにより露出しているポリシリコン層２１をエッチングして３つトンネル酸化膜９を連結した浮遊ゲート６を形成する。
Ｐ７、剥離剤を用いて工程Ｐ５で形成したレジスト膜２２を除去し、露出したポリシリコン層２１である浮遊ゲート６上等に熱酸化法により２酸化珪素からなる絶縁膜７を形成し、この絶縁膜７上等にＣＶＤ法によりポリシリコン層２５を形成し、上記工程Ｐ２と同様にしてポリシリコン層２５上に図５に示すそれぞれ３つトンネル酸化膜９を連結した浮遊ゲート６に直交する方向に３つのトンネル酸化膜９を覆う三の字状のレジスト膜２６を形成する。
【００２３】
Ｐ８、工程Ｐ７で形成したレジスト膜２６をマスクとして、ドライエッチングにより露出しているポリシリコン層２５をエッチングして前記の直交方向に３つトンネル酸化膜９を連結した制御ゲート８を形成する。
このとき、レジスト膜２６の間の隙間に存在する浮遊ゲート６も同時にエッチングして浮遊ゲート６をトンネル酸化膜９毎に独立させる。
【００２４】
その他のＰ型半導体基板２やソース層３、ドレイン層４等の形成は通常の場合と同様である。
上記のように、本実施例では複数のトンネル酸化膜９の形成領域に開口部１７を有するレジスト膜１４を形成するときに、レジスト膜１４のフィールド酸化膜１１上にスリット１８を設けたので、スリット１８により分離された素子形成領域１２のレジスト膜１４の開口部１７の周囲は比較的短いレジスト膜１４に囲まれ、レジスト収縮の影響が小さくなり、開口部１７に変形等が生ずることはない。
【００２５】
このことは、一つの半導体ウェハに複数の種類の半導体素子を形成する場合、つまりトンネルウィンドウ１９を形成する半導体素子と形成しない半導体素子が混在する場合に有効であり、トンネルウィンドウ１９を形成する素子形成領域１２の面積が、それ以外の領域の面積よりも小さい場合に特に有効である。
以上説明したように、本実施例では、トンネルウィンドウを形成するためのレジスト膜を形成するときに、半導体基板の素子形成領域を囲む領域に形成されたフィールド酸化膜上に素子形成領域を囲むスリットを設け、トンネル酸化膜の形成領域に開口部を設けたレジスト膜をフィールド酸化膜の外側領域のレジスト膜と分離するようにしたことによって、開口部の周囲を比較的短いレジスト膜で囲うことができ、レジスト収縮による開口部への影響を抑制して微細なトンネルウィンドウを精度よく形成することができると共に、スリットを設けるための特別な領域を設ける必要がなくなり、半導体素子の生産性を通常の場合と同等に維持することができる。
【図面の簡単な説明】
【００２６】
【図１】実施例のＥＥＰＲＯＭの製造方法を示す説明図
【図２】実施例のＥＥＰＲＯＭの断面を示す説明図
【図３】実施例の工程Ｐ２のレジスト膜を示す上面図
【図４】実施例の工程Ｐ５のレジスト膜を示す上面図
【図５】実施例の工程Ｐ７のレジスト膜を示す上面図
【図６】実施例の工程Ｐ８を示す上面図
【符号の説明】
【００２７】
１    ＥＥＰＲＯＭ
２    半導体基板
３    ソース層
４    ドレイン層
５    ゲート酸化膜
６    浮遊ゲート
７    絶縁膜
８    制御ゲート
９    トンネル酸化膜
１１  フィールド酸化膜
１２  素子形成領域
１４、２２、２６  レジスト膜
１５  酸化膜
１７  開口部
１８  スリット
１９  トンネルウィンドウ
２１、２５  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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