(57)【要約】【課題】  参照入力信号が大きく変化し又は出力信号が参照入力信号に対して誤差を生じた場合に迅速且つ適正に同期した信号を生成できるＰＬＬ同期回路を提供する。【解決手段】  電圧制御発振器３からの出力信号を位相比較器１に内部変化信号として帰還させ、この位相比較器１が参照入力信号S1の周期における帰還制御される制御周期の直前周期の波長を所定値で分割部により分割し、この分割された分割波長のカウント値と制御周期における現在カウント値とをカウント位相比較部１６で比較し、この比較結果に基づき前記参照入力信号S1の周波数変化を位相検出部で検出するようにしているので、選局の変更等で参照入力信号が大きく変化した場合であっても迅速且つ確実に変更後の周波数に同期する発振出力が可能となり、ジッタの発生を極力低減できると共に、周波数ステップの応答性を向上させることができる。【選択図】図１
2007088625.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器からの出力信号を内部変化信号として帰還させ、当該内部変化信号と入力される参照入力信号との位相差を位相比較器で検出し、当該位相差に基づく位相比較出力信号を低域フィルタを介して前記電圧制御発振器へ出力し、当該位相比較出力信号がロック周波数を発信する電圧となるように帰還制御するＰＬＬ同期回路において、
前記位相比較器が、参照入力信号の周期における帰還制御される制御周期の直前周期の波長を所定値で分割する分割部と、当該分割された分割波長のカウント値と制御周期における現在カウント値とを比較する比較部と、当該比較結果に基づき前記参照入力信号の周波数変化を検出する位相検出部とを備えることをを
特徴とするＰＬＬ同期回路。
【請求項２】
前記請求項１に記載のＰＬＬ同期回路において、
前記位相比較部が、前記比較結果に基づき前記分割波長のカウント値と現在カウント値との誤差を現在カウント値の周期の次の周期における前記分割波長の少なくとも一の分割波長のカウント値を修正する誤差修正部とを備えることを
特徴とするＰＬＬ同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される参照入力信号と同一の周波・位相の出力信号を内部の発振周波数に基づいて生成するＰＬＬ同期回路に関し、特に参照入力信号が大きく変化した場合又は出力信号が変化した場合に対応できるＰＬＬ同期回路に関する。
【背景技術】
【０００２】
従来、この種のＰＬＬ同期回路としては、特許文献１に開示されるものがあり、この特許文献１に記載のＰＬＬ同期回路は、一般のＰＬＬ同期回路が参照入力信号の立上がり時に電圧制御発振回路（及び分周器）出力との位相を比較するのに対し、立上がり時だけでなく立下がり時でも位相を比較することで位相のサンプリング回数を倍にし、ジッタを低減する構成が開示される。
【０００３】
また、他の従来技術としては特開２００１−１１９７１１（特願平９−２１１８０１の分割）に開示される信号生成回路を図１３に示す。同図において従来の技術に係る信号生成回路は、所定の周波数を持つ入力信号ｆｓｃの周波数より高い周波数の内部クロック１１９を出力する高速発振回路と、前記入力信号ｆｓｃと前記内部クロック１１９とを入力し、前記入力信号ｆｓｃの立上り及び立下がりの変化に夫々対応する信号であって、前記入力信号ｆｓｃの２倍の周波数を有する信号を、前記内部クロック１１９に同期してカウンタクロック１２３として生成するカウンタクロック生成回路１２５と、前記内部クロック１１９をカウントし前記カウンタクロック１２３によってリセットされる内部高速カウンタ１２６と、前記内部高速カウンタ１２６が前記カウンタクロック１２３によってリセットされる直前の内部高速カウンタのカウント値に基づいて定められた所定の値と前記内部高速カウンタ１２６のカウント値とが一致したときに一致信号を出力する一致検出回路１２９とを有し、入力信号の周波数ｆｓｃの所定倍数の周波数を有する信号を生成する構成である。
【０００４】
この構成に基づいて従来の技術に係る信号生成回路は、製造コストの低減が可能な擬似映像信号生成回路を得ようとする際に、効率の良い周波数ｎ倍の信号生成回路が可能となる。
【特許文献１】Rui-feng Liu, et al., "A Fully Symmetrical PFD for Fast Locking Low Jitter PLL", 2003 International Conf. on ASIC.Pric., p725-7, Vol1.2
【特許文献２】特開平２００１−１１９７１１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記従来技術に係るＰＬＬ同期回路は以上のように構成されていたことから、参照入力信号と電圧制御発振器（及び分周器）からの出力との各デューティ比がいずれも５０％に正確に特定されていなければ、位相比較が正確でなくジッタの低減もできないという課題を有していた。
【０００６】
また、従来技術に係る信号生成回路は以上のように構成されていることから、仮にＰＬＬ同期回路の位相比較器を信号生成回路に応用したとしても、参照入力信号が大きく変化した場合、例えばテレビジョンのチャンネル切替時にあっては急速に変化後（切替後）の周波数に収束させることができないという課題を有していた。また、ＰＬＬ同期回路の機器自体の特性若しくは外的要因により電圧制御発振器の出力が微小変化した場合に、参照入力信号に同期した発振器出力ができないという課題を有する。
【０００７】
本発明は、前記課題を解消するためになされたもので、参照入力信号が大きく変化し又は出力信号が参照入力信号に対して誤差を生じた場合に迅速且つ適正に同期した信号を生成できるＰＬＬ同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るＰＬＬ同期回路は、電圧制御発振器からの出力信号を内部変化信号として帰還させ、当該内部変化信号と入力される参照入力信号との位相差を位相比較器で検出し、当該位相差に基づく位相比較出力信号を低域フィルタを介して前記電圧制御発振器へ出力し、当該位相比較出力信号がロック周波数を発信する電圧となるように帰還制御するＰＬＬ同期回路において、前記位相比較器が、参照入力信号の周期における帰還制御される制御周期の直前周期の波長を所定値で分割する分割部と、当該分割された分割波長のカウント値と制御周期における現在カウント値とを比較する比較部と、当該比較結果に基づき前記参照入力信号の周波数変化を検出する位相検出部とを備えるものである。
【０００９】
このように本発明においては、電圧制御発振器からの出力信号を位相比較器に内部変化信号として帰還させ、この位相比較器が参照入力信号の周期における帰還制御される制御周期の直前周期の波長を所定値で分割部により分割し、この分割された分割波長のカウント値と制御周期における現在カウント値とを比較部で比較し、この比較結果に基づき前記参照入力信号の周波数変化を位相検出部で検出するようにしているので、選局の変更等で参照入力信号が大きく変化した場合であっても迅速且つ確実に変更後の周波数に同期する発振出力が可能となり、ジッタの発生を極力低減できると共に、周波数ステップの応答性を向上させることができる。
【００１０】
また、本発明係るＰＬＬ同期回路は必要に応じて、位相比較部が、前記比較結果に基づき前記分割波長のカウント値と現在カウント値との誤差を現在カウント値の周期の次の周期における前記分割波長の少なくとも一の分割波長のカウント値を修正する誤差修正部とを備えるものである。
【００１１】
このように本発明においては、電圧制御発振器からの出力信号を位相比較器に内部変化信号として帰還させ、この位相比較器が分割波長のカウント値と制御周期における現在カウント値との比較結果に基づき分割波長のカウント値と現在カウント値との誤差を現在カウント値の周期の次の周期のおける前記分割波長の少なくとも一つの分割波長のカウント値を誤差修正部により修正するようにしているので、ジッタの発生を極力低減できると共に周波数ステップの応答性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
（本発明の第１の実施形態）
以下、本発明の第１の実施形態に係るＰＬＬ同期回路を図１ないし図３に基づいて説明する。この図１は本実施形態に係るＰＬＬ同期回路の全体ブロック構成図、図２は図１に記載のＰＬＬ同期回路における比較演算部の詳細ブロック構成図、図３は図１に記載のＰＬＬ同期回路における動作タイミングチャートを示す。
【００１３】
前記各図において本発明の第１の実施形態に係るＰＬＬ同期回路は、受信電波との参照入力信号S1が入力され、この参照入力信号S1と内部変化信号の位相差を検出して位相比較出力信号S3を出力する位相比較器１と、この位相比較出力信号S3の低域周波数のみを通過させる低域フィルタ２と、この低域周波数の位相比較出力信号S3の電圧に基づいてロック周波数をVCO出力信号S2として発振する電圧制御発振器（以下「VCO」という。）３とを備え、この位相比較器１が参照入力信号S1の一周期を複数OSに分割して、この分割周期毎に参照入力信号S1とVCO出力信号S2とを比較してVCO出力信号S2の周波数変化を検出する構成である。
【００１４】
前記位相比較器１は、内部の高速クロック信号C1を生成する内部クロック生成部１１と、この高速クロック信号C1を積算し、前記参照入力信号S1により積算値がリセットされるクロックカウンタ１３と、前記順次入力される参照入力信号S1の一周期分をこの一周期の直前周期であるクロックカウンタ１３に格納された周期信号C3と比較する比較演算部１４とVCO出力信号S2を（１／OS）に分周して分周VCO出力信号C6を出力する分周部１５と、前記比較演算部１４の演算結果で出力される参照位相信号C4、誤動作防止信号C5、VCO３から出力されるVCO出力信号S2及びこのVCO出力信号S2を複数OSに分周した分周VCO出力信号C6に基づき分割周期毎の周波数変化を示す位位相比較出力信号S3を出力するカウント位相比較部１６とを備える構成である。
【００１５】
前記比較演算部１４は、参照入力信号S1の一周期を複数OSに分割する周期演算部１４１と、この分割された（１／OS）、（２／OS）、・・・、（OS−１／OS）と現在積算されたクロックカウント信号C2との一致を検出する比較部１４２と、この検出された一致結果（１／OS）、（２／OS）、・・・、（OS−１／OS）と参照入力信号S1とに基づき参照入力信号S1の周波数が高くなり周期長が（OS−１／OS）の値より短くなることを検知して誤動作防止信号C5を出力する位相カウンタ１４３と、前記一致結果（１／OS）、（２／OS）、・・・、（OS−１／OS）と参照入力信号S1とから参照信号位相を示すパルスの参照位相信号C4を生成して出力するオア回路１４４とを備える構成である。
【００１６】
また、前記周期演算部１４１は、分割する複数（OS−１）の（１／OS）、（２／OS）、・・・、（OS−１／OS）を各々演算する分割周期演算部１４１ａ、・・・、１４１ｎで構成される。
【００１７】
次に、前記構成に基づく本実施形態に係るＰＬＬ同期回路のジッタ低減した同期検波動作について説明する。まず、内部クロック生成部１１により高速クロック信号C1が生成されている状態で参照入力信号S1が入力されると、この参照入力信号S1の周期により高速クロック信号C1をクロックカウンタ１２が積算開始してクロックカウント信号C2を出力する。このクロックカウンタ１２により高速クロック信号C1の積算は参照入力信号S1の立上がり時点にリセットされ、次の周期おける高速クロック信号C1を順次積算される。
【００１８】
このように参照入力信号S1の各周期毎に積算されたクロックカウント信号C2は、クロックカウンタ１３に格納されると共に比較演算部１４へ出力される。この比較演算部１４は、クロックカウンタ１３に格納された周期信号C3の入力と、クロックカウント信号C2及び参照入力信号S1に基づいて参照位相信号C4及び誤動作防止信号C5を生成してカウント位相比較部１６へ出力する。
【００１９】
この比較演算部１４は、クロックカウンタ１３から出力される周期信号C3を複数（OS−１）の分割周期演算部１４１ａ、・・・、１４１ｎにより（１／OS）、（２／OS）、・・・、（OS−１／OS）の各分割周期を演算して比較部１４２へ各々出力する。この比較部１４２は、前記クロックカウンタ１３に格納される直前（一周期前）の分割周期（１／OS）、（２／OS）、・・・、（OS−１／OS）とクロックカウンタ１２で現在蓄積されるクロックカウント信号C2を比較して一致結果を位相カウンタ１４３及びオア回路１４４へ出力する。
【００２０】
この位相カウンタ１４３は、比較部１４２から出力される一致結果と参照入力信号S1に基づき誤動作防止信号C5を生成する。この誤動作防止信号C5は、参照入力信号S1の周波数が高くなり、分割周期のうち最終分割周期（OS−１／OS）の立上がり時（図３中では（OS−１／OS）H、（OS−１／OS）I、（OS−１／OS）K・・・である。）よりも短くなって参照入力信号S1の次の周期が立上がる状態となった場合を検出してカウント位相比較部１６へ出力されるものである。また、前記オア回路１４４は、比較部１４２から出力される一致結果と参照入力信号S1との論理和条件を求めて参照位相信号C4を生成してカウント位相比較部１６へ出力する。
【００２１】
このカウント位相比較部１６は、VCO３から出力されるVCO出力信号S2を分周部１５により（１／OS）に分周して生成される分周VCO出力信号C6が入力されると共に、前記参照位相信号C4及び誤動作防止信号C5が信号の立上がり状態となるＯＮ状態（以下、単にＯＮ状態という。）でVCO出力信号S2が信号の立上がり状態以外の状態となるＯＦＦ状態（以下、端にＯＦＦ状態という。）の時に位相を早める信号アップカウント信号として正のパルスを出力し、他方参照位相信号C4がＯＦＦ状態でVCO出力信号S2がＯＮ状態の時に位相を遅らせるダウンカウント信号とし負のパルスを出力するように位相比較出力信号S3を生成する。この位相比較出力信号S3は低域フィルタ２により高周波成分が除去されて低周波成分のみがVCO３に入力され、その電圧値に基づくロック周波数をVCO３によりVCO出力信号S2として周波数検波出力させることとなる。
【００２２】
次に比較演算部１４が参照入力信号S1を分割する複数OSをOS＝４として４分割にする具体例を図５ないし図８に基づいて説明する。この図５は、本実施形態のＰＬＬ同期回路におけるカウント位相比較部の基本的な位相比較タイミングチャート、図６は本実施形態のＰＬＬ同期回路におけるカウント位相比較部の参照位相信号C4が高速な場合の位相比較タイミングチャート、図７は本実施形態のＰＬＬ同期回路におけるカウント位相比較部のVCO出力信号S2が高速の場合の位相比較タイミングチャート、図８は本実施形態のＰＬＬ同期回路におけるカウント位相比較部の参照入力信号S1の周波数が高くなった場合の位相比較タイミングチャートを示す。
【００２３】
まず、図５においてカウント位相比較部１６は、前段（図示を省略）でのVCO出力信号S2の立上がりパルスにより積算値が「１」であるものとし、タイミングT10で参照位相信号C4のパルスが立上がってVCO出力信号S2がＯＦＦ状態であることからアップカウント信号の位相比較出力信号S3であり「０」となり、タイミングT11では参照位相信号C4のパルスが立上がっておらずVCO出力信号S2がＯＮ状態であることからダウンカウント信号の位相比較出力信号S3であり積算値が「−１」となる。このようなアップカウント信号又はダウンカウント信号からなる位相比較出力信号S3によりタイミングT12ないしT19のように駆動制御されることとなる。なお、積算値が「０」の場合には、位相比較出力信号S3がハイ・インピーダンス状態となる。
【００２４】
前記図６においてカウント位相比較部１６は、参照入力信号S1の周波数に対して高速な参照位相信号C4がタイミングT20からT27まで入力され、この間でVCO出力信号S2の入力がなされておらず、積算値が「０」から「３」までを繰り返すよううな位相比較出力信号S3が生成されて出力される。タイミングT28においてVCO出力信号S2の入力が立上がり、この時点でダウンカウント信号として積算値「３」から「２」へ減算し、次のタイミングT29で参照位相信号C4のパルスが立上がっているいためアップカウント信号として積算値「３」にするように駆動制御される。
【００２５】
前記図７においてカウント位相比較部１６は、参照入力信号S1の周波数に対して高速なVCO出力信号S2がタイミングT30からT38まで入力され、参照位相信号C4の入力がなされておらず、積算値「０」から「−３」までを繰り返すような位相比較出力信号S3が生成されて出力される。
【００２６】
前記図８においてカウント位相比較部１６は、参照入力信号S1の周波数が高くなり、この参照入力信号S1の周期長が（OS−１／OS）、即ち（３／４）の値より短くなった場合には、参照入力信号S1とVCO出力信号S2の位相０の不一致が発生するのを防止するためにこの周波数の発生を誤動作防止信号C5の出力により積算値をタイミングT44でリセットして分周VCO出力信号C6の立上がり検出するタイミングT48まで参照位相信号C4によるアップカウントのみを実行し、VCO出力信号S2によるダウンカウントを実行しないように駆動制御される。この分周VCO出力信号C6の立上がりは、VCO出力信号S2の位相０を示すものである。さらに、前記分周VCO出力信号C6が立上がった後のタイミングT48以降は、VCO出力信号S2によりダウンカウントを参照位相信号C4のアップカウントと同様に実行するように駆動制御される。
【００２７】
さらに、本実施形態に係るＰＬＬ同期回路に２種の低域フィルタ２を接続して構成した場合における実験結果を図９ないし図１２に示す。図９及び図１０は本実施形態に係るＰＬＬ同期回路の各ジッタ特性図、図１１及び図１２は本実施形態に係るＰＬＬ同期回路の各周波数変動（ステップ）の応答特性図を示す。なお、前記２種の低域フィルタ２は、抵抗ＲとコンデンサＣとの並列接続により構成した場合（図１０、図１２に対応する。）抵抗Ｒ１と抵抗Ｒ２及びコンデンサＣとの直列回路とを並列接続により構成した場合（図９、図１１に対応する。）である。また、図９ないし図１２において実線の各特性を従来技術として示し、破線の各特性を本実施例として示す。
【００２８】
図９及び図１０において、２種の低域フィルタ２を用いたいずれの本実施形態に係るＰＬＬ同期回路も従来技術に対してジッタを大幅に低減させる効果のジッタ特性を確認できた。
また、図１１及び図１２において、２種の低域フィルタ２を用いたいずれの本実施形態形態に係るＰＬＬ同期回路も従来技術に対して周波数変動に対して短時間に参照入力信号S1の位相・周波数に同期追従できる応答特性が確認できた。
【００２９】
（本発明の他の実施形態）
本発明の他の実施形態に係るＰＬＬ同期回路を図４に基づいて、図１及び図２を参照して説明する。図４は図１に記載の実施形態に係るＰＬＬ同期回路の比較演算部ブロック構成図である。
同図において他の実施形態に係るＰＬＬ同期回路は、前記図６に記載の第１の実施形態に係るＰＬＬ同期回路とは比較演算部１４を単一の分割周期演算部１４５を備える構成である。この比較演算部１４は、周期信号C3が入力され、予め定められた複数OSに分割して（１／OS）の分割周期（１／OS）、（２／OS）、（３／OS）、・・・、（OS−１／OS）を演算する分割周期演算部１４５と、この分割周期を順次格納するレジスタ１４７と、このレジスタ１４７に格納された直前の分割周期を現在分割されて出力される分割周期と加算してレジスタ１４７へ出力する加算器１４６と、このレジスタ１４７から出力される分割周期とクロックカウント信号C2とを比較する分割比較部１４８と、この比較結果に基づいて分割周期（１／OS）、（２／OS）、（３／OS）、・・・、（OS−１／OS）を修正する修正器１４９と、この修正出力を分割周期（１／OS）、（２／OS）、（３／OS）、・・・、（OS−１／OS）に化周波数軟する加算器１５０と、この修正された分割周期（１／OS）、（２／OS）、（３／OS）、・・・、（OS−１／OS）現在蓄積されたクロックカウント信号C2との一致を検出する比較部１５１と、この検出された一致結果（１／OS）、（２／OS）、（３／OS）、・・・、（OS−１／OS）と参照入力信号S1とに基づき参照入力信号S1の周波数が高くなり周期長が（OS−１／OS）の値より短くなることを検知して誤動作防止信号C5を出力する位相カウンタ１４３と、前記一致結果（１／OS）、（２／OS）、・・・、（OS−１／OS）と参照入力信号S1とから参照信号位相を示すパルスの参照位相信号C4を生成して出力するオア回路１４４とを備える構成である。
【００３０】
前記構成に基づく他の実施形態に係るＰＬＬ同期回路については、前記第１の実施形態に係るＰＬＬ同期回路の場合と同様にカウント位相比較部１６が図５ないし図８のタイミングチャートで動作し、図９及び図１０に示すジッタを減少させるジッタ特性を有すると共に、図１１及び図１２に示す周波数の変動に伴う応答特性が得られることとなる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るＰＬＬ同期回路の全体ブロック構成図である。
【図２】図１に記載のＰＬＬ同期回路における比較演算部の詳細ブロック構成図ある。
【図３】図１に記載のＰＬＬ同期回路における動作タイミングチャート図である。
【図４】図４は図１に記載の実施形態に係るＰＬＬ同期回路の比較演算部ブロック構成図である。
【図５】本発明の第１の実施形態に係るＰＬＬ同期回路におけるカウント位相比較部の基本的な位相比較タイミングチャートである。
【図６】本発明の第１の実施形態に係るＰＬＬ同期回路におけるカウント位相比較部の参照位相信号C4が高速な場合の位相比較タイミングチャートである。
【図７】本発明の第１の実施形態に係るＰＬＬ同期回路におけるカウント位相比較部のVCO出力信号S2が高速の場合の位相比較タイミングチャートである。
【図８】本発明の第１の実施形態に係るＰＬＬ同期回路におけるカウント位相比較部の参照入力信号S1の周波数が高くなった場合の位相比較タイミングチャートである。
【図９】本発明の第１の実施形態に係るＰＬＬ同期回路の各ジッタ特性図である。
【図１０】本発明の第１の実施形態に係るＰＬＬ同期回路の各ジッタ特性図である。
【図１１】本発明の第１の実施形態に係るＰＬＬ同期回路の各周波数変動（ステップ）の応答特性図である。
【図１２】本発明の第１の実施形態に係るＰＬＬ同期回路の各周波数変動（ステップ）の応答特性図である。
【図１３】従来技術の信号生成回路のブロック構成図である。
【符号の説明】
【００３２】
１      位相比較器
２      低域フィルタ
３      電圧制御発振器（VCO）
１１    内部クロック生成部
１２    クロックカウンタ
１３    クロックカウンタ
１４    比較演算部
１４１  周期演算部
１１３  高速発振回路
１１９  内部クロック
１２５  カウンタクロック生成回路
１２６  内部高速カウンタ
１２９  一致検出回路
１４１ａ、・・・、１４１ｎ，１４５    分割周期演算部
１４２，１５１  比較部
１４３  位相カウンタ
１４４  オア回路
１４６，１５０  加算器
１４７，１５１  レジスタ
１４８  分割比較部
１４９  修正器
１５０  加算器
C1    高速クロック信号
C2    クロックカウント信号
C3    周期信号
C4    参照位相信号
C5    誤動作防止信号
C6    分割VCO出力信号
S1    参照入力信号
S2    VCO出力信号
S3    位相比較出力信号
【図１】
2007088625.tif 000003
【図２】
2007088625.tif 000004
【図３】
2007088625.tif 000005
【図４】
2007088625.tif 000006
【図５】
2007088625.tif 000007
【図６】
2007088625.tif 000008
【図７】
2007088625.tif 000009
【図８】
2007088625.tif 000010
【図９】
2007088625.tif 000011
【図１０】
2007088625.tif 000012
【図１１】
2007088625.tif 000013
【図１２】
2007088625.tif 000014
【図１３】
2007088625.tif 000015
【手続補正書】
【提出日】平成18年5月19日(2006.5.19)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2007088625.tif 000016
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2007088625.tif 000017
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2007088625.tif 000018
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2007088625.tif 000019
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2007088625.tif 000020
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2007088625.tif 000021
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2007088625.tif 000022
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2007088625.tif 000023
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2007088625.tif 000024
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2007088625.tif 000025
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2007088625.tif 000026
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2007088625.tif 000027
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2007088625.tif 000028