(57)【要約】【課題】  複数の半導体チップの実装状態の管理が可能なマルチチップパッケージ型半導体装置を提供する。【解決手段】  本発明のマルチチップパッケージ型半導体装置は、モジュール基板１０、第１の半導体チップ１５、第２の半導体チップ２５、およびこのモジュール基板１０上に実装され、書き込み可能で電気的に読み出し可能な不揮発性メモリチップ３５とを備え、この不揮発性メモリチップ３５に、第１の半導体チップ１５および第２の半導体チップ２５の実装状態を示す実装管理データ、製造履歴を示す製造管理データ、および購入履歴を示す購入管理データを記憶させている。【選択図】図２
2007088329.tif 000002
【特許請求の範囲】
【請求項１】
モジュール基板と、
前記モジュール基板上に実装された複数の半導体チップと、
前記モジュール基板上に実装され、書き込み可能で電気的に読み出し可能な不揮発性メモリチップと
を備え、
前記不揮発性メモリチップに、前記複数の半導体チップの実装管理データを記憶させたことを特徴とするマルチチップパケージ型半導体装置。
【請求項２】
前記不揮発性メモリチップに、さらに前記複数の半導体チップの製造管理データを記憶させたことを特徴とする請求項１記載のマルチチップパッケージ型半導体装置。
【請求項３】
前記不揮発性メモリチップに、さらに前記複数の半導体チップの購入履歴データを記憶させたことを特徴とする請求項１または請求項２に記載のマルチチップパッケージ型半導体装置。
【請求項４】
前記不揮発性メモリチップは任意の電気回路を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップパッケージ型半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話等の小型デジタル機器においては、多機能、コンパクト化が求められており、特定の回路機能を有する複数の半導体チップをモジュール基板上に実装したマルチチップパッケージ型半導体装置が用いられている。
【０００３】
しかしながら、小型デジタル機器の多機能化、コンパクト化の要求により、半導体チップにおける回路素子の微細化、および回路の複雑化等に伴い、マルチチップパッケージ型半導体装置においては、その製造出荷後の戻入が増える傾向にある。よって、マルチチップパッケージ型半導体装置の製造出荷後の製造管理が重要になりつつある。
【０００４】
そこで、半導体チップに、例えば、製造ロット、スライスの座標や製造履歴等の製造管理データをチップＩＤの形式で付し、製造出荷後の管理を行うようにしたものがある（例えば、特許文献１参照。）。
【０００５】
しかし、上記従来技術では、半導体チップとモジュール基板間や半導体チップ同士の結線等の実装状態については、全く考慮されておらず、実装状態の管理ができない問題がある。
【特許文献１】特開２０００−１７１５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明では、半導体チップの実装状態の管理が可能なマルチチップパッケージ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様のマルチチップパッケージ型半導体装置は、モジュール基板と、前記モジュール基板上に実装された複数の半導体チップと、前記モジュール基板上に実装され、書き込み可能で電気的に読み出し可能な不揮発性メモリチップとを備え、前記不揮発性メモリチップに、前記複数の半導体チップの実装管理データを記憶させたことを特徴としている。
【発明の効果】
【０００８】
本発明のマルチチップパッケージ型半導体装置では、半導体チップの実装状態の管理が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明による実施形態について、図面を参照しながら説明する。
【００１０】
（実施例１）
図１乃至図５を用いて、本発明の実施例１に係る積層構造のマルチチップパケージ型半導体装置を説明する。
【００１１】
本実施例では、チップＩＤをそれぞれ有する第１および第２の半導体チップと不揮発性メモリチップを積層した３層構造のマルチチップパッケージ型半導体装置の例を示す。
【００１２】
図１は、本発明の実施例１の３層構造のマルチチップパッケージ型半導体装置のパッケージを取り除いた状態の平面図、図２は、図１のＡ−Ａ’に沿って切断し、矢印方向に眺めた断面図である。
【００１３】
図１および図２に示すように、本実施例のマルチパッケージ型半導体装置は、モジュール基板１０、第１の半導体チップ１５、第１のスペーサ２０、第２の半導体チップ２５、第２のスペーサ３０、不揮発性メモリチップ３５、パッケージ４５を有する。
【００１４】
モジュール基板１０は、上面の周縁部分にボンディングワイヤを接続するためのパッド群１１を有する。また、下面にはパッド群１１と電気的に接続された外部端子としての半田ボール群１２を有する。この半田ボール群１２は、モジュール基板１０の下面にグリッド状に配置される。
【００１５】
図３は、第１の半導体チップ１５の平面図である。
【００１６】
第１の半導体チップ１５は、モジュール基板１０上に搭載され、エポキシ樹脂系のアンダーフィル材１４を用いてモジュール基板１０の上面に固着されている。
【００１７】
また、第１の半導体チップ１５は、パッケージ４５内に実装される複数の半導体チップの中で最大の寸法を有し、その上面には第１の回路１６、第１のパッド群１７、および第１のチップＩＤ１８をそれぞれ有する。
【００１８】
第１の回路１６は、第１の半導体チップ１５の上面中央内部に設けられ、例えば、任意のロジック回路、メモリ、或いはアナログインタフェース回路等の所定の回路機能を有する。
【００１９】
また、第１のパッド群１７は、第１の半導体チップ１５上面の周縁部分に設けられ、第１の回路１６と電気的に接続されている。そして、第１のパッド群１７は、モジュール基板１０のパッド群１１と第１のボンディングワイヤ５０を介して電気的に接続されている。
【００２０】
第１のチップＩＤ１８は、第１の半導体チップ１５の製造管理データを示すもので、本実施例では第１の半導体チップ１５の上面に印刷により、バーコード形式に設けられている。この製造管理データは、第１の半導体チップ１５の製造履歴を示すデータであり、例えば、データ製造ライン、製造年月日、製造ロット、或いはウェハー上の位置を示す座標といったデータである。
【００２１】
第１のスペーサ２０は、絶縁性部材からなり、第１の半導体チップ１５と第２の半導体チップ２５との間に設けられ、第１の半導体チップ１５と第２の半導体チップ２５とを電気的に絶縁している。
【００２２】
この第１のスペーサ２０は、第１の半導体チップ１５、および第２の半導体チップ２５と、エポキシ樹脂系のアンダーフィル材１４により固着されている。
【００２３】
また、第１のスペーサ２０は、第１の半導体チップ１５に比べて小さく、第２の半導体チップ２５に比べて大きく、第１のパッド群１７が隠れない程度の大きさを有する。
【００２４】
図４は、第２の半導体チップ２５の平面図である。
【００２５】
第２の半導体チップ２５は、実装される複数の半導体チップの中で第1の半導体チップ１５についで大きい寸法を有する。すなわち、第１の半導体チップ１５に比べて小さく、後述の不揮発性メモリ３５に比べて大きい寸法を有する。
【００２６】
この第２の半導体チップ２５は、その上面に第２の回路２６、第２のパッド群２７、および第２のチップＩＤ２８を有する。
【００２７】
第２の回路２６は、第２の半導体チップ２５の上面中央内部に設けられ、例えば、任意のロジック回路、メモリ、或いはアナログインタフェース回路等の所定の回路機能を有する。
【００２８】
また、第２のパッド群２７は、第２の半導体チップ２５の上面の周縁部分に設けられ、第２の回路２６と電気的に接続されている。そして、第２のパッド群２７は、モジュール基板１０のパッド群１１と第２のボンディングワイヤ５１を介して電気的に接続されている。
【００２９】
第２のチップＩＤ２８は、第１のチップＩＤ１８と同様に、第２の半導体チップ２５の製造管理データを示すもので、第２の半導体チップ２５の上面に印刷により、バーコード形式に設けられている。
【００３０】
この製造管理データは、半導体チップの製造履歴を示すデータであり、例えば、データ製造ライン、製造年月日、製造ロット、或いはウェハー上の位置を示す座標といったデータである。
【００３１】
第２のスペーサ３０は、第１のスペーサ２０と同様に絶縁性部材からなり、第２の半導体チップ２５と不揮発性メモリチップ３５との間に設けられ、第２の半導体チップ２５と不揮発性メモリチップ３５とを電気的に絶縁している。
【００３２】
この第２のスペーサ３０は、第２の半導体チップ２５、および不揮発性メモリチップ３５と、エポキシ樹脂系のアンダーフィル材１４により固着されている。
【００３３】
また、第２のスペーサ３０は、第２の半導体チップ２５に比べて小さく、不揮発性メモリチップ３５に比べて大きく、第２のパッド群２７が隠れない程度の大きさを有する。
【００３４】
図５は、不揮発性メモリチップ３５の平面図である。
【００３５】
不揮発性メモリチップ３５は、実装される複数の半導体チップの中で最小の寸法を有し、その上面にフラッシュメモリ部３６、第３のパッド群４１、および第３のチップＩＤ４２をそれぞれ有する。
【００３６】
フラッシュメモリ部３６は、フラッシュメモリアレイから構成され、不揮発性メモリチップ３５の上面中央内部に形成されている。
【００３７】
第３のパッド群４１は、不揮発性メモリチップ３５の上面の周縁部分に設けられ、フラッシュメモリ部３６と電気的に接続されている。また、第３のパッド群４１は、モジュール基板１０のパッド群１１と第３のボンディングワイヤ５２を介して電気的に接続されている。
【００３８】
第３のチップＩＤ４２は、第１、および第２のチップＩＤ１８、２８と同様に、不揮発性メモリチップ３５の製造管理データを示すもので、不揮発性メモリチップ３５の上面に印刷により、バーコード形式に設けられている。
【００３９】
この製造管理データは、半導体チップの製造履歴を示すデータであり、例えば、データ製造ライン、製造年月日、製造ロット、或いはウェハー上の位置を示す座標といったデータである。
【００４０】
そして、上記フラッシュメモリ部３６は、第１の記憶領域３７、第２の記憶領域３８、第３の記憶領域３９、および第４の記憶領域４０を有する。
【００４１】
第１の記憶領域３７は、第１、第２の半導体チップ１５、２５、および不揮発性メモリチップ３５の製造管理データをそれぞれ記憶保持する領域である。この第１の記憶領域３７は、記憶されるデータの量に応じて任意に変えることが可能である。
【００４２】
第２の記憶領域３８は、第１、第２の半導体チップ１５、２５、および不揮発性メモリチップ３５の購入管理データを記憶保持する領域である。この購入管理データとは、例えば、購入元の会社名や購入日時等の購入履歴を示すデータである。この購入管理データは、製造管理データとは異なり、半導体チップ自体にチップＩＤとして記録、または記憶されていない。従って、本実施例のマルチチップパッケージ型半導体装置を製造元で準備する必要があるデータである。第２の記憶領域３８も、第１の記憶領域３７と同様に、記憶されるデータの量に応じて任意に変えることが可能である。
【００４３】
第３の記憶領域３９は、実装管理データを記憶保持する領域である。実装管理データとは、例えば、本実施例のマルチチップパッケージ型半導体装置を構成する半導体チップの種類、半導体チップとモジュール基板と間の接続状態、半導体チップ同士の接続状態、本実施例のマルチチップパッケージ型半導体装置自体の製造ライン、製造ロット、検査結果等のデータである。この実装管理データは、本実施例のマルチチップパッケージ型半導体装置を製造するに当たり、製造元で新たに準備する必要があるデータである。第３の記憶領域３９は、記憶されるデータの量に応じて任意に変えることが可能である。
【００４４】
第４の記憶領域４０は、フラッシュメモリ部３６の記憶領域の中で、第１の記憶領域３７、第２の記憶領域３８、および第３の記憶領域３９を除いた残りの領域である。この第４の記憶領域４０は、任意のデータを書き込み可能な領域であるが、必ずしも必要としない。
【００４５】
そして、上記第１、第２の半導体チップ１５、２５、および不揮発性メモリチップ３５は、モジュール基板１０を介して互いに電気的に接続され、また半田ボール群１２を介して外部回路と電気的に接続可能になっている。
【００４６】
パッケージ４５は、例えばモールド樹脂からなり、モジュール基板１０の上部のチップ１５、２５、３５、スペーサ２０、３０、およびボンディングワイヤ５０、５１、５２を気密封止している。
【００４７】
次に、本実施例のマルチチップパッケージ型半導体装置における不揮発性メモリチップ３５の、第１の記憶領域３７、第２の記憶領域３８、および第３の記憶領域３９へのデータの書き込み、および読み出しについて、図６を用いて説明する。図６は、データ読み書きツールの構成を概略的に示した図である。
【００４８】
図６に示すように、データ読み書きツールは、パーソナルコンピュータ（ＰＣ）６０、バーコードリーダ６１、およびフラッシュメモリ用データ読み書き装置６３を備えている。
【００４９】
バーコードリーダ６１、およびフラッシュメモリ用データ読み書き装置６３は、接続ケーブル６２を介してそれぞれＰＣ６０に接続されている。
【００５０】
ＰＣ６０は、データ読み書きソフトが実行され、バーコードリーダ６１とフラッシュメモリ用データ読み書き装置６３を制御して、フラッシュメモリのデータを読み書きする。また、ＰＣ６０は、バーコードリーダ６１を介して任意のバーコードから読み出されたバーコードデータ、キーボードを介して打ち込まれたデータ、或いは任意の記憶媒体を介して読み出されたデータを一時的に記憶する。
【００５１】
フラッシュメモリ用データ読み書き装置６３は、フラッシュメモリ用パッド６４を有し、ＢＧＡタイプのフラッシュメモリに加えてその他の形状のフラッシュメモリを置くことが可能である。
【００５２】
本実施例のマルチチップパッケージ型半導体装置の不揮発性メモリチップ３５へのデータの書き込みは、図６に示すデータ読み書きツールを用いて、マルチチップパッケージ型半導体装置を製造後、出荷検査をパスした良品において行われる。その手順は以下の通りである。
【００５３】
まず、ＰＣ６０にデータ読み書きソフトを実行させる。
【００５４】
次に、バーコードリーダ６１を用いて、第１、第２の半導体チップ１５、２５、および不揮発性メモリチップ３５の第１のチップＩＤ１８、第２のチップＩＤ２８および第３のチップＩＤ４２から製造管理データをそれぞれ読み出し、その読み出された管理データをＰＣ６０に一時的にそれぞれ記憶させる。
【００５５】
次に、第１の半導体チップ１５、２５、および不揮発性メモリチップ３５の購入管理データを製造側で予め準備し、任意の記憶媒体を介して、ＰＣ６０に一時的に記憶させる。
【００５６】
また、実装管理データを製造元で予め準備し、任意の記憶媒体を介して、ＰＣ６０に一時的に記憶させる。
【００５７】
次に、ＰＣ６０に一時的に記憶した製造管理データ、購入管理データ、実装管理データを順番に不揮発性メモリチップ３５の第１の記憶領域３７、第２の記憶領域３８、および第３の記憶領域３９にそれぞれ書き込む。これで、不揮発性メモリチップ３５へのデータ書き込み手順が完了する。
【００５８】
次に、本実施例のマルチチップパッケージ型半導体装置を製造出荷後、例えば何らかの動作不良などによる検査のために製造元に戻入された場合、動作不良解析のために不揮発性メモリチップ３５に記載された管理データの読み出しが行われる。その手順は以下の通りである。
【００５９】
先ず、戻入されたマルチチップパッケージ型半導体装置をフラッシュメモリ用データ読み書き装置６３に実装する。
【００６０】
次に、ＰＣ６０にデータ読み書きソフトを実行させ、ＰＣ６０から、フラッシュメモリ用データ読み書き装置６３に対してデータ読み出し指令を行う。
【００６１】
このデータ読み出し指令に基づき、フラッシュメモリ用データ読み書き装置６３は、フラッシュメモリ部３６から管理データを読み出してＰＣ６０に送る。
【００６２】
次に、ＰＣ６０はフラッシュメモリ用データ読み書き装置６３から送られた管理データを一時的に記憶し、ＰＣ６０の画面に表示させる。また、ＰＣ６０は、この一時的に記憶した管理データを、任意の記憶媒体に書き込むことも可能である。これで、不揮発性メモリチップ３５からのデータ読み出し手順が完了する。
【００６３】
以上に説明した通り、本実施例のマルチチップパッケージ型半導体装置によれば、半導体チップの製造履歴を示す製造管理データに加えて、半導体チップの購入履歴を示す購入管理データ、および半導体チップの実装状態を示す実装管理データを、不揮発性メモリチップに記憶させている。
【００６４】
したがって、マルチチップパッケージ型半導体装置が、例えば製造出荷後に何らかの動作不良などが原因で戻入された場合、パッケージを破壊することなく、不揮発性メモリチップ３５の管理データを電気的に読み出し、製造履歴、購入履歴、実装状況を把握できる。
【００６５】
また、従来のマルチチップパッケージ型半導体装置では、チップＩＤがバーコード形式の場合は、チップＩＤに保持した製造管理データを読み出すためにはパッケージを破壊する必要があるが、本実施例のマルチチップパッケージ型半導体装置では、パッケージを破壊することなく、不揮発性メモリチップに書き込んだ製造管理データを読み出すことが可能である。
【００６６】
また、例えば、仮に第１の半導体チップのうち、ある特定の製造ロットによる半導体チップのみが不良であることが判明した場合に、パッケージを破壊することなく、不揮発性メモリチップの製造管理データを読み出すのみで、当該不良ロットによる第１の半導体チップを搭載したマルチチップパッケージ型半導体装置を探し出すことが可能になる。
【００６７】
（実施例２）
図７を用いて、本発明の実施例２に係る３層構造のマルチチップパケージ型半導体装置を説明する。本実施例は上記実施例１とは、不揮発性メモリチップ３５がさらに第３の回路７０を有する点で異なり、その他の構成は上記実施例１と同じである。したがって、以下、上記実施例１と異なる部分について説明する。
【００６８】
図７は、実施例２のマルチチップパケージ型半導体装置における不揮発性メモリチップ３５の平面図である。
【００６９】
不揮発性メモリチップ３５は、その上面の周縁部分の第３のパッド群４１に囲まれた領域に、フラッシュメモリ部３６の他に第３の回路７０を有する。
【００７０】
この第３の回路７０は、フラッシュメモリ部３６に並置して設けられ、例えば、任意のロジック回路、メモリ、或いはアナログインタフェース回路などの回路機能を有する。また、この第３の回路７０は、第３のパッド群４１に電気的に接続されている。
【００７１】
この第３の回路７０以外の、フラッシュメモリ部５０、第３のパッド群４１および第３のチップＩＤ４２の構成、および電気的接続は、上記実施例１と同様であるので説明を省略する。
【００７２】
以上に説明した通り、本実施例のマルチチップパッケージ型半導体装置は、上記実施例１による効果の他に、不揮発性メモリチップ３５にフラッシュメモリ部に加えて、任意の回路を設けているため、上記実施例１と比べて、同様の半導体チップ数と実装面積で、より多くの回路機能が実現可能である。
【００７３】
（実施例３）
図８を用いて、本発明の実施例３に係る３層構造のマルチチップパケージ型半導体装置を説明する。本実施例は、上記実施例１、或いは上記実施例２の第２の半導体チップ２５に代えて、チップＩＤを持たない第３の半導体チップ７５を搭載した例である。その他の構成は上記実施例１、或いは上記実施例２と同じである。
【００７４】
図８は、実施例３に係るマルチチップパケージ型半導体装置における第３の半導体チップ７５の平面図である。
【００７５】
第３の半導体チップ７５は、その上面に第２の回路２６、第２のパッド群２７を有するが、上記実施例１における第２の半導体チップ２５の第２のチップＩＤ２８、すなわち、製造履歴を示す製造管理データを有していない。
【００７６】
第２の回路２６、および第２のパッド群２７については、上記実施例１、或いは上記実施例２と同様であるので説明を省略する。
【００７７】
本実施例のマルチチップパケージ型半導体装置では、不揮発性メモリチップ３５の第１の記憶領域３７に保持される管理データは、上記実施例１、或いは上記実施例２と異なり、第１の半導体チップ１５の製造管理データ、および不揮発性メモリチップ３５の製造管理データの２つである。第２の記憶領域３８、および第３の記憶領域３９に保持される管理データについては、上記実施例１、或いは上記実施例２と同様に、それぞれ購入管理データ、および実装管理データである。
【００７８】
以上に説明した通り、本実施例のマルチチップパケージ型半導体装置は、第２の半導体チップ７５の製造管理データを示すチップＩＤが付されていない半導体チップでも、購入管理データおよび実装管理データを用いることで、すくなくとも購入履歴、および実装状況を管理することが可能である。  
（実施例４）
図９、および図１０を用いて、本発明の実施例４に係る３層構造のマルチチップパケージ型半導体装置を説明する。本実施例は、上記実施例１の第１のスペーサ２０、および第２のスペーサ３０を除いた場合の例である。その他の構成は、上記実施例１と同じである、
図９は、本実施例に係るマルチチップパッケージ型半導体装置のパッケージを取り除いた状態の平面図である。図１０は、図９のＢ−Ｂ’に沿って切断し、矢印方向に眺めた断面図である。
【００７９】
図９、および図１０に示すように、本実施例のマルチチップパッケージ型半導体装置は、モジュール基板１０の上面に第１の半導体チップ１５がエポキシ樹脂系のアンダーフィル材１４により直接固着され、この第１の半導体チップ１５の上面に第２の半導体チップ２５がエポキシ樹脂系のアンダーフィル材１４により直接固着され、この第２の半導体チップ７の上面に不揮発性メモリチップ３５がエポキシ樹脂系のアンダーフィル材１４により直接固着されている。なお、その他の構成、および不揮発性メモリチップ３５へのデータ書き込みと読み込みについては、上記実施例１と同様であるので、説明を省略する。
【００８０】
以上に説明した本実施例のマルチチップパッケージ型半導体装置では、上記実施例１と同様の効果の他に、２枚のスペーサが省略されているので、上記実施例と比較して、実装高さが低く、薄型になる。
【００８１】
（実施例５）
図１１、および図１２を用いて、本発明の実施例５に係る平面構造のマルチチップパケージ型半導体装置を説明する。本実施例は、上記実施例１とは、第１の半導体チップ１５、第２の半導体チップ２５、および不揮発性メモリチップ３５を、モジュール基板１０の上面に並べて実装した点で異なる。
【００８２】
図１１は、本実施例５に係るマルチチップパッケージ型半導体装置をパッケージを取り除いて上面から見た平面図である。図１２は、図１０のＣ−Ｃ’に沿って切断し、矢印方向に眺めた断面図である。
【００８３】
図１１、および図１２に示すように、本実施例のマルチチップパッケージ型半導体装置では、モジュール基板１０、第１の半導体チップ１５、第２の半導体チップ２５、不揮発性メモリチップ３５、およびパッケージ４５を有する。モジュール基板１０の上面には、第１の半導体チップ１５、第２の半導体チップ２５、および不揮発性メモリチップ３５をそれぞれ搭載するためのチップ搭載領域１５ａ、２５ａ、３５ａがそれぞれ設けられている。
【００８４】
このモジュール基板１０のチップ搭載領域１５ａ、２５ａ、３５ａの周辺部分には、パッド群１１がそれぞれ設けられており、このパッド群１１はモジュール基板１０の下面にグリッド状に設けられた半田ボール群１２とそれぞれ電気的に接続されている。
【００８５】
第１の半導体チップ１５は、その上面に上記実施例１と同様に、第１の回路（図示略）、第１のパッド群１７、および第１のチップＩＤ（図示略）をそれぞれ有し、モジュール基板１０のチップ搭載領域１５ａにエポキシ樹脂系のアンダーフィル材１４により固着されている。そして、第１の半導体チップ１５の第１のパッド群１７が第１のボンディングワイヤ５０を介してモジュール基板１０のパッド群１１に電気的に接続されている。
【００８６】
また、第２の半導体チップ２５は、その上面に上記実施例１と同様に、第２の回路（図示略）、第２のパッド群２７、および第２のチップＩＤ（図示略）をそれぞれ有し、モジュール基板１０のチップ搭載領域２５ａにエポキシ樹脂系のアンダーフィル材１４により固着されている。そして、第２の半導体チップ２５の第２のパッド群２７が第２のボンディングワイヤ５１を介してモジュール基板１０のパッド群１１に電気的に接続されている。
【００８７】
不揮発性メモリチップ３５は、上記実施例１と同様に、第１乃至第３の記憶領域を有するフラッシュメモリ部（図示略）、第３のパッド群４１、および第３のチップＩＤ（図示略）をそれぞれ有し、モジュール基板１０のチップ搭載領域３５ａにエポキシ樹脂系のアンダーフィル材（図示略）により固着されている。そして、不揮発性メモリチップ３５の第３のパッド群４１が第３のボンディングワイヤ５２を介してモジュール基板１０のパッド群１１に電気的に接続されている。
【００８８】
パッケージ４５は、例えばモールド樹脂からなり、モジュール基板１０の上部のチップ１５、２５、３５、およびボンディングワイヤ５０、５１、５２を気密封止している。なお、本実施例の平面構造のマルチチップパッケージ型半導体装置における不揮発性メモリチップ３５へのデータ書き込みと読み込みについては、上記実施例１と同様であり、説明を省略する。
【００８９】
上記に説明した本実施例のマルチチップパッケージ型半導体装置では、上記実施例１と同様の効果の他に、半導体チップ、および不揮発性メモリチップをモジュール基板上に並べて配置しているので、上記実施例と比較して、薄型化することが可能である。
【００９０】
（その他の実施の形態）
本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変更して実施することは可能である。
【００９１】
例えば、上記各実施例では、不揮発性メモリチップは、フラッシュメモリ部を有しているが、このフラッシュメモリ部の代わりに、例えばヒューズチップ、アンチヒューズチップ、或いは他の種類の電気的にデータを読み書き可能な不揮発性メモリを用いた構成も可能である。また、フラッシュメモリ、ヒューズチップ、アンチヒューズチップ、および他の種類の不揮発性メモリを組み合わせた構成も可能である。
【００９２】
また、上記各実施例では、チップＩＤは、バーコード形式の例を示したが、例えば、ヒューズチップやアンチヒューズチップ、その他の形式も使用可能である。この場合には、チップＩＤの形式に応じて、読み出しツールを変えればよい。さらに、チップＩＤの形式がヒューズチップやアンチヒューズチップといった、電気的にデータを読み出し可能な場合は、上記各実施例と同様にフラッシュメモリ部３６から電気的にデータを読み出すことに加えて、第１のチップＩＤ１８、第２のチップＩＤ２８、および第３のチップＩＤ４２からも、パッケージを破壊せずに電気的にデータを読み出し可能である。
【００９３】
また、上記各実施例では、チップＩＤの製造管理データを読み出し可能な例を示したが、製造管理データの書式に応じて読み出しができないチップＩＤも使用可能である。この場合には、製造管理データは管理できないが、購入履歴データおよび実装管理データを用いることで、すくなくとも購入履歴、および実装状況を管理することが可能である。
【００９４】
また、上記各実施例では、ＢＧＡの構造を持つマルチチップパッケージ型半導体装置を示したが、例えば、ＳＯＰやＱＦＰ等の外部と電気的に信号をやり取り可能な構造も可能である。
【００９５】
また、上記各実施例では、半導体チップとモジュール基板とがボンディングワイヤを介して接続される例を示したが、例えば内部ビア、バンプ接続やその他の電気的に信号がやり取り可能な手段で接続される構造も可能である。
【００９６】
また、上記各実施例では、半導体チップ同士や半導体チップとモジュール基板とがエポキシ樹脂系のアンダーフィル材を用いて固着される例を示したが、その他の絶縁性の接着剤を用いる構造も可能である。
【００９７】
また、上記各実施例では、３個の半導体チップを搭載した場合を示したが、マルチチップパッケージ構造を持つものであれば、搭載する半導体チップ数は限定されない。
【００９８】
また、上記各実施例では、第１、第２および第３の半導体チップには、任意の電気回路を一つ実装した例を示したが、１つ以上の任意の電気回路を搭載する構成も可能である。
【００９９】
また、上記実施例１乃至実施例３において、第１、および第２のスペーサは、同様の機能を有すれば任意の大きさにしてもよい。
【０１００】
また、上記実施例３では、チップＩＤを有しない半導体チップを１枚搭載する例を示したが、搭載する位置や枚数は任意に変更可能である。
【０１０１】
また、上記実施例４では、スペーサを用いない例を示したが、搭載する半導体チップに応じて１枚のみ用いる例やその他の任意数構成も可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施例１に係るマルチチップパッケージ型半導体装置のパッケージを取り除いた状態の平面図。
【図２】図１のＡ−Ａ’線に沿って切断し、矢印方向に眺めた断面図。
【図３】実施例１に係るマルチチップパッケージ型半導体装置における第１の半導体チップの平面図。
【図４】実施例１に係るマルチチップパッケージ型半導体装置における第２の半導体チップの平面図。
【図５】実施例１に係るマルチチップパッケージ型半導体装置における不揮発性メモリチップの平面図。
【図６】データ読み書きツールの構成を示した図。
【図７】本発明の実施例２に係るマルチチップパッケージ型半導体装置における不揮発性メモリチップの平面図。
【図８】本発明の実施例３に係るマルチチップパッケージ型半導体装置における第３の半導体チップの平面図。
【図９】本発明の実施例４に係るマルチチップパッケージ型半導体装置における平面図。
【図１０】図９のＢ−Ｂ’線に沿沿って切断し、矢印方向に眺めた断面図。
【図１１】本発明の実施例５に係るマルチチップパッケージ型半導体装置の平面図。
【図１２】図１１のＣ−Ｃ’線に沿って切断し、矢印方向に眺めた断面図。
【符号の説明】
【０１０３】
１０    モジュール基板
１１    パッド群
１２    半田ボール群
１４    アンダーフィル材
１５    第１の半導体チップ
１５ａ  チップ搭載領域
１６    第１の回路
１７    第１のパッド群
１８    第１のチップＩＤ
２０    第１のスペーサ
２５    第２の半導体チップ
２５ａ  チップ搭載領域
２６    第２の回路
２７    第２のパッド群
２８    第２のチップＩＤ
３０    第２のスペーサ
３５    不揮発性メモリチップ
３５ａ  チップ搭載領域
３６    フラッシュメモリ部
３７    第１の記憶領域
３８    第２の記憶領域
３９    第３の記憶領域
４０    第４の記憶領域
４１    第３のパッド群
４２    第３のチップＩＤ
４５    パッケージ
５０    第１のボンディングワイヤ
５１    第２のボンディングワイヤ
５２    第３のボンディングワイヤ
６０    ＰＣ
６１    バーコードリーダ
６２    接続ケーブル
６３    フラッシュメモリ用データ読み書きツール
６４    フラッシュメモリ用パッド
７０    第３の回路
７５    第３の半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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