(57)【要約】【課題】メイン接地電圧線と周辺接地電圧線が実質的に分離して、集積回路の動作時、安定的にメイン接地電圧を供給することができるＥＳＤ保護回路用ＳＣＲ及びその構造体を提供する。【解決手段】本発明のＳＣＲ及びその構造体は分離素子を含む。分離素子によって、第１カソードに接続されるメイン接地電圧線及び第２カソードに接続される周辺接地電圧線が互いに分離される。よって、本発明のＳＣＲ及びその構造体によれば、集積回路の動作時、前記周辺接地電圧線でノイズが発生する場合にも、前記メイン接地電圧線は安定した電圧レベルを維持することができる。【選択図】図４
2007049137.tif 000002
【特許請求の範囲】
【請求項１】
過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ保護回路用シリコン制御整流器において、
前記信号導線に接続されるアノード；
所定のメイン接地電圧線に接続される第１カソード；
所定の周辺接地電圧線に接続される第２カソード；
互いにラッチされるＰＮＰトランジスタとＮＰＮトランジスタであって、前記アノードと前記第１カソード間に形成される前記ＰＮＰトランジスタと前記アノードと第２カソード間に形成される前記ＮＰＮトランジスタ；及び
前記第１カソードと前記第２カソードを電気的に分離させるための分離素子部を具備することを特徴とする、ＥＳＤ保護回路用シリコン制御整流器。
【請求項２】
前記分離素子部は、前記第１カソードと前記第２カソードの電圧の差が所定の範囲以内である時、前記第１カソードと前記第２カソードを電気的に分離させることを特徴とする、請求項１に記載のＥＳＤ保護回路用シリコン制御整流器。
【請求項３】
前記分離素子部は、一側接合とゲート端子が前記第１カソード側に連結され、他側接合が前記第２カソード側に連結されるＮ−チャンネルトランジスタを具備することを特徴とする、請求項１に記載のＥＳＤ保護回路用シリコン制御整流器。
【請求項４】
前記ＰＮＰトランジスタのベースと前記ＮＰＮトランジスタのエミッタが共通して接続され、前記ＮＰＮトランジスタのベースと前記ＰＮＰトランジスタのコレクタが共通して接続されることを特徴とする、請求項１に記載のＥＳＤ保護回路用シリコン制御整流器。
【請求項５】
前記シリコン制御整流器は、前記第２カソードと前記ＮＰＮトランジスタのコレクタ間に形成されるダイオードスタック部をさらに含むことを特徴とする、請求項４に記載のＥＳＤ保護回路用シリコン制御整流器。
【請求項６】
過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ保護回路用シリコン制御整流器の構造体において、
Ｐ−型基板内に形成される第１Ｎ−ウェル；
前記第１Ｎ−ウェル内に配置される第１Ｐ＋領域及び第１Ｎ＋領域；
前記Ｐ−型基板内に形成される第２Ｎ＋領域；
前記Ｐ−型基板内に形成される第２Ｐ＋領域；及び
前記第１カソードと前記第２カソードを電気的に分離させるための分離素子部を具備し、
前記第１Ｐ＋領域及び第１Ｎ＋領域は前記信号導線と連結されるアノードの電圧を印加するためのものであり、前記第２Ｐ＋領域は所定のメイン接地電圧線に接続される第１カソードの電圧を印加するためのものであり、前記第２Ｎ＋領域は所定の周辺接地電圧線に接続される第２カソードの電圧を印加するためものであることを特徴とする、ＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項７】
前記シリコン制御整流器の構造体は、前記第１Ｎ−ウェルと前記Ｐ−型基板内に共通して配置される第３Ｎ＋領域をさらに具備することを特徴とする、請求項６に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項８】
前記分離素子部は、前記第１カソードと前記第２カソードの電圧の差が所定の範囲以内の時、前記第１カソードと前記第２カソードを電気的に分離させることを特徴とする、請求項６に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項９】
前記分離素子部は、一側接合とゲート端子が前記第１カソード側に連結され、他側接合が前記第２カソード側に連結されるＮ−チャンネルトランジスタを具備することを特徴とする、請求項６に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項１０】
前記Ｎ−チャンネルトランジスタは、チャンネルＮ−ウェルに含まれるチャンネルＰ−ウェルに具現されることを特徴とする、請求項９に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項１１】
前記ＥＳＤ保護回路用シリコン制御整流器の構造体は、前記第１カソードと前記第２Ｎ＋領域との間に形成されるダイオードスタック部をさらに含むことを特徴とする、請求項６に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項１２】
前記ＥＳＤ保護回路用シリコン制御整流器の構造体は、前記第１Ｎ−ウェルと前記第１Ｐ＋領域間の抵抗を増加させるために、前記第２Ｎ＋領域の下部に形成される前記第２Ｎ−ウェルをさらに具備することを特徴とする、請求項６に記載のＥＳＤ保護回路用シリコン制御整流器の構造体。
【請求項１３】
過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ保護回路用シリコン制御整流器の構造体において、
第１導電型の低濃度基板内に形成される第２導電型の第１低濃度ウェル；
前記第１低濃度ウェル内に配置される第１導電型の第１高濃度領域及び第２導電型の第２高濃度領域；
前記低濃度基板内に形成される第２導電型の第３高濃度領域；
前記低濃度基板内に形成される第１導電型の第４高濃度領域；及び
前記第１カソードと前記第２カソードを電気的に分離させるための分離素子部を具備し、
前記第１高濃度領域は前記信号導線と連結されるアノードの電圧を印加するためのものであり、前記第４高濃度領域は所定のメイン接地電圧線に接続される第１カソードの電圧を印加するためのものであり、前記第１高濃度領域は所定の周辺接地電圧線に接続される第２カソードの電圧を印加するためのものである特徴とする、ＥＳＤ保護回路用シリコン制御整流器の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路及びその構造体に係り、特に、過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路用シリコン制御整流器（ＳＣＲ：Ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）及びその構造体に関するものである。
【背景技術】
【０００２】
集積回路は高電圧によってたびたび破壊される。このような高電圧は、主に静電気などの発生によって生成される。したがって、集積回路には、内部回路を外部の静電気などによる破壊から保護するためのＥＳＤ保護回路を内蔵することが一般的である。そして、最近の集積回路技術は、より小さな領域を占めながらもより少ない電力消耗を要求している。このような半導体技術の趨勢と効果的なＥＳＤ保護機能に対応することができる回路として、図１に示すように、シリコン制御整流器を利用したＥＳＤ保護回路が広く利用されている。
ＥＳＤ保護回路として使用されるＳＣＲ１においては、アノードＡＮが信号導線ＤＱと連結される。ＥＳＤによる過度な電圧が信号導線ＤＱに印加される場合、前記ＳＣＲ１は電流が周辺接地電圧線ＶＳＳＱに流れ出るようにする。したがって、被保護回路３はＥＳＤによる衝撃から保護できる。
【０００３】
図２は従来のＥＳＤ保護回路用シリコン制御整流器（ＳＣＲ：Ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）を示す図で、図３は図２のＳＣＲの構造体を示す断面図である。図２を参照すれば、信号導線ＤＱの高電圧がＳＣＲのアノードＡＮに印加されれば、前記アノードＡＮの電圧がトリガー電圧以上に上昇することができる。この場合、ＰＮＰトランジスタ１１がターンオンされ、ベースがＰＮＰトランジスタ１１のコレクタに共通して接続されるＮＰＮトランジスタ１３もターンオンされる。この時、アノードＡＮより第１カソードＫＡＴ１及び第２カソードＫＡＴ２に電流が流れることになる。図２で、前記第１カソードＫＡＴ１はメイン接地電圧線ＶＳＳＭと接続され、前記第２カソードＫＡＴ２は周辺接地電圧線ＶＳＳＱと接続される。
【０００４】
ところが、従来のＳＣＲの構造体を説明すれば、図３に示すように、前記メイン接地電圧線ＶＳＳＭと前記周辺接地電圧線ＶＳＳＱは実質的に接続される。すなわち、メイン接地電圧線ＶＳＳＭと前記周辺接地電圧線ＶＳＳＱが同一のＰ＋領域３１に印加される。したがって、図２及び図３のＳＣＲ回路及びその構造体においては、集積回路の動作時に相対的にノイズの影響が大きい周辺接地電圧ＶＳＳＱによって、相対的に、高い安全性が要求される前記メイン接地電圧ＶＳＳＭの電圧が不安定になる問題点が発生する。
参考として、図２及び図３で、参照符号ＲｐｓｕｂはＮ−ウェル３５とＰ＋領域３１間に存在する抵抗要素をモデリングしたものである。参照符号ＲｎｗｅｌｌはＮ＋領域４１とＰ−型基板１０間のＮ−ウェル３５に存在する抵抗要素をモデリングしたものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は従来技術の問題点を解決するためになされたもので、その目的は、メイン接地電圧線と周辺接地電圧線が実質的に分離して、集積回路動作時に安定的にメイン接地電圧を供給することができるＥＳＤ保護回路用ＳＣＲ及びその構造体を提供することにある。
【課題を解決するための手段】
【０００６】
前記のような技術的課題を達成するための本発明の一観点は、過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ保護回路用シリコン制御整流器に関するものである。本発明のシリコン制御整流器は、前記信号導線に接続されるアノード；所定のメイン接地電圧線に接続される第１カソード；所定の周辺接地電圧線に接続される第２カソード；互いにラッチされるＰＮＰトランジスタとＮＰＮトランジスタであって、前記アノードと前記第１カソード間に形成される前記ＰＮＰトランジスタと前記アノードと第２カソード間に形成される前記ＮＰＮトランジスタ；及び前記第１カソードと前記第２カソードを電気的に分離させるための分離素子部を具備する。
【０００７】
前記のような技術的課題を達成するための本発明のほかの観点は、過度な電圧が信号導線に沿って被保護回路に印加されることを防止するためのＥＳＤ保護回路用シリコン制御整流器の構造体に関するものである。本発明のシリコン制御整流器の構造体は、Ｐ−型基板内に形成される第１Ｎ−ウェル；前記第１Ｎ−ウェル内に配置される第１Ｐ＋領域；前記Ｐ−型基板内に形成される第１Ｎ＋領域；前記Ｐ−型基板内に形成される第２Ｐ＋領域；及び前記第１カソードと前記第２カソードを電気的に分離させるための分離素子部を具備する。そして、前記第１Ｐ＋領域は前記信号導線と連結されるアノードの電圧を印加するためのものであり、前記第２Ｐ＋領域は所定のメイン接地電圧線に接続される第１カソードの電圧を印加するためのものであり、前記第１Ｎ＋領域は所定の周辺接地電圧線に接続される第２カソードの電圧を印加するためのものである。
【発明の効果】
【０００８】
前記のような本発明のＳＣＲ及びその構造体は分離素子を含む。そして、前記分離素子によって、第１カソードに接続されるメイン接地電圧線及び第２カソードに接続される周辺接地電圧線が互いに分離される。よって、本発明のＳＣＲ及びその構造体によれば、集積回路の動作時、前記周辺接地電圧線でノイズが発生する場合にも、前記メイン接地電圧線は安定した電圧レベルを維持することができる。
【発明を実施するための最良の形態】
【０００９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するにあたって、同一部材はできるだけ同一参照符号で表そうとすることに留意しなければならない。そして、本発明の要旨を不要にあいまいにすることができると判断される公知機能及び構成に対する詳細な説明は省略する。
【００１０】
本明細書では、接地電圧ＶＳＳを供給する電圧線が周辺接地電圧線ＶＳＳＱとメイン接地電圧線ＶＳＳＭに区別される。この時、周辺接地電圧線ＶＳＳＱは、主に集積回路で多量の電流を駆動して大きなノイズを誘発する入出力回路を含む周辺部の回路に接地電圧ＶＳＳを案内し、メイン接地電圧線ＶＳＳＭは、主に集積回路のコア部に接地電圧ＶＳＳを案内する。したがって、周辺接地電圧線ＶＳＳＱの電圧は、集積回路の動作時、多量のノイズを誘発する一方、メイン接地電圧線ＶＳＳＭの電圧は、状態的に高い安全性が要求される。これによって、ＤＲＡＭなどの多くの種類の集積回路においては、３重ウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）工程を導入することで、周辺接地電圧線が印加されるＰ−ｗｅｌｌ領域とメイン接地電圧線が印加されるＰ−ｗｅｌｌ領域をポケットＮ−ウェル（ｐｏｃｋｅｔ  Ｎ−ｗｅｌｌ）を利用して分離する技術を適用している。
【００１１】
以下、添付図面に基づいて本発明の好適な実施形態を説明することで、本発明を詳細に説明する。
本発明のシリコン制御整流器は、図１を参照して前述したように、過度な電圧が信号導線ＤＱに沿って被保護回路３に印加されることを防止するためのＥＳＤ保護回路用に利用することができる。
【００１２】
図４は本発明の一実施形態によるＥＳＤ保護回路用シリコン制御整流器ＳＣＲを示す図である。図４を参照すれば、本発明のＳＣＲは、アノードＡＮ、第１カソードＫＡＴ１、第２カソードＫＡＴ２、ＰＮＰトランジスタ１１１とＮＰＮトランジスタ１１３、及び分離素子１２１を具備する。
前記アノードＡＮは前記信号導線ＤＱに接続される。そして、前記第１カソードＫＡＴ１と第２カソードＫＡＴ２は、メイン接地電圧線ＶＳＳＭと周辺接地電圧線ＶＳＳＱにそれぞれ接続される。
前記ＰＮＰトランジスタ１１１は前記アノードＡＮと前記第１カソードＫＡＴ１間に形成され、前記ＮＰＮトランジスタ１１３は前記アノードＡＮと前記第２カソードＫＡＴ２間に形成される。この時、前記ＰＮＰトランジスタ１１１のベースと前記ＮＰＮトランジスタ１１３のエミッタが端子Ｎ１１２に共通して接続される。前記ＮＰＮトランジスタ１１３のベースと前記ＰＮＰトランジスタ１１１のコレクタは端子Ｎ１１４に共通して接続される。
したがって、ＰＮＰトランジスタ１１１とＮＰＮトランジスタ１１３は、図５に示すように、前記アノードＡＮの電圧がトリガー電圧（Ｖｔｒ）以上に上昇すれば、互いにラッチされる。一方、前記アノードＡＮの電圧が所定の維持電圧（Ｖｈ）以下に下降すれば、前記ラッチが解除される。
【００１３】
前記分離素子１２１は、前記第１カソードＫＡＴ１と前記第２カソードＫＡＴ２を電気的に分離させる。望ましくは、前記分離素子部１２１は、一側接合とゲート端子が前記第１カソードＫＡＴ１に連結され、他側接合が前記第２カソードＫＡＴ２側に連結されるＮ−チャンネルトランジスタ１２１ａによって具現される。
前記分離素子１２１によって、前記第２カソードＫＡＴ２の電圧が、前記第１カソードＫＡＴ１の電圧に対して、Ｎ−チャンネルトランジスタ１２１ａのスレショルド電圧以内に存在する場合には、前記第１カソードＫＡＴ１と前記第２カソードＫＡＴ２は電気的に分離される。言い換えれば、周辺接地電圧線ＶＳＳＱの電圧が、メイン接地電圧線ＶＳＳＭの電圧に対して、Ｎ−チャンネルトランジスタ１２１ａのスレショルド電圧以内に存在する場合には、前記メイン接地電圧線ＶＳＳＭは前記周辺接地電圧線ＶＳＳＱと電気的に分離される。
したがって、本発明のＳＣＲにおいては、集積回路の動作時、前記周辺接地電圧線ＶＳＳＱでノイズが発生する場合にも、前記メイン接地電圧線ＶＳＳＭは安定した電圧レベルを維持することができる。
また、前記分離素子１２１によって、前記第２カソードＫＡＴ２の電圧が、前記第１カソードＫＡＴ１の電圧に対して、Ｎ−チャンネルトランジスタ１２１ａのスレショルド電圧以上に上昇することが防止される。
【００１４】
望ましくは、本発明のＳＣＲは、前記第２カソードＫＡＴ２と前記ＮＰＮトランジスタ１１１のコレクタとの間に形成されるダイオードスタック部１１５をさらに含む。前記ダイオードスタック部１１５は、一つ以上の適切な数のダイオードを連結して具現する。すなわち、各ダイオードによって、電圧降下（およそ０．７Ｖ）が発生するので、正常動作の時、前記ＮＰＮトランジスタ１１３のエミッタとコレクタ間に印加される電圧は、図５の維持電圧（Ｖｈ）より低く調節されることができる。
【００１５】
また、望ましくは、本発明のＳＣＲは、低電圧トリガリング（ｔｒｉｇｇｅｒｉｎｇ）のために、低い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有するダイオード１１７をさらに具備する。望ましくは、前記ダイオード１１７は、アバランシェ降伏用（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）用Ｐ−Ｎ接合あるいはジェナーダイオード（ｚｅｎｅｒ  ｄｉｏｄｅ）の形態に具現されることができる。この時、アバランシェ降伏用Ｐ−Ｎ接合は、ＮＭＯＳトランジスタのソース接合とＮＭＯＳトランジスタのパンチスルー防止用Ｐ型チャンネル間の接合で容易に具現することができる。そして、前記ジェナーダイオード１１７は、非常に低い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有するように、別途の工程によってＮ＋対Ｐ＋接合を形成して具現することができる。したがって、前記ジェナーダイオード１１７は、ＥＳＤの発生の時、前記ＰＮＰトランジスタ１１１及び前記ＮＰＮトランジスタ１１３に流れる電流を増加させる役目をする。
【００１６】
図６は図４のＳＣＲの構造体を示す断面図である。図６を参照すれば、本発明のＳＣＲ構造体はＰ−型基板１３１上に形成される。そして、本発明のＳＣＲ構造体は、第１Ｎ−ウェル１３３、第１Ｐ＋領域１３５及び第１Ｎ＋領域１４１、第２Ｎ＋領域１３７、第２Ｐ＋領域１３９、及び分離素子部１２１を具備する。
前記第１Ｎ−ウェル１３３は前記Ｐ−型基板１３１内に形成され、前記第１Ｐ＋領域１３５と第１Ｎ＋領域１４１は前記第１Ｎ−ウェル１３３内に配置される。そして、第２Ｎ＋領域１３７と第２Ｐ＋領域１３９は前記Ｐ−型基板１３１内に形成される。
この時、前記第１Ｐ＋領域１３５と第１Ｎ＋領域１４１には、前記信号導線ＤＱと連結されるアノードＡＮの電圧が印加される。前記第２Ｐ＋領域１３９には、前記メイン接地電圧線ＶＳＳＭに接続される第１カソードＫＡＴ１の電圧が印加される。前記第２Ｎ＋領域１３７には、前記周辺接地電圧線ＶＳＳＱに接続される第２カソードＫＡＴ２の電圧が印加される。
【００１７】
前記分離素子部１２１は、前記第１カソードＫＡＴ１と前記第２カソードＫＡＴ２を電気的に分離させる。望ましくは、前記分離素子部１２１は、一側接合とゲート端子が前記第１カソードＫＡＴ１に連結され、他側接合が前記第２カソードＫＡＴ２に連結されるＮ−チャンネルトランジスタ１２１ａを具備する。前記Ｎ−チャンネルトランジスタ１２１ａは、チャンネルＮ−ウェル１５１に含まれるチャンネルＰ−ウェル１５３に具現される。すなわち、前記Ｎ−チャンネルトランジスタ１２１ａは、３重ウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）内に具現される。
【００１８】
望ましくは、本発明のＳＣＲ構造体は、第３Ｐ＋領域１４３及び第４Ｎ＋領域１４４をさらに具備する。前記第３Ｐ＋領域１４３は前記チャンネルＰ−ウェル１５３内に形成される。そして、本実施形態において、前記第３Ｐ＋領域１４３には前記第２カソードＫＡＴ２の電圧が印加される。そして、前記第４Ｎ＋領域１４４には電源電圧ＶＤＤが印加される。
このように、前記分離素子部１２１が３重ウェル内に具現されることによって、本発明のＳＣＲ及びその構造体において、前記メイン接地電圧線ＶＳＳＭの電圧の安全性がさらに向上することができる。
また、望ましくは、本発明のＳＣＲ構造体は第３Ｎ＋領域１４５をさらに具備する。前記第３Ｎ＋領域１４５は、一部が前記第１Ｎ−ウェル１３３及び前記Ｐ−型基板１３１に共通して配置されるように形成される。
【００１９】
図４の回路図と図６の断面図を比較すれば、前記ＰＮＰトランジスタ１１１は、前記第１Ｐ＋領域１３５、前記第１Ｎ−ウェル１３３、及び前記Ｐ−型基板１３１によって形成される。そして、前記ＮＰＮトランジスタ１１３は、前記第１Ｎ−ウェル１３３、前記Ｐ−型基板１３１、及び第２Ｎ＋領域１３７によって形成される。そして、図４の分離素子部１２１は、図６の分離素子部１２１に相当する。図４のジェナーダイオード１１７は、前記Ｐ−型基板１３１及び前記第３Ｎ＋領域１４５によって形成される。
【００２０】
また、図６を参照すれば、本発明のＳＣＲ構造体は第２Ｎ−ウェル１４７をさらに具備することが望ましい。前記第２Ｎ−ウェル１４７は前記第２Ｎ＋領域１３７の下部に形成される。前記第２Ｎ−ウェル１４７によって、前記第１Ｎ−ウェル１３３と前記第２Ｐ＋領域１３９間のＰ−型基板１３１の抵抗（Ｒｐｓｕｂ）が増加する。
このように、前記第１Ｎ−ウェル１３３と前記第２Ｐ＋領域１３９間のＰ−型基板１３１の抵抗（Ｒｐｓｕｂ）の増加は、図４で、前記ＮＰＮトランジスタ１１３のベース端子Ｎ１１４の電圧が上昇することを意味する。よって、ＥＳＤの発生の時、前記ＮＰＮトランジスタ１１３がより容易にターンオンされるので、アノードＡＮより第２カソードＫＡＴ２へより多くの電流を放出することができる。その結果、ＥＳＤの発生時の被保護回路の保護はより容易に行える。
参考として、図４及び図６で、参照符号Ｒｐｓｕｂは、Ｎ−ウェル１３３とＰ＋領域１３９間に存在する抵抗要素をモデリングしたものである。参照符号Ｒｎｗｅｌｌは、Ｎ＋領域１４１とＰ−型基板１３１間のＮ−ウェル１３３に存在する抵抗要素をモデリングしたものである。
【００２１】
本発明は図面に示す一実施形態に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であればこれから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。    
例えば、本明細書では、Ｐ−型基板上に形成されるＳＣＲ構造体の実施形態のみを例示して説明したが、本発明の技術的思想は、Ｎ−型基板上に形成される実施形態によっても具現できることは当業者には明らかな事実である。
この場合、図６に示す各構成要素は、本明細書の特許請求の範囲に包括的に記述することができる。すなわち、Ｐ−型基板１３１は‘第１導電型の低濃度基板’と、第１Ｎ−ウェル１３３は‘第２導電型の第１低濃度ウェル’と、第１Ｐ＋領域１３５は‘第１導電型の第１高濃度領域’と、第１Ｎ＋領域１４１は‘第２導電型の第２高濃度領域’と、第２Ｎ＋領域１３７は‘第２導電型の第３高濃度領域’と、第２Ｐ＋領域１３９は‘第１導電型の第４高濃度領域’と記述することができることに留意すべきである。
したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決まらなければならないであろう。
【産業上の利用可能性】
【００２２】
本発明は、集積回路の動作時、前記周辺接地電圧線でノイズが発生する場合にも、前記メイン接地電圧線は安定した電圧レベルを維持することができるもので、半導体メモリ装置に適用することができる。
【図面の簡単な説明】
【００２３】
【図１】一般的なシリコン制御整流器を利用したＥＳＤ保護回路を説明するための図である。
【図２】従来のＥＳＤ保護回路用シリコン制御整流器を示す図である。
【図３】図２のＳＣＲの構造体を示す断面図である。
【図４】本発明の一実施形態によるＥＳＤ保護回路用シリコン制御整流器を示す図である。
【図５】シリコン制御整流器の動作を説明するための図である。
【図６】図４のＳＣＲの構造体を示す断面図である。
【符号の説明】
【００２４】
ＤＱ  信号導線
ＡＮ  アノード
ＫＡＴ１  第１カソード
ＫＡＴ２  第２カソード
ＶＳＳＭ  メイン接地電圧線
ＶＳＳＱ  周辺接地電圧線
【図１】
2007049137.tif 000003
【図２】
2007049137.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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