(57)【要約】【課題】テスト回路を含む集積回路を小型化できるテスト回路を提供する。【解決手段】テスト回路１は、２つの選択回路２ａ、２ｂを備えている。選択回路２ａは、複数のテスト入力端子３ａ１〜３ａｎを備えている。選択回路２ａの各テスト入力端子３ａ１〜３ａｎは、論理回路１０のテスト端子１１１〜１１ｎに接続され、論理回路１０からテスト入力信号ＩＳ１〜ＩＳｎが入力される。選択回路２ｂは、上述した選択回路２ａと同じ構成を有するが、テスト入力端子３ｂｎ、３ｂ１〜３ｂｎ−１が、論理回路１０のテスト端子１１１〜１１ｎに接続されている。即ち、選択回路２ａのテスト入力端子３ａ１〜３ａｎと、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎには、論理回路１０のテスト端子１１１〜１１ｎが１つずつずれて接続されている。【選択図】図１
2007309701.tif 000002
【特許請求の範囲】
【請求項１】
複数の選択回路を備え、被テスト回路をテストするためのテスト回路において、
前記複数の選択回路は、前記被テスト回路から送られるテスト入力信号が入力される複数のテスト入力端子と、選択信号に基づいて前記テスト入力信号のうちいずれか１つをテスト出力信号として出力するためのテスト出力端子とを備え、
共通の前記選択信号によって前記各選択回路が異なる前記テスト出力信号を出力することを特徴とするテスト回路。
【請求項２】
前記各選択回路の同じ前記テスト入力端子には、前記被テスト回路から異なる前記テスト入力信号が入力されることを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記共通の選択信号を演算して、前記各選択回路に異なる演算選択信号を入力するための演算回路を備えたことを特徴とする請求項１に記載のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の選択回路を備え、被テスト回路をテストするためのテスト回路に関する。
【背景技術】
【０００２】
従来、論理回路等の被テスト回路をテストするためのテスト回路が知られている。例えば、特許文献１には、論理回路をテストするためのテスト回路が開示されている。このテスト回路は、論理回路から出力される複数のテスト入力信号のうち一つを選択してテスト出力信号として出力する選択回路を一つ備えている。また、テスト入力信号のうち一つを選択するための選択信号を出力するためのシフトレジスタが選択回路に接続されている。このテスト回路では、シフトレジスタから選択回路に選択信号が入力されると、選択回路はその選択信号に対応するテスト入力信号のみをテスト出力信号として外部へ出力する。そして、選択回路によって、順次、選択信号に対応するテスト入力信号をテスト出力信号として出力することによって、被テスト回路のテスト端子から出力される全てのテスト入力信号をテストすることができる。
【０００３】
更に、近年の被テスト回路の大型化等に伴って複数の選択回路を備え、同時に複数のテスト出力信号を出力可能なテスト回路が提案されている。
【０００４】
以下、複数の選択回路を備えたテスト回路について図面を参照して説明する。図４は、従来のテスト回路を含む集積回路を説明するための回路図である。
【０００５】
図４に示すように、テスト回路５１は、被テスト回路である論理回路６０に接続された２つの選択回路５２ａ、５２ｂを備えている。また、各選択回路５２ａ、５２ｂには、シフトレジスタ６２ａ、６２ｂが接続されている。
【０００６】
選択回路５２ａは、テスト入力端子５３ａ１〜５３ａｎと、テスト出力端子５４ａとを備えている。テスト入力端子５３ａ１〜５３ａｎは、論理回路６０のテスト端子６１１〜６１ｎに接続されている。選択回路５２ｂも選択回路５２ａと同じ構成を有し、各テスト入力端子５３ｂ１〜５３ｂｎが、論理回路６０のテスト端子６１１〜６１ｎに接続されている。また、各シフトレジスタ６２ａ、６２ｂは、入力されるクロック信号Ｃｌ等に基づいて、選択信号ＳＳ１、ＳＳ２を入力可能に選択回路５２ａ、５２ｂに接続されている。尚、各シフトレジスタ６２ａ、６２ｂと選択回路５２ａ、５２ｂとの間には、選択信号ＳＳ１、ＳＳ２のビット数に対応した複数の配線が形成されている。
【０００７】
このテスト回路５１では、論理回路６０の各テスト端子６１１〜６１ｎから選択回路５２ａ、５２ｂの各テスト入力端子５３ａ１〜５３ａｎ、５３ｂ１〜５３ｂｎにテスト信号が入力された状態で、シフトレジスタ６２ａ、６２ｂから選択回路５２ａ、５２ｂに選択信号ＳＳ１、ＳＳ２が入力されると、選択信号ＳＳ１（＝ｈ）に対応した選択回路５２ａのテスト入力端子５３ａｈがテスト出力端子５４ａに接続されると共に、選択信号ＳＳ２（＝ｊ≠ｈ）に対応した選択回路５２ｂのテスト入力端子５３ｂｊがテスト出力端子５４ｂに接続される。これによって、テスト入力信号ＩＳｈに対応するテスト出力信号ＯＳａがテスト出力端子５４ａから出力されると共に、テスト入力信号ＩＳｊに対応するテスト出力信号ＯＳｂがテスト出力端子５４ｂから出力される。この結果、テスト出力端子５４ａ、５４ｂのそれぞれから異なるテスト出力信号ＯＳａ、ＯＳｂを出力することができ、同時に異なる２つのテスト出力信号ＯＳａ、ＯＳｂをテストすることができる。
【特許文献１】特開平５−２０６２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したテスト回路５１では、異なるテスト出力信号ＯＳａ、ＯＳｂを出力するためには異なる選択信号ＳＳ１、ＳＳ２をテスト回路５１に入力しなくてはならない。ここで、異なる選択信号ＳＳ１、ＳＳ２をテスト回路５１に入力するには、各選択信号ＳＳ１、ＳＳ２を出力するための２つのシフトレジスタ６２ａ、６２ｂが必要となるが、一般にシフトレジスタ６２ａ、６２ｂは、集積回路上で占める面積が大きいため、集積回路を小型化することが困難であるといった問題があった。特に、選択回路の数が増えるとこの問題はより大きくな問題となる。また、シフトレジスタ６２ａ、６２ｂからは選択信号ＳＳ１、ＳＳ２のビット数に対応した数の複数の配線を形成する必要があるので、シフトレジスタ６２ａ、６２ｂが複数になるとその配線も複雑になるといった問題がある。
【０００９】
本発明は、上述した課題を解決するために創案されたものであり、テスト回路を含む集積回路を小型化できるテスト回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１に記載の発明は、複数の選択回路を備え、被テスト回路をテストするためのテスト回路において、前記複数の選択回路は、前記被テスト回路から送られるテスト入力信号が入力される複数のテスト入力端子と、選択信号に基づいて前記テスト入力信号のうちいずれか１つをテスト出力信号として出力するためのテスト出力端子とを備え、共通の前記選択信号によって前記各選択回路が異なる前記テスト出力信号を出力することを特徴とするテスト回路である。
【００１１】
また、請求項２に記載の発明は、前記各選択回路の同じ前記テスト入力端子には、前記被テスト回路から異なる前記テスト入力信号が入力されることを特徴とする請求項１に記載のテスト回路である。
【００１２】
また、請求項３に記載の発明は、前記共通の選択信号を演算して、前記各選択回路に異なる演算選択信号を入力するための演算回路を備えたことを特徴とする請求項１に記載のテスト回路である。
【発明の効果】
【００１３】
本発明によれば、共通の選択信号によって各選択回路が異なるテスト出力信号を出力することができるので、共通の選択信号をテスト回路に入力すればよい。この結果、シフトレジスト等の面積が大きい選択信号を作製するための回路構成を１つだけ集積回路内に作製すればよいので、集積回路の小型化を実現することができる。この結果、集積回路の製造コストを低減することができる。または、シフトレジスタ等の回路を１つだけにすることにより集積回路上の空いた領域に更に別の回路を追加することによって、集積回路を大きくすることなく高機能化を実現することができる。また、選択信号を作製するための回路構成を１つにすることで、当該回路構成から選択回路に延びる配線を大幅に省略することができるので、配線を簡略化することができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施形態）
以下、図面を参照して本発明の第１実施形態によるテスト回路を説明する。図１は、第１実施形態によるテスト回路を含む集積回路を説明するための回路図である。
【００１５】
第１実施形態によるテスト回路１は、図１に示すように、２つの選択回路２ａ、２ｂを備えている。
【００１６】
選択回路２ａは、ｎ個のテスト入力端子３ａ１〜３ａｎと、テスト出力端子４ａとを備えている。選択回路２ａの各テスト入力端子３ａ１〜３ａｎは、論理回路（被テスト回路に相当）１０に設けられたｎ個のテスト端子１１１〜１１ｎに接続され、論理回路１０からテスト入力信号ＩＳ１〜ＩＳｎが入力される。テスト出力端子４ａからは、テスト入力端子３ａ１〜３ａｎに入力されたテスト入力信号ＩＳ１〜ＩＳｎのうち、後述するシフトレジスタ１２から入力される選択信号ＳＳに基づいて、いずれかが選択されてテスト出力信号ＯＳａとして出力される。
【００１７】
選択回路２ｂは、上述した選択回路２ａと同じ構成を有し、ｎ個のテスト入力端子３ｂ１〜３ｂｎと、テスト出力端子４ｂとを備えている。ここで、選択回路２ｂでは、テスト入力端子３ｂ１〜３ｂｎ−１が、論理回路１０のテスト端子１１２〜１１ｎに接続されると共に、テスト入力端子３ｂｎがテスト端子１１１に接続される。テスト出力端子４ｂからは、テスト入力端子３ｂ１〜３ｂｎに入力されたテスト入力信号ＩＳ２〜ＩＳｎ、ＩＳ１のうち、選択信号ＳＳに基づいていずれかが選択されてテスト出力信号ＯＳｂとして出力される。
【００１８】
このように、選択回路２ａのテスト入力端子３ａ１〜３ａｎと、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎには、論理回路１０のテスト端子１１１〜１１ｎが１つずつずれて接続されているので、選択回路２ａのテスト入力端子３ａｍ（ｍ＝１、２、３・・）と、そのテスト入力端子３ａｍに対応する選択回路２ｂのテスト入力端子３ｂｍには、異なるテスト入力信号ＩＳｍ及びテスト入力信号ＩＳｍ＋１が入力される。
【００１９】
シフトレジスタ１２は、テスト出力信号ＯＳａ、ＯＳｂとしていずれかのテスト入力信号ＩＳ１〜ＩＳｎを選択するための選択信号ＳＳを、クロック信号Ｃｌ等に基づいて、各選択回路２ａ、２ｂに入力するためのものである。シフトレジスタ１２から各選択回路２ａ、２ｂには、共通の選択信号ＳＳが入力される。尚、便宜上、図面には、シフトレジスタ１２から選択回路２ａ、２ｂへと延びる配線を１本で図示しているが、実際には、選択信号ＳＳのビット数に対応させた複数の配線がシフトレジスタ１２に形成されている。
【００２０】
次に、第１実施形態によるテスト回路１の動作説明をする。テスト回路１では、論理回路１０のテスト端子１１１〜１１ｎから選択回路２ａのテスト入力端子３ａ１〜３ａｎ及び選択回路２ｂのテスト入力端子３ｂｎ、３ｂ１〜３ｂｎ−１にテスト入力信号ＩＳ１〜ＩＳｎが入力されている状態で、シフトレジスタ１２から選択回路２ａ、２ｂに選択信号ＳＳが入力されると、その選択信号ＳＳ（＝ｍ）に対応したテスト入力端子３ａｍとテスト出力端子４ａとが接続されると共に、テスト入力端子３ｂｍとテスト出力端子４ｂが接続される。これにより、テスト入力端子３ａｍに入力されているテスト入力信号ＩＳｍがテスト出力信号ＯＳａとしてテスト出力端子４ａから出力されると共に、テスト入力端子３ｂｍに入力されているテスト入力信号ＩＳｍ＋１（ｍ＝ｎの場合はＩＳ１）がテスト出力信号ＯＳｂとしてテスト出力端子４ｂから出力される。
【００２１】
例えば、選択信号ＳＳ＝２である場合には、選択回路２ａにおいては、テスト入力端子３ａ２とテスト出力端子４ａが接続されて、テスト入力端子３ａ２に入力されたテスト入力信号ＩＳ２がテスト出力信号ＯＳａとしてテスト出力端子４ａから出力されると共に、選択回路２ｂにおいては、テスト入力端子３ｂ２とテスト出力端子４ｂが接続されて、選択回路２ｂのテスト入力端子３ｂ２に入力されたテスト入力信号ＩＳ３がテスト出力信号ＯＳｂとしてテスト出力端子４ｂから出力される。
【００２２】
そして、これらのテスト出力信号ＯＳａ、ＯＳｂを外部の比較回路などによって比較することによって論理回路１０の不具合を発見することができる。
【００２３】
上述したように、第１実施形態によるテスト回路１では、選択回路２ａのテスト入力端子３ａ１〜３ａｎと選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎに、論理回路１０のテスト端子１１１〜１１ｎを１つずつずらして接続しているので、シフトレジスタ１２から同じ選択信号ＳＳ（＝ｍ）が選択回路２ａ、２ｂに入力されても、選択回路２ａのテスト出力端子４ａからはテスト入力信号ＩＳｍに対応するテスト出力信号ＯＳａが出力され、選択回路２ｂのテスト出力端子４ｂからはテスト入力信号ＩＳｍ＋１に対応するテスト出力信号ＯＳｂが出力される。これにより、共通の選択信号ＳＳに基づいて各選択回路２ａ、２ｂから異なるテスト出力信号ＯＳａ、ＯＳｂを出力することができるので、共通のシフトレジスタ１２を１つだけ選択回路２ａ、２ｂに接続すればよい。この結果、一般に面積の大きいシフトレジスタ１２を１つだけ設ければよいので、テスト回路１を含む集積回路を小型化することができる。
【００２４】
この結果、集積回路の製造コストを低減することができる。または、シフトレジスタ１２を１つだけにすることによって集積回路上の空いた領域に更に別の回路を追加することによって、集積回路を大きくすることなく高機能化することができる。また、シフトレジスタ１２を１つにすることによって、シフトレジスタ１２から選択回路２ａ、２ｂへと延びる配線を簡略化することができる。
【００２５】
（第２実施形態）
次に、第１実施形態の一部を変更した第２実施形態によるテスト回路について図面を参照して説明する。図２は、第２実施形態によるテスト回路を含む集積回路を説明するための回路図である。尚、第１実施形態と同じ構成には同じ符号を付けて説明を省略する。
【００２６】
第２実施形態によるテスト回路１Ａは、図２に示すように、選択回路２ａ、２ｂと、演算回路５とを備えている。
【００２７】
選択回路２ａのテスト入力端子３ａ１〜３ａｎには、論理回路１０のテスト端子１１１〜１１ｎが接続されている。また、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎにもテスト端子１１１〜１１ｎが接続されている。即ち、第２実施形態によるテスト回路１Ａでは、選択回路２ａのテスト入力端子３ａ１〜３ａｎと選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎとが、それぞれ、論理回路１０の同じテスト端子１１１〜１１ｎに接続されている。
【００２８】
演算回路５は、シフトレジスタ１２からテスト回路１Ａに入力される選択信号ＳＳを演算して、異なる演算選択信号ＳＳａ、ＳＳｂを各選択回路２ａ、２ｂへと出力するためのものである。具体的には、選択信号ＳＳを加算することなくそのままの値で演算選択信号ＳＳａとして出力すると共に、選択信号ＳＳを「＋１」した値を演算選択信号ＳＳｂとして出力する。尚、ｍ＝ｎの時は、演算選択信号ＳＳｂ＝１として出力される。
【００２９】
次に、第２実施形態によるテスト回路１Ａの動作説明をする。テスト回路１Ａでは、論理回路１０のテスト端子１１１〜１１ｎから選択回路２ａのテスト入力端子３ａ１〜３ａｎ及び選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎにテスト入力信号ＩＳ１〜ＩＳｎが入力される。また、シフトレジスタ１２からテスト回路１Ａに選択信号ＳＳ（＝ｍ）が入力されると、演算回路５を介して選択回路２ａには演算選択信号ＳＳａ（＝ｍ）が入力されると共に、選択回路２ｂには演算選択信号ＳＳｂ（＝ｍ＋１）が入力される。これによって、選択回路２ａからは演算選択信号ＳＳａに対応したテスト入力端子３ａｍとテスト出力端子４ａが接続されて、テスト入力端子３ａｍに入力されているテスト入力信号ＩＳｍがテスト出力信号ＯＳａとしてテスト出力端子４ａから出力される。一方、選択回路２ｂからは演算選択信号ＳＳｂに対応したテスト入力端子３ｂｍ＋１（ｍ＝ｎの場合は３ｂ１）とテスト出力端子４ｂが接続されて、テスト入力端子３ｂｍ＋１に入力されているテスト入力信号ＩＳｍ＋１がテスト出力信号ＯＳｂとして出力される。
【００３０】
例えば、選択信号ＳＳが「２」である場合には、選択回路２ａにおいては、テスト入力端子３ａ２とテスト出力端子４ａが接続されて、テスト入力端子３ａ２に入力されたテスト入力信号ＩＳ２がテスト出力信号ＯＳａとしてテスト出力端子４ａから出力されると共に、選択回路２ｂにおいては、テスト入力端子３ｂ３とテスト出力端子４ｂが接続されて、選択回路２ｂのテスト入力端子３ｂ３に入力されたテスト入力信号ＩＳ３がテスト出力信号ＯＳｂとしてテスト出力端子４ｂから出力される。
【００３１】
上述したように、第２実施形態によるテスト回路１Ａでは、シフトレジスタ１２からテスト回路１Ａに入力される選択信号ＳＳを演算するための演算回路５を設けているので、シフトレジスタ１２から供給される共通の選択信号ＳＳ（＝ｍ）に基づいて異なる演算選択信号ＳＳａ（＝ｍ）、ＳＳｂ（＝ｍ＋１）を選択回路２ａ、２ｂに入力することができる。これによって、共通の選択信号ＳＳによって、選択回路２ａからはテスト入力信号ＩＳｍに対応するテスト出力信号ＯＳａが出力されると共に、選択回路２ｂからはテスト入力信号ＩＳｍ＋１に対応するテスト出力信号ＯＳｂが出力される。これにより、共通の選択信号ＳＳに基づいて各選択回路２ａ、２ｂから異なるテスト出力信号ＯＳａ、ＯＳｂを出力することができるので、共通のシフトレジスタ１２を１つだけ選択回路２ａ、２ｂに接続すればよい。この結果、シフトレジスタ１２に比べて小型化が可能な演算回路５を設けることによって、シフトレジスタ１２を１つだけ設ければよいことになるので、テスト回路１Ａを含む集積回路を小型化することができる。
【００３２】
（第３実施形態）
次に、第１実施形態の一部を変更した第３実施形態によるテスト回路について図面を参照して説明する。図３は、第３実施形態によるテスト回路を含む集積回路を説明するための回路図である。尚、第１実施形態と同じ構成には同じ符号を付けて説明を省略する。
【００３３】
第３実施形態によるテスト回路１Ｂは、図３に示すように、選択回路２ａ、２ｂを備えている。
【００３４】
選択回路２ａのテスト入力端子３ａ１〜３ａｎには、論理回路１０Ａの２ｎ個のテスト端子１１１〜１１２ｎのうちｎ個のテスト端子１１１〜１１ｎが接続されている。また、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎには、論理回路１０Ａの２ｎ個のテスト端子１１１〜１１２ｎのうちｎ個のテスト端子１１ｎ＋１〜１１２ｎが接続されている。これにより、選択回路２ａのテスト入力端子３ａｍ（ｍ＝１、２、３・・）と、テスト入力端子３ａｍに対応する選択回路２ｂのテスト入力端子３ｂｍには、異なるテスト入力信号ＩＳｍ及びテスト入力信号ＩＳｎ＋ｍが入力される。
【００３５】
次に、第３実施形態によるテスト回路１Ｂの動作説明をする。テスト回路１Ｂでは、論理回路１０のテスト端子１１１〜１１ｎから選択回路２ａのテスト入力端子３ａ１〜３ａｎにテスト入力信号ＩＳ１〜ＩＳｎが入力されると共に、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎにテスト入力信号ＩＳｎ＋１〜ＩＳ２ｎが入力される。この状態で、シフトレジスタ１２から選択信号ＳＳ（＝ｍ）が選択回路２ａ、２ｂに入力されると、選択回路２ａではテスト入力端子３ａｍとテスト出力端子４ａが接続されてテスト入力信号ＩＳｍがテスト出力信号ＯＳａとしてテスト出力端子４ａから出力されると共に、選択回路２ｂではテスト入力端子３ｂｍとテスト出力端子４ｂが接続されてテスト入力信号ＩＳｎ＋ｍがテスト出力信号ＯＳｂとしてテスト出力端子４ｂから出力される。
【００３６】
上述したように第３実施形態によるテスト回路１Ｂでは、選択回路２ａのテスト入力端子３ａ１〜３ａｎには論理回路１０Ａのテスト端子１１１〜１１ｎが接続されると共に、選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎには、論理回路１０Ａのテスト端子１１ｎ＋１〜１１２ｎが接続されているので、シフトレジスタ１２から同じ選択信号ＳＳ（＝ｍ）が選択回路２ａ、２ｂに入力されても、それぞれの選択回路２ａ、２ｂから異なるテスト出力信号ＯＳａ（＝テスト入力信号ＩＳｍ）、ＯＳｂ（＝テスト入力信号ＩＳｎ＋ｍ）を出力することができる。この結果、一般に面積の大きいシフトレジスタ１２を１つだけ設ければよいので、テスト回路１Ｂを含む集積回路を小型化することができる。
【００３７】
以上、上記実施形態を用いて本発明を詳細に説明したが、本発明が本明細書中に説明した実施形態に限定されるものではないということは明らかである。本発明は、特許請求の範囲の記載により定まる本発明の趣旨及び範囲内で変更して実施することができる。即ち、本明細書の記載は、一例であり、本発明を何ら限定的な意味に解釈させるものではない。以下、上記実施形態を一部変更した変更形態について説明する。
【００３８】
上述の各実施形態では、２つの選択回路を含むテスト回路について説明したが、選択回路の個数は２つに限定されるものではなく、適宜変更可能である。
【００３９】
上述の各実施形態では、論理回路のテスト回路に本発明を適用したが、他の被テスト回路のテスト回路に本発明を適用してもよい。
【００４０】
また、上述の第１実施形態では、選択回路２ａのテスト入力端子３ａ１〜３ａｎと選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎとを１つずつずらして論理回路１０のテスト端子１１１〜１１ｎに接続するように構成したが、２つずつ又はそれ以上ずらして選択回路２ａのテスト入力端子３ａ１〜３ａｎと選択回路２ｂのテスト入力端子３ｂ１〜３ｂｎと論理回路１０のテスト端子１１１〜１１ｎに接続してもよい。
【００４１】
また、上述の第２実施形態では、演算回路５によって選択信号ＳＳを「＋１」としたものを演算選択信号ＳＳｂとして適用したが、選択信号ＳＳに「＋１」のみならず「＋ｋ（ｋ＝２、３、４・・・）」したものを演算選択信号ＳＳｂとして適用してもよい。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態によるテスト回路を含む集積回路を説明するための回路図である。
【図２】第２実施形態によるテスト回路を含む集積回路を説明するための回路図である。
【図３】第３実施形態によるテスト回路を含む集積回路を説明するための回路図である。
【図４】従来のテスト回路を含む集積回路を説明するための回路図である。
【符号の説明】
【００４３】
１、１Ａ、１Ｂ      テスト回路
２ａ、２ｂ   選択回路
３ａ１〜３ａｎ テスト入力端子
３ｂ１〜３ｂｎ テスト入力端子
４ａ  テスト出力端子
４ｂ  テスト出力端子
５    演算回路
１０、１０Ａ 論理回路
１１１〜１１ｎ テスト端子
１２  シフトレジスタ
１１１〜１１ｎ テスト端子
ＩＳ１〜ＩＳｎ テスト入力信号
ＯＳａ、ＯＳｂ      テスト出力信号
ＳＳ  選択信号
ＳＳａ、ＳＳｂ      演算選択信号
【図１】
2007309701.tif 000003
【図２】
2007309701.tif 000004
【図３】
2007309701.tif 000005
【図４】
2007309701.tif 000006