(57)【要約】【課題】  半導体装置の製造方法において、スクライブライン部分からのオートドーピングの影響が形成中の半導体素子に及び難いようにすることを課題とする。【解決手段】  Ｎ型エピタキシャル層を成長させて形成するＮ型エピタキシャル層形成工程より先に行うＰ型埋め込み層形成工程を、スクライブラインが形成される部分については、酸化膜上に形成したレジスト膜８１Ａによってマスキングをした状態で、或いは酸化膜自体９０Ａを利用してマスキングをした状態で行うようする。Ｎ型エピタキシャル層形成工程は、スクライブラインが形成される部分については、Ｎ型埋め込み層５１の表面に対して行なわれる。【選択図】  図７
2007027265.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上にＰ型埋め込み層を形成するＰ型埋め込み層形成工程を行い、その後に、Ｎ型エピタキシャル層を成長させて形成するＮ型エピタキシャル層形成工程を行って、該ウェハ上に、半導体素子の集積回路を、スクライブラインと共に作り込む半導体装置の製造方法において、
前記Ｐ型埋め込み層形成工程を、該スクライブラインが形成される部分については、Ｐ型埋め込み層が形成されないようにして行うようにしたことを特徴とする半導体装置の製造方法。
【請求項２】
ウェハ上にＰ型埋め込み層を形成するＰ型埋め込み層形成工程を行い、その後に、Ｎ型エピタキシャル層を成長させて形成するＮ型エピタキシャル層形成工程を行って、該ウェハ上に、半導体素子の集積回路を、スクライブラインと共に作り込む半導体装置の製造方法において、
前記Ｐ型埋め込み層形成工程を、該スクライブラインが形成される部分については、マスキングをした状態で行うようにしたことを特徴とする半導体装置の製造方法。
【請求項３】
ウェハ上にＰ型埋め込み層を形成するＰ型埋め込み層形成工程を行い、その後に、Ｎ型エピタキシャル層を成長させて形成するＮ型エピタキシャル層形成工程を行って、該ウェハ上に、通常の半導体素子とバーティカル型半導体素子が混在した集積回路を、スクライブラインと共に作り込む半導体装置の製造方法において、
前記Ｐ型埋め込み層形成工程を、該スクライブラインが形成される部分については、マスキングをした状態で行うようにしたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は請求項３に記載の半導体装置の製造方法において、
スクライブラインが形成される部分のマスキングを、前記ウェハの表面の酸化膜上に形成したレジスト膜で行うようにしたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２又は請求項３に記載の半導体装置の製造方法において、
スクライブラインが形成される部分のマスキングを、前記ウェハの表面に形成してあってスクライブラインが形成される部分にも残されている酸化膜自体で行うようにしたこと特徴とする半導体装置の製造方法。
【請求項６】
半導体素子の集積回路がスクライブラインと共に作り込まれた半導体装置において、
該スクライブラインは、Ｎ型エピタキシャル層よりも下側にＰ型埋め込み層を有しない構造であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に、通常の半導体素子とバーティカル型半導体素子とが混在した集積回路を、スクライブラインと共に作り込む半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体ベアチップは、ウェハ上にＰ型埋め込み拡散層を形成するＰ型埋め込み拡散層形成工程、その後に、Ｎ型エピタキシャル層を形成するＮ型エピタキシャル層形成工程を経て、ウェハ上に、通常の半導体素子とバーティカル型半導体素子とが混在した集積回路を、格子状のスクライブラインと共に作り込んで、最後に、集積回路作り込み済みウェハをスクライブラインに沿って切断することによって製造している。
【０００３】
図８は集積回路作り込み済みウェハ１のスクライブラインの付近を拡大して示す。２はＰ型のウェハ、１０はＮＰＮ半導体素子、３０はバーティカル型ＰＮＰ半導体素子、５０はスクライブライン、６０は表面の保護膜である。
【０００４】
ＮＰＮ半導体素子１０の部分は、Ｎ型埋め込み層１１と、Ｎ型エピタキシャル層１２と、エミッタ１３と、ベース１４と、コレクタ１５と有し、枠状のアイソレーション領域１６によって囲まれている構成である。１７はエミッタ電極、１８はベース電極、１９はコレクタ電極、２０はサブ電極である。１６ａはアイソレーション領域１６のうち深い部分である。
【０００５】
バーティカル型ＰＮＰ半導体素子３０の部分は、Ｎ型埋め込み層３１と、Ｐ型埋め込み層３２と、Ｎ型エピタキシャル層３３と、Ｎ型拡散層３４と、エミッタ３５と、ベース３６と、コレクタ３７と有し、枠状のアイソレーション領域３８によって囲まれている構成である。３９はエミッタ電極、４０はベース電極、４１はコレクタ電極、４２はサブ電極である。３８ａはアイソレーション領域３８のうち深い部分である。
【０００６】
スクライブライン５０の部分は、下側から順に、Ｎ型埋め込み層５１、Ｐ型埋め込み層５２、Ｎ型埋め込み層５３、Ｐ型埋め込み層５４、Ｎ型エピタキシャル層５４ａ、Ｎ型拡散層３４、Ｐ型拡散層５７、Ｐ型拡散層５５、Ｎ型拡散層５６よりなる構造である。
【０００７】
集積回路作り込み済みウェハ１を格子状のスクライブライン５０に沿ってダイシングして、ウェハ１は個片化されて、チップ状の半導体装置が製造される。
【０００８】
次に、上記の集積回路作り込み済みウェハ１の製造方法について説明する。
【０００９】
図９乃至図１２は、製造工程のうち、後述する本発明と関連する工程を示す。
【００１０】
図９（Ａ）及び図１１（Ａ）は、埋め込み工程であり、図１２（Ｂ）のエピタキシャル成長工程よりも前に行なわれる。
【００１１】
図９（Ａ）、（Ｂ）は、バーティカル型ＰＮＰ半導体素子３０の一部を構成するＰ型埋め込み層３２を埋め込んで形成する工程を示す。７０はＮＰＮ半導体素子予定部分であり、ＮＰＮ半導体素子１０が形成される予定の部分である。７１はバーティカル型ＰＮＰ半導体素子予定部分であり、バーティカル型ＰＮＰ半導体素子３０が形成される予定の部分である。７２はスクライブライン予定部分であり、スクライブライン５０が形成される予定の部分である。
【００１２】
図９（Ａ）に示すように、表面の酸化膜８０のうち一部にレジスト膜８１を形成してＮＰＮ半導体素子１０を形成する部分をレジスト膜８１でもってマスクして、この状態でボロン（Ｂ）イオンを矢印８２で示すようにＰ型ウェハ２に注入する。８３は注入されたボロンイオンである。この後、レジスト膜８１を剥離し、アニール処理を行うことによって、図９（Ｂ）に示すように、バーティカル型ＰＮＰ半導体素子３０の一部を構成するＰ型埋め込み層３２が形成される。同時に、スクライブライン５０の部分にＰ型埋め込み層５２が形成される。
【００１３】
図１０（Ａ）、（Ｂ）、図１１（Ａ）、（Ｂ）は、埋め込んでアイソレーション領域１６、３７の深い部分１６ａ、３７ａを形成する工程であり、図９（Ａ）、（Ｂ）よりも後の工程であり、図１２（Ｂ）のエピタキシャル成長工程よりも前に行なわれる。
【００１４】
図１１（Ａ）に示すボロン（Ｂ）イオンの注入に先行して、酸化膜による酸化膜製マスク９０を形成する。
【００１５】
酸化膜製マスク９０は、図１１（Ａ）に示すように、表面の酸化膜９１上に、レジスト膜パターン９２を、アイソレーション領域形成予定部分及びスクライブライン予定部分７２を除いた部分を除いて形成し、エッチングを行って、酸化膜９０のうちアイソレーション領域形成予定部分及びスクライブライン予定部分７２を除去し、最後に、図１１（Ｂ）に示すように、レジスト膜パターン９２を除去することによって形成される。
【００１６】
この状態で、図１１（Ａ）に示すように、ボロン（Ｂ）イオンを矢印９３で示すようにＰ型ウェハ２に注入する。９４は注入されたボロンイオンである。この後、アニール処理を行うことによって、図１１（Ｂ）に示すように、アイソレーション領域１６、３７のうちの深い部分１６ａ、３７ａが形成される。同時に、スクライブライン５０の部分にＰ型埋め込み層５４が形成される。
【００１７】
図１２（Ａ）、（Ｂ）、（Ｃ）は、エピタキシャル成長によって、ＮＰＮ半導体素子１０の一部を構成するＮ型エピタキシャル層１２及びバーティカル型ＰＮＰ半導体素子３０の一部を構成するＮ型エピタキシャル層３３を形成する工程であり、図１１（Ｂ）よりも後の工程である。
【００１８】
先ず、図１２（Ａ）に示すように、表面を平面状とし且つ洗浄して清浄面１００とする。次いで、原料ガス(SiHCl3)とキャリアガス(H2)との混合ガスに、Ｎ型ドーピングガス(PH3)を加えてガスを清浄面１００上を流して、清浄面１００上にＳｉ及びＰを析出させて、図１２（Ｂ）、（Ｃ）に示すように、Ｎ型のシリコン単結晶層を成長させる。図１２（Ｂ）は成長の途中の状態を示す。１０１は成長の途中のＮ型のシリコン単結晶層である。図１２（Ｃ）は成長が完了した状態を示し、Ｎ型エピタキシャル層１２、３３、１０５が形成される。
【００１９】
この後、幾つかの工程を経て、図８に示す集積回路作り込み済みウェハ１が完成する。
【特許文献１】特開平５−１６６９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明者は上記の集積回路作り込み済みウェハ１をスクライブライン５０に沿ってダイシングしてウェハ１から切りだしたチップ状の半導体装置に作り込んである半導体素子の特性を測定した。その結果、ＮＰＮ半導体素子１０のＩＣ−ＶＣＥ特性は、図３に線１３０で示すようであり、本来の特性に対して少しずれたものとなっていたことが分かった。
【００２１】
本発明者は、ＮＰＮ半導体素子１０の特性が本来の特性に対してずれたものとなる原因を探った結果、以下のことが分かった。
【００２２】
ＮＰＮ半導体素子１０のコレクタ１９を通る縦線１１０の個所を深さ（Ｚ２）方向に辿った場合の各部分の電気抵抗を測定した結果、図１３に、線１２０で示す結果を得た。
【００２３】
これより、円１２１で囲んだ部分の電気抵抗が高くなっていることが分かる。
【００２４】
これは、ＮＰＮ半導体素子１０において、ベースとコレクタの間の抵抗が通常より少し高くなっており、これが原因でベースとコレクタの間が飽和し易くなっていることと考えられる。
【００２５】
電気抵抗が高くなっている層は、エピタキシャル成長工程によって形成されたＮ型エピタキシャル層１２のうち初期に形成された部分、即ち、図１２（Ｂ）に示す状態で形成された部分である。
【００２６】
よって、円１２１で囲んだ部分の電気抵抗が高くなっている理由は、ＮＰＮ半導体素子１０を作り込んでいる部分の付近のエリアからの外部拡散及びオートドーピングが原因であると考えられる。スクライブライン５０の幅Ｗ１は、実際には、ＮＰＮ半導体素子１０の幅寸法Ｗ２の約１０倍と広いため、スクライブライン５０のエリアからの外部拡散及びオートドーピング（矢印１４０で示す）が原因であると考えられる。外部拡散及びオートドーピングはスクライブライン５０のエリア以外の部分においても発生しているけれども、図１２（Ｂ）では、図示の便宜上、特に程度の大きいスクライブライン５０のエリアからの外部拡散及びオートドーピングを矢印１４０で示す。
【００２７】
ここで、スクライブライン５０のエリアにおける外部拡散とは、エピタキシャル成長工程の初期において、スクライブライン形成予定部の例えばＰ型埋め込み拡散層５２、５４のボロン原子（Ｂ）が外部へ拡散する現象である。同じくスクライブライン５０のエリアにおけるオートドーピングとは、エピタキシャル成長工程中に、スクライブライン形成予定部のＰ型埋め込み拡散層５２，５４から拡散したボロン原子（Ｂ）が成長中のＮ型エピタキシャル層１０１に取り込まれる現象である。
【００２８】
そこで、本発明は、上記の検討結果に基づいて、上記課題を解決した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明は、ウェハ上にＰ型埋め込み層を形成するＰ型埋め込み層形成工程を行い、その後に、Ｎ型エピタキシャル層を成長させて形成するＮ型エピタキシャル層形成工程を行って、該ウェハ上に、半導体素子の集積回路を、スクライブラインと共に作り込む半導体装置の製造方法において、
前記Ｐ型埋め込み層形成工程を、該スクライブラインが形成される部分（５０Ａ）については、酸化膜上に形成したレジスト膜（８１Ａ）、或いは酸化膜自体（９０Ａ）を利用してマスキングをした状態で行うようにしたことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、Ｎ型エピタキシャル層形成工程を行なう以前の状態で、スクライブラインが形成される部分については、Ｐ型埋め込み層が形成されていない状態となる。このため、スクライブラインが形成される部分ついては、Ｎ型エピタキシャル成長工程はＮ型埋め込み層の表面に対して行なわれる。よって、Ｎ型エピタキシャル成長工程において形成途中のスクライブラインの部分から外部拡散する原子は燐（Ｐ）原子となり、成長中のＮ型エピタキシャル層に取り込まれる原子は燐（Ｐ）原子となり、Ｎ型エピタキシャル成長で析出されるＰと同じものである。スクライブラインが形成される部分における外部拡散及びオートドーピングの影響が半導体素子側に及ぶことが起きない。これによって、設計値に近い特性の半導体素子を作り込むことが出来る。
【発明を実施するための最良の形態】
【００３１】
次に本発明の実施の形態について説明する。
【実施例１】
【００３２】
［集積回路作り込み済みウェハ１Ａの構造］
図１は、本発明の実施例１になる半導体装置の製造方法によって製造された集積回路作り込み済みウェハ１Ａのスクライブラインの付近を拡大して示す。
【００３３】
各図中、図８乃至図１２に示す構成部分と対応する部分には同じ符号を付す。改良した部分には同じ符号に添え字Ａを付した符号を付す。
【００３４】
２はＰ型のウェハ、１０ＡはＮＰＮ半導体素子、３０Ａはバーティカル型ＰＮＰ半導体素子、５０Ａはスクライブライン、６０は表面の保護膜である。
【００３５】
ＮＰＮ半導体素子１０の部分は、Ｎ型埋め込み層１１と、Ｎ型エピタキシャル層１２Ａと、エミッタ１３と、ベース１４と、コレクタ１５と有し、枠状のアイソレーション領域１６によって囲まれている構成である。１７はエミッタ電極、１８はベース電極、１９はコレクタ電極、２０はサブ電極である。１６ａはアイソレーション領域１６のうち深い部分である。
【００３６】
バーティカル型ＰＮＰ半導体素子３０Ａの部分は、Ｎ型埋め込み層３１と、Ｐ型埋め込み層３２と、Ｎ型エピタキシャル層３３Ａと、Ｎ型ウェル３４と、エミッタ３５と、ベース３６と、コレクタ３７と有し、枠状のアイソレーション領域３８によって囲まれている構成である。３９はエミッタ電極、４０はベース電極、４１はコレクタ電極、４２はサブ電極である。３８ａはアイソレーション領域３８のうち深い部分である。
【００３７】
スクライブライン５０Ａの部分は、下側から順に、Ｎ型埋め込み層５１、Ｎ型埋め込み層５３、Ｎ型エピタキシャル層５４Ａ、Ｎ型拡散層３４、Ｐ型拡散層５７、Ｐ型拡散層５５、Ｎ型拡散層５６を有する構造である。即ち、スクライブライン５０Ａの部分は、Ｎ型エピタキシャル層５４Ａより下側にＰ型の埋め込み層を有しない構造である。Ｎ型埋め込み層５１は、燐（Ｐ）イオンを注入することによって形成した層である。
【００３８】
集積回路作り込み済みウェハ１Ａを格子状のスクライブライン５０Ａに沿ってダイシングして、ウェハ１Ａは個片化されて、チップ状の半導体装置が製造される。
［集積回路作り込み済みウェハ１Ａの製造方法］
次に、上記の集積回路作り込み済みウェハ１Ａの製造方法について説明する。
【００３９】
図４、図５、図６及び図７は、製造工程のうち、本発明と関連する工程を示す。
【００４０】
図４（Ａ）、（Ｂ）は、Ｐ型埋め込み層３２の埋め込み工程であり、図７（Ｂ）のエピタキシャル成長工程よりも前に行なわれる。
【００４１】
図４（Ａ）、（Ｂ）は、バーティカル型ＰＮＰ半導体素子３０の一部を構成するＰ型埋め込み層３２を埋め込んで形成する工程を示す。７０はＮＰＮ半導体素子予定部分であり、ＮＰＮ半導体素子１０Ａが形成される予定の部分である。７１はバーティカル型ＰＮＰ半導体素子予定部分であり、バーティカル型ＰＮＰ半導体素子３０Ａが形成される予定の部分である。７２はスクライブライン予定部分であり、スクライブライン５０Ａが形成される予定の部分である。
【００４２】
図４（Ａ）に示すように、表面の酸化膜８０のうち一部を残してレジスト膜８１Ａを形成してＮＰＮ半導体素子予定部分７０及びスクライブライン予定部分７２をレジスト膜８１Ａでもってマスクする。この状態でボロン（Ｂ）イオンを矢印８２で示すようにＰ型ウェハ２に注入する。８３は注入されたボロンイオンである。この後、レジスト膜８１を剥離し、アニールを行うことによって、図Ｂ（Ｂ）に示すように、バーティカル型ＰＮＰ半導体素子３０の一部を構成するＰ型埋め込み層３２が形成される。従来とは相違して、スクライブライン予定部分７２にはＰ型埋め込み層は形成されない。
【００４３】
図５（Ａ）、（Ｂ）、図６（Ａ）、（Ｄ）は、図４（Ａ）、（Ｂ）よりも後の工程であって、図７（Ｂ）のエピタキシャル成長工程よりも前に行なわれる工程であり、アイソレーション領域１６、３７の深い部分１６ａ、３７ａを埋め込んで形成する工程である。
【００４４】
図６（Ａ）に示すボロンイオンの注入に先行して、酸化膜による酸化膜製マスク９０Ａを形成する。先ず、図５（Ａ）に示すように、表面の酸化膜９１上に、レジスト膜パターン９２Ａを、アイソレーション領域形成予定部分を除いた部分を除いて形成する。形成途中のスクライブラインの部分はレジスト膜で覆われる。この状態で、エッチングを行って、酸化膜９１のうちアイソレーション領域形成予定部分だけを除去し、続いて、図５（Ｂ）に示すように、レジスト膜パターン９２Ａを除去する。これによって、酸化膜製マスク９０Ａが形成される。酸化膜製マスク９０Ａは、形成途中のＮＰＮ半導体素子の部分及び形成途中のバーティカル型ＰＮＰ半導体素子の部分に加えて、形成途中のスクライブラインの部分も覆っている。
【００４５】
この状態で、図６（Ａ）に示すように、ボロンイオンを矢印９３で示すようにＰ型ウェハ２に注入する。９４は注入されたボロンイオンである。この後、アニール処理を行うことによって、図６（Ｂ）に示すように、アイソレーション領域１６、３７のうちの深い部分１６ａ、３７ａが形成される。従来とは相違して、形成途中のスクライブラインの部分にはＰ型埋め込み層は形成されない。
【００４６】
図７（Ａ）、（Ｂ）、（Ｃ）は図４（Ａ）、（Ｂ）、図５（Ａ）、（Ｄ）よりも後の工程である。図７（Ａ）、（Ｂ）、（Ｃ）は、エピタキシャル成長によって、ＮＰＮ半導体素子１０Ａの一部を構成するＮ型エピタキシャル層１２Ａ及びバーティカル型ＰＮＰ半導体素子３０Ａの一部を構成するＮ型エピタキシャル層３３Ａを成長させて形成する工程を示す。
【００４７】
先ず、図７（Ａ）に示すように、表面を平面とし洗浄して清浄な面１００とする。形成途中のスクライブラインの部分は、Ｎ型埋め込み層５１が露出している。
【００４８】
次いで、原料ガス(SiHCl3)とキャリアガス(H2)との混合ガスに、Ｎ型ドーピングガス(PH3)を加えてガスを清浄面１００上を流して、清浄面１００上にＳｉ及びＰを析出させて、図７（Ｂ）、（Ｃ）に示すように、Ｎ型のシリコン単結晶層を成長させる。図７（Ｂ）は成長の途中の状態を示す。１０１Ａは成長の途中のＮ型のシリコン単結晶層である。図７（Ｃ）は成長が完了した状態を示す。形成途中のＮＰＮ半導体素子の部分にはＮ型エピタキシャル層１２Ａが形成され、形成途中のバーティカル型ＰＮＰ半導体素子の部分にはＮ型エピタキシャル層３３Ａが形成され、形成途中のスクライブラインの部分にはＮ型エピタキシャル層１０５が形成される。
【００４９】
この後、幾つかの工程を経て、図１に示す集積回路作り込み済みウェハ１が完成する。
［エピタキシャル成長工程の初期におけるオートドーピング］
ここで、上記のエピタキシャル成長工程における、スクライブライン５０Ａの部分の外部拡散及びＮＰＮ半導体素子１０Ａへのオートドーピングの状況について説明する。
【００５０】
形成途中のスクライブラインの部分はＮ型埋め込み層５１が露出している。よって、エピタキシャル成長工程の初期において、図７（Ｂ）に示すように、形成途中のスクライブラインの部分から矢印１４０Ａで示すように外部拡散する原子は燐（Ｐ）原子である。よって、成長中のＮ型エピタキシャル層１０１に取り込まれる原子は燐（Ｐ）原子であり、表面１００上に析出されるＰと同じものである。
【００５１】
このため、成長中のＮ型エピタキシャル層１０１Ａは、図１２（Ｂ）に示す従来の成長中のＮ型エピタキシャル層１０１に比較して、不純物の取り込みがほとんどない状態で形成される。
［ＮＰＮ半導体素子１０Ａの特性］
本発明者は、上記の工程を経て製造した図１の集積回路作り込み済みウェハ１Ａをスクライブライン５０Ａらに沿ってダイシングして個片化したチップ状の半導体装置のＮＰＮ半導体素子１０Ａのコレクタ１９を通る縦線１１０の個所を深さ（Ｚ２）方向に辿った場合の各部分の電気抵抗を測定した。この結果、図２に、線１２０Ａで示す結果を得た。これから、Ｎ型エピタキシャル層１２Ａの電気抵抗は、Ｎ型エピタキシャル層１２Ａの深い部分でも変化せず、Ｎ型ウェル１１の位置まで、その全厚さに亘って電気抵抗が一定していることが分かる。即ち、図１３中円１２１で囲んだ電気抵抗が高くなっている部分が無くなっているこことが分かる。
【００５２】
また、本発明者は個片化したチップ状の半導体装置のＮＰＮ半導体素子１０Ａの特性を測定した。その結果、ＮＰＮ半導体素子１０ＡのＩＣ−ＶＣＥ特性は、図３に線１３０Ａで示すようであり、本来の特性に近いものとなっていたことを確認した。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１になる半導体装置の製造方法によって製造された集積回路作り込み済みウェハのスクライブラインの付近を拡大して示す図である。
【図２】図１中、ＮＰＮ半導体素子のコレクタを通る縦線の個所を深さ方向に辿った場合の各部分の電気抵抗値を示す図である。
【図３】図１中、ＮＰＮ半導体素子の特性図である。
【図４】Ｐ型埋め込み層の埋め込み工程を示す図である。
【図５】酸化膜製マスクを形成する工程を示す図である。
【図６】アイソレーション領域のうちの深い部分を形成する工程を示す図である。
【図７】エピタキシャル成長工程を示す図である。
【図８】従来の半導体装置の製造方法によって製造された集積回路作り込み済みウェハのスクライブラインの付近を拡大して示す図である。
【図９】Ｐ型埋め込み層の埋め込み工程を示す図である。
【図１０】酸化膜製マスクを形成する工程を示す図である。
【図１１】アイソレーション領域のうちの深い部分を形成する工程を示す図である。
【図１２】エピタキシャル成長工程を示す図である。
【図１３】図８中、ＮＰＮ半導体素子のコレクタを通る縦線の個所を深さ方向に辿った場合の各部分の電気抵抗値を示す図である。
【符号の説明】
【００５４】
１Ａ  集積回路作り込み済みウェハ
２  Ｐ型のウェハ
１０Ａ  ＮＰＮ半導体素子
１２Ａ  Ｎ型エピタキシャル層
１３  エミッタ
１４  ベース
１５  コレクタ
３０Ａ  バーティカル型ＰＮＰ半導体素子
３３Ａ  Ｎ型エピタキシャル層
３５  エミッタ
３６  ベース
３７コレクタ
５０Ａ  スクライブライン
５１  Ｎ型埋め込み層
５４Ａ  Ｎ型エピタキシャル層
【図１】
2007027265.tif 000003
【図２】
2007027265.tif 000004
【図３】
2007027265.tif 000005
【図４】
2007027265.tif 000006
【図５】
2007027265.tif 000007
【図６】
2007027265.tif 000008
【図７】
2007027265.tif 000009
【図８】
2007027265.tif 000010
【図９】
2007027265.tif 000011
【図１０】
2007027265.tif 000012
【図１１】
2007027265.tif 000013
【図１２】
2007027265.tif 000014
【図１３】
2007027265.tif 000015