(57)【要約】【課題】ＦＥＴを用いて構成された従来のキャパシタにおいては、周波数応用性が悪化してしまう。【解決手段】半導体集積回路１は、半導体基板９０、Ｎ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、およびキャパシタ３０，４０を備えている。Ｎ型ＦＥＴ１０は、Ｎ型不純物拡散層１２，１３、Ｐ型不純物注入領域１４、ゲート絶縁膜１５、およびゲート電極１６を含んでいる。Ｐ型ＦＥＴ２０は、Ｐ型不純物拡散層２２，２３、Ｎ型不純物注入領域２４、ゲート絶縁膜２５、およびゲート電極２６を含んでいる。キャパシタ３０は、Ｎ型不純物拡散層３２，３３、Ｎ型不純物注入領域３４、容量絶縁膜３５、および上部電極３６を含んでいる。キャパシタ４０は、Ｐ型不純物拡散層４２，４３、Ｐ型不純物注入領域４４、容量絶縁膜４５、および上部電極４６を含んでいる。【選択図】図１
2007157892.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、電界効果トランジスタと、キャパシタと、を備え、
前記電界効果トランジスタは、
前記半導体基板中に設けられ、ソース・ドレイン領域として機能する、第１導電型の第１の不純物拡散層と、
前記半導体基板中に前記第１の不純物拡散層と隣接して設けられ、チャネル領域として機能する、第２導電型の第１の不純物注入領域と、
前記半導体基板の前記第１の不純物注入領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を含み、
前記キャパシタは、
前記半導体基板中に設けられ、前記第１または第２導電型の第２の不純物拡散層と、
前記半導体基板中に前記第２の不純物拡散層と隣接して設けられ、下部電極として機能する、前記第２の不純物拡散層と等しい導電型の第２の不純物注入領域と、
前記半導体基板の前記第２の不純物注入領域上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、を含むことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第２の不純物拡散層および前記第２の不純物注入領域は、前記半導体基板中に設けられたウエル領域中に設けられており、
前記ウエル領域の導電型は、前記第２の不純物拡散層の導電型と等しい半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
前記第２の不純物拡散層の導電型は、前記第１導電型であり、
当該第２の不純物拡散層は、前記第１の不純物拡散層と略同一の不純物濃度プロファイルを有する半導体集積回路。
【請求項４】
請求項１または２に記載の半導体集積回路において、
前記第２の不純物拡散層の導電型は、前記第２導電型であり、
前記第２の不純物注入領域は、前記第１の不純物注入領域と略同一の不純物濃度プロファイルを有する半導体集積回路。
【請求項５】
請求項１乃至４いずれかに記載の半導体集積回路において、
前記容量絶縁膜は、前記ゲート絶縁膜と同一の材料によって構成されており、
当該容量絶縁膜の厚みは、前記ゲート絶縁膜の厚みに略等しい半導体集積回路。
【請求項６】
請求項１乃至５いずれかに記載の半導体集積回路において、
前記上部電極は、前記ゲート電極と同一の材料によって構成されており、
当該上部電極の厚みは、前記ゲート電極の厚みに略等しい半導体集積回路。
【請求項７】
請求項１乃至６いずれかに記載の半導体集積回路において、
前記キャパシタは、電源とグランドとの間に設けられたデカップリング容量である半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記キャパシタは、フィルセル容量である半導体集積回路。
【請求項９】
請求項１乃至６いずれかに記載の半導体集積回路において、
前記キャパシタは、可変容量である半導体集積回路。
【請求項１０】
半導体基板と、電界効果トランジスタと、キャパシタとを備える半導体集積回路を製造する方法であって、
前記半導体基板中に、ソース・ドレイン領域として機能する、第１導電型の第１の不純物拡散層を形成する工程と、
前記半導体基板中に、前記第１の不純物拡散層と隣接するように、チャネル領域として機能する、第２導電型の第１の不純物注入領域を形成する工程と、
前記半導体基板の前記第１の不純物注入領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記半導体基板中に、前記第１または第２導電型の第２の不純物拡散層を形成する工程と、
前記半導体基板中に、前記第２の不純物拡散層と隣接するように、下部電極として機能する、前記第２の不純物拡散層と等しい導電型の第２の不純物注入領域を形成する工程と、
前記半導体基板の前記第２の不純物注入領域上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項１１】
請求項１０に記載の半導体集積回路の製造方法において、
前記第２の不純物拡散層の導電型は、前記第１導電型であり、
前記第１の不純物拡散層を形成する工程と前記第２の不純物拡散層を形成する工程とは、同時に実行される半導体集積回路の製造方法。
【請求項１２】
請求項１０に記載の半導体集積回路の製造方法において、
前記第２の不純物拡散層の導電型は、前記第２導電型であり、
前記第１の不純物注入領域を形成する工程と前記第２の不純物注入領域を形成する工程とは、同時に実行される半導体集積回路の製造方法。
【請求項１３】
請求項１０乃至１２何れかに記載の半導体集積回路の製造方法において、
前記ゲート絶縁膜を形成する工程と前記容量絶縁膜を形成する工程とは、同時に実行される半導体集積回路の製造方法。
【請求項１４】
請求項１０乃至１３何れかに記載の半導体集積回路の製造方法において、
前記ゲート電極を形成する工程と前記上部電極を形成する工程とは、同時に実行される半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体集積回路においては、機能セル（ロジックゲートセル）が配置されない領域に、フィルセル容量としてキャパシタが配置されている。
【０００３】
一般に、半導体集積回路中のキャパシタは、電界効果トランジスタ（ＦＥＴ）を用いて構成されることがある。すなわち、図５に示すようにＦＥＴのソース端子とドレイン端子とを互いに電気的に接続することにより、当該ＦＥＴのゲート電極、ゲート絶縁膜およびチャネル領域を、それぞれキャパシタの上部電極、容量絶縁膜および下部電極として機能させることができる。なお、同図のＦＥＴは、電源（ＶＤＤ）とグランド（ＧＮＤ）との間に設けられており、デカップリング容量として機能するものである。
【０００４】
また、特許文献２には、フィルセル抵抗が設けられたフィルセルを有する半導体集積回路が開示されている。
【特許文献１】特開２００４−５５９５４号公報
【特許文献２】特開２００１−４４２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＥＴを用いて構成された上述のキャパシタにおいては、チャネル領域（下部電極）からソース・ドレイン領域に至る経路の電気抵抗が高い。この経路は、下部電極に流入する（あるいは下部電極から流出する）電荷の通り道となるものである。したがって、この経路の電気抵抗が高いことは、キャパシタの周波数応用性の悪化につながってしまう。
【０００６】
この点、周波数応答性を改善するためにゲート電極の長さ（ゲート長）を短くすることも考えられる。ところが、その場合、キャパシタの電極面積が小さくなり、それにより容量値も小さくなってしまうという問題がある。
【課題を解決するための手段】
【０００７】
本発明による半導体集積回路は、半導体基板と、電界効果トランジスタと、キャパシタと、を備え、上記電界効果トランジスタは、上記半導体基板中に設けられ、ソース・ドレイン領域として機能する、第１導電型の第１の不純物拡散層と、上記半導体基板中に上記第１の不純物拡散層と隣接して設けられ、チャネル領域として機能する、第２導電型の第１の不純物注入領域と、上記半導体基板の上記第１の不純物注入領域上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、を含み、上記キャパシタは、上記半導体基板中に設けられ、上記第１または第２導電型の第２の不純物拡散層と、上記半導体基板中に上記第２の不純物拡散層と隣接して設けられ、下部電極として機能する、上記第２の不純物拡散層と等しい導電型の第２の不純物注入領域と、上記半導体基板の上記第２の不純物注入領域上に設けられた容量絶縁膜と、上記容量絶縁膜上に設けられた上部電極と、を含むことを特徴とする。ここで、第１導電型および第２導電型は、互いに反対の導電型であり、いずれか一方がＮ型、他方がＰ型である。
【０００８】
この半導体集積回路においては、第２の不純物拡散層の導電型と、下部電極として機能する第２の不純物注入領域の導電型とが互いに等しい。これにより、これらの導電型が相異なる場合に比して、第２の不純物注入領域から第２の不純物拡散層に至る経路の電気抵抗が小さくなる。このため、周波数応答性に優れたキャパシタを得ることができる。
【０００９】
また、本発明による半導体集積回路の製造方法は、半導体基板と、電界効果トランジスタと、キャパシタとを備える半導体集積回路を製造する方法であって、上記半導体基板中に、ソース・ドレイン領域として機能する、第１導電型の第１の不純物拡散層を形成する工程と、上記半導体基板中に、上記第１の不純物拡散層と隣接するように、チャネル領域として機能する、第２導電型の第１の不純物注入領域を形成する工程と、上記半導体基板の上記第１の不純物注入領域上に、ゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に、ゲート電極を形成する工程と、上記半導体基板中に、上記第１または第２導電型の第２の不純物拡散層を形成する工程と、上記半導体基板中に、上記第２の不純物拡散層と隣接するように、下部電極として機能する、上記第２の不純物拡散層と等しい導電型の第２の不純物注入領域を形成する工程と、上記半導体基板の上記第２の不純物注入領域上に、容量絶縁膜を形成する工程と、上記容量絶縁膜上に、上部電極を形成する工程と、を含むことを特徴とする。
【００１０】
この製造方法においては、互いに等しい導電型をもつ第２の不純物拡散層および第２の不純物注入領域を形成している。これにより、これらの導電型が相異なる場合に比して、第２の不純物注入領域から第２の不純物拡散層に至る経路の電気抵抗が小さくなる。このため、周波数応答性に優れたキャパシタを得ることができる。
【発明の効果】
【００１１】
本発明によれば、周波数応答性に優れたキャパシタを備える半導体集積回路およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による半導体集積回路およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１３】
（第１実施形態）
図１は、本発明による半導体集積回路の第１実施形態を示す断面図である。半導体集積回路１は、半導体基板９０、Ｎ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、およびキャパシタ３０，４０を備えている。半導体基板９０は、例えばシリコン基板である。
【００１４】
Ｎ型ＦＥＴ１０は、Ｎ型不純物拡散層１２，１３、Ｐ型不純物注入領域１４、ゲート絶縁膜１５、およびゲート電極１６を含んでいる。Ｎ型不純物拡散層１２，１３は、半導体基板９０中に設けられており、Ｎ型ＦＥＴ１０のソース・ドレイン領域として機能する。これらのうちＮ型不純物拡散層１３は、ＬＤＤ（Lightly Doped Drain）領域に相当する。また、半導体基板９０中には、Ｎ型不純物拡散層１３と隣接してＰ型不純物注入領域１４が設けられている。このＰ型不純物注入領域１４は、Ｎ型ＦＥＴ１０のチャネル領域として機能する。これらのＮ型不純物拡散層１２，１３およびＰ型不純物注入領域１４は、半導体基板９０中のＰ型ウエル領域１１に形成されている。
【００１５】
半導体基板９０のＰ型不純物注入領域１４上には、ゲート絶縁膜１５が設けられている。また、ゲート絶縁膜１５上には、ゲート電極１６が設けられている。ゲート絶縁膜１５およびゲート電極１６は、例えば、それぞれ酸化シリコンおよびポリシリコンによって構成される。さらに、ゲート電極１６の側面上には、サイドウォール１８が形成されている。
【００１６】
Ｐ型ＦＥＴ２０は、Ｐ型不純物拡散層２２，２３、Ｎ型不純物注入領域２４、ゲート絶縁膜２５、およびゲート電極２６を含んでいる。Ｐ型不純物拡散層２２，２３は、半導体基板９０中に設けられており、Ｐ型ＦＥＴ２０のソース・ドレイン領域として機能する。これらのうちＰ型不純物拡散層２３は、ＬＤＤ領域に相当する。また、半導体基板９０中には、Ｐ型不純物拡散層２３と隣接してＮ型不純物注入領域２４が設けられている。このＮ型不純物注入領域２４は、Ｐ型ＦＥＴ２０のチャネル領域として機能する。これらのＰ型不純物拡散層２２，２３およびＮ型不純物注入領域２４は、半導体基板９０中のＮ型ウエル領域２１に形成されている。
【００１７】
半導体基板９０のＮ型不純物注入領域２４上には、ゲート絶縁膜２５が設けられている。また、ゲート絶縁膜２５上には、ゲート電極２６が設けられている。ゲート絶縁膜２５およびゲート電極２６は、それぞれ上述のゲート絶縁膜１５およびゲート電極１６と同一の材料によって構成されている。さらに、ゲート電極２６の側面上には、サイドウォール２８が形成されている。
【００１８】
キャパシタ３０は、Ｎ型不純物拡散層３２，３３、Ｎ型不純物注入領域３４、容量絶縁膜３５、および上部電極３６を含んでいる。Ｎ型不純物拡散層３２，３３は、半導体基板９０中に設けられている。これらのＮ型不純物拡散層３２，３３は、Ｎ型不純物注入領域３４に流入する（あるいはＮ型不純物注入領域３４から流出する）電荷の経路を構成する。本実施形態において、Ｎ型不純物拡散層３２およびＮ型不純物拡散層３３は、それぞれＮ型ＦＥＴ１０のＮ型不純物拡散層１２およびＮ型不純物拡散層１３と略同一の不純物濃度プロファイルを有している。
【００１９】
また、半導体基板９０中には、Ｎ型不純物拡散層３３と隣接してＮ型不純物注入領域３４が設けられている。このＮ型不純物注入領域３４は、キャパシタ３０の下部電極として機能する。また、Ｎ型不純物注入領域３４の導電型は、Ｎ型不純物拡散層３２，３３の導電型に等しい。本実施形態において、Ｎ型不純物注入領域３４は、Ｐ型ＦＥＴ２０のＮ型不純物注入領域２４と略同一の不純物濃度プロファイルを有している。これらのＮ型不純物拡散層３２，３３およびＮ型不純物注入領域３４は、半導体基板９０中のＰ型ウエル領域３１に形成されている。なお、Ｐ型ウエル領域３１は、上述のＰ型ウエル領域１１と一体に設けられていてもよい。
【００２０】
半導体基板９０のＮ型不純物注入領域３４上には、容量絶縁膜３５が設けられている。また、容量絶縁膜３５上には、上部電極３６が設けられている。容量絶縁膜３５は、ゲート絶縁膜１５，２５と同一の材料によって構成されている。また、容量絶縁膜３５の厚みは、ゲート絶縁膜１５，２５の厚みに略等しい。同様に、上部電極３６は、ゲート電極１６，２６と同一の材料によって構成されている。また、上部電極３６の厚みは、ゲート電極１６，２６の厚みに略等しい。さらに、上部電極３６の側面上には、サイドウォール３８が形成されている。
【００２１】
キャパシタ４０は、Ｐ型不純物拡散層４２，４３、Ｐ型不純物注入領域４４、容量絶縁膜４５、および上部電極４６を含んでいる。Ｐ型不純物拡散層４２，４３は、半導体基板９０中に設けられている。これらのＰ型不純物拡散層４２，４３は、Ｐ型不純物注入領域４４に流入する（あるいはＰ型不純物注入領域４４から流出する）電荷の経路を構成する。本実施形態において、Ｐ型不純物拡散層４２およびＰ型不純物拡散層４３は、それぞれＰ型ＦＥＴ２０のＰ型不純物拡散層２２およびＰ型不純物拡散層２３と略同一の不純物濃度プロファイルを有している。
【００２２】
また、半導体基板９０中には、Ｐ型不純物拡散層４３と隣接してＰ型不純物注入領域４４が設けられている。このＰ型不純物注入領域４４は、キャパシタ４０の下部電極として機能する。また、Ｐ型不純物注入領域４４の導電型は、Ｐ型不純物拡散層４２，４３の導電型に等しい。本実施形態において、Ｐ型不純物注入領域４４は、Ｎ型ＦＥＴ１０のＰ型不純物注入領域１４と略同一の不純物濃度プロファイルを有している。これらのＰ型不純物拡散層４２，４３およびＰ型不純物注入領域４４は、半導体基板９０中のＮ型ウエル領域４１に形成されている。なお、Ｎ型ウエル領域４１は、上述のＮ型ウエル領域２１と一体に設けられていてもよい。
【００２３】
半導体基板９０のＰ型不純物注入領域４４上には、容量絶縁膜４５が設けられている。また、容量絶縁膜４５上には、上部電極４６が設けられている。容量絶縁膜４５は、ゲート絶縁膜１５，２５と同一の材料によって構成されている。また、容量絶縁膜３５の厚みは、ゲート絶縁膜１５，２５の厚みに略等しい。同様に、上部電極４６は、ゲート電極１６，２６と同一の材料によって構成されている。また、上部電極４６の厚みは、ゲート電極１６，２６の厚みに略等しい。さらに、上部電極４６の側面上には、サイドウォール４８が形成されている。
【００２４】
なお、キャパシタ３０においてＮ型不純物拡散層３２，３３はＮ型不純物注入領域３４の両側に設けられているが、一方の側のＮ型不純物拡散層３２，３３と他方の側のＮ型不純物拡散層３２，３３とは、図示しない配線等によって互いに電気的に接続されている。キャパシタ４０のＰ型不純物拡散層４２，４３についても同様である。
【００２５】
上述したＮ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、キャパシタ３０およびキャパシタ４０は、素子分離領域９２によって互いに隔てられている。素子分離領域９２は、例えばＳＴＩ（Shallow Trench Isolation）領域である。
【００２６】
これらのＮ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、キャパシタ３０およびキャパシタ４０は、例えば、フィルセル中に形成される。図２は、フィルセルの一例を示す平面図である。フィルセル５０においては、機能セル５２と容量フィルセル５４とが設けられている。容量フィルセル５４は、フィルセル５０のうち機能セル５２が配置されていない領域を埋めるようにして配置されている。ここで、Ｎ型ＦＥＴ１０およびＰ型ＦＥＴ２０を機能セル５２を構成するＦＥＴとして用いるとともに、キャパシタ３０およびキャパシタ４０を容量フィルセル５４を構成するフィルセル容量として用いることができる。
【００２７】
また、フィルセル５０においては、Ｎ型ウエル領域５６およびＰ型ウエル領域５７のそれぞれが、機能セル５２（および容量フィルセル５４）の配列方向（図中左右方向）に沿って延在している。すなわち、これらのＮ型ウエル領域５６およびＰ型ウエル領域５７は、図中の全ての機能セル５２および容量フィルセル５４間で共有されている。同様に、電源配線部５８およびグランド配線部５９も、上記配列方向に沿って延在し、図中の全ての機能セル５２および容量フィルセル５４間で共有されている。
【００２８】
キャパシタ３０は、例えば、電源とグランドとの間に設けられるデカップリング容量として用いられる。その場合、上部電極３６には電源電位が与えられ、Ｎ型不純物注入領域３４にはＮ型不純物拡散層３２，３３を通じて接地電位が与えられる。同様に、キャパシタ４０も、例えば、電源とグランドとの間に設けられるデカップリング容量として用いられる。その場合、上部電極４６には接地電位が与えられ、Ｐ型不純物注入領域４４にはＰ型不純物拡散層４２，４３を通じて電源電位が与えられる。或いは、キャパシタ３０，４０は、可変容量として用いられてもよい。その場合、上部電極３６，４６に与える電位を変化させることにより、容量値を所望に調整することができる。
【００２９】
次に、本発明による半導体集積回路の製造方法の一実施形態として、半導体集積回路１の製造方法の一例を説明する。本実施形態に係る製造方法は、半導体基板９０と、Ｎ型ＦＥＴ１０，２０と、キャパシタ３０，４０とを備える半導体集積回路１を製造する方法であって、下記工程（ａ）〜（ｈ）を含む。
（ａ）半導体基板９０中に、Ｎ型不純物拡散層１２，１３およびＰ型不純物拡散層２２，２３を形成する工程
（ｂ）半導体基板９０中に、Ｎ型不純物拡散層１３およびＰ型不純物拡散層２３のそれぞれと隣接するように、Ｐ型不純物注入領域１４およびＮ型不純物注入領域２４を形成する工程
（ｃ）半導体基板９０のＰ型不純物注入領域１４およびＮ型不純物注入領域２４上に、それぞれゲート絶縁膜１５およびゲート絶縁膜２５を形成する工程
（ｄ）ゲート絶縁膜１５およびゲート絶縁膜２５上に、それぞれゲート電極１６およびゲート電極２６を形成する工程
（ｅ）半導体基板９０中に、Ｎ型不純物拡散層３２，３３およびＰ型不純物拡散層４２，４３を形成する工程
（ｆ）半導体基板９０中に、Ｎ型不純物拡散層３３およびＰ型不純物拡散層４３のそれぞれと隣接するように、Ｎ型不純物注入領域３４およびＰ型不純物注入領域４４を形成する工程
（ｇ）半導体基板９０のＮ型不純物注入領域３４およびＰ型不純物注入領域４４上に、それぞれ容量絶縁膜３５および容量絶縁膜４５を形成する工程
（ｈ）容量絶縁膜３５および容量絶縁膜４５上に、それぞれ上部電極３６および上部電極４６を形成する工程
【００３０】
本実施形態において、Ｎ型不純物拡散層３２およびＮ型不純物拡散層３３は、それぞれＮ型不純物拡散層１２およびＮ型不純物拡散層１３と同時に形成される。同様に、Ｐ型不純物拡散層４２およびＰ型不純物拡散層４３は、それぞれＰ型不純物拡散層２２およびＰ型不純物拡散層２３と同時に形成される。また、Ｎ型不純物注入領域３４は、Ｎ型不純物注入領域２４と同時に形成される。同様に、Ｐ型不純物注入領域４４は、Ｐ型不純物注入領域１４と同時に形成される。さらに、ゲート絶縁膜１５、ゲート絶縁膜２５、容量絶縁膜３５、および容量絶縁膜４５は、同時に形成される。ゲート電極１６、ゲート電極２６、上部電極３６および上部電極４６は、同時に形成される。また、Ｐ型ウエル領域３１およびＮ型ウエル領域４１も、それぞれＰ型ウエル領域１１およびＮ型ウエル領域２１と同時に形成される。
【００３１】
すなわち、キャパシタ３０は、Ｎ型不純物注入領域３４を形成する工程をＰ型ＦＥＴ２０と共有し、それ以外の工程をＮ型ＦＥＴ１０と共有している。同様に、キャパシタ４０は、Ｐ型不純物注入領域４４を形成する工程をＮ型ＦＥＴ１０と共有し、それ以外の工程をＰ型ＦＥＴ２０と共有している。
【００３２】
続いて、本実施形態の効果を説明する。本実施形態においては、Ｎ型不純物拡散層３２，３３の導電型とＮ型不純物注入領域３４の導電型とが互いに等しい。これにより、これらの導電型が相異なる場合に比して、Ｎ型不純物注入領域３４からＮ型不純物拡散層３２，３３に至る経路の電気抵抗が小さくなる。このため、周波数応答性に優れたキャパシタ３０を得ることができる。同様に、Ｐ型不純物拡散層４２，４３の導電型とＰ型不純物注入領域４４の導電型とが互いに等しいため、周波数応答性に優れたキャパシタ４０を得ることができる。よって、周波数応答性に優れたキャパシタ３０，４０を備える半導体集積回路１およびその製造方法が実現されている。
【００３３】
さらに、キャパシタ３０においては、Ｎ型不純物注入領域３４が下部電極として用いられている。これにより、Ｐ型ＦＥＴ２０のＮ型不純物注入領域２４と同時に、Ｎ型不純物注入領域３４を形成することが可能となる。このため、製造工程の増大を抑えつつ、周波数応答性に優れたキャパシタ３０を得ることができる。実際、本実施形態において、Ｎ型不純物注入領域２４とＮ型不純物注入領域３４とは同時に形成されており、その結果、これらは略同一の不純物濃度プロファイルを有している。
【００３４】
同様に、キャパシタ４０においても、Ｐ型不純物注入領域４４が下部電極として用いられている。これにより、Ｎ型ＦＥＴ１０のＰ型不純物注入領域１４と同時に、Ｐ型不純物注入領域４４を形成することが可能となる。このため、製造工程の増大を抑えつつ、周波数応答性に優れたキャパシタ４０を得ることができる。実際、本実施形態において、Ｐ型不純物注入領域１４とＰ型不純物注入領域４４とは同時に形成されており、その結果、これらは略同一の不純物濃度プロファイルを有している。
【００３５】
容量絶縁膜３５，４５は、ゲート絶縁膜１５，２５と同時に形成されている。その結果、容量絶縁膜３５，４５は、ゲート絶縁膜１５，２５と同一の材料によって構成されるとともに、ゲート絶縁膜１５，２５と略等しい厚みを有している。これにより、キャパシタ３０，４０の製造工程の増大を抑えることができる。
【００３６】
上部電極３６，４６は、ゲート電極１６，２６と同時に形成されている。その結果、上部電極３６，４６は、ゲート電極１６，２６と同一の材料によって構成されるとともに、ゲート電極１６，２６と略等しい厚みを有している。これにより、キャパシタ３０，４０の製造工程の増大を抑えることができる。
【００３７】
キャパシタ３０，４０がデカップリング容量として用いられた場合、ＥＭＩ（Electro Magnetic Interference）ノイズを効果的に低減することができる。近年、ＥＭＣ（Electro Magnetic Compatibility）問題は、システム・装置やボード・プリント基板のレベルで顕在化してきている。したがって、ＬＳＩ等の半導体集積回路におけるＥＭＩノイズ対策は、重要性を増してきている。さらに、デカップリング容量は、ＥＭＩノイズだけでなく、チップ内部の電源ノイズ（IR-drop）に対する対策にも、有効である。
【００３８】
特にキャパシタ３０，４０がフィルセル容量として用いられた場合には、半導体基板９０上のスペースを効率良く利用できるので、チップ面積の増大を招くことなしに、効果的なＥＭＩノイズ対策を講じることが可能である。
【００３９】
（第２実施形態）
図３は、本発明による半導体集積回路の第２実施形態を示す断面図である。半導体集積回路２は、半導体基板９０、Ｎ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、およびキャパシタ６０，７０を備えている。これらのうち半導体基板９０、Ｎ型ＦＥＴ１０およびＰ型ＦＥＴ２０の構成は、図１で説明したとおりである。
【００４０】
キャパシタ６０は、Ｎ型不純物拡散層６２，６３、Ｎ型不純物注入領域６４、容量絶縁膜６５、および上部電極６６を含んでいる。Ｎ型不純物拡散層６２，６３は、半導体基板９０中に設けられている。これらのＮ型不純物拡散層６２，６３は、Ｎ型不純物注入領域６４に流入する（あるいはＮ型不純物注入領域６４から流出する）電荷の経路を構成する。本実施形態において、Ｎ型不純物拡散層６２およびＮ型不純物拡散層６３は、それぞれＮ型ＦＥＴ１０のＮ型不純物拡散層１２およびＮ型不純物拡散層１３と略同一の不純物濃度プロファイルを有している。
【００４１】
また、半導体基板９０中には、Ｎ型不純物拡散層６３と隣接してＮ型不純物注入領域６４が設けられている。このＮ型不純物注入領域６４は、キャパシタ６０の下部電極として機能する。また、Ｎ型不純物注入領域６４の導電型は、Ｎ型不純物拡散層６２，６３の導電型に等しい。本実施形態において、Ｎ型不純物注入領域６４は、Ｐ型ＦＥＴ２０のＮ型不純物注入領域２４と略同一の不純物濃度プロファイルを有している。これらのＮ型不純物拡散層６２，６３およびＮ型不純物注入領域６４は、半導体基板９０中のＮ型ウエル領域６１に形成されている。なお、Ｎ型ウエル領域６１は、Ｎ型ウエル領域２１と一体に設けられていてもよい。
【００４２】
半導体基板９０のＮ型不純物注入領域６４上には、容量絶縁膜６５が設けられている。また、容量絶縁膜６５上には、上部電極６６が設けられている。容量絶縁膜６５は、ゲート絶縁膜１５，２５と同一の材料によって構成されている。また、容量絶縁膜６５の厚みは、ゲート絶縁膜１５，２５の厚みに略等しい。同様に、上部電極６６は、ゲート電極１６，２６と同一の材料によって構成されている。また、上部電極６６の厚みは、ゲート電極１６，２６の厚みに略等しい。さらに、上部電極６６の側面上には、サイドウォール６８が形成されている。
【００４３】
キャパシタ７０は、Ｐ型不純物拡散層７２，７３、Ｐ型不純物注入領域７４、容量絶縁膜７５、および上部電極７６を含んでいる。Ｐ型不純物拡散層７２，７３は、半導体基板９０中に設けられている。これらのＰ型不純物拡散層７２，７３は、Ｐ型不純物注入領域７４に流入する（あるいはＰ型不純物注入領域７４から流出する）電荷の経路を構成する。本実施形態において、Ｐ型不純物拡散層７２およびＰ型不純物拡散層７３は、それぞれＰ型ＦＥＴ２０のＰ型不純物拡散層２２およびＰ型不純物拡散層２３と略同一の不純物濃度プロファイルを有している。
【００４４】
また、半導体基板９０中には、Ｐ型不純物拡散層７３と隣接してＰ型不純物注入領域７４が設けられている。このＰ型不純物注入領域７４は、キャパシタ７０の下部電極として機能する。また、Ｐ型不純物注入領域７４の導電型は、Ｐ型不純物拡散層７２，７３の導電型に等しい。本実施形態において、Ｐ型不純物注入領域７４は、Ｎ型ＦＥＴ１０のＰ型不純物注入領域１４と略同一の不純物濃度プロファイルを有している。これらのＰ型不純物拡散層７２，７３およびＰ型不純物注入領域７４は、半導体基板９０中のＰ型ウエル領域７１に形成されている。なお、Ｐ型ウエル領域７１は、Ｐ型ウエル領域１１と一体に設けられていてもよい。
【００４５】
半導体基板９０のＰ型不純物注入領域７４上には、容量絶縁膜７５が設けられている。また、容量絶縁膜７５上には、上部電極７６が設けられている。容量絶縁膜７５は、ゲート絶縁膜１５，２５と同一の材料によって構成されている。また、容量絶縁膜７５の厚みは、ゲート絶縁膜１５，２５の厚みに略等しい。同様に、上部電極７６は、ゲート電極１６，２６と同一の材料によって構成されている。また、上部電極７６の厚みは、ゲート電極１６，２６の厚みに略等しい。さらに、上部電極７６の側面上には、サイドウォール７８が形成されている。
【００４６】
なお、キャパシタ６０においてＮ型不純物拡散層６２，６３はＮ型不純物注入領域６４の両側に設けられているが、一方の側のＮ型不純物拡散層６２，６３と他方の側のＮ型不純物拡散層６２，６３とは、図示しない配線等によって互いに電気的に接続されている。キャパシタ７０のＰ型不純物拡散層７２，７３についても同様である。上述したＮ型ＦＥＴ１０、Ｐ型ＦＥＴ２０、キャパシタ６０およびキャパシタ７０は、素子分離領域９２によって互いに隔てられている。
【００４７】
かかる構成の半導体集積回路２は、図１の半導体集積回路１と同様にして製造することができる。すなわち、キャパシタ６０は、Ｎ型不純物拡散層６２，６３を形成する工程をＮ型ＦＥＴ１０と共有し、それ以外の工程をＰ型ＦＥＴ２０と共有することができる。同様に、キャパシタ７０は、Ｐ型不純物拡散層７２，７３を形成する工程をＰ型ＦＥＴ２０と共有し、それ以外の工程をＮ型ＦＥＴ１０と共有することができる。
【００４８】
続いて、本実施形態の効果を説明する。本実施形態においては、Ｎ型不純物拡散層６２，６３の導電型とＮ型不純物注入領域６４の導電型とが互いに等しい。これにより、これらの導電型が相異なる場合に比して、Ｎ型不純物注入領域６４からＮ型不純物拡散層６２，６３に至る経路の電気抵抗が小さくなる。このため、周波数応答性に優れたキャパシタ６０を得ることができる。同様に、Ｐ型不純物拡散層７２，７３の導電型とＰ型不純物注入領域７４の導電型とが互いに等しいため、周波数応答性に優れたキャパシタ７０を得ることができる。よって、周波数応答性に優れたキャパシタ６０，７０を備える半導体集積回路２およびその製造方法が実現されている。
【００４９】
さらに、キャパシタ６０においては、Ｎ型ＦＥＴ１０のＮ型不純物拡散層１２，１３と同時にＮ型不純物拡散層６２，６３を形成することが可能である。このため、製造工程の増大を抑えつつ、周波数応答性に優れたキャパシタ６０を得ることができる。実際、本実施形態においては、Ｎ型不純物拡散層１２とＮ型不純物拡散層６２とが同時に形成されており、その結果、これらは略同一の不純物濃度プロファイルを有している。また、Ｎ型不純物拡散層１３とＮ型不純物拡散層６３とが同時に形成されており、その結果、これらも略同一の不純物濃度プロファイルを有している。
【００５０】
同様に、キャパシタ７０においても、Ｐ型ＦＥＴ２０のＰ型不純物拡散層２２，２３と同時にＰ型不純物拡散層７２，７３を形成することが可能である。このため、製造工程の増大を抑えつつ、周波数応答性に優れたキャパシタ７０を得ることができる。実際、本実施形態においては、Ｐ型不純物拡散層２２とＰ型不純物拡散層７２とが同時に形成されており、その結果、これらは略同一の不純物濃度プロファイルを有している。また、Ｐ型不純物拡散層２３とＰ型不純物拡散層７３とが同時に形成されており、その結果、これらも略同一の不純物濃度プロファイルを有している。
【００５１】
また、本実施形態においては、Ｎ型ウエル領域６１の導電型が、Ｎ型不純物拡散層６２，６３およびＮ型不純物注入領域６４の導電型に等しい。これにより、Ｎ型不純物注入領域６４からＮ型不純物拡散層６２，６３に至る経路の電気抵抗が一層小さくなる。同様に、Ｐ型ウエル領域７１の導電型が、Ｐ型不純物拡散層７２，７３およびＰ型不純物注入領域７４の導電型に等しい。これにより、Ｐ型不純物注入領域７４からＰ型不純物拡散層７２，７３に至る経路の電気抵抗が一層小さくなる。
【００５２】
本発明による半導体集積回路およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態では、２種類のキャパシタが設けられた例を示したが、１種類のみのキャパシタが設けられていてもよい。すなわち、図１の半導体集積回路１においては、キャパシタ３０およびキャパシタ４０のうち、いずれか一方のみが設けられていてもよい。また、図３の半導体集積回路２においては、キャパシタ６０およびキャパシタ７０のうち、いずれか一方のみが設けられていてもよい。
【００５３】
また、上記実施形態では、キャパシタ３０において、Ｎ型不純物拡散層３３の導電型がＮ型不純物拡散層３２の導電型に等しい場合の例を示したが、Ｎ型不純物拡散層３２の導電型とＮ型不純物注入領域３４の導電型とが等しい限り、Ｎ型不純物拡散層３３の導電型はＮ型不純物拡散層３２（およびＮ型不純物注入領域３４）の導電型と反対であってもよい。キャパシタ４０，６０，７０についても同様である。
【００５４】
また、上記実施形態では、キャパシタ３０において、Ｎ型不純物注入領域３４の両側にＮ型不純物拡散層３２，３３が設けられた例を示したが、図４に示すように、Ｎ型不純物注入領域３４の片側にのみＮ型不純物拡散層３２，３３が設けられていてもよい。キャパシタ４０，６０，７０についても同様である。
【図面の簡単な説明】
【００５５】
【図１】本発明による半導体集積回路の第１実施形態を示す断面図である。
【図２】フィルセルの一例を示す平面図である。
【図３】本発明による半導体集積回路の第２実施形態を示す断面図である。
【図４】実施形態の変形例に係るキャパシタを示す断面図である。
【図５】ＦＥＴを用いたデカップリング容量を示す回路図である。
【符号の説明】
【００５６】
１    半導体集積回路
２    半導体集積回路
１０    Ｎ型ＦＥＴ
１１    Ｐ型ウエル領域
１２，１３    Ｎ型不純物拡散層
１４    Ｐ型不純物注入領域
１５    ゲート絶縁膜
１６    ゲート電極
１８    サイドウォール
２０    Ｐ型ＦＥＴ
２１    Ｎ型ウエル領域
２２，２３    Ｐ型不純物拡散層
２４    Ｎ型不純物注入領域
２５    ゲート絶縁膜
２６    ゲート電極
２８    サイドウォール
３０    キャパシタ
３１    Ｐ型ウエル領域
３２，３３    Ｎ型不純物拡散層
３４    Ｎ型不純物注入領域
３５    容量絶縁膜
３６    上部電極
３８    サイドウォール
４０    キャパシタ
４１    Ｎ型ウエル領域
４２，４３    Ｐ型不純物拡散層
４４    Ｐ型不純物注入領域
４５    容量絶縁膜
４６    上部電極
４８    サイドウォール
５０    フィルセル
５２    機能セル
５４    容量フィルセル
５６    Ｎ型ウエル領域
５７    Ｐ型ウエル領域
５８    電源配線部
５９    グランド配線部
６０    キャパシタ
６１    Ｎ型ウエル領域
６２，６３    Ｎ型不純物拡散層
６４    Ｎ型不純物注入領域
６５    容量絶縁膜
６６    上部電極
６８    サイドウォール
７０    キャパシタ
７１    Ｐ型ウエル領域
７２，７３    Ｐ型不純物拡散層
７４    Ｐ型不純物注入領域
７５    容量絶縁膜
７６    上部電極
７８    サイドウォール
９０    半導体基板
９２    素子分離領域
【図１】
2007157892.tif 000003
【図２】
2007157892.tif 000004
【図３】
2007157892.tif 000005
【図４】
2007157892.tif 000006
【図５】
2007157892.tif 000007