(57)【要約】【課題】ターンオンのドレイン電圧降下時間の最小限界を打破し、特にユニポーラのスイッチ素子のスイッチング損失を低減することのできる素子を提供する。  【解決手段】電力用半導体素子において、次式の(Lg Lpitch)の値を小さくすることにより、時定数(τ)を小さくし、ユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子。  τoss={(Lg Lpitch)/Qch}×{ε Ec /μch}/√(Vcc Vbr)    [s]  ・・・・（式１）（但し、Lgはゲート長、Lpitchは単位セルのピッチ幅、μchはチャネルの電子移動度、Qchは界面に誘起される電子の電荷密度、εは誘電率、Ecは電界強度,Vccは主回路のDC電源電圧、Vbrは素子の耐圧である。{ε Ec /μch}は材料で決まる要素であり、他は構造設計と回路設計の定数である。）【選択図】  図１
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【特許請求の範囲】
【請求項１】
電力用半導体素子において、次式の(Lg Lpitch)の値を小さくすることにより、時定数(τ)を小さくし、ユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子。
τoss={(Lg Lpitch)/Qch}×{ε Ec /μch}/√(Vcc Vbr)    [s]  ・・・・（式１）
（但し、Lgはゲート長、Lpitchは単位セルのピッチ幅、μchはチャネルの電子移動度、Qchは界面に誘起される電子の電荷密度、εは誘電率、Ecは電界強度,
Vccは主回路のDC電源電圧、Vbrは素子の耐圧である。{ε Ec /μch}は材料で決まる要素であり、他は構造設計と回路設計の定数である。）
【請求項２】
(Lg Lpitch)の値を小さくする際、ソース領域幅を短くするか、ｐベースコンタクト幅を短くするか、又はゲート構造をトレンチ構造にするか、いずれか１以上を用いて行うことを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
電力用半導体素子において、次式のQoss の値を小さくすることにより、tonを小さくし、ユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子。
ton=Qoss/Ich            [s]  ・・・・（式２）
（但し、Qossは単位面積当りの電荷量、Ichはチャネル電流である）
【請求項４】
ドリフト層の不純物濃度を低下させてQoss の値を小さくすることを特徴とする請求項３記載の電力用半導体素子。
【請求項５】
ドリフト層の不純物濃度を低下させる際、JFET領域の不純物濃度を低下させずにRjfetの増加を抑制することを特徴とする請求項４記載の電力用半導体素子。
【請求項６】
ドリフト層の不純物濃度を低下させる際、チップ面積を大きくしてオン抵抗の増加を抑制することを特徴とする請求項４記載の電力用半導体素子。
【請求項７】
請求項１〜２と請求項３〜６を併用してユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換器に使用される電力用半導体素子に関し、特にユニポーラのスイッチ素子のスイッチング損失を低減することのできる素子を提供するものである。
【背景技術】
【０００２】
電力変換器の半導体素子は高速化および低損失化が進んでいる。近年、ワイドバンドギャップ半導体である炭化珪素（SiC）の数１００Vから１０００Vを超えるショットキーバリアダイオードの製品化に伴い、スイッチ素子とダイオード素子の両方がユニポーラ素子で構成される主回路の研究が行われている。
ユニポーラ素子はバイポーラ素子より高速動作が可能であることとスイッチング損失が小さいので、高周波数化と高速スイッチング動作による更なるスイッチング損失の低減の試みが研究されている。
【０００３】
まず、代表的な電力用半導体スイッチ素子である縦型MOSFETを例に、従来のオン抵抗の設計法について述べる。図１にMOSFETの断面構造図と、オン抵抗の成分を示す。この例はN型MOSFETなので電流の輸送は電子によってなされる。
オン状態において、電子はソース電極からドレイン電極に向かって流れる。その経路は、ソース電極、ソース層、MOSチャネル、JFET領域、ドリフト領域、基板、ドレイン電極、の順である。オン抵抗の成分は、ソース電極のコンタクト抵抗（Rs,contact）、ソース層の抵抗（Rs）、MOSチャネル抵抗（Rch）、JFET領域の抵抗（Rjfet）、ドリフト層の抵抗（Rdrift）、基板抵抗（Rsub）、ドレイン電極のコンタクト抵抗（Rd,contact）であり、これらの和がオン抵抗になる。Lgはチャンル長、Lpitchは単位セルのピッチ幅、LjfetはJFET領域の幅である。
【０００４】
Si素子の場合は、ソース電極のコンタクト抵抗とドレイン電極のコンタクト抵抗は、その他の抵抗成分より小さく無視できる値である。ドリフト抵抗は主に耐圧と材料特性によって決まる。JFET領域の抵抗は最小になるようにJFET領域の構造を工夫して決まるものである。
基板抵抗は小さくなるように高濃度の基板を用いられる。MOSチャネル抵抗は、チャネル長（Lg）と構造単位であるセルのピッチ幅（Lpitch）を調整して他の抵抗の和より小さくなるように決められる。
【０００５】
Si-MOSFETの場合、数100V以上の高耐圧品においては、ドリフト抵抗が最も大きいので、Rchはそれほど小さい値である必要はない。したがって、比較的、チャネル長とピッチ幅が大きく、主にプレナー型のMOS構造が用いられる。
一方、低耐圧品においては、Rdrift抵抗が小さいので、これに伴ってRchを小さくする必要があり、よってチャネル長とピッチ幅を小さくする必要がある。したがって、プレナー型よりも、セル密度を大きくできるトレンチ型のMOS構造がよく用いられている。要するに、従来はRchの設計は、他の抵抗成分との兼ね合いで設計されている。
【０００６】
次に、MOSFETと等価回路について説明する。図２に代表的な例として縦型のMOSFETの断面図を示し、図３にその簡略された等価回路を示す。
図２の等価回路には、ドレインとソースの間のCds、ドレインとゲートの間のCgd、ゲートとソースの間のCgsの３つのキャパシタンスがある。
図２の中にCgdとCdsとMOSFET構造との対応を示す。オフ状態のMOSFETにドレイン電圧が印加されると、ドリフト層に空乏層が延長される。この空乏層に空間電荷が蓄積されるため、キャパシタンス特性を有し、このキャパシタンスは素子構造に内蔵されている。
【０００７】
pベース層はソース電極に接続され、pnジャンクションと反対側のドリフト層は電気的にドレイン電極に接続されているので、この内蔵キャパシタンスは等価回路のCdsに対応する。また、ドレイン電圧はゲート電極―ゲート酸化膜―ドレイン層の間にも内蔵キャパシタンスが存在し、これがCgdに対応する。
CdsとCgdの一方の端子は共通のドレイン電極になっており、この２つの内蔵キャパシタンスの蓄積電荷の和はドリフト層内に形成された空乏層内の空間電荷と一致し、この２つの内蔵キャパシタンスの和はCoss（アウトプットキャパシタンス）と呼ばれている。
【０００８】
CgdとCdsはドレイン印加電圧によって変化し、ドレイン電圧が高いほど小さくなる。図３に示すように、RchとRjfetは、CdsとCgdの接点Aと、MOSスイッチの間に存在する。基板抵抗と空乏化されていないドリフト領域の抵抗（Rdrift,undep）は、接点Aとドレイン電極の間に存在する。
ドレイン電極のコンタクト抵抗とソース電極のコンタクト抵抗は他の抵抗成分より十分小さいとの仮定を設け、図３の等価回路では省略している。
【０００９】
次に、ターンオン時のドレイン電圧（Vd）がオフ時の高電圧（Vcc）からオン時の低電圧（Von）に変化するスイッチング時間（ton）について述べる。従来、tonはミラー期間と呼ばれるもので、ドレイン電圧が変化するときにCgdの変位電流としてゲート電極に流れる電流によって決まる。
以下にその関係式式３を示す。式３において、Igはゲート電流であり、ゲートドライブ回路の能力とゲート電極に接続されるゲート抵抗などで決まる。
この式３を積分し、VdがVccからVonに変化するまでの時間がtonとなり、次の式４で表される。CgdはVdの関数である。従来の低速のスイッチング動作においては、この式４によって求めることが出来る。
【００１０】
【数１】
2007027420.tif 000003
【００１１】
【数２】
2007027420.tif 000004
【００１２】
次に高速スイッチング時のターンオン時間を図３の等価回路を使って説明する。図３の実線矢印はターンオフ時のドレイン電流経路を示す。
MOSスイッチがオフすると、ドレイン電圧が上昇し、同時にCdsとCgdに電荷が蓄積される。この蓄積のための変位電流がドレイン電流であり、ドレイン電圧が最終の値まで上昇したときに、CdsとCgdにある電荷量（Qoss）が蓄積され、これに相当するエネルギー（Eoss）が蓄積される。次にターンオン時に流れる電流を破線矢印で示す。
【００１３】
MOSスイッチがオンすると、ドレイン電圧はVccからVonまで降下し、同時にCdsとCgdに蓄積されていた電荷がMOSスイッチを通して放電される。
このときの放電エネルギーは前述のEossと同じ量であり、RchとRjfetの抵抗によって消費され損失となる。ここで、ターンオン時にQossの電荷を放電する時間を示す関係式は、次式（式５、式６）となる。
τoss=（Rch+Rjfet）×Coss    [s]      ・・・・（式５）
で表される時定数に関連するターンオン時間を有する。また、ターンオン時間（ton）は、
ton2=Qoss/Ich          [s]  ・・・・（式６）
となる。本式６は重要な式であり、本発明において、高速スイッチングにおけるtonに対し支配的になる式となるものであり、詳細は後述する。
【００１４】
ここで、式４と式６の関係を述べる。式４で表すVdの降下時間は、ゲート入力の電流能力に依存するものであり、ゲート端子からCgdへの電荷の注入時間を表している。また、ゲートの駆動電流に反比例してtonは減少し、ゲート電流を無限大にするとtonは0[s]に近づくことを表している。
一方、式６は、Cossに蓄積された電荷をRch+Rjfetの抵抗を通して放電する時間なので有限のtonとなる。またゲート駆動能力には独立である。
【００１５】
図４にton1とton2のゲート駆動能力との関係のイメージ図を示す。破線はton１を示し、ゲート駆動能力に反比例して減少する。
一点破線はton2を示し、ゲート駆動能力には独立であり、それぞれのゲート駆動能力の点において、ton1とton2のうち大きい値の方が、ターンオン時間（ton）になり、以下の関係が言える。
If ton1>ton2 → ton=ton1
If ton1<ton2 → ton=ton2
ゲート駆動能力が高いとは、スイッチングが高速であることなので、このことから、低速スイッチングでは従来の式４が支配的であり、高速スイッチングでは、式６が支配的になる。
【００１６】
次に、式６に関係するパラメータと具体値について述べる。1cm2当たりのCossに蓄積される最大の電荷量のQoss,max,sは以下の式で与えられる。
Qoss,max,s = ε Ec    [C/cm2]  ・・・・（式７）
εは誘電率であり、Ecは電界強度であり、共に材料特性で決まる。
この式は、ドリフト層の不純物濃度等の設計を材料の電界強度の限界値で設計した場合の式であり、理想的な1次元構造の半導体の耐圧の電圧をドレインに印加したときの蓄積電荷量である。
【００１７】
実際には、主回路の電源Vccは耐圧より小さく設定するので、そのときの単位面積当りの蓄積電荷量Qoss,sは、次の式になる。
Qoss,s = ε Ec √(Vcc/Vbr)            [C/cm2] ・・・・（式８）
Vbrは耐圧値である。また、単位面積のキャパシタンスCoss,sは、次の式になる。
Coss,s = Qoss,s/Vcc            [C/cm2] ・・・・（式９）
また、単位面積のチャネル抵抗Rch,sは次の式で表される。
Rch,s = (Lg Lpitch)/(μch Qch)          [Ωcm2]    ・・・・（式１０）
Lgはゲート長、Lpitchは単位セルのピッチ幅、μchはMOSチャネルの電子移動度、QchはMOS界面に誘起される電子の電荷密度、である。μchのみが材料で決まる定数であり、他は構造設計の定数である。
【００１８】
式５に、式１０と式８と式９を代入すると、
τoss={(Lg Lpitch)/Qch}×{ε Ec /μch}/√(Vcc Vbr)    [s]  ・・・・（式１）
となり、{ε Ec μch}が材料で決まる要素になる。
なお、式１において、Rjfetの影響は考えない（無視する）。本式１は、本発明を構成する上で、基礎となるものである。詳細は後述する。
【００１９】
式１を基に、例として炭化珪素材料と珪素材料の比較をしてみる。炭化珪素の｛ε Ec｝は珪素の約10倍大きく、また、炭化珪素のμchは珪素の約5倍小さいので、式１から同じ構造の設計を施したときに、炭化珪素のτossは珪素の約５０倍になることが判る。また、式１は、チップ面積に独立であり、かつ、耐圧にも独立である。
【００２０】
実際のtonについて、2次元TCADデバイスシミュレーションを使って数値計算による検討をしてみた。
評価回路は、インダクティブ負荷、還流ダイオードを炭化珪素のSBDを使用し、炭化珪素（SiC）のMOSFETをスイッチング素子として、チョッパー回路を使った。回路条件は、Vcc=500[V]、負荷電流IL=10Aを設定した。SiC-MOSFETの耐圧は、660Vである。MOSチャネル移動度をパラメータとしてtonを求めた結果を図５に示す。
【００２１】
移動度が50cm2/Vsのときtonは約6ns、100cm2/Vsのとき約4nsである。式５に従ってゲートドライブ能力を向上していったときに、これ以上スイッチング時間が短くならない限界値がこのシミュレーション結果が示すtonである。
近年の、実際の高速スイッチ動作時のスイッチング時間に対し、無視できないtonの値といえる。
【００２２】
以上をまとめると、従来のRchの設計は、オン抵抗の成分の中での配分関係を基に行われてきた。しかし、この方法では、ターンオンのドレイン電圧降下時間に最小限界がある。したがって、ゲートドライブ能力を向上させてもスイッチング損失が低減できない限界があることが問題となる。
特に、炭化珪素半導体のように、チャネル移動度が低く、電界強度が大きい材料で問題となる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、上記の問題点を解決することを目的とし、ターンオンのドレイン電圧降下時間の最小限界を打破し、特にユニポーラのスイッチ素子のスイッチング損失を低減することのできる素子を提供する。
【課題を解決するための手段】
【００２４】
上記の課題に鑑み、
その１）として、電力用半導体素子において、式１の(Lg Lpitch)の値を小さくすることにより、時定数(τ)を小さくし、ユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子を提供する。
τoss={(Lg Lpitch)/Qch}×{ε Ec /μch}/√(Vcc Vbr)    [s]（式１）、但し、Lgはゲート長、Lpitchは単位セルのピッチ幅、μchはチャネルの電子移動度、Qchは界面に誘起される電子の電荷密度、εは誘電率、Ecは電界強度である。{ε Ec μch}は材料で決まる要素であり、他は構造設計の定数である。
その２）上記その１）において、(Lg Lpitch)の値を小さくする際に、ソース領域幅を短くするか、ｐベースコンタクト幅を短くするか、Ljfetを短くするか、又はゲート構造をトレンチ構造にするか、いずれか１以上を用いて行うことを特徴とする電力用半導体素子を提供する。
【００２５】
その３）電力用半導体素子において、次式のQoss の値を小さくすることにより、tonを小さくし、ユニポーラのスイッチ素子のスイッチング損失を低減させる電力用半導体素子を提供する。
ton=Qoss/Ich  [s]（式２）但し、Qossは蓄積電荷量、Ichはチャネル電流である。
その４）上記その３）において、ドリフト層の不純物濃度を低下させてQoss の値を小さくすることを特徴とする電力用半導体素子を提供する。
その５）上記その４）において、さらにドリフト層の不純物濃度を低下させる際に、JFET領域の不純物濃度を低下させずにRjfetの増加を抑制すること特徴とする電力用半導体素子を提供する。
その６）上記その４）において、ドリフト層の不純物濃度を低下させる際に、チップ面積を大きくしてオン抵抗の増加を抑制することを特徴とする電力用半導体素子を提供する。
【００２６】
その７）上記その１）〜２）と上記その３）〜その６）を組み合わせてユニポーラのスイッチ素子のスイッチング損失を低減させることを特徴とする電力用半導体素子を提供する。
【発明の効果】
【００２７】
チャネル移動度が低く、電界強度が大きい材料で問題となるターンオンのドレイン電圧降下時間の最小限界を打破する、すなわちこのような材料においても、ターンオンスイッチング時間の限界を下げることができ、これによりスイッチング損失を低減することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の特徴を、具体的に説明する。なお、以下の説明は、本願発明の理解を容易にするためのものであり、これに制限されるものではない。すなわち、本願発明の技術思想に基づく変形、実施態様、他の例は、本願発明に含まれるものである。
【００２９】
本発明は、上記の通り、新しいRchの設計を提案するものである。従来のRch設計において、上記式２で示すtonの限界（ton2）を突破するためには、式１で与えられるように、(Lg Lpitch)の値を小さくするのが有効である。本発明の１つとして提供するものである。この方法では、Lpitchが短くなるために、単位面積のRjfetも同時に減少させることが可能である。Lgについては、ショートチャネル効果が顕在化し始めるLgまで微細化が可能である。
Lpitchについては、ソース領域幅を短くする手段及びpベースコンタクト幅を短くする手段がある。このとき、ソース層の抵抗、ソース電極のコンタクト抵抗、pベースコンタクト抵抗が増加し、これに伴うオン抵抗の増加を考慮した上で、微細化を行うことが必要である。
上記の２つの手段でも十分でない場合は、ゲート構造をトレンチにし、Lptichを小さくし、またトレンチ構造によるRjfetを削除することも可能である。本発明は、これらを全て包含する。
【００３０】
次に、ドリフト層の不純物濃度を下げる手段について述べる。式２に示す単位面積あたりの電荷量Qoss,sを低下させ、tonを減少させるのが効果的である。具体的にQoss,sを低下させるためには、ドリフト層の不純物濃度を減少させることが良い。この場合、同時にドリフト層の長さを長くすることも適用できる。
Qoss,sはドリフト層の不純物濃度の平方根に比例する関係があるので、これに従ってドリフト層の不純物濃度を決める。この場合、同じチップ面積では逆にオン抵抗を増加させるので、チップ面積を大きくするなどの要素を考慮した上でQoss,sの低下を行う。
【００３１】
JFET領域の不純物濃度をドリフト層のそれと同じに設定すると、不純物濃度を低下させると、逆にRjfetが増加する問題が発生するので、ドリフト層の不純物濃度を低下させるときは、JFET領域の不純物濃度を高い値のまま、低下させないことにより、Rjfetの増加を避けることができる。
上記LgとLpitchの短小化が、微細化の限界などによって困難な状況のときに、これらの手段が有効になる。
【００３２】
前記説明は、例として縦型のMOSFETについて述べたが、本発明はQossを放電する時間を減少させる観点からの新たな(Rch+Rjfet)の設計方法を提案するものであるので、MESFET（metal semiconductor field effect transistor）、JFET(junction field effect transistor), SIT(static induction transistor)などのユニポーラ素子にも適用できる。
また、炭化珪素、珪素、窒化ガリウム、ダイアモンドなどの全ての半導体材料に対しても適用できるものである。
【産業上の利用可能性】
【００３３】
本発明は、チャネル移動度が低く、電界強度が大きい材料で問題となるターンオンのドレイン電圧降下時間の最小限界を打破することができる、すなわちこのような材料においても、ターンオンスイッチング時間の限界を下げることができるという優れた効果を有するので、スイッチング損失を低減することのできる、特に電力変換器の主回路に使用するユニポーラのスイッチ素子に有用である。
【図面の簡単な説明】
【００３４】
【図１】縦型MOSFET断面図とオン抵抗成分の説明図である。
【図２】縦型MOSFET断面図と内蔵キャパシタンスの説明図である。
【図３】等価回路と電流方向の説明図である。
【図４】ターンオン時のドレイン電圧降下時間とゲートドライブ能力の関係を示す説明図である。
【図５】TCADシミュレーション結果を示す図である。
【符号の説明】
【００３５】
１：ソース
２：ゲート
３：ドレイン
４：ドリフト長
５：ゲート電極
６：ゲート酸化膜
７：ソース電極
８：ソース層
９：Ｐベース層
１０：ターンオン時の電子の流れ
１１：空乏層領域
１２：非空乏層領域
１３：ドレイン電極
１４：ＭＯＳスイッチ
Ａ：接点
【図１】
2007027420.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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