(57)【要約】【課題】  良好な波形を有する信号を生成可能な遅延回路を提供する。【解決手段】  第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２は、ゲートが第１入力端子１２、第２入力端子１４に接続される。第１ＮＭＯＳトランジスタＮ１は、ゲートが第１入力端子１２に、ドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続される。第２ＮＭＯＳトランジスタＮ２は、ゲートが第２入力端子１４に、ドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第３ＮＭＯＳトランジスタＮ３は、ゲートおよびドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続され、第４ＮＭＯＳトランジスタＮ４は、ゲートおよびドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第１電流源２０を、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに接続し、第２、第３電流源２２、２４を、第１、第４ＮＭＯＳトランジスタＮ１、Ｎ４のソースに接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲートが第１入力電圧の入力される第１入力端子に接続された第１ＰＭＯＳトランジスタと、
ゲートが前記第１入力端子に、ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタと、
ゲートが第２入力電圧の入力される第２入力端子に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記第２入力端子に、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、
ゲートおよびドレインが前記第１ＰＭＯＳトランジスタのドレインに接続された第３ＮＭＯＳトランジスタと、
ゲートおよびドレインが前記第２ＰＭＯＳトランジスタのドレインに接続された第４ＮＭＯＳトランジスタと、
前記第１、第２ＰＭＯＳトランジスタのソースに接続され、所定の第１電流を生成する第１電流源と、
前記第１、第４ＮＭＯＳトランジスタのソースに接続され、所定の第２電流を生成する第２電流源と、
前記第２、第３ＮＭＯＳトランジスタのソースに接続され、所定の第３電流を生成する第３電流源と、
を備え、前記第１、第２ＰＭＯＳトランジスタのドレインを第１、第２出力端子として、第１、第２出力電圧を出力することを特徴とする遅延回路。
【請求項２】
前記第２、第３電流源により生成される前記第２、第３電流の電流値を略同一に設定したことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第２、第３電流源はそれぞれ、
所定の定電流の経路上に設けられたトランジスタとカレントミラー接続される第５、第６ＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記第１電流源は、前記所定の定電流の経路上に設けられたトランジスタとカレントミラー接続される第３ＰＭＯＳトランジスタを含むことを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記第１電流源により生成される第１電流の電流値を、前記第２、第３電流源により生成される前記第２、第３電流の電流値と略同一に設定したことを特徴とする請求項２記載の遅延回路。
【請求項６】
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを相互に置換し、ドレインおよびソースを逆に接続したことを特徴とする請求項１から５のいずれかに記載の遅延回路。
【請求項７】
請求項１から６のいずれかに記載の遅延回路を複数段直列に接続して構成したリングオシレータを備えることを特徴とする電圧制御発振器。
【請求項８】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項７に記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器に使用されるリングオシレータの遅延回路に関する。
【背景技術】
【０００２】
さまざまな電子機器において、クロック信号や、通信用の高周波信号の生成のために、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が用いられている。このＰＬＬは、入力された基準クロック信号を逓倍して出力するものであって、位相比較器、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：以下、ＶＣＯという）、分周器およびループフィルタを含んで構成されるのが一般的である。
【０００３】
ＶＣＯは、複数の遅延回路（遅延素子）が直列接続されたリングオシレータを備えており、このリングオシレータのバイアス電流を調節することにより、発振周波数が調節される。近年、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）とよばれる差動信号が、携帯電話端末などのさまざまな機器で用いられるようになっている。こうした差動信号を入出力とするＶＣＯ（以下、差動ＶＣＯという）には、差動入力、差動出力を有する差動アンプが遅延回路として用いられる。たとえば特許文献１、２には、ＶＣＯのリングオシレータに遅延回路として用いられる差動アンプの構成が開示されている。
【０００４】
【特許文献１】特開２０００−２３２３４０号公報
【特許文献２】特開２００１−９４４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１あるいは２に記載される従来の遅延回路の構成について説明する。従来の遅延回路は、並列に接続された２つのインバータと、電流源を含んで構成される。各インバータは、それぞれが、直列接続されたＮチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、単にＮＭＯＳという）と、ＰチャンネルＭＯＳトランジスタ（以下、単にＰＭＯＳという）を含む。電流源は、外部入力される制御電圧に基づいて定電流を生成し、２つのインバータに供給する。
【０００６】
従来の遅延回路では、各インバータから出力される２つの差動信号が交差する電位（以下、交点電位という）が、差動信号の最大電圧と最低電圧の中点（以下、単に中点電位ともいう）からずれるという問題が発生する。いくつかの用途においては、交点電位と中点電位の不一致は問題とならない場合もあるが、ＶＣＯから出力される周期電圧に良好な波形が要求される用途においては、交点電位と中点電位とが一致することが望ましい。
【０００７】
本発明はこのような状況に鑑みてなされたものであり、その目的は、良好な波形を有する信号を生成可能な遅延回路およびＶＣＯの提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様の遅延回路は、ゲートが第１入力電圧の入力される第１入力端子に接続された第１ＰＭＯＳトランジスタと、ゲートが第１入力端子に、ドレインが第１ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタと、ゲートが第２入力電圧の入力される第２入力端子に接続された第２ＰＭＯＳトランジスタと、ゲートが第２入力端子に、ドレインが第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、ゲートおよびドレインが第１ＰＭＯＳトランジスタのドレインに接続された第３ＮＭＯＳトランジスタと、ゲートおよびドレインが第２ＰＭＯＳトランジスタのドレインに接続された第４ＮＭＯＳトランジスタと、第１、第２ＰＭＯＳトランジスタのソースに接続され、所定の第１電流を生成する第１電流源と、第１、第４ＮＭＯＳトランジスタのソースに接続され、所定の第２電流を生成する第２電流源と、第２、第３ＮＭＯＳトランジスタのソースに接続され、所定の第３電流を生成する第３電流源と、を備え、第１、第２ＰＭＯＳトランジスタのドレインを第１、第２出力端子として、第１、第２出力電圧を出力する。
【０００９】
この態様によると、電源電圧端子側に第１電流源を設けるとともに、接地端子側に第２、第３電流源を設けることにより、電源電圧と接地電位間の回路構成が対称となる。その結果、第１、第２出力端子から、最大電圧と最低電圧のほぼ中点で交差する差動信号（第１、第２出力電圧）を得ることができる。
【００１０】
第２、第３電流源により生成される第２、第３電流の電流値を略同一に設定してもよい。第２、第３電流源はそれぞれ、所定の定電流の経路上に設けられたトランジスタとカレントミラー接続される第５、第６ＮＭＯＳトランジスタを含んでもよい。この場合、第５、第６ＮＭＯＳトランジスタのサイズを同一に設定することにより、同一の電流を生成することができる。
【００１１】
第１電流源は、所定の定電流の経路上に設けられたトランジスタとカレントミラー接続される第３ＰＭＯＳトランジスタを含んでもよい。
【００１２】
第１電流源により生成される第１電流の電流値を、第２、第３電流源により生成される第２、第３電流の電流値と略同一に設定してもよい。この場合、第１電流源により生成される第１電流が、第２電流源または第３電流源に相補的に流れるため、差動信号の波形を改善することができる。
【００１３】
上述の遅延回路は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを相互に置換し、ドレインおよびソースを逆に接続して構成してもよい。
電源電圧端子と接地端子を反転して、ＰチャンネルとＮチャンネルのＭＯＳトランジスタを入れ替えても、上述の遅延回路と同機能の回路を構成することができる。
【００１４】
本発明の別の態様は、電圧制御発振器である。この電圧制御発振器は、上述の遅延回路を複数段直列に接続して構成したリングオシレータを備える。
【００１５】
この態様によると、ある遅延回路から出力される差動信号（第１、第２出力電圧）、すなわち次段の遅延回路へ入力される差動信号（第１、第２入力電圧）が、最大電圧と最小電圧の中点で交差するため、リングオシレータから良好な波形を有する信号を得ることができる。
【００１６】
この電圧制御発振器は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。電圧制御発振器を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。また、集積化によってトランジスタや抵抗などの素子の特性を均一化することができ、より良好な波形を得ることができる。
【００１７】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明に係る遅延回路によれば、良好な波形を有する出力信号を得ることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の実施の形態に係る遅延回路１０およびバイアス回路３０の構成を示す回路図である。図２は、図１の遅延回路１０を用いた電圧制御発振器（以下、ＶＣＯという）１００の構成を示す回路図である。
【００２０】
図１の遅延回路１０は、差動アンプであって、第１入力端子１２、第２入力端子１４にそれぞれ入力される第１入力電圧Ｖｉｎ１および第２入力電圧Ｖｉｎ２を差動増幅し、第１出力端子１６、第２出力端子１８からそれぞれ、第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２を出力する。また、バイアス回路３０は、遅延回路１０のバイアス電流を設定する。
【００２１】
バイアス回路３０は、基準電流源３２、第４ＰＭＯＳトランジスタＰ４、第５ＰＭＯＳトランジスタＰ５、第７ＮＭＯＳトランジスタＮ７を含む。
第４ＰＭＯＳトランジスタＰ４のソースは、電源電圧Ｖｄｄが印加される電源ラインに接続され、ドレインおよびゲートが、基準電流源３２に接続される。基準電流源３２は、基準電流Ｉｒｅｆを生成し、生成した基準電流Ｉｒｅｆを第４ＰＭＯＳトランジスタＰ４に流す。
【００２２】
第５ＰＭＯＳトランジスタＰ５は、第４ＰＭＯＳトランジスタＰ４とカレントミラー接続されており、基準電流Ｉｒｅｆを所定倍した基準電流Ｉｒｅｆ’を生成する。第７ＮＭＯＳトランジスタＮ７は、電源ラインと接地間に、第５ＰＭＯＳトランジスタＰ５と直列に設けられている。第７ＮＭＯＳトランジスタＮ７には、第５ＰＭＯＳトランジスタＰ５により生成された基準電流Ｉｒｅｆ’が流れる。バイアス回路３０は、基準電流Ｉｒｅｆあるいは基準電流Ｉｒｅｆ’に対応した電流を、遅延回路１０のバイアス電流に設定する。
【００２３】
遅延回路１０は、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第１ＮＭＯＳトランジスタＮ１〜第４ＮＭＯＳトランジスタＮ４、第１電流源２０、第２電流源２２、第３電流源２４を含む。
【００２４】
第１ＰＭＯＳトランジスタＰ１のゲートは、第１入力電圧Ｖｉｎ１の入力される第１入力端子１２に接続される。第１ＮＭＯＳトランジスタＮ１のゲートは第１入力端子１２に接続され、ドレインは第１ＰＭＯＳトランジスタＰ１のドレインに接続される。第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１は、第１入力電圧Ｖｉｎ１を反転するインバータを構成している。第１入力電圧Ｖｉｎ１を反転して得られる第１出力電圧Ｖｏｕｔ１は、第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１の接続点である第１出力端子１６から出力される。
【００２５】
第２ＰＭＯＳトランジスタＰ２のゲートは、第２入力電圧Ｖｉｎ２の入力される第２入力端子１４に接続される。第２ＮＭＯＳトランジスタＮ２のゲートは第２入力端子１４に接続され、ドレインは第２ＰＭＯＳトランジスタＰ２のドレインに接続される。
【００２６】
第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２は、第２入力電圧Ｖｉｎ２を反転するインバータを構成している。第２入力電圧Ｖｉｎ２を反転して得られる第２出力電圧Ｖｏｕｔ２は、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２の接続点である第２出力端子１８から出力される。
【００２７】
第３ＮＭＯＳトランジスタＮ３のゲートおよびドレインは、第１ＰＭＯＳトランジスタＰ１のドレインに接続される。また、第４ＮＭＯＳトランジスタＮ４のゲートおよびドレインは、第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第３ＮＭＯＳトランジスタＮ３および第４ＮＭＯＳトランジスタＮ４は、ゲートドレイン間が結線されているため、ダイオードとして機能する。
【００２８】
第１電流源２０は、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２のソースに接続され、所定の第１バイアス電流Ｉｂｉａｓ１を生成する。本実施の形態において、第１電流源２０は、所定の基準電流Ｉｒｅｆの経路上に設けられた第４ＰＭＯＳトランジスタＰ４とカレントミラー接続された第３ＰＭＯＳトランジスタＰ３を含んで構成される。第３ＰＭＯＳトランジスタＰ３は、第４ＰＭＯＳトランジスタＰ４に流れる基準電流Ｉｒｅｆを、トランジスタのサイズ比に応じて所定数倍した電流を、第１バイアス電流Ｉｂｉａｓ１として出力する。
【００２９】
第２電流源２２は、第１ＮＭＯＳトランジスタＮ１、第４ＮＭＯＳトランジスタＮ４のソースに接続され、所定の第２バイアス電流Ｉｂｉａｓ２を生成する。同様に、第３電流源２４は、第２ＮＭＯＳトランジスタＮ２、第３ＮＭＯＳトランジスタＮ３のソースに接続され、所定の第３バイアス電流Ｉｂｉａｓ３を生成する。
【００３０】
第２電流源２２および第３電流源２４はそれぞれ、基準電流Ｉｒｅｆ’の経路上に設けられた第７ＮＭＯＳトランジスタＮ７とカレントミラー接続される第５ＮＭＯＳトランジスタＮ５および第６ＮＭＯＳトランジスタＮ６を含んで構成される。
第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６のトランジスタサイズは略同一に設計されており、第２電流源２２（Ｎ５）、第３電流源２４（Ｎ６）により生成される第２バイアス電流Ｉｂｉａｓ２および第３バイアス電流Ｉｂｉａｓ３の電流値は、略同一に設定される。
【００３１】
本実施の形態においては、第３ＰＭＯＳトランジスタＰ３〜第５ＰＭＯＳトランジスタＰ５のトランジスタサイズを同一に設定し、さらに、第５ＮＭＯＳトランジスタＮ５〜第７ＮＭＯＳトランジスタＮ７のトランジスタサイズを同一に設定する。その結果、第１電流源２０により生成される第１バイアス電流Ｉｂｉａｓ１の電流値は、第２電流源２２、第３電流源２４により生成される第２バイアス電流Ｉｂｉａｓ２、第３バイアス電流Ｉｂｉａｓ３の電流値と略同一に設定される。
【００３２】
第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６は、それぞれ、第１ＰＭＯＳトランジスタＰ１、第３ＮＭＯＳトランジスタＮ３により構成される第１インバータと、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２により構成される第２インバータの定電流負荷として動作する。
【００３３】
なお、遅延回路１０は、第３ＰＭＯＳトランジスタＰ３のゲートを第１制御端子２６として、第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６のゲートを第２制御端子２８として備えていると考えてもよい。この場合、バイアス回路３０は、第４ＰＭＯＳトランジスタＰ４および第７ＮＭＯＳトランジスタＮ７のゲート電圧を、それぞれ第１バイアス電圧Ｖｂｉａｓ１、第２バイアス電圧Ｖｂｉａｓ２として出力していると把握することができる。
【００３４】
図２のＶＣＯ１００は、図１の遅延回路１０を奇数段、直列に接続して構成したリングオシレータ４０と、バイアス回路３０と、を備える。本実施の形態のリングオシレータ４０は、遅延回路１０が５段直列に接続されて構成されており、入力側から順に１０ａ〜１０ｅの符号を付す。本実施の形態において、ＶＣＯ１００は、ひとつの半導体基板上に一体集積化される。
【００３５】
２段目の遅延回路１０ｂの第１入力端子１２、第２入力端子１４は、それぞれ１段目の遅延回路１０ａの第１出力端子１６、第２出力端子１８と接続される。同様にして、ｎ段目（ｎは自然数）の遅延回路１０ｎの第１入力端子１２、第２入力端子１４は、それぞれ（ｎ−１）段目の遅延回路１０ｎ−１の第１出力端子１６、第２出力端子１８と接続される。
【００３６】
１段目の遅延回路１０ａの第１入力端子１２は、最終段の遅延回路１０ｅの第１出力端子１６と接続され、第１出力電圧Ｖｏｕｔ１ｅが帰還入力される。また、１段目の遅延回路１０ａの第２入力端子１４は、最終段の遅延回路１０ｅの第２出力端子１８と接続され、第２出力電圧Ｖｏｕｔ２ｅが帰還入力される。
【００３７】
バイアス回路３０は、複数の遅延回路１０と共通に設けられている。バイアス回路３０は、遅延回路１０ａ〜１０ｅのそれぞれのバイアス電流を生成するための基準電流Ｉｒｅｆ、Ｉｒｅｆ’を生成する。その結果、バイアス回路３０からは、生成した基準電流Ｉｒｅｆ、Ｉｒｅｆ’に対応した第１バイアス電圧Ｖｂｉａｓ１、第２バイアス電圧Ｖｂｉａｓ２が出力される。バイアス回路３０から出力される第１バイアス電圧Ｖｂｉａｓ１、第２バイアス電圧Ｖｂｉａｓ２は、それぞれ、遅延回路１０ａ〜１０ｅの第１制御端子２６、第２制御端子２８へと入力される。上述したように、遅延回路１０ａ〜１０ｅは、内部の第３ＰＭＯＳトランジスタＰ３および第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６によって基準電流Ｉｒｅｆ、Ｉｒｅｆ’を所定倍したバイアス電流を生成する。すなわち、遅延回路１０ａ〜１０ｅは、バイアス回路３０により生成される基準電流Ｉｒｅｆ、Ｉｒｅｆ’にもとづきバイアス状態が制御され、リングオシレータの発振周波数が制御される。
【００３８】
以上のように構成されたＶＣＯ１００の動作について説明する。図３は、図２のＶＣＯ１００の動作波形図である。図３は、電源電圧Ｖｄｄとして１．８Ｖを印加した場合の動作波形を示している。図３に示す電圧Ｖｘ１は、第３ＰＭＯＳトランジスタＰ３のドレイン電圧を、電圧Ｖｘ２は、第５ＮＭＯＳトランジスタＮ５のドレイン電圧を、電圧Ｖｘ３は、第６ＮＭＯＳトランジスタＮ６のドレイン電圧を示す。
【００３９】
図３において、時刻Ｔ１〜Ｔ２は、第１入力電圧Ｖｉｎ１がハイレベル、第２入力電圧Ｖｉｎ２がローレベルの状態に対応する。このとき、第１ＮＭＯＳトランジスタＮ１はオン、第１ＰＭＯＳトランジスタＰ１はオフとなる。第１ＮＭＯＳトランジスタＮ１がオンすると、そのドレインソース間電圧はほぼ０Ｖとなるため、第１出力電圧Ｖｏｕｔ１は、電圧Ｖｘ２と等しくなり、ローレベルとなる。
【００４０】
一方、この間、第２入力電圧Ｖｉｎ２がローレベルであるため、第２ＰＭＯＳトランジスタＰ２がオン、第２ＮＭＯＳトランジスタＮ２がオフとなる。第２ＰＭＯＳトランジスタＰ２がオンのとき、第２出力端子１８には、電圧Ｖｘ１よりも、第２ＰＭＯＳトランジスタＰ２のドレインソース間電圧Ｖｄｓだけ低い電圧が現れ、第２出力電圧Ｖｏｕｔ２はハイレベルとなる。
【００４１】
時刻Ｔ１〜Ｔ２において、第１電流源２０により生成される第１バイアス電流Ｉｂｉａｓ１は、第２ＰＭＯＳトランジスタＰ２、第４ＮＭＯＳトランジスタＮ４を介して、第２電流源２２（第５ＮＭＯＳトランジスタＮ５）へと流れることになる。このとき、第３電流源２４には電流が流れないため、第３電流源２４のドレインソース間電圧は０Ｖとなり、電圧Ｖｘ３は接地電位付近まで低下する。
【００４２】
また、時刻Ｔ３〜Ｔ４は、第１入力電圧Ｖｉｎ１がローレベル、第２入力電圧Ｖｉｎ２がハイレベルの状態に対応する。このときは、時刻Ｔ１〜Ｔ２の期間とは逆に、第１出力電圧Ｖｏｕｔ１がハイレベル、第２出力電圧Ｖｏｕｔ２がローレベルとなる。また、第１電流源２０により生成される第１バイアス電流Ｉｂｉａｓ１は、第１ＰＭＯＳトランジスタＰ１、第３ＮＭＯＳトランジスタＮ３を介して第３電流源２４へと流れる。
【００４３】
時刻Ｔ２〜Ｔ３の電圧遷移期間においては、第１電流源２０により生成される第１バイアス電流Ｉｂｉａｓ１が第２電流源２２に流れる状態から第３電流源２４に流れる状態へと徐々に遷移する。
【００４４】
本実施の形態に係るＶＣＯ１００によれば、第１電流源２０により生成する第１バイアス電流Ｉｂｉａｓ１を、差動信号である第１入力電圧Ｖｉｎ１、第２入力電圧Ｖｉｎ２の遷移に応じて、第２電流源２２、第３電流源２４に交互に流すことにより、回路の対称性を保つことができる。その結果、第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２は、互いに、最大電圧Ｖｍａｘと、最低電圧Ｖｍｉｎの中点電圧Ｖｍｉｄで交差することになる。このように、本実施の形態に係るＶＣＯ１００によれば、良好な波形を有する差動信号（第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２）を得ることができる。
【００４５】
さらに、本実施の形態に係るＶＣＯ１００では、複数の遅延回路１０ごとに、第３ＰＭＯＳトランジスタＰ３および第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６のトランジスタサイズを調節することにより、波形制御を行うことができ、より良質な差動信号を得ることができる。
【００４６】
図４は、本実施の形態に係るＶＣＯ１００の異なる２つの周波数で動作させたときの動作波形図である。ここでは、簡潔化のため、２つの出力電圧の一方のみを示している。本実施の形態に係るＶＣＯ１００では、バイアス回路３０によって、遅延回路１０のバイアス電流を制御して発振周波数を変化させた場合においても、最大電圧Ｖｍａｘは変化するが、波形の対称性は保たれるため、第１出力電圧Ｖｏｕｔ１と第２出力電圧Ｖｏｕｔ２は中点電圧Ｖｍｉｄ付近で交差することになる。
【００４７】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４８】
図５は、図１の遅延回路１０の変形例を示す回路図である。図５の遅延回路１０’は、図１の遅延回路１０のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを相互に置換し、ドレインおよびソースを逆に接続して構成される。この構成においても、図１の遅延回路１０と同様の作用、効果を得ることができる。
【００４９】
実施の形態では、第１電流源２０により生成される第１バイアス電流Ｉｂｉａｓ１と、
第２電流源２２および第３電流源２４によりそれぞれ生成される第２バイアス電流Ｉｂｉａｓ２、第３バイアス電流Ｉｂｉａｓ３を略同一に設定したが、異なる電流値に設定してもよい。たとえば、バイアス回路３０に、コモン電圧を所定値に安定化する機能を付加する場合には、それに応じて第１バイアス電圧Ｖｂｉａｓ１、第２バイアス電圧Ｖｂｉａｓ２を制御することになるため、第１バイアス電流Ｉｂｉａｓ１〜第３バイアス電流Ｉｂｉａｓ３の値は、若干ずれることになる。この場合であっても、第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２は、最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎのほぼ中点で交差するため、良好な波形を得ることができる。
【００５０】
実施の形態においては、遅延回路１０を奇数段接続したリングオシレータ４０について説明したが、リングオシレータ４０は、偶数段接続して構成してもよい。この場合、１段目の遅延回路１０の第１入力端子１２および第２入力端子１４それぞれに、最終段の遅延回路１０の第２出力端子１８、第１出力端子１６を接続すればよい。
【００５１】
実施の形態においてＭＯＳＦＥＴで構成された素子は、バイポーラトランジスタなど別のトランジスタに置換することも可能である。これらの選択は、半導体製造プロセスやコスト、回路に求められる使用に応じて決定すればよい。
【００５２】
実施の形態においては、ＶＣＯ１００が一体集積化される場合について説明したが、一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積、用途などに応じて決めればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態に係る遅延回路の構成を示す回路図である。
【図２】図１の遅延回路を用いたＶＣＯの構成を示す回路図である。
【図３】図２のＶＣＯの動作波形図である。
【図４】図２のＶＣＯを異なる２つの周波数で動作させたときの動作波形図である。
【図５】図１の遅延回路の変形例を示す回路図である。
【符号の説明】
【００５４】
１０  遅延回路、  Ｐ１  第１ＰＭＯＳトランジスタ、  Ｐ２  第２ＰＭＯＳトランジスタ、  Ｐ３  第３ＰＭＯＳトランジスタ、  Ｐ４  第４ＰＭＯＳトランジスタ、  Ｐ５  第５ＰＭＯＳトランジスタ、  Ｎ１  第１ＮＭＯＳトランジスタ、  Ｎ２  第２ＮＭＯＳトランジスタ、  Ｎ３  第３ＮＭＯＳトランジスタ、  Ｎ４  第４ＮＭＯＳトランジスタ、  Ｎ５  第５ＮＭＯＳトランジスタ、  Ｎ６  第６ＮＭＯＳトランジスタ、  Ｎ７  第７ＮＭＯＳトランジスタ、  １２  第１入力端子、  １４  第２入力端子、  １６  第１出力端子、  １８  第２出力端子、  ２０  第１電流源、  ２２  第２電流源、  ２４  第３電流源、  ２６  第１制御端子、  ２８  第２制御端子、  ３０  バイアス回路、  ３２  基準電流源、  ４０  リングオシレータ、  １００  ＶＣＯ、  Ｖｉｎ１  第１入力電圧、  Ｖｉｎ２  第２入力電圧、  Ｖｏｕｔ１  第１出力電圧、  Ｖｏｕｔ２  第２出力電圧、  Ｖｂｉａｓ１  第１バイアス電圧、  Ｖｂｉａｓ２  第２バイアス電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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