(57)【要約】  【課題】  フルシリサイド化したデュアルゲート構造を有する半導体装置において、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させる。  【解決手段】  Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉＳｉ膜１１０Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉ3 Ｓｉ膜１１０Ｂを形成する。素子分離領域１０１上つまりシリサイド化防止膜１０６の下には、未反応のＮ型多結晶シリコン膜１０３Ａが、ＮｉＳｉ膜１１０ＡとＮｉ3 Ｓｉ膜１１０Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。【選択図】      図２
2007088372.tif 000002
【特許請求の範囲】
【請求項１】
基板上に素子分離領域を挟んで隣り合うように形成された第１素子領域及び第２素子領域と、
前記第１素子領域の上に形成された第１ゲート絶縁膜と、
前記第２素子領域の上に形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜、前記素子分離領域及び前記第２ゲート絶縁膜のそれぞれの上に連続的に形成されたゲート電極とを備え、
前記ゲート電極は、前記第１ゲート絶縁膜と接するように形成された第１シリサイド領域と、前記第２ゲート絶縁膜と接するように形成され且つ前記第１シリサイド領域と組成が異なる第２シリサイド領域と、前記素子分離領域上における前記第１シリサイド領域と前記第２シリサイド領域との間に形成された非シリサイド領域からなる導電性拡散防止領域とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記導電性拡散防止領域はシリコン領域であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１素子領域中に形成された第１導電型の不純物領域と、前記第２素子領域中に形成された第２導電型の不純物領域とをさらに備え、
前記シリコン領域は第１導電型であることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１素子領域中に形成された第１導電型の不純物領域と、前記第２素子領域中に形成された第２導電型の不純物領域とをさらに備え、
前記シリコン領域は第２導電型であることを特徴とする半導体装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記シリコン領域はゲルマニウムを含有することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記導電性拡散防止領域は、前記素子分離領域上に位置する前記ゲート電極の下部に形成されており、
前記導電性拡散防止領域の上側に前記第１シリサイド領域及び前記第２シリサイド領域の少なくとも一方が延びていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１シリサイド領域及び前記第２シリサイド領域は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含むことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記導電性拡散防止領域の上にシリサイド化防止膜が形成されていることを特徴とする半導体装置。
【請求項９】
基板上に素子分離領域を挟んで隣り合うように第１素子領域及び第２素子領域を形成する工程（ａ）と、
前記第１素子領域の上及び前記第２素子領域の上にそれぞれ第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する工程（ｂ）と、
前記第１ゲート絶縁膜、前記素子分離領域及び前記第２ゲート絶縁膜のそれぞれの上に、ゲート電極となるシリコン膜を連続的に形成する工程（ｃ）と、
前記第１素子領域上に位置する前記シリコン膜に第１導電型不純物を導入する工程（ｄ）と、
前記第２素子領域上に位置する前記シリコン膜に第２導電型不純物を導入する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）よりも後に、前記素子分離領域上に位置する前記シリコン膜の少なくとも一部分を覆うシリサイド化防止膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１ゲート絶縁膜上に位置する前記シリコン膜を全てシリサイド化して第１シリサイド領域を形成すると共に、前記第２ゲート絶縁膜上に位置する前記シリコン膜を全てシリサイド化して第２シリサイド領域を形成する工程（ｇ）とを備え、
前記工程（ｇ）において、前記第１シリサイド領域と前記第２シリサイド領域とは互いに組成が異なるように形成され、且つ前記シリサイド化防止膜の下側に前記シリコン膜からなる導電性拡散防止領域が残存することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記シリコン膜の上及び前記シリサイド化防止膜の上に金属膜を形成した後、熱処理によって前記シリコン膜と前記金属膜とを反応させ、その後、未反応の前記金属膜を除去することによって、前記第１シリサイド領域及び前記第２シリサイド領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｇ）において用いる前記金属膜は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記第１導電型不純物はＮ型不純物であり、
前記第２導電型不純物はＰ型不純物であり、
前記工程（ｇ）において、前記第２素子領域上に位置する前記金属膜を前記第１素子領域上に位置する前記金属膜よりも厚くすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記導電性拡散防止領域となる前記シリコン膜は第１導電型であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記導電性拡散防止領域となる前記シリコン膜は第２導電型であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記シリサイド化防止膜は酸化珪素膜又は窒化珪素膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン膜はゲルマニウムを含有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項９〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第１シリサイド領域及び前記第２シリサイド領域の少なくとも一方は前記導電性拡散防止領域の上側に延びるように形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項９〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも後に、少なくとも前記第１素子領域上及び前記第２素子領域上に位置する前記シリコン膜を薄膜化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項９〜１８のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型不純物はＮ型不純物であり、
前記第２導電型不純物はＰ型不純物であり、
前記工程（ｃ）よりも後に、前記第２素子領域上に位置する前記シリコン膜を、前記第１素子領域上に位置する前記シリコン膜よりも薄くする工程をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極の安定性を高めることができ且つ信頼性向上に有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び高速化の実現を目的として、微細なゲート電極配線においても、低抵抗且つ安定な特性を提供する金属又は高融点金属の合金が頻繁に使用されている。これらの材料は、冶金学的に熱や薬液に対して安定していると共に低抵抗及び高信頼性を有するため、半導体集積回路の集積度の向上及び高速化を実現するものである。
【０００３】
また、基板上に素子分離領域を挟んで隣り合うように形成された第１導電型素子領域及び第２導電型素子領域のそれぞれの上にゲート電極が連続的に形成される場合、各素子特性の向上を目的として、第１導電型素子領域上と第２導電型素子領域上とで互いに異なる組成を有するシリサイド材料によってゲート電極を構成する方法が用いられている（非特許文献１参照）。
【０００４】
図１７（ａ）〜（ｄ）及び図１８（ａ）〜（ｃ）は、従来の半導体装置、具体的にはデュアルゲート構造を有する半導体装置の製造方法の各工程を示すゲート幅方向の断面図を示している。
【０００５】
まず、図１７（ａ）に示すように、シリコンからなる半導体基板１０にＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを分離するための素子分離領域１１をＳＴＩ（Shallow Trench Isolation）法によって形成する。その後、半導体基板１０上におけるＮ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にそれぞれ酸化珪素膜からなる厚さ２ｎｍの第１ゲート絶縁膜１２Ａ及び第２ゲート絶縁膜１２Ｂを形成した後、半導体基板１０上に全面に亘って厚さ１５０ｎｍの多結晶シリコン膜１３を形成する。続いて、フォトリソグラフィー及びＲＩＥ（reactive ion etching）法によって多結晶シリコン膜１３並びにゲート絶縁膜１２Ａ及び１２Ｂを順次エッチングして多結晶シリコン膜１３をゲート電極形状にパターニングする。図１９は、多結晶シリコン膜１３がゲート電極形状にパターニングされた半導体基板１０の平面構成を示している。さらに、図示はしていないが、Ｎ型エクステンション領域、Ｐ型ポケット領域、Ｐ型エクステンション領域及びＮ型ポケット領域を形成すると共に、厚さ１０ｎｍ程度のＴＥＯＳ(tetraethylorthosilicate )膜及び厚さ４０ｎｍ程度の窒化珪素膜を順次ＣＶＤ（chemical vapor deposition ）法によって堆積した後にエッチングによってサイドウォールを形成する。
【０００６】
次に、図１７（ｂ）に示すように、多結晶シリコン膜１３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１４を形成する。次に、レジスト膜１４をマスクとして、多結晶シリコン膜１３にＮ型不純物である燐（Ｐ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが２０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2 である。これにより、Ｎ型ソース・ドレイン領域（図示省略）が形成される。また、Ｎ型ＭＩＳトランジスタ形成領域にＮ型多結晶シリコン膜１３Ａが形成される。その後、レジスト膜１４を除去する。
【０００７】
次に、図１７（ｃ）に示すように、多結晶シリコン膜１３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１５を形成する。次に、レジスト膜１５をマスクとして、多結晶シリコン膜１３にＰ型不純物であるホウ素（Ｂ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが０．５ｋｅＶ、ドーズ量が３×１０15／ｃｍ2 である。これにより、Ｐ型ソース・ドレイン領域（図示省略）が形成される。また、Ｐ型ＭＩＳトランジスタ形成領域にＰ型多結晶シリコン膜１３Ｂが形成される。その後、レジスト膜１５を除去した後、半導体基板１０に熱処理を施すことによって、多結晶シリコン１３に導入した不純物を活性化する。このとき、多結晶シリコン膜１３中では不純物が拡散して、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との境界にＰＮ境界が形成される。
【０００８】
次に、図１７（ｄ）に示すように、多結晶シリコン膜１３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１６を形成する。次に、レジスト膜１６をマスクとして、Ｎ型多結晶シリコン膜１３Ａに対してエッチングを行い、その上部を厚さ８０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜１３Ａの厚さは７０ｎｍ程度である。その後、レジスト膜１６を除去する。
【０００９】
次に、図１８（ａ）に示すように、多結晶シリコン膜１３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１７を形成する。次に、レジスト膜１７をマスクとして、Ｐ型多結晶シリコン膜１３Ｂに対してエッチングを行い、その上部を厚さ１１０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜１３Ｂの厚さは４０ｎｍ程度である。その後、レジスト膜１７を除去する。
【００１０】
次に、図１８（ｂ）に示すように、多結晶シリコン膜１３上に厚さ１２０ｎｍ程度のニッケル（Ｎｉ）膜１８を堆積した後、半導体基板１０に３５０℃程度の温度で３０秒間程度の熱処理を加え、それによって多結晶シリコン膜１３とＮｉ膜１８との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜１８を選択的に除去した後、半導体基板１０に対して５２０℃程度の温度で３０秒間程度の熱処理を追加的に実施する。これによって、図１８（ｃ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜１０９Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜１０９Ｂを形成する。尚、多結晶シリコン膜１３とＮｉ膜１８とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜１０９Ａからなるフルシリサイドゲート電極が形成されると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜１０９Ｂからなるフルシリサイドゲート電極が形成される。
【非特許文献１】J.A.Kittl 他、Symposium on VLSI Technology Digest of Technical Papers 、2005年、p.72-73
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来技術においては、ゲート電極が不安定で半導体装置の信頼性に欠けるという問題がある。
【００１２】
前記に鑑み、本発明は、フルシリサイド化したデュアルゲート構造を有する半導体装置において、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者らは、前記従来技術においてゲート電極が不安定になる原因について検討した結果、以下のような知見を得た。すなわち、前記従来技術においては、ゲート電極中にＮｉＳｉ膜１０９ＡとＮｉ3 Ｓｉ膜１０９Ｂとの境界部分が必ず存在することとなる。この境界部分においては、シリサイド形成後の熱処理によって、各シリサイドが反応したり又はＮｉの相互拡散が生じたりするので、境界部分の形状が変化したり又は各シリサイドの組成が不安定になる等の問題が生じやすい。例えば、図１８（ｃ）に示すように、Ｐ型ＭＩＳトランジスタ形成領域のＮｉ3 Ｓｉ膜１０９Ｂを構成するＮｉがＮ型ＭＩＳトランジスタ形成領域のＮｉＳｉ膜１０９Ａ中に移動する結果、Ｎ型ＭＩＳトランジスタ形成領域にも部分的にＮｉ3 Ｓｉ膜１０９Ｂが形成されてしまうので、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極特性が不安定になる。すなわち、異なるシリサイド間の境界部分は、他の部分と比べてゲート電極が不安定であり、半導体装置の安定な動作及び信頼性を劣化させる部分でもある。
【００１４】
以上の知見に基づいて、本願発明者らは、ゲート電極中の異なるシリサイドの境界部分に、相互拡散を防止する導電性拡散防止領域を設けるという発明を想到するに至った。
【００１５】
具体的には、本発明に係る半導体装置は、基板上に素子分離領域を挟んで隣り合うように形成された第１素子領域及び第２素子領域と、前記第１素子領域の上に形成された第１ゲート絶縁膜と、前記第２素子領域の上に形成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜、前記素子分離領域及び前記第２ゲート絶縁膜のそれぞれの上に連続的に形成されたゲート電極とを備え、前記ゲート電極は、前記第１ゲート絶縁膜と接するように形成された第１シリサイド領域と、前記第２ゲート絶縁膜と接するように形成され且つ前記第１シリサイド領域と組成が異なる第２シリサイド領域と、前記素子分離領域上における前記第１シリサイド領域と前記第２シリサイド領域との間に形成された非シリサイド領域からなる導電性拡散防止領域とを有する。
【００１６】
本発明の半導体装置において、前記導電性拡散防止領域はシリコン領域であってもよい。この場合、前記第１素子領域中に形成された第１導電型の不純物領域と、前記第２素子領域中に形成された第２導電型の不純物領域とをさらに備え、前記シリコン領域は第１導電型又は第２導電型であってもよい。ここで、導電性拡散防止領域となるシリコン領域中にはＰＮ境界は存在しない。すなわち、本発明の半導体装置において、導電性拡散防止領域となるシリコン領域はＰ型かＮ型かのいずれかである。
【００１７】
本発明の半導体装置において、前記シリコン領域はゲルマニウムを含有していてもよい。
【００１８】
本発明の半導体装置において、前記導電性拡散防止領域は、前記素子分離領域上に位置する前記ゲート電極の下部に形成されており、前記導電性拡散防止領域の上側に前記第１シリサイド領域及び前記第２シリサイド領域の少なくとも一方が延びていてもよい。
【００１９】
本発明の半導体装置において、前記第１シリサイド領域及び前記第２シリサイド領域は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。
【００２０】
本発明の半導体装置において、前記導電性拡散防止領域の上にシリサイド化防止膜が形成されていてもよい。
【００２１】
本発明に係る半導体装置の製造方法は、基板上に素子分離領域を挟んで隣り合うように第１素子領域及び第２素子領域を形成する工程（ａ）と、前記第１素子領域の上及び前記第２素子領域の上にそれぞれ第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する工程（ｂ）と、前記第１ゲート絶縁膜、前記素子分離領域及び前記第２ゲート絶縁膜のそれぞれの上に、ゲート電極となるシリコン膜を連続的に形成する工程（ｃ）と、前記第１素子領域上に位置する前記シリコン膜に第１導電型不純物を導入する工程（ｄ）と、前記第２素子領域上に位置する前記シリコン膜に第２導電型不純物を導入する工程（ｅ）と、前記工程（ｄ）及び前記工程（ｅ）よりも後に、前記素子分離領域上に位置する前記シリコン膜の少なくとも一部分を覆うシリサイド化防止膜を形成する工程（ｆ）と、前記工程（ｆ）よりも後に、前記第１ゲート絶縁膜上に位置する前記シリコン膜を全てシリサイド化して第１シリサイド領域を形成すると共に、前記第２ゲート絶縁膜上に位置する前記シリコン膜を全てシリサイド化して第２シリサイド領域を形成する工程（ｇ）とを備え、前記工程（ｇ）において、前記第１シリサイド領域と前記第２シリサイド領域とは互いに組成が異なるように形成され、且つ前記シリサイド化防止膜の下側に前記シリコン膜からなる導電性拡散防止領域が残存する。
【００２２】
本発明の半導体装置の製造方法において、前記工程（ｇ）は、前記シリコン膜の上及び前記シリサイド化防止膜の上に金属膜を形成した後、熱処理によって前記シリコン膜と前記金属膜とを反応させ、その後、未反応の前記金属膜を除去することによって、前記第１シリサイド領域及び前記第２シリサイド領域を形成する工程を含んでいてもよい。この場合、前記金属膜は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。また、この場合、前記第１導電型不純物はＮ型不純物であり、前記第２導電型不純物はＰ型不純物であり、前記工程（ｇ）において、前記第２素子領域上に位置する前記金属膜を前記第１素子領域上に位置する前記金属膜よりも厚くしてもよい。
【００２３】
本発明の半導体装置の製造方法において、前記導電性拡散防止領域となる前記シリコン膜は第１導電型又は第２導電型である。尚、前記工程（ｄ）及び前記工程（ｅ）を実施した時点で、ゲート電極となるシリコン膜中にＰＮ境界が存在する場合には、工程（ｆ）においてシリサイド化防止膜をＰＮ境界の外側に形成する。すなわち、本発明の半導体装置の製造方法において、導電性拡散防止領域となるシリコン膜はＰ型かＮ型かのいずれかである。
【００２４】
本発明の半導体装置の製造方法において、前記シリサイド化防止膜は酸化珪素膜又は窒化珪素膜から構成されていてもよい。
【００２５】
本発明の半導体装置の製造方法において、前記シリコン膜はゲルマニウムを含有していてもよい。
【００２６】
本発明の半導体装置の製造方法において、前記工程（ｇ）において、前記第１シリサイド領域及び前記第２シリサイド領域の少なくとも一方は前記導電性拡散防止領域の上側に延びるように形成されていてもよい。
【００２７】
本発明の半導体装置の製造方法において、前記工程（ｃ）よりも後に、少なくとも前記第１素子領域上及び前記第２素子領域上に位置する前記シリコン膜を薄膜化する工程をさらに備えていてもよい。
【００２８】
本発明の半導体装置の製造方法において、前記第１導電型不純物はＮ型不純物であり、前記第２導電型不純物はＰ型不純物であり、前記工程（ｃ）よりも後に、前記第２素子領域上に位置する前記シリコン膜を、前記第１素子領域上に位置する前記シリコン膜よりも薄くする工程をさらに備えていてもよい。
【発明の効果】
【００２９】
本発明によると、フルシリサイド化したデュアルゲート電極中における異なるシリサイドの境界部分に、相互拡散を防止する導電性拡散防止領域を設けているため、シリサイド間の相互拡散に起因して各シリサイドの形状が変化したり又は各シリサイドの組成が不安定になる等の問題を防止することができる。従って、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３１】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置、具体的にはデュアルゲート構造を有する半導体装置の製造方法の各工程を示すゲート幅方向の断面図を示している。
【００３２】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１００にＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを分離するための素子分離領域１０１を例えばＳＴＩ法によって形成する。その後、半導体基板１００上におけるＮ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にそれぞれ例えば酸化珪素膜からなる厚さ２ｎｍの第１ゲート絶縁膜１０２Ａ及び第２ゲート絶縁膜１０２Ｂを形成した後、半導体基板１００上に全面に亘って例えば厚さ１５０ｎｍの多結晶シリコン膜１０３を形成する。ここで、多結晶シリコン膜１０３の厚さは、後述する各種イオン注入におけるチャネル領域への注入防止を考慮して大きめに設定している。続いて、フォトリソグラフィー及びＲＩＥ法によって多結晶シリコン膜１０３並びにゲート絶縁膜１０２Ａ及び１０２Ｂを順次エッチングして多結晶シリコン膜１０３をゲート電極形状にパターニングする。図３は、多結晶シリコン膜１０３がゲート電極形状にパターニングされた半導体基板１００の平面構成を示している。さらに、図示はしていないが、Ｎ型ＭＩＳトランジスタ形成領域にＮ型エクステンション領域及びＰ型ポケット領域を形成し、Ｐ型ＭＩＳトランジスタ形成領域にＰ型エクステンション領域及びＮ型ポケット領域を形成する。また、例えば厚さ１０ｎｍ程度のＴＥＯＳ膜及び例えば厚さ４０ｎｍ程度の窒化珪素膜を順次ＣＶＤ法によって堆積した後、当該ＴＥＯＳ膜及び窒化珪素膜をエッチングすることにより、当該ＴＥＯＳ膜及び窒化珪素膜からなるサイドウォールを、ゲート電極形状にパターニングされた多結晶シリコン膜１０３の側面に形成する。
【００３３】
次に、図１（ｂ）に示すように、多結晶シリコン膜１０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１０４を形成する。次に、レジスト膜１０４をマスクとして、多結晶シリコン膜１０３にＮ型不純物である例えば燐（Ｐ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば２０ｋｅＶ、ドーズ量が例えば４×１０15／ｃｍ2 である。これにより、Ｎ型ソース・ドレイン領域（図示省略）が形成される。また、Ｎ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜１０３はＮ型多結晶シリコン膜１０３Ａとなる。その後、レジスト膜１０４を除去する。
【００３４】
尚、図１（ｂ）に示す工程において、レジスト膜１０４の開口領域は、非シリサイド化領域（図２（ａ）に示すシリサイド化防止膜１０６の形成領域）を含む。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域１０１上の中央部から当該素子分離領域１０１上におけるＰ型ＭＩＳトランジスタ形成領域側に入り込んだ部分まで（好ましくは当該素子分離領域１０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部まで）にも拡がっている。
【００３５】
次に、図１（ｃ）に示すように、多結晶シリコン膜１０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１０５を形成する。次に、レジスト膜１０５をマスクとして、多結晶シリコン膜１０３にＰ型不純物である例えばホウ素（Ｂ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば０．５ｋｅＶ、ドーズ量が３×１０15／ｃｍ2 である。これにより、Ｐ型ソース・ドレイン領域（図示省略）が形成される。また、Ｐ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜１０３はＰ型多結晶シリコン膜１０３Ｂとなる。その後、レジスト膜１０５を除去した後、半導体基板１００に熱処理を施すことによって、多結晶シリコン１０３に導入した不純物を活性化する。このとき、多結晶シリコン膜１０３中では不純物が拡散して、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との境界に（正確にはＰ型ＭＩＳトランジスタ形成領域側の素子分離領域１０１端部上に）ＰＮ境界が形成される。
【００３６】
尚、図１（ｃ）に示す工程において、レジスト膜１０５の開口領域は、非シリサイド化領域（図２（ａ）に示すシリサイド化防止膜１０６の形成領域）を含まない。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域１０１上の中央部から当該素子分離領域１０１上におけるＮ型ＭＩＳトランジスタ形成領域側に入り込んだ部分までには形成されない。但し、当該開口領域は、当該素子分離領域１０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部にかかっていることが好ましい。
【００３７】
次に、図１（ｄ）に示すように、多結晶シリコン膜１０３の全面に対してエッチングを行い、その上部を例えば厚さ８０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜１０３Ａ及びＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜１０３Ｂの厚さはそれぞれ例えば７０ｎｍ程度である。
【００３８】
次に、図２（ａ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間の素子分離領域１０１上に位置する多結晶シリコン膜１０３の少なくとも一部分を覆うようにシリサイド化防止膜１０６を形成する。具体的には、多結晶シリコン膜１０３上の全面に例えば厚さ５０ｎｍ程度の酸化珪素膜を形成した後、リソグラフィーによりシリサイド化防止膜形成領域を覆うレジスト膜１０７を形成する。その後、当該レジスト膜１０７をマスクとして前記酸化珪素膜に対してエッチングを行うことにより、シリサイド化防止膜１０６を形成した後、レジスト膜１０７を除去する。
【００３９】
尚、本実施形態では、シリサイド化防止膜１０６の一端を多結晶シリコン膜１０３中のＰＮ境界に位置合わせする。言い換えると、シリサイド化防止膜１０６は、素子分離領域１０１上に位置するＮ型多結晶シリコン膜１０３Ａ端部上に形成されており、シリサイド化防止膜１０６の中央部の下側にはＰＮ境界は存在しない。尚、ＰＮ境界は、図２（ｄ）に示す工程でシリサイド化によりＮｉ3 Ｓｉ膜１１０Ｂとなる範囲内であれば、シリサイド化防止膜１０６の端部の下側に入り込んでいてもよい。すなわち、シリサイド化防止膜１０６の端部とＰＮ境界とが重なっていてもよい。
【００４０】
次に、図２（ｂ）に示すように、多結晶シリコン膜１０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜１０８を形成する。次に、レジスト膜１０８をマスクとして、Ｐ型多結晶シリコン膜１０３Ｂに対してエッチングを行い、その上部を例えば厚さ３０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜１０３Ｂの厚さは例えば４０ｎｍ程度である。その後、レジスト膜１０８を除去する。
【００４１】
尚、図２（ｂ）に示す工程において、レジスト膜１０８の開口領域は、シリサイド化防止膜１０６の一部分にかかってもよい。この場合には、レジスト膜１０８及びシリサイド化防止膜１０６の両方をマスクとして、Ｐ型多結晶シリコン膜１０３Ｂに対してエッチングが行われる。
【００４２】
次に、図２（ｃ）に示すように、多結晶シリコン膜１０３上及びシリサイド化防止膜１０６上に例えば厚さ１２０ｎｍ程度のニッケル（Ｎｉ）膜１０９を堆積した後、半導体基板１００に例えば３２０℃程度の温度で３０秒間程度の熱処理を加え、それによって多結晶シリコン膜１０３とＮｉ膜１０９との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜１０９を選択的に除去した後、半導体基板１００に対して例えば５２０℃程度の温度で３０秒間程度の熱処理を追加的に実施する。これによって、図２（ｄ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉＳｉ膜１１０Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉ3 Ｓｉ膜１１０Ｂを形成する。また、このとき、素子分離領域１０１上には、言い換えると、シリサイド化防止膜１０６の下側には、未反応のＮ型多結晶シリコン膜１０３Ａが、ＮｉＳｉ膜１１０ＡとＮｉ3 Ｓｉ膜１１０Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。
【００４３】
尚、本実施形態では、多結晶シリコン膜１０３とＮｉ膜１０９とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜１１０Ａからなるフルシリサイドゲート電極が第１ゲート絶縁膜１０２Ａと接するように形成されると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜１１０Ｂからなるフルシリサイドゲート電極が第２ゲート絶縁膜１０２Ｂと接するように形成される。
【００４４】
以上に説明したように、第１の実施形態によると、フルシリサイド化したデュアルゲート電極中におけるＮｉＳｉ膜１１０ＡとＮｉ3 Ｓｉ膜１１０Ｂとの境界部分に、相互拡散を防止する導電性拡散防止領域となるＮ型多結晶シリコン膜１０３Ａを残存させる。このため、シリサイド間の相互拡散に起因してＮｉＳｉ膜１１０Ａ及びＮｉ3 Ｓｉ膜１１０Ｂの形状が変化したり又はＮｉＳｉ膜１１０Ａ及びＮｉ3 Ｓｉ膜１１０Ｂの組成が不安定になる等の問題を防止することができる。従って、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができる。
【００４５】
また、第１の実施形態によると、導電性拡散防止領域は、ＰＮ境界の存在しないＮ型多結晶シリコン膜１０３Ａであるため、導電性拡散防止領域を設けることに起因するゲート電極の高抵抗化を防止することができる。すなわち、多結晶シリコン膜１０３中におけるＰＮ境界を、素子分離領域１０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部上に設けているため、多結晶シリコン膜１０３をフルシリサイド化した際に当該ＰＮ境界はＮｉ3 Ｓｉ膜１１０Ｂの一部となるので、ＰＮ境界の存在しないＮ型多結晶シリコン膜１０３Ａが導電性拡散防止領域として残存する。
【００４６】
尚、第１の実施形態において、Ｎ型多結晶シリコン膜１０３Ａを導電性拡散防止領域として用いたが、これに代えて、Ｐ型多結晶シリコン膜１０３Ｂを導電性拡散防止領域として用いてもよい。また、多結晶シリコン膜１０３を導電性拡散防止領域として用いたが、これに代えて、アモルファスシリコン膜を用いてもよい。
【００４７】
また、第１の実施形態において、導電性拡散防止領域としてシリコンを用いたが、これに代えて、他の導電性材料、例えばシリコンゲルマニウム等を用いてもよい。
【００４８】
また、第１の実施形態において、素子分離領域１０１の上面からシリサイド化防止膜１０６の下面まで達するように、Ｎ型多結晶シリコン膜１０３Ａからなる導電性拡散防止領域を設けた。しかし、これに代えて、例えば図４に示すように、素子分離領域１０１上に位置するゲート電極の下部のみに導電性拡散防止領域（例えばＮ型多結晶シリコン膜１０３Ａ）を設けると共に、ＮｉＳｉ膜１１０Ａ及びＮｉ3 Ｓｉ膜１１０Ｂの両方又は一方を当該導電性拡散防止領域の上側に延びるように形成してもよい。
【００４９】
また、第１の実施形態において、フルシリサイドゲート電極を形成するためにＮｉ膜を用いたが、これに代えて、Ｃｏ膜、Ｔｉ膜又はＰｔ膜等の他の金属膜を用いてもよい。すなわち、フルシリサイドゲート電極は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。
【００５０】
また、第１の実施形態において、シリサイド化防止膜１０６として、酸化珪素膜を用いたが、これに代えて、窒化珪素（ＳｉＮ）膜、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜又はＷ膜等を用いてもよい。
【００５１】
また、第１の実施形態において、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜１０３Ｂの厚さを、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜１０３Ａの厚さよりも小さくした。しかし、これに代えて、又は、これに加えて、Ｐ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜１０９の厚さを、Ｎ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜１０９の厚さよりも大きくしてもよい。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５３】
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置、具体的にはデュアルゲート構造を有する半導体装置の製造方法の各工程を示すゲート幅方向の断面図を示している。
【００５４】
まず、図５（ａ）に示すように、例えばシリコンからなる半導体基板２００にＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを分離するための素子分離領域２０１を例えばＳＴＩ法によって形成する。その後、半導体基板２００上におけるＮ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にそれぞれ例えば酸化珪素膜からなる厚さ２ｎｍの第１ゲート絶縁膜２０２Ａ及び第２ゲート絶縁膜２０２Ｂを形成した後、半導体基板２００上に全面に亘って例えば厚さ１５０ｎｍの多結晶シリコン膜２０３を形成する。ここで、多結晶シリコン膜２０３の厚さは、後述する各種イオン注入におけるチャネル領域への注入防止を考慮して大きめに設定している。続いて、フォトリソグラフィー及びＲＩＥ法によって多結晶シリコン膜２０３並びにゲート絶縁膜２０２Ａ及び２０２Ｂを順次エッチングして多結晶シリコン膜２０３をゲート電極形状にパターニングする。図７は、多結晶シリコン膜２０３がゲート電極形状にパターニングされた半導体基板２００の平面構成を示している。さらに、図示はしていないが、Ｎ型ＭＩＳトランジスタ形成領域にＮ型エクステンション領域及びＰ型ポケット領域を形成し、Ｐ型ＭＩＳトランジスタ形成領域にＰ型エクステンション領域及びＮ型ポケット領域を形成する。また、例えば厚さ１０ｎｍ程度のＴＥＯＳ膜及び例えば厚さ４０ｎｍ程度の窒化珪素膜を順次ＣＶＤ法によって堆積した後、当該ＴＥＯＳ膜及び窒化珪素膜をエッチングすることにより、当該ＴＥＯＳ膜及び窒化珪素膜からなるサイドウォールを、ゲート電極形状にパターニングされた多結晶シリコン膜２０３の側面に形成する。
【００５５】
次に、図５（ｂ）に示すように、多結晶シリコン膜２０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜２０４を形成する。次に、レジスト膜２０４をマスクとして、多結晶シリコン膜２０３にＮ型不純物である例えば燐（Ｐ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば２０ｋｅＶ、ドーズ量が例えば４×１０15／ｃｍ2 である。これにより、Ｎ型ソース・ドレイン領域（図示省略）が形成される。また、Ｎ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜２０３はＮ型多結晶シリコン膜２０３Ａとなる。その後、レジスト膜２０４を除去する。
【００５６】
尚、図５（ｂ）に示す工程において、レジスト膜２０４の開口領域は、非シリサイド化領域（図６（ｂ）に示すシリサイド化防止膜２０７の形成領域）を含む。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域２０１上の中央部から当該素子分離領域２０１上におけるＰ型ＭＩＳトランジスタ形成領域側に入り込んだ部分まで（好ましくは当該素子分離領域２０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部まで）にも拡がっている。
【００５７】
次に、図５（ｃ）に示すように、多結晶シリコン膜２０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜２０５を形成する。次に、レジスト膜２０５をマスクとして、多結晶シリコン膜２０３にＰ型不純物である例えばホウ素（Ｂ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば０．５ｋｅＶ、ドーズ量が３×１０15／ｃｍ2 である。これにより、Ｐ型ソース・ドレイン領域（図示省略）が形成される。また、Ｐ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜２０３はＰ型多結晶シリコン膜２０３Ｂとなる。その後、レジスト膜２０５を除去した後、半導体基板２００に熱処理を施すことによって、多結晶シリコン２０３に導入した不純物を活性化する。このとき、多結晶シリコン膜２０３中では不純物が拡散して、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との境界に（正確にはＰ型ＭＩＳトランジスタ形成領域側の素子分離領域２０１端部上に）ＰＮ境界が形成される。
【００５８】
尚、図５（ｃ）に示す工程において、レジスト膜２０５の開口領域は、非シリサイド化領域（図６（ｂ）に示すシリサイド化防止膜２０７の形成領域）を含まない。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域２０１上の中央部から当該素子分離領域２０１上におけるＮ型ＭＩＳトランジスタ形成領域側に入り込んだ部分までには形成されない。但し、当該開口領域は、当該素子分離領域２０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部にかかっていることが好ましい。
【００５９】
次に、図５（ｄ）に示すように、多結晶シリコン膜２０３の全面に対してエッチングを行い、その上部を例えば厚さ８０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜２０３Ａ及びＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜２０３Ｂの厚さはそれぞれ例えば７０ｎｍ程度である。
【００６０】
次に、図６（ａ）に示すように、多結晶シリコン膜２０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜２０６を形成する。次に、レジスト膜２０６をマスクとして、Ｐ型多結晶シリコン膜２０３Ｂに対してエッチングを行い、その上部を例えば厚さ３０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜２０３Ｂの厚さは例えば４０ｎｍ程度である。その後、レジスト膜２０６を除去する。
【００６１】
尚、図６（ａ）に示す工程において、レジスト膜２０６の開口領域は、非シリサイド化領域（図６（ｂ）に示すシリサイド化防止膜２０７の形成領域）を含むように、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域１０１上の中央部まで設けられていることが好ましい。従って、当該非シリサイド化領域に位置するＮ型多結晶シリコン膜２０３Ａの厚さも例えば４０ｎｍ程度まで小さくなる結果、素子分離領域２０１上においてＮ型多結晶シリコン膜２０３Ａには例えば高さ３０ｎｍ程度の段差が生じる。
【００６２】
次に、図６（ｂ）に示すように、Ｎ型多結晶シリコン膜２０３Ａの前記段差側面にシリサイド化防止膜２０７を形成する。すなわち、シリサイド化防止膜２０７は、素子分離領域２０１上に位置する多結晶シリコン膜２０３の少なくとも一部分を覆う。具体的には、多結晶シリコン膜２０３上の全面に例えば厚さ５０ｎｍ程度の酸化珪素膜を形成した後、当該酸化珪素膜の全面に対してエッチングを行うことによって、前記段差側面にサイドウォール保護膜となるシリサイド化防止膜２０７を形成する。
【００６３】
尚、本実施形態では、シリサイド化防止膜２０７を多結晶シリコン膜２０３中のＰＮ境界と重ならないように形成する。言い換えると、シリサイド化防止膜２０７の中央部の下側の多結晶シリコン膜２０３中にはＰＮ境界は存在しない。尚、ＰＮ境界は、図６（ｄ）に示す工程でシリサイド化によりＮｉ3 Ｓｉ膜２０９Ｂとなる範囲内であれば、シリサイド化防止膜２０７の端部の下側に入り込んでいてもよい。すなわち、シリサイド化防止膜２０７の端部とＰＮ境界とが重なっていてもよい。
【００６４】
次に、図６（ｃ）に示すように、多結晶シリコン膜２０３上及びシリサイド化防止膜２０６上に例えば厚さ１２０ｎｍ程度のニッケル（Ｎｉ）膜２０８を堆積した後、半導体基板２００に例えば３２０℃程度の温度で３０秒間程度の熱処理を加え、それによって多結晶シリコン膜２０３とＮｉ膜２０８との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜２０８を選択的に除去した後、半導体基板２００に対して例えば５２０℃程度の温度で３０秒間程度の熱処理を追加的に実施する。これによって、図６（ｄ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉＳｉ膜２０９Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉ3 Ｓｉ膜２０９Ｂを形成する。また、このとき、素子分離領域２０１上には、言い換えると、シリサイド化防止膜２０７の下側には、未反応のＮ型多結晶シリコン膜２０３Ａが、ＮｉＳｉ膜２０９ＡとＮｉ3 Ｓｉ膜２０９Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。
【００６５】
尚、本実施形態では、多結晶シリコン膜２０３とＮｉ膜２０８とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜２０９Ａからなるフルシリサイドゲート電極が第１ゲート絶縁膜２０２Ａと接するように形成されると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜２０９Ｂからなるフルシリサイドゲート電極が第２ゲート絶縁膜２０２Ｂと接するように形成される。
【００６６】
以上に説明したように、第２の実施形態によると、フルシリサイド化したデュアルゲート電極中におけるＮｉＳｉ膜２０９ＡとＮｉ3 Ｓｉ膜２０９Ｂとの境界部分に、相互拡散を防止する導電性拡散防止領域となるＮ型多結晶シリコン膜２０３Ａを残存させる。このため、シリサイド間の相互拡散に起因してＮｉＳｉ膜２０９Ａ及びＮｉ3 Ｓｉ膜２０９Ｂの形状が変化したり又はＮｉＳｉ膜２０９Ａ及びＮｉ3 Ｓｉ膜２０９Ｂの組成が不安定になる等の問題を防止することができる。従って、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができる。
【００６７】
また、第２の実施形態によると、導電性拡散防止領域は、ＰＮ境界の存在しないＮ型多結晶シリコン膜２０３Ａであるため、導電性拡散防止領域を設けることに起因するゲート電極の高抵抗化を防止することができる。
【００６８】
尚、第２の実施形態において、Ｎ型多結晶シリコン膜２０３Ａを導電性拡散防止領域として用いたが、これに代えて、Ｐ型多結晶シリコン膜２０３Ｂを導電性拡散防止領域として用いてもよい。また、多結晶シリコン膜２０３を導電性拡散防止領域として用いたが、これに代えて、アモルファスシリコン膜を用いてもよい。
【００６９】
また、第２の実施形態において、導電性拡散防止領域としてシリコンを用いたが、これに代えて、他の導電性材料、例えばシリコンゲルマニウム等を用いてもよい。
【００７０】
また、第２の実施形態において、素子分離領域２０１上に位置するゲート電極の下部のみに導電性拡散防止領域（Ｎ型多結晶シリコン膜２０３Ａ）を設けると共に、ＮｉＳｉ膜２０９Ａ及びＮｉ3 Ｓｉ膜２０９Ｂを当該導電性拡散防止領域の上側まで延びるように形成した。しかし、これに代えて、ＮｉＳｉ膜２０９Ａ及びＮｉ3 Ｓｉ膜２０９Ｂのいずれか一方のみを当該導電性拡散防止領域の上側まで延びるように形成してもよい。或いは、素子分離領域２０１の上面からシリサイド化防止膜２０７の下面まで達するように、Ｎ型多結晶シリコン膜２０３Ａ又はＰ型多結晶シリコン膜２０３Ｂからなる導電性拡散防止領域を設けてもよい。或いは、図８に示すように、シリサイド化防止膜２０７のみによって、ＮｉＳｉ膜２０９ＡとＮｉ3 Ｓｉ膜２０９Ｂとの間の相互拡散をある程度防止できる場合には、シリサイド化防止膜２０７の下側に、導電性拡散防止領域となるＮ型多結晶シリコン膜２０３Ａ又はＰ型多結晶シリコン膜２０３Ｂを残存させなくてもよい。ここで、ＮｉＳｉ膜２０９ＡとＮｉ3 Ｓｉ膜２０９Ｂとの間の相互拡散をある程度防止できる場合とは、Ｎｉ3 Ｓｉ膜２０９ＢがＮ型ＭＩＳトランジスタ形成領域の第１ゲート絶縁膜２０２Ａ上に達しない場合、又はＮｉＳｉ膜２０９ＡがＰ型ＭＩＳトランジスタ形成領域の第２ゲート絶縁膜２０２Ｂ上に達しない場合を意味する。
【００７１】
また、第２の実施形態において、フルシリサイドゲート電極を形成するためにＮｉ膜を用いたが、これに代えて、Ｃｏ膜、Ｔｉ膜又はＰｔ膜等の他の金属膜を用いてもよい。すなわち、フルシリサイドゲート電極は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。
【００７２】
また、第２の実施形態において、シリサイド化防止膜２０７として、酸化珪素膜を用いたが、これに代えて、窒化珪素（ＳｉＮ）膜、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜又はＷ膜等を用いてもよい。
【００７３】
また、第２の実施形態において、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜２０３Ｂの厚さを、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜２０３Ａの厚さよりも小さくした。しかし、これに代えて、又は、これに加えて、Ｐ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜２０８の厚さを、Ｎ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜２０８の厚さよりも大きくしてもよい。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００７５】
図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置、具体的にはデュアルゲート構造を有する半導体装置の製造方法の各工程を示すゲート幅方向の断面図を示している。
【００７６】
まず、図９（ａ）に示すように、例えばシリコンからなる半導体基板３００にＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを分離するための素子分離領域３０１を例えばＳＴＩ法によって形成する。その後、半導体基板３００上におけるＮ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にそれぞれ例えば酸化珪素膜からなる厚さ２ｎｍの第１ゲート絶縁膜３０２Ａ及び第２ゲート絶縁膜３０２Ｂを形成した後、半導体基板３００上に全面に亘って例えば厚さ１５０ｎｍの多結晶シリコン膜３０３を形成する。ここで、多結晶シリコン膜３０３の厚さは、後述する各種イオン注入におけるチャネル領域への注入防止を考慮して大きめに設定している。続いて、フォトリソグラフィー及びＲＩＥ法によって多結晶シリコン膜３０３並びにゲート絶縁膜３０２Ａ及び３０２Ｂを順次エッチングして多結晶シリコン膜３０３をゲート電極形状にパターニングする。図１１は、多結晶シリコン膜３０３がゲート電極形状にパターニングされた半導体基板３００の平面構成を示している。さらに、図示はしていないが、Ｎ型ＭＩＳトランジスタ形成領域にＮ型エクステンション領域及びＰ型ポケット領域を形成し、Ｐ型ＭＩＳトランジスタ形成領域にＰ型エクステンション領域及びＮ型ポケット領域を形成する。また、例えば厚さ１０ｎｍ程度のＴＥＯＳ膜及び例えば厚さ４０ｎｍ程度の窒化珪素膜を順次ＣＶＤ法によって堆積した後、当該ＴＥＯＳ膜及び窒化珪素膜をエッチングすることにより、当該ＴＥＯＳ膜及び窒化珪素膜からなるサイドウォールを、ゲート電極形状にパターニングされた多結晶シリコン膜３０３の側面に形成する。
【００７７】
次に、図９（ｂ）に示すように、多結晶シリコン膜３０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜３０４を形成する。次に、レジスト膜３０４をマスクとして、多結晶シリコン膜３０３にＮ型不純物である例えば燐（Ｐ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば２０ｋｅＶ、ドーズ量が例えば４×１０15／ｃｍ2 である。これにより、Ｎ型ソース・ドレイン領域（図示省略）が形成される。また、Ｎ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜３０３はＮ型多結晶シリコン膜３０３Ａとなる。その後、レジスト膜３０４を除去する。
【００７８】
尚、図９（ｂ）に示す工程において、レジスト膜３０４の開口領域は、非シリサイド化領域（図９（ｄ）に示すシリサイド化防止膜３０６の形成領域）を含む。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域３０１上の中央部から当該素子分離領域３０１上におけるＰ型ＭＩＳトランジスタ形成領域側に入り込んだ部分まで（好ましくは当該素子分離領域３０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部まで）にも拡がっている。
【００７９】
次に、図９（ｃ）に示すように、多結晶シリコン膜３０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜３０５を形成する。次に、レジスト膜３０５をマスクとして、多結晶シリコン膜３０３にＰ型不純物である例えばホウ素（Ｂ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば０．５ｋｅＶ、ドーズ量が３×１０15／ｃｍ2 である。これにより、Ｐ型ソース・ドレイン領域（図示省略）が形成される。また、Ｐ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜３０３はＰ型多結晶シリコン膜３０３Ｂとなる。その後、レジスト膜３０５を除去した後、半導体基板３００に熱処理を施すことによって、多結晶シリコン３０３に導入した不純物を活性化する。このとき、多結晶シリコン膜３０３中では不純物が拡散して、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との境界に（正確にはＰ型ＭＩＳトランジスタ形成領域側の素子分離領域３０１端部上に）ＰＮ境界が形成される。
【００８０】
尚、図９（ｃ）に示す工程において、レジスト膜３０５の開口領域は、非シリサイド化領域（図９（ｄ）に示すシリサイド化防止膜３０６の形成領域）を含まない。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域３０１上の中央部から当該素子分離領域３０１上におけるＮ型ＭＩＳトランジスタ形成領域側に入り込んだ部分までには形成されない。但し、当該開口領域は、当該素子分離領域３０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部にかかっていることが好ましい。
【００８１】
次に、図９（ｄ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間の素子分離領域３０１上に位置する多結晶シリコン膜３０３の少なくとも一部分を覆うようにシリサイド化防止膜３０６を形成する。具体的には、多結晶シリコン膜３０３上の全面に例えば厚さ５０ｎｍ程度の酸化珪素膜を形成した後、リソグラフィーによりシリサイド化防止膜形成領域を覆うレジスト膜３０７を形成する。その後、当該レジスト膜３０７をマスクとして前記酸化珪素膜に対してエッチングを行うことにより、シリサイド化防止膜３０６を形成した後、レジスト膜３０７を除去する。
【００８２】
尚、本実施形態では、シリサイド化防止膜３０６の一端を多結晶シリコン膜３０３中のＰＮ境界に位置合わせする。言い換えると、シリサイド化防止膜３０６は、素子分離領域３０１上に位置するＮ型多結晶シリコン膜３０３Ａ端部上に形成されており、シリサイド化防止膜３０６の中央部の下側にはＰＮ境界は存在しない。尚、ＰＮ境界は、図１０（ｃ）に示す工程でシリサイド化によりＮｉ3 Ｓｉ膜３０９Ｂとなる範囲内であれば、シリサイド化防止膜３０６の端部の下側に入り込んでいてもよい。すなわち、シリサイド化防止膜３０６の端部とＰＮ境界とが重なっていてもよい。
【００８３】
次に、多結晶シリコン膜３０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜（図示省略）を形成する。ここで、当該レジスト膜の開口領域は、シリサイド化防止膜３０６に一部かかってもよい。次に、当該レジスト膜をマスクとして、Ｎ型多結晶シリコン膜３０３Ａに対してエッチングを行い、図１０（ａ）に示すように、その上部を例えば厚さ８０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜３０３Ａの厚さは例えば７０ｎｍ程度である。その後、当該レジスト膜を除去する。
【００８４】
続いて、多結晶シリコン膜３０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜（図示省略）を形成する。ここで、当該レジスト膜の開口領域は、シリサイド化防止膜３０６に一部かかってもよい。次に、当該レジスト膜をマスクとして、Ｐ型多結晶シリコン膜３０３Ｂに対してエッチングを行い、図１０（ａ）に示すように、その上部を例えば厚さ１１０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜３０３Ｂの厚さは例えば４０ｎｍ程度である。その後、当該レジスト膜を除去する。
【００８５】
次に、図１０（ｂ）に示すように、多結晶シリコン膜３０３上及びシリサイド化防止膜３０６上に例えば厚さ１２０ｎｍ程度のニッケル（Ｎｉ）膜３０８を堆積した後、半導体基板３００に例えば３２０℃程度の温度で３０秒間程度の熱処理を加え、それによって多結晶シリコン膜３０３とＮｉ膜３０８との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜３０８を選択的に除去した後、半導体基板３００に対して例えば５２０℃程度の温度で３０秒間程度の熱処理を追加的に実施する。これによって、図１０（ｃ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉＳｉ膜３０９Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉ3 Ｓｉ膜３０９Ｂを形成する。また、このとき、素子分離領域３０１上には、言い換えると、シリサイド化防止膜３０７の下側には、未反応のＮ型多結晶シリコン膜３０３Ａが、ＮｉＳｉ膜３０９ＡとＮｉ3 Ｓｉ膜３０９Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。
【００８６】
尚、本実施形態では、多結晶シリコン膜３０３とＮｉ膜３０８とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜３０９Ａからなるフルシリサイドゲート電極が第１ゲート絶縁膜３０２Ａと接するように形成されると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜３０９Ｂからなるフルシリサイドゲート電極が第２ゲート絶縁膜３０２Ｂと接するように形成される。
【００８７】
以上に説明したように、第３の実施形態によると、フルシリサイド化したデュアルゲート電極中におけるＮｉＳｉ膜３０９ＡとＮｉ3 Ｓｉ膜３０９Ｂとの境界部分に、相互拡散を防止する導電性拡散防止領域となるＮ型多結晶シリコン膜３０３Ａを残存させる。このため、シリサイド間の相互拡散に起因してＮｉＳｉ膜３０９Ａ及びＮｉ3 Ｓｉ膜３０９Ｂの形状が変化したり又はＮｉＳｉ膜３０９Ａ及びＮｉ3 Ｓｉ膜３０９Ｂの組成が不安定になる等の問題を防止することができる。従って、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができる。
【００８８】
また、第３の実施形態によると、導電性拡散防止領域は、ＰＮ境界の存在しないＮ型多結晶シリコン膜３０３Ａであるため、導電性拡散防止領域を設けることに起因するゲート電極の高抵抗化を防止することができる。
【００８９】
尚、第３の実施形態において、Ｎ型多結晶シリコン膜３０３Ａを導電性拡散防止領域として用いたが、これに代えて、Ｐ型多結晶シリコン膜３０３Ｂを導電性拡散防止領域として用いてもよい。また、多結晶シリコン膜３０３を導電性拡散防止領域として用いたが、これに代えて、アモルファスシリコン膜を用いてもよい。
【００９０】
また、第３の実施形態において、導電性拡散防止領域としてシリコンを用いたが、これに代えて、他の導電性材料、例えばシリコンゲルマニウム等を用いてもよい。
【００９１】
また、第３の実施形態において、素子分離領域３０１の上面からシリサイド化防止膜３０６の下面まで達するように、Ｎ型多結晶シリコン膜３０３Ａからなる導電性拡散防止領域を設けた。しかし、これに代えて、例えば図１２に示すように、素子分離領域３０１上に位置するゲート電極の下部のみに導電性拡散防止領域（例えばＮ型多結晶シリコン膜３０３Ａ）を設けると共に、ＮｉＳｉ膜３０９Ａ及びＮｉ3 Ｓｉ膜３０９Ｂの両方又は一方を当該導電性拡散防止領域の上側に延びるように形成してもよい。
【００９２】
また、第３の実施形態において、フルシリサイドゲート電極を形成するためにＮｉ膜を用いたが、これに代えて、Ｃｏ膜、Ｔｉ膜又はＰｔ膜等の他の金属膜を用いてもよい。すなわち、フルシリサイドゲート電極は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。
【００９３】
また、第３の実施形態において、シリサイド化防止膜３０６として、酸化珪素膜を用いたが、これに代えて、窒化珪素（ＳｉＮ）膜、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜又はＷ膜等を用いてもよい。
【００９４】
また、第３の実施形態において、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜３０３Ｂの厚さを、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜３０３Ａの厚さよりも小さくした。しかし、これに代えて、又は、これに加えて、Ｐ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜３０８の厚さを、Ｎ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜３０８の厚さよりも大きくしてもよい。
【００９５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００９６】
図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置、具体的にはデュアルゲート構造を有する半導体装置の製造方法の各工程を示すゲート幅方向の断面図を示している。
【００９７】
まず、図１３（ａ）に示すように、例えばシリコンからなる半導体基板４００にＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを分離するための素子分離領域４０１を例えばＳＴＩ法によって形成する。その後、半導体基板４００上におけるＮ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にそれぞれ例えば酸化珪素膜からなる厚さ２ｎｍの第１ゲート絶縁膜４０２Ａ及び第２ゲート絶縁膜４０２Ｂを形成した後、半導体基板４００上に全面に亘って例えば厚さ１５０ｎｍの多結晶シリコン膜４０３を順次形成する。ここで、多結晶シリコン膜４０３の厚さは、後述する各種イオン注入におけるチャネル領域への注入防止を考慮して大きめに設定している。続いて、フォトリソグラフィー及びＲＩＥ法によって多結晶シリコン膜４０３並びにゲート絶縁膜４０２Ａ及び４０２Ｂを順次エッチングして多結晶シリコン膜４０３をゲート電極形状にパターニングする。図１５は、多結晶シリコン膜４０３がゲート電極形状にパターニングされた半導体基板４００の平面構成を示している。さらに、図示はしていないが、Ｎ型ＭＩＳトランジスタ形成領域にＮ型エクステンション領域及びＰ型ポケット領域を形成し、Ｐ型ＭＩＳトランジスタ形成領域にＰ型エクステンション領域及びＮ型ポケット領域を形成する。また、例えば厚さ１０ｎｍ程度のＴＥＯＳ膜及び例えば厚さ４０ｎｍ程度の窒化珪素膜を順次ＣＶＤ法によって堆積した後、当該ＴＥＯＳ膜及び窒化珪素膜をエッチングすることにより、当該ＴＥＯＳ膜及び窒化珪素膜からなるサイドウォールを、ゲート電極形状にパターニングされた多結晶シリコン膜４０３の側面に形成する。
【００９８】
次に、図１３（ｂ）に示すように、多結晶シリコン膜４０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜４０４を形成する。次に、レジスト膜４０４をマスクとして、多結晶シリコン膜４０３にＮ型不純物である例えば燐（Ｐ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば２０ｋｅＶ、ドーズ量が例えば４×１０15／ｃｍ2 である。これにより、Ｎ型ソース・ドレイン領域（図示省略）が形成される。また、Ｎ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜４０３はＮ型多結晶シリコン膜４０３Ａとなる。その後、レジスト膜４０４を除去する。
【００９９】
尚、図１３（ｂ）に示す工程において、レジスト膜４０４の開口領域は、非シリサイド化領域（図１４（ｂ）に示すシリサイド化防止膜４０８の形成領域）を含む。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域４０１上の中央部から当該素子分離領域４０１上におけるＰ型ＭＩＳトランジスタ形成領域側に入り込んだ部分まで（好ましくは当該素子分離領域４０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部まで）にも拡がっている。
【０１００】
次に、図１３（ｃ）に示すように、多結晶シリコン膜４０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜４０５を形成する。次に、レジスト膜４０５をマスクとして、多結晶シリコン膜４０３にＰ型不純物である例えばホウ素（Ｂ+ ）をイオン注入によって導入する。注入条件は、注入エネルギーが例えば０．５ｋｅＶ、ドーズ量が３×１０15／ｃｍ2 である。これにより、Ｐ型ソース・ドレイン領域（図示省略）が形成される。また、Ｐ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜４０３はＰ型多結晶シリコン膜４０３Ｂとなる。その後、レジスト膜４０５を除去した後、半導体基板４００に熱処理を施すことによって、多結晶シリコン４０３に導入した不純物を活性化する。このとき、多結晶シリコン膜４０３中では不純物が拡散して、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との境界に（正確にはＰ型ＭＩＳトランジスタ形成領域側の素子分離領域４０１端部上に）ＰＮ境界が形成される。
【０１０１】
尚、図１３（ｃ）に示す工程において、レジスト膜４０５の開口領域は、非シリサイド化領域（図１４（ｂ）に示すシリサイド化防止膜４０８の形成領域）を含まない。言い換えると、当該開口領域は、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域４０１上の中央部から当該素子分離領域４０１上におけるＮ型ＭＩＳトランジスタ形成領域側に入り込んだ部分までには形成されない。但し、当該開口領域は、当該素子分離領域４０１上におけるＰ型ＭＩＳトランジスタ形成領域側の端部にかかっていることが好ましい。
【０１０２】
次に、図１３（ｄ）に示すように、多結晶シリコン膜４０３上に、Ｐ型ＭＩＳトランジスタ形成領域を覆い且つＮ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜４０６を形成する。次に、レジスト膜４０６をマスクとして、Ｎ型多結晶シリコン膜４０３Ａに対してエッチングを行い、その上部を例えば厚さ８０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜４０３Ａの厚さは例えば７０ｎｍ程度である。その後、レジスト膜４０６を除去する。
【０１０３】
尚、図１３（ｄ）に示す工程において、レジスト膜４０６の開口領域は、非シリサイド化領域（図１４（ｂ）に示すシリサイド化防止膜４０８の形成領域）を含まない。従って、当該非シリサイド化領域に位置するＮ型多結晶シリコン膜４０３Ａの厚さは、堆積時点と同じ１５０ｎｍ程度である。
【０１０４】
次に、図１４（ａ）に示すように、多結晶シリコン膜４０３上に、Ｎ型ＭＩＳトランジスタ形成領域を覆い且つＰ型ＭＩＳトランジスタ形成領域に開口を有するレジスト膜４０７を形成する。次に、レジスト膜４０７をマスクとして、Ｐ型多結晶シリコン膜４０３Ｂに対してエッチングを行い、その上部を例えば厚さ１１０ｎｍ程度除去する。すなわち、当該エッチング後においては、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜４０３Ｂの厚さは例えば４０ｎｍ程度である。その後、レジスト膜４０７を除去する。
【０１０５】
尚、図１４（ａ）に示す工程において、レジスト膜４０７の開口領域は、非シリサイド化領域（図１４（ｂ）に示すシリサイド化防止膜４０８の形成領域）を含むように、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域との間に位置する素子分離領域４０１上の中央部まで設けられていることが好ましい。従って、当該非シリサイド化領域に位置するＮ型多結晶シリコン膜４０３Ａの厚さも例えば４０ｎｍ程度まで小さくなる結果、素子分離領域４０１上においてＮ型多結晶シリコン膜４０３Ａには例えば高さ３０ｎｍ程度の段差が生じる。
【０１０６】
次に、図１４（ｂ）に示すように、Ｎ型多結晶シリコン膜４０３Ａの前記段差側面にシリサイド化防止膜４０８を形成する。すなわち、シリサイド化防止膜４０８は、素子分離領域４０１上に位置する多結晶シリコン膜４０３の少なくとも一部分を覆う。具体的には、多結晶シリコン膜４０３上の全面に例えば厚さ５０ｎｍ程度の酸化珪素膜を形成した後、当該酸化珪素膜の全面に対してエッチングを行うことによって、前記段差側面にサイドウォール保護膜となるシリサイド化防止膜４０８を形成する。
【０１０７】
尚、本実施形態では、シリサイド化防止膜４０８を多結晶シリコン膜４０３中のＰＮ境界と重ならないように形成する。言い換えると、シリサイド化防止膜４０８下側の多結晶シリコン膜４０３中にはＰＮ境界は存在しない。尚、ＰＮ境界は、図１４（ｄ）に示す工程でシリサイド化によりＮｉ3 Ｓｉ膜４１０Ｂとなる範囲内であれば、シリサイド化防止膜４０８の端部の下側に入り込んでいてもよい。すなわち、シリサイド化防止膜４０８の端部とＰＮ境界とが重なっていてもよい。
【０１０８】
次に、図１４（ｃ）に示すように、多結晶シリコン膜４０３上及びシリサイド化防止膜４０８上に例えば厚さ１２０ｎｍ程度のニッケル（Ｎｉ）膜４０９を堆積した後、半導体基板４００に例えば３２０℃程度の温度で３０秒間程度の熱処理を加え、それによって多結晶シリコン膜４０３とＮｉ膜４０９との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜４０９を選択的に除去した後、半導体基板４００に対して例えば５２０℃程度の温度で３０秒間程度の熱処理を追加的に実施する。これによって、図１４（ｄ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉＳｉ膜４１０Ａを形成すると共にＰ型ＭＩＳトランジスタ形成領域のゲート電極となるＮｉ3 Ｓｉ膜４１０Ｂを形成する。また、このとき、素子分離領域４０１上には、言い換えると、シリサイド化防止膜４０８の下側には、未反応のＮ型多結晶シリコン膜４０３Ａが、ＮｉＳｉ膜４１０ＡとＮｉ3 Ｓｉ膜４１０Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。
【０１０９】
尚、本実施形態では、多結晶シリコン膜４０３とＮｉ膜４０９とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域にはＮｉＳｉ膜４１０Ａからなるフルシリサイドゲート電極が第１ゲート絶縁膜４０２Ａと接するように形成されると共にＰ型ＭＩＳトランジスタ形成領域にはＮｉ3 Ｓｉ膜４１０Ｂからなるフルシリサイドゲート電極が第２ゲート絶縁膜４０２Ｂと接するように形成される。
【０１１０】
以上に説明したように、第４の実施形態によると、フルシリサイド化したデュアルゲート電極中におけるＮｉＳｉ膜４１０ＡとＮｉ3 Ｓｉ膜４１０Ｂとの境界部分に、相互拡散を防止する導電性拡散防止領域となるＮ型多結晶シリコン膜４０３Ａを残存させる。このため、シリサイド間の相互拡散に起因してＮｉＳｉ膜４１０Ａ及びＮｉ3 Ｓｉ膜４１０Ｂの形状が変化したり又はＮｉＳｉ膜４１０Ａ及びＮｉ3 Ｓｉ膜４１０Ｂの組成が不安定になる等の問題を防止することができる。従って、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができる。
【０１１１】
また、第４の実施形態によると、導電性拡散防止領域は、ＰＮ境界の存在しないＮ型多結晶シリコン膜４０３Ａであるため、導電性拡散防止領域を設けることに起因するゲート電極の高抵抗化を防止することができる。
【０１１２】
尚、第４の実施形態において、Ｎ型多結晶シリコン膜４０３Ａを導電性拡散防止領域として用いたが、これに代えて、Ｐ型多結晶シリコン膜４０３Ｂを導電性拡散防止領域として用いてもよい。また、多結晶シリコン膜４０３を導電性拡散防止領域として用いたが、これに代えて、アモルファスシリコン膜を用いてもよい。
【０１１３】
また、第４の実施形態において、導電性拡散防止領域としてシリコンを用いたが、これに代えて、他の導電性材料、例えばシリコンゲルマニウム等を用いてもよい。
【０１１４】
また、第４の実施形態において、素子分離領域４０１の上面からシリサイド化防止膜４０８の下面まで達するように、Ｎ型多結晶シリコン膜４０３Ａからなる導電性拡散防止領域を設けた。しかし、これに代えて、例えば図１６に示すように、素子分離領域４０１上に位置するゲート電極の下部のみに導電性拡散防止領域（例えばＮ型多結晶シリコン膜４０３Ａ）を設けると共に、ＮｉＳｉ膜４１０Ａ及びＮｉ3 Ｓｉ膜４１０Ｂの両方又は一方を当該導電性拡散防止領域の上側に延びるように形成してもよい。
【０１１５】
また、第４の実施形態において、フルシリサイドゲート電極を形成するためにＮｉ膜を用いたが、これに代えて、Ｃｏ膜、Ｔｉ膜又はＰｔ膜等の他の金属膜を用いてもよい。すなわち、フルシリサイドゲート電極は、Ｃｏ、Ｔｉ、Ｎｉ及びＰｔの少なくとも１つを含んでいてもよい。
【０１１６】
また、第４の実施形態において、シリサイド化防止膜４０８として、酸化珪素膜を用いたが、これに代えて、窒化珪素（ＳｉＮ）膜、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜又はＷ膜等を用いてもよい。
【０１１７】
また、第４の実施形態において、Ｐ型ＭＩＳトランジスタ形成領域のゲート電極となるＰ型多結晶シリコン膜４０３Ｂの厚さを、Ｎ型ＭＩＳトランジスタ形成領域のゲート電極となるＮ型多結晶シリコン膜４０３Ａの厚さよりも小さくした。しかし、これに代えて、又は、これに加えて、Ｐ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜４０９の厚さを、Ｎ型ＭＩＳトランジスタ形成領域に位置するＮｉ膜４０９の厚さよりも大きくしてもよい。
【産業上の利用可能性】
【０１１８】
本発明は、半導体装置及びその製造方法に関し、デュアルゲート構造を有する半導体装置に適用した場合には、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させることができ、非常に有用である。
【図面の簡単な説明】
【０１１９】
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図３】図３は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の一構成例を示すゲート幅方向の断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図７】図７は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。
【図８】図８は、本発明の第２の実施形態に係る半導体装置の一構成例を示すゲート幅方向の断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１１】図１１は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。
【図１２】図１２は、本発明の第３の実施形態に係る半導体装置の一構成例を示すゲート幅方向の断面図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１５】図１５は、本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す平面図である。
【図１６】図１６は、本発明の第４の実施形態に係る半導体装置の一構成例を示すゲート幅方向の断面図である。
【図１７】図１７（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１８】図１８（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート幅方向の断面図である。
【図１９】図１９は、従来の半導体装置の製造方法の一工程を示す平面図である。
【符号の説明】
【０１２０】
１００、２００、３００、４００    半導体基板
１０１、２０１、３０１、４０１    素子分離領域
１０２、２０２、３０２、４０２    ゲート絶縁膜
１０３、２０３、３０３、４０３    多結晶シリコン膜
１０３Ａ、２０３Ａ、３０３Ａ、４０３Ａ  Ｎ型多結晶シリコン膜
１０３Ｂ、２０３Ｂ、３０３Ｂ、４０３Ｂ  Ｐ型多結晶シリコン膜
１０４、１０５、１０７、１０８、２０４、２０５、２０６、３０４、３０５、３０７、４０４、４０５、４０６、４０７    レジスト膜
１０６、２０７、３０６、４０８    シリサイド化防止膜
１０９、２０８、３０８、４０９    Ｎｉ膜
１１０Ａ、２０９Ａ、３０９Ａ、４１０Ａ  ＮｉＳｉ膜
１１０Ｂ、２０９Ｂ、３０９Ｂ、４１０Ｂ  Ｎｉ3 Ｓｉ膜
【図１】
2007088372.tif 000003
【図２】
2007088372.tif 000004
【図３】
2007088372.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007088372.tif 000009
【図８】
2007088372.tif 000010
【図９】
2007088372.tif 000011
【図１０】
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【図１１】
2007088372.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2007088372.tif 000017
【図１６】
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【図１７】
2007088372.tif 000019
【図１８】
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【図１９】
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