(57)【要約】      （修正有）【課題】金属含有量の異なるフルシリサイドゲート電極を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置を提供する。【解決手段】半導体基板１０１上に設けられたゲート絶縁膜１１０と、前記ゲート絶縁膜１１０上に設けられたｎ型ＭＩＳＦＥＴのシリサイドゲート電極１３６と、前記ゲート絶縁膜１１０上に設けられ、前記ｎ型ＭＩＳＦＥＴのシリサイドゲート電極１３６よりも膜厚が薄いｐ型ＭＩＳＦＥＴのシリサイドゲート電極１３５を備える。ｐ型ＭＩＳＦＥＴのシリサイドゲート電極１３５は、ｎ型ＭＩＳＦＥＴのシリサイドゲート電極１３６の金属含有率よりも高い金属含有率を有する。【選択図】図２１
2007157744.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上にマスク材料を堆積し、
前記マスク材料をゲート電極パターンに成形し、
成形後の前記マスク材料をマスクとして前記ゲート電極材料をゲート電極パターンに加工し、
加工後の前記ゲート電極材料の側面にスペーサを形成し、
前記ゲート電極材料上および前記半導体基板上に層間絶縁膜を堆積し、
前記マスク材料の上面が露出するまで前記層間絶縁膜を研磨し、
ｐ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を選択的に除去することによって、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、
前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料上に第１の金属膜を堆積し、
前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料と前記第１の金属膜とを反応させることによって該ゲート電極材料に第１のシリサイド化を施し、
前記ｎ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｎ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、
前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料上に第２の金属膜を堆積し、
前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料と前記第２の金属膜とを反応させることによって該ゲート電極材料に第２のシリサイド化を施すことを具備する半導体装置の製造方法。
【請求項２】
前記第２のシリサイド化の後、前記ｐ型ＭＩＳＦＥＴのゲート電極の金属含有率は、前記ｎ型ＭＩＳＦＥＴのゲート電極の金属含有率よりも高いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上に第１のマスク材料を堆積し、
前記マスク材料をゲート電極パターンに成形し、
成形後の前記マスク材料をマスクとして前記ゲート電極材料をゲート電極パターンに加工し、
加工後の前記ゲート電極材料の側面にスペーサを形成し、
前記ゲート電極材料上および前記半導体基板上に層間絶縁膜を堆積し、
前記マスク材料の上面が露出するまで前記層間絶縁膜を研磨し、
ｐ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、
前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上部をエッチングし、
ｎ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｎ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、
前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料上に金属膜を堆積し、
前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料と前記金属膜とを反応させることによって該ゲート電極材料をシリサイド化することを具備する半導体装置の製造方法。
【請求項４】
前記金属膜と前記ゲート電極材料とを反応させた後、前記ｐ型ＭＩＳＦＥＴのゲート電極の金属含有率は、前記ｎ型ＭＩＳＦＥＴのゲート電極の金属含有率よりも高いことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたｎ型ＭＩＳＦＥＴのシリサイドゲート電極と、
前記ゲート絶縁膜上に設けられ、前記ｎ型ＭＩＳＦＥＴのシリサイドゲート電極よりも膜厚が薄いｐ型ＭＩＳＦＥＴのシリサイドゲート電極であって、前記ｎ型ＭＩＳＦＥＴのシリサイドゲート電極の金属含有率よりも高い金属含有率を有するｐ型ＭＩＳＦＥＴのシリサイドゲート電極とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ポリシリコンゲート電極を用いた場合、ゲート電極に電圧を印加したときに、ゲート電極が空乏化しやすい。これは、チャネル領域の反転容量が小さくなるというデメリットをもたらす。ゲート電極の空乏化を抑制するために、メタルゲート電極が採用される。メタルゲート電極の一種類として、フルシリサイドゲート電極が開発されている。フルシリサイドゲート電極は、ポリシリコンゲートの全てをニッケル等の金属と反応させることによってシリサイド化したゲート電極である。
【０００３】
また、近年、ゲート絶縁膜の薄膜化および高誘電率化が進み、ＨｆＳｉＯＮやＨｆＯ２等の高誘電体材料がゲート絶縁膜として考慮されている。このような高誘電体材料をゲート絶縁膜として利用した場合、ｐ型ＭＩＳＦＥＴの閾値電圧が大幅に負側へシフトする。この閾値電圧の変化は、フルシリサイドゲート電極を採用した場合であっても観測された。
【０００４】
従来、フルシリサイドゲート電極を採用しつつ、ｐ型ＭＩＳＦＥＴの閾値電圧の変化を抑制するために、不純物をゲート電極へ大量に注入していた（非特許文献１、非特許文献２）。しかし、大量のドーパントを注入した場合、ｐ型ＭＩＳＦＥＴにおいてｐ型不純物（特に、ボロン）が半導体基板まで突き抜けてしまい、これにより閾値電圧のばらつきおよびキャリア移動度の低下をもたらすという問題が生じた。
【０００５】
一方、ｎ型ＭＩＳＦＥＴよりも金属含有量の多い金属リッチシリサイドをｐ型ＭＩＳＦＥＴのゲート電極として用いると、ゲート絶縁膜が高誘電体材料であっても、ｐ型ＭＩＳＦＥＴの閾値電圧は適正値になる (非特許文献３)。しかし、ｎ型ＭＩＳＦＥＴのゲート電極に同じ金属リッチシリサイドを適用すると、ｎ型ＭＩＳＦＥＴの閾値電圧が適正値からシフトするという問題が生じた。
【非特許文献１】Kedzierski et al.  IEDM Tech. Dig. 247(2002)
【非特許文献２】Kedzierski et al.  IEDM Tech. Dig. 315(2003)
【非特許文献３】Takahashi et al.  IEDM Tech. Dig. 91(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのフルシリサイドゲート電極の金属含有量を適切に制御することができる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上にマスク材料を堆積し、前記マスク材料をゲート電極パターンに成形し、成形後の前記マスク材料をマスクとして前記ゲート電極材料をゲート電極パターンに加工し、加工後の前記ゲート電極材料の側面にスペーサを形成し、前記ゲート電極材料上および前記半導体基板上に層間絶縁膜を堆積し、前記マスク材料の上面が露出するまで前記層間絶縁膜を研磨し、ｐ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を選択的に除去することによって、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料上に第１の金属膜を堆積し、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料と前記第１の金属膜とを反応させることによって該ゲート電極材料に第１のシリサイド化を施し、前記ｎ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｎ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料上に第２の金属膜を堆積し、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料と前記第２の金属膜とを反応させることによって該ゲート電極材料に第２のシリサイド化を施すことを具備する。
【０００８】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上に第１のマスク材料を堆積し、前記マスク材料をゲート電極パターンに成形し、成形後の前記マスク材料をマスクとして前記ゲート電極材料をゲート電極パターンに加工し、加工後の前記ゲート電極材料の側面にスペーサを形成し、前記ゲート電極材料上および前記半導体基板上に層間絶縁膜を堆積し、前記マスク材料の上面が露出するまで前記層間絶縁膜を研磨し、ｐ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、前記ｐ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上部をエッチングし、ｎ型ＭＩＳＦＥＴ形成領域にある前記マスク材料を除去することによって、前記ｎ型ＭＩＳＦＥＴ形成領域のゲート電極材料の上面を露出させ、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料上に金属膜を堆積し、前記ｐ型ＭＩＳＦＥＴおよび前記ｎ型ＭＩＳＦＥＴの各ゲート電極材料と前記金属膜とを反応させることによって該ゲート電極材料をシリサイド化することを具備する。
【０００９】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたｎ型ＭＩＳＦＥＴのシリサイドゲート電極と、前記ゲート絶縁膜上に設けられ、前記ｎ型ＭＩＳＦＥＴのシリサイドゲート電極よりも膜厚が薄いｐ型ＭＩＳＦＥＴのシリサイドゲート電極であって、前記ｎ型ＭＩＳＦＥＴのシリサイドゲート電極の金属含有率よりも高い金属含有率を有するｐ型ＭＩＳＦＥＴのシリサイドゲート電極とを備える。
【発明の効果】
【００１０】
本発明による半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのフルシリサイドゲート電極の金属含有量が適切に制御された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１から図２１は、本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図である。まず、シリコン基板１０１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ（Shallow Trench Isolation）１０２を形成する。シリコン基板１０１の表面に犠牲酸化膜１０３を形成する。
【００１３】
次に、図２に示すようにｎ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field-Effect Transistor）形成領域をフォトレジスト１０４で被覆する。ｎ型ウェルを形成するために、ｐ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐）をイオン注入する。なお、燐の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。図示はしないが、同様に、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｐ型ウェルを形成するために、ｎ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ボロン）をイオン注入する。続いて、これらの不純物を熱拡散させることによって、図３に示すように、ｎ型ウェル１０６およびｐ型ウェル１０７を形成する。
【００１４】
ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。０．５〜５％の希フッ酸で表面洗浄をした直後に、約０．５ｎｍのシリコン酸化膜１１０を形成し、さらにテトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、２．０ｎｍの膜厚のハフニウム珪酸化（ＨｆＳｉＯ）膜をシリコン基板１０上に形成する。
【００１５】
次に、熱処理によりＨｆＳｉＯ膜を緻密化した後、窒素プラズマ雰囲気中あるいはＮＨ３雰囲気中で熱処理を行って、ＨｆＳｉＯ膜をハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜１０９に改質する。これにより、図４に示す構造が得られる。このＨｆＳｉＯＮ膜１０９およびシリコン酸化膜１１０がゲート絶縁膜として機能する。
【００１６】
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート電極材料として、アモルファスシリコン膜または多結晶シリコン膜１１１（以下、シリコン膜１１１という）をＨｆＳｉＯＮ膜１０９上に堆積する。続いて、図５に示すように、フォトレジスト１１２でｐ型ＭＩＳＦＥＴ形成領域を被覆し、ｎ型ＭＩＳＦＥＴ形成領域上のシリコン膜１１１にｎ型不純物（例えば、アンチモン（Ｓｂ））をイオン注入する。
【００１７】
次に、マスク材料として、シリコン酸化膜またはシリコン窒化膜（以下、マスク材料という）１１４をシリコン膜１１１上に堆積する。続いて、図６に示すように、フォトリソグラフィ技術を用いて、マスク材料１１４をゲート電極パターンにパターニングする。
【００１８】
レジスト１１５の除去後、図７に示すように、マスク材料１１４をハードマスクとして用いて、シリコン膜１１１をゲート電極パターンに加工する。このとき、ｎ型ＭＩＳＦＥＴのゲート電極１１１ａにはｎ型不純物が注入されているが、ｐ型ＭＩＳＦＥＴのゲート電極１１１ｂには不純物が注入されていない。
【００１９】
その後、ゲート電極材料１１１ａ、１１１ｂの下にあるＨｆＳｉＯＮ膜１０９を残したまま、希フッ酸等でＨｆＳｉＯＮ膜１０９を除去する。このとき、マスク材料１１４が全部エッチングされないようにフッ酸濃度およびエッチング時間を選択する。尚且つ、フッ酸濃度およびエッチング時間は高誘電率絶縁膜の膜種や膜厚にも依存する。例えば、フッ酸濃度は１％以下とし、エッチング時間は３００秒以下とすることが好ましい。尚、シリコン酸化膜１１０は約０．５ｎｍと非常に薄いため、通常、ＨｆＳｉＯＮ膜１０９のエッチング時に除去されてしまう。しかし、シリコン酸化膜１１０はシリコン基板１０１の表面上に残っていても問題はない。
【００２０】
次に、ゲート電極材料１１１ａ、１１１ｂの側面およびシリコン基板１０１の表面をわずかに酸化する。このとき、０．２％の酸素を含む雰囲気中において１０００℃で約５秒間、酸化処理を行った。これにより形成された酸化膜の膜厚は約２ｎｍであった。その後、図９に示すように、ＣＶＤ法を用いてシリコン酸化膜またはシリコン窒化膜からなるオフセットスペーサ１１６を形成する。
【００２１】
図１０に示すように、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１１７で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ボロン）をイオン注入する。図示はしないが、同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００２２】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化することによって、図１１に示すように、ｐ型のエクステンション領域１１９およびｎ型のエクステンション領域１２０が形成される。
【００２３】
次に、図１２に示すように、ＣＶＤ法を用いて、シリコン窒化膜からなるサイドウォールスペーサ１２１をゲート電極材料１１１ａおよび１１１ｂ上およびシリコン基板１０１上に堆積する。その後、ＲＩＥ（Reactive Ion Etching）を用いて、サイドウォールスペーサ１２１を異方的にエッチングする。これにより、ゲート電極材料１１１ａおよび１１１ｂの側面にオフセットスペーサ１１６およびサイドウォールスペーサ１２１を残す。
【００２４】
次に、図１３に示すように、フォトリソグラフィ技術を用いて、フォトレジスト１２２でｎ型ＭＩＳＦＥＴ領域を被覆する。フォトレジスト１２２、マスク材料１１４およびスペーサ１１６、１２１をマスクとして用いて、ｐ型不純物（例えば、ボロン）をｐ型ＭＩＳＦＥＴ形成領域にイオン注入する。図示はしないが、同様に、ｐ型ＭＩＳＦＥＴ領域をフォトレジストで被覆し、ｎ型不純物（例えば、ボロン）をｎ型ＭＩＳＦＥＴ形成領域にイオン注入する。
【００２５】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化することによって、図１４に示すようにｐ型のソース・ドレイン拡散層１２４とｎ型のソース・ドレイン拡散層１２５が形成される。
【００２６】
本実施形態では、上記のように、エクステンション拡散層のイオン注入をソース・ドレイン拡散層のイオン注入前に行っているが、ソース・ドレイン拡散層を形成した後に、エクステンション拡散層を形成しても良い。この場合、サイドウォールスペーサーを一度除去した後にエクステンション拡散層を形成し、その後、サイドウォールスペーサーを形成することになる。
【００２７】
次に、シリコン基板１０１上にニッケル膜およびチタンナイトライド膜を堆積する。続いて、シリコン基板１０１を熱処理することによって、図１５に示すようにソース・ドレイン拡散層１２４、１２５上にニッケルシリサイド１２６が形成される。さらに、チタンナイトライド膜および未反応のニッケル膜を除去する。
【００２８】
次に、ＣＶＤ法を用いて、第２のマスク材料としてのシリコン窒化膜１２７およびシリコン酸化膜からなる層間絶縁膜１２８をゲート電極材料１１１ａ、１１１ｂおよびシリコン基板１０１上に堆積する。シリコン窒化膜１２７および層間絶縁膜１２８は、後の工程においてエッチングストッパとしても機能する。ＣＭＰ（Chemical-Mechanical Polishing）を用いて、マスク材料１１４が露出するまでシリコン窒化膜１２７および層間絶縁膜１２８を研磨する。フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１２９で被覆する。続いて、フォトレジスト１２９、シリコン窒化膜１２７および層間絶縁膜１２８をマスクとして用いて、ゲート電極材料１１１ｂ上のマスク材料１１４をエッチングする。これにより、図１６に示す構造が得られる。
【００２９】
フォトレジスト１２９の除去後、図１７に示すように、第１の金属膜としてニッケル膜１３０および窒化チタン（ＴｉＮ）膜１３１をゲート電極材料１１１ｂ上に堆積する。このとき、ニッケル膜１３０の膜厚は、ゲート電極材料１１１ｂの膜厚の１．１〜１．２倍である。
【００３０】
次に、３５０℃〜４５０℃のもとで熱処理を行い、ゲート電極材料１１１ｂとニッケル膜１３０とを反応させる。このとき、ゲート電極材料１１１ｂはＮｉ２Ｓｉ膜１３２になるまでフルシリサイド化される（第１のシリサイド化）。その後、未反応のニッケル膜１３０およびＴｉＮ膜１３１を除去する。これにより、図１８に示す構造が得られる。
【００３１】
ここで、ゲート電極材料１１１ｂのニッケル含有量は、ニッケル膜１３０とゲート電極材料１１１ｂとの膜厚比によって制御することができる。通常、シリサイド用の金属膜の膜厚がポリシリコンゲート電極の膜厚の０．５〜０．７倍であるとき、ポリシリコンゲート電極はＮｉＳｉにシリサイド化される。シリサイド用の金属膜の膜厚がポリシリコンゲート電極の膜厚の１．１〜１．２倍であるとき、ポリシリコンゲート電極はＮｉ２Ｓｉにシリサイド化される。さらに、シリサイド用の金属膜の膜厚がポリシリコンゲート電極の膜厚の１．５〜２倍であるとき、ポリシリコンゲート電極はＮｉ３Ｓｉにシリサイド化される。よって、第１のシリサイド化によって、ゲート電極材料１１１ｂはＮｉ２Ｓｉ膜１３２にシリサイド化される。
【００３２】
次に、図１９に示すように、ゲート電極材料１１１ａ上のマスク材料１１４を除去することによって、ゲート電極材料１１１ａの上面が露出する。このとき、層間絶縁膜１２８およびＮｉ２Ｓｉ膜１３２もエッチングされて表面が幾分後退する。
【００３３】
次に、図２０に示すように、第２の金属膜としてニッケル膜１３３および窒化チタン（ＴｉＮ）膜１３４をｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの各ゲート電極材料１１１ａ、１３２上に堆積する。このとき、ニッケル膜１３３の膜厚は、ゲート電極材料１１１ａの膜厚の０．５〜０．７倍である。
【００３４】
次に、３５０℃〜４５０℃のもとで熱処理を行い、ゲート電極材料１１１ａ、１３２とニッケル膜１３０とを反応させる。このとき、ゲート電極材料１１１ｂがＮｉＳｉ膜１３６になるまでフルシリサイド化し、かつ、ゲート電極材料１３２がＮｉ３Ｓｉ膜１３５になるまでフルシリサイド化する（第２のシリサイド化）。ゲート電極材料１１１ａのニッケル含有量は、上述のようにニッケル膜１３３とゲート電極材料１１１ａとの膜厚比によって制御することができる。その後、未反応のニッケル膜１３３およびＴｉＮ膜１３４を除去する。これにより、図２１に示す構造が得られる。その後、層間絶縁膜を堆積して平坦化した後、コンタクトおよび配線（図示せず）を形成する。
【００３５】
以上の工程によって、アンチモン（Ｓｂ）を含むニッケルフルシリサイド（ＮｉＳｉ）がｎ型ＭＩＳＦＥＴのゲート電極として形成され、ニッケルフルシリサイド（Ｎｉ３Ｓｉ）がｐ型ＭＩＳＦＥＴのゲート電極として形成される。これにより、適切な閾値電圧を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えたＣ（Complementary）ＭＩＳＦＥＴが形成され得る。
【００３６】
本実施形態による半導体装置の製造方法は、ゲート絶縁膜として高誘電体材料を用いるとともに、ニッケル含有量が制御されたフルシリサイドゲート電極を、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに形成することができる。本実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極のニッケル含有量がｎ型ＭＩＳＦＥＴのゲート電極のそれよりも多くなるように制御されている。その結果、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの閾値電圧が適正値に維持される。また、ゲート絶縁膜に高誘電体材料を用いているので本実施形態は高いキャリア移動度を実現することができる。
【００３７】
本実施形態において、ｎ型ＭＩＳＦＥＴのゲート電極に注入する不純物として、アンチモン（Ｓｂ）を用いた。しかし、アンチモンに代えて、砒素（Ａｓ）や燐（Ｐ）を用いてもよい。
【００３８】
（第１の実施形態の変形例）
第１の実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極としてＮｉ３Ｓｉからなるニッケルフルシリサイドを形成した。本変形例では、ｐ型ＭＩＳＦＥＴのゲート電極としてＮｉ２Ｓｉからなるニッケルフルシリサイドを形成する。ｐ型ＭＩＳＦＥＴのゲート電極をＮｉ２Ｓｉにシリサイド化するために、第１の金属膜としてのニッケル膜１３０の膜厚をゲート電極材料１１１ｂの膜厚の０．５〜０．７倍とする。これにより、上記第１のシリサイド化によって、ゲート電極材料１１１ｂはＮｉＳｉ膜にフルシリサイド化される。
【００３９】
その後、第１の実施形態と同様に第２のシリサイド化を行うことによって、ｎ型ＭＩＳＦＥＴのゲート電極はＮｉＳｉからなるニッケルシリサイドで構成され、ｐ型ＭＩＳＦＥＴのゲート電極はＮｉ２Ｓｉからなるニッケルシリサイドで構成される。
【００４０】
本変形例のその他の工程は、第１の実施形態と同様である。本変形例も、ｐ型ＭＩＳＦＥＴのゲート電極のニッケル含有量がｎ型ＭＩＳＦＥＴのゲート電極のそれよりも多くなるように制御されている。従って、本変形例は、第１の実施形態と同様の効果を得ることができる。
【００４１】
（第２の実施形態）
図２２から図２５は、本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図である。第２の実施形態は、ｐ型ＭＩＳＦＥＴのゲート電極材料１１１ｂの膜厚を変更することによって、ｐ型ＭＩＳＦＥＴのゲート電極のニッケル含有量を制御する。
【００４２】
第２の実施形態において、図１〜図１６で示した工程は、第１の実施形態と同様に実行される。その後、図２２に示すようにゲート電極材料１１１ｂをエッチングする。エッチング後のゲート電極材料３１１ｂの膜厚は、ゲート電極１１１aの膜厚の０．３〜０．５倍とする。
【００４３】
レジスト１２９を除去した後、図２３に示すように、ゲート電極１１１a上のマスク材料１１４を除去する。
【００４４】
次に、図２４に示すように、金属膜としてニッケル膜１３０および窒化チタン（ＴｉＮ）膜１３１をゲート電極材料１１１ａおよび３１１ｂ上に堆積する。このとき、ニッケル膜１３０の膜厚は、ゲート電極材料１１１ａの膜厚の０．５〜０．６倍であり、一方、ゲート電極材料３１１ｂの膜厚の１．１〜１．２倍である。
【００４５】
次に、３５０℃〜４５０℃のもとで熱処理を行い、ゲート電極材料１１１ａ、３１１ｂとニッケル膜１３０とを反応させる。このとき、ゲート電極材料１１１ａはＮｉＳｉ膜１３２にフルシリサイド化され、ゲート電極材料３１１ｂはＮｉ２Ｓｉ膜３３５にフルシリサイド化される。その後、未反応のニッケル膜１３０およびＴｉＮ膜１３１を除去する。これにより、図２５に示す構造が得られる。その後、層間絶縁膜を堆積して平坦化した後、コンタクトおよび配線（図示せず）を形成する。
【００４６】
第２の実施形態では、ゲート電極のニッケル含有量をゲート電極の膜厚で制御する。従って、ニッケル含有量の異なるｐ型ＭＩＳおよびｎ型ＭＩＳの各ゲート電極は、同一の工程で１回だけシリサイド化される。その結果、第２の実施形態は、第１の実施形態よりも製造工程が短縮される。さらに、第２の実施形態は、第１の実施形態の効果をも有する。
【００４７】
（第２の実施形態の変形例）
第２の実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極としてＮｉ２Ｓｉからなるニッケルフルシリサイドを形成した。本変形例では、ｐ型ＭＩＳＦＥＴのゲート電極としてＮｉ３Ｓｉからなるニッケルフルシリサイドを形成する。ｐ型ＭＩＳＦＥＴのゲート電極をＮｉ３Ｓｉにシリサイド化するために、ゲート電極材料３１１ｂの膜厚をゲート電極材料１１１ａの膜厚の０．２〜０．３倍とする。シリサイド用の金属膜の膜厚は、ゲート電極材料１１１ａの膜厚の０．５〜０．６倍とする。これにより、シリサイド化によって、ゲート電極材料３１１ｂはＮｉ３Ｓｉ膜にフルシリサイド化され、ゲート電極材料１１１ａはＮｉＳｉ膜にフルシリサイド化される。
【００４８】
本変形例のその他の工程は、第２の実施形態と同様である。本変形例も、ゲート電極のニッケル含有量をゲート電極の膜厚で制御する。従って、ニッケル含有量の異なるｐ型ＭＩＳおよびｎ型ＭＩＳの各ゲート電極は、同一の工程で同一の工程で１回だけシリサイド化される。従って、本変形例は、第２の実施形態と同様の効果を得ることができる。
【００４９】
以上の実施形態において、ＴｉＮ膜１３１をニッケル膜１３０上に設けた状態で、ゲート電極材料をシリサイド化していた。ＴｉＮ膜１３１は、キャップ膜としてニッケルシリサイドの表面モフォロジーを良好にすると共に、ゲート側壁部からのニッケルの侵入を抑制することができる。しかし、シリサイド化の温度や時間を調整することやランプ過熱を用いずに、雰囲気加熱を用いること等により、ＴｉＮ膜１３１を用いることなく、シリサイド化を実行することも可能である。また、ＴｉＮ膜に代えて他の材料をキャップ膜として用いてもよい。
【００５０】
以上の実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極として、Ｎｉ２ＳｉあるいはＮｉ３Ｓｉの組成を有するニッケルリッチシリサイドを用いた。しかし、ｐ型ＭＩＳＦＥＴのゲート電極の組成はＳｉ原子数よりもＮｉ原子数が多ければよい。例えば、ｐ型ＭＩＳＦＥＴのゲート電極として、Ｎｉ５Ｓｉ３等の組成のニッケルリッチシリサイドも本実施形態に適用することができる。この場合、チャネルイオン注入等で閾値電圧の調整をする必要があるであろう。
【００５１】
フルシリサイド化とは、多少ポリシリコンが残ったとしても、ゲート電極全体が実質的にシリサイド化されていればよい。また、ｐ型ＭＩＳＦＥＴのゲート絶縁膜と接しているゲート電極部分がニッケルリッチシリサイドになっていればよい。従って、ゲート電極は、その上部にシリサイド以外の導電性材料を有する積層構造であってもよい。それにより、ゲート電極のさらなる低抵抗化が可能になる。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く半導体装置の製造方法を示す断面図。
【図３】図２に続く半導体装置の製造方法を示す断面図。
【図４】図３に続く半導体装置の製造方法を示す断面図。
【図５】図４に続く半導体装置の製造方法を示す断面図。
【図６】図５に続く半導体装置の製造方法を示す断面図。
【図７】図６に続く半導体装置の製造方法を示す断面図。
【図８】図７に続く半導体装置の製造方法を示す断面図。
【図９】図８に続く半導体装置の製造方法を示す断面図。
【図１０】図９に続く半導体装置の製造方法を示す断面図。
【図１１】図１０に続く半導体装置の製造方法を示す断面図。
【図１２】図１１に続く半導体装置の製造方法を示す断面図。
【図１３】図１２に続く半導体装置の製造方法を示す断面図。
【図１４】図１３に続く半導体装置の製造方法を示す断面図。
【図１５】図１４に続く半導体装置の製造方法を示す断面図。
【図１６】図１５に続く半導体装置の製造方法を示す断面図。
【図１７】図１６に続く半導体装置の製造方法を示す断面図。
【図１８】図１７に続く半導体装置の製造方法を示す断面図。
【図１９】図１８に続く半導体装置の製造方法を示す断面図。
【図２０】図１９に続く半導体装置の製造方法を示す断面図。
【図２１】図２０に続く半導体装置の製造方法を示す断面図。
【図２２】本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図。
【図２３】図２２に続く半導体装置の製造方法を示す断面図。
【図２４】図２３に続く半導体装置の製造方法を示す断面図。
【図２５】図２４に続く半導体装置の製造方法を示す断面図。
【符号の説明】
【００５３】
１０１…半導体基板
１０８、１１０…ゲート絶縁膜
１１１…ゲート電極材料
１１４…マスク材料
１１６、１２１…スペーサ
１２８…層間絶縁膜
１３０…第１の金属膜
１３３…第２の金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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