(57)【要約】【課題】本発明は、蓄積電荷容量を増加させ、微細化に適した半導体装置およびその製造方法を提供する。【解決手段】ＭＯＳトランジスタのソース拡散層ＳとディープトレンチキャパシタＣＤＴのストレージ電極３３０を電気的に接続する第一の電極（サーフェスストラップ）５２０上部に、第二の絶縁膜５３０を介して上部電極５４０を形成し、第二のキャパシタを備える。このとき上部電極５４０をディープトレンチキャパシタＣＤＴのプレート電極３２０と素子周辺部などにおいて接続し、蓄積電荷容量を増大させる。【選択図】図２
2007080854.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内の拡散層からなるプレート電極と、前記半導体基板表面から前記プレート電極に達するトレンチ内に形成されるストレージノード電極と、前記プレート電極と前記ストレージノードを絶縁する第一の絶縁膜からなるトレンチキャパシタと、
前記基板上に備えられたゲート電極と、
前記ゲート電極から前記トレンチに向かって基板に沿って延びる第一の拡散層と、
前記ゲート電極を挟んで前記第一の拡散層と反対側に延びる第二の拡散層と、
前記第一の拡散層上部の基板上に形成され、前記第一の拡散層と前記ストレージノード電極とを電気的に接続するサーフェスストラップと、
前記サーフェスストラップを第一の電極とし、前記第一の電極の上部に第二の絶縁膜を介して形成された上部電極からなる第二のキャパシタと
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記上部電極は前記プレート電極と電気的に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第二の絶縁膜は中央部分が下に窪んだ形状を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第二の絶縁膜はシリコン窒化膜、シリコン酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウム窒化膜、タンタル酸化膜、のうち少なくとも１つを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
半導体基板に素子分離領域を形成する工程と、
前記半導体基板にトレンチ溝を形成する工程と、
前記トレンチ溝の底部基板側に不純物を拡散しプレート電極を形成する工程と、
前記トレンチ溝内に第一の絶縁膜を形成する工程と、
前記トレンチ溝内にストレージノード電極を形成する工程と、
ゲート電極を形成する工程と、
第一および第二の拡散層を形成する工程と、
前記第一の拡散層上部の基板上にサーフェスストラップを形成する工程と、
前記サーフェスストラップ上部に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜上に上部電極を形成する工程と、
ビット線コンタクトおよびビット線を形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に係わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：記憶保持が必要な随時書き込み読み出しメモリ）あるいはＤＲＡＭ機能を搭載したＤＲＡＭ混載装置およびその製造方法に好適なものに関する。
【背景技術】
【０００２】
ＤＲＡＭは１つのトランジスタ（Ｔ）と１つのキャパシタ（Ｃ）から構成され、電荷をキャパシタに蓄積することによって情報を記憶している。近年、ＤＲＡＭの微細化・集積化にともない、単位メモリセルあたりにおけるキャパシタ面積も微細化されている。ＤＲＡＭを安定に動作させるためには、キャパシタの容量を十分に確保する必要があるが、メモリセルの微細化によりキャパシタの蓄積電荷容量が小さくなる傾向にある。トレンチ型キャパシタを備えるＤＲＡＭでは、キャパシタのトレンチ径が微細化される一方、トレンチの深さには加工限界がある。そこで、ＤＲＡＭの集積化にともなうメモリセルの微細化とともに、キャパシタ絶縁膜への高誘電体材料の導入など、容量を確保するための工夫が行われている。しかし、さらに微細化が進むことにより上記の工夫を施しても、十分な容量を持ったキャパシタを形成することが困難になると予測されている。
【０００３】
そこで、トレンチ型キャパシタとスタック型キャパシタを組み合わせることにより、蓄積電荷容量を確保する方法があるが、トレンチ型キャパシタに加えてスタック型キャパシタを形成するためにはリソグラフィーおよびエッチング等の工程が劇的に増加し、構造が複雑になるとともに生産コストが増加する。（例えば特許文献１参照。）。
【特許文献１】特開２００５−７９２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、蓄積電荷容量を増加させ、微細化に適した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板内の拡散層からなるプレート電極と、前記半導体基板表面から前記プレート電極に達するトレンチ内に形成されるストレージノード電極と、前記プレート電極と前記ストレージノードを絶縁する第一の絶縁膜からなるトレンチキャパシタと、前記基板上に備えられたゲート電極と、前記ゲート電極から前記トレンチに向かって基板に沿って延びる第一の拡散層と、前記ゲート電極を挟んで前記第一の拡散層と反対側に延びる第二の拡散層と、前記第一の拡散層上部の基板上に形成され、前記第一の拡散層と前記ストレージノード電極とを電気的に接続するサーフェスストラップと、前記サーフェスストラップを第一の電極とし、前記第一の電極の上部に第二の絶縁膜を介して形成された上部電極からなる第二のキャパシタとを備えることを特徴としている。
【０００６】
また、本発明の一態様は、半導体基板に素子分離領域を形成する工程と、前記半導体基板にトレンチ溝を形成する工程と、前記トレンチ溝の底部基板側に不純物を拡散しプレート電極を形成する工程と、前記トレンチ溝内に第一の絶縁膜を形成する工程と、前記トレンチ溝内にストレージノード電極を形成する工程と、ゲート電極を形成する工程と、第一および第二の拡散層を形成する工程と、前記第一の拡散層上部の基板上にサーフェスストラップを形成する工程と、前記サーフェスストラップ上部に第二の絶縁膜を形成する工程と、前記第二の絶縁膜上に上部電極を形成する工程と、ビット線コンタクトおよびビット線を形成する工程とを備えることを特徴とする
【発明の効果】
【０００７】
本発明によれば、蓄積電荷容量を増加させることにより、微細化に適した半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下に本発明による実施例を説明する。
【実施例１】
【０００９】
図１から図２６を用いて本発明の実施例１について説明する。
【００１０】
図１は本発明の実施例１における半導体記憶装置の構成を概略的に示す平面図である。ワード線ＷＬとビット線ＢＬの交差する領域に、第一のキャパシタが形成されるディープトレンチＤＴとゲート電極が形成されているチャネル領域ＣＡが隣り合い、チャネル領域ＣＡとディープトレンチＤＴに挟まれたビット線上にはサーフェスストラップ領域ＳＳが形成されている。このサーフェスストラップ領域ＳＳ内にサーフェスストラップキャパシタが形成されている。また、チャネル領域ＣＡを挟んでサーフェスストラップ領域ＳＳと反対側のビット線上にはビット線コンタクトＢＣが形成され、１素子が形成されている。本構成による素子の面積は、最小加工寸法Ｆを用いて８Ｆ２と表される。ビット線方向に隣り合う素子はビット線コンタクトを共有している。これにより、ビット線方向に隣り合う素子のディープトレンチが、素子分離領域を介して隣り合う。また、ワード線方向に隣り合う素子は、１素子分の位相をもって並んでいる。また、素子の周辺部にはプレート線ＰＬのコンタクトが形成されている。
【００１１】
図２は、図１におけるＡ−ａ線に沿った断面を示す断面構成図である。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みや比率は現実のものとは異なることに留意すべきである。
【００１２】
実施例１における半導体記憶装置は、図２に示すように、たとえばｐ型シリコンからなる半導体の基板１００上中に形成された情報蓄積用のディープトレンチキャパシタＣＤＴと、基板上に形成された情報転送用のＭＯＳトランジスタからなる。
【００１３】
深さ６μｍ程度ディープトレンチキャパシタＣＤＴは、プレート電極３２０、キャパシタ絶縁膜３２５および導電型ポリシリコンからなるストレージ電極３３０からなる。隣り合うディープトレンチキャパシタＣＤＴは、素子分離領域４３０で素子分離されている。なお、プレート電極３２０はなくてもかまわない。この場合は、ストレージ電極３３０に電圧がかかった時に、ｐ型シリコンの基板１００のディープトレンチキャパシタＣＤＴに隣接した領域にプレート電極に相当するものが形成されることになる。ディープトレンチキャパシタＣＤＴの上部側面には、例えばシリコン酸化膜からなる側壁酸化膜３４０が形成されている。
【００１４】
ＭＯＳトランジスタＴは、ｐ型シリコンの基板１００上に形成されたゲート絶縁膜１１０、ゲート絶縁膜１１０上に形成されたゲート電極４５０、およびゲート電極からディープトレンチキャパシタ側にのびるソース拡散領域Ｓ、反対側に伸びるドレイン拡散領域Ｄからなる。ＭＯＳトランジスタＴのソース拡散領域Ｓは、基板上に形成された第一の電極（サーフェスストラップ）５２０を介してストレージ電極３３０と電気的に接続されている。第一の電極（サーフェスストラップ）５２０は例えば導電型ポリシリコンにより形成されている。また、ドレイン拡散領域Ｄはビット線コンタクト５７０を介してビット線ＢＬに接続されている。これによりＭＯＳトランジスタＴはディープトレンチキャパシタＣＤＴに蓄積された情報をビット線ＢＬに転送することが可能となる。ここで、ビット線ＢＬとビット線コンタクト５７０は同時に形成されたものであってもかまわない。
【００１５】
サーフェスストラップを第一の電極５２０とし、その上部には絶縁膜を介して上部電極５４０が形成されサーフェスストラップキャパシタＣＳＳが形成されている。サーフェスストラップキャパシタＣＳＳの上部電極５４０は、素子の端部など（図示せず）で基板中のプレート電極３２０と電気的に接続され、プレート電極３２０と同電位に保たれプレート線ＰＬに接続されている。また、トレンチの上端部のうち、第一の電極（サーフェスストラップ）５２０とソース拡散層領域が接する側の側壁酸化膜が形成されず、ソース拡散層領域Ｓ、第一の電極（サーフェスストラップ）５２０およびストレージ電極３３０とが直接接している。これにより第一の電極（サーフェスストラップ）５２０とストレージ電極３３０とのコンタクト抵抗をより抑制する効果がある。
【００１６】
ディープトレンチキャパシタＣＤＴとサーフェスストラップキャパシタＣＳＳを含む回路を図３を用いて説明する。トレンチキャパシタＣＤＰのプレート線ＰＬとサーフェスストラップキャパシタＣｓｓの上部電極５４０は電気的に接続される。また、ディープトレンチキャパシタＣＤＴのストレージ電極３３０とサーフェスストラップキャパシタＣＳＳの下部電極５２０は電気的に接続され、ＭＯＳトランジスタＴを介してビット線ＢＬに接続されている。この結果、サーフェスストラップキャパシタＣｓｓを備えることにより、総電荷蓄積容量を増加させることが可能となる。サーフェスストラップキャパシタＣｓｓのキャパシタ絶縁膜にシリコン窒素酸化膜ベース膜を用いた場合、ディープトレンチキャパシタＣＤＴのキャパシタのみからなる容量と比較して、約１０％から約３０％容量を増加させる効果がある。また、サーフェスストラップキャパシタＣｓｓ絶縁膜にたとえば比誘電率約１１から３０程度のアルミニウム酸化膜およびハフニウム酸化膜の混合膜を用いた場合には、約２０％から約７０％程度総容量を増加させる効果がある。さらに、総容量を増加できることにより、データ保持特性が向上し、書き込み／読み出し動作速度を向上させることができる。
【００１７】
次に、本発明の第一の実施例に係る半導体装置の製造方法について、図４から図２３を用いて説明する。
【００１８】
図４から図２３における各図は、それぞれ図１におけるＡ−ａ線に沿った断面図、すなわちビット線に沿った断面における製造工程を示す断面構造図である。
【００１９】
まず、ｐ型シリコンの基板１００の主表面上に、たとえば熱酸化によってシリコン酸化膜１１０ａをたとえば２ｎｍ程度の厚さで堆積形成する。さらに、このシリコン酸化膜１１０ａ上に、シリコン窒化膜２００をたとえば１００ｎｍ程度の厚さで堆積形成する。上記シリコン窒化膜１２０の上にマスク材となるＢＳＧ膜２１０を１６００ｎｍ程度、ハードマスク膜２２０を７００ｎｍ程度、およびＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜２３０を１０ｎｍ程度、順次形成する。
【００２０】
さらに、上記ＳＯＧ膜２３０上にレジスト２４０を塗布し、このレジスト２４０を通常のフォトレジスト法によりディープトレンチを形成するためのマスクパターンを形成する。（図４参照）なお、上記ハードマスク膜２２０およびＳＯＧ膜２３０は、ＢＳＧ膜２１０を正確にエッチングするために用いられている。
【００２１】
次に上記レジスト２４０をマスクとして、例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ  Ｅｔｃｈｉｎｇ）法により、ＳＯＧ膜２３０、ハードマスク膜２２０、ＢＳＧ膜２１０、シリコン窒化膜２００、およびシリコン酸化膜１１０を順次エッチングして、ディープトレンチを形成するためのマスクを形成する。(図５参照)。
【００２２】
続いてこのマスクを用い、ＲＩＥ法などによって基板１００をエッチングし、ディープトレンチ溝３００を形成する。（図６参照）。さらに、ポストクリーニングを行う。ここで、上記ディープトレンチ溝３００の深さは、例えば６μｍから７μｍ程度である。その後、上記レジスト２４０、ＳＯＧ膜２３０、ハードマスク膜２２０、ＢＳＧ膜２１０を除去する。
【００２３】
次に、ディープトレンチ内壁に、たとえばシリコン酸化膜からなるキャパシタ絶縁膜３２５を形成する。ここで、キャパシタ絶縁膜３２５はシリコン窒化膜あるいはシリコン窒素酸化膜などを用いてもよい。また、シリコン酸化膜よりも比誘電率の高い、アルミニウム酸化膜、ハフニウム酸化膜、あるいはこれらを混合した膜や積層にした膜などを用いることにより、さらに電気容量を増大させる効果があり好ましい。続いて、ディープトレンチ内壁上部にたとえばシリコン酸化膜からなる側壁酸化膜３４０を形成する。（図７参照）
次に、上記ディープトレンチ溝３００の底部を例えばＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法などを用い３０ｎｍ程度エッチングし、ディープトレンチＤＴの底部を広くする。（図示せず）。続いて固層拡散法を用いて、ディープトレンチＤＴ内部にＡｓ（砒素）もしくはＰ（燐）を吸着および拡散させ、シリコン基板１１内にｎ＋型拡散領域を形成する。固層拡散のかわりに気相拡散法をもちいてもかまわない。このｎ＋型拡散領域はディープトレンチキャパシタＣＤＴのプレート電極３２０となる。
【００２４】
続いて、ディープトレンチ溝３００底部の内壁に沿ってキャパシタ絶縁膜（図示せず）を形成する。これがディープトレンチキャパシタのキャパシタ絶縁膜となる。
【００２５】
次に、このディープトレンチ溝３００内にポリシリコン層３３０ａを埋め込む。このトレンチ内のポリシリコン３３０ａはディープトレンチキャパシタＣＤＴのストレージ電極３３０となる。その後、上面を例えばＣＭＰ法により平坦化する。（図８参照）。
【００２６】
次に、反応ガスにＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってＴＥＯＳ膜４１０を例えば５５０ｎｍ程度の厚さに堆積形成する。さらに、上記ＴＥＯＳ膜４１０上に、絶縁膜からなるハードマスク４２０を例えば３００ｎｍ程度形成する。（図９参照）。これらのハードマスク膜４２０は、後の工程でＴＥＯＳ膜中にトレンチを正確に形成するためのものである。
【００２７】
次に、上記ハードマスク膜４２０上にフォトレジスト（図示せず）を塗布し、露光および現像を行ってこのレジストにパターンを形成する。このパターンは後の工程で素子分離領域を形成するために用いられる。上記素子分離領域の幅および隣り合う素子分離領域間の距離は、ＤＲＡＭのメモリ容量および世代によっても異なるが、たとえば素子分離領域の幅を７０〜１１０ｎｍ、隣り合う素子分離領域の距離を４５〜１１０ｎｍで配置する。
【００２８】
次に、上記レジストをマスクにして、ハードマスク膜４２０、ＴＥＯＳ膜４１０を順次ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などによってエッチングし、溝４２５を形成する。（図１０参照）。
【００２９】
続いて、ハードマスク４２０をマスクとして用い、基板１００を、ＲＩＥ法などを用いてエッチングし、幅３０ｎｍ〜１３０ｎｍ、深さ２５０ｎｍ程度の素子分離領域を形成するための素子分離溝４３５を形成する。（図１１参照）。その後、上記レジストおよびハードマスク４２０を除去する。
【００３０】
続いて、上記素子分離溝４３５の内壁に例えば熱酸化によって酸化膜を形成する。（図示せず）。さらに、例えばＣＶＤ法により、ＳｉＯ２膜を埋め込んだ後、ＣＭＰ法によって表面を平坦化する。以上の工程によって素子分離領域４３０が形成される。（図１２参照）
次に、トランジスタＴの形成工程に入る。まず、ゲート絶縁膜１１０となるシリコン絶縁膜１１０ａ上にゲート電極４５０を堆積し、その上部に例えばタングステンシリサイド４６０、シリコン窒化膜４７０などを順次堆積形成する。さらにその上部にレジスト（図示せず)を形成し、通常のフォトレジスト法によりパターニングし、トランジスタのゲート構造を形成する。
【００３１】
次に、ゲート電極上部全面にシリコン窒化膜を堆積形成し、例えばＲＩＥ法により全面をエッチバックする。この工程により、ゲート電極の側壁に窒化膜のゲート側壁４８０を形成する。（図１３参照）。
【００３２】
ここで、基板１００の導電型と逆導電型の不純物イオンとして、例えばＡｓ（砒素）あるいはＰ（燐）をイオン注入法によりシリコンの基板１００中に導入する。その後、アニールにより拡散させることによって、トランジスタの活性化領域であるソース領域Ｓおよびドレイン領域Ｄを形成する。。  次に、例えばＣＶＤ法により絶縁膜である層間膜５００を例えば２２０ｎｍ程度堆積し、上記層間膜５００の表面を例えばＣＭＰ法により平坦化する。
【００３３】
次に、層間膜５００上にレジスト（図示せず）を塗布し、通常のフォトレジスト法によってレジストがソース拡散領域Ｓに開口部を形成するようにパターンを形成する。次に、上記レジストをマスクにして、例えばＲＩＥ法により層間膜５００をエッチングし、溝５０５を形成する。このときディープトレンチの側壁酸化膜３４０およびストレージ電極３３０の上端部の一部を除去する。その後、レジストを除去する。（図１４参照）。
【００３４】
次に、溝５０５を完全に埋め込むようにポリシリコン５４０を堆積する。このときポリシリコン５４０はあらかじめ不純物を添加した導電型ポリシリコン膜であってもよいし、たとえばアモルファスシリコンを堆積し、その後固相あるいは気相から不純物を添加してもよい。このようにして形成された導電型ポリシリコン膜は、ソース領域Ｓ上面およびストレージ電極３３０と電気的に接するように形成されている。（図１５参照）。このポリシリコン部がサーフェスストラップ領域ＳＳとなる。
【００３５】
ここで、サーフェスストラップ領域ＳＳ内に第二のキャパシタを形成する工程に入る。まず、サーフェスストラップ領域ＳＳに形成されたポリシリコン５４０の一部をエッチングする。（図１６参照）。このとき残されたポリシリコンがサーフェスストラップキャパシタＣＳＳの第一の電極５２０となる。このとき、ポリシリコンのエッチングにはレジストを塗布して通常のフォトリソグラフィー法を用いてもよいし、フォトリソグラフィー法を用いずにリセス法を用いてもよい。リセス法を用いる場合には、リソグラフィー工程が増加せずプロセスを簡易化することができる。ここでリセス法とは、ＣＭＰ法により表面を平坦化した後にＲＩＥ法を用いてエッチングする方法を指す。もしくは、ＲＩＥ法、あるいはウェットエッチング法を用いて表面の一部を除去する方法を用いることもできる。これらの方法を用いて第一の電極５２０の上面を下に凸の形状にすることにより、サーフェスストラップキャパシタＣｓｓの電極面積が増大し、それによって電気容量が増大する効果がある。
【００３６】
続いて、窒素を含むガス雰囲気中で熱処理を行い、ポリシリコン上に形成された溝の表面を窒化し、シリコン窒化膜あるいはシリコン窒素酸化膜からなる絶縁膜５３０を表面領域に形成する。（図１７参照）。このとき、窒素を含むガスとして、ＮＯ、Ｎ２Ｏ、あるいはアンモニアを含むガス用いることができる。また、別の方法として、窒素ガスを励起して形成される窒素ラジカルに晒す方法を用いることができる。また、シリコン窒化膜を堆積することもできる。さらに、シリコン窒化膜とシリコン酸化膜からなる複数の積層構造にする方法や、上記の方法を適宜組み合わせることもできる。この絶縁膜が、サーフェスストラップＳＳのキャパシタ絶縁膜５３０となる。
【００３７】
続いて、キャパシタ絶縁膜５３０上の溝を完全に埋め込むように、不純物を添加したポリシリコンを堆積し、ＣＭＰ法などを用いて表面を平坦化する。このとき、ポリシリコンを堆積して熱処理により不純物を添加してもよいし、不純物を添加しないアモルファスシリコンあるいはポリシリコンを堆積し、その後で気相あるいは固相から不純物を拡散する方法でもよい。このポリシリコンがサーフェスストラップキャパシタＣＳＳの上部電極５２０となる。（図１８参照）。また、この上部電極５２０は、図示しないセル端において、プレート線ＰＬと電気的に接続されている。
【００３８】
次に、ＳＯＧ膜からなる層間膜５６０を全面に堆積形成し、たとえばＣＭＰ法によってこの層間膜５６０の表面を平坦化する。（図１９参照）。なお、層間膜５６０はＢＰＳＧ膜などを用いることも可能である。
【００３９】
次に、ビット線コンタクトの形成工程に入る。まず、層間膜５６０上にレジスト（図示せず）を堆積し、トランジスタのドレイン拡散層領域Ｄの上部に開口部を設けるようにマスクを形成する。このマスクを用いて層間膜５６０、上部電極の一部であるポリシリコン膜５２０、層間膜５００、ポリシリコン膜５４０を順次エッチングし、ビット線コンタクト溝５７５を形成する。（図２０参照）。
【００４０】
次に、ビット線コンタクト溝５７５の内壁を含む全面にスペーサ絶縁膜５８０を堆積形成する。このスペーサ絶縁膜５８０はビット線コンタクトを周囲から絶縁するために形成する。（図２１参照）。
【００４１】
次に、層間膜５６０の上部に堆積されたスペーサ絶縁膜５８０をエッチングにより除去する。（図２２参照）。
【００４２】
次に、ビット線コンタクト溝５７５内にたとえばタングステン等からなる導電体を埋め込みビット線コンタクト５７０形成する。さらに上部にビット線ＢＬを形成する。（図２３参照）。このとき、ビット線コンタクトはドレイン拡散領域Ｄと電気的に接続している。また、ビット線コンタクト５７０とビット線ＢＬは連続して形成してもかまわない。以上の製造工程により、図２３に示したＤＲＡＭ構造を形成する。
【００４３】
このように、従来のディープトレンチキャパシタ型ＤＲＡＭのプロセスに非常に簡易なプロセスを付加することによりディープトレンチキャパシタのほかに、サーフェスストラップ部にも第二のキャパシタを形成することにより、総キャパシタ容量を増加させることができ、データ保持特性を向上させ、書き込み／読み出し動作速度を向上させることが可能となる。
【００４４】
なお、本実施例では、サーフェスストラップキャパシタＣＳＳの絶縁膜が下に凸な形状について説明したが、例えば図２４に示すように下部電極を形成する際に平坦な形状とし、その表面に絶縁膜を形成することもできる。また、図２５に示すように、下部電極を凸形状にしても同様の効果が得られる。さらに、図２６に示すように、例えばキャパシタ絶縁膜の上面がゲート電極上部のシリコン窒化膜４７０よりも高い構造であってもかまわない。下部電極をこのような上に凸な形状するためには、たとえば下部電極の一部に砒素などの不純物をあらかじめ添加しておくことにより、下部電極の中央部に比較して両端部のエッチング速度が速くなることなどを利用することができる。
【００４５】
また、本実施例における製造方法ではサーフェスストラップ領域ＳＳに形成するキャパシタ絶縁膜はシリコン窒素酸化膜をベースにしたが、アルミニウム酸化膜あるいはハフニウム酸化膜などのいわゆる高誘電体膜を用いることもできる。この場合、高誘電体膜はシリコン窒素酸化膜と比較して２倍から８倍程度高い比誘電率をもつため、同じ表面積のキャパシタ絶縁膜を形成した場合には、その容量が２倍から８倍程度高くすることが可能となる。また、シリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜を混合した膜や、これらを積層にした膜、あるいはこれらの膜にさらに窒素を添加した膜などを用いることもできる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係る半導体記憶装置の断面構造を示す図。
【図２】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図３】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１０】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１１】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１２】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１３】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１４】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１５】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１６】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１７】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１８】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図１９】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図２０】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図２１】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図２２】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図２３】本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図。
【図２４】本発明の実施例１に係る半導体記憶装置を示す断面図。
【図２５】本発明の実施例１に係る半導体記憶装置を示す断面図。
【図２６】本発明の実施例１に係る半導体記憶装置を示す断面図。
【符号の説明】
【００４７】
ＷＬ  ワード線
ＢＬ  ビット線
ＤＴ  ディープトレンチ
ＣＡ  チャネル領域
ＳＳ  サーフェスストラップ領域
ＢＣ  ビット線コンタクト
ＰＬ  プレート線
ＣＤＴ  ディープトレンチキャパシタ
ＣＳＳ  サーフェスストラップキャパシタ
Ｔ  ＭＯＳトランジスタ
Ｓ  ソース拡散領域
Ｄ  ドレイン拡散領域
１００  基板
１１０  ゲート絶縁膜
１１０ａ  シリコン酸化膜
２００  シリコン窒化膜
２１０  ＢＳＧ膜
２２０  ハードマスク膜
２３０  ＳＯＧ膜
２４０  レジスト
３００  ディープトレンチ溝
３２０  プレート電極
３２５  キャパシタ絶縁膜
３３０  ストレージ電極
３３０ａ  ポリシリコン
３４０  側壁酸化膜
４１０  ＴＥＯＳ膜
４２０  ハードマスク
４２５  溝
４３０  素子分離領域
４３５  素子分離領域溝
４４０  ポリシリコン
４５０  ゲート電極
４６０  タングステンシリサイド
４７０  シリコン窒化膜
４８０  ゲート側壁
５００  層間膜
５０５  溝
５１５  サーフェスストラップ（ＳＳ）領域
５２０  ５２０ａ〜５２０ｃ  第一の電極（サーフェスストラップ）
５３０  第二の絶縁膜
５３０ａ〜５３０ｃ  第二の絶縁膜
５４０  上部電極
５４０ａ〜５４０ｃ  上部電極
５６０  層間膜
５７０  ビット線コンタクト
５７５  ビット線コンタクト溝
５８０  スペーサー絶縁膜
５９０  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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