(57)【要約】【課題】High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現する。【解決手段】Ｐチャネル型電界効果トランジスタ４において、High-k絶縁膜たる金属酸化物（好ましくは、ハフニウム酸化物（ＨｆＯ2やＨｆＳｉＯＮ、ＨｆＳｉＯ4など）またはジルコニウム酸化物（ＺｒＯ2やＺｒＳｉＯＮ、ＺｒＳｉＯ4など））を有するゲート絶縁膜６ｂと、ポリシリコンゲート電極７との間に窒化チタン（ＴｉＮ）膜８を形成する。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。また、ポリシリコンゲート電極の下部が窒化チタン膜との金属膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。【選択図】        図１
2007088122.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、金属酸化物を有するゲート絶縁膜、前記ゲート絶縁膜上に形成された窒化チタン膜、および、前記窒化チタン膜上に形成されたポリシリコンゲート電極を含むＰチャネル型電界効果トランジスタと
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記金属酸化物はハフニウム酸化物またはジルコニウム酸化物である
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記Ｐチャネル型電界効果トランジスタは、前記ポリシリコンゲート電極上に形成された金属膜をさらに含む
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記Ｐチャネル型電界効果トランジスタは、前記金属膜上に形成されたキャップ絶縁膜をさらに含む
半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記半導体基板上に形成された、金属酸化物を有するゲート絶縁膜、前記ゲート絶縁膜上に形成されたポリシリコンゲート電極を含むＮチャネル型電界効果トランジスタ
をさらに備える半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記Ｎチャネル型電界効果トランジスタの前記ポリシリコンゲート電極、および、前記Ｐチャネル型電界効果トランジスタの前記ポリシリコンゲート電極にはともに、Ｎ型不純物が注入された
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、従来の二酸化シリコン膜に代わって高い誘電率のいわゆるHigh-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
近年、Ｈｆ酸化物等のHigh-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタの研究が精力的に行われている。High-k絶縁膜によりゲートリーク電流の低減が図れ、その結果、トランジスタの高性能化および低消費電力化が図れるからである。
【０００３】
しかしながら、最も有望視されているＨｆ系のHigh-k絶縁膜をゲート絶縁膜として使用すると、ポリシリコンゲート電極と組み合わせた場合に、両者の境界面で相互作用が生じ、フラットバンド電圧が固定される現象が生じる。この現象は、フェルミレベルピニングに起因すると考えられている。
【０００４】
この電圧固定現象のため、Ｎチャネル型電界効果トランジスタでは０．３［Ｖ］程度に、Ｐチャネル型電界効果トランジスタでは０．６［Ｖ］程度に、それぞれのしきい値電圧が固定され、それ以下のしきい値電圧の実現が困難である。特に、Ｐチャネル型電界効果トランジスタでのしきい値電圧が高い値に固定されることから、Ｐチャネル型電界効果トランジスタにおいては十分なオン電流を確保できない。
【０００５】
下記非特許文献１では、ゲート電極材料をポリシリコンからＰｔＳｉやＮｉＳｉ等の金属シリサイドに変更することにより、このフェルミレベルピニングに起因するしきい値電圧固定を回避している。このように、ゲート電極を構成するポリシリコンを全てシリサイド化させてメタルゲート電極にすることを、フルシリサイドプロセス（ＦＵＳＩ）と呼ぶ。
【０００６】
なお、本願に関連する公知技術として、非特許文献１以外にも下記の文献がある。特に、下記非特許文献２は、フェルミレベルピニングが、ＳｉＯ2等の共有結合性の物質においてではなく、ＨｆＯ2等のイオン結晶性の金属酸化物において生じると報告している。
【０００７】
【非特許文献１】T.Nabatame et al.,「Partial Silicides Technology for Tunable Work Function Electrodes on High-k Gate Dielectrics -Fermi Level Pinning Controlled PtSix for HfOx(N)pMOSFET-」 IEDM 2004,pp.83-86
【非特許文献２】白石 et al.,「Ｈｆ系High-k絶縁膜／ゲート電極界面のフェルミレベルピニング機構の酸素空孔モデルに基づく理論的考察」応用物理学会  薄膜・表面物理分科会・シリコンテクノロジー分科会共催特別研究会「ゲートスタック研究会  ―材料・プロセス・評価の物理―」（第10回研究会）予稿集 2005年1月28日、29日,pp.103-108
【非特許文献３】奈良,「先端ゲートスタック技術の開発−新規選択プログラムの開発状況−」p.15,インターネット＜URL:http://www.selete.co.jp/Data/200505/SeleteSympo2005/data/0505a07.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記非特許文献１に記載の技術のように、ＦＵＳＩによるメタルゲート電極化を行うと、しきい値電圧固定の回避は可能となるが、以下のような他の問題が生じてしまう。
【０００９】
すなわち、ＦＵＳＩによるメタルゲート電極の場合、ゲート電極の全てをシリサイド化してしまうので、ゲート電極下方の不均一なシリサイド化部分が、突起状となってゲート絶縁膜を突き破ってしまう可能性がある。
【００１０】
また、ゲート電極の全てに亘って均一なシリサイド化を行うには、プロセスの高い制御性が要求される。またさらに、シリサイド化には必然的に熱処理が伴う。シリサイド化のための熱処理は、金属原子とシリコン原子との反応を促す一方で、他の部分の望ましくない反応をも引き起こす可能性がある。
【００１１】
以上に鑑みれば、ＦＵＳＩによるメタルゲート電極化には、製造プロセス上の大きな改善が求められると言える。
【００１２】
また、シリサイドではなく、Ｐｔのみ等の金属単体を用いたメタルゲート電極の形成も考えられる。しかし、一般的に金属単体の膜をエッチングすることは難しく、この場合も製造プロセスに困難が伴う。よって、製造プロセスを考慮した立場からは、メタルゲート電極化を行わない方が望ましいと言える。
【００１３】
この発明は上記の事情に鑑みてなされたもので、High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、半導体基板と、前記半導体基板上に形成された、金属酸化物を有するゲート絶縁膜、前記ゲート絶縁膜上に形成された窒化チタン膜、および、前記窒化チタン膜上に形成されたポリシリコンゲート電極を含むＰチャネル型電界効果トランジスタとを備える半導体装置である。
【発明の効果】
【００１５】
本発明によれば、Ｐチャネル型電界効果トランジスタが、金属酸化物を有するゲート絶縁膜上に形成された窒化チタン膜を含む。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。よって、High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置が実現できる。また、ポリシリコンゲート電極の下部が金属膜たる窒化チタン膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。
【発明を実施するための最良の形態】
【００１６】
本発明は、High-k絶縁膜たる金属酸化物を有するゲート絶縁膜と、ポリシリコンゲート電極との間に窒化チタン（ＴｉＮ）膜を形成したＰチャネル型電界効果トランジスタを備える半導体装置である。
【００１７】
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。図１に示すように、この半導体装置は、シリコン基板等の半導体基板１と、半導体基板上に形成されたＮチャネル型電界効果トランジスタ２，３およびＰチャネル型電界効果トランジスタ４とを備えている。なお、図示していないが、半導体基板１上には、Ｎチャネル型電界効果トランジスタ２，３およびＰチャネル型電界効果トランジスタ４以外にも、Ｎチャネル型電界効果トランジスタ２，３と同じ構造の多数のＮチャネル型電界効果トランジスタ、及び、Ｐチャネル型電界効果トランジスタ４と同じ構造の多数のＰチャネル型電界効果トランジスタが形成されている。なお、各トランジスタ間は、半導体基板１の表面に形成された素子分離領域（二酸化シリコン膜等で構成される）５により電気的に分離されている。
【００１８】
Ｎチャネル型電界効果トランジスタ２は、半導体基板１上に形成された厚膜のゲート絶縁膜６ａ、ゲート絶縁膜６ａ上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ａからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＮ型ソース／ドレイン領域１３ａ、及び、Ｎ型ソース／ドレイン領域１３ａ表面に形成されたシリサイド領域１４ａ、を含む。なお、Ｎチャネル型電界効果トランジスタ２は、低リーク電流用のトランジスタである。
【００１９】
また、Ｎチャネル型電界効果トランジスタ３は、半導体基板１上に形成された、ゲート絶縁膜６ａよりも薄膜のゲート絶縁膜６ｂ、ゲート絶縁膜６ｂ上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ｂからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＮ型ソース／ドレイン領域１３ｂ、及び、Ｎ型ソース／ドレイン領域１３ｂ表面に形成されたシリサイド領域１４ｂ、を含む。なお、Ｎチャネル型電界効果トランジスタ３は、低しきい値動作・高駆動能力用のトランジスタである。
【００２０】
また、Ｐチャネル型電界効果トランジスタ４は、半導体基板１上に形成された、ゲート絶縁膜６ａよりも薄膜のゲート絶縁膜６ｂ、ゲート絶縁膜６ｂ上に形成された窒化チタン（ＴｉＮ）膜８、窒化チタン膜８上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ｂからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＰ型ソース／ドレイン領域１３ｃ、及び、Ｐ型ソース／ドレイン領域１３ｃ表面に形成されたシリサイド領域１４ｃ、を含む。なお、Ｐチャネル型電界効果トランジスタ４も、低しきい値動作・高駆動能力用のトランジスタである。
【００２１】
ここで、ゲート絶縁膜６ａ，６ｂはともに金属酸化物を含有しており、その金属酸化物は具体的には例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｙ、Ｌａ、Ｃｅ等のチタン族元素または希土類元素を含む、イオン結晶性の金属酸化物である。好ましくは、金属酸化物はハフニウム酸化物（ＨｆＯ2やＨｆＳｉＯＮ、ＨｆＳｉＯ4など）またはジルコニウム酸化物（ＺｒＯ2やＺｒＳｉＯＮ、ＺｒＳｉＯ4など）であればよい。なお、ゲート絶縁膜６ａ，６ｂは、単層の金属酸化膜であっても良いし、その他にもＳｉＯ2／ＨｆＯ2等、他の絶縁膜と金属酸化膜との積層構造であっても良い。
【００２２】
また、金属膜９は例えばタングステン（Ｗ）膜であり、キャップ絶縁膜１０および第２側壁絶縁膜１２は窒化シリコン（ＳｉＮ）膜、第１側壁絶縁膜１１は二酸化シリコン膜（ＳｉＯ2）である。なお、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物（例えばリン（Ｐ）など）が注入されている。
【００２３】
図２〜図５は、図１の半導体装置の製造方法の各工程を示す図である。図２に示すように、まず、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）用のトレンチ（図示せず）を形成し、形成したトレンチに二酸化シリコン膜を埋め込んで素子分離領域５を形成する。
【００２４】
次に、半導体基板１に不純物注入を行い、Ｎチャネル型電界効果トランジスタ２，３やＰチャネル型電界効果トランジスタ４の各トランジスタの形成領域にウェル（図示せず）を形成する。続いて、半導体基板１の表面全面に、スパッタ法や蒸着法などによりゲート絶縁膜６ａ，６ｂを形成する。このとき、ゲート絶縁膜６ａについては、ゲート絶縁膜６ｂに対して膜厚が厚くなるようにしておく。
【００２５】
次に、図３に示すように、ゲート絶縁膜６ａ，６ｂ上に窒化チタン膜８をスパッタ法や蒸着法などにより形成する。続いて、フォトレジスト（図示せず）を窒化チタン膜８上に形成し、フォトレジストがＰチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ残置するよう、フォトレジストをパターニングする。そして、フォトレジストに覆われていない部分の窒化チタン膜８を、エッチング技術により除去する。これにより、図４に示すように、Ｐチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ、窒化チタン膜８が残置する。
【００２６】
次に、図５に示すように、ゲート絶縁膜６ａ，６ｂ上および窒化チタン膜８上に、ポリシリコン膜７をＣＶＤ（Chemical Vapor Deposition）法等により形成する。そして、ポリシリコン膜７にリン（Ｐ）等のＮ型不純物を注入し、その後、ポリシリコン膜７上に、金属膜９をスパッタ法や蒸着法などにより形成する。そして、金属膜９上にキャップ絶縁膜１０をＣＶＤ法等により形成する。その後、キャップ絶縁膜１０上にフォトレジスト１５を形成し、フォトレジスト１５をゲート電極の形状にパターニングする。
【００２７】
この後に、フォトレジスト１５をマスクとして用いて、キャップ絶縁膜１０にドライエッチングを施し、フォトレジスト１５を除去する。そして、残置したキャップ絶縁膜１０をハードマスクとして用いてエッチングを行い、金属膜９、ポリシリコン膜７、窒化チタン膜８およびゲート絶縁膜６ａ，６ｂを、ゲート電極の形状にパターニングする。
【００２８】
この後、二酸化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により薄く形成し、その絶縁膜に異方性エッチングを行うことで、図１の半導体装置における第１側壁絶縁膜１１を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃのＬＤＤ（Lightly Doped Drain）領域を形成する。
【００２９】
その後、窒化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により第１側壁絶縁膜１１の場合よりも厚く形成し、その絶縁膜に異方性エッチングを行うことで、図１の半導体装置における第２側壁絶縁膜１２を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃを形成する。この後、ソース／ドレイン領域１３ａ〜１３ｃの表面をコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化することにより、シリサイド領域１４ａ〜１４ｃを形成する。
【００３０】
本発明によれば、Ｐチャネル型電界効果トランジスタ４が、金属酸化物を有するゲート絶縁膜６ｂ上に形成された窒化チタン膜８を含む。窒化チタン膜８は、金属酸化物を有するゲート絶縁膜６ｂに接して形成されてもフェルミレベルピニングが起きない。よって、High-k絶縁膜をゲート絶縁膜６ｂとして使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置が実現できる。また、ポリシリコンゲート電極７の下部が金属膜たる窒化チタン膜８となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。
【００３１】
なお、窒化チタン膜８は、上記非特許文献３に記載されているように、Ｐチャネル型電界効果トランジスタのゲート電極材料として適当な仕事関数の値を有している。よって、窒化チタン膜８を導入しても、Ｐチャネル型電界効果トランジスタ４のしきい値の設定に影響を及ぼすことはない。
【００３２】
また、本発明によれば、ゲート絶縁膜６ａ，６ｂの有する金属酸化物は、好ましくは、ハフニウム酸化物またはジルコニウム酸化物である。ハフニウム酸化物およびジルコニウム酸化物は、耐熱性や移動度等の点で優れており、高性能な電界効果トランジスタを実現できる。
【００３３】
また、本発明によれば、Ｐチャネル型電界効果トランジスタ４は、ポリシリコンゲート電極７上に形成された金属膜９をさらに含む。よって、いわゆるポリメタルゲート構造が実現でき、ゲート電極の低抵抗化が図れる。
【００３４】
また、本発明によれば、Ｐチャネル型電界効果トランジスタ４は、金属膜９上に形成されたキャップ絶縁膜１０をさらに含む。よって、キャップ絶縁膜１０の存在により、Ｐ型ソース／ドレイン領域１３ｃへのコンタクト形成時にコンタクトホールのズレが生じたときであっても、ゲート電極７とＰ型ソース／ドレイン領域１３ｃとの間の短絡を防止できる。
【００３５】
また、本発明によれば、Ｎチャネル型電界効果トランジスタ２，３をさらに備え、Ｎチャネル型電界効果トランジスタ２，３においては、金属酸化物を有するゲート絶縁膜６ａ，６ｂ上に、窒化チタン膜８ではなくポリシリコンゲート電極７が直接に形成されている。Ｎチャネル型電界効果トランジスタ２，３の場合、フェルミレベルピニングに起因するしきい値電圧固定が起こっても、その影響が少ないため、Ｐチャネル型電界効果トランジスタ４における窒化チタン膜８のような手当てをする必要がない。よって、Ｎチャネル型電界効果トランジスタ２，３の形成に当たって、余分な膜形成等の工程が不要で、製造コスト抑制およびスループット上昇が図れる。
【００３６】
また、本発明によれば、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物が注入されている。Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にＰ型不純物を注入すると、注入されたＰ型不純物と、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７に注入されたＮ型不純物とが、双方のゲート電極７間で相互拡散し、しきい値の変動をもたらすことがあった。しかし、本発明では、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物が注入されるので、このような相互拡散の問題は生じない。また、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７へのＰ型不純物注入工程が不要となるので、製造コスト抑制およびスループット上昇が図れる。
【実施例】
【００３７】
上記実施の形態にて述べた、本発明に係る半導体装置及びその製造方法のより具体的な構成と各部の膜厚の数値例とを以下に示す。
【００３８】
図６は、本発明の実施例に係る半導体装置を示す断面図である。図６においては、半導体基板１内に、Ｎチャネル型電界効果トランジスタ２用のＰ型ウェル１ａ、Ｎチャネル型電界効果トランジスタ３用のＰ型ウェル１ｂ、及び、Ｐチャネル型電界効果トランジスタ４用のＮ型ウェル１ｃが形成されていることが明示され、半導体基板１上、並びに、Ｎチャネル型電界効果トランジスタ２，３及びＰチャネル型電界効果トランジスタ４上に二酸化シリコン膜等の層間絶縁膜１６が形成されていることが明示されている。その他の部分については、図１の構造と同様であるので、説明を省略する。
【００３９】
なお、図６の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）やロジック・メモリ混載装置等として製造される装置であり、ゲート絶縁膜が厚いＮチャネル型電界効果トランジスタ２はメモリセル用トランジスタ、ゲート絶縁膜が薄いＮチャネル型電界効果トランジスタ３はメモリセル周辺回路用トランジスタあるいはロジック回路用トランジスタ、ゲート絶縁膜が薄Ｐチャネル型電界効果トランジスタ４もメモリセル周辺回路用トランジスタあるいはロジック回路用トランジスタ、としてそれぞれ機能する。
【００４０】
図７〜図９は、図６の半導体装置の製造方法の各工程を示す図である。図７に示すように、まず、半導体基板１の表面にＳＴＩ用のトレンチ（図示せず）を形成し、形成したトレンチに二酸化シリコン膜を埋め込んで素子分離領域５を形成する。その後、半導体基板１のＮチャネル型電界効果トランジスタ２の形成領域にＰ型不純物を注入してＰ型ウェル１ａを形成し、また、半導体基板１のＮチャネル型電界効果トランジスタ３の形成領域にＰ型不純物を注入してＰ型ウェル１ｂを形成する。そして、半導体基板１のＰチャネル型電界効果トランジスタ４の形成領域にＮ型不純物を注入してＮ型ウェル１ｃを形成する。
【００４１】
なお、Ｎチャネル型電界効果トランジスタ２をメモリセル用トランジスタとして機能させるため、Ｐ型ウェル１ａへのＰ型不純物注入量はＰ型ウェル１ｂへのＰ型不純物注入量よりも多く設定される。これにより、Ｎチャネル型電界効果トランジスタ２のしきい値が、Ｎチャネル型電界効果トランジスタ３のしきい値よりも高くなる。
【００４２】
次に、ゲート絶縁膜６ａ（ＳｉＯ2／ＨｆＯ2の積層構造とする）の下層を構成する二酸化シリコン膜（図示せず）を例えば６ｎｍ程度の膜厚で、半導体基板１上に熱酸化法により形成する。そして、形成した二酸化シリコン膜上にフォトレジスト（図示せず）を塗布し、Ｎチャネル型電界効果トランジスタ２上を覆うようフォトレジストをパターニングして、フォトレジストをマスクとして用いつつウェットエッチングを行うことにより、Ｎチャネル型電界効果トランジスタ３の形成領域およびＰチャネル型電界効果トランジスタ４の形成領域の二酸化シリコン膜を除去する。
【００４３】
続いて、ゲート絶縁膜６ｂ（ＳｉＯ2／ＨｆＯ2の積層構造とする）の下層を構成する二酸化シリコン膜を例えば１．５ｎｍ程度の膜厚で、半導体基板１上に熱酸化法により形成する。そして、ゲート絶縁膜６ａを構成する二酸化シリコン膜及びゲート絶縁膜６ｂを構成する二酸化シリコン膜上に、スパッタ法や蒸着法などにより二酸化ハフニウム膜（図示せず）を形成し、積層構造のゲート絶縁膜６ａ，６ｂを形成する。
【００４４】
次に、ゲート絶縁膜６ａ，６ｂ上に、窒化チタン膜８をスパッタ法や蒸着法などにより、７ｎｍ程度の膜厚で形成する。続いて、フォトレジスト（図示せず）を窒化チタン膜８上に形成し、フォトレジストがＰチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ残置するよう、フォトレジストをパターニングする。そして、フォトレジストに覆われていない部分の窒化チタン膜８を、ウェットエッチングにより除去する（図８）。
【００４５】
次に、ゲート絶縁膜６ａ，６ｂ上および窒化チタン膜８上に、ポリシリコン膜７をＣＶＤ法等により、５０ｎｍ程度の膜厚で形成する。そして、ポリシリコン膜７にリン（Ｐ）等のＮ型不純物を注入し、その後、ポリシリコン膜７上に、金属膜９をスパッタ法や蒸着法などにより、４０ｎｍ程度の膜厚で形成する。そして、金属膜９上にキャップ絶縁膜１０をＣＶＤ法等により、２０ｎｍ程度の膜厚で形成する。その後、キャップ絶縁膜１０上にフォトレジスト１５を形成し、フォトレジスト１５をゲート電極の形状にパターニングする。
【００４６】
そして、フォトレジスト１５をマスクとして用いて、キャップ絶縁膜１０にドライエッチングを施し、フォトレジスト１５を除去する。そして、残置したキャップ絶縁膜１０をハードマスクとして用いてエッチングを行い、金属膜９、ポリシリコン膜７、窒化チタン膜８およびゲート絶縁膜６ａ，６ｂを、ゲート電極の形状にパターニングする（図９）。
【００４７】
この後、二酸化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により薄く形成し、その絶縁膜に異方性エッチングを行うことで、図６の半導体装置における第１側壁絶縁膜１１を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃのＬＤＤ領域を形成する。
【００４８】
その後、窒化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により第１側壁絶縁膜１１の場合よりも厚く形成し、その絶縁膜に異方性エッチングを行うことで、図６の半導体装置における第２側壁絶縁膜１２を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃを形成する。この後、ソース／ドレイン領域１３ａ〜１３ｃの表面をコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化することにより、シリサイド領域１４ａ〜１４ｃを形成する。その後、二酸化シリコン膜等の絶縁膜を半導体基板１上にＣＶＤ法等により形成することで、層間絶縁膜１６を形成する。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の実施例に係る半導体装置を示す断面図である。
【図７】本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。
【符号の説明】
【００５０】
１  半導体基板、２，３  Ｎチャネル型電界効果トランジスタ、４  Ｐチャネル型電界効果トランジスタ、６ａ，６ｂ  ゲート絶縁膜、７  ポリシリコンゲート電極、８  窒化チタン膜、９  金属膜、１０  キャップ絶縁膜。
【図１】
2007088122.tif 000003
【図２】
2007088122.tif 000004
【図３】
2007088122.tif 000005
【図４】
2007088122.tif 000006
【図５】
2007088122.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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