(57)【要約】 【課題】ポイントツーポイントリンクを有するメモリシステム及び方法が開示される。【解決手段】メモリシステムは、制御信号を生成するコントローラとコントローラから制御信号を受信するプライマリメモリを含む。セカンダリメモリはプライマリメモリに接続され、プライマリメモリから制御信号を受信する。制御信号は、プライマリメモリとセカンダリメモリのうちの一つによって行われるバックグラウンドオペレーションと残り一つによって行われるフォーグラウンドオペレーションとを定義する。【選択図】図６
2007080258.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を生成するコントローラと、
前記コントローラから前記制御信号を受信するプライマリメモリと、
前記プライマリメモリと接続され、前記プライマリメモリから前記制御信号を受信するセカンダリメモリと、を含み、
前記制御信号は、前記プライマリメモリと前記セカンダリメモリのうちの一つによって行われるバックグラウンドオペレーションと他の一つによって行われるフォーグラウンドオペレーションとを定義することを特徴とするメモリシステム。
【請求項２】
前記バックグラウンドオペレーションは、前記プライマリメモリと前記セカンダリメモリのうち一つの目標出力ポートが動作しない場合、前記プライマリメモリと前記セカンダリメモリのうちの一つによって行われることを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記バックグラウンドオペレーションは、パワーダウンオペレーション、プリチャージオペレーション、及びセルフリフレッシュオペレーションのうちの一つであることを特徴とする請求項２記載のメモリシステム。
【請求項４】
前記フォーグラウンドオペレーションと前記バックグラウンドオペレーションのうちの一つがリードオペレーションである場合、前記セカンダリメモリからのデータは前記コントローラで受信されることを特徴とする請求項１記載のメモリシステム。
【請求項５】
前記セカンダリメモリからのデータは、前記プライマリメモリを経由して前記コントローラに伝達されることを特徴とする請求項３記載のメモリシステム。
【請求項６】
前記プライマリメモリは、ＤＲＡＭメモリであることを特徴とする請求項１記載のメモリシステム。
【請求項７】
前記セカンダリメモリは、ＤＲＡＭメモリであることを特徴とする請求項１記載のメモリシステム。
【請求項８】
前記コントローラと前記プライマリメモリとの間の接続は、差動接続であることを特徴とする請求項１記載のメモリシステム。
【請求項９】
前記コントローラと前記プライマリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項１記載のメモリシステム。
【請求項１０】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続であることを特徴とする請求項１記載のメモリシステム。
【請求項１１】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項１記載のメモリシステム。
【請求項１２】
前記プライマリメモリと前記セカンダリメモリは、ポイントツーポイントリンクによって接続されることを特徴とする請求項１記載のメモリシステム。
【請求項１３】
コントローラと、
前記コントローラに接続され第１信号伝送プロトコルを利用して、信号が前記コントローラとの間で伝達されることができるプライマリメモリと、
前記プライマリメモリと接続され第２信号伝送プロトコルを利用して、信号が前記プライマリメモリとの間で伝達されることができるセカンダリメモリと、を含み、
前記第１信号伝送プロトコルと前記第２信号伝送プロトコルとは異なることを特徴とするメモリシステム。
【請求項１４】
前記第１信号伝送プロトコルは、第１分量のビットを実質的に同時に伝達し、前記第２信号伝送プロトコルは、第２分量のビットを実質的に同時に伝達し、前記第１分量と前記第２分量は互いに異なることを特徴とする請求項１３記載のメモリシステム。
【請求項１５】
前記第２信号伝送プロトコルは、少なくとも前記第１信号伝送プロトコルが部分的に直列化されたバージョンであることを特徴とする請求項１３記載のメモリシステム。
【請求項１６】
前記プライマリメモリは、ＤＲＡＭメモリであることを特徴とする請求項１３記載のメモリシステム。
【請求項１７】
前記セカンダリメモリは、ＤＲＡＭメモリであることを特徴とする請求項１３記載のメモリシステム。
【請求項１８】
前記コントローラと前記プライマリメモリとの間の接続は、差動接続であることを特徴とする請求項１３記載のメモリシステム。
【請求項１９】
前記コントローラと前記プライマリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項１３記載のメモリシステム。
【請求項２０】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続であることを特徴とする請求項１３記載のメモリシステム。
【請求項２１】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項１３記載のメモリシステム。
【請求項２２】
前記プライマリメモリと前記セカンダリメモリは、ポイントツーポイント接続されることを特徴とする請求項１３記載のメモリシステム。
【請求項２３】
制御信号を生成するコントローラと、
前記コントローラから前記制御信号を受信するプライマリメモリと、
前記プライマリメモリとポイントツーポイント接続されているセカンダリメモリと、
前記プライマリメモリに接続され、前記セカンダリメモリからの情報を保存するキャッシュメモリと、を含むことを特徴とするメモリシステム。
【請求項２４】
前記キャッシュメモリは、前記プライマリメモリの内部に位置することを特徴とする請求項２３記載のメモリシステム。
【請求項２５】
前記キャッシュメモリは、前記プライマリメモリの外部に位置することを特徴とする請求項２４記載のメモリシステム。
【請求項２６】
前記キャッシュメモリは、前記セカンダリメモリの内部に位置することを特徴とする請求項２３記載のメモリシステム。
【請求項２７】
前記キャッシュメモリは、前記セカンダリメモリの外部に位置することを特徴とする請求項２６記載のメモリシステム。
【請求項２８】
前記キャッシュメモリは、前記プライマリメモリの内部に位置し、第２キャッシュメモリは前記セカンダリメモリの内部に位置することを特徴とする請求項２３記載のメモリシステム。
【請求項２９】
前記プライマリメモリは、ＤＲＡＭメモリであることを特徴とする請求項２３記載のメモリシステム。
【請求項３０】
前記セカンダリメモリは、ＤＲＡＭメモリであることを特徴とする請求項２３記載のメモリシステム。
【請求項３１】
前記コントローラと前記プライマリメモリとの間の接続は、差動接続であることを特徴とする請求項２３記載のメモリシステム。
【請求項３２】
前記コントローラと前記プライマリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項２３記載のメモリシステム。
【請求項３３】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続であることを特徴とする請求項２３記載のメモリシステム。
【請求項３４】
前記プライマリメモリと前記セカンダリメモリとの間の接続は、シングルエンド接続であることを特徴とする請求項２３記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、より詳細には、メモリとメモリシステムとの間がポイントツーポイントリンクを有して、フォーグラウンドオペレーションとバックグラウンドオペレーションを同時に実行することができるメモリシステムに関する。
【背景技術】
【０００２】
図１はメモリモジュール１０を示す概略的なブロック図であり、図２は図１のメモリモジュール１０を複数個含むメモリシステム１００を示す概略的なブロック図である。図１を参照すると、メモリモジュール１０は、複数個のメモリデバイス（Ｍ１〜Ｍ８）を含む。８つのメモリデバイス（Ｍ１〜Ｍ８）は、ホスト（図示せず）と接続された共通のコマンド／アドレス（Ｃｏｍｍａｎｄ／Ａｄｄｒｅｓｓ、ＣＡ）信号ライン１２を共有する。このようにＣＡラインを共有することをマルチ−ドロップリンクと言う。典型的には、８つ又は４つのメモリデバイスが一つの共通ＣＡラインを共有する。
【０００３】
メモリデバイス（Ｍ１〜Ｍ８）のそれぞれは、複数個の並列データＤＱ信号ライン１４を受け入れる。図１のメモリモジュールにおいて、メモリデバイスのそれぞれは、８つのＤＱ（Ｘ８）ライン１４を受け入れる。従来のメモリモジュール１０において、各ＤＱ信号ライン１４は、ホスト（図示せず）からメモリデバイスにポイントツーポイントリンクによって接続される。
【０００４】
図２に示すように、従来のメモリシステム１００は、複数個の図１のメモリモジュール１０タイプのメモリモジュール２１０、２２０を含む。メモリモジュール２１０、２２０はホスト２００に接続され、ホスト２００とデータをやり取りする。メモリモジュール２１０は、複数個のメモリデバイス（Ｍ１１、Ｍ１２、Ｍ１Ｎ）を含み、メモリモジュール２２０は、複数個のメモリデバイス（Ｍ２１、Ｍ２２、Ｍ２Ｎ）を含む。ＣＡ信号ライン２１２がマルチ−ドロップリンクによってメモリモジュール２１０内のメモリデバイス（Ｍ１１、Ｍ１２、Ｍ１Ｎ）に接続される。ＣＡ信号ライン２２２は、他のマルチ−ドロップリンクによってメモリモジュール２１０内のメモリデバイス（Ｍ２１、Ｍ２２、Ｍ２Ｎ）に接続される。多重並列ＤＱ信号ライン（２１４−１）は、マルチドロップリンクによってメモリデバイス（Ｍ１１、Ｍ２１）に接続される。多重並列ＤＱ信号ライン（２１４−２）は、マルチドロップリンクによってメモリデバイス（Ｍ１２、Ｍ２２）に接続される。多重並列ＤＱ信号ライン（２１４−Ｎ）は、マルチドロップリンクによってメモリデバイス（Ｍ１Ｎ、Ｍ２Ｎ）に接続される。
【０００５】
典型的な高密度のメモリシステムは、図２に示すような複数個のメモリモジュールを含む。ＤＱ信号ラインは、マルチドロップリンクを具備し、多重メモリデバイス（Ｍ）は共通ＤＱラインを共有する。マルチドロップリンクによって生じるＤＱラインのローディングは、メモリシステム１００の動作速度に影響を及ぼす。例えば、８つのＳＤＲＡＭ、４つのＤＤＲメモリ、２つのＤＤＲ２メモリ又はＤＤＲ３メモリは、いずれも信号ＤＱラインによって接続されうる。メモリシステム１００の動作速度を高めるためには、ＣＡとＤＱラインのマルチドロップリンクによって生じる容量性ローディングを減少させることが重要である。
【特許文献１】米国登録特許第６，５０２，１６１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の第１の目的は、高速動作が可能なメモリシステムを提供することにある。
【０００７】
また、本発明の第２の目的は、高容量化が可能なメモリシステムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の好適な実施の形態によれば、例えば、２ＧＨｚ以上の速度で動作する高速のメモリシステムにおいて、ポイントツーポイント（ＰＴＰ）リンクがメモリコントローラ（ホスト）と個別メモリ間の全ての信号ライン、即ち、ＣＡ及びＤＱ信号ラインに使用される。ＰＴＰリンクは、各信号ラインの容量性ローディングとスタブ（ｓｔｕｂ）を減少させる。
【０００９】
高密度のメモリシステムでは、複数のメモリモジュールが使用される。ＰＴＰリンクを具備する各メモリシステムは、各信号ラインに対して入／出力メモリタップを具備する。この結果から、ＰＴＰリンクを採用するために、モジュールタップの数が増加することになる。本発明の好適な実施の形態によると、ＰＴＰリンクを支援する高密度のメモリシステムでは、モジュールタップの増加は、シングルメモリモジュール上にメモリデバイスを積層するか、平面メモリデバイスを使用して避けることができる。その結果、メモリシステムは１つのメモリモジュールのみを具備することになる。本発明の好適な実施の形態によると、シングルメモリモジュール上の多重メモリデバイスは、デバイス間に高速動作を可能にするＰＴＰリンクを具備する。
【００１０】
本発明の第１側面によるメモリシステムは、制御信号を生成するコントローラ、前記コントローラから前記制御信号を受信するプライマリメモリ、及び前記プライマリメモリと接続され、前記プライマリメモリから前記制御信号を受信するセカンダリメモリを含む。  前記制御信号は、前記プライマリメモリと前記セカンダリメモリのうちの一つによって行われるバックグラウンドオペレーションと他の一つによって行われるフォーグラウンドオペレーションとを定義する。
【００１１】
実施形態において、前記バックグラウンドオペレーションは、前記プライマリメモリと前記セカンダリメモリのうちの一つによって実行され、この間に前記プライマリメモリと前記セカンダリメモリのうちの一つの目標出力ポートは動作しない。前記バックグラウンドオペレーションは、パワーダウンオペレーション、プリチャージオペレーション、及びセルフリフレッシュオペレーションのうちの一つであり得る。
【００１２】
実施形態において、前記フォーグラウンドオペレーションと前記バックグラウンドオペレーションのうちの一つがリードオペレーションである場合、前記セカンダリメモリからのデータは前記コントローラで受信される。前記セカンダリメモリから前記データは、前記プライマリメモリを通じて前記コントローラに伝達されることができる。
【００１３】
前記プライマリメモリと前記セカンダリメモリのそれぞれは、ＤＲＡＭメモリであり得る。
【００１４】
前記コントローラと前記プライマリメモリとの間の接続と、前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続やシングルエンド接続であり得る。
【００１５】
前記プライマリメモリと前記セカンダリメモリは、ポイントツーポイントリンクによって接続されることができる。
【００１６】
本発明の他の側面によるメモリシステムは、コントローラ、前記コントローラに接続され第１信号伝送プロトコルを利用して、信号が前記コントローラとの間で伝達されることができるプライマリメモリ、及び前記プライマリメモリと接続され第２信号伝送プロトコルを利用して、信号が前記プライマリメモリとの間で伝達されることができるセカンダリメモリを含み、前記第１信号伝送プロトコルと前記第２信号伝送プロトコルとは異なることができる。
【００１７】
実施形態において、前記第１信号伝送プロトコルは第１分量のビットを実質的に同時に伝達し、前記第２信号伝送プロトコルは第２分量のビットを実質的に同時に伝達する。前記第１分量と前記第２分量は互いに異なる。
【００１８】
実施形態において、前記第２信号伝送プロトコルは、少なくとも前記第１信号伝送プロトコルが部分的に直列化されたバージョンである。
【００１９】
前記プライマリメモリと前記セカンダリメモリのそれぞれは、ＤＲＡＭメモリであり得る。
【００２０】
前記コントローラと前記プライマリメモリとの間の接続と、前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続やシングルエンド接続であり得る。
【００２１】
前記プライマリメモリと前記セカンダリメモリは、ポイントツーポイントリンクによって接続されることができる。
【００２２】
本発明の更に他の側面によるメモリシステムは、制御信号を生成するコントローラ、前記コントローラから前記制御信号を受信するプライマリメモリ、前記プライマリメモリとポイントツーポイント接続されているセカンダリメモリ、及び前記プライマリメモリに接続され、前記セカンダリメモリからの情報を保存するキャッシュメモリを含む。
【００２３】
前記キャッシュメモリは、前記プライマリメモリ及び／又は前記セカンダリメモリの内部に位置することができる。
【００２４】
前記プライマリメモリと前記セカンダリメモリのそれぞれは、ＤＲＡＭメモリであり得る。
【００２５】
前記コントローラと前記プライマリメモリとの間の接続と、前記プライマリメモリと前記セカンダリメモリとの間の接続は、差動接続やシングルエンド接続であり得る。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。以下、図面上の同様の構成要素には同じ参照符号を使用して、同様の構成要素についての重複説明は省略する。
【００２７】
以下で説明する本発明の好適な実施の形態では、ホストと複数のメモリを接続する際に、ホストとプライマリメモリとの間と、プライマリメモリと少なくとも一つのセカンダリメモリとの間は、ポイントツーポイント接続される。ここで、ホストとプライマリメモリとの間のバス数、インタフェース方式及び／又はプロトコルは、プライマリメモリとセカンダリメモリとの間のバス数、インタフェース方式及び／又はプロトコルが互いに異なるように具現されることができる。その結果、プライマリメモリとホストがある形態のデータをやり取りする場合、プライマリメモリとセカンダリメモリとの間にも同時に必要な他の形態のデータをやり取りする動作（ｂａｃｋｇｒｏｕｎｄｏｐｅｒａｔｉｏｎ）を行うことができるようにして、メモリシステム全体の効率性を向上させることができる。
【００２８】
ここで、プライマリメモリとは、ホストとポイントツーポイント接続されたメモリを示す。セカンダリメモリとは、前記プライマリメモリにポイントツーポイント接続されたメモリ又は前記プライマリメモリにポイントツーポイント接続されたメモリ同士に接続されたメモリを示す。
【００２９】
以下、プライマリメモリとプライマリメモリに従属されたセカンダリメモリ等は、同一平面上に接続させることもできる。プライマリメモリはメモリモジュールの一面に装着され、セカンダリメモリはメモリモジュールの他面に装着されることもできる。又は、プライマリメモリとプライマリメモリに従属されたセカンダリメモリ等は、ダイスタック（ｄｉｅ  ｓｔａｃｋ）又はパッケージスタック（ｐａｃｋａｇｅ  ｓｔａｃｋ）のような積層構造を有するように具現することもできる。
【００３０】
以下の図面では、各メモリモジュール内のプライマリメモリが１つである場合のみを図示したが、本発明は、各メモリモジュール内のプライマリメモリが並列的に２つ以上である場合にも適用できる。
【００３１】
本発明の好適な実施の形態に係るメモリモジュール内のメモリは、ＤＲＡＭ、例えば、ＤＤＲ２、ＤＤＲ３で構成されることができる。
【００３２】
図３〜図５は、本発明の好適な実施の形態に係るＰＴＰ（Ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）構造を有するメモリシステム２５０を機能的に示す概略的なブロック図である。図３及び図４のメモリシステムは、プライマリメモリデバイス２５２とセカンダリメモリデバイス２５４を含む。ホスト又はコントローラ２６６は、プログラム命令を行う間に、プライマリメモリ２５２及びセカンダリメモリ２５４とコマンド及びデータをやり取りする。
【００３３】
コントローラ２６６は、ＷＲ／ＣＡ（ｗｒｉｔｅ／ＣＡ）ポートを含むが、このＷＲ／ＣＡポートを通じてライトデータ（ｗｒｉｔｅ  ｄａｔａ）とＣＡ信号がメモリデバイス２５２、２５４に伝送される。また、コントローラ２６６はリード（ｒｅａｄ、ＲＤ）ポートも含むが、このＲＤポートを通じてメモリデバイス２５２、２５４で読み込まれたデータはコントローラ２６６に受信される。
【００３４】
プライマリメモリ２５２は４つのポートを含む。「ｘＮ」と書かれてある第１受信ポートはＮ個のピンを含み、コントローラ２６６からライン２５６を通じてＷＲ／ＣＡ信号を受信する。「ｘＮ」と書かれてある第１伝送ポートはＮ個のピンを含み、ライン２６０を通じてセカンダリメモリ２５４にＷＲ／ＣＡ信号を伝送する。「ｘＭ」と書かれてあるプライマリメモリ２５４の第２受信ポートはＭ個のピンを含み、ライン２６２を通じてセカンダリメモリ２５４からリードデータを受信する。「ｘＭ」と書かれてあるプライマリメモリ２５４の第２伝送ポートはＭ個のピンを含み、ライン２６４を通じてリードデータをコントローラ２６６に伝送する。
【００３５】
セカンダリメモリ２５４は２つのポートを含む。「ｘＮ」と書かれてある受信ポートはＮ個のポートを含み、ライン２６０を通じてプライマリメモリ２５２からＷＲ／ＣＡ信号を受信する。「ｘＭ」と書かれてある伝送ポートはＭ個のポートを含み、ライン２６２を通じてリードデータをプライマリメモリ２５２に伝送する。
【００３６】
図３は、プライマリメモリ２５２がコントローラ２６６によってアクセスされる場合を概念的に示す。点線２５８は、プライマリメモリ２５４からシステム２５０を通じるリードコマンドとリードデータを含む信号の流れを示す。図４は、セカンダリメモリ２５４がコントローラ２６６によってアクセスされる場合を示す。点線２６８は、セカンダリメモリ２５４からシステム２５０を通じるリードコマンドとリードデータを含む信号の流れを示す。図５は、図３及び図４のメモリシステム２５０でプライマリメモリ２５２とセカンダリメモリ２５４がコントローラ２６６によってアクセスされる場合の動作を示す表である。図３及び図５に示すように、プライマリメモリ２５２でＷｒｉｔｅ／Ｒｅａｄ動作が行われる場合、セカンダリメモリ２５４の状態は待機（ｓｔａｎｄ−ｂｙ）状態である。即ち、コントローラ２６６がプライマリメモリ２５２をアクセスすると、セカンダリメモリ２５４がどのような動作もしない。プライマリメモリ２５２でＷｒｉｔｅ／Ｒｅａｄ動作が行われる場合、プライマリメモリ２５２は活性化状態である。即ち、プライマリメモリ２５２は、要求された動作を行うために動作している。図４及び図５に示すように、セカンダリメモリ２５４でＷｒｉｔｅ／Ｒｅａｄ動作が行われる場合、セカンダリメモリ２５４は、要求された動作を行うために活性化状態にある。セカンダリメモリ２５４でＷｒｉｔｅ／Ｒｅａｄ動作が行われる間、プライマリメモリは「伝達（ｔｒａｎｓｆｅｒ）」状態であるが、これは、プライマリメモリ２５２がライン２６０を通じてセカンダリメモリ２５４にＷＲ／ＣＡ情報を中継（伝達）し、ライン２６４を通じてセカンダリメモリ２５４からコントローラ２６６にリードデータを中継することを意味する。図３〜図５に示すように、このような従来のアクセス方法を使用したメモリシステム２５０の効率とバス利用率は低い方である。なぜなら、ＰＴＰリンクを有する一つのメモリのみがプライマリメモリとセカンダリメモリのうちの一つに発行された単一コマンドに応答して動作することができるためである。
【００３７】
本発明の好適な実施の形態に係るアクセス方法を利用すると、このような非効率性は解消される。本発明の好適な実施の形態によると、メモリコントローラがＰＴＰリンクを構成するメモリのうちの一つから／又はリード／ライト動作を行う場合には、残り他の一つのメモリは同時にコントローラに／から接続されたメモリバスに影響を及ぼさない所定の動作を行う。２種類の同時動作は、２種類の動作を認識するパケットプロトコルを使用して可能になる。ここでは、第１動作を「フォーグラウンドオペレーション」と、第２動作を「バックグラウンドオペレーション」と称する。従って、本発明は、ＰＴＰリンク構造を使用して効率性を高めるメモリシステムと方法を提供する。
【００３８】
本発明の好適な実施の形態によると、メモリコントローラとプライマリメモリとの間の入力／出力（ＩＯ）プロトコルとインタフェースリンクは、メモリデバイス間の入力／出力プロトコルとインタフェースリンクとは異なる。特に、プライマリメモリを除いた全てのメモリは、従来のＰＴＰリンクが使用される場合よりメモリ間の信号ルーティング（ｓｉｇｎａｌ  ｒｏｕｔｉｎｇ）が容易になり、パッケージサイズが小さくなるシリアルインタフェースを有している。
【００３９】
本発明の好適な実施の形態によると、プライマリメモリは、内部キャッシュバッファを含むことができるが、内部キャッシュバッファは、セカンダリメモリよりコントローラによってより頻繁にアクセスが期待されるリードデータを保存するためのものである。この実施形態において、キャッシュバッファは、プライマリＤＲＡＭ内に位置する。よくアクセスされるセカンダリＤＲＡＭの内容は予め選択され、キャッシュバッファに予め位置することになる。これによって、システムの処理量が向上する。
【００４０】
図６は、本発明の好適な実施の形態に係るメモリシステム３５０を示す概略的なブロック図である。図６のメモリシステム３５０は、メモリモジュール３２０と信号及びデータをやり取りするメモリモジュール３２０とメモリコントローラ又はホスト３６６を含む。ホスト３６６は、外部バスＯＢＵＳの４つのチャンネル（ＣＨ０−ＣＨ３）を通じてメモリモジュール３２０と接続される。外部バスＯＢＵＳは、コマンド信号、アドレス信号、ライトクロック信号及び／又はライトデータ信号を伝達するダウンロードバスＤＬＢを含む。また、外部バスＯＢＵＳは、リードデータ信号とリードクロック信号を伝達するアップロードバスＵＬＢも含む。外部バスＯＢＵＳでは、全ての信号がＰＴＰリンクによって単一方向に伝達される。
【００４１】
メモリモジュール３２０は、チャンネル（ＣＨ０−ＣＨ３）のそれぞれに対して、プライマリメモリ３２２とセカンダリメモリ３２４を含む。プライマリメモリ３２２は、外部バスＯＢＵＳを通じてホスト３６６に直接接続される。セカンダリメモリ３２４は、内部バスＩＢＵＳを通じてそれぞれのプライマリメモリ３２２に接続される。プライマリメモリ３２２はランク０（ＲＡＮＫ０）メモリと称し、セカンダリメモリ３２４はランク１（ＲＡＮＫ１）メモリと称する。基準クロック（ＣＬＫ_Ｒｅｆ）が各メモリデバイス３２２、３２４に提供される。
【００４２】
図７〜図９は、図６のメモリシステム３５０の３種類の形態を示す概略的なブロック図である。図７を参照すると、メモリシステム３５０ａは、プリント回路基板やマザーボード３２５の上側３２５ａに接続されたプライマリ（Ｐ）メモリとプリント回路基板やマザーボード３２５の下側３２５ｂに接続されたセカンダリ（Ｓ）メモリを含む。メモリ３２２、３２４は、複数個の導電性ピン又はバンプ３２９を経由して、マザーボード３２５に接続される。プライマリメモリ３２２は、導電性ピンやバンプ３２９によってセカンダリメモリ３２４に接続されるが、導電性ピンやバンプ３２９が内部バス３２５の通路である。プライマリメモリ３２２は、外部バスＯＢＵＳによってホスト３６６に接続される。
【００４３】
図８を参照すると、メモリシステム３５０ｂは、プリント回路基板又はマザーボード３２７の上側３２７ａに接続されたプライマリ（Ｐ）メモリ３２２とセカンダリ（Ｓ）メモリ３２４を含む。メモリ３２２、３２４は、複数個の導電性ピン又はバンプ３２９を経由してマザーボード３２７に接続される。プライマリメモリ３２２は、内部バスＩＢＵＳ１によってセカンダリメモリ３２４に接続される。プライマリメモリ３２２は、外部バスＯＢＵＳによってホスト３６６に接続される。
【００４４】
図９を参照すると、メモリシステム３５０ｃは、プリント回路基板又はマザーボード３３１の一側３３１ａに接続されたプライマリ（Ｐ）メモリ３２２とセカンダリ（Ｓ）メモリ３２４を含む。プライマリメモリ３２２は、複数個の導電性ピンやバンプ３２９を通じてプリント回路基板又はマザーボード３３１に直接接続される。セカンダリメモリ３２４は、プライマリメモリ３２２上に積み上げられて、プライマリメモリ３２２を経由して、複数個の導電性ピンやバンプ３２９を通じてプリント回路基板やマザーボード３３１に接続される。又は、プライマリメモリ３２２とセカンダリメモリ３２４は単一パッケージで集積された２つの個別ダイで構成されることができ、前記パッケージはプリント回路基板やマザーボード３３１に接続される。プライマリメモリ３２２は、内部バスＩＢＵＳの通路となる導電性ピンやバンプ３２９によってセカンダリメモリ３２４に接続される。プライマリメモリ３２２は、外部バスＯＢＵＳによってホスト３６６に接続される。
【００４５】
図１０は、本発明の好適な実施の形態に係るプライマリ（Ｐ）メモリの概念的なブロック図である。図１１は、図１０のプライマリメモリ３２２の内部回路を詳細に示す概念的なブロック図である。図１０を参照すると、プライマリメモリ３２２は、４つの入力／出力ポートを含むが、この入力／出力ポートは、コントローラとセカンダリメモリ３２４とコマンド及びデータをやり取りする。「ＲＦＣ」と書かれたポート３５４はコントローラからの受信ポートであるが、ポート３５４はホストやコントローラ３６６からコマンドとライトデータを含む信号を受信する。「ＲＦＤ」と書かれたポート３５１はメモリからの受信ポートで、セカンダリメモリ３２４のような他のメモリからライトデータ信号のような信号を受信する。「ＴＴＤ」と書かれたポート３５５はメモリへの伝送ポートで、セカンダリメモリ３２４のような他のメモリに信号を伝送する。「ＴＴＣ」と書かれたポート３５６は、コントローラへの伝送ポートで、コントローラやホスト３６６にライトデータを含む信号を伝送する。
【００４６】
図１１を参照すると、メモリ３２２は、メモリデバイスで使用される従来の回路のみならず、本発明を具現化するために使用される回路を含む。メモリは、センスアンプ３６１に接続されるｎ×ｍメモリアレイ３６０を含む。センスアンプ３６１はまた（in turn）、出力バッファ３６８に接続されるデータバッファ３６２に接続される。ローデコーダ３５８とカラムデコーダ３６３は、従来の方式ではメモリアレイ３６０内のメモリアドレスをデコーディングするために使用される。メモリアレイから出力されたデータはセンスアンプ３６１でセンシングされ、データバッファ３６２を通じて出力バッファ３６８に伝達されるが、出力バッファ３６８は、ＴＴＣポート３５６を経由してデータをメモリ３２２の外に送る。コマンドデコーダ＆入力バッファ３５７は、ホスト３６６からＲＦＣポート３５４を経由してＷＲ／ＣＡ信号を受信する。コマンドは、コマンドデコーダ＆入力バッファ３５７でデコーディングされる。また、メモリ３２２は、コントローラからＴＴＤポートを通じて中継器３６９を経由して、コマンドとライトデータをセカンダリメモリ３２４に中継する。
【００４７】
プライマリアクセスコマンドのために、コマンドデコーダ＆入力バッファ３５７は、アドレス情報をローデコーダ３５８とカラムバッファ３６５に伝達する。カラムバッファ３６５、カラムデコーダ３６３、及びローデコーダ３５８は、アドレス情報をデコーディングして、従来の方法でメモリアレイ３６０にアクセスする。ライト動作の場合に、入力データは、コマンドデコーダ＆入力バッファ３５７からデータ入力レジスタ３５９によって受信され、アドレスメモリアレイ３６０に伝達される。リード動作の場合、データはメモリアレイ３６０から読み出されて、センスアンプ３６１からデータバッファ３６２を通じて出力バッファ３６８に伝達され、ＴＴＣポート３５６を通じてメモリ３２２の外に送られる。
【００４８】
コマンドがセカンダリメモリ３２４に中継されるために、ＷＲ／ＣＡ信号は、ＲＦＣポート３５４を経由してコマンドデコーダ＆入力バッファ３５７で受信される。ＷＲ／ＣＡ信号は、コマンドデコーダ＆入力バッファ３５７からライン３７１を通じて中継回路３６９に出力される。また、セカンダリメモリからプライマリメモリ内にリードデータを中継するために、リードデータはＲＦＤポートで受信され、その後、リードデータはリードデータ入力バッファを通じて出力バッファに送られる。その結果、セカンダリメモリからのリードデータは、ＴＴＣポートを経由してコントローラに伝達される。中継制御信号は、モードレジスタ３６７から中継器３６９とリードデータ入力バッファ３５３にライン３７７上で伝達される。
【００４９】
このような中継動作の一部として、モードレジスタが中継器とリードデータ入力バッファの活性化の有無を決定するＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）動作によって設定されることができる。メモリデバイスがプライマリメモリとして使用されると、中継器とリードデータ入力バッファは、モードレジスタから出力された中継制御信号によってイネーブルされる。メモリデバイスがセカンダリメモリとして使用されると、中継器とリードデータ入力バッファは、モードレジスタから出力された中継制御信号によってイネーブルされない。又は、中継動作で、中継器とリードデータ入力バッファはＰＴＰリンク構造内のメモリの位置を示す識別情報によって制御されることもできる。
【００５０】
セカンダリメモリ３２４からリードデータがプライマリメモリ３２２を通過するか、プライマリメモリ３２２によって中継される場合に、リードデータはセカンダリメモリ３２４からＲＦＤポート３５１で受信される。リードデータ入力バッファ３５３は、リードデータＲＤをライン３７３上で出力バッファ３６８に伝達する。
【００５１】
図１０及び図１１は、それぞれＷＲ／ＣＡ信号とリードデータを中継する中継器とリードデータ入力バッファの活性化の有無を決定するＭＲＳ動作によってプライマリメモリとセカンダリメモリのうちの一つになることができるメモリデバイスを示す。また、メモリデバイスがプライマリメモリとして使用されると、ＷＲ／ＣＡ信号は、ＷＲ／ＣＡ信号のデコーディングと関係なく常に中継される。即ち、プライマリメモリは、ＷＲ／ＣＡ信号を受信して、ＷＲ／ＣＡ信号をデコーディングした後に中継することではなく、デコーディングと関係なくセカンダリメモリに中継する。
【００５２】
図１２は、本発明の好適な実施の形態に係るダウンロードパケットとアップロードパケットを処理することを示すタイミング図である。ダウンロードパケットは、ホストからプライマリメモリやセカンダリメモリへのコマンドやライトデータを含むパケットであり得る。アップロードパケットは、プライマリメモリやセカンダリメモリからホストへのリードデータを含むパケットであり得る。ダウンロードパケットは、実行コマンドがライト動作である場合、Ｃ／Ａ信号やＣ／Ａ信号とライトデータＷＲを含む２つの単位パケットを含む。アップロードパケットは、２つのリードデータＲＤ単位パケットを含む。単位パケットのサイズは、ＣＬＫ_ｒｅｆ信号の１周期の間に含まれることができるビット数によって決定される。ライトクロックＷＣＬＫは、ダウンロードパケットの処理タイミングを制御するために使用され、リードクロックＲＣＬＫはアップロードパケットの処理タイミングを制御するために使用される。
【００５３】
図１３は、本発明の好適な実施の形態に係るダウンロードＣ／Ａパケットを概念的に示す。ダウンロードＣ／Ａパケットは、プライマリメモリとセカンダリメモリのうちの一つによって実行される第１コマンドと他の一つによって同時に実行されるセカンダリメモリを含む。第１コマンドはフォーグラウンドコマンドと称し、第２コマンドはバックグラウンドコマンドと称する。しかしながら、これらの用語によって、コマンドの種類の分類や優先順位や範疇を決定されるべきではなく、フォーグラウンドとバックグラウンドという用語は、説明の便宜と明確性のために使用する。
【００５４】
図１３は、本発明の好適な実施の形態に係るフォーグラウンドオペレーションとバックグラウンドオペレーションを含むＣ／Ａダウンロードパケットを示す概念図である。図１３では、８つの１０ビットワードが８つのピン（ＰＩＮ０〜ＰＩＮ７）を通じて伝達される。Ｂ１〜Ｂ５ビットは、フォーグラウンドオペレーションのためのものであり、Ｂ６〜Ｂ１０ビットは、バックグラウンドオペレーションのためのものである。フォーグラウンドオペレーションのためのビットは、基準クロックＣＬＫ_ｒｅｆの一番目の半周期の間に伝達され、バックグラウンドオペレーションのためのビットは、基準クロックＣＬＫ_ｒｅｆの二番目の半周期の間に伝達される。
【００５５】
図１３を参照すると、ＰＩＮ０〜ＰＩＮ３ピンのＢ１ビットは、行われるフォーグラウンドオペレーションを識別する４ビットのＦＯＰ３〜ＦＯＰ０フィールドを定義する。ＰＩＮ０〜ＰＩＮ３ピンのＢ６ビットは、行われるバックグラウンドオペレーションを識別する４ビットのＢＯＰ３〜ＢＯＰ０フィールドを定義する。ＦＯＰ３〜ＦＯＰ０フィールドによって定義されるフォーグラウンドオペレーションとＢＯＰ３〜ＢＯＰ０フィールドによって定義されるバックグラウンドオペレーションが図１６に示されているが、図１６は、本発明の好適な実施の形態に係るフォーグラウンドオペレーションとバックグラウンドオペレーションを識別する表である。図１６には、キャッシュイネーブルコマンドがフォーグラウンドオペレーションの一つとして含まれている。キャッシュイネーブルコマンドは、プライマリメモリに含まれるキャッシュメモリを使用する。これについては、以下に詳細に記述する。
【００５６】
ＰＩＮ４のＢ１ビットはフォーグラウンドＦＥＸＩＴコマンドを識別し、ＰＩＮ４のＢ６ビットはバックグラウンドＢＥＸＩＴコマンドを識別する。このコマンドは、リード又はライトメモリアクセスを含まないタイプである。ＦＥＸＩＴコマンド又はＢＥＸＩＴコマンドで、ビットが活性化状態である場合、メモリはその前のパワーダウン又はセルフ−リフレッシュ状態を外れる。
【００５７】
ＰＩＮ６とＰＩＮ７のＢ１ビットは２ビットフィールド（ＣＳ０−ＣＳ１）を定義するが、２ビットフィールド（ＣＳ０−ＣＳ１）は、どのメモリランク、例えば、プライマリメモリ又は複数個のセカンダリメモリのうちの一つがフォーグラウンドオペレーションを実行するかを識別する。図１４は、本発明の好適な実施の形態に係るＣＳ０〜ＣＳ１フィールドの値を定義する表である。
【００５８】
ＰＩＮ５〜ＰＩＮ７のＢ６ビットは、どのメモリランクがバックグラウンドオペレーションを実行するかを識別するために使用される３ビットフィールド（ＲＳ０〜ＲＳ２）を定義する。図１５は、本発明の好適な実施の形態に係るＲＳ０〜ＲＳ２フィールドの値を定義する表である。
【００５９】
図１３を更に参照すると、残りビットは、メモリアクセスコマンド用メモリアドレス（Ａ０〜Ａ１４）とビット（Ｂ０〜Ｂ４）を定義するために使用される。「ＲＦＵ」という用語は、「後に使用するために保存した（ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ  ｕｓｅ）」という意味で使用される。
【００６０】
図１７は、本発明の好適な実施の形態に係るメモリシステム３５０ｄの概略的なブロック図である。メモリシステム３５０ｄは、コントローラ又はホスト３６６に接続されているＲＡＮＫ０であるプライマリメモリ３２２を含む。第１セカンダリメモリ３２４ａは、プライマリメモリ３２２に接続されており、第２セカンダリメモリ３２６ａは第１セカンダリメモリ３２４ａに接続されている。この実施形態は、本発明の好適な実施の形態がＲＡＮＫ０であるプライマリメモリ３２２とＲＡＮＫ０、１、３、…である任意の数のセカンダリメモリを含むメモリシステムに適用されることができることを示す。
【００６１】
図１８は、本発明の好適な実施の形態に係るＣ／Ａパケットコマンドの例を示す表である。図１３〜図１８を参照すると、図１８のコマンドはＲＡＮＫ１メモリ３２４ａのリード動作が行われる間、残り２つのランク、即ち、ＲＡＮＫ０メモリ３２２とＲＡＮＫ２メモリ３２６ａのパワーダウンが行われる例を示す。１０の値を有するＣＳ０／ＣＳ１フィールドは、ＲＡＮＫ１メモリ３２４ａがフォーグラウンドオペレーションを行うことを示す。１０１の値を有するＲＳ０／１／２フィールドは、ＲＡＮＫ０メモリ３２２とＲＡＮＫ２メモリ３２６ａがバックグラウンドオペレーションを行うことを示す。０１００の値を有するＢＯＰ０〜ＢＯＰ３フィールドは、ＲＡＮＫ０メモリ３２２がバックグラウンドオペレーションを行い、ＲＡＮＫ２メモリ３２６ａではパワーダウンオペレーションが行われることを示す。
【００６２】
ＲＡＮＫ０メモリ３２２がＣ／Ａパケットコマンドを受信すると、ＲＡＮＫ０メモリ３２２は、ＣＳ０／ＣＳ１とＲＳ０／ＲＳ１フィールドをデコーディングして、フォーグラウンドオペレーション又はバックグラウンドオペレーションの遂行の有無を決定する。この場合に、ＲＡＮＫ０メモリ３２２は、バックグラウンドオペレーションを行い、パワーダウンモードに進入する。また、ＲＡＮＫ０メモリ３２２は、パケットコマンドをＲＡＮＫ１メモリ３２４ａに中継する。
【００６３】
ＲＡＮＫ１メモリ３２４ａがＲＡＮＫ０メモリ３２２からＣ／Ａパケットコマンドを受信すると、ＲＡＮＫ１メモリ３２４ａは、ＣＳ０／ＣＳ１及びＲＳ０／１／２をデコーディングして、フォーグラウンドオペレーション又はバックグラウンドオペレーションの遂行の有無を決定する。この場合に、ＲＡＮＫ１メモリ３２４ａフォーグラウンドオペレーションを行って、Ｃ／Ａパケットコマンド内のアドレス情報が示すメモリセルデータを読み出す。ＲＡＮＫ１メモリ３２４ａは、また、ＲＡＮＫ２メモリ３２６ａにＣ／Ａパケットコマンドを中継する。ＲＡＮＫ２メモリ３２６ａがコマンドパケットを受信すると、ＲＡＮＫ２メモリは、メモリ中で一番高いランクにあるので、Ｃ／Ａパケットコマンドを中継しないという点を除くと、ＲＡＮＫ１メモリと同じ方式で反応する。
【００６４】
約１０ｎｓのＣＡＳレイテンシー後に、ＲＡＮＫ１メモリ３２４ａは、ＲＡＮＫ０メモリ３２２にリードデータを出力する。ＲＡＮＫ０メモリ３２２がパワーダウンモードにあっても、ＲＡＮＫ０メモリ３２２の受信ポートＲＦＤと中継器に対する伝送又はドライバポートＴＴＣはオン状態であり、コントローラ３６６にリードデータを伝達する。
【００６５】
図１９は、本発明の好適な実施の形態に係るＣ／Ａパケットコマンドの他の例を示す表である。図１９のコマンドは、ＲＡＮＫ０及びＲＡＮＫ１のリード動作が単一コマンドパケットと連続的に行われる場合の例を示す。この場合で、ＲＡＮＫ０メモリは、パケットコマンドを受信してＣＳ０／ＣＳ１及びＲＳ０／１／２フィールドをデコーディングして、バックグラウンドオペレーション又はフォーグラウンドオペレーションの遂行の有無を決定する。この場合、ＲＡＮＫ０メモリはフォーグラウンドオペレーションを行って、フォーグラウンドオペレーションアドレス情報を利用して、適切なリードデータＲ０を読み出す。また、ＲＡＮＫ０メモリはパケットコマンドをＲＡＮＫ１メモリに中継する。
【００６６】
ＲＡＮＫ１メモリがＲＡＮＫ０メモリからコマンドパケットを受信すると、ＲＡＮＫ１メモリは、ＣＳ０／ＣＳ１及びＲＳ０／１／２フィールドをデコーディングして、フォーグラウンドオペレーション又はバックグラウンドオペレーションの遂行の有無を決定する。この場合において、ＲＡＮＫ１メモリはバックグラウンドオペレーションを行って、バックグラウンドオペレーションアドレスが示す適切なメモリセルリードデータＲ１を読み出す。また、ＲＡＮＫ１メモリは、コマンドパケットをＲＡＮＫ２メモリに中継する。
【００６７】
ＲＡＮＫ２メモリは、ＣＳ０／ＣＳ１及びＲＳ０／１／２フィールドがＲＡＮＫ２メモリを識別しないので、コマンドパケットに応答しない。約１０ｎｓのＣＡＳレイテンシー後に、ＲＡＮＫ１メモリはリードデータＲ１をＲＡＮＫ０メモリに出力する。中継器ディレイ時間の２倍が経過した後に、メモリデータはコントローラ３６６に伝達される。
【００６８】
図２０は、図１９と関連して記述されたコマンド実行の動作を示すタイミング図である。図２０のタイミング図において、円内の数字１〜５は、図１７のメモリシステム３５０ｄにおいて円内に示す数字に対応する。図１７と図２０を参照すると、コントローラ３６６は、プライマリメモリからＲ０及びＲ１データを連続的に受信する。従って、単一コマンドではプライマリメモリとセカンダリメモリが全てアクセスされる。
【００６９】
図２１は、本発明の好適な実施の形態に係るメモリライトコマンドに対するコマンドパケットフォーマットを示す表である。図２２は、本発明の好適な実施の形態に係る図２１のライトコマンドパケットに続くデータパケットのフォーマットを示す表である。図２１を参照すると、ライトコマンドは、この実施形態ではバックグラウンドオペレーションがない。ＦＯＰフィールドによって識別されたメモリは、指示するデータをライトするためにアクセスされる。図２２を参照すると、データパケットフォーマットは、６４ビットのデータがクロックの単一サイクル内に書かれることを仮定する。図２２のデータパケットは、図２１のライトデータパケットに直に続くことができる。
【００７０】
図２３〜図２５は、本発明の好適な他の実施の形態に係るメモリシステム４５０の概略的なブロック図である。図２３〜図２５のメモリシステム４５０は、ホスト又はコントローラ４６６に接続されたプライマリ（Ｐ）メモリ４２２とプライマリメモリ４２２に接続された一つ以上のセカンダリ（Ｓ）メモリ４２４を含む。この実施形態において、ホスト４６６とプライマリメモリ４２２との間のインタフェースとプロトコルは、プライマリメモリ４２２とセカンダリメモリ４２４との間のインタフェースとプロトコルとは異なる。特に、ＲＡＮＫ０であるプライマリメモリ４２２とＲＡＮＫ１であるセカンダリメモリ４２４との間のインタフェースは直列リンクＳＢである。これと対照的に、ホスト４６６とプライマリメモリ４２２との間のインタフェースは並列リンクＰＢである。図２３に示すように、並列リンクＰＢは多数のＸラインを含むことができ、メモリ間の直列リンクＳＢは多数のＹラインを含むことができる。ここで、ＸとＹは異なる。即ち、ＸラインはＮ又はＭラインになることができ、ＹラインはＫ又はＬラインになることができる。ラインのこの数字は、図２４と図２５に示している。例えば、Ｎは８で、Ｍは８で、Ｋは４で、Ｌは４であり得る。この実施形態において、プライマリメモリを除いたメモリは、プライマリメモリより少ない数のピンを具備することができる。これは、メモリ間の信号ルーティングにおける困難性を減少させることができ、セカンダリメモリのパッケージサイズの増加を抑えることができる。また、メモリ間の直列リンクは、隣接した信号間のノイズ源を最小化して信号品質がより良くなる。即ち、信号ライン間のクロストークが減少される。
【００７１】
上述した本発明の好適な実施の形態も、図２３〜図２５の実施形態に適用することができる。即ち、単一コマンドでマルティプルメモリでフォーグラウンドオペレーション及びバックグラウンドオペレーションを初期化することを図２３〜図２５の実施形態に適用することができる。例えば、図２４のように、フォーグラウンドオペレーション（点線４２７）がプライマリメモリ４２２で行われる間、バックグラウンドオペレーション（点線４２９）がセカンダリメモリ４２４で行われることができる。
【００７２】
図２６は、本発明の好適な実施の形態に係る図２３〜図２５のプライマリメモリ４２２の概略的なブロック図である。図１１の構成要素と機能的にも同様な図２６の構成要素には同じ参照番号を付してい。このような構成要素についての詳細な説明は省略する。
【００７３】
図２６のプライマリメモリ４２２は、ＷＲ／ＣＡ信号をセカンダリメモリに中継する直列化器４１３とセカンダリメモリからのリードデータをホスト４６６に中継する逆直列化器４１５を含む。
【００７４】
リードデータｘＬは、ＲＦＤポート４５１で受信され、リードデータ入力バッファ４５３に伝達され、リードデータ入力バッファ４５３は、リードデータＲＤをライン４７３上で逆直列化器４１５に伝達する。逆直列化器４１５はリードデータを逆直列化して、モードレジスタ４６７からの中継制御信号の制御下に逆直列化されたリードデータを出力バッファ４６８に伝達する。ここで、中継制御信号は、ライン４７７上で逆直列化器４１５に伝達される。出力バッファ４６８は、逆直列化器４１５から逆直列化されたリードデータを選択して、選択されたリードデータをライン４７５上でレイテンシー＆ＢＬ回路３６４からの制御信号の制御によってＴＴＣポート４５６を通じてｘＭデータとしてメモリ４２２の外に伝達する。
【００７５】
ＷＲ／ＣＡ信号は、ｘＮフォーマットでＲＦＣポート４５４で受信される。ＷＲ／ＣＡ信号は、コマンドデコーダ＆入力バッファ３５７でデコーディングされる。ＷＲ／ＣＡ信号がセカンダリメモリで中継されると、モードレジスタ４６７は、ライン４７７上で中継制御信号を目標値に設定する。ＷＲ／ＣＡ信号は、直列化器４１３に伝達され直列化される。その後、直列化器４１３は、直列化されたＷＲ／ＣＡ信号を中継制御信号の制御によって中継器４６９に伝達する。中継器４６９は、直列化されたＷＲ／ＣＡ信号をＴＴＤポート４５５に伝達し、ＴＴＤポート４５５は直列化されたＷＲ／ＣＡ信号をｘＫフォーマットでセカンダリメモリに伝達する。実施形態において、Ｎは８、Ｋは４、Ｌは４、Ｍは８である。
【００７６】
ＷＲ／ＣＡ信号を中継する直列化器４１３と中継器４６９及びリードデータを中継する逆直列化器４１５は、ＰＴＰリンク構造の位置によってＭＲＳオペレーションによってイネーブルされる。メモリがＰＴＰリンク構造の最も上に位置するメモリ以外のメモリとして使用されると、直列化器４１３、中継器４６９、及び逆直列化器４１５は、モードのレジスタから出力された中継制御信号によってイネーブルされる。メモリがＰＴＰリンク構造の最も上のメモリとして使用されると、直列化器４１３、中継器４６９、及び逆直列化器４１５は、中継制御信号によってイネーブルされない。中継制御信号は、また、リードデータ入力バッファ４５３に印加される。
【００７７】
図２７及び図２８は、本発明の好適な実施の形態に従って直列化されたＷＲ／ＣＡ信号のフォーマットを示す表である。この実施形態において、８ビットのＷＲ／ＣＡ信号は、４ビットの信号に直列化される。図２７は、オリジナルＷＲ／ＣＡ信号のフォーマットを示す。図に示すように、８ビット全部がクロック信号ＣＬＫ_ｒｅｆの１周期の間に伝達される。図２８は、ＷＲ／ＣＡ信号が直列化されたバージョン（version）のフォーマットを示す。図に示すように、直列化された信号は８ビットではなく４ビットである。直列化された信号は、クロックＣＬＫ_ｒｅｆの２周期の間に伝達される。前述したように、直列化されたパケットはセカンダリメモリに中継される。
【００７８】
図２９〜図３２は、本発明の好適な実施の形態に係る直列化動作とバックグラウンドオペレーション及びフォーグラウンドオペレーションが適用されたメモリシステムの多様な実施形態を示す概略的なブロック図である。この実施形態において、プライマリメモリのみがＷＲ／ＣＡ信号を中継する。即ち、セカンダリメモリは中継機能をしないため、セカンダリメモリはより単純に具現化されうる。これは、プライマリメモリがＷＲ／ＣＡコマンドを多重直列化して、それぞれの直列化されたバージョンを該当するセカンダリメモリに直接伝達することにより達成される。セカンダリメモリは、相互間でもリードデータを中継しない。その代わりに、セカンダリメモリは、それぞれのリードデータを直接プライマリメモリに伝達し、プライマリメモリがリードデータをホストに伝達する。
【００７９】
図２９を参照すると、メモリシステム５５０において、ホスト５６６がｘＮフォーマットでプライマリメモリ５２２にＷＲ／ＣＡパケットを伝送する。この実施形態において、プライマリメモリ５２２は、３つの直列化されたＷＲ／ＣＡパケットを形成して、これを連動されるセカンダリメモリ５２４ａ、５２４ｂ、５２４ｃに直接伝達する。プライマリメモリ５２２が信号を伝送する伝送ポートは３ｘＫフォーマットを有することができる。例えば、Ｋは２であり得る。この場合に、直列化された信号を受信する３つのセカンダリメモリにおいて、Ｋは２であり得る。また、セカンダリメモリ５２４ａ、５２４ｂ、５２４ｃのそれぞれは、それぞれのリードデータをｘＬフォーマットでプライマリメモリに直接伝達する。
【００８０】
図３０を参照すると、メモリシステム６５０は、ホスト５６６、プライマリメモリ６２２、及びセカンダリメモリ６２４ａ、６２４ｂ、６２４ｃを含む。図３０のメモリシステム６５０はＣ／Ａを分離し、結合されたＷＲ／ＣＡバスの代わりに、ＷＲバスが使用される。図２９の実施形態のように、プライマリメモリはＷＲ／ＣＡパケットから多重の直列化されたＣ／Ａ及びＷＲコマンドを形成し、これを直接該当するセカンダリメモリ６２４ａ、６２４ｂ、６２４ｃに伝達する。セカンダリメモリは、リードデータをプライマリメモリ６２２に直接伝達する。
【００８１】
図３１及び図３２は、プライマリメモリによる直列化動作が、幅が１ビットである直列化されたパケットを形成する点を除くと、それぞれ図２９及び図３０と同様である。この形態は、実質的に直列化された信号間のクロストークを減少させて、信号ラインルーティングを簡単にし、システムとその構成要素が占める空間を減少させ、Ｉ／Ｏの量を減少させて、電力消費を減少させる。図３３は、図３１及び図３２のメモリシステム７５０、８５０に適用することができる直列化されたコマンドパケットを示す表である。
【００８２】
図３４は、本発明の好適な他の実施の形態に係るメモリシステム９５０の概略的なブロック図である。この実施形態において、プライマリメモリ９２２は、ボード上の集積化されたキャッシュメモリ又はバッファ９０１を含む。ここで上述した本発明の全ての実施形態は、本実施形態に適用されうる。この実施形態において、セカンダリメモリ９２４ａ、９２４ｂからの情報は、キャッシュバッファ９０１に予め保存することができる。このようにして、ホスト９６６がセカンダリメモリ９２４ａ、９２４ｂにアクセスする回数を減少させる。本実施形態において、一つ以上のセカンダリメモリから頻繁に必要とするデータは、必要とするデータを保有しているセカンダリメモリに対するバックグラウンドリードオペレーションによってキャッシュバッファ９０１に保存されうる。データをキャッシュバッファ９０１に保存することにより、メモリシステムの処理量を増加させることができる。
【００８３】
図３５は、本発明の好適な実施の形態に係る図３４のプライマリメモリ９２２の概略的なブロック図である。図３５のブロック図において、図１１及び図２６と同様の機能を果たす構成要素は同じ参照符号を付した。このような構成要素についての詳細な説明は省略する。
【００８４】
図３５のブロック図は、セカンダリメモリ９２４ａ、９２４ｂ、直列化器９１３、及び逆直列化器９１５からのデータを保存するキャッシュバッファ９０１を含む。コマンドデコーダ＆入力バッファ９５７がフォーグラウンドオペレーションＦＯＰフィールドをキャッシュイネーブル信号としてデコーディングすると、デコーダ９５７はＤＥＭＵＸ９２３に制御信号を出力する。これに応答して、ＤＥＭＵＸ９２３は、セカンダリメモリ９２４ａ、９２４ｂからキャッシュバッファ９０１にリードデータを伝達する。
【００８５】
図３６は、本発明の好適な他の実施の形態に係るプライマリメモリとセカンダリメモリがキャッシュバッファを全て含んでいるメモリシステムの概略的なブロック図である。この実施形態において、プライマリメモリ１０２２はキャッシュバッファ１００１を含み、セカンダリメモリ１０２４ａはキャッシュバッファ１００２を含む。キャッシュバッファ１００１、１００２のうちの１つ又は２つが全て他のメモリからのデータを保存するために使用されうる。このようなアクセス方法もシステム１０５０の処理率を向上させる。この実施形態の範囲内で、セカンダリメモリ１０２４ａ、１０２４ｂ、…のうちのいずれか一つ又は全部がキャッシュバッファを含むことができる。
【００８６】
図３７は、本発明の好適な他の実施の形態に係るメモリシステムを示す概略的なブロック図である。前記した本発明の他の実施形態がこの実施形態に適用されうる。この実施形態において、メモリシステム１１５０は、プライマリメモリ１１２２とセカンダリメモリ１１２４ａ、１１２４ｂとキャッシュバッファを具備するキャッシュメモリ１１５１を具備するメモリモジュールを含む。全てのパケットは、ホスト１１６６からキャッシュメモリ１１５１を通じて各メモリに伝達される。コントローラ１１６６が頻繁に必要とするデータは、フォーグラウンド及びバックグラウンドリードオペレーションによってキャッシュメモリ１１５１に保存することができる。従って、メモリシステム１１５０の処理率は相当に向上される。
【００８７】
前述したように、メモリデバイスはＤＲＡＭメモリデバイスであり得る。また、メモリ間の接続は差動やシングルエンド接続であり得る。
【００８８】
前記のようなメモリモジュール及びメモリシステムによると、ホストとプライマリメモリ間コマンド／アドレス及び／又はデータをやり取りする場合、プライマリメモリ及びセカンダリメモリ間にも同時に他の形態のコマンド／アドレス及び／又はデータをやり取りすることができる。ホストは、プライマリメモリをアクセスする場合、セカンダリメモリのポートには必要なデータのトランスアクション（ｔｒａｎｓａｃｔｉｏｎ）が発生するようにコマンドを与える。その結果、ホストはプライマリメモリとコマンド／アドレス及び／又はデータをやり取りしながら、同時にバックグラウンド動作を通じて必要なデータは、セカンダリメモリが休止している他のポートを通じて入出力される。従って、データの処理率が向上し、並列処理能力が大幅に増加しうる。
【００８９】
また、セカンダリメモリのピン数をプライマリメモリより少なくして、プライマリメモリに従属的に動作させることにより、メモリシステム全体のコストを大幅に低減することができる。特に、プライマリメモリとセカンダリメモリとの間のシリアルリンクを使用する場合、セカンダリメモリのピン数を大幅に減少させることができるので、高容量のためにメモリを積層する構造を使用する場合でも、配線数を大幅に減少させることができる。
【００９０】
また、プライマリメモリ内にキャッシュを形成して、ホストで頻繁に必要とするデータを予めキャッシュに保存しておき、パージヒット時にセカンダリメモリ以後の従属メモリが接続する頻度を減少させ、全体的なメモリシステムの処理率を向上させることができる。
【００９１】
また、プライマリメモリの内部に第１キャッシュを形成して、セカンダリメモリの内部に第１キャッシュと異なるキャッシュサイズを有する第２キャッシュを形成して、ホストで頻繁に必要とするデータを予めプライマリメモリの第１キャッシュに保存しておき、プライマリメモリで頻繁に必要とするデータを予めセカンダリメモリの第２キャッシュに保存する。キャッシュサイズをメモリリンクの深さ別に異なるようにして、ページローカリティーによるデータ分散効果を得ることができる。
【００９２】
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、当業者であれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９３】
【図１】従来のメモリモジュールを示す概略的なブロック図である。
【図２】図１のメモリモジュールを複数個含む従来のメモリシステムを示す概略的なブロック図である。
【図３】ポイントツーポイントリンクを有するメモリシステムを機能的に示す概略的なブロック図である。
【図４】ポイントツーポイントリンクを有するメモリシステムを機能的に示す概略的なブロック図である。
【図５】ポイントツーポイントリンクを有するメモリシステムを機能的に示す概略的なブロック図である。
【図６】本発明の好適な実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図７】本発明の好適な実施の形態に係る図６のメモリシステムの３つの形態を示す概略的なブロック図である。
【図８】本発明の好適な実施の形態に係る図６のメモリシステムの３つの形態を示す概略的なブロック図である。
【図９】本発明の好適な実施の形態に係る図６のメモリシステムの３つの形態を示す概略的なブロック図である。
【図１０】本発明の好適な実施の形態に係るプライマリメモリを示す概略的なブロック図である。
【図１１】図１０のプライマリメモリの内部回路の詳細なブロック図である。
【図１２】本発明の好適な実施の形態に係るダウンロードパケットとアップロードパケットの処理を示すタイミング図である。
【図１３】本発明の好適な実施の形態に係るダウンロードＣ／Ａパケットを示す概略的なブロック図である。
【図１４】本発明の好適な実施の形態に係るＣＳ０−ＣＳ１フィールド値の定義表である。
【図１５】本発明の好適な実施の形態に係るＲＳ０−ＲＳ２フィールド値の定義表である。
【図１６】本発明の好適な実施の形態に係るフォーグラウンドオペレーションとバックグラウンドオペレーションを識別する表である。
【図１７】本発明の好適な他の実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図１８】本発明の好適な実施の形態に係るＣ／Ａパケットコマンドの例を示す表である。
【図１９】本発明の好適な実施の形態に係るＣ／Ａパケットコマンドの他の例を示す表である。
【図２０】図１９と関連して記述されたコマンド実行例の動作を示すタイミング図である。
【図２１】本発明の好適な実施の形態に係るメモリライトコマンドに対するコマンドパケットフォーマットを示す表である。
【図２２】本発明の好適な実施の形態に係る図２１のライトコマンドに続くデータパケットのフォーマットを示す表である。
【図２３】本発明の好適な更に他の実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図２４】本発明の好適な更に他の実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図２５】本発明の好適な更に他の実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図２６】本発明の好適な実施の形態に係る図２３〜図２５に示されたプライマリメモリの概略的なブロック図である。
【図２７】本発明の好適な実施の形態に係る直列化されたＷＲ／ＣＡ信号のフォーマットを示す表である。
【図２８】本発明の好適な実施の形態に係る直列化されたＷＲ／ＣＡ信号のフォーマットを示す表である。
【図２９】本発明の好適な実施の形態に係る直列化とバックグラウンドオペレーションとフォーグラウンドオペレーションが適用された多様な実施形態を示す概略的なブロック図である。
【図３０】本発明の好適な実施の形態に係る直列化とバックグラウンドオペレーションとフォーグラウンドオペレーションが適用された多様な実施形態を示す概略的なブロック図である。
【図３１】本発明の好適な実施の形態に係る直列化とバックグラウンドオペレーションとフォーグラウンドオペレーションが適用された多様な実施の形態を示す概略的なブロック図である。
【図３２】本発明の好適な実施の形態に係る直列化とバックグラウンドオペレーションとフォーグラウンドオペレーションが適用された多様な実施の形態を示す概略的なブロック図である。
【図３３】図３１及び図３２のメモリシステムに適用することができる直列化されたコマンドパケットを示す表である。
【図３４】本発明の好適な更に他の実施の形態に係るメモリシステムを示す概略的なブロック図である。
【図３５】本発明の好適な実施の形態に係る図３４のメモリシステムのプライマリメモリの概略的なブロック図である。
【図３６】本発明の好適な更に他の実施の形態に係るメモリシステムのプライマリメモリとセカンダリメモリがキャッシュバッファを全て含むことを示す概略的なブロック図である。
【図３７】本発明の好適な更に他の実施の形態に係るメモリシステムを示すブロック図である。
【符号の説明】
【００９４】
３６６、４６６、５６６、９６６、１０６６、１３００ａ  ホスト
３２２、４２２、５２２、６２２、７２２、８２２、９２２、１０２２、１１２２    プライマリメモリ
３２４、４２４ａ、４２４ｂ、５２４ａ、５２４ｂ、５２４ｃ、６２４ａ、６２４ｂ、６２４ｃ、７２４ａ、７２４ｂ、７２４ｃ、８２４ａ、８２４ｂ、８２４ｃ、９２４ａ、９２４ｂ、１０２４ａ、１０２４ｂ、１１２４ａ、１１２４ｂ    セカンダリメモリ
３５０、４５０、６５０、７５０、８５０、９５０、１０５０、１１５０    メモリシステム
９０１、１００１、１００２    キャッシュ
【図１】
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【図２】
2007080258.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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