(57)【要約】【課題】デュアルデータ入出力ノードを介してデータが入出力されるようにすることにより、データの入出力速度を増加させ、ページバッファの大きさを減少させることが可能なフラッシュメモリ装置のデータ入出力回路を提供すること。【解決手段】少なくとも一対のビットラインに連結されるページバッファと、バッファ選択信号に応答して、一対の入出力ラインを介して受信される相補入力データを前記ページバッファに出力し、あるいは前記ページバッファに格納された相補センシングデータを前記一対の入出力ラインに出力するページバッファ選択回路と、カラム選択信号とゲート制御信号に応答して、前記一対の入出力ラインを介して受信される前記相補センシングデータを一対のデータ入出力ノードにそれぞれ出力し、あるいは一対のデータ入出力ノードを介して受信される前記相補入力データを前記一対の入出力ラインにそれぞれ出力するカラム選択回路とを含むことを特徴とする、フラッシュメモリ装置のデータ入出力回路を提供する。【選択図】図２
2007012238.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一対のビットラインに連結されるページバッファと、
バッファ選択信号に応答して、一対の入出力ラインを介して受信される相補入力データを前記ページバッファに出力し、あるいは前記ページバッファに格納された相補センシングデータを前記一対の入出力ラインに出力するページバッファ選択回路と、
カラム選択信号とゲート制御信号に応答して、前記一対の入出力ラインを介して受信される前記相補センシングデータを一対のデータ入出力ノードにそれぞれ出力し、あるいは前記一対のデータ入出力ノードを介して受信される前記相補入力データを前記一対の入出力ラインにそれぞれ出力するカラム選択回路とを含むことを特徴とするフラッシュメモリ装置のデータ入出力回路。
【請求項２】
前記ページバッファは、
ビットライン選択信号とディスチャージ信号に応答して、前記少なくとも一対のビットラインのいずれか一方をセンシングノードに連結するビットライン選択回路と、
プリチャージ制御信号に応答して前記センシングノードを内部電圧レベルにプリチャージするプリチャージ回路と、
ラッチ信号に応答して前記センシングノードの電圧レベルをセンシングし、センシングデータを第１ノードに出力するセンシング回路と、読み出し動作の際、前記第１ノードから受信される前記センシングデータをラッチし、その反転されたセンシングデータを第２ノードに出力し、またはプログラム動作の際、前記第１および第２ノードを介して受信される前記相補入力データをラッチするラッチ回路を含むレジスタ回路と、
プログラム制御信号に応答して、前記ラッチ回路に格納された前記入力データを前記センシングノードに出力するプログラム制御回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項３】
前記ページバッファ選択回路は、前記第１および第２ノードと前記一対の入出力ラインとの間にそれぞれ連結され、前記バッファ選択信号にそれぞれ応答して、前記一対の入出力ラインを前記第１および第２ノードにそれぞれ連結または分離するスイッチ回路を含むことを特徴とする請求項２に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項４】
データ出力制御信号に応答して、前記一対のデータ入出力ノードから受信される前記相補センシングデータをセンシングおよび増幅し、その増幅されたデータを出力データとしてデータラインに出力するセンスアンプと、
データ入力制御信号に応答して、前記データラインを介して受信される入力データに応答して、前記相補入力データを前記一対のデータ入出力ノードにそれぞれ出力する入力回路とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項５】
前記第１〜第Ｊ（Ｊは整数）グループのビットライン対にそれぞれ連結される第１〜第Ｊグループのページバッファと、
第１〜第Ｍ（Ｍは整数）バッファ選択信号にそれぞれ応答して、第１〜第Ｊ入出力ライン対を介して受信される第１〜第Ｊ相補入力データを第１〜第Ｊグループのページバッファにそれぞれ出力し、あるいは第１〜第Ｊグループのページバッファにそれぞれ格納された第１〜第Ｊ相補センシングデータを第１〜第Ｊ入出力ライン対にそれぞれ出力する第１〜第Ｊグループのページバッファ選択回路と、
第１〜第Ｍカラム選択信号と、ゲート制御信号に応答して、第１〜第Ｊ入出力ライン対のいずれか一対を介して受信される第１〜第Ｊ相補センシングデータの中のいずれか一対の相補データを前記一対のデータ入出力ノードにそれぞれ出力し、または前記一対のデータ入出力ノードを介して受信される第１〜第Ｊ相補入力データの中のいずれか一対の相補データを第１〜第Ｊ入出力ライン対のいずれか一対にそれぞれ出力するカラム選択回路とを含むことを特徴とするフラッシュメモリ装置のデータ入出力回路。
【請求項６】
前記第１〜第Ｊグループのページバッファそれぞれは、
ビットライン選択信号とディスチャージ信号に応答して、前記第１〜第Ｊグループのビットライン対のうちいずれか一対のビットラインのいずれか一方をセンシングノードに連結するビットライン選択回路と；
プリチャージ制御信号に応答して前記センシングノードを内部電圧レベルにプリチャージするプリチャージ回路と；
ラッチ信号に応答して前記センシングノードの電圧レベルをセンシングし、センシングデータを第１ノードに出力するセンシング回路と、読み出し動作の際、前記第１ノードから受信される前記センシングデータをラッチし、その反転されたセンシングデータを第２ノードに出力し、またはプログラム動作の際、前記第１および第２ノードを介して受信される前記相補入力データをラッチするラッチ回路とを含むレジスタ回路と；
プログラム制御信号に応答して、前記ラッチ回路に格納された前記相補入力データのいずれか一つを前記センシングノードに出力するプログラム制御回路と；を含むことを特徴とする請求項５に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項７】
前記第１〜第Ｊグループのページバッファ選択回路それぞれは、前記第１および第２ノードと前記第１〜第Ｊ入出力ライン対のいずれか一対の入出力ラインの間にそれぞれ連結され、前記第１〜第Ｍバッファ選択信号のいずれか一つに応答して、前記一対の入出力ラインを前記第１および第２ノードにそれぞれ連結または分離するスイッチ回路を含むことを特徴とする請求項６に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項８】
前記第１〜第Ｊグループそれぞれには、Ｍ個のページバッファ選択回路が含まれ、前記第１〜第Ｍバッファ選択信号に応答して、前記Ｍ個のページバッファ選択回路のいずれか一つが前記第１〜第Ｊ入出力ラインのいずれか一対に、自分に対応するページバッファを連結し、残りのページバッファ選択回路それぞれは、自分に対応するページバッファを前記第１〜第Ｊ入出力ライン対のいずれか一対から分離することを特徴とする請求項５に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項９】
データ出力制御信号に応答して、前記第１〜第Ｊ相補センシングデータのうち前記一対のデータ入出力ノードからそれぞれ受信されるいずれか一対の相補センシングデータをセンシングおよび増幅し、その増幅されたデータを出力データとしてデータラインに出力するセンスアンプと、
データ入力制御信号に応答して、前記データラインを介して受信される入力データに応答して、前記第１〜第Ｊ相補入力データのいずれか一対の相補入力データを前記一対のデータ入出力ノードにそれぞれ出力する入力回路をさらに含むことを特徴とする請求項５に記載のフラッシュメモリ装置のデータ入出力回路。
【請求項１０】
前記カラム選択回路は、
前記第１〜第Ｊ入出力ライン対にそれぞれ一つずつ対応するように連結され、前記第１〜第Ｍカラム選択信号に応答して、前記第１〜第Ｊ入出力ライン対のうち対応する一対の入出力ラインを一対の内部入出力ノードにそれぞれ連結または分離する第１〜第Ｊ選択回路と、
前記ゲート制御信号に応答して、前記一対の内部入出力ノードを前記一対のデータ入出力ノードにそれぞれ連結または分離するゲート回路とを含み、
前記第１〜第Ｊ選択回路のいずれか一つが、前記対応する一対の入出力ラインを前記一対の内部入出力ノードにそれぞれ連結するとき、残りの選択回路それぞれは、自分に対応する一対の入出力ラインを前記一対の内部入出力ノードから分離することを特徴とする請求項５に記載のフラッシュメモリ装置のデータ入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特に、フラッシュメモリ装置のデータ入出力回路に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置のデータ入出力回路は、図１に示すように、ページバッファ１１、カラム選択回路１２、データラインディスチャージ回路１３、およびセンスアンプ回路１４を含む。前記ページバッファ１１は、ビットライン選択部２０、レジスタ回路３０、スイッチ４０、６０、データ入力回路５０、およびプリチャージ回路７０を含む。前記ビットライン選択部２０は、ＮＭＯＳトランジスタ２１〜２４を含み、前記レジスタ回路３０は、センシング回路３１とラッチ回路３２を含む。前記データ入力回路５０は、ＮＭＯＳトランジスタ５１、５２を含む。前記スイッチ４０、６０それぞれは、ＮＭＯＳトランジスタで実現され、以下、ＮＭＯＳトランジスタとして参照される。前記ＮＭＯＳトランジスタ５１、５２、６０のソースは、ノードＤ３に共に連結される。また、前記ＮＭＯＳトランジスタ５１のドレインは、前記ラッチ回路３２のノードＤ１に連結され、前記ＮＭＯＳトランジスタ５２のドレインは、前記ラッチ回路３２のノードＤ２に連結される。前記スイッチ４０は、前記ノードＤ２とセンシングノードＳとの間に連結され、プログラム制御信号ＰＲＧＭに応答してオンまたはオフされる。前記カラム選択回路１２は、ＮＭＯＳトランジスタ８１、８２を含み、前記センスアンプ回路１４は、ＰＭＯＳトランジスタ９１、９２とＮＭＯＳトランジスタ９３、９４を含む。次に、前記のように構成されたデータ入出力回路１０のデータ入出力動作を簡略に説明する。まず、データ入力の際、前記データラインディスチャージ回路１３がディスチャージ制御信号ＤＬ＿ＤＩＳに応答して、データ入出力ノードＤＩＯＮをグラウンド電圧ＶＳＳレベルにディスチャージする。その後、カラム選択信号ＹＡ＿ＤＲＶ、ＹＢ＿ＤＲＶがイネーブルされると、前記カラム選択回路１２が前記データ入出力ノードＤＩＯＮを入出力ラインＤＩＯを介して前記ノードＤ３に連結する。その結果、前記ノードＤ３は、前記グラウンド電圧ＶＳＳレベルになる。この際、データ入力信号ＤＩ、ｎＤＩのいずれか一方がイネーブルされると、前記ラッチ回路３２がロジク「１」または「０」のデータをラッチする。一方、データ出力の際、前記スイッチ６０が、データ出力信号ＰＢＤＯに応答して、前記ノードＤ２を前記ノードＤ３に連結する。また、前記カラム選択信号ＹＡ＿ＤＲＶ、ＹＢ＿ＤＲＶに応答して、前記カラム選択回路１２が前記データ入出力ノードＤＩＯＮを前記入出力ラインＤＩＯを介して前記ノードＤ３に連結する。その結果、前記ラッチ回路３２に格納されたデータが前記ノードＤ３、前記入出力ラインＤＩＯ、前記カラム選択回路１２、および前記データ入出力ノードＤＩＯＮを連続的に通過して前記センスアンプ回路１４に入力される。上述したように、従来のフラッシュメモリ装置のデータ入出力回路１０では、データ入出力動作の際、入力または出力データが、単一のデータ入出力ノードＤＩＯＮを介して、前記ページバッファ１１または前記センスアンプ回路１４に伝達される。このような構造では、全体トランジスタの数が減少できるが、データの入出力速度が減少するという問題点がある。また、前記ページバッファ１１は、前記レジスタ回路３０にデータが入力されるパス(path)（すなわち、前記データ入力回路５０）と、前記レジスタ回路３０に格納されたデータが出力されるパス（すなわち、前記スイッチ６０）を全て含まなければならない。よって、前記ページバッファ１１の大きさが増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、デュアルデータ入出力ノードを介してデータが入出力されるようにすることにより、データの入出力速度を増加させ、ページバッファの大きさを減少させることが可能なフラッシュメモリ装置のデータ入出力回路を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明のある観点によれば、ページバッファ、ページバッファ選択回路、およびカラム選択回路を含む、フラッシュメモリ装置のデータ入出力回路が提供される。ページバッファは、少なくとも一対のビットラインに連結される。ページバッファ選択回路は、バッファ選択信号に応答して、一対の入出力ラインを介して受信される相補入力データをページバッファに出力し、あるいはページバッファに格納された相補センシングデータを一対の入出力ラインに出力する。カラム選択回路は、カラム選択信号とゲート制御信号に応答して、一対の入出力ラインを介して受信される相補センシングデータを一対のデータ入出力ノードにそれぞれ出力し、あるいは一対のデータ入出力ノードを介して受信される相補入力データを一対の入出力ラインにそれぞれ出力する。
【０００５】
また、本発明の他の観点によれば、第１〜第Ｊ（Ｊは整数）グループのページバッファ、第１〜第Ｊグループのページバッファ選択回路、およびカラム選択回路を含む、フラッシュメモリ装置のデータ入出力回路が提供される。前記第１〜第Ｊグループのページバッファは、第１〜第Ｊグループのビットライン対にそれぞれ連結される。第１〜第Ｊグループのページバッファ選択回路は、第１〜第Ｍ（Ｍは整数）バッファ選択信号にそれぞれ応答して、第１〜第Ｊ入出力ライン対を介して受信される第１〜第Ｊ相補入力データを第１〜第Ｊグループのページバッファにそれぞれ出力し、あるいは第１〜第Ｊグループのページバッファにそれぞれ格納された第１〜第Ｊ相補センシングデータを第１〜第Ｊ入出力ライン対にそれぞれ出力する。カラム選択回路は、第１〜第Ｍカラム選択信号と、ゲート制御信号に応答して、第１〜第Ｊ入出力ライン対のいずれか一対を介して受信される第１〜第Ｊ相補センシングデータのいずれか一対の相補データを一対のデータ入出力ノードにそれぞれ出力し、または一対のデータ入出力ノードを介して受信される第１〜第Ｊ相補入力データのいずれか一対の相補データを第１〜第Ｊ入出力ライン対のいずれか一対にそれぞれ出力する。
【発明の効果】
【０００６】
上述したように、本発明に係るフラッシュメモリ装置のデータ入出力回路は、デュアルデータ入出力ノードを介してデータが入出力されるようにすることにより、データの入出力速度を増加させ、ページバッファの大きさを減少させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【０００８】
図２は本発明の一実施例に係るフラッシュメモリ装置のデータ入出力回路を示す図である。図２を参照すると、データ入出力回路１００は、複数のページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）（Ｍ、Ｋ、Ｊはそれぞれ整数）、複数のページバッファ選択回路ＰＳ１１〜ＰＳＭ（Ｋ＋Ｊ）、プリチャージ回路ＰＧ１〜ＰＧ（Ｋ＋Ｊ）、カラム選択回路ＣＡ１〜ＣＡＬ（Ｌは整数）、センスアンプ１１０および入力回路１２０を含む。前記複数のページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）は、第１〜第（Ｋ＋Ｊ）グループＧＵ１〜ＧＵ（Ｋ＋Ｊ）に分類できる。これをより詳しく説明すると、前記ページバッファＰＢ１１〜ＰＢＭ１が前記第１グループＧＵ１に含まれ、前記ページバッファＰＢ１Ｊ〜ＰＢＭＪが前記第ＪグループＧＵＪに含まれる。また、前記ページバッファＰＢ１Ｋ〜ＰＭＢＫが前記第ＫグループＧＵＫに含まれ、前記ページバッファＰＢ１（Ｋ＋Ｊ）〜ＰＢＭ（Ｋ＋Ｊ）が前記第（Ｋ＋Ｊ）グループＧＵ（Ｋ＋Ｊ）に含まれる。また、前記第１〜第（Ｋ＋Ｊ）グループＧＵ（Ｋ＋Ｊ）のページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）は、第１〜第（Ｋ＋Ｊ）グループのビットライン対ＢＬｅ１１、ＢＬｏ１１〜ＢＬｅＭ（Ｋ＋Ｊ）、ＢＬｏＭ（Ｋ＋Ｊ）にそれぞれ連結される。より詳しくは、例えば、前記ビットライン対ＢＬｅ１１、ＢＬｏ１１に前記ページバッファＰＢ１１が連結され、前記ビットライン対ＢＬｅＭ１、ＢＬｏＭ１に前記ページバッファＰＢＭ１が連結される。また、前記ビットライン対ＢＬｅ１Ｊ、ＢＬｏ１Ｊに前記ページバッファＰＢ１Ｊが連結され、前記ビットライン対ＢＬｅＭＪ、ＢＬｏＭＪに前記ページバッファＰＢＭＪが連結される。
【０００９】
前記第１〜第（Ｋ＋Ｊ）グループＧＵ（Ｋ＋Ｊ）のページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）と、第１〜第（Ｋ＋Ｊ）入出力ライン対ＤＩＯ１、ＤＩＯＢ１〜ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）の間には、第１〜第（Ｋ＋Ｊ）グループＧＵ（Ｋ＋Ｊ）のページバッファ選択回路ＰＳ１１〜ＰＳＭ（Ｋ＋Ｊ）がそれぞれ連結される。ここで、前記第１〜第（Ｋ＋Ｊ）グループＧＵ（Ｋ＋Ｊ）のページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）と前記ページバッファ選択回路ＰＳ１１〜ＰＳＭ（Ｋ＋Ｊ）の構成および具体的な動作は、お互い同様なので、前記第１グループＧＵ１を中心として説明する。前記第１グループＧＵ１に含まれる前記ページバッファ選択回路ＰＳ１１〜ＰＳＭ１は、前記ページバッファＰＢ１１〜ＰＢＭ１と前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１の間にそれぞれ連結される。例えば、前記ページバッファ選択回路ＰＳ１１は、前記ページバッファＰＢ１１と前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１との間に連結され、前記ページバッファ選択回路ＰＳＭ１は、前記ページバッファＰＢＭ１と前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１との間に連結される。
【００１０】
前記ページバッファ選択回路ＰＳ１１〜ＰＳＭ１は、第１〜第Ｍバッファ選択信号ＰＢＳＥＬ１〜ＰＢＳＥＬＭにそれぞれ応答して、第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１を介して受信される第１相補(complementary)入力データ（図示せず）を第１グループのページバッファＰＢ１１〜ＰＢＭ１にそれぞれ出力し、または前記第１グループのページバッファＰＢ１１〜ＰＢＭ１にそれぞれ格納された第１相補センシングデータ（図示せず）を前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１にそれぞれ出力する。好ましくは、前記第１〜第Ｍバッファ選択信号ＰＢＳＥＬ１〜ＰＢＳＥＬＭのいずれか一つがイネーブルされると、残りは全てディスエーブルされるので、前記ページバッファ選択回路ＰＳ１１〜ＰＳＭ１のいずれか一つが動作するとき、残りのページバッファ選択回路は動作しない。これを詳しく説明すると、前記ページバッファ選択回路ＰＳ１１〜ＰＳＭ１それぞれは、ＮＭＯＳトランジスタＮ１１、Ｎ１２を含む。例えば、前記ページバッファ選択回路ＰＳ１１の前記ＮＭＯＳトランジスタＮ１１は、前記入出力ラインＤＩＯＢ１と前記ページバッファＰＢ１１との間に連結される。また、前記ＮＭＯＳトランジスタＮ１２は、前記入出力ラインＤＩＯ１と前記ページバッファＰＢ１１との間に連結される。前記ＮＭＯＳトランジスタＮ１１、Ｎ１２は、前記第１バッファ選択信号ＰＢＳＥＬ１に応答して、同時にターンオンまたはオフされる。前記ＮＭＯＳトランジスタＮ１１、Ｎ１２がターンオンされるとき、前記ページバッファＰＢ１１を前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１に連結する。例えば、前記第１バッファ選択信号ＰＢＳＥＬ１がイネーブルされ、前記第２〜第Ｍバッファ選択信号ＰＢＳＥＬ２〜ＰＢＳＥＬＭが全てディスエーブルされると、前記ページバッファ選択回路ＰＳ１１のＮＭＯＳトランジスタＮ１１、Ｎ１２のみがターンオンされ、前記ページバッファ選択回路ＰＳ１２〜ＰＳＭ１のＮＭＯＳトランジスタＮ１１、Ｎ１２は全てターンオフされる。その結果、前記ページバッファＰＢ１１のみが前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１に連結される。
【００１１】
前記プリチャージ回路ＰＧ１〜ＰＧ（Ｋ＋Ｊ）は、前記第１〜第（Ｋ＋Ｊ）入出力ライン対ＤＩＯ１、ＤＩＯＢ１〜ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）にそれぞれ連結される。前記プリチャージ回路ＰＧ１〜ＰＧ（Ｋ＋Ｊ）は、プリチャージ制御信号ＰＣＧｂに応答して、同時に第１〜第（Ｋ＋Ｊ）入出力ライン対ＤＩＯ１、ＤＩＯＢ１〜ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）を内部電圧ＶＣＣレベルにプリチャージする。より詳しくは、前記プリチャージ回路ＰＧ１〜ＰＧ（Ｋ＋Ｊ）それぞれがＰＭＯＳトランジスタＰ１１、Ｐ１２を含む。例えば、前記プリチャージ回路ＰＧ１の前記ＰＭＯＳトランジスタＰ１１は、前記内部電圧ＶＤＤと前記入出力ラインＤＩＯＢ１との間に連結され、前記ＰＭＯＳトランジスタＰ１２は、前記内部電圧ＶＤＤと前記入出力ラインＤＩＯ１との間に連結される。前記ＰＭＯＳトランジスタＰ１１、Ｐ１２は、前記プリチャージ制御信号ＰＣＧｂに応答して同時にターンオンされる。その結果、前記入出力ラインＤＩＯ１、ＤＩＯＢ１が同時に前記内部電圧ＶＤＤレベルにプリチャージされる。
【００１２】
前記カラム選択回路ＣＡ１〜ＣＡＬの構成および具体的な動作は、お互いに同様なので、前記カラム選択回路ＣＡ１を中心として説明する。前記カラム選択回路ＣＡ１は、選択回路ＳＬ１〜ＳＬＪとゲート回路ＹＧ１を含む。前記選択回路ＳＬ１〜ＳＬＪは、前記第１〜第Ｊ入出力ライン対ＤＩＯ１、ＤＩＯＢ１〜ＤＩＯＪ、ＤＩＯＢＪにそれぞれ連結され、一対の内部入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれさらに連結される。前記選択回路ＳＬ１〜ＳＬＪは、第１〜第Ｍカラム選択信号ＹＡＤ１〜ＹＡＭにそれぞれ応答して、自分に対応する入出力ライン対を前記一対の内部入出力ノードＮＩＯＢ１、ＮＩＯ１に連結または分離する。例えば、前記選択回路ＳＬ１は、前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１と前記一対の内部入出力ノードＮＩＯＢ１、ＮＩＯ１との間に連結される。前記選択回路ＳＬ１は、前記第１カラム選択信号ＹＡＤ１に応答して、前記第１入出力ライン対ＤＩＯ１、ＤＩＯＢ１を前記一対の内部入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ連結または分離する。好ましくは、前記第１〜第Ｍカラム選択信号ＹＡＤ１〜ＹＡＭのいずれか一つがイネーブルされるとき、残りは全てディスエーブルされる。したがって、前記選択回路ＳＬ１〜ＳＬＪのいずれか一つが、自分に対応する入出力ライン対を前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ連結するとき、残りの選択回路は、それぞれ自分に対応する入出力ライン対を前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１から分離させる。前記選択回路ＳＬ１〜ＳＬＪそれぞれは、ＮＭＯＳトランジスタＮ２１、Ｎ２２で実現できる。例えば、前記選択回路ＳＬ１のＮＭＯＳトランジスタＮ２１は、前記入出力ラインＤＩＯＢ１と前記内部入出力ノードＮＩＯＢ１との間に連結され、前記ＮＭＯＳトランジスタＮ２２は、前記入出力ラインＤＩＯ１と前記内部入出力ノードＮＩＯ１との間に連結される。前記ＮＭＯＳトランジスタＮ２１、Ｎ２２は、前記第１カラム選択信号ＹＡＤ１がイネーブルされるとき、同時にターンオンされる。
【００１３】
前記ゲート回路ＹＧ１は、前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１とデータ入出力ノードＹＮＢ、ＹＮとの間に連結される。前記ゲート回路ＹＧ１は、ゲート制御信号ＹＢＤ１に応答して、前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１を前記データ入出力ノードＹＮＢ、ＹＮにそれぞれ連結または分離する。より詳しくは、前記ゲート回路ＹＧ１は、ＮＭＯＳトランジスタＮ３１、Ｎ３２で実現できる。前記ＮＭＯＳトランジスタＮ３１は、前記内部入出力ノードＮＩＯＢ１と前記データ入出力ノードＹＮＢとの間に連結され、前記ＮＭＯＳトランジスタＮ３２は、前記内部入出力ノードＮＩＯ１と前記データ入出力ノードＹＮとの間に連結される。前記ＮＭＯＳトランジスタＮ３１、Ｎ３２は、前記ゲート制御信号ＹＢＤ１がイネーブルされるとき、同時にターンオンされる。
【００１４】
前記センスアンプ１１０は、データ出力制御信号ＤＯＥＮに応答して、前記第１〜第Ｊ相補センシングデータのうち前記一対のデータ入出力ラインＹＮＢ、ＹＮからそれぞれ受信されるいずれか一つの相補センシングデータをセンシングおよび増幅し、その増幅されたデータを出力データＤＯＵＴとしてデータラインＤＬに出力する。前記入力回路１２０は、データ入力制御信号ＤＩＥＮに応答して、前記データラインＤＬを介して受信される入力データＤＩＮに応答して、前記第１〜第Ｊ相補入力データのいずれか一つの相補入力データを前記一対のデータ入出力ノードＹＮＢ、ＹＮにそれぞれ出力する。好ましくは、前記入力回路１２０は、インバータ１２１〜１２３を含むことができる。前記インバータ１２１は、前記データラインＤＬ１を介して受信される前記入力データＤＩＮを反転させる。前記インバータ１２２は、前記データ入力制御信号ＤＩＥＮに応答して、前記インバータ１２１の出力信号を反転させ、その反転された信号を前記入力データＤＡとして前記データ入出力ノードＹＮに出力する。また、前記インバータ１２３は、前記データ入力制御信号ＤＩＥＮに応答して、前記データラインＤＬ１を介して受信される前記入力データＤＩＮを反転させ、その反転された信号を入力データＤＡＢとして前記データ入出力ノードＹＮＢに出力する。
【００１５】
図３は図２に示したページバッファＰＢ１１、ページバッファ選択回路ＰＳ１１、およびカラム選択回路ＣＡ１の連結関係をより詳しく示す図である。前記ページバッファＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）の構成および具体的な動作は、実質的に類似である。
【００１６】
図３を参照すると、前記ページバッファＰＢ１１は、ビットライン選択回路２１０、プリチャージ回路２２０、レジスタ回路２３０、プログラム制御回路２４０を含む。前記ビットライン選択回路２１０は、ＮＭＯＳトランジスタ２１１〜２１４を含む。前記ＮＭＯＳトランジスタ２１１、２１２は、ディスチャージ信号ＤＩＣＨｅ、ＤＩＣＨｏにそれぞれ応答して、前記ビットラインＢＬｅ１１、ＢＬｏ１１をビットライン制御信号ＶＩＲＰＷＲの電圧レベルにプリチャージまたはディスチャージする。ビットライン選択信号ＢＳＬｅ、ＢＳＬｏに応答して、前記ＮＭＯＳトランジスタ２１３、２１４のいずれか一つがターンオンされ、前記ビットラインＢＬｅ１１、ＢＬｏ１１のいずれか一つをセンシングノードＳＯに連結する。
【００１７】
前記プリチャージ回路２２０は、ＰＭＯＳトランジスタで実現でき、プリチャージ制御信号ＰＲＥＣＨｂに応答して前記センシングノードＳＯを内部電圧ＶＣＣレベルにプリチャージする。前記レジスタ回路２３０は、センシング回路２３１とラッチ回路２３２を含む。前記センシング回路２３１は、ＮＭＯＳトランジスタ２３３、２３４を含み、前記ラッチ回路２３２は、インバータ２３５、２３６を含む。前記センシング回路２３１は、ラッチ信号ＬＣＨに応答して前記センシングノードＳＯの電圧レベルをセンシングし、センシングデータＳＡＢを第１ノードＱ１に出力する。前記ラッチ回路２３２は、読み出し動作の際、前記第１ノードＱ１から受信される前記センシングデータＳＡＢをラッチし、その反転されたセンシングデータＳＡを第２ノードＱ２に出力する。また、プログラム動作の際、前記ラッチ回路２３２は、前記第１および第２ノードＱ１、Ｑ２を介してそれぞれ受信される相補入力データＤＡＢ、ＤＡをラッチする。前記プログラム制御回路２４０は、ＮＭＯＳトランジスタで実現でき、プログラム制御信号ＰＲＧＭに応答して、前記ラッチ回路２３２に格納された前記入力データＤＡを前記センシングノードＳＯに出力する。
【００１８】
前記ページバッファ選択回路ＰＳ１１のＮＭＯＳトランジスタＮ１１は、前記第１ノードＱ１と入出力ラインＤＩＯＢ１との間に連結され、前記ＮＭＯＳトランジスタＮ１２は、前記第２ノードＱ２と入出力ラインＤＩＯ１との間に連結される。前記ＮＭＯＳトランジスタＮ１１、Ｎ１２は、前記第１バッファ選択信号ＰＢＳＥＬ１がイネーブルされるとき、同時にターンオンされる。その結果、読み出し動作の際、前記第１および第２ノードＱ１、Ｑ２の相補センシングデータＳＡＢ、ＳＡが前記入出力ラインＤＩＯＢ１、ＤＩＯ１にそれぞれ伝達される。また、プログラム動作の際、前記入出力ラインＤＩＯＢ１、ＤＩＯ１の相補入力データＤＡＢ、ＤＡが前記第１および第２ノードＱ１、Ｑ２に伝達される。図３には、前記カラム選択回路ＣＡ１において選択回路ＳＬ１とゲート回路ＹＧ１のみが示されている。前記選択回路ＳＬ１のＮＭＯＳトランジスタＮ２１は、前記入出力ラインＤＩＯＢ１と内部入出力ノードＮＩＯＢ１との間に連結され、前記ＮＭＯＳトランジスタＮ２２は、前記入出力ラインＤＩＯ１と内部入出力ノードＮＩＯ１との間に連結される。第１カラム選択信号ＹＡＤ１に応答して、前記ＮＭＯＳトランジスタＮ２１、Ｎ２２が同時にターンオンされるとき、前記入出力ラインＤＩＯＢ１、ＤＩＯ１の前記相補センシングデータＳＡＢ、ＳＡが前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ伝達されるか、または前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１の前記相補入力データＤＡＢ、ＤＡが前記入出力ラインＤＩＯＢ１、ＤＩＯ１にそれぞれ伝達される。
【００１９】
前記ゲート回路ＹＧ１のＮＭＯＳトランジスタＮ３１は、前記内部入出力ノードＮＩＯＢ１とデータ入出力ノードＹＮＢとの間に連結され、前記ＮＭＯＳトランジスタＮ３２は、前記内部入出力ノードＮＩＯ１と前記データ入出力ノードＹＮとの間に連結される。前記ゲート制御信号ＹＢＤ１に応答して、前記ＮＭＯＳトランジスタＮ３１、Ｎ３２が同時にターンオンされるとき、前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１の前記相補センシングデータＳＡＢ、ＳＡが前記データ入出力ノードＹＮＢ、ＹＮにそれぞれ伝達されるか、または前記データ入出力ノードＹＮＢ、ＹＮの前記相補入力データＤＡＢ、ＤＡが前記内部入出力ノードＮＩＯＢ１、ＮＩＯ１にそれぞれ伝達される。
【００２０】
次に、図２〜図４を参照して、前記データ入出力回路１００のデータ入出力動作をより詳しく説明する。図４は図３に示したページバッファ、ページバッファ選択回路、およびカラム選択回路によるデータ出力動作に関連した信号のタイミング図である。図４を参照すると、プリチャージ制御信号ＰＣＧｂが設定の時間ディスエーブルされた後、イネーブルされる。プリチャージ制御信号ＰＣＧｂがディスエーブルされるとき、前記プリチャージ回路ＰＧ１〜ＰＧ（Ｋ＋Ｊ）は、プリチャージ制御信号ＰＣＧｂに応答して、同時に前記第１〜第（Ｋ＋Ｊ）入出力ライン対ＤＩＯ１〜ＤＩＯＢ１〜ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）を内部電圧ＶＣＣレベルにプリチャージする。その後、例えば、バッファ選択信号ＰＢＳＥＬ１がイネーブルされ、第２〜第Ｍバッファ選択信号ＰＢＳＥＬ２〜ＰＢＳＥＬＭがディスエーブルされると、前記バッファ選択信号ＰＢＳＥＬ１に応答して、ページバッファ選択回路ＰＳ１１、．．．、ＰＳ１Ｊ、．．．ＰＳ１Ｋ、．．．ＰＳ（Ｋ＋Ｊ）のＮＭＯＳトランジスタＮ１１、Ｎ１２が同時にターンオンされることにより、前記ページバッファＰＢ１１、．．．ＰＢ１Ｊ、．．．ＰＢ１Ｋ、．．．ＰＢ（Ｋ＋Ｊ）の第１および第２ノードＱ１、Ｑ２をそれぞれ対応する入出力ライン対ＤＩＯ１、ＤＩＯＢ１、．．．、ＤＩＯＪ、ＤＩＯＢＪ、．．．ＤＩＯＫ、ＤＩＯＢＫ、．．．ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）にそれぞれ連結する。その結果、第１および第２ノードＱ１、Ｑ２の相補センシングデータＳＡＢ、ＳＡが前記入出力ライン対ＤＩＯ１、ＤＩＯＢ１、．．．、ＤＩＯＪ、ＤＩＯＢＪ、．．．ＤＩＯＫ、ＤＩＯＢＫ、．．．ＤＩＯ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）にそれぞれ伝達される。その結果、前記入出力ライン対ＤＩＯ１、ＤＩＯＢ１、．．．、ＤＩＯＪ、ＤＩＯＢＪ、．．．ＤＩＯＫ、ＤＩＯＢＫ、．．．ＤＩＯＢ（Ｋ＋Ｊ）、ＤＩＯＢ（Ｋ＋Ｊ）の間に電圧差が発生する。例えば、図４から参照されるように、前記入出力ラインＤＩＯ１は、内部電圧ＶＣＣレベルになり、前記入出力ラインＤＩＯＢ１は、グラウンド電圧ＶＳＳレベルになる。その後、前記第１カラム選択信号ＹＡＤ１と前記ゲート制御信号ＹＢＤ１がイネーブルされ、前記第２〜第Ｍカラム選択信号ＹＡＤ２〜ＹＡＤＭと前記ゲート制御信号ＹＢＤ２〜ＹＢＤＬがディスエーブルされる。その結果、前記第１カラム選択信号ＹＡＤ１に応答して前記カラム選択回路ＣＡ１の選択回路ＳＬ１〜ＳＬＫが対応する入出力ライン対ＤＩＯ１、ＤＩＯＢ１〜ＤＩＯＫ、ＤＩＯＢＫを内部入出力ノードＮＩＯ１、ＮＩＯＢ１〜ＮＩＯＬ、ＮＩＯＢＬにそれぞれ連結する。また、前記ゲート制御信号ＹＢＤ１に応答して、前記ゲート回路ＹＧ１が前記内部入出力ノードＮＩＯ１、ＮＩＯＢ１をデータ入出力ノードＹＮ、ＹＮＢにそれぞれ連結する。結果的に、前記カラム選択回路ＣＡ１によって、前記データ入出力ノードＹＮ、ＹＮＢには前記入出力ラインＤＩＯ１、ＤＩＯＢ１のみが連結され、前記入出力ラインＤＩＯ１、ＤＩＯＢ１の前記相補センシングデータＳＡ、ＳＡＢが前記データ入出ノードＹＮ、ＹＮＢに伝達される。その結果、図４から参照されるように、前記データ入出力ノードＹＮ、ＹＮＢの間に電圧差が発生する。その後、データ出力制御信号ＤＯＥＮがイネーブルされると、前記センスアンプ１１０がイネーブルされることにより、前記データ入出力ノードＹＮ、ＹＮＢの間に電圧差をセンシングし、そのセンシングされた信号を増幅して出力データＤＯＵＴとして出力する。上述したように、前記データ入出力回路１００では、一対の（すなわち、デュアル）データ入出力ノードを介してデータが入出力されるので、シングルデータ入出力ノードを介してデータが入出力されることに比べて、データの入出力速度がさらに増加できる。また、前記データ入出力回路１００は、ページバッファを一対の入出力ラインに選択的に連結するページバッファ選択回路を含むので、ページバッファがデータ入力または出力のための回路を含まなくてもよい。よって、ページバッファの大きさが減少できる。
【００２１】
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解するであろう。
【図面の簡単な説明】
【００２２】
【図１】従来のフラッシュメモリ装置のデータ入出力回路の回路図である。
【図２】本発明の一実施例に係るフラッシュメモリ装置のデータ入出力回路を示す図である。
【図３】図２に示したページバッファ、ページバッファ選択回路、およびカラム選択回路の連結関係をより詳しく示す図である。
【図４】図３に示したページバッファ、ページバッファ選択回路およびカラム選択回路によるデータ出力動作に関連した信号のタイミング図である。
【符号の説明】
【００２３】
１００    データ入出力回路
ＰＢ１１〜ＰＢＭ（Ｋ＋Ｊ）    ページバッファ
ＰＳ１１〜ＰＳＭ（Ｋ＋Ｊ）    ページバッファ選択回路
ＰＧ１〜ＰＧ（Ｋ＋Ｊ）    プリチャージ回路
ＣＡ１〜ＣＡＬ    カラム選択回路
１１０    センスアンプ
１２０    入力回路
【図１】
2007012238.tif 000003
【図２】
2007012238.tif 000004
【図３】
2007012238.tif 000005
【図４】
2007012238.tif 000006