(57)【要約】【課題】  ヒューズ素子を選択的に切断することにより、機能や特性などの変更が可能な機能マクロを有する半導体装置において、ヒューズ素子群を搭載することで生じる配線制約によるレイアウト面積ロスを抑制することができる半導体装置およびその製造方法を提供することを目的とする。【解決手段】  ヒューズ素子を備えた半導体装置において、前記ヒューズ素子を半導体装置における最上配線層よりも下層側の配線層にて形成し、その配線層の製造工程が完了した時点で、ヒューズトリミングを行い、その後に残りの配線層の製造工程を完了する構成とする。この構成によれば、ヒューズ素子を形成する配線層よりも上層側では、ヒューズ領域上を配線が通過することが可能となる。【選択図】      図１
2007027519.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済用第１ヒューズ素子とこの第１ヒューズ素子を切断することにより機能や特性等の変更が可能である第１機能マクロを備え、多層配線構造を有する半導体装置であって、
前記第１ヒューズ素子が最上配線層より下層側の配線層にて形成されていること
を特徴とする半導体装置。
【請求項２】
前記第１ヒューズ素子を形成する配線層よりも上層側の配線層にて形成される配線が、前記第１ヒューズ素子の領域直上に形成されていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１機能マクロは、前記第１ヒューズ素子を形成する配線層と同一かまたは下層側の配線層にて形成されていること
を特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１ヒューズ素子を形成する配線層より下層側の配線層に、第２ヒューズ素子が形成されていること
を特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１機能マクロは、前記第１ヒューズ素子を切断することにより機能または特性が変更され、前記第２ヒューズ素子を切断することで他の機能または特性が変更されること
を特徴とする請求項４に記載の半導体装置。
【請求項６】
第２機能マクロを具備し、前記第２機能マクロにおける最上配線層が、前記第２ヒューズ素子を形成する配線層よりも下層側の配線層であり、かつ前記第１ヒューズ素子を形成する配線層よりも下層側の配線層であること
を特徴とする請求項４または請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２機能マクロは、前記第２ヒューズ素子を切断することで機能または特性の変更が可能であること
を特徴とする請求項６に記載の半導体装置。
【請求項８】
冗長救済用第１ヒューズ素子と前記第１ヒューズ素子を切断することにより機能や特性等の変更が可能である第１機能マクロを備え、多層配線構造を有する半導体装置の製造方法であって、
前記第１ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第１機能マクロの検査を行い、検査結果に応じて前記第１ヒューズ素子を切断した後に、残りの全ての製造工程を完了すること
を特徴とする半導体装置の製造方法。
【請求項９】
前記第１機能マクロの検査工程において、前記第１機能マクロの良否判定に最低限必要な機能および特性の検査を行うこと
を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１ヒューズ素子を形成する配線層よりも上層側の配線層の製造工程により、前記第１機能マクロにおける残りの機能の検査を行うこと
を特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１ヒューズ素子を形成する配線層よりも上層側の配線層の製造工程において、第１ヒューズ素子の領域直上に配線を形成すること
を特徴とする請求項８〜請求項１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１ヒューズ素子を形成する配線層および第１機能マクロの最上配線層より下層側の配線層に、第２ヒューズ素子およびこの第２ヒューズ素子を切断することにより機能や特性等の変更が可能である第２機能マクロを形成すること
を特徴とする請求項８〜請求項１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第２ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第２機能マクロの検査を行い、検査結果に応じて前記第２ヒューズ素子を切断した後に、前記第１機能マクロおよび第１ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第１機能マクロの検査を行い、検査結果に応じて前記第１ヒューズ素子を切断した後に、残りの全ての製造工程を完了すること
を特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置には、搭載されたマクロの機能や特性などの変更を製造工程完了後に行うことを目的として、多数のヒューズ素子を備えたヒューズ素子群を搭載することがある。そして、それぞれのヒューズ素子をレーザーにより選択的に切断することでマクロの機能や特性などの変更が行われる。
【０００３】
その一例として、半導体装置に混載される半導体記憶装置（以下、「メモリマクロ」と呼ぶ）に対して、歩留まり向上のために搭載される冗長救済回路を用いた冗長救済技術がある。この冗長救済回路は、メモリセル中に不良セルが存在する場合に、予めスペア用セルとして配設された冗長セルにその不良セルを置換するものである。
【０００４】
このような冗長救済機能を備えたメモリマクロを有する半導体装置は、冗長救済プログラミング用の多数のヒューズ素子を備えたヒューズ素子群を有する。
一般に、メモリマクロの検査工程において不良セルが確認されると、その不良セルのアドレスは、対応するヒューズ素子群のヒューズ部をレーザーにより選択的に切断することにより記憶させる。そしてメモリマクロからのデータ読出しの際には、入力アドレスがヒューズ素子群に記憶された不良セルのアドレスと比較され、双方のアドレスが不一致の場合は、入力アドレスにより選択される通常のメモリセルが選択されるが、一致した場合は、冗長セルが選択され、不良セルが冗長セルに置換されることになる。
【０００５】
このような従来の不良セルの冗長救済機能を有する半導体装置の製造方法について、以下で説明する。
図９は、従来の冗長救済機能を有する半導体装置の製造方法を説明するフローチャートであり、図１０は図９のフローチャートの手順に従って作成される従来の半導体装置の一例を示した平面図である。ここでは半導体装置の構成要素の一部のみを示してある。図１０において、１００は半導体装置、１０１はメモリマクロ、１０２は冗長救済用ヒューズ素子群、１０３は冗長救済信号線、１０４はボンディング用の金属パッド、１０５は電源線や信号線などの配線である。
【０００６】
半導体装置に要求される論理回路の機能の複雑化に伴って、チップ配線も複雑化しており、高集積化・高速化等の観点より配線構造の多層化が進んでいる。さらに、チップに搭載されるメモリマクロの数は増大する一方であり、チップ全面積に対するメモリマクロの占有面積が増加している。そこでチップ面積の増大を抑制するために、メモリマクロ１０１直上領域は、電源線や信号線などの配線１０５の通過が許されている。
【０００７】
また、メモリプリテストにおいて救済可能と判定されたメモリマクロの冗長救済処理は、冗長救済用ヒューズ素子群１０２を構成するヒューズ素子をレーザーにより切断することで行うが、この処理は全製造工程完了後に行われるため、冗長救済用ヒューズ素子群１０２を構成するヒューズ素子は最上配線層にて形成される必要がある。さらに、ヒューズ素子切断の際のレーザー照射によるダメージを回避するために、冗長救済用ヒューズ素子群領域１０２は全配線層とも配線禁止とされるため、電源線や信号線などの配線１０５は、図１０で示すように冗長救済用ヒューズ素子群領域１０２を迂回する形で配線される。
【０００８】
ここで、以下において製造方法を説明する従来の半導体装置１００は、ｎ（ｎ≧１）層の多層配線構造を有するものとし、さらにその半導体装置に搭載されるメモリマクロ１０１は、半導体装置における最上配線層である第ｎ配線層よりも少なくとも１層以上は下層側の配線層である第ｍ配線層（ｎ＞ｍ）を最上配線層とするものとする。
【０００９】
続いて、以上のように構成された従来の冗長救済機能を有する半導体装置の製造方法について、図９に示されたフローチャートを参照しながら説明する。
半導体装置のウエハ製造工程として、まずトランジスタ工程ＴＲにおいて、トランジスタのゲートや拡散層などを形成し、続いて配線工程において、最下配線層ＭＥ１から最上配線層である第ｎ層目の配線層ＭＥｎまでの配線工程１０を順次行い、多層配線構造を有する半導体装置の製造を完了する。
【００１０】
そして、製造された半導体装置に搭載された冗長救済機能を備えたメモリマクロ１０１の機能テスト（メモリプリテスト１０６）を実施して、メモリの良否判定を行う。判定の結果、メモリマクロの冗長救済が可能であるチップに対して、冗長救済用ヒューズ素子群１０２のヒューズ素子のレーザーによる切断（ヒューズトリミング１０７）を実施し、不良メモリセルのアドレス情報のヒューズ素子への書き込みを行う冗長救済プログラミングを行う。
【００１１】
その後、冗長救済後のメモリマクロのテスト（メモリポストテスト１０８）を実施し、最後に半導体装置全体の検査１０９を行い、良品・不良品の選別を行う。
またオンチップ修正に際し、配線工程の途中で集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）等で配線修正を行った後、残りの配線工程を完了するＬＳＩの製造方法が、特許文献１に開示されている。
【特許文献１】特許第２９９５９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置において、ヒューズトリミングの際のレーザー照射による影響を回避するために、ヒューズ素子が形成される領域は、全配線層とも配線禁止領域とされるため、電源線や信号線などの配線１０５は、冗長救済用ヒューズ素子領域を迂回する形で配線されなければならない。このような配線制約は、チップ内配線における一つの制約であり、半導体チップの省面積化を妨げる要因となっている。なお、特許文献１には、前記配線制約について何ら開示されていない。
【００１３】
そこで、本発明は、ヒューズ素子を選択的に切断することにより、機能や特性などの変更が可能な機能マクロを有する半導体装置において、ヒューズ素子群を搭載することで生じる配線制約によるレイアウト面積ロスを抑制することができる半導体装置およびその製造方法を提供することを目的としたものである。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明の半導体装置およびその製造方法は、以下に示す通りである。
本発明の半導体装置は、冗長救済用第１ヒューズ素子とこの第１ヒューズ素子を切断することにより機能や特性等の変更が可能である第１機能マクロを備え、多層配線構造を有する半導体装置であって、前記第１ヒューズ素子が最上配線層より下層側の配線層にて形成されていることを特徴とする。
【００１５】
また本発明の半導体装置は、前記第１ヒューズ素子を形成する配線層よりも上層側の配線層にて形成される配線が、前記第１ヒューズ素子の領域直上に形成されていることを特徴とする。
【００１６】
また本発明の半導体装置は、前記第１機能マクロは、前記第１ヒューズ素子を形成する配線層と同一かまたは下層側の配線層にて形成されていることを特徴とする。
また本発明の半導体装置は、前記第１ヒューズ素子を形成する配線層より下層側の配線層に、第２ヒューズ素子が形成されていることを特徴とする。
【００１７】
また本発明の半導体装置は、前記第１機能マクロは、前記第１ヒューズ素子を切断することにより機能または特性が変更され、前記第２ヒューズ素子を切断することで他の機能または特性が変更されることを特徴とする。
【００１８】
また本発明の半導体装置は、第２機能マクロを具備し、前記第２機能マクロにおける最上配線層が、前記第２ヒューズ素子を形成する配線層よりも下層側の配線層であり、かつ前記第１ヒューズ素子を形成する配線層よりも下層側の配線層であることを特徴とする。
【００１９】
また本発明の半導体装置は、前記第２機能マクロは、前記第２ヒューズ素子を切断することで機能または特性の変更が可能であることを特徴とする。
さらに本発明の半導体装置の製造方法は、冗長救済用第１ヒューズ素子と前記第１ヒューズ素子を切断することにより機能や特性等の変更が可能である第１機能マクロを備え、多層配線構造を有する半導体装置の製造方法であって、前記第１ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第１機能マクロの検査を行い、検査結果に応じて前記第１ヒューズ素子を切断した後に、残りの全ての製造工程を完了することを特徴とする。
【００２０】
また本発明の半導体装置の製造方法は、前記第１機能マクロの検査工程において、前記第１機能マクロの良否判定に最低限必要な機能および特性の検査を行うことを特徴とする。
【００２１】
また本発明の半導体装置の製造方法は、前記第１ヒューズ素子を形成する配線層よりも上層側の配線層の製造工程により、前記第１機能マクロにおける残りの機能の検査を行うことを特徴とする。
【００２２】
また本発明の半導体装置の製造方法は、前記第１ヒューズ素子を形成する配線層よりも上層側の配線層の製造工程において、第１ヒューズ素子の領域直上に配線を形成することを特徴とする。
【００２３】
また本発明の半導体装置の製造方法は、前記第１ヒューズ素子を形成する配線層および第１機能マクロの最上配線層より下層側の配線層に、第２ヒューズ素子およびこの第２ヒューズ素子を切断することにより機能や特性等の変更が可能である第２機能マクロを形成することを特徴とする。
【００２４】
また本発明の半導体装置の製造方法は、前記第２ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第２機能マクロの検査を行い、検査結果に応じて前記第２ヒューズ素子を切断した後に、前記第１機能マクロおよび第１ヒューズ素子を形成する配線層の製造工程が完了した時点で前記第１機能マクロの検査を行い、検査結果に応じて前記第１ヒューズ素子を切断した後に、残りの全ての製造工程を完了することを特徴とする。
【発明の効果】
【００２５】
本発明の半導体装置およびその製造方法は、ヒューズ素子を、半導体装置における最上配線層よりも少なくとも１層以上は下層側の配線層にて形成し、そのヒューズ素子を形成する配線工程が完了した段階で、機能マクロの機能を検査し、その検査結果によりレーザーによるヒューズ素子の切断を実施し、その後、残りの配線層工程を完了させることにより、ヒューズ素子を形成する配線層よりも上層側の配線層にて形成される配線は、ヒューズトリミングの際のレーザー照射によるダメージを考慮する必要がなくなるため、ヒューズ素子群の直上領域を通過することが可能となり、よってヒューズ素子群を配置することにより生じる配線制約を回避することができ、ヒューズ素子を半導体装置における最上配線層にて形成する場合と比べて、チップ配線における配線自由度が向上し、半導体装置の省面積化を図ることができる、という効果を有している
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、背景の技術の欄において図９と図１０を用いて説明した半導体装置の構成、製造手順と同一の構成、製造手順には同一の符号を付す。
［実施の形態１］
図１は本発明の実施の形態１における半導体装置の製造方法を説明するフローチャートであり、図２は図１に示した製造方法に従って作成される半導体装置の一例を示した平面図である。ここでは半導体装置の構成要素については、その一部のみを示してある。
【００２７】
図２において、半導体装置２００は、冗長救済機能を有するメモリマクロ（第１機能マクロの一例）１０１、および多数のヒューズ素子（第１ヒューズ素子の一例）より構成される冗長救済用ヒューズ素子群１０２、冗長救済用ヒューズ素子群１０２にプログラムされた不良アドレスを伝播する冗長救済信号線１０３、およびボンディング用の金属パッド１０４を搭載している。また１０５は電源線や信号線などの配線である。前記冗長救済用ヒューズ素子群１０２のヒューズ素子を切断することにより、メモリマクロ１０１の機能や特性等の変更が可能である。
【００２８】
ここで、半導体装置２００はｎ層の多層配線構造を有するものとし、メモリマクロ１０１における最上配線層は、半導体装置２００における最上配線層となる第ｎ配線層よりも少なくとも１層以上は下層側の配線層である第ｍ配線層にて構成されるものとし（ｎ＞ｍ）、さらにヒューズ素子群１０２を構成する各ヒューズ素子もメモリマクロ１０１における最上配線層と同じ第ｍ配線層にて形成されるものとする。
【００２９】
また、図２において示されている電源線や信号線などの配線１０５は、各ヒューズ素子を形成する配線層である第ｍ配線層よりも上層側の配線層にて形成される配線を対象としている。
【００３０】
続いて、以上のように構成された半導体装置の製造方法について図１に示されたフローチャートを参照しながら説明する。
半導体装置２００のウエハ製造工程として、まずトランジスタ工程ＴＲにおいて、トランジスタのゲートや拡散層などを形成し、続いて配線工程において、まず最下配線層ＭＥ１から第ｍ配線層ＭＥｍまでの配線工程１１を順次行い、メモリマクロ１０１および冗長救済用ヒューズ素子群１０２を形成する。
【００３１】
この時点で、ウエハ製造工程を一旦止め、冗長救済機能を備えたメモリマクロ１０１の機能テスト（メモリプリテスト１０６）を実施して、メモリの良否判定を行う。判定の結果、メモリマクロ１０１の冗長救済が可能であるチップに対しては、ヒューズ素子（第１ヒューズ素子）のレーザーによる切断（ヒューズトリミング１０７）を実施し、不良メモリセルのアドレス情報をヒューズ素子へ書き込む冗長救済プログラミングを行う。
【００３２】
その後、冗長救済後のメモリマクロ１０１のテスト（メモリポストテスト１０８）を実施した後、残りの配線層の製造工程を再開し、第ｍ＋１配線層から第ｎ配線層までの製造工程１２を実施する。電源線や信号線などの配線１０５もこの配線工程１２において形成されるが、その際、冗長救済用ヒューズ素子群１０２に対するトリミング処理がすでに完了しており、レーザー照射によるダメージを考慮する必要はないので、冗長救済用ヒューズ素子群１０２の直上領域に配線を通過させることは可能である。そのように最上配線層である第ｎ配線層の製造工程までの残りの製造工程を順次行い、多層配線構造を有する半導体装置の製造を完了する。そして、最後に半導体装置全体の検査１０９を行い、良品・不良品の選別を行う。
【００３３】
以上のように本実施の形態１によれば、冗長救済用ヒューズ素子群１０２を形成するヒューズ素子を、半導体装置２００における最上配線層よりも少なくとも１層以上は下層側の配線層ＭＥｍにて形成し、そのヒューズ素子を形成する配線層工程ＭＥｍが完了した段階で、冗長救済機能を備えた機能マクロ（メモリマク１０１）の機能（または特性）テスト（メモリプリテスト１０６）およびレーザーによるヒューズ素子の切断（ヒューズトリミング１０７）を実施し、その後、残りの配線層工程を完了させることにより、ヒューズ素子を形成する配線層ＭＥｍよりも上層側の配線層にて形成される電源線や信号線などの配線１０５は、ヒューズトリミング１０７の際のレーザー照射によるダメージを考慮する必要がなくなるため、ヒューズ素子群１０２の直上領域を通過することが可能となる。これにより、冗長救済用ヒューズ素子群１０２を配置することにより生じる配線制約を回避することができ、ヒューズ素子を半導体装置における最上配線層にて形成する場合と比べて、半導体装置の省面積化を図ることができる。
【００３４】
なお、本実施の形態１では、ヒューズ素子群１０２を構成する各ヒューズ素子は、メモリマクロ１０１における最上配線層と同じ第ｍ配線層にて形成されているが、必ずしもメモリマクロ１０１における最上配線層と同一の配線層にて形成される必要はなく、半導体装置２００における最上配線層となる第ｎ配線層よりも少なくとも１層以上は下層側の配線層であり、かつメモリマクロ１０１における最上配線層と同一配線層かあるいは上層側の配線層にて形成されている限り、すなわち、メモリマクロ１０１（第１機能マクロ）は、ヒューズ素子群１０２を構成する各ヒューズ素子（第１ヒューズ素子）を形成する配線層と同一かまたは下層側の配線層にて形成されている限り、上記の効果が得られることは説明するまでもない。
［実施の形態２］
図３は本発明の実施の形態２における半導体装置の製造方法を説明するフローチャートであり、図４は図３に示した製造方法に従って作成される半導体装置に搭載されるメモリマクロを示すブロック図である。
【００３５】
メモリマクロ２０１（第１機能マクロの一例）は、ＳＲＡＭによって構成されており、内部クロックＩＣＬＫに同期して動作する同期型ＳＲＡＭである。
メモリマクロ２０１には、行列状に配列された多数のメモリセルより構成されるメモリアレイ部ＭＡが設けられている。（図４においては、ひとつのメモリセルＭＣのみを簡略化して示してある。）
またメモリセルアレイ部ＭＡは、各メモリセル行ごとに行方向に沿ってそれぞれ配置された複数のワード線ＷＬを有している。（図４においては、メモリセルＭＣに対応するワード線ＷＬのみを示してある。）
メモリセルアレイ部ＭＡには、各メモリセル列ごとに列方向に沿ってそれぞれ配置された相補ビット線対ＢＬ／ＮＢＬが設けられている。（図４においては、メモリセルＭＣに対応する相補ビット線対ＢＬ／ＮＢＬのみを示してある。）
また半導体記憶装置２０１には、行デコーダＲＤＣが設けられ、外部よりアドレス信号ＡＤ０ないしＡＤｘを受け取り、内部クロックＩＣＬＫに同期して、アドレス信号ＡＤ０ないしＡＤｘによって指定されたメモリセルＭＣが接続されているワード線ＷＬを活性化する。ワード線ＷＬが活性化されると、メモリセルＭＣに保持されていたデータがビット線対ＢＬ／ＮＢＬに読み出される。
【００３６】
またメモリマクロ２０１は、センスアンプＳＡＭＰおよびセンスアンプイネーブル信号ＳＡＥおよび制御回路部ＣＴＬを有する。
読み出し動作時において、制御回路部ＣＴＬは、外部から読み出し制御信号ＲＣＳが入力されると、内部クロックＩＣＬＫに同期して、読み出し制御信号ＲＣＳに基づいてセンスアンプイネーブル信号ＳＡＥを活性化する。センスアンプＳＡＭＰは、センスアンプイネーブル信号ＳＡＥにより制御されており、メモリセルＭＣよりビット線対ＢＬ／ＮＢＬに読み出されたデータを増幅して外部に出力する（Ｄｏｕｔ）。
【００３７】
通常、センスアンプＳＡＭＰの活性化タイミングは、センスアンプイネーブル信号ＳＡＥの配線負荷によるタイミングのバラツキに対してマージンを見込んで設計される。
ここで、制御回路部ＣＴＬはセンスアンプイネーブル信号ＳＡＥのタイミング調整回路として遅延回路部Ｄ（第２機能マクロの一例）を有する。
【００３８】
またメモリマクロ２０１は、多数のヒューズ素子（第２ヒューズ素子の一例）より構成される特性調整用ヒューズ素子群１１０を有しており、ヒューズ素子を選択的に切断することにより、メモリマクロ２０１の回路要素である遅延回路部Ｄが有する遅延特性を調整することができ、その結果、センスアンプＳＡＭＰの活性化タイミングの最適化を図ることができる。
【００３９】
ここで、本実施の形態２における半導体装置は、ｎ層の多層配線構造を有するものとし、さらにこの半導体装置に搭載されるメモリマクロ２０１は、半導体装置における最上配線層となる第ｎ配線層と同層か、もしくは少なくとも１層以上は下層側の配線層である第ｍ配線層を最上配線層とするものとする。（ｎ≧ｍ）
さらに、本実施の形態２における特性調整用ヒューズ素子群１１０を構成する多数のヒューズ素子は、メモリマクロ２０１を構成する最上配線層である第ｍ配線層よりも少なくとも１層以上は下層側の配線層である第ｋ配線層にて形成されるものとする。（ｎ≧ｍ＞ｋ）
また、第ｋ配線層の配線工程完了時には、少なくともメモリマクロ２０１の回路要素である遅延回路部Ｄおよびセンスアンプイネーブル信号ＳＡＥが形成され、センスアンプイネーブル信号ＳＡＥのタイミング検査が可能となっているものとする。
【００４０】
ここで遅延回路部Ｄの構成としては、例えばインバータやバッファなどの遅延素子を複数個直列に接続する構成が考えられ、これらは論理回路で形成されるため、多くの配線層を必要とせず形成することは可能であり、メモリマクロ２０１全体を形成し終えるのに必要な配線層数よりも少ない配線層数で形成できるのは明らかである。
【００４１】
続いて、以上のように構成された半導体装置の製造方法について図３に示されたフローチャートを参照しながら説明する。
半導体装置のウエハ製造工程として、まずトランジスタ工程ＴＲにおいて、トランジスタのゲートや拡散層などを形成し、続いて配線工程に進み、まずは最下配線層ＭＥ１から第ｋ層目の配線層ＭＥｋまでの配線工程１３を順次行い、少なくとも遅延回路部Ｄおよびセンスアンプイネーブル信号ＳＡＥおよび特性調整用ヒューズ素子群１１０の形成を完了させる。
【００４２】
この時点で、ウエハ製造工程を一旦止め、センスアンプＳＡＭＰ活性化のタイミング評価テスト１１１を行う。その結果、ヒューズ素子（第２ヒューズ素子）のレーザーによる切断（ヒューズトリミング１１２）を行うことで、遅延回路部Ｄの遅延特性を調整し、その結果、センスアンプイネーブル信号ＳＡＥのセンスアンプＳＡＭＰ活性化のタイミングにおけるマージンが最適化される。
【００４３】
その後、残りの配線層の製造工程を再開し、第（ｋ＋１）配線層からメモリマクロ２０１における最上配線層である第ｍ配線層工程を経て、最終配線工程である第ｎ配線層までの製造工程１４を実施する。この配線工程１４にて形成される配線は、特性調整用ヒューズ素子群１１０に対するトリミング処理がすでに完了しているため、レーザー照射によるダメージを考慮する必要はないので、特性調整用ヒューズ素子群１１０の直上領域に配線を通過させることは可能である。そのように最上配線層である第ｎ配線層の製造工程までの残りの製造工程１４を順次行い、多層配線構造を有する半導体装置の製造を完了する。そして、最後に半導体装置全体の検査１０９を行い、良品・不良品の選別を行う。
【００４４】
以上のように本実施の形態２によれば、半導体装置に搭載されるメモリマクロ２０１が完成される最上配線層ＭＥｍの配線工程よりも下層側の配線工程において、特性調整用ヒューズ素子群１１０およびメモリマクロ２０１が有する回路要素（機能マクロが有する機能の一部）である遅延回路部Ｄおよびセンスアンプイネーブル信号ＳＡＥの形成が完了した段階で、その遅延回路部Ｄの検査を行い、その検査結果に応じて遅延回路部Ｄが有する遅延特性を調整するため（回路要素の機能または特性を変更するため）、特性調整用ヒューズ素子群１１０におけるヒューズ素子（第２ヒューズ素子）のレーザーによる切断（ヒューズトリミング）を実施し、その後、残りの配線工程を完了させることにより、ヒューズ素子を形成する第ｍ配線層よりも上層側の配線層にて形成される電源線や信号線などの配線は、ヒューズトリミング１１２の際のレーザー照射によるダメージを考慮する必要がなくなるため、特性調整用ヒューズ素子群領域１１０上を通過することが可能となる。これにより特性調整用ヒューズ素子群１１０を配置することにより生じる配線制約を回避することができ、さらには、メモリマクロ２０１における最上配線層ＭＥｍの配線工程よりも下層側の配線工程においてヒューズ素子を形成するため、メモリマクロ２０１や半導体装置における最上配線層にてヒューズ素子を形成する場合と比べて、半導体装置のさらなる省面積化を図ることができる。
［実施の形態３］
図５は本発明の実施の形態３における半導体装置の製造方法を説明するフローチャートであり、図６は図５に示した製造方法に従って作成される半導体装置に搭載されるメモリマクロを示すブロック図である。
【００４５】
本実施の形態３におけるメモリマクロ３０１はＳＲＡＭによって構成されており、内部クロックＩＣＬＫに同期して動作する同期型ＳＲＡＭである。前述した実施の形態２におけるタイミング特性調整機能を有するメモリマクロ２０１に対して、冗長救済機能を付加したものである。つまり実施の形態２におけるメモリマクロ２０１に対して、新たにスペア用セルとして配設される冗長メモリセル行ＲＭＡを有している。
【００４６】
冗長メモリセル行ＲＭＡには、行方向に配列された多数の冗長用メモリセルＲＭＣが設けられ（図６には、ひとつの冗長用メモリセルＲＭＣのみを簡略化して示してある。）、行方向に沿って配置された冗長ワード線ＲＷＬを有しており、冗長メモリセル行ＲＭＡにおける各冗長メモリセルは相補ビット線対に接続されている。
【００４７】
さらにメモリマクロ３０１は、多数のヒューズ素子（第１ヒューズ素子の一例）より構成される冗長救済用ヒューズ素子群１０２を有している。
メモリマクロ３０１の検査工程において不良メモリセル（ここではメモリセルＭＣが不良セルであるとする。）が確認されると、その不良メモリセルＭＣのアドレスは、対応する冗長救済用ヒューズ素子群１０２のヒューズ部をレーザーにより選択的に切断することにより記憶させる。
【００４８】
またさらにメモリマクロ３０１は、冗長回路部（第１機能マクロの一例）ＲＣを有しており、冗長救済用ヒューズ素子群１０２と冗長救済信号線１１２にて接続され、行デコーダとは行デコーダ非選択信号線１１３により接続され、不良メモリセルの置換時に冗長ワード線ＲＷＬを活性化させる。なお、メモリマクロ３０１の遅延回路部Ｄが第２機能マクロの一例を構成し、特性調整用ヒューズ素子群１１０のヒューズ素子が第２ヒューズ素子を構成している。
【００４９】
メモリセルからのデータ読出しの際には、冗長回路部ＲＣにおいて、入力アドレスＡＤ０ないしＡＤｘが冗長救済用ヒューズ素子群１０２に記憶された不良セルのアドレスと比較され、双方のアドレスが不一致の場合は、冗長回路部ＲＣにより、行デコーダ非選択信号線１１３が不活性とされ、入力アドレスＡＤ０ないしＡＤｘにより選択される通常のメモリセルが選択される。一方で、入力アドレスＡＤ０ないしＡＤｘが冗長救済用ヒューズ素子群１０２に記憶された不良セルのアドレスと一致した場合は、冗長回路部ＲＣにより、行デコーダ非選択信号線１１３は活性化され、行デコーダＲＤＣの選択動作が禁止されるため、不良メモリセルを含むメモリアレイ行は行デコーダＲＤＣによって選択されなくなる。代わって、冗長回路部ＲＣは冗長ワード線ＲＷＬを活性化し、冗長メモリセル行ＲＭＡが選択されることになり、冗長メモリセルＲＭＣのデータが読み出される。つまり不良メモリセルＭＣを含むメモリアレイ行ＦＭＡが冗長メモリセル行ＲＭＡに置換されたことになり、不良メモリセルは冗長メモリセルＲＭＣに置換される。
【００５０】
ここで、本実施の形態３における半導体装置は、ｎ層の多層配線構造を有するものとし、さらにこの半導体装置に搭載されるメモリマクロ３０１は、半導体装置における最上配線層となる第ｎ配線層と同層か、もしくは少なくとも１層以上は下層側の配線層である第ｍ配線層を最上配線層とするものとする。（ｎ≧ｍ≧２）
また冗長救済用ヒューズ素子群１０２を構成する多数のヒューズ素子（第１ヒューズ素子）は、メモリマクロ３０１における最上配線層である第ｍ配線層にて形成されるものとし、さらに、特性調整用ヒューズ素子群１１０を構成する多数のヒューズ素子（第２ヒューズ素子）は、メモリマクロ３０１における最上配線層である第ｍ配線層よりも少なくとも１層以上は下層側の配線層である第ｋ配線層にて形成されるものとする。（ｎ≧ｍ＞ｋ）
また、特性調整用ヒューズ素子群１１０を構成する多数のヒューズ素子が形成される第ｋ配線層の配線工程完了時には、少なくともメモリマクロ３０１の回路要素である遅延回路部Ｄおよびセンスアンプイネーブル信号ＳＡＥが形成されているものとする。遅延回路部Ｄの構成としては、例えばインバータやバッファなどの遅延素子を複数個直列に接続する構成が考えられ、これらは論理回路で形成されるため、複雑な配線は必要としないため、メモリマクロ３０１全体を形成するのに必要な配線層数よりも少ない配線層数で形成できるのは明らかである。
【００５１】
続いて、以上のように構成されたメモリマクロ３０１を有する半導体装置の製造方法について図５のフローチャートにしたがって説明する。
半導体装置のウエハ製造工程として、まずトランジスタ工程ＴＲにおいて、トランジスタのゲートや拡散層などを形成し、続いて配線工程に進み、まずは最下配線層ＭＥ１から第ｋ層目の配線層ＭＥｋまでの配線工程１５を順次行い、少なくとも遅延回路部Ｄおよびセンスアンプイネーブル信号ＳＡＥおよび特性調整用ヒューズ素子群１１０の形成を完了させる。
【００５２】
この時点で、ウエハ製造工程を一旦止め、センスアンプＳＡＭＰ活性化のタイミング評価テスト１１１を行う。その結果、最適なタイミングマージンとなるよう、ヒューズ素子（第２ヒューズ）のレーザーによる切断（ヒューズトリミング１１２）を実施し、遅延回路部Ｄの遅延特性を最適化する。
【００５３】
その後、配線工程を再開し、第（ｋ＋１）配線層から、メモリマクロ３０１および冗長救済用ヒューズ素子群１０２の形成が完了する第ｍ層目の配線層ＭＥｍまでの配線工程を順次行う。その際、冗長救済用ヒューズ素子群１０２に対するトリミング処理１０７は後の工程にて実施されるため、レーザー照射によるダメージを回避するため、冗長救済用ヒューズ素子群１０２の直上領域は配線禁止とされるが、特性調整用ヒューズ素子群１１０に対するヒューズトリミング処理１１２がすでに完了しているため、それらのヒューズ素子群１１０の直上領域内に配線を通過させることは可能である。
【００５４】
この時点で再度、ウエハ製造工程を一旦止め、冗長救済機能を備えたメモリマクロ３０１の機能テスト（メモリプリテスト１０６）を実施して、メモリの良否判定を行う。判定の結果、メモリ部の冗長救済が可能であるチップに対しては、ヒューズ素子（第１ヒューズ）のレーザーによる切断（ヒューズトリミング１０７）を実施し、不良メモリセルのアドレス情報をヒューズ素子へ書き込む冗長救済プログラミングを行う。
【００５５】
このようにして不良セルの救済が完了すると、メモリプリテスト１０６の結果、良品（ＰＡＳＳ）と判定されたチップおよび不良メモリセルの冗長救済を行ったチップとを対象に、冗長救済後のメモリマクロ３０１のテスト（メモリポストテスト１０８）を実施する。
【００５６】
そして配線の製造工程を再開し、第ｍ＋１配線層からメモリマクロにおける最上配線工程である第ｎ配線層までの製造工程１７を実施する。
その際、冗長救済用ヒューズ素子群１０２および特性調整用ヒューズ素子群１１０に対するヒューズトリミング処理１０７および１１２がすでに完了しているため、それらのヒューズ素子群１０２，１１２の直上領域内に配線を通過させることは可能である。そのように最上配線層である第ｎ配線層の製造工程までの残りの製造工程１７を順次行い、多層配線構造を有する半導体装置の製造を完了する。そして、最後に半導体装置全体の検査１０９を行い、良品・不良品の選別を行う。
【００５７】
以上のように本実施の形態３によれば、お互いに異なる配線層により形成される冗長救済用ヒューズ素子群１０２および特性調整用ヒューズ素子群１１０を有し、それらヒューズ素子群のヒューズ素子をレーザーにより切断することにより、メモリマクロにおける冗長救済および遅延特性の変更が可能となるメモリマクロ３０１を搭載した半導体装置において、各ヒューズ素子群１０２，１１０を冗長救済および遅延特性の変更を行うため検査が可能となった配線工程における配線層にて形成し、ヒューズトリミングを実施することにより、個々のヒューズ素子をそれぞれ、許容できる最も下層側の配線層にて形成することが可能となり、その結果、メモリマクロ３０１や半導体装置における最上配線層にてヒューズ素子を形成する場合と比べて、それぞれのヒューズ素子群の直上領域を通過できる配線の形成にあたって、多くの配線層を用いることができるため、チップ配線における配線自由度が向上し、半導体装置のさらなる省面積化を図ることができる。
【００５８】
なお、本実施の形態３では、メモリポストテスト１０８の工程をヒューズトリミング１０７の後に実行しているが、半導体装置全体の検査１０９の工程の後に実行してもよい。
［実施の形態４］
図７は本発明の実施の形態４における半導体装置の製造方法を説明するフローチャートであり、図８は図７に示した製造方法に従って作成される半導体装置に搭載される論理マクロおよびメモリマクロの接続を示すブロック図である。
【００５９】
図８において、４０１はメモリマクロ（第１機能マクロの一例）、Ｌは論理回路により構成される論理マクロ（第２機能マクロの一例）を示す。
また、１０２および１１０はともにヒューズ素子群であり、ヒューズ素子群１０２はメモリマクロ４０１に対する冗長救済用ヒューズ素子群であり、ヒューズ素子群１１０は論理マクロＬに対する特性調整用ヒューズ素子群である。論理回路マクロＬに対する特性調整としては、特性調整用ヒューズ素子群１１０におけるヒューズ素子（第２ヒューズ素子の一例）をレーザーにより選択的に切断することにより、論理マクロＬが有する、ここでは図示しない遅延要素部における遅延特性の最適化を図ることにより、出力タイミングを調整することが一例として考えられる。またヒューズ素子群１０２のヒューズが第１ヒューズ素子を構成している。
【００６０】
また、メモリマクロ４０１と論理マクロＬはシリアルに接続されており、入力信号線１１４により論理マクロＬへ入力された入力データは、論理マクロＬにて演算処理され、その出力データがメモリマクロ４０１に入力され書き込まれた後、任意のタイミングで読み出すことができる。
【００６１】
さらに、論理マクロＬの出力データを直接取り出すためのテスト用信号線１１５が設けられており、論理マクロＬ単独での特性検査１１７（図７）を行うことができるようになっている。
【００６２】
そして、１１６はメモリマクロ４０１の出力信号線であり、メモリマクロ４０１の出力データ（出力信号線１１６）と論理マクロＬの出力データ（テスト信号線１１５）との切替を、セレクタ回路部Ｓにて行うようになっている。
【００６３】
ここで、本実施の形態４において説明する半導体装置は、ｎ（ｎ＞２の整数）層の多層配線構造を有するものとし、半導体装置に搭載されるメモリマクロ４０１は、半導体装置における最上配線層である第ｎ層目の配線層よりも少なくとも１層以上は下層側の配線層である第ｍ配線層を最上配線層とし、メモリマクロ４０１における冗長救済用ヒューズ素子群１０２も第ｍ配線層にて形成される。（ｎ＞ｍ）
また半導体装置に搭載される論理マクロＬは、メモリマクロ４０１における最上配線層である第ｍ配線層よりも少なくとも１層以上は下層側の配線層である第ｋ配線層を最上配線層とし、論理マクロＬにおける特性調整用ヒューズ素子群１１０も第ｋ配線層にて形成される。（ｎ＞ｍ＞ｋ）
また論理マクロＬの特性評価時に論理マクロＬからの出力データが伝播するテスト用信号線１１５およびセレクタ回路Ｓも第ｋ配線層までの配線工程にて形成されるものとする。（ｎ＞ｍ＞ｋ）
以下において、以上のように構成された回路構成を含む本実施の形態４における半導体装置の製造方法について図７のフローチャートにしたがって説明する。
【００６４】
半導体装置のウエハ製造工程として、まずトランジスタ工程ＴＲにおいて、トランジスタのゲートや拡散層などを形成し、続いて配線工程に進む。まずは、最下配線層ＭＥ１から第ｋ層目の配線層ＭＥｋまでの配線工程１８を順次行い、論理マクロＬおよび特性調整用ヒューズ素子群１１０を形成する。
【００６５】
この時点で、ウエハ製造工程を一旦止めて、論理マクロＬの特性検査１１７を実施する。論理マクロＬの出力データは、テスト用信号線１１５を伝播し、セレクタＳを介して外部に出力され、評価することができる。その評価結果に応じて、例えば、論理マクロＬが有する、ここでは図示しない遅延素子の段数を決定し、特性調整用ヒューズ素子群１１０におけるヒューズ素子（第２ヒューズ素子）をレーザーにより切断することで段数変更を行う。
【００６６】
その後、以降の配線工程を再開し、第（ｋ＋１）配線層から、メモリマクロ４０１および冗長救済用ヒューズ素子群１０２の形成が完了する第ｍ層目の配線層ＭＥｍまでの配線工程１９を順次行う。その際、冗長救済用ヒューズ素子群１０２に対するトリミング処理は後の工程にて実施されるため、レーザー照射によるダメージを回避するため、冗長救済用ヒューズ素子群１０２の直上領域は配線禁止とされるが、特性調整用ヒューズ素子群１１０に対するトリミング処理がすでに完了しているため、それらのフューズ素子群の直上領域内に配線を通過させることは可能である。
【００６７】
この時点で再度、ウエハ製造工程を一旦止め、冗長救済機能を備えたメモリマクロ４０１の機能テスト（メモリプリテスト１０６）を実施して、メモリの良否判定を行う。判定の結果、メモリマクロ４０１の冗長救済が可能であるチップに対しては、冗長救済用ヒューズ素子群１０２のヒューズ素子（第１ヒューズ素子）のレーザーによる切断（ヒューズトリミング１０７）を実施し、不良メモリセルのアドレス情報をヒューズ素子へ書き込む冗長救済プログラミングを行う。
【００６８】
このようにして不良セルの救済が完了すると、メモリプリテスト１０６の結果、良品（ＰＡＳＳ）と判定されたチップおよび不良メモリセルの冗長救済を行ったチップとを対象に、冗長救済後のメモリマクロ４０１のテスト（メモリポストテスト１０８）を実施する。
【００６９】
そして配線の製造工程を再開し、第（ｍ＋１）配線層からメモリマクロ４０１における最上配線工程である第ｎ配線層までの製造工程２０を実施する。
その際、冗長救済用ヒューズ素子群１０２および特性調整用ヒューズ素子群１１０に対するトリミング処理がすでに完了しているため、それらのヒューズ素子群１０２，１１０の直上領域内に配線を通過させることは可能である。そのように最上配線層である第ｎ配線層の製造工程までの残りの製造工程２０を順次行い、多層配線構造を有する半導体装置の製造を完了する。そして、最後に半導体装置全体の検査１０９を行い、良品・不良品の選別を行う。
【００７０】
以上のように本実施の形態４によれば、お互いに機能が異なり、かつお互いに異なる配線層を最上配線層とするメモリマクロ４０１と論理マクロＬとが、それぞれ個別のヒューズ素子群１０２，１１０を有し、それらヒューズ素子群１０２，１１０のヒューズをレーザーにより切断することにより、個々の機能マクロ（メモリマクロ４０１と論理マクロＬ）ごとに機能または特性の変更が可能となる半導体装置において、各機能マクロに対応するヒューズ素子群１０２，１１０を、それぞれの機能マクロにおける機能または特性の評価が可能となる配線層工程における配線層にて形成し、その工程が完了した時点でヒューズトリミング１１８，１０７を実施することにより、個々のヒューズ素子は、許容できる最も下層側の配線層にて形成することが可能となり、その結果、メモリマクロ４０１や半導体装置における最上配線層にてヒューズ素子を形成する場合と比べて、それぞれのヒューズ素子群１０２，１１０の直上領域を通過できる配線の形成にあたって、多くの配線層を用いることができるため、チップ配線における配線自由度が向上し、半導体装置のさらなる省面積化を図ることができる。
【００７１】
なお、本実施の形態４では、メモリポストテスト１０８の工程をヒューズトリミング１０７の後に実行しているが、半導体装置全体の検査１０９の工程の後に実行してもよい。
【産業上の利用可能性】
【００７２】
本発明にかかる半導体装置およびその製造方法は、チップ配線における配線自由度が向上し、半導体装置のさらなる省面積化を図ることができるという効果を有し、省面積な半導体装置が必要とされる分野において有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。
【図２】図１で示される半導体装置の製造方法により作成される半導体装置の平面図である。
【図３】本発明の実施の形態２における半導体装置の製造方法を示すフローチャートである。
【図４】図３で示される半導体装置の製造方法により作成されるメモリマクロのブロック図である。
【図５】本発明の実施の形態３における半導体装置の製造方法を示すフローチャートである。
【図６】図５で示される半導体装置の製造方法により作成されるメモリマクロのブロック図である。
【図７】本発明の実施の形態４における半導体装置の製造方法を示すフローチャートである。
【図８】図７で示される半導体装置の製造方法により作成される半導体装置に搭載される論理マクロおよびメモリマクロの接続を示したブロック図である。
【図９】従来の半導体装置の製造方法を示すフローチャートである。
【図１０】図９で示される半導体装置の製造方法により作成される従来の半導体装置の平面図である。
【符号の説明】
【００７４】
１１〜２０  配線工程
２００  半導体装置
２０１，３０１，４０１  メモリマクロ
１０２  冗長救済用ヒューズ素子群
１０３  冗長救済信号線
１０４  電源パッド
１０５  電源線や信号線などの配線
１０６  メモリプリテスト工程
１０７，１１２，１１８  ヒューズトリミング
１０８  メモリポストテスト工程
１０９  半導体装置全体の検査工程
１１０  特性調整用ヒューズ素子群
１１１  タイミング評価工程
１１３  行デコーダ非選択信号線
１１４  論理マクロへの入力信号線
１１５  テスト用信号線
１１６  メモリマクロの出力信号線
１１７  論理マクロ特性検査工程
ＡＤｘ  アドレス信号
ＢＬ／ＮＢＬ  相補ビット線対
ＣＴＬ  制御回路部
Ｄ  遅延回路部
ＦＭＡ  不良セルを含むメモリアレイ行
Ｌ  論理マクロ
ＭＡ  メモリアレイ部
ＭＣ  メモリセル
ＭＥｘ  第ｘ層目の配線工程
ＲＣ  冗長回路部
ＲＣＳ  読み出し制御信号
ＲＤＣ  行デコーダ
ＲＭＡ  冗長メモリアレイ行
ＲＭＣ  冗長メモリセル
ＲＷＬ  冗長ワード線
Ｓ  セレクタ回路
ＳＡＥ  センスアンプイネーブル信号
ＳＡＭＰ  センスアンプ
ＴＲ    トランジスタのゲートおよび拡散層形成工程
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007027519.tif 000009
【図８】
2007027519.tif 000010
【図９】
2007027519.tif 000011
【図１０】
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