(57)【要約】【課題】  小さいサイズのパケットにも対応し、転送能力やフィルタリングにおいて、メディアスピードでの試験を可能にする。【解決手段】  送信側及び受信側の一方あるいは双方を、ネットワークの物理チップに論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成とし、送受信側のコンピュータをそれに接続する。この状況で、パケット送出パターンとパケット受信機能（フィルタリングの確認用）を一対になるように統合した回路を送受信双方のＦＰＧＡにセットして、リアルタイムでの試験検査を行なう。また、フィルタリング機能検査には、ハッシュ関数とハッシュ値毎の度数表を格納したハッシュテーブルを利用する。その際、異なるパケットのハッシュ値同士が一致しないようにするため、異なるパケットに対し異なる値となるようなハッシュ関数とするか、ハッシュ関数の値が一致した時は、ハッシュ値が一致しない様にパケットを作り直す。【選択図】  図３
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【特許請求の範囲】
【請求項１】
送信器と、受信器と、送信器から検査対象機器を経て受信器にいたる伝送路と、送信器に対して検査パケットとパラメータの設定を行う手段と、送信器と受信器からのデータを比較して検査テーブルの計算、収集、を行う手段と、検査結果の算出、出力を行なう手段とを備え、
ネットワークの物理層に接続された送信器の論理プログラマブルデバイスから直接パケット列を生成することを特徴とするネットワーク機器試験装置。
【請求項２】
同一の物理層チップに複数の論理プログラマブルデバイスを接続して切り換えることにより、あるいは、論理プログラマブルデバイスとして部分書き換え可能な論理プログラマブルデバイスを用いることにより、パケット送出のための回路を切り換えることを特徴とする請求項１に記載のネットワーク機器試験装置。
【請求項３】
論理プログラマブルデバイスには、パケット発生部と受信チェック部を設けて検査機能を持たせたことを特徴とする請求項２に記載のネットワーク機器試験装置。
【請求項４】
送信器はフレームデータを乱雑にする手段と、送信データのハッシュ値の計数手段を備え、前記ハッシュ値毎の送信側と受信側との度数を比較することにより、パケットの到着の有無を確認する手段を備えることを特徴とする請求項３に記載のネットワーク機器試験装置。
【請求項５】
異なるパケットでハッシュ値が同一の場合は、前記パケット内部のフィルタリングのキーと独立な部分を変更するか、前記パケットに新たな部分を付加するか、前記ハッシュ値を評価するハッシュ関数を変更して、異なるパケットは異なるハッシュ値を持つように構成する手段を備えることを特徴とする請求項４に記載のネットワーク機器試験装置。
【請求項６】
上記の論理プログラマブルデバイスは、機能ブロックの単位でのプログラミングが可能な回路を含むデバイスであるか、特定用途向け集積回路を構成する半導体集積回路を用いたことを特徴とする請求項１から５のいずれかに記載のネットワーク機器試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、イーサネット（登録商標）通信、インターネットを含むネットワーク関連分野で用いられるネットワーク装置の試験に用いられるネットワーク機器試験装置に関している。
【背景技術】
【０００２】
ウイルスやＵＲＬ(Uniform Resource Locator：  ホームページのアドレス）などのネットワークフィルタリングの場合、フィルタでブロックされるべきパケットが通過しないことの確認と、フィルタでブロックすべきでないパケットが通過することの確認が必要である。特に小さいサイズのパケットを高い頻度で送りつけ、パケットバッファのオーバフローを発生させ、これによりスタックの関数戻り先を書き換えてシステムへの侵入を行うというＤｏＳ攻撃(Denial of Service attack）を受けた場合の挙動が問題である。
【０００３】
パソコンを利用した試験装置では、ＭＡＣ（Media Access Control layer: ネットワークを通してやりとりされるフレームの送受信を制御するレイヤ）チップなどネットワークプロトコルの制用デバイスの制約から特に小さいパケットについて高い負荷をかけにくいといった問題がある。さらにフィルタリング装置の機能の検査においては、所望のパケットがフィルタリングされ通過しないことを確認すると同時に、フィルタリングに該当しないパケットが通過していることを確認する必要がある。ただし、この場合、フィルタリングに該当しないパケットの到着順番はフィルタリング装置により変更される可能性がある。送出したパケットを全て記録しておき、受信パケットとの比較を行えば、これらの機能を検査することができるが、
（１）パケットの記録容量が膨大となる
（２）送信したパケット情報を受信検査部に転送するのに検査対象のイーサネット（登録商標）の通信路と同等のバンド幅をもつ別の通信経路を必要とする
（３）受信したパケットの照合手続きに大きな回路量や時間がかかる
という欠点をもつ。
【０００４】
従来のパソコンを用いる手法では、特にパケットサイズが小さい場合、試験可能な通信速度（スループット）が低下してしまい、メディアスピード（ネットワークの物理層のスピード。イーサネット（登録商標）には、電気や光を用いた、１０Ｍｂｐｓ、１００Ｍｂｐｓ、１Ｇｐｂｓ、１０Ｇｂｐｓなどの規格がある）での試験は不可能であった。ＡＳＩＣ(Application Specific Integrated Circuit)を用いたネットワーク機器の性能測定装置はあったが、専用チップの開発を伴うために極めて高価であるにもかかわらず、試験項目や範囲の自由度は低い。
【０００５】
本発明の手法では、ＦＰＧＡ(Field Programmable Gate Array)に必要な回路をその都度書込み、通信メディアチップをそれで直接駆動するため、高速かつ安価である。フィルタイリングの試験についても本発明の手法により、高速かつ低コストで行える。また、ＦＰＧＡを用いた通信装置で通信プロトコルを可変にできる発明は存在するが、ネットワーク試験装置で送信側と受信側の回路を連携して書込み評価するものはない。また、パケットの種別をハッシュを用い特定する発明はあるが、ネットワーク機器の試験装置としてパケットの送信側と受信側を連携させて、ハッシュを用い通過の有無を連続的に検査するシステムとしたものはない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のパソコンを利用した試験装置では、ＭＡＣ（Media Access Control layer: ネットワークを通してやりとりされるフレームの送受信を制御するレイヤ）チップなどネットワークプロトコルの制用デバイスの制約から特に小さいパケットについて高い負荷をかけにくいといった問題がある。さらにフィルタリング装置の機能の検査においては、所望のパケットがフィルタリングされ通過しないことを確認すると同時に、フィルタリングに該当しないパケットが通過していることを確認する必要がある。ただし、この場合、フィルタリングに該当しないパケットの到着順番はフィルタリング装置により変更される可能性がある。送出したパケットを全て記録しておき、受信パケットとの比較を行えば、これらの機能を検査することができるが、
（１）パケットの記録容量が膨大となる、
（２）送信したパケット情報を受信検査部に転送するのに検査対象のイーサネット（登録商標）の通信路と同等のバンド幅をもつ別の通信経路を必要とする、
（３）受信したパケットの照合手続きに大きな回路量や時間がかかる、
という欠点をもつ。
【０００７】
本発明は、小さいパケットについて高い負荷を印加し易くして、メディアスピード（１Ｇｐｂｓや１０Ｇｂｐｓの物理層のスピード）での試験を可能にするものである。
【発明の効果】
【０００８】
この発明は、１０Ｇｂｐｓを超えるイーサネット（登録商標）にも適用可能な、ネットワーク装置の究極の状態での性能を測定することができる。更に、現在ネットワークを用いた攻撃の中で社会問題にまでなっているＤｏＳ攻撃(Denial of Service attack：非常に小さいサイズのパケットを高い頻度で送りつけ、受信側の機器でパケットバッファのオーバフローを発生させ、これによりスタックの関数戻り先を書き換えてシステムへの侵入を行う）を発生させることも可能であるため、測定される機器にこの点での脆弱生がないかを検査することができる。
【課題を解決するための手段】
【０００９】
まず、小さいパケットによる高負荷問題の解決法として、本発明は、以下の提案をしている。つまり、送信側及び受信側の一方あるいは双方を、ネットワークの物理チップ（ＰＨＹチップ）に論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成にし、送受信側のＰＣ（コンピュータ）を接続する。この状況で、パケット送出パターン生成機能とパケット受信機能（フィルタリングの確認用）を対になるように統合した回路を送受信双方のＦＰＧＡにセットすることにより、リアルタイムでの試験検査が行える。
【００１０】
また、フィルタリング機能検査の実現方法として、本発明は、以下の提案をしている。つまり、上記問題点；
（１）パケットの記録容量が膨大となる、
（２）送信したパケット情報を受信検査部に転送するのに検査対象のイーサネット（登録商標）の通信路と同等のバンド幅をもつ別の通信経路を必要とする、
（３）受信したパケットの照合手続きに大きな回路量や時間がかかる、
などの問題点を解決する手法として、ハッシュ関数とハッシュテーブルを利用した検査方法を提案している。すなわち、パケットの送信側において、パケット送信に際し、当該送出パケットのハッシュ値をハッシュ関数により計算し、その値をハッシュテーブルに記録すると共にカウンタに１加える。ここでの操作の肝心な点は、異なるパケットのハッシュ値同士が一致することが無いようにすることである。すなわち、異なるパケットに対し値の一致が無くなる様にハッシュ関数を構成するか、または、ハッシュ関数に値の一致が発生した場合は、パケットを作り直して、値が一致しないようパケットを生成するものである。
【００１１】
このようなことから、本発明のネットワーク機器試験装置は、送信器と、受信器と、送信器から検査対象機器を経て受信器にいたる伝送路と、送信器に対して検査パケットとパラメータの設定を行う手段と、送信器と受信器からのデータを比較して検査テーブルの計算、収集、を行う手段と、検査結果の算出、出力を行なう手段とを備え、ネットワークの物理層に接続された送信器の論理プログラマブルデバイスから直接パケット列を生成するものである。これによって、高速性とパケット構成、パケット間ギャップなどの微調整が可能となり、複数の入力を受け付ける試験対象装置であれば、複数の入力の間のタイミング調整も可能となる。
【００１２】
また、本発明は、同一の物理層チップに上記の複数の論理プログラマブルデバイスを接続して切り換えることにより、あるいは、論理プログラマブルデバイスとして部分書き換え可能な論理プログラマブルデバイスを用いることにより、パケット送出のための回路を切り換えるものである。これによって、あらゆる種類のより複雑な試験が可能となる。
【００１３】
また、本発明では、論理プログラマブルデバイスには、パケット発生部と受信チェック部を設けて検査機能を持たせる。これにより、メディアスピードでの検査が行える。パソコンなどの汎用システムでは、OSや検査用プログラムなどのソフトウェアのオーバヘッドとMACチップでのオーバヘッドがあり（特にオーバヘッドが増加する小さいパケットでは、特に1Gbps以上では）メディアスピードでの検査は困難である。
【００１４】
また、本発明では、送信器は、フレームデータを乱雑にする手段と、送信データのハッシュ値の計数手段を備え、前記ハッシュ値毎の送信側と受信側との度数を比較することにより、パケットの到着の有無を確認する手段を備えるものである。フィルタリングの対象となるパケットの場合は、それが受信されていないことを確認すればよいので確認は容易である。
【００１５】
また、本発明では、異なるパケットでハッシュ値が同一の場合は、前記パケット内部のフィルタリングのキーと独立な部分を変更するか、前記パケットに新たな部分を付加するか、前記ハッシュ値を評価するハッシュ関数を変更して、異なるパケットは異なるハッシュ値を持つように構成する手段を備えるものである。これにより、測定対象のネットワーク通信機器の影響により、パケットの到着の順番が変わった場合でも、測定機器の送信側と受信側で個々のハッシュ値の度数が同じであれば問題なく、対応できる。送信したパケットそのものを受信側でも保持して受け取ったパケットと比較するという必要がないので、メモリや回路も簡単で低コストで高速な動作が行えるようになる。
【００１６】
また、本発明では、上記の論理プログラマブルデバイスは、機能ブロックの単位でのプログラミングが可能な回路を含むデバイスであるか、特定用途向け集積回路を構成する半導体集積回路を用いたものである。これにより、FPGAは、低レベルの回路素子の単位で論理回路をプログラムすることができるが、回路自体は固定であるがパラメータによる変更でよい場合はASIC化で同等の性能を実現することができるので実現が容易である。また、ASICよりは柔軟性が必要な場合は、回路の機能ブロックの単位でのプログラミングが可能なデバイスも利用できる。
【発明を実施するための最良の形態】
【００１７】
以下に、この発明の実施の形態を図面に基づいて詳細に説明する。以下の説明においては、同じ機能あるいは類似の機能をもった装置に、特別な理由がない場合には、同じ符号を用いるものとする。
【００１８】
上記のように、小さいパケットによる高負荷問題の解決法としては、送信側及び受信側の一方及び双方を、ネットワークの物理チップ（ＰＨＹチップ）に論理プログラマブルデバイス（ＦＰＧＡ）を直接接続した構成にし、送受信側のＰＣを接続する。この状況で、パケット送出パターンとパケット受信機能（フィルタリングの確認用）を統合して生成し対になる回路を双方のＦＰＧＡにセットすることにより、リアルタイムでの試験検査を行う。
【００１９】
図１０、１１、１２に検査装置の構成例を示す。図１１は、ＰＣ間で比較検査する場合の構成例であり、図１２は、ＦＰＧＡ間で比較検査する場合の構成例であり、図１３は、１つのＦＰＧＡ内に送受信回路をセットする場合の構成例である。なお、本説明でＰＣとなっている部分は、パソコンなどのＦＰＧＡの書込及び制御用装置であり、ＦＰＧＡとなっている部分は論理プログラマブルデバイスである。
【００２０】
ここで、図１１、図１２あるいは図１３において試験対象機器への入力ポート（ＰＨＹチップは含まれるが、ＦＰＧＡ及びＰＣは必要に応じて含まれる）の数又は出力ポート（入力ポートに同じ）の数を複数にしたものでもよい。
【００２１】
また、図１０、図１１あるいは図１２において、ＦＰＧＡの部分を複数化したものでもよい。これによって、リアルタイムでの書き換えが可能となる。
【００２２】
さらに、以上の構成例において、ＦＰＧＡの部分はＡＳＩＣなどのＬＳＩに置き換えることも可能である。また、ＰＣの部分は、ＦＰＧＡやＡＳＩＣに内蔵させることもできる。
【００２３】
また、本発明は、フィルタリング機能検査の実現方法として、ハッシュ関数とハッシュテーブルを利用した検査方法を開示している。これはすなわち、パケットの送信側において、パケット送信に際し、当該送出パケットのハッシュ値をハッシュ関数により計算し、その値をハッシュテーブルに記録し、その値のカウンタに１加え、そのハッシュ値の出現頻度を記録するものである。ここでの操作の肝心な点は、異なるパケットのハッシュ値同士が一致することが無いようにすることである。すなわち、異なるパケットに対し値の一致が無くなる様にハッシュ関数を構成するか、または、ハッシュ関数に値の一致が発生した場合は、パケットを作り直して、値が一致しないようパケットを生成する、などの手法を用いてこれを実現する。これにより、パケットとハッシュ値が１対１に対応するため、ハッシュテーブルにそのハッシュ値が現れた頻度を記録しておくことで、送信したパケットが、その受信の順番が異なった場合でも、送信側と受信側でハッシュテーブルの各ハッシュ値の度数が全て同じになっていることを確認すればよい。パケットが途中でデータの一部が変わったり、パケット自体がなくなったりした場合は、送信側と受信側で、対応するハッシュ値の度数が変わることによりどのパケットに異変が起こったかを検出することができる。
【００２４】
送信するパケットの候補は、予め生成しておいても、その場で生成してもよい。以上の手法により、異なるパケットは異なるハッシュ値を有する様に構成することとする。従って、送信側で、送り出したパケットのハッシュテーブルの情報、すなわち、そのハッシュ値のパケット数及び、フィルタリングされるべきパケットかどうかという情報のみを受信側に転送しておけば、試験用パケットデータ全体について、パケット到着の順番にかかわらず、正しくフィルタリングが行われているかどうかの検査が可能である。
【００２５】
厳密には、パケットが途中でエラーや機器による書き換えにより改変されたにもかかわらず、元のパケットと改変後のパケットが、たまたまハッシュ値が同じになる場合が考えられる。また、このパケットの改変が複数のパケットで発生し、それらのハッシュ値は元のパケットとは異なるが、ハッシュテーブルのカウントがたまたま補完しあい試験終了時にはハッシュテーブルの値が正常値と一致してしまう場合が考えられる。しかしながら、パケットの改変が発生しそれが、イーサパケットの巡回冗長検査ビットにも検出されずかつ上記の場合に当てはまる確率は十分低く、実用上の問題は生じないと考えられる。実現上の観点からは、ハッシュテーブルのサイズはパケット全体を記録する必要が無いため非常に小さく、パケットの送信部から受信部へのデータ転送量を削減することができる。
【実施例１】
【００２６】
以下の説明に於いては、以下の機能を持つ試験装置を想定している。
１）スループット・平均パケット長の測定
６４バイトからジャンボパケットまでのあらゆるパケットに対応し，スループットと平均パケット長の測定を行う機能を実装する。全てのパケットサイズにおいて，理論値通りのスループットを計測可能。
【００２７】
２）フレーム送受信シーケンス検査
フレーム間ギャップ(ＩＦＧ: Inter Frame Gap)やプリアンブルを含めたあらゆるフレームシーケンスを検査する機能を実装する。エラー発生時のネットワーク機器の挙動を正確に把握できる。
【００２８】
３）ＵＲＬフィルタリング機能の検証
有害ホームページへのアクセス制限に用いるＵＲＬフィルタの動作検証機能を実装する。ハッシュテーブルを用いることにより小さな実現コストで高速なフィルタ機能検査が可能となった。フィルタリングの機能検査を行いながらのスループット測定も可能である。
【００２９】
以下では、機能別に装置を分けて説明するが、これら装置は、共通のハードウェア上に実現可能であるため、すべての機能を統合した試験装置を構築することは容易である。
１）ＵＲＬフィルタリング機能検証装置
２）フレーム送受信シーケンス検査装置
３）スループット・平均パケット長計測装置
【００３０】
図１は、ＵＲＬフィルタリング装置機能検証システムの概念図であり、特に、ホストＰＣで検査テーブル（ハッシュテーブル）の比較検証する場合の構成を示す。テストフレーム送信器・受信器とホストＰＣで構成し、ＵＲＬフィルタリング装置のネットワーク機器としての機能やフィルタリング機能を検証する。ホストＰＣは、送信器に対して検査パケットとパラメータの設定を行い、送信器と受信器からのデータを比較して検査テーブルの計算、収集、を行う。また、検査結果の算出、出力を行なう。
【００３１】
図１において、あらかじめ複数種類のフレームデータ（検査パケット）を送信器に設定し、これをランダムに選択して送出する。送出されたフレームデータは検査対象の装置を通過し、受信器に受け取られる。このとき、送信器では送出したパケットからハッシュ値を計算し、ハッシュ値をアドレスとしたテーブルのカウント値を加算する。受信器側でも同様に、受信したパケットからハッシュ値を計算しテーブルを更新する。この送信器・受信器のテーブルをホストＰＣで比較することにより、フレームデータが正しく送受信されたか検証する。
【００３２】
また、通常に使用されない形式の特殊な「検証開始・終了」を表すフレームを設定し、ハッシュテーブルを検証する際には、これを送受信して確認を開始する。また、送信器に設定するフレームデータでＵＲＬフィルタリング装置にフィルタリングされるデータには特殊なフラグをホストＰＣ設定し、このフラグが付いたデータは送信側ではハッシュ値の計算を行わない。これにより、ＵＲＬフィルタリング機能の検証が可能となる。
【００３３】
また、図２に示す様に、検査テーブルの処理をＦＰＧＡで行わせることも可能であり、断続的なテストも行うことができる。図２は、ＦＰＧＡで検査テーブルを検証する場合の、ＵＲＬフィルタリング機能検証システムの概念図である。ホストＰＣは、送信器に対して検査パケットとパラメータの設定を行い、受信器は送信器と検査対象機器からのデータを比較して検査テーブルの計算、収集、を行う。また、ホストＰＣは、受信器からのデータを受けて、検査結果の算出、出力を行なう。
【００３４】
また、図１のシステムの場合で、ホストＰＣで検査テーブルを検証する場合のＵＲＬフィルタリング機能検証システムの回路構成図を図３に示す。特に、送信器のブロック図を図４に、受信器のブロック図を図５に示す。
送信器では、ホストＰＣから、フレームデータとパラメータ（フィルタリングされるべきものであるかどうかや、フレーム間ギャップやプリアンブルのサイズ、パケットの送出頻度など）を、メモリに格納する。メモリに格納されたパケットのフレームデータは、乱数などによりフレーム取り出し器で適当な物がえらばれて、フレームジェネレータに送られる。ここでパソコンから送られたパラメータに従って、指定されたレーム間ギャップやプリアンブルを挿入され、ＰＨＹチップへ送られる。このとき同時に送出されるパケットフレームのハッシュ値が計算され、ハッシュ値ごとの出現頻度のカウンタを１増やしメモリ上のハッシュテーブルに記録する。送信が終了したら、このハッシュテーブルの値をホストＰＣに送信する。メモリへの入出力は必要に応じて転送レートの調節のためＦＩＦＯ（First-In Fist-Out: 先入れ先出しのバッファ）を経由して行う。受信器では、受信したデータをＰＨＹチップから受け取り、それがフレームであることが検出されたら、ハッシュ値を計算し、メモリにあるハッシュテーブルの対応するハッシュ値の度数カウンタを１増やす。受信が終了したら、このハッシュテーブルの値をホストＰＣに送信する。メモリへの入出力は必要に応じて転送レートの調節のためＦＩＦＯを経由して行う。ホストＰＣでは、送信器と受信器から送られてきたハッシュテーブルの各ハッシュ値の種類や度数を比較し、それがフィルタリングされるべきパケットであれば受信されていないことを確認する。フィルタリング対象でなければ、送受信で同じ数のパケットが出現していることを確認する。以上の機構により、高速に、少ないメモリ使用量で、パケットフレームの到着順序の入れ替わりにも対応できるパケットフィルタの検査が行える。
【実施例２】
【００３５】
次に、フレーム送受信シーケンス検査装置について説明する。図６に、フレームデータだけでなくフレームギャップやプリアンブルも合わせた、フレーム送受信シーケンスを生成し記録する装置の概念図を示す。この装置では、フレーム間のギャップ長やプリアンブル長を記録したフレームシーケンスの解析ができるため、ネットワークでエラー発生した際のネットワーク機器の挙動などを検査することができる。また、ネットワーク機器が送出するフレーム間隔を解析することにより、スループット低下などの原因を調査することもできる。ホストＰＣは、送信器に対して送信フレームとそのシーケンスの設定を行い、受信器から受信フレームのシーケンスの収集を行い、データの解析を行なって、出力する。
【００３６】
図６の装置の送信器のブロック図を図７に、受信器のブロック図を図８に示す。受信器は、測定開始のトリガがかかった時点から測定を開始する。
図７では、ホストＰＣが送信フレームとそのシーケンスの設定をＦＰＧＡ／ＡＳＩＣ内のシーケンサを介して行い、シーケンサがそれに従って、プリアンブルやフレーム間ギャップまで精密に生成されたパケットフレームのシーケンスをメモリに格納する。格納の形式は、送出するパケットシーケンスの生データでも良いが、長いシーケンスを実現するために、あらかじめ格納してあるパケットへのアドレス列の形やそれを生成するプログラムの形でも良い。格納されたデータは受信器の準備が整った時点でホストＰＣからの指令で、一気にＰＨＹチップを介して試験対象機器に送出される。メモリへの入出力は必要に応じて転送レートの調節のためＦＩＦＯを経由して行う。
【００３７】
図８では、ＰＨＹチップで受信したデータは、まず、トリガ検出器で検査される。トリガ検出器には、ホストＰＣからシーケンサを介して検査開始を意味するデータパターンがセットされており、これが到着するとそこから、受け取ったデータの検査が始まる。検査開始のトリガ検出以降は、データはメモリに格納され、データ受信の終了後に、ホストＰＣにそのデータが送られる。ホストＰＣでは、送出器へ送ったデータと受信器から受信されたデータを比較検査する。メモリへの入出力は必要に応じて転送レートの調節のためＦＩＦＯを経由して行う。なお、受信された生データをそのままメモリに格納せず、あらかじめ登録されているパケットのアドレスに変換するなどしてデータ量を圧縮する拡張も可能である。さらに、フレーム送信シーケンスとの比較をＦＰＧＡ／ＡＳＩＣ内で行い、長時間連続的に検査を行う拡張も可能である。
【実施例３】
【００３８】
次に、スループット・平均パケット長測定装置について説明する。図９と
図１０は、本発明に基づくネットワーク機器のスループットと平均パケット長を測定する装置の送信器と受信器のブロック図である。
図９の送信器は、ホストPCからパケットフレームのジェネレータへパケット送出に関するパラメータをセットし、フレームジェネレータがＰＨＹチップで指定されたシーケンスで連続的にパケットを送出する。
図１０の受信器は、ＰＨＹチップから受け取ってデータをフレーム検出器にとおし、フレームの受信バイト数をバイトカウンタで記録し、パケット検出器でパケットの識別を行いパケットカウンタで記録する。これを単位時間毎に計測し、スループットや平均パケット長を出力する。
【産業上の利用可能性】
【００３９】
通信プロバイダによるＵＲＬフィルタリングサービスなどの需要は高く、現在主要な通信キャリアのサービスメニューに常備されるようになってきている。しかし、この性能を試験する装置には専用チップなどを用いた高価なものしかなく、性能測定項目も予め想定したものに限定されている。本発明は、ＦＰＧＡを用い安価でありながら、ＤｏＳ攻撃の想定も含め、柔軟で高性能な測定が行えるため、通信キャリアのみならず、ある程度の規模の企業にはネットワークの負荷試験機としても広く普及が見込まれる。また、定型の測定項目で良く多数の需要が見込まれる場合はＡＳＩＣ化することも可能であり、機器のコストの低減をはかることができる。
【図面の簡単な説明】
【００４０】
【図１】ＵＲＬフィルタリング装置機能検証システムの概念図である。
【図２】ＦＰＧＡで検査テーブルを検証する場合の、ＵＲＬフィルタリング機能検証システムの概念図である。
【図３】ホストＰＣで検査テーブルを検証する場合のＵＲＬフィルタリング機能検証システムの回路構成図である。
【図４】図３の送信器のブロック図を示す図である。
【図５】図３の受信器のブロック図を示す図である。
【図６】フレーム送受信シーケンスを精密に生成・記録する装置の概念図である。
【図７】図６の送信器のブロック図である。
【図８】図６の受信器のブロック図である。
【図９】あらかじめ設定された長さのフレームデータを連続的に生成する連続パケット生成回路のブロック図である。
【図１０】ネットワーク機器のスループットと平均パケット長を測定する装置のブロック図である。
【図１１】ＰＣ間で比較検査する場合の構成例を示すブロック図である。
【図１２】ＦＰＧＡ間で比較検査する場合の構成例を示すブロック図である。
【図１３】１つのＦＰＧＡ内に送受信回路をセットする場合の構成例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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