(57)【要約】【課題】アドレス・データトポロジーを内部で補正することにより、選別テストなどを容易に行うことが可能な半導体記憶装置を提供する。【解決手段】互いに異なるロウアドレスによってアクセスされるプレート１１１〜１１３を有し、プレート間にはセンスアンプ列２０１，２０２が設けられている。センスアンプ列には、一方のビット線対がツイストされたタイプと、いずれのビット線対もツイストされていないタイプとが混在している。アドレス解析の結果、入出力配線ＭＩＯＤＴ＿１ｊを介したアクセスがされることが分かった場合には入出力データの反転は行わず、入出力配線ＭＩＯＤＴ＿１ｉを介したアクセスがされることが分かった場合には、プレート１１１に対するアクセスであれば入出力データの反転を行わない一方、プレート１１２に対するアクセスであれば入出力データの反転を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
非反転ビット線及び反転ビット線からなり、第１の範囲のロウアドレスによって選択可能な第１のビット線対と、
非反転ビット線及び反転ビット線からなり、前記第１の範囲と重複しない第２の範囲のロウアドレスによって選択可能な第２のビット線対と、
前記第１のビット線対及び第２のビット線対に対して共通に設けられたセンスアンプと、
前記第１又は第２のビット線対に接続されたメモリセルに対してデータの読み書きを行う手段とを備え、
前記第１のビット線対における前記非反転ビット線及び前記反転ビット線の位置関係と、前記第２のビット線対における前記非反転ビット線及び前記反転ビット線の位置関係が互いに逆であり、
前記手段は、前記第１のビット線対に対する書き込みデータを反転させることなく前記第１のビット線対に供給する一方、前記第２のビット線対に対する書き込みデータを反転させて前記第２のビット線対に供給し、前記第１のビット線対からの読み出しデータを反転させることなく外部に出力する一方、前記第２のビット線対からの読み出しデータを反転させて外部に出力することを特徴とする半導体記憶装置。
【請求項２】
前記第１のビット線対に接続されたメモリセルの数及び前記第２のビット線対に接続されたメモリセルの数の少なくとも一方は、２のべき乗で表現可能な数とは異なる数であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビット線対に接続されたメモリセルの数及び前記第２のビット線対に接続されたメモリセルの数の両方が、２のべき乗で表現可能な数とは異なる数であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のビット線対に接続されたメモリセルの数と、前記第２のビット線対に接続されたメモリセルの数が異なることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１のビット線対に接続されたメモリセルのうちロウアドレスの最も小さいメモリセルのロウアドレスと、前記第２のビット線対に接続されたメモリセルのうちロウアドレスの最も小さいメモリセルのロウアドレスとは、論理値が２ビット以上相違していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１のビット線対と前記第２のビット線対が互いに異なるプレートに属していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
第１及び第２の入出力端を有し、前記第１及び第２の入出力端間に現れる電位差を増幅するセンスアンプと、前記第１の入出力端に接続された第１及び第２のビット線と、前記第２の入出力端に接続された第３及び第４のビット線とを備え、前記第２のビット線に入出力するデータ及び前記第４のビット線に入出力するデータを反転させることを特徴とする半導体記憶装置。
【請求項８】
前記第１及び第３のビット線と交差するワード線の数と、前記第２及び第４のビット線と交差する第２のワード線の少なくとも一方は、２のべき乗とは異なる数であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１及び第２のビット線は、それぞれ第１及び第２のトランスファゲートを介して前記第１の入出力端に接続されており、前記第３及び第４のビット線は、それぞれ第３及び第４のトランスファゲートを介して前記第２の入出力端に接続されており、前記第１及び第３のトランスファゲートは同一の信号によって制御され、前記第２及び第４のトランスファゲートは同一の信号によって制御されていることを特徴とする請求項７又は８に記載の半導体記憶装置。
【請求項１０】
前記第２及び第４のビット線は、前記センスアンプと前記第２及び第４のトランスファゲートとの間で交差していることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１及び第３のビット線は、前記第１及び第３のトランスファゲートから見て前記センスアンプとは反対側の部分で交差しておらず、前記第２及び第４のビット線は、前記第２及び第４のトランスファゲートから見て前記センスアンプとは反対側の部分で交差していないことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１及び第３のビット線が属するプレートと、前記第２及び第４のビット線が属するプレートが互いに異なることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、アドレス・データトポロジーが補正された半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は年々増大し、高速化も要求されている。ＤＲＡＭにおいて高速動作を実現するためには、ビット線対に表れた電位差を増幅するセンスアンプの高速化が必須である。
【０００３】
センスアンプのセンススピードを高速化させるためには、セル部のビット線とセンスアンプを接続した状態でセンス動作を行うのではなく、セル部のビット線とセンスアンプとの間にトランスファゲートを設け、これによってセル部とセンスアンプを切り離した状態でセンス動作を行うことが好ましい。これによれば、センスアンプが充放電すべき容量が小さくなることから、センススピードを高速化することが可能となる。
【０００４】
他方、近年における微細化の進行により、センスアンプ内におけるビット線間のカップルノイズの影響が無視できないレベルに達している。このようなカップルノイズを低減するためには、センスアンプ部のビット線、つまり、トランスファゲートから見てセンスアンプ側に位置するビット線対をツイストし、これによってカップルノイズをキャンセルする手法が提案されている。
【０００５】
図８は、センスアンプ部のビット線をツイストさせた半導体記憶装置の主要部を示す回路図である。
【０００６】
図８に示す半導体記憶装置は、第１の入出力端１１及び第２の入出力端１２を有するセンスアンプ１０と、センスアンプ１０から見て一方の側に設けられた第１のビット線対２１，２２と、センスアンプ１０から見て他方の側に設けられた第２のビット線対３１，３２とを備えている。第１のビット線対に含まれるビット線２１と、第２のビット線対に含まれるビット線３１は、センスアンプ１０の第１の入出力端１１に共通接続されており、第１のビット線対に含まれるビット線２２と、第２のビット線対に含まれるビット線３２は、センスアンプ１０の第２入出力端１２に共通接続されている。
【０００７】
センスアンプ１０は、第１及び第２の入出力端１１，１２間に現れる電位差を増幅する役割を果たす。したがって、第１の入出力端１１に接続されたビット線２１，３１の論理値と物理レベルとの関係は、第２の入出力端１２に接続されたビット線２２，３２の論理値と物理レベルとの関係と逆になる。このため、ビット線２１，３１を「非反転ビット線」と定義すれば、ビット線２２，３２は「反転ビット線」と定義することができる。
【０００８】
第１のビット線対２１，２２は、それぞれ第１及び第２のトランスファゲート４１，４２を介してセンスアンプ１０に接続されており、第２のビット線対３１，３２は、それぞれ第３及び第４のトランスファゲート４３，４４を介してセンスアンプ１０に接続されている。第１及び第２のトランスファゲート４１，４２は、互いに同一の信号Ｔ０によってオン／オフし、第３及び第４のトランスファゲート４３，４４も、互いに同一の信号Ｔ１によってオン／オフする。
【０００９】
図８に示すように、トランスファゲート４１，４２とセンスアンプ１０との間で第１のビット線対２１，２２はツイストされておらず、そのまま接続されているのに対し、トランスファゲート４３，４４とセンスアンプ１０との間では第２のビット線対３１，３２はツイストされている。これにより、ビット線２１，２２の位置関係（非反転ビット線及び反転ビット線の位置関係）と、ビット線３１，３２の位置関係（非反転ビット線及び反転ビット線の位置関係）とは、互いに逆となっている。
【００１０】
このようなツイスト部を設けているのは、上述のとおり、センスアンプ内（トランスファゲート４１，４２とトランスファゲート４３，４４との間）におけるビット線間のカップルノイズをキャンセルするためである。
【００１１】
しかしながら、このようなツイスト部を設けると、第１のビット線対２１，２２のアドレス・データトポロジーと、第２のビット線対３１，３２のアドレス・データトポロジーが異なってしまい、その結果、半導体記憶装置全体のアドレス・データトポロジーが複雑となってしまう。
【００１２】
つまり、第１のビット線対２１，２２と交差する２つのワード線５１，５２と、第２のビット線対３１，３２と交差する２つのワード線５３，５４を考えた時、ワード線５１，５３については上側のビット線２１，３２との交点にメモリセル６１，６３が配置され、ワード線５２，５４については下側のビット線２２，３１との交点にメモリセル６２，６４が配置されることになる。その結果、メモリセル６１（６２）とメモリセル６３（６４）は、互いに対応する位置に配置されているにもかかわらず、同じ論理値を異なる物理レベル（電位）によって記憶することになる。例えば、メモリセル６１に論理値「１」を記憶させる場合にハイレベルの電位を格納する必要があるとすれば、メモリセル６３に論理値「１」を記憶させる場合には、ローレベルの電位を格納する必要があることになる。
【００１３】
このようなアドレス・データトポロジーの複雑化は、実使用状態においてユーザが意識する必要は全くない。しかしながら、実際にメモリセルに格納する物理レベルを意識する必要のある選別テストなどにおいては、テスタの持つ機能の限界を超え、場合によっては従来使用していたテスタが使用できないという問題が生じることがあった。
【００１４】
このような問題は、第１のビット線対２１，２２や第２のビット線対３１，３２に接続されたメモリセル数が２のべき乗とは異なる数である場合、特に深刻な問題となる。以下、これについて説明する。
【００１５】
まず、図９に示すように、１０２４本（２１０本）のワード線を有するメモリマットを想定した場合、これを２つのプレート１１１，１１２に分割すれば、一つのプレートにはそれぞれ５１２本（２９本）のワード線が割り当てられることになる。この場合、センスアンプ列ＳＡの数は３つとなる。このようにして１つのメモリマットを２つに分割すれば、各ビット線の長さが半分に短縮されるため、読み出し動作を高速に行うことが可能となる。
【００１６】
さらに高速化を実現するためには、図１０に示すように、１０２４本（２１０本）のワード線を有するメモリマットを４つのプレート１１１〜１１４に分割すればよい。この場合、一つのプレートに割り当てられるワード線の数はそれぞれ２５６本（２８本）となり、各ビット線の長さがさらに短縮される。しかしながら、メモリマットを４つのプレートに分割すると、センスアンプ列ＳＡの数が５つに増えるため、集積度は低下してしまう。
【００１７】
このように、メモリマットの分割は、ビット線長の短縮による高速化と同時に、センスアンプ列ＳＡの増大による集積度の低下をもたらす。このため、高速化と高集積化をバランスさせるためには、一つのプレートに割り当てられるワード線の数を２のべき乗（２ｎ：但しｎは整数）に設定することが最適ではないケースが多々存在する。このような場合には、図１１に示すように、例えばメモリマットを３つのプレート１１１〜１１３に分割するといった必要が生じうる。このような分割を行うと、一例として、各プレートに割り当てられるワード線の数が３４４本、３３６本、３４４本となり、いずれも２のべき乗とは異なる数となってしまう。
【００１８】
各プレートに割り当てられるワード線の数が２のべき乗とは異なる数である場合、センスアンプを跨ぐロウアドレスの境目が中途半端なアドレスとなる。つまり、各プレートに割り当てられるワード線の数が２のべき乗である場合には（図９・図１０参照）、ロウアドレスの上位数ビットのみを参照すれば、当該ロウアドレスがどのプレートに対応するのか簡単に把握することができ、その結果、アドレス・データトポロジーが多少複雑であっても、これを考慮して選別テストなどを行うことはそれほど困難ではない。
【００１９】
すなわち、図９に示したように、一つのプレートに割り当てられるワード線の数がそれぞれ５１２本（２９）であれば、下位９ビットを参照することなくプレートを特定することができ、図１０に示したように、一つのプレートに割り当てられるワード線の数がそれぞれ２５６本（２８）であれば、下位８ビットを参照することなくプレートを特定することができる。このため、図８に示したように、ビット線のツイストによってアドレス・データトポロジーが多少複雑化しても、テスタ側でこれを補正することはそれほど困難とはならない。
【００２０】
これに対し、図１１に示したように、一つのプレートに割り当てられるワード線の数が２のべき乗ではない場合、プレートを特定するためには上位ビットのみならず、多くの下位ビットまで参照しなければならない。その結果、ビット線のツイストによるアドレス・データトポロジーの複雑化をテスタ側で補正することが困難となる。このような理由から、一つのプレートに割り当てられるワード線の数が２のべき乗ではない場合、すなわち、図８に示す第１のビット線対２１，２２や第２のビット線対３１，３２に接続されたメモリセル数が２のべき乗とは異なる数である場合、ビット線のツイストによるアドレス・データトポロジーの複雑化が選別テストなどに大きな影響を与え、場合によっては、新たなテスタを導入する必要が生じていた。
【特許文献１】特開平９−１４７５９７号公報
【特許文献２】特開２００２−３１９２９９号公報
【特許文献３】特開２００２−３４３０９４号公報
【特許文献４】特公平７−５８５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、このような問題を解決すべくなされたものであって、センスアンプ内においてビット線をツイストさせた構造をもつ改良された半導体記憶装置を提供することを目的とする。
【００２２】
また、本発明の他の目的は、アドレス・データトポロジーを内部で補正することにより、選別テストなどを容易に行うことが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２３】
本発明による半導体記憶装置は、非反転ビット線及び反転ビット線からなり、第１の範囲のロウアドレスによって選択可能な第１のビット線対と、非反転ビット線及び反転ビット線からなり、前記第１の範囲と重複しない第２の範囲のロウアドレスによって選択可能な第２のビット線対と、前記第１のビット線対及び第２のビット線対に対して共通に設けられたセンスアンプと、前記第１又は第２のビット線対に接続されたメモリセルに対してデータの読み書きを行う手段とを備え、前記第１のビット線対における前記非反転ビット線及び前記反転ビット線の位置関係と、前記第２のビット線対における前記非反転ビット線及び前記反転ビット線の位置関係が互いに逆であり、前記手段は、前記第１のビット線対に対する書き込みデータを反転させることなく前記第１のビット線対に供給する一方、前記第２のビット線対に対する書き込みデータを反転させて前記第２のビット線対に供給し、前記第１のビット線対からの読み出しデータを反転させることなく外部に出力する一方、前記第２のビット線対からの読み出しデータを反転させて外部に出力することを特徴とする。
【００２４】
本発明によれば、第２のビット線対を介して入出力するデータを反転させていることから、見かけ上、第１のビット線対と第２のビット線対とでアドレス・データトポロジーが同一となる。つまり、アドレス・データトポロジーの複雑化が半導体記憶装置の内部で補正されることから、選別テストなど、実際にメモリセルに格納する物理レベルを意識する必要がある場合であっても、各メモリセルに対する物理レベルを容易に制御することが可能となる。
【００２５】
このため、第１のビット線対に接続されたメモリセルの数及び／又は第２のビット線対に接続されたメモリセルの数が２のべき乗で表現可能な数とは異なる数である場合や、第１のビット線対に接続されたメモリセルの数と、第２のビット線対に接続されたメモリセルの数が異なる場合など、アドレス・データトポロジーが複雑化する構成を有していても、外部からは単純なアドレス・データトポロジーに見えることになる。
【発明の効果】
【００２６】
このように、本発明による半導体記憶装置は、アドレス・データトポロジーを半導体記憶装置の内部で補正していることから、選別テストなどを容易に行うことができる。その結果、各プレートに割り当てられたワード線の数が２のべき乗ではない場合であっても、従来使用していたテスタをそのまま使用することが可能となるため、製造コストの上昇を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２８】
図１は、本発明の好ましい実施形態による半導体記憶装置の構成を概略的に示すブロック図である。
【００２９】
図１に示すように、本実施形態による半導体記憶装置１００は、通常の半導体記憶装置と同様、メモリアレイ１１０と、ロウアドレスが供給されるロウデコーダ１２０と、カラムアドレスを供給されるカラムデコーダ１３０と、ロウデコーダ１２０及びカラムデコーダ１３０にロウアドレス及びカラムアドレスをそれぞれ供給するアドレスバッファ１４０と、データの入出力を行う入出力回路１５０とを備えるほか、メモリアレイ１１０のアドレス・データトポロジーを補正するアドレス・データトポロジー補正部１６０を備えている。
【００３０】
メモリアレイ１１０は、複数のメモリマットによって構成されている。本実施形態では、一つのメモリマットの構成は図１１に示した構成を有している。つまり、１０２４本（２１０）のワード線が割り当てられた各メモリマットは、３つのプレート１１１〜１１３に分割されており、各プレートに割り当てられたワード線の数は、例えば３４４本、３３６本、３４４本となっている。したがって、各プレートに割り当てられたワード線の数、すなわち一対のビット線に接続されたメモリセル数は、いずれも２のべき乗とは異なる数となっている。しかも、隣り合うプレート間では、割り当てられたワード線の数が互いに相違している。
【００３１】
各センスアンプに繋がるビット線の構成は、図８に示したタイプの構成と、図２に示すタイプの構成が混在している。図２に示すタイプは、一つのセンスアンプ１０に第１のビット線対２１，２２と第２のビット線対３１，３２が接続され、ビット線対２１，２２，３１，３２がそれぞれ第１〜第４のトランスファゲート４１〜４４を介してセンスアンプ１０に接続されている点において、図８に示すタイプと同様であるが、センスアンプ内（トランスファゲート４１，４２とトランスファゲート４３，４４との間）においてビット線対がツイストされていない点において相違する。
【００３２】
図８に示すタイプは、上述のとおり、トランスファゲート４３，４４とセンスアンプ１０との間において第２のビット線対３１，３２が交差している。その理由は、既に説明したとおり、センスアンプ内（トランスファゲート４１，４２とトランスファゲート４３，４４との間）におけるビット線間のカップルノイズをキャンセルするためである。
【００３３】
このような２つのタイプを混在させているのは、他のセンスアンプに繋がるビット線からの影響を排除し、センスアンプ列全体として、ビット線間のカップルノイズをキャンセルするためであり、対となるビット線間に他のビット線を配置する入れ子構造を採用する場合に有効となる。
【００３４】
アドレス・データトポロジー補正部１６０は、センスアンプ内でツイストされたビット線対（図８に示す第２のビット線対３１，３２）に入出力するデータを反転させる回路である。上述のとおり、センスアンプ１０には２つのタイプが存在し、そのうちの一つのタイプ（図８に示すタイプ）は、一方のビット線対についてはツイストされておらず、他方のビット線対についてはツイストされている。このため、ツイストされたビット線対に対するアクセスがされた場合、アドレス・データトポロジー補正部１６０は、入出力データを反転させる必要がある。これに対し、ツイストされていないビット線対に対するアクセスがされた場合には、入出力データの反転は行わない。図２に示すタイプのセンスアンプに繋がるビット線に対してアクセスされた場合も、入出力データの反転は行わない。
【００３５】
アクセスの要求されたメモリセルがツイストされたビット線に接続されたメモリセルであるのか、ツイストされていないビット線に接続されたメモリセルであるのかは、ロウアドレス及びカラムアドレスを参照することにより判断できる。本実施形態においては、各プレートに割り当てられたビット線の数が２のべき乗ではないことから、第１のビット線対２１又は２２に接続されたメモリセルのうち、ロウアドレスの最も小さいメモリセルのロウアドレスと、第２のビット線対３１又は３２に接続されたメモリセルのうち、ロウアドレスの最も小さいメモリセルのロウアドレスとは、論理値が２ビット以上相違している。
【００３６】
このことは、アドレスの多くのビットを参照しなければ上記の判断ができないことを意味し、したがって、テスタなど外部機器の能力によっては上記の判断が困難となる。しかしながら、本実施形態では、アドレスを内部で解析することによりアクセスの要求されたメモリセルがツイストされたビット線対の一方に接続されたメモリセルであるのか、ツイストされていないビット線対の一方に接続されたメモリセルであるのかを判断し、その結果に基づいて入出力データの反転を行っていることから、外部からは極めて単純なアドレス・データトポロジーに見える。
【００３７】
図３は、本実施形態による半導体記憶装置１００の主要部の構成をより詳細に示す図である。図３には、図１１に示したプレート１１１〜１１３の一部が拡大して示されており、トランスファゲートに関しては図示を省略してある。プレート１１１〜１１３は、上記の説明から明らかなとおり、互いに異なるロウアドレスによってアクセスされる。
【００３８】
図３に示すように、プレート１１１とプレート１１２との間にはセンスアンプ列２０１が設けられ、プレート１１２とプレート１１３との間にはセンスアンプ列２０２が設けられている。いずれのセンスアンプ列も、一方のビット線対がツイストされたタイプ（図８参照）と、いずれのビット線対もツイストされていないタイプ（図２参照）とが混在している。このうち、一方のビット線対がツイストされたタイプに属するセンスアンプは、入出力データＤＱの所定のビットｉに対応しており、いずれのビット線対もツイストされていないタイプに属するセンスアンプは、入出力データＤＱの所定のビットｊに対応している。
【００３９】
いずれのビット線対もツイストされていないタイプのセンスアンプ、例えば、図３に示すセンスアンプ２１１に関しては、プレート１１１側のメモリセルがアクセスされている場合も、プレート１１２側のメモリセルがアクセスされている場合も、入出力データの反転を行う必要はない。
【００４０】
これに対し、一方のビット線対がツイストされているタイプのセンスアンプ、例えば、図３に示すセンスアンプ２１２に関しては、プレート１１１側のメモリセルがアクセスされている場合は入出力データの反転を行わず、プレート１１２側のメモリセルがアクセスされている場合は入出力データの反転を行う必要がある。
【００４１】
センスアンプ２１１の入出力端は、一対のローカル配線ＬＩＯＴ＿１ｊ及びローカル配線ＬＩＯＮ＿１ｊに接続され、クロスエリア２１０にて入出力配線ＭＩＯＤＴ＿１ｊに接続される。同様に、センスアンプ２１２の入出力端は、一対のローカル配線ＬＩＯＴ＿１ｉ及びローカル配線ＬＩＯＮ＿１ｉに接続され、クロスエリア２１０にて入出力配線ＭＩＯＤＴ＿１ｉに接続される。
【００４２】
したがって、アドレス解析の結果、入出力配線ＭＩＯＤＴ＿１ｊを介したアクセスがされることが分かった場合には入出力データの反転は行わず、入出力配線ＭＩＯＤＴ＿１ｉを介したアクセスがされることが分かった場合には、プレート１１１に対するアクセスであれば入出力データの反転を行わない一方、プレート１１２に対するアクセスであれば入出力データの反転を行うという制御が必要となる。
【００４３】
同様に、センスアンプ２１３，２１５の入出力端は、一対のローカル配線ＬＩＯＴ＿０ｊ及びローカル配線ＬＩＯＮ＿０ｊに接続され、クロスエリア２１０にて入出力配線ＭＩＯＤＴ＿０ｊに接続される。また、センスアンプ２１４，２１６の入出力端は、一対のローカル配線ＬＩＯＴ＿０ｉ及びローカル配線ＬＩＯＮ＿０ｉに接続され、クロスエリア２１０にて入出力配線ＭＩＯＤＴ＿０ｉに接続される。
【００４４】
図４は、アドレス・データトポロジー補正部１６０の構成を概略的に示すブロック図である。
【００４５】
図４に示すように、アドレス・データトポロジー補正部１６０は、どのプレートがアクセスされているかを解析するアドレス解析部１６１と、解析結果に基づいて入出力データの反転・非反転の制御を行う反転制御部１６２とを備えている。アドレス解析部１６１は、メモリアレイ１１０に含まれる多数のプレートのうち、どのプレートがアクセスされているかまで特定する必要はなく、各メモリマットを構成する３つのプレート１１１〜１１３のうち、プレート１１１又はプレート１１３がアクセスされているのか、プレート１１２がアクセスされているのかを判断すれば足りる。
【００４６】
かかる判断の結果、プレート１１１又はプレート１１３がアクセスされていることが判明した場合には判別信号ＲＯＤＤＴを活性化し、プレート１１２がアクセスされていることが判明した場合には判別信号ＲＥＶＥＮＴを活性化する。これら判別信号ＲＯＤＤＴ，ＲＥＶＥＮＴは、反転制御部１６２に供給される。
【００４７】
図５は、反転制御部１６２に含まれる回路のうち、データの書き込み時に用いられる回路の主要部を示す図である。
【００４８】
図５に示すように、反転制御部１６２には、入出力配線ＭＩＯＴ＿１ｉより供給される書き込みデータと判別信号ＲＥＶＥＮＴとの排他的論理和を出力するＥＸＯＲ回路２２１と、入出力配線ＭＩＯＴ＿０ｉより供給される書き込みデータと判別信号ＲＯＤＤＴとの排他的論理和を出力するＥＸＯＲ回路２２２とを有している。図３に示したように、入出力配線ＭＩＯＴ＿１ｉ，ＭＩＯＴ＿０ｉは、入出力回路１５０とアドレス・データトポロジー補正部１６０との間を接続する配線である。
【００４９】
ＥＸＯＲ回路２２１の出力は入出力配線ＭＩＯＤＴ＿１ｉへ供給され、ＥＸＯＲ回路２２２の出力は入出力配線ＭＩＯＤＴ＿０ｉへ供給される。尚、入出力配線ＭＩＯＴ＿０ｊと入出力配線ＭＩＯＤＴ＿０ｊとの間や、入出力配線ＭＩＯＴ＿１ｊと入出力配線ＭＩＯＤＴ＿１ｊとの間には、このようなＥＸＯＲ回路は接続されない。つまり、これらの配線間においては、データの反転は全く行われない。
【００５０】
図６は、反転制御部１６２に含まれる回路のうち、データの読み出し時に用いられる回路の主要部を示す図である。
【００５１】
図６に示すように、反転制御部１６２には、より供給される読み出しデータと判別信号ＲＥＶＥＮＴとの排他的論理和を出力するＥＸＯＲ回路２２３と、入出力配線ＭＩＯＤＴ＿０ｉより供給される読み出しデータと判別信号ＲＯＤＤＴとの排他的論理和を出力するＥＸＯＲ回路２２４とをさらに有している。ＥＸＯＲ回路２２３の出力は入出力配線ＭＩＯＴ＿１ｉへ供給され、ＥＸＯＲ回路２２４の出力は入出力配線ＭＩＯＴ＿０ｉへ供給される。
【００５２】
図７は、アドレス・データトポロジー補正部１６０によるデータの反転動作を説明するための表である。
【００５３】
図７に示すように、ＥＸＯＲ回路２２１〜２２４による制御の結果、判別信号ＲＥＶＥＮＴが活性化し、且つ、入出力配線ＭＩＯＴ＿１ｉ（ＭＩＯＤＴ＿１ｉ）を介した入出力が行われた場合にデータの反転を行うとともに、判別信号ＲＯＤＤＴが活性化し、且つ、入出力配線ＭＩＯＴ＿０ｉ（ＭＩＯＤＴ＿０ｉ）を介した入出力が行われた場合にデータの反転を行う。その他の場合にはデータの反転は行わない。
【００５４】
これにより、ツイストされたビット線に繋がるメモリセルがアクセスされた場合には、入出力データの反転を行い、ツイストされてないビット線に繋がるメモリセルがアクセスされた場合には、入出力データの反転を行わないという制御を行うことができる。その結果、外部から見たアドレス・データトポロジーを極めて単純化することが可能となる。
【００５５】
既に説明しように、実使用状態においてユーザがアドレス・データトポロジーを意識する必要は全くないが、メモリセルに格納する物理レベル（ハイレベル又はローレベル）を意識する必要のある選別テストなどにおいては、アドレス・データトポロジーを考慮してデータの書き込み・読み出しを行うことが必須である。このような場合、アドレス・データトポロジーの複雑化はテスタにとって大きな負担となる。特に、本実施形態のように、各プレートに割り当てられたワード線の数（一対のビット線に接続されたメモリセル数）が２のべき乗ではない場合、アドレス・データトポロジーは著しく複雑化するため、従来使用していたテスタが使用できなくなってしまう可能性が非常に高くなる。
【００５６】
しかしながら、本実施形態による半導体記憶装置１００では、アドレス・データトポロジー補正部１６０を用いることにより、内部でアドレス・データトポロジーを補正していることから、従来使用していたテスタをそのまま使用することが可能となり、その結果、製造コストの増大を抑制することが可能となる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５８】
例えば、上記実施形態では、割り当てられたワード線の数が全てのプレートにおいて２のべき乗ではないが、本発明がこれに限定されるものではない。したがって、割り当てられたワード線の数が２のべき乗であるプレートが存在していても構わない。但し、上記実施形態のように、割り当てられたワード線の数が全てのプレートについて２のべき乗ではない場合、アドレス・データトポロジーは特に複雑化するため、本発明はこのような半導体記憶装置に適用することが好適である。
【００５９】
また、上記実施形態では、隣り合うプレートに割り当てられたワード線の数が互いに異なっているが、本発明がこれに限定されるものではない。但し、上記実施形態のように、割り当てられたワード線の数が隣接するプレート間において相違する場合、アドレス・データトポロジーは特に複雑化するため、本発明はこのような半導体記憶装置に適用することが好適である。
【図面の簡単な説明】
【００６０】
【図１】本発明の好ましい実施形態による半導体記憶装置１００の構成を概略的に示すブロック図である。
【図２】センスアンプ部のビット線をツイストさせない構造を示す回路図である。
【図３】本発明の好ましい実施形態による半導体記憶装置１００の主要部の構成をより詳細に示す図である。
【図４】アドレス・データトポロジー補正部１６０の構成を概略的に示すブロック図である。
【図５】反転制御部１６２に含まれる回路のうち、データの書き込み時に用いられる回路の主要部を示す図である。
【図６】反転制御部１６２に含まれる回路のうち、データの読み出し時に用いられる回路の主要部を示す図である。
【図７】アドレス・データトポロジー補正部１６０によるデータの反転動作を説明するための表である。
【図８】センスアンプ部のビット線をツイストさせた構造を示す回路図である。
【図９】メモリマットを２つのプレートに分割した例を示す模式図である。
【図１０】メモリマットを４つのプレートに分割した例を示す模式図である。
【図１１】メモリマットを３つのプレートに分割した例を示す模式図である。
【符号の説明】
【００６１】
１０，２１１〜２１６    センスアンプ
１１      第１の入出力端
１２      第２の入出力端
２１，２２    第１のビット線対
３１，３２    第２のビット線対
４１〜４４    トランスファゲート
５１〜５４    ワード線
６１〜６４    メモリセル
１００        半導体記憶装置
１１０        メモリアレイ
１１１〜１１４    プレート
１２０        ロウデコーダ
１３０        カラムデコーダ
１４０        アドレスバッファ
１５０        入出力回路
１６０        アドレス・データトポロジー補正部
１６１        アドレス解析部
１６２        反転制御部
２０１，２０２，ＳＡ    センスアンプ列
２１０        クロスエリア
２２１〜２２４    ＥＸＯＲ回路
ＲＯＤＤＴ，ＲＥＶＥＮＴ    判別信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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