(57)【要約】  【課題】  第１電極と第２電極の間に可変抵抗体を設けてなり、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置では、製造工程途中で存在する水素若しくは酸素の影響による可変抵抗体の還元反応若しくは酸化反応で、可変抵抗素子の抵抗値が変動してしまうので、抵抗値が揃った可変抵抗素子を備えた半導体記憶装置を再現性良く安定に製造することができなかった。  【解決手段】  可変抵抗体の還元反応を促進する還元種、及び酸化反応を促進する酸化種の透過をブロックする作用を有する材料から構成される反応阻止膜を少なくとも１層有する構造としたので、可変抵抗素子の抵抗値の変動が抑制され、抵抗値のばらつきの少ないかつ制御性の良好な半導体記憶装置を再現性良く実現させることができる。  【選択図】      図１
2007027537.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に可変抵抗体を設けてなり、前記第１電極と前記第２電極間に電圧パルスを印加することにより、前記第１電極と前記第２電極間の電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置において、
少なくとも１層の反応阻止膜を有することを特徴とする半導体記憶装置。
【請求項２】
前記反応阻止膜が、還元種の拡散を阻止し、前記可変抵抗体の還元反応を抑制することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記反応阻止膜が、酸化種の拡散を阻止し、前記可変抵抗体の酸化反応を抑制することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記反応阻止膜が、Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｐｂ，Ｌａ，Ｚｒ，Ｓｒ，Ｂｉ，Ｐｒ，Ｃａ，Ｍｎ，Ｓｉ，Ｍｇ，Ｃｅの内から選択された少なくとも１種の元素を含んで構成される酸化物、若しくは、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｗの内から選択された少なくとも１種の元素を含んで構成される窒化物、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕの中から選択された金属単体、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕ，Ｗの中から選択された少なくとも１種の元素を含んで構成される合金であることを特徴とする請求項１から請求項３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記反応阻止膜が、前記可変抵抗素子に密接して配設されていることを特徴とする請求項１から請求項４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記可変抵抗体が、Ｐｒ，Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｂａ，Ｙ，Ｃｅ，Ｐｂ，Ｓｍ，Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ，Ｔｉ，Ｃｕ，Ｍｎ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であること特徴とする請求項１から請求項５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記可変抵抗体が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素）、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表される系のペロブスカイト構造の酸化物であることを特徴とする請求項１から請求項６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記可変抵抗体が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、
Ｔｉ，Ｎｂ，Ｈｆ，Ｚｒ，Ｔａ，Ｎｉ，Ｖ，Ｚｎ，Ｓｎ，Ｉｎ，Ｔｈ，Ａｌの内から選択された少なくとも１種の元素を含んで構成される金属酸化物であることを特徴とする請求項１から請求項５の何れか１項に記載の半導体記憶装置。
【請求項９】
第１電極と第２電極の間に可変抵抗体を設けてなり、前記第１電極と前記第２電極間に電圧パルスを印加することにより、前記第１電極と前記第２電極間の電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置において、
前記第１電極上若しくは前記第２電極上に形成されたコンタクトホール内に埋め込まれる導電性材料が、還元種若しくは酸化種の拡散を抑制する機能を有する材料を含んで成ることを特徴とする半導体記憶装置。
【請求項１０】
前記コンタクトホール内に埋め込まれる導電性材料が、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｗの内から選択された少なくとも１種の元素を含んで構成される導電性窒化物、若しくはＩｒ，Ｒｕの内から選択された少なくとも１種の元素を含んで構成される導電性酸化物、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕの中から選択された金属単体、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕ，Ｗの中から選択された少なくとも１種の元素を含んで構成される合金であることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極と第２電極の間に可変抵抗体を設けてなり、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することにより可逆的に電気抵抗を変化させる方法が下記特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリ：ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）はＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。
【０００４】
実際の可変抵抗素子の基本構造は極めて単純で、基板垂直方向に下部電極材料、可変抵抗体、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、ランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積された下部電極材料はイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜であり、可変抵抗体はペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜であり、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この可変抵抗素子の動作として、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより、抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作における抵抗値を読み出すことによって、新規な抵抗性記憶装置が実現できるとしている。
【０００５】
また、可変抵抗体の材料としては、上記ペロブスカイト材料以外にＺｎＳｅ−Ｇｅへテロ構造、或いは、Ｔｉ，Ｎｂ，Ｈｆ，Ｚｒ，Ｔａ，Ｎｉ，Ｖ，Ｚｎ，Ｓｎ，Ｉｎ，Ｔｈ，Ａｌなどの金属の酸化物についても、印加電圧パルス条件によって小さいながらも抵抗値が可変であることが知られている。
【０００６】
この可変抵抗素子を備えた従来の一例としての抵抗性半導体記憶装置の概略断面構造図を図１７に示す。
【０００７】
この半導体記憶装置は、半導体基板１０１上に形成された選択トランジスタＴと可変抵抗素子Ｒとからひとつのメモリセルを構成している。選択トランジスタＴは、ゲート電極１０４とゲート絶縁膜１０３、及び拡散層であるドレイン領域１０５とソース領域１０６から成り、素子分離領域１０２を以って隣接のメモリセルと電気的に分離されている。また、可変抵抗素子Ｒは上述したように、上部電極である第１電極１１２と可変抵抗体１１１と下部電極である第２電極１１０の積層構造で構成されている。
【０００８】
可変抵抗素子Ｒは、選択トランジスタＴ上に形成した第１の層間絶縁膜１０７を貫通したコンタクトホール１０８を介して、選択トランジスタＴのドレイン領域１０５と電気的に接続している。なお、第２電極１１０と第１の層間絶縁膜１０７間にあるバリア膜１０９は、可変抵抗素子Ｒとコンタクトホール１０８に埋め込まれた導電性コンタクトプラグとの間の安定な接続抵抗を確保するのを目的としている。
【０００９】
可変抵抗素子Ｒと選択トランジスタＴに電気信号を印加するための第１のメタル配線１１６及び１１７が、第２の層間絶縁膜１１３及び第１の層間絶縁膜１０７を貫通したコンタクトホール１１４と、第２の層間絶縁膜１１３内を貫通したコンタクトホール１１５で、夫々、選択トランジスタＴのソース領域１０６と可変抵抗素子Ｒの第１電極１１２に電気的に接続されている。
【００１０】
また、高速化・高集積化のための多層配線プロセスとして、第２のメタル配線１１９が第３の層間絶縁膜１１８上に形成され、さらにその上面に、表面保護膜としてのパッシベーション膜１２０が形成されている。
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した可変抵抗素子Ｒを備えた抵抗性半導体記憶装置では、表面保護膜であるパッシベーション膜１２０としては、外部水分に対する耐湿性及び外部汚染に対するブロック作用のあるプラズマＣＶＤ法（プラズマ化学的気相成長法：Ｐｌａｓｍａ  ａｃｔｉｖａｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜したＳｉＮｘ膜或いはＳｉＯｘＮｙ膜等が一般的に用いられている。プラズマＣＶＤ法では、成膜時にラジカルな水素原子を発生させるので、パッシベーション膜１２０の膜中には多量の水素原子が含まれている。
【００１２】
また、コンタクトホール１１４、１１５に埋め込まれる導電性コンタクトプラグの材料としては埋め込み被覆性に優れたＷ膜が一般的に用いられている。Ｗ膜は通常、ＷＦ６とＳｉＨ４の熱反応による熱ＣＶＤ法により成膜されており、該成膜時の熱反応では水素が生成される。
【００１３】
ここで、可変抵抗体の形成後に還元反応或いは酸化反応が生じる状態となると、その還元反応或いは酸化反応の影響を可変抵抗体が受けることを発明者らのグループが見出した。例えば、上記のように水素が発生すると還元反応により可変抵抗体の抵抗値が変化するという現象が起きる。一方、可変抵抗体に対する酸化反応でも可変抵抗素子の抵抗値が変化する現象は同様に発生する。なお、還元反応或いは酸化反応によって抵抗値が上昇するか減少するかは、可変抵抗体に用いられている材料によって変化する。
【００１４】
上記した従来の半導体記憶装置では、可変抵抗体が還元反応されると抵抗値が上昇し、酸化反応されると抵抗値が減少する。例えば、上述したようにプラズマＣＶＤ法による成膜及びＷ膜等の成膜工程中に水素が発生した場合は、還元反応により可変抵抗体の抵抗値が上昇してしまうという現象が生じる。また、可変抵抗体が第２の層間絶縁膜１１３及び第３の層間絶縁膜１１８として一般的に用いられているシリコン酸化膜の成膜時には、成膜反応によらない酸素が微量に存在しており、該酸素により促進される酸化反応により、可変抵抗体の抵抗値が減少してしまうという現象が生じる。
【００１５】
さらに、半導体基板上での水素や酸素の発生量は、成膜される膜厚に概ね比例するので、半導体基板面内、半導体基板間、及び処理間の成膜膜厚のばらつきに応じて、可変抵抗素子の抵抗値のばらつきが大きくなってしまうという問題が生じる。
【００１６】
半導体記憶装置としての安定な動作を保証するためには、可変抵抗素子の抵抗値を正確に制御する必要がある。しかしながら、可変抵抗体を半導体記憶装置に適用すると、上述したようにその製造工程中で存在する還元反応を促進する還元種である水素、或いは酸化反応を促進する酸化種である酸素により可変抵抗素子の抵抗値が変動したりするため、ばらつきが大きくなってしまい、抵抗値が同じ可変抵抗素子を備えた半導体記憶装置を再現性良く安定に作成することは困難であった。
【００１７】
また、成膜膜厚などの製造プロセス条件のわずかな変更が可変抵抗素子の抵抗値の変動をもたらすので、その変更に制約を与えることになり、限定的な製造プロセスでしか製造できなくなってしまうという問題もあった。
【００１８】
そこで本発明では上記問題に鑑み、製造工程途中でのプロセスによる可変抵抗素子の抵抗変化を防ぎ、安定な可変抵抗素子を備えた抵抗性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１９】
上記目的を達成させるために、本発明の半導体記憶装置では、第１電極と第２電極の間に可変抵抗体を設けてなり、第１電極と第２電極間に電圧パルスを印加することにより、第１電極と第２電極間の電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置において、少なくとも１層の反応阻止膜を有することを特徴としている。
【００２０】
また、本発明の半導体記憶装置では、反応阻止膜が還元種の拡散を阻止し、可変抵抗体の還元反応を抑制することを特徴としている。
【００２１】
また、本発明の半導体記憶装置では、反応阻止膜が酸化種の拡散を阻止し、可変抵抗体の酸化反応を抑制することを特徴としている。
【００２２】
また、本発明の半導体記憶装置では、反応阻止膜が、Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｐｂ，Ｌａ，Ｚｒ，Ｓｒ，Ｂｉ，Ｐｒ，Ｃａ，Ｍｎ，Ｓｉ，Ｍｇ，Ｃｅの内から選択された少なくとも１種の元素を含んで構成される酸化物、若しくは、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｗの内から選択された少なくとも１種の元素を含んで構成される窒化物、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕの中から選択された金属単体、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕ，Ｗの中から選択された少なくとも１種の元素を含んで構成される合金であることを特徴としている。
【００２３】
また、本発明の半導体記憶装置では、反応阻止膜が、可変抵抗素子に密接して配設されていることを特徴としている。
【００２４】
また、本発明の半導体記憶装置では、可変抵抗体が、Ｐｒ，Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｂａ，Ｙ，Ｃｅ，Ｐｂ，Ｓｍ，Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ，Ｔｉ，Ｃｕ，Ｍｎ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であること特徴としている。
【００２５】
また、本発明の半導体記憶装置では、可変抵抗体が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素）、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表される系のペロブスカイト構造の酸化物であることを特徴としている。
【００２６】
また、本発明の半導体記憶装置では、可変抵抗体が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、Ｔｉ，Ｎｂ，Ｈｆ，Ｚｒ，Ｔａ，Ｎｉ，Ｖ，Ｚｎ，Ｓｎ，Ｉｎ，Ｔｈ，Ａｌの内から選択された少なくとも１種の元素を含んで構成される金属酸化物であることを特徴としている。
【００２７】
また、本発明の半導体記憶装置では、第１電極と第２電極の間に可変抵抗体を設けてなり、第１電極と第２電極間に電圧パルスを印加することにより、第１電極と第２電極間の電気抵抗が変化する可変抵抗素子を備えた半導体記憶装置において、第１電極上若しくは第２電極上に形成されたコンタクトホール内に埋め込まれる導電性材料が、還元種若しくは酸化種の拡散を抑制する機能を有する材料を含んで成ることを特徴としている。
【００２８】
コンタクトホール内に埋め込まれる導電性材料が、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｗの内から選択された少なくとも１種の元素を含んで構成される導電性窒化物、若しくはＩｒ，Ｒｕの内から選択された少なくとも１種の元素を含んで構成される導電性酸化物、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕの中から選択された金属単体、若しくはＴｉ，Ｔａ，Ｉｒ，Ｒｕ，Ｗの中から選択された少なくとも１種の元素を含んで構成される合金であることを特徴としている。
【発明の効果】
【００２９】
本発明の可変抵抗素子を備えた半導体記憶装置では、少なくとも１層の反応阻止膜を有する構造とした。この反応阻止膜は、可変抵抗体の還元反応を促進する還元種、及び可変抵抗体の酸化反応を促進する酸化種の透過をブロックする作用を有する材料から構成されているので、可変抵抗体の還元反応による抵抗値の増加変動、若しくは可変抵抗体の酸化反応による抵抗値の低下変動が抑制される。また、特に該反応阻止膜を可変抵抗素子とパッシベーションとの間に配設することで、可変抵抗体成膜以降の製造工程途中でのプロセスの影響を回避することが可能となる。
【００３０】
従って、本発明の可変抵抗素子を備えた半導体記憶装置によれば、抵抗値のばらつきの少ないかつ制御性の良好な半導体記憶装置を再現性良く実現させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係る半導体記憶装置の実施の形態を、図面に基づいて説明する。本発明の可変抵抗素子を備えた抵抗性半導体記憶装置の概略断面構造図を図１に示す。本発明の実施の形態である半導体記憶装置は、図１７に示した従来の抵抗性半導体記憶装置に対して、反応阻止膜２０１及び２０２を追加したものである。即ち、可変抵抗素子Ｒ上に反応阻止膜２０１を、パッシベーション膜１２０の直下に反応阻止膜２０２を配設したものである。反応阻止膜２０１は可変抵抗素子Ｒへの還元種である水素若しくは酸化種である酸素の浸入を阻止するものであり、反応阻止膜２０２は、パッシベーション膜１２０からの還元種である水素の拡散を抑制する働きを有する。なお、図１７に示した抵抗性半導体記憶装置と同一の構成については同一の符号を付し説明を省略している。
【００３２】
図２から図８は、本実施例の半導体記憶装置の製造工程を工程フロー順に示した概略断面構造図である。本実施形態の構造の半導体記憶装置は、以下、図面に従って詳細に説明する工程を経て形成することができる。
【００３３】
まず、図２に示すように、公知の手順に従って、半導体基板１０１上に選択トランジスタＴを形成する。即ち、素子分離領域１０２を形成した半導体基板１０１上にゲート絶縁膜１０３、ゲート電極１０４、及び拡散層であるドレイン領域１０５及びソース領域１０６から構成される選択トランジスタＴを形成する。その後、その上に第１の層間絶縁膜１０７を形成する。本実施例では、膜厚１２００ｎｍの厚みでＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を堆積させた後、さらにその表面を所謂ＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）にて、ゲート電極１０４上のＢＰＳＧ膜の厚みが４００ｎｍとなるまで研磨することにより表面を平坦化した。
【００３４】
次に、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして第１の層間絶縁膜１０７をエッチングすることにより、選択トランジスタＴのドレイン領域１０５に到達するコンタクトホール１０８を開口する。そして、導電性ポシリコン膜を堆積した後ＣＭＰ法により研磨することで、第１の層間絶縁膜１０７上の導電性ポリシリコン膜を完全に除去してコンタクトホール１０８内のみに導電性ポリシリコン膜を残存させる。当該工程により、コンタクトホール１０８内のみに導電性ポリシリコンで埋め込んだコンタクトプラグを形成する。
【００３５】
次に、図３に示すように、コンタクトホール１０８内に埋め込まれた導電性コンタクトプラグと下部電極１１０との電気的接続を確保するためのバリアメタル層１０９と、下部電極の材料となる膜１１０と、可変抵抗体の材料となる膜１１１と、上部電極の材料となる膜１１２を順次成膜する。
【００３６】
本実施例では、バリアメタル層１０９として、厚さ２０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ膜とを、夫々スパッタリング法にて順次堆積した積層構造（ＴｉＮ／Ｔｉ膜）とした。
【００３７】
また本実施例では、下部電極である第２電極の一例としてのＰｔ膜１１０を膜厚１００〜２００ｎｍの厚みで堆積した。
【００３８】
また本実施例では、可変抵抗体の一例としてのＰＣＭＯ膜１１１をスパッタリング法により膜厚１００ｎｍで形成した。ＰＣＭＯ膜１１１の成膜は３００〜５００℃に基板を加熱し、成膜圧力５〜２０ｍＴｏｒｒ．において、ＰＣＭＯ焼結体のターゲットをＡｒイオンでスパッタリングし、反応性ガスとして導入した酸素と反応させて基板上に成膜する。本実施例では、ＰＣＭＯ膜をＰｒ０．７Ｃａ０．３ＭｎＯ３の組成比で成膜した。
【００３９】
また本実施例では、スパッタリング法にて上部電極である第１電極の一例としてのＰｔ膜１１２を膜厚１００ｎｍで堆積した。
【００４０】
次に、図４に示すように、可変抵抗素子Ｒを形成する。即ち、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして第１電極の材料であるＰｔ膜１１２をドライエッチングすることにより上部電極１１２を形成し、さらに、同様な手順により、抵抗体膜１１１、下部電極１１０及びバリアメタル膜１０９を順次エッチングした。
【００４１】
次に、１％の水素ガスを含んだ窒素雰囲気中で、急速加熱法（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により、基板加熱温度４００℃で、１５ｍｉｎ間熱処理を施した。当該工程の目的は、可変抵抗素子の抵抗値を上昇させて所定の値に制御することを目的としたものである。
【００４２】
次に、反応阻止膜２０１を可変抵抗素子Ｒ上に成膜する。本実施例では、ＡｌＯｘ膜をスパッタリング法を用いて５０ｎｍの厚みで成膜した。そして、図５に示すように、該反応阻止膜２０１上に第２の層間絶縁膜１１３として厚さ１０００ｎｍのシリコン酸化膜をＣＶＤ法にてさらに成膜した後、平坦化のために表面をＣＭＰ法にて、上部電極１１２上のシリコン酸化膜の厚みが４００ｎｍとなるまで研磨した。
【００４３】
次に、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして第２の層間絶縁膜１１３をエッチングすることにより、上部電極１１２に到達するコンタクトホール１１５を開口する。また、同じくフォトリソグラフィの手法によってパターニングしたレジストをマスクとして第２の層間絶縁膜１１３、反応阻止膜２０１、及び第１の層間絶縁膜１０７を順次エッチングすることにより、選択トランジスタＴのソース領域１０６に到達するコンタクトホール１１４を開口する。引き続き、Ｗ／ＴｉＮ／Ｔｉ膜を堆積した後ＣＭＰ法により研磨することで、第２の層間絶縁膜１０７上のＷ／ＴｉＮ／Ｔｉ膜を完全に除去してコンタクトホール１１４及び１１５内のみにＷ／ＴｉＮ／Ｔｉ膜を残存させる。当該工程により、コンタクトホール１１４及び１１５内のみに導電性材料からなる導電性コンタクトプラグを形成する。なお本実施例では、厚さ５０ｎｍ／２０ｎｍのＴｉＮ／Ｔｉ膜をスパッタリング法にて成膜した上に、厚さ６００ｎｍのＷ膜をＣＶＤ法により成膜した。
【００４４】
次に、第１のメタル配線１１６、１１７の材料膜を堆積する。本実施例では、厚さ５０ｎｍのＴｉＮ膜と厚さ４００ｎｍのＡｌ−Ｓｉ膜と厚さ５０ｎｍのＴｉＮ膜とを、夫々スパッタリング法にて順次堆積した積層構造（ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ膜）とした。そして、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして当該メタル配線材料をエッチングすることにより、図６に示すように、第１のメタル配線１１６及び１１７を形成する。
【００４５】
次に、第１のメタル配線１１６及び１１７上に第３の層間絶縁膜１１８を成膜する。本実施例では、厚さ１３００ｎｍのシリコン酸化膜をプラズマＣＶＤ法により堆積した後、平坦化のために表面をさらにＣＭＰ法にて、第１のメタル配線１１６及び１１７上のシリコン酸化膜の厚みが５００ｎｍとなるまで研磨した。そして、第１のメタル配線に到達するコンタクトホール（図示せず）を形成した後、図７に示すように、第２のメタル配線の材料膜１１９を堆積し、その加工（図示せず）を行う。
【００４６】
次に、反応阻止膜２０２を第２のメタル配線１１９上に成膜する。本実施例では、ＡｌＯｘ膜をスパッタリング法を用いて５０ｎｍの厚みで成膜した。そして、図８に示すように、表面保護膜としてのパッシベーション膜１２０を堆積する。本実施例では、厚さ１５００ｎｍのＳｉＮｘ膜をプラズマＣＶＤ法により堆積した。
【００４７】
なお、以上の説明では、フォトレジストを塗布、露光、及び現像する工程や、エッチング後にフォトレジストを除去する工程や、エッチング及びレジスト除去後の洗浄工程などの一般的な工程については省略して記述している。
【００４８】
以上説明した本発明の実施の形態である半導体記憶装置では、反応阻止膜２０１として成膜したＡｌＯｘ膜は、水素及び酸素の透過をブロックする作用を有しているので、可変抵抗体素子Ｒ、特に可変抵抗体１１１への還元反応を促進する還元種である水素、及び酸化反応を促進する酸化種である酸素の侵入を阻止する働きがある。
【００４９】
また、反応阻止膜２０２として成膜したＡｌＯｘ膜は、水素及び酸素の透過をブロックする作用を有しているので、パッシベーション膜１２０の成膜時に発生する水素の可変抵抗体Ｒへの拡散を抑制する働きがある。
【００５０】
従って、反応阻止膜２０１及び２０２により、製造工程中で発生する酸素及び水素の可変抵抗体素子Ｒへの侵入を抑制することができるので、可変抵抗体１１１の還元反応若しくは酸化反応を回避することができる。
【００５１】
ここで、反応阻止膜２０１と可変抵抗体Ｒとの間にシリコン酸化膜等の層間絶縁膜が存在すると、該膜中の酸素若しくは水素の影響を受けるので、反応阻止膜２０１は可変抵抗素子Ｒに密接して配設するのがより望ましい。
【００５２】
次に、本発明の半導体記憶装置の優位性を電気特性データにより以下に説明する。図９は反応阻止膜２０１、２０２を形成していない半導体記憶装置による１００万個の可変抵抗素子の低抵抗状態の抵抗値の分布であり、同じく、図１０は本発明の半導体記憶装置によるものである。横軸は可変抵抗素子の抵抗値を、縦軸は可変抵抗素子の累積度数を正規分布スケールで示している。図９に示すように、従来の半導体記憶装置では、１桁以上の抵抗値ばらつきがあったが、本発明の半導体記憶装置では、図１０に示すように、抵抗値のばらつきが約３分の１程度に抑制されている。本ばらつきの改善は、反応阻止膜２０１及び２０２を構造的に付加した効果であり、該反応阻止膜２０１及び２０２が製造工程中で発生する酸素及び水素の可変抵抗体に対する拡散を阻止して、可変抵抗体の還元反応による抵抗値の増加変動、及び可変抵抗体の酸化反応による抵抗値の現象変動が抑制されたためである。その結果、一つの可変抵抗体に異なる抵抗値を設定して多値情報を記憶させる記憶装置においては、記憶情報のレベル判定が容易になり、信頼性の高い記憶装置を構成することができる。
【００５３】
本発明の半導体記憶装置は、以上説明した実施例の構造に限定されるものではない。図１１から図１６に示した変形例１から変形例６のように、本発明の特徴である反応阻止膜の適用を適宜変更することが可能である。以下、本図面に基づいてその変形例について詳細に説明する。
【００５４】
図１に示した実施例では２層の反応阻止膜２０１及び２０２を有する構造としたが、反応阻止膜の層数はこれに限定されるものではない。例えば、図１１で示した本実施形態の変形例１に示すように、反応阻止膜を３層としても良い。即ち、図１で示した実施例に対して、第３の層間絶縁膜１１８中に反応阻止膜２０３をさらに配置しても良い。この場合、特にパッシベーション膜１２０の成膜時には３層の反応阻止膜２０１、２０２及び２０３が保護膜となるので、図１の実施例（２層の場合）に対して１層当たりの膜厚を薄く設定することが可能となるので、反応阻止膜が関与する加工（例えば、コンタクトホール１１４及び１１５のエッチング）がし易くなるという利点がある。また、各層の阻止能力をある程度弱い材料とすることもできるので、反応阻止膜の材料の選択度が増すという利点がある。
【００５５】
また、これとは反対に可変抵抗素子Ｒとパッシベーション膜の間であれば、反応阻止膜を１層のみとしても構わない。この場合、図１若しくは図１１における反応阻止膜２０１のように、可変抵抗体の還元及び酸化反応を抑制するためには、可変抵抗素子Ｒに密接して配設するのがより望ましい。ただしこの場合、図１の実施例（２層の場合）と同等の効果を出すために必要な膜厚、材料等が反応阻止膜２０１には要求される。
【００５６】
反応阻止膜２０１を可変抵抗体Ｒに密接して配設する場合、第１電極１１２、可変抵抗体１１１及び第２電極１１０の加工による段差が存在するので、可変抵抗体Ｒの側面での成膜厚が極端に薄くならないように、反応阻止膜２０１の成膜には良好な被覆性が要求される。これに対して、図１２に示した本実施形態の変形例２では、第２の層間絶縁膜１１３中に可変抵抗素子膜２０４を配置しており、可変抵抗体Ｒの段差が緩和された表面に反応阻止膜２０４を成膜するので、被覆性の劣る膜でも適用することが可能となる。この場合、反応阻止膜２０４と可変抵抗素子Ｒの間にある層間絶縁膜１１３の一部の部分によって、可変抵抗素子Ｒはわずかながらも影響を受けてしまう。しかし、この影響と上記被覆性の問題による反応阻止能力の低下とを斟酌して、本構造の方を選択することも可能である。
【００５７】
また、図１に示した実施例では、コンタクトホール１１５を埋め込む導電性コンタクトプラグとして、Ｗ／ＴｉＮ／Ｔｉ膜を材料とした。ここで、ＴｉＮ膜も酸素及び水素の透過をブロックする作用を有するので、反応阻止膜２０１上に開口部分１１５があっても、結果的にコンタクトプラグが酸素及び水素を遮断する役目を果たしていた。そこで、図１３に示した本実施形態の変形例３のように、例えばＴｉＮから成る反応素子膜２０５をコンタクトホール１１５内に配設しても良い。この場合、コンタクトホール１１５内に埋め込まれる材料の選択に制限を与えることがなくなる。ただし、反応阻止膜２０５は導電性材料でなければならない。
【００５８】
また、図１４に示した本実施形態の変形例４のように、コンタクトホール１１５内の側面のみに反応阻止膜２０６を配設しても良い。この場合、反応阻止膜２０６は必ずしも導電性材料である必要は無く、ＡｌＯｘ等の絶縁材料でも構わない。
【００５９】
以上説明した図１から図８及び図１１から図１４の実施例及び変形例では、導電性コンタクトプラグを介して下部電極である第２電極１１０と選択トランジスタＴのドレイン領域１０５とを接続する構造としたがこれに限定されるものではない。例えば、図１５に示した本実施形態の変形例５のように、上部電極である第１電極１１２と選択トランジスタＴのドレイン領域１０５をメタル配線１２２で吊り上げて接続する構成のメモリセルに対して、反応阻止膜２０１，２０２を同様に適用しても構わない。
【００６０】
図１５の変形例５では、図１の実施例と同様に第２電極の一例としてＰｔ膜が使用される。ここで、Ｐｔ膜は酸素及び水素の透過を阻止できない。そこで、図１６に示した本実施形態の変形例６のように、下部電極である第２電極の下に反応阻止膜２０７を配しても良い。反応阻止膜２０７の材料としては、ＡｌＯｘ等の絶縁材料でも構わないし、ＴｉＮ膜等を含む導電性材料でも構わない。また、図１３の変形例３と同様に、反応阻止膜２０５をコンタクトホール１１５内に配することで、可変抵抗素子Ｒを反応阻止膜（この場合、２０１、２０５、及び２０７）で完全に包含するようにしても良い。
【００６１】
以上説明した図１から図８及び図１１から図１６の実施例及び変形例では、可変抵抗素子Ｒを第１電極、可変抵抗体及び第２電極を順次加工する構造としたがこれに限定されるものではなく、反応阻止膜が可変抵抗素子を保護する目的で配設されるものであれば、可変抵抗素子の形状はいかなる構造であっても本発明の発明要件の構成を損なわない。また同様に、メモリセル構成についても、選択トランジスタＴを有するメモリセル構成としたがこれに限定されるものではない。例えば、第１電極と第２電極を直接選択して、その交点（クロスポイント）にある可変抵抗体のデータを直接読み出すメモリセル構成、所謂クロスポイント構成のメモリセルに対して、反応阻止膜を同様に適用しても構わない。
【００６２】
以上説明した実施例及び変形例１から６では、反応阻止膜２０１から２０７として、酸化アルミニウム膜（ＡｌＯｘ膜）或いは窒化チタン膜（ＴｉＮ膜）を用いたがこれに限定されるものではない。例えば、反応阻止膜２０１から２０５及び２０７に適用できうる、酸素若しくは水素の透過をブロックする作用を有する絶縁性材料としては、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ストロンチウム、酸化マグネシウム、酸化セレン、酸化ランタン、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン、珪化酸化タンタル、及び酸窒化チタンなどの酸化物及び酸窒化物が知られている。また、タンタル酸ストロンチウムビスマス（ＳＢＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、ジルコンチタン酸鉛（ＰＺＴ）、チタン酸鉛（ＰＴＯ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸ビスマス（ＢＩＴ）などのペロブスカイト型酸化物も同様の機能を有している。また、シリコン窒化膜（ＳｉＮｘ膜）及びシリコン酸窒化膜（ＳｉＯｘＮｙ膜）も優れた酸素及び水素のブロック性を有しており、プラズマＣＶＤ法よりも水素の発生しにくいＬＰＣＶＤ法（減圧気相成長法：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で成膜することにより反応阻止膜として適用することができる。ただし、成膜温度が７００℃前後と高温であるため、メタル配線１１６、１１７の形成以前に成膜する反応阻止膜２０１、２０４、２０６及び２０７でなければならない。
【００６３】
また、反応阻止膜２０５から２０７に適用できうる、酸素若しくは水素の透過をブロックする作用を有する導電性材料としては、チタン、タンタル、イリジウム、ルテニウムなどの金属。或いは、チタンアルミニウム、タンタルアルミニウム、ルテニウムシリサイド、タングステンボライド、チタンボライド、タングステンカーバイド、チタンカーバイドなどの合金。或いは、窒化チタン、窒化タンタル、窒化アルミニウム、窒化タングステン、窒化チタンアルミニウム、窒化タンタルアルミニウム、珪化窒化チタン、珪化窒化タンタル、珪化窒化タングステン、珪化窒化イリジウム、珪化窒化白金などの導電性窒化物。或いは、酸化イリジウム、酸化ルテニウム、ルテニウム酸ストロンチウム（ＳＲＯ）などの導電性酸化物が知られている。
【００６４】
また、可変抵抗体１１１としては、化学式では「ＡＢＯ３」で表示され、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸バリウム（ＢａＴｉＯ３）等で代表されるペロブスカイト型酸化物がある。例えば、Ｐｒ，Ｍｎ系ペロブスカイト型酸化物も上記「ＡＢＯ３」の化学式で、「Ａ」の位置にＰｒが一部または全部置換され、「Ｂ」の位置にＭｎが一部または全部置換された場合となり、例えば、Ｐｒ１−ＸＡＸＭｎＯ３系（０≦Ｘ≦１）のような簡単な形態となることもでき、また、（Ｐｒ１−ＸＡＸ）（Ｍｎ１−ＺＢＺ）Ｏ３系（０≦Ｘ≦１，０≦Ｚ＜１）等のようなＡまたはＢに置換される原子の数が増加する形態となることもできる。Ａは、Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｃｅの内から選択した少なくとも１種の元素、ＢはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択した少なくとも１種の元素を用いることができる。
【００６５】
可変抵抗体１１１となるペロブスカイト型構造の酸化物として、代表的には、（Ｐｒ，Ｃａ）ＭｎＯ３，ＳｒＴｉＯ３，（Ｂａ，Ｓｒ）ＴｉＯ３，ＬａＭｎＯ３，ＬａＴｉＯ３，（Ｎｄ，Ｓｒ）ＭｎＯ３，（Ｌａ，Ｓｒ）ＭｎＯ３等が挙げられる。
【００６６】
この種の材料は、電圧パルスの印加により電気抵抗が変化する現象を呈するが、その中でもＰｒ１−ＸＣａＸＭｎＯ３系の材料（ＰＣＭＯ膜）がより大きな電圧パルスによる抵抗値変化を示し、更に、Ｘ＝０．３付近の組成が、本発明の可変抵抗体１１１として好ましい。
【００６７】
また、電気抵抗変化がペロブスカイト型構造に比べ小さいが、ＺｎＳｅ−Ｇｅヘテロ構造、或いは、Ｔｉ，Ｎｂ，Ｈｆ，Ｚｒ，Ｔａ，Ｎｉ，Ｖ，Ｚｎ，Ｓｎ，Ｉｎ，Ｔｈ，Ａｌなどの金属の酸化物を可変抵抗体１１１として用いることもできる。なお、可変抵抗体として適用できるどの材料を用いた場合でも、可変抵抗体の抵抗値が酸化反応又は還元反応によって変化する場合は、本発明を適用することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の概略断面図である。
【図２】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図３】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図４】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図５】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図６】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図７】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図８】本発明の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図９】従来の半導体記憶装置における可変抵抗素子の抵抗測定結果を示す図である。
【図１０】本発明の実施形態の半導体記憶装置における可変抵抗素子の抵抗測定結果を示す図である。
【図１１】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例１を示す概略断面図である。
【図１２】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例２を示す概略断面図である。
【図１３】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例３を示す概略断面図である。
【図１４】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例４を示す概略断面図である。
【図１５】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例５を示す概略断面図である。
【図１６】本発明の実施形態による可変抵抗素子を備えた半導体記憶装置の変形例６を示す概略断面図である。
【図１７】従来の可変抵抗素子を備えた半導体記憶装置の概略断面図である。
【符号の説明】
【００６９】
Ｔ    選択トランジスタ
Ｒ    可変抵抗素子
１０１    半導体基板
１０２    素子分離領域
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    ドレイン領域
１０６    ソース領域
１０７    第１の層間絶縁膜
１０８，１１４，１１５    コンタクトホール
１０９    バリア層
１１０    下部電極
１１１    可変抵抗体
１１２    上部電極
１１３    第２の層間絶縁膜
１１６，１１７    第１の配線層
１１８    第３の層間絶縁膜
１１９    第２の配線層
１２０    パッシベーション膜
２０１，２０２，２０３，２０４，２０５，２０６，２０７    反応阻止膜
【図１】
2007027537.tif 000003
【図２】
2007027537.tif 000004
【図３】
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【図４】
2007027537.tif 000006
【図５】
2007027537.tif 000007
【図６】
2007027537.tif 000008
【図７】
2007027537.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007027537.tif 000017
【図１６】
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【図１７】
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