(57)【要約】【課題】  下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させる。【解決手段】  酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間の半導体基板１上にゲート絶縁膜７を形成し、下部電極４の一部を酸化防止膜６にて覆ったまま、下部電極４の残りの一部の酸化防止膜６および犠牲酸化膜３を除去し、酸化防止膜６を介して配置された上部電極９ｂを下部電極４上の一部の領域に形成する。【選択図】      図１
2007027253.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、
前記上層多結晶シリコン層の端部からの距離で規定され、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、
前記露出部の一部に形成され、前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、
前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる開口部と、
前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、
前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、
前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、
前記上層多結晶シリコン層の端部からの距離で規定され、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、
前記露出部の一部に形成され、前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、
前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、
前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、
前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる開口部と、
前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層の端部からの距離で規定される前記下層多結晶シリコン層上の一部の領域の前記酸化防止膜を除去する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記酸化防止膜から露出された前記下層多結晶シリコン層を介してコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層上の一部の領域を露出させる開口部を前記酸化防止膜に形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、
前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層の端部からの距離で規定される前記下層多結晶シリコン層上の一部の領域の前記酸化防止膜を除去する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、
前記第１および第２ゲート電極を挟み込むようにそれぞれ配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程と、
前記酸化防止膜から露出された前記下層多結晶シリコン層を介してコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、
前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層上の一部の領域を露出させる開口部を前記酸化防止膜に形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、
前記第１および第２ゲート電極を挟み込むようにそれぞれ配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程と、
前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとが混在する半導体装置に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、高耐圧トランジスタが形成される半導体基板上に、上部電極および下部電極が多結晶シリコンにてそれぞれ構成された容量素子を混載させる方法がある。ここで、高耐圧トランジスタのゲート絶縁膜を半導体基板の熱酸化にて形成する時に、容量素子の下部電極を構成する多結晶シリコンが熱酸化にて高抵抗化すること及びその後の熱酸化膜のエッチング工程により消失することを防止するため、容量素子の下部電極を構成する多結晶シリコンをシリコン窒化膜で覆ってから、半導体基板を選択酸化することが行われている。
【０００３】
また、例えば、特許文献１には、コンタクト外抜きが発生することを防止するために、絶縁層で埋め込まれたポリシリコンプラグを拡散層上に形成し、そのポリシリコンプラグを介して拡散層に接続された配線層を絶縁層上に形成する方法が開示されている。
【特許文献１】特開２０００−３２３４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置では、下部電極はシリコン窒化膜で覆われているため、下部電極にコンタクトを形成する時にシリコン窒化膜が取り切れないと、コンタクト不良の原因になるという問題があった。
また、特許文献１には、高耐圧トランジスタのゲート絶縁膜を半導体基板の熱酸化にて形成する時に、容量素子の下部電極を構成する多結晶シリコンが熱酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止するため、容量素子の下部電極を構成する多結晶シリコンをシリコン窒化膜で覆った時に、そのシリコン窒化膜に起因する下部電極のコンタクト不良を防止する方法は開示されていない。
【０００５】
そこで、本発明の目的は、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、前記上層多結晶シリコン層の端部からの距離で規定され、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、前記露出部の一部に形成され、前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする。
【０００７】
これにより、下層多結晶シリコン層が酸化防止膜で覆われた状態で半導体基板を選択酸化することが可能となるとともに、上層多結晶シリコン層を避けるようにして下層多結晶シリコン層上の一部の領域を酸化防止膜から露出させることができる。このため、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が選択酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止しつつ、ゲート絶縁膜を厚膜化することが可能となるとともに、酸化防止膜を容量素子の誘電体膜として用いた場合においても、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができる。この結果、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる開口部と、前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする。
【０００９】
これにより、下層多結晶シリコン層が酸化防止膜で覆われた状態で半導体基板を選択酸化することが可能となるとともに、コンタクト領域が形成される位置に対応して下層多結晶シリコン層を酸化防止膜から露出させることができる。このため、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が選択酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止しつつ、ゲート絶縁膜を厚膜化することが可能となるとともに、酸化防止膜を容量素子の誘電体膜として用いた場合においても、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができる。この結果、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、前記上層多結晶シリコン層の端部からの距離で規定され、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、前記露出部の一部に形成され、前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする。
【００１１】
これにより、下層多結晶シリコン層が酸化防止膜で覆われた状態で半導体基板を選択酸化することが可能となるとともに、上層多結晶シリコン層を避けるようにして下層多結晶シリコン層上の一部の領域を酸化防止膜から露出させることができる。このため、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が選択酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、酸化防止膜を容量素子の誘電体膜として用いた際に、容量または耐圧を変更する等の目的で厚膜化した場合においても、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができる。この結果、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と低耐圧トランジスタおよび高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる露出部と、前記酸化防止膜を介して前記下層多結晶シリコン層上の一部の領域に形成された上層多結晶シリコン層と、前記下層多結晶シリコン層上の一部の領域を前記酸化防止膜から露出させる開口部と、前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域とを備えることを特徴とする。
【００１３】
これにより、下層多結晶シリコン層が酸化防止膜で覆われた状態で半導体基板を選択酸化することが可能となるとともに、コンタクト領域が形成される位置に対応して下層多結晶シリコン層を酸化防止膜から露出させることができる。このため、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が選択酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、酸化防止膜を容量素子の誘電体膜として用いた際に、容量または耐圧を変更する等の目的で厚膜化した場合においても、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができる。この結果、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と低耐圧トランジスタおよび高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層の端部からの距離で規定される前記下層多結晶シリコン層上の一部の領域の前記酸化防止膜を除去する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記酸化防止膜から露出された前記下層多結晶シリコン層を介してコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする。
【００１５】
これにより、下層多結晶シリコン層全体を酸化防止膜で覆ったまま、ゲート絶縁膜を選択酸化にて形成することが可能となるとともに、下層多結晶シリコン層の端部から下層多結晶シリコン層上の一部の領域の酸化防止膜を除去してから、酸化防止膜を介して上層多結晶シリコン層を下層多結晶シリコン層上に形成することが可能となる。このため、ゲート絶縁膜を厚膜化することが可能となるとともに、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができ、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層上の一部の領域を露出させる開口部を前記酸化防止膜に形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする。
【００１７】
これにより、下層多結晶シリコン層全体を酸化防止膜で覆ったまま、ゲート絶縁膜を選択酸化にて形成することが可能となるとともに、コンタクト領域が形成される下層多結晶シリコン層上の酸化防止膜を除去してから、酸化防止膜を介して上層多結晶シリコン層を下層多結晶シリコン層上に形成することが可能となる。このため、ゲート絶縁膜を厚膜化することが可能となるとともに、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができ、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層の端部からの距離で規定される前記下層多結晶シリコン層上の一部の領域の前記酸化防止膜を除去する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、前記第１および第２ゲート電極を挟み込むようにそれぞれ配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程と、前記酸化防止膜から露出された前記下層多結晶シリコン層を介してコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする。
【００１９】
これにより、下層多結晶シリコン層全体を酸化防止膜で覆ったまま、ゲート絶縁膜を選択酸化にて形成することが可能となるとともに、下層多結晶シリコン層の端部から下層多結晶シリコン層上の一部の領域の酸化防止膜を除去してから、酸化防止膜を介して上層多結晶シリコン層を下層多結晶シリコン層上に形成することが可能となる。このため、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができ、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と低耐圧トランジスタおよび高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜を形成した後に、前記半導体基板上の酸化防止膜を除去するとともに、前記下層多結晶シリコン層上の一部の領域を露出させる開口部を前記酸化防止膜に形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、前記第１および第２ゲート電極を挟み込むようにそれぞれ配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程と、前記開口部を介して前記下層多結晶シリコン層とコンタクトをとるためのコンタクト領域を形成する工程とを備えることを特徴とする。
【００２１】
これにより、下層多結晶シリコン層全体を酸化防止膜で覆ったまま、ゲート絶縁膜を選択酸化にて形成することが可能となるとともに、コンタクト領域が形成される下層多結晶シリコン層上の酸化防止膜を除去してから、酸化防止膜を介して上層多結晶シリコン層を下層多結晶シリコン層上に形成することが可能となる。このため、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、酸化防止膜のエッチング残りに起因するコンタクト不良を防止することができ、下部電極のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と低耐圧トランジスタおよび高耐圧トランジスタとを同一基板上に混在させることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１には、高耐圧トランジスタ形成領域Ｒ１および容量素子形成領域Ｒ２が設けられている。そして、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などの方法を用いることにより、高耐圧トランジスタ形成領域Ｒ１を素子分離するとともに、容量素子形成領域Ｒ２に対応した素子分離絶縁膜２ａ〜２ｄを半導体基板１に形成する。なお、素子分離絶縁膜２ａ〜２ｄを半導体基板１に形成する方法としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いるようにしてもよい。そして、半導体基板１の表面の熱酸化を行うことにより、半導体基板１上に犠牲酸化膜３を形成する。
【００２３】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、多結晶シリコン膜を半導体基板１上の全面に形成する。なお、多結晶シリコン膜の膜厚は、例えば、１７００Å程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、容量素子形成領域Ｒ２の素子分離絶縁膜２ｄ上に下部電極４を形成する。そして、下部電極４の表面の熱酸化を行うことにより、下部電極４の表面に酸化膜５を形成する。なお、酸化膜５の膜厚は、例えば、１２０Å程度とすることができる。
【００２４】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法を用いることにより、酸化防止膜６を半導体基板１上の全面に形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。また、酸化防止膜６の膜厚は、例えば、１５０Å程度とすることができる。
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜６をパターニングすることにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ａ、２ｂ間および素子分離絶縁膜２ｃ、２ｄ間ならびに容量素子形成領域Ｒ２を酸化防止膜６にて覆ったまま、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間の酸化防止膜６を除去する。
【００２５】
次に、図１（ｅ）に示すように、ウェットエッチングなどの方法により高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間の犠牲酸化膜３を除去した後、酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間の半導体基板１上にゲート絶縁膜７を形成する。ここで、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ａ、２ｂ間および素子分離絶縁膜２ｃ、２ｄ間ならびに容量素子形成領域Ｒ２を酸化防止膜６にて覆ったまま熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ａ、２ｂ間および素子分離絶縁膜２ｃ、２ｄ間の半導体基板１および容量素子形成領域Ｒ２の下部電極４が熱酸化されることを防止することができる。
【００２６】
次に、図１（ｆ）に示すように、フォトリソグラフィー技術を用いることにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間および下部電極４の一部を覆うとともに、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ａ、２ｂ間および素子分離絶縁膜２ｃ、２ｄ間を露出させるフォトレジストＦを形成する。
次に、図２（ａ）に示すように、フォトレジストＦをマスクとして、酸化防止膜６および犠牲酸化膜３をエッチングすることにより、下部電極４の一部を酸化防止膜６にて覆ったまま、下部電極４の残りの一部の酸化防止膜６および犠牲酸化膜３を除去するとともに、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ａ、２ｂ間および素子分離絶縁膜２ｃ、２ｄ間の酸化防止膜６および犠牲酸化膜３を除去する。そして、半導体基板１上のフォトレジストＦを除去する。なお、下部電極４上の酸化防止膜６および犠牲酸化膜３を除去する領域は、下部電極４に形成されるコンタクト領域が含まれるように設定することができる。例えば、下部電極４上の酸化防止膜６および犠牲酸化膜３を除去する場合、図２（ｂ）の上部電極９ｂの端部からの距離で酸化防止膜６および犠牲酸化膜３を除去する領域を規定することができる。あるいは、下部電極４にコンタクトをとるためのコンタクト領域を含む開口部を酸化防止膜６に形成するようにしてもよい。
【００２７】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、多結晶シリコン膜を半導体基板１上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間にゲート電極９ａを形成するとともに、酸化防止膜６を介して配置された上部電極９ｂを下部電極４上の一部の領域に形成する。
【００２８】
次に、図２（ｃ）に示すように、ゲート電極９ａをマスクとして、高耐圧トランジスタ形成領域Ｒ１の素子分離絶縁膜２ｂ、２ｃ間の半導体基板１に不純物のイオン注入を行うことにより、ゲート電極９ａを挟み込むように配置されたＬＤＤ層１０ａ、１０ｂを形成する。さらに、ゲート電極９ａをマスクとして、高耐圧トランジスタ形成領域Ｒ１の半導体基板１に不純物のイオン注入を行うことにより、ゲート電極９ａを挟み込むように配置されたソース／ドレイン層１１ａ、１１ｂを形成する。なお、ソース／ドレイン層１１ａ、１１ｂ、上部電極９ｂおよび酸化防止膜６から露出された下部電極４上にシリサイド層を形成するようにしてもよい。
【００２９】
次に、図２（ｄ）に示すように、ＣＶＤなどの方法を用いることにより、層間絶縁膜１２を半導体基板１上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜１２をパターニングすることにより、ソース／ドレイン層１１ａ、１１ｂ、上部電極９ｂおよび下部電極４の表面をそれぞれ露出させる開口部１２ａ〜１２ｄを層間絶縁膜１２に形成する。そして、開口部１２ａ〜１２ｄを介してソース／ドレイン層１１ａ、１１ｂ、上部電極９ｂおよび下部電極４にそれぞれ接続された配線層１３ａ〜１３ｄを層間絶縁膜１２上に形成する。
【００３０】
これにより、下部電極４全体を酸化防止膜６で覆ったまま、ゲート絶縁膜７を選択酸化にて形成することが可能となるとともに、コンタクト領域が形成される下部電極４上の酸化防止膜６の一部を除去してから、酸化防止膜６を介して上部電極９ｂを下部電極４上に形成することが可能となる。このため、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が選択酸化にて高抵抗化すること及びその後の熱酸化膜エッチング工程により消失することを防止しつつ、厚膜化されたゲート絶縁膜７を半導体基板１上に形成することが可能となるとともに、酸化防止膜６を容量素子の誘電体膜として用いた場合においても、酸化防止膜６のエッチング残りに起因するコンタクト不良を防止することができる。このため、下部電極４のコンタクト不良を防止しつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一半導体基板１上に混在させることが可能となる。
【００３１】
なお、上述した実施形態では、高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法について説明したが、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法に適用してもよいし、低耐圧トランジスタ、中耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法に適用してもよい。
【００３２】
また、上述した実施形態では、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一半導体基板１上に混載する方法について説明したが、多結晶シリコンを用いて構成された抵抗などのデバイスと高耐圧トランジスタとを同一半導体基板１上に混載する方法に適用してもよい。
図３は、本発明の一実施形態に係る容量素子に用いられる酸化防止膜のパターンを示す平面図である。
【００３３】
図３（ａ）において、下部電極２１上には、下部電極２１の一部の領域が露出されるようにして酸化防止膜２２が形成され、酸化防止膜２２上には上部電極２３が形成されている。なお、下部電極２１および上部電極２３としては、例えば、多結晶シリコンを用いることができ、酸化防止膜２２としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜２２から露出された下部電極２１上には、下部電極２１とコンタクトをとるためのコンタクト領域２４が配置されている。ここで、下部電極２１の一部の領域を酸化防止膜２２から露出させる場合、下部電極２１の露出部を上部電極２３の端部からの距離で規定することができる。
【００３４】
これにより、酸化防止膜２２から露出された下部電極２１上にコンタクト領域２４を配置することができ、酸化防止膜２２のエッチング残りに起因するコンタクト不良を防止することが可能となるとともに、酸化防止膜２２が下部電極２１からはみ出すことを防止することができ、素子面積を縮小することが可能となる。
図３（ｂ）において、下部電極３１上には、下部電極３１全体が覆われるようにして酸化防止膜３２が形成され、酸化防止膜３２上の一部の領域には上部電極３３が形成されている。なお、下部電極３１および上部電極３３としては、例えば、多結晶シリコンを用いることができ、酸化防止膜３２としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜３２には、上部電極３３を避けるようにして配置され、下部電極３１を露出させる開口部３５が設けられている。そして、開口部３５を介して酸化防止膜３２から露出された下部電極３１上には、下部電極３１とコンタクトをとるためのコンタクト領域３４が配置されている。
【００３５】
これにより、酸化防止膜３２から露出された下部電極３１上にコンタクト領域３５を配置することができ、酸化防止膜３５のエッチング残りに起因するコンタクト不良を防止することが可能となるとともに、下部電極３１全体を酸化防止膜３２にて覆うことができ、上部電極３３を拡大した場合においても、上部電極３３と下部電極３１との接触不良を防止することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る酸化防止膜のパターンを示す平面図。
【符号の説明】
【００３７】
１  半導体基板、２ａ〜２ｄ  素子分離絶縁膜、３  犠牲酸化膜、４、２１、３１  下部電極、５  酸化膜、６、２２、３２  酸化防止膜、７  ゲート絶縁膜、９ａ  ゲート電極、９ｂ、２３、３３  上部電極、１０ａ、１０ｂ  ＬＤＤ層、１１ａ、１１ｂ  ソース層／ドレイン層、１２  層間絶縁膜、１２ａ〜１２ｄ、３５  開口部、１３ａ〜１３ｄ  配線層、Ｆ  フォトレジスト、２４、３４  コンタクト領域
【図１】
2007027253.tif 000003
【図２】
2007027253.tif 000004
【図３】
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