(57)【要約】【課題】バッドブロックを有するメモリに対しても、所定のデータパターンの全てを効率よく書き込むことができる試験装置を提供する。【解決手段】被試験メモリに入力するべき試験パターンを格納するパターンメモリと、試験パターンを書き込むべき被試験メモリのアドレスを順次出力するアドレス生成部と、アドレス生成部が出力する被試験メモリのアドレスに同期して、パターンメモリの各アドレスを順次指定し、パターンメモリに試験パターンを出力させるポインタ部と、被試験メモリのバッドブロックのアドレスを予め格納するバッドブロックメモリと、アドレス生成部が生成した被試験メモリのアドレスが、バッドブロックメモリに格納されているアドレスのいずれかに一致した場合、ポインタ部が出力するパターンメモリのアドレスを同一に保持した状態で、アドレス生成部に被試験メモリの次のアドレスを出力させるポインタ制御部とを備える試験装置を提供する。【選択図】図１
2007012221.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリを試験する試験装置であって、
前記被試験メモリに入力するべき試験パターンを格納するパターンメモリと、
前記試験パターンを書き込むべき前記被試験メモリのアドレスを順次出力するアドレス生成部と、
前記アドレス生成部が出力する前記被試験メモリのアドレスに同期して、前記パターンメモリの各アドレスを順次指定し、前記パターンメモリに前記試験パターンを出力させるポインタ部と、
前記被試験メモリの記憶領域のうち、不良が存在するバッドブロックのアドレスを予め格納するバッドブロックメモリと、
前記アドレス生成部が生成した前記被試験メモリのアドレスが、前記バッドブロックメモリに格納されているアドレスのいずれかに一致した場合、前記ポインタ部が出力する前記パターンメモリのアドレスを同一に保持した状態で、前記アドレス生成部に前記被試験メモリの次のアドレスを出力させるポインタ制御部と
を備える試験装置。
【請求項２】
前記パターンメモリは、前記被試験メモリを搭載する装置で使用するデータパターンを、前記試験パターンとして格納する
請求項１に記載の試験装置。
【請求項３】
前記試験装置は、複数の前記被試験メモリを並列に試験し、前記複数の被試験メモリに対応して、複数の前記パターンメモリ、複数の前記ポインタ部、複数の前記バッドブロックメモリ、及び複数の前記ポインタ制御部を備え、
前記アドレス生成部は、前記被試験メモリに対して共通のアドレスを生成し、
それぞれの前記バッドブロックメモリは、対応する前記被試験メモリの前記バッドブロックのアドレスを格納し、
それぞれの前記ポインタ制御部は、対応する前記バッドブロックメモリに格納されている前記アドレスに基づいて、対応する前記ポインタ部をそれぞれ独立に制御する
請求項１に記載の試験装置。
【請求項４】
前記アドレス生成部は、前記パターンメモリのランダムアドレスを更に生成し、
前記ポインタ部は、前記パターンメモリのシリアルアドレスを生成し、
前記試験装置は、前記アドレス生成部が生成した前記ランダムアドレス、又は前記ポインタ部が生成する前記シリアルアドレスのいずれかを選択して、前記パターンメモリに入力するパターンメモリアドレス選択部を更に備える
請求項１に記載の試験装置。
【請求項５】
前記試験パターンを生成するパターン発生部と、
前記パターン発生部が生成する前記試験パターン、又は前記パターンメモリが出力する前記試験パターンのいずれかを選択して、前記被試験メモリに入力するデータ選択部と
を更に備える請求項１に記載の試験装置。
【請求項６】
前記被試験メモリの各アドレスに書き込まれたデータを読み出し、読み出したデータに基づいて各アドレスに対応するブロックの良否を判定する判定部を更に備え、
前記バッドブロックメモリは、前記データ選択部が前記パターン発生部からの前記試験パターンを選択した場合に、前記判定部において前記バッドブロックと判定されたブロックのアドレスを格納し、
前記パターンメモリは、前記被試験メモリを搭載する装置で使用するデータパターンを、前記試験パターンとして格納し、
前記データ選択部は、前記バッドブロックメモリが前記バッドブロックのアドレスを格納した後に、前記パターンメモリが出力する前記試験パターンを選択する
請求項５に記載の試験装置。
【請求項７】
所定のデータパターンが書き込まれた半導体メモリを製造する製造方法であって、
前記半導体メモリを準備する準備段階と、
前記半導体メモリの記憶領域のうち、使用することができないバッドブロックを判定する判定段階と、
前記半導体メモリの記憶領域のうち、前記バッドブロック以外の領域に、前記所定のデータパターンを書き込む書き込み段階と
を備え、
前記書き込み段階は、
パターンメモリに前記データパターンを格納するパターン準備段階と、
前記データパターンを書き込むべき前記半導体メモリのアドレスを順次生成するアドレス生成段階と、
前記アドレス生成段階において生成した前記半導体メモリのアドレスに応じて、前記パターンメモリの各アドレスを順次指定するアドレスを生成し、前記パターンメモリに入力するポインタ段階と、
前記バッドブロックのアドレスを予め格納し、前記アドレス生成段階において生成した前記半導体メモリのアドレスが、前記バッドブロックのアドレスのいずれかと一致する場合に、前記ポインタ段階において出力する前記パターンメモリのアドレスを同一に保持した状態で、前記アドレス生成段階において出力する前記半導体メモリのアドレスを次のアドレスに変更させるポインタ制御段階と
を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ等の被試験メモリを試験する試験装置、及び所定のデータパターンが書き込まれた半導体メモリを製造する製造方法に関する。
【背景技術】
【０００２】
従来、半導体メモリ等の被試験メモリを試験する装置として、被試験メモリに所定のパターンを書き込む手段と、被試験メモリに当該パターンが正常に書き込まれたか否かを判定する手段とを備える装置が知られている。例えば、被試験メモリは、複数の記憶ブロックを有しており、試験装置は、それぞれの記憶ブロックに不良が有るか否かを判定する。
【０００３】
また、当該試験装置は、被試験メモリを搭載する装置で使用するデータを、予め被試験メモリに格納する場合がある。つまり、出荷する被試験メモリに、出荷後に使用するデータを予め書き込む場合がある。このようなデータの書き込みは、上述した書き込み手段を用いて行われる。
【０００４】
従来の試験装置は、当該書き込み手段として、例えば予め定められたパターンを格納するパターンメモリと、書き込むべきデータを格納したパターンメモリのアドレス及び当該データを書き込むべき被試験メモリのアドレスを生成する手段を備える。このとき、アドレス生成手段が生成するパターンメモリのアドレスは、生成した被試験メモリのアドレスをパターンメモリのアドレスに変換したものが用いられる。
【０００５】
現在、関連する特許文献等は認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、出荷用のパターンを被試験メモリに格納する場合、被試験メモリに不良ブロックが存在すると、当該不良ブロックにはデータを書き込むことができない。従来の試験装置は、被試験メモリのアドレスと、パターンメモリのアドレスとを一対一に対応させて生成している。このため、書き込むべきパターンのうち、不良ブロックに対応するデータは、不良ブロックに対してのみ書き込まれることになる。このため、不良ブロックに対応するデータは、被試験メモリに書き込まれた後に利用することができなかった。
【０００７】
このため、従来の試験装置は、被試験メモリに出荷用のパターンを書き込む場合、不良ブロックが存在しない被試験メモリを予め選別し、パターンの書き込みを行っていた。しかし、当該選別を行うことにより、試験の歩留まりが悪化してしまう。特に近年、書き込むべきパターンのデータ量が増大しており、当該選別により試験の歩留まりが非常に悪化している。
【０００８】
このため本発明は、上述した課題を解決することのできる試験装置、及び製造方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、被試験メモリに入力するべき試験パターンを格納するパターンメモリと、試験パターンを書き込むべき被試験メモリのアドレスを順次出力するアドレス生成部と、アドレス生成部が出力する被試験メモリのアドレスに同期して、パターンメモリの各アドレスを順次指定し、パターンメモリに試験パターンを出力させるポインタ部と、被試験メモリの記憶領域のうち、不良が存在するバッドブロックのアドレスを予め格納するバッドブロックメモリと、アドレス生成部が生成した被試験メモリのアドレスが、バッドブロックメモリに格納されているアドレスのいずれかに一致した場合、ポインタ部が出力するパターンメモリのアドレスを同一に保持した状態で、アドレス生成部に被試験メモリの次のアドレスを出力させるポインタ制御部とを備える試験装置を提供する。
【００１０】
パターンメモリは、被試験メモリを搭載する装置で使用するデータパターンを、試験パターンとして格納してよい。試験装置は、複数の被試験メモリを並列に試験し、複数の被試験メモリに対応して、複数のパターンメモリ、複数のポインタ部、複数のバッドブロックメモリ、及び複数のポインタ制御部を備え、アドレス生成部は、被試験メモリに対して共通のアドレスを生成し、それぞれのバッドブロックメモリは、対応する被試験メモリのバッドブロックのアドレスを格納し、それぞれのポインタ制御部は、対応するバッドブロックメモリに格納されているアドレスに基づいて、対応するポインタ部をそれぞれ独立に制御してよい。
【００１１】
アドレス生成部は、パターンメモリのランダムアドレスを更に生成し、ポインタ部は、パターンメモリのシリアルアドレスを生成し、試験装置は、アドレス生成部が生成したランダムアドレス、又はポインタ部が生成するシリアルアドレスのいずれかを選択して、パターンメモリに入力するパターンメモリアドレス選択部を更に備えてよい。
【００１２】
試験装置は、試験パターンを生成するパターン発生部と、パターン発生部が生成する試験パターン、又はパターンメモリが出力する試験パターンのいずれかを選択して、被試験メモリに入力するデータ選択部とを更に備えてよい。
【００１３】
試験装置は、被試験メモリの各アドレスに書き込まれたデータを読み出し、読み出したデータに基づいて各アドレスに対応するブロックの良否を判定する判定部を更に備え、バッドブロックメモリは、データ選択部がパターン発生部からの試験パターンを選択した場合に、判定部においてバッドブロックと判定されたブロックのアドレスを格納し、パターンメモリは、被試験メモリを搭載する装置で使用するデータパターンを、試験パターンとして格納し、データ選択部は、バッドブロックメモリがバッドブロックのアドレスを格納した後に、パターンメモリが出力する試験パターンを選択してよい。
【００１４】
本発明の第２の形態においては、所定のデータパターンが書き込まれた半導体メモリを製造する製造方法であって、半導体メモリを準備する準備段階と、半導体メモリの記憶領域のうち、使用することができないバッドブロックを判定する判定段階と、半導体メモリの記憶領域のうち、バッドブロック以外の領域に、所定のデータパターンを書き込む書き込み段階とを備え、書き込み段階は、パターンメモリにデータパターンを格納するパターン準備段階と、データパターンを書き込むべき半導体メモリのアドレスを順次生成するアドレス生成段階と、アドレス生成段階において生成した半導体メモリのアドレスに応じて、パターンメモリの各アドレスを順次指定するアドレスを生成し、パターンメモリに入力するポインタ段階と、バッドブロックのアドレスを予め格納し、アドレス生成段階において生成した半導体メモリのアドレスが、バッドブロックのアドレスのいずれかと一致する場合に、ポインタ段階において出力するパターンメモリのアドレスを同一に保持した状態で、アドレス生成段階において出力する半導体メモリのアドレスを次のアドレスに変更させるポインタ制御段階とを有する製造方法を提供する。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体メモリ等の被試験メモリ２００を試験する装置であって、アルゴリズムパターン発生器（以下、「ＡＬＰＧ」という）１０、及び複数のテストボード（２０−１、−２、・・・、以下２０と総称する）を備える。複数のテストボード２０は、試験するべき複数の被試験メモリ２００に対応して設けられる。それぞれのテストボード２０は、対応する被試験メモリ２００と接続され、対応する被試験メモリ２００にデータを書き込み、また被試験メモリ２００が格納したデータを読み出す。
【００１８】
また、ＡＬＰＧ１０は、それぞれの被試験メモリ２００に対し、データを書き込むべきアドレスを指定するアドレス生成部として機能する。ＡＬＰＧ１０は、複数のテストボード２０に、同一のアドレス値を出力する。即ち、複数のテストボード２０は、複数の被試験メモリ２００を同時に試験する。また、ＡＬＰＧ１０は、それぞれのテストボード２０を制御する信号、及び被試験メモリ２００に書き込むべきデータ等を生成してテストボード２０に出力してもよい。
【００１９】
次に、それぞれのテストボード２０について説明する。それぞれのテストボード２０は、バッドブロックメモリアドレス選択部（以下、「ＢＢＭアドレス選択部」という）２２、バッドブロックメモリ２４、ポインタ制御部２６、ポインタ部２８、パターンメモリアドレス選択部（以下、「ＰＭアドレス選択部」という）３０、パターンメモリ３２、波形成形部３４、データ選択部３６、ドライバ３８、波形成形部４０、ドライバ４２、判定部４４、及びコンパレータ４６を有する。
【００２０】
本例において試験装置１００は、まずそれぞれの被試験メモリ２００のバッドブロック（不良ブロック）を検出し、次に被試験メモリ２００に出荷用のパターンを書き込む。ここで、被試験メモリ２００の記憶領域は、予め複数のデータブロックに分割されている。バッドブロックとは、データブロックに含まれるセルのうち、例えば１以上のセルが不良であるデータブロックを指してよく、また所定の個数以上のセルが不良であるデータブロックを指してもよい。
【００２１】
被試験メモリ２００のバッドブロックを検出する場合、ＡＬＰＧ１０は、試験パターンを書き込むべき被試験メモリ２００のアドレスを順次生成して出力する。また、ＡＬＰＧ１０は、被試験メモリ２００に入力する試験パターンを生成し、データ選択部３６及びドライバ３８を介して被試験メモリ２００に入力してよく、また、パターンメモリ３２が予め格納した試験パターンを、被試験メモリ２００に入力してもよい。ＡＬＰＧ１０が出力するアドレス、試験パターン等は、それぞれのテストボード２０に入力される。
【００２２】
判定部４４は、対応する被試験メモリ２００から読み出したデータを、コンパレータ４６を介して受け取る。そして、判定部４４は、対応する被試験メモリ２００の各データブロックに不良が有るか否かを判定する。例えば、判定部４４は、対応する被試験メモリ２００に入力されたデータと、対応する被試験メモリ２００から読み出したデータとを比較することにより、各データブロックに不良が有るか否かを判定する。
【００２３】
バッドブロックメモリ２４は、対応する被試験メモリ２００の記憶領域のうち、不良が存在するバッドブロックのアドレスを格納する。つまり、バッドブロックメモリ２４は、判定部４４において不良が存在すると判定されたデータブロックのアドレスを格納する。このとき、バッドブロックメモリ２４は、判定部４４が判定したデータブロックのアドレスを、ＡＬＰＧ１０から受け取ってよい。
【００２４】
次に、被試験メモリ２００に出荷用のパターンを書き込む場合について説明する。パターンメモリ３２は、出荷用のパターンに応じた試験パターンを予め格納する。各テストボード２０のパターンメモリ３２は、同一の試験パターンを格納してよく、また異なる試験パターンを格納してもよい。ＡＬＰＧ１０は、パターンメモリ３２が格納した試験パターンを書き込むべき被試験メモリ２００のアドレスを順次出力する。当該アドレスは、被試験メモリ２００及び各テストボード２０のＢＢＭアドレス選択部２２に入力される。
【００２５】
ポインタ部２８は、ＡＬＰＧ１０が出力する被試験メモリ２００のアドレスに同期して、パターンメモリ３２の各アドレスを順次指定し、パターンメモリ３２に試験パターンを出力させる。例えば、ＡＬＰＧ１０は、被試験メモリ２００のアドレスの出力を開始すると同時に、ポインタ部２８を動作させる制御信号をポインタ部２８に出力する。ポインタ部２８は、当該制御信号を受け取ってから、ＡＬＰＧ１０がアドレスを出力する周期と略同一の周期で、パターンメモリ３２のアドレスを出力する。例えば、ポインタ部２８は、パターンメモリ３２のアドレスを順次インクリメントして指定してよい。
【００２６】
波形成形部３４は、パターンメモリ３２が出力する試験パターンに基づいて、被試験メモリ２００に入力する信号を成形し、データ選択部３６及びドライバ３８を介して被試験メモリ２００に入力する。被試験メモリ２００にバッドブロックが無い場合、以上の動作により、パターンメモリ３２が格納した試験パターンを、全て被試験メモリ２００に格納することができる。
【００２７】
ＢＢＭアドレス選択部２２は、ＡＬＰＧ１０から受け取ったアドレスを、バッドブロックメモリ２４に対するアドレスに変換する。ポインタ制御部２６は、ＡＬＰＧ１０が出力した被試験メモリ２００のアドレスが、バッドブロックメモリ２４に格納されたバッドブロックのアドレスのいずれかに一致した場合に、ポインタ部２８が出力するアドレスを同一に保持した状態で、ＡＬＰＧ１０に被試験メモリ２００の次のアドレスを出力させる。例えば、ポインタ制御部２６は、ＡＬＰＧ１０が出力した被試験メモリ２００のアドレスが、バッドブロックメモリ２４に格納されたバッドブロックのアドレスのいずれかに一致した場合に、ポインタ部２８におけるアドレスのインクリメントを禁止する。また、ポインタ制御部２６は、ＡＬＰＧ１０が出力した被試験メモリ２００のアドレスが、バッドブロックメモリ２４に格納されたバッドブロックのアドレスのいずれにも一致しない場合には、ポインタ部２８が次のアドレスを出力することを禁止しない。
【００２８】
また、被試験メモリ２００にデータを書き込む場合、ＡＬＰＧ１０は、波形成形部４０及びドライバ４２を介して、データの書き込みを許可するライトイネーブル信号を被試験メモリ２００に供給する。ここで、ＡＬＰＧ１０が出力した被試験メモリ２００のアドレスが、バッドブロックメモリ２４に格納されたバッドブロックのアドレスのいずれかに一致した場合には、ポインタ制御部２６は、波形成形部４０がライトイネーブル信号を出力することを禁止する。
【００２９】
このように、被試験メモリ２００に入力するアドレスと、パターンメモリ３２に入力するアドレスとをそれぞれ独立して制御することにより、被試験メモリ２００におけるバッドブロックをスキップして、不良のないデータブロックを選択して、書き込むべきデータを書き込むことができる。このため、バッドブロックが存在する被試験メモリ２００に対しても、全てのデータを書き込むことができる。つまり、出荷用のデータを書き込む場合に、予め不良の無い被試験メモリ２００を選別する必要がなく、試験の歩留まりを向上させることができる。
【００３０】
また、ＡＬＰＧ１０は、パターンメモリのアドレスをランダムに指定するランダムアドレスを更に生成してよい。また、ポインタ部２８は、パターンメモリ３２のアドレスをシリアルに指定するシリアルアドレスを生成する。この場合、当該ランダムアドレス及び当該シリアルアドレスは、ＰＭアドレス選択部３０に入力される。
【００３１】
ＰＭアドレス選択部３０は、被試験メモリ２００のバッドブロックを検出する場合に、パターンメモリ３２に予め格納した試験パターンを用いるか、又はランダムな試験パターンを用いるかに応じて、シリアルアドレス又はランダムアドレスのいずれかを選択する。ＰＭアドレス選択部３０が、いずれのアドレスを選択するかは、使用者が予め設定してよい。
【００３２】
このような構成により、被試験メモリ２００のバッドブロックを検出する場合に、予め格納した試験パターンを用いるか、又はランダムな試験パターンを用いるかを選択することができる。例えば、パターンメモリ３２が、被試験メモリ２００を搭載する装置で使用するデータパターンを、試験パターンとして格納している場合に、当該試験パターンを用いて、ランダムな試験パターンを生成することができる。ＰＭアドレス選択部３０は、被試験メモリ２００のバッドブロックを検出する場合にランダムアドレスを選択し、被試験メモリ２００に出荷用のデータを書き込む場合にシリアルアドレスを選択してよい。
【００３３】
また、ＡＬＰＧ１０は、被試験メモリ２００のバッドブロックを検出する場合に、被試験メモリ２００に入力する試験パターンを生成するパターン発生部として更に機能してよい。データ選択部３６は、ＡＬＰＧ１０が生成する試験パターン、又はパターンメモリ３２が出力する試験パターンのいずれかを選択して、被試験メモリ２００に入力する。例えば、データ選択部３６は、被試験メモリ２００のバッドブロックを検出する場合にＡＬＰＧ１０から受け取る試験パターンを選択し、被試験メモリ２００に出荷用のデータを書き込む場合にパターンメモリ３２から受け取る試験パターンを選択してよい。
【００３４】
図２は、試験装置１００の動作の一例を示す図である。本例においては、被試験メモリ２００に出荷用のデータを書き込む場合の動作を説明する。図１において説明したように、バッドブロックメモリ２４は、被試験メモリ２００の各データブロックに不良が存在するか否かを示す情報を格納する。
【００３５】
ＢＢＭアドレス選択部２２は、ＡＬＰＧ１０が出力する被試験メモリ２００のアドレスと対応するデータブロックの良否情報を、バッドブロックメモリ２４からポインタ制御部２６に出力させる。ポインタ制御部２６は、当該アドレスに対応するデータブロックがバッドブロックである場合、ポインタ部２８がアドレスをインクリメントすることを禁止する。つまり、当該アドレスに対応するデータブロックがバッドブロックである場合、パターンメモリ３２は、被試験メモリ２００に次のアドレスが入力されるまで同一のデータを出力する。このような動作により、被試験メモリ２００には、パターンメモリ３２が格納した試験パターンの各データが、不良の無いデータブロックに順次書き込まれる。
【００３６】
図３は、各テストボード２０の動作の一例を示すタイミングチャートである。本例においては、複数の被試験メモリ２００（ＤＵＴ１〜ＤＵＴ３）に同一の出荷用のデータ（Ｄａｔａ１〜Ｄａｔａ４）を書き込む場合の動作を説明する。また、図３においては、ＡＬＰＧ１０が被試験メモリ２００のアドレスを生成する周期を点線で示す。つまり、点線で示される各周期において、ＡＬＰＧ１０は、被試験メモリ２００の異なるアドレスを生成する。
【００３７】
ＤＵＴ１〜ＤＵＴ３に対応する各テストボードの動作は、図１及び図２において説明した通りである。つまり、各テストボード２０は、被試験メモリ２００におけるバッドブロックをスキップして、不良のないデータブロックを選択して、データを書き込む。また、図３において「ＢＢＭ」は、各周期においてＡＬＰＧ１０が生成するアドレスに対応するデータブロックについて、各バッドブロックメモリ２４が格納している良否情報を示す。また、「ＷＥ」は、ドライバ４２が被試験メモリ２００に供給するライトイネーブル信号であり、「書き込みデータ」は、ドライバ３８が被試験メモリ２００に書き込むデータを示す。
【００３８】
各被試験メモリ２００に対応するポインタ制御部２６は、各周期においてＡＬＰＧ１０から与えられる被試験メモリ２００のアドレスが、対応する被試験メモリ２００のバッドブロックメモリのアドレスか否かに応じて、波形成形部４０が出力するライトイネーブル信号、及びポインタ部２８が出力するパターンメモリ３２のアドレスを、被試験メモリ２００毎にそれぞれ独立に制御する。
【００３９】
例えば、ＤＵＴ１において、第１、第４、第５、第７、第９周期に対応する被試験メモリ２００のアドレスが、バッドブロックのアドレスでない場合、ＤＵＴ１に対応するポインタ制御部２６は、当該各周期において、ドライバ４２にライトイネーブル信号を出力させる。また、当該ポインタ制御部２６は、当該各周期の次の周期で、ポインタ部２８に次のアドレスを出力させる。このような動作により、当該各周期において、被試験メモリ２００に書き込むべきデータ（Ｄａｔａ１〜Ｄａｔａ４）が、被試験メモリ２００に書き込まれる。また、本例においては、第７周期において、全てのデータが被試験メモリ２００に書き込まれるので、第８周期以降は、被試験メモリ２００に書き込み禁止データが入力される。書き込み禁止データは、被試験メモリ２００の各セルの初期値を示すデータであり、例えばＨレベルに固定されたデータである。当該書き込み禁止データは、パターンメモリ３２において、書き込むべきデータに続いて格納される。
【００４０】
これに対し、例えばＤＵＴ３においては、第１〜第５周期に対応する被試験メモリ２００のアドレスが、バッドブロックのアドレスでない。この場合、ＤＵＴ３に対しては、第４周期において、全てのデータが被試験メモリ２００に書き込まれる。このため、第５周期以降は、被試験メモリ２００に書き込み禁止データが入力される。
【００４１】
このように、各被試験メモリ２００のバッドブロックの情報を、対応するテストボード２０のバッドブロックメモリ２４にそれぞれ格納することにより、バッドブロックが存在するアドレスが異なる複数の被試験メモリ２００を同時に試験することができる。即ち、複数の被試験メモリ２００に対して、各テストボード２０において、対応する被試験メモリ２００のバッドブロック情報に応じて各データの入力タイミングを独立に制御することにより、バッドブロックが存在するアドレスが異なる複数の被試験メモリ２００に対して、同一のデータを同時に書き込むことができる。これにより、試験の効率を向上させることができる。
【００４２】
図４は、所定のデータパターンが書き込まれた半導体メモリを製造する製造方法の一例を示すフローチャートである。本例における製造方法は、図１から図３において説明した試験装置を用いて、所定のデータパターンが書き込まれた半導体メモリを製造する。
【００４３】
まず、準備段階Ｓ１０２において、半導体メモリを準備する。例えば、半導体メモリとして、データストレージタイプのフラッシュメモリを準備する。次に、判定段階Ｓ１０４において、半導体メモリの記憶領域のうち、使用することができないバッドブロックを判定する。判定段階Ｓ１０４は、図１に関連して説明した判定部４４を用いて行ってよい。また、判定段階Ｓ１０４において判定されたバッドブロックのアドレスは、バッドブロックメモリ２４に格納される。
【００４４】
次に、書き込み段階Ｓ１０６〜Ｓ１１６において、半導体メモリの記憶領域のうち、バッドブロック以外の領域に、所定のデータパターンを書き込む。まず、パターン準備段階Ｓ１０６において、パターンメモリ３２に、当該当該データパターンを格納する。次に、ポインタ段階Ｓ１０８において、パターンメモリ３２の各アドレスを順次指定するアドレスを生成し、パターンメモリ３２に入力する。ポインタ段階Ｓ１０８は、図１に関連して説明したポインタ部２８を用いて行ってよい。
【００４５】
次に、アドレス生成段階Ｓ１１０において、データパターンを書き込むべき半導体メモリのアドレスを順次生成する。アドレス生成段階Ｓ１１０は、図１に関連して説明したＡＬＰＧ１０を用いて行ってよい。また、Ｓ１０８及びＳ１１０においては、半導体メモリのアドレスと、パターンメモリのアドレスとを同期して生成する。
【００４６】
次に、アドレス生成段階Ｓ１１０において生成した半導体メモリのアドレスが、バッドブロックのアドレスのいずれかと一致するか否かを判定する（Ｓ１１２）。半導体メモリのアドレスが、バッドブロックのアドレスと一致した場合、ポインタ段階Ｓ１０８において出力するパターンメモリ３２のアドレスを同一に保持した状態で、アドレス生成段階Ｓ１１０において出力する半導体メモリのアドレスを次のアドレスに変更させる。半導体メモリのアドレスが、バッドブロックのアドレスと一致しない場合、当該半導体メモリのアドレスに、パターンメモリ３２が出力するデータを書き込む（Ｓ１１４）。
【００４７】
次に、半導体メモリに書き込むべきデータの全てを書き込んだか否かを判定する（Ｓ１１４）。全てのデータの書き込みが終了していない場合、Ｓ１０８〜Ｓ１１６の処理を繰り返す。全てのデータの書き込みが終了している場合、半導体メモリの製造を終了する。
【００４８】
このような製造方法により、バッドブロックを有する半導体メモリに対しても、所定のデータパターンの全てを書き込むことができる。このため、バッドブロックの無い半導体メモリを予め選別する必要がなく、製造の歩留まりを向上させることができる。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５０】
以上から明らかなように、本発明によれば、バッドブロックを有するメモリに対しても、所定のデータパターンの全てを効率よく書き込むことができる。このため、バッドブロックの無いメモリを予め選別する必要がなく、被試験メモリの試験の歩留まり、又は製造の歩留まりを向上させることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】試験装置１００の動作の一例を示す図である。
【図３】各テストボード２０の動作の一例を示すタイミングチャートである。
【図４】所定のデータパターンが書き込まれた半導体メモリを製造する製造方法の一例を示すフローチャートである。
【符号の説明】
【００５２】
１０・・・ＡＬＰＧ、２０・・・テストボード、２２・・・ＢＢＭアドレス選択部、２４・・・バッドブロックメモリ、２６・・・ポインタ制御部、２８・・・ポインタ部、３０・・・ＰＭアドレス選択部、３２・・・パターンメモリ、３４・・・波形成形部、３６・・・データ選択部、３８・・・ドライバ、４０・・・波形成形部、４２・・・ドライバ、４４・・・判定部、４６・・・コンパレータ、１００・・・試験装置、２００・・・被試験メモリ
【図１】
2007012221.tif 000003
【図２】
2007012221.tif 000004
【図３】
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【図４】
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