(57)【要約】【課題】複数のアナログ回路ブロックを内蔵する半導体集積回路の外部テストで、テスト用スイッチの制御と測定用印加信号の供給と測定結果の出力の制御とを実行する際に、半導体集積回路の外部端子数の増大を回避すること。【解決手段】テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅにより半導体集積回路ＩＣ＿Ｃｈｉｐは、テストモードに設定される。複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…には、テストモードでの信号経路と通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮが接続される。外部から複数ビットのテスト制御信号ＤＩがシリアル転送されるテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、複数のテスト用スイッチ回路をシーケンシャルに活性化する。複数のアナログ回路ブロックでは、順番に外部測定用印加信号Ｔｆｄの供給と測定結果Ｔｄｅｔの外部出力の制御が実行される。【選択図】図１
2007187489.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路は、通常動作モードとテストモードの二つの動作モードを有してなり、
前記半導体集積回路の外部から供給されるテストモード指定信号に応答して、前記半導体集積回路は前記テストモードの動作モードに設定され、
前記半導体集積回路は、前記通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロックを含んでなり、
前記複数のアナログ回路ブロックのそれぞれは、差動増幅器と、前記差動増幅器に接続された複数の抵抗と、前記差動増幅器に接続された容量とを含んでなり、
前記複数のアナログ回路ブロックには、前記半導体集積回路の前記テストモードでの信号経路と前記通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路が接続されてなり、
前記半導体集積回路は、前記複数のテスト用スイッチ回路に接続されたテスト制御インターフェース回路を含んでなり、
前記テストモードの動作モードにおいて、前記複数のテスト用スイッチ回路は、前記半導体集積回路の外部から前記テスト制御インターフェース回路を介して制御され、
前記テストモードの動作モードにおいて、前記テスト制御インターフェース回路は、前記複数のアナログ回路ブロックに接続された前記複数のテスト用スイッチ回路をシーケンシャルに活性化することにより、前記複数のアナログ回路ブロックでは順番に前記半導体集積回路の外部からの測定用印加信号の供給と測定結果の前記半導体集積回路の外部への出力の制御が実行され、
前記複数のアナログ回路ブロックのそれぞれのテストにおいて、前記テスト制御インターフェース回路は外部からシリアル転送される複数ビットのテスト制御信号を受信する半導体集積回路。
【請求項２】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのそれぞれのアナログ回路ブロックのテストにおいて、前記測定用印加信号の前記供給と前記測定結果の前記出力の制御のために前記複数のテスト用スイッチ回路のそれぞれを構成する複数のテスト用スイッチのオン・オフを制御するスイッチ制御ビット情報を含む請求項１に記載の半導体集積回路。
【請求項３】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報を含む請求項１に記載の半導体集積回路。
【請求項４】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報を含む請求項２に記載の半導体集積回路。
【請求項５】
前記テスト制御インターフェース回路と前記複数のテスト用スイッチ回路との間には複数のテスト用制御回路が接続され、
前記複数のテスト用制御回路のそれぞれが前記複数のテスト用スイッチ回路のそれぞれを構成する前記複数のテスト用スイッチのオン・オフを制御する請求項２に記載の半導体集積回路。
【請求項６】
前記半導体集積回路の外部から前記テスト制御インターフェース回路へシリアル転送される前記複数ビットのテスト制御信号は前記半導体集積回路の外部からの略一定の周波数のクロック信号に同期して転送される請求項２に記載の半導体集積回路。
【請求項７】
前記テストモードの動作モードにおいて、前記テスト制御インターフェース回路へ略一定の前記周波数の前記クロック信号に同期して外部から前記複数ビットの前記テスト制御信号がシリアル転送される際には、前記テスト制御インターフェース回路には所定のレベルのストローブ信号が供給される請求項６に記載の半導体集積回路。
【請求項８】
前記所定のレベルのストローブ信号は、前記所定のレベルのチップ選択信号である請求項７に記載の半導体集積回路。
【請求項９】
前記テストモードの動作モードにおいて前記複数ビットの前記テスト制御信号がシリアル転送される前記テスト制御インターフェース回路の外部端子は、前記通常動作モードにおける前記半導体集積回路の内部の通常回路の外部信号端子と共用ピンとなっている請求項２から請求項８のいずれかに記載の半導体集積回路。
【請求項１０】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項２から請求項８のいずれかに記載の半導体集積回路。
【請求項１１】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項９に記載の半導体集積回路。
【請求項１２】
半導体集積回路は、通常動作モードとテストモードの二つの動作モードを有してなり、
前記半導体集積回路の外部から供給されるテストモード指定信号に応答して、前記半導体集積回路は前記テストモードの動作モードに設定され、
前記半導体集積回路は、前記通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロックを含んでなり、
前記複数のアナログ回路ブロックには、前記半導体集積回路の前記テストモードでの信号経路と前記通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路が接続されてなり、
前記半導体集積回路は、前記複数のテスト用スイッチ回路に接続されたテスト制御インターフェース回路を含んでなり、
前記テストモードの動作モードにおいて、前記複数のテスト用スイッチ回路は、前記半導体集積回路の外部から前記テスト制御インターフェース回路を介して制御され、
前記テストモードの動作モードにおいて、前記テスト制御インターフェース回路は、前記複数のアナログ回路ブロックに接続された前記複数のテスト用スイッチ回路をシーケンシャルに活性化することにより、前記複数のアナログ回路ブロックでは順番に前記半導体集積回路の外部からの測定用印加信号の供給と測定結果の前記半導体集積回路の外部への出力の制御が実行され、
前記複数のアナログ回路ブロックのそれぞれのテストにおいて、前記テスト制御インターフェース回路は外部からシリアル転送される複数ビットのテスト制御信号を受信する半導体集積回路。
【請求項１３】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのそれぞれのアナログ回路ブロックのテストにおいて、前記測定用印加信号の前記供給と前記測定結果の前記出力の制御のために前記複数のテスト用スイッチ回路のそれぞれを構成する複数のテスト用スイッチのオン・オフを制御するスイッチ制御ビット情報を含む請求項１２に記載の半導体集積回路。
【請求項１４】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報を含む請求項１２に記載の半導体集積回路。
【請求項１５】
前記複数ビットのテスト制御信号は、前記複数のアナログ回路ブロックのいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報を含む請求項１３に記載の半導体集積回路。
【請求項１６】
前記テスト制御インターフェース回路と前記複数のテスト用スイッチ回路との間には複数のテスト用制御回路が接続され、
前記複数のテスト用制御回路のそれぞれが前記複数のテスト用スイッチ回路のそれぞれを構成する前記複数のテスト用スイッチのオン・オフを制御する請求項１３に記載の半導体集積回路。
【請求項１７】
前記半導体集積回路の外部から前記テスト制御インターフェース回路へシリアル転送される前記複数ビットのテスト制御信号は前記半導体集積回路の外部からの略一定の周波数のクロック信号に同期して転送される請求項１３に記載の半導体集積回路。
【請求項１８】
前記テストモードの動作モードにおいて、前記テスト制御インターフェース回路へ略一定の前記周波数の前記クロック信号に同期して外部から前記複数ビットの前記テスト制御信号がシリアル転送される際には、前記テスト制御インターフェース回路には所定のレベルのストローブ信号が供給される請求項１７に記載の半導体集積回路。
【請求項１９】
前記所定のレベルのストローブ信号は、前記所定のレベルのチップ選択信号である請求項１８に記載の半導体集積回路。
【請求項２０】
前記テストモードの動作モードにおいて前記複数ビットの前記テスト制御信号がシリアル転送される前記テスト制御インターフェース回路の外部端子は、前記通常動作モードにおける前記半導体集積回路の内部の通常回路の外部信号端子と共用ピンとなっている請求項１３から請求項１９のいずれかに記載の半導体集積回路。
【請求項２１】
前記テストモードの動作モードにおいて外部から前記テスト制御インターフェース回路へ前記所定のレベルの前記ストローブ信号と前記略一定の周波数の前記クロック信号とがそれぞれ供給される前記テスト制御インターフェース回路の外部端子は、前記通常動作モードにおける前記半導体集積回路の内部の前記通常回路の外部信号端子と共用ピンとなっている請求項１８に記載の半導体集積回路。
【請求項２２】
前記半導体集積回路は前記テスト制御インターフェース回路に接続されたＤ／Ａ変換器とＡ／Ｄ変換器とを含んでなり、
前記Ｄ／Ａ変換器は前記テスト制御インターフェース回路に外部から供給されたシリアル転送された前記複数ビットの前記テスト制御信号の測定用ディジタル情報を測定用アナログ情報に変換するものであって、変換された前記測定用アナログ情報は、前記複数のテスト用スイッチ回路から選択されたひとつのテスト用スイッチ回路を介して前記複数のアナログ回路ブロックから選択されたひとつのアナログ回路ブロックに印加され、
前記選択されたひとつのアナログ回路ブロックからのアナログ測定結果は、前記選択されたひとつのテスト用スイッチ回路を介して前記Ａ／Ｄ変換器によりディジタル測定結果に変換され、変換された前記ディジタル測定結果は前記テスト制御インターフェース回路からテスト出力信号として複数ビットのシリアル信号により外部に転送される請求項１３から請求項１９のいずれかに記載の半導体集積回路。
【請求項２３】
前記テストモードの動作モードにおいて前記複数ビットの前記テスト制御信号がシリアル転送される前記テスト制御インターフェース回路の外部端子は、前記通常動作モードにおける前記半導体集積回路の内部の通常回路の外部信号端子と共用ピンとなっている請求項２２に記載の半導体集積回路。
【請求項２４】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項１３から請求項１９のいずれかに記載の半導体集積回路。
【請求項２５】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項２０に記載の半導体集積回路。
【請求項２６】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項２１に記載の半導体集積回路。
【請求項２７】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項２２に記載の半導体集積回路。
【請求項２８】
前記通常動作の動作モードにおいて前記複数のアナログ回路ブロックは並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロックは複数の出力を並列に出力可能である請求項２３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、アナログ回路を内蔵する半導体集積回路の外部からのテストを可能とするのに有益な技術に関する。
【背景技術】
【０００２】
アナログ回路を内蔵する半導体集積回路は、アナログ回路の技術の進歩によって、半導体集積回路の外部回路素子を半導体チップ内部に内蔵する傾向となっている。これによって、半導体集積回路を搭載するシステムのコストを低減する一方、外部回路素子を低減してシステムのコンパクト化と信頼性を向上している。
【０００３】
一方、下記の非特許文献１に記載されているように、アナログ半導体集積回路の複数のアナログ回路ブロックの間に外部からのテストを容易とするためのスイッチを挿入するテスト技術（ＤＦＴ；Ｄｅｓｉｇｎ−ｆｏｒ−Ｔｅｓｔ）が提案されている。複数のアナログ回路ブロックは、通常動作モードの一つの信号経路の上で直列に接続されている。二つのアナログ回路ブロックの接続がブレークされ、この一つのブレーク点に二つの直列接続のテスト用スイッチが挿入される。二つのアナログ回路ブロックの入出力間に挿入され直列接続された二つのテスト用スイッチは、テストバスに接続されている。また、このテスト用スイッチは、テストバスと並列に設けられたディジタル制御線の上で直列接続された二つのフリップフロップにより制御される。二つのアナログ回路ブロックの一方の出力は、テスト用スイッチの一方によって通常動作モードの信号経路から分離される。二つのアナログ回路ブロックの他方の入力は、テスト用スイッチの他方によってテストバスに接続される。このようにして、一方のアナログ回路ブロックと独立に、テストバスと他方のテスト用スイッチとを介して他方のアナログ回路ブロックを外部からテストすることが可能となる。
【０００４】
【非特許文献１】Ａ．Ｈ．Ｂｒａｔｔ  ｅｔ  ａｌ，”Ａ  Ｄｅｓｉｇｎ−Ｆｏｒ−Ｔｅｓｔ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｏｐｔｉｍｉｓｉｎｇ  Ａｎａｎｌｏｇｕｅ  ａｎｄ  Ｍｉｘｅｄ  Ｓｉｇｎａｌ  ＩＣ  Ｔｅｓｔ“  Ｅｕｒｏｐｅａｎ  Ｄｅｓｉｇｎ  ａｎｄ  Ｔｅｓｔ  Ｃｏｎｆｅｒｅｎｃｅ，  １９９５．  ＥＤ＆ＴＣ  １９９５  Ｐｒｏｃｅｅｄｉｎｇｓ，  ６−９  Ｍａｒｃｈ  １９９５  ＰＰ．２４~３３．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明に先立って、本発明者等は本発明に先立って、下記のような検討を行った。
【０００６】
すなわち、本発明者等は本発明に先立って、半導体集積回路の外部回路素子を半導体チップ内部に内蔵するような開発を行った。この外部回路素子は、半導体チップ内部の差動増幅器と接続される分圧抵抗と、差動増幅器の発振防止用の位相補償回路を構成する容量と抵抗などの受動素子である。しかし、これらの受動素子の半導体チップ内部への内蔵により、半導体チップ内部の差動増幅器の反転入力端子と非反転入力端子と出力端子は半導体チップ外部に直接導出されなくなった。一方、従来の製品では、半導体チップ内部の差動増幅器の反転入力端子と非反転入力端子と出力端子は、半導体チップ外部に直接導出されていた。また、差動増幅器の重要な特性のひとつとして、差動入力オフセット電圧である。理想的な差動増幅器は、反転入力端子と非反転入力端子との間の差動入力電位差がゼロボルトの時には、差動増幅器の二つの差動トランジスタの電流が等しくバランスすることになる。しかし、二つの差動トランジスタの特性の不揃いによって、二つの差動トランジスタの電流が等しくバランスする差動入力電位差がゼロボルトではない差動入力オフセット電圧となる。実際の製品の量産後のテストでは、製品の差動入力オフセット電圧が許容値より小さい時には製品は良品として出荷され、許容値より大きい時には製品は不良品としてスクリーニングされる。半導体チップ内部の差動増幅器の反転入力端子と非反転入力端子と出力端子は、半導体チップ外部に直接導出されていたので、従来の製品では差動入力オフセット電圧のテストは外部の自動テスト装置によって簡単に実施できた。しかし、受動素子の半導体チップ内部への内蔵により、開発製品では半導体チップ内部の差動増幅器の反転入力端子と非反転入力端子と出力端子は半導体チップ外部に直接導出されなくなった。その結果、開発製品では差動入力オフセット電圧のテストは外部の自動テスト装置によって簡単に実施できなくなると言う問題が明らかとなった。差動入力オフセット電圧のテストでは、差動増幅器の非反転入力端子に外部から測定用印加電圧を供給する一方、反転入力端子と出力端子との短絡接続ノードから外部への測定結果の出力電圧を出力することが必要となる。しかし、上記の開発製品では非反転入力端子への測定用印加電圧の供給と短絡接続ノードからの測定結果の出力が不可能となった。
【０００７】
前記非特許文献１で提案されているＤＦＴ技術は、アナログ半導体集積回路の複数のアナログ回路ブロックのそれぞれをテスト用スイッチにより分離することにより、１個のアナログ回路ブロックを外部からテストするものである。しかし、受動素子の半導体チップ内部への内蔵によって、測定用印加電圧の供給と測定結果の出力が困難となったことへの対応に関しては、前記非特許文献１には記載がない。
【０００８】
さらに、半導体集積回路が通常動作モードの一つの信号経路の上で直列接続されていない複数のアナログ回路ブロックを含む場合に、非直列接続の複数のアナログ回路ブロックの測定用印加電圧の供給と測定結果の出力を、半導体集積回路の外部からどのように実行するかに関しても、前記非特許文献１には記載がない。非直列接続の複数のアナログ回路ブロックの測定用印加電圧の供給と測定結果の出力を、半導体集積回路の複数の外部端子から並列に実行するのが一番単純な方法である。しかし、この単純な方法でも同様に、半導体集積回路の外部端子数が増大して半導体集積回路が高コストとなると言う問題が明らかとされた。
【０００９】
従って、本発明は、上記のような本発明者らによる背景技術に関する検討結果を基にしてなされたものである。従って、本発明の目的とするところは、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、テスト用スイッチの制御と測定用印加信号の供給と測定結果の出力の制御とを半導体集積回路の外部から実行するに際し半導体集積回路の外部端子数の増大を回避することにある。また、本発明のその他の目的は、半導体集積回路が高コストとなることを回避することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１２】
すなわち、本発明のひとつの形態による半導体集積回路（ＩＣ＿Ｃｈｉｐ）は、通常動作モードとテストモードの二つの動作モードを有する。半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部から供給されるテストモード指定信号（Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅ）に応答して、半導体集積回路（ＩＣ＿Ｃｈｉｐ）はテストモードの動作モードに設定される。半導体集積回路（ＩＣ＿Ｃｈｉｐ）は、通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）を含む。この複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれは、差動増幅器（ＤＡ１）と、この差動増幅器（ＤＡ１）に接続された例えば分圧回路を構成する複数の抵抗（Ｒ１１、Ｒ１２、Ｒ１３）と、この差動増幅器（ＤＡ１）に接続された例えば発振防止用の位相補償回路を構成する容量（Ｃ１１、Ｃ１２）を含む。この複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）には、半導体集積回路のテストモード（ＩＣ＿Ｃｈｉｐ）での信号経路と通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）が接続されている。半導体集積回路（ＩＣ＿Ｃｈｉｐ）は、複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）に接続されたテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）を含む。テストモードの動作モードにおいて、この複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）は、半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部からテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）を介して制御される。テストモードの動作モードにおいて、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）に接続された複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）をシーケンシャルに活性化する。それにより、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）では、順番に半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部からの測定用印加信号（Ｔｆｄ）の供給と測定結果（Ｔｄｅｔ）の半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部への出力の制御が実行される。更に、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれのテストにおいて、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は外部からシリアル転送される複数ビットのテスト制御信号（ＤＩ）を受信する。
【００１３】
本発明の前記ひとつの形態の手段によれば、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）では外部から順番に測定用印加信号（Ｔｆｄ）の供給と測定結果（Ｔｄｅｔ）の出力の制御が実行され、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれのテストではテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は外部からシリアル転送される複数ビットのテスト制御信号（ＤＩ）を受信する。従って、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、半導体集積回路の外部端子数の増大を回避することができる（図１、図２、図３、図４参照）。
【００１４】
本発明の具体的な形態では、複数ビットのテスト制御信号（ＤＩ）は、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれのアナログ回路ブロックのテストにおいて、測定用印加信号の供給と測定結果の出力の制御のために複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）の一つのテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１）を構成する複数のテスト用スイッチ（ＴＳＷ１１…ＴＳＷ１４）のオン・オフを制御するスイッチ制御ビット情報（ＴＳＣＢＩ）を含む（図１、図２、図３、図４参照）。
【００１５】
本発明の具体的な形態では、複数ビットのテスト制御信号（ＤＩ）は、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報（ＴＴＢＩ）を含む（図１、図２、図３、図４参照）。
【００１６】
本発明の具体的な形態では、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）と複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）との間には複数のテスト用制御回路（Ｔｃｎｔ１…ＴｃｎｔＮ）が接続され、複数のテスト用制御回路（Ｔｃｎｔ１…ＴｃｎｔＮ）のそれぞれが複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）のそれぞれを構成する複数のテスト用スイッチ（ＴＳＷ１１…ＴＳＷ１４）のオン・オフを制御する（図１、図２、図３、図４参照）。
【００１７】
本発明の具体的な形態では、外部からテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）へシリアル転送される複数ビットのテスト制御信号（ＤＩ）は外部からの略一定の周波数のクロック信号（ＣＬＫ）に同期して転送される。その結果、テストの条件設定に際して対ノイズ性を改善することが可能となる（図１、図２、図３、図４参照）。
【００１８】
本発明のより具体的な形態では、テストモードの動作モードにおいて、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）へ略一定の周波数のクロック信号（ＣＬＫ）に同期して外部から複数ビットのテスト制御信号（ＤＩ）がシリアル転送される際には、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）には所定のレベルのストローブ信号が供給される。この所定のレベルのストローブ信号は、例えばハイレベルのチップ選択信号（ＣＳ）である。その結果、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）には、チップ選択信号（ＣＳ）と、略一定の周波数のクロック信号（ＣＬＫ）と、シリアル転送の複数ビットのテスト制御信号（ＤＩ）とが供給される。従って、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は、所謂３線式シリアル・インターフェースとなり、テストの条件設定に際して対ノイズ性を改善することが可能となる（図１、図２、図３、図４参照）。
【００１９】
本発明の他のより具体的な形態では、テストモードの動作モードにおいて複数ビットのテスト制御信号（ＤＩ）がシリアル転送されるテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）の外部端子（Ｔ３）は、通常動作モードにおける半導体集積回路（ＩＣ＿Ｃｈｉｐ）の内部の通常回路（Ｌｏｇ＿Ｃｉｒ）の外部信号端子と共用ピンとなっている。従って、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、半導体集積回路の外部端子数の増大を回避することができる（図５参照）。
【００２０】
本発明の他のより具体的な形態では、通常動作の動作モードにおいて複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）は並列動作が可能であって、前記並列動作により前記複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）は複数の出力（ＶＯＵＴ１…ＶＯＵＴｎ）を並列に出力可能である（図１参照）。
【００２１】
本発明の他のひとつの形態による半導体集積回路（ＩＣ＿Ｃｈｉｐ）も、通常動作モードとテストモードの二つの動作モードを有する。半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部から供給されるテストモード指定信号（Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅ）に応答して、半導体集積回路（ＩＣ＿Ｃｈｉｐ）はテストモードの動作モードに設定される。半導体集積回路（ＩＣ＿Ｃｈｉｐ）は、通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）を含む。この複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）には、半導体集積回路のテストモード（ＩＣ＿Ｃｈｉｐ）での信号経路と通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）が接続されている。半導体集積回路（ＩＣ＿Ｃｈｉｐ）は、複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）に接続されたテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）を含む。テストモードの動作モードにおいて、この複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）は、半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部からテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）を介して制御される。テストモードの動作モードにおいて、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）に接続された複数のテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ）をシーケンシャルに活性化する。それにより、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）では、順番に半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部からの測定用印加信号（Ｔｆｄ）の供給と測定結果（Ｔｄｅｔ）の半導体集積回路（ＩＣ＿Ｃｈｉｐ）の外部への出力の制御が実行される。更に、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれのテストにおいて、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は外部からシリアル転送される複数ビットのテスト制御信号（ＤＩ）を受信する。
【００２２】
本発明の前記他のひとつの形態の手段によれば、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）では外部から順番に測定用印加信号（Ｔｆｄ）の供給と測定結果（Ｔｄｅｔ）の出力の制御が実行され、複数のアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ）のそれぞれのテストではテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）は外部からシリアル転送される複数ビットのテスト制御信号（ＤＩ）を受信する。従って、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、半導体集積回路の外部端子数の増大を回避することができる（図５参照）。
【００２３】
また、更に、本発明の他の具体的な形態では、テストモードの動作モードにおいて複数ビットのテスト制御信号（ＤＩ）がシリアル転送されるテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）の外部端子（Ｔ３）は、通常動作モードにおける半導体集積回路（ＩＣ＿Ｃｈｉｐ）の内部の通常回路（Ｌｏｇ＿Ｃｉｒ）の外部信号端子と共用ピンとなっている。従って、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、半導体集積回路の外部端子数の増大を回避することができる（図５参照）。
【００２４】
本発明の他の具体的な形態では、テストモードの動作モードにおいて外部からテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）へ所定のレベルのストローブ信号（ＣＳ）と略一定の周波数のクロック信号（ＣＬＫ）とがそれぞれ供給されるテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）の外部端子（Ｔ１、Ｔ２）は、通常動作モードにおける半導体集積回路（ＩＣ＿Ｃｈｉｐ）の内部の通常回路（Ｌｏｇ＿Ｃｉｒ）の外部信号端子と共用ピンとなっている（図５参照）。
【００２５】
本発明の他のより具体的な形態では、半導体集積回路（ＩＣ＿Ｃｈｉｐ）はテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）に接続されたＤ／Ａ変換器（ＤＡ）とＡ／Ｄ変換器（ＡＤ）とを含む。Ｄ／Ａ変換器（ＤＡ）はテスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）に供給された外部からシリアル転送された複数ビットのテスト制御信号（ＤＩ）の測定用ディジタル情報を測定用アナログ情報（Ｔｆｄ）に変換する。変換された測定用アナログ情報（Ｔｆｄ）は、ひとつのテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１）を介してひとつのアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１）に印加される。また、ひとつのアナログ回路ブロック（Ａｎｌｇ＿Ｃｉｒ１）からのアナログ測定結果（Ｔｄｅｔ）は、ひとつのテスト用スイッチ回路（Ｔｃｎｔ＿Ｓｗ１）を介してＡ／Ｄ変換器（ＡＤ）によりディジタル測定結果に変換される。このディジタル測定結果は、テスト制御インターフェース回路（Ｔｃｎｔ＿Ｉｎｔ）からテスト出力信号（ＤＩ）として複数ビットのシリアル信号により外部に転送される（図６参照）。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００２７】
すなわち、本発明によれば、非直列接続の複数のアナログ回路ブロックを内蔵する半導体集積回路の外部からのテストに際して、半導体集積回路の外部端子数の増大を回避することができる。
【発明を実施するための最良の形態】
【００２８】
≪テスト制御インターフェース回路を有する半導体集積回路の回路構成≫
図１は、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔと複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮとを有する本発明のひとつの実施形態による半導体集積回路の回路構成を示す図である。同図において、破線の内部の全ての回路素子は、半導体集積回路のひとつのシリコン半導体チップＩＣ＿Ｃｈｉｐの上に生成されている。半導体集積回路のひとつのシリコン半導体チップＩＣ＿Ｃｈｉｐの４辺の丸は、シリコン半導体チップＩＣ＿Ｃｈｉｐの内部回路と外部とを接続する外部端子を示している。シリコン半導体チップＩＣ＿Ｃｈｉｐの外部には、半導体集積回路のひとつのシリコン半導体チップＩＣ＿Ｃｈｉｐの良・不良を判別する自動テスト装置ＡＴＥが配置されている。半導体集積回路のひとつのシリコン半導体チップＩＣ＿Ｃｈｉｐと自動テスト装置ＡＴＥとは、外部端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５を介して接続されている。半導体集積回路ＩＣ＿Ｃｈｉｐは、通常動作モードとテストモードの二つの動作モードを有する。半導体集積回路ＩＣ＿Ｃｈｉｐの外部端子Ｔ６を介して外部から供給されるテストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅに応答して、半導体集積回路ＩＣ＿Ｃｈｉｐはテストモードの動作モードに設定される。例えば、テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅがハイレベルの時は、半導体集積回路ＩＣ＿Ｃｈｉｐはテストモードに設定されて、テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅがローレベルの時は、半導体集積回路ＩＣ＿Ｃｈｉｐは通常動作モードに設定される。
【００２９】
半導体集積回路ＩＣ＿Ｃｈｉｐは、通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮを含む。この複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮには、半導体集積回路ＩＣ＿Ｃｈｉｐのテストモードでの信号経路と通常動作モードでの信号経路とを切り換える複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮが接続されている。テストモードの動作モードにおいて、この複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮは、半導体集積回路ＩＣ＿Ｃｈｉｐの外部からテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔを介して制御される。テストモードの動作モードにおいて、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮに接続された複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮをシーケンシャルに活性化する。例えば、N個のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮの１番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１に接続された１番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１のみがテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔとテスト用制御回路Ｔｃｎｔ１とにより活性化され、その他のテスト用スイッチ回路は非活性化される。活性化された１番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１でスイッチＴＳＷ１１はオン状態、スイッチＴＳＷ１２はオフ状態、スイッチＴＳＷ１３とスイッチＴＳＷ１４とはオン状態とされる。スイッチＴＳＷ１３を介して供給された測定用印加信号ＴｆｄとスイッチＴＳＷ１４を介して出力される測定結果Ｔｄｅｔとの関係が自働テスト装置ＡＴＥにより判別されて、１番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１の差動増幅器ＤＡ１の差動入力オフセット電圧の良・不良が判別される。次に、N個のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮの２番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ２に接続された２番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ２のみがテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔとテスト用制御回路Ｔｃｎｔ２とにより活性化され、その他のテスト用スイッチ回路は非活性化される。活性化された２番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ２でスイッチＴＳＷ２１はオン状態、スイッチＴＳＷ２２はオフ状態、スイッチＴＳＷ２３とスイッチＴＳＷ２４とはオン状態とされる。スイッチＴＳＷ２３を介して供給された測定用印加信号ＴｆｄとスイッチＴＳＷ２４を介して出力される測定結果Ｔｄｅｔとの関係が自働テスト装置ＡＴＥにより判別されて、２番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ２の差動増幅器ＤＡ２の差動入力オフセット電圧の良・不良が判別される。最後に、N個のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのＮ番目のアナログ回路ブロックＡｎｌｇ＿ＣｉｒＮに接続されたＮ番目のテスト用スイッチ回路Ｔｃｎｔ＿ＳｗＮのみがテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔとテスト用制御回路Ｔｃｎｔｎとにより活性化され、その他のテスト用スイッチ回路は非活性化される。活性化されたＮ番目のテスト用スイッチ回路Ｔｃｎｔ＿ＳｗＮでスイッチＴＳＷｎ１はオン状態、スイッチＴＳＷｎ２はオフ状態、スイッチＴＳＷｎ３とスイッチＴＳＷｎ４とはオン状態とされる。スイッチＴＳＷｎ３を介して供給された測定用印加信号ＴｆｄとスイッチＴＳＷｎ４を介して出力される測定結果Ｔｄｅｔとの関係が自働テスト装置ＡＴＥにより判別されて、Ｎ番目のアナログ回路ブロックＡｎｌｇ＿ＣｉｒＮの差動増幅器ＤＡｎの差動入力オフセット電圧の良・不良が判別される。このようにして、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮでは、半導体集積回路ＩＣ＿Ｃｈｉｐの外部から順番に測定用印加信号Ｔｆｄの供給と測定結果Ｔｄｅｔの出力の制御が実行される。更に、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのそれぞれのテストにおいて、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは外部からシリアル転送される複数ビットのテスト制御信号ＤＩを受信する。複数ビットのテスト制御信号ＤＩは、図４に示すようにまず複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのいずれのアナログ回路ブロックがテストターゲットであるのかを指定するテストターゲットビット情報ＴＴＢＩを含む。更に、複数ビットのテスト制御信号ＤＩは、図４に示すように次に複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのそれぞれのアナログ回路ブロックのテストにおいて、測定用印加信号の供給と測定結果の出力の制御のために複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮのそれぞれを構成する複数のテスト用スイッチＴＳＷ１１、ＴＳＷ１２、ＴＳＷ１３、ＴＳＷ１４…ＴＳＷｎ１、ＴＳＷｎ２、ＴＳＷｎ３、ＴＳＷｎ４のオン・オフを制御するスイッチ制御ビット情報ＴＳＣＢＩを含む。図１に示すように、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔと複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮとの間には複数のテスト用制御回路Ｔｃｎｔ１…ＴｃｎｔＮが接続される。この複数のテスト用制御回路Ｔｃｎｔ１…ＴｃｎｔＮのそれぞれが、複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮのそれぞれを構成する複数のテスト用スイッチＴＳＷ１１、ＴＳＷ１２、ＴＳＷ１３、ＴＳＷ１４…ＴＳＷｎ１、ＴＳＷｎ２、ＴＳＷｎ３、ＴＳＷｎ４のオン・オフを制御する。図２と図３とに示すように、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔへ外部からシリアル転送される複数ビットのテスト制御信号ＤＩは外部からの略一定の周波数のクロック信号ＣＬＫに同期して転送される。テストモードの動作モードにおいて、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔへ略一定の周波数のクロック信号ＣＬＫに同期して外部から複数ビットのテスト制御信号ＤＩがシリアル転送される際には、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔには所定のレベルのストローブ信号が供給される。この所定のレベルのストローブ信号は、例えばハイレベルのチップ選択信号ＣＳである。その結果、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔには、チップ選択信号ＣＳと、略一定の周波数のクロック信号ＣＬＫと、シリアル転送の複数ビットのテスト制御信号ＤＩとが供給される。従って、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、所謂３線式シリアル・インターフェースとなる。３線式シリアル・インターフェースは少ないＩ／Ｏ端子数のシリアル・ディジタル・インターフェースとして、マイクロコンピュータ内蔵シリアル・インターフェース等として現在、普及が進んでいるものである。
【００３０】
≪半導体集積回路の通常動作モード≫
半導体集積回路ＩＣ＿Ｃｈｉｐは、通常動作モードの一つの信号経路の上で非直列接続の複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮを含む。この複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのそれぞれは、スイッチングレギュレータである。本実施形態では、６個のスイッチングレギュレータが半導体集積回路ＩＣ＿Ｃｈｉｐの内部に搭載されており、同一レベルの入力直流電圧ＶＩＮ１…ＶＩＮｎから分圧抵抗Ｒ１１、Ｒ１２…Ｒｎ１、Ｒｎ２の分圧比により同一レベルもしくは異なるレベルの出力直流電圧ＶＯＵＴ１…ＶＯＵＴｎを並列に出力することが可能である。この複数のスイッチングレギュレータは、外部端子Ｔ８…Ｔ１２に供給される入力直流電圧ＶＩＮ１…ＶＩＮｎからハイサイドスイッチＭ１１、Ｍｎ１の導通期間ＴＯＮＨとローサイドスイッチＭ１２、Ｍｎ２の導通期間ＴＯＮＬとの比で決定される出力直流電圧ＶＯＵＴ１…ＶＯＵＴｎを生成する。厳密に言えば、出力直流電圧ＶＯＵＴ１…ＶＯＵＴｎは、スイッチングレギュレータの出力端子である外部端子Ｔ９…Ｔ１３に一端が接続され、他端が平滑容量Ｃ１０…Ｃｎ０と負荷ＺＬ１…ＺＬｎに接続された平滑コイルＬ１…Ｌｎの他端に生成される。負荷ＺＬ１…ＺＬｎに流れる電流変動等の負荷変動は、外部端子Ｔ７…Ｔ１１を介して分圧抵抗Ｒ１１、Ｒ１２…Ｒｎ１、Ｒｎ２に帰還される。分圧抵抗Ｒ１１、Ｒ１２…Ｒｎ１、Ｒｎ２による負荷変動検出信号は差動増幅器ＤＡ１…ＤＡｎの誤差増幅器により増幅される。厳密に言えば、分圧抵抗Ｒ１１、Ｒ１２…Ｒｎ１、Ｒｎ２による負荷変動検出信号は差動増幅器ＤＡ１…ＤＡｎの反転入力端子に印加される一方、差動増幅器ＤＡ１…ＤＡｎの非反転入力端子には基準電圧Ｖｒｅｆ１…Ｖｒｅｆｎが供給されている。誤差増幅器としての差動増幅器ＤＡ１…ＤＡｎの出力信号は比較器ＣＭＰ１…ＣＭＰｎの非反転入力端子に印加される一方、比較器ＣＭＰ１…ＣＭＰｎの反転入力端子には三角波信号生成回路Ｔｒｉ＿Ｇｅｎ１…Ｔｒｉ＿ＧｅｎｎからのＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）変調用基準三角波信号が供給される。比較器ＣＭＰ１…ＣＭＰｎの出力信号は、スイッチングコントローラＳＷＣ１…ＳＷＣｎの入力に供給される。スイッチングコントローラＳＷＣ１…ＳＷＣｎの出力は、ハイサイドスイッチＭ１１、Ｍｎ１を駆動するドライバＤＲ１１、ＤＲｎ１の入力と、ローサイドスイッチＭ１２、Ｍｎ２を駆動するドライバＤＲ１２、ＤＲｎ２の入力とに供給されている。負荷ＺＬ１…ＺＬｎに流れる電流の減少により、出力直流電圧ＶＯＵＴ１…ＶＯＵＴｎが上昇したと仮定する。すると、比較器ＣＭＰ１…ＣＭＰｎによってＰＷＭ変調用基準三角波信号と比較される差動増幅器ＤＡ１…ＤＡｎの出力直流レベルが低下する。すると、比較器ＣＭＰ１…ＣＭＰｎの出力のハイレベル期間が長くなる一方、出力のローレベル期間が短くなる。すると、比較器ＣＭＰ１…ＣＭＰｎの出力により制御されるスイッチングコントローラＳＷＣ１…ＳＷＣｎは、ハイサイドスイッチＭ１１、Ｍｎ１の導通期間ＴＯＮＨを短くする一方、ローサイドスイッチＭ１２、Ｍｎ２の導通期間ＴＯＮＬを長くする。その結果、出��直流電圧ＶＯＵＴ１…ＶＯＵＴｎが低下して、負荷ＺＬ１…ＺＬｎの負荷変動にもかかわらず出力直流電圧ＶＯＵＴ１…ＶＯＵＴｎは略一定に維持されることができる。尚、誤差増幅器としての差動増幅器ＤＡ１…ＤＡｎの出力端子と反転入力端子との間に接続された容量Ｃ１１…Ｃｎ１は、差動増幅器ＤＡ１…ＤＡｎの発振防止用の位相補償容量である。また、外部端子Ｔ９…Ｔ１３と差動増幅器ＤＡ１…ＤＡｎの反転入力端子との間に接続された抵抗Ｒ１３…Ｒｎ３と容量Ｃ１２…Ｃｎ２との直列回路は、スイッチングレギュレータのオープンループでの位相余裕を向上するための位相補償回路である。このように、半導体集積回路の通常動作モードにおいては、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮが複数のスイッチングレギュレータとして動作する。この通常動作モードにおいては、複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮのそれぞれでは複数のスイッチＴＳＷ１１（ＴＳＷｎ１）、ＳＷ１２（ＴＳＷｎ２）、ＳＷ１３（ＴＳＷｎ３）、ＳＷ１４（ＴＳＷｎ４）はそれぞれオフ状態、オン状態、オフ状態、オフ状態に制御されている。
【００３１】
≪半導体集積回路のテストモード≫
図１に示した半導体集積回路の動作モードをテストモードに設定するために、外部端子Ｔ６に供給されるテストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ  Ｍｏｄｅがハイレベルとされる。図２と図３に示すようにこのハイレベルのテストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ  Ｍｏｄｅにテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔが応答する。テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、自動テスト装置ＡＴＥから外部端子Ｔ１に印加されたチップ選択信号ＣＳがハイレベルの期間に端子Ｔ２の略一定の周波数のクロック信号ＣＬＫに同期して外部端子Ｔ３に入力されるデータＤＩをテスト制御信号として処理する。このテスト制御信号ＤＩに応答してテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮに接続された複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮをシーケンシャルに活性化する。具体的には、テスト制御信号ＤＩに含まれるテストターゲットビット情報ＴＴＢＩに応答して、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮのいずれのアナログ回路ブロックが自動テスト装置ＡＴＥによって現在テストされるテストターゲットであるかが指定される。３ビットのテストターゲットビット情報ＴＴＢＩの下記の組み合わせにより、６個の複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮがシーケンシャルに順番でテストターゲットとして指定されることができる。
【００３２】
ＴＴＢＩ      テストターゲット
“００１”    １番目のアナログ回路ブロック
“０１０”    ２番目のアナログ回路ブロック
“０１１”    ３番目のアナログ回路ブロック
“１００”    ４番目のアナログ回路ブロック
“１０１”    ５番目のアナログ回路ブロック
“１１１”    ６番目のアナログ回路ブロック
図３と図４の例では、３ビットのテストターゲットビット情報ＴＴＢＩの組み合わせは“１０１”であるので、５番目のアナログ回路ブロックが現在のテストターゲットとして指定されている。これにより、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮでは、半導体集積回路ＩＣ＿Ｃｈｉｐの外部から順番に測定用印加信号Ｔｆｄの供給と測定結果Ｔｄｅｔの出力の制御が実行される。
【００３３】
以上のように複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮから任意のひとつのアナログ回路ブロックがテストターゲットとして指定された後、指定されたアナログ回路ブロックに接続された一つのテスト用スイッチ回路を構成する複数のスイッチのオン・オフ制御がスイッチ制御ビット情報ＴＳＣＢＩの複数のビットにより任意に指定される。図３と図４の例では、４ビットのスイッチ制御ビット情報ＴＳＣＢＩの組み合わせは“１０１１”であるので、一つのテスト用スイッチ回路を構成する１番目のテスト用スイッチＴＳＷ１１（ＴＳＷｎ１）はオン状態に制御され、２番目のテスト用スイッチＴＳＷ１２（ＴＳＷｎ２）はオフ状態に制御され、３番目と４番目のテスト用スイッチＴＳＷ１３（ＴＳＷｎ３）、ＴＳＷ１４（ＴＳＷｎ４）は伴にオン状態に制御される。１番目のテスト用スイッチＴＳＷ１１（ＴＳＷｎ１）がオン状態に制御されることにより、差動増幅器ＤＡ１（ＤＡｎ）の出力端子と反転入力端子とが短絡接続される。２番目のテスト用スイッチＴＳＷ１２（ＴＳＷｎ２）がオフ状態に制御されることにより、差動増幅器ＤＡ１（ＤＡｎ）の反転入力端子は分圧回路Ｒ１１、Ｒ１２（分圧回路Ｒｎ１、Ｒｎ２）と電気的に分離される。３番目のテスト用スイッチＴＳＷ１３（ＴＳＷｎ３）がオン状態に制御されることにより、差動増幅器ＤＡ１（ＤＡｎ）の反転入力端子に自動テスト装置ＡＴＥから外部端子Ｔ４を介して測定用印加信号Ｔｆｄが供給される。この時には差動増幅器ＤＡ１（ＤＡｎ）の反転入力端子に接続された基準電圧発生回路Ｖｒｅｆ１（Ｖｒｅｆｎ）は高出力インピーダンスの状態に制御されている。４番目のテスト用スイッチＴＳＷ１４（ＴＳＷｎ４）がオン状態に制御されることにより、差動増幅器ＤＡ１（ＤＡｎ）の短絡接続された出力端子と反転入力端子との測定結果Ｔｄｅｔが外部端子Ｔ５を介して自動テスト装置ＡＴＥへ転送される。自動テスト装置ＡＴＥは外部端子Ｔ５の測定結果Ｔｄｅｔの電圧と外部端子Ｔ４の測定用印加信号Ｔｆｄの電圧と差が許容値範囲なら差動オフセット電圧は小さいと自動判断し、そうでないなら差動オフセット電圧は大きいと自動判断する。
【００３４】
≪その他の実施形態による半導体集積回路≫
図５は本発明のその他の実施形態による半導体集積回路の回路構成を示す図である。同図の回路構成が図１のそれと相違する点を、以下に説明する。同図において、テストモードにおいてテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔが使用する外部端子Ｔ１、Ｔ２、Ｔ３と複数のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮが使用する外部端子Ｔ４、Ｔ５とは、通常動作モードにおける半導体集積回路ＩＣ＿Ｃｈｉｐの内部の通常回路の外部端子と共用ピンとなっている。この例では、内部の通常回路は論理回路Ｌｏｇ＿ｃｉｒで構成されているので、半導体集積回路ＩＣ＿Ｃｈｉｐは、アナログ・ディジタル・ミックスドＩＣである。この内部の通常回路としての論理回路Ｌｏｇ＿ｃｉｒとテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔとに、テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ  Ｍｏｄｅが共通に印加されている。テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ  Ｍｏｄｅがハイレベルの時には、テストモードとなって、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔが外部端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５の使用権利を獲得する。テストモード指定信号Ｎｏｒｍ／Ｔｅｓｔ  Ｍｏｄｅがローレベルの時には、通常動作モードとなって、通常回路としての論理回路Ｌｏｇ＿ｃｉｒが外部端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５の使用権利を獲得する。尚、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮは、図１と同様に複数のスイッチングレキュレータを構成している。
【００３５】
図６は本発明のその他の実施形態による半導体集積回路の回路構成を示す図である。同図の回路構成が図５のそれと相違する点を、以下に説明する。この半導体集積回路ＩＣ＿Ｃｈｉｐはテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔに接続されたＤ／Ａ変換器ＤＡとＡ／Ｄ変換器ＡＤとを含む。このＤ／Ａ変換器ＤＡとＡ／Ｄ変換器ＡＤとは、半導体集積回路ＩＣ＿Ｃｈｉｐの通常動作モードにおいて、内部の通常回路としての論理回路Ｌｏｇ＿ｃｉｒの出力と入力とにそれぞれ接続される。それによって、通常回路としての論理回路Ｌｏｇ＿ｃｉｒとＤ／Ａ変換器ＤＡとＡ／Ｄ変換器ＡＤとは、内部がディジタル信号処理で、外部インターフェースがアナログ信号のデータ処理を実行する。半導体集積回路ＩＣ＿Ｃｈｉｐのテストモードにおいて、Ｄ／Ａ変換器ＤＡはテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔに供給された外部からシリアル転送された複数ビットのテスト制御信号ＤＩの測定用ディジタル情報を測定用アナログ情報Ｔｆｄに変換する。変換された測定用アナログ情報Ｔｆｄは、例えば１番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１を介して１番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１に印加される。また、１番目のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１からのアナログ測定結果Ｔｄｅｔは、１番目のテスト用スイッチ回路Ｔｃｎｔ＿Ｓｗ１を介してＡ／Ｄ変換器ＡＤによりディジタル測定結果に変換される。このディジタル測定結果は、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔからテスト出力信号ＤＩが複数ビットのシリアル信号の形態で外部の自動テスト装置ＡＴＥへ転送される。この転送に際して、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔは、チップ選択信号ＣＳをローレベルに設定する。すなわち、チップ選択信号ＣＳがハイレベルの時には、外部の自動テスト装置ＡＴＥからテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔへテスト制御信号ＤＩが転送される。また、チップ選択信号ＣＳがローレベルの時には、テスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔから外部の自動テスト装置ＡＴＥへテスト出力信号ＤＩが転送される。
【００３６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３７】
例えば、図１の実施形態において、複数の三角波信号生成回路Ｔｒｉ＿Ｇｅｎ１…Ｔｒｉ＿Ｇｅｎｎは１個の共通の三角波信号生成回路とすることもできる。また、図６の実施形態において、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮは、それぞれ同一のアナログ信号処理の機能を持つことに限定されない。すなわち、複数のアナログ回路ブロックＡｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮは、異なるアナログ信号処理の機能を持つことも可能である。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明のひとつの実施形態による半導体集積回路の回路構成を示す図である。
【図２】図２は、図１に示したテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔの機能を説明する図である。
【図３】図３は、図２に示したテスト制御インターフェース回路Ｔｃｎｔ＿Ｉｎｔの入力信号と出力信号の波形図である。
【図４】図４は、図３に示した複数ビットのテスト制御信号ＤＩに含まれるテストターゲットビット情報ＴＴＢＩとスイッチ制御ビット情報ＴＳＣＢＩとを示す図である。
【図５】図５は本発明のその他の実施形態による半導体集積回路の回路構成を示す図である。
【図６】図６は本発明のその他の実施形態による半導体集積回路の回路構成を示す図である。
【符号の説明】
【００３９】
ＩＣ＿Ｃｈｉｐ  半導体集積回路
Ｎｏｒｍ／Ｔｅｓｔ Ｍｏｄｅ  テストモード指定信号
Ａｎｌｇ＿Ｃｉｒ１…Ａｎｌｇ＿ＣｉｒＮ  複数のアナログ回路ブロック
ＡＴＥ  自動テスト装置
ＤＩ  シリアル転送される複数ビットのテスト制御信号
Ｔｃｎｔ＿Ｉｎｔ  テスト制御インターフェース回路
Ｔｃｎｔ１…Ｔｃｎｔｎ  テスト制御回路
Ｔｃｎｔ＿Ｓｗ１…Ｔｃｎｔ＿ＳｗＮ  複数のテスト用スイッチ回路
【図１】
2007187489.tif 000003
【図２】
2007187489.tif 000004
【図３】
2007187489.tif 000005
【図４】
2007187489.tif 000006
【図５】
2007187489.tif 000007
【図６】
2007187489.tif 000008