(57)【要約】【課題】  逆狭チャネル効果やキンク特性を防止でき、ＬＳＩの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供すること。【解決手段】  素子形成領域１０のシリコン基板１０１上に形成したゲート酸化膜１１２と、このゲート酸化膜１１２に接する素子分離膜１１０との境界において、ゲート電極１１４の厚みＤ’を、ゲート酸化膜１１２上のゲート電極１１４均一な厚みＤよりも大きくする。ゲート酸化膜１１２の表面と、素子分離膜１１０の表面との高低差Ａと、素子分離膜の段部１１０ｂの幅Ｂと、厚みが均一な部分のゲート電極１１４の厚みＤとが、Ｄ＞Ｂ、かつ、Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１の関係を満たす。ゲート電極１１４及びゲート酸化膜１１２を介したイオン注入によって、素子形成領域の端部１１におけるシリコン基板１０１の表面部分に、素子形成領域の電極均一部１２におけるシリコン基板１０１の表面部分よりも高い濃度の不純物を添加する。【選択図】図２
2007012988.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいことを特徴とするトランジスタ。
【請求項２】
半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、
上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Ａと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Ｂと、上記素子形成領域のゲート電極の厚みＤとが、下記の式（１）及び（２）を満たすことを特徴とするトランジスタ。
Ｄ＞Ｂ・・・（１）
Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１・・・（２）
【請求項３】
請求項１又は２に記載のトランジスタにおいて、
上記素子形成領域の半導体基板の表面近傍に、上記素子分離膜から遠い部分よりも上記素子分離膜に近い部分が高い濃度を有するように、不純物が添加されていることを特徴とするトランジスタ。
【請求項４】
半導体基板上に第１の酸化膜を形成する工程と、
上記第１の酸化膜上に、窒化膜を形成する工程と、
上記窒化膜及び第１の酸化膜を貫通して上記半導体基板に達する溝を形成する工程と、
上記溝内に露出する上記半導体基板の表面に、第２の酸化膜を形成する工程と、
上記溝を埋めると共に、上記窒化膜の表面と略同一平面上の表面を有する第１の絶縁膜を形成する工程と、
上記窒化膜及び第１の酸化膜を除去して、上記半導体基板の表面を露出させる工程と、
上記露出した半導体基板の表面に、第２の絶縁膜を形成する工程と、
上記第１の絶縁膜と上記第２の絶縁膜との上に、導電層を、下記の式（３）及び（４）を満たすように形成する工程と、
イオン注入法によって、上記導電層及び第２の絶縁膜を介して上記半導体基板に不純物を導入する第１の不純物添加工程と
を備えることを特徴とするトランジスタの製造方法。
Ｄ＞Ｂ・・・（３）
Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１・・・（４）
ここで、Ａは、上記導電層が延在する上記第１の絶縁膜の表面と上記第２の絶縁膜の表面との間の高低差であり、Ｂは、上記第１の絶縁膜が上記第２の絶縁膜に接する境界よりも平面視における内側に、この境界におけるよりも厚み方向に高く、かつ、平面方向に延在するように形成された平坦部の端と、上記境界との間の幅方向の距離であり、Ｄは、上記第２の絶縁膜上の導電層の厚みである。
【請求項５】
請求項４に記載のトランジスタの製造方法において、
上記第１の不純物添加工程におけるイオン注入法と、注入エネルギー、不純物注入量又は不純物のうちの少なくとも１つが異なるイオン注入法によって、上記半導体基板に不純物を導入する第２の不純物添加工程を備えることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタとトランジスタの製造方法に関し、特に、微細化に伴う逆狭チャンネル効果及びキンク特性の発生を低減できるトランジスタ及びトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ（大規模集積回路）の微細化に伴い、半導体基板上のＭＯＳ（金属・酸化膜・半導体）トランジスタ等が作り込まれる領域である素子形成領域や、この素子形成領域を画定する素子分離膜も、微細化が要求されている。このような素子形成領域及び素子分離膜の微細化を実現する技術としては、半導体基板上に溝を形成した後、この溝内に絶縁膜を埋め込んで素子分離膜を形成するＳＴＩ（Shallow Trench Isolation：浅溝分離）法が多く用いられている。
【０００３】
しかしながら、ＳＴＩ法で形成された素子分離膜によって画定された素子形成領域には、寄生トランジスタ等の問題がある。詳しくは、図４の断面図に示すように、シリコン基板４０１上にＳＴＩ法で素子分離膜４０６を形成した場合、上記素子分離膜４０６に隣接する素子形成領域の端部（点線の円で囲んだ部分）において、シリコン基板４０１の側面がゲート絶縁膜４０７を介してゲート電極４０８に隣接することになる。これにより、上記ゲート電極４０８からの電界が、上記素子形成領域の端部に、矢印Ｆで示すように表面のみならず側面からも印加されて、電界が集中する。したがって、この素子形成領域の端部に、閾値電圧が局所的に下がる所謂寄生トランジスタが形成される。その結果、上記素子形成領域に形成されるトランジスタについて、トランジスタのゲート幅が狭くなるほどトランジスタの閾値電圧が下がる逆狭チャネル効果や、トランジスタのゲート電圧-ドレイン電流特性のサブスレショールド領域においてドレイン電流が不連続に増加するキンク特性が生じる。これにより、トランジスタのオフ電流が増加して、ＬＳＩの消費電力の増加を招くという問題がある。
【０００４】
この問題を解決するため、従来、素子形成領域の端部の断面形状を、丸みを帯びた形状にすることにより、この素子形成領域の端部への電界の集中を緩和する技術が提案されている（インターナショナル・エレクトロン・デバイス・ミーティング（International Electron Device Meeting），アイイーディーエム（IEDM）９８，ｐ．１３３−１３６参照）。
【０００５】
このような素子形成領域の端部の断面形状を、丸みを帯びた形状にするトランジスタの製造方法（以下、第１の従来技術という）としては、図５Ａ乃至５Ｆの工程図で示すようなものがある。
【０００６】
まず、シリコン基板５０１上に熱酸化によってパッド酸化膜５０２を形成し、その上にシリコン窒化膜５０３を堆積する。この後、図５Ａに示すように、素子分離膜を形成する位置のシリコン窒化膜５０３、パッド酸化膜５０２及びシリコン基板５０１の部分をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法でエッチングして、溝５０４を形成する。続いて、図５Ｂに示すように、溝５０４の内側面に露出したパッド酸化膜５０２をウェットエッチングによってエッチングして、このパッド酸化膜５０２の溝５０４に露出する面を、基板の平面方向に後退させる。そして、図５Ｃに示すように、例えば塩酸のようなハロゲン系ガス雰囲気中で、１０００〜１１００℃の温度の下、上記溝５０４内に露出するシリコン基板５０１の表面を酸化させて、熱酸化膜５０５を形成する。この酸化工程によって、上記ＲＩＥ法によるエッチング時に生じたシリコン基板５０１の露出面のダメージを除去すると共に、素子形成領域の端部におけるシリコン基板５０１の角部分を丸めることができる。続いて、図５Ｄに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によってシリコン酸化膜５０６を堆積して溝５０４を埋める。この後、ＣＭＰ（Chemical Mechanical Polish：化学的機械研磨）法で上記シリコン酸化膜５０６の表面を研磨して、図５Ｅに示すように、シリコン酸化膜５０６の表面とシリコン窒化膜５０３の表面とを同一平面にする。そして、図５Ｆに示すようにシリコン窒化膜５０３を除去することにより、シリコン基板５０１上のパッド酸化膜５０２が設けられた部分である素子形成領域と、この素子形成領域を区画するシリコン酸化膜５０６で形成された素子分離膜とが得られる。上記素子形成領域にソース及びドレインを形成することにより、ＭＯＳトランジスタが得られる。
【０００７】
また、従来、素子形成領域に形成されるトランジスタの逆狭チャンネル効果やキンク特性の発生を防止するため、素子形成領域の端部の側面と、素子分離膜との間を酸化膜で埋める技術が提案されている（特開２０００−２２１５３号公報参照）。
【０００８】
このような素子形成領域の端部の側面と、素子分離膜との間を酸化膜で埋めるトランジスタの製造方法としては、図６Ａ乃至６Ｉに示すようなものがある（以下、第２の従来技術という）。
【０００９】
まず、図６Ａに示すように、シリコン基板６０１上に熱酸化膜によってパッド酸化膜６０２を形成し、このパッド酸化膜６０２上にシリコン窒化膜６０３を堆積する。この後、素子分離膜を形成する位置のパッド酸化膜６０２、シリコン窒化膜６０３及びシリコン基板６０１の部分をＲＩＥ法でエッチングして、溝６０４を形成する。この溝６０４は浅く形成し、溝６０４のシリコン基板６０１の部分は、底面に向かうにつれて幅が狭まるテーパ形状に形成する。続いて、溝６０４内のシリコン基板６０１の露出面を酸化して酸化膜６１２を形成した後、図６Ｂに示すように、シリコン窒化膜６０３の表面と溝６０４の表面に、ポリシリコン６１３を堆積させる。そして、上記ポリシリコン６１３を全て酸化させて、図６Ｃに示すような熱酸化膜６１４を形成する。続いて、上記熱酸化膜６１４および酸化膜６１２に異方性エッチングを施す。これにより、図６Ｄに示すように、シリコン窒化膜６０３の溝６０４内を向いた面と、上記酸化膜６１２のテーパ形状の部分との間に、上記熱酸化膜６１４の一部からなるサイドウォール６１５を形成する。そして、図６Ｅに示すように、溝６０４の底に露出するシリコン基板６０１をＲＩＥ法によって更にエッチングして、この溝６０４の深さを増大させる。この深さが増大した溝６０４内のシリコン基板６０１の露出面を熱酸化して、熱酸化膜６０５を形成する。続いて、図６Ｆに示すように、ＣＶＤ法によって、上記溝６０４を埋めると共にシリコン窒化膜６０３の表面を覆うように、シリコン酸化膜６０６を堆積する。そして、図６Ｇに示すように、シリコン酸化膜６０６の表面を平坦化してシリコン窒化膜６０３の表面を露出させて、上記溝６０４内のシリコン酸化膜６０６の表面とシリコン窒化膜６０３の表面とを同一平面にする。引き続いて、図６Ｈに示すように、シリコン窒化膜６０３を除去する。これにより、上記シリコン酸化膜６０６による素子分離膜が形成される。この後、上記パッド酸化膜６０２を除去し、図６Ｉに示すように、シリコン基板６０１中にウェル６１０を形成し、シリコン基板６０１の表面にゲート酸化膜６０７を形成し、更に、上記ゲート酸化膜６０７及びシリコン酸化膜６０６（素子分離膜）上にゲート電極６０８を形成する。上記ウェル６１０内にソース及びドレインを形成することにより、ＭＯＳトランジスタが得られる。
【００１０】
上記第２の従来技術によれば、素子形成領域の端部に隣接してサイドウォール６１５を形成するので、この素子形成領域の端部において、シリコン基板５１０の側面が熱酸化膜６０５を介してゲート電極６０８に隣接することが防止される。したがって、上記素子形成領域のトランジスタに逆狭チャンネル効果やキンク特性が生ずることが、防止される。
【００１１】
しかしながら、上記第１の従来技術は、素子形成領域の端部の角を丸めるための熱酸化膜５０５を比較的厚く形成するので、シリコン基板５０１が消費されて、素子形成領域に用いるシリコン基板５０１の幅が狭くなるという問題がある。また、上記溝５０４内に形成される熱酸化膜５０５は、消費されるシリコンの量の約２倍の量になるので、上記溝５０４の幅が狭くなるという問題がある。上記素子形成領域の端部の角を丸めるには、微細化の程度には関係無く、上記熱酸化膜５０５を所定の厚みに形成する必要がある。したがって、ＬＳＩの微細化に伴って素子形成領域及び素子分離膜の幅が減少すると、上記熱酸化膜５０５の形成による素子形成領域の幅の減少及び溝５０４の幅の減少が相対的に増大して、素子形成領域への素子の形成が困難になり、また、溝５０４内へのシリコン酸化膜５０６の埋め込みが困難になるという問題がある。したがって、ＬＳＩの微細化が進むと、第１の従来技術の適用が困難になるという問題がある。
【００１２】
また、第２の従来技術は、サイドウォール６１５を形成するため、ポリシリコン膜６１３の堆積工程や、ポリシリコン膜６１３の熱酸化工程が必要であるので、工程数が多いという問題がある。また、サイドウォール６１５の形成によって素子形成領域の幅が減少するという問題がある。また、素子形成領域の幅を確保しようとすると、サイドウォール６１５の形成によって溝６０４の幅が狭くなるという問題がある。この溝６０４の幅が狭くなると、溝６０４の深さを増大するエッチングにおいて、マイクロローディング効果によって溝６０４の幅が更に減少する問題が生じる。また、上記ポリシリコン膜６１３の堆積工程及び熱酸化工程や、異方エッチング工程等により、溝６０４内に不純物が残留して、この溝６０４内にＣＶＤ法によって埋め込まれたシリコン酸化膜６０６にボイドが発生するという問題がある。したがって、ＬＳＩの微細化に伴って素子形成領域及び素子分離膜の微細化をしようとしても、素子分離膜の形成が困難になり、また、素子分離膜にボイドが生じ易いので、第２の従来技術はＬＳＩの微細化への対応が困難であるという問題がある。
【特許文献１】特開２０００−２２１５３号公報
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング（International Electron Device Meeting），アイイーディーエム（IEDM）９８，ｐ．１３３−１３６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の課題は、逆狭チャネル効果やキンク特性を防止でき、ＬＳＩの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明のトランジスタは、半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいことを特徴としている。
【００１５】
上記構成によれば、上記ゲート電極は、上記素子分離膜とゲート絶縁膜との間の境界における厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における厚みよりも大きい。したがって、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から離れた部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
【００１６】
このような寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止効果は、上記構成のゲート電極によって得られるので、従来のように、素子分離膜を形成する際に、素子分離溝内に厚みが大きい熱酸化膜を形成する必要が無い。また、従来のように、上記素子分離膜と素子分離領域との境界にサイドウォールを形成する必要が無い。したがって、本発明は、ＬＳＩの微細化に伴って、素子分離膜及び素子分離領域の微細化が必要となっても、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性を防止しつつ、素子分離膜及び素子分離領域の微細化を行うことができる。また、上記構成のゲート電極によって、従来よりも簡易な構成で寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止を行うことができる。
【００１７】
なお、上記境界から上記ゲート絶縁膜側に離れた位置とは、このゲート絶縁膜上に形成されたゲート電極の厚みが、幅方向において均一に形成されている領域に含まれるゲート絶縁膜上の位置をいう。
【００１８】
また、本発明のトランジスタは、半導体基板に設けられた素子形成領域と、
絶縁膜で形成され、上記素子形成領域を画定する素子分離膜と、
上記素子形成領域に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されていると共に、上記素子分離膜上に延在するゲート電極とを備え、
上記ゲート電極が延在する上記素子分離膜の表面が、上記ゲート絶縁膜の表面よりも厚み方向に高く形成されており、
上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、
上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Ａと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Ｂと、上記素子形成領域のゲート電極の厚みＤとが、下記の式（１）及び（２）を満たすことを特徴としている。
Ｄ＞Ｂ・・・（１）
Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１・・・（２）
【００１９】
上記構成によれば、上記素子分離膜とゲート絶縁膜との間の境界におけるゲート電極の厚みが、上記素子形成領域のゲート絶縁膜上のゲート電極の厚みよりも厚く形成される。上記素子分離膜は、上記平坦部を有し、この素子分離膜のゲート絶縁膜に対する境界の近傍に、上記平坦部よりも厚み方向の高さが低い段部を有する。上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Ａと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Ｂと、上記素子形成領域のゲート電極の厚みＤとが上記式（１）及び（２）を満たすことにより、上記ゲート電極は、上記ゲート絶縁膜上における厚みよりも、上記境界における厚みが増大する。したがって、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
【００２０】
このような寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止効果は、上記ゲート電極が延在する上記素子分離膜の表面と上記ゲート絶縁膜の表面との間の高低差Ａと、上記素子分離膜の平坦部の端と上記境界との間の幅方向の距離Ｂと、上記素子形成領域のゲート電極の厚みＤとが上記式（１）及び（２）を満たすことによって得られる。したがって、従来のように、素子分離膜を形成する際に、素子分離溝内に厚みが大きい熱酸化膜を形成する必要が無い。また、従来のように、上記素子分離膜と素子分離領域との境界にサイドウォールを形成する必要が無い。したがって、本発明は、ＬＳＩの微細化に伴って、素子分離膜及び素子分離領域の微細化が必要となっても、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性を防止しつつ、素子分離膜及び素子分離領域の微細化を行うことができる。また、従来よりも簡易な構成により、寄生トランジスタ、及び、逆狭チャンネル効果やキンク特性の防止を行うことができる。
【００２１】
一実施形態のトランジスタは、上記素子形成領域の半導体基板の表面近傍に、上記素子分離膜から遠い部分よりも上記素子分離膜に近い部分が高い濃度を有するように、不純物が添加されている。
【００２２】
上記実施形態によれば、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止できる。したがって、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
【００２３】
なお、上記素子形成領域の半導体基板について、上記素子分離膜から遠い部分とは、上記半導体基板上のゲート電極が、幅方向において均一な厚みを有する領域に含まれる部分をいい、上記素子分離膜に近い部分とは、上記半導体基板上のゲート電極が、上記均一な厚みよりも大きい厚みを有する領域に含まれる部分をいう。
【００２４】
本発明のトランジスタの製造方法は、半導体基板上に第１の酸化膜を形成する工程と、
上記第１の酸化膜上に、窒化膜を形成する工程と、
上記窒化膜及び第１の酸化膜を貫通して上記半導体基板に達する溝を形成する工程と、
上記溝内に露出する上記半導体基板の表面に、第２の酸化膜を形成する工程と、
上記溝を埋めると共に、上記窒化膜の表面と略同一平面上の表面を有する第１の絶縁膜を形成する工程と、
上記窒化膜及び第１の酸化膜を除去して、上記半導体基板の表面を露出させる工程と、
上記露出した半導体基板の表面に、第２の絶縁膜を形成する工程と、
上記第１の絶縁膜と上記第２の絶縁膜との上に、導電層を、下記の式（３）及び（４）を満たすように形成する工程と、
イオン注入法によって、上記導電層及び第２の絶縁膜を介して上記半導体基板に不純物を導入する第１の不純物添加工程と
を備えることを特徴としている。
Ｄ＞Ｂ・・・（３）
Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１・・・（４）
ここで、Ａは、上記導電層が延在する上記第１の絶縁膜の表面と上記第２の絶縁膜の表面との間の高低差であり、Ｂは、上記第１の絶縁膜が上記第２の絶縁膜に接する境界よりも平面視における内側に、この境界におけるよりも厚み方向に高く、かつ、平面方向に延在するように形成された平坦部の端と、上記境界との間の幅方向の距離であり、Ｄは、上記第２の絶縁膜上の導電層の厚みである。
【００２５】
上記構成によれば、上記導電層が、この導電層が延在する上記第１の絶縁膜の表面と上記第２の絶縁膜の表面との間の高低差Ａと、上記第１の絶縁膜の平坦部の端と上記第２の絶縁膜に対する境界との間の幅方向の距離Ｂと、上記第２の絶縁膜上の導電層の厚みＤとが上記式（３）及び（４）を満たすように形成される。これにより、上記第１の不純物添加工程において、上記第２の絶縁膜の下に位置する半導体基板について、自己整合的に、上記第１絶縁膜に隣接する部分である端部において、この半導体基板の表面近傍の不純物濃度が、上記第１絶縁膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くなる。これにより、上記半導体基板の上記端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記第２絶縁膜の下の半導体基板にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
【００２６】
一実施形態のトランジスタの製造方法は、上記第１の不純物添加工程におけるイオン注入法と、注入エネルギー、不純物注入量又は不純物のうちの少なくとも１つが異なるイオン注入法によって、上記半導体基板に不純物を導入する第２の不純物添加工程を備える。
【００２７】
上記実施形態によれば、上記第２の不純物添加工程により、上記半導体基板に、例えばウェル領域を形成できる。
【発明の効果】
【００２８】
以上のように、本発明のトランジスタは、ゲート電極が延在する素子分離膜の表面が、素子形成領域に形成されたゲート絶縁膜の表面よりも厚み方向に高く形成され、上記素子分離膜は、平面視において上記ゲート絶縁膜に接する境界よりも内側に、この境界におけるよりも厚み方向に高く形成されて上記半導体基板の平面方向に延在する平坦部を有し、かつ、上記素子分離膜と上記ゲート絶縁膜との境界における上記ゲート電極の厚みが、上記境界から上記ゲート絶縁膜側に離れた位置における上記ゲート電極の厚みよりも大きいので、例えばイオン注入法によって、上記ゲート電極及びゲート絶縁膜を介して、素子形成領域の半導体基板に不純物を導入することにより、自己整合的に、素子形成領域の素子分離膜に隣接する部分である端部において、半導体基板の表面近傍の不純物濃度を、素子形成領域の素子分離膜から遠い部分における半導体基板の表面近傍の不純物濃度よりも高くできる。これにより、上記素子形成領域の端部において、閾値電圧の局所的な低下に起因する寄生トランジスタの発生を防止でき、その結果、上記素子形成領域にソース・ドレインが形成されて構成されるトランジスタについて、逆狭チャンネル効果やキンク特性を防止できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３０】
図１Ａ乃至１Ｋは、本発明の実施形態であるトランジスタの製造方法を示す工程図である。
【００３１】
この製造方法によって製造されるトランジスタは、シリコン基板のウェル領域に形成されるＭＯＳトランジスタである。
【００３２】
まず、図１Ａに示すように、シリコン基板１０１上に、厚みが８ｎｍのシリコン酸化膜によるパッド酸化膜１０２を酸化法で形成する。また、このパッド酸化膜１０２上に、厚みが１４０ｎｍのシリコン窒化膜１０３をＣＶＤ法で形成する。このシリコン窒化膜１０３の厚みが、後述する素子分離膜１１０のゲート酸化膜１１２表面からの高さＡを決定する。したがって、後述する図１Ｂ〜１Ｇの工程の実行による素子分離膜１１０の厚みの減少分を予め予測して、図１Ｈの工程におけるゲート電極１１４の形成時に素子分離膜１１０の上記高さが所定の高さになるように、上記シリコン窒化膜１０３の厚みを設定する。
【００３３】
続いて、図１Ｂに示すように、素子分離膜を形成する位置に開口を有するフォトレジスト１０４を形成する。
【００３４】
この後、図１Ｃに示すように、上記フォトレジスト１０４をマスクとして、シリコン窒化膜１０３、パッド酸化膜１０２及びシリコン基板１０１の部分をＲＩＥ法によってエッチングして、上記シリコン窒化膜１０３の表面から１５０ｎｍの深さを有する素子分離溝１０５を形成する。この後、上記フォトレジスト１０４を除去する。
【００３５】
そして、図１Ｄに示すように、酸化法によって、素子分離溝１０５内に露出するシリコン基板１０１の表面に、厚みが２０ｎｍのシリコン酸化膜１０７を形成する。これにより、エッチング時のダメージ層を除去でき、また、シリコン基板１０１の素子形成領域となる部分の角部（シリコン基板１０１のシリコン窒化膜１０３に接する近傍の部分であり、かつ、素子分離溝１０５の側面近傍の部分であって、図１Ｄの断面図において破線丸印で囲んだ部分）の断面形状を、丸みを帯びた形状にできる。なお、このシリコン基板１０１の上記角部の断面形状は、丸みを帯びた形状にしなくてもよい。
【００３６】
続いて、図１Ｅに示すように、ＣＶＤ法によって、上記シリコン窒化膜１０３の表面及び素子分離溝１０５内に、シリコン酸化膜１０８を堆積させる。上記シリコン酸化膜１０８は、上記シリコン窒化膜１０３の表面において最大３５０ｎｍの厚さに堆積する。
【００３７】
続いて、図１Ｆに示すように、ＣＭＰ法でシリコン酸化膜１０８の研磨を行って、素子分離溝１０５内のシリコン酸化膜１０８の表面と、上記シリコン窒化膜１０３の表面とを同一平面にする。このとき、上記シリコン窒化膜１０３が研磨のストッパーとなる。これにより、上記素子分離溝１０５内のシリコン酸化膜１０８によって、素子分離膜１１０が形成される。
【００３８】
続いて、リン酸を用いたウェットエッチングによってシリコン窒化膜１０３を除去してパッド酸化膜１０２の表面を露出させる。このパッド酸化膜１０２を、フッ酸を用いたウェットエッチングによって除去して、シリコン基板１０１の表面を露出させる。このときのウェットエッチングは素子分離膜１１０の材料もエッチングするため、この分素子分離膜１００の露出している表面及び側壁が後退する。そして、図１Ｇに示すように、上記シリコン基板１０１の表面に、厚みが４ｎｍのゲート絶縁膜としてのゲート酸化膜１１２を酸化法によって形成する。
【００３９】
なお、図示しないが、素子分離溝１０５形成時に生じたシリコン基板１０１表面のダメージの除去や、素子形成領域となるシリコン基板１０１の角部を丸めるために、酸化法によって犠牲酸化膜を形成し、この犠牲酸化膜を、フッ酸を用いたウェットエッチングで除去した後、ゲート酸化膜１１２を形成してもよい。
【００４０】
続いて、図１Ｈに示すように、上記ゲート酸化膜１１２及び素子分離膜１１０上に、ゲート電極膜１１４を形成する。本実施形態では、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition：低圧化学的気相成長）法によってポリシリコン膜を１５５ｎｍの厚みに堆積する。このゲート電極１１４の材料には、ポリシリコンやアモルファスシリコン等のような他の導電性材料を用いることができる。図１Ｈにおいて、上記ゲート酸化膜１１２と素子分離膜１１０との間の境界から、上記ゲート酸化膜１１２が形成された側の領域が素子形成領域１０である。
【００４１】
上記ゲート電極１０８の厚みについて、図２を用いて詳細に説明する。
【００４２】
図２は、素子分離膜１１０で画定される素子形成領域１０の端部１１の周辺を拡大して示した断面図である。この素子形成領域の端部１１において、上記シリコン基板１０１の表面に、上記ゲート酸化膜１１２が形成されている。また、上記シリコン基板１０１の側面に、シリコン酸化膜１０７を介して素子分離膜１１０が隣接している。なお、図２において、上記酸化膜１０７は省略している。
【００４３】
上記素子分離膜１１０は、素子形成領域１０のゲート酸化膜１１２に接する部分は、上記ゲート酸化膜１１２と略同一の高さである。一方、平面視において上記境界よりも内側の素子分離膜１１０の表面は、上記境界の高さよりも高いと共にシリコン基板１０１の表面と略平行の平坦部１１０ａになっている。上記素子分離膜１１０の上記境界と、上記平坦部１１０ａとの間には、上記境界から平坦部１１０ａに向かうにつれて高さが高くなる段部１１０ｂが形成されている。
【００４４】
図２において、上記素子分離膜１１０と素子形成領域１０のゲート酸化膜１１２との間の高低差をＡとする。また、ゲート酸化膜１１２と素子分離膜１１０との間の境界と、上記素子分離膜１１０の平坦部の端との間の幅方向の距離、すなわち、段部１１０ｂの幅を、Ｂとする。また、上記ゲート酸化膜１１２の上記境界から離れた位置であって、このゲート酸化膜１１２上の厚みが均一であるゲート電極１１４の部分（以下、均一部分という）の厚みを、Ｄとする。なお、このゲート電極１１４の均一部分の厚みと、上記素子分離膜１１０の平坦部１１０ａ上のゲート電極１１４の厚みとは、いずれもＤであって同一である。
【００４５】
ポリシリコンからなる上記ゲート電極１１４の形成時において、ＣＶＤ法で形成する場合、形成材料であるシリコンは、上記素子分離膜１１０の平坦部１１０ａの中央近傍では、この平坦部１１０ａと略平行をなす表面を形成するように成長する。一方、上記素子分離膜１１０の平坦部１１０ａの端では、この平坦部１１０ａと段部１１０ｂとの間に角Ｐが形成されており、この角Ｐを中心として、断面略円弧状の表面を形成するようにシリコンが成長する。したがって、上記ゲート酸化膜１１２と素子分離膜１１０との間の境界近傍では、上記ゲート電極１１４の表面は、上記素子分離膜１１０の角Ｐを中心とする略円弧状である。したがって、上記境界におけるゲート電極１１４の厚みＤ’は、上記ゲート酸化膜１１２の表面と素子分離膜１１０の表面との間の高低差Ａと、上記素子分離膜の平坦部１１０ａの表面から、上記境界位置におけるゲート電極１１４の表面までの高低差Ｃとの和になる。すなわち、下記の式（５）のように表される。なお、上記ゲート酸化膜１１２の表面と素子分離膜１１０との間の境界近傍において、上記ゲート酸化膜１１２の表面は丸みを帯びているが、この丸みによるゲート電極１１４の厚みの増大は微小であるので、考慮していない。
Ｄ’＝Ａ＋Ｃ・・・（５）
【００４６】
上記ゲート電極１１４の均一部分の厚みＤが、上記素子分離膜の段部１１０ｂの幅Ｂよりも大きいとき、すなわち、下記の式（６）を満たすとき、上記ゲート酸化膜１１２と素子分離膜１１０との境界におけるゲート電極１１４の厚みＣは、この境界におけるゲート電極１１４の表面が上記素子分離膜の平坦部１１０ａ端の角Ｐを中心とした半径Ｄの円弧上にあることから、下記の式（７）のように近似することができる。
Ｄ＞Ｂ・・・（６）
Ｃ＝（Ｄ２−Ｂ２）０．５・・・（７）
ここで、上記式（５）に式（７）を代入すると、下記の式（８）のようになる。
Ｄ’＝Ａ＋（Ｄ２−Ｂ２）０．５・・・（８）
【００４７】
ここで、上記ゲート酸化膜１１２と素子分離膜１１０との間の境界におけるゲート電極１１４の厚みＤ’は、ゲート電極１１４の均一部分の厚みＤよりも大きいことが必要である。したがって、下記の式（９）を満たす必要がある。
Ａ＋（Ｄ２−Ｂ２）０．５＞Ｄ・・・（９）
この式（９）の両辺をＤで除すると、下記の式（１０）のようになる。
Ａ／Ｄ＋（（１−（Ｂ／Ｄ）２）０．５＞１・・・（１０）
この式（１０）を満たすように、図１Ａの工程で形成するシリコン窒化膜１０３の厚み、及びパッド酸化膜１０２のウェットエッチングでの素子分離膜１１０表面の後退量によって定まる素子分離膜１１０のゲート酸化膜１１２表面からの高さをＡと、ゲート電極１１４の均一部分の厚みＤとを設定する。また、上記素子分離膜の段部１１０ｂは、図１Ｇの工程におけるシリコン窒化膜１０３のウェットエッチング時に形成されるので、このウェットエッチングの条件から上記段部１１０ｂの幅Ｂを特定する。このように、上記各パラメータＡ，Ｂ及びＤを設定することにより、上記境界におけるゲート電極１１４の厚みＤ’を適切な厚みに形成できる。その結果、シリコン基板１０１に、後述するプロファイルの不純物濃度を形成することができる。
【００４８】
上記式（１０）は、左辺が大きくなると、素子形成部分の端、すなわち、ゲート酸化膜１１２と素子分離膜１１０との境界におけるゲート電極の厚みＤ’が、ゲート電極の均一部分の厚みＤに対して大きくなることを意味する。ここで、素子分離膜１１０の表面とゲート酸化膜１１２の表面との間の段差Ａに対して、ゲート電極１１４の均一部分の厚みＤが小さいほど、左辺が大きくなる。一方、素子分離膜の段部１１０ｂの幅Ｂに対して、ゲート電極１１４の均一部分の厚みＤが大きいほど、左辺が大きくなる。したがって、上記素子分離膜１１０とゲート酸化膜１１２との段差Ａと、上記素子分離膜の段部１１０ｂの幅Ｂとに基づいて、上記ゲート電極１１４の均一部分の厚みＤに関して、上記境界におけるゲート電極１１４の厚みＤ’が均一部分の厚みＤよりも大きくなる範囲を求めることができる。すなわち、ゲート電極１１４の均一部分の厚みＤを、上記式（６）及び式（１０）を満たす範囲に設定することにより、上記境界におけるゲート電極１１４の厚みＤ’を、均一部分のゲート電極１１４の厚みＤよりも大きくすることができるのである。
【００４９】
具体的には、本実施形態では、上記素子分離膜１１０の表面とゲート酸化膜１１２の表面との間の段差Ａを６５ｎｍとし、上記素子分離膜の段部１１０ｂの幅Ｂを４０ｎｍとし、上記ゲート電極１１４の均一部分の厚みＤを１５５ｎｍとしている。これらの値は、上記式（６）及び（１０）を満たしている。したがって、上記素子分離膜１１０とゲート酸化膜１１２との間の境界におけるゲート電極１１４の厚みＤ’を、１５５ｎｍよりも大きくできる。
【００５０】
このようにして、図１Ｈにおいて、素子形成領域１０の端である素子分離膜１１０とゲート酸化膜１１２との間の境界におけるゲート電極１１４の厚みＤｂを、ゲート酸化膜１１２上のゲート電極１１４の均一部分の厚みＤａよりも大きくしている。
【００５１】
また、図１Ｈにおいて、２つの素子分離膜１１０で挟まれた素子形成領域（以下、狭幅領域という）１４では、この狭幅領域１４の幅Ｗがゲート電極１１４の均一部分の厚みＤａの２倍未満であれば、この領域に堆積されるゲート電極１１４の厚みＤｃが上記均一部分の厚みＤａよりも大きくなる。これは、ゲート電極１１４の材料が、上記狭幅領域１４上にゲート酸化膜１１２と平行の表面をなすように堆積するのに加えて、上記素子分離膜の平坦部１１０ａの角Ｐから円弧状の表面をなすように堆積するからである。したがって、上記２つの素子分離膜１１０で挟まれた狭幅領域１４に形成されるゲート電極１１４の厚みＤｃは、この狭幅領域１４の幅Ｗが狭くなるほど厚くなる。なお、上記素子形成領域の幅Ｗは、上記２つの素子分離膜１１０の各々が有する平坦部１１０ａについて、互いに向かい合う側に位置する角Ｐの間の距離である。
【００５２】
具体的には、本実施形態では、ゲート電極１１４の平坦部の厚みＤａが１５５ｎｍであるのに対して、２つの素子分離膜１１０の間の距離Ｗが２００ｎｍの場合、この２つの素子分離膜１１０で挟まれた狭幅領域１４上の中央部でのゲート電極１１４の厚みＤｃが１８５ｎｍに形成され、ゲート電極１１４の均一部分の厚みＤａより厚くなる。
【００５３】
次に、図１Ｉに示すように、イオン注入法によって、ゲート電極１１４及びゲート酸化膜１１２を介して、シリコン基板１０１に不純物を導入する。このシリコン基板１０１に導入する不純物は、例えば、ＮＭＯＳトランジスタを形成する領域ではボロンであり、ＰＭＯＳトランジスタを形成する領域ではリンである。上記不純物の導入により、上記シリコン基板に、ウェル１１６および閾値調整不純物層１１７を形成する。
【００５４】
上記シリコン基板１０１への不純物の導入は、注入エネルギー及びイオン注入量を変えた複数の条件の下、２〜４回のイオン注入によって行うのが好ましい。
【００５５】
具体的には、ＮＭＯＳトランジスタの形成領域に、不純物としてのボロンについて、２１５ＫｅＶの注入エネルギー、１．０Ｅ１３ｃｍ−２の注入量、及び、０°の注入角度により、第１のイオン注入を行う。また、不純物としてのボロンについて、７２ＫｅＶの注入エネルギー、８.０Ｅ１２ｃｍ−２の注入量、及び、０°の注入角度により、第２のイオン注入を行う。
【００５６】
上記第１のイオン注入は、ウェル１１６の形成が目的であり、シリコン基板１０１の表面から約２３０ｎｍの深さに濃度のピークをもつ不純物導入領域が得られる。この第１のイオン注入は、本発明の第２の不純物添加工程に相当する。
【００５７】
一方、第２のイオン注入は、トランジスタの閾値電圧を調整する閾値調整領域１１７の形成が目的である。この第２のイオン注入は、本発明の第１の不純物添加工程に相当する。上記閾値調整領域１１７は、素子形成領域の端部１１において、上記シリコン基板１０１の表面から約５ｎｍの深さに濃度のピークを有する。また、この素子形成領域の端部１１において、シリコン基板１０１の表面の不純物濃度が、約４.８Ｅ１７個ｃｍ−３になる。一方、上記素子形成領域のうち、ゲート電極１１４が均一の厚みＤａに形成された領域に対応する部分（以下、素子形成領域の電極均一部という）１２では、上記閾値調整領域１１７は、シリコン基板１０１の表面から約６５ｎｍの深さに濃度のピークを有する。また、この素子形成領域の電極均一部１２において、シリコン基板１０１の表面の不純物濃度は、約２.８Ｅ１７個ｃｍ−３になる。これは、上記素子形成領域１０上のゲート電極１１４の厚みが、上記端部１１と均一部分１２とで異なることに起因している。すなわち、上記素子形成領域の端部１１では、ゲート電極１１４の厚みＤｂは２１５ｎｍであるのに対して、上記素子形成領域の電極均一部１２では、ゲート電極１１４の厚みＤａは１５５ｎｍである。このゲート電極１１４の厚みの差に応じて、素子形成領域の端部１１では、閾値調整領域１１７の不純物濃度のピークは約５ｎｍ深さに形成され、上記素子形成領域の電極均一部１２では、閾値調整領域１１７の不純物濃度のピークは約６５ｎｍの深さに形成される。つまり、上記素子形成領域の端部１１と電極均一部１２との間で、各々の部分に形成されるゲート電極の厚みの差と略同じ差が、閾値調整領域１１７の不純物濃度のピークの深さに生じる。
【００５８】
このように、シリコン基板１０１の表面近傍部分の不純物濃度を、上記素子形成領域の電極均一部１２よりも上記端部１１が大きくなるようにすることにより、この素子形成領域の端部１１にトランジスタを形成した場合の閾値電圧を増大できる。したがって、上記素子形成領域の端部１１に従来生じていた寄生トランジスタや、この部分にトランジスタを形成した場合の逆狭チャンネル効果やキンク特性を防止することができる。
【００５９】
また、上記２つの素子分離膜１１０の間の狭幅領域１４は、この狭幅領域１４上のゲート電極１１４の厚みＤｃが、上記素子形成領域の電極均一部１２上のゲート電極の厚みＤａよりも大きく形成されている。したがって、この狭幅領域１４では、シリコン基板１０１に形成される閾値調整領域１１７の深さが、上記電極均一部１２における閾値調整領域１１７の深さよりも浅くなる。また、上記狭幅領域１４では、上記シリコン基板１０１表面の不純物濃度が、上記電極均一部１２におけるよりも高くなる。その結果、上記狭幅領域１４において、寄生トランジスタを防止でき、また、この領域に形成されたトランジスタの逆狭チャンネル効果やキンク特性を防止できる。
【００６０】
また、上記ゲート電極１１４を介したシリコン基板１０１へのイオン注入について、注入エネルギーの大きさを変えることによって、上記素子形成領域の端部１１と電極均一部１２との間で、シリコン基板１０１表面の不純物濃度の比を変えることができる。図３は、本実施形態と同様の素子形成領域のシリコン基板１０１に、ゲート電極１１４を介して、異なる注入エネルギーでイオン注入を行う実験を行った結果を示す図である。図３において、縦軸は、素子形成領域の端部１１のシリコン基板１０１の表面に形成された不純物濃度を、素子形成領域の電極均一部１２のシリコン基板１０１の表面に形成された不純物濃度で除してなる不純物濃度比であり、横軸は、イオン注入の注入エネルギー（ＫｅＶ）である。この実験では、素子形成領域の端部１１におけるゲート電極１１４の厚みが２２５ｎｍであり、素子形成領域の電極均一部１２におけるゲート電極１１４の厚みが１８０ｎｍであるものを用いた。図３に示すように、注入エネルギーを増大することにより、素子形成領域の端部１１におけるシリコン基板１０１表面の濃度を、素子形成領域の電極均一部１２におけるシリコン基板１０１表面の濃度に対して、上記注入エネルギーに比例する倍率で増大させることができる。したがって、上記注入エネルギーを増大することにより、上記素子形成領域の端部１１におけるシリコン基板１０１について、トランジスタを形成した場合の閾値電圧を効果的に増大でき、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行うことができる。
【００６１】
このように、ゲート電極１１４の厚みが比較的厚い部分に対応するシリコン基板１０１は、注入エネルギーの増大によって効果的に表面の不純物濃度を増大できる。このような効果を利用することにより、図１Ｉに示すように２つの素子分離膜１１０で挟まれた比較的狭い狭幅領域１４に形成する短ゲートのトランジスタを、他の領域１１，１２と異なるエネルギーでイオン注入を行わなくても、他の領域１１，１２よりも高い閾値電圧にできる。すなわち、上記狭幅領域１４には、素子分離領域の電極均一部１２よりも厚い厚みＤｃを有するゲート電極１１４を形成している。これにより、素子分離領域の電極均一部１２と狭幅領域１４とに同一の注入エネルギーのイオン注入を行うことで、上記狭幅領域１４のシリコン基板１０１表面の不純物濃度を、上記電極均一部１２のシリコン基板１０１表面の不純物濃度よりも高くできる。その結果、従来、ゲート幅が短いトランジスタが形成された領域に対して、閾値電圧を増大するために、他の領域とは別個に行っていたイオン注入工程や、この別個のイオン注入を行うためのフォト工程を削除することができる。すなわち、従来よりも大幅に簡単かつ安価に、短ゲートのトランジスタを形成する領域の閾値電圧を増大できるのである。
【００６２】
図１Ｉまでの工程により、ゲート電極１１４をウェハ全面に形成した後、図１Ｊに示す工程に移り、素子形成領域１０にトランジスタを作成する。すなわち、ゲート電極１１４を所定パターンに加工し、イオン注入法によってＬＤＤ（Lightly Doped Drain）領域１１８及びハロー領域１１９を形成する。この後、ＣＶＤ法でシリコン酸化膜をウェハ表面に堆積したのち、ＲＩＥ法によって上記シリコン酸化膜を異方的にエッチバックすることにより、ゲート電極１１４の側面にゲートスペーサー１２１を形成する。そして、イオン注入法によって不純物を注入し、アニールを行って、シリコン基板１０１の表面近傍にソース・ドレイン領域１２３を形成する。この後、上記ゲート電極１１４の表面部分にサリサイド膜１２５を形成する。
【００６３】
そして、図１Ｋに示すように、層間膜１２７を形成し、コンタクト１２８及び配線１２９を形成して、素子形成領域にＭＯＳトランジスタが完成する。
【００６４】
以上のように、本実施形態のトランジスタは、素子形成領域１０上から素子分離膜１１０上に延在するゲート電極１１４について、上記素子形成領域１０と素子分離膜１１０との境界上の厚みＤｂを、素子形成領域の上記境界から離れた部分の厚みＤａよりも大きく形成する。上記ゲート電極１１４を介した注入によって、上記素子形成領域１０の半導体基板１０１に不純物を導入することにより、上記素子形成領域の上記境界近傍部分１１における半導体基板１０１の不純物濃度を、自己整合的に、上記素子形成領域の上記境界から離れた部分１２における半導体基板１０１の不純物濃度よりも高くできる。その結果、上記素子形成領域の境界近傍部分１１に形成されるトランジスタについて、閾値電圧を増大できるので、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行うことができる。
【００６５】
本実施形態のトランジスタは、上記ゲート電極１１４について、上記素子形成領域１０と素子分離膜１１０との境界上の厚みＤｂを、素子形成領域の上記境界から離れた部分１２の厚みＤａよりも大きく形成することにより、従来のような素子分離溝に厚みが大きい熱酸化膜を形成することなく、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を図ることができる。したがって、寄生トランジスタの防止や、逆狭チャンネル効果やキンク特性の防止を行いつつ、ＬＳＩの微細化に対応して、素子分離膜１１０及び素子形成領域１０の微細化を行うことができる。
【図面の簡単な説明】
【００６６】
【図１Ａ】本発明の実施形態であるトランジスタの製造方法を示す工程図である。
【図１Ｂ】図１Ａに続く工程を示す図である。
【図１Ｃ】図１Ｂに続く工程を示す図である。
【図１Ｄ】図１Ｃに続く工程を示す図である。
【図１Ｅ】図１Ｄに続く工程を示す図である。
【図１Ｆ】図１Ｅに続く工程を示す図である。
【図１Ｇ】図１Ｆに続く工程を示す図である。
【図１Ｈ】図１Ｇに続く工程を示す図である。
【図１Ｉ】図１Ｈに続く工程を示す図である。
【図１Ｊ】図１Ｉに続く工程を示す図である。
【図１Ｋ】図１Ｊに続く工程を示す図である。
【図２】素子分離領域の端部の周辺を拡大して示した断面図である。
【図３】素子形成領域のシリコン基板に、異なる注入エネルギーでイオン注入を行う実験を行った結果を示す図である。
【図４】従来の素子分離領域の端部を示した断面図である。
【図５Ａ】第１の従来技術であるトランジスタの製造方法を示す工程図である。
【図５Ｂ】図５Ａに続く工程を示す図である。
【図５Ｃ】図５Ｂに続く工程を示す図である。
【図５Ｄ】図５Ｃに続く工程を示す図である。
【図５Ｅ】図５Ｄに続く工程を示す図である。
【図５Ｆ】図５Ｅに続く工程を示す図である。
【図６Ａ】第２の従来技術であるトランジスタの製造方法を示す工程図である。
【図６Ｂ】図６Ａに続く工程を示す図である。
【図６Ｃ】図６Ｂに続く工程を示す図である。
【図６Ｄ】図６Ｃに続く工程を示す図である。
【図６Ｅ】図６Ｄに続く工程を示す図である。
【図６Ｆ】図６Ｅに続く工程を示す図である。
【図６Ｇ】図６Ｆに続く工程を示す図である。
【図６Ｈ】図６Ｇに続く工程を示す図である。
【図６Ｉ】図６Ｈに続く工程を示す図である。
【符号の説明】
【００６７】
１０  素子形成領域
１１  素子形成領域の端部
１２  素子形成領域の電極均一部
１４  素子形成領域の狭幅領域
１０１  シリコン基板
１１０  素子分離膜
１１０ａ  素子分離膜の平坦部
１１０ｂ  素子分離膜の段部
１１２  ゲート酸化膜
１１４  ゲート電極膜
【図１Ａ】
2007012988.tif 000003
【図１Ｂ】
2007012988.tif 000004
【図１Ｃ】
2007012988.tif 000005
【図１Ｄ】
2007012988.tif 000006
【図１Ｅ】
2007012988.tif 000007
【図１Ｆ】
2007012988.tif 000008
【図１Ｇ】
2007012988.tif 000009
【図１Ｈ】
2007012988.tif 000010
【図１Ｉ】
2007012988.tif 000011
【図１Ｊ】
2007012988.tif 000012
【図１Ｋ】
2007012988.tif 000013
【図２】
2007012988.tif 000014
【図３】
2007012988.tif 000015
【図４】
2007012988.tif 000016
【図５Ａ】
2007012988.tif 000017
【図５Ｂ】
2007012988.tif 000018
【図５Ｃ】
2007012988.tif 000019
【図５Ｄ】
2007012988.tif 000020
【図５Ｅ】
2007012988.tif 000021
【図５Ｆ】
2007012988.tif 000022
【図６Ａ】
2007012988.tif 000023
【図６Ｂ】
2007012988.tif 000024
【図６Ｃ】
2007012988.tif 000025
【図６Ｄ】
2007012988.tif 000026
【図６Ｅ】
2007012988.tif 000027
【図６Ｆ】
2007012988.tif 000028
【図６Ｇ】
2007012988.tif 000029
【図６Ｈ】
2007012988.tif 000030
【図６Ｉ】
2007012988.tif 000031
【手続補正書】
【提出日】平成18年3月29日(2006.3.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
まず、図６Ａに示すように、シリコン基板６０１上に熱酸化膜によってパッド酸化膜６０２を形成し、このパッド酸化膜６０２上にシリコン窒化膜６０３を堆積する。この後、素子分離膜を形成する位置のパッド酸化膜６０２、シリコン窒化膜６０３及びシリコン基板６０１の部分をＲＩＥ法でエッチングして、溝６０４を形成する。この溝６０４は浅く形成し、溝６０４のシリコン基板６０１の部分は、底面に向かうにつれて幅が狭まるテーパ形状に形成する。続いて、溝６０４内のシリコン基板６０１の露出面を酸化して酸化膜６１２を形成した後、図６Ｂに示すように、シリコン窒化膜６０３の表面と溝６０４の表面に、ポリシリコン６１３を堆積させる。そして、上記ポリシリコン６１３を全て酸化させて、図６Ｃに示すような熱酸化膜６１４を形成する。続いて、上記熱酸化膜６１４および酸化膜６１２に異方性エッチングを施す。これにより、図６Ｄに示すように、シリコン窒化膜６０３の溝６０４内を向いた面と、上記酸化膜６０２のテーパ形状の部分との間に、上記熱酸化膜６１４の一部からなるサイドウォール６１５を形成する。そして、図６Ｅに示すように、溝６０４の底に露出するシリコン基板６０１をＲＩＥ法によって更にエッチングして、この溝６０４の深さを増大させる。この深さが増大した溝６０４内のシリコン基板６０１の露出面を熱酸化して、熱酸化膜６０５を形成する。続いて、図６Ｆに示すように、ＣＶＤ法によって、上記溝６０４を埋めると共にシリコン窒化膜６０３の表面を覆うように、シリコン酸化膜６０６を堆積する。そして、図６Ｇに示すように、シリコン酸化膜６０６の表面を平坦化してシリコン窒化膜６０３の表面を露出させて、上記溝６０４内のシリコン酸化膜６０６の表面とシリコン窒化膜６０３の表面とを同一平面にする。引き続いて、図６Ｈに示すように、シリコン窒化膜６０３を除去する。これにより、上記シリコン酸化膜６０６による素子分離膜が形成される。この後、上記パッド酸化膜６０２を除去し、図６Ｉに示すように、シリコン基板６０１中にウェル６１０を形成し、シリコン基板６０１の表面にゲート酸化膜６０７を形成し、更に、上記ゲート酸化膜６０７及びシリコン酸化膜６０６（素子分離膜）上にゲート電極６０８を形成する。上記ウェル６１０内にソース及びドレインを形成することにより、ＭＯＳトランジスタが得られる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記第２の従来技術によれば、素子形成領域の端部に隣接してサイドウォール６１５を形成するので、この素子形成領域の端部において、ウエル６１０の側面が熱酸化膜６０５を介してゲート電極６０８に隣接することが防止される。したがって、上記素子形成領域のトランジスタに逆狭チャンネル効果やキンク特性が生ずることが、防止される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
続いて、図１Ｅに示すように、ＣＶＤ法によって、上記シリコン窒化膜１０３の表面及び素子分離溝１０５内に、シリコン酸化膜１０６を堆積させる。上記シリコン酸化膜１０６は、上記シリコン窒化膜１０３の表面において最大３５０ｎｍの厚さに堆積する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
続いて、図１Ｆに示すように、ＣＭＰ法でシリコン酸化膜１０６の研磨を行って、素子分離溝１０５内のシリコン酸化膜１０６の表面と、上記シリコン窒化膜１０３の表面とを同一平面にする。このとき、上記シリコン窒化膜１０３が研磨のストッパーとなる。これにより、上記素子分離溝１０５内のシリコン酸化膜１０６によって、素子分離膜１１０が形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
続いて、リン酸を用いたウェットエッチングによってシリコン窒化膜１０３を除去してパッド酸化膜１０２の表面を露出させる。このパッド酸化膜１０２を、フッ酸を用いたウェットエッチングによって除去して、シリコン基板１０１の表面を露出させる。このときのウェットエッチングは素子分離膜１１０の材料もエッチングするため、この分素子分離膜１１０の露出している表面及び側壁が後退する。そして、図１Ｇに示すように、上記シリコン基板１０１の表面に、厚みが４ｎｍのゲート絶縁膜としてのゲート酸化膜１１２を酸化法によって形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
具体的には、ＮＭＯＳトランジスタの形成領域に、不純物としてのボロンについて、２１５ＫｅＶの注入エネルギー、１．０×１０１３ｃｍ−２の注入量、及び、０°の注入角度により、第１のイオン注入を行う。また、不純物としてのボロンについて、７２ＫｅＶの注入エネルギー、８.０×１０１２ｃｍ−２の注入量、及び、０°の注入角度により、第２のイオン注入を行う。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
一方、第２のイオン注入は、トランジスタの閾値電圧を調整する閾値調整領域１１７の形成が目的である。この第２のイオン注入は、本発明の第１の不純物添加工程に相当する。上記閾値調整領域１１７は、素子形成領域の端部１１において、上記シリコン基板１０１の表面から約５ｎｍの深さに濃度のピークを有する。また、この素子形成領域の端部１１において、シリコン基板１０１の表面の不純物濃度が、約４.８×１０１７個ｃｍ−３になる。一方、上記素子形成領域のうち、ゲート電極１１４が均一の厚みＤａに形成された領域に対応する部分（以下、素子形成領域の電極均一部という）１２では、上記閾値調整領域１１７は、シリコン基板１０１の表面から約６５ｎｍの深さに濃度のピークを有する。また、この素子形成領域の電極均一部１２において、シリコン基板１０１の表面の不純物濃度は、約２.８×１０１７個ｃｍ−３になる。これは、上記素子形成領域１０上のゲート電極１１４の厚みが、上記端部１１と均一部分１２とで異なることに起因している。すなわち、上記素子形成領域の端部１１では、ゲート電極１１４の厚みＤｂは２１５ｎｍであるのに対して、上記素子形成領域の電極均一部１２では、ゲート電極１１４の厚みＤａは１５５ｎｍである。このゲート電極１１４の厚みの差に応じて、素子形成領域の端部１１では、閾値調整領域１１７の不純物濃度のピークは約５ｎｍ深さに形成され、上記素子形成領域の電極均一部１２では、閾値調整領域１１７の不純物濃度のピークは約６５ｎｍの深さに形成される。つまり、上記素子形成領域の端部１１と電極均一部１２との間で、各々の部分に形成されるゲート電極の厚みの差と略同じ差が、閾値調整領域１１７の不純物濃度のピークの深さに生じる。