(57)【要約】【課題】  高速シリアル転送の信号品質を維持できる集積回路装置、電子機器の提供。【解決手段】  集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックＨＢと、ＨＢ以外の回路ブロックとを含む。高速インターフェース回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックＣＢＭとして配置される。【選択図】        図１４
2007012869.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、
前記第１〜第Ｎの回路ブロックは、
差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、
前記高速インターフェース回路ブロックは、前記第１〜第Ｎの回路ブロックのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックとして配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記Ｍは、［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３（［Ｘ］はＸを越えない最大の整数）であることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記第Ｍの回路ブロックは、
前記高速インターフェース回路ブロックと、他の回路ブロックとを含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第Ｍの回路ブロックに含まれる前記他の回路ブロックは、表示制御信号を生成するロジック回路ブロックであることを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記第１〜第Ｎの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックを含み、
前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記階調電圧生成回路ブロックは、前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１〜第Ｎの回路ブロックは、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックを含み、
前記階調電圧生成回路ブロックは、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項７】
請求項３において、
前記第Ｍの回路ブロックに含まれる前記他の回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックであることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記第１〜第Ｎの回路ブロックは、
表示制御信号の生成と階調特性の調整データの設定を行うロジック回路ブロックを含み、
前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記ロジック回路ブロックは、前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記第１〜第Ｎの回路ブロックは、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックを含み、
前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックは、前記ロジック回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含むことを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記高速インターフェース回路ブロックは、前記第２のインターフェース領域の前記第２の方向側に隣接して配置されることを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１において、
集積回路装置の前記第２の方向での幅をＷとし、集積回路装置の前記第１の方向での長さをＬＤとした場合に、集積回路装置の形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０であることを特徴とする集積回路装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであることを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、表示パネルやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
【０００４】
ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。
【０００５】
しかしながら、表示ドライバの集積回路装置を例えばＣＯＧ（Chip On Glass）実装した場合に、外部接続端子であるバンプでの接触抵抗が原因となって、高速シリアル転送の信号品質が劣化するという問題が判明した。
【０００６】
また、表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
【特許文献１】特開２００１−２２２２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速シリアル転送の信号品質を維持できる集積回路装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、前記第１〜第Ｎの回路ブロックは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、前記高速インターフェース回路ブロックは、前記第１〜第Ｎの回路ブロックのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックとして配置される集積回路装置に関係する。
【０００９】
本発明では、第１〜第Ｎの回路ブロックが第１の方向に沿って配置され、この第１〜第Ｎの回路ブロックが、高速インターフェース回路ブロックとそれ以外の回路ブロックを含む。そして高速インターフェース回路ブロックが、第１〜第Ｎの回路ブロックのうちの両端の回路ブロックを除く第Ｍの回路ブロックとして配置される。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質を維持できる。
【００１０】
また本発明では、前記Ｍは、［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３（［Ｘ］はＸを越えない最大の整数）であってもよい。
【００１１】
このようにすれば、高速インターフェース回路ブロックが集積回路装置の中央付近に配置されるようになるため、外部接続端子の接触抵抗を原因とするインピーダンス不整合を更に抑えることができる。
【００１２】
また本発明では、前記第Ｍの回路ブロックは、前記高速インターフェース回路ブロックと、他の回路ブロックとを含むようにしてもよい。
【００１３】
このようにすれば無駄の無いレイアウトを実現できる。
【００１４】
また本発明では、前記第Ｍの回路ブロックに含まれる前記他の回路ブロックは、表示制御信号を生成するロジック回路ブロックであってもよい。
【００１５】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【００１６】
また本発明では、前記第１〜第Ｎの回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックを含み、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記階調電圧生成回路ブロックは、前記第１の方向に沿って隣接して配置されるようにしてもよい。
【００１７】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線と、階調電圧生成回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【００１８】
また本発明では、前記第１〜第Ｎの回路ブロックは、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックを含み、前記階調電圧生成回路ブロックは、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記データドライバブロックとの間に配置されるようにしてもよい。
【００１９】
このようにすれば、調整データの信号線や階調電圧の出力線を効率良く配線できるようになり、配線効率を向上できる。
【００２０】
また本発明では、前記第Ｍの回路ブロックに含まれる前記他の回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックであってもよい。
【００２１】
このようにすれば、高速インターフェース回路ブロックと階調電圧生成回路ブロックとで、例えば電源配線等の共用化を図れ、レイアウト効率を向上できる。
【００２２】
また本発明では、前記第１〜第Ｎの回路ブロックは、表示制御信号の生成と階調特性の調整データの設定を行うロジック回路ブロックを含み、前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックと、前記ロジック回路ブロックは、前記第１の方向に沿って隣接して配置されるようにしてもよい。
【００２３】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線と、階調電圧生成回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【００２４】
また本発明では、前記第１〜第Ｎの回路ブロックは、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックを含み、前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Ｍの回路ブロックは、前記ロジック回路ブロックと前記データドライバブロックとの間に配置されるようにしてもよい。
【００２５】
このようにすれば、調整データの信号線や階調電圧の出力線を効率良く配線できるようになり、配線効率を向上できる。
【００２６】
また本発明では、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含むようにしてもよい。
【００２７】
また本発明では、前記高速インターフェース回路ブロックは、前記第２のインターフェース領域の前記第２の方向側に隣接して配置されるようにしてもよい。
【００２８】
このようにすれば、第２のインターフェース領域に配置されるパッド等と高速インターフェース回路ブロックとをショートパスで接続できるようになり、配線効率を向上できる。
【００２９】
また本発明では、集積回路装置の前記第２の方向での幅をＷとし、集積回路装置の前記第１の方向での長さをＬＤとした場合に、集積回路装置の形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０であってもよい。
【００３０】
このようにすれば細長の集積回路装置を実現でき、実装の容易化と装置の低コスト化を両立できる。
【００３１】
また本発明では、前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であってもよい。
【００３２】
このような関係式が成り立つ集積回路装置によれば、第２の方向における回路ブロックの幅を確保しつつ（過度な扁平レイアウトにすることなく）、第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。
【００３３】
また本発明では、集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであってもよい。
【００３４】
このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を大きく確保しながらも、集積回路装置の第２の方向での幅を小さくできる。
【００３５】
また本発明は上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３７】
１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。
【００３８】
ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。
【００３９】
ところが図１（Ａ）の比較例では以下のような課題がある。
【００４０】
第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。
【００４１】
第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。
【００４２】
一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。
【００４３】
２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。
【００４４】
図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
【００４５】
また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。
【００４６】
出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
【００４７】
入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
【００４８】
なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。
【００４９】
また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
【００５０】
例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。
【００５１】
図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。
【００５２】
図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。
【００５３】
また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
【００５４】
一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
【００５５】
図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
【００５６】
なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。
【００５７】
図６（Ａ）に本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。本実施形態では図６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができる。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢとすることもできる。
【００５８】
図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【００５９】
これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。
【００６０】
また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
【００６１】
また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。
【００６２】
なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。
【００６３】
また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。
【００６４】
３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
【００６５】
ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
【００６６】
高速Ｉ／Ｆ回路１２０は、シリアルバスを介した高速シリアル転送を実現する。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。
【００６７】
図７において、高速Ｉ／Ｆ回路１２０、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、高速Ｉ／Ｆ回路１２０、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
【００６８】
データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。
【００６９】
走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。
【００７０】
電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。
【００７１】
階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。
【００７２】
図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。
【００７３】
なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。
【００７４】
図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。
【００７５】
図７の高速Ｉ／Ｆ回路（シリアルインターフェース回路）１２０は、差動信号を用いたシリアルバス（高速シリアルバス）を介してデータ転送を行う回路であり、図１１（Ａ）にその構成例を示す。
【００７６】
トランシーバ１３０は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）を用いたシリアルバスを介してパケット（コマンド、データ）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりパケットの送受信が行われる。このトランシーバ１３０は、差動信号線を駆動する物理層回路（アナログフロントエンド回路）や高速ロジック回路（シリアル／パラレル変換回路、パラレル／シリアル変換回路）などを含むことができる。またシリアルバスのインターフェース規格しては、例えばＭＤＤＩ（Mobile Display Digital Interface）規格などを採用できる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。またトランシーバ１３０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。
【００７７】
リンクコントローラ１５０は、物理層の上層であるリンク層やトランザクション層の処理を行う。具体的には、シリアルバスを介してホスト（ホストデバイス）からトランシーバ１３０がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ１５０は、シリアルバスを介してホストにパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ１３０に指示する。
【００７８】
ドライバＩ／Ｆ回路１６０は、高速Ｉ／Ｆ回路１２０と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路１６０は、アドレス０信号Ａ０、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路（ホストインターフェース回路４６）に出力する。
【００７９】
図１１（Ｂ）にトランシーバの構成例を示す。図１１（Ｂ）はＭＤＤＩ規格に準拠したトランシーバの例である。図１１（Ｂ）において、トランシーバ１４０はホストデバイスに内蔵され、トランシーバ１３０は表示ドライバに内蔵される。また１３６、１４２、１４４はトランスミッタ回路であり、１３２、１３４、１４６はレシーバ回路である。また１３８、１４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路１４２は差動ストローブ信号ＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路１３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路１４４はデータ信号ＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路１３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。図１１（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。
【００８０】
なおトランシーバの構成は図１１（Ｂ）に限定されず、例えば図１２（Ａ）（Ｂ）に示すような種々の変形実施が可能である。
【００８１】
例えば図１２（Ａ）の第１の変形例において、ＤＴＯ＋、ＤＴＯ−は、ホスト側のトランスミッタ回路２４２がターゲット側のレシーバ回路２３２に出力する差動データ信号（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側のトランスミッタ回路２４４がターゲット側のレシーバ回路２３４に出力する差動クロック信号である。ホスト側はＣＬＫ＋／−のエッジに同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１２（Ａ）では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ回路２４９はホスト側に設けられ、ターゲット側には設けられていない。
【００８２】
ＤＴＩ＋、ＤＴＩ−はターゲット側のトランスミッタ回路２３６がホスト側のレシーバ回路２４６に出力する差動データ信号（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側のトランスミッタ回路２３８がホスト側のレシーバ回路２４８に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。
【００８３】
また図１２（Ｂ）の第２の変形例において、データ用のレシーバ回路２５０は差動データ信号ＤＡＴＡ＋、ＤＡＴＡ−を受信する。そしてレシーバ回路２５０は、ＤＡＴＡ＋、ＤＡＴＡ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータＳＤＡＴＡを後段のシリアル／パラレル変換回路２５４に出力する。クロック用のレシーバ回路２５２は差動クロック信号ＣＬＫ＋、ＣＬＫ−を受信する。そしてレシーバ回路２５２は、ＣＬＫ＋、ＣＬＫ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックＣＬＫを後段のＰＬＬ回路２５６に出力する。シリアル／パラレル変換回路２５４は、データ用レシーバ回路２５０からのシリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡに変換して出力する。ＰＬＬ（Phase Locked Loop)回路２５６は、クロック用レシーバ回路２５２により受信されたクロックＣＬＫに基づいて、データ用レシーバ回路２５０で受信されたデータをサンプリングするためのサンプリングクロックＳＣＫを生成する。具体的にはＰＬＬ回路２５６は、サンプリングクロックＳＣＫとして、周波数が同一で位相が互いに異なる多相のサンプリングクロックを、シリアル／パラレル変換回路２５４に出力する。そしてシリアル／パラレル変換回路２５４は、この多相のサンプリングクロックを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。バイアス回路２５８は、バイアス電流を制御するためのバイアス電圧ＶＢ１、ＶＢ２を生成してレシーバ回路２５０、２５２に供給する。
【００８４】
４．高速Ｉ／Ｆ回路ブロック
４．１  高速Ｉ／Ｆ回路ブロックの配置
図１３（Ａ）は、集積回路装置１０をガラス基板１１にＣＯＧ（Chip On Glass）実装した時の様子を示している。ＣＯＧ実装では、金バンプ等が形成された集積回路装置１０のチップが、表示パネルのガラス基板１１に直接フェースダウンで実装される。こうすることで、ＬＣＤモジュールの厚さをＬＣＤガラスの厚さまで薄くすることができる。
【００８５】
ところが、このようなＣＯＧ実装等を行った場合に、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題が判明した。即ち集積回路装置１０とガラス基板１１の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力（熱ストレス）は、Ｅ１、Ｅ２に示す集積回路装置１０の両端部の方が、Ｅ３に示す中央部よりも大きくなる。このため、Ｅ１、Ｅ２に示す両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。例えば図１３（Ｃ）に示すように１０年の経時変化に相当する３００サイクルの温度サイクル試験を行った場合に、図１３（Ｂ）のＥ３に示す中央部での接触抵抗は、図１３（Ｃ）のＦ２に示すように５オーム程度から７オーム程度にしか上昇しない。これに対し、図１３（Ｂ）のＥ１、Ｅ２に示す両端部での接触抵抗は、図１３（Ｃ）のＦ１に示すように２０オーム程度に上昇してしまう。特に図２（Ｂ）に示すように集積回路装置１０がスリムで細長になるほど（チップ形状比ＳＰ＝ＬＤ／Ｗが大きくなるほど）、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
【００８６】
ところで、高速Ｉ／Ｆ回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。しかしながら、高速Ｉ／Ｆ回路のパッド（ＤＡＴＡ＋、ＤＡＴＡ−等）として、例えば集積回路装置１０の両端部のバンプに接続されるパッドを使用すると、Ｆ１に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。この結果、高速シリアル転送の信号品質が劣化する問題が生じる。
【００８７】
このような問題を解決するために本実施形態では、高速Ｉ／Ｆ回路（高速シリアルインターフェース回路）ブロックを、集積回路装置１０の両端を除く中央付近に配置している。具体的には図１４（Ａ）に示すように第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢと、ＨＢ以外の回路ブロック（ＨＢとは異なる機能を実現する回路ブロック）を含む。ここでＨＢ以外の回路ブロックとは、例えばデータドライバブロック（図７の５０）である。或いはロジック回路ブロックや電源回路ブロックや階調電圧生成回路ブロック（図７の４０、９０、１１０）である。或いはメモリ内蔵の場合にはメモリブロック（図７の２０）であり、アモルファスＴＦＴ用の場合には走査ドライバブロック（図７の７０）である。
【００８８】
そして本実施形態では図１４（Ａ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍの回路ブロックＣＢＭ（２≦Ｍ≦Ｎ−１）として配置される。即ち集積回路装置１０の両端の回路ブロックＣＢ１、ＣＢＮを除く回路ブロックＣＢＭとして配置される。このようにすれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の両端に配置されないようになる。従って図１３（Ｃ）のＦ１に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。
【００８９】
そして接触抵抗の上昇を最小限に抑え、信号品質の向上を図るためには、高速Ｉ／Ｆ回路ブロックＨＢとして配置される回路ブロックＣＢＭのＭは、図１４（Ｂ）に示すように［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３とすることができる。ここで［Ｘ］はＸを越えない最大の整数である。例えば回路ブロック数がＮ＝１２である場合には、４≦Ｍ≦９となる。従って、高速Ｉ／Ｆ回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢ１２のうちのＣＢ４〜ＣＢ９のいずれかとして配置されるようになる。こうすれば、高速Ｉ／Ｆ回路ブロックＨＢが、集積回路装置１０の中央付近に配置されるようになる。従って、バンプ等での接触抵抗が図１３（Ｃ）のＦ２に示すような特性になり、接触抵抗の上昇を原因とするインピーダンス不整合を更に抑えることができる。なお、更に［Ｎ／２］−１≦Ｍ≦［Ｎ／２］＋２とすることもできる。こうすれば、高速Ｉ／Ｆ回路ブロックＨＢが集積回路装置１０の更に真ん中付近に配置されるようになり、インピーダンス不整合を最小限に抑えることができる。
【００９０】
なお高速Ｉ／Ｆ回路ブロックＨＢの配置については種々の変形実施が可能である。例えば図５（Ｂ）のレイアウト例ででは、高速Ｉ／Ｆ回路ブロックＨＢを、メモリブロックＭＢ２とデータドライバブロックＤＢ３の間に配置しているが、ＭＢ１とＤＢ２の間やＭＢ３とＤＢ４の間に配置してもよい。即ち図５（Ｂ）において第ＪのメモリブロックＭＢＪ（１≦Ｊ＜Ｉ）には、第ＪのデータドライバブロックＤＢＪが使用する画像データが記憶されており、ＭＢＪとＤＢＪの間には多数の信号線が配線される。従って、高速Ｉ／Ｆ回路ブロックＨＢを、データドライバブロックＤＢＪとメモリブロックＭＢＪの間に配置せずに、メモリブロックＭＢＪとデータドライバブロックＤＢＪ＋１の間に配置することが望ましい。
【００９１】
また図５（Ｂ）において高速Ｉ／Ｆ回路ブロックＨＢを、走査ドライバブロックＳＢ１と電源回路ブロックＰＢの間や、ＰＢとデータドライバブロックＤＢ１の間に配置してもよい。或いは階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間や、ＬＢと走査ドライバブロックＳＢ２の間に配置してもよい。但し高速Ｉ／Ｆ回路ブロックＨＢの受信データはロジック回路ブロックＬＢに入力されるため、高速Ｉ／Ｆ回路ブロックＨＢはロジック回路ブロックＬＢの近くに配置することが好ましく、ＬＢに隣接して配置することが望ましい。この場合に例えば図５（Ｂ）において、ロジック回路ブロックＬＢ（及び階調電圧生成回路ブロックＧＢ）を、集積回路装置１０の中央付近に配置してもよい。具体的には、ロジック回路ブロックＬＢ（及び階調電圧生成回路ブロックＧＢ）を、例えばメモリブロックＭＢ２（広義にはＭＢＪ）とデータドライバＤＢ３（広義にはＤＢＪ＋１）の間に配置する。そしてロジック回路ブロックＬＢに隣接させて高速Ｉ／Ｆ回路ブロックＨＢを配置してもよい。
【００９２】
また図１５（Ａ）に示すように第Ｍの回路ブロックＣＢＭに、高速Ｉ／Ｆ回路ブロックＨＢと他の回路ブロックを含ませてもよい。即ち回路ブロックＣＢＭに複数の回路ブロックを含ませ、そのうちの１つを高速Ｉ／Ｆ回路ブロックＨＢにする。そして図１５（Ａ）では、高速Ｉ／Ｆ回路ブロックＨＢは、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向側に隣接して配置される。また他の回路ブロックは、高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向側に隣接して配置される。
【００９３】
なお高速Ｉ／Ｆ回路ブロックＨＢに接続されるパッド（ＤＡＴＡ＋／−、ＳＴＢ＋／−、ＣＬＫ＋／−、電源等のパッド）は、入力側Ｉ／Ｆ領域１４のうち、ＨＢのＤ４方向側の領域に配置できる。これらのパッドの下の領域やパッド間の空き領域には、保護素子（静電保護トランジスタ）などを配置できる。
【００９４】
回路ブロックＣＢＭに含ませる他の回路ブロックとしては、図１５（Ｂ）に示すようにロジック回路ブロックＬＢを考えることができる。このロジック回路ブロックＬＢは表示制御信号（表示タイミングを制御したり表示処理を制御する信号）の生成や階調データの設定などを行う。即ち高速Ｉ／Ｆ回路ブロックＨＢが受信したデータは、ロジック回路ブロックＬＢを介してメモリブロックＭＢやデータドライバブロックＤＢに転送される。また高速Ｉ／Ｆ回路ブロックＨＢが受信したクロック信号（ストローブ信号を含む）もロジック回路ブロックＬＢに入力され、このクロック信号に基づいて表示制御信号等が生成される。従って高速Ｉ／Ｆ回路ブロックＨＢはロジック回路ブロックＬＢの近くに配置することが望ましく、その意味においては図１５（Ｂ）に示すようにロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢを同じ回路ブロックＣＢＭに含ませることが好ましい。
【００９５】
そして図１５（Ｂ）の配置の場合には、高速Ｉ／Ｆ回路ブロックＨＢは、入力側Ｉ／Ｆ領域１４に隣接して配置することが望ましい。こうすれば、データやクロックの信号を高速Ｉ／Ｆ用のパッドからショートパスで高速Ｉ／Ｆ回路ブロックＨＢに入力できるようになり、高速シリアル転送の信号品質を向上できる。
【００９６】
またロジック回路ブロックＬＢ及び高速Ｉ／Ｆ回路ブロックＨＢを同じ回路ブロックＣＢＭに含ませる場合には、図１５（Ｃ）に示すように、ＬＢとＨＢを含む回路ブロックＣＢＭと、階調電圧を生成する階調電圧生成回路ブロックＧＢを、Ｄ１方向に沿って隣接して配置することができる。即ち、前述のように高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢは隣接して配置することが望ましい。また後述するように階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢも隣接して配置することが望ましい。従って図１５（Ｃ）に示すように回路ブロックＣＢＭと階調電圧生成回路ブロックＧＢとを隣接して配置すれば、高速Ｉ／Ｆ回路ブロックＨＢ及び階調電圧生成回路ブロックＧＢを共にロジック回路ブロックＬＢに隣接して配置することが可能になり、レイアウト効率を向上できる。また階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢは、インピーダンス変換回路（演算増幅器）などのアナログ回路を含むことができる。従って図１５（Ｃ）のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。なお図１５（Ｃ）では、回路ブロックＣＢ１〜ＣＢＮがデータドライバブロックＤＢを含んでいる。そして階調電圧生成回路ブロックＧＢは、ロジック回路ブロックＬＢ及び高速Ｉ／Ｆ回路ブロックＨＢを含む回路ブロックＣＢＭと、データドライバブロックＤＢとの間に配置される。
【００９７】
また図１５（Ｄ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢと共に回路ブロックＣＢＭに含ませる他の回路ブロックは、階調電圧生成回路ブロックＧＢであってもよい。即ち、前述のように高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢは隣接して配置することが望ましい。また後述するように階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢも隣接して配置することが望ましい。従って図１５（Ｄ）に示すように回路ブロックＣＢＭに階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢを含ませれば、これらのＧＢとＨＢを共にロジック回路ブロックＬＢに隣接させることが可能になり、レイアウト効率を向上できる。また前述のように階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢは、インピーダンス変換回路（演算増幅器）などのアナログ回路を含むことができる。従って図１５（Ｄ）のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。
【００９８】
なお図１５（Ｃ）（Ｄ）の配置の場合には、高速Ｉ／Ｆ回路ブロックＨＢには、高速Ｉ／Ｆ回路のうちの物理層回路を含ませ、ロジック回路ブロックＬＢは、物理層回路よりも上層の回路を含ませてもよい。具体的には図１１（Ａ）の高速Ｉ／Ｆ回路１２０のうち、物理層の回路であるトランシーバ１３０を高速Ｉ／Ｆ回路ブロックＨＢに含ませ、物理層の上層（リンク層、トランザクション層、アプリケーション層）の回路であるリンクコントローラ１５０やドライバＩ／Ｆ回路１６０をロジック回路ブロックＬＢに含ませる。このようにすれば、リンクコントローラ１５０やドライバＩ／Ｆ回路１６０を、例えばゲートアレイなどの自動配置配線手法によりインプリメントすることができ、設計を効率化できる。なおトランシーバ１３０が含む高速ロジック回路（シリアル／パラレル変換回路等）の一部又は全部をロジック回路ブロックＬＢに含ませてもよい。
【００９９】
次に、図１５（Ｃ）（Ｄ）のように階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢをＤ１方向に沿って隣接して配置する利点について説明する。
【０１００】
例えば図１６に、階調電圧生成回路ブロックＧＢの詳細な回路構成例を示す。なお図１６には正極性用の回路を示しているが、負極性用の回路も同様の構成で実現できる。振幅調整レジスタ３００、傾き調整レジスタ３０２、微調整レジスタ３０４には、階調特性の調整データが設定される。この調整データの設定（書き込み）はロジック回路ブロックＬＢにより行われる。例えば振幅調整レジスタ３００に調整データを設定することで、図１７（Ａ）のＢ１、Ｂ２に示すように電源電圧ＶＤＤＨ、ＶＳＳＨの電圧レベルが変化し、階調電圧の振幅調整が可能になる。また傾き調整レジスタ３０２に調整データを設定することで、図１７（Ｂ）のＢ３〜Ｂ６に示すように、階調レベルの４ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ３０２に設定される４ビットの調整データＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１２の抵抗値が変化し、Ｂ３に示すような傾き調整が可能になる。ＶＲＰ２〜ＶＲＰ０についても同様である。また微調整レジスタ３０４に調整データを設定することで、図１７（Ｃ）のＢ７〜Ｂ１４に示すように、階調レベルの８ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ３０４に設定される３ビットの調整データＶＰ８に基づいて、８ｔｏ１セレクタ３１８が、抵抗素子ＲＬ１１の８個のタップのうちから１つのタップを選択し、選択されたタップの電圧をＶＯＰ８として出力する。これにより図１７（Ｃ）のＢ７に示すような微調整が可能になる。ＶＰ７〜ＶＰ１についても同様である。
【０１０１】
階調アンプ部３２０は、８ｔｏ１セレクタ３１１〜３１８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部３２０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。
【０１０２】
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。
【０１０３】
しかしながら、このような調整を行うための調整データのビット数は図１７に示すように多い。このため、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへの調整データの信号線の本数も多い。従ってロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するおそれがある。
【０１０４】
そこで本実施形態では図１５（Ｃ）（Ｄ）に示すようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢをＤ１方向に沿って隣接して配置させている。このようにすれば、ロジック回路ブロックＬＢからの調整データの信号線をショートパスで階調電圧生成回路ブロックＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【０１０５】
また図１５（Ｃ）（Ｄ）では、回路ブロックＣＢ１〜ＣＢＮが、階調電圧生成回路ブロックＧＢからの階調電圧を受け、データ線を駆動するデータドライバブロックＤＢを含む。そして図１５（Ｃ）（Ｄ）では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置される。なお階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢは、隣接させずに配置してもよいし、隣接させて配置してもよい。
【０１０６】
図１５（Ｃ）（Ｄ）において、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間には、調整データの信号線が配線され、その本数は図１６で説明したように多い。また階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢに対して階調電圧を出力する必要があり、その階調電圧出力線の本数も非常に多い。従って図１５（Ｃ）（Ｄ）において、階調電圧生成回路ブロックＧＢを、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置せずに、ＬＢのＤ３方向側に配置すると、ＧＢとＬＢの間において、調整データの信号線のみならず階調電圧出力線も配線する必要が生じる。従ってＧＢとＬＢの間において、他の信号線や電源線をグローバル線等で配線することが難しくなり、配線効率が低下する。
【０１０７】
これに対して図１５（Ｃ）（Ｄ）では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置されるため、ＧＢとＬＢの間には、階調電圧出力線を配線しなくても済むようになる。従って、ＧＢとＬＢの間において、他の信号線や電源線をグローバル線等により配線できるようになり、配線効率を向上できる。
【０１０８】
なお本実施形態では図１５（Ｃ）（Ｄ）に示すように、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル線（トランジスタ配線）よりも上層のグローバル線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば図１５（Ｃ）（Ｄ）に示すように、調整データ、階調電圧、データ信号の信号線を無駄なく配線して、データドライバブロックＤＢからのデータ信号をパッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを図１５（Ｃ）（Ｄ）のように配線すれば、データ信号出力線ＤＱＬを出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。
【０１０９】
４．２  集積回路装置の形状比、幅
本実施形態では図１８（Ａ）に示すように、集積回路装置１０のＤ２方向での幅をＷとし、Ｄ１方向での長さをＬＤとした場合に、集積回路装置１０の縦横の形状比ＳＰ＝ＬＤ／Ｗが、ＳＰ＞１０となっている。このような細長チップにすることで、図２（Ｂ）で説明したように実装の容易化と低コスト化を両立できる。
【０１１０】
そしてこのように形状比ＳＰ＞１０となる細長チップでは、図１３（Ａ）（Ｂ）（Ｃ）で説明したようなバンプの接触抵抗を原因とするインピーダンス不整合の問題が生じる。即ちスクウェアなチップでは顕在化しなかった問題が、ＳＰ＞１０となる細長チップでは深刻な問題になる。この点、本実施形態では、図１４（Ａ）〜図１５（Ｄ）に示す手法を採用することで、この問題を解決しており、実装の容易化と低コスト化の両立を図りながら、高速シリアル転送の信号品質の維持に成功している。
【０１１１】
さて、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、図１８（Ａ）のように形状比ＳＰ＞１０の細長チップを実現するためには、集積回路装置１０のＤ２方向での幅Ｗを小さくする必要がある。
【０１１２】
この点、本実施形態の集積回路装置では図１８（Ｂ）に示すように、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向での幅である。
【０１１３】
即ち図６（Ｂ）の比較例では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。従ってＤ２方向での幅Ｗは、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２になってしまう。これに対して本実施形態では、出力側Ｉ／Ｆ領域１２が、データドライバブロックＤＢ（或いはメモリブロック）のＤ２方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと出力側Ｉ／Ｆ領域１２は隣接して配置される。また入力側Ｉ／Ｆ領域１４は、データドライバブロックＤＢ（或いはメモリブロック）のＤ４方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと入力側Ｉ／Ｆ領域１４は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック（階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等）である。
【０１１４】
図１（Ａ）、図６（Ｂ）の比較例では、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２となるため、集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【０１１５】
これに対して本実施形態では、データドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に、他の回路ブロックが介在しないため、Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるＤ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、前述のようにＳＰ＞１０とすることができ、更に望ましくはＳＰ＞１２とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばＷ＝１．３ｍｍ、ＬＤ＝２２ｍｍ、ＳＰ＝１６．９や、Ｗ＝１．３５ｍｍ、ＬＤ＝１７ｍｍ、ＳＰ＝１２．６となる細長の集積回路装置を実現できる。これにより図２（Ｂ）に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。
【０１１６】
なお図１８（Ｂ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。
【０１１７】
また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。
【０１１８】
次にＷ１、ＷＢ、Ｗ２の関係について説明する。例えば本実施形態では図１８（Ｃ）に示すように、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。
【０１１９】
例えば出力側Ｉ／Ｆ領域１２には、Ｄ２方向での段数が１段又は複数段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側Ｉ／Ｆ領域１２の幅Ｗ１が最小限になるようにしている。従って、パッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとなる。
【０１２０】
一方、入力側Ｉ／Ｆ領域１４では、Ｄ２方向での段数が１段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側Ｉ／Ｆ領域１４の幅Ｗ２が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、０．１ｍｍ≦Ｗ２≦０．２ｍｍとなる。なお出力側Ｉ／Ｆ領域１２において、Ｄ２方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数（或いは大きさ）が、入力側Ｉ／Ｆ領域１４に比べて出力側Ｉ／Ｆ領域１２の方が多いからである。
【０１２１】
また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、データドライバブロックＤＢやメモリブロックＭＢのＤ２方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとなる。
【０１２２】
そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。即ち、Ｗ＜２×ＷＢが成り立つことになる。そしてこのようにＷ＜２×ＷＢが成り立てば、図２（Ｂ）のような細長の集積回路装置を実現できるようになる。
【０１２３】
５．メモリブロック、データドライバブロックの詳細
５．１  ブロック分割
図１９（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。
【０１２４】
そして図１９（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。なお図１９（Ｂ）では、メモリブロックＭＢ１とＭＢ２でカラムアドレスデコーダＣＤ１２を共用し、メモリブロックＭＢ３とＭＢ４でカラムアドレスデコーダＣＤ３４を共用している。
【０１２５】
５．２  １水平走査期間に複数回読み出し
図１９（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。
【０１２６】
しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。
【０１２７】
そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。
【０１２８】
例えば図２０ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２１のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
【０１２９】
なお図２０では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２０では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。
【０１３０】
図２０の手法によれば、図２１に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２０では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２１のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、図２（Ｂ）に示すような超スリムな細長チップの実現が可能になる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
【０１３１】
また図１９（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
【０１３２】
なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。
【０１３３】
５．３  データドライバ、ドライバセルの配置
図２１にデータドライバと、データドライバが含むドライバセルの配置例を示す。図２１に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。
【０１３４】
データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２０のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。
【０１３５】
一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２０のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。
【０１３６】
このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。
【０１３７】
図２１のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２１ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。
【０１３８】
また図２１では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。ここでドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、データラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。
【０１３９】
そして図２１において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２０で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。
【０１４０】
なおドライバセルＤＲＣ１〜ＤＲ３０のＤ２方向での幅（ピッチ）をＷＤとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。
【０１４１】
また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。
【０１４２】
またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。
【０１４３】
５．４  メモリセル
図２２（Ａ）にメモリブロックが含むメモリセル（ＳＲＡＭ）の構成例を示す。このメモリセルは、転送トランジスタＴＲＡ１、ＴＲＡ２と、負荷トランジスタＴＲＡ３、ＴＲＡ４と、駆動トランジスタＴＲＡ５、ＴＲＡ６を含む。ワード線ＷＬがアクティブになると、転送トランジスタＴＲＡ１、ＴＲＡ２がオンになり、ノードＮＡ１、ＮＡ２への画像データの書き込みや、ノードＮＡ１、ＮＡ２からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタＴＲＡ３〜ＴＲＡ６により構成されるフリップフロップ回路によりノードＮＡ１、ＮＡ２に保持される。なお本実施形態のメモリセルは図２２（Ａ）の構成に限定されず、例えば負荷トランジスタＴＲＡ３、ＴＲＡ４として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。
【０１４４】
図２２（Ｂ）（Ｃ）にメモリセルのレイアウト例を示す。図２２（Ｂ）は横型セルのレイアウト例であり、図２２（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図２２（Ｂ）に示すように、各メモリセル内においてワード線ＷＬの方がビット線ＢＬ、ＸＢＬよりも長いセルである。一方、縦型セルは図２２（Ｃ）に示すように、各メモリセル内においてビット線ＢＬ、ＸＢＬの方がワード線ＷＬよりも長いセルである。なお図２２（Ｃ）のＷＬは、ポリシリコン層で形成され転送トランジスタＴＲＡ１、ＴＲＡ２に接続されるローカルなワード線であるが、ＷＬの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。
【０１４５】
図２３に、メモリセルとして図２２（Ｂ）に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図２３は、ドライバセル、メモリブロックのうち１画素に対応する部分を詳細に示している。
【０１４６】
図２３に示すように１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号ＬＡＴ（ＬＡＴａ、ＬＡＴｂ）がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。
【０１４７】
センスアンプブロックＳＡＢのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。そしてセンスアンプＳＡＲ０のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ０に接続される。またセンスアンプＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ１に接続される。他のセンスアンプとメモリセルの関係についても同様である。
【０１４８】
ワード線ＷＬ１ａが選択されると、ＷＬ１ａに転送トランジスタのゲートが接続されるメモリセルＭＣからビット線ＢＬ、ＸＢＬに対して、画像データが読み出され、センスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５が信号の増幅動作を行う。そしてＤＬＡＴＲが、ＳＡＲ０〜ＳＡＲ５からの６ビットのＲ用の画像データＤ０Ｒ〜Ｄ５Ｒをラッチし、ＤＡＣＲが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＲを出力する。またＤＬＡＴＧが、ＳＡＧ０〜ＳＡＧ５からの６ビットのＧ用の画像データＤ０Ｇ〜Ｄ５Ｇをラッチし、ＤＡＣＧが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＧを出力する。またＤＬＡＴＢが、ＳＡＢ０〜ＳＡＢ５からの６ビットのＢ用の画像データＤ０Ｂ〜Ｄ５Ｂをラッチし、ＤＡＣＢが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＢを出力する。
【０１４９】
そして図２３の構成の場合には、図２０に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、図２０のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、図２０のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線（ＷＬ１ａ、ＷＬ１ｂ）を１水平走査期間において選択することで、１水平走査期間での複数回読み出しを実現できる。
【０１５０】
図２４に、メモリセルとして図２２（Ｃ）に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、Ｄ２方向での幅を横型セルに比べて短くできる。従ってＤ２方向でのメモリセルの個数を横型セルに比べて２倍にすることができる。そして縦型セルでは、カラム選択信号ＣＯＬａ、ＣＯＬｂを用いて、各センスアンプに接続するメモリセルの列を切り替える。
【０１５１】
例えば図２４において、カラム選択信号ＣＯＬａがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣａ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。一方、カラム選択信号ＣＯＬｂがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣｂ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。
【０１５２】
そして図２４の構成の場合には、図２０に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間においては、まずワード線ＷＬ１を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、図２０のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間において同じワード線ＷＬ１を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、図２０のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間においては、ワード線ＷＬ２を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間において同じワード線ＷＬ２を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を１水平走査期間において複数回選択することで、１水平走査期間での複数回読み出しを実現できる。
【０１５３】
なおドライバセルＤＲＣの構成、配置は図２３、図２４に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンＴＦＴ用の表示ドライバ等で、図１０（Ｃ）のようにＲ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示パネルに送る場合には、１つの共用のＤＡＣを用いて、Ｒ用、Ｇ用、Ｂ用の画像データ（１画素分の画像データ）のＤ／Ａ変換を行うことができる。従ってこの場合には、ドライバセルＤＲＣは、図１０（Ａ）の構成の共用のＤＡＣを１つ含めばよい。また図２３、図２４では、Ｒ用の回路（ＤＬＡＴＲ、ＤＡＣＲ）、Ｇ用の回路（ＤＬＡＴＧ、ＤＡＣＧ）、Ｂ用の回路（ＤＬＡＴＢ、ＤＡＣＢ）が、Ｄ２（Ｄ４）方向に沿って配置されている。しかしながら、Ｒ用、Ｇ用、Ｂ用の回路を、Ｄ１（Ｄ３）方向に沿って配置するようにしてもよい。
【０１５４】
６．電子機器
図２５（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２５（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１５５】
図２５（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２５（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１５６】
表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
【０１５７】
図２５（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２５（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
【０１５８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１５９】
【図１】図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。
【図２】図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。
【図３】本実施形態の集積回路装置の構成例。
【図４】種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。
【図５】図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。
【図６】図６（Ａ）（Ｂ）は集積回路装置の断面図の例。
【図７】集積回路装置の回路構成例。
【図８】図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。
【図９】図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。
【図１０】図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。
【図１１】図１１（Ａ）（Ｂ）（Ｃ）は高速Ｉ／Ｆ回路、トランシーバの構成例。
【図１２】図１２（Ａ）（Ｂ）はトランシーバの他の構成例。
【図１３】図１３（Ａ）（Ｂ）（Ｃ）はバンプの接触抵抗の問題の説明図。
【図１４】図１４（Ａ）（Ｂ）は高速Ｉ／Ｆ回路の配置手法の説明図。
【図１５】図１５（Ａ）（Ｂ）（Ｃ）（Ｄ）は高速Ｉ／Ｆ回路の配置手法の説明図。
【図１６】階調電圧生成回路ブロックの詳細な回路構成例。
【図１７】図１７（Ａ）（Ｂ）（Ｃ）は階調特性の調整についての説明図。
【図１８】図１８（Ａ）（Ｂ）（Ｃ）は集積回路装置の形状比、幅の説明図。
【図１９】図１９（Ａ）（Ｂ）はメモリブロック、データドライバブロックの配置の説明図。
【図２０】１水平走査期間に画像データを複数回読み出す手法の説明図。
【図２１】データドライバ、ドライバセルの配置例。
【図２２】図２２（Ａ）（Ｂ）（Ｃ）はメモリセルの構成例。
【図２３】横型セルの場合のメモリブロック、ドライバセルの配置例。
【図２４】縦型セルの場合のメモリブロック、ドライバセルの配置例。
【図２５】図２５（Ａ）（Ｂ）は電子機器の構成例。
【符号の説明】
【０１６０】
ＣＢ１〜ＣＢＮ  第１〜第Ｎの回路ブロック、１０  集積回路装置、
１２  出力側Ｉ／Ｆ領域、１４  入力側Ｉ／Ｆ領域、２０  メモリ、
２２  メモリセルアレイ、２４  ローアドレスデコーダ、
２６  カラムアドレスデコーダ、２８  ライト／リード回路、
４０  ロジック回路、４２  制御回路、４４  表示タイミング制御回路、
４６  ホストインターフェース回路、４８  ＲＧＢインターフェース回路、
５０  データドライバ、５２  データラッチ回路、５４  Ｄ／Ａ変換回路、
５６  出力回路、７０  走査ドライバ、７２  シフトレジスタ、
７３  走査アドレス生成回路、７４  アドレスデコーダ、７６  レベルシフタ、
７８  出力回路、９０  電源回路、９２  昇圧回路、９４  レギュレータ回路、
９６  ＶＣＯＭ生成回路、９８  制御回路、１１０  階調電圧生成回路、
１２０  高速Ｉ／Ｆ回路、１３０  トランシーバ、１５０  リンクコントローラ、
１６０  ドライバＩ／Ｆ回路
【図１】
2007012869.tif 000003
【図２】
2007012869.tif 000004
【図３】
2007012869.tif 000005
【図４】
2007012869.tif 000006
【図５】
2007012869.tif 000007
【図６】
2007012869.tif 000008
【図７】
2007012869.tif 000009
【図８】
2007012869.tif 000010
【図９】
2007012869.tif 000011
【図１０】
2007012869.tif 000012
【図１１】
2007012869.tif 000013
【図１２】
2007012869.tif 000014
【図１３】
2007012869.tif 000015
【図１４】
2007012869.tif 000016
【図１５】
2007012869.tif 000017
【図１６】
2007012869.tif 000018
【図１７】
2007012869.tif 000019
【図１８】
2007012869.tif 000020
【図１９】
2007012869.tif 000021
【図２０】
2007012869.tif 000022
【図２１】
2007012869.tif 000023
【図２２】
2007012869.tif 000024
【図２３】
2007012869.tif 000025
【図２４】
2007012869.tif 000026
【図２５】
2007012869.tif 000027