(57)【要約】【課題】  エッチング工程時で生じる加工変換差を小さくことができる半導体装置の製造方法を提供すること。【解決手段】  半導体装置の製造方法は、被加工膜１上にパターンを含むレジストパターン２Ｐを形成する工程と、前記パターンのサイズを変更する工程と、前記パターンのサイズを変更した前記レジストパターン２Ｐをマスクにして前記被加工膜１をエッチングする工程とを含み、前記パターンのサイズを変更する工程は、前記被加工膜１をエッチングする工程により形成される、前記パターンに対応した前記被加工膜１からなるパターンが、所望の寸法を有するように、前記パターンのサイズの変更量を決める。【選択図】      図３
2007088145.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上にパターンを含むレジストパターンを形成する工程と、
前記パターンのサイズを変更する工程と、
前記パターンのサイズを変更した前記レジストパターンをマスクにして前記被加工膜をエッチングする工程とを含み、
前記パターンのサイズを変更する工程は、前記被加工膜をエッチングする工程により形成される、前記パターンに対応した前記被加工膜からなるパターンが、所望の寸法を有するように、前記パターンのサイズの変更量を決めることを特徴とする半導体装置の製造方法。
【請求項２】
前記パターンのサイズおよびその変更量は、
前記パターンのサイズを変更する前の前記レジストパターンをリソグラフィプロセスにより形成する場合のリソグラフィマージンの方が、前記パターンのサイズを変更した後の前記レジストパターンをリソグラフィプロセスにより形成する場合のリソグラフィマージンよりも大きくなるように選ばれていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
露光マスクの製造に係る第１のプロセス、前記露光マスクを用いて形成されるレジストパターン中に含まれるパターンのサイズの変更に係る第２のプロセス、および、前記パターンのサイズが変更された前記レジストパターンをマスクに用いて行われる前記被加工膜のエッチングに係る第３のプロセスを含むプロセス群を用意する工程と、
前記第３のプロセスに変更が生じた場合、前記第１のプロセスに変更が生じる前の前記第３のプロセスにより得られる前記被加工膜からなる被加工膜パターンとほぼ同じ寸法を有する被加工膜パターンが得られるように、前記第１のプロセスの補正ルールおよび補正モデルを補正せずに、前記第２のプロセスの補正ルールもしくは補正モデルを補正する工程と
を含むことを特徴とするパターン補正方法。
【請求項４】
被加工膜と、該被加工膜上に形成されたハードマスクとなる膜とを含むチップを複数のブロックに区分する工程と、
前記複数のブロックのそれぞれについて、前記ハードマスクとなる膜上にレジスト膜を形成し、前記ブロック上の前記レジスト膜を選択的に露光し、前記レジスト膜を現像し、前記ブロック上にパターンが選択的に存在するレジストパターンを形成し、前記ブロック上に形成された前記パターンの寸法を測定し、この測定結果に基づいて、前記ブロック内に所望の寸法を有する被加工膜パターンが形成されるように、前記ブロック上に形成された前記パターンに対して、請求項１に記載のパターンのサイズを変更する工程を行い、該工程が施された前記パターンを含む前記レジストパターンをマスクにして前記ハードマスクとなる膜をエッチングすることにより、前記ハードマスク膜を形成する工程と、
前記ハードマスク膜をマスクにして前記被加工膜をエッチングすることにより、前記被加工膜からなる被加工膜パターンを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
被加工膜上にパターンを含むレジストパターンを形成する工程と、
前記パターンのサイズを変更する工程と、
前記パターンのサイズを変更した前記レジストパターンをマスクにして前記被加工膜をエッチングする工程と
を含む半導体装置の製造方法に係るプログラムであって、
前記被加工膜をエッチングする工程により形成される、前記パターンに対応した前記被加工膜からなるパターンが、所望の寸法を有するように、前記パターンのサイズの変更量を求めさせる手順をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、パターン補正方法およびプログラムに係わり、特にエッチング工程時で生じる加工変換差を小さくするための工程を含む半導体装置の製造方法、パターン補正方法およびプログラムに関する。
【背景技術】
【０００２】
従来から半導体プロセスにおいては、半導体基板上に絶縁膜、半導体膜または導電膜を形成する工程と、上記絶縁膜、半導体膜または導電膜（以下、これらの膜をまとめて被加工膜という。)を所望の形状に加工する工程とを繰り返すことによって、半導体回路を形成している。
【０００３】
上記被加工膜を所望の形状に加工する工程は、被加工膜上にレジストパターンを形成する工程（フォトリソグラフィプロセス）と、レジストパターンをマスクにして被加工膜をエッチングする工程（エッチングプロセス）とを含む。
【０００４】
このようにして被加工膜をエッチングして得られるパターン（被加工膜パターン）の寸法は、半導体デバイスの微細化に伴って、近年ますます小さくなってきている。微細な被加工膜パターンを得るためには、微細パターンを含むレジストパターンを形成する必要がある。
【０００５】
しかし、露光光源の波長が十分に短くない等の理由により、微細パターンを含むレジストパターンを形成することが困難になりつつある。そこで、レジストパターンを形成した後、後処理によりレジストパターンのパターン寸法を小さくすることが提案されている（特許文献１）。代表的には、レジストパターン内のホールの寸法を小さくするというシュリンクプロセスがある。
【０００６】
しかしながら、シュリンクプロセス等により微細パターンを含むレジストパターンを形成することができても、エッチング工程時で生じる加工変換差により、レジストパターン中の微細パターンに対応したパターンを含む、被加工膜パターンを形成することは困難である。
【特許文献１】特開２００３−２３４２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、エッチング工程時で生じる加工変換差を小さくことができる半導体装置の製造方法、パターン補正方法およびプログラムを提供することにある。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、上記目的を達成するために、本発明に係る半導体装置の製造方法は、被加工膜上にパターンを含むレジストパターンを形成する工程と、前記パターンのサイズを変更する工程と、前記パターンのサイズを変更した前記レジストパターンをマスクにして前記被加工膜をエッチングする工程とを含み、前記パターンのサイズを変更する工程は、前記被加工膜をエッチングする工程により形成される、前記パターンに対応した前記被加工膜からなるパターンが、所望の寸法を有するように、前記パターンのサイズの変更量を決めることを特徴とする。
【００１０】
本発明に係るパターン補正方法は、露光マスクの製造に係る第１のプロセス、前記露光マスクを用いて形成されるレジストパターン中に含まれるパターンのサイズの変更に係る第２のプロセス、および、前記パターンのサイズが変更された前記レジストパターンをマスクに用いて行われる前記被加工膜のエッチングに係る第３のプロセスを含むプロセス群を用意する工程と、前記第３のプロセスに変更が生じた場合、前記第３のプロセスに変更が生じる前の前記第３のプロセスにより得られる前記被加工膜からなる被加工膜パターンとほぼ同じ寸法を有する被加工膜パターンが得られるように、前記第１のプロセスの補正ルールおよび補正モデルを補正せずに、前記第２のプロセスの補正ルールもしくは補正モデルを補正する工程とを含むことを特徴とする。
【００１１】
本発明に係る他の半導体装置の製造方法は、被加工膜と、該被加工膜上に形成されたハードマスクとなる膜とを含むチップを複数のブロックに区分する工程と、前記複数のブロックのそれぞれについて、前記ハードマスクとなる膜上にレジスト膜を形成し、前記ブロック上の前記レジスト膜を選択的に露光し、前記ジスト膜を現像し、前記ブロック上にパターンが選択的に存在するレジストパターンを形成し、前記ブロック上に形成された前記パターンの寸法を測定し、この測定結果に基づいて、前記ブロック内に所望の寸法を有する被加工膜パターンが形成されるように、前記ブロック上に形成された前記パターンに対して、請求項１に記載のパターンのサイズを変更する工程を行い、該工程が施された前記パターンを含む前記レジストパターンをマスクにして前記ハードマスクとなる膜をエッチングすることにより、前記ハードマスク膜を形成する工程と、前記ハードマスク膜をマスクにして前記被加工膜をエッチングすることにより、前記被加工膜からなる被加工膜パターンを形成する工程とを含むことを特徴とする。
【００１２】
本発明に係るプログラムは、被加工膜上にパターンを含むレジストパターンを形成する工程と、前記パターンのサイズを変更する工程と、前記パターンのサイズを変更した前記レジストパターンをマスクにして前記被加工膜をエッチングする工程とを含む半導体装置の製造方法に係るプログラムであって、前記被加工膜をエッチングする工程により形成される、前記パターンに対応した前記被加工膜からなるパターンが、所望の寸法を有するように、前記パターンのサイズの変更量を求めさせる手順をコンピュータに実行させるためのものである。
【発明の効果】
【００１３】
本発明によれば、エッチング工程時で生じる加工変換差を小さくすることができる半導体装置の製造方法、パターン補正方法およびプログラムを実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００１６】
［図１］
被加工膜１上にレジスト膜２が塗布される。
【００１７】
被加工膜１は、絶縁膜、半導体膜もしくは導電膜である。被加工膜１は、単層の膜である場合もあるし、あるいは積層膜である場合もある。
【００１８】
上記積層膜は、同じ種類の膜の積層膜（例えば、シリコン酸化膜とシリコン窒化膜の積層膜）の場合もあるし、あるいは異なる種類の膜の積層膜（例えば、絶縁膜と半導体膜との積層膜）の場合もある。
【００１９】
被加工膜１は、図示しない半導体基板を含む基板上に形成されている。半導体基板は、例えば、シリコン基板、歪みシリコン基板、ＳＯＩ基板もしくはＳｉＧｅを含む基板である。上記基板は、上記半導体基板上に形成された絶縁膜パターン、半導体膜パターンもしくは導電膜パターンをさらに含む場合もある。
【００２０】
［図２］
レジスト膜２が露光され、さらにレジスト膜２が現像されることにより、レジストパターン２Ｐが形成される。レジストパターン２Ｐは、パターン２Ｐ１，２Ｐ２を含む。レジストパターン２Ｐは、パターン２Ｐ１，２Ｐ２の形成に有利な露光条件、つまり、必要なリソグラフィマージンが確保される露光条件で形成される。
【００２１】
この段階のレジストパターン２Ｐをマスクにして被加工膜１をエッチングしても、エッチング工程時で生じる加工変換差により、所望の寸法（ここでは設計寸法とする）を有する被加工膜パターンは形成されない。
【００２２】
ここでは、パターン２Ｐ１をマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ１に対応する被加工膜パターン中のパターンは、その設計寸法（Ｌｄ１）よりも大きなパターンであるとする。
【００２３】
一方、パターン２Ｐ２をマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ２に対応する被加工膜パターン中のパターンは、そのパターンの設計寸法（Ｌｄ２）よりも小さなパターンであるとする。ここでは、Ｌｄ１＝Ｌｄ２（＝Ｌｄ）とする。
【００２４】
［図３］
レジストパターン２Ｐに付加処理（加工変換差を小さくするための処理）を施すことにより、レジストパターン２Ｐ中のパターン２Ｐ１，２Ｐ２はそれぞれパターン２Ｐ１’，２Ｐ２’に変換される。図３において、パターン２Ｐ１，２Ｐ２は破線で示されている。
【００２５】
パターン２Ｐ１’の寸法は、パターン２Ｐ１の寸法よりも小さい。パターン２Ｐ１をパターン２Ｐ１'に変換するための付加処理としては、例えば周知のレジストスリミングプロセスがある。
【００２６】
パターン２Ｐ１のサイズおよびその変更量は、｜Ｌ２Ｐ１'−Ｌｄ｜＜｜Ｌ２Ｐ１−Ｌｄ｜を満足するように、つまり、加工変換差が小さくなるように、決められる。
【００２７】
Ｌ２Ｐ１'：  付加処理後のレジストパターン２Ｐをマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ１’に対応する被加工膜パターン中のパターンの寸法。
【００２８】
Ｌ２Ｐ１：  付加処理前のレジストパターン２Ｐをマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ１に対応する被加工膜パターン中のパターンの寸法。
【００２９】
ここでは、Ｌ２Ｐ１−Ｌｄは正（＞０）であるが、パターン２Ｐ１の形状や寸法が変われば、負（＜０）の場合もある。Ｌ２Ｐ１−Ｌｄが正（＞０）の場合、Ｌ２Ｐ１'−Ｌｄは正（＞０）の場合もあるし、あるいは負（＜０）の場合もある。同様に、Ｌ２Ｐ１−Ｌｄが負（＜０）の場合、Ｌ２Ｐ１'−Ｌｄは負（＜０）の場合もあるし、あるいは正（＞０）の場合もある。
【００３０】
｜Ｌ２Ｐ１'−Ｌｄ｜はゼロであること（加工変換差がゼロ）が好ましい。
【００３１】
一方、パターン２Ｐ２’の寸法は、パターン２Ｐ２の寸法よりも大きい。パターン２Ｐ２をパターン２Ｐ２’に変更するための付加処理としては、例えば周知のレジストシュリンクプロセスがある。
【００３２】
パターン２Ｐ２のサイズの変更量は、｜Ｌ２Ｐ２'−Ｌｄ｜＜｜Ｌ２Ｐ２−Ｌｄ｜を満足するように、つまり、加工変換差が小さくなるように、決められる。
【００３３】
Ｌ２Ｐ２'：  付加処理後のレジストパターン２Ｐをマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ２’に対応する被加工膜パターン中のパターンの寸法。
【００３４】
Ｌ２Ｐ２：  付加処理前のレジストパターン２Ｐをマスクにして被加工膜１をエッチングして形成される、パターン２Ｐ２に対応する被加工膜パターン中のパターンの寸法。
【００３５】
ここでは、Ｌ２Ｐ２−Ｌｄが負（＜０）であるが、パターン２Ｐ２の形状や寸法が変われば、正（＞０）の場合もある。Ｌ２Ｐ２−Ｌｄが負（＜０）の場合、Ｌ２Ｐ２'−Ｌｄは負（＜０）の場合もあるし、あるいは正（＞０）の場合もある。同様に、Ｌ２Ｐ２−Ｌｄが正（＞０）の場合、Ｌ２Ｐ２'−Ｌｄは正（＞０）の場合もあるし、あるいは負（＜０）の場合もある。
【００３６】
｜Ｌ２Ｐ２'−Ｌｄ｜はゼロであること（加工変換差がゼロ）が好ましい。
【００３７】
ラインアンドスペースの場合、例えば、Ｌｄ＝１４０ｎｍで、Ｌ２Ｐ１−Ｌｄ＝１５ｎｍ〜２０ｎｍ、Ｌ２Ｐ２'−Ｌｄ＝−１５ｎｍ〜−２０ｎｍである。
【００３８】
図３の後は、周知の工程、つまり、レジストパターン２Ｐをマスクにして被加工膜１をエッチングすることにより、被加工膜パターンを形成する工程等が続く。被加工膜パターンは、例えば、半導体デバイスを構成するパターンである。
【００３９】
図４−図９に、被加工膜パターンの例を示す。
【００４０】
図４は、被加工膜１が半導体膜または導電膜の場合に、被加工膜パターン１Ｐとして、上記半導体膜または導電膜からなる電極または配線が形成された様子を示す断面図である。
【００４１】
図５は、被加工膜１が層間絶縁膜の場合に、被加工膜パターン１Ｐとして、層間絶縁膜の表面に配線溝が形成された様子を示す断面図である。ダマシンプロセスにより配線溝内にＣｕ等のメタルが埋め込まれることにより、配線が形成される。
【００４２】
図６は、被加工膜１が層間絶縁膜の場合に、被加工膜パターン１Ｐとして、層間絶縁膜中にヴィアホールが形成された様子を示す断面図である。ヴィアホール内にＣｕ等のメタルが埋め込まれることにより、プラグが形成される。
【００４３】
図７は、被加工膜１が半導体膜または導電膜と絶縁膜との積層膜の場合に、被加工膜パターン１Ｐとして、上記半導体膜また導電膜からなるゲート電極１Ｐ１と上記絶縁膜からなるゲート絶縁膜１Ｐ２とを含むゲート構造が形成された様子を示す断面図である。
【００４４】
図８は、被加工膜１が第１の絶縁膜と半導体膜または導電膜と第２の絶縁膜との積層膜の場合に、被加工膜パターン１Ｐとして、上記第１の絶縁膜からなるゲート上部絶縁膜（エッチングマスク膜）１Ｐ３と上記半導体膜または導電膜からなるゲート電極１Ｐ１と上記第２の絶縁膜からなるゲート絶縁膜１Ｐ２とを含むゲート構造が形成された様子を示す断面図である。
【００４５】
図９は、被加工膜１が導電膜と半導体膜と絶縁膜との積層膜の場合に、被加工膜パターン１Ｐとして、上記導電膜からなる第１のゲート電極１Ｐ４と上記半導体膜からなる第２のゲート電極１Ｐ１と上記絶縁膜からなるゲート絶縁膜１Ｐ２とを含むゲート構造（ポリメタルゲート、ポリサイドゲート）が形成された様子を示す断面図である。
【００４６】
レジストパターン２Ｐが、ラインアンドスペース（Ｌ／Ｓ）パターンを形成するためのレジストパターンの場合、図２、図３および図４は、それぞれ、例えば、図１０、図１１および図１２となる。
【００４７】
ところで、Ｌ／Ｓ比がほぼ１：１の場合、加工変換差を考慮しなければ、必要なリソグラフィマージンは確保できる。しかし、加工変換差を考慮して微細なＬ／Ｓパターンを付加処理を用いずにリソグラフィプロセスにより形成する場合、リソグラフィマージンの確保が困難になる。
【００４８】
例えば、図１１に示したレジストパターン２Ｐを、付加処理を用いずにリソグラフィプロセスにより形成する方法（比較例）の場合、図１３に示すように、使用可能なドーズ量およびフォーカスの範囲（許容範囲）１０は狭くなり、リソグラフィマージンは少なくなる。
【００４９】
ドーズ量は露光量に置き換えられるので、比較例の場合、プロセスに必要な露光裕度と焦点裕度（ＤＯＦ）を得ることが困難となる。設計寸法１４０ｎｍのＣＭＯＳの場合、プロセスに必要な露光裕度は１０％程度、プロセスに必要な焦点裕度（ＤＯＦ）は０．３μｍ程度である。
【００５０】
以上のことを考慮すると、図１０の付加処理前のレジストパターン２Ｐの形成工程で、図１４に示すように、大きなリソグラフィマージンの条件でパターン２Ｐ１，２Ｐ２を形成し、その後、図１１の工程で、付加処理により、加工変換差を考慮した寸法を有するパターン２Ｐ１’，２Ｐ２’を形成する。このようにして加工変換差を付加処理により小さくすることにより、加工変換差で削られていた露光量裕度、フォーカス裕度を拡大できるので、Ｌ／Ｓ比がほぼ１：１のＬ／Ｓパターンをより容易に形成することが可能となる。
【００５１】
Ｌ／Ｓ比がほぼ１：１のＬ／Ｓパターンは、上述したように、加工変換差を考慮しなければ、必要なリソグラフィマージンは確保できる。言い換えれば、Ｌ／Ｓ比がほぼ１：１のＬ／Ｓパターンは、加工変換差を考慮すると、リソグラフィマージンが小さくなるパターンである。
【００５２】
一方、図１５に示すように、加工変換差を考慮しなくても最初から必要なリソグラフィマージンが小さい被加工膜パターンや、最初から必要なリソグラフィマージンが得られない被加工膜パターン等のリソグラフィマージンを律速する被加工膜パターン（リソグラフィマージン律速パターン）に対応したパターン２Ｐ４’を含むレジストパターンも存在する。リソグラフィマージン律速パターンとしては、例えば、オープン不良やショートが起こる可能性が高いパターン（危険パターン）がある。
【００５３】
なお、図１５において、２Ｐ３’は最初からリソグラフィマージンが大きいパターンに対応したパターンを示している。
【００５４】
本実施形態は、リソグラフィマージン律速パターンを形成する場合にも有効である。
【００５５】
すなわち、レジストパターンが、リソグラフィマージン律速パターンを形成するためのパターンを含む場合には、付加処理前のレジストパターンの形成工程で、図１６に示すように、大きなリソグラフィマージンの条件でパターン２Ｐ４を形成し、その後、図１７に示すように、付加処理により、加工変換差を考慮した寸法を有するパターン２Ｐ４’を形成することにより、リソグラフィマージン律速パターンを容易に形成することが可能となる。
【００５６】
なお、図１６において、２Ｐ３は、付加処理前のパターン２Ｐ３’に対応するパターンを示している。パターン２Ｐ３のリソグラフィマージンは、パターン２Ｐ３’のリソグラフィマージンよりも大きい。付加処理前のパターン２Ｐ３，２Ｐ４は、必要なリソグラフィマージンが得られる露光条件で形成される。
【００５７】
パターン２Ｐ３'，２Ｐ４'を含むレジストパターンを形成した後は、該レジストパターンをマスクにして被加工膜をエッチングして被加工膜パターンを形成する工程が続く。
【００５８】
最初から必要なリソグラフィマージンを確保することが困難なパターンとしては、付き当てと呼ばれるパターンがある。付き当ては、二つの２次元パターンの近接する部分である。
【００５９】
図１８および図１９は、付き当ての例を示す平面図である。
【００６０】
図１８は、長手方向が９０度異なる二つのラインパターン２１，２２が近接することにより形成された付き当て２３を示している。
【００６１】
図１９は、絶縁膜中に形成された二つのホールパターン２４，２５が近接することにより形成された付き当て２６を示している。
【００６２】
付き当ては、メモリ回路に比べて、ロジック回路中に多く存在する。
【００６３】
本実施形態が適用可能なパターンの他の具体例としては、ドーズ量をモニターするためのパターン（露光量基準パターン）がある。
【００６４】
レジストパターンが、露光量基準パターンを形成するためのパターンを含む場合、付加処理前のレジストパターンの形成工程で、図２０に示すように、大きなリソグラフィマージンの条件でパターン２Ｐ４を形成し、その後、付加処理により、図２１に示すように、パターン２Ｐ４を加工変換差を考慮した寸法を有するパターン２Ｐ４’を変換することにより、露光量基準パターンを容易に形成することが可能となる。図２１において、破線で描かれたパターンは付加処理前のパターンを示している。
【００６５】
パターン２Ｐ４’を含むレジストパターンを形成した後は、該レジストパターンをマスクにして被加工膜をエッチングして被加工膜パターン（露光量基準パターン）を形成する工程が続く。
【００６６】
（第２の実施形態）
図２２は、本発明の第２の実施形態に係るパターン補正方法のフローを模式的に示す図である。
【００６７】
本実施形態の補正方法は、いわゆるタンデム（Tandem）ＯＰＣと呼ばれているパターン補正方法（特開２００２−３１８４４８号公報）に、第１の実施形態の加工変換差を減らすための付加処理（図２２ではショックアブソーバプロセスと表記）を組み込んだものである。
【００６８】
最初に、ウェハエッチングプロセス、ショックアブソーバプロセス、リソグラフィプロセス（露光マスクの製造に係るプロセス）の順で、補正ルール（ルールベースの補正）または補正モデル（モデルベースの補正）が設定され、近接効果補正等の補正が行われる。なお、図２２の右側のフローは評価ウェハと製品の両方を示している。
【００６９】
上記各プロセスは時代と共に進歩していくものであり、一度、補正ルール／補正モデルが決定された後でも、高精度化に向けて開発が進められていく可能性が高い。すなわち、一度、補正ルール／補正モデルが決定された後、上記プロセスが変更することがある。
【００７０】
ここで、従来技術の場合、リソグラフィプロセスに変更が生じた場合、リソグラフィプロセスについて、例えば、補正ルール／補正モデルとしてのＯＰＣルール／ＯＰＣモデルが修正（再設定）され、リソグラフィプロセスの近接効果補正が行われる。リソグラフィプロセスの近接効果補正は、時間やコストがかかる。
【００７１】
そこで、本実施形態では、一度、補正ルール／補正モデルが決定された後に、リソグラフィプロセスに変更が生じた場合には、該変更が生じる直前のウェハエッチングプロセスにより得られる被加工膜からなる被加工膜パターンとほぼ同じ寸法を有する被加工膜パターンが得られるように、ウェハエッチングプロセスおよびショックアブソーバプロセスの少なくとも一方の補正ルール／補正モデルが修正（再設定）される。このとき、リソグラフィプロセスの補正ルール／補正モデルは修正（再設定）されない。
【００７２】
したがって、本実施形態によれば、補正ルール／補正モデルが決定された後にリソグラフィプロセスに変更が生じても、時間やコストがかかるリソグラフィプロセスの補正ルール／補正モデルの補正を行わずに、相対的に時間やコストがかからないウェハエッチングプロセスおよびショックアブソーバプロセスの少なくとも一方の補正ルール／補正モデルを修正することによって、比較的平易かつ短時間で新補正ルール／補正モデルを作成できる。
【００７３】
一方、リソグラフィプロセス以外のプロセスに変更が生じた場合には、従来と同様に、変更が生じたプロセスについて補正ルール／補正モデルの修正が行われる。ショックアブソーバプロセスの補正ルール／補正モデルの変更は、例えば、使用する装置が変更することによって加工変換差が変わった場合に必要となる。
【００７４】
プロセスによっては、補正ルール、補正ベースのいずれかが良いかが異なる可能性があるが、その判断は、例えば、図２２に示されたＯＰＣのDesign Space（図ではSpaceと略記）の依存性から判断できる。各プロセスで適切なＯＰＣの方式（ＯＰＣルールベースまたはＯＰＣモデルベース）を選択し、ＯＰＣのモデルおよびルールの最適化を図ることにより、ＯＰＣの高精度化が図れる。
【００７５】
なお、プロセスが成熟すると、最終的には、ショックアブソーバプロセスを省くことが可能となる。
【００７６】
（第３の実施形態）
図２３−図２６は、本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示す平面図である。
【００７７】
本実施形態では、チップ内の場所によって加工変換差が異なる場合の半導体装置の製造方法について説明する。
【００７８】
［図２３］
参照符号３１は、被加工膜と、該被加工膜上に形成されたハードマスクとなる膜（例えばシリコン窒化膜）とを含むチップを示している。チップ３１内は、複数の領域（第１−第Ｎのブロック）に区分される。チップ３１内は、例えば、加工変換差別にＮ個のブロックに区分されている。
【００７９】
［図２４］
まず、ハードマスクとなる膜（以下、ハードマスク膜という）上に第１のレジスト膜が形成される。
【００８０】
次に、第１のブロック上の第１のレジスト膜が選択的に露光され、さらに第１のレジスト膜が現像されることにより、第１のブロック上にパターンが選択的に存在する第１のレジストパターンが形成される。第２−第Ｎのブロック内のハードマスク膜は第１のレジストパターンで覆われる。
【００８１】
次に、第１のブロック上に形成された上記パターンの寸法が測定される。
【００８２】
次に、上記測定結果に基づいて、第１のブロック内に所望の寸法（設計寸法）を有する被加工膜パターンが形成されるように、第１のブロック上に形成された上記パターンに対して、第１の実施形態で述べた加工変換差を減らすための付加処理が施される。
【００８３】
次に、上記付加処理が施されたパターンを含むレジストパターンをマスクにしてハードマスク膜をエッチングすることにより、第１のブロック内に第１の被加工膜パターンが形成される。
【００８４】
以上の工程を経て、第１のブロック内に加工変換差が十分に小さい第１の被加工膜パターンを容易に形成することができるようになる。
【００８５】
［図２５］
次に、ハードマスク膜上に第２のレジスト膜が形成される。
【００８６】
次に、第２のブロック上の第２のレジスト膜が選択的に露光され、さらに第２のレジスト膜が現像されることにより、第２のブロック上にパターンが選択的に存在する第２のレジストパターンが形成される。第１、第３−第Ｎのブロック内のハードマスク膜は第２のレジストパターンで覆われる。
【００８７】
次に、第２のブロック上に形成された上記パターンの寸法が測定される。
【００８８】
次に、上記測定結果に基づいて、第２のブロック内に所望の寸法（設計寸法）を有する被加工膜パターンが形成されるように、第２のブロック上に形成された上記パターンに対して、第１の実施形態で述べた加工変換差を減らすための付加処理が施される。
【００８９】
次に、上記付加処理が施されたパターンを含むレジストパターンをマスクにしてハードマスク膜をエッチングすることにより、第２のブロック内に第２の被加工膜パターンが形成される。
【００９０】
以上の工程を経て、第２のブロック内に加工変換差が十分に小さい第２の被加工膜パターンを容易に形成することができるようになる。
【００９１】
［図２６］
以下、同様にして、第３−第Ｎのブロック内に第３−第Ｎの被加工膜パターンが形成される。
【００９２】
図２７に、全てのブロック内のパターンの形状および寸法が同じ場合（例えばメモリセル）に、本実施形態の製造方法を適用した場合のパターン寸法のばらつきを示す。図２７から、第１−第Ｎのブロック内でのパターン寸法のばらつきは、十分に低減されることが分かる。これに対して、従来の製造方法（第１の実施形態の付加処理無し）を適用した場合のパターン寸法のばらつきは、図２８に示すように、大きかった。
【００９３】
（第４の実施形態）
図２９は、本発明の第４の実施形態に係るプログラムを示すフローチャートである。ここでは、第１の実施形態の半導体装置の製造方法に係るプログラムについて説明するが、第１の実施形態の半導体装置の製造方法を応用した第３の実施形態の半導体装置の製造方法に係るプログラムについても同様に実施できる。
【００９４】
まず、周知の測定装置を用いて、図２の工程で形成される付加処理前のレジストパターン２Ｐ中のパターン２Ｐ１，２Ｐ２の寸法２Ｌ１，２Ｌ２が取得される（ステップＳ１）。
【００９５】
次に、付加処理前のレジストパターン２Ｐをマスクにして被加工膜１をエッチングすることにより形成される、パターン２Ｐ１，２Ｐ２に対応する被加工膜パターン中の二つのパターンの寸法１Ｌ１，１Ｌ２が、寸法２Ｌ１，２Ｌ２に基づいて見積もられる（ステップＳ２）。寸法１Ｌ１，１Ｌ２の見積もりは、例えば、計算あるいは予め作成したテーブルに基づいて行われる。
【００９６】
最後に、｜１Ｌ１'−Ｌｄ｜＜｜１Ｌ１−Ｌｄ｜および｜１Ｌ２'−Ｌｄ｜＜｜１Ｌ２−Ｌｄ｜が満たされる、付加処理により生じるレジストパターン２Ｐ中のパターン２Ｐ１，２Ｐ２の寸法の変動量が決定される（ステップＳ３）。
【００９７】
ここで、１Ｌ１'および１Ｌ２'は、それぞれ、付加処理後のレジストパターン２Ｐをマスクにして被加工膜１をエッチングすることにより形成される、パターン２Ｐ１'，２Ｐ２'に対応する被加工膜パターン中の二つのパターンの寸法である。
【００９８】
その後、ステップＳ３にて決定された寸法の変動量に基づいて、第１の実施形態で述べた付加処理の工程が行われる。
【００９９】
本実施形態のプログラムは、コンピュータ内のＣＰＵおよびメモリ（外部メモリを併用することもある。）等のハードウエハ資源を用いて実施される。ＣＰＵは、メモリ内から必要なデータを読み込み、該データに対して上記ステップ（手順）を行う。各ステップ（手順）の結果は、必要に応じてメモリ内に一時的に保存され、他のステップ（手順）で必要になったときに読み出される。
【０１００】
以上述べた実施形態は以下のようにまとめることができる。
【０１０１】
（１）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、被加工膜上に形成されたレジスト膜にレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記エッチング工程後の被加工膜パターンが所望の寸法となるように前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程であるレジストスリミングとレジストシュリンクプロセスを含む。
【０１０２】
（２）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、リソグラフィ被加工膜上に形成されたレジスト膜にラインアンドスペースのレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程後のレジストラインアンドスペースパターンが、エッチング工程後の被加工膜ラインアンドスペースパターンとほぼ同じ寸法となるように、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程を施す。
【０１０３】
（３）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、被加工膜上に形成されたレジスト膜にほぼ１：１のラインアンドスペースのレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程後のほぼ１：１のレジストラインアンドスペースパターンを、エッチング工程後の被加工膜ラインアンドスペースパターンが、ほぼ１：１のラインアンドスペースパターンとなるように、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程を施す。
【０１０４】
（４）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、被加工膜上に形成されたレジスト膜にレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程において、前記リソグラフィ工程後のレジストパターンとエッチング工程後の被加工膜パターンとの寸法差を加工変換差δと定義したとき、加工変換差δを相殺する逆向きの付加工程を施す。
【０１０５】
（５）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、被加工膜上に形成されたレジスト膜にレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程において、前記リソグラフィ工程後のレジストパターンとエッチング工程後の被加工膜パターンとの寸法差を加工変換差δと定義したとき、所望の露光裕度と焦点裕度を得るように、加工変換差δを相殺する逆向きの付加工程を施す。
【０１０６】
（６）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法において、被加工膜上に形成されたレジスト膜にレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程において、前記リソグラフィ工程後のレジストパターンとエッチング工程後の被加工膜パターンとの寸法差を加工変換差δと定義したとき、加工変換差δを相殺する逆向きの付加工程を施し、リソマージンを律測するパターンの加工変換差を補償する。
【０１０７】
（７）  基板上に半導体デバイスパターンを形成するための半導体装置の製造方法法において、被加工膜上に形成されたレジスト膜にレジストパターンを形成するリソグラフィ工程と、該リソグラフィ工程により形成された被加工膜上のレジストパターンをマスクにして被加工膜を加工しパターンを形成するエッチング工程と、前記リソグラフィ工程とエッチング工程との間に、前記リソグラフィ工程により形成されたレジストパターン形状を変更せしめるための付加工程において、前記リソグラフィ工程後のレジストパターンとエッチング工程後の被加工膜パターンとの寸法差を加工変換差δと定義したとき、加工変換差δを相殺する逆向きの付加工程を施し、露光量の基準となるようなパターンの加工変換差を補償する。
【０１０８】
（８）  パターン補正方法は、設計パターンに対し、測定された加工プロセス変換差もしくは該加工プロセス変換差を元にして算出した値を設計パターン中の対応するパターンを補正する補正値とする第１の補正工程と、測定された付加プロセス変換差もしくは該付加プロセス変換差を元にして算出した値を設計パターン中の対応するパターンを補正する補正値とする第２の工程と、測定されたリソグラフィプロセス相当の変換差もしくは該リソグラフィプロセス相当の変換差を元にして算出した値を設計パターン中の対応するパターンを補正する補正値とする第３の工程とを備えたマスクデータ補正方法において、加工変換差δが変更になった場合、第３の補正工程を変更することなく、第１の補正工程と、第２の補正工程のみ再補正することで、再補正前と同等のパターン形成を実現する。
【０１０９】
（９）  チップ内の場所によって加工変換差が違うパターンを含む半導体装置の製造方法において、被加工膜にハードマスクを施した後、チップ内を加工変換差別に、N個の領域に区切る工程と、Ｎ分割され区切られた、ブロック別に、レジストを塗布する工程と、第１のブロックを露光する工程と、第１のブロックの寸法を測定する工程と、第１ブロックの付加工程の量を算出する工程と、第１のブロックへ付加工程を施す工程と、第１のブロックのハードマスクを加工する工程と、レジストを塗布する工程と、レジストを塗布する工程と、第２のブロック露光する工程と、第２のブロックの寸法を測定する工程と、第２ブロックの付加工程の量を算出する工程と、第２のブロックへ付加工程を施す工程と、第２のブロックのハードマスクを加工する工程と、順次ブロック毎に、Ｎブロックまで繰り返し、付加プロセスの量を制御して、チップ内の各ブロックの加工前のパターン寸法を制御し、チップ内の加工後の寸法ばらつきを制御することを特徴とするパターン形成方法。
【０１１０】
（１０）  プログラムは、被加工膜上に、レジストを形成し該レジストにリソグラフィ技術によりレジストパターンを形成し、被加工膜を加工するパターン形成方法において、所定の露光マージンの露光条件で露光を行う工程と、リソグラフィ後のパターン寸法を測定する工程と、得られた寸法を用いて、加工変換差δを相殺するプロセス量を算出する工程と、算出されたプロセス量をもって付加プロセスを行う工程と、この付加プロセスの量を制御して、被加工膜のパターン寸法を制御する。
【０１１１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１１２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図２】図１に続く第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図３】図２に続く第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図４】被加工膜が半導体膜または導電膜の場合に、被加工膜パターンとして、半導体膜または導電膜からなる電極または配線が形成された様子を示す断面図。
【図５】被加工膜が層間絶縁膜の場合に、被加工膜パターンとして、層間絶縁膜の表面に配線溝が形成された様子を示す断面図。
【図６】被加工膜が層間絶縁膜の場合に、被加工膜パターンとして、層間絶縁膜中にヴィアホールが形成された様子を示す断面図。
【図７】被加工膜が半導体膜または導電膜と絶縁膜との積層膜の場合に、被加工膜パターンとして、半導体膜また導電膜からなるゲート電極と絶縁膜からなるゲート絶縁膜とを含むゲート構造が形成された様子を示す断面図。
【図８】被加工膜が第１の絶縁膜と半導体膜または導電膜と第２の絶縁膜との積層膜の場合に、被加工膜パターンとして、第１の絶縁膜からなるゲート上部絶縁膜と半導体膜または導電膜からなるゲート電極と第２の絶縁膜からなるゲート絶縁膜とを含むゲート構造が形成された様子を示す断面図。
【図９】被加工膜が導電膜と半導体膜と絶縁膜との積層膜の場合に、被加工膜パターンとして、導電膜からなる第１のゲート電極と半導体膜からなる第２のゲート電極と絶縁膜からなるゲート絶縁膜とを含むゲート構造が形成された様子を示す断面図。
【図１０】実施形態に係るＬ／Ｓパターンの形成方法を示す断面図。
【図１１】図１０に続く実施形態に係るＬ／Ｓパターンの形成方法を示す断面図。
【図１２】図１１に続く実施形態に係るＬ／Ｓパターンの形成方法を示す断面図。
【図１３】形成しようとするレジストパターンの断面図および該レジストパターンを比較例の方法により形成する場合において使用可能なドーズ量およびフォーカスの範囲の許容範囲を示す図。
【図１４】形成しようとするレジストパターンの断面図および該レジストパターンを実施形態の方法により形成する場合において使用可能なドーズ量およびフォーカスの範囲の許容範囲を示す図。
【図１５】リソグラフィマージン律速パターンおよび該リソグラフィマージン律速パターンを形成する場合において使用可能なドーズ量およびフォーカスの範囲の許容範囲を示す図。
【図１６】リソグラフィマージン律速パターンを形成するための実施形態のレジストパターンの断面図および該レジストパターンを実施形態の方法により形成する場合において使用可能なドーズ量およびフォーカスの範囲の許容範囲を示す図。
【図１７】リソグラフィマージン律速パターンを形成するための実施形態の付加処理が施されたレジストパターンを示す断面図。
【図１８】付き当ての例を示す平面図。
【図１９】付き当ての他の例を示す平面図。
【図２０】露光量基準パターンを形成するための実施形態のレジストパターンの断面図および該レジストパターンを実施形態の方法により形成する場合において使用可能なドーズ量およびフォーカスの範囲の許容範囲を示す図。
【図２１】露光量基準パターンを形成するための実施形態の付加処理が施されたレジストパターンを示す断面図。
【図２２】本発明の第２の実施形態に係るパターン補正方法のフローを模式的に示す図。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示す平面図。
【図２４】図２３に続く第３の実施形態に係る半導体装置の製造方法を模式的に示す平面図。
【図２５】図２４に続く第３の実施形態に係る半導体装置の製造方法を模式的に示す平面図。
【図２６】図２５に続く第３の実施形態に係る半導体装置の製造方法を模式的に示す平面図。
【図２７】全てのブロック内のパターンの形状および寸法が同じ場合に、本実施形態の製造方法を適用した場合のパターン寸法のばらつきを示す。
【図２８】全てのブロック内のパターンの形状および寸法が同じ場合、従来の製造方法を適用した場合のパターン寸法のばらつきを示す。
【図２９】本発明の第４の実施形態に係るプログラムを示すフローチャート。
【符号の説明】
【０１１４】
１…被加工膜、１Ｐ…被加工膜パターン、１Ｐ１…（第２の）ゲート電極、１Ｐ２…ゲート絶縁膜、１Ｐ３…ゲート上部絶縁膜、１Ｐ４…第１のゲート電極、２…レジスト膜、２Ｐ，２Ｐ'…レジストパターン、２Ｐ１，２Ｐ２，２Ｐ３，２Ｐ４，２Ｐ１'，２Ｐ２'，２Ｐ３'，２Ｐ４'…パターン、１０…使用可能なドーズ量およびフォーカスの範囲、２１，２２…ラインパターン、２３…付き当て、２４，２５…ホールパターン、２６…付き当て、３１…チップ。
【図１】
2007088145.tif 000003
【図２】
2007088145.tif 000004
【図３】
2007088145.tif 000005
【図４】
2007088145.tif 000006
【図５】
2007088145.tif 000007
【図６】
2007088145.tif 000008
【図７】
2007088145.tif 000009
【図８】
2007088145.tif 000010
【図９】
2007088145.tif 000011
【図１０】
2007088145.tif 000012
【図１１】
2007088145.tif 000013
【図１２】
2007088145.tif 000014
【図１３】
2007088145.tif 000015
【図１４】
2007088145.tif 000016
【図１５】
2007088145.tif 000017
【図１６】
2007088145.tif 000018
【図１７】
2007088145.tif 000019
【図１８】
2007088145.tif 000020
【図１９】
2007088145.tif 000021
【図２０】
2007088145.tif 000022
【図２１】
2007088145.tif 000023
【図２２】
2007088145.tif 000024
【図２３】
2007088145.tif 000025
【図２４】
2007088145.tif 000026
【図２５】
2007088145.tif 000027
【図２６】
2007088145.tif 000028
【図２７】
2007088145.tif 000029
【図２８】
2007088145.tif 000030
【図２９】
2007088145.tif 000031