(57)【要約】【課題】フローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置及びその装置の動作方法を提供する。【解決手段】半導体メモリ装置は複数の単位メモリセルを具備し、各単位メモリセルは相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリセルアレイを具備する。各単位メモリセルに用いられて各単位メモリセルから読み出しされる論理値は第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態の差によって定義される。【選択図】  図３
2007157322.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位メモリセルを有するメモリセルアレイを具備し、
前記単位メモリセルのそれぞれが相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は、
前記単位メモリセルの前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルに接続された複数対の相補的なビットラインをさらに具備することを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は、
少なくとも１つのデータラインと、
前記少なくとも１つのデータラインに動作的に接続されるセンシング回路と、
前記複数対のビットラインから選択された一対のビットラインを前記センシング回路に選択的に接続するビットライン選択器と、
をさらに具備することを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記少なくとも１つのデータラインは、第１及び第２の相補的なデータラインであることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記センシング回路は、
前記第１の相補的なデータラインに動作的に接続される第１ラッチノードと前記第２の相補的なデータラインに動作的に接続される第２ラッチノードを具備するラッチ回路と、
前記選択された一対のビットラインに動作的に接続される第１及び第２入力と前記ラッチ回路の前記第１及び第２ラッチノードにおける１つに動作的に接続される出力を具備するセンス増幅器と、
を具備することを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は、
データ書き込みラインと相補的な第１及び第２のデータ読み出しラインと、
前記データ書き込みラインと前記相補的な第１及び第２データ読み出しラインに動作的に接続されるセンシング回路と、
前記複数対のビットライン中から選択された一対のビットラインを前記センシング回路に選択的に接続するビットライン選択器と、
をさらに具備することを特徴とする請求項２記載の半導体メモリ装置。
【請求項７】
前記センシング回路は、
前記第１データ読み出しラインに動作的に接続される第１ラッチノードと前記第２データ読み出しラインと前記データ書き込みラインに動作的に接続される第２ラッチノードを具備するラッチ回路と、
前記選択された一対のビットラインにそれぞれ動作的に接続される第１及び第２入力と前記第１ラッチ回路の前記第１ラッチノードと前記第２ラッチノード中の１つに動作的に接続される出力を含むセンス増幅器と、
を具備することを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記単位メモリセルの前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは同一メモリブロックに交互に配置されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項９】
前記単位メモリセルの前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは他のメモリブロックに配置されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項１０】
前記各単位メモリセルの論理値は、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧の差によって定義されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項１１】
ロウとコラムに配列された複数の単位メモリセルを具備し、前記単位メモリセルのそれぞれは相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリセルアレイと、
前記単位メモリセルの各奇数番目のロウに接続され、各奇数番目の一対のビットラインが各奇数番目のロウにおける前記第１フローティングボディートランジスタ型キャパシタレスメモリセルに接続された第１奇数番目のビットラインと各奇数番目のロウにおける前記第２フローティングボディートランジスタ型キャパシタレスメモリセルに接続された第２奇数番目のビットラインを含む複数の奇数番目における一対のビットラインと、
前記単位メモリセルの各偶数番目のロウに接続され、各偶数番目の一対のビットラインが各偶数番目のロウにおける前記第１フローティングボディートランジスタ型キャパシタレスメモリセルに接続された第１偶数番目のビットラインと各偶数番目のロウにおける前記第２フローティングボディートランジスタ型キャパシタレスメモリセルに接続された第２偶数番目のビットラインを含む複数の偶数番目における一対のビットラインと、
奇数番目及び偶数番目のセンシング回路と、
前記奇数番目と偶数番目のセンシング回路それぞれに動作的に接続される奇数番目と偶数番目の一対のセンスビットラインと、
前記複数の奇数番目における一対のビットラインから選択された奇数番目の一対のビットラインを前記奇数番目の一対のセンスビットラインに選択的に接続する奇数番目のビットライン選択器と、
前記複数の偶数番目における一対のビットラインから選択された偶数番目のビットラインを前記偶数番目の一対のセンスビットラインに選択的に接続する偶数番目のビットライン選択器と、
を具備することを特徴とする半導体メモリ装置。
【請求項１２】
前記半導体メモリ装置は、
前記奇数番目のセンシング回路に動作的に接続される第１相補的なデータラインと前記偶数番目のセンシング回路に動作的に接続される第２相補的なデータラインをさらに具備することを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
前記奇数番目のセンシング回路は、
前記第１相補的なデータラインの１つに動作的に接続される第１ラッチノードと前記第１相補的なデータラインの他の１つに動作的に接続される第２ラッチノードを具備する第１ラッチ回路と、
前記奇数番目の一対のビットラインそれぞれに動作的に接続される第１及び第２入力と前記第１ラッチ回路の前記第１及び第２ラッチノードの１つに動作的に接続される出力を具備する第１センス増幅器とを具備し、
前記偶数番目のセンシング回路は、
前記第２相補的なデータラインの１つに動作的に接続される第１ラッチノードと前記第２相補的なデータラインの他の１つに動作的に接続される第２ラッチノードを具備する第２ラッチ回路と、
前記偶数番目の一対のセンスビットラインそれぞれに動作的に接続される第１及び第２入力と前記第２ラッチ回路の前記第１及び第２ラッチノードの１つに動作的に接続される出力を具備する第２センス増幅器とを具備することを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、
コラムアドレスに応答してコラム選択信号を発生するコラムデコーダをさらに具備することを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記奇数番目のセンシング回路は、
前記コラム選択信号によって制御され、前記第１ラッチ回路の前記第１及び第２ラッチノードと前記奇数番目の一対のビットラインそれぞれとの間に接続された第１伝送ゲートを具備し、
前記偶数番目のセンシング回路は、
前記コラム選択信号によって制御され、前記第２ラッチ回路の前記第１及び第２ラッチノードと前記偶数番目の一対のセンスビットラインそれぞれとの間に接続された第２伝送ゲートを具備することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
前記第１センシング回路それぞれに動作的に接続される第１データ書き込みラインと第１の相補的なデータ読み出しライン及び前記第２センシング回路それぞれに動作的に接続される第２データ書き込みラインと第２の相補的なデータ読み出しラインをさらに具備することを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１７】
前記奇数番目のセンシング回路は、
前記第１の相補的なデータラインの１つに動作的に接続される第１ラッチノード、及び前記第１の相補的なデータ読み出しラインの他の１つと前記第１データ書き込みラインに動作的に接続される第２ラッチノードを具備する第１ラッチ回路と、
前記奇数番目の一対のセンスビットラインそれぞれに動作的に接続される第１及び第２入力と前記第１ラッチ回路の前記第１及び第２ラッチノードの１つに動作的に接続される出力を具備する第１センス増幅器とを具備し、
前記偶数番目のセンシング回路は、
前記第２の相補的なデータ読み出しラインの１つに動作的に接続される第１ラッチノードと前記第２相補的なデータ読み出しラインの他の１つと前記データ書き込みラインに動作的に接続される第２ラッチノードを具備する第２ラッチ回路と、
前記偶数番目の一対のセンスビットラインそれぞれに動作的に接続される第１及び第２入力と前記第２ラッチ回路の前記第１及び第２ラッチノードの１つに動作的に接続される出力を具備する第２センス増幅器とを具備することを特徴とする請求項１６記載の半導体メモリ装置。
【請求項１８】
前記半導体メモリ装置は、
コラムアドレス及び読み出し／書き込み命令に応答して読み出しコラム選択信号と書き込みコラム選択信号を発生するコラムデコーダをさらに具備することを特徴とする請求項１７記載の半導体メモリ装置。
【請求項１９】
前記奇数番目のセンシング回路は、
前記読み出しコラム選択信号によって制御され、前記第１ラッチ回路の前記第１及び第２ラッチノードと前記奇数番目の一対のセンスビットラインそれぞれとの間に動作的に接続される第１伝送ゲートとを具備し、
前記偶数番目のセンシング回路は、
前記読み出しコラム選択信号によって制御され、前記第２ラッチ回路の前記第１及び第２ラッチノードと前記偶数番目の一対のセンスビットラインそれぞれとの間に動作的に接続される第２伝送ゲートとを具備することを特徴とする請求項１８記載の半導体メモリ装置。
【請求項２０】
前記奇数番目のセンシング回路は、
前記書き込みコラム選択ゲートによって制御され、前記第１ラッチ回路の前記第２ラッチノードと前記第１データ書き込みラインとの間に動作的に接続される第１伝送ゲートをさらに具備し、
前記偶数番目のセンシング回路は、
前記書き込みコラム選択信号によって制御され、前記第２ラッチ回路の前記第２ラッチノードと前記第２書き込みデータラインとの間に動作的に接続される第２伝送ゲートをさらに具備することを特徴とする請求項１８記載の半導体メモリ装置。
【請求項２１】
前記各単位メモリセルの論理値は、
前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧の差によって定義されることを特徴とする請求項１１記載の半導体メモリ装置。
【請求項２２】
複数の単位メモリセルを具備し、前記単位メモリセルそれぞれは第１メモリブロックアレイに位置する第１フローティングボディートランジスタ型キャパシタレスメモリセル及び第２メモリブロックアレイに位置する相補的な第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリセルアレイと、
前記第１メモリブロックアレイに位置し対応する第１フローティングボディートランジスタ型キャパシタレスメモリセルに動作的に接続される複数の第１ビットラインと、
前記第１メモリブロックアレイに位置し対応する第２フローティングボディートランジスタ型キャパシタレスメモリセルに動作的に接続される複数の第２ビットラインと、
前記第１及び第２メモリブロックアレイ間に動作的に位置するセンシング回路と、
前記センシング回路に動作的に接続される一対のセンスビットラインと、
前記複数の第１ビットライン中の第１ビットラインを前記一対のセンスビットラインの１つに選択的に接続する第１ビットライン選択器と、
前記複数の第２ビットライン中の第２ビットラインを前記一対のセンスビットラインにおける他の１つに選択的に接続する第１ビットライン選択器と、
を具備することを特徴とする半導体メモリ装置。
【請求項２３】
前記半導体メモリ装置は、
前記センシング回路に動作的に接続される相補的なデータラインをさらに具備することを特徴とする請求項２２記載の半導体メモリ装置。
【請求項２４】
前記センシング回路は、
前記相補的なデータラインの１つに動作的に接続される第１ラッチノードと前記相補的なデータラインの他の１つに動作的に接続される第２ラッチノードを具備するラッチ回路と、
前記一対のセンスビットラインそれぞれに動作的に接続される第１及び第２入力と前記ラッチ回路の前記第１及び第２ラッチノードの１つに動作的に接続される出力を具備するセンス増幅器と、
を具備することを特徴とする請求項２３記載の半導体メモリ装置。
【請求項２５】
前記半導体メモリ装置は、
コラムアドレスに応答してコラム選択信号を発生するコラムデコーダをさらに具備することを特徴とする請求項２４記載の半導体メモリ装置。
【請求項２６】
前記センシング回路は、
前記コラム選択信号によって制御され、前記ラッチ回路の前記第１及び第２ラッチノードと前記一対のセンスビットラインとの間に接続される伝送ゲートを具備することを特徴とする請求項２５記載の半導体メモリ装置。
【請求項２７】
前記半導体メモリ装置は、
前記センシング回路に動作的に接続されるデータ書き込みラインと相補的なデータ読み出しラインをさらに具備することを特徴とする請求項２２記載の半導体メモリ装置。
【請求項２８】
前記センシング回路は、
前記相補的なデータ読み出しラインの１つに動作的に接続される第１ラッチノードと前記相補的なデータ読み出しラインの他の１つと前記データ書き込みラインに動作的に接続される第２ラッチノードを具備するラッチ回路と、
前記一対のセンスビットラインそれぞれに動作的に接続される第１及び第２入力と前記ラッチ回路の前記第１及び第２ラッチノードの１つに接続される出力を具備するセンス増幅器と、
を具備することを特徴とする請求項２７記載の半導体メモリ装置。
【請求項２９】
前記半導体メモリ装置は、
コラムアドレスと読み出し／書き込み命令に応答して読み出しコラム選択信号及び書き込みコラム選択信号を発生するコラムデコーダをさらに具備することを特徴とする請求項２８記載の半導体メモリ装置。
【請求項３０】
前記センシング回路は、
前記読み出しコラム選択信号によって制御され、前記ラッチ回路の前記第１及び第２ラッチノードと前記一対のセンスビットラインとの間に動作的に接続される伝送ゲートをさらに具備することを特徴とする請求項２９記載の半導体メモリ装置。
【請求項３１】
前記センシング回路は、
前記書き込みコラム選択信号によって制御され、前記ラッチ回路の前記第２ラッチノードと前記データ書き込みラインとの間に動作的に接続される伝送ゲートをさらに具備することを特徴とする請求項２９記載の半導体メモリ装置。
【請求項３２】
前記各単位メモリセルの論理値は、
前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧の差によって定義されることを特徴とする請求項２２記載の半導体メモリ装置。
【請求項３３】
第１フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態を第１スレッショルド電圧状態として設定し、
第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態を前記第１スレッショルド電圧状態とは異なる第２スレッショルド電圧状態として設定し、
前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは単位メモリセルを構成し、各単位メモリセルに用いられる論理値は前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの前記第１及び第２スレッショルド電圧状態によって定義されることを特徴とするフローティングボディートランジスタ型キャパシタレスメモリセルを具備する半導体メモリ装置におけるデータの書き込み方法。
【請求項３４】
第１フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態を決定し、
第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態を決定し、
前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは単位メモリセルを構成し、前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの前記第１及び第２スレッショルド電圧状態の差によって各単位メモリセルの論理値を決定することを特徴とするフローティングボディートランジスタ型キャパシタレスメモリセルを具備する半導体メモリ装置におけるデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、フローティングボディー型キャパシタレスメモリセルを具備する半導体メモリ装置及びその動作方法に関するものである。
【背景技術】
【０００２】
一般的に、ダイナミックアクセスメモリ装置のメモリセルは、電荷を蓄積するためのキャパシタとキャパシタをアクセスするためのトランジスタとを具備する。メモリセルの論理値は、キャパシタの電圧によって決定される。しかしながら、半導体メモリ装置の集積度を増加させるために、単一トランジスタで構成されたＤＲＡＭメモリセルが提案された。ここでは、このような単一トランジスタ型メモリセルを「フローティングボディートランジスタ型キャパシタレスメモリセル」と称し、または、簡単に「トランジスタセル」と称する。
【０００３】
書き込みモードにおいて、フローティングボディートランジスタ型キャパシタレスメモリセルは、セルのスレッショルド電圧がチャンネルボディー電位を変更させるによって変化し、読み出しモードにおいて、論理状態はセルを介して通過する電流の大きさによって区分される。これを、図１を参照してさらに詳しく説明する。
【０００４】
図１は、フローティングボディートランジスタ型キャパシタレスメモリセルの一例の断面図である。図示したように、この例のフローティングボディートランジスタ型キャパシタレスメモリセルは、シリコン基板１００及び埋沒オキサイド層１０１を含む。ソース１０３及びドレイン領域１０４との間に置かれたフローティングチャンネルボディー領域１０２が埋沒オキサイド層１０１上に配置される。ゲート誘電体１０５とゲート電極１０６は、フローティングチャンネルボディー領域１０２上に配置され、絶縁層１０７（例えば、ＳｉＯ２層）が基板１００上の他のデバイスからフローティングボディートランジスタ型キャパシタレスメモリセルを分離するために形成される。
【０００５】
論理「１」及び論理「０」状態は、フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧Ｖｔｈに依存し、フローティングボディートランジスタ型キャパシタレスメモリセルに印加される書き込み及び読み出し電圧の例を以下の表１に示す。
【０００６】
【表１】
2007157322.tif 000003
【０００７】
書き込みデータ「１」である動作時は、電圧バイアス条件は、Ｖｇｓ＞Ｖｔｈ及びＶｇｄ＜Ｖｔｈに設定される。これはトランジスタが飽和状態で動作するようにする。この状態において、インパクトイオン化は、ドレイン領域１０４とフローティングチャンネルボディー領域１０２の接合から起きる。結果として、ホールがフローティングチャンネルボディー領域１０２に注入され、これがフローティングチャンネルボディー領域１０２の電位を増加させ、フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧Ｖｔｈを減少させる。
【０００８】
書き込みデータ「０」である動作時は、ドレイン電圧Ｖｄはフローティングチャンネルボディー領域１０２とドレイン領域１０４との間の接合に順方向バイアス状態を作るためネガティブ電圧に落ちる。順方向バイアスは、フローティングチャンネルボディー領域１０２内に含まれるホール群をドレイン領域１０４に移動させる。これはフローティングチャンネルボディー領域１０２の電位を減少させ、スレッショルド電圧Ｖｔｈを増加させる。
【０００９】
読み出しの動作の時は、電圧バイアス条件は、Ｖｇｓ＞Ｖｔｈ及びＶｇｄ＞Ｖｔｈに設定され、トランジスタセルが扇形領域で動作することになる。ドレイン電流は基準セル電流と比較され、これによってフローティングボディートランジスタ型キャパシタレスメモリセルがハイ（論理「０」）またはロー（論理「１」）電圧閾値Ｖｔｈ状態にあるかどうかが判別される。より詳しくは、測定されたドレイン電流が基準電流よりも小さいと、論理「０」状態が読み出され、測定されたドレイン電流が基準電流よりも大きいと、論理「１」状態が読み出される。
【００１０】
一般的に、基準セル電流は、「０」及び「１」状態にそれぞれプログラムされた基準（またはダミー）トランジスタセルを用いて発生される。さらに、基準電圧発生回路及び他の回路は、「０」の基準トランジスタセルのドレイン電流値と「１」の基準トランジスタセルのドレイン電流値との間の値を有する基準電流を発生するために用いられる。
【００１１】
ここで、特許文献１に記載された技術を検討する。フローティングボディートランジスタ型キャパシタレスメモリセルの読み出し動作は、多くのエラーを誘発しやすい。このようなエラーの例を図２Ａないし図２Ｃを参照して説明する。
【００１２】
図２Ａ及び２Ｂは、複数のフローティングボディートランジスタ型キャパシタレスセルの「０」または「１」状態のドレイン電流分布２０１、２０２と複数の読み出し動作と係わる基準セルの電流分布２０３を示す。
【００１３】
図２Ａは基準セル電流分布２０３と「０」状態のドレイン電流分布２０１とが重複した部分２１０を示し、図２Ｂは基準セル電流分布２０３と「１」状態のドレイン電流分布２０２とが重複した部分２１１を示す。いずれの場合でも、読み出しエラーが発生する。図２Ａ及び図２Ｂの重複条件２１０、２１１はプロセス変化、温度変化などのような多数の要因に基づいて発生しうる。
【００１４】
図２Ｃは、トランジスタセルの「０」状態と「１」状態のドレイン電流分布２０１、２０２が他の部分２１２で重複することを示している。これは、フローティングボディートランジスタ型キャパシタレスメモリセルの揮発性により現われる。すなわち、フローティングチャンネルボディー領域からの漏洩がセルトランジスタのスレッショルド電圧Ｖｔｈを変動させる原因となる。したがって、従来のキャパシタタイプのＤＲＡＭセルをリフレッシュするのと同じ方法で、フローティングボディートランジスタ型キャパシタレスメモリセルを周期的にリフレッシュする必要がある。
【００１５】
上述のように、読み出しエラーに対する傾向に付加えて、従来のフローティングボディートランジスタキャパシタのないメモリセルを有するＤＲＡＭ装置は、基準電流を生成するために基準電流生成器、基準メモリセル、及び他の回路を必要とするという短所を有している。これはメモリ装置の集積度を増加させるのに障害となる。また、基準メモリセルをリフレッシュするためのリフレッシュ動作においてより長い時間を要する。
【特許文献１】米国特許第６，５６７，３３０号明細書
【特許文献２】米国特許第６，８８２，００８号明細書
【特許文献３】米国特許第６，７８１，８７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、データ読み出しのエラーを低減すると共に、前述のごとき従来技術の問題点を解決することができるフローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置を提供することにある。
【００１７】
本発明の他の目的は、前記目的を達成するためにメモリ装置の動作方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の形態による半導体メモリ装置は、複数の単位メモリセルを含むメモリセルアレイを含み、それぞれの単位メモリセルは相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する。
【００１９】
本発明のさらに他の形態による半導体メモリ装置は、ロウとコラムに配列される複数の単位メモリセルを具備するメモリセルアレイを含み、それぞれの単位メモリセルは相補的な第１及び第２のフローティングボディートランジスタ型キャパシタレスメモリセルを具備する。メモリ装置は、単位メモリセルのそれぞれにおける奇数番目のロウに接続される複数奇数番目の一対のビットラインをさらに具備し、それぞれ奇数の一対のビットラインは、それぞれ奇数番目のロウにおける第１フローティングボディートランジスタ型キャパシタレスメモリセルに接続される第１奇数番目ビットラインとそれぞれ奇数番目のロウにおける第２フローティングボディートランジスタ型キャパシタレスメモリセルと接続される第２奇数番目ビットラインを含む。メモリ装置は、単位セルのそれぞれ偶数番目のロウに接続される複数対の偶数番目ビットラインをさらに具備し、ここで、それぞれの偶数番目の一対のビットラインは、第１フローティングボディートランジスタ型キャパシタレスメモリセルと接続される第１偶数番目ビットラインとそれぞれ偶数番目のロウにおける第２フローティングボディートランジスタ型キャパシタレスメモリセルと接続される第２偶数番目ビットラインとを含む。メモリ装置は、奇数番目及び偶数番目センシング回路、動作的にそれぞれ奇数番目及び偶数番目の回路と対をなす奇数番目及び偶数番目の一対のセンスビットライン、複数対の奇数番目のビットラインから選択された奇数番目の一対のビットラインを奇数番目の一対のセンスビットラインに選択的に接続する奇数ビットライン選択器、及び複数対の偶数番目のビットラインから選択された偶数番目の一対のビットラインを偶数番目の一対のセンスビットラインに選択的に接続する偶数ビットライン選択器をさらに具備する。
【００２０】
本発明のさらに他の形態による半導体メモリ装置は、複数の単位セルを含むメモリセルアレイを具備し、単位メモリセルのそれぞれは第１メモリブロックアレイに位置する第１フローティングボディートランジスタ型キャパシタレスメモリセル、及び第２メモリブロックアレイに位置する相補的な第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する。メモリ装置は、第１メモリブロックアレイに位置し対応する第１フローティングボディートランジスタ型キャパシタレスメモリセルに動作的に結合される複数の第１ビットライン及び第２メモリブロックアレイに位置し対応する第２フローティングボディートランジスタ型キャパシタレスメモリセルに、動作的に結合される複数の第２ビットラインをさらに具備する。メモリ装置は、第１メモリブロックアレイと第２メモリブロックアレイとの間に動作的に位置するセンシング回路、複数の第１ビットライン中の第１ビットラインを一対のセンスビットラインの１つに選択的に接続する第１ビットライン選択器、及び複数の第２ビットライン中の第２ビットラインを一対のセンスビットラインにおける他の１つに選択的に接続する第２ビットライン選択器をさらに具備する。
【００２１】
本発明のさらに他の形態による方法は、フローティングボディートランジスタ型キャパシタレスメモリセルを含む半導体メモリ装置にデータを書き込む方法を提供する。この方法は、第１フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧を第１スレッショルド電圧に設定し、第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧を第２スレッショルド電圧に設定することを含む。第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは、単位メモリセルを構成し、各単位セルに用いられた論理値は第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの第１及び第２スレッショルド電圧の差によって定義される。
【００２２】
本発明のさらに他の形態による方法は、フローティングボディートランジスタ型キャパシタレスメモリセルを含む半導体メモリ装置のデータを読むことを提供する。この方法は、第１フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧状態を決定し、第２フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧を決定することを含む。第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは、単位メモリセルを構成し、この方法は、さらに第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの第１及び第２スレッショルド電圧状態の差によってそれぞれの単位メモリセルの論理値を決定することをさらに含む。
【発明の効果】
【００２３】
本発明の半導体メモリ装置は、基準メモリセルアレイブロックを有してないので、基準メモリセルアレイブロックのために別途の制御が必要なく、基準メモリセルアレイブロックを用いず、データを読み出しすることによってデータ読み出しのエラーが発生しない。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明のフローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置及びその装置の動作方法を説明する。
【００２５】
図３は、本発明の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置のブロック図である。フローティングボディートランジスタ型キャパシタレスメモリセルは、フローティングボディートランジスタを含む一方、キャパシタ（寄生キャパシタを除く）を含まないメモリセルである。
図３のメモリ装置は、複数のサブアレイブロックＳＢＬＫ＜１：ｍ＞、複数の偶数及び奇数ビットラインＢＬ選択器２１−１＜１：ｍ＞、２０−２＜１：ｍ＞、複数のセンスブロック２２−１＜１：ｍ＞、２２−２＜１：ｍ＞、ロウデコーダ２４、コラムデコーダ２６、ビットライン選択信号発生器２８、制御信号発生器３０、及び命令デコーダ３２を備えたメモリセルアレイブロックＢＬＫ１を具備する。
【００２６】
それぞれのメモリセルアレイブロックＢＬＫ１のサブアレイブロックＳＢＬＫは、複数のフローティングボディートランジスタ型キャパシタレスメモリセルＭＣを具備する。図３には、単一メモリセルアレイブロックＢＬＫ１のみが示されているが、メモリ装置は、同一構成の複数ブロックＢＬＫを具備する。
【００２７】
それぞれのメモリセルアレイブロックＢＬＫ（ＢＬＫ１）は、複数のサブアレイブロックＳＢＬＫ＜１：ｍ＞を含む。サブアレイブロックＳＢＬＫ＜１：ｍ＞は、同一のワードラインＷＬを共有する。図３では、簡単化のために、１つのワードラインＷＬ１のみが示されている。
【００２８】
サブアレイブロックＳＢＬＫは、複数のビットラインＢＬ＜１：ｋ＞と複数の反転ビットラインＢＬＢ＜１：ｋ＞を具備する。ビットラインＢＬ＜１：ｋ＞と反転ビットラインＢＬＢは、図３にそれぞれ配置された。各ビットラインＢＬ＜１：ｋ＞と反転ビットラインＢＬＢは、この明細書では、「一対のビットライン」ＢＬ／ＢＬＢとしても表現される。本実施形態の例では、サブアレイブロックＳＢＬＫごとに、Ｋ個の一対のビットラインＢＬ／ＢＬＢがある。
【００２９】
「単位メモリセル」は、本実施形態において、ビットラインＢＬと基準電位（例えば、接地）との間に接続された第１フローティングボディートランジスタ型キャパシタレスメモリセルと、反転ビットラインＢＬＢの単位電位との間に接続された第２フローティングボディートランジスタ型キャパシタレスメモリセルとによって定義される。単位メモリセルは、第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの相補的スレッショルド電圧によって示される論理値を保持する。すなわち、各単位メモリセルは、反対のスレッショルド電圧状態を有する相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを含む。この実施形態の例では、フローティングボディートランジスタ型キャパシタレスメモリセルは、ＮＭＯＳ型トランジスタである。
【００３０】
それぞれの単位メモリセルの相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは、同一のワードラインＷＬに接続される。
【００３１】
偶数ビットライン選択器２０−１＜１：ｍ＞と奇数ビットライン選択器２０−２＜１：ｍ＞は、それぞれのサブアレイブロックＳＢＬＫ＜１：ｍ＞の反対側に位置する。それぞれの偶数ビットライン選択器２０−１は、該当するサブアレイブロックＳＢＬＫのｋ／２個の偶数番号を有するビットラインＢＬ、及び、ｋ／２個の偶数番号を有する反転ビットラインＢＬＢと接続される。同様に、それぞれの奇数ビットライン選択器２０−２は、該当するサブアレイブロックＳＢＬＫのｋ／２個の奇数番号を有するビットライン、及び、ｋ／２個の奇数番号を有する反転ビットラインＢＬＢと接続される。
【００３２】
図３を参照すると、センスブロック２２−１＜１：ｍ＞は、それぞれの偶数ビットライン選択器２０−１＜１：ｍ＞と接続され、センスブロック２２−２＜１：ｍ＞は、それぞれの奇数ビットライン選択器２０−２＜１：ｍ＞と接続される。特に、相補的なセンスビットラインＳＢＬ１＜１：ｍ＞、ＳＢＬ１Ｂ＜１：ｍ＞は、該当する奇数ビットライン選択器２０−２＜１：ｍ＞とこれに対応するセンスブロック２２−２＜１：ｍ＞とを接続するように配置される。これと同様に、相補的なセンスビットラインＳＢＬ２＜１：ｍ＞、ＳＢＬ２Ｂ＜１：ｍ＞は、該当する偶数ビットライン選択器２０−１＜１：ｍ＞とこれに対応するセンスブロック２２−１＜１：ｍ＞とを接続するように配置される。
【００３３】
偶数及び奇数ビットライン選択器２０−１、２０−２の例は、以後に詳しく述べられる。
【００３４】
命令デコーダ３２は、命令信号ＣＯＭに応答して、アクティブ命令ＡＣＴ、読み出し命令ＲＤ、及び書き込み命令ＷＤを発生する。
【００３５】
ロウデコーダ２４は、アクティブ命令ＡＣＴに応答して、第１ローアドレスＲＡ１をデコーディングし、ワードラインＷＬ中の対応する１つを活性化させる。
【００３６】
ビットライン選択信号発生器２８は、アクティブ命令ＡＣＴに応答して第２ローアドレスＲＡ２をデコードし、ビットライン信号ＢＳ＜１：ｋ／２＞中の１つを活性化させる。ここで、前述のように、サブアレイブロックＳＢＬＫごとの一対のビットラインＢＬ／ＢＬＢの数は「Ｋ」個である。ビットライン選択信号ＢＳ＜１：ｋ／２＞は、図３に示すように、偶数及び奇数ビットライン選択器２０−１＜１：ｍ＞、２０−２＜１：ｍ＞に提供される。
【００３７】
コラムデコーダ２６は、読み出し命令ＲＤ及び書き込み命令ＷＲに応答して、コラムアドレスＣＡをデコードし、コラム選択信号ＣＳＬ＜１：ｍ＞中の対応する１つ以上を活性化する。コラム選択信号ＣＳＬ＜１：ｍ＞は、図３に示すように、それぞれのセンスブロック２２−１＜１：ｍ＞及びそれぞれのセンスブロック２２−２＜１：ｍ＞に提供される。
【００３８】
制御信号発生器３０は、アクティブ信号ＡＣＴに応答し、センス増幅イネーブル信号ＳＥＮとライトバック信号（write back signal）ＷＢとを選択的に活性化する。詳しくは、ライトバック信号ＷＢは、センス増幅イネーブル信号ＳＥＮが活性化された後に、所定時間の間活性化される。図３に示すように、この信号は、センスブロック２２−１＜１：ｍ＞、２２−２＜１−ｍ＞に提供される。
【００３９】
また、図３に示すように、第１の相補的なデータラインＤ１、Ｄ１Ｂと第２の相補的なデータラインＤ２、Ｄ２Ｂがある。第１の相補的なデータラインＤ１、Ｄ１Ｂはセンスブロック２２−２＜１：ｍ＞に接続され、第２の相補的なデータラインＤ２、Ｄ２Ｂはセンスブロック２２−１＜１：ｍ＞に接続される。
【００４０】
ロウデコーダ２４、コラムデコーダ２６、ビットライン選択回路２８、制御信号発生器３０、及び命令デコーダ３２の構成については、この技術分野に熟練した人であれば、よく理解できるであろう。よって、このような構成要素の詳細な回路構成例についての説明は省略する。
【００４１】
図３の偶数ビットライン選択器２０−１と奇数ビットライン選択器２０−２との例は、図４Ａ及び図４Ｂを参照して以下に説明する。特に、図４Ａは偶数ビットライン選択器２０−１の例を示す回路図であり、図４Ｂは奇数ビットライン選択器２０−２の例を示す回路図である。
【００４２】
図４Ａに示すように、このような例の偶数ビットライン選択器は、それぞれ偶数番号を有する一対のビットラインＢＬ２／ＢＬＢ２、ＢＬ４／ＢＬＢ４、...、ＢＬｋ／ＢＬＢｋと相補的なセンスビットラインＳＢＬ２／ＳＢＬ２Ｂとの間に接続された偶数番号を有する一対のＮＭＯＳトランジスタＮ１８−２、Ｎ１８−４、...、Ｎ１８−ｋを含む。既に説明したように、相補的なセンスビットラインＳＢＬ２／ＳＢＬ２Ｂは、対応するセンスブロック２２−１に接続される。偶数番号を有する一対のＮＭＯＳトランジスタＮ１８−２、Ｎ１８−４、...、Ｎ１８−ｋのゲートは、それぞれビットライン選択信号ＢＳ＜１：ｋ／２＞に接続される。前述のように、ビットライン選択信号ＢＳ＜１：ｋ／２＞は、ビットライン選択信号発生器２８によって発生される。図４Ａの偶数ビットライン選択器は、ビットライン選択信号ＢＳ＜１：ｋ／２＞に応答して、偶数番号を有する一対のビットラインＢＬ２／ＢＬＢ２、ＢＬ４／ＢＬＢ４、...、ＢＬｋ／ＢＬＢｋ中の一対を相補的なセンスビットラインＳＢＬ２／ＳＢＬ２Ｂに選択的に接続する。
【００４３】
図４Ｂの奇数番目ビットライン選択器は、それぞれ奇数番号を有する一対のビットラインＢＬ１／ＢＬＢ１、ＢＬ３／ＢＬＢ３、...、ＢＬｋ−１／ＢＬＢｋ−１と相補的なセンスビットラインＳＢＬ１／ＳＢＬ１Ｂとの間に接続された奇数番号を有する一対のＮＭＯＳトランジスタＮ１８−１、Ｎ１８−３、...、Ｎ１８−ｋ−１を具備する。前述のように、相補的なセンスビットラインＳＢＬ１／ＳＢＬ１Ｂは、対応するセンスブロック２２−２と接続される。奇数番号を有する一対のＮＭＯＳトランジスタＮ１８−１、Ｎ１８−３、...、Ｎ１８−（ｋ−１）のゲートは、それぞれビットライン選択信号発生器２８によって発生されるビットライン選択信号ＢＳ＜１：ｋ／２＞に接続される。図４Ｂの奇数番目ビットライン選択器は、ビットライン選択信号ＢＳ＜１：ｋ／２＞に応答して、奇数番号を有する一対のビットラインＢＬ１／ＢＬＢ１、ＢＬ３／ＢＬＢ３、...、ＢＬｋ−１／ＢＬＢｋ−１中の一対を相補的なセンスビットラインＳＢＬ１／ＳＢＬ１Ｂに選択的に接続する。
【００４４】
図５は、図３のセンスブロック２２−１＜１：ｍ＞中の１つの例を示す回路図である。図３のセンスブロック２２−２＜１：ｍ＞もこれらと同様の構成を有する。
【００４５】
図５に示すように、センスブロック２２−１は、相補的なセンスビットＳＢＬ２／ＳＢＬ２Ｂ（図３と図４を参照）の間に接続され、レベル制限器ＬＭ１、ＬＭ２、センス増幅器ＳＡ、ライトバックゲートＷＢＧ、ラッチＬＡ、及びコラム選択ゲートＣＳＧを具備する。
【００４６】
レベル制限器ＬＭ１は、センスビットラインＳＢＬ２の電圧と制限電圧ＶＢＬＲとを比べる比較器ＣＯＭ２を具備し、比較器ＣＯＭ２の出力に応答し、センスビットラインＳＢＬ２の電圧が制限電圧ＶＢＬＲを超過しないように制限するＮＭＯＳトランジスタＮ１０を具備する。同様に、レベル制限器ＬＭ２は、センスビットラインＳＢＬ２Ｂの電圧と制限電圧ＶＢＬＲとを比べる比較器ＣＯＭ３と比較器ＣＯＭ３の出力に応答してセンスビットラインＳＢＬ２Ｂの電圧が制限電圧ＶＢＬＲを超過しないように制限するＮＭＯＳトランジスタＮ１１を具備する。
【００４７】
センス増幅器ＳＡは、センスイネーブル信号ＳＥＮによってイネーブルされ、センスビットラインＳＢＬ２、ＳＢＬ２Ｂからの電流Ｉｃ、Ｉｃｂにそれぞれ対応する電圧を発生する。これらの電圧が比較されて、その比較の結果は、図５のノード「ａ」に論理値として出力される。例えば、センスビットラインＳＢＬ２と接続されるフローティングボディートランジスタ型キャパシタレスメモリセルＭＣが論理値「１」を有し、センスビットラインＳＢＬ２Ｂに接続される相補的なトランジスタセルＭＣＢが論理値「０」を有する場合を考えると、電流Ｉｃは電流Ｉｃｂよりも大きくなる。これはトランジスタセルＭＣのスレッショルド電圧が相補的なトランジスタセルＭＣよりも小さいからである。この場合には、「０」に相当する論理値の電圧がノード「ａ」に出力される。
【００４８】
ラッチ回路ＬＡは、供給電圧Ｖ１、Ｖ２によって駆動されるインバータＩ３、Ｉ４を含み、ラッチノード「ｂ」をラッチノード「ａ」と反対の論理レベルに駆動する。供給電圧Ｖ１は、相補的なトランジスタのセルＭＣ、ＭＣＢ中の１つにデータ「１」を書き込む動作を行うために用いられた正電圧であり、供給電圧Ｖ２は、相補的なトランジスタのセルＭＣ、ＭＣＢ中における他の１つにデータ「０」を書き込む動作を行うために用いられた負電圧である。例えば、書き込み「１」及び書き込み「０」に対するドレイン電圧Ｖｄ値は、前掲の表１に例示されている。この例では、供給電圧Ｖ１は約１．５Ｖ、供給電圧Ｖ２は約−１．５Ｖにされる。
【００４９】
ライトバックゲートＷＢＧは、ノード「ａ」とセンスビットラインＳＢＬ２Ｂとの間に接続されたＮＭＯＳトランジスタＮ１２と、ノード「ｂ」とセンスビットラインＳＢＬ２との間に接続されたＮＭＯＳトランジスタＮ１３とを含む。ライトバックゲートＷＢＧは、ライトバック信号ＷＢ（図３の制御回路発生器３０から提供される）によって書き込み動作でイネーブルされ、ノード「ａ」及び「ｂ」からのデータをセンスビットラインＳＢＬ２Ｂ、ＳＢＬ２にそれぞれ伝送する。
【００５０】
コラム選択ゲートＣＳＧは、ノード「ａ」とデータラインＤ２Ｂとの間に接続されたＮＭＯＳトランジスタＮ１４と、データラインＤ２とノード「ｂ」との間に接続されたＮＭＯＳトランジスタＮ１５とを含む。コラム選択ゲートＷＢＧは、コラム選択信号ＣＳＬ（図３のコラムデコーダから提供される）によって読み出し動作と書き込み動作でイネーブルされ、ノード「ａ」及び「ｂ」のデータをデータラインＤ２Ｂ、Ｄ２にそれぞれ伝送する。
【００５１】
図６は、図５のセンス増幅器ＳＡの例を示す回路図である。図示したように、センス増幅器ＳＡは、電圧変換器ＣＶ１、ＣＶ２及び比較器ＣＯＭ４を含む。電圧変換器ＣＶ１のノード「ｂ１」は図５のレベル制限器ＬＭ１に接続され、電圧変換器ＣＶ２のノード「ｂ２」は図５のレベル制限器ＬＭ２に接続される。
【００５２】
電圧変換器ＣＶ１、ＣＶ２は、それぞれセンスイネーブル信号ＳＥＮによってイネーブルされる電流ソースとして動作するＰＭＯＳトランジスタＰ１、電流ミラーとして動作するＰＭＯＳトランジスタＰ２、Ｐ３、及びダイオードとして動作するＮＭＯＳトランジスタＮ１６を具備する。センスビットライン電流Ｉｃ、Ｉｃｂが比較器ＣＯＭ４のそれぞれの入力Ｓｎ、ＳｎＢに電圧として反映される。比較器ＣＯＭ４は、上述の図５のノード「ａ」に比較結果（論理「１」または「０」）を出力する。
【００５３】
図３から図６を参照しながらメモリ装置の動作を説明する。まず、「アクティブ」動作においてワードラインＷＬが活性化され、ビットセンスラインＳＢＬ１、ＳＢＬ２が選択されることを説明する。アクティブ動作は、書き込みまたは読み出しの動作が行われる前に先に実行される。書き込み及び読み出しの動作を順に説明する。
【００５４】
アクティブ動作において、ロウデコーダ２４は、アクティブ命令ＡＣＴと第１ローアドレス信号ＲＡ１に応答して、ワードラインＷＬ中の１つをアクティブ（ハイ状態）状態にする。また、ビットライン選択信号発生器２８は、アクティブ命令ＡＣＴと第２ローアドレスＲＡ２に応答して、ビットライン選択信号ＢＳ＜１：ｋ／２＞中の１つを活性化させる。これに応答して、偶数ビットライン選択器２０−１は、偶数番号を有する複数対のビットラインＢＬ／ＢＬＢ中の一対をセンスビットラインＳＢＬ２、ＳＢＬ２Ｂに接続し、奇数ビットライン選択器２０−１は、奇数番号を有する複数対のビットラインＢＬ／ＢＬＢ中の１対をセンスビットラインＳＢＬ１、ＳＢＬ１Ｂに接続する。制御信号発生器３０は、センスイネーブル信号ＳＥＮとライトバック信号ＷＢを活性化させる。活性化されたセンスイネーブル信号ＳＥＮに応答して、それぞれのセンスブロック２２−１、２２−２からセンス増幅器ＳＡがイネーブルされ、これによって選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢ間の電流差が増幅され、ラッチ回路ＬＡのノード「ａ」及び「ｂ」に相補的な電圧が現れる。活性化されたライトバック信号ＷＢに応答して、センスブロック２２−１、２２−２は、これらの相補的な電圧を選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに戻す。このような方法によって、リフレッシュ動作が実行される。
【００５５】
書き込み動作において、命令デコーダ３２は、書き込み命令ＷＲをデコードし、コラムデコーダ２６は、書き込み命令ＷＲとコラムアドレスＣＡに応答して、コラム選択ラインＣＳＬ＜１：ｍ＞中の１つを活性化する。その結果として、対応するコラム選択ゲートＣＳＧがオープンされ、データラインＤ１／Ｄ１Ｂ、Ｄ２／Ｄ２Ｂ上の相補的な書き込みデータが、活性化された選択ラインＣＳＬと接続されたセンスブロック２２−１、２２−２のラッチＬＡの「ａ」及び「ｂ」ノードに伝送される。また、ライトバック信号ＷＢは、センスブロック２２−１、２２−２のラッチＬＡの「ａ」及び「ｂ」ノードからの相補的な書き込みデータが選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに伝送されるようにイネーブルされる。
【００５６】
例えば、データ「１」が奇数番号を有する一対のビットラインＢＬ／ＢＬＢに接続された選択された単位メモリセルに書き込まれる場合、「ハイ」レベル電圧がデータラインＤ１に印加され、「ロー」レベル電圧がデータラインＤ１Ｂに印加される。このように、「ハイ」レベル電圧が対応するラッチＬＡのノード「ｂ」に印加され、「ロー」レベル電圧が対応するラッチＬＡのノード「ａ」に印加される。「ハイ」レベル電圧よりも大きい値を有する供給電圧Ｖ１がセンスビットラインＳＢＬ１に印加され、「ロー」レベル電圧よりも小さい値を有する供給電圧Ｖ２がセンスビットラインＳＢＬ１Ｂに印加される。このように、フローティングボディートランジスタ型キャパシタレスメモリセルＭＣは、センスビットラインＳＢＬ１に接続されてデータ「１」を保持し、フローティングボディートランジスタ型キャパシタレスメモリセルＭＣは、センスビットラインＳＢＬ１Ｂに接続されてデータ「０」を保持する。この実施形態の例において、この相補的なデータは、単位メモリセルでデータ「１」を示す。
【００５７】
読み出し動作において、命令デコーダ３２は、読み出し命令ＲＤをデコードし、コラムデコーダ２６は、読み出し命令ＲＤ及びコラムアドレスＣＡに応答してコラム選択ラインＣＳＬ＜１：ｍ＞中の１つを活性化させる。その結果として、対応するコラム選択ゲートＣＳＧがオープンされ、相補的な読み出しデータが活性化された選択ラインＣＳＬに接続されたセンスブロック２２−１、２２−２のラッチＬＡのノード「ａ」及び「ｂ」からデータラインＤ１／Ｄ１Ｂ、Ｄ２／Ｄ２Ｂに伝送される。
【００５８】
上述の実施形態において、相補的なフローティングボディートランジスタ型キャパシタレスメモリセルは、それぞれの単位メモリセルを定義するように用いられる。このように、この実施形態は、高集積キャパシタレスメモリセル構造の長所を提供し、また、同時にトランジスタセルの論理値を読み出しするための基準（またはダミー）セル、基準電流生成器、及びその他の従来回路を扶養とする。また、基準セルが要らないので、基準セルをリフレッシュする時間も必要としない。
【００５９】
図３〜図６に例示された実施形態において、データラインＤＬ１／ＤＬＢ１、ＤＬ２／ＤＬＢ２は、それぞれ相補的なフローティングボディートランジスタ型キャパシタレスメモリセルに書き込みデータを書き込み、該メモリセルからデータを読み出すために用いられる。他の実施形態は、図７と図８に例示されるように、分離した読み出しデータラインと書き込みデータラインとを提供する。
【００６０】
図７は、本発明によるさらに他の実施形態におけるメモリ装置のブロック図である。図７に例示された実施形態は、複数のメモリブロックＢＬＫ＜１：ｉ＞とこれに接続された回路については図３に例示された構成と同様であるが、データライン構造、読み出しデータラインＲＤ１／ＲＤ１Ｂ、ＲＤ２／ＲＤ２Ｂと書き込みデータラインＷＤ１、ＷＤ２については図３に例示された構成と相違する．図７のコラム選択器２６’は、分離した読み出しコラム選択ラインＲＣＳＬ＜１：ｍ＞と書き込みコラム選択ラインＷＣＳＬ＜１：ｍ＞を具備することを除けば、図３と等しい。
【００６１】
次の詳細な記述内容を除けば、図７の実施形態は図３の実施形態と類似している。２つの図面間において同一要素は同一数字で示しており、２つの実施形態間の共通部分の詳しい説明は重複を避けるために省略する。
【００６２】
図７を参照すると、メモリ装置は、各メモリブロックＢＬＫ＜１：ｉ＞を挟むように、各メモリブロックＢＬＫ＜１：ｉ＞から見て互いに反対側に位置するセンスブロック２２−１＜１：ｍ＞とセンスブロック２２−２’＜１：ｍ＞を具備する。図３の実施形態によれば、センスブロック２２−１’＜１：ｍ＞’は対応する偶数ビットライン選択器２０−１＜１：ｍ＞と接続され、センスブロック２２−２＜１：ｍ＞’は対応する奇数ビットライン選択器２０−２＜１：ｍ＞に接続されている。また、図３の実施形態とは異なって、センスブロック２２−１＜１：ｍ＞’は、読み出しデータラインＲＤ２／ＲＤ２Ｂと書き込みデータラインＷＤ２に接続され、センスブロック２２−２＜１：ｍ＞’は、読み出しデータラインＲＤ１／ＲＤ１Ｂと書き込みデータラインＷＤ１に接続される。
【００６３】
図８は、図７に示すセンスブロック２２−１１’の例を示す回路図である。それぞれのメモリブロックＢＬＫにおける残りのセンスブロック２２−１＜２：ｍ＞’、２２−２＜１：ｍ＞’も同様に構成される。
【００６４】
図８を参照すると、センスブロック２２−１１’は、レベル制限器ＬＭ１、ＬＭ２、センス増幅器ＳＡ、ラッチ回路ＬＡ、及びライトバックゲートＷＢＧを具備する。このような要素は、図５において既に説明された同一番号要素と類似する。
【００６５】
さらに、センスブロック２２−１１’は、読み出しコラム選択ゲートＲＣＳＧと書き込みコラム選択ゲートＷＣＳＧとを具備する。
【００６６】
読み出しコラム選択ゲートＲＣＳＧは、読み出しデータラインＲＤ２と基準電位（例えば、接地）との間に接続されたＮＭＯＳトランジスタＮ１９、Ｎ２０と、読み出しデータラインＲＤ２Ｂと基準電位との間に接続されたＮＭＯＳトランジスタＮ２１、Ｎ２２とを具備する。ＮＭＯＳトランジスタＮ１９、Ｎ２１は、読み出しコラム選択信号ＲＣＳＬに接続される。ＮＭＯＳトランジスタＮ２０はラッチ回路ＬＡのノード「ｂ」に接続され、ＮＭＯＳトランジスタＮ２２はラッチ回路ＬＡのノード「ａ」に接続されている。
【００６７】
書き込みコラム選択ゲートＷＣＳＧは、書き込みデータラインＷＤ２とラッチ回路ＬＡのノード「ｂ」との間に接続されたＮＭＯＳトランジスタＮ２３を含む。ＮＭＯＳトランジスタＮ３は、書き込みコラム選択ラインＷＣＳＬに接続されている。
【００６８】
図７及び図８のメモリ装置の動作を次に説明する。アクティブ動作時に、ロウデコーダ２４は、アクティブ命令ＡＣＴと第１ローアドレス信号ＲＡ１に応答して、ワードラインＷＬ中の１つを活性化（ハイ状態）させる。また、ビットライン選択信号発生器２８は、アクティブ命令ＡＣＴと第２ローアドレスＲＡ２に応答して、ビットライン選択信号ＢＳ＜１：ｋ／２＞中の１つを活性化させる。その結果として、偶数ビットライン選択器２０−１は、偶数番号を有する複数対のビットラインＢＬ／ＢＬＢ中の一対をセンスビットラインＳＢＬ２、ＳＢＬ２Ｂに接続し、奇数ビットライン選択器２０−２は、奇数番号を有する複数対のビットラインＢＬ／ＢＬＢ中の１対をセンスビットラインＳＢＬ１、ＳＢＬ１Ｂに接続する。制御信号発生器３０は、センスイネーブル信号ＳＥＮと書き込みバック信号ＷＢを活性化する。活性化されたセンスイネーブル信号ＳＥＮに応答して、それぞれのセンスブロック２２−１＜１：ｍ＞’、２２−２＜１：ｍ＞’に配置されたセンス増幅器ＳＡがイネーブルされ、これによって、選択された一対のセンスビットラインＳＢＬ／ＳＢＬＳ間の電流差が増幅され、これがラッチ回路ＬＡのノード「ａ」及び「ｂ」に相補的な電圧として現れる。活性化されたライトバック信号ＷＢに応答して、センスブロック２２−１＜１：ｍ＞’、２２−２＜１：ｍ＞’は、相補的な電圧を選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに戻す。このような方法で、リフレッシュ動作が実行される。
【００６９】
書き込み動作時に、命令デコーダ３２は書き込み命令ＷＲをデコードし、コラムデコーダ２６は書き込み命令ＷＲとコラムアドレスＣＡに応答して書き込みコラム選択ラインＷＣＳＬ＜１：ｍ＞中の１つを活性化する。その結果、対応する書き込みコラム選択ゲートＷＣＳＧがオープンとなり、書き込みデータラインＷＤ１、ＷＤ２における書き込みデータがセンスブロック２２−１＜１：ｍ＞’のラッチ回路ＬＡのノード「ｂ」に伝送される。この際に相補的なデータがラッチ回路ＬＡの動作によって自動的にノード「ａ」に現れる。さらに、ライトバック信号ＷＢは、センスブロック２２−１＜１：ｍ＞’、２２−２＜１：ｍ＞’のラッチ回路ＬＡのノード「ａ」及び「ｂ」から選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに相補的な書き込みデータを伝送されるように活性化される。
【００７０】
読み出し動作時に、命令デコーダ３２は、読み出し命令ＲＤをデコードし、コラムデコーダ２６は、読み出し命令ＲＤとコラムアドレスＣＡに応答して読み出しコラム選択ラインＲＣＳＬ＜１：ｍ＞中の１つを活性化する。これにより、対応する読み出しコラム選択ゲートＲＣＳＧがオープンとなり、相補的な読み出しデータが活性化された読み出しコラム選択ラインＲＣＳＬに接続されたセンスブロック２２−１＜１：ｍ＞’、２２−２＜１：ｍ＞’のラッチ回路ＬＡの「ａ」及びノード「ｂ」から読み出しデータラインＲＤ１／ＲＤ１Ｂ、ＲＤ２／ＲＤ２Ｂに伝送される。
【００７１】
上述の実施形態において、相補的フローティングボディートランジスタ型キャパシタレスメモリセルＭＣが単位メモリセルを構成し、それぞれのメモリブロック内の相補的なビットラインＢＬ／ＢＬＢに相互に配置される。図９は、「オープンビットライン」を示し、相補的フローティングボディートランジスタ型キャパシタレスメモリセルは他のメモリブロックに配置されている。
【００７２】
図９は、本発明の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルメモリ装置のブロック図である。
【００７３】
図９のメモリ装置は、内部に複数のサブアレイブロックＳＢＬＫ１＜１：ｍ＞、複数のサブアレイブロックＳＢＬＫ２＜１：ｍ＞を具備したメモリセルアレイブロックＢＬＫ２、複数のビットライン及び反転ビットラインＢＬ選択器２０−１＜１：ｍ＞’、２０−２＜１：ｍ＞’、複数のセンスブロック２２−２＜１：ｍ＞、ロウデコーダ２４、コラムデコーダ２６、ビットライン選択信号生成器２８’、制御信号生成器３０、及び命令デコーダ３２を含むメモリセルアレイブロックＢＬＫ１を具備する。
【００７４】
メモリセルアレイブロックＢＬＫ１、ＢＬＫ２は、共にメモリの単一ブロックを構成する。図９では簡単化のために単一のメモリブロックのみが示されているが、メモリ装置は、同一構成で複数のメモリブロックを具備する。
【００７５】
それぞれのメモリセルアレイブロックＢＬＫ１のサブアレイブロックＳＢＬＫは、複数の「正（ｔｒｕｅ）」のフローティングボディートランジスタ型キャパシタレスメモリセルＭＣを具備し、一方、それぞれのメモリセルアレイブロックＢＬＫ２のサブアレイブロックＳＢＬＫは、対応する複数の「相補的（ｃｏｍｐｌｅｍｅｎｔａｒｙ）」なフローティングボディートランジスタ型キャパシタレスメモリセルＭＣを具備する。ここで、前述の実施形態とは異なって、正または相補的フローティングボディートランジスタ型キャパシタレスメモリセルＭＣは、それぞれの単位メモリセルを定義し、他のメモリセルブロックＢＬＫ１、ＢＬＫ２に位置する。
【００７６】
メモリセルアレイブロックＢＬＫ１のサブアレイブロックＳＢＬＫ＜１：ｍ＞は、同一の正ワードラインＷＬ１を共有する。ここで、メモリセルアレイブロックＢＬＫ２のサブアレイブロックＳＢＬＫ＜１：ｍ＞は、同一の相補的な（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ワードラインＷＬ２を共有する。
【００７７】
メモリセルアレイブロックＢＬＫ１のそれぞれのサブアレイブロックＳＢＬＫは複数の正ビットラインＢＬ＜１：ｋ＞を含み、メモリセルアレイブロックＢＬＫ２のそれぞれのサブアレイブロックＳＢＬＫは複数の相補的なビットラインＢＬＢ＜１：ｋ＞を具備する。それぞれのビットラインＢＬと反転ビットラインＢＬＢの対は一対のビットラインと称される。これによって、この実施形態の例において、一対のサブアレイブロックＳＢＬＫごとに、「ｋ」対のビットラインが存在する。
【００７８】
前述の実施形態でのように、「単位メモリセル」はビットラインＢＬと基準電位（例えば、接地）との間に接続される第１フローティングボディートランジスタ型キャパシタレスメモリセルによって定義される。単位メモリセルは、第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの相補的なスレッショルド電圧状態によって示される論理値を保持する。すなわち、単位メモリセルのそれぞれにおいて、相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは反対のスレッショルド電圧状態を有する。この実施形態の例において、フローティングボディートランジスタ型キャパシタレスメモリセルは、ＮＭＯＳ型トランジスタである。
【００７９】
それぞれの単位メモリセルの相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは、正ワードラインＷＬ１と相補的なワードラインＷＬ２に接続される。
【００８０】
正ビットライン選択器２０−１＜１：ｍ＞’と反転ビットライン選択器２０−２＜１：ｍ＞’は、対応するセンスブロック２２−１＜１：ｍ＞を挟むようにメモリブロックＢＬＫ１、ＢＬＫ２の間に配置されている。それぞれのビットライン選択器２０−１’は正ビットラインＢＬと接続され、それぞれの反転奇数ビットライン選択器２０−２は、反転ビットラインＢＬＢに接続される。
【００８１】
また、図３を参照すると、センスブロック２２−１＜１：ｍ＞は、それぞれ正ビットライン及び反転ビットライン選択器２０−１＜１：ｍ＞’、２０−１＜１：ｍ＞’に接続されている。特に、反転センスビットラインＳＢＬ１＜１：ｍ＞、ＳＢＬ１Ｂ＜１：ｍ＞は、それぞれの正ビットライン及び反転ビットライン選択器２０−２＜１：ｍ＞’、２０−１＜１：ｍ＞’と対応するセンスブロック２２−１＜１：ｍ＞間に接続される。
【００８２】
正及び反転ビットライン選択器２０−１’、２０−２’とセンスブロック２２−１、２２−２の例は以後に詳しく説明する。
【００８３】
命令デコーダ３２は、命令信号ＣＯＭに応答してアクティブ命令ＡＣＴ、読み出し命令ＲＤ、書き込み命令ＷＤを発生する。
【００８４】
ロウデコーダ２４は、アクティブ命令ＡＣＴに応答して、第１ローアドレスＲＡ１をデコードし、ワードラインＷＬ中に対応する１つを活性化させる。
【００８５】
ビットライン選択信号発生器２８’は、アクティブ命令ＡＣＴに応答して、第２ローアドレスＲＡ２をデコードし、ビットライン選択信号ＢＳ＜１：ｋ＞中の１つを活性化させる。ビットライン選択信号ＢＳ＜１：ｋ＞は、図９に示すようにビットライン及び反転ビットライン選択器２０−１＜１：ｍ＞’、２０−２＜１：ｍ＞’に印加される。
【００８６】
コラムデコーダ２６は、読み出し命令ＲＤ及び書き込み命令ＷＲに応答してコラムアドレスＣＡをデコードし、対応するコラム選択信号ＣＳＬ＜１：ｍ＞中の１つ以上を活性化させる。コラム選択信号ＣＳＬ＜１：ｍ＞は、図９に示すようにそれぞれのセンスブロック２２−１＜１：ｍ＞に印加される。
【００８７】
制御信号発生器３２は、アクティブ信号ＡＣＴに応答して、センス増幅イネーブル信号ＳＥＮとライトバック信号ＷＢとを選択的に活性化させる。特に、ライトバック信号ＷＢは、センス増幅イネーブル信号ＳＥＮが活性化された後に所定時間の間活性化される。図９に示すように、この信号はセンスブロック２２−１＜１：ｍ＞に印加される。
【００８８】
また、図９に示すように相補的なデータラインＤ１、Ｄ１Ｂは、センスブロック２２−２＜１：ｍ＞に接続される。
【００８９】
図９の正及び反転ビットライン選択器２０−１’、２０−２’の例は図１０Ａ及び図１０Ｂと係わって以後に説明する。特に、図１０Ａは正ビットライン選択器２０−１’の例を示す回路図であり、図１０Ｂは反転ビットライン選択器２０−２’の例を示す回路図である。
【００９０】
図１０Ａに示すように、この例のビットライン選択器２０−１は、それぞれ一対のビットラインＢＬ＜１：ｋ＞とセンスビットラインＳＢＬとの間に接続されるＮＭＯＳトランジスタＮ１９−＜１：ｋ＞を具備する。ＮＭＯＳトランジスタＮ１９−＜１：ｋ＞は、それぞれビットライン選択信号発生器２８’によって生成されるビットライン選択信号ＢＳ＜１：ｋ＞に接続される。正ビットライン選択器２０−１は、ビットライン選択信号ＢＳ＜１：ｋ＞中の１つを選択的にセントビットラインＳＢＬに接続する。
【００９１】
この例の反転ビットライン選択器２０−２は、それぞれの一対の反転ビットラインＢＬＢ＜１：ｋ＞と反転センスビットラインＳＢＬＢとの間に接続されるＮＭＯＳトランジスタＮ１９−＜１：ｋ＞を含む。ＮＭＯＳトランジスタＮ１９−＜１：ｋ＞は、それぞれビットライン選択信号発生器２８’によって生成されるビットライン選択信号ＢＳ＜１：ｋ＞に接続される。反転ビットライン選択器２０−２１は、ビットライン選択信号ＢＳ＜１：ｋ＞に応答して反転ビットラインＢＬＢ＜１：ｋ＞中の１つを反転センスビットラインＳＢＬＢに選択的に接続する。
【００９２】
センスブロック２２−１＜１：ｍ＞は、上述の図６及び図６と同じ方法で構成される。
【００９３】
図９、１０Ａ、及び図１０Ｂのメモリ装置の動作をさらに説明する。
【００９４】
アクティブ動作において、ロウデコーダ２４は、アクティブ命令ＡＣＴと第１ローアドレス信号ＲＡ１に応答して、ワードラインＷＬ中の１つを活性化（ハイ状態で）させる。また、ビットライン選択信号発生器２８は、アクティブ命令ＡＣＴ及び第２ローアドレスＲＡ２に応答して、ビットライン選択信号ＢＳ＜１：ｋ＞中の１つを活性化させる。結果として、ビットライン選択器２０−１は、ビットラインＢＬ中の１つをセンスビットラインＳＢＬに接続し、反転ビットライン選択器２０−２は、反転ビットラインＢＬＢ中の１つを反転センスビットラインＳＢＬに接続する。制御信号発生器３０は、センスイネーブル信号ＳＥＮとライトバック信号ＷＢを活性化する。活性化されたセンスイネーブル信号ＳＥＮに応答して、それぞれのセンスブロック２２−１内のセンス増幅器ＳＡはイネーブルされ、これによって、選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢ間の電流差が増幅され、ラッチ回路ＬＡ（図５を参照）のノード「ａ」及び「ｂ」に相補的な電圧として現れる。活性化されたライトバック信号ＷＢに応答して、センスブロック２２−１は、相補的な電圧を選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに戻す。このような方法で、リフレッシュ動作が実行される。
【００９５】
書き込み動作において、命令デコーダ３２は、書き込み命令ＷＲをデコードし、コラムデコーダ２６は、書き込み命令ＷＲ及びコラムアドレスＣＡに応答してコラム選択ラインＣＳＬ＜１：ｍ＞中の１つを活性化させる。この結果、対応するコラム選択ゲートＣＳＧがオープンとなって（図５を参照）、データラインＤ１／Ｄ１Ｂ上の相補的な書き込みデータが活性化された選択ラインＣＳＬに接続されたセンスブロック２２−１のラッチＬＡのノード「ａ」及び「ｂ」に伝送される。また、ライトバック信号ＷＢは、センスブロック２２−１のラッチＬＡのノード「ａ」及び「ｂ」から相補的な書き込みデータを選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに伝送するようにイネーブルさせる。
【００９６】
読み出し動作において、命令デコーダ３２は読み出し命令ＲＤをデコードし、コラムデコーダ２６は読み出し命令ＲＤ及びコラムアドレスＣＡに応答してコラム選択ラインＣＳＬ＜１：ｍ＞中の１つを活性化させる。この結果として、対応するコラム選択ゲートＣＳＧがオープンとなって、反転読み出しデータが活性化された選択ラインＣＳＬに接続されたセンスブロック２２−１のラッチＬＡのノード「ａ」及び「ｂ」からのデータラインＤ１／Ｄ１Ｂに伝送される。
【００９７】
本発明のさらに他の実施形態を図１１の回路図を参考して説明する。図１１の実施形態は、図７の実施形態が図３の実施形態の変形であるとともに、図９の実施形態を変形したものである。
【００９８】
すなわち、図１１は、（ａ）図１１が複数対のメモリブロックＢＬＫ＜１：ｉ＞及びこれに関連する回路を示していること、（ｂ）図１１が他のデータライン構造（即ち、読み出しデータラインＲＤ１／ＲＤ１Ｂ、書き込みデータラインＷＤ１）を示していること、（ｃ）図１１のコラム選択器２６’が分離した読み出しコラム選択ラインＲＣＳＬ＜１：ｍ＞と書き込みコラム選択ラインＷＣＳＬ＜１：ｍ＞を具備することを除けば、図９と等しい。
【００９９】
以下の説明を除けば、図１１の実施形態は図９の実施形態と類似している。２つの図面において同一要素は同一番号で示し、重複を避けるために２つの実施形態間における共通部分の詳しい説明は省略する。
【０１００】
図１１を参照すると、メモリ装置は、対応するビットライン及び反転ビットライン選択器２０−１＜１：ｍ＞’、２０−２＜１：ｍ＞’との間に位置するセンスブロック２２−２＜１：ｍ＞’を具備する。図９の実施形態のように、センスブロック２２−２＜１：ｍ＞’は、対応するセンスビットラインＳＢＬと反転センスビットラインＳＢＬＢに接続されている。また、図９の実施形態とは異なるように、センスブロック２２−２＜１：ｍ＞’は、読み出しデータラインＲＤ１、ＲＤ１Ｂ、及び書き込みデータラインＷＤ１と接続されている。
【０１０１】
図１１のセンスブロック２２−２＜１：ｍ＞は、図８と係わって既に説明されたような方法で構成される。
【０１０２】
図１１のメモリ装置の動作を次に説明する。アクティブ動作時に、ロウデコーダ２４は、アクティブ命令ＡＣＴ及び第１ローアドレス信号ＲＡ１に応答して、ワードラインＷＬ中の１つを活性化（ハイ値として）させる。また、ビットライン選択信号発生器２８’は、アクティブ命令ＡＣＴと第２ローアドレスＲＡ２に応答して、ビットライン選択信号ＢＳ＜１：ｋ＞中の１つを活性化させる。その結果、正ビットライン選択器２０−１’は、ビットラインＢＬ中の１つをセンスビットラインＳＢＬと接続し、反転ビットライン選択器２０−２’は、対応する反転ビットラインＢＬＢ中の１つを反転センスビットラインＳＢＬに接続する。制御信号発生器３０は、センスイネーブル信号ＳＥＮとライトバック信号ＷＢを活性化させる。活性化されたセンスイネーブル信号ＳＥＮに応答して、それぞれのセンスブロック２２−２内部のセンス増幅器ＳＡがイネーブルされ、これによって、選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢ間の電流差が増幅され、ラッチ回路ＬＡ（図５参照）のノード「ａ」及び「ｂ」に相補的な電圧が現れる。活性化されたライトバック信号ＷＢに応答して、センスブロック２２−２は、これらの相補的な電圧を選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに戻す。このような方法によりリフレッシュ動作が実行される。
【０１０３】
書き込み動作において、命令デコーダ３２は、書き込み命令ＷＲをデコードし、コラムデコーダ２６は、書き込み命令ＷＲ及びコラムアドレスＣＡに応答して、書き込みコラム選択ラインＷＣＳＬ＜１：ｍ＞中の１つを活性化させる。その結果として、対応する書き込みコラム選択ゲートＷＣＳＧがオープンされて（図８を参照）、書き込みデータラインＷＤ１上の書き込みデータが活性化された書き込みコラム選択ラインＣＳＬに接続されたセンスブロック２２−２のラッチ回路ＬＡのノード「ｂ」に伝送される。反転書き込みデータは、ラッチ回路ＬＡの動作によってノード「ａ」に自動的に印加される。また、ライトバック信号ＷＢは、センスブロック２２−２のラッチＬＡのノード「ａ」及び「ｂ」から相補的な書き込みデータを選択された一対のセンスビットラインＳＢＬ／ＳＢＬＢに伝送することを活性化させる。
【０１０４】
読み出し動作において、命令デコーダ３２は、読み出し命令ＲＤをデコードし、コラムデコーダ２６は、読み出し命令ＲＤ及びコラムアドレスＣＡに応答して、読み出しコラム選択ラインＲＣＳＬ＜１：ｍ＞中の１つを活性化させる。その結果、対応する読み出しコラム選択ゲートＣＳＧはオープンされて（図８参照）、相補的な読み出しデータが活性化された読み出しコラム選択信号ＲＣＳＬに接続されたセンスブロック２２−２のラッチ回路ＬＡのノード「ａ」及び「ｂ」から読み出しデータラインＲＤ１／ＲＤ１Ｂに伝送される。
【０１０５】
上述の実施形態は、ＤＲＡＭ装置のようなメモリ装置の単位メモリセルそれぞれを定義するための相補的なフローティングボディートランジスタ型キャパシタレスメモリセルの使用によって部分的に特定化される。このように、実施形態は、高集積のキャパシタレスメモリセル構造の長所を提供し、また、基準（またはダミー）セル、基準電流発生器、及びまた他の従来におけるトランジスタセルの論理値を読み出しするための回路を不要とする。また、基準セルが不要になるので、基準セルのリフレッシュ時間も必要ない。
【０１０６】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１０７】
【図１】従来のフローティングボディートランジスタ型キャパシタレスメモリセルの断面図である。
【図２Ａ】従来のフローティングボディートランジスタ型キャパシタレスメモリセルのセル電流分布を示すグラフである。
【図２Ｂ】従来のフローティングボディートランジスタ型キャパシタレスメモリセルのセル電流分布を示すグラフである。
【図２Ｃ】従来のフローティングボディートランジスタ型キャパシタレスメモリセルのセル電流分布を示すグラフである。
【図３】本発明の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置のブロック図である。
【図４Ａ】本発明の実施形態による偶数ビットライン選択器の回路図である。
【図４Ｂ】本発明の実施形態による奇数ビットライン選択器の回路図である。
【図５】本発明の実施形態によるセンスブロックの回路図である。
【図６】本発明の実施形態によるセンス増幅器の回路図である。
【図７】本発明のさらに他の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルメモリ装置のブロック図である。
【図８】本発明のさらに他の実施形態によるセンスブロックの回路図である。
【図９】本発明の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルメモリ装置のブロック図である。
【図１０Ａ】本発明のさらに他の実施形態によるビットライン選択器の回路図である。
【図１０Ｂ】本発明のさらに他の実施形態による反転ビットライン選択器の回路図である。
【図１１】本発明の実施形態によるフローティングボディートランジスタ型キャパシタレスメモリセルメモリ装置のブロック図である。
【符号の説明】
【０１０８】
２１−１，２０−２  偶数及び奇数ビットラインＢＬ選択器
２２−１，２２−２  センスブロック
２４  ロウデコーダ
２６  コラムデコーダ
２８  ビットライン選択信号発生器
３０  制御信号発生器
３２  命令デコーダ
ＡＣＴ  アクティブ命令
ＢＬ  ビットライン
ＢＬＢ  反転ビットライン
ＢＬＫ１  メモリセルアレイブロック
ＣＯＭ  命令信号
Ｄ１、Ｄ１Ｂ  第１相補的なデータライン
Ｄ２、Ｄ２Ｂ  第２相補的なデータライン
ＭＣ  メモリセル
ＲＤ  読み出し命令
ＳＢＬ２、ＳＢＬ２Ｂ  反転センスビットライン
ＳＢＬＫ  サブアレイブロック
ＷＤ  書き込み命令
ＷＬ１  ワードライン
【図１】
2007157322.tif 000004
【図２Ａ】
2007157322.tif 000005
【図２Ｂ】
2007157322.tif 000006
【図２Ｃ】
2007157322.tif 000007
【図３】
2007157322.tif 000008
【図４Ａ】
2007157322.tif 000009
【図４Ｂ】
2007157322.tif 000010
【図５】
2007157322.tif 000011
【図６】
2007157322.tif 000012
【図７】
2007157322.tif 000013
【図８】
2007157322.tif 000014
【図９】
2007157322.tif 000015
【図１０Ａ】
2007157322.tif 000016
【図１０Ｂ】
2007157322.tif 000017
【図１１】
2007157322.tif 000018