(57)【要約】【課題】クロスポイントメモリアレイにおける、回り込み電流に起因する読み取り障害を防止する。【解決手段】メモリ素子１００を用いてクロスポイントメモリアレイを作成する。メモリ素子１００は、抵抗メモリ下部電極１０２、抵抗メモリ物質１０４、抵抗メモリ上部電極１０６、ＭＳＭ下部電極１０８、半導体層１１０、ＭＳＭ上部電極１１２がこの順に積層されてなる。ここで、ＭＳＭ下部電極１０８、半導体層１１０、ＭＳＭ上部電極１１２はＭＳＭバイナリスイッチを形成する。ＭＳＭバイナリスイッチは、逆バイアス下において、高い抵抗値を示す。ＭＳＭバイナリスイッチと抵抗メモリ物質１０４が直列に接続された構成を有するメモリ素子１００を用いて、クロスポイントメモリアレイを作成することにより、望ましくない方向に電流が流れるのを防ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子であって、
抵抗メモリ下部電極と、
上記抵抗メモリ下部電極上に設けられた抵抗メモリ物質と、
上記抵抗メモリ物質上に設けられた抵抗メモリ上部電極と、
上記抵抗メモリ上部電極上に設けられたＭＳＭ下部電極と、
上記ＭＳＭ下部電極上に設けられた半導体層と、
上記半導体層上に設けられたＭＳＭ上部電極と、を備えていることを特徴とするメモリ素子。
【請求項２】
上記半導体層は、２０ナノメートルから１０００ナノメートルの範囲にある膜厚を有することを特徴とする請求項１に記載のメモリ素子。
【請求項３】
上記抵抗メモリ物質は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、およびペロブスカイト材料を含む群より選択される物質であることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
上記ＭＳＭ下部電極は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、およびＴｉを含む群より選択される物質であることを特徴とする請求項１に記載のメモリ素子。
【請求項５】
上記ＭＳＭ上部電極は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、およびＡｌを含む群より選択される物質であることを特徴とする請求項１に記載のメモリ素子。
【請求項６】
上記ＭＳＭ下部電極上に設けられた半導体層は、アモルファスシリコン、ＺｎＯ２、およびＩｎＯ２を含む群より選択される物質であることを特徴とする請求項１に記載のメモリ素子。
【請求項７】
金属／半導体／金属（ＭＳＭ）バイナリスイッチクロスポイントメモリアレイであって、
第１の方向に沿って平行に配置されている複数のビット線と、
上記各ビット線上に設けられている複数のＭＳＭバイナリスイッチメモリ素子と、
第１の方向と直交する第２の方向に沿って平行に配置されている複数のワード線と、を備え、
かつ、それぞれのワード線とそれぞれのビット線とは、間にただ一つのＭＳＭバイナリスイッチメモリ素子を介在させて接続されていることを特徴とするメモリアレイ。
【請求項８】
上記ＭＳＭバイナリスイッチメモリ素子は、
上記ビット線上に設けられた抵抗メモリ物質と、
上記抵抗メモリ物質上に設けられた抵抗メモリ上部電極と、
上記抵抗メモリ上部電極上に設けられたＭＳＭ下部電極と、
上記ＭＳＭ下部電極上に設けられた半導体層と、
上記半導体層上であって、当該メモリ素子と上記ワード線との交差位置に設けられたＭＳＭ上部電極と、を備えていることを特徴とする請求項７に記載のメモリアレイ。
【請求項９】
上記抵抗メモリ物質は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、およびペロブスカイト材料を含む群より選択される物質であることを特徴とする請求項８に記載のメモリアレイ。
【請求項１０】
上記半導体層は、２０ナノメートルから１０００ナノメートルの範囲にある膜厚を有することを特徴とする請求項８に記載のメモリアレイ。
【請求項１１】
上記ＭＳＭ下部電極は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、およびＴｉを含む群より選択される物質であることを特徴とする請求項７に記載のメモリアレイ。
【請求項１２】
上記ＭＳＭ上部電極は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、およびＡｌを含む群より選択される物質であることを特徴とする請求項７に記載のメモリアレイ。
【請求項１３】
上記半導体層は、アモルファスシリコン、ＺｎＯ２、およびＩｎＯ２を含む群より選択される物質であることを特徴とする請求項７に記載のメモリアレイ。
【請求項１４】
金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子を形成する方法であって、
抵抗メモリ下部電極を形成する工程と、
上記抵抗メモリ下部電極上に抵抗メモリ物質を形成する工程と、
上記抵抗メモリ物質上に抵抗メモリ上部電極を形成する工程と、
上記抵抗メモリ上部電極上にＭＳＭ下部電極を形成する工程と、
上記ＭＳＭ下部電極上に半導体層を形成する工程と、
上記半導体層上にＭＳＭ上部電極を形成する工程と、を含むことを特徴とした方法。
【請求項１５】
上記半導体層を形成する工程は、２０ナノメートルから１０００ナノメートルの膜厚を有する半導体層を形成する工程を含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
フォーミングガス中において、４００℃から４５０℃の範囲にある温度で、３分から２０分の範囲にある時間、当該メモリ素子をアニールする工程を、さらに含むことを特徴とする請求項１４に記載の方法。
【請求項１７】
上記抵抗メモリ下部電極上に抵抗メモリ物質を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、およびペロブスカイト材料を含む群より選択される物質から当該抵抗メモリ物質を形成する工程を含むことを特徴とする請求項１４に記載の方法。
【請求項１８】
上記ＭＳＭ下部電極を形成する工程は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、およびＴｉを含む群より選択される物質から当該ＭＳＭ下部電極を形成する工程を含むことを特徴とする請求項１４に記載の方法。
【請求項１９】
上記ＭＳＭ上部電極を形成する工程は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、およびＡｌを含む群より選択された物質から当該ＭＳＭ上部電極を形成する工程を含むことを特徴とする請求項１４に記載の方法。
【請求項２０】
上記ＭＳＭ下部電極上に半導体層を形成する工程は、アモルファスシリコン、酸化亜鉛（ＺｎＯ２）、および酸化インジウム（ＩｎＯ２）を含む群より選択される物質から当該半導体層を形成する工程を含むことを特徴とする請求項１４に記載の方法。
【請求項２１】
金属／半導体／金属（ＭＳＭ）バイナリスイッチクロスポイントメモリアレイを形成する方法であって、
第１の方向に沿って平行に配置されている複数のビット線を形成する工程と、
上記各ビット線上に設けられている複数のＭＳＭバイナリスイッチメモリ素子を形成する工程と、
上記第１の方向と直交する第２の方向に沿って平行に配置されている複数のワード線を形成する工程と、を含み、
かつ、それぞれのワード線とそれぞれのビット線とは、間にただ一つのＭＳＭバイナリスイッチメモリ素子を介在させて接続されていることを特徴とする方法。
【請求項２２】
上記複数のＭＳＭバイナリスイッチメモリ素子を製造する工程は、
上記ビット線上に抵抗メモリ物質を形成する工程と、
上記抵抗メモリ物質上に抵抗メモリ上部電極を形成する工程と、
上記抵抗メモリ上部電極上にＭＳＭ下部電極を形成する工程と、
上記ＭＳＭ下部電極上に半導体層を形成する工程と、
上記半導体層上であって、当該メモリ素子と上記ワード線との交差位置に、ＭＳＭ上部電極を形成する工程と、を含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
上記ビット線上に抵抗メモリ物質を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、およびペロブスカイト材料を含む群より選択される物質から当該抵抗メモリ物質を形成する工程を含むことを特徴とする請求項２２に記載の方法。
【請求項２４】
上記半導体層を形成する工程は、２０ナノメートルから１０００ナノメートルの膜厚を有する半導体層を形成する工程を含むことを特徴とする請求項２２に記載の方法。
【請求項２５】
フォーミングガス中において、４００℃から４５０℃の温度で、３分から２０分の範囲の時間、当該メモリアレイをアニールする工程を、さらに含むことを特徴とする請求項２１に記載の方法。
【請求項２６】
上記ＭＳＭ下部電極を形成する工程は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、およびＴｉを含む群より選択される物質から当該ＭＳＭ下部電極を形成する工程を含むことを特徴とする請求項２１に記載の方法。
【請求項２７】
上記ＭＳＭ上部電極を形成する工程は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、およびＡｌを含む群より選択される物質から当該ＭＳＭ上部電極を形成する工程を含むことを特徴とする請求項２１に記載の方法。
【請求項２８】
上記ＭＳＭ下部電極上に半導体層を形成する工程は、アモルファスシリコン、ＺｎＯ２、およびＩｎＯ２を含む群より選択される物質から当該半導体層を形成する工程を含むことを特徴とする請求項２１に記載の方法。
【請求項２９】
金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子の制御方法であって、
ＭＳＭバイナリスイッチメモリ素子を供給する工程と、
上記メモリ素子の第１の端子に第１のバイアス電圧を印加する工程と、
メモリ物質の抵抗と、上記ＭＳＭバイナリスイッチの順方向抵抗との組み合わせに応じて、当該メモリ素子を流れる第１の電流を生成する工程と、
上記メモリ素子の第１の端子に、上記第１のバイアス電圧よりも低い第２のバイアス電圧を印加する工程と、
メモリ物質の抵抗と、上記ＭＳＭバイナリスイッチの逆方向抵抗との組み合わせに応じて、当該メモリ素子を流れる、上記第１の電流よりも小さい第２の電流を生成する工程と、を含むことを特徴とするメモリ素子の制御方法。
【請求項３０】
上記メモリ素子の第１の端子に第１のプログラミングパルスを印加する工程と、
メモリ物質に第１の抵抗値を与える工程と、
上記メモリ素子の第１の端子に第２のプログラミングパルスを印加する工程と、
メモリ物質に、第１の抵抗値よりも小さい第２の抵抗値を与える工程とを、さらに含むことを特徴とする請求項２９に記載の方法。
【請求項３１】
上記第１のプログラミングパルスを印加する工程は、４ボルトから８ボルトの範囲にある電圧を、１ナノ秒から５００ナノ秒の範囲にあるパルス幅の間、印加することを含み、
かつ、上記第２のプログラミングパルスを印加する工程は、２ボルトから４ボルトの範囲にある電圧を、５００ナノ秒から１０マイクロ秒の範囲にあるパルス幅の間、印加することを含むことを特徴とする請求項３０に記載のメモリ素子の制御方法。
【請求項３２】
上記メモリ物質の抵抗と、上記ＭＳＭバイナリスイッチの順方向抵抗との組み合わせに応じて、当該メモリ素子を流れる第１の電流を生成する工程は、約１００オームである上記ＭＳＭバイナリスイッチの順方向抵抗に応じた第一の電流を生成することを含むことを特徴とする請求項２９に記載のメモリ素子の制御方法。
【請求項３３】
上記メモリ物質の抵抗と、上記ＭＳＭバイナリスイッチの逆方向抵抗との組み合わせに応じた、当該メモリ素子を流れる、上記第１の電流よりも小さい第２の電流を生成する工程は、上記ＭＳＭバイナリスイッチの順方向抵抗の少なくとも８倍以上大きい当該ＭＳＭバイナリスイッチの逆方向抵抗に応じた、第２の電流を生成することを含むことを特徴とする請求項２９に記載のメモリ素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、押しなべて言えば、集積回路（ＩＣ）メモリの製造に関するものであり、より詳しく言えば、金属／半導体／金属（ＭＳＭ：Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｔａｌ）バイナリスイッチメモリ素子に関するものである。
【背景技術】
【０００２】
クロスポイントメモリアレイ（ｃｒｏｓｓ  ｐｏｉｎｔ  ｍｅｍｏｒｙ  ａｒｒａｙ）は、メモリ要素のマトリックスであり、ｘ軸（すなわちワード線）およびｙ軸（すなわちビット線）のそれぞれに沿って、電気的な接合部が配置されている。ここで、デジタル値は、メモリ抵抗値（高いか低いか）として保存されると考えることができる。メモリセルのメモリ状態は、当該選択されたメモリ要素と接続しているワード線に、電圧を印加することにより読み取ることができる。このとき、抵抗値またはメモリ状態は、当該選択されたメモリセルと接続しているビット線の出力電圧として読み取ることができる。
【０００３】
また、クロスポイント抵抗メモリアレイは、読み取り阻害問題を起こしがちである。読み取り操作の一部として、電流が、選択されたワード線から、選択されたメモリ素子を介して、ビット線へと流れる。しかしながら、電流は同時に、当該選択されたビット線をたまたま跨いでいる、選択されていないワード線へと流れる。この選択されていないワード線への通電は、出力インピーダンスを減少させる方向に作用し、その結果、出力電圧を低下させる方向に作用する。メモリ状態を明確に判別するために、出力電圧は明確に判別できなくてはいけないが、それが困難となる。
【０００４】
ここで、逆バイアスされたダイオードは不良導体であるので、上記の抵抗メモリセルを介した好ましくない電流は、各メモリ素子に直列に接続されたダイオードを用いることにより対処できる。しかしながら、上記の性質は、一ダイオード一抵抗（１Ｄ１Ｒ：ｏｎｅ−ｄｉｏｄｅ／ｏｎｅ−ｒｅｓｉｓｔｏｒ）メモリに対するプログラミングを困難にする。すなわち、上記ダイオードを逆バイアスするプログラミング電圧は、用いることができない。したがって、１Ｄ１Ｒセルは、単極性のプログラミングに適している。さらに、ダイオードは、最適な性能を発揮するためには、単結晶のシリコンから作成されることが好ましい。しかしながら、大きな結晶粒を、薄膜形成処理を用いて形成することは難しい
大面積のクロスポイント抵抗メモリアレイにおける読み取り操作時のクロストークの問題を最小化するための試みとして、様々なクロスポイント抵抗メモリアレイの構成が提案されている。ＩＲＩＤメモリセルは、単極性のプログラミングを行うメモリアレイに好適である。しかしながら、良好なダイオードはシリコン単結晶上でのみ製造される。３次元構造を有する多層メモリアレイにおいては、ダイオードの上部層は成膜されたシリコンの再結晶化によって形成され、その結果、当該ダイオードは、通常、芳しくない電気的特性を示す。その上、ダイオードは、かなりの厚みを有するシリコン膜から形成されなければならない。
【０００５】
リネルソンら（Ｒｉｎｅｒｓｏｎ  ｅｔ  ａｌ．）は、特許文献１において、金属／絶縁体／金属（ＭＩＭ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造体が、抵抗メモリに直列に接続されているメモリセルを提案している。当該ＭＩＭ素子は、低バイアス下において導電しない。一方、バイアス電圧が所定の値を超えると、導電率が急峻に上昇する。上記所定の電圧は、「電流立ち上げ電圧」、もしくは、「バリスタ電圧」と呼ばれる。ＭＩＭ素子の高電流領域に対応して発生する高電界は、衝突電離を伴う。その結果、ＭＩＭ素子の電流電圧特性は、比較的低い電流状態においてのみ可逆的である。よって、ＭＩＭ素子は、電流密度が大きい電流を扱うことができない。その上、特許文献１は、ＭＩＭ構造体に用いる具体的な物質、およびどのようにＭＩＭ素子を製造するかについて開示していない。
【０００６】
電流検知技術は、大規模メモリアレイにおいて、メモリ読み取り信号をより良く区別するために用いられてきた。しかしながら、電流検知のためには、高利得のオペアンプが必要であり、そのようなオペアンプは、チップ空間において比較的大きな領域を占領する。
【特許文献１】米国特許第６７５３５６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、クロスポイント抵抗メモリアレイにおいて、選択されていない線に流れる電流を減少させ、ビット線の出力電圧を最大化することができれば、好都合である。
【０００８】
さらに、逆バイアスされたダイオードを用いずに、選択されていない線に流れる電流を減少させることができれば、なお好都合である。
【課題を解決するための手段】
【０００９】
本発明に係るメモリ素子は、上記の課題解決するための、独自の構造を有する。すなわち、金属／半導体／金属（ＭＳＭ）バイナリスイッチが形成されており、これは、ＭＳＭ素子と抵抗メモリとが直列に結合されたものである。一般的なダイオードは、順バイアスされた時に高い導電率を有し、逆バイアスされた時に低い導電率を示す。一方、上記ＭＳＭバイナリスイッチは、上記ダイオードとは異なり、バイナリな抵抗特性を示す。すなわち、ＭＳＭバイナリスイッチは、順バイアスされた時に、電圧に関わらず、実質的に一定の電流（低抵抗）を有する。同様に、逆バイアスされた時に、電圧の大きさに関わらず、電流は実質的に一定（高抵抗）のままである。逆バイアス状態下における高抵抗は、上記ビット線から、上記選択されていないワード線へと向かう電流を最小化することができる。そのため、上記ビット線からの出力信号の品質が最大化される。
【００１０】
すなわち、本発明に係るメモリ素子は、上記課題を解決するために、金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子であって、抵抗メモリ下部電極と、上記抵抗メモリ下部電極上に設けられた抵抗メモリ物質と、上記抵抗メモリ物質上に設けられた抵抗メモリ上部電極と、上記抵抗メモリ上部電極上に設けられたＭＳＭ下部電極と、上記ＭＳＭ下部電極上に設けられた半導体層と、上記半導体層上に設けられたＭＳＭ上部電極と、を備えることを特徴としている。
【００１１】
上記メモリ素子では、上記ＭＳＭ下部電極は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、およびＴｉを含む群より選択される物質であることが好ましい。
【００１２】
上記メモリ素子では、上記ＭＳＭ上部電極は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、およびＡｌを含む群より選択される物質であることが好ましい。
【００１３】
上記メモリ素子では、上記ＭＳＭ下部電極上に設けられた半導体層は、アモルファスシリコン、ＺｎＯ２、およびＩｎＯ２を含む群より選択される物質であることが好ましい。
【００１４】
また、本発明に係るメモリアレイは、上記課題を解決するために、金属／半導体／金属（ＭＳＭ）バイナリスイッチクロスポイントメモリアレイであって、第１の方向に沿って平行に配置されている複数のビット線と、上記各ビット線上に設けられている複数のＭＳＭバイナリスイッチメモリ素子と、第１の方向と直行する第２の方向に沿って平行に配置されている複数のワード線と、を備え、かつ、上記各ワード線は、上記各ビット線と、それぞれのワード線とそれぞれのビット線とが挟むただ一つのＭＳＭバイナリスイッチメモリ素子を介して接続していることを特徴としている。
【００１５】
上述したメモリ素子、メモリアレイ、およびそれらに関する製造工程のさらなる詳細は、以下において提供される。
【発明を実施するための最良の形態】
【００１６】
図１は、金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子１００の部分的な断面図である。メモリ素子１００は、抵抗メモリ（ＭＲ）下部電極（ＢＥ）１０２、および抵抗メモリ下部電極１０２上に設けられた抵抗メモリ物質１０４を有する。Ｐｔ、Ｉｒ、ＴｉＮ、およびＡｕのような物質が、抵抗メモリ下部電極１０２として適している。また、抵抗メモリ物質１０４として用いることができる物質をいくつか挙げると、Ｐｒ0.3Ｃａ0.7ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、およびペロブスカイト物質がある。
【００１７】
抵抗メモリ上部電極（ＴＥ）１０６は、抵抗メモリ物質１０４上に設けられている。Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、またはＴｉＮのような物質を抵抗メモリ上部電極１０６として用いることができる。ＭＳＭ下部電極１０８は、抵抗メモリ上部電極１０６上に設けられている。ＭＳＭ下部電極１０８は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、またはＴｉのような物質から作成することができる。半導体層１１０は、ＭＳＭ下部電極１０８上に設けられている。半導体層１１０は、アモルファスシリコン、ＺｎＯ２、またはＩｎＯ２のような物質とすることができる。ＭＳＭ上部電極１１２は、半導体層１１０上に設けられている。ＭＳＭ上部電極１１２は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、またはＡｌとすることができる。また、典型的には、半導体層１１０は、２０ナノメートルから１０００ナノメートルの範囲の膜厚１１４を有する。
【００１８】
図２は、ＭＳＭバイナリスイッチクロスポイントメモリアレイ２００の部分的な断面図である。メモリアレイ２００は、第一の方向（紙面に沿った方向）に沿って平行に配置された複数のビット線２０２を有している。同図においては、一本のビット線２０２のみが示されているが、ビット線２０２の本数は、特定の値に限定されるものではない。ここで、複数のＭＳＭバイナリスイッチメモリ素子１００が、それぞれのビット線２０２上に設けられている。さらに、複数のワード線２０４が、第１の方向と垂直に交わる第２の方向（紙面を突き通す方向）に沿って平行に配置されている。同図においては、３本のワード線２０４のみが示されているが、ワード線２０４の本数は特定の値に限定されるものではない。それぞれのワード線２０４とそれぞれのビット線２０２とは、間にただ一つのＭＳＭバイナリスイッチメモリ素子１００を介在させて接続されている。
【００１９】
また、図２は、一般的なメモリアレイの配置を表している。メモリアレイ２００の新規な部分は、ＭＳＭバイナリスイッチメモリ素子１００を使用している点にある。図１及び図２に示すように、それぞれのＭＳＭバイナリスイッチメモリ素子１００は、ビット線２０２上に設けられた抵抗メモリ物質１０４と、抵抗メモリ物質１０４上に設けられた抵抗メモリ上部電極１０６と、抵抗メモリ上部電極１０６上に設けられたＭＳＭ下部電極１０８と、ＭＳＭ下部電極１０８上に設けられた半導体層１１０と、半導体１１０上であって、当該メモリ素子１００と、ワード線２０４とが交差する位置に設けられたＭＳＭ上部電極１１２と、を備える。
【００２０】
（機能の説明）
図３および図４は、異なる膜厚を有する半導体層を用いた場合の、ＭＳＭバイナリスイッチ抵抗メモリセルにおける電流と電圧との関係（Ｉ―Ｖ）を示したグラフである。当該ＭＳＭバイナリスイッチ抵抗メモリセルは、Ｐｔ／ａ：Ｓｉ／ＡｌからなるＭＳＭ構造を用いて製造され、特徴付けられている。図３は、１００ナノメートル（ｎｍ）のアモルファスシリコン（ａ：Ｓｉ）の半導体膜を有するメモリセルの抵抗（Ｒ，ｒ）、電流（Ｉ）、および電圧を示している。図４は、２００ｎｍのａ：Ｓｉ膜を有するメモリセルの特性を示している。
【００２１】
シリコン基材上のＰｔ膜の表面に、ａ：Ｓｉをスパッタし、続いて、Ａｌ電極を形成した。その後、各試料に対して、最終的な金属配線形成後のシンター処理として、フォーミングガス（ＦＧ）中４００℃において５分間のアニール処理を実施した。上記の各図では、当該メモリ素子のラージシグナル抵抗値（Ｒ）、およびスモールシグナル抵抗値（ｒ）を、バイアス電圧の関数として示している。なお、上部のＡｌドットの面積は約３．１４×１０−６ｃｍ２であった。順方向にバイアスされたＭＳＭ素子の抵抗値は約１００オームであった。一方、逆方向にバイアスされたＭＳＭ素子の抵抗値は、順方向にバイアスされた場合の１０倍程高い値であった。明らかに上記Ａｌとａ：Ｓｉの界面は、ショットキー障壁を形成され、一方、Ｐｔとａ：Ｓｉの界面は、大きな漏洩電流が生じる接触となる。厚いａ：Ｓｉを用いた素子では、逆方向バイアスの抵抗はほぼ一定の値を示した。一方、１００ｎｍのａ：Ｓｉを用いた素子では、逆方向バイアスの抵抗は、バイアス電圧に伴い減少した。順方向バイアスの抵抗は、アモルファスシリコン層の膜厚と事実上無関係であった。明らかに、順方向バイアスの抵抗は、接点の特性により限定され、逆方向バイアスの抵抗、電場の強さに伴い減少する。上記素子は、読み取り障害を減らすために、クロスポイントアレイの抵抗ＲＡＭ（ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ、ＲＲＡＭ）メモリセルに容易に組み込むことができる。
【００２２】
図５は、図１に示すＭＳＭバイナリスイッチ抵抗メモリ素子１００の一実施例を示す断面図である。当該ＲＲＡＭメモリセルでは、ＭＳＭ構造のサイズは、抵抗メモリ物質と同等のサイズに図示されている。しかしながら、上記ＭＳＭ構造のサイズは、所望の抵抗値に適するように調整することができる。特許文献１に記載のＭＩＭ構造体と異なり、ＭＳＭサンドイッチを流れる電流は、ブレークダウン現象ではない。その結果として、ＭＳＭバイナリスイッチの寿命は、ＭＩＭ構造体の寿命よりもとても長い。
【００２３】
単極性のパルスを用いることにより、ＭＳＭバイナリスイッチ抵抗メモリセルをプログラミングする（メモリ情報をロードさせる）ことができる。正の高い電圧の狭いパルス、例えば、４Ｖから７Ｖの１０ｎｓ（ナノ秒）から５００ｎｓの間のパルス、によって当該メモリセルを高抵抗状態にプログラミングすることができる。また、正の低い電圧の広いパルス、例えば、２Ｖから４Ｖの５００ｎｓから１０μｓの間のパルス、によって当該メモリセルを低抵抗状態にリセットすることができる。なお、実際に用いられるパルスは、個々の抵抗メモリの特性に依存する。
【００２４】
クロスポイントメモリアレイ２００は、公知の一般的な方法を用いてプログラミングすることができる。例えば、一つの処理手順としては、まず、全てのワード線およびビット線にプログラミング電圧の約３分の１の電圧を印加しバイアスする。次に、選択されたビット線を接地させた状態で、プログラミング電圧のパルスを選択されたワード線に印加する。パルスの大きさが３Ｖから８Ｖであり、パルスの広さが１ｎｓから３００ｎｓである電圧を、選択されたビットを高抵抗状態へと書き込むために用いることができる。また、パルスの大きさが２Ｖから５Ｖであり、パルスの広さが５００ｎｓから５ｍｓである電圧を、選択されたビット抵抗をリセットし、低抵抗状態とするために用いることができる。
【００２５】
上記メモリアレイは、また、一般的な処理を用いて読み取ることができる。以下の記述において、単純な読み取り操作におけるＭＳＭバイナリスイッチ構造の優位性を示す。以下、Ｒ０は負荷電圧を、ＶＳは選択されたワード線の電圧を、ＶＷは選択されていないワード線の電圧を、ＶＯＬは低出力電圧をそれぞれ示す。なお、ＶＷは、ＶＯＬの下限値より大きくなることは無い。
【００２６】
ワード線が適切にバイアスされている時、選択されたワード線にはＶＳの電圧が印加され、選択されていないワード線にはＶＷの電圧が印加され、そして、ＶＳの電圧元から、選択されたワード線を介して、出力検知器へと電流が流れる。なお、上記出力検知器は、入力抵抗Ｒ０を有している。このとき同時に、選択されたビット線に掛かる電圧は、選択されていないワード線に掛かる電圧以上であるため、当該ビット線から、選択されていないワード線へ電流が流れる。
【００２７】
図６は、選択されたメモリセルが低抵抗状態である場合の、メモリアレイを表す説明図である。ワーストケースは、選択されていない全ての抵抗メモリが低抵抗状態である場合である。このとき、出力電圧は、高出力電圧（ＶＯＨ）となる。
【００２８】
図７は、選択されたメモリセルが高抵抗状態である場合の、メモリアレイを表す説明図である。ワーストケースは、選択されていない全ての抵抗メモリが低抵抗状態である場合である。このとき、出力電圧は、比較的低い（ＶＯＬ）。
【００２９】
図８は、選択されたビット線の出力電圧が低出力電圧（ＶＯＬ）である時のワーストケース等価回路を示す図である。このとき、当該ビット線の電圧は、選択されていないワード線の電圧よりも大きいため、選択されていないＭＳＭバイナリスイッチメモリセルは逆バイアスされる。その他の注意点は図８中において記載および定義されている。
【００３０】
ここで、出力電圧が以下の方程式（１）により与えられるのは明らかである。
【００３１】
【数１】
2007027755.tif 000003
【００３２】
一方、選択されたビットが低抵抗状態である時、出力電圧は高電圧状態となる。このときの出力電圧は、以下のような、ＲＨがＲＬに置き換わった他は方程式（１）と同様の方程式（２）により与えられる。
【００３３】
【数２】
2007027755.tif 000004
【００３４】
図９から図１３の各図は、上記メモリアレイのビット数の関数として、方程式（１）および方程式（２）により与えられる出力電圧をプロットしたものである。これらのグラフは、ＭＳＭバイナリスイッチがクロスポイント抵抗メモリアレイの大きさに対して有する効果を示す。
【００３５】
図９は、ＭＳＭバイナリスイッチを用いていない一般的なメモリアレイについて、正規化されたビット出力電圧（選択されたビット線における出力電圧を、ワード当たりのビット数の関数としてプロットしたものである。曲線１は、選択されたビットが高抵抗状態にあるときのワーストケースにおける出力電圧を、曲線２および曲線３は、ＲＨ＝４ＲＬ、およびＲＨ＝８ＲＬのそれぞれの場合について、選択されたビットが低抵抗状態にあるときの出力電圧を、ワード当たりのビット数の関数として示したものである。メモリ出力電圧ウィンドウは、ワード当たりのビット数が増すにつれ、急峻に低下する。同様の性質が、図１０において、ＭＳＭバイナリスイッチを用いたメモリについて示される。ここで、ＭＳＭの抵抗比は８とし、所定の出力電圧ウィンドウである０．０６Ｖについて図９との比較を行った。すなわち、ｎ＝４かつＲＨ＝４ＲＬであるＭＳＭバイナリスイッチを有さないメモリセルに対し、ＭＳＭバイナリスイッチを有するメモリセルでは、ワード当たりのビット数は１６に増加する。しかし、図９でのｎ＝２のときのビット線２０２の出力電圧は０．１２である。同じ出力電圧ウィンドウに対して、図１０におけるビット線の本数は８である。すなわち、上記例の条件では、ビット線は４倍に増加する。ＭＳＭバイナリスイッチの優位性は明らかである。
【００３６】
図１１は、ＭＳＭ素子の逆方向抵抗の順方向抵抗に対する比を１００とし、抵抗メモリの抵抗変化率を引数とし、ワード当たりのビット数の関数として、ビット出力電圧をプロットしたグラフである。同図に示すように、ＭＳＭの抵抗比が大きく、ワード当たりのビット数が２の時、ビット出力電圧ウィンドウは約０．１７Ｖである。また、ワード当たりのビット数が１００の時、ビット出力電圧ウィンドウは約０．１４Ｖである。上記ビット出力電圧ウィンドウは、ビット線の数に対しほぼ独立している。従って、ワード当たりのビット数が著しく大きいメモリアレイを製造することが可能である。
【００３７】
図１２では、出力電圧は、抵抗メモリの抵抗変化率を引数に取り、負荷電圧の関数として表されている。約７ＲＬから２０ＲＬの範囲に、出力電圧の幅が最大となる最適な負荷電圧の値が存在する。なお、上記範囲は、普遍的なものではなく、抵抗メモリの抵抗変化率および入力抵抗に依存する。
【００３８】
図１３は、ＲＦ＝５ＲＬ、ｎ＝１０の場合の、ＭＳＭの低い抵抗値に対する高い抵抗値の比の関数として、ビット出力電圧ウィンドウを表したグラフであり、ＭＳＭバイナリスイッチがビット出力電圧ウィンドウを増加させることができることを示すグラフである。ＭＳＭバイナリスイッチの低い抵抗値に対する高い抵抗値の比が５よりも小さい場合、ＭＳＭバイナリスイッチを用いる利益は無い。また、ＭＳＭバイナリスイッチの抵抗比が大きくなるにつれ、出力電圧ウィンドウは飽和状態へと向かう。ＭＳＭの抵抗比が８以上であれば、十分な利益を得ることができる。
【００３９】
図５に示す、ＭＳＭ／ＰＣＭＯメモリセルは、最小限度の工程の複雑性の増加で、クロスポイント抵抗メモリアレイに組み込むことができる。ここでは、説明のためにＰＣＭＯを用いたが、そのほかの電気的に抵抗値を変化させることのできる可変抵抗素材、例えば、高温超電導体、巨大磁気抵抗材料、またはペロブスカイト材料を用いることもできる。製造工程の一例を以下に示す。
【００４０】
ステップ１において、公知のＣＭＯＳ処理に従い、支持を担うＣＭＯＳ回路を製造する。
【００４１】
ステップ２において、上記ＣＭＯＳ回路のゲート電極の１．５倍の厚さになるまで、酸化物を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、酸化物をゲート電極と同じ高さに平坦化する。
【００４２】
ステップ３において、１００ｎｍから５００ｎｍの酸化物を成膜する。この工程と、ステップ２とは統合することもできる。すなわち、酸化物を４００ｎｍ以上であって上記ＣＭＯＳ回路のゲート素材よりも厚く成膜する。その後、ＣＭＰにより酸化物を平坦化する。
【００４３】
ステップ４において、コンタクトフォトエッチングにより、コンタクトホールを開口する。
【００４４】
ステップ５において、コンタクトプラグを形成し、平坦化する。
【００４５】
ステップ６において、ＲＲＡＭ下部電極を成膜し、エッチングする。当該下部電極の素材は、いかなるＲＲＡＭ下部電極に用いる素材であっても良い。
【００４６】
ステップ７において、任意に、上記ＲＲＡＭ下部電極の１．５倍の厚みを有するように酸化物を成膜する。その後、ＣＭＰにより、酸化物をＲＲＡＭ下部電極と同じ高さに平坦化する。
【００４７】
ステップ８において、ＰＣＭＯのようなＲＲＡＭ抵抗メモリ素材を成膜する。
【００４８】
ステップ９において、例えば、白金を用いて、上部電極を形成する。本実施形態においては、上部電極下部電極の両方で白金を用いる。
【００４９】
ステップ１０において、アモルファスシリコンを１００ｎｍから３００ｎｍに成膜する。
【００５０】
ステップ１１において、アルミニウムを成膜する。
【００５１】
ステップ１２において、フォトレジストを行う。アルミニウム層、アモルファスシリコン層、白金層、ＰＣＭＯ層を重ねてエッチングする。また、任意で、アルミニウムと、アモルファスシリコンは別々にエッチングすることができる。もしＭＳＭ構造が、ＲＲＡＭ構造の大きさと異なれば、ハードマスクが必要となる。
【００５２】
ステップ１３において、例えば、Ｓｉ３Ｎ４、またはＡｌ２Ｏ３を用いて保護絶縁層を成膜する。
【００５３】
ステップ１４において、酸化物による保護層を形成する。
【００５４】
ステップ１５において、コンタクトエッチングおよび金属化を行う。
【００５５】
ステップ１６において、フォーミングガス中、３５０℃から４５０℃で、５分から３０分の間、アニーリングする。
【００５６】
上記の処理手順のほとんどは、一般的な工程である。ステップ１０、ステップ１１、およびステップ１２の一部が、ＭＳＭバイナリスイッチの製造を支持する新規な工程である。
【００５７】
図１４は、ＭＳＭバイナリスイッチメモリ素子を形成する方法を説明するフローチャートである。簡明さのために、当該方法は、一連の番号付のステップとして記載されているが、当該番号は必ずしも各ステップの順序を示すものではない。いくつかのステップを省略すること、並行して実施すること、あるいはステップの順序を厳密に守ることなく実施することも可能であることを理解すべきである。当該方法は、ステップ１４００から開始する。
【００５８】
ステップ１４０２において、抵抗メモリ下部電極を形成する。ステップ１４０４において、抵抗メモリ物質を、抵抗メモリ下部電極上に形成する。ステップ１４０６において、抵抗メモリ上部電極を、抵抗メモリ物質上に形成する。ステップ１４０８において、ＭＳＭ下部電極を、抵抗メモリ上部電極上に形成する。ステップ１４１０において、半導体層を、ＭＳＭ下部電極上に形成する。ステップ１４１０では、２０ナノメートルから１０００ナノメートルの範囲にある膜厚を有するように半導体層を形成しても良い。ステップ１４１２において、ＭＳＭ上部電極を、半導体層上に形成する。ステップ１４１４において、フォーミングガス中において、４００℃から４５０℃の範囲の温度で、３分から２０分の間、当該メモリ素子をアニーリングする。
【００５９】
ステップ１４０４において形成される抵抗メモリ物質は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超電導体（ＨＴＳＣ）、またはペロブスカイト材料とすることができる。しかしながら、当該メモリ素子は、いかなる特定の抵抗メモリ物質を用いたものに限定されるものではない。ステップ１４０８において形成されるＭＳＭ下部電極は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、またはＴｉであっても良い。ステップ１４１２において形成されるＭＳＭ上部電極は、Ｐｔ、Ｉｒ、Ａｕ、ＴｉＮ、Ｔｉ、またはＡｌであっても良い。ステップ１４１０で形成される半導体層は、アモルファスシリコン、ＺｎＯ２、またはＩｎＯ２であっても良い。なお、前述したように、当該メモリ素子は、以上に例示した物質を用いたものに限定される必要は無い。
【００６０】
図１５は、ＭＳＭバイナリスイッチクロスポイントメモリアレイを形成する方法を説明するフローチャートである。当該方法は、ステップ１５００から開始する。ステップ１５０２において、第１の方向に沿って平行に配置されている複数のビット線を形成する。ステップ１５０４において、各ビット線上に設けられている複数のＭＳＭバイナリスイッチメモリ素子を形成する。ステップ１５０６において、第１の方向と直行する第２の方向に沿って平行に配置されている複数のワード線を形成する。それぞれのワード線とそれぞれのビット線とは、間にただ一つのＭＳＭバイナリスイッチメモリ素子を介在させて接続されている。ステップ１５０８において、フォーミングガス中において、４００℃から４５０℃の温度で、３分から２０分の範囲の時間、当該メモリアレイをアニールする。
【００６１】
ステップ１５０４における複数のＭＳＭバイナリスイッチメモリ素子を形成する工程は、以下の図示しないサブ工程を含む（図１４を参照）。ステップ１５０４ａにおいて、ビット線上に抵抗メモリ物質を形成する。ステップ１５０４ｂにおいて、抵抗メモリ物質上に抵抗メモリ上部電極を形成する。ステップ１５０４ｃにおいて、抵抗メモリ上部電極上にＭＳＭ下部電極を形成する。ステップ１５０４ｄにおいて、ＭＳＭ下部電極上に半導体層を形成する。ステップ１５０４ｅにおいて、半導体層上であって、メモリ素子とワード線とが接する位置に、ＭＳＭ上部電極を形成する。なお、ステップ１５０４における副工程のさらなる詳細は、図１４の説明に見つけることができる。
【００６２】
図１６はＭＳＭバイナリスイッチメモリ素子の制御方法を説明するフローチャートである。当該方法はステップ１６００から開始する。ステップ１６０２において、ＭＳＭバイナリスイッチメモリ素子を供給する。ステップ１６０４において、当該メモリ素子の第１の端子に対して第１のバイアス電圧を印加する。ステップ１６０６において、メモリ物質の抵抗と、ＭＳＭバイナリスイッチの順方向抵抗との組み合わせに応じて、当該メモリ素子を流れる第１の電流を生成する。ステップ１６０８において、第１のバイアス電圧よりも低い第２のバイアス電圧を、当該メモリ素子の第１の端子に印加する。ステップ１６１０において、メモリ物質の抵抗とＭＳＭバイナリスイッチの逆方向抵抗の組み合わせに応じて、当該メモリ素子を流れる、第１の電流よりも小さい第２の電流を生成する。
【００６３】
また、ステップ１６０６における、当該メモリ素子を流れる第１の電流の生成は、約１００オームであるＭＳＭバイナリスイッチの順方向抵抗値に対応した第１の電流を生成することを含むものであっても良い。また、ステップ１６１０における、当該メモリ素子を流れる第２の電流の生成は、ＭＳＭバイナリスイッチの順方向抵抗の少なくとも８倍以上大きい当該ＭＳＭバイナリスイッチの逆方向抵抗に対応した、第２の電流を生成することを含むものであっても良い。
【００６４】
ステップ１６１２において、第１のプログラミングパルスを当該メモリ素子の第１の端子に印加する。例えば、４から８ボルトの範囲にある電圧にて１ｎｓから５００ｎｓの範囲にあるパルス幅の間、印加する。ステップ１６１４において、第１のメモリ物質の抵抗値を形成する。ステップ１６１６において、第２のプログラミングパルスを当該メモリ素子の第１の端子に印加する。例えば、２から４ボルトの範囲にある電圧にて５００ｎｓから１０μｓの範囲にあるパルス幅の間、印加する。ステップ１６１８において、第１のメモリ物質の抵抗値よりも小さい、第２のメモリ物質の抵抗値を形成する。
【００６５】
以上において、金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子、メモリアレイ、製造方法、および使用方法を開示した。特定の物質および処理を、発明を説明するための例として提供したが、本発明は、それらの例にそのまま限定されるものではない。当業者であれば、本発明のその他の変形や実施形態に想到するであろう。
【産業上の利用可能性】
【００６６】
本発明に係るメモリ素子は、クロスポイントメモリアレイに好適に用いることができる。したがって集積回路（ＩＣ）メモリなどに好適に利用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る金属／半導体／金属（ＭＳＭ）バイナリスイッチメモリ素子の部分的な断面図である。
【図２】本発明の実施形態に係るＭＳＭバイナリスイッチクロスポイントメモリアレイの部分的な断面図である。
【図３】本発明の実施例１に係るＭＳＭバイナリスイッチ抵抗メモリ素子における電流と電圧の関係（Ｉ−Ｖ）を示すグラフである。
【図４】本発明の実施例２に係るＭＳＭバイナリスイッチ抵抗メモリ素子における電流と電圧の関係（Ｉ−Ｖ）を示すグラフである。
【図５】本発明の実施例に係るＭＳＭバイナリスイッチ抵抗メモリ素子の部分的な断面図である。
【図６】本発明の実施形態において、選択されたメモリ素子が低抵抗値状態の時の、メモリアレイを示す説明図である。
【図７】本発明の実施形態において、選択されたメモリ素子が高抵抗値状態の時の、メモリアレイを示す説明図である。
【図８】本発明の実施形態において、選択されたビット線の出力電圧が低い時の、ワーストケース等価回路図である。
【図９】本発明の実施形態に係る回路の計算式により求めた出力電圧を、メモリアレイ中のビット数の関数として示したグラフである。
【図１０】本発明の実施形態に係る回路の計算式により求めた出力電圧を、メモリアレイ中のビット数の関数として示したグラフである。
【図１１】本発明の実施形態に係る回路の計算式により求めた出力電圧を、メモリアレイ中のビット数の関数として示したグラフである。
【図１２】本発明の実施形態に係る回路の計算式により求めた出力電圧を、負荷電圧の関数として示したグラフである。
【図１３】本発明の実施形態に係る回路の計算式により求めた出力電圧を、ＭＳＭの低い抵抗値に対する高い抵抗値の比の関数として示したグラフである。
【図１４】本発明の実施形態に係るＭＳＭバイナリスイッチメモリ素子の製造方法を示すフローチャートである。
【図１５】本発明の実施形態に係るＭＳＭバイナリスイッチメモリクロスポイントメモリアレイの製造方法を示すフローチャートである。
【図１６】本発明の実施形態に係るＭＳＭバイナリスイッチメモリ素子の制御方法を示すフローチャートである。
【符号の説明】
【００６８】
１００    メモリ素子
１０２    抵抗メモリ下部電極
１０４    抵抗メモリ物質
１０６    抵抗メモリ上部電極
１０８    ＭＳＭ下部電極
１１０    半導体層
１１２    ＭＳＭ上部電極
２００    クロスポイントメモリアレイ
２０２    ビット線
２０４    ワード線
【図１】
2007027755.tif 000005
【図２】
2007027755.tif 000006
【図３】
2007027755.tif 000007
【図４】
2007027755.tif 000008
【図５】
2007027755.tif 000009
【図６】
2007027755.tif 000010
【図７】
2007027755.tif 000011
【図８】
2007027755.tif 000012
【図９】
2007027755.tif 000013
【図１０】
2007027755.tif 000014
【図１１】
2007027755.tif 000015
【図１２】
2007027755.tif 000016
【図１３】
2007027755.tif 000017
【図１４】
2007027755.tif 000018
【図１５】
2007027755.tif 000019
【図１６】
2007027755.tif 000020