(57)【要約】      （修正有）【課題】微細化による高性能化を図るとともに信号遅延の発生が防止された半導体装置の製造方法を得ること。【解決手段】半導体基板１１のデバイス領域に各半導体素子を分離する素子分離１３を形成する素子分離形成工程と、前記素子分離１３を形成した後に前記半導体基板１１に半導体素子１５を形成する半導体素子形成工程と、前記半導体素子１５を形成した後に前記半導体素子１５の上部に層間絶縁膜１７を備えた配線層１９を形成する配線層形成工程と、前記配線層１９を形成した後に前記各デバイス領域毎に分割して個別のチップ１を形成するダイシング工程と、を含み、前記ダイシング工程は、前記半導体基板１１をデバイス毎に分割する際の分割領域の層間絶縁膜１７をエッチング除去するエッチング工程と、前記層間絶縁膜１７をエッチング除去した後の分割領域を切断分割する切断工程と、含む。【選択図】図１
2007027324.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のデバイス領域に各半導体素子を分離する素子分離を形成する素子分離形成工程と、
前記素子分離を形成した後に前記半導体基板に半導体素子を形成する半導体素子形成工程と、
前記半導体素子を形成した後に前記半導体素子の上部に層間絶縁膜を備えた配線層を形成する配線層形成工程と、
前記配線層を形成した後に前記各デバイス領域毎に分割して個別のチップを形成するダイシング工程と、
を含み、
前記ダイシング工程は、
前記半導体基板をデバイス毎に分割する際の分割領域の層間絶縁膜をエッチング除去するエッチング工程と、
前記層間絶縁膜をエッチング除去した後の分割領域を切断分割する切断工程と、
を含むこと
を特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜として低誘電率膜を用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程において、前記層間絶縁膜の下部に位置する半導体基板中までエッチングを行うこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチング工程において、前記デバイス領域に形成された素子分離の下面よりも深い位置までエッチングを行うこと
を特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板のデバイス領域に半導体素子が形成されるとともに該半導体素子の上部に層間絶縁膜を備えた配線層が形成された状態で個別のチップに分割されてなる半導体装置であって、
前記チップの側面が、少なくとも前記配線層の層間絶縁膜がエッチング除去されたエッチング面と、切断加工された切断面と、
を有することを特徴とする半導体装置。
【請求項６】
前記層間絶縁膜が低誘電率膜から成ること
を特徴とする請求項５に記載の半導体装置。
【請求項７】
前記エッチング面が、前記層間絶縁膜の下部に位置する半導体基板中までエッチングされた面であること
を特徴とする請求項５に記載の半導体装置。
【請求項８】
前記エッチング面が、前記デバイス領域に形成された素子分離の下面よりも深い位置までエッチングされた面であること
を特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特に、微細化による高性能化を図るとともに信号遅延の発生が防止された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＳＯＣデバイス等において、デザインルールの微細化とともにその高性能化、すなわち伝送速度の高速化と低消費電力化が進んでいるが、これにより生じる大きな問題として、配線微細化ともに信号遅延が発生することがある。これは、配線間の絶縁層に生じる電気容量が原因である。
【０００３】
そこで、これを抑制する方法の１つとして、配線間に形成する層間絶縁膜の電気的誘電率を低下させることにより、配線間に蓄積される電気容量を低減させる方法が提案されている。より具体的には、電気を貯めにくい性質の電気的誘電率の低い膜、すなわち低誘電率膜を層間絶縁膜として適用することにより、配線間に蓄積される電気容量を低減させる方法が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した電気的誘電率の低い膜、すなわち低誘電率膜は、一般的に機械的強度が弱い。このため、ウェハプロセス完了後のチップ加工形成を行うダイシング作業時に、前記の低誘電率膜部分にクラックが発生し、そのクラックが半導体チップの内部にまで進行することによって、半導体チップとしての不良が発生し、さらにはその歩留まり低下という問題が生じる。
【０００５】
本発明は、上記に鑑みてなされたものであって、微細化による高性能化を図るとともに信号遅延の発生が防止された半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板のデバイス領域に各半導体素子を分離する素子分離を形成する素子分離形成工程と、素子分離を形成した後に半導体基板に半導体素子を形成する半導体素子形成工程と、半導体素子を形成した後に半導体素子の上部に層間絶縁膜を備えた配線層を形成する配線層形成工程と、配線層を形成した後に各デバイス領域毎に分割して個別のチップを形成するダイシング工程と、を含み、ダイシング工程は、半導体基板をデバイス毎に分割する際の分割領域の層間絶縁膜をエッチング除去するエッチング工程と、層間絶縁膜をエッチング除去した後の分割領域を切断分割する切断工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、切断を行う切断領域の層間絶縁膜をエッチングにより半導体基板の深さ方向において完全に除去した後に、ダイシングソーなどを用いて各半導体基板のデバイス領域毎に切断して半導体チップを形成する。したがって、層間絶縁膜がダイシングソーなどを用いて切断されることがないため、ダイシング作業時の切断に起因して層間絶縁膜にクラックが発生することを確実に防止することができる。その結果、ダイシング作業時における層間絶縁膜部分でのクラックの発生に起因した半導体チップの不良の発生およびこれによる半導体チップの歩留まり低下という従来の問題を確実に解消することができ、高品質な半導体チップを歩留まり良く作製することができる、という効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【０００９】
実施の形態
図１は、本発明の実施の形態にかかる半導体装置である半導体チップ（ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）デバイス）の概略構成を説明するための要部断面図である。この半導体チップは、半導体基板のデバイス領域に半導体素子が形成されるとともに該半導体素子の上部に層間絶縁膜を備えた配線層が形成された状態で個別のチップに分割されて形成された半導体チップであって、半導体チップの側面が、少なくとも配線層の層間絶縁膜がエッチング除去されたエッチング面と、切断加工された切断面と、を有するものである。
【００１０】
このような図１に示した半導体装置（半導体チップ）１は、半導体基板１１の所定の位置に設けられ各素子を分離する素子分離１３と、半導体基板１１であるシリコン基板上に複数の半導体素子１５による半導体集積回路が形成された回路層１０１と、その上に設けられた層間絶縁膜１７中に半導体素子用の配線層１９が複数積層形成された多層配線層１０３と、を備えて構成されている。また、多層配線層１０３上には、該多層配線層１０３を半導体チップ１の外部と導通させるための電極パッド２１と、該電極パッド２１を形成しない領域に設けられた保護膜であるパッシベーション膜２３と、を備える。
【００１１】
半導体集積回路を構成する半導体素子としては、たとえば図１に示すようにＭＯＳトランジスタ１０９を形成することができるが、本発明においては、これに限定されるもので種々の半導体素子により半導体集積回路を構成することが可能である。
【００１２】
また、配線層１９としては、たとえばデュアルダマシン構造を有する銅配線からなる配線層が形成されている。なお、配線形状および配線材料はこれに限定されるものではなく、従来公知のものを広く用いることができる。また、多層配線層１０３を構成する層間絶縁膜１７としては、電気を貯めにくい性質を有する電気的誘電率の低い膜、すなわち低誘電率膜（ｌｏｗ−ｋ膜）を用いる。このように層間絶縁膜１７として低誘電率膜（ｌｏｗ−ｋ膜）を用いて配線層１９間に形成する層間絶縁膜の電気的誘電率を低下させることにより、配線層１９間に蓄積される電気容量を低減させることができる。これにより、配線の微細化とともに配線層１９間の絶縁層に生じる電気容量に起因して発生する信号遅延を防止することができる。
【００１３】
この半導体チップ１の側面は、多層配線層１０３の層間絶縁膜１７および半導体基板１１が素子分離１３の下面１３ａよりも深い位置までエッチングされたエッチング面１０５と、半導体基板１１がたとえばダイシングソーにより切断加工された切断面１０７と、を有する。このように、この半導体チップ１は、層間絶縁膜１７である低誘電率膜がエッチングされ、さらに半導体基板１１の部分をたとえばダイシングソーなどによる切断加工により切断されて半導体ウエハから個々のチップに分割されている。
【００１４】
すなわち、層間絶縁膜１７である低誘電率膜がダイシングソーなどにより切断されていないため、ダイシングソーによる切断に起因して機械的強度の弱い低誘電率膜にクラックが発生することが防止されて形成されている。これにより、ダイシング作業時に層間絶縁膜１７である低誘電率膜部分にクラックが発生して半導体チップ１の内部にまで進行することがなく、層間絶縁膜１７である低誘電率膜部分に発生したクラックに起因した半導体チップ１の不良の発生およびこれによる半導体チップ１の歩留まり低下という従来の問題が確実に解消された、高品質で製造歩留まりの良い半導体チップが実現されている。
【００１５】
つぎに、図１に示した半導体チップ１の製造方法について図面を参照しながら説明する。なお、以下の各図面間においては、記載の関係上、各部材の縮尺が異なる場合がある。
【００１６】
図２は、本実施の形態にかかる半導体チップの製造方法を説明するためのフローチャートである。図２のフローチャートに示すように、本実施の形態にかかる半導体チップの製造方法は、素子分離形成工程（Ｓ１０１）と、半導体素子形成工程（Ｓ１０２）と、配線層形成工程（Ｓ１０３）と、電極パッド・パッシベーション膜形成工程（Ｓ１０４）と、ダイシング工程と、を含むものである。また、ダイシング工程は、エッチング工程（Ｓ１０５）と切断工程（Ｓ１０６）とを有する。以下、図２に示したフローに従って説明する。
【００１７】
＜素子分離形成工程（Ｓ１０１）＞
本実施の形態にかかる半導体チップ１を形成するには、まず、図３に示すように半導体基板１１としてシリコン基板を準備し、該半導体基板１１における各半導体チップ形成領域（デバイス領域）に公知の方法、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離を形成する。
【００１８】
＜半導体素子形成工程（Ｓ１０２）＞
つぎに、図４に示すように半導体基板１１における各半導体チップ形成領域（デバイス領域）に半導体集積回路を構成する半導体素子１５として、たとえばＭＯＳトランジスタを形成する。なお、ここでは半導体素子としてＭＯＳトランジスタを形成する場合について記しているが、本発明はこれに限定されることはなく、種々の半導体素子が形成可能である。
【００１９】
＜配線層形成工程（Ｓ１０３）＞
つづいて、図５に示すように層間絶縁膜１７中に半導体素子用の配線層１９が複数積層形成された多層配線層１０３を形成する。すなわち、ＭＯＳトランジスタに接続する配線層１９としてたとえばデュアルダマシン法により、デュアルダマシン構造を有する銅配線からなる多層配線層１０３を形成する。ここで、多層配線層１０３を構成する層間絶縁膜１７として、電気を貯めにくい性質を有する電気的誘電率の低い膜、すなわち低誘電率膜（ｌｏｗ−ｋ膜）を用いる。このように層間絶縁膜１７として低誘電率膜（ｌｏｗ−ｋ膜）を用いて配線層１９間に形成する層間絶縁膜１７の電気的誘電率を低下させることにより、配線層１９間に蓄積される電気容量を低減させることができる。これにより、配線層１９の微細化とともに配線層１９間の絶縁層に生じる電気容量に起因して発生する信号遅延を防止することができる。
【００２０】
＜電極パッド・パッシベーション膜形成工程（Ｓ１０４）＞
さらに、図６に示すように最上層の配線層１９に接続する電極パッド２１を公知の方法により形成するとともに、該電極パッド２１の形成しない領域はパッシベーション膜２３を形成することにより保護する。ここで、図６においては単層から成るパッシベーション膜２３を示しているが、パッシベーション膜は単層に限定されるものではなく、２層以上の多層構造であっても良い。パッシベーション膜２３としては、たとえばプラズマ窒化膜やポリイミド膜など通常、保護膜として用いられる材料を使用することができる。
【００２１】
以上の工程を行うことにより、図７−１および図７−２示すように半導体基板１１であるシリコン基板の各半導体チップ形成領域（デバイス領域）１１１に、所定の間隔をおいて半導体集積回路が形成される。ここで、図７−１は、半導体集積回路が形成された状態の半導体基板１１を示す上面図であり、図７−２は、図７−１の一部を拡大して示す図である。図７−２に示すように、半導体基板１１において各半導体チップ形成領域（デバイス領域）１１１間の領域は、半導体基板１１をダイシングして個片の半導体チップ１を形成するためのダイシング領域１１３とされている。
【００２２】
＜ダイシング工程（Ｓ１０７）＞
つぎに、半導体基板１１から個片の半導体チップ１を形成するためのダイシングを行う。本実施の形態にかかるダイシング工程は、エッチング工程（Ｓ１０５）と切断工程（Ｓ１０６）とを有する。まず、エッチング工程において、ダイシング領域１１３における層間絶縁膜１７を除去する。すなわち、まず半導体基板１１上にレジスト３１を塗布し、図８に示すようにダイシング領域１１３のうちダイシングソーによる切断を行う切断領域のみに開口部を有するようにパターニングする。
【００２３】
つぎに、ダイシング領域１１３のエッチングを該パターニングされたレジスト３１をマスクとして行い、図９に示すように層間絶縁膜で１７ある低誘電率膜（ｌｏｗ−ｋ膜）を完全に除去し、溝部３３を形成する。このように、ダイシング領域１１３の低誘電率膜を半導体基板１１の深さ方向において完全に除去することにより、切断工程においてダイシングソーによる切断を行った場合においても低誘電率膜がダイシングソーにより切断されることがないため、ダイシングソーによる切断に起因して機械的強度の弱い低誘電率膜にクラックが発生することが防止される。これにより、ダイシング作業時に低誘電率膜部分にクラックが発生して半導体チップ１の内部にまで進行することがなく、低誘電率膜部分に発生したクラックに起因した半導体チップ１の不良の発生およびこれによる半導体チップ１の歩留まり低下という従来の問題が確実に解消される。
【００２４】
ここで、エッチング量を調整して、ダイシング領域１１３の半導体基板１１の深さ方向において低誘電率膜を完全に除去し、さらに低誘電率膜の下部に位置する半導体基板１１のシリコン中まで到達する深さまでエッチングを行うことが好ましい。これにより、より確実に上記の効果を得ることができる。そして、さらにこのエッチングは、デバイス領域において形成されている素子分離の下面よりも深い位置までエッチングすることが好ましい。
【００２５】
そして、エッチング工程の後、レジスト３１を除去し、切断工程において溝部３３にダイシングソーを位置合わせして該ダイシングソーによる半導体基板１１の切断を行い、半導体基板１１から個片のチップを切り離すことにより半導体チップ１が形成される。
【００２６】
上述したように、本実施の形態にかかる半導体チップ１の製造方法においては、ダイシングソーによる切断を行う切断領域の低誘電率膜を半導体基板の深さ方向において完全に除去した後に、ダイシングソーを用いて各半導体チップ形成領域（デバイス領域）を切り離して半導体チップ１を形成する。その結果、低誘電率膜がダイシングソーにより切断されることがないため、ダイシングソーによる切断に起因して機械的強度の弱い低誘電率膜にクラックが発生することを防止することができる。これにより、ダイシング作業時における低誘電率膜部分でのクラック発生に起因した半導体チップの不良の発生およびこれによる半導体チップの歩留まり低下という従来の問題を確実に解消することができ、高品質な半導体チップを歩留まり良く作製することができる。
【産業上の利用可能性】
【００２７】
以上のように、本発明にかかる半導体装置の製造方法は、微細化による高性能化を図るとともに層間絶縁膜として電気的誘電率の低い膜を用いることにより信号遅延の発生が防止された半導体装置の製造に有用であり、特に、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）デバイスなどのように複数の半導体素子および多層配線を有する半導体デバイスの製造に適している。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態にかかる半導体装置である半導体チップの概略構成を説明するための要部断面図である。
【図２】実施の形態にかかる半導体チップの製造方法を説明するためのフローチャートである。
【図３】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図４】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図５】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図６】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図７−１】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図７−２】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図８】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【図９】実施の形態にかかる半導体チップの製造方法を説明するための断面図である。
【符号の説明】
【００２９】
１  半導体チップ
１１  半導体基板
１３  素子分離
１３ａ  素子分離の下面
１５  半導体素子
１７  層間絶縁膜
１９  配線層
２１  電極パッド
２３  パッシベーション膜
３１  レジスト
３３  溝部
１０１  回路層
１０３  多層配線層
１０５  エッチング面
１０７  切断面
１０９  トランジスタ
１１３  ダイシング領域
【図１】
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【図２】
2007027324.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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