(57)【要約】【課題】  単安定マルチバイブレータのゲートディレイに起因する微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を構成する。【解決手段】  単安定マルチバイブレータ１、ＲＣ遅延回路及びＡＮＤゲートＡＮＤによる立ち上がりタイミング遅延回路１１ａ，１１ｂを直列に接続し、単安定マルチバイブレータ１、ＲＣ遅延回路及びＯＲゲートＯＲによる立ち下がりタイミング遅延回路１２をさらに直列に接続して、これらの遅延回路の所定の段から電源電圧異常信号及びシステムリセット信号を取り出す。【選択図】  図９
2007027960.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、
前記入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、
前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路と、
を備えた信号変化タイミング遅延回路。
【請求項２】
前記単安定マルチバイブレータは、その入力信号のＬレベルからＨレベルへの立ち上がりタイミングをトリガとして出力信号をＨレベルからＬレベルに変化させた後、前記準安定期間だけＬレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理積を出力するものである、請求項１に記載の信号変化タイミング遅延回路。
【請求項３】
前記単安定マルチバイブレータは、その入力信号のＨレベルからＬレベルへの立ち下がりタイミングをトリガとして出力信号をＬレベルからＨレベルに変化させた後、前記準安定期間だけＨレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理和を出力するものである、請求項１に記載の信号変化タイミング遅延回路。
【請求項４】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第１の単安定マルチバイブレータと、前記入力信号のレベル変化を第１の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第１の遅延回路と、第１の単安定マルチバイブレータの出力と第１の遅延回路の出力とを論理演算して信号を出力する第１の論理ゲート回路を備え、前記入力信号のＬレベルからＨレベルへの立ち上がりタイミングから第１の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第１の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第２の単安定マルチバイブレータと、前記入力信号のレベル変化を第２の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第２の遅延回路と、第２の単安定マルチバイブレータの出力と第２の遅延回路の出力とを論理演算して信号を出力する第２の論理ゲート回路を備え、前記入力信号のＨレベルからＬレベルへの立ち下がりタイミングから第２の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第２の信号変化タイミング遅延回路と、
を備え、第１の信号変化タイミング遅延回路と第２の信号変化タイミング遅延回路とを直列に接続した信号変化タイミング遅延回路。
【請求項５】
請求項１〜４のうちいずれか１項に記載の信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにした順序信号出力回路。
【請求項６】
請求項１に記載のタイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも２つの段の信号変化タイミング遅延回路の出力から信号を出力するようにした順序信号出力回路。
【請求項７】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第１の単安定マルチバイブレータと、前記入力信号のレベル変化を第１の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第１の遅延回路と、第１の単安定マルチバイブレータの出力と第１の遅延回路の出力とを論理演算して信号を出力する第１の論理ゲート回路を備え、前記入力信号のＬレベルからＨレベルへの立ち上がりタイミングから第１の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第１の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第２の単安定マルチバイブレータと、前記入力信号のレベル変化を第２の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第２の遅延回路と、第２の単安定マルチバイブレータの出力と第２の遅延回路の出力とを論理演算して信号を出力する第２の論理ゲート回路を備え、前記入力信号のＨレベルからＬレベルへの立ち下がりタイミングから第２の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第２の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にＨレベル、停電時にＬレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第１の信号変化タイミング遅延回路と少なくとも１つの第２の信号変化タイミング遅延回路を接続し、これらの第１または第２の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【請求項８】
入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第１の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第２の信号変化タイミング遅延回路とをそれぞれ１つ以上備え、第１・第２の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも２つの第１または第２の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにした順序信号出力回路。
【請求項９】
停電を監視してその出力信号を非停電時にＨレベル、停電時にＬレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第１の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第２の信号変化タイミング遅延回路とを備え、
前記停電判定回路の出力に複数段の第１の信号変化タイミング遅延回路と、少なくとも１つの第２の信号変化タイミング遅延回路とを接続し、これらの第１または第２の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号の変化タイミングを遅延させて出力する信号変化タイミング遅延回路、それを備えた順序信号出力回路及び停電監視回路に関するものである。
【背景技術】
【０００２】
例えばＣＰＵを含むマイクロプロセッサ等によりシステムを構成する、電子機器の制御回路においては、一般に停電時にその直前の状態を保存するなどの停電処理を行ってからシステムを停止し、復電時にその逆の動作を行う必要がある。その際、制御回路自身には停電を監視する機能はなく、制御回路は所定の信号を受け取って、それに応じて所定の動作を行うことになる。そのため、停電や復電に応じて所定の信号を所定のタイミングで制御回路に対して出力する回路が必要になる。これを停電監視回路と呼んでいる。停電時や復電時に制御回路は複数の仕事を順次行う場合があり、それに対応するように停電監視回路も複数の信号を所定のタイミングで順次出力する必要がある（例えば特許文献１参照。）。
【０００３】
一般に、停電監視回路は停電判定回路を備えている。停電判定回路は例えば電源電圧が正常なときにＨ（Ｈレベル）を、電源電圧低下状態においてＬ（Ｌレベル）を出力する。但し、瞬間的な停電の時にはＨ状態を保持するようになっている。
【０００４】
停電監視回路は停電判定回路の出力に基づいて電源電圧異常信号（現在停電状態にあるのかどうかを知らせる信号）をシステムの制御回路に出力する。また、電源電圧異常信号に基づいてシステムリセット信号（システム全体の動作状態とリセット状態を切り換える信号）を出力する。
【０００５】
まず、停電時に停電判定回路の出力がＨからＬに変わると、ほぼ同時に電源電圧異常信号（正常時はＨ）をＬにする。このＨからＬへの変化がシステムに電圧低下が近いことを知らせる信号となる。
【０００６】
電源電圧異常信号がＨからＬになると、システムはこれに応じて現在の状態を保存するなどの停電処理を行う。
【０００７】
停電監視回路は停電処理が終わったころを見計らって（すなわち予め定められた時間経過後に）システムリセット信号（正常時はＨ）をＬにする。このシステムリセット信号は停電処理の時間を考慮する必要があるため、停電判定回路の出力ではなく電源電圧異常信号の出力がＨからＬになった時点から所定の遅延時間をおいてＨからＬにされる。これによってシステムはリセット状態になり、停止する。その後、停電によって電源電圧が低下する。
【０００８】
このように停電時には、停電判定回路の出力がＬになるとほぼ同時に電源電圧異常信号の出力をＬにし、さらにそこから停電処理の時間をおいてシステムリセット信号をＬにするという動作が必要となる。
【０００９】
一方、復電時には、停電判定回路の出力がＬからＨに変わると、若干の遅延時間をおいて電源電圧異常信号をＨにする。その後、さらに所定の遅延時間をおいてシステムリセット信号（停電時はＬ）をＨにする。このときにはすでに電源電圧異常信号はＨになっていて電源電圧は正常状態にあるので、ここからシステムはリセット状態を解除して停電前の状態に戻すなどの復電処理を行う。
【００１０】
このように復電時には、停電判定回路の出力がＨになると所定の遅延時間をおいて電源電圧異常信号の出力をＨにし、そこからさらに所定の遅延時間をおいてシステムリセット信号をＨにするという動作が必要となる。
【００１１】
以上のように、停電監視回路においては、停電時と復電時の両方で停電判定回路の出力に基づいて電源電圧異常信号を生成し、さらに電源電圧異常信号に基づいてシステムリセット信号を生成する必要がある。
【００１２】
なお、電圧低下を検出することによって停電判定を行う回路として、電源異常を検出した入力信号の立ち上がりで単安定マルチバイブレータにトリガをかけ、単安定マルチバイブレータの出力信号と入力信号との論理積を検出信号として出力するようにしたものがあった（特許文献２参照。）。
【００１３】
また、並列冗長インバータ方式のような単安定マルチバイブレータとインバータを組み合わせた回路があった。（特許文献３参照。）。
【特許文献１】特開２００２−３５２４４号公報
【特許文献２】特開平８−４３４５３号公報
【特許文献３】特開平５−３４４７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に示されているように、停電監視回路には、システムに見合ったタイミングで立ち上（下）がりタイミングを遅延させた信号を電源電圧異常信号やシステムリセット信号として出力する回路が必要とされていた。しかし、特許文献２のように、単安定マルチバイブレータを用いて信号を遅延させた場合、その単安定マルチバイブレータの伝搬遅延時間に起因する微小パルスが発生するため、次段の回路が誤動作を起こし、停電監視回路の出力タイミングが崩れ、システムが誤動作するおそれがあるなどの問題があった。
【００１５】
上記微小パルスが生じないようにするためには、単安定マルチバイブレータよりも伝搬遅延時間が大きい素子を通過してきた信号と、論理積（あるいは、論理和）をとる必要がある。しかしながら、特許文献３のようにインバータなどの素子を使用した場合には、単安定マルチバイブレータの伝搬遅延時間分のインバータが必要となり、回路規模が大きくなるなどの問題があった。
【００１６】
また、停電監視回路の電源は、システムと同じ電源から供給するため、停電時の電源電圧の低下スピードを早めないように低消費電流で動作させることが望ましい。しかしながら、特許文献３のインバータをトランジスタのような能動素子で構成した場合、消費電流が大きくなってしまい、電源電圧の低下スピードを速めてしまうという問題があった。また、電源が安定に供給されている状態で停電監視回路は電源の監視のためだけに電力を消費するので、省電力化の観点でも望ましくない。
【００１７】
そこで、この発明の目的は、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を提供することにある。
【課題を解決するための手段】
【００１８】
この発明の信号変化タイミング遅延回路、順序信号出力回路および停電監視回路は、次のように構成する。
【００１９】
（１）入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路とを備えて信号変化タイミング遅延回路を構成する。
【００２０】
（２）前記単安定マルチバイブレータは、その入力信号のＬレベルからＨレベルへの立ち上がりタイミングをトリガとして出力信号をＨレベルからＬレベルに変化させた後、準安定期間だけＬレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力するものとする。
【００２１】
（３）前記単安定マルチバイブレータは、その入力信号のＨレベルからＬレベルへの立ち下がりタイミングをトリガとして出力信号をＬレベルからＨレベルに変化させた後、準安定期間だけＨレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力するものとする。
【００２２】
（４）入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第１の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第１の遅延回路と、単安定マルチバイブレータの出力とを論理演算して信号を出力する第１の論理ゲート回路を備え、入力信号のＬレベルからＨレベルへの立ち上がりタイミングから第１の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第１の論理ゲート回路と、を備えた第１の信号変化タイミング遅延回路と、
入力信号のレベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを所定時間だけ維持する第２の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上遅延させる第２の遅延回路と、単安定マルチバイブレータの出力と遅延回路の出力との論理演算により、入力信号のＨレベルからＬレベルへの立ち下がりタイミングから第２の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第２の論理ゲート回路と、を備えた第２の信号変化タイミング遅延回路と、
を備え、第１の信号変化タイミング遅延回路と第２の信号変化タイミング遅延回路とを直列に接続して信号変化タイミング遅延回路を構成する。
【００２３】
（５）上記のいずれかの信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにして順序信号出力回路を構成する。
【００２４】
（６）上記タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも２つの段の信号変化タイミング遅延回路の出力から信号を出力するようにして順序信号出力回路を構成する。
【００２５】
（７）入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第１の単安定マルチバイブレータと、入力信号のレベル変化を第１の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第１の遅延回路と、第１の単安定マルチバイブレータの出力と第１の遅延回路の出力とを論理演算して信号を出力する第１の論理ゲート回路を備え、入力信号のＬレベルからＨレベルへの立ち上がりタイミングから第１の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第１の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第２の単安定マルチバイブレータと、入力信号のレベル変化を第２の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第２の遅延回路と、第２の単安定マルチバイブレータの出力と第２の遅延回路の出力とを論理演算して信号を出力する第２の論理ゲート回路を備え、入力信号のＨレベルからＬレベルへの立ち下がりタイミングから第２の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第２の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にＨレベル、停電時にＬレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第１の信号変化タイミング遅延回路と少なくとも１つの第２の信号変化タイミング遅延回路を接続し、これらの第１または第２の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【００２６】
（８）入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第１の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第２の信号変化タイミング遅延回路とをそれぞれ１つ以上備え、第１・第２の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも２つの第１または第２の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにして順序信号出力回路を構成する。
【００２７】
（９）停電を監視してその出力信号を非停電時にＨレベル、停電時にＬレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第１の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第２の信号変化タイミング遅延回路とを備え、前記停電判定回路の出力に複数段の第１の信号変化タイミング遅延回路と、少なくとも１つの第２の信号変化タイミング遅延回路とを接続し、これらの第１または第２の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【発明の効果】
【００２８】
この発明によれば、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路が構成できる。具体的には次のとおりである。
【００２９】
（１）単安定マルチバイブレータの出力は、遅延回路によってマルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延されて、その遅延回路の出力と単安定マルチバイブレータの出力との論理演算結果が論理ゲート回路から出力されるので、単安定マルチバイブレータの伝播遅延時間に起因する微小パルスの問題（誤動作）が解消できる。
【００３０】
（２）前記単安定マルチバイブレータが、入力信号のＬレベルからＨレベルへの立ち上がりでトリガされて出力をＨレベルからＬレベルに変化させた後、準安定期間だけＬレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力することによって、入力信号の立ち上がりタイミングを単安定マルチバイブレータの準安定期間（準安定期間）だけ遅延させることができる。
【００３１】
（３）前記単安定マルチバイブレータが、入力信号のＨレベルからＬレベルへの立ち下がりでトリガされて出力をＬレベルからＨレベルに変化させた後、準安定期間だけＨレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力することによって、入力信号の立ち下がりタイミングを単安定マルチバイブレータの準安定期間（準安定期間）だけ遅延させることができる。
【００３２】
（４）第１の単安定マルチバイブレータ、第１の遅延回路、第１の論理ゲート回路からなる第１の信号変化タイミング遅延回路と、第２の単安定マルチバイブレータ、第２の遅延回路、第２の論理ゲート回路からなる第２の信号変化タイミング遅延回路とを直列接続することによって、入力信号の立ち上がりと立ち下がりをそれぞれ遅延させることができる。
【００３３】
（５）上記いずれかの構成の信号変化タイミング遅延回路を備え、その出力を順序信号として出力することによって順序信号出力回路を構成できる。
【００３４】
（６）入力信号の立ち上がりタイミングを遅延させる信号変化タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも２つの段の信号変化タイミング遅延回路の出力信号を順序信号として取り出すことによって、立ち上がりタイミングの異なった複数の順序信号を容易に生成できる。
【００３５】
（７）出力信号の立ち上がりを遅延させる第１の信号変化タイミング遅延回路と、出力信号の立ち下がりを遅延させる第２の信号変化タイミング遅延回路と、停電判定回路とを備え、停電判定回路の出力に複数段の第１の信号変化タイミング遅延回路と少なくとも１段の第２の信号変化タイミング遅延回路を接続して、第１または第２の信号変化タイミング遅延回路の所定段から信号をそれぞれ出力することによって、停電監視のための信号として用いることができる。
【００３６】
（８）入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第１の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第２の信号変化タイミング遅延回路とをそれぞれ１つ以上備え、第１・第２の信号変化タイミング遅延回路を所望の順で直列接続し、最終段を含む少なくとも２つの第１または第２の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すことによって、それらを順序信号として利用可能な順序信号出力回路が構成できる。
【発明を実施するための最良の形態】
【００３７】
第１の実施形態に係る信号変化タイミング遅延回路について図１〜図５を参照して説明する。
図１は信号変化タイミング遅延回路のブロック図である。この信号変化タイミング遅延回路１０は、入力端子ＩＮからの信号をそれぞれ入力する単安定マルチバイブレータ１、遅延回路２、および単安定マルチバイブレータ１の出力信号と遅延回路２の出力信号の論理演算の結果を出力端子ＯＵＴへ出力する論理ゲート回路３によって構成している。
【００３８】
図２は、図１に示した信号変化タイミング遅延回路１０を立ち上がりタイミング遅延回路として構成した場合の回路図とタイミングチャートである。
【００３９】
図２の（Ａ）に示すように、立ち上がりタイミング遅延回路１１において、単安定マルチバイブレータ１が入力端子ＩＮからの入力信号のＬレベルからＨレベルへの立ち上がりをトリガとして出力（Ｑの反転出力、以下「／Ｑ出力」と表す。）をＨレベルからＬレベルに変化させた後、出力論理レベル維持期間（以下「準安定期間」という。）だけＬレベルを維持し、元に戻る。
【００４０】
また、抵抗ＲとコンデンサＣとによってＲＣ遅延回路を構成している。ＡＮＤゲートＡＮＤは単安定マルチバイブレータ１の出力信号Ｐ２と上記ＲＣ遅延回路の出力信号Ｐ１との論理積をとって出力端子ＯＵＴへ出力する。
【００４１】
図２の（Ｂ）は、（Ａ）に示した入力端子ＩＮ、単安定マルチバイブレータ１の出力信号Ｐ２、ＲＣ遅延回路の出力信号Ｐ１、及び出力端子ＯＵＴの各信号についてのタイミングチャートである。また（Ｃ）はその時間軸を拡大した図である。この図２の（Ｂ）（Ｃ）に示すように、入力信号の立ち上がりをトリガとして出力信号をＨレベルからＬレベルに変化させた後、パルス幅ｔｗだけＬレベルを維持し、その後Ｈレベルに戻す。ＡＮＤゲートＡＮＤの出力はＲＣ遅延回路の出力Ｐ１と単安定マルチバイブレータ１の出力信号Ｐ２との論理積であるので、図２の（Ｂ）においてＯＵＴで示すように、入力信号ＩＮに比べて、立ち上がりタイミングがｔｗだけ遅延した信号となる。
【００４２】
上記ＲＣ遅延回路は、単安定マルチバイブレータ１によるゲートディレイ（伝播遅延時間）による時間遅れ（たとえば数ｎｓ〜数十ｎｓ）を補正する回路である。このＲＣ遅延回路の時定数は、用いる単安定マルチバイブレータ１のゲートディレイと、論理ゲート回路（図２に示す例ではＡＮＤゲートＡＮＤ）の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ１及びＡＮＤゲートＡＮＤは、Ｃ−ＭＯＳを用いた汎用のロジック回路を使用するのが望ましい。
【００４３】
図２の（Ｂ）に示した時間軸のスケールでは、入力信号ＩＮとＲＣ遅延回路の出力信号Ｐ１とでは同じ波形となっているが、ｎｓのオーダで見た場合に、図２の（Ｃ）に示すように、ＲＣ遅延回路の出力信号Ｐ１は入力信号ＩＮに比べて波形が遅延している。この出力信号Ｐ１がＡＮＤゲートＡＮＤのＬレベル判定レベルの最大値ＶILMAXに達するまでの時間は、単安定マルチバイブレータ１の伝播遅延時間ｔPdHL以上遅延させる。このＲＣ遅延回路によって、数ｎｓ〜数十ｎｓの微小パルス（ハザード）が消去できる。その結果、回路誤動作の問題が回避できる。
【００４４】
なお、ＲＣ遅延回路の遅延時間は単安定マルチバイブレータ１の伝播遅延時間ｔPdHL以上であればよいが、その上限は単安定マルチバイブレータ１の準安定期間とする。この準安定期間を超える時間遅延させることにすると、単安定マルチバイブレータ１の準安定期間が無意味になるからである。
【００４５】
図３は、図１に示した信号変化タイミング遅延回路１０を立ち下がりタイミング遅延回路として構成した場合の例について示している。
【００４６】
図３の（Ａ）に示すように、立ち下がりタイミング遅延回路１２において、単安定マルチバイブレータ１が入力端子ＩＮからの入力信号のＨレベルからＬレベルへの立ち下がりをトリガとして出力（Ｑ出力）をＬレベルからＨレベルに変化させた後、所定時間（準安定期間）だけＨレベルを維持して元に戻る。
【００４７】
また、抵抗ＲとコンデンサＣとによってＲＣ遅延回路を構成している。ＯＲゲートＯＲは単安定マルチバイブレータ１の出力信号Ｐ２と上記ＲＣ遅延回路の出力信号Ｐ１との論理和をとって出力端子ＯＵＴへ出力する。
【００４８】
図３の（Ｂ）は、（Ａ）に示した入力端子ＩＮ、単安定マルチバイブレータ１の出力信号Ｐ２、ＲＣ遅延回路の出力信号Ｐ１、及び出力端子ＯＵＴの各信号についてのタイミングチャートである。また（Ｃ）はその時間軸を拡大した図である。この図３の（Ｂ）（Ｃ）に示すように、入力信号の立ち下がりをトリガとして出力信号をＬレベルからＨレベルに変化させた後、パルス幅ｔｗだけＨレベルを維持し、その後Ｌレベルに戻す。ＯＲゲートＯＲの出力はＲＣ遅延回路の出力Ｐ１と単安定マルチバイブレータ１の出力信号Ｐ２との論理和であるので、図３の（Ｂ）においてＯＵＴで示すように、入力信号ＩＮに比べて、立ち下がりタイミングがｔｗだけ遅延した信号となる。
【００４９】
上記ＲＣ遅延回路は、単安定マルチバイブレータ１によるゲートディレイ、（伝播遅延時間）による時間遅れを補正する回路である。このＲＣ遅延回路の時定数は、用いる単安定マルチバイブレータ１のゲートディレイと、論理ゲート回路（図３に示す例ではＯＲゲートＯＲ）の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ１及びＯＲゲートＯＲは、Ｃ−ＭＯＳを用いた汎用のロジック回路を使用するのが望ましい。
【００５０】
図３の（Ｂ）に示した時間軸のスケールでは、入力信号ＩＮとＲＣ遅延回路の出力信号Ｐ１とでは同じ波形となっているが、ｎｓのオーダで見た場合に、図３の（Ｃ）に示すように、ＲＣ遅延回路の出力信号Ｐ１は入力信号ＩＮに比べて波形が遅延している。ＯＲゲートＯＲのＨレベル判定レベルの最大値ＶIHMAXに達するまでの時間を、単安定マルチバイブレータ１の伝播遅延時間ｔPdLH以上且つ単安定マルチバイブレータ１の準安定期間以内の時間だけ遅延させる。このＲＣ遅延回路によって、数ｎｓ〜数十ｎｓの微小パルス（ハザード）が消去できる。その結果、回路誤動作の問題が回避できる。
【００５１】
図２・図３に示したように、遅延回路をＲＣ遅延回路で構成したことにより、次のような効果が生じる。
たとえばインバータ（否定論理ゲート回路）の直列回路等によって信号を遅延させることも可能であるが、用いる単安定マルチバイブレータのゲートディレイ（伝播遅延時間）に応じてインバータの個数を変える必要があり、回路規模が変化する。ＲＣ遅延回路であればその時定数の変更だけで対応できる。
【００５２】
また、たとえばトランジスタを設けて、その遅延時間を利用することも可能であるが、トランジスタのオン／オフに電流を必要とするため低消費電流化が困難である。これに対し、ＲＣ遅延回路によればその遅延回路部分での無駄な電力消費は生じない。
【００５３】
さて、図４は、図２・図３に示した立ち上がりタイミング遅延回路及び立ち下がりタイミング遅延回路のさらに具体的な構成を示す回路図である。また図５は、図４に示した単安定マルチバイブレータ１の真理値表である。
【００５４】
図４の（Ａ）は立ち上がりタイミング遅延回路の例であり、単安定マルチバイブレータ１のトリガ入力には、ヒステリシスをもたせたゲートＧを介して、入力端子ＩＮからの入力信号を与えている。また、単安定マルチバイブレータ１の／Ｑ出力をＡＮＤゲートＡＮＤへの入力としている。さらに、この単安定マルチバイブレータ１の端子ＣＸ−（ＲＸ／ＣＸ）間にコンデンサＣ１を接続し、端子（ＲＸ／ＣＸ）と電源端子Ｖｃｃとの間に抵抗Ｒ１及びダイオードＤを接続し、端子ＣＸを接地している。このコンデンサＣ１と抵抗Ｒ１とによって時定数回路を構成していて、その時定数によって単安定マルチバイブレータ１の準安定時間を定める。なお、ダイオードＤは、電源端子Ｖｃｃの電位が低下した際にコンデンサＣ１の充電電荷を速やかに放電させるために設けている。
【００５５】
なお、端子／ＣＬＲは単安定マルチバイブレータ１のリセット端子であり、必要に応じて外部からリセット信号を入力する。
【００５６】
また図４の（Ｂ）は立ち下がりタイミング遅延回路の例である。（Ａ）と異なるのは、入力端子ＩＮの入力信号がＨレベルからＬレベルへの立ち下がりをトリガとするようにゲートＧを設けていることと、単安定マルチバイブレータ１のＱ出力をＯＲゲートＯＲへの入力として用いていることである。
【００５７】
図４において、単安定マルチバイブレータ１には、ＳＮ７４ＬＶ１２３Ａ、ＡＮＤゲートＡＮＤにはＳＮ７４ＬＶ０８Ａ、ＯＲゲートＯＲにはＳＮ７４ＬＶ３２Ａを用いる。これらはいずれも汎用ロジックＩＣである。
【００５８】
次に、第２の実施形態に係る信号変化タイミング遅延回路について、図６を基に説明する。
第１の実施形態では、遅延回路としてＲＣ遅延回路を用いたが、この図６の（Ａ）に示す例では、遅延回路部分に遅延線２３を用いている。また図６の（Ｂ）に示す例では、遅延回路部分に分布定数素子２４を用いている。
【００５９】
次に、第３の実施形態に係る順序信号出力回路及び停電監視回路について、図７〜図１０を基に説明する。
図７は停電監視回路全体のブロック図である。ここで停電判定回路４は電源電圧信号の全波整流信号を入力し、停電判定信号を出力する。この停電判定回路４の出力には２つの立ち上がりタイミング遅延回路１１ａ，１１ｂを直列に接続し、さらに立ち下がりタイミング遅延回路１２を直列に接続している。そして、２つの立ち上がりタイミング遅延回路１１ａ，１１ｂの接続点の信号を電源電圧異常信号として出力し、最終段の立ち下がりタイミング遅延回路１２の出力をシステムリセット信号として用いている。この図７において、立ち上がりタイミング遅延回路１１ａ，１１ｂと立ち下がりタイミング遅延回路１２とによって順序信号出力回路を構成している。
【００６０】
図８は上記停電判定回路４の構成を示す回路図である。この例では全波整流信号を抵抗ＲｆとコンデンサＣｆによる平滑回路で受けて、その平滑信号をオペアンプＯＰの反転入力信号に入力し、非反転入力端子に基準電圧Ｖｒｅｆを印加している。したがって、全波整流信号のピーク電圧が基準電圧Ｖｒｅｆを下回ると出力レベルはＬレベルとなる。通常は全波整流信号のピーク電圧がＶｒｅｆより高いので、停電判定回路出力信号はＨレベルである。停電になって、全波整流信号のピーク電圧がＶｒｅｆより低くなれば、停電判定回路出力信号はＬレベルとなる。
【００６１】
図９はこの停電監視回路の更に具体的な回路図である。また図１０はその各部のタイミング関係を示す図である。立ち上がりタイミング遅延回路１１ａ，１１ｂの構成は図４の（Ａ）に示したものと同様である。また立ち下がりタイミング遅延回路１２の構成は図４の（Ｂ）に示したものと同様である。立ち上がりタイミング遅延回路１１ａの遅延時間ｔｗは１００ｍｓ、立ち上がりタイミング遅延回路１１ｂの遅延時間ｔｗは５０ｍｓとしている。また立ち下がりタイミング遅延回路１２の遅延時間ｔｗは１２ｍｓとしている。
【００６２】
なお、図９においてＤＣ５Ｖ監視回路６は、制御装置用の電源ＤＣ５Ｖの電圧を監視する回路であり、ＤＣ５Ｖが規定電圧に達していなければ、立ち上がりタイミング遅延回路１１ａ，１１ｂ及び立ち下がりタイミング遅延回路１２内の各単安定マルチバイブレータ１に対してリセット信号を出力し、これらのタイミング遅延回路が異常動作しないようにしている。
【００６３】
前記全波整流信号としては、たとえばＡＣ２４Ｖのような信号を用いる。停電判定回路４の構成は図８に示したもの以外にトリガ可能な単安定マルチバイブレータによるウォッチドッグタイマ回路等を用いてもよい。
【００６４】
図１０に示すように、全波整流信号ＷＲの停止の後は、約４０ｍｓの後に停電判定回路４の出力ＩＮが立ち下がるので、第１の立ち上がりタイミング遅延回路１１ａの出力ＯＵＴ１がほぼ同時に立ち下がり、その後約１２ｍｓ遅れて立ち下がりタイミング遅延回路１２の出力ＯＵＴ２が立ち下がる。逆に復電時には、全波整流信号ＷＲが立ち上がるとすぐに停電判定回路４の出力が立ち上がり、約１００ｍｓ後に第１の立ち上がりタイミング遅延回路１１ａの出力ＯＵＴ１が立ち上がり、さらに約５０ｍｓの後、第２の立ち上がりタイミング遅延回路１１ｂの出力が立ち上がり、ほぼ同時に立ち下がりタイミング遅延回路１２の出力ＯＵＴ２が立ち上がる。
【００６５】
このようにして第１の立ち上がりタイミング遅延回路１１ａの出力（ＯＵＴ１）を電源電圧異常信号として用い、立ち下がりタイミング遅延回路１２の出力（ＯＵＴ２）をシステムリセット信号として用いることができる。すなわち電源電圧異常信号は、システムに電圧低下が近いことを知らせる信号であり、この電源電圧異常信号がＨレベルからＬレベルになると、システムはこれに応じて現在の状態を保存する等の停電処理を行う。その後、システムリセット信号がＨレベルからＬレベルに変化すると、システムはリセット状態になり、その後停電による電圧低下によってそのまま停止する。これにより電源電圧低下時の異常動作を防止できる。
【００６６】
このようにして停電時には停電判定回路４の出力がＬレベルになり、ほぼ同時に電源電圧異常信号の出力がＬレベルとなり、さらにそこから停電処理の時間をおいてシステムリセット信号がＬレベルになる。
【００６７】
図９に示した立ち上がりタイミング遅延回路１１ｂと立ち下がりタイミング遅延回路１２の接続順序は逆であってもよく、同じ結果が得られる。設計的には、システムに必要とされるタイミングチャートから、立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の接続順序を決めていけばよく、ブロック設計が可能である。
【００６８】
図９に示した停電監視回路を用いれば、停電が頻発して各段の単安定マルチバイブレータがオン／オフを繰り返すような状況においても、消費電流は約５００μＡ以下で動作させることができる。さらに、停電がなく、全波整流信号が安定に供給されているような状態では、約８０μＡで動作可能であり、低消費電流な回路が構成できる。
【００６９】
次に、第４の実施形態に係る、停電監視回路を備えた電源装置全体の構成を、図１１を基に説明する。
入力電源である商用のＡＣ１００Ｖの電圧はトランスＴにより所定電圧に降圧され、ダイオードブリッジＤＢにより全波整流される。さらにその全波整流電圧信号は、抵抗Ｒ３，Ｒ４による分圧回路により分圧されるとともに、コンデンサＣ３により平滑され、定電圧回路７によってＤＣ５Ｖに変換され、制御装置８へ電源電圧として供給される。
【００７０】
停電監視回路５は、ＤＣ５Ｖを電源として動作し、ＡＣ２４Ｖの全波整流信号を入力し、制御装置８に対して停電処理に必要な制御信号を与える。この停電監視回路５の構成は図９に示したものである。ここで電源電圧異常信号は図９に示した第１の立ち上がりタイミング遅延回路１１ａの出力（ＯＵＴ１）である。またシステムリセット信号は図９に示した立ち下がりタイミング遅延回路１２の出力（ＯＵＴ２）である。
【００７１】
制御装置８は電源電圧異常信号が有効になると、現在の状態を保存する等の停電処理を行い、システムリセット信号が有効になると、システムをリセット状態に保って電源電圧の低下を待つ。その後、復電すると、電源電圧異常信号によりリセット状態を保ち、その後のリセット解除により、安定した電源電圧の下で動作を開始する。
【００７２】
なお、第３・第４の実施形態では２つの立ち上がりタイミング遅延回路と１つの立ち下がりタイミング遅延回路とを直列に接続して順序信号出力回路を構成した例を示したが、同様にして立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路とをそれぞれ１つ以上備え、この２種の遅延回路を所定の順で直列接続し、所定の段からそれぞれ信号を取り出すことによって、所望の順序信号として利用可能な順序信号出力回路が構成できる。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態に係る信号変化タイミング遅延回路のブロック図である。
【図２】立ち上がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図３】立ち下がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図４】立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の具体的な回路の構成を示す図である。
【図５】図４における単安定マルチバイブレータの真理値表である。
【図６】第２の実施形態に係る信号変化タイミング遅延回路の構成を示すブロック図である。
【図７】第３の実施形態に係る順序信号出力回路及び停電監視回路の構成を示すブロック図である。
【図８】停電判定回路の構成を示す回路図である。
【図９】停電監視回路の具体的な構成を示す回路図である。
【図１０】図９各部のタイミング関係を示す図である。
【図１１】第４の実施形態に係る停電監視回路を備えた電源装置全体の構成を示す回路図である。
【符号の説明】
【００７４】
１−単安定マルチバイブレータ
２，２３，２４−遅延回路
３−論理ゲート回路
４−停電判定回路
５−停電監視回路
６−ＤＣ５Ｖ監視回路
７−定電圧回路
８−制御装置
１０−信号変化タイミング遅延回路
１１−立ち上がりタイミング遅延回路
１２−立ち下がりタイミング遅延回路
ＩＮ−入力端子
ＯＵＴ−出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007027960.tif 000009
【図８】
2007027960.tif 000010
【図９】
2007027960.tif 000011
【図１０】
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【図１１】
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