(57)【要約】【課題】ＭＰＵ用のインタフェースを有する半導体集積回路において、アナログフィルタや端子を追加することなく、リセット端子に印加される外来ノイズの影響を低減する。【解決手段】この半導体集積回路は、当該半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、第１のモードにおいて第１のレベルに活性化され第２のモードにおいて第２のレベルに非活性化される第１のモード信号を入力するための入力端子と、第２のモードにおいて第１のレベルに活性化され第１のモードにおいて第２のレベルに非活性化される第２のモード信号を入力するための入力端子と、第１のモードにおいて、リセット信号が活性化され、かつ、第２のモード信号が非活性化されているときに、内部リセット信号を活性化するリセット回路とを具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する複数の制御信号が供給されて動作する半導体集積回路であって、
前記半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、
第１のモードにおいて第１のレベルに活性化され第２のモードにおいて第２のレベルに非活性化される第１のモード信号を入力するための入力端子と、
第２のモードにおいて第１のレベルに活性化され第１のモードにおいて第２のレベルに非活性化される第２のモード信号を入力するための入力端子と、
第１のモードにおいて、リセット信号が活性化され、かつ、第２のモード信号が非活性化されているときに、内部リセット信号を活性化するリセット回路と、
を具備する半導体集積回路。
【請求項２】
前記半導体集積回路を選択するチップセレクト信号を入力するための入力端子をさらに具備し、
前記リセット回路が、第１のモードにおいて、リセット信号が活性化され、第１のモード信号が活性化され、第２のモード信号が非活性化され、かつ、チップセレクト信号が活性化されているときに、内部リセット信号を活性化する、請求項１記載の半導体集積回路。
【請求項３】
第２のモードにおいて、リセット信号が活性化され、かつ、第１のモード信号が非活性化されているときに、第２の内部リセット信号を活性化する第２のリセット回路と、
内部リセット信号又は第２の内部リセット信号が活性化されているときに、前記半導体集積回路を初期化するために用いられる信号を活性化する論理回路と、
をさらに具備する請求項１記載の半導体集積回路。
【請求項４】
前記半導体集積回路を選択するチップセレクト信号を入力するための入力端子をさらに具備し、
前記第２のリセット回路が、第２のモードにおいて、リセット信号が活性化され、第２のモード信号が活性化され、第１のモード信号が非活性化され、かつ、チップセレクト信号が活性化されているときに、第２の内部リセット信号を活性化する、請求項３記載の半導体集積回路。
【請求項５】
マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する少なくとも１つの制御信号が供給されて動作する半導体集積回路であって、
前記半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、
複数ビットのデータを入力及び／又は出力するための複数の端子と、
前記マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路と、
リセット信号が活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路と、
を具備する半導体集積回路。
【請求項６】
前記論理回路が、リセット信号が第１のレベルに活性化され、かつ、一致検出信号が第２のレベルに活性化されているときに、内部リセット信号を活性化する、請求項５記載の半導体集積回路。
【請求項７】
マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する複数の制御信号が供給されて動作する半導体集積回路であって、
前記半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、
第１のモードにおいて第１のレベルに活性化され第２のモードにおいて第２のレベルに非活性化される第１のモード信号を入力するための入力端子と、
第２のモードにおいて第１のレベルに活性化され第１のモードにおいて第２のレベルに非活性化される第２のモード信号を入力するための入力端子と、
複数ビットのデータを入力及び／又は出力するための複数の端子と、
前記マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路と、
第１のモードにおいて、リセット信号が活性化され、第２のモード信号が非活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路と、
を具備する半導体集積回路。
【請求項８】
第２のモードにおいて、リセット信号が活性化され、第１のモード信号が非活性化され、かつ、一致検出信号が活性化されているときに、第２の内部リセット信号を活性化する第２の論理回路と、
内部リセット信号又は第２の内部リセット信号が活性化されているときに、前記半導体集積回路を初期化するために用いられる信号を活性化する第３の論理回路と、
をさらに具備する請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＰＵ（マイクロプロセシングユニット、本願においては「マイクロプロセッサ」ともいう）用のインタフェースを有する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。特に、リセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が全て初期化されてしまうので、電子機器に大きな支障が生じてしまう。
【０００３】
例えば、携帯電話には、基本的な演算処理を行うマイクロプロセッサと、液晶表示装置（ＬＣＤ）を制御したり駆動したりするＬＣＤコントローラやＬＣＤドライバ等の半導体集積回路とが搭載されており、これらの半導体集積回路には、マイクロプロセッサからのリセット信号が入力されるリセット端子が設けられている。
【０００４】
リセット信号が負論理の場合には、リセット信号がハイレベルのときに半導体集積回路が通常動作状態となっており、ＬＣＤに画像が表示される。このような動作中に、半導体集積回路のリセット端子に外来ノイズが印加されると、リセット信号がハイレベルからローレベルに瞬時に遷移して、半導体集積回路が初期化されることがある。その場合には、ＬＣＤにおいて画像が消えてしまう等のトラブルが生じる。
【０００５】
そのような外来ノイズに対処するために、様々な技術が開発されている。例えば、短期間のパルス的ノイズを除去するために、アナログフィルタを付加することが行われている。リセット信号が負論理の場合に、外部から供給されるリセット信号と、これを遅延させて得られた遅延リセット信号との論理和を求めることにより、短期間のローレベルノイズパルスを除去することができる。しかしながら、パルス幅が大きくなるとノイズを除去できなくなるし、遅延回路等の付加回路が必要となるので、回路規模が大きくなってしまうという問題がある。
【０００６】
あるいは、複数のリセット信号をそれぞれ入力するための複数のリセット端子を設け、それらのリセット信号の全てがリセット条件を満たすときにのみ、半導体集積回路を初期化することも考えられる。しかしながら、端子数が増加してしまうし、外来ノイズは複数の端子に一様に印加されると考えられるので、効果が少なく、電源電位の揺れにも強くない。
【０００７】
関連する技術として、下記の特許文献１には、リセット信号の入力期間をカウントするカウンタと、ソフトウエアによりリセット信号に対する所定期間が設定可能な比較器と、所定期間の経過時にカウンタによるカウント値と比較器の設定値との比較結果に基づいて、マイクロコンピュータをリセット状態へ移行させるリセット制御部とを備えたマイクロコンピュータが開示されている。このマイクロコンピュータによれば、リセット端子に入力される信号の入力期間がリセット信号の規格サイクル以下の場合に、その入力信号を不要ノイズとして除去することができる。しかしながら、このマイクロコンピュータにおいては、リセット信号の入力期間をカウントするためにクロック信号が必要となり、回路的にも複雑になってしまう。
【０００８】
さらに、下記の特許文献２には、ノイズ等の原因により誤ってＤＲＡＭがテストモード状態に入っても、自動的に正常状態に復帰できるテストモード制御方法が開示されている。このテストモード制御方法においては、ＲＡＳバー信号の立下り時に、テストモードコントローラにより特定入力端子であるＣＡＳバー入力端子が入力高レベル規定値ＶＩＨより高いレベルか否かを判断し、高いときにはテストモードを維持し、高くないときにはテストモードを解除する。このテストモード制御方法によれば、ＲＡＳバー信号とＣＡＳバー信号とが同一レベル（ローレベル）であるときにテストモードが解除されるが、外来ノイズは複数の端子に一様に印加されると考えられるので、効果が少ない。また、テストモードが解除されるにしても、一旦はテストモードに移行してしまう。
【特許文献１】特開２００１−２４９９１３号公報（第１頁、図１）
【特許文献２】特開平５−１２８８９７号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、ＭＰＵ用のインタフェースを有する半導体集積回路において、アナログフィルタや端子を追加することなく、リセット端子に印加される外来ノイズの影響を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する複数の制御信号が供給されて動作する半導体集積回路であって、当該半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、第１のモードにおいて第１のレベルに活性化され第２のモードにおいて第２のレベルに非活性化される第１のモード信号を入力するための入力端子と、第２のモードにおいて第１のレベルに活性化され第１のモードにおいて第２のレベルに非活性化される第２のモード信号を入力するための入力端子と、第１のモードにおいて、リセット信号が活性化され、かつ、第２のモード信号が非活性化されているときに、内部リセット信号を活性化するリセット回路とを具備する。
【００１１】
この半導体集積回路は、半導体集積回路を選択するチップセレクト信号を入力するための入力端子をさらに具備するようにしても良く、その場合には、リセット回路が、第１のモードにおいて、リセット信号が活性化され、第１のモード信号が活性化され、第２のモード信号が非活性化され、かつ、チップセレクト信号が活性化されているときに、内部リセット信号を活性化するようにしても良い。
【００１２】
また、この半導体集積回路は、第２のモードにおいて、リセット信号が活性化され、かつ、第１のモード信号が非活性化されているときに、第２の内部リセット信号を活性化する第２のリセット回路と、内部リセット信号又は第２の内部リセット信号が活性化されているときに、半導体集積回路を初期化するために用いられる信号を活性化する論理回路とをさらに具備するようにしても良い。
【００１３】
さらに、この半導体集積回路は、当該半導体集積回路を選択するチップセレクト信号を入力するための入力端子をさらに具備するようにしても良く、その場合には、第２のリセット回路が、第２のモードにおいて、リセット信号が活性化され、第２のモード信号が活性化され、第１のモード信号が非活性化され、かつ、チップセレクト信号が活性化されているときに、第２の内部リセット信号を活性化するようにしても良い。
【００１４】
また、本発明の第２の観点に係る半導体集積回路は、マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する少なくとも１つの制御信号が供給されて動作する半導体集積回路であって、当該半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、複数ビットのデータを入力及び／又は出力するための複数の端子と、マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路と、リセット信号が活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路とを具備する。
【００１５】
ここで、論理回路が、リセット信号が第１のレベルに活性化され、かつ、一致検出信号が第２のレベルに活性化されているときに、内部リセット信号を活性化するようにしても良い。
【００１６】
さらに、本発明の第３の観点に係る半導体集積回路は、マイクロプロセッサから第１のレベル及び第２のレベルの内の一方を有する複数の制御信号が供給されて動作する半導体集積回路であって、当該半導体集積回路を初期化するために第１のレベルに活性化されるリセット信号を入力するための入力端子と、第１のモードにおいて第１のレベルに活性化され第２のモードにおいて第２のレベルに非活性化される第１のモード信号を入力するための入力端子と、第２のモードにおいて第１のレベルに活性化され第１のモードにおいて第２のレベルに非活性化される第２のモード信号を入力するための入力端子と、複数ビットのデータを入力及び／又は出力するための複数の端子と、マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路と、第１のモードにおいて、リセット信号が活性化され、第２のモード信号が非活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路とを具備する。
【００１７】
この半導体集積回路は、第２のモードにおいて、リセット信号が活性化され、第１のモード信号が非活性化され、かつ、一致検出信号が活性化されているときに、第２の内部リセット信号を活性化する第２の論理回路と、内部リセット信号又は第２の内部リセット信号が活性化されているときに、半導体集積回路を初期化するために用いられる信号を活性化する第３の論理回路とをさらに具備するようにしても良い。
【発明の効果】
【００１８】
本発明の第１の観点によれば、第１のモードにおいてリセット信号が活性化され、かつ、第２のモード信号が非活性化されているときに内部リセット信号を活性化することにより、アナログフィルタや端子を追加することなく、リセット端子に印加される外来ノイズの影響を低減することができる。
【００１９】
また、本発明の第２の観点によれば、マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化して、リセット信号が活性化され、かつ、一致検出信号が活性化されているときに内部リセット信号を活性化することにより、アナログフィルタや端子を追加することなく、リセット端子に印加される外来ノイズの影響を低減することができる。
【００２０】
さらに、本発明の第３の観点に係る半導体集積回路は、本発明の第１の観点に係る半導体集積回路の特徴と本発明の第２の観点に係る半導体集積回路の特徴とを併せ持ったものである。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路を含むシステムを示す図である。このシステムは、例えば、携帯電話において使用される。
【００２２】
図１に示すように、マイクロプロセッサ１が、ＬＣＤコントローラ２と、ＬＣＤドライバ３とに接続されている。マイクロプロセッサ１は、画像情報を表す画像データの演算及び制御を行い、演算によって得られた表示用の画像データと、画像データを格納すべき領域を表すアドレスと、画像データの書込み動作や読出し動作を制御する各種の制御信号とを、ＬＣＤコントローラ２及びＬＣＤドライバ３に供給する。
【００２３】
ＬＣＤコントローラ２及びＬＣＤドライバ３は、マイクロプロセッサ１との間で信号を入力及び／又は出力するために用いられるＭＰＵインタフェースや、マイクロプロセッサ１から供給される画像データを格納する内部メモリ等の内部回路を有している。本発明は、ＭＰＵインタフェースを有する半導体集積回路に適用することができるが、以下においては、ＬＣＤドライバ３を例にとって説明する。
【００２４】
マイクロプロセッサ１の制御の下で、ＬＣＤドライバ３は、内部メモリに対して、例えば８ビットのデータＤＡＴ［７：０］の書込み及び／又は読出しを行う。ここで、［ｎ：ｍ］は、ビット番号ｎ〜ｍのデータを意味する。なお、本実施形態においては、一般にならい、最下位ビットのビット番号を「０」とし、上位ビットに向かってビット番号をインクリメントする。
【００２５】
バスラインは、ライト信号ＷＲバー、リード信号ＲＤバー、データＤＡＴ［７：０］、及び、アドレスＡＤＤ用の信号線を有している。さらに、マイクロプロセッサ１は、ＬＣＤコントローラ２にリセット信号ＲＳＴ１バー及びチップセレクト信号ＣＳ１バーを供給し、ＬＣＤドライバ３にリセット信号ＲＳＴ２バー及びチップセレクト信号ＣＳ２バーを供給する。ここで、「バー」は、負論理の信号であることを表している。
【００２６】
次に、図１に示すマイクロプロセッサとＬＣＤドライバの動作について、図２〜図４を参照しながら説明する。
図２は、図１に示すＬＣＤドライバの構成の一部を示す図である。ＬＣＤドライバ３は、当該ＬＣＤドライバ３を初期化するためにローレベルに活性化されるリセット信号ＲＳＴ２バーを入力するための入力端子と、当該ＬＣＤドライバ３を選択するチップセレクト信号ＣＳ２バーを入力するための入力端子と、書込みモードにおいてローレベルに活性化され読出しモードにおいてハイレベルに非活性化されるライト信号ＷＲバーを入力するための入力端子と、読出しモードにおいてローレベルに活性化され書込みモードにおいてハイレベルに非活性化されるリード信号ＲＤバーを入力するための入力端子と、例えば８ビットのデータＤＡＴ［７：０］を入力及び／又は出力するための複数の端子と、アドレスＡＤＤを入力するための複数の端子とを有している。
【００２７】
さらに、ＬＣＤドライバ３は、上記の端子に接続されたＭＰＵインタフェース１０と、内部メモリ２０と、データ書込みモードのための第１のリセット回路３１とを有している。第１のリセット回路３１は、例えば、ＡＮＤ回路によって構成される。このＡＮＤ回路は、３つの反転入力端子と、１つの非反転入力端子と、１つの反転出力端子とを有している。３つの反転入力端子には、リセット信号ＲＳＴ２バーとチップセレクト信号ＣＳ２バーとライト信号ＷＲバーとが入力され、非反転入力端子には、リード信号ＲＤバーが入力される。
【００２８】
図３は、マイクロプロセッサがＬＣＤドライバに対するデータ書込み命令を実行する際の各信号の波形を示すタイミングチャートである。図３に示すように、マイクロプロセッサ１は、まず、チップセレクト信号ＣＳ２バーをローレベル（Ｌ）に活性化することにより、ＬＣＤドライバ３を選択する。さらに、マイクロプロセッサ１は、リード信号ＲＤバーをハイレベル（Ｈ）に維持しつつ、ライト信号ＷＲバーをローレベルに活性化し、リセット信号ＲＳＴ２バーをローレベルに活性化する。
【００２９】
図２に示す第１のリセット回路３１は、リセット信号ＲＳＴ２バーを反転してリセット信号ＲＳＴ２とし、チップセレクト信号ＣＳ２バーを反転してチップセレクト信号ＣＳ２とし、ライト信号ＷＲバーを反転してライト信号ＷＲとして、リセット信号ＲＳＴ２とチップセレクト信号ＣＳ２とライト信号ＷＲとリード信号ＲＤバーとの論理積を求め、その結果を反転して内部リセット信号を生成する。内部リセット信号がローレベルに活性化されることにより、ＬＣＤドライバ３が初期化される。
【００３０】
その後、マイクロプロセッサ１が、リセット信号ＲＳＴ２バーをハイレベルに非活性化すると、第１のリセット回路３１も、内部リセット信号をハイレベルに非活性化する。マイクロプロセッサ１は、ライト信号ＷＲバーをローレベルに維持しつつ、データＤＡＴ及びアドレスＡＤＤを送信する。これにより、ＬＣＤドライバ３にデータが書き込まれる。
【００３１】
図４は、データ書込みモードにおける各制御信号の論理値を示している。タイミングＡはリセット期間に相当し、タイミングＢはデータ書込み期間に相当する。
タイミングＡにおいて、リセット信号ＲＳＴ２バーはローレベル、チップセレクト信号ＣＳ２バーはローレベル、ライト信号ＷＲバーはローレベル、リード信号ＲＤバーはハイレベルとなっている。従って、第１のリセット回路３１は、内部リセット信号をローレベルに活性化する。
【００３２】
一方、タイミングＢにおいては、リセット信号ＲＳＴ２バーはハイレベル、チップセレクト信号ＣＳ２バーはローレベル、ライト信号ＷＲバーはローレベル、リード信号ＲＤバーはハイレベルとなっている。従って、第１のリセット回路３１は、内部リセット信号をハイレベルに非活性化する。
【００３３】
データ書込み中に、外来ノイズがこれらの制御信号のレベルを低下するように影響を与えて、リセット信号ＲＳＴ２バーがローレベルと認識される場合について考える。外来ノイズは全ての信号に均一に影響を与えるので、その場合には、リード信号ＲＤバーもローレベルと認識されるはずである。従って、第１のリセット回路３１は、内部リセット信号をハイレベルに維持する。本実施形態によれば、このようにして、外来ノイズの影響を排除することができる。また、既存の端子及び信号を用いているので、コストが大きく上昇することはない。
【００３４】
ここで、データ書込みモードにおいては、内部リセット信号を生成するために、リセットの際にローレベルとなるリセット信号ＲＳＴ２バーと、ハイレベルに維持されるリード信号ＲＤバーとを用いることが重要であり、チップセレクト信号ＣＳ２バー及びライト信号ＷＲバーは省略しても良い。
【００３５】
また、ＬＣＤドライバ３は、データ読出しモードのための第２のリセット回路を有するようにしても良い。図５は、データ読出しモードのための第２のリセット回路を示す図である。第２のリセット回路３２は、例えば、ＡＮＤ回路によって構成される。このＡＮＤ回路は、３つの反転入力端子と、１つの非反転入力端子と、１つの反転出力端子とを有している。３つの反転入力端子には、リセット信号ＲＳＴ２バーとチップセレクト信号ＣＳ２バーとリード信号ＲＤバーとが入力され、非反転入力端子には、ライト信号ＷＲバーが入力される。
【００３６】
マイクロプロセッサ１は、まず、チップセレクト信号ＣＳ２バーをローレベルに活性化することにより、ＬＣＤドライバ３を選択する。さらに、マイクロプロセッサ１は、ライト信号ＷＲバーをハイレベルに維持しつつ、リード信号ＲＤバーをローレベルに活性化し、リセット信号ＲＳＴ２バーをローレベルに活性化する。
【００３７】
第２のリセット回路３２は、リセット信号ＲＳＴ２バーを反転してリセット信号ＲＳＴ２とし、チップセレクト信号ＣＳ２バーを反転してチップセレクト信号ＣＳ２とし、リード信号ＲＤバーを反転してリード信号ＲＤとして、リセット信号ＲＳＴ２とチップセレクト信号ＣＳ２とリード信号ＲＤとライト信号ＷＲバーとの論理積を求め、その結果を反転して内部リセット信号を生成する。内部リセット信号がローレベルに活性化されることにより、ＬＣＤドライバ３が初期化される。
【００３８】
その後、マイクロプロセッサ１が、リセット信号ＲＳＴ２バーをハイレベルに非活性化すると、第２のリセット回路３２も、内部リセット信号をハイレベルに非活性化する。マイクロプロセッサ１は、リード信号ＲＤバーをローレベルに維持しつつ、データＤＡＴを受信する。これにより、ＬＣＤドライバ３からデータが読み出される。
【００３９】
データ読出し中に、外来ノイズがこれらの信号のレベルに影響を与えて、リセット信号ＲＳＴ２バーがローレベルと認識される場合について考える。外来ノイズは全ての信号に均一に影響を与えるので、その場合には、ライト信号ＷＲバーもローレベルと認識されるはずである。従って、第２のリセット回路３２は、内部リセット信号をハイレベルに維持する。
【００４０】
ここで、データ読出しモードにおいては、内部リセット信号を生成するために、リセットの際にローレベルとなるリセット信号ＲＳＴ２バーと、ハイレベルに維持されるライト信号ＷＲバーとを用いることが重要であり、チップセレクト信号ＣＳ２バー及びリード信号ＲＤバーは省略しても良い。
【００４１】
さらに、ＬＣＤドライバ３が、データ書込みモードとデータ読出しモードとの両方を実行する場合には、図６に示すように、データ書込みモードにおいて第１の内部リセット信号を出力する第１のリセット回路３１と、データ読出しモードにおいて第２の内部リセット信号を出力する第２のリセット回路３２と、第１の内部リセット信号又は第２の内部リセット信号が活性化されているときに第３の内部リセット信号を活性化する論理回路３３とを設けるようにする。論理回路３３としては、例えば、第１の内部リセット信号と第２の内部リセット信号との論理積を求めるＡＮＤ回路が用いられる。第３の内部リセット信号は、ＬＣＤドライバ３を初期化するために用いられる。
【００４２】
次に、本発明の第２の実施形態について説明する。
図７は、本発明の第２の実施形態に係る半導体集積回路を含むシステムを示す図である。第２の実施形態においては、第１の実施形態におけるＬＣＤドライバ３の替わりに、ＬＣＤドライバ４が用いられ、マイクロプロセッサ１がＬＣＤドライバ４に送信したデータの内容が、予め設定されているリセットコードと一致した場合にのみ、ＬＣＤドライバ４が初期化される。
【００４３】
マイクロプロセッサ１の制御の下で、ＬＣＤドライバ４は、内部メモリに対して、例えば４ビットのデータＤＡＴ［３：０］の書込み及び／又は読出しを行う。本実施形態においては、この４ビットのデータＤＡＴ［３：０］が、リセット信号のノイズ対策に用いられる。一般的には、ＬＣＤドライバ４が内部メモリに対して任意のビット数のデータの書込み及び／又は読出しを行い、その内の特定ビットのデータが、リセット信号のノイズ対策に用いられるようにしても良い。以下においては、４ビットのデータを、ＤＡＴ［３］〜ＤＡＴ［０］で表している。
【００４４】
図８は、図７に示すＬＣＤドライバの構成の一部を示す図である。ＬＣＤドライバ４は、ＭＰＵインタフェース１０と、内部メモリ２０と、データ書込みモードのための第１のリセット回路とを有している。第１のリセット回路は、マイクロプロセッサ１（図７）から入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路４１と、リセット信号が活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路４２とによって構成される。
【００４５】
図９は、図８に示す一致検出回路の具体的な構成例を示す回路図である。一致検出回路４１は、２つの入力端子にそれぞれ印加される２つの信号の排他的論理和を求めて、その結果を反転して出力することにより、それぞれのビットにおける入力データとリセットコードとの一致を検出する論理回路（ＸＮＯＲ）４１０〜４１３と、ＸＮＯＲ４１０〜４１３の全てにおいて入力データとリセットコードとの一致が検出されたときに一致検出信号を活性化する論理回路４１４とによって構成される。ここでは、論理回路４１４として、ＸＮＯＲ４１０〜４１３の出力信号の論理積を求めるＡＮＤ回路が用いられる。
【００４６】
本実施形態においては、ＸＮＯＲ４１０〜４１３の下側の入力端子を電源電位ＶＤＤに接続するかグランドに接続するかによって、リセットコードが設定される。図９においては、ＸＮＯＲ４１０及び４１２の下側の入力端子がグランドに接続され、ＸＮＯＲ４１１及び４１３の下側の入力端子が電源電位ＶＤＤに接続されている。ここで、ＸＮＯＲ４１３がリセットコードにおける最上位ビットに対応するので、設定されているリセットコードは「１０１０」となる。従って、入力されるデータＤＡＴ[３：０]が「１０１０」である場合に、設定されているリセットコードと一致する。
【００４７】
入力されるデータＤＡＴ[０]〜ＤＡＴ[３]は、ＸＮＯＲ４１０〜４１３の上側の入力端子にそれぞれ供給される。ＸＮＯＲ４１０〜４１３の各々は、入力されるデータが設定されているリセットコードと一致する場合にハイレベルの信号を出力し、入力されるデータが設定されているリセットコードと一致しない場合にローレベルの信号を出力する。論理回路４１４は、ＸＮＯＲ４１０〜４１３の出力信号が全てハイレベルである場合に、一致検出信号を活性化する。
【００４８】
図１０及び図１１は、入力データによる一致検出信号の変化を示している。図１０は、入力データＤＡＴ[３：０]が「００００」で、リセットコードが「１０１０」である場合の真理値表である。この場合には、一致検出信号は、「０」（ローレベル）となる。図１１は、入力データＤＡＴ[３：０]が「１０１０」で、リセットコードが「１０１０」である場合の真理値表である。この場合には、一致検出信号は、「１」（ハイレベル）となる。
【００４９】
再び図８を参照すると、論理回路４２が、反転入力端子にリセット信号ＲＳＴ２バーを入力し、非反転入力端子に一致検出信号を入力し、リセット信号ＲＳＴ２と一致検出信号との論理積を求めて、その結果を反転することにより内部リセット信号を生成する。論理回路４２は、リセット信号が活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する。
【００５０】
ここで、リセット信号がローレベルに活性化されるので、一致検出信号は、ハイレベルに活性化されることが望ましい。外来ノイズがリセット信号ＲＳＴ２バーのレベルを低下するように影響を与えて、リセット信号ＲＳＴ２バーがローレベルと認識される場合においては、一致検出信号もローレベルと認識されるはずである。従って、論理回路４２は、内部リセット信号をハイレベルに維持する。
【００５１】
次に、本発明の第３の実施形態について説明する。本発明の第３の実施形態は、本発明の第１の実施形態と本発明の第２の実施形態とを組み合わせたものである。
図１２は、第３の実施形態に係る半導体集積回路であるＬＣＤドライバの構成の一部を示す図である。ＬＣＤドライバ５は、ＭＰＵインタフェース１０と、内部メモリ２０と、データ書込みモードのための第１のリセット回路とを有している。第１のリセット回路は、マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路４１と、リセット信号ＲＳＴ２バーがローレベルに活性化され、リード信号ＲＤバーがハイレベルに非活性化され、かつ、一致検出信号が活性化されているときに、内部リセット信号を活性化する論理回路５１とによって構成される。
【００５２】
また、ＬＣＤドライバ５は、データ読出しモードのための第２のリセット回路を有するようにしても良い。第２のリセット回路は、マイクロプロセッサから入力される複数ビットのデータの内の特定ビットのデータが所定ビット数のリセットコードと一致するときに一致検出信号を活性化する一致検出回路４１（図１２参照）と、リセット信号ＲＳＴ２バーがローレベルに活性化され、ライト信号ＷＲバーがハイレベルに非活性化され、かつ、一致検出信号が活性化されているときに、第２の内部リセット信号を活性化する論理回路５２（図１３参照）とによって構成される。
【００５３】
さらに、ＬＣＤドライバ５が、データ書込みモードとデータ読出しモードとの両方を実行する場合には、図１３に示すように、データ書込みモードにおいて第１の内部リセット信号を出力する論理回路５１と、データ読出しモードにおいて第２の内部リセット信号を出力する論理回路５２と、第１の内部リセット信号又は第２の内部リセット信号が活性化されているときに第３の内部リセット信号を活性化する論理回路５３とを設けるようにする。論理回路５３としては、例えば、第１の内部リセット信号と第２の内部リセット信号との論理積を求めるＡＮＤ回路が用いられる。第３の内部リセット信号は、ＬＣＤドライバ５を初期化するために用いられる。
【００５４】
以上の実施形態においては、負論理の制御信号を用いる場合について説明したが、ハイレベルとローレベルとを入れ替えることにより、正論理の制御信号を用いる場合に本発明を適用することも可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体集積回路を含むシステムを示す図。
【図２】図１に示すＬＣＤドライバの構成の一部を示す図。
【図３】データ書込み命令を実行する際の各信号の波形を示すタイミングチャート。
【図４】データ書込みモードにおける各信号の論理値を示す図。
【図５】ＬＣＤドライバのデータ読出しモードのための第２のリセット回路を示す図。
【図６】本発明の第１の実施形態に係る半導体集積回路の変形例を示す図。
【図７】本発明の第２の実施形態に係る半導体集積回路を含むシステムを示す図。
【図８】図７に示すＬＣＤドライバの構成の一部を示す図。
【図９】図８に示す一致検出回路の具体的な構成例を示す回路図。
【図１０】データ信号とリセットコードが不一致である場合の真理値表。
【図１１】データ信号とリセットコードが一致する場合の真理値表。
【図１２】第３の実施形態に係る半導体集積回路の構成の一部を示す図。
【図１３】本発明の第３の実施形態に係る半導体集積回路の変形例を示す図。
【符号の説明】
【００５６】
１  マイクロプロセッサ、  ２  ＬＣＤコントローラ、  ３〜５  ＬＣＤドライバ、  ２０  内部メモリ、  ３０、４０、５０  ＭＰＵインタフェース、  ３１  第１のリセット回路、  ３２  第２のリセット回路、  ３３  論理回路、  ４１  一致検出回路、  ４２  論理回路、  ４１０〜４１３  ＸＮＯＲ、  ４１４  論理回路、  ５１〜５３  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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