(57)【要約】【課題】    より確実且つ容易に高耐圧を実現できる半導体装置及びその製造方法を提供すること。【解決手段】  第１の窒化物半導体からなる第１の層と、前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層と、前記第２の層の上に設けられたソース電極と、前記第２の層の上に設けられたドレイン電極と、前記第２の層の上に設けられたゲート電極と、前記ソース電極と前記ドレイン電極と前記ゲート電極の少なくともいずれかに接続され、少なくとも一部が前記第１の層に接して設けられたｐ型ポリシリコン層と、を備えたことを特徴とする半導体装置を提供する。【選択図】    図２
2007088186.tif 000002
【特許請求の範囲】
【請求項１】
第１の窒化物半導体からなる第１の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層と、
前記第２の層の上に設けられたソース電極と、
前記第２の層の上に設けられたドレイン電極と、
前記第２の層の上に設けられたゲート電極と、
前記ソース電極と前記ドレイン電極と前記ゲート電極の少なくともいずれかに接続され、少なくとも一部が前記第１の層に接して設けられたｐ型ポリシリコン層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ｐ型ポリシリコン層は、前記第１の層の中または下に埋め込まれた略ストライプ状の延在部分を有し、
前記延在部分の長手方向は、前記第１の層の＜１−１００＞方向に対して平行であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型ポリシリコン層は前記ゲート電極に接続され、
前記ｐ型ポリシリコン層の少なくとも一部は、前記ゲート電極と対向して前記第１の層の中または下方に埋め込まれたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｐ型ポリシリコン層の少なくとも一部を覆い、酸素及び窒素の少なくともいずれかとシリコンとの化合物からなるキャップ層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１の方向にみた幅が大なる第１の部分と、前記第１の方向にみた幅が小なる第２の部分と、を有するｐ型ポリシリコンを基体の上に形成する工程と、
前記基体及びｐ型ポリシリコンの上に窒化物半導体をエピタキシャル成長させることにより、前記第２の部分は前記窒化物半導体の中に埋め込み、前記第１の部分の少なくとも一部は前記窒化物半導体には埋め込まれていない積層体を形成する工程と、
前記窒化物半導体に埋め込まれていない前記第１の部分の前記少なくとも一部に電極を接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、発光デバイスの材料として開発が進められてきた窒化ガリウム（ＧａＮ）は、その高耐圧特性・高熱伝導度・高電子移動度特性などから、高出力の電子デバイスへの適用が検討されている。不純物（ドナー）が添加された窒化アルミニウムガリウム（ＡｌＧａＮ）と、ノンドープ型の窒化ガリウム（ＧａＮ）とのヘテロ接合構造においては、ＧａＮ上のＡｌＧａＮに、格子不整合による格子歪が発生し、それによりピエゾ分極効果が発生し、その結果、ＡｌＧａＮ／ＧａＮのヘテロ接合界面におけるＧａＮ側に２次元電子ガスが発生する。ＧａＮ中の不純物が少ない場合、２次元電子ガスにおいては電子が移動する際の不純物散乱が減少するため、高移動度となる。この特色を活かしたものがＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）であり、その高移動度特性から高周波用途からパワーエレクトロニクス用途など幅広い分野での活躍が期待されている。
【０００３】
ここで、窒化ガリウム系半導体装置をパワーデバイスとして用いる場合には、デバイス破壊を防ぐために、アバランシェ耐量（耐圧）を上げるための正孔排出構造を備えることが好ましい。
【０００４】
シリコン系半導体装置の場合には、ｐ型シリコン基板を用いることで正孔排出構造を実現できるが、窒化ガリウム系半導体装置を考えてみた場合、現在の段階では、シリコン基板などの導電性基板上へのＧａＮ層成長技術がまだ発展途上であり、安定したＧａＮ層を低コストで形成できない。また、シリコン基板などの上にＧａＮ層を結晶性良く成長するためのバッファ層（ＡｌＮ層）がシリコン基板と動作層との導通を遮断するため、実際には効率の良い正孔排出が行えない。
【０００５】
また、特許文献１では、サファイア基板とノンドープ型ＧａＮ層との間にｐ型ＧａＮ層を設け、これをソース電極と接続し、そのｐ型ＧａＮ層を介して正孔をソース電極に排出する構造が開示されている。しかし、ｐ型ＧａＮ層の形成にはアクセプター不純物としてＭｇを用い、さらに脱水化処理法を用いるなど、ｎ型もしくはノンドープ型ＧａＮ層を形成する場合に比べて特別な技術が必要であり、製造コストが高くなり、また良質なｐ型ＧａＮ層を安定して得ることが難しい。
【特許文献１】特開２００５−９３８６４号公報（第８の実施の形態、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、より確実且つ容易に高耐圧を実現できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、
第１の窒化物半導体からなる第１の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層と、
前記第２の層の上に設けられたソース電極と、
前記第２の層の上に設けられたドレイン電極と、
前記第２の層の上に設けられたゲート電極と、
前記ソース電極と前記ドレイン電極と前記ゲート電極の少なくともいずれかに接続され、少なくとも一部が前記第１の層に接して設けられたｐ型ポリシリコン層と、
を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、
第１の方向にみた幅が大なる第１の部分と、前記第１の方向にみた幅が小なる第２の部分と、を有するｐ型ポリシリコンを基体の上に形成する工程と、
前記基体及びｐ型ポリシリコンの上に窒化物半導体をエピタキシャル成長させることにより、前記第２の部分は前記窒化物半導体の中に埋め込み、前記第１の部分の少なくとも一部は前記窒化物半導体には埋め込まれていない積層体を形成する工程と、
前記窒化物半導体に埋め込まれていない前記第１の部分の前記少なくとも一部に電極を接続する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高耐圧の半導体装置を安価に提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を適用した具体的な実施形態について図面を参照しながら説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の要部上面図である。  
また、図２は、図１におけるＡ−Ａ線拡大断面図である。
【００１２】
本実施形態に係る半導体装置１は、図２に示すように、基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極１１、１２、１３と、一部表面がソース電極１２と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン（多結晶シリコン）層５と、を備える。
【００１３】
窒化物半導体層１０は、基板２側から順にエピタキシャル成長により形成されたＡｌＮ層３、ＧａＮ層４、ＧａＮ層６、ＡｌＧａＮ層７を有する。ＧａＮ層４、６は不純物を含まないノンドープ型である。ＡｌＧａＮ層７は不純物（ドナー）が添加されたｎ型である。本具体例では、ＧａＮ層６が第１の層に対応し、これよりもバンドギャップが大なるＡｌＧａＮ層７が第２の層に対応する。
【００１４】
ｐ型ポリシリコン層５は、平面形状が矩形状にパターニングされてＧａＮ層４上に形成され、そのｐ型ポリシリコン層５をマスクとした選択的な再成長により、ＧａＮ層４の上に順にＧａＮ層６及びＡｌＧａＮ層７が形成されている。ｐ型ポリシリコン層５はその縁部近くの表面のみがＧａＮ層６によって被覆され、ｐ型ポリシリコン層５の表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。
【００１５】
ｐ型ポリシリコン層５の長手方向縁部の上に、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）１４が位置している。ソース電極１２は、そのファセット１４の上側でＡｌＧａＮ層７にオーミック接触すると共に、ここからファセット１４を覆うようにしてファセット１４の下側のｐ型ポリシリコン層５にまで延在し、ＧａＮ層６及びＡｌＧａＮ層７から露出されたｐ型ポリシリコン層５の表面に接続している。したがって、ｐ型ポリシリコン層５はソース電極１２と電気的に接続されている。
【００１６】
ＡｌＧａＮ層７上において、ソース電極１２の側方にゲート電極１１が配置され、ゲート電極１１の側方（ソース電極１２の反対側の側方）にドレイン電極１３が配置されている。ゲート電極１１はＡｌＧａＮ層７とショットキー接触し、ドレイン電極１３はＡｌＧａＮ層７とオーミック接触している。
【００１７】
本実施形態に係る半導体装置１は、例えば、ＡｌＧａＮ層７とＧａＮ層６とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴ（High Electron Mobility Transistor）である。ｎ型のＡｌＧａＮ層７は電子供給層（または障壁層）として機能し、ノンドープ型のＧａＮ層６は電子走行層として機能する。ＡｌＧａＮ層７は空乏化され、ＧａＮ層６においてＡｌＧａＮ層７との界面付近の非常に薄い領域に２次元電子ガスが蓄積される。ゲート電極１１に加えるゲート電圧を変えると、その２次元電子ガスの濃度が増減し、その結果、ソース電極１２−ドレイン電極１３間に流れるドレイン電流が変化する。
【００１８】
本実施形態によれば、窒化物半導体層１０中に、ソース電極１２と接続されたｐ型ポリシリコン層５を設けたので、ゲート電極１１−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層５を介してソース電極１２に排出することができる。この結果、ソース電極１２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。このような高耐圧の半導体装置１はパワーデバイスとしての利用に好適である。
【００１９】
ｐ型ポリシリコン層５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置１の製造コスト低減を図れる。
【００２０】
また、特許文献１では、基板の全面にｐ型ＧａＮ層が積層される構成のため、動作時にドレイン電極に印加される電界がドレイン電極とｐ型ＧａＮ層との間にかかり、耐圧確保のためｐ型ＧａＮ層上の高抵抗のノンドープ型ＧａＮ層を厚めに形成する必要がある。ノンドープ型ＧａＮ層を厚くすることは、ＧａＮ層と基板材料との熱膨張率の差による「反り」や「クラック」などの発生原因となり得る。また、素子性能や歩留まりの低下、製造コストを高くする原因ともなり得る。
【００２１】
これに対して、本実施形態では、ｐ型ポリシリコン層５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。
【００２２】
また、第１の実施形態のｐ型ポリシリコン層５は、窒化物半導体層１０の中に完全に埋め込まれていないため、ｐ型ポリシリコン層５に含まれる不純物の窒化物半導体層１０への拡散（特に、実際の動作に寄与するＧａＮ層６及びＡｌＧａＮ層７への拡散）による特性変動や劣化を抑制できる。
【００２３】
次に、本実施形態に係る半導体装置１の製造方法の一例について説明する。
【００２４】
図３は、半導体装置１の製造工程の途中段階での平面図である。  
また、図４は、図３におけるＢ−Ｂ線断面図である。  
先ず、図３及び図４に示すように、基板２上にバッファ層として例えばＡｌＮ層３を１０ｎｍ積層し、さらにＡｌＮ層３上にやはりバッファ層としてＧａＮ層４を例えば１μｍ積層する。基板２は、例えば面方位が（０００１）である主面を有する半絶縁性のサファイア基板である。ＡｌＮ層３は、その基板２の主面上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長される。ＧａＮ層４は、ＡｌＮ層３上に同じくＭＯＣＶＤ法によりエピタキシャル成長される。なお、基板２としてはサファイア基板に限らず例えばＳｉＣ基板を用いてもよい。
【００２５】
次に、上記ＡｌＮ層３及びＧａＮ層４を積層させた基板２を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ（Chemical Vapor Deposition）法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は、例えばホウ素を不純物として含む。ホウ素は成膜時に、例えばＢ２Ｈ６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後にイオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは、例えば５０ｎｍである。
【００２６】
続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を、例えば、幅（図４における横方向寸法）が１０μｍ、長さが１ｍｍの矩形状にパターニングする。この矩形状のｐ型ポリシリコン層５の延在方向（長手方向）は任意でよい。
【００２７】
続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層５をマスクとして、下地結晶であるＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を２００ｎｍ再成長させる。このとき、ＧａＮ層４の表面においてｐ型ポリシリコン層５で覆われた部分のエピタキシャル成長は阻止され、ｐ型ポリシリコン層５で覆われていない部分にＧａＮ層６がエピタキシャル成長していく。ＧａＮ層６の膜厚がｐ型ポリシリコン層５の膜厚である５０ｎｍに達した時点で、ＧａＮ層６はｐ型ポリシリコン層５の長手方向縁部からｐ型ポリシリコン層５の表面上に乗り上がるようにして横方向成長するが、ｐ型ポリシリコン層５の幅は、ＧａＮ層６の膜厚（２００ｎｍ）より十分大きい１０μｍであるため、ＧａＮ層６が所望の膜厚（２００ｎｍ）まで成長しても、ｐ型ポリシリコン層５はＧａＮ層６によって埋められず、ｐ型ポリシリコン層５の表面の大部分は露出された状態となる。
【００２８】
続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、ｐ型ポリシリコン層５の表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７には、ｐ型ポリシリコン層５の表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット１４を内側面とする凹部１５が形成される。図３に示すように、凹部１５の開口を上面から見ると矩形状を呈しており、その長手方向はｐ型ポリシリコン層５の長手方向に沿っている。
【００２９】
次に、図１、２に示されるゲート、ソース、ドレインの各電極１１、１２、１３を形成する。各電極１１、１２、１３は、例えば真空蒸着及びリフトオフ法により形成される。
【００３０】
ソース電極１２は、図２に示すように、ファセット１４の近傍のＡｌＧａＮ層７上から、ファセット１４を経て、ｐ型ポリシリコン層５にまで広がって形成される。ソース電極１２は、下層側から順に例えばＴｉとＡｌを形成して構成される。ソース電極１２を形成した後アニール処理が施され、ソース電極１２はＡｌＧａＮ層７、ファセット１４及びｐ型ポリシリコン層５とオーミック接触される。ソース電極１２を上面側から見た形状は、図１に示すように、矩形状を呈し、その長手方向はｐ型ポリシリコン層５の長手方向に沿っている。ソース電極１２の長手方向長さは、凹部１５より露出するｐ型ポリシリコン層５の長手方向長さより短い。
【００３１】
ソース電極１２は、ＡｌＧａＮ層７上に形成される部分、ファセット１４上に形成される部分、およびｐ型ポリシリコン層５上に形成される部分が一体に同工程にて形成される。この方が生産効率は良いが、上記各部分を別工程で形成してもよい。また、この場合それら各部分は別材質であってもよい。
【００３２】
ソース電極１２の側方のＡｌＧａＮ層７上に、ソース電極１２から離間してゲート電極１１が形成される。ゲート電極１１も矩形状を呈し、その長手方向は、ｐ型ポリシリコン層５及びソース電極１２の長手方向に沿っている。ゲート電極１１は、ＡｌＧａＮ層７側から順に例えばＮｉとＡｕを形成して構成され、ＡｌＧａＮ層７とショットキー接触している。
【００３３】
ドレイン電極１３は、ソース電極１２との間でゲート電極１１を挟むように、ゲート電極１１から離間して、ＡｌＧａＮ層７上に形成される。ドレイン電極１３も矩形状を呈し、その長手方向は、ｐ型ポリシリコン層５、ソース電極１２及びゲート電極１１の長手方向に沿っている。ドレイン電極１３は、ＡｌＧａＮ層７側から順に例えばＴｉとＡｌを形成して構成される。ドレイン電極１３を形成した後アニール処理が施され、ドレイン電極１３はＡｌＧａＮ層７とオーミック接触される。
【００３４】
ゲート、ソース、ドレインの各電極１１、１２、１３の形成後には、図示しないが、各電極１１、１２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極１１、１２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極１１、１２、１３に配線層が接続される。
【００３５】
ゲート電極１１−ドレイン電極１３間のＡｌＧａＮ層７中に発生した正孔を排出するためのｐ型ポリシリコン層５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。さらに、ｐ型ポリシリコン層５を形成した後に行われるＧａＮ層６及びＡｌＧａＮ層７のエピタキシャル成長の温度（１１００℃程度）においても、ｐ型ポリシリコン層５は劣化することなく、かつｐ型ポリシリコン層５がＧａＮ層６及びＡｌＧａＮ層７の品質を劣化させることもない。
【００３６】
以上述べた本実施形態に係る半導体装置１の電気的特性の評価を行うため、例えば、ゲート電極１１の長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極１２とゲート電極１１間の長さを１μｍ、ゲート電極１１とドレイン電極１３間の長さを１０μｍとしたものを用意した。
【００３７】
このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１６０［ｍＳ／ｍｍ］、最大ドレイン電流は４００［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．３［ｍｍΩｃｍ２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。
【００３８】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。  
図５は、第２の実施形態に係る半導体装置２１の要部上面図である。  
また、図６は、図５におけるＣ−Ｃ線断面図である。
【００３９】
第２の実施形態に係る半導体装置２１は、第１の実施形態と同様に基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極１１、２２、１３と、パッド部２５ｂでもってソース電極２２と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン層２５と、を備える。
【００４０】
ｐ型ポリシリコン層２５は、矩形状のパッド部（第１の部分）２５ｂと、細長い線状を呈し、パッド部２５ｂの、ある１つの角部近傍からパッド部２５ｂの長尺辺に平行に延びる主部（第２の部分）２５ａと、を有する。主部２５ａは、ＧａＮ層６内に完全に埋め込まれている。パッド部２５ｂはその縁部近くの表面のみがＧａＮ層６によって被覆され、パッド部２５ｂの表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。
【００４１】
ソース電極２２は、図５に示すように、ＡｌＧａＮ層７上においてゲート電極１１の側方に配置され、実質的なソース電極として機能する主部２２ａと、その主部２２ａからｐ型ポリシリコン層２５のパッド部２５ｂ側に向けて延びている接続部２２ｂと、を有する。ｐ型ポリシリコン層２５の主部２５ａは、ソース電極２２の主部２２ａの下に配置されている。ソース電極２２の接続部２２ｂは、ＧａＮ層６及びＡｌＧａＮ層７に形成された凹部１６より露出するｐ型ポリシリコン層２５のパッド部２５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層２５は、ソース電極２２と電気的に接続されている。
【００４２】
第２の実施形態においても、窒化物半導体層１０中に、ソース電極２２と接続されたｐ型ポリシリコン層２５を設けたので、ゲート電極１１−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層２５の主部２５ａ及びソース電極２２と接続されたパッド部２５ｂを介してソース電極２２に排出することができる。この結果、ソース電極２２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。
【００４３】
ｐ型ポリシリコン層２５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置２１の製造コスト低減を図れる。
【００４４】
さらに、ｐ型ポリシリコン層２５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層２５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。これにより、ノンドープ型ＧａＮ層を厚くすることによる、反りやクラックの発生、製造コストアップなどを抑えることができる。
【００４５】
次に、第２の実施形態に係る半導体装置２１の製造方法の一例について説明する。
【００４６】
先ず、第１の実施形態と同様、ＭＯＣＶＤ法により、基板２上に、ＡｌＮ層３、ＧａＮ層４を順にエピタキシャル成長させる。例えば、ＡｌＮ層３の厚さは１０ｎｍであり、ＧａＮ層４の厚さは５００ｎｍである。
【００４７】
次に、基板２上にＡｌＮ層３及びＧａＮ層４が積層された基体を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は、例えばホウ素を不純物として含む。ホウ素は成膜時に、例えばＢ２Ｈ６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後に、イオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは、例えば１０ｎｍである。
【００４８】
続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を所望の形状にパターニングする。  
図７は、パターニングされたｐ型ポリシリコン層２５の平面形状を表す模式図である。同図においては、ｐ型ポリシリコン層２５の輪郭が波線で表されている。ｐ型ポリシリコン層２５は、矩形状のパッド部２５ｂと、細長い線状を呈し、パッド部２５ｂのある１つの角部近傍からパッド部２５ｂの長尺辺に平行に延びる主部２５ａとを有する。パッド部２５ｂの長尺辺の長さは２０μｍ、短尺辺の長さ（第１の方向にみた幅）は１０μｍである。主部２５ａの第１の方向にみた幅（短手方向長さ）は０．５μｍである。主部２５ａは、ＧａＮ結晶の＜１−１００＞方向に対して平行に延在している。
【００４９】
続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層２５をマスクとして、ＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を１μｍ再成長させる。このとき、ｐ型ポリシリコン層２５の主部２５ａはＧａＮ結晶の＜１−１００＞方向に対して平行に延在しているため、ＧａＮ層６が主部２５ａの幅方向（短手方向）に成長する速度は、ＧａＮ層４の主面（面方位が（０００１））に垂直な方向（主部２５ａの厚さ方向）に成長する速度の約２倍となる。したがって、ＧａＮ層６がＧａＮ層４上に厚さ１μｍ成長する間に、主部２５ａ上では長手方向の両縁部から乗り上げるようにして成長したＧａＮ層６が合体する。
図８は、図７におけるＤ−Ｄ線断面図である。  
また、図９は、図７におけるＥ−Ｅ線断面図である。  
図９に表したように、主部２５ａは、ＧａＮ層６内に完全に埋め込まれる。
【００５０】
他方、パッド部２５ｂの幅方向寸法（１０μｍ）は、ＧａＮ層６の厚さ（１μｍ）に対して十分大きいため、ＧａＮ層６の横方向成長はパッド部２５ｂ表面上に少し乗り上げた程度にしか進まず、パッド部２５ｂはＧａＮ層６に埋め込まれない。すなわち、図８に示すように、パッド部２５ｂの表面は大部分が露出された状態となる。
【００５１】
続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、図８に示すように、ｐ型ポリシリコン層２５のパッド部２５ｂの表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７においてパッド部２５ｂ上に対応する部分には、パッド部２５ｂの表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）を内側面とする凹部１６が形成される。図７に示すように、凹部１６の開口を上面から見ると矩形状を呈している。
【００５２】
次に、図５、６に示されるゲート、ソース、ドレインの各電極１１、２２、１３を形成する。各電極１１、２２、１３は真空蒸着及びリフトオフ法により形成される。
【００５３】
第２の実施形態におけるソース電極２２は、図５に示すように、ＡｌＧａＮ層７上においてゲート電極１１の側方に配置される主部２２ａと、主部２２ａからｐ型ポリシリコン層２５のパッド部２５ｂ側に向けて延びている接続部２２ｂとを有する。ｐ型ポリシリコン層２５の主部２５ａは、ソース電極２２の主部２２ａの下に配置される。ソース電極２２の接続部２２ｂは、ＧａＮ層６及びＡｌＧａＮ層７の凹部１６より露出するｐ型ポリシリコン層２５のパッド部２５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層２５は、ソース電極２２と電気的に接続される。
【００５４】
ソース電極２２は、主部２２ａと、接続部２２ｂとが一体に同工程にて形成される。この方が生産効率は良いが、上記各部を別工程で形成してもよい。また、この場合それら各部は別材質であってもよい。
【００５５】
ゲート、ソース、ドレインの各電極１１、２２、１３の形成後には、図示しないが、各電極１１、２２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極１１、２２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極１１、２２、１３に配線層が接続される。
【００５６】
なお、ｐ型ポリシリコン層２５において、ソース電極２２と接続するための露出された表面を得る方法として、ｐ型ポリシリコン層２５をＧａＮ層６及びＡｌＧａＮ層７で完全に埋めてからＧａＮ層６及びＡｌＧａＮ層７に選択的なエッチングを行い開口をあけて、ｐ型ポリシリコン層２５の表面を露出させるようにしてもよい。
【００５７】
ただし、ＧａＮ層６及びＡｌＧａＮ層７の良好な結晶性を確保するためには、これらのエピタキシャル成長の前に形成されるｐ型ポリシリコン層２５の厚さを可能な限り薄くする必要があり、ｐ型ポリシリコン層２５が薄いとＧａＮ層６及びＡｌＧａＮ層７のエッチングの際にｐ型ポリシリコン層２５もエッチングしてしまう可能性がある。これを防ぐには高精度のエッチング制御性が要求され、生産コストの上昇をきたす。
【００５８】
これに対して、本実施形態では、ｐ型ポリシリコン層２５の少なくとも一部の平面寸法を、ＧａＮ層６が所望の膜厚に達するまでの横方向成長の長さよりも大きくすることで、エッチングを用いずに、ＧａＮ層６の形成後に自然にｐ型ポリシリコン層２５の一部が露出された状態を得ることができる。したがって、薄いｐ型ポリシリコン層２５を得ることに困難性がない。
【００５９】
以上述べた第２の実施形態に係る半導体装置２１の電気的特性の評価を行うため、例えば、ゲート電極１１の長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極２２の主部２２ａとゲート電極１１間の長さを１μｍ、ゲート電極１１とドレイン電極１３間の長さを１０μｍとしたものを用意した。
【００６０】
このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１９０［ｍＳ／ｍｍ］、最大ドレイン電流は４５０［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２［ｍｍΩｃｍ２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。
【００６１】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。なお、上記第１、第２の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。  
図１０は、第３の実施形態に係る半導体装置３１の要部上面図である。  
また、図１１は、図１０におけるＦ−Ｆ線断面図である。
【００６２】
第３の実施形態に係る半導体装置３１は、第１、第２の実施形態と同様に基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極４１、３２、１３と、パッド部３５ｂでもってゲート電極４１と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン層３５と、を備える。
【００６３】
ｐ型ポリシリコン層３５は、矩形状のパッド部（第１の部分）３５ｂと、細長い線状を呈し、パッド部３５ｂの、ある１つの角部近傍からパッド部３５ｂの長尺辺に平行に延びる主部（第２の部分）３５ａと、を有する。主部３５ａはＧａＮ層６内に完全に埋め込まれ、ゲート電極４１の主部４１ａの下に位置している。パッド部３５ｂはその縁部近くの表面のみがＧａＮ層６によって被覆され、パッド部３５ｂの表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。
【００６４】
ゲート電極４１は、図１０に示すように、ＡｌＧａＮ層７上においてソース電極３２とドレイン電極１３との間に位置し、実質的なゲート電極として機能する主部４１ａと、その主部４１ａからｐ型ポリシリコン層３５のパッド部３５ｂ側に向けて延びている接続部４１ｂと、を有する。ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａの延在方向（長手方向）に沿って、ゲート電極４１の主部４１ａの下に配置されている。具体的には、ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａとの間で、動作層（ドレイン電流が流れるチャネルが形成される層）を挟むようにＧａＮ層６中に埋め込まれている。
【００６５】
ゲート電極４１の接続部４１ｂは、動作層より外れた領域にて、ＧａＮ層６及びＡｌＧａＮ層７に形成された凹部１７より露出するｐ型ポリシリコン層３５のパッド部３５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層３５は、ソース電極４１と電気的に接続されている。
【００６６】
第３の実施形態では、窒化物半導体層１０中に、ゲート電極４１と接続されたｐ型ポリシリコン層３５を設けたので、ゲート電極４１の主部４１ａ−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層３５の主部３５ａ及びパッド部３５ｂを介してゲート電極４１に排出することができる。この結果、ソース電極３２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。
【００６７】
ｐ型ポリシリコン層３５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置３１の製造コスト低減を図れる。
【００６８】
また、ｐ型ポリシリコン層３５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層３５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。これにより、ノンドープ型ＧａＮ層を厚くすることによる、反りやクラックの発生、製造コストアップなどを抑えることができる。
【００６９】
ＡｌＧａＮ／ＧａＮ系ＨＥＭＴはパワーデバイスとしての用途に好適であるが、この場合、低消費電力なノーマリオフ型が好ましい。第３の実施形態では、実質的なゲートとして機能するゲート電極４１の主部４１ａの下に、動作層を挟んで、ｐ型ポリシリコン層３５の主部３５ａが配置され、そのｐ型ポリシリコン層３５の主部３５ａはゲート電極４１と電気的に接続されている。したがって、いわゆる縦型の「ダブルゲート構造」となっており、ｐ型ポリシリコン層３５の主部３５ａによって、ゲート電極下の層を下側からも空乏化させることができる。これにより、ゲート電圧が０Ｖですでにピンチオフが起こりチャネルがつぶれた状態となるノーマリオフ型を実現できる。
【００７０】
なお、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴにてノーマリオフ型を実現する比較例として、ＡｌＧａＮ層にエッチングによりリセスを形成し、ゲート電極直下のＡｌＧａＮ層の膜厚を薄くすることで、ピエゾ分極効果を減少させ、チャネルのキャリアを空乏化させるものがある。しかし、現在のエッチング技術では、非常に薄いＡｌＧａＮの膜厚を精度良くかつ再現性良く得ることが困難である。
【００７１】
また、他の比較例として、エッチングを使わずに、ＡｌＧａＮ層の膜厚を結晶成長段階で薄く制御することが考えられる。ＭＯＣＶＤ法などの結晶成長技術を用いれば制御可能な厚さではあるが、この場合、ソースからドレインにかけてすべてチャネルが空乏化するためデバイスのオン抵抗は大幅に増加してしまう。
【００７２】
これに対して、第３の実施形態では、ＡｌＧａＮ層７を薄くすることによってノーマリオフ型を実現するのではなく、上述したようにダブルゲート構造によってノーマリオフ型を実現している。したがって、ＡｌＧａＮ層７の精密な膜厚制御は必要なく、生産性の低下を防げる。さらに、ＡｌＧａＮ層７全体が薄くなることによるオン抵抗の増大も防げる。
【００７３】
次に、第３の実施形態に係る半導体装置３１の製造方法の一例について説明する。
【００７４】
先ず、第１、第２の実施形態と同様、ＭＯＣＶＤ法により、基板２上に、ＡｌＮ層３、ＧａＮ層４を順にエピタキシャル成長させる。例えば、ＡｌＮ層３の厚さは１０ｎｍであり、ＧａＮ層４の厚さは５００ｎｍである。
【００７５】
次に、上記ＡｌＮ層３及びＧａＮ層４を積層させた基板２を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は例えばホウ素を不純物として含む。ホウ素は成膜時に例えばＢ２Ｈ６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後にイオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは例えば１０ｎｍである。
【００７６】
続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を所望の形状にパターニングする。  
図１２は、パターニングされたｐ型ポリシリコン層３５の平面形状を表す模式図である。すなわち、同図においては、ｐ型ポリシリコン層２５の平面形状の輪郭が波線で示されている。ｐ型ポリシリコン層３５は、矩形状のパッド部３５ｂと、細長い線状を呈し、パッド部３５ｂのある１つの角部近傍からパッド部３５ｂの長尺辺に平行に延びる主部３５ａとを有する。パッド部３５ｂの長尺辺の長さは２０μｍ、短尺辺の長さ（第１の方向にみた幅）は１０μｍである。主部３５ａの第１の方向にみた幅（短手方向長さ）は０．５μｍである。主部３５ａは、ＧａＮ結晶の＜１−１００＞方向に対して平行に延在している。
【００７７】
続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層３５をマスクとして、ＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を１μｍ再成長させる。このとき、ｐ型ポリシリコン層３５の主部３５ａはＧａＮ結晶の＜１−１００＞方向に対して平行に延在しているため、ＧａＮ層６が主部３５ａの幅方向（短手方向）に成長する速度は、ＧａＮ層４の主面（面方位が（０００１））に垂直な方向（主部３５ａの厚さ方向）に成長する速度の約２倍となる。したがって、ＧａＮ層６がＧａＮ層４上に厚さ１μｍ成長する間に、主部３５ａ上では長手方向の両縁部から乗り上げるようにして成長したＧａＮ層６が合体する。
図１３は、図１２におけるＧ−Ｇ線断面図である。  
また、図１４は、図１２におけるＨ−Ｈ線断面図である。  
図１４に表したように、主部３５ａは、ＧａＮ層６内に完全に埋め込まれる。
【００７８】
他方、パッド部３５ｂの幅方向寸法（１０μｍ）は、ＧａＮ層６の厚さ（１μｍ）に対して十分大きいため、ＧａＮ層６の横方向成長はパッド部３５ｂ表面上に少し乗り上げた程度にしか進まず、パッド部３５ｂはＧａＮ層６に埋め込まれない。すなわち、図１３に示すように、パッド部３５ｂの表面は大部分が露出された状態となる。
【００７９】
続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、図１３に示すように、ｐ型ポリシリコン層３５のパッド部３５ｂの表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７においてパッド部３５ｂ上に対応する部分には、パッド部３５ｂの表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）を内側面とする凹部１７が形成される。図１２に示すように、凹部１７の開口を上面から見ると矩形状を呈している。
【００８０】
次に、図１０、１１に示されるゲート、ソース、ドレインの各電極４１、３２、１３を形成する。各電極４１、３２、１３は真空蒸着及びリフトオフ法により形成される。
【００８１】
第３の実施形態におけるゲート電極４１は、ＡｌＧａＮ層７上においてソース電極３２とドレイン電極１３との間に位置する主部４１ａと、主部４１ａからｐ型ポリシリコン層３５のパッド部３５ｂ側に向けて延びている接続部４１ｂとを有する。ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａとの間で、動作層（ドレイン電流が流れるチャネルが形成される層）を挟むようにＧａＮ層６中に埋め込まれている。ゲート電極４１の接続部４１ｂは、動作層から外れた領域にて、ＧａＮ層６及びＡｌＧａＮ層７の凹部１７より露出するｐ型ポリシリコン層３５のパッド部３５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層３５は、ゲート電極４１と電気的に接続される。
【００８２】
ゲート電極４１は、主部４１ａと、接続部４１ｂとが一体に同工程にて形成される。この方が生産効率は良いが、上記各部を別工程で形成してもよい。また、この場合それら各部は別材質であってもよい。
【００８３】
ゲート、ソース、ドレインの各電極４１、３２、１３の形成後には、図示しないが、各電極４１、３２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極４１、３２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極４１、３２、１３に配線層が接続される。
【００８４】
なお、ｐ型ポリシリコン層３５において、ゲート電極４１と接続するための露出された表面を得る方法として、ｐ型ポリシリコン層３５をＧａＮ層６及びＡｌＧａＮ層７で完全に埋めてからＧａＮ層６及びＡｌＧａＮ層７に選択的なエッチングを行い開口をあけて、ｐ型ポリシリコン層３５の表面を露出させるようにしてもよい。
【００８５】
ただし、ＧａＮ層６及びＡｌＧａＮ層７の良好な結晶性を確保するためには、これらのエピタキシャル成長の前に形成されるｐ型ポリシリコン層３５の厚さを可能な限り薄くする必要があり、ｐ型ポリシリコン層３５が薄いとＧａＮ層６及びＡｌＧａＮ層７のエッチングの際にｐ型ポリシリコン層３５もエッチングしてしまう可能性がある。これを防ぐには高精度のエッチング制御性が要求され、生産コストの上昇をきたす。
【００８６】
これに対して、本実施形態では、ｐ型ポリシリコン層３５の少なくとも一部の平面寸法を、ＧａＮ層６が所望の膜厚に達するまでの横方向成長の長さよりも大きくすることで、エッチングを用いずに、ＧａＮ層６の形成後に自然にｐ型ポリシリコン層３５の一部が露出された状態を得ることができる。したがって、薄いｐ型ポリシリコン層３５を得ることに困難性がない。
【００８７】
以上述べた第３の実施形態に係る半導体装置３１の電気的特性の評価を行うため、例えば、ゲート電極４１の主部４１ａの長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極３２とゲート電極４１の主部４１ａ間の長さを１μｍ、ゲート電極４１の主部４１ａとドレイン電極１３間の長さを１０μｍとしたものを用意した。
【００８８】
このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１６０［ｍＳ／ｍｍ］、最大ドレイン電流は４００［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．３［ｍｍΩｃｍ２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。さらに、ピンチオフ電圧Ｖｐは０．５［Ｖ］となり、ノーマリオフ型であることが確認できた。
【００８９】
［第４の実施形態］
次に、本発明の第４の実施の形態について説明する。  
図１５は、本発明の第４の実施形態に係る半導体装置の要部断面図である。同図は、上述した第３の実施形態における図１１に対応する。すなわち、第４の実施形態では、ＧａＮ層６中に埋め込まれるｐ型ポリシリコン層３５の主部３５ａの表面及び側面を覆うキャップ層５７が設けられている。
【００９０】
これにより、ｐ型ポリシリコン層３５に含まれる不純物（例えばホウ素）が、ＧａＮ層６やＡｌＧａＮ層７に拡散するのを抑制でき、ＧａＮ層６やＡｌＧａＮ層７の品質低下を防げる。キャップ層５７としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。また、ｐ型ポリシリコン層３５が不純物としてホウ素を含む場合には、ホウ素の拡散を抑制する点において効果がある窒素原子を膜中に含むものが好ましい。
【００９１】
キャップ層５７は、例えばＣＶＤ法により形成される。あるいは、ｐ型ポリシリコン層３５の主部３５ａ表面を熱酸化させる方法により形成してもよい。また、キャップ層５７をｐ型ポリシリコン層３５の主部３５ａの底面に形成してもよい。キャップ層５７は、第２の実施形態においてＧａＮ層６中に埋め込まれたｐ型ポリシリコン層２５の主部２５ａにも適用可能である。
【００９２】
以上本発明の実施形態について説明したが、本発明はそれら実施形態に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００９３】
本発明は、図１６に示すように、ゲート電極１１とＡｌＧａＮ層７との間にゲート絶縁膜５５を介在させた、ＭＩＳ（metal-insulator-semiconductor）構造の半導体装置にも適用可能である。ゲート絶縁膜５５の材料としては、ＳｉＮ、ＡｌＮ、ＳｉＯ２などが一例として挙げられる。もちろん、図６、１１に示される第２、第３の実施形態における各ゲート電極１１、４１とＡｌＧａＮ層７との間に同様なゲート絶縁膜を介在させてもよい。
【００９４】
また、第２の実施形態の図５に対応する図１７に示すように、ｐ型ポリシリコン層４５とソース電極４２との接触面積を増やせば、図５の場合に比べてｐ型ポリシリコン層４５とソース電極４２間の低抵抗化が図れる。図１７において、ｐ型ポリシリコン層４５は、線状の主部４５ａの両端にそれぞれ、ＧａＮ層６及びＡｌＧａＮ層７から露出されたパッド部４５ｂ、４５ｃが設けられ、それらパッド部４５ｂ、４５ｃにソース電極４２が接触している。なお、ゲート電極とｐ型ポリシリコン層との接続に関しても同様なことが言える。
【００９５】
また、窒化物半導体層の材料としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、ＡｌＩｎＧａＮＰなどが一例として挙げられる。
なお、本願明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において、組成比ｘ及びｙをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係る半導体装置の要部上面図である。
【図２】図１におけるＡ−Ａ線断面図である。
【図３】図１における各電極形成前の上面図である。
【図４】図３におけるＢ−Ｂ線断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の要部上面図である。
【図６】図５におけるＣ−Ｃ線断面図である。
【図７】図５における各電極形成前の上面図である。
【図８】図７におけるＤ−Ｄ線断面図である。
【図９】図７におけるＥ−Ｅ線断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置の要部上面図である。
【図１１】図１０におけるＦ−Ｆ線断面図である。
【図１２】図１０における各電極形成前の上面図である。
【図１３】図１２におけるＧ−Ｇ線断面図である。
【図１４】図１２におけるＨ−Ｈ線断面図である。
【図１５】本発明の第４の実施形態に係る半導体装置の要部断面図である。
【図１６】本発明をＭＩＳ型半導体装置に適用した具体例の要部断面図である。
【図１７】ｐ型ポリシリコン層のパッド部を２つ設けた具体例の要部平面図である。
【符号の説明】
【００９７】
１  半導体装置
２  基板
３  ＡｌＮ層
４  ＧａＮ層
５  ｐ型ポリシリコン層
６  ＧａＮ層
７  ＡｌＧａＮ層
１０  窒化物半導体層
１１  ゲート電極
１２  ソース電極
１３  ドレイン電極
２１  半導体装置
２２  ソース電極
２５  ｐ型ポリシリコン層
３１  半導体装置
３２  ソース電極
３５  ｐ型ポリシリコン層
４１  ゲート電極
４２  ソース電極
４５  ｐ型ポリシリコン層
５５  ゲート絶縁膜
５７  キャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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