(57)【要約】【課題】２個以上の半導体チップをスタック型に一体化しても段切れを抑制でき、導電性ポストの高さのばらつきを低減できるＳｉＰ形態の半導体装置及び製造方法を提供する。【解決手段】半導体を含んでパッケージ化された半導体装置であって、基板１０に、能動素子が形成された第１半導体チップ１３がマウントされ、第１半導体チップ１３の外周において基板１０に段差緩和樹脂層（第１樹脂層１２）が形成されて、能動素子が形成された第２半導体チップ２１が第１半導体チップ１３の上方に積層してマウントされている構成とする。【選択図】図１
2007318059.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化された半導体装置であって、
基板と、
能動素子が形成され、前記基板にマウントされた第１半導体チップと、
前記第１半導体チップの外周において前記基板に形成された段差緩和樹脂層と、
能動素子が形成され、前記第１半導体チップの上方に積層してマウントされた第２半導体チップと
を有する半導体装置。
【請求項２】
前記段差緩和樹脂層を含み、前記基板に樹脂層が積層して形成された絶縁層を有し、
前記第１半導体チップ及び前記第２半導体チップが前記絶縁層中に埋め込まれている
請求項１に記載の半導体装置。
【請求項３】
前記絶縁層中に埋め込まれて前記第１半導体チップ及び前記第２半導体チップに接続して形成された配線層を有する
請求項２に記載の半導体装置。
【請求項４】
前記段差緩和樹脂層と前記第１半導体チップの間に間隙が設けられており、
前記間隙に前記段差緩和樹脂層より上層の樹脂層の樹脂が埋め込まれている
請求項１に記載の半導体装置。
【請求項５】
前記段差緩和樹脂層が前記第１半導体チップの側面に接して形成されている
請求項１に記載の半導体装置。
【請求項６】
前記配線層の上層に前記配線層に接続して形成された導電性ポストと、
前記導電性ポストの間隙における前記絶縁層の上層に形成されたバッファ層と、
前記導電性ポストの上層に前記バッファ層の表面から突出して形成された突起電極と
をさらに有する請求項２に記載の半導体装置。
【請求項７】
半導体を含んでパッケージ化された半導体装置の製造方法であって、
基板に、能動素子が形成された第１半導体チップをマウントする工程と、
前記基板に、前記第１半導体チップの外周領域において段差緩和樹脂層を形成する工程と、
前記第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする工程と
を有する半導体装置の製造方法。
【請求項８】
前記段差緩和樹脂層を形成する工程を含み、前記基板に樹脂層を積層して絶縁層を形成する工程をさらに有し、
前記第１半導体チップおよび前記第２半導体チップを前記絶縁層中に埋め込んで形成する
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁層中に埋め込んで、前記第１半導体チップ及び前記第２半導体チップに接続して配線層を形成する工程をさらに有する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記段差緩和樹脂層を形成する工程において、前記第１半導体チップの搭載領域から間隙を設けて形成し、
前記第１半導体チップをマウントする工程において、前記段差緩和樹脂層の前記第１半導体チップの搭載領域に臨む側面から所定の間隙をもって、前記第１半導体チップ搭載領域に前記第１半導体チップをマウントし、
前記間隙に樹脂が埋め込む工程をさらに有する
請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記段差緩和樹脂層を形成する工程が、前記基板に前記第１半導体チップをマウントする工程の後における、マウントされた前記第１半導体チップを被覆して全面に段差緩和用樹脂層を形成する工程と、前記第１半導体チップ上に形成された部分の段差緩和用樹脂層を除去して、段差緩和樹脂層とする工程とを含む
請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記配線層の上層に前記配線層に接続して導電性ポストを形成する工程と、
前記導電性ポストの間隙における前記絶縁層の上層にバッファ層を形成する工程と、
前記導電性ポストの上層に前記バッファ層の表面から突出して突起電極を形成する工程と
をさらに有する請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００５】
例えば、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化する場合、有機基板の表裏両側にアナログ、デジタルチップをそれぞれ実装する構成が知られている。
しかし、この構造では基板のスルーホールと片側に外部電極の形成が必要で全体の厚さが厚くなり薄型化は行えない。
【０００６】
そこで、上記のようなＳｉＰ形態の半導体装置として、上記のような能動素子を含むチップを２個以上含んで一体化した半導体装置が開発されており、例えば２つの半導体チップを同一平面に平置きした構造が取られる。
しかしながら、この構造ではサイズが大きくなり小型化の要求を満足しない。
【０００７】
そこで、２つの半導体チップをスタックして配置した構造の半導体装置が開発され、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００８】
図２８は上記のような２つの半導体チップをスタックしてパッケージ化したＳｉＰ形態の半導体装置である。
シリコン基板１００上に、例えば、酸化シリコンからなる下地絶縁膜１０１が形成され、能動素子が形成された第１半導体チップ１０２がマウントされている。第１半導体チップ１０２は、半導体本体部分１０２ａの回路面にパッド１０２ｂが形成され、パッド１０２ｂを除く領域は酸化シリコンなどの保護層１０２ｃで覆われた構成であり、ダイアタッチフィルム１０２ｄにより、パッド１０２ｂの形成面が基板１００と反対側を向くようにしてマウントされている。
【０００９】
例えば、第１半導体チップ１０２を被覆してポリイミド樹脂などからなる第１絶縁層１０３が形成され、第１半導体チップ１０２のパッド１０２ｂに達する開口部１０３ａが形成されており、開口部１０３ａ内に埋め込まれて、第１半導体チップ１０２のパッド１０２ｂに接続するプラグ部分と一体になって、第１絶縁層１０３上にＴｉＣｕなどのシード層１０４及び銅層１０５からなる第１配線が形成されている。
【００１０】
また、例えば、第１配線を被覆してポリイミド樹脂などからなる第２絶縁層１０６が形成され、第１配線に達する開口部１０６ａが形成されており、開口部１０６ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第２絶縁層１０６上にＴｉＣｕなどのシード層１０７及び銅層１０８からなる第２配線が形成され、さらに第２配線上に導電性ポスト１０９が形成されている。
【００１１】
また、第１半導体チップ１０２の上方であって、第２絶縁層１０６の上層に、能動素子が形成された第２半導体チップ１１０がマウントされている。第２半導体チップ１１０は、半導体本体部分１１０ａの回路面にパッド１１０ｂが形成され、パッド１１０ｂを除く領域は酸化シリコンなどの保護層１１０ｃで覆われた構成であり、ダイアタッチフィルム１１０ｄにより、パッド１１０ｂの形成面が基板１００と反対側を向くようにしてマウントされている。
【００１２】
また、例えば、導電性ポスト１０９、第２配線及び第２半導体チップ１１０を被覆して、ポリイミド樹脂などからなる第３絶縁層１１１が形成され、導電性ポスト１０９及び第２半導体チップ１１０のパッド１１０ｂに達する開口部１１１ａが形成されており、開口部１１１ａ内に埋め込まれて、導電性ポスト１０９及び第２半導体チップ１１０のパッド１１０ｂに接続するプラグ部分と一体になって、第３絶縁層１１１上にＴｉＣｕなどのシード層１１２及び銅層１１３からなる第３配線が形成されている。
【００１３】
また、第３配線に接続して、銅などからなる導電性ポスト１１４が形成されており、導電性ポスト１１４の間隙における第３絶縁層１１１の上層に、ポリアミドイミド樹脂などからなる絶縁性のバッファ層１１５が形成され、バッファ層１１５の表面において導電性ポスト１１４に接続するようにバンプ（突起電極）１１６が形成されている。
【００１４】
上記の従来例に係る半導体装置において、チップ上とそれ以外部分での段差がチップ１つのみの場合に比べ２倍以上になる。従って、半導体チップ上に再配線層を形成してＳｉＰ形態の半導体装置とする場合、再配線層形成の形成工程におけるレジスト膜などのカバレージが悪くなってしまい、段切れを起こして再配線の形成が困難となる場合があり、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さがパッケージ位置で異なってしまうことに起因して応力緩和機能が不十分となるおそれがある。
【特許文献１】特開２００３−１２４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、ＳｉＰ形態の半導体装置において２個以上の半導体チップをスタック型に一体化する場合に、段切れを抑制し、実装基板に実装したときの実装基板との間に生じる応力を緩和する機能を確保することが困難である点である。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板と、能動素子が形成され、前記基板にマウントされた第１半導体チップと、前記第１半導体チップの外周において前記基板に形成された段差緩和樹脂層と、能動素子が形成され、前記第１半導体チップの上方に積層してマウントされた第２半導体チップとを有する。
【００１７】
上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板に、能動素子が形成された第１半導体チップがマウントされ、第１半導体チップの外周において基板に段差緩和樹脂層が形成されている。また、能動素子が形成された第２半導体チップが第１半導体チップの上方に積層してマウントされている。
【００１８】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に、能動素子が形成された第１半導体チップをマウントする工程と、前記基板に、前記第１半導体チップの外周領域において段差緩和樹脂層を形成する工程と、前記第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に能動素子が形成された第１半導体チップをマウントし、また、基板に第１半導体チップの外周領域において段差緩和樹脂層を形成する。さらに、第１半導体チップの上方に積層して、能動素子が形成された第２半導体チップをマウントする。
【発明の効果】
【００２０】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、第１半導体チップの外周において基板に段差緩和樹脂層が形成されており、第１半導体チップに起因する段差が緩和され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００２１】
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置において、第１半導体チップの外周領域において基板に段差緩和樹脂層を形成するので、第１半導体チップに起因する段差が緩和され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制して、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなり、膜厚が３００ｎｍ程度の下地絶縁膜１１が形成されている。
例えば、下地絶縁膜１１の上層の半導体チップ搭載領域を除く領域において、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなり、段差緩和樹脂層である第１樹脂層１２が形成されている。
【００２４】
第１樹脂層１２には、下地絶縁膜１１にまで達し、第１半導体チップを搭載するための開口部１２ａが形成されている。
開口部１２ａの深さ、即ち第１樹脂層１２の膜厚は、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とする。また、開口部１２ａの広さは、半導体チップを埋め込んだときの半導体チップの側面と開口部１２ａの内壁面の間隔が３０μｍ程度となるように、半導体チップの広さより若干広く形成されていることが好ましい。
【００２５】
上記の開口部１２ａ内の下地絶縁膜１１上に、例えば、能動素子が形成された回路面を有する第１半導体チップ１３がマウントされている。第１半導体チップ１３の板厚は、例えば２５〜５０μｍ程度である。第１半導体チップ１３は、半導体本体部分１３ａの回路面にパッド１３ｂが形成され、パッド１３ｂを除く領域は酸化シリコンなどの保護層１３ｃで覆われた構成であり、例えば１０μｍ程度の膜厚のダイアタッチフィルム１３ｄにより、フェースアップで、即ち、パッド１３ｂの形成面が上面を向くようにしてマウントされている。
【００２６】
以上のようにして、能動素子が形成された第１半導体チップ１３がシリコン基板１０にマウントされ、第１半導体チップ１３の外周においてシリコン基板１０に第１樹脂層１２が形成された構成となっている。
【００２７】
例えば、第１樹脂層１２の開口部１２ａ内を埋め込み、第１半導体チップ１３を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層１４が形成されている。
第２樹脂層１４には、第１半導体チップ１３のパッド１３ｂに達する開口部１４ａが形成されている。
上記の開口部１４ａ内に埋め込まれて、第１半導体チップ１３のパッド１３ｂに接続するプラグ部分と一体になって、第２樹脂層１４上にＴｉＣｕなどのシード層１５及び銅層１７からなる第１配線が形成されている。
また、例えば、第１配線上には導電性ポスト１９が形成されている。
【００２８】
また、例えば、第１半導体チップ１３の上方であって、第１配線及び第２樹脂層１４の上層における第２半導体チップ搭載領域を除く領域において、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第３樹脂層２０が形成されている。
第３樹脂層２０には、導電性ポスト１９の上面に達する開口部２０ａと、第１配線及び第２樹脂層１４にまで達し、第２半導体チップを搭載するための開口部２０ｂが形成されている。
【００２９】
例えば、開口部２０ｂの深さ、即ち第３樹脂層２０の膜厚は、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とする。また、開口部２０ｂの広さは、半導体チップを埋め込んだときの半導体チップの側面と開口部２０ｂの内壁面の間隔が３０μｍ程度となるように、半導体チップの広さより若干広く形成されていることが好ましい。
【００３０】
また、例えば、第１半導体チップ１３の上方であって、第２樹脂層１４の上層あるいはその上層に形成された第１配線の上層に、能動素子が形成された回路面を有する第２半導体チップ２１がマウントされている。第２半導体チップ２１の板厚は、例えば２５〜５０μｍ程度である。第２半導体チップ２１は、半導体本体部分２１ａの回路面にパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンなどの保護層２１ｃで覆われている構成であり、ダイアタッチフィルム２１ｄにより、フェースアップで、即ち、パッド２１ｂの形成面が上面を向くようにしてマウントされている。
導電性ポスト１９の高さは、例えば第２半導体チップ２１の表面の高さと同程度となっていることが好ましい。
【００３１】
また、例えば、第３樹脂層２０の開口部２０ｂ内を埋め込み、第２半導体チップ２１を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第４樹脂層２２が形成されている。
第４樹脂層２２には、導電性ポスト１９の上面及び第２半導体チップ２１のパッド２１ｂに達する開口部２２ａが形成されている。
上記の開口部２２ａ内に埋め込まれて、導電性ポスト１９の上面及び第２半導体チップ２１のパッド２１ｂに接続するプラグ部分と一体になって、第４樹脂層２２上にＴｉＣｕなどのシード層２３及び銅層２５からなる第２配線が形成されている。
【００３２】
また、第２配線に接続して、銅などからなる導電性ポスト２７が形成されている。
導電性ポスト２７の間隙における第２樹脂層２２の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２８が形成されている。
さらに、バッファ層２８の表面において導電性ポスト２７に接続するようにバンプ（突起電極）２９が形成されている。
【００３３】
上記の本実施形態の半導体装置において、第１半導体チップ１３は、例えばデジタルチップであり、一方、第２半導体チップ２１は、例えばアナログチップである。
シリコン基板１０に、段差緩和樹脂層である第１樹脂層１２、第２樹脂層１４、第３樹脂層２０及び第４樹脂層２２などが積層して絶縁層が形成されており、上記の第１半導体チップ１３及び第２半導体チップ２１が絶縁層中に埋め込まれている。
また、第１配線及び第２配線などからなる配線層が、第１半導体チップ１３及び第２半導体チップ２１などに接続して形成され、絶縁層中に埋め込まれている。
【００３４】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、シリコン基板にマウントされた第１半導体チップの外周において段差緩和樹脂層（第１樹脂層）が形成されており、その上方に第２半導体チップがマウントされた構成であり、段差緩和樹脂層が第１半導体チップに起因する段差を緩和しており、絶縁層に生じる段差に対して第１半導体チップ１３の分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００３５】
例えば、段差緩和樹脂層（第１樹脂層１２）と第１半導体チップ１３の間に間隙が設けられており、間隙に段差緩和樹脂層（第１樹脂層１２）より上層の第２樹脂層１４の樹脂が埋め込まれ、ボイドが形成されていないことが好ましい。このため、樹脂の流動性を考慮して段差緩和樹脂層（第１樹脂層１２）と第１半導体チップ１３の間隙としては、例えば３０μｍ程度以上の間隙とする。
【００３６】
第１半導体チップ１３及び第２半導体チップ２１が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様の効果が得られる。
【００３７】
上記の本実施形態の半導体装置においては、第３樹脂層２０もまた第２半導体チップに起因する段差を緩和する構成となっており、絶縁層に生じる段差に対して第２半導体チップ２１の分影響が軽減され、さらに段切れを抑制して導電性ポストの高さのばらつきを低減し、応力緩和機能を確保することができる。
【００３８】
上記の本実施形態の半導体装置において、第１配線は第１半導体チップ１３と第２半導体チップ２１の間のレイヤーに形成された導電層であるが、第１半導体チップ１３と第２半導体チップ２１が重なる領域において上記の導電層を例えばメッシュ状に加工し、さらにグラウンドなどの一定電位に固定することで、第１半導体チップ１３と第２半導体チップ２１間に作用するノイズを抑制することができる。
【００３９】
また、シリコン基板にも能動素子が形成された構成としてもよく、この場合には、樹脂層に埋め込まれている配線層が、シリコン基板にも接続した構成とする。
このとき、シリコン基板と第１半導体チップの間のレイヤーにも、上記のメッシュ状の導電層を形成し、グラウンドなどの一定電位に固定することで、シリコン基板と第１半導体チップ間のノイズを抑制することができる。
【００４０】
次に、上記の本実施形態の半導体装置の製造方法について図２〜１１を参照して説明する。本実施形態においては、例えば図２〜１１に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０上に、熱酸化法、ＣＶＤ（化学気相成長）法あるいはスパッタリング法などにより、３００ｎｍの膜厚の酸化シリコンからなる下地絶縁膜１１を形成する。
【００４１】
次に、図２（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、段差緩和樹脂層となる第１樹脂層１２を形成する。第１樹脂層１２は硬化後に５０μｍ程度の膜厚となるようにする。
【００４２】
次に、図２（ｃ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、下地絶縁膜１１にまで達し、第１半導体チップを搭載するための開口部１２ａを形成する。開口部１２ａの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とする。また、開口部１２ａの広さは、半導体チップのサイズより片側３０μｍ大きく形成する。これは後工程で樹脂を埋め込みときのボイドの発生を抑制するためである。
現像後、３００℃（６０分）のポストキュア処理を行って第１絶縁層１２を硬化させる。
【００４３】
次に、図２（ｄ）に示すように、例えば、第１樹脂層１２の開口部１２ａにおいて、予め別工程で形成された、半導体本体部分１３ａの能動素子が形成された回路面にパッド１３ｂが形成され、パッド１３ｂを除く領域は酸化シリコンなどの保護層１３ｃで覆われた構成の第１半導体チップ１３を、ダイアタッチフィルム１３ｄにより、フェースアップで、即ち、パッド１３ｂの形成面が上面を向くようにしてマウントする。
【００４４】
第１半導体チップ１３の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム１３ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
また、例えば、開口部１２ａが半導体チップのサイズより片側３０μｍずつ大きくなるように形成されており、上記のように半導体チップを搭載したときの半導体チップの側面と凹部の内壁面の間隔Ｗが３０μｍ程度となる。
【００４５】
上記の第１半導体チップ１３の搭載においては、第１樹脂層１２の開口部１２ａと第１半導体チップ１３のパッド１３ｂを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム１３ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００４６】
次に、図３（ａ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１樹脂層１２の開口部１２ａを埋め込んで第１半導体チップ１３を被覆する第２樹脂層１４を形成する。
【００４７】
次に、図３（ｂ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１半導体チップ１３のパッド１３ｂに達する開口部１４ａを第１樹脂層１４に形成する。開口部１４ａのサイズは、例えば直径５０μｍ程度である。
現像後、３００℃（６０分）のポストキュア処理を行って第２絶縁層１４を硬化させる。
【００４８】
次に、図３（ｃ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層１４の開口部１４ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１５とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００４９】
次に、図４（ａ）に示すように、例えば、第２樹脂層１４に形成した開口部１４ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層１４の開口部１４ａと第１配線の形成領域を開口するパターンのレジスト膜１６を成膜する。
【００５０】
次に、図４（ｂ）に示すように、例えば、レジスト膜１６をマスクとし、シード層１５を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層１４に形成した開口部１４ａと第１配線の形成領域に銅層１７を形成する。
【００５１】
次に、図４（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜１６を除去する。
【００５２】
次に、図５（ａ）に示すように、例えば、レジスト塗布及び現像処理を行い、導電性ポストの形成領域を開口するパターンのレジスト膜１８を成膜する。
【００５３】
次に、図５（ｂ）に示すように、例えば、シード層１５を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト１９を形成する。導電性ポスト１９は、例えば５０μｍ程度の高さとする。
【００５４】
次に、図５（ｃ）に示すように、例えば、レジスト膜１８を除去し、図６（ａ）に示すように、導電性ポスト１９及び銅層１７をマスクとしてシード層１５をエッチング加工する。これにより、シード層１５及び銅層１７からなる第１配線が形成され、さらに第１配線上に導電性ポスト１９が形成された構成とする。
【００５５】
次に、図６（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、導電性ポスト１９、第１配線及び第２樹脂層１４を被覆して、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第３樹脂層２０を形成する。
【００５６】
次に、図６（ｃ）に示すように、例えば、露光及び現像を行って、導電性ポスト１９の上面に達する開口部２０ａと、第２半導体チップを搭載するための開口部２０ｂを形成する。開口部２０ｂの深さは、埋め込む半導体チップの板厚とダイアタッチフィルムの膜厚を合わせた厚みに合わせることが好ましく、例えば数１０μｍ程度とし、開口部２０ｂの広さは、半導体チップのサイズより片側３０μｍ大きく形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第３絶縁層２０を硬化させる。
【００５７】
次に、図７（ａ）に示すように、例えば、第３樹脂層２０の開口部２０ａにおいて、第１配線及び第２樹脂層１４の上層に、予め別工程で形成された、半導体本体部分２１ａの能動素子が形成された回路面にパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンなどの保護層２１ｃで覆われた構成の第２半導体チップ２１を、ダイアタッチフィルム２１ｄにより、フェースアップで、即ち、パッド２１ｂの形成面が上面を向くようにしてマウントする。
このとき、導電性ポスト１９の上面と第２半導体チップ２１のパッド２１ｂを同時に認識して高精度に搭載を行う。
【００５８】
第２半導体チップ２１の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム２１ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム２１ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００５９】
次に、図７（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第４樹脂層２２を形成する。
【００６０】
次に、図７（ｃ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト１９の上面及び第２半導体チップ２１のパッド２１ｂに達する開口部２２ａを第４樹脂層２２に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第４樹脂層２２を硬化させる。
【００６１】
次に、図８（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第４樹脂層２２の開口部２２ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２３とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００６２】
次に、図８（ｂ）に示すように、例えば、第４樹脂層２２に形成した開口部２２ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第４樹脂層２２の開口部２２ａと第２配線の形成領域を開口するパターンのレジスト膜２４を成膜する。
【００６３】
次に、図８（ｃ）に示すように、例えば、レジスト膜２４をマスクとし、シード層２３を一方の電極とする電解メッキにより銅をメッキして、第４樹脂層２２に形成した開口部２２ａと第２配線の形成領域に銅層２５を形成する。
【００６４】
次に、図９（ａ）に示すように、例えば、アッシング処理などによりレジスト膜２４を除去する。
【００６５】
次に、図９（ｂ）に示すように、例えば、レジスト膜２６を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。
【００６６】
次に、図９（ｃ）に示すように、例えば、シード層２３を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２７を形成する。導電性ポスト２７は、例えば直径１８０〜３００μｍ、高さ８０〜１８０μｍとする。
【００６７】
次に、図１０（ａ）に示すように、例えば、レジスト膜２６あるいはドライフィルムを除去し、図１０（ｂ）に示すように、導電性ポスト２７及び銅層２５をマスクとしてシード層２３をエッチング加工する。これにより、シード層２３及び銅層２５からなる第２配線が形成される。
【００６８】
次に、図１０（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２７を完全に覆うような膜厚で絶縁性のバッファ層２８を形成する。
【００６９】
次に、図１１（ａ）に示すように、例えば、バッファ層２８の樹脂硬化後に、研削により導電性ポスト２７の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００７０】
次に、図１１（ｂ）に示すように、例えば、導電性ポスト２７に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２９を形成する。
【００７１】
次に、図１１（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
以上で、図１に示す構成の本実施形態に係る半導体装置を製造することができる。
【００７２】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、シリコン基板に第１半導体チップをマウントし、第１半導体チップの外周において段差緩和樹脂層（第１樹脂層１２）を形成し、その上方に第２半導体チップをマウントしているので、段差緩和樹脂層が第１半導体チップに起因する段差を緩和しており、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。
【００７３】
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、デジタルチップの組み合わせにおいて相互干渉にないスタック型薄型構造が可能である。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くすることが必要なく、薄型化のスタック構造が実現する。
高熱放散性が必要な半導体チップを１層目に配置し、シリコン基板の高熱放散性を利用させることで低熱抵抗型のＳｉＰを構成することが可能である。
【００７４】
上記の本実施形態の半導体装置の製造方法においては、第３樹脂層２０により、第２半導体チップに起因する段差を緩和して形成することができ、絶縁層に生じる段差に対して第２半導体チップ２１の分影響が軽減され、さらに段切れを抑制して導電性ポストの高さのばらつきを低減し、応力緩和機能を確保することができる。
【００７５】
第２実施形態
図１２は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板３０上に酸化シリコンからなり、膜厚が３００ｎｍ程度の下地絶縁膜３１が形成されている。
【００７６】
上記の下地絶縁膜３１上に、例えば、能動素子が形成された回路面を有する第１半導体チップ３４がマウントされている。第１半導体チップ３４の板厚は、例えば２５〜５０μｍ程度である。第１半導体チップ３４は、半導体本体部分３４ａの回路面にパッド３４ｂが形成され、パッド３４ｂを除く領域は酸化シリコンなどの保護層３４ｃで覆われた構成であり、例えば１０μｍ程度の膜厚のダイアタッチフィルム３４ｄにより、フェースアップで、即ち、パッド３４ｂの形成面が上面を向くようにしてマウントされている。
【００７７】
また、例えば、下地絶縁膜３１の第１半導体チップ搭載領域の縁部近傍にＴｉＣｕ層がパターン形成されており、これは上記の第１半導体チップ３４をマウントするためのアライメントマーク３２である。
【００７８】
例えば、上層の第１半導体チップの搭載領域を除く領域において、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなり、段差緩和樹脂層である第１樹脂層３５が形成されている。
ここで、段差緩和樹脂層である第１樹脂層３５は、第１半導体チップ３４の側面に接して形成されている。
【００７９】
以上のようにして、能動素子が形成された第１半導体チップ３４がシリコン基板３０にマウントされ、第１半導体チップ３４の外周においてシリコン基板３０に第１樹脂層３５が形成された構成となっている。
【００８０】
また、例えば、第１半導体チップ３４を被覆して第１樹脂層３５の上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層３６が形成されている。
第２樹脂層３６には、第１半導体チップ３４のパッド３４ｂに達する開口部３６ａが形成されている。
上記の開口部３６ａ内に埋め込まれて、第１半導体チップ３４のパッド３４ｂに接続するプラグ部分と一体になって、第２樹脂層３６上にＴｉＣｕなどのシード層３７及び銅層３９からなる第１配線が形成されている。
【００８１】
また、例えば、第１配線を被覆して第２樹脂層３６の上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第３樹脂層４０が形成されている。
第３樹脂層４０には、第１配線に達する開口部４０ａが形成されている。
上記の開口部４０ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第３樹脂層４０上にＴｉＣｕなどのシード層４１及び銅層４３からなる第２配線が形成されている。
また、例えば、第２配線上には導電性ポスト４５が形成されている。
【００８２】
また、例えば、第１半導体チップ３４の上方であって、第２配線及び第３樹脂層４０の上層に、能動素子が形成された回路面を有する第２半導体チップ４６がマウントされている。第２半導体チップ４６の板厚は、例えば２５〜５０μｍ程度である。第２半導体チップ４６は、半導体本体部分４６ａの回路面にパッド４６ｂが形成され、パッド４６ｂを除く領域は酸化シリコンなどの保護層４６ｃで覆われている構成であり、ダイアタッチフィルム４６ｄにより、フェースアップで、即ち、パッド４６ｂの形成面が上面を向くようにしてマウントされている。
導電性ポスト４５の高さは、例えば第２半導体チップ４６の表面の高さと同程度となっていることが好ましい。
【００８３】
また、例えば、導電性ポスト４５及び第２半導体チップ４６を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第４樹脂層４７が形成されている。
第４樹脂層４７には、導電性ポスト４５の上面及び第２半導体チップ４６のパッド４６ｂに達する開口部４７ａが形成されている。
上記の開口部４７ａ内に埋め込まれて、導電性ポスト４５の上面及び第２半導体チップ４６のパッド４６ｂに接続するプラグ部分と一体になって、第４樹脂層４７上にＴｉＣｕなどのシード層４８及び銅層５０からなる第３配線が形成されている。
【００８４】
また、第３配線に接続して、銅などからなる導電性ポスト５２が形成されている。
導電性ポスト５２の間隙における第４樹脂層４７の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層５３が形成されている。
さらに、バッファ層５３の表面において導電性ポスト５２に接続するようにバンプ（突起電極）５４が形成されている。
【００８５】
上記の本実施形態の半導体装置において、第１半導体チップ３４は、例えばデジタルチップであり、一方、第２半導体チップ４６は、例えばアナログチップである。
シリコン基板３０に、段差緩和樹脂層である第１樹脂層３５、第２樹脂層３６、第３樹脂層４０及び第４樹脂層４７などが積層して絶縁層が形成されており、上記の第１半導体チップ３４及び第２半導体チップ４６が絶縁層中に埋め込まれている。
また、第１配線及び第２配線などからなる配線層が、第１半導体チップ３４及び第２半導体チップ４６などに接続して形成され、絶縁層中に埋め込まれている。
【００８６】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、シリコン基板にマウントされた第１半導体チップの外周において段差緩和樹脂層（第１樹脂層）が形成されており、その上方に第２半導体チップがマウントされた構成であり、段差緩和樹脂層が第１半導体チップに起因する段差を緩和しており、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００８７】
第１半導体チップ３４及び第２半導体チップ４６が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様の効果が得られる。
【００８８】
上記の本実施形態の半導体装置において、第１配線は第１半導体チップ３４と第２半導体チップ４６の間のレイヤーに形成された導電層であるが、第１半導体チップ３４と第２半導体チップ４６が重なる領域において上記の導電層を例えばメッシュ状に加工し、さらにグラウンドなどの一定電位に固定することで、第１半導体チップ３４と第２半導体チップ４６間に作用するノイズを抑制することができる。
【００８９】
また、シリコン基板にも能動素子が形成された構成としてもよく、この場合には、樹脂層に埋め込まれている配線層が、シリコン基板にも接続した構成とする。
このとき、シリコン基板と第１半導体チップの間のレイヤーにも、上記のメッシュ状の導電層を形成し、グラウンドなどの一定電位に固定することで、シリコン基板と第１半導体チップ間のノイズを抑制することができる。
【００９０】
次に、上記の本実施形態の半導体装置の製造方法について図１３〜２６を参照して説明する。本実施形態においては、例えば図１３〜２６に示す全ての工程についてウェハレベルで行うことができる。
まず、図１３（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板３０上に、熱酸化法、ＣＶＤ（化学気相成長）法あるいはスパッタリング法などにより、３００ｎｍの膜厚の酸化シリコンからなる下地絶縁膜３１を形成する。
【００９１】
次に、図１３（ｂ）に示すように、例えば、スパッタリング法により全面にＴｉＣｕ層３２ａを形成する。膜厚は、例えばＴｉを３００ｎｍ、Ｃｕを３００ｎｍとする。
【００９２】
次に、図１３（ｃ）に示すように、例えば、スピン塗布などによりレジスト膜３３を形成し、フォトリソグラフィー工程により露光及び現像などを行い、アライメントマークのパターンにパターニングする。例えば、半導体チップ搭載領域の１辺または２辺において形成され、半導体チップのマウント位置のエッジから５０μｍ離れた場所におけるＬ字形状のパターンとする。
【００９３】
次に、図１３（ｄ）に示すように、例えば、レジスト膜３３をマスクとしてＴｉＣｕ層３２ａをＲＩＥなどのドライエッチングによりパターン加工し、ＴｉＣｕからなるアライメントマーク３２とする。
【００９４】
次に、図１４（ａ）に示すように、レジスト膜３３を除去した後、図１４（ｂ）に示すように、例えば、半導体チップ搭載領域における下地絶縁膜３１上において、予め別工程で形成された、半導体本体部分３４ａの能動素子が形成された回路面にパッド３４ｂが形成され、パッド３４ｂを除く領域は酸化シリコンなどの保護層３４ｃで覆われた構成の第１半導体チップ３４を、ダイアタッチフィルム３４ｄにより、フェースアップで、即ち、パッド３４ｂの形成面が上面を向くようにしてマウントする。
【００９５】
第１半導体チップ３４の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム３４ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
【００９６】
上記の第１半導体チップ３４の搭載においては、アライメントマーク３２と第１半導体チップ３４のパッド３４ｂを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム３４ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００９７】
次に、図１４（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１半導体チップ３４を被覆して、段差緩和樹脂層となる第１樹脂層３５を形成する。第１樹脂層３５は硬化後に５０μｍ程度の膜厚となるようにする。
【００９８】
次に、図１４（ｃ）における第１半導体チップ３４の端部Ｅ近傍の拡大図である図１５（ａ）及び図１５（ｂ）を参照して説明する。
まず、図１５（ａ）に示すように、例えば、第１樹脂層３５に対して露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１半導体チップ３４のパッド形成面を露出させる。
ここでは、第１半導体チップ３４の端部Ｅから３０μｍ程度チップ内側の領域Ｒまでを残すようにして、第１樹脂層３５をパターン開口する。
【００９９】
次に、図１５（ｂ）に示すように、第１樹脂層３５を固化させる。
ここで、上記のように第１樹脂層３５をチップの内側３０μｍの領域まで残したことにより、第１樹脂層３５を固化したしたときに、第１樹脂層３５の縁が半導体チップ３４の端部Ｅにちょうど位置するようにすることができ、上層に対する平坦化の効果を効果的に実現できる。
【０１００】
上記のようにして、第１半導体チップ３４のパッド形成面を露出させるように第１樹脂層３５のパターニングを行うことにより、図１４（ｃ）と同じ断面における断面図である図１６（ａ）に示すように、段差緩和樹脂層である第１樹脂層３５を、第１半導体チップ３４の側面に接して形成することができる。
【０１０１】
以降の工程は、図１４（ｃ）と同じ断面図を参照して説明する。
次に、図１６（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１半導体チップ３４を被覆して、第２樹脂層３６を形成する。
【０１０２】
次に、図１６（ｃ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１半導体チップ３４のパッド３４ｂに達する開口部３６ａを第２樹脂層３６に形成する。開口部３６ａのサイズは、例えば直径５０μｍ程度である。
現像後、３００℃（６０分）のポストキュア処理を行って第２絶縁層３６を硬化させる。
【０１０３】
次に、図１７（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層３６の開口部３６ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層３７とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【０１０４】
次に、図１７（ｂ）に示すように、例えば、第２樹脂層３６に形成した開口部３６ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層３６の開口部３６ａと第１配線の形成領域を開口するパターンのレジスト膜３８を成膜する。
【０１０５】
次に、図１７（ｃ）に示すように、例えば、レジスト膜３８をマスクとし、シード層３７を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層３６に形成した開口部３６ａと第１配線の形成領域に銅層３９を形成する。
【０１０６】
次に、図１８（ａ）に示すように、例えば、アッシング処理などによりレジスト膜３８を除去する。
【０１０７】
次に、図１８（ｂ）に示すように、例えば、銅層３９をマスクとしてシード層３７をエッチング加工する。これにより、シード層３７及び銅層３９からなる第１配線が形成される。
【０１０８】
次に、図１８（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１配線及び第２樹脂層３６を被覆して、第３樹脂層４０を形成する。
【０１０９】
次に、図１９（ａ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１配線に達する開口部４０ａを第２樹脂層４０に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第３絶縁層４０を硬化させる。
【０１１０】
次に、図１９（ｂ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第３樹脂層４０の開口部４０ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層４１とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【０１１１】
次に、図１９（ｃ）に示すように、例えば、第３樹脂層４０に形成した開口部４０ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第３樹脂層４０の開口部４０ａと第２配線の形成領域を開口するパターンのレジスト膜４２を成膜する。
【０１１２】
次に、図２０（ａ）に示すように、例えば、レジスト膜４２をマスクとし、シード層４１を一方の電極とする電解メッキにより銅をメッキして、第３樹脂層４０に形成した開口部４０ａと第２配線の形成領域に銅層４３を形成する。
【０１１３】
次に、図２０（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜４２を除去する。
【０１１４】
次に、図２０（ｃ）に示すように、例えば、レジスト塗布及び現像処理を行い、導電性ポストの形成領域を開口するパターンのレジスト膜４４を成膜する。
【０１１５】
次に、図２１（ａ）に示すように、例えば、シード層４１を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト４５を形成する。導電性ポスト４５は、例えば５０μｍ程度の高さとする。
【０１１６】
次に、図２１（ｂ）に示すように、例えば、レジスト膜４４を除去し、図２１（ｃ）に示すように、導電性ポスト４５及び銅層４３をマスクとしてシード層４１をエッチング加工する。これにより、シード層４１及び銅層４３からなる第２配線が形成され、さらに第２配線上に導電性ポスト４５が形成された構成とする。
【０１１７】
次に、図２２（ａ）に示すように、例えば、第２配線及び第３樹脂層４０の上層の第２半導体チップ搭載領域において、予め別工程で形成された、半導体本体部分４６ａの能動素子が形成された回路面にパッド４６ｂが形成され、パッド４６ｂを除く領域は酸化シリコンなどの保護層４６ｃで覆われた構成の第２半導体チップ４６を、ダイアタッチフィルム４６ｄにより、フェースアップで、即ち、パッド４６ｂの形成面が上面を向くようにしてマウントする。
このとき、導電性ポスト４５の上面と第２半導体チップ４６のパッド４６ｂを同時に認識して高精度に搭載を行う。
【０１１８】
第２半導体チップ４６の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム４６ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム４６ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【０１１９】
次に、図２２（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、第２半導体チップ４６及び導電性ポスト４５を被服して、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第４樹脂層４７を形成する。
【０１２０】
次に、図２２（ｃ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト４５の上面及び第２半導体チップ４６のパッド４６ｂに達する開口部４７ａを第４樹脂層４７に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第４樹脂層４７を硬化させる。
【０１２１】
次に、図２３（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第４樹脂層４７の開口部４７ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層４８とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【０１２２】
次に、図２３（ｂ）に示すように、例えば、第４樹脂層４７に形成した開口部４７ａと第３配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第４樹脂層４７の開口部４７ａと第３配線の形成領域を開口するパターンのレジスト膜４９を成膜する。
【０１２３】
次に、図２３（ｃ）に示すように、例えば、レジスト膜４９をマスクとし、シード層４８を一方の電極とする電解メッキにより銅をメッキして、第４樹脂層４７に形成した開口部４７ａと第３配線の形成領域に銅層５０を形成する。
【０１２４】
次に、図２４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜４９を除去する。
【０１２５】
次に、図２４（ｂ）に示すように、例えば、レジスト膜５１を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。
【０１２６】
次に、図２４（ｃ）に示すように、例えば、シード層４８を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト５２を形成する。導電性ポスト５２は、例えば直径１８０〜３００μｍ、高さ８０〜１８０μｍとする。
【０１２７】
次に、図２５（ａ）に示すように、例えば、レジスト膜５１あるいはドライフィルムを除去し、図２５（ｂ）に示すように、導電性ポスト５２及び銅層５０をマスクとしてシード層４８をエッチング加工する。これにより、シード層４８及び銅層５０からなる第３配線が形成され、その上層に導電性ポスト５２が形成された構成となる。
【０１２８】
次に、図２５（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト５２を完全に覆うような膜厚で絶縁性のバッファ層５３を形成する。
【０１２９】
次に、図２６（ａ）に示すように、例えば、バッファ層５３の樹脂硬化後に、研削により導電性ポスト５２の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【０１３０】
次に、図２６（ｂ）に示すように、例えば、導電性ポスト５２に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）５４を形成する。
【０１３１】
次に、図２６（ｃ）に示すように、例えば、シリコン基板３０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板３０をダイシングして薄型個片化する。
以上で、図１２に示す構成の本実施形態に係る半導体装置を製造することができる。
【０１３２】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、シリコン基板に第１半導体チップをマウントし、第１半導体チップの外周において段差緩和樹脂層（第１樹脂層３５）を形成し、その上方に第２半導体チップをマウントしているので、段差緩和樹脂層が第１半導体チップに起因する段差を緩和しており、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保して、半導体装置を製造することができる。
【０１３３】
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、デジタルチップの組み合わせにおいて相互干渉にないスタック型薄型構造が可能である。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くすることが必要なく、薄型化のスタック構造が実現する。
高熱放散性が必要な半導体チップを１層目に配置し、シリコン基板の高熱放散性を利用させることで低熱抵抗型のＳｉＰを構成することが可能である。
【０１３４】
第３実施形態
図２７は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板６０上に酸化シリコンからなり、膜厚が３００ｎｍ程度の下地絶縁膜６１が形成されている。
【０１３５】
上記の下地絶縁膜６１上に、例えば、能動素子が形成された回路面を有する第１半導体チップ６３がマウントされている。第１半導体チップ６３の板厚は、例えば２５〜５０μｍ程度である。第１半導体チップ６３は、半導体本体部分６３ａの回路面にパッド６３ｂが形成され、パッド６３ｂを除く領域は酸化シリコンなどの保護層６３ｃで覆われた構成であり、例えば１０μｍ程度の膜厚のダイアタッチフィルム６３ｄにより、フェースアップで、即ち、パッド６３ｂの形成面が上面を向くようにしてマウントされている。
【０１３６】
また、例えば、下地絶縁膜６１の第１半導体チップ搭載領域の縁部近傍にＴｉＣｕ層がパターン形成されており、これは上記の第１半導体チップ６３をマウントするためのアライメントマーク６２である。
【０１３７】
例えば、上層の第１半導体チップの搭載領域を除く領域において、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなり、段差緩和樹脂層である第１樹脂層６４が形成されている。
ここで、段差緩和樹脂層である第１樹脂層６４は、第１半導体チップ６３の側面に接して形成されている。
【０１３８】
以上のようにして、能動素子が形成された第１半導体チップ６３がシリコン基板６０にマウントされ、第１半導体チップ６３の外周においてシリコン基板６０に第１樹脂層６４が形成された構成となっている。
【０１３９】
また、例えば、第１半導体チップ６３を被覆して第１樹脂層６４の上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層６５が形成されている。
第２樹脂層６５には、第１半導体チップ６３のパッド６３ｂに達する開口部６５ａが形成されている。
上記の開口部６５ａ内に埋め込まれて、第１半導体チップ６３のパッド６３ｂに接続するプラグ部分と一体になって、第２樹脂層６５上にＴｉＣｕなどのシード層６６及び銅層６７からなる第１配線が形成されている。
【０１４０】
また、例えば、第１配線上には導電性ポスト６８が形成されている。
【０１４１】
また、例えば、第１半導体チップ３４の上方であって、第１配線及び第２樹脂層６５の上層に、能動素子が形成された回路面を有する第２半導体チップ６９がマウントされている。第２半導体チップ６９の板厚は、例えば２５〜５０μｍ程度である。第２半導体チップ６９は、半導体本体部分６９ａの回路面にパッド６９ｂが形成され、パッド６９ｂを除く領域は酸化シリコンなどの保護層６９ｃで覆われている構成であり、ダイアタッチフィルム６９ｄにより、フェースアップで、即ち、パッド６９ｂの形成面が上面を向くようにしてマウントされている。
導電性ポスト６８の高さは、例えば第２半導体チップ６９の表面の高さと同程度となっていることが好ましい。
【０１４２】
また、例えば、導電性ポスト６８及び第２半導体チップ６９を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第３樹脂層７０が形成されている。
第３樹脂層７０には、導電性ポスト６８の上面及び第２半導体チップ６９のパッド６９ｂに達する開口部７０ａが形成されている。
上記の開口部７０ａ内に埋め込まれて、導電性ポスト６８の上面及び第２半導体チップ６９のパッド６９ｂに接続するプラグ部分と一体になって、第３樹脂層７０上にＴｉＣｕなどのシード層７１及び銅層７２からなる第３配線が形成されている。
【０１４３】
また、第３配線に接続して、銅などからなる導電性ポスト７３が形成されている。
導電性ポスト７３の間隙における第３樹脂層７０の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層７４が形成されている。
さらに、バッファ層７４の表面において導電性ポスト７３に接続するようにバンプ（突起電極）７５が形成されている。
【０１４４】
上記の本実施形態の半導体装置において、第１半導体チップ６３は、例えばデジタルチップであり、一方、第２半導体チップ６９は、例えばアナログチップである。
シリコン基板６０に、段差緩和樹脂層である第１樹脂層６４、第２樹脂層６５及び第３樹脂層７０などが積層して絶縁層が形成されており、上記の第１半導体チップ６３及び第２半導体チップ６９が絶縁層中に埋め込まれている。
また、第１配線及び第２配線などからなる配線層が、第１半導体チップ６３及び第２半導体チップ６９などに接続して形成され、絶縁層中に埋め込まれている。
【０１４５】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、シリコン基板にマウントされた第１半導体チップの外周において段差緩和樹脂層（第１樹脂層）が形成されており、その上方に第２半導体チップがマウントされた構成であり、段差緩和樹脂層が第１半導体チップに起因する段差を緩和しており、絶縁層に生じる段差に対して第１半導体チップの分影響が軽減され、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【０１４６】
第１半導体チップ６３及び第２半導体チップ６９が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様の効果が得られる。
【０１４７】
上記の本実施形態の半導体装置において、第１配線は第１半導体チップ６３第２半導体チップ６９の間のレイヤーに形成された導電層であるが、第１半導体チップ６３と第２半導体チップ６９が重なる領域において上記の導電層を例えばメッシュ状に加工し、さらにグラウンドなどの一定電位に固定することで、第１半導体チップ６３と第２半導体チップ６９間に作用するノイズを抑制することができる。
【０１４８】
また、シリコン基板にも能動素子が形成された構成としてもよく、この場合には、樹脂層に埋め込まれている配線層が、シリコン基板にも接続した構成とする。
このとき、シリコン基板と第１半導体チップの間のレイヤーにも、上記のメッシュ状の導電層を形成し、グラウンドなどの一定電位に固定することで、シリコン基板と第１半導体チップ間のノイズを抑制することができる。
【０１４９】
上記の本実施形態の半導体装置は、実質的に第２実施形態と同様にして製造することができる。
【０１５０】
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【０１５１】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【０１５２】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【０１５３】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２は本発明の第２実施形態に係る半導体装置の断面図である。
【図１３】図１３（ａ）〜（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２０】図２０（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２２】図２２（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２３】図２３（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２４】図２４（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２５】図２５（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２６】図２６（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２７】図２７は本発明の第３実施形態に係る半導体装置の断面図である。
【図２８】図２８は従来例に係る半導体装置の断面図である。
【符号の説明】
【０１５４】
１０…シリコン基板、１１…下地絶縁膜、１２…第１樹脂層、１２ａ…開口部、１３…第１半導体チップ、１３ａ…半導体本体部分、１３ｂ…パッド、１３ｃ…保護層、１３ｄ…ダイアタッチフィルム、１４…第２樹脂層、１４ａ…開口部、１５…シード層、１６…レジスト膜、１７…銅層、１８…レジスト膜、１９…導電性ポスト、２０…第３樹脂層、２０ａ，２０ｂ…開口部、２１…第２半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２１ｄ…ダイアタッチフィルム、２２…第４樹脂層、２２ａ…開口部、２３…シード層、２４…レジスト膜、２５…銅層、２６…レジスト膜、２７…導電性ポスト、２８…バッファ層、２９…バンプ、３０…シリコン基板、３１…下地絶縁膜、３２…アライメントマーク、３２ａ…ＴｉＣｕ層、３３…レジスト膜、３４…第１半導体チップ、３４ａ…半導体本体部分、３４ｂ…パッド、３４ｃ…保護層、３４ｄ…ダイアタッチフィルム、３５…第１樹脂層、３６…第２樹脂層、３６ａ…開口部、３７…シード層、３８…レジスト膜、３９…銅層、４０…第３樹脂層、４０ａ…開口部、４１…シード層、４２…レジスト膜、４３…銅層、４４…レジスト膜、４５…導電性ポスト、４６…第２半導体チップ、４６ａ…半導体本体部分、４６ｂ…パッド、４６ｃ…保護層、４６ｄ…ダイアタッチフィルム、４７…第４樹脂層、４７ａ…開口部、４８…シード層、４９…レジスト膜、５０…銅層、５１…レジスト膜、５２…導電性ポスト、５３…バッファ層、５４…バンプ、６０…シリコン基板、６１…下地絶縁膜、６２…アライメントマーク、６３…第１半導体チップ、６３ａ…半導体本体部分、６３ｂ…パッド、６３ｃ…保護層、６３ｄ…ダイアタッチフィルム、６４…第１樹脂層、６５…第２樹脂層、６５ａ…開口部、６６…シード層、６７…銅層、６８…導電性ポスト、６９…第２半導体チップ、６９ａ…半導体本体部分、６９ｂ…パッド、６９ｃ…保護層、６９ｄ…ダイアタッチフィルム、７０…第３樹脂層、７０ａ…開口部、７１…シード層、７２…銅層、７３…導電性ポスト、７４…バッファ層、７５…バンプ、Ｂ…ブレード、Ｅ…半導体チップの端部、Ｒ…領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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