(57)【要約】【課題】  ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在している構成の半導体装置において、新たな工程を追加しないで、ラテラルＰＮＰトランジスタの耐圧を改善することを課題とする。【解決手段】  ラテラルＰＮＰトランジスタ８０のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ６０のソース６１、ドレイン６２と同じＬＤＤ構造を有する。ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ形成領域１００にpoly-siゲート２１０を形成するときに、ラテラルＰＮＰトランジスタ形成領域２００にもpoly-siゲート２１０、２１１を形成し、領域２００に対しても領域１００に対してと同様に二回のイオン注入を行なうことによって製造される。ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ラテラルＰＮＰトランジスタ８０の耐圧を向上させる。【選択図】  図１
2007080847.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在する半導体装置において、
前記ラテラルＰＮＰトランジスタを、そのエミッタ及びコレクタが、前記ＭＯＳＦＥＴのソース及びドレインと同じ構造であって、端に低濃度不純物領域を有する構造である構成としたことを特徴とする半導体装置。
【請求項２】
ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在し、前記ラテラルＰＮＰトランジスタは、そのエミッタ及びコレクタが、前記ＭＯＳＦＥＴのソース及びドレインと同じ構造であって、端に低濃度不純物領域を有する構造である半導体装置を製造する方法であって、
前記ＭＯＳＦＥＴが形成されるＭＯＳＦＥＴ形成領域にゲートを形成すると共に、併せて前記ラテラルＰＮＰトランジスタが形成されるラテラルＰＮＰトランジスタ形成領域に別のゲートを形成し、
二回に亘るイオン注入を、前記ＭＯＳＦＥＴ形成領域に限らず、前記ラテラルＰＮＰトランジスタ形成領域に対しても行うようにしたことを特徴とする半導体装置の製造方法。
【請求項３】
ラテラルＰＮＰトランジスタを有する半導体装置において、
該ラテラルＰＮＰトランジスタを、そのエミッタ及びコレクタが、端に低濃度不純物領域を有する構造である構成としたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在する半導体装置において、ラテラルＰＮＰトランジスタのエミッタとコレクタとの間の耐圧を向上させることに関する。
【０００２】
耐圧が向上すると、半導体装置の動作電圧を上げることができ、これによって半導体装置をより効率良く動作させることが可能となる。また、半導体装置の動作電圧を変えない場合には、マージンが増え、半導体装置の信頼性がその分向上する。
【０００３】
また、現在は、素子の微細化が要求されている。
【背景技術】
【０００４】
図９は、従来のラテラルＰＮＰトランジスタ１０を示す。１１はＰ形のシリコン基板、１２はＮ+型埋込み層、１３はＮ型エピタキシャル層（ベース領域）、１４は枠状のアイソレーション領域、２１はエミッタ、２２はコレクタ、２３はベース、１５はシリコン酸化膜、３１はエミッタ電極、３３はベース電極、３２コレクタ電極である。エミッタ２１、コレクタ２２は拡散層よりなる。ベース２３はエピタキシャル層よりなる。
【特許文献１】特開２００３−３１８１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のラテラルＰＮＰトランジスタ１０において耐圧を向上させるには、二つの手法がある。第１の手法は、エミッタ２１とコレクタ２２との間のベース２３の幅Ｗを広くすることであり、第２の手法は、エミッタ２１又はコレクタ２２とベース２３との間の濃度勾配を緩やかにすることである。
【０００６】
第１の手法では、ラテラルＰＮＰトランジスタ１０の大きさが大きくなってしまうという問題があった。
【０００７】
第２の手法では、エミッタ２１又はコレクタ２２の不純物の濃度が低くなったことによって、ラテラルＰＮＰトランジスタ１０の増幅率(ｈＦＦ)が低下してしまうという問題があった。
【０００８】
そこで、本発明は、上記課題を解決した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、ＭＯＳＦＥＴ（６０、６０Ａ）とラテラルＰＮＰトランジスタ（８０、８０Ａ）とが混在する半導体装置において、前記ラテラルＰＮＰトランジスタを、そのエミッタ及びコレクタが、前記ＭＯＳＦＥＴのソース及びドレインと同じ構造であって、端に低濃度不純物領域（８３ｂ、８４ｂ、８３Ａｂ、８４Ａｂ）を有する構造である構成としたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ラテラルＰＮＰトランジスタは従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧を改善することが可能となる。また、従来の半導体装置の製造工程に新たな工程を追加することなしに製造することが可能となる。
【発明を実施するための最良の形態】
【００１１】
次に本発明の実施の形態について説明する。
【実施例１】
【００１２】
図１は本発明の実施例１になる半導体装置５０の一部を断面して示す。半導体装置５０は、共通のＰ形のシリコン基板５１上にＮ型エピタキシャル層（ベース領域）５２が形成してあり、このベース領域５２上に、ＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが混在している構成である。５３、５４は表面のシリコン酸化膜である。
【００１３】
ＭＯＳＦＥＴ６０は、ソース６１、ドレイン６２及びゲート６３と、ソース電極７１、ドレイン電極７２及びゲート電極７３とを有する。ソース６１及びドレイン６２は、共にＬＤＤ(Lightly Doped Drain)構造であり、主要部であるＰ＋領域６１ａ、６２ａが存在し、この領域からＰ−領域６１ｂ、６２ｂが横方向に突き出ている構成である。ＭＯＳＦＥＴ６０においては、ＬＤＤ構造のソース６１及びドレイン６２はＭＯＳＦＥＴ６０の動作効率を向上させる。
【００１４】
ラテラルＰＮＰトランジスタ８０は、枠状のアイソレーション領域８１によって囲まれた領域内に形成してあり、Ｎ+型埋込み層８２と、エミッタ８３とコレクタ８４とベース８５と、エミッタ電極９３とコレクタ電極９４とベース電極９５とを有する。
【００１５】
図２に拡大して示すように、エミッタ８３及びコレクタ８４は、共にＬＤＤ構造であり、主要部であるＰ＋領域８３ａ、８４ａが存在し、この領域からＰ−領域８３ｂ、８４ｂが横方向に突き出ている構造である。Ｐ−領域８３ｂとＰ−領域８４ｂとが向き合っている。エミッタ８３及びコレクタ８４は、不純物濃度が低いＰ−領域８３ｂ、８４ｂが、夫々ベース領域８５と接しており、Ｐ＋領域８３ａ、８４ａがベース領域と接している従来の構造に比較して、エミッタ８３とベース領域８５との間の境界及びコレクタ８４とベース領域５２との間の境界には空乏層は広がり難く、耐圧は従来の構造に比較して向上している。
【００１６】
なお、エミッタ８３のうちのＰ＋領域８３ａとコレクタ８４のうちのＰ＋領域８４ａとの間のベース領域８５の幅Ｗは従来と同じであり、ラテラルＰＮＰトランジスタ８０のサイズは従来と同じである。また、エミッタ８３及びコレクタ８４の主要部はＰ＋領域８３ａ、８４ａであるため、ラテラルＰＮＰトランジスタ８０の増幅率(ｈＦＦ)が低下することもない。よって、ラテラルＰＮＰトランジスタ８０は従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧が改善されている。
【００１７】
また、半導体装置５０は、以下に説明するように、特別に工程を追加することなく製造される。
【００１８】
図３及び図４はラテラルＰＮＰトランジスタ８０とＭＯＳＦＥＴ６０とを同時に作り込む工程を示す。図示の便宜上、ラテラルＰＮＰトランジスタ８０については主要部を示す。
【００１９】
図３（Ａ）はベース領域５２にＭＯＳＦＥＴ形成領域１００及びラテラルＰＮＰトランジスタ形成領域２００が形成された状態を示す。
【００２０】
次いで、同図（Ｂ）に示すように、領域１００にpoly-siゲート１１０を形成し、同時に領域２００にpoly-siゲート２１０、２１１を形成する。領域１００のpoly-siゲート１１０はイオン注入の際のマスクとして作用し、且つ、半導体装置５０が完成した状態では電極の一部となる。領域２００のpoly-siゲート２１０、２１１は、イオン注入の際のマスクとして機能し、半導体装置５０が完成した状態では特別の機能はない。
【００２１】
次いで、同図（Ｃ）に示すように、領域１００及び領域２００の両方に対してイオン注入を行い、領域１００にＰ−領域１２０を形成し、領域２００にＰ−領域２２０を形成する。
【００２２】
次いで、図４（Ａ）に示すように、全部のpoly-siゲート１１０、２１０、２１１にＳＷＳ(Side Wall Spacer)１３０、２３０を形成する。
【００２３】
次いで、同図（Ｂ）に示すように、領域１００及び領域２００の両方に対して再度イオン注入を行い、Ｐ−領域１２０、２２０のうちＳＷＳ１３０、２３０に覆われた部分以外の部分にＰ＋領域１４０、２４０をＰ−領域１２０、２２０よりも深く形成する。これによって、ＭＯＳＦＥＴ形成領域１００については、ＬＤＤ構造のソース６１とドレイン６２とが形成される。ラテラルＰＮＰトランジスタ形成領域２００については、同じくＬＤＤ構造のエミッタ８３及びコレクタ８４が形成される。
【００２４】
次いで、図４（Ｃ）に示すように、表面にシリコン酸化膜５４を形成し、且つ、シリコン酸化膜５４に電極のための開口を形成する。
【００２５】
最後に電極を形成して、ＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが同時に完成し、共通のＰ形のシリコン基板５１上にＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが混在している構成の半導体装置５０が完成する。
【００２６】
上記のように、ラテラルＰＮＰトランジスタ８０のＬＤＤ構造のエミッタ８３及びコレクタ８４の形成は、ＭＯＳＦＥＴ６０のＬＤＤ構造のソース６１とドレイン６２とを形成する工程と同時に進行してなされる。よって、図１の半導体装置５０は、図９の従来の半導体装置１０の製造工程を変更しないで製造することが可能である。
【実施例２】
【００２７】
図５及び図６は本発明の実施例２になる半導体装置５０Ａの一部を断面して示す。半導体装置５０Ａは、ＭＯＳＦＥＴ６０Ａのソース６１Ａ及びドレイン６２Ａ、及びラテラルＰＮＰトランジスタ８０Ａのエミッタ８３Ａ及びコレクタ８４Ａが、共にＤＤＤ(Double Diffused Drain)構造である点が相違する。各図中、図１及び図２に示す構成部分と対応する構成部分には同じ符号を付す。
【００２８】
ＭＯＳＦＥＴ６０Ａのソース６１Ａ、ドレイン６２Ａは、共にＤＤＤ構造であり、主要部としてのＰ＋領域６１Ａａ、６２Ａａの領域が存在し、この領域の下側及び周囲側にＰ−領域６１Ａｂ、６２Ａｂが存在している構造である。ＤＤＤ構造のソース６１Ａ及びドレイン６２ＡはＭＯＳＦＥＴ６０Ａの動作効率を向上させる。
【００２９】
ラテラルＰＮＰトランジスタ８０Ａのエミッタ８３Ａ及びコレクタ８４Ａも、共にＤＤＤ構造であり、主要部としてのＰ＋領域８３Ａａ、８４Ａａの領域が存在し、この領域の下側及び周囲側にＰ−領域８３Ａｂ、８４Ａｂが存在している構造である。エミッタ８３Ａとコレクタ８４Ａとは、Ｐ−領域８３ＡｂとＰ−領域８４Ａｂとが向き合っている。
【００３０】
エミッタ８３Ａ及びコレクタ８４Ａは、不純物濃度が低いＰ−領域８３ｂ、８４ｂが、夫々ベース領域８５と接しており、Ｐ＋領域８３ａ、８４ａがベース領域と接している従来の構造に比較して、エミッタ８３Ａとベース領域８５との間の境界及びコレクタ８４Ａとベース領域８５との間の境界には空乏層は広がり難く、耐圧は従来の構造に比較して向上している。
【００３１】
なお、エミッタ８３ＡのうちのＰ＋領域８３Ａａとコレクタ８４ＡのうちのＰ＋領域８４Ａａとの間のベース領域８５の幅Ｗは従来と同じであり、ラテラルＰＮＰトランジスタ８０Ａのサイズは従来と同じである。また、エミッタ８３Ａ及びコレクタ８４Ａの主要部はＰ＋領域８３Ａａ、８４Ａａであるため、ラテラルＰＮＰトランジスタ８０Ａの増幅率(ｈＦＦ)が低下することもない。よって、ラテラルＰＮＰトランジスタ８０Ａは従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧が改善されている。
【００３２】
また、半導体装置５０Ａは、以下に説明するように、特別に工程を追加することなく製造される。
【００３３】
図７及び図８はラテラルＰＮＰトランジスタ８０ＡをＭＯＳＦＥＴ６０Ａとを同時に作り込む工程を示す。図示の便宜上、ラテラルＰＮＰトランジスタ８０Ａについては主要部を示す。
【００３４】
図７（Ａ）はベース領域５２にＭＯＳＦＥＴ形成領域１００及びラテラルＰＮＰトランジスタ形成領域２００が形成された状態を示す。
【００３５】
次いで、同図（Ｂ）に示すように、領域１００にpoly-siゲート１１０を形成し、同時に領域２００にpoly-siゲート２１０、２１１を形成する。
【００３６】
次いで、同図（Ｃ）に示すように、領域１００、２００に対してイオン注入を行い、続いてアニ−ルを行なって、領域１００にＰ−領域１２０Ａを実施例１に比較して深く形成し、且つ、領域２００にＰ−領域２２０Ａを実施例１に比較して深く形成する。
【００３７】
次いで、図８（Ａ）に示すように、領域１００、２００に対して再度イオン注入を行い、Ｐ−領域１２０Ａ、２２０ＡのうちＳＷＳ１３０、２３０に覆われた部分以外の部分にＰ＋領域１４０Ａ、２４０ＡをＰ−領域１２０Ａ、２２０Ａよりも浅く形成する。これによって、ＭＯＳＦＥＴ形成領域１００については、ＬＤＤ構造のソース６１Ａとドレイン６２Ａとが形成される。ラテラルＰＮＰトランジスタ形成領域２００については、同じくＬＤＤ構造のエミッタ８３Ａ及びコレクタ８４Ａが形成される。
【００３８】
次いで、図８（Ｂ）に示すように、表面にシリコン酸化膜５４を形成し、且つ、シリコン酸化膜５４に電極のための開口を形成する。
【００３９】
最後に電極を形成して、ＭＯＳＦＥＴ６０ＡとラテラルＰＮＰトランジスタ８０Ａとが同時に完成し、共通のＰ形のシリコン基板５１上にＭＯＳＦＥＴ６０ＡとラテラルＰＮＰトランジスタ８０Ａとが混在している構成の半導体装置５０Ａが完成する。
【００４０】
上記のように、ラテラルＰＮＰトランジスタ８０ＡのＤＤＤ構造のエミッタ８３Ａ及びコレクタ８４Ａの形成は、ＭＯＳＦＥＴ６０ＡのＤＤＤ構造のソース６１Ａとドレイン６２Ａとを形成する工程と同時に進行してなされる。よって、図５の半導体装置５０Ａは、図９の従来の半導体装置１０の製造工程を変更しないで製造することが可能である。
【００４１】
なお、本発明は、ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在していない構成、例えば、ラテラルＰＮＰトランジスタだけで構成される半導体装置にも適用が可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１になる半導体装置の一部を示す図である。
【図２】図１中、ラテラルＰＮＰトランジスタの一部を拡大して示す図である。
【図３】図１の半導体装置の製造工程を示す図である。
【図４】図３に続く、半導体装置の製造工程を示す図である。
【図５】本発明の実施例１になる半導体装置の一部を示す図である。
【図６】図５中、ラテラルＰＮＰトランジスタの一部を拡大して示す図である。
【図７】図５の半導体装置の製造工程を示す図である。
【図８】図７に続く、半導体装置の製造工程を示す図である。
【図９】従来の半導体装置の一部を示す図である。
【符号の説明】
【００４３】
５０、５０Ａ  半導体装置
５１  シリコン基板
５２  ベース領域
６０、６０Ａ  ＭＯＳＦＥＴ
６１、６１Ａ  ソース
６２、６２Ａ  ドレイン
６１ａ、６２ａ、６１Ａａ、６２Ａａ  Ｐ＋領域
６１ｂ、６２ｂ、６１Ａｂ、６２Ａｂ  Ｐ−領域
８０、８０Ａ  ラテラルＰＮＰトランジスタ
８３、８３Ａ  エミッタ
８４、８４Ａ  コレクタ
８３ａ、８３ａ、８３Ａａ、８３Ａａ  Ｐ＋領域
８３ｂ、８３ｂ、８３Ａｂ、８３Ａｂ  Ｐ−領域
【図１】
2007080847.tif 000003
【図２】
2007080847.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007080847.tif 000009
【図８】
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【図９】
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