(57)【要約】 【課題】  半導体装置を検査する感度及び速度を向上させること。【解決手段】  半導体装置Ｓは、第１の層に所定の間隔で行方向に配列された複数の第１の配線１、２、３、６、７、８を含む一対の行配線を備え、第１の配線の端部を、ビア１３を介して、第２の層に所定間隔で配列された第２の配線４、５、９、１０に接続した構造を有し、第１の配線と第２の配線とは同電位である。一対の行配線のうち、一方の行配線において右端に位置する第１の配線は第１の導電部１５と接続され、他方の行配線において左端に位置する第１の配線は第２の導電部１４と接続される。第１の導電部１５と第２の導電部１４を順に電子ビームでスキャンすることにより、これら導電部の電位の差に起因する二次電子放出量の変化を検出し、電気的異常を検出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の層に所定の間隔で行方向に配列された複数の第１の配線を含む一対の行配線を備え、前記第１の配線の端部を、ビアを介して、第２の層に所定間隔で配列された第２の配線に接続した構造を有し、前記第１の配線と前記第２の配線とが同電位である半導体装置であって、
前記一対の行配線のうち、一方の行配線において前記行方向の第１端に位置する前記第１の配線に接続された第１の導電部と、他方の行配線において前記行方向の第２端に位置する前記第１の配線に接続された第２の導電部とを備える
ことを特徴とする半導体装置。
【請求項２】
第１の層に行方向に長い一対の行配線を配列し、第２の層に前記一対の行配線の一方の端部に重なるよう列方向に形成された列配線を備えた半導体装置であって、
前記一対の行配線のうち、
一方の行配線の前記行方向の第１端を第１の導電部に接続するとともに第２端をビアを介して前記列配線に接続して第１の電位とし、
他方の行配線の前記行方向の第２端に第２の導電部を接続するとともに該行配線を第２の電位とした
ことを特徴とする半導体装置。
【請求項３】
前記第１の導電部及び前記第２の導電部の前記列方向の幅が、前記第１の配線の前記列方向の幅の２倍以上であって３倍以下であることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の導電部を電子ビームでスキャンし、次いで前記第２の導電部を電子ビームでスキャンすることにより、これら導電部の電位の差に起因する二次電子放出量の変化を検出し、電気的異常を検出することを特徴とする、請求項１〜３のいずれか一つに記載の半導体装置の検査方法。
【請求項５】
前記電気的異常がショート又はオープンであることを特徴とする、請求項４に記載の検査方法。
【請求項６】
第１の層に設けられた、行方向に長い第１の対のゲート電極と、
前記第１の層に設けられた、行方向に長い第２の対のゲート電極と、
前記第１の対のゲート電極のゲート電極間に行方向に所定間隔で配置された第１の自己整合コンタクトと、
前記第２の対のゲート電極のゲート電極間に行方向に所定間隔で配置された第２の自己整合コンタクトと、
第２の層に設けられ、前記第１の自己整合コンタクトと電気的に接続された第１の行配線と、
前記第２の層に設けられ、前記第２の自己整合コンタクトと電気的に接続された第２の行配線と、
前記第２の層において行方向の第１端に設けられ、前記第１の行配線と前記第２の行配線とを第１の電位とする手段と、
前記第２の層に設けられ、行方向の第２端において前記第１の対のゲート電極に接続された第１の導電部と、
前記第２の層に設けられ、行方向の前記第２端において前記第２の対のゲート電極に接続された第２の導電部と、
を備え、前記第１の導電部及び前記第２の導電部が前記第１の電位とは異なる第２の電位とされることを特徴とする半導体装置。
【請求項７】
前記第１の導電部及び前記第２の導電部が、前記第１の対のゲート電極及び前記第２の対のゲート電極に対応した列方向の幅を有することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記第１の層が、前記第１の自己整合コンタクト及び前記第２の自己整合コンタクトのそれぞれが接続された拡散層を有するアクティブ領域を備えることを特徴とする、請求項６又は７に記載の半導体装置。
【請求項９】
第１の層に設けられた、行方向に長い櫛歯状の第１のゲート電極と、
前記第１の層に設けられた、行方向に長い櫛歯状の第２のゲート電極と、
前記第１のゲート電極の櫛歯の部分の間に配置された第１の自己整合コンタクトと、
前記第２のゲート電極の櫛歯の部分の間に配置された第２の自己整合コンタクトと、
第２の層に設けられ、前記第１の自己整合コンタクトと電気的に接続された第１の行配線と、
前記第２の層に設けられ、前記第２の自己整合コンタクトと電気的に接続された第２の行配線と、
前記第２の層において行方向の第１端に設けられ、前記第１の行配線と前記第２の行配線とを第１の電位とする手段と、
前記第２の層において行方向の第２端に設けられ、前記第１の行配線と電気的に接続された第１の導電部と、
前記第２の層において前記第２端に設けられ、前記第２の行配線と電気的に接続された第２の導電部と、
を備え、前記第１の導電部及び前記第２の導電部が前記第１の電位とは異なる第２の電位とされることを特徴とする半導体装置。
【請求項１０】
前記第１の導電部及び前記第２の導電部が、前記第１のゲート電極及び前記第２のゲート電極に対応した列方向の幅を有することを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記第１の層が、前記第１の自己整合コンタクト及び前記第２の自己整合コンタクトのそれぞれが接続された拡散層を有する一直線状又は断続的な行方向のアクティブ領域を備えることを特徴とする、請求項９又は１０に記載の半導体装置。
【請求項１２】
第１の層に設けられた、行方向に長い第１の対のゲート電極と、
前記第１の層に設けられた、行方向に長い第２の対のゲート電極と、
前記第１の対のゲート電極の間に行方向に所定間隔で配置された一連の第１のビット・コンタクトと、
前記第２の対のゲート電極の間に行方向に所定間隔で配置された一連の第２のビット・コンタクトと、
前記一連の第１のビット・コンタクトのうちの隣り合う２個のビット・コンタクトが接続された拡散層を表面に有する、前記第１の層に形成された一連の第１のアクティブ領域と、
前記一連の第２のビット・コンタクトのうちの隣り合う２個のビット・コンタクトが接続された拡散層を表面に有する、前記第１の層に形成された一連の第２のアクティブ領域と、
前記一連の第１のビット・コンタクトのうちの隣り合う２個のビット・コンタクト間を電気的に接続する一連の第１の配線と、
前記一連の第２のビット・コンタクトのうちの隣り合う２個のビット・コンタクト間を電気的に接続する一連の第２の配線と、
前記一連の第１のビット・コンタクトのうち、行方向の第１端に位置するビット・コンタクトと電気的に接続された第１の導電部と、
前記一連の第２のビット・コンタクトのうち、行方向の第１端に位置するビット・コンタクトと電気的に接続された第２の導電部と、
前記第１の対のゲート電極の行方向の第２端において前記第１の対のゲート電極と電気的に接続された第３の導電部と、
前記第２の対のゲート電極の前記第２端において前記第２の対のゲート電極と電気的に接続された第４の導電部と、
前記第２の層に設けられ、前記一連の第１の配線、前記一連の第２の配線、前記第１の導電部及び前記第２の導電部を第１の電位とするための手段と、
を具備し、前記第３の導電部及び前記第４の導電部が前記第１の電位とは異なる第２の電位とされることを特徴とする半導体装置。
【請求項１３】
前記第１の導電部、前記第２の導電部、前記第３の導電部及び前記第４の導電部が、前記第１の対のゲート電極及び前記第２の対のゲート電極に対応した列方向の幅を有することを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の導電部と前記第２の導電部を電子ビームでスキャンすることにより、これら導電部の電位の差に起因する二次電子放出量の変化を検出し、電気的異常を検出することを特徴とする、請求項６〜１４のいずれか一つに記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその検査方法に関するもので、特に、ダイナミック・ランダム・アクセス・メモリ  (ＤＲＡＭ)、フラッシュ・メモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、ロジックＬＳＩ等の各種のＳｉ  ＬＳＩと、これらＳｉ  ＬＳＩにおいて発生する配線ショート不良、配線オープン不良、自己整合コンタクト部ショート不良等の欠陥を高感度で検出するための検査手法に関する。
【従来技術】
【０００２】
図８は、従来から行われている電気的欠陥を検出するための手法を示している。同図は、テグ（TEG: Test Element Group）領域１０１において第１層と第２層との間を接続する複数個のコンタクト１０２が周期的に且つ二次元的に配置された構造を示している。これら多数のコンタクト１０２の一部１０３に導通不良がある場合、それを検出するには、一個のコンタクトを検出するに足る細く絞った電子ビームＥＢを照射し、全てのコンタクト１０２を順次スキャンする。このスキャンの途中に導通不良のコンタクト１０３があると、そのコンタクト１０３で導通不良による表面電位の差が生じ、それがゆえに、該コンタクトからの二次電子の放出量が正常なコンタクトからの二次電子の放出量と相違する。そこで、この二次電子の放出量の違いを検出することによって導通不良のコンタクトを検出する。
【０００３】
しかし、このように電子ビームＥＢを照射してコンタクトを一個ずつ順にテストしていく方法は、細い電子ビームＥＢによるスキャンを行うため、半導体の全面をスキャンするのに著しく長い時間が必要であるという問題がある。
【０００４】
この問題を改善するために提案された方法が、図９の（Ａ）、（Ｂ）及び（Ｃ）に示す構造である。これらの図に示す構造では、ＴＥＧ領域１１１において複数のビア１１２が周期的且つ二次元的に配列され、隣接する２つのビア間が上層の配線で接続されて一つの組を成し、且つ、各組のそれぞれのビアが下層の配線を介して隣の組のビアと接続される構造である。具体的には、図９の（Ｂ）及び（Ｃ）に示すように、隣り合うビア１１２１、１１２２が一つの組をなし、その間が上層の配線１１３によって接続される。なお、（Ａ）においては、ビア間を接続する上層の配線１１３の一部を黒い太い線で示している。一方のビア１１２１は下層の配線１１４を介して左隣の組のビアのうち近い方のビア１１２３と接続され、他方のビア１１２２は下層の配線１１５を介して右隣のビアのうち近い方のビア１１２４と接続される。ビア１１２３は左端の配線１１６に、ビア１１２４は右端の配線１１７にそれぞれ接続される。なお、下層の左端の配線１１８はコンタクト１１９を介してＳｉ基板に接続されてグランド電位にある。
【０００５】
図９の（Ａ）、（Ｂ）、（Ｃ）に示す半導体構造の場合、導通不良のビア（丸で囲った部分）があると、そのビアに電気的に接続された全ての配線が導通不良の影響を受ける。例えば、図９の（Ｂ）、（Ｃ）に示すようにビアが行方向（図面に向かって左右の方向）に配線で接続された構造の場合、一つのビアに導通不良があると、その左側全て（又は右側全て）のビアとそれに接続された配線において、二次電子放出率が変化する。したがって、グランド電位にある配線１１８に接続された配線１１６、１１３はグランド電位にあるが、導通不良のビアの個所から右側の配線１１７はオープン電位になる。このため、図示のように、上層の配線１１３を横切る方向に電子ビームＥＢでスキャンすると、導通不良のビアを含む行の配線の電位は正常な配線とは電位が異なり、したがって二次電子放出率も他の配線とは異なってくるので、こうした二次電子放出率の変化を知ることで、不要なビアがある行を検出することができる。
【０００６】
このように、図９の（Ａ）、（Ｂ）、（Ｃ）に示す構造にあっては、二次電子放出率を検出すべき部分の面積は、図８の場合より大きいため、二次電子放出率の変化を検出するための電子ビームは、図８で使用する電子ビームより幅広のものが使えるので、半導体全面の検出時間を短くできる。
【０００７】
このように、図９の（Ａ）、（Ｂ）、（Ｃ）により説明した従来の検査方法は、検出感度を向上させ、検査速度を向上させるうえで所定の効果を奏することができるとはいえ、Ｓｉ  ＬＳＩ製造において進められているウェーハの大面積化や、２〜３年毎の微細化には十分対応できず、検査感度及び検査速度を更に向上させることが必須である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の課題に鑑みて提案されたものであって、検査感度及び検査速度を向上させるために導電不良検出用の導電部を左右に分離配置することにより配線ピッチを緩和し且つ幅を増加した構造の半導体装置と、該半導体装置を検査するための方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、請求項１の発明は、
第１の層に所定の間隔で行方向に配列された複数の第１の配線を含む一対の行配線を備え、前記第１の配線の端部を、ビアを介して、第２の層に所定間隔で配列された第２の配線に接続した構造を有し、前記第１の配線と前記第２の配線とが同電位である半導体装置であって、
前記一対の行配線のうち、一方の行配線において前記行方向の第１端に位置する前記第１の配線に接続された第１の導電部と、他方の行配線において前記行方向の第２端に位置する前記第１の配線に接続された第２の導電部とを備える
ことを特徴とする半導体装置、
を提供する。
【００１０】
請求項２の発明は、
第１の層に行方向に長い一対の行配線を配列し、第２の層に前記一対の行配線の一方の端部に重なるよう列方向に形成された列配線を備えた半導体装置であって、
前記一対の行配線のうち、
一方の行配線の前記行方向の第１端を第１の導電部に接続するとともに第２端をビアを介して前記列配線に接続して第１の電位とし、
他方の行配線の前記行方向の第２端に第２の導電部を接続するとともに該行配線を第２の電位とした
ことを特徴とする半導体装置、
を提供する。
【００１１】
請求項３の発明は、前記第１の導電部及び前記第２の導電部の前記列方向の幅が、前記第１の配線の前記列方向の幅の２倍以上であって３倍以下であることを特徴とする。
請求項４の発明は、
前記第１の導電部を電子ビームでスキャンし、次いで前記第２の導電部を電子ビームでスキャンすることにより、これら導電部の電位の差に起因する二次電子放出量の変化を検出し、電気的異常を検出することを特徴とする、請求項１〜３のいずれか一つに記載の半導体装置の検査方法、
を提供する。
【００１２】
請求項５の発明は、ショート又はオープンの電気的異常を検出することを特徴とする。
請求項６の発明は、
第１の層に設けられた、行方向に長い第１の対のゲート電極と、
第１の層に設けられた、行方向に長い第２の対のゲート電極と、
前記第１の対のゲート電極のゲート電極間に行方向に所定間隔で配置された第１の自己整合コンタクトと、
前記第２の対のゲート電極のゲート電極間に行方向に所定間隔で配置された第２の自己整合コンタクトと、
第２の層に設けられ、前記第１の自己整合コンタクトと電気的に接続された第１の行配線と、
第２の層に設けられ、前記第２の自己整合コンタクトと電気的に接続された第２の行配線と、
前記第２の層に設けられ、行方向の第１端において前記第１の対のゲート電極に接続された第１の導電部と、
前記第２の層に設けられ、行方向の前記第１端において前記第２の対のゲート電極に接続された第２の導電部と、
前記第２の層に設けられ、行方向の第２端において前記第１の行配線と前記第２の行配線とに接続された第３の導電部と、
を備え、前記第３の導電部が前記第１の導電部及び前記第２の導電部とは異なる電位とされることを特徴とする半導体装置、
を提供する。
【００１３】
請求項７の発明は、前記第１の導電部及び前記第２の導電部の列方向の幅が、前記第１の対のゲート電極及び前記第２の対のゲート電極の列方向の幅と少なくとも同じであることを特徴とする。
【００１４】
請求項８の発明は、
第１の層に設けられた、行方向に長い櫛歯状の第１のゲート電極と、
第１の層に設けられた、行方向に長い櫛歯状の第２のゲート電極と、
前記第１のゲート電極の櫛歯の部分の間に配置された第１の自己整合コンタクトと、
前記第２のゲート電極の櫛歯の部分の間に配置された第２の自己整合コンタクトと、
第２の層に設けられ、前記第１の自己整合コンタクトと電気的に接続された第１の行配線と、
第２の層に設けられ、前記第２の自己整合コンタクトと電気的に接続された第２の行配線と、
前記第２の層に設けられ、行方向の第１端において前記第１のゲート電極に接続された第１の導電部と、
前記第２の層に設けられ、行方向の前記第１端において前記第２のゲート電極に接続された第２の導電部と、
前記第２の層に設けられ、行方向の第２端において前記第１の行配線と前記第２の行配線とに接続された第３の導電部と、
を備え、前記第３の導電部が前記第１の導電部及び前記第２の導電部とは異なる電位とされることを特徴とする半導体装置、
を提供する。
【００１５】
請求項９の発明は、前記第１の導電部及び前記第２の導電部の列方向の幅が前記第１のゲート電極及び前記第２のゲート電極の列方向の幅と少なくとも同じであることを特徴とする。
【００１６】
請求項１０の発明は、前記第１の導電部と前記第２の導電部を電子ビームでスキャンすることにより、これら導電部の電位の差に起因する二次電子放出量の変化を検出し、電気的異常を検出することを特徴とする。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体装置の実施の形態を図を参照しながら詳細に説明する。図面を通じて、同じ又は同様の構成要素は同一の参照符号で指示するものとする。なお、以下の説明において、第１層と第２層とは半導体装置における異なる層を表し、例えば、第１層は上層、第２層は下層を指すものとする。また、左又は右と言うときには、図面に向かって左又は右の方向を意味するものとする。
【００１８】
図１は、本発明に係る半導体装置の第1の実施の形態を示している。図１において、半導体装置Ｓは、上層の配線と下層の配線とをビアによって接続するようにしたビア・チェインを含む基本構造を周期的且つ二次元的に多数配列した半導体構造を有する。すなわち、半導体装置Ｓの基本構造は以下の構成要素を含み、図１には２個の基本構造が図示されている。
（１）第１層に、行方向（図１においては左右方向）に所定間隔で配置される複数の配線１、２、３を有する第１の行配線
（２）第１層の配線１、２、３の隣り合う端部間を接続できる位置に形成された下層の配線４、５、
（３）第１の行配線に平行に第１層に設けられ、行方向に所定間隔で配置される複数の配線６、７、８を有する第２の行配線、
（４）第１層の配線６、７、８の隣り合う端部間を接続できる位置に形成された第２層の配線９、１０、
（５）第１の行配線及び第２の行配線の両側の端部に重なるよう第２層に形成された列方向に長いグランド電極１１、１２、
（６）第１層の配線１、２、３、６、７、８の端部と第２層の配線４、５、９、１０の端部との間を接続するビア１３、
（７）第１の行配線のうち、左端に位置する配線１に接続され、配線１、２、３よりも幅の広い導電部１４、
（８）第２の行配線のうち、右端に位置する配線８に接続され、行配線６、７、８よりも幅の広い導電部１５。
【００１９】
このように、第１の実施の形態においては、導電部１４、１５の配線ピッチはビア・チェインの行配線の配線ピッチの半分であるため、図１に示すように、導電部１４、１５を列方向において行配線よりも幅広に形成することができる。したがって、導電部１４、１５のデザイン・ルールとして、ビア・チェインの配線と同じデザイン・ルールが使える場合、また、行配線における最少の配線幅と最少の配線スペースとが同じである場合には、導電部１４、１５は最少配線幅の３倍の配線幅と最少スペースとを持つよう形成されることが可能である。そこで、電子ビームＥＢによって導電部１４、１５をスキャンすると、従来のような細い配線に電子ビームを照射して検査を行う場合に比べて、1個の導電部から放出される二次電子の量が３倍程度に増加するので、感度が大きく向上する。
【００２０】
この実施の形態において、例えば、図の丸で囲まれた個所のビアに導通不良が生じた場合には、そのビアを基準として、グランド電極１１から左側の配線１、２と導電部１４がフローティング電位となる。このため、グランド電位の導電部とフローティング電位の導電部とでは二次電子放出率が異なるので、導電部１４を電子ビームＥＢでスキャンしていくと、導通不良のビアを含む行配線に接続された導電部が、他の導電部とは異なる二次電子放出量を示す。一方、反対側の導電部１５はグランド電位にあるので、導電部１５を電子ビームＥＢでスキャンしても、導電部１５の二次電子放出率に変動は認められない。こうして、導電部からの二次電子放出量を調べることによって、導電不良のビアが存在する行配線を特定することができる。
【００２１】
次に、本発明に係る半導体装置の第２の実施の形態を第２図の（Ａ）及び（Ｂ）により説明する。第２の実施の形態に係る半導体装置Ｓは、以下の構成要素を含む基本構造を周期的且つ二次元的に配列した構造を有し、図２には２個の基本構造が図示されている。
（１）第１層に形成され、一本の連続した配線２１からなる第１の行配線、
（２）第１の行配線に平行に第１層に形成され、一本の連続した配線２２からなる第２の行配線、
（３）第１の行配線及び第２の行配線の左端に重なるように第２層に列方向に形成されたグランド電極２３、
（４）第１の行配線の左端をグランド電極２３と接続するビア２４、
（５）第１の行配線の右端に接続された導電部２５、
（６）第２の行配線の左端に接続された導電部２６。
【００２２】
図２の（Ｂ）は、同図の（Ａ）の線Ａ−Ａに沿う断面を概略的に示す図で、Ｓｉ基板２７の上に絶縁層（ＳｉＯ２層）２８が形成され、絶縁層２８に行配線２１、グランド電極２３、ビア２４が形成されている。なお、参照数字２９はグランド電極２３とＳｉ基板２７とを接続するコンタクトである。
【００２３】
第２の実施の形態はこうした構造をしているので、本来はグランド電位にあるべき行配線２１に断線個所ｂが生じると、断線個所ｂから右側、すなわち導電部２３の側の配線の電位はオープン電位（フローティング電位）となるので、電子ビームＥＢで導電部２６をスキャンしたとき、グランド電位にある導電部とオープン電位にある導電部とで二次電子放出量が異なる。これを利用することにより、本来はグランド電位にあるべき行配線における断線の有無を検出することができる。この実施の形態においても、第１端及び第２端のそれぞれにおいて一本おきの行配線に導電部を形成したので、これらの導電部は行配線と比較して配線ピッチが１／２になり、したがって列方向の幅が２倍広いので、最大３程度幅広にレイアウトすることが可能となる。このため、従来と比較して、二次電子放出量が約３倍程度大きくなるという利点がある。
【００２４】
更に、隣り合う行配線の間がショートした場合、本来はオープン電位であるべき行配線はグランド電位となる。これを利用することにより、どこにショートが発生したかを特定することができる。例えば、図２の（Ａ）に示す位置ｓにショートが生じていた場合、本来はオープン電位にあるべき配線２２はグランド電位となる。したがって、導電部２６を電子ビームＥＢでスキャンすることにより、配線２２に形成された導電部２６からの二次電子放出量は、オープン電位にある他の行配線に形成された導電部からの二次電子放出量とは異なることが分かるので、ショートのある行配線を特定することができる。
【００２５】
次に、本発明をＤＲＡＭやＮＡＮＤ型フラッシュ・メモリに適用した例について説明する。まず、図３を用いて、これらのメモリに発生し得る導電不良について説明する。図３は、ＤＲＡＭのメモリ・アレイ内のビット・コンタクト周辺の構造の一例を示す断面図で、ＮＡＮＤ型フラッシュ・メモリのメモリ・アレイ内のソース・コンタクトの周辺の構造も同様である。図３において、基板３１に２つのゲート絶縁膜３２が形成され、それぞれのゲート絶縁膜３２の上に、ゲート電極を構成するポリＳｉ層３３とＷＳｉｘ層３４とが積層されて一対のゲート電極を構成する。更に、これらのゲート電極の間に、基板３１上の拡散層３５に給電するためのビット・コンタクト３６が形成されている。なお、図示しないが、ビット線はコンタクトを介してビット・コンタクト３６の上面（基板３１と反対側の面）と接続される。
【００２６】
いずれのメモリ・アレイの場合も、メモリ面積を最少にするため、ゲート電極を構成するポリＳｉ層３３及びその上に積層されたＷＳｉｘ層３４は最少のスペースとなるよう配置されており、ゲート電極間の拡散層３５に給電するためのポリＳｉ等で構成されたビット・コンタクト３６は、いわゆる自己整合プロセスで形成される。しかし、自己整合プロセスでは、ゲート電極の上側の層であるＷＳｉｘ層３４とビット・コンタクト３６の下面とが接近した個所３７でショートが起こり易い。また、ビット・コンタクト３６の底の個所３８においても拡散層３５とポリＳｉ層３３との間がショートする危険がある。これらの個所３７、３８のいずれにショートが生じても、ゲート電極のＷＳｉｘ層３４はグランド電位となる。
【００２７】
図４の（Ａ）及び（Ｂ）は、上で説明したショートの発生個所を効果的に検出するための、本発明に係る半導体装置の第３の実施の形態を概略的に示す図である。（Ａ）は、半導体装置Ｓの基本構造をなす構成要素の相互位置関係を示す図であり、（Ｂ）は（Ａ）における線Ｂ−Ｂに沿う断面図を示している。本実施の形態に係る半導体装置Ｓは、図示の構造を基本構造とし、この基本構造を周期的に且つ二次元的に多数配列した半導体構造を有する。
【００２８】
図示のように、半導体装置Ｓの基本構造は以下の構成要素を備える。
（１）厚いＳｉＯ２基板（又はＳＴＩ（Shallow Trench Isolation））４１上にゲート絶縁膜３２を介して形成された、行方向に細長い第１の対のゲート電極４２、４３
（２）第１の対のゲート電極に平行に基板４１上にゲート絶縁膜３２を介して形成された、行方向に細長い第２の対のゲート電極４４、４５、
（３）第１の対のゲート電極４２、４３の間に適宜の間隔で形成された一連の第１のビット・コンタクト３６１、
（４）第２の対のゲート電極４４、４５の間に適宜の間隔で形成された一連の第２のビット・コンタクト３６２、
（５）第１の対のゲート電極４２、４３の中心線に沿って形成された第１の行配線４６と第２の対のゲート電極４４、４５の中心線に沿って形成された第２の行配線４７と、これら行配線の右端間を接続する導電部４８とからなるビット線、
（６）それぞれの第１のビット・コンタクト３６１と第１の行配線４６とを接続する一連のコンタクト４９１、
（７）それぞれの第２のビット・コンタクト３６２と第２の行配線４７とを接続する一連のコンタクト４９２、
（８）第１の対のゲート電極４２、４３の左側の端どおしを接続する導電部５０、
（９）第２の対のゲート電極４４、４５の左端どおしを接続する導電部５１、
（１０）導電部５０に重なり合うように形成され、第１の対のゲート電極とほぼ同じ列方向の幅を有する導電部５２、
（１１）導電部５１に重なり合うように形成され、第２の対のゲート電極とほぼ同じ列方向の幅を有する導電部５３、
（１２）導電部５２と導電部５０との間を接続するコンタクト５４１、
（１３）導電部５３と導電部５１との間を接続するコンタクト５４２。
【００２９】
図４において、正常な状態ではビット線はグランド電位、全てのゲート電極はオープン電位にあるものとする。いま、図４の（Ｂ）に示すように、一方のゲート電極４３の上面と第１のビット・コンタクト３６１とが接近した個所３７にショートが発生したとすると、本来はオープン電位にある筈のゲート電極４３がグランド電位になり、したがって、ゲート電極４３に接続された導電部５２もグランド電位になる。このため、導電部５２、５３を電子ビームＥＢによってスキャンすると、グランド電位にある導電部５２とオープン電位にある導電部５３とは、異なる電圧コントラストを示すので、この電圧コントラスト信号を利用することにより、どの行配線でショートが起こったかを判定することができる。そこで、導電不良のある行配線におけるゲート電極の断面部を1本だけ作成すれば不良ゲート電極を特定することができることになり、従来に比べて解析時間が著しく短縮され、解析効率を向上させることができる。
【００３０】
図５の（Ａ）及び（Ｂ）は、本発明に係る半導体装置の第４の実施の形態を概略的に示す図で、（Ａ）は、半導体装置Ｓの基本構造をなす構成要素の相互位置関係を示す図であり、（Ｂ）は（Ａ）における線Ｃ−Ｃに沿う断面図である。この実施の形態は、図４で説明した第３の実施の形態における一対のゲート電極を、列方向に櫛歯が延びた形状のゲート電極で置き換えることにより、新たな目的に対応できるようにしたものである。
【００３１】
図５の場合も、半導体装置Ｓは図示の構造を基本構造とし、この基本構造を周期的且つ二次元的に多数配列した構造を有する。第４の実施の形態において、半導体装置Ｓの基本構造は以下の構成要素を備える。
（１）厚いＳｉＯ２基板（又はＳＴＩ（Shallow Trench Isolation））４１上にゲート絶縁膜３２を介して櫛歯状に形成された行方向に細長い第１のゲート電極６１、
（２）第１のゲート電極６１に平行に、基板４１上にゲート絶縁膜３２を介して櫛歯状に形成された行方向に細長い第２のゲート電極６２、
（３）第１のゲート電極６１において、隣り合う櫛歯の部分６３、６４間に形成された一連の第１のビット・コンタクト３６１、
（４）第２のゲート電極６２において、隣り合う櫛歯の部分間に形成された一連の第２のビット・コンタクト３６２、
（５）第１のゲート電極６１の中心線に沿って形成された第１の行配線４６と第２のゲート電極６２の中心線に沿って形成された第２の行配線４７と、これら行配線の右端間を接続する導電部４８とからなるビット線、
（６）それぞれの第１のビット・コンタクト３６１と行配線４６とを接続する第１のコンタクト４９１、
（７）それぞれの第２のビット・コンタクト３６２と行配線４７とを接続する第２のコンタクト４９２、
（８）第１のゲート電極６１の左端に接続された導電部６５、
（９）第２のゲート電極６２の左端に接続された導電部６６、
（１０）導電部６５に重なり合うように第１層に形成され、第１のゲート電極６１とほぼ同じ列方向の幅を有する導電部６７、
（１１）導電部６６に重なり合うように第１層に形成され、第２のゲート電極６２とほぼ同じ列方向の幅を有する導電部６８、
（１２）導電部６５と導電部６７との間を接続するコンタクト６９１、
（１３）導電部６６と導電部６８との間を接続するコンタクト６９２。
【００３２】
図５の第４の実施の形態においては、ビット・コンタクト３６１、３６２とゲート電極６１、６２との間のショートは、ゲート電極の長さ方向で起きる確率が高い。つまり、それぞれのビット・コンタクトにおいてショートが起きる確率が高い個所は、櫛歯の部分とビット・コンタクトとの間であり、例えば、図５の（Ｂ）に黒丸で囲んだ個所３７である。そこで、第３の実施の形態と同様に、正常な状態ではビット線はグランド電位、ゲート電極はオープン電位にあるとすると、いずれかのビット・コンタクトとゲート電極の櫛歯の部分との間がショートした場合には、そのゲート電極はグランド電位となり、したがって、そのゲート電極に接続された導電部６７又は６８がグランド電位となるため、導電部６７、６８を電子ビームＥＢでスキャンすると、これらの導電部がグランド電位にあるか、オープン電位にあるかによって異なる電圧コントラスト信号が得られる。これにより、どのゲート電極でショートが発生したかを特定することができる。
【００３３】
従来は、電圧コントラスト検査によって、或るゲート電極のどこかでショートが発生したと判明した場合、どこのビット・コンタクトでショートが発生したのかを調べるために、通常は、全てのビット・コンタクトを上下且つ行行方向に割るか、またはフォーカスト・イオン・ビーム技術を駆使して局所的に上下且つ行方向の断面を作るかして、その断面を二次電子顕微鏡（ＳＥＭ）で観察することが行われていた。しかし、これでは、全てのビット・コンタクトの断面を作らなければ導電不良の個所が見つからないということもあり、多大な時間と労力が必要となる。
【００３４】
図５に示す第４の実施の形態は、ゲート電極の櫛歯の部分６３、６４を行方向に配置し、隣り合う櫛歯の部分の間にそれぞれのビット・コンタクトが位置するように一列に配列したので、上記のように電子ビームで導電部をスキャンすることによって導電不良のあるワード導体がわかった場合、そのゲート電極の断面部を1本だけ作成すればよいことになり、従来に比べて解析時間が著しく短縮され、解析効率を向上させることができる。
【００３５】
図６の（Ａ）及び（Ｂ）は、本発明に係る半導体装置の第５の実施の形態を概略的に示す図で、（Ａ）は、半導体装置Ｓの基本構造をなす構成要素の相互位置関係を示す図であり、（Ｂ）は（Ａ）における線Ｄ−Ｄに沿う断面図である。図６の（Ａ）において、既に図３を用いて説明したように、自己整合コンタクトでは、ゲート電極の上部と下部の二個所３７、３８でショートが発生する可能性がある。上部のショートは図４及び図５に示す実施の形態を用いることにより検出可能である。そこで、第５の実施の形態は、こうした下部のショートをも検出するために、図４の構造にアクティブ領域を設けるようにしたものである。
【００３６】
図６の（Ａ）に示すように、半導体装置Ｓは図示の構造を基本構造とし、この基本構造を周期的且つ二次元的に多数配列した構造を有する。第５の実施の形態において、半導体装置Ｓの基本構造は以下の構成要素を備える。
（１）行方向に細長い第１の対のゲート電極４２、４３
（２）第１の対のゲート電極４２、４３に平行に形成された、行方向に細長い第２の対のゲート電極４４、４５、
（３）第１の対のゲート電極４２、４３の間に適宜の間隔で形成された一連の第１のビット・コンタクト３６１、
（４）第２の対のゲート電極４４、４５の間に適宜の間隔で形成された一連の第２のビット・コンタクト３６２、
（５）第１の対のゲート電極４２、４３の中心線に沿って形成された第１の行配線４６と第２の対のゲート電極４４、４５の中心線に沿って形成された第２の行配線４７と、これら行配線の右端間を接続する導電部４８とからなるビット線、
（６）それぞれの第１のビット・コンタクト３６１と第１の行配線４６とを接続する一連のコンタクト４９１、
（７）それぞれの第２のビット・コンタクト３６２と第２の行配線４７とを接続する一連のコンタクト４９２、
（８）第１の対のゲート電極４２、４３の左端間を接続する導電部５０、
（９）第２の対のゲート電極４４、４５の左端間を接続する導電部５１、
（１０）導電部５０に重なり合うように形成され、第１の対のゲート電極４２、４３とほぼ同じ列方向の幅を有する導電部５２、
（１１）導電部５１に重なり合うように形成され、第２の対のゲート電極４４、４５とほぼ同じ列方向の幅を有する導電部５３、
（１２）導電部５２と導電部５０との間を接続するコンタクト５４１、
（１３）導電部５３と導電部５１との間を接続するコンタクト５４２、
（１４）それぞれの第１のビット・コンタクト３６１の下端と接続される第１の拡散層３５１、
（１５）それぞれの第２のビット・コンタクト３６２の下端と接続される第２の拡散層３５２（図示せず）、
（１６）第１の拡散層３５１及び第２の拡散層３５２を表面に有し、且つ、第１の対のゲート電極４１、４２と第２の対のゲート電極４３、４４とに直交する方向にＳｉ基板上に形成された一連のアクティブ領域７１。
【００３７】
図６において、正常な状態ではビット線はグランド電位にあり、第１の対のゲート電極４２、４３及び第２の対のゲート電極４４、４５はオープン電位にあるものとする。そこで、図６の（Ｂ）に示すように、一方のゲート電極４２の上面とビット・コンタクト３６１との間の黒丸で示す個所３７にショートが発生していると、本来はオープン電位にある筈のゲート電極４３がグランド電位になり、したがって、ゲート電極４３に接続された導電部５２もグランド電位になる。このため、全部の導電部５２、５３を電子ビームＥＢによってスキャンすると、グランド電位にある導電部５２とオープン電位にある導電部５３とは、異なる電圧コントラストを示すので、この電圧コントラスト信号を利用すると、ショートが起こった行配線を特定することができる。そこで、導電不良のある行配線のゲート電極の断面部を1本だけ作成すれば不良のゲート電極を特定することができることになり、従来に比べて解析時間が著しく短縮され、解析効率を向上させることができる。
【００３８】
また、図６の（Ｂ）に点線の丸で示す、ビット・コンタクト３６の底部の個所３８にショートが起こった場合にも、ゲート電極４３がグランド電位になり、したがって、ゲート電極４３に接続された導電部５２もグランド電位になる。このため、全部の導電部５２、５３を電子ビームＥＢによってスキャンすると、グランド電位にある導電部５２とオープン電位にある導電部５３とは、異なる電圧コントラストを示す。
【００３９】
そこで、図６に示す半導体装置においてショートが上部の個所３７と下部の個所３８のいずれで発生したかを判別するには、図４に示す半導体装置と図６に示す半導体装置とのテグ（TEG）における歩留りどおしを比較すればよい。これは、図４に示す半導体装置においては上部の個所３７のみにおいてショートが発生し得るのに対して、図６に示す半導体装置においては上下２つの個所３７、３８においてショートが発生し得るからである。そこで、こうした歩留り間の比較により、図６における半導体装置の歩留りの方が図４における半導体装置の歩留りより低いことが分かったときには、図６の半導体装置において下部の個所３８においてもショートが発生していると判定することができる。また、第５の実施の形態においては、ビット・コンタクトにおける上部のショートと下部のショートとのいずれをも検出することができるので、同一ウェーハの中で、ビット・コンタクトにおける上部のショートと下部のショートとのどちらのショートの発生頻度が高いかを分類することも可能となる。
【００４０】
なお、図６においては、アクティブ領域７１は第１の一対のゲート電極４２、４３及び第２の一対のゲート電極４４、４５の両側（図面では上限方向）に突出するように形成されているが、必ずしも突出させる必要はない。アクティブ領域７１は各行配線と少なくともオーバーラップしていればよい。ただし、図６に示す構造の方が、合わせ余裕を計算する等の余計な作業が不要となるので、設計が容易であるというメリットがある。
【００４１】
次に、図７の（Ａ）及び（Ｂ）は、本発明に係る半導体装置の第６の実施の形態を概略的に示す図で、（Ａ）は、半導体装置Ｓの基本構造をなす構成要素の相互位置関係を示す図であり、（Ｂ）は（Ａ）における線Ｅ−Ｅに沿う断面図である。この実施の形態は、図６に示す第５の実施の形態に対して、ビット・コンタクトとゲート電極との隣接した部分を全て１直線上に配列するようにしたものである。
【００４２】
図７の（Ａ）において、半導体装置Ｓは図示の構造を基本構造とし、この基本構造を周期的且つ二次元的に多数配列した構造を有する。第６の実施の形態における半導体装置Ｓの基本構造は以下の構成要素を備える。
（１）厚いＳｉＯ２基板（又はＳＴＩ（Shallow Trench Isolation））４１上にゲート絶縁膜３２を介して形成された、行方向に細長い第１の対のゲート電極４２、４３、
（２）厚いＳｉＯ２基板（又はＳＴＩ（Shallow Trench Isolation））４１上にゲート絶縁膜３２を介して第１の対のゲート電極と平行に形成された、行方向に細長い第２の対のゲート電極４４、４５、
（３）第１の対のゲート電極４２、４３の間に適宜の間隔で形成された一連の第１のビット・コンタクト３６１、
（４）第２の対のゲート電極４４、４５の間に適宜の間隔で形成された一連の第２のビット・コンタクト３６２、
（５）一連の第１のビット・コンタクト３６１のうちの隣り合う２個のビット・コンタクトが接続された拡散層３５１を表面に有するように、ＳｉＯ２基板（又はＳＴＩ）４１上に断続的に形成された第１のアクティブ領域８１、
（６）一連の第２のビット・コンタクト３６２のうちの隣り合う２個のビット・コンタクトが接続された拡散層３５２（図示せず）を表面に有するように、ＳｉＯ２基板（又はＳＴＩ）４１上に断続的に形成された第２のアクティブ領域８２、
（７）一連の第１のビット・コンタクト３６１のうちの隣り合う２個のビット・コンタクト間を接続するように形成された一連の第１の配線８３、
（８）一連の第２のビット・コンタクト３６２のうちの隣り合う２個のビット・コンタクト間を接続するように形成された一連の第２の配線８４、
（６）一連の第１のビット・コンタクト３６１のそれぞれを対応の第１の配線８３と接続する第１のコンタクト８５、
（７）一連の第２のビット・コンタクト３６２のそれぞれを対応の第２の配線８４と接続する第２のコンタクト８６、
（８）第１のコンタクト８５のうち右端に位置するコンタクト８５Ｒに接続され、且つ、第１の対のゲート電極４２、４３とほぼ同じ列方向の幅を持つ第１の導電部８７、
（９）第２のコンタクト８６のうち右端に位置するコンタクト８６Ｒに接続され、且つ、第２の対のゲート電極４４、４５とほぼ同じ列方向の幅を持つ第２の導電部８８、
（１０）第１のコンタクト８５及び第２のコンタクト８６のうち左端に位置するコンタクト８５Ｌ、８６Ｌの左端を接続する第３の導電部８９、
（１１）第１の対のゲート電極４２、４３の左端間を接続する第４の導電部９０、
（１２）第２の対のゲート電極４４、４５の左端間を接続する第５の導電部９１、
（１３）第４の導電部９０に重なり合うように形成され、第１の対のゲート電極とほぼ同じ列方向の幅を有する第６の導電部９２、
（１４）第５の導電部９１に重なり合うように形成され、第２の対のゲート電極とほぼ同じ列方向の幅を有する第７の導電部９３、
（１５）導電部９０と導電部９２との間を接続するコンタクト９４１。
（１６）導電部９１と導電部９３との間を接続するコンタクト９４２。
【００４３】
図７に示す構造において、正常な状態においては導電部８９はグランド電位にあり、したがって配線８３、８４、導電部８７、８８もグランド電位にあり、一方、第１の対のゲート電極４２、４３及び第２の対のゲート電極４４、４５はオープン電位にあるものとする。そこで、図７の（Ｂ）に示すように、一方のゲート電極４２の上面といずれかのビット・コンタクト３６１との間の、図７の（Ｂ）に黒丸で示す個所３７にショートが発生すると、本来はオープン電位にある筈のゲート電極４３がグランド電位になり、したがって、ゲート電極４３に接続された導電部９２もグランド電位になる。このため、導電部９２と導電部９３を電子ビームＥＢによってスキャンすると、グランド電位にある導電部９２とオープン電位にある導電部９３とは、異なる電圧コントラストを示すので、既に他の実施の形態について述べたとおり、この電圧コントラスト信号を利用すると、ショートが起こったゲート電極を特定することができる。
【００４４】
また、いずれかの個所で導通不良が生じたとき、例えば、コンタクト８５と配線８３との間が不導通状態であるとき、その導通不良が生じた個所より右側にある導電部８７はオープン電位となるので、電子ビームＥＢによってスキャンすると、オープン電位にある導電部８７とグランド電位にある導電部８８とで二次電子放出率が異なってくる。これを利用すると、どちらの対のゲート電極に導通不良が生じたかを特定することができる。
【００４５】
また、図７の（Ｂ）に点線の丸で示す、ビット・コンタクト３６１の底部の個所３８にショートが起こった場合にも、ゲート電極４３がグランド電位になり、したがって、ゲート電極４３に接続された導電部９２もグランド電位になる。このため、全部の左側の導電部９２、９３を電子ビームＥＢによってスキャンすると、グランド電位にある導電部９２とオープン電位にある導電部９３とは、異なる電圧コントラストを示す。したがって、図６に示す第５の実施の形態において説明したのと同様に、テグ（TEG）における歩留りどおしを比較することにより、下部の個所３８においてもショートが発生しているか否かを判定することができる。また、ビット・コンタクトにおける上部のショートと下部のショートとのいずれをも検出することができるので、同一ウェーハの中で、ビット・コンタクトにおける上部のショートと下部のショートとのどちらのショートの発生頻度が高いかを分類することも可能となる。
【００４６】
ここで図５の（Ａ）及び（Ｂ）に示す第４の実施の形態に戻ると、図７に示す第６の実施の形態についての上の説明から理解されるように、図５の第４の実施の形態も行方向のアクティブ領域を設けるように変形することができる。この変形例を図５の（Ｃ）により説明する。図５の（Ｃ）は、図５の（Ａ）において以下に説明するアクティブ領域が形成された場合の線Ｃ−Ｃに沿う断面図である。図５の（Ｃ）において、ＳｉＯ２基板（又はＳＴＩ）４１内に、第１の行配線４６と同等の幅を持つ第１のアクティブ領域８１が、一連の第１のビット・コンタクト３６１のそれぞれの下端が接続された拡散層３５１を表面に有するように、第１の行配線４６の長さ方向に隣り合う櫛歯の部分６３、６４と部分的にオーバーラップするように形成される。その結果、アクティブ領域８１は第１の行配線４６に沿って断続的に形成される。これに代えて、アクティブ領域８１を第１の行配線４６に沿って一直線状に形成してもよい。これと同様に、第２のアクティブ領域８２を第１のアクティブ領域８１と同じ形状で、第２の行配線４７の長さ方向に断続的に又は一直線状に形成する。これにより、図５の（Ａ）及び（Ｂ）に示す実施の形態について既に説明したとおり、上部の個所３７においてショートが発生したゲート電極を特定することができる、加えて、下部の個所３８においてショートが発生した場合にも、ショートが発生した側のゲート電極６１、６２がグランド電位になり、したがって、グランド電位になったゲート電極に接続された導電部６７、６８もグランド電位になる。このため、全部の左側の導電部６７、６８を電子ビームＥＢによってスキャンすると、グランド電位にある導電部とオープン電位にある導電部とは、異なる電圧コントラストを示す。したがって、図６に示す第５の実施の形態において説明したのと同様に、テグ（TEG）における歩留りどおしを比較することにより、下部の個所３８においてもショートが発生しているか否かを判定することができる。また、ビット・コンタクトにおける上部のショートと下部のショートとのいずれをも検出することができるので、同一ウェーハの中で、ビット・コンタクトにおける上部のショートと下部のショートとのどちらのショートの発生頻度が高いかを分類することも可能となる。
【００４７】
なお、以上の説明から理解されるように、図４又は図５に示す実施の形態と図７に示す実施の形態とを同一ウェーハ上に設ければ、同一ウェーハの中で上部のショートと不導通のどちらの発生頻度が高いかを分類することが可能となる。
【００４８】
また、本発明はこれまで説明してきた実施の形態に限定されるものではない。当業者であれば、種々の修正や変更を容易に想到することができ、こうした修正や変更も本願の発明の範囲に含まれる。
【産業上の利用可能性】
【００４９】
以上、本発明に係る半導体装置の実施の形態を詳述したところから理解されるように、本発明により、半導体ＬＳＩに発生する電気的ショートや断線という接続不良を効率的に検出することができ、したがって、不良半導体装置検出の効率化と半導体製品の歩留りの向上に寄与することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る半導体装置の第１の実施の形態を概略的に示す図である。
【図２】（Ａ）及び（Ｂ）は本発明に係る半導体装置の第２の実施の形態を概略的に示す図である。
【図３】従来のＤＲＡＭのビット・コンタクトとゲート電極との構造を概略的に示す図である。
【図４】（Ａ）及び（Ｂ）は本発明に係る半導体装置の第３の実施の形態を概略的に示す図である。
【図５】（Ａ）及び（Ｂ）は本発明に係る半導体装置の第４の実施の形態を概略的に示す図である。
【図６】（Ａ）及び（Ｂ）は本発明に係る半導体装置の第５の実施の形態を概略的に示す図である。
【図７】（Ａ）及び（Ｂ）は本発明に係る半導体装置の第６の実施の形態を概略的に示す図である。
【図８】電気的不良を検出する従来の手法を説明するための図である
【図９】電気的不良を検出する従来の別の手法を説明するための図であり、（Ａ）及び（Ｂ）は半導体装置の構造を示す図、（Ｃ）は（Ｂ）における線Ｘ−Ｘに沿う断面図である。
【符号の説明】
【００５１】
１〜１０：行方向の配線、  １１、１２：列方向の配線、  １３：ビア、  １４、１５：導電部、  ２１、２２：行方向の配線、  ２３：グランド電極、  ２４：ビア、  ２５、２６：導電部、  ２７：Ｓｉ基板、  ２８：絶縁層、  ２９：コンタクト、  ３１：基板、  ３２：ゲート絶縁膜、  ３３：ポリＳｉ層、  ３４：ＷＳｉｘ層、  ３５：拡散層、  ３６、３６１、３６２：ビット・コンタクト、４１：ＳｉＯ２基板、４２〜４５：ゲート電極、  ４６、４７：行配線、  ４８：導電部、  ４９１、４９２：コンタクト、  ５０〜５３：導電部、  ５４１、５４２：コンタクト、  ６１、６２：ゲート電極、  ６３、６４：櫛歯、  ６５〜６８：導電部、  ６９１、６９２：コンタクト、  ７１、８１、８２：アクティブ領域、  ８３、８４：配線、  ８５、８６：コンタクト、  ８７、８８、９０〜９３：導電部
１０１：テグ領域、  １０２：コンタクト、  １０３：導通不良のコンタクト、  １１１：テグ領域、  １１２、１１２１〜１１２４：ビア、  １１３：上層の配線、  １１４、１１５：下層の配線、  １１６：左端の配線、  １１７：右端の配線、  １１８：下層の左端の配線、  １１９：コンタクト
【図１】
2007080987.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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