(57)【要約】【課題】単一の半導体チップ内に複数のＰ型ＭＩＳトランジスタを備えた半導体装置について安定化と高速化とを両立させるとともに回路面積の増大を抑制する。【解決手段】液晶ドライバ（半導体装置）において、ボルテージフォロワ型オペアンプ回路の出力電圧の安定化のために特性の一致が要求されるＰ型ＭＯＳトランジスタには、第１のタイプのＭＯＳトランジスタ１ＰＰＨ（ゲート電極２ＰはＰ型半導体膜を有する）が用いられている。その他の箇所には、第１のタイプよりも高速動作が可能な第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨ（ゲート電極２ＮはＮ型半導体膜を有する）が用いられている。また、第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＮＬおよびＮ型ＭＯＳトランジスタ１ＮＮＨ，１ＮＮＬはいずれもゲート電極２ＮにＮ型半導体膜を有するのでＮ型半導体膜同士を直接結合でき、これにより回路面積の増大を抑制できる。【選択図】図３
2007157803.tif 000002
【特許請求の範囲】
【請求項１】
単一の半導体チップ内に複数のＰ型ＭＩＳトランジスタを備えた半導体装置であって、
前記複数のＰ型ＭＩＳトランジスタは、
ゲート電極にＰ型半導体膜を有する第１のタイプと、
ゲート電極にＮ型半導体膜を有する第２のタイプと、
を含むことを特徴とする半導体装置。
【請求項２】
前記第１のタイプはトランジスタ間で特性の一致が求められる箇所に適用されており、
前記第２のタイプはその他の箇所に適用されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のタイプが適用された前記箇所は、ボルテージフォロワ型アンプの差動回路であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のタイプはハイボルテージ用のＰ型ＭＩＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ハイボルテージ用の前記Ｐ型ＭＩＳトランジスタは、
前記Ｐ型半導体膜上に積層されて前記Ｐ型半導体膜とともに前記ゲート電極を成すシリサイド膜と、
前記単一の半導体チップの半導体基板と前記ゲート電極との間に配置された１５〜１００ｎｍの厚さのゲート絶縁膜と、
前記半導体基板内において前記ゲート電極が対向する部分の両側に設けられたソース電極用およびドレイン電極用の拡散層と、
前記半導体基板内において前記ゲート電極が対向する前記部分の両側に設けられており前記拡散層よりも前記ゲート電極が対向する前記部分の側へ延在しているドリフト層と、をさらに有することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より具体的には単一の半導体チップ内に複数のＰ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置について安定化と高速化とを両立させるとともに回路面積の増大を抑制するための技術に関する。
【背景技術】
【０００２】
近年、液晶パネルの大型化に伴い、それを駆動するドライバの高品位化、多出力化が求められるようになってきた。このように高品位化や多出力化が進むにつれ、アンプ回路のばらつき制御が要求されるようになり、トランジスタ（特に隣接トランジスタやチップ内）ばらつきの低減が求められている。
【０００３】
図２１および図２２に従来のＭＯＳ（Metal Oxide Semiconductor）トランジスタを説明するための分類図を示す。図２１の平面図に示すＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタはいずれもゲート電極２ＮにＮ型多結晶シリコン膜を用いており、Ｎ型ＭＯＳトランジスタは表面チャネル型であり、Ｐ型ＭＯＳトランジスタは埋め込みチャネル型である。なお、図中、符号「７Ｎ」および「７Ｐ」はＮ型およびＰ型の拡散層を示す。一方、図２２の平面図において、Ｎ型ＭＯＳトランジスタのゲート電極２ＮはＮ型多結晶シリコン膜を用い、Ｐ型ＭＯＳトランジスタのゲート電極２ＰはＰ型多結晶シリコン膜を用いており、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタはともに表面チャネル型である（特許文献１，２参照）。
【０００４】
なお、Ｎ型多結晶シリコン膜を含んだゲート電極を「Ｎ型ゲート」とも呼び、Ｐ型多結晶シリコン膜を含んだゲート電極を「Ｐ型ゲート」とも呼ぶことにする。
【０００５】
図２２のローボルテージ用（耐圧５Ｖ以下）のＭＯＳトランジスタを適用したインバータ回路において、Ｎ型ゲート２ＮとＰ型ゲート２Ｐとが結合していると、Ｎ型不純物とＰ型不純物との相互拡散によってゲート電極の空乏化が問題となる。このため、図２３の平面図に示すようにＮ型ゲート２ＮとＰ型ゲート２Ｐとを分離し、これら両ゲート２Ｎ，２Ｐをコンタクト形成時に自己整合的に接続するという手法が用いられる。
【０００６】
なお、従来よりインバータ回路に用いられるＰ型ＭＯＳトランジスタは耐圧が５Ｖ以下のローボルテージ用のものに限られてきた。
【０００７】
また、一般的にデザインルールの縮小によりＰ型ＭＯＳトランジスタのチャネル長さが０．３μｍ以下になると、Ｎ型ゲート２Ｎを有する埋め込みチャネル型ＭＯＳトランジスタでは短チャネル効果によってしきい電圧の急激な低下やリーク電流の増大といった特性低下が生じうる。このため、Ｐ型ゲート２Ｐを用いた表面チャネル型ＭＯＳトランジスタが用いられるようになり、その形成方法は例えば特許文献１に開示される。
【０００８】
次に、図２２に示す従来のＭＯＳトランジスタを有する半導体装置についてＮ型ゲート２ＮおよびＰ型ゲート２Ｐの形成方法を説明する。まず、ゲート絶縁膜（３〜１０ｎｍ）を形成し、その後、多結晶シリコン膜を堆積する。そして、Ｎ型多結晶シリコン領域すなわちＮ型ＭＯＳトランジスタの形成領域に開口を有するマスクをフォトリソグラフィー技術によって形成し、低エネルギーインプランターを利用してＮ型イオンを注入する。これにより上記多結晶シリコン膜の一部にＮ型多結晶シリコン膜が形成される。その後、再度フォトリソグラフィー技術を利用してＰ型多結晶シリコン領域すなわちＰ型ＭＯＳトランジスタの形成領域に開口を有するマスクを形成し、低エネルギーインプランターを利用してＰ型イオンを注入する。これにより上記多結晶シリコン膜の残りの部分にＰ型多結晶シリコン膜が形成される。または、多結晶シリコン膜の全面に低エネルギーインプランターを用いてＰ型イオンを注入し、その後、Ｎ型ＭＯＳトランジスタの形成領域に開口を有するマスクをフォトリソグラフィー技術によって形成し、Ｎ型イオンをカウンター注入することによってＮ型多結晶シリコン膜を形成する。Ｎ型およびＰ型の多結晶シリコン膜の形成後にシリサイド膜（タングステンシリサイド膜、チタンシリサイド膜等）を堆積し、当該シリサイド膜ならびにＮ型およびＰ型の多結晶シリコン膜をゲート電極の形状にパターニングすることによって、Ｎ型多結晶シリコン膜とシリサイド膜とから成るＮ型ゲート２ＮおよびＰ型多結晶シリコン膜とシリサイド膜とから成るＰ型ゲート２Ｐが形成される。
【０００９】
【特許文献１】特開平２００２−６４１５１号公報
【特許文献２】特開平１０−１３５３５５号公報
【特許文献３】特開平１０−４０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２４は、Ｐ型ＭＯＳトランジスタのしきい電圧（Ｖｔ）の標準偏差（σＶｔ）をＮ型ゲート２ＮおよびＰ型ゲート２Ｐの各場合について示したグラフである。図２４によれば、Ｐ型ゲート２Ｐを有するＰ型ＭＯＳトランジスタ（表面チャネル型）に比べて、Ｎ型ゲート２Ｎを有するＰ型ＭＯＳトランジスタ（埋め込みチャネル型）の方が、しきい電圧のばらつきが大きいことが分かる。つまり、トランジスタ間でしきい電圧の相違が生じやすく、その値は大きくなりやすい。したがって、隣接するトランジスタ間で特性の一致（ペア性）が求められる箇所、例えば液晶ドライバのオペアンプ回路に、Ｎ型ゲート２Ｎを有するＰ型ＭＯＳトランジスタを用いると、出力電圧のばらつきが大きくなり、その結果、液晶パネルの表示品位が低くなってしまうという問題がある。
【００１１】
このような特性のばらつき（しきい電圧のばらつき）は、図２４からも分かるように、Ｐ型ＭＯＳトランジスタにＰ型ゲート２Ｐを用いることによって低減でき、しきい電圧が安定な回路が得られる。
【００１２】
しかし、図２２に示した従来の構成のように回路中のすべてのＰ型ＭＯＳトランジスタ（ローボルテージおよびハイボルテージのいずれについても）にＰ型ゲート２Ｐを適用する場合（表面チャネル型）には、図２１の構成のようにＮ型ゲート２Ｎを用いた場合（埋め込みチャネル型）に比べて、トランジスタのドライブ能力が１０％程度低下してしまい（Ｎ型多結晶シリコン膜：２７５μＡ／μｍに対して、Ｐ型多結晶シリコン膜：２５０μＡ／μｍ）、回路動作が遅延するという別の問題が生じてしまう。
【００１３】
また、図２２の構成のようにＰ型ＭＯＳトランジスタにＰ型ゲート２Ｐを適用する場合、回路中にＮ型ゲート２ＮとＰ型ゲート２Ｐとが混在することになり、既述のようにＮ型不純物とＰ型不純物との相互拡散が起こりうる。この相互拡散は既述の図２３に示すようにＮ型ゲート２ＮとＰ型ゲート２Ｐとの距離を大きくしたり両ゲート２Ｎ，２Ｐを分離したりすれば回避可能ではあるが、回路面積が増大するという問題を招いてしまう。
【００１４】
このように、Ｐ型ゲート２Ｐを適用したＰ型ＭＯＳトランジスタは、特性のばらつきが小さいという長所とともに、ドライブ能力が低い、回路面積が大きくなってしまうという留意点を併せ持っている。
【００１５】
本発明は、かかる点にかんがみてなされたものであり、単一の半導体チップ内に複数のＰ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置について安定化と高速化とを両立可能であるとともにＰ型ゲートを有するＰ型ＭＯＳトランジスタを備えていても回路面積の増大を抑制可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために本発明は、単一の半導体チップ内に複数のＰ型ＭＩＳトランジスタを備えた半導体装置において、前記複数のＰ型ＭＩＳトランジスタは、ゲート電極にＰ型半導体膜を有する第１のタイプと、ゲート電極にＮ型半導体膜を有する第２のタイプと、を含むことを特徴とする。
【００１７】
このような構成によれば、特性（しきい電圧）のばらつきが小さいことにより回路の安定化に貢献する第１のタイプのＰ型ＭＩＳトランジスタと、ドライブ能力が高い（ドライブ電流が大きい）ことにより回路の高速化に貢献する第２のタイプのＰ型ＭＩＳトランジスタと、の両方を含んでいるので、半導体装置全体として安定化と高速化とを両立させることができる。さらに、第１および第２のタイプのＰ型ＭＩＳトランジスタを含んでいるので、Ｐ型ＭＩＳトランジスタのゲート電極を例えばＮ型半導体膜をゲート電極に有するＮ型ＭＩＳトランジスタの当該ゲート電極に電気的に接続する場合に第２のタイプのＰ型ＭＩＳトランジスタを選択するができる。かかる選択によれば、両ＭＩＳトランジスタにおいてゲート電極の半導体膜は同じＮ型なので、両方のＮ型半導体膜を直接結合しても不純物の相互拡散を生じることがない。したがって、第１のタイプのＰ型ＭＩＳトランジスタを含んでいても、第２のタイプのＰ型ＭＩＳトランジスタによる上記直接結合によって、回路面積の増大を抑制することができる。
【００１８】
また、前記第１のタイプはトランジスタ間で特性の一致が求められる箇所に適用されており、前記第２のタイプはその他の箇所に適用されていることが好ましい。このような構成によれば、第１のタイプが適用された箇所において回路の安定化を図ることができるとともに、第２のタイプが適用された箇所において回路の高速化を図ることができる。このような両タイプの特徴を活かした設計により、半導体装置全体として安定化と高速化との両立を実現することができる。
【００１９】
また、前記第１のタイプが適用された前記箇所は、ボルテージフォロワ型アンプの差動回路であることが好ましい。また、前記第１のタイプはハイボルテージ用のＰ型ＭＩＳトランジスタであることが好ましい。また、前記ハイボルテージ用の前記Ｐ型ＭＩＳトランジスタは、前記Ｐ型半導体膜上に積層されて前記Ｐ型半導体膜とともに前記ゲート電極を成すシリサイド膜と、前記単一の半導体チップの半導体基板と前記ゲート電極との間に配置された１５〜１００ｎｍの厚さのゲート絶縁膜と、前記半導体基板内において前記ゲート電極が対向する部分の両側に設けられたソース電極用およびドレイン電極用の拡散層と、前記半導体基板内において前記ゲート電極が対向する前記部分の両側に設けられており前記拡散層よりも前記ゲート電極が対向する前記部分の側へ延在しているドリフト層と、をさらに有することが好ましい。
【発明の効果】
【００２０】
本発明によれば、単一の半導体チップ内に複数のＰ型ＭＩＳトランジスタを備えた半導体装置について安定化と高速化とを両立させることができるとともにＰ型ゲートのＰ型ＭＯＳトランジスタ（第１のタイプのＰ型ＭＯＳトランジスタ）を含んでいても回路面積の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
図１に本発明に係る半導体装置の一例としての液晶ドライバ５０を説明するための平面図を示す。なお、液晶ドライバ５０は、いわゆるＩＣ（Integrated Circuit）部品であり、図１は当該ＩＣ部品内に収容されている半導体チップの平面図にあたる。図１に示すように、液晶ドライバ５０は、入力端子部５１と、入力回路部５２と、Ｄ／Ａコンバータ回路部５３と、出力回路部５４と、出力端子部５５と、基準電圧回路部５６とに大別される。
【００２２】
図２に液晶ドライバ５０の動作を説明するための液晶表示装置４０のブロック図を示す。図２に示すように、液晶表示装置４０は、液晶パネル４１と、当該液晶パネル４１に接続された液晶ドライバ５０とを含んでいる。入力回路部５２は、入力端子部５１を介して入力されたデータをアナログ回路部電源レベルにシフトし、６〜１０ビットのデジタル信号としてＤ／Ａコンバータ部５３へ出力する。Ｄ／Ａコンバータ部５３は、上記デジタル信号をアナログ信号へ変換し、表示データに応じたアナログ信号を発生する。なお、このアナログ信号の電圧は、基準電圧回路部５６が生成する各階調レベルの電圧（６４〜１０２４通りの電圧）から選択される。そして、出力回路部５４は上記アナログ信号を所定のタイミングで、出力端子部５５を介して液晶パネル４１へ出力する。
【００２３】
ここで、図２に示すように、液晶ドライバ５０において、入力回路部５２、Ｄ／Ａコンバータ回路部５３および出力回路部５４はそれぞれインバータ回路７０を含んでおり、出力回路部５４はさらにオペアンプ回路６０を含んでいる。なお、オペアンプ回路６０およびインバータ回路７０については後述する。
【００２４】
次に、図３に液晶ドライバ５０に適用される、より具体的には上述のオペアンプ回路６０およびインバータ回路７０等に適用されるＭＯＳ（Metal Oxide Semiconductor）トランジスタを説明するための分類図を示す。図３の平面図に示すように、液晶ドライバ５０に適用されるＭＯＳトランジスタはＮ型とＰ型とに分類される。
【００２５】
Ｎ型ＭＯＳトランジスタはさらにローボルテージ用のＮ型ＭＯＳトランジスタ１ＮＮＬとハイボルテージ用のＮ型ＭＯＳトランジスタ１ＮＮＨとに分類され、いずれのＭＯＳトランジスタ１ＮＮＬ，１ＮＮＨも表面チャネル型であり、ゲート電極２ＮおよびＮ型拡散層７Ｎを含んでいる。より詳細な構造は後述するがゲート電極２ＮはＮ型多結晶シリコン膜（Ｎ型半導体膜）を含んでおり、このためゲート電極２Ｎを「Ｎ型ゲート２Ｎ」とも呼ぶことにする。
【００２６】
Ｐ型ＭＯＳトランジスタはさらにローボルテージ用のＰ型ＭＯＳトランジスタ１ＰＮＬとハイボルテージ用のＰ型ＭＯＳトランジスタ１ＰＰＨ，１ＰＮＨとに分類される。ローボルテージ用のＰ型ＭＯＳトランジスタ１ＰＮＬおよびハイボルテージ用のＰ型ＭＯＳトランジスタ１ＰＮＨはいずれも埋め込みチャネル型であり、ゲート電極２ＮおよびＰ型拡散層７Ｐを含んでいる。他方、ハイボルテージ用のＰ型ＭＯＳトランジスタ１ＰＰＨは表面チャネル型であり、ゲート電極２ＰおよびＰ型拡散層７Ｐを含んでいる。より詳細な構造は後述するがゲート電極２ＰはＰ型多結晶シリコン膜（Ｐ型半導体膜）を含んでおり、このためゲート電極２Ｐを「Ｐ型ゲート２Ｐ」とも呼ぶことにする。
【００２７】
このとき、Ｐ型ＭＯＳトランジスタ１ＰＮＬ，１ＰＰＨ，ＰＮＨは、ゲート電極の違いによって、Ｐ型ゲート２Ｐを有する第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨと、Ｎ型ゲート２Ｎを有する第２のタイプのＰ型ＭＯＳトランジスタ２ＰＮＬ，２ＰＮＨとに大別することができる。
【００２８】
ここで、図４に上述のＭＯＳトランジスタ１ＮＮＬ，１ＮＮＨ，１ＰＮＬ，１ＰＰＨ，１ＰＮＨを説明するために、基本構造のＭＯＳトランジスタ１の断面図を示す。図４に示すように、ＭＯＳトランジスタ１は、シリコン基板（半導体基板）１０と、例えばシリコン酸化膜から成るゲート絶縁膜６と、ゲート電極（またはゲート）２と、拡散層７と、サイドウォール１１とを含んでいる。
【００２９】
詳細には、シリコン基板１０の表面上に、ゲート絶縁膜６、ドーピングされた多結晶シリコン膜３およびシリサイド膜４（タングステンシリサイド膜、チタンシリサイド膜等）がこの順序で積層されている。多結晶シリコン膜３とシリサイド膜４との積層体がゲート電極２を構成しており、このときゲート電極２とシリコン基板１０との間にゲート絶縁膜６が配置されていることになる。そして、ゲート電極２およびゲート絶縁膜６の側面ならびにシリコン基板１０の表面に接してサイドウォール１１が設けられている。
【００３０】
拡散層７は同じ導電型の２つの拡散層８，９で構成されている。拡散層８の方が拡散層９よりも不純物濃度が高く、当該高濃度拡散層８はソース電極用およびドレイン電極用の拡散層である。他方、低濃度拡散層９はＭＯＳトランジスタ１の耐圧を持たせるための、いわゆるドリフト層にあたり、このため当該拡散層９を「ドリフト層９」とも呼ぶことにする。
【００３１】
高濃度拡散層８は、シリコン基板１０の表面から所定深さまで形成されており、シリコン基板１０においてゲート電極２が対向する部分（いわゆるチャネル形成領域）の両側に設けられている。高濃度拡散層８において上記チャネル形成領域側の端部は、サイドウォール１１のゲート電極２に接しない側の端部付近に在る。ドリフト層９は、シリコン基板１０においてゲート電極２が対向する部分（チャネル形成領域）の両側に設けられており、シリコン基板１０内において高濃度拡散層８を囲むように設けられている。なお、ドリフト層９内に高濃度拡散層８が配置されていると捉えることもできる。ドリフト層９において上記チャネル形成領域側の端部はゲート電極２の側面付近、換言すればゲート電極２とサイドウォール１１との境界付近に在り、当該端部はシリコン基板１０の表面まで到達している。すなわち、ドリフト層９の方が高濃度拡散層８よりもチャネル形成領域の側へ延在している（張り出している）。
【００３２】
このような構成において、拡散層７がＮ型の拡散層７Ｎであり、かつ、ゲート電極２内のドーピングされた多結晶シリコン膜３がＮ型である（すなわちＮ型ゲート２Ｎである）場合、ＭＯＳトランジスタ１はＮ型ＭＯＳトランジスタ１ＮＮＬ，１ＮＮＨにあたる（図３参照）。また、拡散層７がＰ型の拡散層７Ｐであり、かつ、ゲート電極２内のドーピングされた多結晶シリコン膜３がＮ型である（すなわちＮ型ゲート２Ｎである）場合、ＭＯＳトランジスタ１はＰ型ＭＯＳトランジスタ１ＰＮＬ，１ＰＮＨにあたる（図３参照）。さらに、拡散層７がＰ型の拡散層７Ｐであり、かつ、ゲート電極２内のドーピングされた多結晶シリコン膜３がＰ型である（すなわちＰ型ゲート２Ｐである）場合、ＭＯＳトランジスタ１はＰ型ＭＯＳトランジスタ１ＰＰＨにあたる（図３参照）。
【００３３】
また、ローボルテージ用ＭＯＳトランジスタ１ＮＮＬ，１ＰＮＬ（図３参照）において、ゲート絶縁膜６の厚さは３〜１０ｎｍ程度であり、ドリフト層９の長さは０．２μｍ以下である。これに対して、ハイボルテージ用ＭＯＳトランジスタ１ＮＮＨ，１ＰＰＨ，１ＰＮＨ（図３参照）において、ゲート絶縁膜６の厚さは１５〜１００ｎｍ程度であり、ドリフト層９の長さは０．３〜２．０μｍ程度である。なお、ドリフト層９の長さとは、当該ドリフト層９の上記チャネル形成領域側の端部（高濃度拡散層８よりもチャネル形成領域側へ延在した部分）についてのゲート長方向（図４において左右方向）の寸法である。
【００３４】
次に、これらのＭＯＳトランジスタ１ＮＮＬ，１ＮＮＨ，１ＰＮＬ，１ＰＰＨ，１ＰＮＨの液晶ドライバ５０における適用例を説明する。
【００３５】
まず、図５に一般的なボルテージフォロワ型オペアンプ回路の回路図を示し、このようなアンプが液晶ドライバ５０に適用された場合の回路例を図６に示す。なお、図５に示すように、ボルテージフォロワ型オペアンプ回路では非反転入力端に入力電圧Ｖｉｎが印加され、反転入力端にはオペアンプ回路の出力電圧Ｖｏｕｔが印加される。
【００３６】
ボルテージフォロワ型オペアンプ回路６０は、例えば既述の図２に示すように出力回路部５４に設けられており、図６に示すように差動回路６１と出力回路６５とに大別される。
【００３７】
差動回路６１は、第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨから成るＰ型ＭＯＳトランジスタ６２Ａ，６２Ｂと、Ｎ型ＭＯＳトランジスタ１ＮＮＨから成るＮ型ＭＯＳトランジスタ６３Ａ，６３Ｂと、第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨから成るＰ型ＭＯＳトランジスタ６４と、を含んでいる。なお、これらのＭＯＳトランジスタ６２Ａ，６２Ｂ，６３Ａ，６３Ｂ，６４はいずれもハイボルテージ用である。
【００３８】
より具体的には、２つのＭＯＳトランジスタ６２Ａ，６３Ａが直列接続されており、２つのＭＯＳトランジスタ６２Ｂ，６３Ｂが直列接続されている。そして、ＭＯＳトランジスタ６２Ａ，６２Ｂのソース電極（またはソース）は互いに接続され、かつ、ＭＯＳトランジスタ６４を介して電源電位Ｖｃｃに接続されている。なお、ＭＯＳトランジスタ６４のゲート電極はバイアス電位ＢＰに接続されている。ＭＯＳトランジスタ６３Ａ，６３Ｂのソース電極はいずれも接地電位ＧＮＤに接続されている。ＭＯＳトランジスタ６２Ａ，６２Ｂのゲート電極（またはゲート）は入力端ＩＮ１，ＩＮ２を成し、このうち入力端ＩＮ２は後述の出力端ＯＵＴに接続されている。また、ＭＯＳトランジスタ６３Ａ，６３Ｂのゲート電極は互いに接続され、かつ、ＭＯＳトランジスタ６３Ｂのドレイン電極（またはドレイン）、換言すれば直列接続されたＭＯＳトランジスタ６２Ｂ，６３Ｂの接続点に接続されている。なお、直列接続されたＭＯＳトランジスタ６２Ａ，６３Ａの接続点は後述のＮ型ＭＯＳトランジスタ６７のゲート電極に接続されている。
【００３９】
このとき、差動回路６１において、ＭＯＳトランジスタ６２Ａ，６２Ｂは入力ペアトランジスタ６２を成し、ＭＯＳトランジスタ６３Ａ，６３Ｂは電流を合わせる作用を有するカレントミラー回路６３を成している。なお、入力ペアトランジスタ６２を成す２つのＭＯＳトランジスタ６２Ａ，６２Ｂは半導体チップにおいて隣接して配置され、同様にカレントミラー回路６３を成す２つのＭＯＳトランジスタ６３Ａ，６３Ｂも半導体チップにおいて隣接して配置される。
【００４０】
出力回路６５は、インピーダンスを変換するものであり、第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨから成るＰ型ＭＯＳトランジスタ６６と、Ｎ型ＭＯＳトランジスタ１ＮＮＨから成るＮ型ＭＯＳトランジスタ６７と、を含んでいる。なお、これらのＭＯＳトランジスタ６６，６７はいずれもハイボルテージ用である。２つのＭＯＳトランジスタ６６，６７は電位Ｖｃｃ，ＧＮＤ間に直列接続されている。ＭＯＳトランジスタ６６のゲート電極はバイアス電位ＢＰに接続され、ＭＯＳトランジスタ６７のゲート電極は上述の差動回路６１の直列接続されたＭＯＳトランジスタ６２Ａ，６３Ａの接続点に接続されている。そして、２つのＭＯＳトランジスタ６６，６７の接続点は出力端ＯＵＴを成すとともに上述のように差動回路６１の入力端ＩＮ２に接続されている。
【００４１】
さて、ボルテージフォロワ型オペアンプ回路６０では、出力電圧Ｖｏｕｔが１：１の電圧関係で入力電圧Ｖｉｎに追従するので、入力ペアトランジスタ６２を成す２つのＰ型ＭＯＳトランジスタ６２Ａ，６２Ｂのペア性が出力電圧Ｖｏｕｔの安定化を左右する。つまり、これら２つのＰ型ＭＯＳトランジスタ６２Ａ，６２Ｂはオペアンプ回路６０の出力電圧Ｖｏｕｔの安定化のために特性の一致性が要求される。
【００４２】
このような要求に対してもオペアンプ回路６０によれば応えることができる。すなわち、オペアンプ回路６０では、入力ペアトランジスタ６２を成す２つのＭＯＳトランジスタ６２Ａ，６２ＢにＰ型ゲート２Ｐを有する第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨ（図３参照）を適用しているので、Ｎ型ゲート２Ｎを有する第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨ（図３参照）と比較して、入力ペアトランジスタ６２の特性（しきい電圧Ｖｔ）のばらつきまたは相違を小さくすることができる（図２４参照）。つまり、特性を一致させることができる。より具体的には、Ｐ型ゲート２Ｐを有する表面チャネル型のＰ型ＭＯＳトランジスタ１ＰＰＨによれば、仕事関数差を抑制することができ、チャネル表面へのＰ型不純物の注入を低減または削除することができるので、隣接しペアを成すＭＯＳトランジスタ６２Ａ，６２Ｂの特性を一致させることができる。その結果、オペアンプ回路６０の出力の安定化、さらには液晶ドライバ５０の安定化を図ることができ、液晶表示装置４０（図２参照）において高い表示品位が得られる。
【００４３】
さらに、オペアンプ回路６０ではＰ型ＭＯＳトランジスタ６４，６６にＮ型ゲート２Ｎを有する第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨが適用されているので、Ｐ型ゲート２Ｐを有する第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨよりも高いドライブ能力（大きいドライブ電流）によって、全てのＰ型ＭＯＳトランジスタ６２Ａ，６２Ｂ，６６を第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨで構成する場合よりも回路の高速化が図られる。
【００４４】
このように、オペアンプ回路６０では、ＭＯＳトランジスタ間で特性の一致が求められる箇所にはＰ型ゲート２Ｐを有する第１のタイプのＰ型ＭＯＳトランジスタを用い、特性一致の要求が低いその他の箇所には、Ｎ型ゲート２Ｎを有する第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨを用いている。このため、第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨが適用された箇所において回路の安定化を図ることができるとともに、第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨが適用された箇所において回路の高速化を図ることができる。つまり、特性（しきい電圧）のばらつきが小さいことにより回路の安定化に貢献する第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨと、ドライブ能力が高いことにより回路の高速化に貢献する第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨと、をそれぞれの特徴を活かして適用しているので、オペアンプ回路６０として、さらには液晶ドライバ５０全体として安定化と高速化との両立が実現される。
【００４５】
なお、カレントミラー回路６３を成すＮ型ＭＯＳトランジスタ６３Ａ，６３Ｂにも特性の一致性が要求されるが、たとえ特性がばらついても入力ペアトランジスタ６２に比べてオペアンプ回路６０の出力安定化への影響は小さい。同様に、出力回路６５を成す２つのＭＯＳトランジスタ６６，６７の特性ばらつきも上記出力安定化への影響は小さい。
【００４６】
なお、液晶ドライバ５０のような階調出力を持つ回路では、低階調側にオペアンプ回路６０として上述したＰＭＯＳ入力アンプが適用され、高階調側にＮＭＯＳ入力アンプが適用されることが多い。ＮＭＯＳ入力アンプでは、上記オペアンプ回路６０とは逆に、入力ペアトランジスタがＮ型ＭＯＳトランジスタから成り、カレントミラー回路がＰ型ＭＯＳトランジスタから成る。液晶ドライバ５０では、各出力端子にはＰＭＯＳ入力アンプとＮＭＯＳ入力アンプとのいずれかが接続されており、したがってＰＭＯＳ入力アンプは出力端子の半分の数だけ備えている。なお、奇数フレームにおいてＮＭＯＳ入力アンプが“＋”を出力しＰＭＯＳ入力アンプが“−”を出力し、偶数フレームにおいてもＮＭＯＳ入力アンプは“＋”を出力しＰＭＯＳ入力アンプは“−”を出力するが、図７の模式図に示すフレーム間の“＋”と“−”との反転は出力回路部５４のスイッチング機能による。
【００４７】
次に、図８の（ａ）に液晶ドライバ５０に適用されたインバータ回路７０の回路例を示し、図８の（ｂ）ないし（ｄ）に当該インバータ回路７０の平面図を示す。図８の（ａ）に示すように、インバータ回路７０は電位ＶＤＤ，ＶＥＥ間に直列に接続されたＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳトランジスタ７２とを含んでいる。２つのＭＯＳトランジスタ７１，７２のゲート電極は互いに接続されてインバータ回路７０の入力端ＩＮを成している。また、２つのＭＯＳトランジスタ７１，７２の接続点はインバータ回路７０の出力端ＯＵＴを成している。
【００４８】
インバータ回路７０は、例えば入力回路部５２（図２参照）に設けられており、この場合は２つのＭＯＳトランジスタ７１，７２としてローボルテージ用のＭＯＳトランジスタ、すなわち図８の（ｂ）に示すようにＰ型ＭＯＳトランジスタ（第２のタイプのＭＯＳトランジスタ）１ＰＮＬおよびＮ型ＭＯＳトランジスタ１ＮＮＬが用いられる。両ＭＯＳ１ＰＮＬ，１ＮＮＬのゲート電極はいずれもＮ型ゲート２Ｎなので既述のようなＮ型不純物とＰ型不純物との相互拡散は生じ得ず、このため両Ｎ型ゲート２Ｎを直接、結合することによって電気的に接続している。このような直接結合は、後述の製造方法においてゲート電極２Ｎの露光マスクのパターン設計等によって容易に可能である。このような直接結合によれば、両ＭＯＳトランジスタ７１，７２を近接させることができるので、回路面積を小さくすることができる。また、細かなパターンを減らすことができるので、また、２つのゲート電極２Ｎを他の配線で結合する必要がなくなるので、歩留まりが向上する。
【００４９】
また、インバータ回路７０は例えばＤ／Ａコンバータ回路部５３および出力回路部５４（図２参照）にも設けられており、この場合は２つのＭＯＳトランジスタ７１，７２としてハイボルテージ用のＭＯＳトランジスタが用いられる。
【００５０】
このとき、図８の（ｃ）に示すように、Ｐ型ＭＯＳトランジスタ（第１のタイプのＭＯＳトランジスタ）１ＰＰＨおよびＮ型ＭＯＳトランジスタ１ＮＮＨによってインバータ回路７０を構成することができる。かかる構成では、Ｐ型ゲート２Ｐ中のＰ型不純物とＮ型ゲート２Ｎ中のＮ型不純物との相互拡散を防止するために、両ゲート２Ｐ，２Ｎを分離し（直接、結合させず）不図示の金属配線等によって電気的に接続している。
【００５１】
また、ハイボルテージ用のインバータ回路７０を構成する場合であっても、例えばＤ／Ａコンバータ回路部５３等における差動部分以外の回路では図８の（ｄ）に示すようにＮ型ゲート２Ｎを有するＰ型ＭＯＳトランジスタ（第２のタイプのＭＯＳトランジスタ）１ＰＮＨを適用することができる。この場合、上述の図８の（ｂ）に示すローボルテージ用のインバータ回路７０と同様に、Ｐ型ＭＯＳトランジスタ１ＰＮＨおよびＮ型ＭＯＳトランジスタ１ＮＮＨの両Ｎ型ゲート２Ｎを直接結合することが可能である。
【００５２】
このように、インバータ回路７０においても、特性（しきい電圧）のばらつきが小さいことにより回路の安定化に貢献する第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨと、ドライブ能力が高いことにより回路の高速化に貢献する第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＮＬと、をそれぞれの特徴を活かして使い分けることにより、インバータ回路７０として、さらには液晶ドライバ５０全体として安定化と高速化との両立が実現される。また、液晶ドライバ５０の安定化により液晶表示装置４０（図２参照）において高い表示品位が得られる。
【００５３】
ところで、液晶ドライバ５０にはＮ型ＭＯＳトランジスタ１ＮＮＬ，１ＮＮＨとＰ型ＭＯＳトランジスタ１ＰＮＬ，１ＰＰＨ，１ＰＮＨとが混在している。このとき、上述のように不純物の相互拡散を防止する観点から、第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨのＰ型ゲート２ＰはＮ型ゲート２Ｎに直接結合しない一方で、第２のタイプのＰ型ＭＯＳトランジスタ１ＰＮＬ，１ＰＮＨのＮ型ゲート２Ｎはそのような直接結合が可能である。つまり、第２のタイプのＭＯＳトランジスタが適用可能な箇所に当該第２のタイプを選択しかつ上述の直接結合を適用することによって回路面積の縮小が可能なので、そのような回路面積縮小が難しい第１のタイプのＭＯＳトランジスタを含んでいても、液晶ドライバ５０全体として見れば回路面積の増大が抑制される。
【００５４】
次に、図９〜図２０に液晶ドライバ５０の製造方法を説明するための断面図および平面図を示す。なお、図９等ではハイボルテージ用のＭＯＳトランジスタＮＮＨ，１ＰＮＨ，１ＰＰＨを図示しているが、不図示のローボルテージ用ＭＯＳトランジスタ１ＮＮＬ，１ＰＮＬ（図３参照）の製造過程については、これらと同様にＮ型ゲート２Ｎを有するＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨについての説明から理解される。また、図９等では３つのＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨ，１ＰＰＨを並べて図示しているが、かかる図示化は説明の便宜のためである。
【００５５】
図９に示すように、液晶ドライバ５０では、ＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨ，１ＰＰＨおよび不図示のＭＯＳトランジスタ１ＮＮＬ，１ＰＮＬ（図３参照）は、単一の半導体チップを成す単一のシリコン基板１０に対して設けられている。シリコン基板１０の表面は素子分離１２によって多数のＭＯＳトランジスタ形成領域に区画されている。そして、各ＭＯＳトランジスタ形成領域に所定のＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨ，１ＰＰＨ，１ＮＮＬ，１ＰＮＬが形成されている。このような構造は次のようにして製造される。
【００５６】
まず、図１０に示すように、シリコン基板１０の表面に素子分離１２を形成し、その後、ＭＯＳトランジスタ形成領域においてシリコン基板１０上にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えばシリコン酸化膜から成り、ハイボルテージ用ＭＯＳトランジスタの場合は１５〜１００ｎｍ程度の厚さで形成する。そして、ゲート絶縁膜６および素子分離１２上に全面的にノンドープの多結晶シリコン膜１０３を堆積させる。
【００５７】
その後、多結晶シリコン膜１０３上に全面的に感光膜を形成し、当該感光膜をパターニングすることによって、図１１に示すように、Ｎ型ゲート２Ｎを有するＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨ（図９参照）の形成領域が開口した感光膜１２１を形成する。そして、感光膜１２１をマスクにしてＮ型イオン１３１Ｎを注入する。これにより、多結晶シリコン膜１０３のうちでＮ型ゲート２Ｎを有するＭＯＳトランジスタ１ＮＮＨ，１ＰＮＨの形成領域内の部分がＮ型の多結晶シリコン膜１０３Ｎになる。当該注入後、感光膜１２１を除去する。
【００５８】
さらに、上述と同様にして、図１２に示すように、Ｐ型ゲート２Ｐを有するＭＯＳトランジスタ１ＰＰＨ（図９参照）の形成領域が開口した（換言すれば上述のＮ型多結晶シリコン膜１０３Ｎを覆う）感光膜１２２を形成する。そして、感光膜１２２をマスクにしてＰ型イオン１３２Ｐを注入する。これにより、多結晶シリコン膜１０３のうちでＰ型ゲート２Ｐを有するＭＯＳトランジスタ１ＰＰＨの形成領域内の部分がＰ型の多結晶シリコン膜１０３Ｐになる。当該注入後、感光膜１２２を除去する。
【００５９】
このようにして、Ｎ型ゲート２ＮおよびＰ型ゲート２ＰのもとになるＮ型多結晶シリコン膜１０３ＮおよびＰ型多結晶シリコン膜１０３Ｐが形成される（図１３および図９参照）。
【００６０】
次に、図１４に示すように、多結晶シリコン膜１０３Ｎ，１０３Ｐ上に全面的にタングステンシリサイド膜やチタンシリサイド膜等のシリサイド膜１０４を堆積する。そして、図１５に示すように、シリサイド膜１０４および多結晶シリコン膜１０３Ｎ，１０３Ｐをフォトリソグラフィー技術およびエッチング技術によってパターニングする。具体的には、シリサイド膜１０４とＮ型多結晶シリコン膜１０３Ｎとの積層体をパターニングしてシリサイド膜４とＮ型多結晶シリコン膜３Ｎとの積層体から成るＮ型ゲート２Ｎを形成すると同時に、シリサイド膜１０４とＰ型多結晶シリコン膜１０３Ｐとの積層体をパターニングしてシリサイド膜４とＰ型多結晶シリコン膜３Ｐとの積層体から成るＰ型ゲート２Ｐを形成する。
【００６１】
その後、Ｎ型ゲート２ＮおよびＰ型ゲート２Ｐを覆うように全面的に感光膜を形成し、当該感光膜をパターニングすることによって、図１６に示すように、Ｎ型ＭＯＳトランジスタ１ＮＮＨ（図９参照）の形成領域が開口した（換言すればＰ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＰＨ（図９参照）の形成領域を覆う）感光膜１２３を形成する。そして、感光膜１２３およびＮ型ゲート２ＮをマスクにしてＮ型イオン１３３Ｎを注入し、これによりＮ型ドリフト層（低濃度拡散層）９Ｎを形成する。当該注入後、感光膜１２３を除去する。
【００６２】
さらに、上述と同様にして、図１７に示すように、Ｐ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＰＨ（図９参照）の形成領域が開口した（換言すればＮ型ＭＯＳトランジスタ１ＮＮＨ（図９参照）の形成領域を覆う）感光膜１２４を形成する。そして、感光膜１２４およびゲート２Ｎ，２ＰをマスクにしてＰ型イオン１３４Ｐを注入し、これによりＰ型ドリフト層（低濃度拡散層）９Ｐを形成する。当該注入後、感光膜１２４を除去する。
【００６３】
次に、ゲート２Ｎ，２Ｐを覆うように全面的にシリコン酸化膜等の絶縁膜を形成し、当該絶縁膜を異方性エッチングして、ゲート２Ｎ，２Ｐの側面にサイドウォール１１を形成する（図１８参照）。
【００６４】
その後、ゲート２Ｎ，２Ｐおよびサイドウォール１１を覆うように全面的に感光膜を形成し、当該感光膜をパターニングすることによって、図１８に示すように、Ｎ型ＭＯＳトランジスタ１ＮＮＨ（図９参照）の形成領域が開口した（換言すればＰ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＰＨ（図９参照）の形成領域を覆う）感光膜１２５を形成する。そして、感光膜１２５、Ｎ型ゲート２Ｎおよびサイドウォール１１をマスクにしてＮ型イオン１３５Ｎを注入し、これによりＮ型高濃度拡散層８Ｎを形成する。当該注入後、感光膜１２５を除去する。
【００６５】
さらに、上述と同様にして、図１９に示すように、Ｐ型ＭＯＳトランジスタ１ＰＮＨ，１ＰＰＨ（図９参照）の形成領域が開口した（換言すればＮ型ＭＯＳトランジスタ１ＮＮＨ（図９参照）の形成領域を覆う）感光膜１２６を形成する。そして、感光膜１２６、ゲート２Ｎ，２Ｐおよびサイドウォール１１をマスクにしてＰ型イオン１３６Ｐを注入し、これによりＰ型高濃度拡散層８Ｐを形成する。当該注入後、感光膜１２６を除去する。
【００６６】
なお、Ｎ型イオン１３５ＮおよびＰ型イオン１３６Ｐの注入ではサイドウォール１１をマスクに利用するので、高濃度拡散層８Ｎ，８ＰはＮ型ゲート２ＮおよびＰ型ゲート２Ｐに対して０．５μｍ〜１．５μｍ程度のオフセットを有して形成される。
【００６７】
なお、上述の各種のイオン注入に対して適宜アニールが実施される。
【００６８】
このようにして、図９に示す形態の液晶ドライバ５０が完成する。ここで、図２０の平面図に多結晶シリコン膜１０３Ｎ，１０３Ｐ（図１３参照）の例を出力回路部５４について示す。図２０の例ではＰ型多結晶シリコン膜１０３Ｐが出力回路部５４内の一部に直線状に形成されており、例えば差動回路６１の入力ペアトランジスタ６２（図６参照）を成すＰ型ＭＯＳトランジスタ１ＰＰＨが当該直線状部分内に隣接して形成される。
【００６９】
なお、液晶ドライバ５０を例示したが、単一の半導体チップ内に複数のＰ型ＭＯＳトランジスタを備えた各種の半導体装置においても第１のタイプのＰ型ＭＯＳトランジスタ１ＰＰＨおよび第２のタイプのＭＯＳトランジスタ１ＰＮＨ，ＰＮＬをそれぞれの特徴を活かして使い分けることにより上述の効果が得られる。
【００７０】
また、上述のＰ型ゲート２ＰおよびＮ型ゲート２Ｎに替えて、Ｐ型多結晶シリコン膜３Ｐのみから成るＰ型ゲートおよびＮ型多結晶シリコン膜のみから成るＮ型ゲートを適用することも可能である。
【００７１】
また、多結晶シリコン膜３Ｎ，３Ｐおよびシリコン基板１０をシリコン以外の他の半導体材料で構成することもできるし、多結晶シリコン膜３Ｎ，３Ｐを単結晶膜やアモルファス膜で構成することもできる。また、ゲート絶縁膜６をシリコン酸化膜以外の絶縁膜、例えばシリコン窒化膜で構成してもよい。すなわち、ＭＯＳトランジスタだけでなく、ＭＩＳ（Metal Insulator Semiconductor）トランジスタについても上述の説明は妥当である。
【図面の簡単な説明】
【００７２】
【図１】は、本発明の実施形態に係る液晶ドライバを説明するための平面図である。
【図２】は、本発明の実施形態に係る液晶ドライバの動作を説明するための液晶表示装置のブロック図である。
【図３】は、本発明の実施形態に係る液晶ドライバに適用されるＭＯＳトランジスタを説明するための分類図である。
【図４】は、本発明の実施形態に係る液晶ドライバに適用されるＭＯＳトランジスタを説明するための断面図である。
【図５】は、一般的なボルテージフォロワ型オペアンプ回路を説明するための回路図である。
【図６】は、本発明の実施形態に係るボルテージフォロワ型オペアンプ回路を説明するための回路図である。
【図７】は、本発明の実施形態に係る液晶ドライバを説明するための模式図である。
【図８】は、本発明の実施形態に係るインバータ回路を説明するための回路図および平面図である。
【図９】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１０】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１１】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１２】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１３】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１４】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１５】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１６】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１７】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１８】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図１９】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための断面図である。
【図２０】は、本発明の実施形態に係る液晶ドライバの製造方法を説明するための平面図である。
【図２１】は、従来のＭＯＳトランジスタを説明するための分類図である。
【図２２】は、従来のＭＯＳトランジスタを説明するための分類図である。
【図２３】は、従来のＭＯＳトランジスタを説明するための平面図である。
【図２４】は、Ｐ型ＭＯＳトランジスタのしきい電圧のばらつきを示すグラフである。
【符号の説明】
【００７３】
１ＰＰＨ    Ｐ型ＭＯＳトランジスタ（第１のタイプのＰ型ＭＩＳトランジスタ）
１ＰＮＨ，１ＰＮＬ    Ｐ型ＭＯＳトランジスタ（第２のタイプのＰ型ＭＩＳトランジスタ）
２Ｐ，２Ｎ    ゲート電極
３Ｐ    Ｐ型多結晶シリコン膜（Ｐ型半導体膜）
３Ｎ    Ｎ型多結晶シリコン膜（Ｎ型半導体膜）
４    シリサイド膜
６    ゲート絶縁膜
８Ｐ，８Ｎ    高濃度拡散層（拡散層）
９Ｐ，９Ｎ    低濃度拡散層（ドリフト層）
１０    シリコン基板（半導体基板）
５０    液晶ドライバ（半導体装置）
６０    ボルテージフォロワ型オペアンプ回路
６１    差動回路
【図１】
2007157803.tif 000003
【図２】
2007157803.tif 000004
【図３】
2007157803.tif 000005
【図４】
2007157803.tif 000006
【図５】
2007157803.tif 000007
【図６】
2007157803.tif 000008
【図７】
2007157803.tif 000009
【図８】
2007157803.tif 000010
【図９】
2007157803.tif 000011
【図１０】
2007157803.tif 000012
【図１１】
2007157803.tif 000013
【図１２】
2007157803.tif 000014
【図１３】
2007157803.tif 000015
【図１４】
2007157803.tif 000016
【図１５】
2007157803.tif 000017
【図１６】
2007157803.tif 000018
【図１７】
2007157803.tif 000019
【図１８】
2007157803.tif 000020
【図１９】
2007157803.tif 000021
【図２０】
2007157803.tif 000022
【図２１】
2007157803.tif 000023
【図２２】
2007157803.tif 000024
【図２３】
2007157803.tif 000025
【図２４】
2007157803.tif 000026