(57)【要約】  【課題】      冗長救済後にも初期不良メモリセルグループの評価を可能とする。  【解決手段】  半導体装置は、メモリセルグループを各々含むメモリセルブロック（１０２ａ〜１０２ｎ）と、冗長メモリセルグループ（１０３ａ〜１０３ｎ）と、ヒューズ回路ブロック（１０１ａ〜１０１ｎ）内の所定のヒューズの切断により、アドレス信号（１０４ａ〜１０４ｎ）に基づき所定のメモリセルグループを所定の冗長メモリセルグループに置き換える冗長メモリセル選択回路とを備える。冗長メモリセル選択回路はメモリセルブロックを１つ選択し、その内の所定のメモリセルグループを選択するブロック内メモリセルグループ選択信号を生成し、アドレス信号及びブロック内メモリセルグループ選択信号に基づき所定の冗長メモリセルグループを選択する。ブロック内メモリセルグループ選択信号の設定をキャンセルして前記の置き換えをキャンセルするキャンセル信号発生回路を更に備える。【選択図】      図１
2007012176.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルグループからそれぞれ構成された複数のメモリセルブロックと、
複数の冗長メモリセルグループと、
複数のヒューズからそれぞれ構成された複数のヒューズ回路ブロックにおける所定のヒューズが切断されていることにより、前記複数のメモリセルブロック内の所定のメモリセルグループを選択するためのアドレス信号に基づいて、前記所定のメモリセルグループを、前記複数の冗長メモリセルグループのうちの所定の冗長メモリセルグループによって置き換える冗長メモリセル選択回路とを備え、
前記冗長メモリセル選択回路は、前記アドレス信号に基づいて、前記複数のメモリセルブロックの１つを選択すると共に、前記選択されたメモリセルブロックにおいて前記所定のメモリセルグループを選択するブロック内メモリセルグループ選択信号を前記複数のヒューズ回路ブロックのうちの１つにより生成し、更に、前記アドレス信号及び前記ブロック内メモリセルグループ選択信号に基づいて前記所定の冗長メモリセルグループを選択し、
前記ブロック内メモリセルグループ選択信号の設定をキャンセルすることによって、前記所定のメモリセルグループの前記所定の冗長メモリセルグループによる前記置き換えをキャンセルするキャンセル信号発生回路を更に備えることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記キャンセル信号発生回路は、前記複数のヒューズ回路ブロックがそれぞれ出力する前記ブロック内メモリセルグループ選択信号の設定を、いずれもキャンセルすることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記キャンセル信号発生回路は、直列に接続されたヒューズ及び抵抗を含み、
前記キャンセル信号発生回路からの出力と前記ブロック内メモリセルグループ選択信号とがＮＯＲ回路に入力され、
前記ＮＯＲ回路からの出力と前記アドレス信号とが論理積信号を構成することを特徴とする半導体装置。
【請求項４】
請求項１又は２において、
前記キャンセル信号発生回路は、外部信号に基づいて信号を出力し、
前記キャンセル信号発生回路から出力される信号と、前記ブロック内メモリセルグループ選択信号とがＮＯＲ回路に入力され、
前記ＮＯＲ回路からの出力と前記アドレス信号とが論理積信号を構成することを特徴とする半導体装置。
【請求項５】
請求項１又は２において、
前記キャンセル信号発生回路は、不揮発性メモリを含み、
前記不揮発性メモリのメモリ状態に基づいて、前記ブロック内メモリセルグループ選択信号の設定をキャンセルすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、不良メモリセルグループを冗長メモリセルグループへ置き換えることによる冗長救済を行なう半導体装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の製造工程において、メモリセルグループ（複数のメモリセルからなる一組のグループ）が、不良メモリセルを含む不良メモリセルグループとなることがある。そこで、デバイスを良品として救済するため、予め用意した冗長メモリセルグループ（余分に設けられたメモリセルグループ）によって不良メモリセルグループを置き換えることが行われている。この際、メモリセルグループの置き換えは、冗長メモリセル選択回路により行なわれる。このような冗長救済の技術は、半導体メモリ装置の歩留りを向上させる上で必須の技術となっている。
【０００３】
以下、従来例に係る冗長メモリセル選択回路（例えば、特許文献１参照）を備える半導体装置について、図６及び図７を参照して説明する。
【０００４】
まず、図６は、従来例に係る冗長メモリセル選択回路を備える半導体装置１０を示している。
【０００５】
図６に示すように、半導体装置１０は、第１、第２〜第ｎのｎ個の冗長選択用ヒューズ回路ブロック１１ａ〜１１ｎと、複数のメモリセルグループをそれぞれ含む第１、第２〜第ｎのｎ個のメモリセルブロック１２ａ〜１２ｎと、第１、第２〜第ｎのｎ個の冗長メモリセルグループ１３ａ〜１３ｎと、デコーダー１５とを備えている。また、第１〜第ｎの冗長選択用ヒューズ回路ブロック１１ａ〜１１ｎと、デコーダー１５とに対し、第１、第２〜第ｎのアドレス信号１４ａ〜１４ｎが入力されるようになっている。アドレス信号は、メモリセルグループの選択等のための信号である。
【０００６】
冗長メモリセル選択回路は、格子状に構成されたワード線とビット線との交点に形成された複数のメモリセルからなる複数のメモリセルグループについて、あらかじめ準備された冗長メモリセルグループ（１３ａ〜１３ｎ）により、不良の発生したメモリセルを含む不良メモリセルグループを置き換えるようになっている。これにより、不良を救済して正常に動作するメモリ装置とすることが可能であるため、メモリ装置の製造の歩留りが向上する。
【０００７】
ここで、半導体装置１０においては、第１〜第ｎのメモリセルブロック１２ａ〜１２ｎに対し、第１〜第ｎの冗長メモリセルグループ１３ａ〜１３ｎが順に対応している。
【０００８】
また、冗長選択用ヒューズ回路ブロック１１ａ〜１１ｎは、冗長メモリセルグループ１３ａ〜１３ｎのいずれか１つを選択するために設けられている。
【０００９】
具体的には、例えば第１のメモリセルブロック１２ａに対応する第１の冗長メモリセルグループ１３ａを使用する場合には、複数のヒューズを備える第１の冗長選択用ヒューズ回路ブロック１１ａにおいて、第１のメモリセルブロック１２ａ中の不良メモリセルグループのアドレスに対応するヒューズを切断する。これにより、第１のメモリセルブロック１２ａ内における不良メモリセルグループが、第１の冗長メモリセルグループ１３ａによって置き換えられ、半導体メモリ装置の動作時には、該第１の冗長メモリセルグループ１３ａが使用される。
【００１０】
次に、冗長メモリセル選択回路の回路動作について、図７を参照して説明する。図７は、例として、図６に示す半導体装置１０に備えられた冗長メモリセル選択回路における第１の冗長選択用ヒューズ回路ブロック１１ａを示している。尚、他の冗長選択用ヒューズ回路ブロックについても同様に動作する。
【００１１】
第１の冗長選択用ヒューズ回路ブロック１１ａは、第１〜第ｎのｎ個のヒューズ２１ａ、２１ｂ〜２１ｍ、２１ｎと、該複数のヒューズと接地電圧ＶＳＳとの間にソース・ドレイン間が順にそれぞれ直列接続された、第１〜第ｎのｎ個のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳＦＥＴ；n-channel Metal Oxide Semiconductor Field Effect Transistor と表記する）２２ａ、２２ｂ〜２２ｍ、２２ｎと、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳＦＥＴ；p-channel MOSFETと表記する）２３と、インバーター３１とを備えている。
【００１２】
ここで、ＮＭＯＳＦＥＴ２２ａ〜２２ｎのゲートには、それぞれ順に、アドレス信号４１ａ、／４１ａ、４１ｂ、／４１ｂ、〜４１ｎ、／４１ｎが印加される。また、ヒューズ２１ａ〜２１ｎにおけるＮＭＯＳＦＥＴ２２ａ〜２２ｎとは反対側の端子は、インバーター３１及びＰＭＯＳＦＥＴ２３に対して共通に接続されている。ここで、ＰＭＯＳＦＥＴ２３は、電源電圧ＶＣＣと各ヒューズ２１ａ〜２１ｎとの間にソース・ドレイン間が接続され、ゲートには信号／ＲＡが印加される。
【００１３】
また、インバーター３１は、信号Ｎ１が入力されて信号Ｒ１を出力する。
【００１４】
以上のような構成を有する第１の冗長選択用ヒューズ回路ブロック１１ａは、次のように回路動作する。
【００１５】
まず、ＰＭＯＳＦＥＴのゲートに印加される信号／ＲＡが論理電圧Ｌｏｗ（以下、Ｌと記す）となり、これによって、ＰＭＯＳＦＥＴ２３がオンとなる。この結果、電源電圧ＶＣＣによって、信号Ｎ１が論理電圧Ｈｉｇｈ（以下、Ｈと記す）となる。この後、信号／ＲＡが論理電圧Ｈとなり、ＰＭＯＳＦＥＴ２３はオフとなる。このとき、アドレス信号４１ａ〜４１ｎ及び／４１ａ〜／４１ｎは全て初期状態として論理電圧Ｌであるため、第１〜第ｎのＮＭＯＳＦＥＴ２２ａ〜２２ｎはオフ状態であり、信号Ｎ１は論理電圧Ｈのまま保持される。
【００１６】
次に、アドレス信号４１ａ〜４１ｎ及び／４１ａ〜／４１ｎに対し、選択された不良メモリセルグループのアドレスを特定する信号が入力される。これにより、第１〜第ｎのＮＭＯＳＦＥＴ２２ａ〜２２ｎのうち、入力されたアドレス信号に応じたものがオン状態になる。尚、／４１ａ〜／４１ｎは、それぞれ順にアドレス信号４１ａ〜４１ｎとは逆の論理電圧を有する信号であり、４１ａと／４１ａ、４１ｂと／４１ｂ、〜４１ｎと／４１ｎのような一対となってそれぞれ１つのデータを形成している。
【００１７】
製品出荷前の検査において、不良メモリセルグループが無い場合、つまり冗長メモリセルグループを使用する必要が無い場合には、信号Ｎ１は論理電圧Ｌに変化する。これは、第１〜第ｎのＮＭＯＳＦＥＴ２２ａ〜２２ｎのうちの入力されたアドレス信号に応じてオン状態になったものを介して、接地電圧ＶＳＳと導通するためである。
【００１８】
このように、信号Ｎ１が論理電圧Ｌであるとき、インバーター３１から出力される信号Ｒ１は論理電圧Ｈとなる。信号Ｒ１が論理電圧Ｈであるとき、入力されたアドレス信号に対し、冗長メモリセルグループは選択されない。
【００１９】
これに対し、製品出荷前の検査において不良メモリセルグループが発生し、冗長メモリセルグループを使用する場合、検査の後にヒューズ２１ａ〜２１ｎのうち不良メモリセルグループのアドレスに対応するヒューズを切断する。
【００２０】
このようにすると、製品出荷後等にメモリセルが動作する際において、不良メモリセルグループに代えて冗長メモリセルグループが選択され、使用される。これは、不良メモリセルグループのアドレスが選択された際、第１〜第ｎのＮＭＯＳＦＥＴ２２ａ〜２２ｎのうちの該不良メモリセルグループに対応するものがオン状態となった場合にも、オン状態になったＮＭＯＳＦＥＴに接続されているヒューズが切断されており、信号Ｎ１が接地電圧ＶＳＳとは導通しないからである。つまり、信号Ｎ１は論理電圧Ｈに保持され、論理電圧Ｌに変わることがない。このため、インバーター３１から出力される信号Ｒ１は論理電圧Ｌとなり、この場合には、入力されたアドレス信号に対し、冗長メモリセルグループが選択される。
【００２１】
他の冗長選択用ヒューズ回路ブロック１１ｂ等についても、第１の冗長選択用ヒューズ回路ブロック１１ａと同様の動作によって、メモリセルブロック内のメモリセルグループに代えて冗長メモリセルグループを選択するかどうかが決定される。
【特許文献１】特開平６−４４７９５号公報公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
前記のような冗長救済を行なった後に、新たに不良が発生した場合、不良メモリセルの発生原因を究明するための不良解析が行なわれる。この時、冗長救済後に発生した不良メモリセルの電気的特性と、初期不良メモリセルの電気的特性とを比較することができれば、より高精度な不良解析を実施することが可能となる。
【００２３】
ここで、従来技術において、冗長救済後新たに発生した不良メモリセルについては評価が可能である。しかしながら、初期不良セルを含むメモリセルグループは、既に冗長メモリセルグループに置き換えられて動作しないため、冗長救済後に評価することは不可能であった。そのため、不良原因の推定が難しく、高精度な不良解析を行うことができないという課題を有していた。
【００２４】
そこで、本発明は、前記の課題に鑑みて、冗長救済後に初期不良メモリセルを再評価することを可能とし、冗長救済後に発生した不良セルの電気的特性と初期不良メモリセルの電気的特性とを比較して、より高精度な不良解析を実施できるようにすることを目的とする。
【課題を解決するための手段】
【００２５】
前記の目的を達成するため、本発明の半導体装置は、複数のメモリセルグループからそれぞれ構成された複数のメモリセルブロックと、複数の冗長メモリセルグループと、複数のヒューズからそれぞれ構成された複数のヒューズ回路ブロックにおける所定のヒューズが切断されていることにより、複数のメモリセルブロック内の所定のメモリセルグループを選択するためのアドレス信号に基づいて、所定のメモリセルグループを、複数の冗長メモリセルグループのうちの所定の冗長メモリセルグループによって置き換える冗長メモリセル選択回路とを備え、冗長メモリセル選択回路は、アドレス信号に基づいて、複数のメモリセルブロックの１つを選択すると共に、選択されたメモリセルブロックにおいて所定のメモリセルグループを選択するブロック内メモリセルグループ選択信号を複数のヒューズ回路ブロックのうちの１つにより生成し、更に、アドレス信号及びブロック内メモリセルグループ選択信号に基づいて所定の冗長メモリセルグループを選択し、ブロック内メモリセルグループ選択信号の設定をキャンセルすることによって、所定のメモリセルグループの所定の冗長メモリセルグループによる置き換えをキャンセルするキャンセル信号発生回路を更に備える。
【００２６】
本発明の半導体装置によると、キャンセル信号発生回路を備えることにより、冗長救済（不良メモリセルグループの冗長メモリセルグループによる置き換え）の後にも、冗長メモリセルグループによって置き換えられた不良メモリセルグループを評価することができる。
【００２７】
冗長救済を行なう半導体装置では、メモリセルグループ（不良メモリセルグループ）が冗長メモリセルグループによって置き換えられると、その後は置き換えられた元の不良メモリセルグループを指定するアドレス信号により、置き換えに使用されている冗長メモリセルグループが指定されることになる。このため、従来の技術において、冗長救済の後には、元の不良メモリセルグループの電気的特性の評価等を行なうことは不可能であった。
【００２８】
これに対し、本発明の半導体装置においては、キャンセル信号発生回路により、冗長メモリセルグループによるメモリセルグループの置き換えをキャンセルし、冗長救済の後にもアドレス信号によって元の不良メモリセルグループを指定するようにすることができる。このため、冗長救済の後にも、元の不良メモリセルグループの電気的特性の評価等を行なうことが可能となっている。
【００２９】
尚、キャンセル信号発生回路は、複数のヒューズ回路ブロックがそれぞれ出力するブロック内メモリセルグループ選択信号の設定を、いずれもキャンセルすることが好ましい。
【００３０】
このようにすると、例えば、１つのキャンセル信号発生回路を動作させることにより、複数の選択回路ブロックから出力されるそれぞれのブロック内メモリセルグループ選択信号をいずれもキャンセルし、冗長救済の後に、複数の置き換えられた元の不良メモリセルグループについて評価することができる。このため、複数の選択回路ブロックにそれぞれ対応してキャンセル信号発生回路が複数備えられるような構成に比べ、キャンセル信号発生回路による回路規模の増大を抑制することができる。
【００３１】
また、キャンセル信号発生回路は、直列に接続されたヒューズ及び抵抗を含み、キャンセル信号発生回路からの出力とブロック内メモリセルグループ選択信号とがＮＯＲ回路に入力され、ＮＯＲ回路からの出力とアドレス信号とが論理積信号を構成することが好ましい。
【００３２】
このようにすると、ヒューズの切断によってキャンセル信号発生回路を動作させることができる。また、アドレス信号、キャンセル信号発生回路からの出力及びブロック内選択信号に基づいて、所定のメモリセルグループの所定の冗長メモリセルグループによる置き換えを行なうか否かを決定することができる。
【００３３】
また、キャンセル信号発生回路は、外部信号に基づいて信号を出力し、キャンセル信号発生回路から出力される信号と、ブロック内メモリセルグループ選択信号とがＮＯＲ回路に入力され、ＮＯＲ回路からの出力とアドレス信号とが論理積信号を構成することが好ましい。
【００３４】
このようにすると、外部信号に基づいてキャンセル信号発生回路を動作させることができる。また、アドレス信号、キャンセル信号発生回路からの出力及びブロック内選択信号に基づいて、所定のメモリセルグループの所定の冗長メモリセルグループによる置き換えを行なうか否かを決定することができる。
【００３５】
また、キャンセル信号発生回路は、不揮発性メモリを含み、不揮発性メモリのメモリ状態に基づいて、ブロック内メモリセルグループ選択信号の設定をキャンセルすることが好ましい。
【００３６】
このようにすると、不揮発性メモリを含むキャンセル信号発生回路にデータを入力することにより、メモリセルグループの冗長メモリセルグループによる置き換えを、個々のメモリセルグループ毎に任意にキャンセルすることができる。つまり、特定のメモリセルグループについては冗長メモリセルグループによる置き換えをキャンセルすると共に、残りのメモリセルグループについては置き換えをキャンセルしないでおくこと等が任意に可能となる。
【発明の効果】
【００３７】
本発明の半導体装置によると、不良メモリセルグループを冗長メモリセルグループによって置き換える冗長救済をキャンセルすることができる、このため、冗長救済の後に発生した不良メモリセルの電気的特性と、冗長救済の前に発生していた初期不良メモリセルとについて、電気的特性を比較することが可能となる。これにより、高精度な不良の解析が可能となる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３９】
図１は、冗長メモリセル選択回路を有する半導体装置１００を示し、不良メモリセルグループを冗長メモリセルグループによって置き換えることによる冗長救済を行なう機能と、このような置き換えをキャンセルする機能とを有している。
【００４０】
より詳しくは、半導体装置１００は、第１、第２〜第ｎのｎ個の冗長選択用ヒューズ回路ブロック１０１ａ、１０１ｂ〜１０１ｎと、複数のメモリセルグループをそれぞれ含む第１、第２〜第ｎのｎ個のメモリセルブロック１０２ａ、１０２ｂ〜１０２ｎと、第１、第２〜第ｎのｎ個の冗長メモリセルグループ１０３ａ、１０３ｂ〜１０３ｎと、デコーダー１０５とを備えている。更に、後に説明するキャンセル信号発生回路１０６が設けられている。
【００４１】
また、第１、第２〜第ｎの冗長選択用ヒューズ回路ブロック１０１ａ、１０１ｂ〜１０１ｎと、デコーダー１０５とに対し、第１、第２〜第ｎのアドレス信号１０４ａ、１０４ｂ〜１０４ｎが入力されるようになっている。アドレス信号は、メモリセルグループを選択する（より詳しくは、第１〜第ｎのメモリセルブロック１０２ａ〜１０２ｎのいずれか１つを選択すると共に、選択したメモリセルブロック内において、複数のメモリセルグループのうちの１つを選択する）ための信号である。
【００４２】
ここで、冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎと、デコーダー１０５とを含む冗長メモリセル選択回路が構成されている。
【００４３】
このような冗長メモリセル選択回路により、格子状に構成されたワード線とビット線との交点に形成された複数のメモリセルからなる複数のメモリセルグループについて、あらかじめ準備された冗長メモリセルグループ（１０３ａ〜１０３ｎ）により、不良の発生したメモリセルを含む不良メモリセルグループを置き換えるようになっている。このような冗長救済により、不良が救済され、メモリ装置の歩留りが向上する。
【００４４】
半導体装置１００においては、複数のメモリセルグループを含むメモリセルブロック（１０２ａ〜１０２ｎ）が構成されており、各メモリセルブロックに対して冗長メモリセルグループ（１０３ａ〜１０３ｎ）がそれぞれ用意されている。具体的には、例えば、第１のメモリセルブロック１０２ａに対し、第１の冗長メモリセルグループ１０３ａが用意されている。ここで、１つのメモリセルブロックに対し、複数の冗長メモリセルグループが用意されている構成とすることも可能である。
【００４５】
また、各メモリセルブロック（１０２ａ〜１０２ｎ）におけるメモリセルグループを選択し、冗長メモリセルグループによって置き換えるために、それぞれ冗長選択用ヒューズ回路ブロック（１０１ａ〜１０１ｎ）が順に設けられている。例えば、第１のメモリセルブロック１０２ａにおけるメモリセルグループを第１の冗長メモリセルグループ１０３ａによって置き換えるために、第１の冗長選択用ヒューズ回路ブロック１０１ａが設けられている。
【００４６】
ここで、各冗長選択用ヒューズ回路ブロック（１０１ａ〜１０１ｎ）は、アドレス信号（１０４ａ〜１０４ｎ）に基づいて、対応するメモリセルブロックのうちの１つのメモリセルグループを選択するためのブロック内メモリセルグループ選択信号を生成する。更に、アドレス信号とブロック内メモリセルグループ選択信号とに基づいて、冗長メモリセルグループ（１０３ａ〜１０３ｂ）のうち１つを選択する。
【００４７】
また、各冗長選択用ヒューズ回路ブロックは、それぞれ複数のヒューズを備えている。これらの複数のヒューズのうち、置き換えを行なう不良メモリセルグループのアドレスに対応するヒューズを切断することにより、該不良メモリセルグループを冗長メモリセルグループによって置き換えることができる。このようにして、冗長救済が行なわれる。
【００４８】
更に、本実施形態の半導体装置１００は、前記のような不良メモリセルグループの冗長メモリセルグループによる置き換えをキャンセルするためのキャンセル信号発生回路１０６を更に備えている。
【００４９】
キャンセル信号発生回路１０６を用いると、不良メモリセルグループが冗長メモリセルグループによって置き換えられるのをキャンセルすることにより、冗長救済が行なわれた後にも、置き換えられる元の不良メモリセルグループについて、電気的特性の評価などを行なうことができる。この結果として、冗長救済後に発生した不良セルの電気的特性と、初期不良セルの電気的特性とを比較することができ、高精度な不良解析を実施することが可能となる。
【００５０】
尚、本実施形態におけるキャンセル信号発生回路１０６は、第１〜第ｎの冗長選択用ヒューズ回路ブロック（１０１ａ〜１０１ｎ）全てに対して電気的に接続されている。このため、キャンセル信号発生回路１０６を動作させることによって、いずれの冗長選択用ヒューズ回路ブロックが出力する信号に関しても、設定を無効にすることができるようになっている。つまり、複数の冗長選択用ヒューズ回路ブロックからそれぞれ出力される信号について、一括して無効にすることができる。
【００５１】
このような構成であるため、キャンセル信号発生回路１０６は冗長選択用ヒューズ回路ブロックよりも少数で済み、例えば１つであってもよい。このため、キャンセル信号発生回路１０６を形成することによる回路規模の増大を抑制することができる。
【００５２】
（第１の実施形態の第１の実施例）
次に、本実施形態に係る半導体装置１００における、冗長メモリセル選択回路及びキャンセル信号発生回路１０６について、第１の実施例としてより詳しく説明する。
【００５３】
図２は、半導体装置１００におけるキャンセル信号発生回路１０６と、冗長メモリセル選択回路に含まれる冗長選択用ヒューズ回路ブロックのうちの１つ（ここでは、一例として、第１の冗長選択用ヒューズ回路ブロック１０１ａ）とを含む回路図を示している。図２に示す回路を用いると、第１の冗長選択用ヒューズ回路ブロック１０１ａが生成するブロック内メモリセルグループ選択信号の設定をキャンセルし、これによって、不良メモリセルグループの冗長メモリセルグループによる置き換えをキャンセルすることができる。これについて、以下に説明する。
【００５４】
図２に示す回路には、第１の冗長選択用ヒューズ回路ブロック１０１ａと、キャンセル信号発生回路１０６とが備えられている。また、第１の冗長選択用ヒューズ回路ブロック１０１ａがブロック内メモリセルグループ選択信号である信号Ｒ１を出力すると共に、キャンセル信号発生回路１０６が信号Ｒ２を出力し、これらの信号Ｒ１及び信号Ｒ２はＮＯＲ回路１３２に入力される。ＮＯＲ回路１３２は、信号Ｒ３を出力し、信号Ｒ３はインバータ１３３に入力され、インバータ１３３は信号Ｒ４を出力する。図示されていないが、信号Ｒ４とアドレス信号とはデコーダ１０５に入力されて論理積信号を構成し、不良メモリセルグループの冗長メモリセルグループによる置き換えは、該論理積信号による指定に従って行なわれる。
【００５５】
次に、図２に示されている第１の冗長選択用ヒューズ回路ブロック１０１ａは、第１、第２〜第ｎのｎ個のヒューズ１２１ａ、１２１ｂ〜１２１ｍ、１２１ｎと、該複数のヒューズと接地電圧ＶＳＳとの間にソース・ドレイン間がそれぞれ直列接続された第１、第２〜第ｎのｎ個のＮＭＯＳＦＥＴ１２２ａ、１２２ｂ〜１２２ｍ、１２２ｎと、ＰＭＯＳＦＥＴ１２３と、インバーター１３１とを備えている。
【００５６】
ここで、ＮＭＯＳＦＥＴ１２２ａ、１２２ｂ〜１２２ｍ、１２２ｎのゲートには、それぞれ順にアドレス信号１４１ａ、／１４１ａ、１４１ｂ、／１４１ｂ、〜１４１ｎ、／１４１ｎが印加される。また、ヒューズ１２１ａ〜１２１ｎにおけるＮＭＯＳＦＥＴ１２２ａ〜１２２ｎとは反対側の端子は、インバーター１３１及びＰＭＯＳＦＥＴ１２３に対して共通に接続されている。また、ＰＭＯＳＦＥＴ１２３は、電源電圧ＶＣＣと各ヒューズ１２１ａ〜１２１ｎとの間にソース・ドレイン間が接続され、ゲートには信号／ＲＡが印加される。
【００５７】
尚、インバータ１３１は、信号Ｎ１が入力され且つ信号Ｒ１を出力する。
【００５８】
以上のような構成を有する第１の冗長選択用ヒューズ回路ブロック１０１ａの動作を以下に説明する。まず、初期状態として、アドレス信号１４１ａ、／１４１ａ、〜１４１ｎ、／１４１ｎは全て論理電圧Ｌとなっており、このため第１〜第ｎのＮＭＯＳＦＥＴ１２２ａ〜１２２ｎは全てオフ状態であるとする。この状態において、信号／ＲＡが論理電圧Ｌとなり、これによってＰＭＯＳＦＥＴ１７１がオンする。この結果、電源電圧ＶＣＣによって信号Ｎ１が論理電圧Ｈとなる。この後、信号／ＲＡは論理電圧ＨとなってＰＭＯＳＦＥＴ１２３がオフとなる。第１〜第ｎのＮＭＯＳＦＥＴ１２２ａ〜１２２が全てオフであるから、信号Ｎ１は論理電圧Ｈのままに保持される。
【００５９】
続いて、アドレス信号１４１ａ、／１４１ａ、〜１４１ｎ、／１４１ｎとして、選択された不良メモリセルグループのアドレスを特定する信号が入力される。これにより、第１〜第ｎのＮＭＯＳＦＥＴ１２２ａ〜１２２ｎのうち、入力されたアドレス信号に応じたものがオン状態になる。尚、アドレス信号／１４１ａ〜／１４１ｎは、それぞれ順にアドレス信号１４１ａ〜１４１ｎの逆の論理電圧信号であり、１４１ａと／１４１ａ、１４１ｂと／１４１ｂ、〜１４１ｎと／１４１ｎ、のように対になって、それぞれ１つのデータを形成している。
【００６０】
製品出荷前の検査において、不良メモリセルグループが無い場合（つまり、冗長メモリセルグループを使用する必要が無い場合）には、信号Ｎ１はＮＭＯＳＦＥＴ１２２ａ〜１２２ｎのうちオン状態になったものを介して接地電圧ＶＳＳと導通し、論理電圧Ｌに変化する。このように、信号Ｎ１が論理電圧Ｌであるとき、インバーター１３１から出力される信号Ｒ１は論理電圧Ｈとなる。
【００６１】
後に詳しく説明するが、キャンセル信号発生回路１０６が動作していない場合、信号Ｒ１が論理電圧Ｈであると、入力されたアドレス信号に対して冗長メモリセルグループが選択されることはない。
【００６２】
以上に対し、製品出荷前の検査において不良メモリセルグループが発生した場合、つまり冗長メモリセルグループを使用する場合について説明する。
【００６３】
この場合、冗長救済を行なうため、検査の後に、ヒューズ１２１ａ〜１２１ｎのうち、不良メモリセルグループのアドレスに対応するヒューズを全て切断する。具体的には、切断するヒューズは、ＮＭＯＳＦＥＴ１２２ａ〜１２２ｎのうちの不良メモリセルグループを指定するアドレス信号が入力された際にオン状態となるものに接続されたヒューズである。
【００６４】
このようにすると、製品出荷後等のメモリセルが動作する際において、不良メモリセルグループに代えて冗長メモリセルグループが選択され、使用される。これは、不良メモリセルグループのアドレスが選択された際、該不良メモリセルグループに対応するＮＭＯＳＦＥＴがオン状態となった場合にも、アドレス信号に対応するヒューズが切断されていることから信号Ｎ１が接地電圧ＶＳＳとは導通しないことによる。つまり、信号Ｎ１は論理電圧Ｈに保持され、論理電圧Ｌに変わることがない。このため、インバーター１３１から出力される信号Ｒ１は論理電圧Ｌとなる。
【００６５】
後に詳しく説明するが、キャンセル信号発生回路１０６が動作していない場合、信号Ｒ１が論理電圧Ｌであると、入力されたアドレス信号に対して冗長メモリセルグループが選択される。つまり、冗長救済が行なわれる。
【００６６】
ここで、本実施形態の半導体装置１００においては、キャンセル信号発生回路１０６が備えられている。キャンセル信号発生回路１０６は、信号Ｒ２を出力し、該信号Ｒ２と冗長選択用ヒューズ回路ブロック１０１ａから出力される信号Ｒ１とがＮＯＲ回路１３２に入力される。
【００６７】
キャンセル信号発生回路１０６は、電源電圧ＶＣＣと、第１の抵抗１５１と、ヒューズ１５３と、第２の抵抗１５２と、電源電圧ＶＣＣとが、この順に直列に接続された構造を有している。また、第１の抵抗１５１とヒューズ１５３との間における電圧が、キャンセル信号発生回路１０６から信号Ｒ２として出力される。
【００６８】
尚、第１の抵抗１５１の抵抗値は第２の抵抗１５２の抵抗値に比べて充分に大きいものとする。より詳しく述べると、通常の状態（ヒューズ１５３が切断されずに繋がっている状態）においては、信号Ｒ２の電圧は抵抗１５１と、抵抗１５２との抵抗値の逆数の比によって決定されるため、信号Ｒ２が誤って論理電圧Ｈと認識されない程度の抵抗差が存在すればよい。このようにして、キャンセル信号発生回路１０６が動作していない通常の状態（ヒューズ１５３が切断されずに繋がっている状態）においては、信号Ｒ２は論理電圧Ｌとなっている。
【００６９】
上に説明したように、不良メモリセルグループが検査によって発見されず、そのため冗長メモリセルグループを使用する必要が無い場合、信号Ｒ１は論理電圧Ｈである。また、キャンセル信号発生回路１０６が動作していない場合、信号Ｒ２は論理電圧Ｌである。この結果、ＮＯＲ回路１３２から出力される信号Ｒ３は論理電圧Ｌとなり、これがインバータ１３３に入力されて論理電圧Ｈの信号Ｒ４として出力される。信号Ｒ４が論理電圧Ｈである場合、入力されたアドレス信号に対し、冗長メモリセルグループが選択されることはない。
【００７０】
これに対し、不良メモリセルグループが発生し検査によって発見された場合、つまり冗長メモリセルグループを使用する場合、信号Ｒ１は論理電圧Ｌである。また、キャンセル信号発生回路１０６は動作していないため、信号Ｒ１は論理電圧Ｌである。この結果、ＮＯＲ回路１３２から出力される信号Ｒ３は論理電圧Ｈとなり、これがインバータ１３３に入力されて論理電圧Ｌの信号Ｒ４として出力される。信号Ｒ４が論理電圧Ｌである場合、入力されたアドレス信号に対し、冗長メモリセルグループが選択される。つまり、冗長救済が行なわれる。
【００７１】
尚、図示されてないが、信号Ｒ４と、メモリセルブロックに対応するアドレス信号との論理積信号が生成され、該論理積信号の指定に基づいて、冗長メモリセルグループが選択されるようになっている。
【００７２】
次に、キャンセル信号発生回路１０６を動作させる場合について説明する。
【００７３】
検査によって不良メモリセルグループが発見され、冗長救済が行なわれた後（例えば、製品の出荷後）に、新たに信頼性の不良が発生した場合、キャンセル信号発生回路１０６を用いて冗長救済をキャンセルすることができる。このため、製品の再検査を行なう際に、冗長救済によって置き換えられた不良メモリセルグループについても、電気的特性等の評価を行なうことが可能となる。
【００７４】
このためには、キャンセル信号発生回路１０６におけるヒューズ１５３を切断する。これにより、信号Ｒ２は、接地電圧ＶＳＳとは電気的に切り離され、電源電圧ＶＣＣによって信号Ｒ２が論理電圧Ｈとなる。このように、キャンセル信号発生回路１０６が動作して信号Ｒ２が論理電圧Ｈとなっていると、信号Ｒ１が論理電圧Ｈ及び論理電圧Ｌのどちらであるかに関わらず、ＮＯＲ回路１３２から出力される信号Ｒ３は論理電圧Ｌとなる。従って、インバータ１３３から出力される信号Ｒ４は論理電圧Ｈとなり、冗長メモリセルグループは選択されない。
【００７５】
以上に説明したように、１つのヒューズ（ヒューズ１５３）を切断することによってキャンセル信号発生回路１０６を動作させると、冗長選択用ヒューズ回路ブロック１０１ａが出力する信号Ｒ１（ブロック内メモリセルグループ選択信号）の設定をキャンセルすることができる。この結果として、冗長救済（不良メモリセルグループの冗長メモリセルグループによる置き換え）をキャンセルすることができるため、置き換えが行なわれる元の不良メモリセルグループについて、検査によって評価することができる。
【００７６】
図１を参照して既に説明したように、本実施例におけるキャンセル信号発生回路１０６は、複数の冗長選択用ヒューズ回路ブロックに対して置き換えのキャンセルを行なうことができるようになっている。このため、不良メモリセルグループを再度評価するためのキャンセル信号発生回路の搭載に起因する回路規模の増大を抑制することができる。
【００７７】
（第１の実施形態の第２の実施例）
次に、本実施形態に係る半導体装置１００における、冗長メモリセル選択回路及びキャンセル信号発生回路１０６について、第２の実施例を説明する。
【００７８】
図３は、半導体装置１００におけるキャンセル信号発生回路１０６ａと、冗長メモリセル選択回路に含まれる冗長選択用ヒューズ回路ブロックのうちの１つ（ここでは、一例として、第１の冗長選択用ヒューズ回路ブロック１０１ａ）とを含む回路図を示している。該回路図においては、図２に示した第１の実施例の回路図におけるキャンセル信号発生回路１０６に代えて、キャンセル信号発生回路１０６ａが設けられている。その他の構成要素及び動作については図２の回路と同じであり、このため、図３において図２と同じ符号を付すことにより、詳しい説明を省略する。以下には、キャンセル信号発生回路１０６ａについて詳しく述べる。
【００７９】
キャンセル信号発生回路１０６ａは、外部から信号を入力するための外部パッド１６１、抵抗１６２及び接地電圧ＶＳＳがこの順に直列に接続された構成を有してる。また、外部パッド１６１と抵抗１６２との間における電圧が、信号Ｒ５としてインバータ１３５に入力される。インバータ１３５からの出力はインバータ１３４に入力され、信号Ｒ２として出力される。信号Ｒ２は、論理電圧Ｈである場合には、冗長選択用ヒューズ回路ブロック１０１ａから出力される信号Ｒ１（ブロック内メモリセルグループ選択信号）をキャンセルすることができる。
【００８０】
まず、外部パッド１６１に電圧が印加されていない場合、インバータ１３５に入力される信号Ｒ５は、接地電圧ＶＳＳにより論理電圧Ｌとなっている。このため、２つのインバータ１３４及び１３５を介した信号Ｒ２も、論理電圧Ｌとなっている。
【００８１】
キャンセル信号発生回路１０６ａが動作しておらず、信号Ｒ２が論理電圧Ｌである場合、図２に示す第１の実施例において説明したのと同様に、冗長選択用ヒューズ回路ブロック１０１ａが出力する信号Ｒ１はキャンセルされない。
【００８２】
つまり、信号Ｒ１と信号Ｒ２は共にＮＯＲ回路１３２に入力され、ＮＯＲ回路１３２からの出力は信号Ｒ３としてインバータ１３３に入力され、インバータ１３３から信号Ｒ４として出力される。ここで、信号Ｒ２が論理電圧Ｌであると、信号Ｒ１の論理電圧と信号Ｒ４の論理電圧とは同じであり、冗長メモリセルグループを選択するかどうかの指定は、信号Ｒ２によっては影響されない。
【００８３】
これに対し、キャンセル信号発生回路１０６を動作させる場合には、外部パッド１６１に電圧が印加される。これにより、信号Ｒ５は論理電圧Ｈとなり、２つのインバータ１３４及び１３５を介して信号Ｒ２も論理電圧Ｈとなる。
【００８４】
この場合、やはり図２に示す第１の実施例において説明したのと同様に、冗長選択用ヒューズ回路ブロック１０１ａから出力される信号Ｒ１の論理電圧には無関係にＮＯＲ回路１３２からの出力は論理電圧Ｌの信号Ｒ３となる。この結果、信号Ｒ１が論理電圧Ｌであるか論理電圧Ｈであるかに関わらず、インバータ１３３からは論理電圧Ｈの信号Ｒ４が出力されることになる。この場合、冗長メモリセルグループは選択されない。つまり、冗長救済が行なわれることはない。
【００８５】
以上のように、第２の実施例によると、外部パッド１６１に対する電圧の印加により、ブロック内メモリセルグループ選択信号をキャンセルすることが可能となる。このため、冗長救済の後にも、初期不良メモリセルグループを再度評価することができる。
【００８６】
また、図３に示す第２の実施例に係る回路構成によると、半導体装置がパッケージングされている状態においても、初期不良メモリセルグループ及び冗長救済の後に発生した不良メモリセルグループを評価することができる。図２に示す第１の実施例に係る回路構成の場合、キャンセル信号発生回路１０６を動作させるためにはヒューズ１５３の切断が必要である。しかし、これはパッケージング後には基本的に不可能であるから、キャンセル信号発生回路１０６の動作も不可能であった。これに対し、第２の実施例の場合、外部からの電気的入力のみでキャンセル信号発生回路１０６が動作し、ヒューズの切断は不要であるから、パッケージング後にもキャンセル信号発生回路１０６の動作が可能である。
【００８７】
また、第１の実施例の場合、ヒューズ１５３を切断してキャンセル信号発生回路１０６を動作させると、キャンセル信号発生回路１０６の動作を停止することはできない。しかし、第２の実施例の場合、外部パッド１６１に対する電圧の印加を中止することにより、キャンセル信号発生回路１０６ａの動作を停止することが可能である。
【００８８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１００ａについて、図面を参照しながら説明する。
【００８９】
図４は、冗長メモリセル選択回路を有する半導体装置１００ａを示し、不良メモリセルグループを冗長メモリセルグループによって置き換えることにより救済する機能と、このような置き換えをキャンセルする機能とを有している。
【００９０】
ここで、半導体装置１００ａは、図１に示す第１の実施形態における半導体装置１００に対し、キャンセル信号発生回路１０６ｂの各冗長選択用ヒューズ回路ブロックに対する接続の仕方が異なっている。そこで、図４において、図１と同じ構成要素については、図１と同じ符号を付すことによって詳しい説明を省略する。尚、キャンセル信号発生回路１０６ｂの構成そのものについても、第１の実施形態におけるキャンセル信号発生回路１０６とは異なっているが、これは後に説明する。
【００９１】
図１の半導体装置１００において、キャンセル信号発生回路１０６は、ｎ個の冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎからの信号を一括してキャンセルするようになっていた。
【００９２】
これに対し、図４の半導体装置１００ｂにおいて、キャンセル信号発生回路１０６ｂは、個々の冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎについて、個別に信号をキャンセルできるようになっている。このため、本実施形態の場合には、複数のメモリセルブロックにおける不良メモリセルグループの冗長メモリセルグループによる置き換えについて、個々のメモリセルグループ毎に任意にキャンセルすることができる。
【００９３】
これにより、冗長救済の後に、置き換えられた元の不良メモリセルグループについても電気的特性の評価等を検査によって行なうことができる。この結果、初期不良メモリセルと、冗長救済の後に発生した不良メモリセルグループとを電気的特性等において比較し、高精度な不良解析を実施することが可能となる。
【００９４】
次に、冗長選択用ヒューズ回路ブロック（１０１ａ〜１０１ｎ）及びキャンセル信号発生回路１０６ｂについて、より詳しく説明する。
【００９５】
図５は、キャンセル信号発生回路１０６ｂと、冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎ（代表して３つのみ図示）とを含む回路を示す図である。
【００９６】
図２及び図４に示す、第１の実施形態におけるキャンセル信号発生回路の場合、複数（ｎ個）の冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎから出力される信号Ｒ１について、１つのキャンセル信号発生回路によって一括してキャンセルを行なっていた。
【００９７】
これに対し、図５に示す本実施形態の回路においては、個々の冗長選択用ヒューズ回路ブロックから出力されるそれぞれの信号Ｒ１について、個別にキャンセルするようになっている。
【００９８】
例えば、第１の冗長選択用ヒューズ回路ブロック１０１ａから出力される信号Ｒ１ａとすると、これに対応する信号Ｒ２ａがキャンセル信号発生回路１０６ｂから出力され、信号Ｒ１ａ及び信号Ｒ２ａは、複数設けられたＮＯＲ回路１３２のうちの１つＮＯＲ回路１３２ａに入力される。ＮＯＲ回路１３２ａからは信号Ｒ３ａが出力され、これがインバータ１３３ａに入力されて、その後、信号Ｒ４ａとして出力される。
【００９９】
他の冗長選択用ヒューズ回路ブロック１０１ｂ〜１０１ｎについても同様に、対応して設けられた個々のＮＯＲ回路１３２ｂ〜１３２ｎとインバータ１３３ｂ〜１３３ｎとにより、信号Ｒ４ｂ〜信号Ｒ４ｎとして出力される。この際、キャンセル信号発生回路１０６ｂが出力する信号Ｒ２ｂ〜Ｒ２ｎにより、キャンセルを行なうことができる。
【０１００】
第１の実施形態において説明したのと同様に、キャンセル信号発生回路１０６ｂから出力される信号Ｒ２ａ等が論理電圧Ｌである場合、冗長選択用ヒューズ回路ブロックからの信号Ｒ１ａ等がキャンセルされることはない。つまり、不良メモリセルグループの冗長メモリセルグループによる置き換えを行なうかどうかは、冗長選択用ヒューズ回路ブロックから出力される信号Ｒ１ａ等によって決定される。
【０１０１】
逆に、信号Ｒ２ａ等が論理電圧Ｈである場合、信号Ｒ１ａ等の論理電圧に関わりなく、信号Ｒ４ａ等は論理電圧Ｈとなる。この場合、冗長メモリセルグループは選択されない。言い換えると、不良メモリセルグループの冗長メモリセルグループによる置き換えは、キャンセルされる。
【０１０２】
キャンセル信号発生回路１０６ｂについて、更に説明する。キャンセル信号発生回路１０６ｂには、個々の冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎに対応して、第１〜第ｎの不揮発性メモリ１７１ａ〜１７１ｎが備えられている。不揮発性メモリ１７１ａ〜１７１ｎは、それぞれ外部パッド１６１と接地電圧ＶＳＳとの間にソース・ドレイン間が接続されている。これと共に、個々の不揮発性メモリ１７１ａ〜１７１ｎのゲートに対しては、それぞれ書き込み用外部パッド１６３ａ〜１６３ｎがそれぞれ接続されている。また、不揮発性メモリ１７１ａ〜１７１ｎと接地電圧ＶＳＳとの間には、抵抗１６４が接続されている。
【０１０３】
不揮発性メモリ１７１ａと抵抗１６４との間における電圧は、信号Ｒ５ａとしてインバータ１３５ａに入力され、ここからの出力は更にインバータ１３４ａに入力されて、信号Ｒ２ａとして出力される。他の不揮発性メモリ１７２ｂ〜１７２ｎについても、それぞれインバータ１３５ｂ〜１３５ｎ及び１３４ｂ〜１３４ｎにより、それぞれ信号Ｒ２ｂ〜Ｒ２ｎとしてキャンセル信号発生回路１０６ｂから出力される。
【０１０４】
このような構成により、キャンセル信号発生回路１０６ｂは、不揮発性メモリ１７１ａ〜１７１ｎに書き込まれたデータを用いて任意の制御信号パターンを出力できる。
【０１０５】
以下に、キャンセル信号発生回路１０６ｂの動作を説明する。不揮発性メモリ１７１ａ〜１７１ｎに対しては、それぞれ順に書き込み用外部パッド１６３ａ〜１６３ｎにより書き込みを行なうことができる。不揮発性メモリ１７１ａ〜１７１ｎに書き込みが行なわれると、ゲートのしきい値電圧が上昇するため、メモリセルのトランジスタが動作するための通常の電源電位においてはオンしないようになる。このため、外部パッド１６１に電圧が印加された際、書き込まれている不揮発性メモリ１７１ａ〜１７１ｎについては、信号Ｒ５ａ〜Ｒ５ｎは論理電圧Ｌとなる。
【０１０６】
例えば、第１の不揮発性メモリ１７１ａが書き込まれているとすると、信号Ｒ５ａは論理電圧Ｌであり、２つのインバータ１３４ａ及び１３５ａを介して出力される信号Ｒ２ａについても論理電圧Ｌである。このとき、第１の冗長選択用ヒューズ回路ブロック１０１ａからの出力である信号Ｒ１ａに対し、論理電圧は変更無く保持されて信号Ｒ４ａとして出力されることになる。このため、冗長メモリセルグループによる不良メモリセルグループの置き換えについては、変更されることなく、冗長選択用ヒューズ回路ブロック１０１ａの指定通りになる。
【０１０７】
また、例えば第２の不揮発性メモリ１７１ｂは書き込まれていないとすると、信号Ｒ５ｂは論理電圧Ｈとなる。この場合、信号Ｒ２ｂは論理電圧Ｈであり、第２の冗長選択用ヒューズ回路ブロック１０１ｂからの出力である信号Ｒ１ｂについて、その論理電圧には関わりなく、信号Ｒ４ｂは論理電圧Ｈとなる。この結果、冗長メモリセルグループによる不良メモリセルグループの置き換えは、キャンセルされる。
【０１０８】
尚、不揮発性メモリについての書き込みの状態は、当然前記には限られず、個々に設定することができる。
【０１０９】
以上のように、本実施形態によると、複数のメモリセルブロックで行なわれている冗長救済について、メモリセルグループ毎に任意にキャンセルすることができる。この結果、冗長救済の後に発生した不良メモリセルグループと、初期不良メモリセルグループとを、電気的特性等において評価し、比較することができる。これにより、高精度な不良解析を行なうことができる。
【０１１０】
尚、冗長選択用ヒューズ回路ブロック１０１ａ〜１０１ｎについては、例えば、それぞれ第１の実施形態において説明したのと同様の構成を有していればよい。
【産業上の利用可能性】
【０１１１】
本発明の半導体装置によると、冗長救済の後に初期不良メモリセルを再評価することができることから高精度な不良解析が可能となっており、特に、不良メモリセルグループを冗長メモリセルグループへ置き換える半導体装置等に有効である。
【図面の簡単な説明】
【０１１２】
【図１】図１は、本発明の第１の実施形態に係る半導体装置に集積されている回路を示す図である。
【図２】図２は、図１に示す回路におけるキャンセル信号発生回路について、第１の実施例として説明するための図である。
【図３】図３は、図１に示す回路におけるキャンセル信号発生回路について、第２の実施例として説明するための図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置に集積される回路を示す図である。
【図５】図５は、図４に示す回路におけるキャンセル信号発生回路について説明するための図である。
【図６】図６は、本発明の従来例に係る半導体装置に集積されている回路を示す図である。
【図７】図７は、図６に示す回路における冗長選択用ヒューズ回路ブロックを示す図である。
【符号の説明】
【０１１３】
１００、１００ｂ                    半導体装置
１０１ａ〜１０１ｎ                  冗長選択用ヒューズ回路ブロック
１０２ａ〜１０２ｎ                  メモリセルブロック
１０３ａ〜１０３ｎ                  冗長メモリセルグループ
１０４ａ〜１０４ｎ                  アドレス信号
１０５                              デコーダ
１０６、１０６ｂ                    キャンセル信号発生回路
１２１ａ〜１２１ｎ                  ヒューズ
１２２ａ〜１２２ｎ                  ＮＭＯＳＦＥＴ
１２３                              ＰＭＯＳＦＥＴ
１３１、１３３、１３４、１３５      インバータ
１３３ａ〜１３３ｎ、１３４ａ〜１３４ｎ、１３５ａ〜１３５ｎ        インバータ
１３２、１３２ａ〜１３２ｎ          ＮＯＲ回路
１４１ａ〜１４１ｎ                  アドレス信号
／１４１ａ〜／１４１ｎ              アドレス信号
１５１、１５２                      抵抗
１５３                              ヒューズ
１６１                              外部パッド
１６２                              抵抗
１６３ａ〜１６３ｎ                  書き込み用外部パッド
１６４                              抵抗
１７１ａ〜１７１ｎ                  不揮発性メモリ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｎ１  信号
Ｒ１ａ〜Ｒ１ｎ、Ｒ２ａ〜Ｒ２ｎ……Ｒ５ａ〜Ｒ５ｎ                  信号
ＶＣＣ                              電源電圧
ＶＳＳ                              接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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