(57)【要約】【課題】高速データ変換器のための入力／出力インターフェースを提供する。【解決手段】Ｉ／Ｏインターフェースは、埋め込まれたクロックを各々が有する複数のシリアルデータ線を提供して、高速データ変換器に関連付けられた高データレートに対応するための十分なデータ処理能力を提供する。【選択図】図２Ａ
2007012072.tif 000002
【特許請求の範囲】
【請求項１】
印加された信号のタイムインタリーブされたサンプルをあるサンプルレートにおいて取得する一連のアナログ−ディジタル変換器（ＡＤＣ）に結合されたシリアライザのセットであって、前記一連のＡＤＣからパラレルデータビットを受け取り、且つ、その受け取ったパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換する、シリアライザのセットと、
前記複数のシリアルデータ信号のうちの対応する１つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、
前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセットを構築する、デシリアライザ
とを備え、
前記データセットが、前記印加された信号の前記タイムインタリーブされたサンプルを表すことからなる、システム。
【請求項２】
前記シリアライザのセット内の該シリアライザのそれぞれが、１つのシリアルデータ信号を提供する、請求項１に記載のシステム。
【請求項３】
前記シリアライザのセット内の該シリアライザのそれぞれが、前記一連のＡＤＣ内の複数のＡＤＣからパラレルデータビットを受け取る、請求項２に記載のシステム。
【請求項４】
前記一連のＡＤＣ内の前記ＡＤＣのそれぞれが、前記一連のＡＤＣ内の前記ＡＤＣの数によって除算された前記サンプルレートにおいて前記タイムインタリーブされたサンプルを取得する、請求項１に記載のシステム。
【請求項５】
前記複数の信号経路内の各信号経路が、１対の導体を含み、
前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項１に記載のシステム。
【請求項６】
前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号から前記クロックを抽出するクロック回復ユニットを含む、請求項１に記載のシステム。
【請求項７】
前記一連のＡＤＣと前記シリアライザのセットとの間に挿入された一連のエンコーダを更に備え、
前記一連のエンコーダが、前記複数の各データ信号内におけるＤＣバランスと、前記印加された信号からの前記一連のＡＤＣ内の該ＡＤＣのノイズの無相関性と、前記複数の各シリアルデータ信号内におけるシリアルデータに対するランレングス制御とのうちの少なくとも１つを提供することからなる、請求項１に記載のシステム。
【請求項８】
ＡＤＣからのパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換するシリアライザであって、前記パラレルデータビットが、前記ＡＤＣによって取得された印加された信号のサンプルを表すことからなる、シリアライザと、
前記複数のシリアルデータ信号のうちの対応する１つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、
前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセットを構築する、デシリアライザ
とを備え、
前記データセットが、前記印加された信号の前記サンプルを表すことからなる、システム。
【請求項９】
前記デシリアライザが、パラレルデータビットを提供するパラレルデータバス上の前記データセットを提供し、
前記パラレルデータビットのそれぞれが、前記複数の各シリアルデータ信号内におけるシリアルデータのデータレートよりも低いデータレートを有することからなる、請求項８に記載のシステム。
【請求項１０】
前記ＡＤＣが、ＮビットＡＤＣを含み、前記複数のシリアルデータ信号の数が、前記複数の各シリアルデータ信号内におけるシリアルデータの前記データレートに対する前記サンプルレートの比率のＮ倍に等しいことからなる、請求項８に記載のシステム。
【請求項１１】
前記複数の信号経路内の各信号経路が、１対の導体を含み、
前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項８に記載のシステム。
【請求項１２】
前記ＡＤＣが、前記印加された信号のタイムインタリーブされたサンプルを取得する２つか又はそれよりも多いアナログ−ディジタル変換器を含む、請求項８に記載のシステム。
【請求項１３】
前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号について前記クロックを抽出するクロック回復ユニットを含む、請求項８に記載のシステム。
【請求項１４】
前記ＡＤＣと前記シリアライザとの間に挿入されたエンコーダを更に備え、
前記エンコーダが、前記複数の各シリアルデータ信号内におけるＤＣバランスと、前記印加された信号からの前記ＡＤＣのノイズの無相関性と、前記複数の各シリアルデータ信号内におけるシリアルデータに対するランレングス制御とのうちの少なくとも１つを提供することからなる、請求項８に記載のシステム。
【請求項１５】
出力信号のサンプルを表すパラレルデータビットの第１のセットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換するシリアライザと、
前記複数のシリアルデータ信号のうちの対応する１つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、
前記複数の各シリアルデータ信号からクロックを抽出し、且つ、パラレルデータビットの第２のセットをディジタル−アナログ変換器（ＤＡＣ）に提供する、デシリアライザ
とを備え、
前記ＤＡＣが、前記パラレルデータビットの第２のセットを受け取ることに応答して、前記出力信号を提供することからなる、システム。
【請求項１６】
前記ＤＡＣが、ＮビットＤＡＣを含み、前記複数のシリアルデータ信号の数が、前記複数の各シリアルデータ信号内におけるシリアルデータの前記データレートに対する前記ＤＡＣのデータ変換レートの比率のＮ倍に等しいことからなる、請求項１５に記載のシステム。
【請求項１７】
前記ＤＡＣが、前記出力信号を表すタイムインタリーブされたパラレルデータビットを受け取る２つか又はそれよりも多くのＤＡＣを含む、請求項１５に記載のシステム。
【請求項１８】
前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号について前記クロックを抽出するクロック回復ユニットを含む、請求項１５に記載のシステム。
【請求項１９】
前記複数の信号経路内の各信号経路が、１対の導体を含み、
前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項１５に記載のシステム。
【請求項２０】
前記ＤＡＣと前記シリアライザとの間に挿入されたエンコーダを更に備え、
前記エンコーダが、前記複数の各シリアルデータ信号内におけるＤＣバランスと、前記出力信号からの前記ＤＡＣのノイズの無相関性と、前記複数の各シリアルデータ信号内における前記シリアルデータに対するランレングス制御とのうちの少なくとも１つを提供することからなる、請求項１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力／出力（Ｉ／Ｏ）インターフェースに関し、特に高速データ変換器のための入力／出力インターフェースに関する。
【背景技術】
【０００２】
入力／出力（Ｉ／Ｏ）インターフェースは、アナログ−ディジタル変換器（ＡＤＣ）及びディジタル−アナログ変換器（ＤＡＣ）のようなデータ変換器を、メモリか、ディジタル信号プロセッサか、又は他のシステムに結合する。高速データ変換器のためのＩ／Ｏインターフェースは、高速データ変換器に関連付けられた高データレート（又は高データ速度）のディジタル信号に対応可能なデータ処理能力を必要とする。例えば、５ギガサンプル／秒（ＧＳａ／秒）のサンプルレートにおいて動作する８ビットＡＤＣ用のＩ／Ｏインターフェースは、４０Ｇビット／秒（Ｇｂ／秒）のデータレートに対応することが必要である。
【非特許文献１】Ｒａｚａｖｉ，Ｂ．著「Challenges in the Design of High-speed Clock and Data Recovery Circuits」，IEEE Communications Magazine，Volume 40，Issue 8，2002年8月，94-101頁
【非特許文献２】Ｗｉｄｍａｒ，Ａ．Ｘ．及びＰ．Ａ．Ｆｒａｎａｓｚｅｋ著「A DC Balanced，partitioned-Block 8B/1OB Transmission Code」，IBM Journal of Research and Development 27,5（1983年9月）, 440-451頁
【非特許文献３】Ｅ．Ａ．Ｌｅｅ他著「Digital Communications」，Klewer Academic Publishers，1988年，439-445頁
【発明の開示】
【発明が解決しようとする課題】
【０００３】
（図１Ａ〜図１Ｂ内に示された）パラレルインターフェースは、複数グループのデータ線をパラレル構成において使用することによって、高データレートの高速データ変換器に対応する。データ線の各グループは、データ線のグループとは別個の対応するクロック線を有する。パラレルインターフェースは、各グループのデータ線と、対応するクロック線との間の正確なタイミング関係を確立すること且つ維持することに依存する。このタイミング関係は、典型的には、データ線に対するクロック線の信号経路長を、正確に制御することによって、且つ、パラレルインターフェース内のドライバ及びレシーバ（図示せず）内における遅延を正確に制御することによって達成される。しかしながら、該タイミング関係を、高データレートに対応するのに十分な許容範囲内において画定すること且つ維持することは、特に、クロック線とデータ線とがプリント回路基板上に実装されている時には困難である可能性があり、パラレルインターフェースに対する到達可能なデータレートを制限する可能性がある。
【０００４】
パラレルインターフェースはまた、多数のデータ線を含むという欠点がある。例えば、１Ｇｂ／秒のデータ処理能力を有するデータ線によって４０Ｇｂ／秒のデータレートに対応するために、図１Ａ〜図１Ｂ内に示されたパラレルインターフェースは、４０本のデータ線（すなわち、８本のデータ線の５つのグループ）と、５本のクロック線とを含む。多数のデータ線とクロック線とが、回路基板上の実質的な物理空間を占有する可能性があり、各データ線は、関連付けられたドライバを有するため、より多くのドライバによって、典型的には、パラレルインターフェースが高電力消費にさせられる。
【０００５】
ＡＮＡＬＯＧ  ＤＥＶＩＣＥＳ社のＡＤ７８７２に含まれるようなシリアルインターフェースにおいて、１つのデータ変換器からのデータ信号が、単一データ線上をシリアルに伝送させられる。このタイプのシリアルインターフェースは、パラレルインターフェースよりも小型で、低電力消費であり、緩いタイミング要件であるが、このタイプのシリアルインターフェースは、単一データ線によって達成させられることが可能な制限されたデータレートに起因して、高速データ変換器に対する十分なデータ処理能力を有していない可能性がある。従って、従来技術のシリアルインターフェースは、典型的には、電圧計か、システムモニタか、又はオーディオ用途に含まれる低速データ変換器に使用される。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、
印加された信号のタイムインタリーブされたサンプルをあるサンプルレートにおいて取得する一連のアナログ−ディジタル変換器（ＡＤＣ）に結合されたシリアライザのセットであって、前記一連のＡＤＣからパラレルデータビットを受け取り、且つ、その受け取ったパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換する、シリアライザのセットと、
前記複数のシリアルデータ信号のうちの対応する１つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、
前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセットを構築する、デシリアライザ
とを備え、
前記データセットが、前記印加された信号のタイムインタリーブされたサンプルを表すことからなる、システムである。
【発明の効果】
【０００７】
パラレルインターフェースのために達成可能なデータレートを制限せずに、低電力消費な、高速データ変換器のための入力／出力インターフェースを提供することができる。
【実施例】
【０００８】
図２Ａ〜図２Ｂは、本発明の代替の実施形態による、入力／出力（Ｉ／Ｏ）インターフェースを示す。典型的には、Ｉ／Ｏインターフェースは、アナログ−ディジタル変換器（ＡＤＣ）１２ａか又はディジタル−アナログ変換器（ＤＡＣ）１２ｂのようなデータ変換器と、メモリかデータプロセッサか又は他のシステム１４ａ，１４ｂとの間の結合を提供する。図２Ａは、一例を示すものであり、図２Ａにおいて、Ｉ／Ｏインターフェース１０ａが、ＡＤＣ集積回路１６ａとメモリシステム１８ａとの間に分散（分割）させられており、前記データ変換器は、印加されたアナログ信号１１ａをアナログ信号１１ａを表すサンプルへと変換する高速ＮビットＡＤＣ１２ａである。前記サンプルは、典型的には、指定されたサンプルレートＦｓにおけるＮパラレルデータビット１３ａの形式でＡＤＣ１２ａの出力２０ａに提供される。一例において、ＡＤＣ１２ａは、５ギガサンプル／秒（ＧＳａ／秒）のサンプルレートで動作する８ビットＡＤＣであり、出力２０ａは、４０Ｇｂ／秒の全データレートにおける８パラレルデータビット１３ａを提供する。
【０００９】
Ｉ／Ｏインターフェース１０ａは、ＡＤＣ１２ａによって提供されたＮパラレルデータビット１３ａを、複数のシリアルデータ信号１５ａへと変換するシリアライザ２２ａを含む。シリアライザ２２ａは、典型的には、Ｎパラレルデータビット１３ａを、データレートＦｄにおけるシリアルデータをそれぞれ提供する複数のシリアルデータ信号１５ａへと、時間領域での多重化を行うマルチプレクサか、又は他の適合可能なスイッチング素子又はシステムを含む。一例において、シリアライザ２２ａは、全データレート４０Ｇｂ／秒において提供された８パラレルデータビット１３ａを、１０Ｇｂ／秒のデータレートをそれぞれが有する４つのシリアルデータ信号１５ａへと変換する。このことは、シリアライザ２２ａが、Ｎパラレルデータビット１３ａを、Ｎ（Ｆｓ／Ｆｄ）個の複数のシリアルデータ信号１５ａへと変換することを示す。
【００１０】
複数の各シリアルデータ信号１５ａ内におけるシリアルデータは、データレートＦｄに従ってタイミングがとられ（又は時間調整され）、このことによって、複数の各シリアルデータ信号１５ａ内にシリアルデータに対するクロックが暗に保持される即ち埋め込まれる結果となる。従って、シリアルデータ信号１５ａは、外部クロック信号との位置合わせを確立すること且つ維持することに依存せず、複数の各シリアルデータ信号１５ａを、複数のシリアルデータ信号１５ａの外部のクロック信号とは無関係に伝送するか又は配信することができる。
【００１１】
シリアライザ２２ａは、Ｉ／Ｏインターフェース１０ａ内の複数の信号経路２４ａに結合される。各信号経路２４ａは、シリアルデータ信号１５ａのうちの対応するシリアルデータ信号を収容する。Ｉ／Ｏインターフェース１０ａ内のノイズ耐性を提供するために、各信号経路２４ａは、典型的には、１対の信号導体を含み、複数の各シリアルデータ信号１５ａは、対応する１対の信号導体間に提供される差分信号である。代替として、信号経路２４ａは、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な伝送構造又は媒体を用いて実現される。
【００１２】
信号経路２４ａに結合され、且つ、シリアライザ２２ａによって提供された複数のシリアルデータ信号１５ａを受信するデシリアライザ２６ａを、Ｉ／Ｏインターフェース１０ａはまた含む。デシリアライザ２６ａは、複数の各シリアルデータ信号１５ａ内において埋め込まれたクロックに基づいて、複数の各シリアルデータ信号１５ａから、該クロックを抽出する。デシリアライザ２６ａは、抽出したクロックを用いて、複数のシリアルデータ信号１５ａからデータセット１７ａを構築する。デシリアライザ２６ａの出力において提供されたこのデータセット１７ａは、印加されたアナログ信号１１ａのサンプルを表し、典型的には、デシリアライザ２６ａによって受け取られた複数のシリアルデータ信号１５ａを、パラレルデータバス２８ａへと、リクロック（re-clocking）すること（又はクロックによって再度タイミングを取ること）及び多重分離することによって構築される。パラレルデータバス２８ａは、デシリアライザ２６ａと、メモリかディジタル信号プロセッサか又は他のシステム１４ａとの間の結合を可能にするために十分に幅広い。一例において、デシリアライザ２６ａが、４つのシリアルデータ信号１５ａを、それぞれ１０Ｇｂ／秒のシリアルデータレートにおいて多重分離し、パラレルデータバス２８ａは、５００ＭＨｚのデータレートを十分に確立できるほどに幅広く且つメモリ１４ａによって収容されることが可能なほどに十分に少ない８０パラレルデータビットを有する。
【００１３】
デシリアライザ２６ａは、典型的には、複数の各シリアルデータ信号１５ａ内において埋め込まれたクロックを抽出するために適合可能なクロック回復ユニットか又は他のデバイス又はシステムを含む。一例において、クロック回復ユニットは、非特許文献１に記載されているようなクロック及びデータ回復ユニットを含む。
【００１４】
本発明の代替の実施形態に従って、ＡＤＣ１２ａとシリアライザ２２ａとの間にエンコーダ３０ａが挿入される。エンコーダ３０ａは、複数の各シリアルデータ信号１５ａ内のシリアルデータを符号化して、複数の各シリアルデータ信号１５ａ内におけるＤＣバランスを提供する。ＤＣバランスによって、複数の各シリアルデータ信号１５ａが、信号経路にＡＣ結合されることが可能となり且つデシリアライザ２６ａにＡＣ結合されることが可能となる。これにより、典型的にはディジタルデータバスに関連付けられ且つＩ／Ｏインターフェース１０ａに含まれるドライバとレシーバ（図示せず）のためのバイアス方式を簡素化することができる。一例において、エンコーダ３０ａは、非特許文献２によって教示されるような８Ｂ／１０Ｂ符号化によるＤＣバランスを提供する。
【００１５】
本発明の代替の実施形態に従って、エンコーダ３０ａは、印加されたアナログ信号１１ａからＡＤＣ１２ａによって生成されたノイズを無相関（de-correlate）にして、例えば信号経路２４ａと、ＡＤＣ１２ａの入力における印加されたアナログ信号１１ａとの間の信号漏れに起因すると考えられるＡＤＣ１２ａの歪みを低減させるデータスクランブラを含む。一例において、データスクランブラは、非特許文献３によって開示されたような自己同期型スクランブラ（self-synchronized scrambler）を含む。
【００１６】
本発明の代替の実施形態に従って、エンコーダ３０ａは、複数のシリアルデータ線１５ａ内に提供されたシリアルデータに対する充分なランレングス（run-length）制御を提供して、それによって、デシリアライザ２６ａが、複数の各シリアルデータ線１５ａからクロックを抽出するか又は回復させることを可能にする。
【００１７】
エンコーダ３０ａを含むＩ／Ｏインターフェース１０ａの実施形態はまた、デシリアライザ２６ａに結合された対応するデコーダ３２ａを含む。
【００１８】
図２Ｂは、（図示された）メモリかディジタル信号プロセッサか又は他のシステム１４ｂと、ディジタル−アナログ変換器（ＤＡＣ）１２ｂとの間の結合を提供するＩ／Ｏインターフェース１０ｂの一実施形態を示す。図２Ｂにおいて、Ｉ／Ｏインターフェース１０ｂは、メモリシステム１８ｂとＤＡＣ集積回路１６ｂとの間に分散（分割）されて示されており、ＤＡＣ１２ｂは、メモリ１４ｂからのデータセット１７ｂを、出力において、生成されたアナログ信号１１ｂへと変換する高速ＮビットＤＡＣとして示されている。データセット１７ｂは、アナログ信号１１ｂを生成するためにＤＡＣ１２ｂに提供されるサンプルを表す。データセット１７ｂは、典型的には、メモリか、ディジタル信号プロセッサか、又は他のシステム１４ｂによって提供されたデータレートに対応できるほど十分に幅広いパラレルデータバス２８ｂ上において、Ｉ／Ｏインターフェース１０ｂ内におけるシリアライザ２２ｂに提供される。
【００１９】
シリアライザ２２ｂは、典型的には、Ｐパラレルデータビット１７ｂを、データレートＦｄをそれぞれ有する複数のシリアルデータ信号１５ｂへと変換するために、パラレルデータバス２８ｂ上のＰパラレルデータビット１７ｂを、時間領域で多重化するマルチプレクサか又は他の適合可能なスイッチングデバイス又はシステムを含む。一例において、パラレルデータバス２８ｂは、８０パラレルデータビットを収容し、シリアライザ２２ｂは、５００Ｍｂ／秒のデータレートにおける８０パラレルデータビットを、１０Ｇｂ／秒のデータレートをそれぞれ有する４つのシリアルデータ信号１５ｂへと変換する。
【００２０】
複数の各シリアルデータ信号１５ｂ内におけるシリアルデータは、データレートＦｄに従ってタイミングが取られ（又は時間調整され）、これにより、複数の各シリアルデータ信号１５ｂ内にシリアルデータに対するクロックが暗に保持される即ち埋め込まれる結果となる。従って、複数のシリアルデータ信号１５ｂは、外部クロック信号との位置合わせを確立すること及び維持することに依存せず、複数の各シリアルデータ信号１５ｂを、複数のシリアルデータ信号１５ｂの外部のクロック信号とは無関係に伝送するか又は配信することができる。
【００２１】
シリアライザ２２ｂは、Ｉ／Ｏインターフェース１０ｂに含まれた複数の信号経路２４ｂに結合される。信号経路２４ｂはそれぞれ、シリアルデータ信号１５ｂのうちの対応する１つのシリアルデータ信号を収容する。Ｉ／Ｏインターフェース１０ｂ内のノイズ耐性を提供するために、信号経路２４ｂはそれぞれ、典型的には、１対の信号導体を含み、複数の各シリアルデータ信号１５ｂは、対応する１対の信号導体間に提供される差分信号である。代替として、信号経路２４ｂは、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な伝送構造又は媒体を用いて実現される。
【００２２】
複数の信号経路２４ｂに結合されて、且つ、シリアライザ２２ｂによって提供された複数のシリアルデータ信号１５ｂを受信する、デシリアライザ２６ｂをＩ／Ｏインターフェース１０ｂはまた含む。デシリアライザ２６ｂは、複数の各シリアルデータ信号１５ｂ内において埋め込まれたクロックに基づいて、複数の各シリアルデータ信号１５ｂから、該クロックを抽出する。その抽出したクロックを用いて、デシリアライザ２６ｂは、生成されたアナログ信号１１ｂのサンプルを表すパラレルデータ１３ｂを構築する。パラレルデータ１３ｂは、典型的には、デシリアライザ２６ｂによって受け取られた複数のシリアルデータ信号１５ｂを、ＤＡＣ１２ｂの入力２０ｂにおいて、指定されたサンプルレートＦｓにおけるＮパラレルデータビットへと、リクロック（re-clocking）すること（又はクロックによって再度タイミングを取ること）及び多重分離することによって構築される。一例において、デシリアライザ２６ｂは、４０Ｇｂ／秒の全データレートを達成するために、８パラレルデータビット１３ｂを、それぞれ５Ｇｂ／秒のデータレートにおいて提供する。次いで、ＤＡＣ１２ｂは、パラレルデータ１３ｂに基づいてアナログ信号１１ｂを生成する。この例において、アナログ信号１１ｂは、５ＧＳａ／秒の変換速度において動作するＤＡＣ１２ｂによって生成される。
【００２３】
デシリアライザ２６ｂは、典型的には、複数の各シリアルデータ信号１５ｂ内において埋め込まれたクロックを抽出するのに適合可能なクロック回復ユニットか又は他のデバイス又はシステムを含む。
【００２４】
Ｉ／Ｏインターフェース１０ｂの代替の実施形態に従って、複数の各シリアルデータ信号１５ｂ内においてＤＣバランスを提供するために、メモリ１４ｂとシリアライザ２２ｂとの間にエンコーダ３０ｂが挿入される。生成されたアナログ信号１１ｂからＤＡＣ１２ｂに提供されたパラレルデータ１３ｂ上のノイズを無相関にして、例えば、信号経路２４ｂと、ＤＡＣ１２ｂの出力における生成されたアナログ信号１１ｂとの間の信号漏れに起因すると考えられる歪みを低減させるデータスクランブラをエンコーダ３０ｂはまた含むことができる。エンコーダ３０ｂはまた、複数のシリアルデータ線１５ｂ内に提供されたシリアルデータに対する充分なランレングス制御を提供して、それによって、デシリアライザ２６ｂが、複数の各シリアルデータ線１５ｂからクロックを抽出するか又は回復させることを可能にする。
【００２５】
エンコーダ３０ｂを含むＩ／Ｏインターフェース１０ｂの実施形態はまた、デシリアライザ２６ｂに結合された対応するデコーダ３２ｂを含む。
【００２６】
図２Ｂ内に示されたＩ／Ｏインターフェース１０ｂの代替の実施形態に従って、ＤＡＣ１２ｂは、一連のタイムインタリーブ式ＤＡＣ（又は時間的にインターリーブされたＤＡＣ：time-interleaved DAC）を含む。この実施形態において、デシリアライザ２６ｂによって提供されたパラレルデータビット１３ｂは、一連のタイムインタリーブ式ＤＡＣによって生成されるアナログ信号１１ｂに対応してより広い帯域幅を達成させるためにタイムインタリーブされる（又は時間的にインターリーブされる）。例えば、それぞれ１．２５ＧＳａ／秒において動作する一連の４つのインタリーブ式ＤＡＣは、結果として得られる５ＧＳａ／秒のサンプルレートに基づいてアナログ信号１１ｂを生成することができる。
【００２７】
図３は、本発明の代替の実施形態による、Ｉ／Ｏインターフェース４０を示す。典型的には、Ｉ／Ｏインターフェース４０は、一連のＡＤＣ４２のような一連のＭ個のデータ変換器と、メモリかデータプロセッサか又は他のシステム４４との間の結合を提供する。図３内に示された例において、Ｉ／Ｏインターフェース４０は、ＡＤＣ集積回路４６とメモリシステム４８との間に分散（分割）させられている。例示の目的のため、印加されたアナログ信号４１を、全サンプルレートＦｓｍにおいてアナログ信号４１のタイムインタリーブされたサンプルへと変換する一連の４高速ＮビットＡＤＣ４２ａ〜４２ｄを含む一連のＭ個のＡＤＣ４２が示されている。一連の４ＡＤＣ４２ａ〜４２ｄを用いてアナログ信号４１のサンプルをタイムインタリーブすることにより、全サンプルレートＦｓｍを、一連のＭ個のＡＤＣ４２内の個別のＡＤＣ４２ａ〜４２ｄのそれぞれのサンプルレートＦｓの４倍とすることができる。
【００２８】
印加されたアナログ信号４１のサンプルは、典型的には、一連のＭ個のＡＤＣ４２の出力において、（この例において参照記号４３ａ〜４３ｄによって示された）ＮパラレルデータビットのＭ個のグループの形式で提供される。各Ｍ個のグループのＮパラレルデータビット４３ａ〜４３ｄは、サンプルレートＦｓに等しいデータレートにおいて提供される。Ｍ＝４、Ｎ＝８、及びサンプルレートＦｓｍ＝５ＧＳａ／秒である一例において、一連のＭ個のＡＤＣ４２は、データレート１．２５Ｇｂ／秒において４つのグループの８パラレルデータビット４３ａ〜４３ｄを提供し、その結果、Ｎパラレルデータビット４３ａ〜４３ｄの各グループは、１０Ｇｂ／秒の全データレートを有する。
【００２９】
一連のＭ個のＡＤＣ４２から、Ｍ個のグループのＮパラレルデータビット４３ａ〜４３ｄを受け取り、且つ、Ｍ個のグループのＮパラレルデータビット４３ａ〜４３ｄを、複数のシリアルデータ信号４５へと変換するＫ個のシリアライザ４４のセットを、Ｉ／Ｏインターフェース４０は含む。Ｋ＝２、Ｍ＝４、Ｎ＝８、及びＦｓｍ＝５ＧＳａ／秒である図３内に示された例において、２つのグループの８パラレルデータビット４３ａ〜４３ｄをそれぞれが受け取る２つのシリアライザ４４ａ，４４ｂが示されており、これは、シリアライザ４４ａ，４４ｂがそれぞれ、一連のＡＤＣ４２内の複数のＡＤＣ４２ａ〜４２ｄからＮパラレルデータビットのグループを受け取ることを示す。この例において、シリアライザ４４のセット内のシリアライザ４４ａ，４４ｂはそれぞれ、１６パラレルデータビットを１．２５Ｇｂ／秒のデータレートにおいて受け取り、シリアライザ４４のセットは、３２パラレルデータビットを、シリアルデータを１０Ｇｂ／秒のデータレートにおいてそれぞれ提供する４つのシリアルデータ信号４５へと変換する。
【００３０】
Ｋ個のシリアライザ４４のセットが、複数の信号経路５０に結合される。信号経路５０はそれぞれ、シリアルデータ信号４５のうちの対応する１つのシリアルデータ信号を収容する。Ｉ／Ｏインターフェース４０対するノイズ耐性を提供するために、各信号経路は、典型的には、１対の信号導体を含み、複数の各シリアルデータ信号は、対応する１対の信号導体間に提供される差分信号である。代替として、信号経路５０は、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な送信構造又は媒体を用いて実現される。
【００３１】
複数の信号経路５０に結合されたデシリアライザ５２は、シリアライザ４４のセットによって提供されたシリアルデータ信号４５を受信する。デシリアライザ５２は、複数の各シリアルデータ信号４５内において埋め込まれたクロックに基づいて複数の各シリアルデータ信号４５から、該クロックを抽出する。抽出したクロックを使用して、デシリアライザ５２は、複数のシリアルデータ信号４５からデータセット４７を構築する。デシリアライザ５２の出力において提供されるこのデータセット４７は、印加されたアナログ信号４１の取得サンプルを表し、典型的には、受け取った複数のシリアルデータ信号４５を、デシリアライザ５２に結合されたメモリか、ディジタル信号プロセッサか、又は他のシステム６４へとリクロックすることによって構築される。一例において、データセット４７は、デシリアライザ５２とメモリ６４との間の結合を可能にするために十分に幅広いパラレルデータバス４９上においてメモリ６４に提供される。
【００３２】
デシリアライザ５２は、典型的には、複数の各シリアルデータ信号４５から、埋め込まれたクロックを抽出するためのクロック回復ユニットか又は他の適合可能な回路か、デバイスか、又はシステムを含む。
【００３３】
Ｉ／Ｏインターフェース４０の代替の一実施形態に従って、複数の各シリアルデータ信号４５内においてＤＣバランスを提供するために、一連のＡＤＣ４２内の各ＡＤＣと、シリアライザ４４のセット内の各シリアライザとの間に一連のエンコーダ５４が挿入される。Ｉ／Ｏインターフェース４０の別の代替の実施形態に従って、一連のエンコーダ５４内のエンコーダは、例えば、信号経路５０と、一連のＡＤＣ４２の入力におけるアナログ信号４１との間の信号漏れに起因すると考えられるＡＤＣの歪みを低減させるために、印加されたアナログ信号４１から、ＡＤＣ４２ａ〜４２ｄによって生成されたノイズを無相関にするデータスクランブラを含む。Ｉ／Ｏインターフェース４０の代替の一実施形態に従って、一連のエンコーダ５４内のエンコーダは、複数のシリアルデータ信号４５内に提供されるシリアルデータに対する充分なランレングス制御を提供し、それにより、デシリアライザ５２が、複数の各シリアルデータ線４５からクロックを抽出するか又は回復させることを可能にする。
【００３４】
一連のエンコーダ５４を含むＩ／Ｏインターフェース４０の実施形態はまた、デシリアライザ５２に結合された対応するデコーダ５６を含む。
【００３５】
本発明の実施形態内に含まれる時には、エンコーダとデコーダとは、典型的には追加的なシリアルデータビットの形式における複数の各シリアルデータ信号１５ａ内におけるシリアルデータに対してオーバヘッドを典型的には追加する。追加されたオーバヘッドは、典型的には、エンコーダとデコーダのタイプに依存するため、追加的なシリアルデータビットは、提供された例のデータレート内には含まれていない。
【００３６】
本発明の実施形態が詳細に示されてきたが、これらの実施形態に対する修正及び適応形態が、添付の特許請求の範囲内に記載された本発明の範囲から逸脱することなく当業者であれば想起されることが可能であることが明らかなはずである。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来技術のパラレルインターフェースを示す図である。
【図１Ｂ】従来技術のパラレルインターフェースを示す図である。
【図２Ａ】本発明の代替の実施形態による、Ｉ／Ｏインターフェースを示す図である。
【図２Ｂ】本発明の代替の実施形態による、Ｉ／Ｏインターフェースを示す図である。
【図３】本発明の代替の実施形態による、Ｉ／Ｏインターフェースを示す図である。
【符号の説明】
【００３８】
１２ａ  アナログ−ディジタル変換器（ＡＤＣ）
１３ａ  パラレルデータビット
１５ａ  シリアルデータ信号
２２ａ  シリアライザ
２４ａ  信号経路
２６ａ  デシリアライザ
３０ａ  エコーダ
【図１Ａ】
2007012072.tif 000003
【図１Ｂ】
2007012072.tif 000004
【図２Ａ】
2007012072.tif 000005
【図２Ｂ】
2007012072.tif 000006
【図３】
2007012072.tif 000007