(57)【要約】【課題】  少ない工程数で狭セルピッチのスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供する。【解決手段】  ｎ型のエピタキシャル層１３Ａを形成した後、そのエピタキシャル層１３Ａの所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物例えばボロンを注入する。熱によりこの不純物が拡散することにより、拡散層１４Ａ１〜３が深さ方向に結合されたｐ型ピラー層１４が形成される。この工程をエピタキシャル層１３Ｂ〜Ｄについて繰り返す。【選択図】  図１
2007012858.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、
前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、
前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極と
を備え、
前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、
前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされている
ことを特徴とする半導体素子。
【請求項２】
前記第１及び２半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも１つ有することを特徴とする請求項１記載の半導体素子。
【請求項３】
第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、
前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、
前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極と
を備え、
前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
前記第３半導体層は、複数の積層されたエピタキシャル層からなり、
前記拡散層は、前記エピタキシャル層の１つに対し深さ方向に複数個並べられ、
前記いずれかのエピタキシャル層の厚さをＴ、前記１つの厚さＴのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をＲとした場合、Ｒ＞Ｔ／２とされていることを特徴とする半導体素子。
【請求項４】
１つのエピタキシャル層内に深さ方向に並べられた複数の拡散層の幅の平均値をＷａｖｅとした場合、Ｔ−Ｒ＞Ｗａｖｅ×０．３が成り立つようにされた請求項３記載の半導体素子。
【請求項５】
第１導電型の半導体層上に第１導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、
熱により前記不純物が拡散した領域を上下相互に接続することにより、第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、
前記ピラー層の表面に選択的に第２導電型の半導体ベース層を形成する工程と、
前記半導体ベース層の表面に選択的に第１導電型の第２半導体層を形成する工程と、
前記第２半導体層、前記半導体ベース層及び前記第１半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、
前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極とを形成する工程と、
を備えたことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を水平方向に周期的に交互に形成してなるスーパージャンクション構造を備えた半導体素子、及びその製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このスーパージャンクション構造のＭＯＳＦＥＴにおいては、スーパージャンクション構造の厚さが大きくなるほど、素子の耐圧を大きくすることができる。
しかし、厚さが大きくなると、その分製造工程が複雑化する。
【０００５】
一方、このスーパージャンクション構造のＭＯＳＦＥＴにおいて、更なるオン抵抗の低減を実現するためにはスーパージャンクション構造の横方向周期（ピッチ）を狭くすることが有効である。幅が狭くなることにより、非導通時においてｐｎ接合が空乏化し易くなり、その分ピラー層の不純物濃度を高くすることができるからである。
【０００６】
ＰＮピラー層のセルピッチを５μｍとした場合、耐圧３００Ｖを得るためには、スーパージャンクション構造のピラー層の厚さは１７μｍ程度必要である。セルピッチの片側半分をＰピラー層が占めるとすると、Ｐピラー層のアスペクト比は６〜８程度に形成する必要がある。このような幅狭で高アスペクト比のピラー層を形成する一方法として、エピタキシャル層表面より深いトレンチを形成し、このトレンチ内を異なる導電型の半導体をエピタキシャル成長により埋め込む製造方法がある（特許文献１参照）。
【０００７】
他の方法としては、高抵抗のエピタキシャル層に選択的に埋め込み層をイオン注入と拡散によって形成させた後、さらに高抵抗のエピタキシャル層を積み増しし、下層と同様に埋め込み層をイオン注入と拡散によって形成させる工程を複数回繰り返す製造方法がある（特許文献２参照）。この場合、各高抵抗のエピタキシャル層の厚さが、上下のｎ型とｐ型の拡散層を接続可能な程度に形成しなくてはならないため、高アスペクト比とするためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。
【特許文献１】特開２００４−１４５５４号公報
【特許文献２】特開２０００−４０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする。
【００１０】
本発明の別の態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の第２半導体層と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第２半導体層及び前記第１半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第１又は第２半導体ピラー層は、前記第１半導体層上に形成された第３半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記第３半導体層は、複数の積層されたエピタキシャル層からなり、前記拡散層は、前記エピタキシャル層の１つに対し深さ方向に複数個並べられ、いずれかのエピタキシャル層の厚さをＴ、前記１つの厚さＴのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をＲとした場合、Ｒ＞Ｔ／２とされていることを特徴とする。
【００１１】
本発明の別の態様に係る半導体素子の製造方法は、第１導電型の半導体層上に第１導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、熱により前記不純物が拡散した領域を上下相互に接続することにより、第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、前記ピラー層の表面に選択的に第２導電型の半導体ベース層を形成する工程と、前記半導体ベース層の表面に選択的に第１導電型の第２半導体層を形成する工程と、前記第２半導体層、前記半導体ベース層及び前記第１半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体層及び前記半導体ベース層に電気的に接続された第２の主電極とを形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、少ない工程数で狭セルピッチで低オン抵抗のスーパージャンクション構造を有する半導体素子を得ることが可能となる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
（第１の実施形態）  図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図である。このＭＯＳＦＥＴ１は、ｎ＋型ドレイン層１２の表面に、ｎ型エピタキシャル層１３を備えている。このｎ型エピタキシャル層１３にｐ型ピラー層１４が所定のピラーピッチＰｉｃｔｈで形成される。このｐ型ピラー層１４と、ｐ型ピラー層１４により挟まれたｎ型エピタキシャル層１３の領域により形成されるｎ型ピラー層１５とにより、スーパージャンクション構造が形成される。この実施の形態のｐ型ピラー層１４、ｎ型ピラー層１５は、それぞれ紙面垂直方向に延在するストライプ形状を備えているものとする。
【００１４】
更に、ｐ型ピラー層１４の表面には、ｐ型ベース層１６が選択的に拡散形成され、更にこのｐ型ベース層１６の表面にはｎ型ソース層１７、及びｐ＋型コンタクト層１８が選択的に拡散形成されている。ｐ型ベース層１６、及びｎ型ソース層１７も、ｐ型ピラー層１４、及びｎ型ピラー層１５と同様に、紙面垂直方向に延在するストライプ形状を有する様に形成されている。
【００１５】
また、ｐ型ベース層１６及びｎ型ソース層１７からｎ型ピラー層１５を介して隣接するｐ型ベース層１６およびｎ型ソース層１７に至る領域上にはゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、たとえば膜厚約０．１μｍの酸化シリコン膜からなる。このゲート絶縁膜１９を介してゲート電極２０がストライプ形状に形成されている。このゲート電極２０を挟むように、ｐ型ベース層１６及びｎ型ソース層１７上には、ソース電極２１が形成されている。ｎ＋型ドレイン層１２の下面には、ドレイン電極１１が形成されている。ゲート電極２０及びソース電極２１も、ｎ型ソース層１７等と同様に紙面垂直方向を長手方向とするようにストライプ状に形成されている。
【００１６】
この実施の形態のｐ型ピラー層１４は、ｎ型エピタキシャル層１３にイオン注入と拡散によって形成した複数の拡散層１４Ｘ１、１４Ｘ２、１４Ｘ３（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）を深さ方向に結合させることにより形成されるものである。更に、ｎ型エピタキシャル層１３は、複数回例えば４回のエピタキシャル成長に分けて形成される。各成長工程により形成される４つのエピタキシャル層１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が積層されることにより、ｎ型エピタキシャル層１３が形成される。
【００１７】
この実施の形態において特徴的なことは、１つのエピタキシャル層１３Ｘにおいて、ピラー層のピラーピッチＰに対応した間隔で、注入エネルギの異なる複数回のイオン注入がなされることである。この点、１つのエピタキシャル層において１回のみのイオン注入を行う特許文献２等に開示の技術と異なっている。図１では、例えば１つのエピタキシャル層１３Ａにおいて水平方向の同一箇所に３回のイオン注入がなされた後熱拡散される。これにより１つのエピタキシャル層１３Ａ中に、深さ方向に並ぶ３つの拡散層１４Ａ１、１４Ａ２、１４Ａ３が形成され、互いに結合される。ただし、１つのエピタキシャル層１３Ｘの深さ方向に並ぶ拡散層１４Ｘの数は３つに限るものではなく、得ようとするアスペクト比、使用するイオン注入装置の最大加速電圧その他の要素を考慮して、任意の数に設定することができる。この実施の形態によれば、特許文献２等に開示の技術に比べ、エピタキシャル層の形成とイオン注入の工程の繰り返し数が少なくて済み、しかもピラーピッチの微細化も可能であるため低オン抵抗を得ることができる。
【００１８】
前述したように、１つのエピタキシャル層１３Ｘの水平方向の１箇所に対する複数回のイオン注入は、注入エネルギを異ならせて行う。例えばイオン注入装置の加速電圧を、深い位置（エピタキシャル層１３Ａでいえば拡散層１４Ａ１）に注入する場合には高く、浅い位置に注入する場合は低くすることにより行うことができる。例えば、８．７μｍ程度の厚さのエピタキシャル層１３Ｘの場合、各拡散層１４Ｘの種となる不純物を注入するイオン注入装置の加速電圧を、下記のように変化させる（括弧内の数字はエピタキシャル層１３Ｘ表面からの注入深さを示す）。
【００１９】
拡散層１３Ｘ１：  ５．０ＭｅＶ（５．９μｍ）
拡散層１３Ｘ２：  ２．２ＭｅＶ（３．０μｍ）
拡散層１３Ｘ３：    ９０ＫｅＶ（０．２μｍ）
例えばエピタキシャル層１３Ｘ上にたとえば酸化膜を介して選択的に配置させたマスクの開口幅を２．０ｕｍとしたときに、上記のような深さに注入された不純物が、熱により例えば横方向にマスク端より約０．５〜１．０μｍ程度に拡散し、縦方向にも半径約１．５ｕｍに拡散することにより、１つのエピタキシャル層１３Ｘの深さ方向に並んだ位置に、複数の拡散層１４Ｘ１、１４Ｘ２、１４Ｘ３が深さ方向で結合する。全てのエピタキシャル層１３Ａ〜Ｄで同様の工程が行われることにより、各ｐ型ピラー層１４が形成され、スーパージャンクション構造が形成される。なお、最下層のエピタキシャル層１３Ａ以外のエピタキシャル層１３Ｘでは、一つ下層のエピタキシャル層に注入された不純物の拡散を受けるため、上記の条件では、厚さ８．７μｍ程度の厚さのエピタキシャル層１３Ｘでも、拡散層１４Ｘ同士を結合させ、ｐ型ピラー層１４を形成することができる。従って、上記の条件では、１つのエピタキシャル層１３Ｘにおいて、アスペクト比として８．７［μｍ］／３［μｍ］＝２．９を得ることができる。従来の１つのエピタキシャル層に１回のイオン注入を行う手法では、アスペクト比は１〜２程度である。従って、本実施の形態によれば、少ない工程により高いアスペクト比のピラー層を形成することができる。注入エネルギのより高いイオン注入装置を用いることにより、より深い位置に不純物を注入することができ、よって１つのエピタキシャル層１３Ｘを厚く形成し、アスペクト比を更に高めることができる。そうすることにより、製造工程数をより少なくすることができる。
【００２０】
なお、最下層のエピタキシャル層１３Ａの底面までｐ型ピラー層１４を到達させない構成とする場合、最下層のエピタキシャル層１３Ａの厚さは、上記条件でも、上層のエピタキシャル層１３Ｘと同じ厚さにする必要はなく、任意の値とすることができる。
【００２１】
図２は、ｐ型ピラー層１４の深さ方向での不純物濃度の分布、及び拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフを、図１のＭＯＳＦＥＴの構造と対応付けて示したものである。ここでは、水平方向幅Ｗは、各拡散層１４Ｘの最も幅広の部分を計測した測定値であるとする。また、深さ方向幅Ｄは、上下層の重複部分も含めた１つの拡散層１４Ｘの高さを計測した測定値である。
【００２２】
１つのエピタキシャル層１３Ｘに形成される３つの拡散層１４Ｘは、それぞれ注入深さ、注入エネルギ等が異なるため、熱拡散後は、その水平方向の幅Ｗが異なる。後述の方法の如く共通のマスクを用いて１つのエピタキシャル層１３Ｘに対し注入エネルギの異なるイオン注入が行われる場合、１つのエピタキシャル層１３Ａにおいては、最下層の拡散層１４Ａ１の水平方向幅Ｗａ１が最も大きい。中層の拡散層１４Ａ２の水平方向幅Ｗａ２、及び最上層の拡散層１４Ａ３の水平方向幅Ｗａ３は、Ｗａ１よりも小さくなる。これは、下層ほど注入距離が長く、またイオン注入エネルギも大きいので、不純物が熱拡散前の注入直後からして幅広に注入されているためである。通常の条件の下では、Ｗａ３＜Ｗａ２＜Ｗａ１となる場合が多い。上層のエピタキシャル層１３Ｂ〜１３Ｄにおいても同様である。従って、拡散層１４Ｘの水平方向幅Ｗは、深さ方向の周期（図１のａ、ｂ、ｃ）で周期的に変化する。また、エピタキシャル層１３Ａ〜１３Ｄそれぞれにおける水平方向幅Ｗの総和又は平均値は、各層間で略等しくされる。従って、ｐ型ピラー層１４は、各エピタキシャル層１３Ｘの一部分を見ると台形に近い形状を有しているが、層１３Ａ〜１３Ｄ全体を見渡すとほぼ長方形に近い形状を有している。
【００２３】
また、拡散層１４Ｘの深さ方向幅Ｄは、水平方向幅Ｗにおよそ比例して変化する。従って通常は、１つのエピタキシャル層１３Ａについて言えば、最下層の拡散層１４Ａ１の深さ方向幅Ｄａ１が最も大きく、拡散層１４Ａ２の深さ方向幅Ｄａ２、拡散層１４Ａ３の深さ方向幅Ｄａ３はこれよりも小さい。通常の条件の下では、Ｄａ３＜Ｄａ２＜Ｄａ１となる場合が多い。他のエピタキシャル層１３Ｂ〜Ｄでも同様である。従って、拡散層１４Ｘの深さ方向幅Ｄは、深さ方向の周期（図１のａ、ｂ、ｃ）で周期的に変化する。また、エピタキシャル層１３Ａ〜１３Ｄそれぞれにおける深さ方向幅Ｄの総和又は平均値は、各層間で略等しくされる。不純物濃度の分布は、１つのエピタキシャル層１３Ｘ内において、拡散層１４Ｘの数と一致する３つのピークを有し、そのピーク間の幅Ｐが深さ方向の周期ａ、ｂ、ｃ（周期Ｔ）で周期的に変化する。すなわち、図２に示すように、１つのエピタキシャル層１３Ｘに形成される３つの拡散層１４Ｘに基づく不純物濃度分布のピーク間の距離を、下側からＰｘ１、Ｐｘ２、Ｐｘ３（ｘ＝ａ，ｂ，ｃ，・・・）のように定義する。この場合、Ｐｘ１、Ｐｘ２、Ｐｘ３が、周期ａ，ｂ，ｃにおいて周期的に変化する。なお、図２では、Ｐｘ１、Ｐｘ２、Ｐｘ３が、Ｗ，Ｄの変化と同様にＰｘ３＜Ｐｘ２＜Ｐｘ１となっているが、Ｐｘ１＜Ｐｘ２＜Ｐｘ３となるようにすることもできる。  このようなプロセスでスーパージャンクション構造を形成することで、理想的なスーパージャンクション構造に近いピラー不純物プロファイルを実現することが可能となる。従来の製造方法では、一回のエピタキシャル成長につき、一回のイオン注入を行い、それを積層することでスーパージャンクション構造を形成していた。そして埋め込まれた不純物を拡散することにより接続し、ピラー層を形成していた。このため、ピラー層の不純物プロファイルは成長厚が大きいほど、プロファイルの振幅は大きくなる。一方、本実施の形態の製造方法を用いた場合、同じエピタキシャル成長厚のままでも複数回のイオン注入を行う。このため、拡散させる距離が短くなる。これにより、プロファイルの振幅が小さくなり、理想的なプロファイルを高いアスペクト比で形成される。
【００２４】
１つのエピタキシャル層１３Ｘの厚さＴ［μｍ］、その厚さＴのエピタキシャル層１３Ｘ内における最上層及び最下層の不純物濃度ピーク間の距離をＲ［μｍ］とした場合、Ｒ＞Ｔ／２の式が成り立つよう、拡散層１３Ｘの深さを設定するのが好ましい。Ｒ＝＜Ｔ／２であると、エピタキシャル層１３Ｘ１層当たりで得られるピラー層のアスペクト比として２以上を得ることができなくなる場合があるためである。より好適には、１つのエピタキシャル層１３Ｘ内の３つの拡散層１４Ｘの幅ＷＸ１，Ｗｘ２、Ｗｘ３の平均値をＷａｖｅとした場合、Ｔ−Ｒ＞Ｗａｖｅ×０．３が成り立つようにするのがよい。周期ａ，ｂ，ｃ毎の拡散層１４Ｘを拡散により接続するためには、１層目のエピタキシャル層１３Ａの最上部に形成された拡散層１４Ａ３と、２層目のエピタキシャル層１３Ｂの最深部に形成された拡散層１４Ｂ１を拡散により接続する必要がある。それぞれの拡散元（イオン注入時の注入箇所）よりおよそＷ／２拡散されるため、拡散元間の距離はＷ＞Ｔ−Ｒであればよい。Ｔ−Ｒが大きい場合には拡散層１４Ｘが接続されない可能性があるのに加え、接続されていても拡散層１４Ｘの不純物濃度の振幅（ｐ型ピラー層１４内での高濃度部分と低濃度部分の濃度差）が大きくなってしまう。この濃度差を小さくするためにはＴ−Ｒを０に近づければよいが、エピタキシャル層１３Ｘ１層当たりの厚さを厚くすることができないためプロセスコストが増加するのに加え高いアスペクト比が実現できない。高いアスペクト比を実現しつつ、単位周期ａ，ｂ，ｃ同士の拡散層１４Ｘの接続部において、不純物濃度差を２倍以内とするためにはＴＸ−ＲＸ＞ＷＸ×０．３とすることが好ましい。
【００２５】
なお、ｐ型ピラー層１４、及びｎ型ピラー層１５の図１におけるＡ−Ａ’断面は、上述のように図３のようなストライプ構造としてもよいが、図４に示すように、ｐ型ピラー層１４を格子状、もしくは千鳥格子状に配列することも可能である。
【００２６】
次に、図１に示すＭＯＳＦＥＴ１の製造工程の一例を、図５乃至図１４を参照して説明する。まず、図５に示すように、ｎ＋型ドレイン層１２の表面にｎ型のエピタキシャル層１３Ａを例えば１０μｍ程度の厚さに形成し、次に図６に示すように、このエピタキシャル層１３Ａの上に保護膜としての熱酸化膜Ｓ１を形成し、更にピラーピッチＰに対応する間隔でレジストＭ１を形成する。続いて、図７に示すように、このレジストＭ１をマスクとして、イオン注入装置の加速電圧を変化させて、ｐ型の不純物としてのボロン（Ｂ）を異なる深さにイオン注入する。続いて、図８に示すように、熱酸化膜Ｓ１とレジストＭ１を除去し、エピタキシャル層１３Ａの上に更にエピタキシャル層１３Ｂを例えば８．６μｍ程度の厚さに堆積させる。図に示すように、この堆積の途中において、エピタキシャル層１３Ａ及び１３Ｂの熱により、エピタキシャル層１３Ａに注入されたボロンが徐々にある程度まで拡散される。
【００２７】
以下、図１０〜図１４に示すように、エピタキシャル層１３Ｂ〜１３Ｄにも、酸化膜Ｓ２、Ｓ３、Ｓ４を介して形成されたレジストＭ２、Ｍ３、Ｍ４をマスクとして同様なイオン注入がなされる。そして、エピタキシャル層１３Ｂ〜１３Ｄに対し熱工程が加えられることにより、図１のように各拡散層１４Ｘが深さ方向に結合される。これにより、ｐ型ピラー層１４が全体として形成される。このようにしてピラー層が完成したら、周知のＭＯＳＦＥＴ製造工程を用いて、図１に示すようなＭＯＳＦＥＴを得ることができる。
【００２８】
（第２の実施形態）  図１５Ａは、本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。図１５Ａには、そのｐ型ピラー層１４の不純物濃度分布のグラフ、並びに拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフも示している。第１の実施の形態と同様の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態では、上層のエピタキシャル層１３Ｃ、１３Ｄに存在する拡散層１４Ｘの不純物濃度を高くし、これによりｐ型ピラー層１４の表面側（ソース電極２１側）の不純物濃度を底面側（ドレイン電極１１側）よりも高くしたものである。
【００２９】
この実施の形態において、エピタキシャル層１３Ａ〜１３Ｄの不純物濃度が均一である場合、ピラー層は上層部において、ｐ型ピラー層１４の不純物ドーズ量の方がｎ型ピラー層１５のそれよりも大きい状態（ｐピラーリッチ）となる。意図的にこのようにチャージアンバランス状態の部分を与えることによって、インダクタンス負荷時の耐量（ＵＩＳ性能）を向上させることが可能となる。
【００３０】
また、ｐ型ピラー層１４とチャージバランスがとれるよう、エピタキシャル層１３Ｘの不純物濃度を、上層部（１３Ｃ、１３Ｄ）において下層部（１３Ａ、１３Ｂ）よりも高くすることもできる。この場合、ピラー層の下層は低濃度のチャージバランス状態となり、上層は高濃度のチャージバランス状態となる。この構造の場合、上層のピラー層では耐圧が高くなるので、その分エピタキシャル層１３Ｃ、１３Ｄの厚さを小さくすることができ、これにより製造コストを抑えることができる。この実施の形態では２段階にｐ型ピラー層１４の不純物濃度を変化させた場合について示しているが、図１５Ｂに示すように、各エピタキシャル成長層１３Ｘ毎の平均濃度を変化させても実施可能である。また、各イオン注入毎にドーズ量を変化させて、さらに連続的に不純物濃度プロファイルを変化させることも実施可能である。
【００３１】
さらにまた、イオン注入の不純物ドーズ量を一定として、各エピタキシャル成長層１３Ｘの厚さをソース電極２１側にいくほど薄くしても同様の効果が得られる。この場合にはソース電極側２１にいくほど、不純物濃度分布等の変化の周期Ｔは狭くなる。
【００３２】
なお、上述の周期Ｔが各層で異なる場合、
【００３３】
【数１】
2007012858.tif 000003
【００３４】
ただし、Ｎ≧２
の関係をもつエピタキシャル層１３Ｘとすることもできる。ここで、ＴＸはｐ型ピラー１４のドレイン電極１１側からのＸ番目の周期で、Ｎは総周期数を意味する。αはＰ型ピラー層１４の総周期内でどれだけ不純物濃度分布に傾斜をつけるかの変動割合を示している。例えば、３層（３周期）のＰ型ピラー層１４の平均濃度を１００%とし、上下で±３０％の濃度傾斜を持たせる（ソース電極２１側がＰピラーリッチ）場合には、α＝０．３、Ｎ＝３なので、
【００３５】
【数２】
2007012858.tif 000004
【００３６】
となり、周期ＴＸはソース電極２１側ほど短い周期となる。ドレイン電極１１側にいくに従ってエピタキシャル層１３Ｘを厚く形成し、周期Ｔを上部よりも広くすることで、上部（ソース電極２１側）をＰピラーリッチとし、アバランシェ耐量を向上させることができる。  （第３の実施形態）  図１６は、本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。この実施の形態では、ｐ型ピラー層１４だけでなく、ｎ型ピラー層１５も拡散層１５Ｘを深さ方向に結合して形成されている点で、上記の実施の形態と異なっている。ｐ型ピラー層１４形成のためにイオン注入されたボロン（図７等参照）の間に、同様の手法によりｎ型不純物のリン（Ｐ）をイオン注入することで、この図１６に示すようなピラー層を形成することができる。この場合、ｎ型ピラー層１５の不純物濃度はイオン注入工程において決定される。このため、イオン注入の下地となるエピタキシャル層は高抵抗（低不純物濃度）のものとすることができると共に、ｐ型ピラー層１４とｎ型ピラー層１５間のチャージバランスを取ることが容易になる。チャージバランスが得られることで、ピラー層の不純物濃度を更に高くして、オン抵抗の低減など素子の高性能化を図ることが可能となる。
【００３７】
また、この実施の形態の場合、前述の実施の形態に比べ、製造工程数を減らし低コスト化を図ることが可能となる。ｐ型ピラー層１４を形成するためのボロン、ｎ型ピラー層を形成するためのリンを高濃度でイオン注入して拡散させる場合、拡散時間を長時間化しても拡散層１４Ｘ、１５Ｘの水平方向への広がりは制限される。このため、長時間の拡散を行うことで、各拡散層１４Ｘ、１５Ｘの形状を図１７に示すように縦長の形状とすることができる。従って、１つのエピタキシャル層１３Ｘの厚さを厚くすることができ、その分製造工程数を減らし、低コスト化を図ることができる。あるいは、一回のエピタキシャル層で得られるアスペクト比を大きくすることができるため、より低オン抵抗を実現することができる。
【００３８】
（第４の実施の形態）  図１８は、本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴ１の構成を模式的に示す断面図を示している。この実施の形態では、いわゆるトレンチゲート型のゲート電極を採用している点で、いわゆるプレナーゲート型のゲート電極を採用している上記の第１乃至第３の実施の形態と異なっている。すなわち、ｐ型ベース層１６にｎ型ピラー層１５に達するトレンチを形成し、このトレンチに絶縁膜１９を介してゲート電極２０を埋め込んでいるものである。この構造の場合、プレナーゲート型に比べてセルピッチを小さくすることが可能となる。なお、この第４の実施の形態でも、第２の実施の形態と同様、ｐピラーリッチなピラー層を形成するか、又は表面側の不純物ドーズ量が底面側よりも高いピラー層を形成することが可能である。このように第２の実施形態と第４の実施形態を組み合わせることによって、ドレイン電圧印加時におけるトレンチゲート底部酸化膜への電界の集中を抑制することができる。また第３の実施の形態と同様に、ｎ型ピラー層１５を拡散層１５Ｘを深さ方向に結合して形成することが可能である。
【００３９】
（第５の実施の形態）  図１９は、本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。この実施の形態のパワーＭＯＳＦＥＴは、素子が形成される素子形成領域だけでなく、この素子形成領域を囲う終端領域も、ｐ型ピラー層１４とｎ型ピラー層１５が交互に形成されたスーパージャンクション構造とされている。終端領域のエピタキシャル層１３の表面には、ｐ型リサーフ層２３が形成されている。またこのリサーフ層２３の上に、絶縁膜２４を介して、ソース電極２１に接続されたフィールドプレート電極２５が形成されている。これにより、パワーＭＯＳＦＥＴ１の非導通時において、終端領域の横方向に速やかに空乏層を伸ばして、耐圧を高めることができる。なお、フィールドプレート電極２５は、ソース電極２１に接続される代わりに、ゲート電極２０に接続されるものとしてもよい。また、ここではｐ型リサーフ層２３およびフィールドプレート電極２５の両方が形成された構造を示しているが、いずれか一方のみを形成しても実施可能である。
【００４０】
図２０は、この第５の実施の形態の第１の変形例を示すものであり、終端領域のピラー層のピラーピッチが、素子形成領域に比べ狭くされている。終端領域のピラーピッチが狭い場合、同じ不純物濃度であってもピラーピッチが広い場合に比べて終端領域が空乏化し易くなり、その分耐圧を高めることができる。
【００４１】
図２１は、この第５の実施の形態の第２の変形例を示すものであり、終端領域のｐ型ピラー層１４の深さ方向の長さが、素子形成領域から離れるに従って短くなる構成としている。終端領域においては、空乏層は素子形成領域から離れるに従って表面側に向かって伸びるため、ｐ型ピラー層１４を長く形成する必要は無いことに鑑みたものである。これにより、製造工程をより簡素化して低コスト化を図ることができる。
【００４２】
図２２は、この第５の実施の形態の第３の変形例を示すものであり、終端領域のｐ型ピラー層１４の表面側の拡散層１４Ｄ１、１４Ｄ２、１４Ｄ３の水平方向幅Ｗ、及び不純物濃度が大きくされ、これによりｐ型ピラー層１４の表面側がいわゆるガードリング層として機能するようにされている。図２２では終端領域の全てのｐ型ピラー層１４が表面側でガードリング層を形成されているが、全てに形成する必要はなく、たとえば数個のｐ型ピラー層１４毎に１つガードリング層が形成されるのでも構わない。
【００４３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記の実施の形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００４４】
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００４５】
更にスーパージャンクション構造を有するＭＯＳＦＥＴを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
【００４６】
また、上記の実施の形態では、図２３に示すように、ｐ型ピラー層１４、ｎ型ピラー層１５が４つのエピタキシャル層１３Ｘに亘って深さ方向に並ぶようにされている。しかし、図２４に示すように、ｐ型ピラー層１４、ｎ型ピラー層１５が、上層と下層で直交するように分割された形状とすることもできる。
【００４７】
更に、図２５に示すように、ｐ型ピラー層１４及びｎ型ピラー層１５からなるスーパージャンクション構造の下にｎ−型エピタキシャル層３１を形成することも可能である。この場合、スーパージャンクション構造部分ではＭＯＳＦＥＴの非導通時において電界が均一であり、ｎ−型エピタキシャル層３１では下層に向かうに従って電界が低下するが、ｎ−エピタキシャル層３１の部分でも耐圧を持たせることができる分、素子全体の耐圧を高めることができる。
【００４８】
また、上記の実施の形態では、図５乃至図１４のように、スーパージャンクション構造部分全体に亘り、エピタキシャル層形成工程と不純物イオン注入工程とを繰り返すことによりピラー層１４、１５を形成する例を説明した。しかし、例えばスーパージャンクション構造の下半分は図５乃至図１４の方法で形成し、上半分はエピタキシャル層に形成したトレンチに別の導電型のエピタキシャル層を埋め込むことにより形成する方法も可能である。この方法を図２６乃至図２７を参照して説明する。すなわち、図２６に示すように、エピタキシャル層１３Ａに異なる注入エネルギで複数回不純物を注入して拡散層１３Ａ１〜３を形成した後、このエピタキシャル層１３Ａの上にエピタキシャル層１３Ｂ、１３Ｅを堆積させる。そして、エピタキシャル層１３ＥにピラーピッチＰでトレンチ１４Ｔを形成する。続いて図２７に示すように、このトレンチ１４Ｔをマスクとして、エピタキシャル層１３Ｂにも異なる注入エネルギで複数回イオン注入を行って拡散層１３Ｂ１〜３を形成する。その後図２８に示すように、ｐ型エピタキシャル層１４Ａをトレンチ１４Ｔ内に堆積させる。これにより、下部のエピタキシャル成長とイオン注入の繰り返しによるピラー層と、上部のトレンチ形成によるピラー層とが結合され、ｐ型ピラー層１４が形成される。最後に、トレンチ外部のエピタキシャル層１４Ａを化学的機械研磨法（ＣＭＰ）を用いて除去した後、周知のＭＯＳＦＥＴ製造工程を用いて、ＭＯＳＦＥＴを形成する。なお、図２４に示すような、上部のピラー層と下部のピラー層が直交方向に延在する形式とすることも可能である。また、下部のピラー層において、ｎ型ピラー層１５もイオン注入により形成することも勿論可能である。
【００４９】
また、第４の実施の形態においては、終端領域のｐ型ピラー層１４について拡散層１４Ｘを深さ方向に結合して形成する例を説明したが、図３０に示すように、拡散ｎ型ピラー層１５も拡散層１５Ｘを深さ方向に結合させることにより形成することができる。このとき、終端領域のピラーピッチは、素子形成領域のピラーピッチと同じでもよいし、空乏化し易くするため、図３０に示すように前者を後者に比べ小さくするようにしてもよい。加えて、素子形成領域ではｐ型ピラー層１４の幅Ｗｃｐ（平均値）とｎ型ピラー層１５の幅Ｗｃｐ（平均値）を略等しくする一方、終端領域ではｐ型ピラー層１４の幅Ｗｔｐ（平均値）をｎ型ピラー層１５の幅Ｗｔｐ（平均値）に比べ大きくすることができる。これにより、終端領域において空乏層をより水平方向に広げやすくなる。なお、図３０において、素子形成領域のｎ型ピラー層１５のみを拡散層１５Ｘの深さ方向の結合により形成し、終端領域のｎ型ピラー層１５は、ｐ型ピラー層１４に挟まれたｎ型エピタキシャル層１３で形成することも可能である。
【００５０】
その他、次のような改変等が可能である。
（１）前記複数の拡散層の深さ方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の深さ方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする請求項１記載の半導体素子。
（２）前記拡散層は、一部において不純物濃度の高いことを特徴とする請求項１記載の半導体素子。
（３）前記第１及び２半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも１つ有することを特徴とする請求項１記載の半導体素子。
（４）前記ゲート電極は、前記半導体ベース層の表面上に絶縁膜を介して形成される請求項１記載の半導体素子。
（５）前記ゲート電極は、前記半導体ベース層を貫通して前記第１半導体ピラー層に達するトレンチに絶縁膜を介して導電層を埋め込むことにより形成されたものである請求項１記載の半導体素子。
（６）前記第１及び第２半導体ピラー層は同一方向に延在するストライプ形状に形成されていることを特徴とする請求項１記載の半導体素子。
（７）前記第１及び第２半導体ピラー層は、前記第１半導体層に沿った断面において格子状又は千鳥状に形成されていることを特徴とする請求項１記載の半導体素子。
（８）前記第１及び第２半導体ピラー層は、素子形成領域を囲う終端領域にも形成されていることを特徴とする請求項１記載の半導体素子。
（９）前記終端領域では、前記素子形成領域に比して前記第１及び第２半導体ピラー層の形成周期が狭くなっていることを特徴とする（８）記載の半導体素子。
（１０）前記終端領域では、前記第１及び第２半導体ピラー層の深さが前記素子形成領域から離れるに従って小さくなることを特徴とする（８）記載の半導体装置。
（１１）前記終端領域では、前記第１又は第２半導体ピラー層が前記第２主電極側で前記第１主電極側よりも水平方向幅が大きくされていることを特徴とする（８）記載の半導体素子。
（１２）前記第１又は第２半導体ピラー層は、不純物濃度分布のピーク間の距離が、所定の周期で変化するようにされた請求項１記載の半導体素子。
（１３）前記不純物を注入する工程は、第１導電型の不純物を所定の間隔で注入し、第２導電型の不純物を前記第１導電型の不純物の間に注入することを特徴とする請求項５記載の半導体素子の製造方法。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図２】図１のｐ型ピラー層１４の深さ方向の不純物濃度の分布、及び拡散層１４Ｘの水平方向幅Ｗ及び深さ方向幅Ｄのグラフである。
【図３】図１のＡ−Ａ’断面構造の一例である。
【図４】図１のＡ−Ａ’断面構造の別の例である。
【図５】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図６】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図７】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図８】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図９】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１０】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１１】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１２】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１３】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１４】図１のパワーＭＯＳＦＥＴの製造工程を示す。
【図１５Ａ】本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。
【図１５Ｂ】本発明の第２の実施の形態の変形例を示す。
【図１６】本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。
【図１７】第３の実施の形態の利点を説明する説明図である。
【図１８】本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。
【図１９】本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図を示している。
【図２０】第５の実施の形態のパワーＭＯＳＦＥＴの第１の変形例を示す。
【図２１】第５の実施の形態のパワーＭＯＳＦＥＴの第２の変形例を示す。
【図２２】第５の実施の形態のパワーＭＯＳＦＥＴの第３の変形例を示す。
【図２３】上記実施の形態の変形例を説明する。
【図２４】上記実施の形態の変形例を説明する。
【図２５】上記実施の形態の変形例を説明する。
【図２６】上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。
【図２７】上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。
【図２８】上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。
【図２９】上記実施の形態のパワーＭＯＳＦＥＴの製造工程の別の例を示す。
【図３０】上記実施の形態の変形例を説明する。
【符号の説明】
【００５２】
１１・・・ドレイン電極、  １２・・・ｎ型ドレイン層、  １３、１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・ｎ型エピタキシャル層、  １４・・・ｐ型ピラー層、  １５・・・ｎ型ピラー層、  １４Ｘ、１５Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・拡散層、  １６・・・ｐ型ベース層、  １７・・・ｎ型ソース層、  １８・・・ｐ＋型コンタクト層、  １９・・・ゲート絶縁膜、  ２０・・・ゲート電極、  ２１・・・ソース電極。
【図１】
2007012858.tif 000005
【図２】
2007012858.tif 000006
【図３】
2007012858.tif 000007
【図４】
2007012858.tif 000008
【図５】
2007012858.tif 000009
【図６】
2007012858.tif 000010
【図７】
2007012858.tif 000011
【図８】
2007012858.tif 000012
【図９】
2007012858.tif 000013
【図１０】
2007012858.tif 000014
【図１１】
2007012858.tif 000015
【図１２】
2007012858.tif 000016
【図１３】
2007012858.tif 000017
【図１４】
2007012858.tif 000018
【図１５Ａ】
2007012858.tif 000019
【図１５Ｂ】
2007012858.tif 000020
【図１６】
2007012858.tif 000021
【図１７】
2007012858.tif 000022
【図１８】
2007012858.tif 000023
【図１９】
2007012858.tif 000024
【図２０】
2007012858.tif 000025
【図２１】
2007012858.tif 000026
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2007012858.tif 000031
【図２７】
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【図２８】
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【図２９】
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【図３０】
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