(57)【要約】【課題】ダミーモート領域に高濃度のｐ型不純物イオンを注入することによって金属イオン汚染をゲッタリングし、漏れ電流を低減できるようにしたＣＭＯＳイメージセンサとその製造方法を提供する。【解決手段】半導体基板のフォトダイオード領域に形成されたフォトダイオードと；半導体基板の第１導電型と第２導電型トランジスタ領域にそれぞれ形成された第２導電型第１ウェル領域と第２導電型第２ウェル領域と；第１導電型と第２導電型トランジスタ領域の半導体基板上に形成されたゲート電極と；ゲート電極の両側の第２ウェル領域と第１ウェル領域にそれぞれ形成される低濃度・高濃度の第１導電型不純物領域と低濃度・高濃度の第２導電型不純物領域と；ダミーモート領域に形成される高濃度の第１導電型第３不純物領域とを含む。【選択図】図２
2007088406.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード領域と、第１導電型及び第２導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板のフィールド領域に形成された素子隔離膜と、
前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと、
前記半導体基板の第１導電型及び第２導電型トランジスタ領域にそれぞれ形成された第２導電型第１ウェル領域及び第２導電型第２ウェル領域と、
前記半導体基板の第１導電型及び第２導電型トランジスタ領域にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の両側の第２ウェル領域及び第１ウェル領域にそれぞれ形成される低濃度の第１導電型不純物領域及び低濃度の第２導電型不純物領域と、
前記ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ形成される高濃度の第１導電型第１不純物領域及び高濃度の第２導電型第２不純物領域と、
前記ダミーモート領域に形成される高濃度の第１導電型第３不純物領域と、
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１導電型第３不純物領域は、高濃度のｐ型不純物イオンであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記高農度のｐ型不純物イオンは、ボロンであることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記ゲート電極の両側面に形成された絶縁膜側壁をさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第１導電型は、ｐ型であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第２導電型は、ｎ型であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
フォトダイオード領域と、第１導電型及び第２導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画される半導体基板のフィールド領域に、素子隔離膜を形成するステップと、
前記半導体基板のフォトダイオード領域にフォトダイオードを形成するステップと、
前記半導体基板の第１導電型及び第２導電型トランジスタ領域にそれぞれ第１導電型及び第２導電型不純物イオンを注入して第１導電型第１ウェル領域及び第２導電型第２ウェル領域を形成するステップと、
前記半導体基板の第１導電型及び第２導電型トランジスタ領域にそれぞれゲート絶縁膜を介在させてゲート電極を形成するステップと、
前記ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ低濃度の第１導電型第１不純物領域及び低濃度の第２導電型第２不純物領域を形成するステップと、
前記ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ高濃度の第１導電型第１不純物領域と高濃度の第２導電型第２不純物領域を形成するステップと、
前記ダミーモート領域に高濃度の第１導電型第３不純物領域を形成するステップと、
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記ダミーモート領域の高濃度の第１導電型第３不純物領域と第２ウェル領域の高濃度の第１導電型第１不純物領域を同時に形成することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記高濃度の第１導電型第３不純物領域は、高農度のｐ型不純物イオンを注入して形成することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記高濃度のｐ型不純物イオンは、ボロンであることを特徴とする請求項９に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記各ゲート電極の両側面に絶縁膜側壁を形成するステップをさらに含むことを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに係り、特に、ダミーモート（dummy moat）領域にｐ型不純物イオンを注入することによって金属イオンの汚染をゲッタリングして、漏れ電流を低減できるようにしたＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサとは、光学映像を電気信号に変換する半導体素子のことを言い、中でも電荷結合素子（ＣＣＤ）は、個々のＭＯＳキャパシタが互いに非常に近接して位置しており、電荷キャリアがキャパシタに格納され移送される素子である。
【０００３】
ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路とするＣＭＯＳ技術を用いて画素数だけのＭＯＳトランジスタを作り、これを用いて出力を順に検出するスイッチング方式を採用する素子である。
【０００４】
ＣＣＤは、駆動方式が複雑で、電力消耗が多く、マスク工程のステップ数が多いので工程が複雑で、シグナルプロセシング回路をＣＣＤチップ内に実装できないので、ワンチップ化が困難である等の様々な短所があり、これらの短所を克服すべく最近ではサブミクロンＣＭＯＳ製造技術を用いたＣＭＯＳイメージセンサの開発が多く研究されてきている。
【０００５】
このＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成して、スイッチング方式で順に信号を検出することによってイメージを得るもので、ＣＭＯＳ製造技術を用いるので電力消耗も少なく、マスク数も２０個程であって、３０〜４０個のマスクを必要とするＣＣＤ工程に比べて工程が非常に単純であり、且つ、様々な信号処理回路とのワンチップ化が可能なことから次世代イメージセンサとして脚光を浴びており、ディジタル静止カメラ（ＤＳＣ）、ＰＣカメラ、モバイルカメラなどの多くの応用部分に使用されている。
【０００６】
以下、添付の図面に基づき、従来の技術に係るＣＭＯＳイメージセンサの製造方法についてより詳細に説明する。
【０００７】
図１Ａ乃至図１Ｇは、従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【０００８】
図１Ａに示すように、アクティブ領域、フィールド領域、ダミーモート領域を有する半導体基板３１のフィールド領域に素子隔離膜３２を形成する。
【０００９】
素子隔離膜３２は、半導体基板３１のフィールド領域を所定の深さにエッチングしてトレンチを形成した後、該トレンチの内部に絶縁物質を埋め込むトレンチ分離（ＳＴＩ：Shallow Trench Isolation）工程により形成する。
【００１０】
一方、アクティブ領域は、ＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域とからなり、ＮＭＯＳトランジスタ領域にはフォトダイオード領域が設けられている。
続いて、半導体基板３１のフォトダイオード領域に、半導体基板３１と反対の導電型の不純物イオンを注入してフォトダイオード３３を形成する。
【００１１】
この半導体基板３１の全面に、第１感光膜３４を塗布した後、露光及び現像工程によってＮＭＯＳトランジスタ領域とダミーモート領域を除いたＰＭＯＳトランジスタ領域をマスキングするように第１感光膜３４をパターニングする。
【００１２】
続いて、このパターニングされた第１感光膜３４をマスクとして半導体基板３１の全面にｐ型不純物イオンを注入し、ＮＭＯＳトランジスタ領域とダミーモート領域にＰ−ウェル（P-well）領域３５を形成する。
【００１３】
図１Ｂに示すように、第１感光膜３４を除去し、半導体基板３１の全面に第２感光膜３６を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域が開放されるように第２感光膜３６を選択的にパターニングする。
【００１４】
続いて、パターニングされた第２感光膜３６をマスクとしてＰＭＯＳトランジスタ領域にｎ型不純物イオンを注入しＮ−ウェル（N-well）領域３７を形成する。
【００１５】
図１Ｃに示すように、第２感光膜３６を除去し、半導体基板３１上にゲート絶縁膜３８及びゲート電極用のポリシリコン膜を順に形成する。
【００１６】
続いて、ポリシリコン膜及びゲート絶縁膜３８を選択的にエッチングしてＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域の半導体基板３１上にゲート電極３９を形成する。
【００１７】
そして、半導体基板３１上に第３感光膜４０を塗布した後、露光及び現像工程によりＮＭＯＳトランジスタ領域及びダミーモート領域が開放されるように第３感光膜４０を選択的にパターニングする。
【００１８】
続いて、パターニングされた第３感光膜４０をマスクとしてＰ−ウェル領域３５及びダミーモート領域に低濃度のｎ型不純物イオンを注入して低濃度のｎ型不純物領域４１を形成する。
【００１９】
図１Ｄに示すように、第３感光膜４０を除去し、半導体基板３１の全面に第４感光膜４２を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域が開放されるように第４感光膜４２を選択的にパターニングする。
【００２０】
続いて、パターニングされた第４感光膜４２をマスクとしてＮ−ウェル領域３７に低濃度のｐ型不純物イオンを注入して低濃度のｐ型不純物領域４３を形成する。
【００２１】
図１Ｅに示すように、第４感光膜４２を除去し、半導体基板３１の全面に絶縁膜を形成した後、全面にエッチバック工程を実施してゲート電極３９の両側面に絶縁膜側壁４４を形成する。
【００２２】
続いて、半導体基板３１の全面に第５感光膜４５を塗布した後、露光及び現像工程によりＮＭＯＳトランジスタ領域及びダミーモート領域が開放されるように第５感光膜４５を選択的にパターニングする。
【００２３】
続いて、パターニングされた第５感光膜４５をマスクとしてＰ−ウェル領域３５及びダミーモート領域にそれぞれ高濃度のｎ型不純物イオン（例えば、Ａｓ）を注入して高濃度のｎ型不純物領域４６を形成すると同時にＮ＋領域４７を形成する。
【００２４】
図１Ｆに示すように、第５感光膜４５を除去し、半導体基板３１の全面に第６感光膜４８を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域が開放されるように第６感光膜４８を選択的にパターニングする。
【００２５】
続いて、パターニングされた第６感光膜４８をマスクとしてＮ−ウェル領域３７に高濃度のｐ型不純物イオンを注入して高濃度のｐ型不純物領域４９を形成する。
【００２６】
図１Ｇに示すように、第６感光膜４８を除去した後、半導体基板３１に熱処理工程を実施して半導体基板３１に注入された不純物イオンを活性化する。
【００２７】
以降の工程は、図示していないが、半導体基板３１上に複数の層間絶縁膜及び金属配線、そしてカラーフィルタ層とマイクロレンズを形成することによってイメージセンサを製造する。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、かかる従来技術によるＣＭＯＳイメージセンサの製造方法では、ダミーモート領域に高濃度のｎ型不純物イオンが注入されるので金属イオンのゲッタリング効果が少なく、漏れ電流を低減できないという問題があった。
【００２９】
本発明は上記の問題点を解決するためのもので、その目的は、ダミーモート領域に高濃度のｐ型不純物イオン（例えば、Ｂ）を注入することによって金属イオン汚染をゲッタリングし、漏れ電流を低減できるようにしたＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
上記の目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域と、第１導電型及び第２導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板のフィールド領域に形成された素子隔離膜と；前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと；前記半導体基板の第１導電型及び第２導電型トランジスタ領域にそれぞれ形成された第２導電型第１ウェル領域及び第２導電型第２ウェル領域と；前記第１導電型及び第２導電型トランジスタ領域の半導体基板上にゲート絶縁膜を介在させて形成されるゲート電極と；前記ゲート電極の両側の第２ウェル領域及び第１ウェル領域にそれぞれ形成される低濃度の第１導電型不純物領域及び低濃度の第２導電型不純物領域と；前記ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ形成される高濃度の第１導電型第１不純物領域及び高濃度の第２導電型第２不純物領域と；前記ダミーモート領域に形成される高濃度の第１導電型第３不純物領域とを含むことを特徴とする。
【００３１】
また、上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域と、第１導電型及び第２導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画される半導体基板のフィールド領域に、素子隔離膜を形成するステップと；前記半導体基板のフォトダイオード領域にフォトダイオードを形成するステップと；前記第１導電型及び第２導電型トランジスタ領域にそれぞれ第１導電型及び第２導電型不純物イオンを注入して第１導電型第１ウェル領域及び第２導電型第２ウェル領域を形成するステップと；前記半導体基板の第１導電型及び第２導電型トランジスタ領域にそれぞれゲート絶縁膜を介在させてゲート電極を形成するステップと；前記各ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ低濃度の第１導電型第１不純物領域及び低濃度の第２導電型第２不純物領域を形成するステップと；前記ゲート電極の両側の第１ウェル領域及び第２ウェル領域にそれぞれ高濃度の第１導電型第１不純物領域と高濃度の第２導電型第２不純物領域を形成するステップと；前記ダミーモート領域に高濃度の第１導電型第３不純物領域を形成するステップとを含むことを特徴とする。
【発明の効果】
【００３２】
本発明によるＣＭＯＳイメージセンサ及びその製造方法によれば、次の効果が得られる。
【００３３】
第一に、ＣＭＯＳイメージセンサにおいて、Ｐ＋ソース／ドレイン工程時、広いダミーモート領域に高濃度のボロン（Ｂ）イオン注入を可能にしたので、金属イオン汚染に対するゲッタリングを大きく改善できる。
【００３４】
第二に、ゲッタリングのために簡単なマスク作業方法が適用されるので、追加のマスクデザイン作業を行わずに済む。
【００３５】
すなわち、高いボロンドーズをダミーモート領域にイオン注入するので、Ｆｅ−Ｂ結合を用いて金属イオン汚染を減らすことができ、シリコン内部で発生する漏れ電流を低減することが可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、添付の図面に基づき、本発明に係るＣＭＯＳイメージセンサ及びその製造方法の好適な実施形態について詳細に説明する。
【００３７】
図２は、本発明によるＣＭＯＳイメージセンサを示す概略断面図である。
図２に示すように、本発明によるＣＭＯＳイメージセンサは、フォトダイオード領域と、ＰＭＯＳ及びＮＭＯＳトランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板１０１のフィールド領域に形成された素子隔離膜１０２と、半導体基板１０１のフォトダイオード領域に形成されたフォトダイオード１０３と、半導体基板１０１のＰＭＯＳ及びＮＭＯＳトランジスタ領域にそれぞれ形成されるＮ−ウェル領域１０７及びＰ−ウェル領域１０５と、ＰＭＯＳ及びＮＭＯＳトランジスタ領域の半導体基板１０１上にゲート絶縁膜１０８を介在させて形成されるゲート電極１０９と、ゲート電極１０９両側のＮ−ウェル領域１０７及びＰ−ウェル領域１０５にそれぞれ形成される低濃度のｐ型不純物領域１１３及び低濃度のｎ型不純物領域１１１と、ゲート電極１０９の両側面に形成される絶縁膜側壁１１４と、ゲート電極１０９及び絶縁膜側壁１１４両側のＮ−ウェル領域１０７及びＰ−ウェル領域１０５にそれぞれ形成される高濃度のｐ型不純物領域１１８及び高濃度のｎ型不純物領域１１６と、ダミーモート領域に形成されるＰ＋領域１１９と、を含んでいる。
ここで、Ｐ＋領域１１９にはボロン（Ｂ）が注入されている。
【００３８】
図３Ａ乃至図３Ｇは、本発明によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
図３Ａに示すように、アクティブ領域、フィールド領域、ダミーモート（dummy moat）領域を有する半導体基板１０１のフィールド領域に、素子隔離膜１０２を形成する。
【００３９】
素子隔離膜１０２は、半導体基板１０１のフィールド領域を所定の深さにエッチングしてトレンチを形成した後、該トレンチの内部に絶縁物質を埋め込むＳＴＩ工程を用いて形成する。
【００４０】
一方、アクティブ領域は、ＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域とからなっており、ＮＭＯＳトランジスタ領域にはフォトダイオード領域が設けられている。
【００４１】
続いて、半導体基板１０１のフォトダイオード領域に半導体基板１０１と反対の導電型の不純物イオンを注入してフォトダイオード１０３を形成する。
【００４２】
この半導体基板１０１の全面に第１感光膜１０４を塗布した後、露光及び現像工程によりＮＭＯＳトランジスタ領域とダミーモート領域を除いたＰＭＯＳトランジスタ領域をマスキングするように第１感光膜１０４をパターニングする。
【００４３】
続いて、該パターニングされた第１感光膜１０４をマスクとして半導体基板１０１の全面にｐ型不純物イオンを注入してＮＭＯＳトランジスタ領域とダミーモート領域にＰ−ウェル（P-well）領域１０５を形成する。
【００４４】
図３Ｂに示すように、第１感光膜１０４を除去し、半導体基板１０１の全面に第２感光膜１０６を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域が開放されるように第２感光膜１０６を選択的にパターニングする。
【００４５】
続いて、パターニングされた第２感光膜１０６をマスクとしてＰＭＯＳトランジスタ領域にｎ型不純物イオンを注入してＮ−ウェル領域１０７を形成する。
【００４６】
図３Ｃに示すように、第２感光膜１０６を除去し、半導体基板１０１上にゲート絶縁膜１０８及びゲート電極用の導電膜（例えば、ポリシリコン膜）を順に形成する。
【００４７】
続いて、導電膜及びゲート絶縁膜１０８を選択的にエッチングしてＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域の半導体基板１０１上にゲート電極１０９をそれぞれ形成する。
【００４８】
さらに、半導体基板１０１上に第３感光膜１１０を塗布した後、露光及び現像工程によりＮＭＯＳトランジスタ領域及びダミーモート領域が開放されるように第３感光膜１１０を選択的にパターニングする。
【００４９】
続いて、パターニングされた第３感光膜１１０をマスクとしてＰ−ウェル領域１０５及びダミーモート領域に低濃度のｎ型不純物イオンを注入して低濃度のｎ型不純物領域１１１を形成する。
【００５０】
図３Ｄに示すように、第３感光膜１１０を除去し、半導体基板１０１の全面に第４感光膜１１２を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域が開放されるように第４感光膜１１２を選択的にパターニングする。
【００５１】
続いて、該パターニングされた第４感光膜１１２をマスクとしてＮ−ウェル領域１０７に低濃度のｐ型不純物イオンを注入して低濃度のｐ型不純物領域１１３を形成する。
【００５２】
図３Ｅに示すように、第４感光膜１１２を除去し、半導体基板１０１の全面に絶縁膜を形成した後にエッチバック工程を実施してゲート電極１０９の両側面に絶縁膜側壁１１４を形成する。
【００５３】
続いて、この半導体基板１０１の全面に第５感光膜１１５を塗布した後、露光及び現像工程によりＮＭＯＳトランジスタ領域が開放されるように第５感光膜１１５を選択的にパターニングする。
【００５４】
該パターニングされた第５感光膜１１５をマスクとしてＰ−ウェル領域に高濃度のｎ型不純物イオン（例えば、Ａｓ）を注入して高濃度のｎ型不純物領域１１６を形成する。
【００５５】
図３Ｆに示すように、第５感光膜１１５を除去し、半導体基板１０１の全面に第６感光膜１１７を塗布した後、露光及び現像工程によりＰＭＯＳトランジスタ領域及びダミーモート領域が開放されるように第６感光膜１１７を選択的にパターニングする。
【００５６】
続いて、該パターニングされた第６感光膜１１７をマスクとしてＮ−ウェル領域１０７及びダミーモート領域に高濃度のｐ型不純物イオンを注入して高濃度のｐ型不純物領域１１８及びＰ＋領域１１９をそれぞれ形成する。
【００５７】
図３Ｇに示すように、第６感光膜１１７を除去した後、半導体基板１０１に熱処理工程を実施して半導体基板１０１に注入された不純物イオンを活性化する。
【００５８】
以後の工程は、図示していないが、半導体基板１０１上に複数の層間絶縁膜及び金属配線、そしてカラーフィルタ層及びマイクロレンズを形成することによってイメージセンサを製造する。
【００５９】
このように、本発明のＣＭＯＳイメージセンサの製造工程では、ＰＭＯＳトランジスタ領域に高濃度のｐ型不純物イオン（例えば、Ｂ）を注入する際にダミーモート領域にも高濃度のｐ型不純物イオンを注入することによって金属イオンの汚染を防止することができる。
【００６０】
すなわち、従来の技術ではＮ＋イオン注入時にダミーモート領域に砒素（Ａｓ）がイオン注入されるようにしたが、本発明ではＰ＋イオン注入時にボロン（Ｂ）がダミーモート領域に注入されるようにすることによって、Ｆｅ−Ｂ結合を用いて金属イオン汚染をなくすようにしている。
【００６１】
したがって、追加工程なしでダミーモート領域の広い領域で金属イオン汚染をゲッタリングして、漏れ電流を低減することが可能になる。
【００６２】
以上で説明した本発明は、上述の実施形態及び添付の図面に限定されるものでなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形及び変更が可能であるということは、本発明の属する技術分野で通常の知識を持つ者にとっては明白である。
【図面の簡単な説明】
【００６３】
【図１Ａ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｂ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｃ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｄ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｅ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｆ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１Ｇ】従来の技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図２】本発明に係るＣＭＯＳイメージセンサを示す概略断面図である。
【図３Ａ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｂ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｃ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｄ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｅ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｆ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｇ】本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００６４】
１０１    半導体基板、１０２    素子隔離膜、１０３    フォトダイオード、１０５    Ｐ−ウェル領域、１０７    Ｎ−ウェル領域、１０９    ゲート電極、１１１    低濃度のｎ型不純物領域、１１３    低濃度のｐ型純物領域、１１４    絶縁膜側壁、１１６    高濃度のｎ型不純物領域、１１８    高濃度のｐ型不純物領域、１１９    Ｐ＋領域
【図１Ａ】
2007088406.tif 000003
【図１Ｂ】
2007088406.tif 000004
【図１Ｃ】
2007088406.tif 000005
【図１Ｄ】
2007088406.tif 000006
【図１Ｅ】
2007088406.tif 000007
【図１Ｆ】
2007088406.tif 000008
【図１Ｇ】
2007088406.tif 000009
【図２】
2007088406.tif 000010
【図３Ａ】
2007088406.tif 000011
【図３Ｂ】
2007088406.tif 000012
【図３Ｃ】
2007088406.tif 000013
【図３Ｄ】
2007088406.tif 000014
【図３Ｅ】
2007088406.tif 000015
【図３Ｆ】
2007088406.tif 000016
【図３Ｇ】
2007088406.tif 000017