(57)【要約】【課題】特に半導体集積回路において、構成素子が少なく小面積で遅延量の調整範囲が広い可変遅延回路を提供する。【解決手段】負荷駆動アンプ１０１の出力が遷移中に出力アンプＯＵＴが遷移を始めると抵抗素子１０３の抵抗値と容量素子１０４の容量値によって決まる傾きでノードｎｎｄが遷移を始める。ノードｎｄの遷移の傾きがΔｎｄ、ノードｎｎｄでの遷移の傾きが−Δｎｎｄであった場合に負荷駆動アンプの出力負荷容量は容量素子１０４の容量値の（１＋Δｎｎｄ／Δｎｄ）倍となる。制御端子ＣＮＴにより抵抗素子１０３の抵抗値を制御することにより、負荷駆動アンプの出力負荷容量を変化させる。【選択図】図１
2007110620.tif 000002
【特許請求の範囲】
【請求項１】
出力アンプの入力端子に出力端子が接続された負荷駆動アンプと、
１つ以上の制御端子を有し、前記出力アンプの逆相出力端子に一方の接続端子が接続された抵抗素子と、
前記抵抗素子の他方の接続端子と直列に一方の接続端子が接続された容量素子とを備え、
前記容量素子の他方の接続端子が前記出力アンプの入力端子に接続されていることを特徴とする可変遅延回路。
【請求項２】
請求項１に記載された可変遅延回路において、
前記抵抗素子は、ＭＯＳトランジスタにおけるソース−ドレイン間抵抗により構成されており、
前記制御端子は、前記ＭＯＳトランジスタのゲート端子に接続されていることを特徴とする可変遅延回路。
【請求項３】
請求項１に記載された可変遅延回路において、
前記抵抗素子は、直列接続された固定抵抗とスイッチとを複数並列に接続してなる並列回路で構成されており、
前記制御端子は、前記スイッチのオン又はオフ状態を切り替えるように構成されていることを特徴とする可変遅延回路。
【請求項４】
請求項１の可変遅延回路を２個以上直列に接続して構成したことを特徴とする可変遅延回路。
【請求項５】
請求項４の可変遅延回路の入力端子及び出力端子が入力端子に接続された位相比較器と、
前記位相比較器の出力端子が入力端子に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力端子が入力端子に接続された電流電圧変換回路とを備え、
前記電流電圧変換回路の出力端子が前記可変遅延回路の制御端子に接続されていることを特徴とする遅延ロックループ回路。
【請求項６】
負荷アンプの入力端子に出力端子が接続された出力アンプと、
１つ以上の制御端子を有し、前記負荷アンプの逆相出力端子に一方の接続端子が接続された抵抗素子と、
前記抵抗素子の他方の接続端子と直列に一方の接続端子が接続された容量素子とを備え、
前記容量素子の他方の接続端子が前記負荷アンプの入力端子に接続されていることを特徴とする可変遅延回路。
【請求項７】
請求項６に記載された可変遅延回路において、
前記抵抗素子は、ＭＯＳトランジスタにおけるソース−ドレイン間抵抗により構成されており、
前記制御端子は、前記ＭＯＳトランジスタのゲート端子に接続されていることを特徴とする可変遅延回路。
【請求項８】
請求項６に記載された可変遅延回路において、
前記抵抗素子は、直列接続された固定抵抗とスイッチとを複数並列に接続してなる並列回路で構成されており、
前記制御端子は、前記スイッチのオン又はオフ状態を切り替えるように構成されていることを特徴とする可変遅延回路。
【請求項９】
請求項６の可変遅延回路を２個以上直列に接続して構成したことを特徴とする可変遅延回路。
【請求項１０】
請求項９の可変遅延回路の入力端子及び出力端子が入力端子に接続された位相比較器と、
前記位相比較器の出力端子が入力端子に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力端子が入力端子に接続された電流電圧変換回路とを備え、
前記電流電圧変換回路の出力端子が前記可変遅延回路の制御端子に接続されていることを特徴とする遅延ロックループ回路。
【請求項１１】
差動入力端子及び差動出力端子を有する負荷駆動アンプと、
前記負荷駆動アンプの差動出力端子が差動入力端子に接続された出力アンプと、
１つ以上の制御端子を有し、前記出力アンプの差動出力のうち正相出力端子に一方の接続端子が接続された第１の抵抗素子と、
前記第１の抵抗素子の他方の接続端子と直列に一方の接続端子が接続された第１の容量素子と、
１つ以上の制御端子を有し、前記出力アンプの差動出力のうち逆相出力端子に一方の接続端子が接続された第２の抵抗素子と、
前記第２の抵抗素子の他方の接続端子と直列に一方の接続端子が接続された第２の容量素子とを備え、
前記第１の容量素子の他方の接続端子が前記出力アンプの逆相入力端子に接続され、
前記第２の容量素子の他方の接続端子が前記出力アンプの正相入力端子に接続されていることを特徴とする可変遅延回路。
【請求項１２】
請求項１１に記載された可変遅延回路において、
前記抵抗素子は、ＭＯＳトランジスタにおけるソース−ドレイン間抵抗により構成されており、
前記制御端子は、前記ＭＯＳトランジスタのゲート端子に接続されていることを特徴とする可変遅延回路。
【請求項１３】
請求項１１に記載された可変遅延回路において、
前記抵抗素子は、直列接続された固定抵抗とスイッチとを複数並列に接続してなる並列回路で構成されており、
前記制御端子は、前記スイッチのオン又はオフ状態を切り替えるように構成されていることを特徴とする可変遅延回路。
【請求項１４】
請求項１１に記載された可変遅延回路において、
前記負荷駆動アンプの差動入力端子には、単相信号が入力されることを特徴とする可変遅延回路。
【請求項１５】
請求項１１に記載された可変遅延回路において、
前記負荷駆動アンプの差動入力端子には、差動信号が入力されることを特徴とする可変遅延回路。
【請求項１６】
請求項１５の可変遅延回路を２個以上直列に接続して構成したことを特徴とする可変遅延回路。
【請求項１７】
請求項１６の可変遅延回路の入力端子及び出力端子が入力端子に接続された位相比較器と、
前記位相比較器の出力端子が入力端子に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力端子が入力端子に接続された電流電圧変換回路とを備え、
前記電流電圧変換回路の出力端子が前記可変遅延回路の制御端子に接続されていることを特徴とする遅延ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の可変遅延回路及び遅延ロックループ回路に関する。
【背景技術】
【０００２】
従来より、デジタル信号の可変遅延回路として、例えば、図２０に示すように、ＣＭＯＳプッシュプル型インバータのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのそれぞれのソースに電流制御用のＭＯＳトランジスタを接続し、電流制御素子としてＭＯＳトランジスタのバイアスを制御し、出力端子の傾きを変化させて遅延時間を変化させるようにしたものが知られている。
【０００３】
その他にも、図２１に示すように、差動アンプの電流バイアスや負荷素子のバイアスを制御することで遅延時間を変化させるようにしたものが知られている。
【０００４】
しかしながら、図２０に示す例では、回路規模を小さくすることができるが、負荷容量が固定値になる上に電流制御素子の影響により遅延値の小さい側における調整限界が狭くなるという問題がある。
【０００５】
また、図２１に示す例では、遅延値の可変範囲を広くできるが、差動アンプを使うため回路規模が大きくなってしまうという問題がある。
【０００６】
このような問題を解決するために、例えば、特許文献１には、負荷としてダミーのインバータを接続し、ダミーインバータの動作をオン又はオフさせることで、インバータ動作のミラー効果により見かけの負荷容量を拡大するようにした技術が開示されている。
【特許文献１】特開平５−１２９９０８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前段回路の負荷として後段回路の入力容量の他に負荷インバータのゲート容量が付加されるため、最小遅延時間の制限は若干狭くなる。また、調整範囲を広げるためには回路規模の増大は避けられないという問題があった。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、特に半導体集積回路において、構成素子が少なく小面積で遅延量の調整範囲が広い可変遅延回路を提供することにある。
【課題を解決するための手段】
【０００９】
すなわち、本発明の可変遅延回路は、出力アンプの入力端子に出力端子が接続された負荷駆動アンプと、
１つ以上の制御端子を有し、前記出力アンプの逆相出力端子に一方の接続端子が接続された抵抗素子と、
前記抵抗素子の他方の接続端子と直列に一方の接続端子が接続された容量素子とを備え、
前記容量素子の他方の接続端子が前記出力アンプの入力端子に接続されていることを特徴とするものである。
【発明の効果】
【００１０】
以上のように、本発明によれば、抵抗素子の抵抗値を高インピーダンスにすることで可変遅延回路の遅延時間をほぼ無負荷遅延まで小さくすることができる一方、抵抗素子の抵抗値を低インピーダンスにすることで負荷駆動アンプの出力負荷容量を実際に接続されている容量素子よりも増大させることができ、容量素子の容量値が小さくても調整範囲を広くとることができる。
【００１１】
従って、構成素子が少なく、特に半導体集積回路において小面積で遅延量の調整範囲が広い遅延回路を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００１３】
＜実施形態１＞
図１は、発明の実施形態１に係る可変遅延回路１００の構成を示すブロック図である。図１に示すように、可変遅延回路１００は、負荷駆動アンプ１０１の出力端子に出力アンプ１０２の入力端子が接続され、出力アンプ１０２の逆相出力端子に抵抗素子１０３の一方の接続端子が接続され、抵抗素子１０３の他方の接続端子と直列に容量素子１０４の一方の接続端子が接続され、容量素子１０４の他方の接続端子に出力アンプ１０２の入力端子が接続されて構成されている。
【００１４】
前記負荷駆動アンプ１０１の構成として、差動アンプやＣＭＯＳプッシュプル型のインバータを用いることができる。また、入出力の極性は問わないものとする。
【００１５】
前記出力アンプ１０２の構成として、具体的には、図２に示すようなＣＭＯＳプッシュプル型インバータを用いたり、図３及び図４に示すような差動アンプの逆相出力を取り出すような構成にすることが考えられる。これは、出力が入力の逆相となるような入出力の極性にする必要があるからである。
【００１６】
なお、差動アンプの逆相入力側には、入力信号のレベルに応じて“Ｈ”レベル及び“Ｌ”レベルを適切に検出できるリファレンス電圧をアンプの外部から供給するか、又はアンプ内部で生成する必要がある。
【００１７】
前記抵抗素子１０３は、特に半導体集積回路上においては、図５に示すように、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、又はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの両方を用いたアナログスイッチで構成することが考えられる。
【００１８】
また、図６に示すように、固定抵抗素子とスイッチ素子を直列に接続した回路を並列に結合させた抵抗回路を用いることにより、制御端子に供給される制御信号をデジタル信号で扱うことが可能となる。
【００１９】
なお、前記抵抗素子１０３は、これらの素子に限定するものではなく、外部端子から抵抗値を変化させる手段を備えた抵抗素子であれば構わない。
【００２０】
前記容量素子１０４は、特に半導体集積回路上においては、線間容量、ＭＯＳ容量を用いることが考えられる。もちろん容量素子であれば制限は無く、また容量値は固定でも可変でもどちらでも構わない。
【００２１】
以下、本実施形態１に係る可変遅延回路の動作について説明する。図７は、抵抗素子１０３の抵抗値を高インピーダンス状態にした場合の動作波形を示す図である。具体的には、抵抗値が無限大であり且つ可変遅延回路１００の出力端子ＯＵＴとノードｎｎｄがオープンになった状態を示している。
【００２２】
なお、出力アンプとしては、図２に示すようなＣＭＯＳプッシュプル型インバータを用いた。
【００２３】
図７に示すように、入力端子ＩＮが遷移を始めると、ノードｎｄが負荷駆動アンプの極性に応じて遷移を始める。このとき、ノードｎｎｄへの直流インピーダンスは無限大であるため、容量素子１０４による容量カップリング結合によってノードｎｄの信号が伝達する。
【００２４】
そして、前記負荷駆動アンプ１０１の出力負荷容量は出力アンプ１０２の入力容量のみとなり、負荷駆動アンプ１０１による遅延時間はアンプとしての動作遅延のみの状態となることから、可変遅延回路１００は最短遅延時間で動作する。
【００２５】
図８は、抵抗素子１０３の抵抗値を低インピーダンス状態にした場合の動作波形を示す図である。なお、出力アンプとしては、図２に示すＣＭＯＳプッシュプル型インバータを用いた。
【００２６】
図８に示すように、入力端子ＩＮが遷移を始めると、ノードｎｄが負荷駆動アンプの極性に応じて遷移を始める。ノードｎｄが遷移を始めると、出力端子ＯＵＴはノードｎｄと反対極性で遷移を開始する。そして、ノードｎｎｄへは出力端子ＯＵＴの信号を抵抗素子１０３と容量素子１０４で構成されるＲＣ回路により整形した信号が印加される。
【００２７】
ここで、ノードｎｄの信号遷移の傾きがΔｎｄ、ノードｎｎｄの信号遷移の傾きが−Δｎｎｄである場合、ミラー効果と同様に、負荷駆動アンプ１０１の出力負荷容量は容量素子１０４の（１＋Δｎｎｄ／Δｎｄ）倍と出力アンプの入力容量とを加算した値になるため、ノードｎｎｄの遷移が始まると、負荷増大に伴ってノードｎｄの信号遷移の傾きが増大し、負荷駆動アンプ１０１の出力遅延時間を増大させる。
【００２８】
以上のように、本実施形態１に係る可変遅延回路によれば、抵抗素子１０３の抵抗値を高インピーダンスにすることで可変遅延回路１００の遅延時間をほぼ無負荷遅延まで小さくすることができる一方、抵抗素子１０３の抵抗値を低インピーダンスにすることで負荷駆動アンプ１０１の出力負荷容量を実際に接続されている容量素子１０４よりも増大させることができ、容量素子の容量値が小さくても調整範囲を広くとることができる。
【００２９】
また、負荷駆動アンプにもＣＭＯＳプッシュプル型インバータを用いることにより、半導体集積回路上での回路面積を小さくすることができる。
【００３０】
＜実施形態２＞
図９は、本発明の実施形態２に係る可変遅延回路１１０の構成を示すブロック図である。図９に示すように、可変遅延回路１１０は、前記実施形態１に係る可変遅延回路１００を直列にｎ個接続した構成となっている。このように構成することで、可変遅延回路１１０の遅延時間をより長くすることができるようになっている。
【００３１】
また、前記可変遅延回路１１０を構成するｎ個の可変遅延回路１００の各々の制御端子は全て同一ノードとされており、可変遅延回路１００を全て同一の遅延時間で動作させることができるようになっている。
【００３２】
以上のように、本実施形態２に係る可変遅延回路によれば、例えば、ｎ個の可変遅延回路１００の各々の出力端子を外部端子に引き出すことにより、等間隔の遅延タイミングを作り出すことができる。
【００３３】
図１０は、本発明の実施形態２に係る可変遅延回路の別の構成を示すブロック図である。図１０に示すように、可変遅延回路１１１は、可変遅延回路１００を直列にｎ個接続した構成となっている点で、先ほど説明した可変遅延回路１１０と同様であり、遅延時間をより長くすることができる。
【００３４】
そして、前記可変遅延回路１１１を構成するｎ個の可変遅延回路１００の各々の制御端子は別ノードとされており、遅延時間を独立で制御することができるようになっている。
【００３５】
＜実施形態３＞
図１１は、本発明の実施形態３に係る遅延ロックループ回路１２０の構成を示すブロック図である。図１１に示すように、遅延ロックループ回路１２０は、前記実施形態２に係る可変遅延回路１１０の入力端子及び出力端子が位相比較器１２１の入力端子に接続され、位相比較器１２１の出力端子がチャージポンプ回路１２２の入力端子に接続され、チャージポンプ回路１２２の出力端子が電流電圧変換回路１２３の入力端子に接続され、電流電圧変換回路１２３の出力端子が可変遅延回路１１０の制御端子に接続されて構成されている。
【００３６】
前記遅延ロックループ回路１２０では、クロック入力ＣＬＫＩＮの所定の極性のエッジとクロック出力ＣＬＫＯＵＴの所定の極性のエッジとが同一位相となるように、可変遅延回路１１０の遅延時間が調整されるようになっている。
【００３７】
＜実施形態４＞
図１２は、本発明の実施形態４に係る可変遅延回路２００の構成を示すブロック図である。図１２に示すように、可変遅延回路２００は、出力アンプ２０１の出力端子に負荷アンプ２０２の入力端子が接続され、負荷アンプ２０２の逆相出力端子に抵抗素子２０３の一方の接続端子が接続され、抵抗素子２０３の他方の接続端子と直列に容量素子２０４の一方の接続端子が接続され、容量素子２０４の他方の接続端子が負荷アンプ２０２の入力端子に接続されて構成されている。
【００３８】
前記出力アンプ２０１の構成として、差動アンプやＣＭＯＳプッシュプル型のインバータを用いることができる。また、入出力の極性は問わないものとする。
【００３９】
前記負荷アンプ２０２の構成として、具体的には、図２に示すようなＣＭＯＳプッシュプル型インバータを用いたり、図３及び図４に示すような差動アンプの逆相出力を取り出すような構成にすることが考えられる。これは、出力が入力の逆相となるような入出力の極性にする必要があるからである。
【００４０】
なお、差動アンプの逆相入力側には、入力信号のレベルに応じて“Ｈ”レベル及び“Ｌ”レベルを適切に検出できるリファレンス電圧をアンプの外部から供給するか、又はアンプ内部で生成する必要がある。
【００４１】
前記抵抗素子２０３は、特に半導体集積回路上においては、図５に示すように、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、又はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの両方を用いたアナログスイッチで構成することが考えられる。
【００４２】
また、図６に示すように、固定抵抗素子とスイッチ素子を直列に接続した回路を並列に結合させた抵抗回路を用いることにより、制御端子に供給される制御信号をデジタル信号で扱うことが可能となる。
【００４３】
なお、前記抵抗素子２０３は、これらの素子に限定するものではなく、外部端子から抵抗値を変化させる手段を備えた抵抗素子であれば構わない。
【００４４】
前記容量素子２０４は、特に半導体集積回路上においては、線間容量、ＭＯＳ容量を用いることが考えられる。もちろん容量素子であれば制限は無く、また容量値は固定でも可変でもどちらでも構わない。
【００４５】
以下、本実施形態４に係る可変遅延回路の動作について説明する。この可変遅延回路２００における動作は、図７及び図８のノードｎｄの波形が出力端子ＯＵＴとしての挙動として説明でき、ノードｎｎｄの動作は図７及び図８と全く同じである。
【００４６】
前記抵抗素子２０３の抵抗値を高インピーダンス状態にした場合、具体的には、抵抗値が無限大であり可変遅延回路２００の負荷アンプ２０２の出力端子とノードｎｎｄがオープンになった状態では、入力端子ＩＮが遷移を始めると出力端子ＯＵＴが負荷アンプ２０２の極性に応じて遷移を始める。このとき、ノードｎｎｄへの直流インピーダンスは無限大であるため、容量素子１０４による容量カップリング結合によって出力端子ＯＵＴの信号が伝達する。
【００４７】
そして、前記出力アンプ２０１の出力負荷容量は負荷アンプ２０２の入力容量のみとなり、出力アンプ２０１による遅延時間はアンプとしての動作遅延のみとなることから、可変遅延回路２００は最短遅延時間で動作する。
【００４８】
一方、前記抵抗素子２０３の抵抗値を低インピーダンス状態にした場合、具体的には、可変遅延回路２００の出力端子ＯＵＴとノードｎｎｄが抵抗結合された状態では、入力端子ＩＮが遷移を始めると出力端子ＯＵＴが負荷駆動アンプの極性に応じて遷移を始める。出力端子ＯＵＴが遷移を始めると、ノードｎｎｄは出力端子ＯＵＴと反対極性で遷移を開始する。そして、ノードｎｎｄへは出力端子ＯＵＴの信号を抵抗素子２０３と容量素子２０４で構成されるＲＣ回路により整形した信号が印加される。
【００４９】
ここで、出力信号ＯＵＴの信号遷移の傾きがΔＯＵＴ、ノードｎｎｄの信号遷移の傾きが−Δｎｎｄである場合、ミラー効果と同様に、出力アンプ２０１の出力負荷容量は容量素子２０４の（１＋Δｎｎｄ／ΔＯＵＴ）倍となるため、ノードｎｎｄの遷移が始まると、負荷増大に伴って出力端子ＯＵＴの信号遷移の傾きが増大し、出力アンプ２０１の出力遅延時間を増大させる。
【００５０】
以上のように、本実施形態４に係る可変遅延回路によれば、抵抗素子２０３の抵抗値を高インピーダンスにすることで可変遅延回路２００の遅延時間をほぼ無負荷遅延まで小さくすることができる一方、抵抗素子２０３の抵抗値を低インピーダンスにすることで、出力アンプ２０１の出力負荷容量を実際に接続されている容量素子２０４よりも増大させることができ、容量素子の容量値が小さくても調整範囲を広くとることができる。
【００５１】
また、出力アンプ及び負荷アンプにＣＭＯＳプッシュプル型インバータを用いることにより、半導体集積回路上での回路面積を小さくすることができる。
【００５２】
＜実施形態５＞
図１３は、本発明の実施形態５に係る可変遅延回路２１０の構成を示すブロック図である。図１３に示すように、可変遅延回路２１０は、前記実施形態４に係る可変遅延回路２００を直列にｎ個接続した構成となっている。このように構成することで、可変遅延回路２１０の遅延時間をより長くすることができるようになっている。
【００５３】
また、前記可変遅延回路２１０を構成するｎ個の可変遅延回路２００の各々の制御端子は全て同一ノードとされており、可変遅延回路２００を全て同一の遅延時間で動作させることができるようになっている。
【００５４】
以上のように、本実施形態５に係る遅延回路によれば、例えば、ｎ個の可変遅延回路２００の各々の出力端子を外部端子に引き出すことにより、等間隔の遅延タイミングを作り出すことができる。
【００５５】
図１４は、本発明の実施形態５に係る可変遅延回路の別の構成を示すブロック図である。図１４に示すように、可変遅延回路２１０は、可変遅延回路２００を直列にｎ個接続した構成となっている点で、先ほど説明した可変遅延回路２１０と同様であり、遅延時間をより長くすることができる。
【００５６】
そして、前記可変遅延回路２１１を構成するｎ個の可変遅延回路２００の各々の制御端子は別ノードとされており、遅延時間を独立で制御することができるようになっている。
【００５７】
＜実施形態６＞
図１５は、本発明の実施形態６に係る遅延ロックループ回路２２０の構成を示すブロック図である。図１５に示すように、遅延ロックループ回路２２０は、前記実施形態５に係る可変遅延回路２１０の入力端子及び出力端子が位相比較器２２１の入力端子が接続され、位相比較器２２１の出力端子がチャージポンプ回路２２２の入力端子に接続され、チャージポンプ回路２２２の出力端子が電流電圧変換回路２２３の入力端子に接続され、電流電圧変換回路２２３の出力端子が可変遅延回路２１０の制御端子に接続されて構成されている。
【００５８】
前記遅延ロックループ回路２２０では、クロック入力ＣＬＫＩＮの所定の極性のエッジとクロック出力ＣＬＫＯＵＴの所定の極性のエッジとが同一位相となるように、可変遅延回路２１０の遅延時間が調整されるようになっている。
【００５９】
＜実施形態７＞
図１６は、本発明の実施形態７に係る可変遅延回路３００の構成を示すブロック図である。図１６に示すように、可変遅延回路３００は、負荷駆動アンプ３０１の差動出力端子が出力アンプ３０２の差動入力端子に接続され、出力アンプ３０２の差動出力のうち正相出力端子に抵抗素子３０３の一方の接続端子が接続され、抵抗素子３０３の他方の接続端子と直列に容量素子３０４の一方の接続端子が接続され、容量素子３０４の他方の接続端子が出力アンプ３０２の逆相入力端子に接続されて構成されている。
【００６０】
さらに、出力アンプ３０２の差動出力のうち逆相出力端子に抵抗素子３０５の一方の接続端子が接続され、抵抗素子３０５の他方の接続端子と直列に容量素子３０６の一方の接続端子が接続され、容量素子３０６の他方の接続端子が出力アンプ３０２の正相入力端子に接続されて構成されている。
【００６１】
前記負荷駆動アンプ３０１は、差動入力と差動出力とを持つアンプ回路であり、可変遅延回路３００の入力として差動信号を受け取るものである。なお、差動アンプの逆相入力側には、入力信号のレベルに応じて“Ｈ”レベル及び“Ｌ”レベルを適切に検出できるリファレンス電圧をアンプの外部から供給するか、又はアンプ内部で生成する必要がある。
【００６２】
前記出力アンプ３０２は、差動入力と差動出力とを持つアンプ回路であり、可変遅延回路３００の出力信号として差動信号を与えるものである。
【００６３】
前記抵抗素子３０３，３０５は、特に半導体集積回路上においては、図５に示すように、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、又はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの両方を用いたアナログスイッチで構成することが考えられる。
【００６４】
また、図６に示すように、固定抵抗素子とスイッチ素子を直列に接続した回路を並列に結合させた抵抗回路を用いることにより、制御端子に供給される制御信号をデジタル信号で扱うことが可能となる。
【００６５】
なお、前記抵抗素子３０３，３０５は、これらの素子に限定するものではなく、外部端子から抵抗値を変化させる手段を備えた抵抗素子であれば構わない。
【００６６】
前記容量素子３０４，３０６は、特に半導体集積回路上においては、線間容量、ＭＯＳ容量を用いることが考えられる。もちろん容量素子であれば制限は無く、また容量値は固定でも可変でもどちらでも良い。
【００６７】
以下、本実施形態７に係る可変遅延回路の動作について説明する。まず、抵抗素子３０３，３０５の抵抗値を高インピーダンス状態にした場合、具体的には、抵抗素子３０３，３０５の抵抗値が無限大であり可変遅延回路３００の出力端子ＯＵＴとノードｎｎｄがオープンであるとともに逆相出力端子＿ＯＵＴとノードｃｎｎｄがオープンになった状態では、入力端子ＩＮが遷移を始めるとノードｎｄとノードｃｎｄが負荷駆動アンプ３０１の極性に応じて遷移を始める。
【００６８】
このとき、ノードｎｎｄ及びノードｃｎｎｄへの直流インピーダンスは無限大であるため、容量素子３０４による容量カップリング結合によって、ノードｎｎｄにはノードｎｄの信号が伝達する一方、容量素子３０６による容量カップリング結合によってノードｃｎｎｄにはノードｃｎｄの信号が伝達する。
【００６９】
そして、この状態では、負荷駆動アンプ３０１の出力負荷容量は出力アンプ３０２の入力容量のみとなり、負荷駆動アンプ３０１による遅延時間はアンプとしての回路動作遅延のみとなることから、可変遅延回路３００は最短遅延時間で動作する。
【００７０】
一方、前記抵抗素子３０３，３０５の抵抗値を低インピーダンス状態にした場合、入力端子ＩＮが遷移を始めるとノードｎｄとノードｃｎｄが負荷駆動アンプの極性に応じて遷移を始める。ノードｎｄが遷移を始めると出力端子ＯＵＴはノードｎｄと反対極性で遷移を開始する。そして、ノードｎｎｄへは出力端子ＯＵＴの信号を抵抗素子３０３と容量素子３０４で構成されるＲＣ回路により整形した信号が印加される。
【００７１】
ここで、ノードｎｄの信号遷移の傾きがΔｎｄ、ノードｎｎｄの信号遷移の傾きが−Δｎｎｄである場合、負荷駆動アンプ３０１の逆相出力負荷容量は容量素子３０４の（１＋Δｎｎｄ／Δｎｄ）倍となるため、ノードｎｎｄの遷移が始まると、ノードｎｄが負荷増大に伴って傾きが増大し、負荷駆動アンプ３０１の逆相出力側の遅延時間を増大させるとともに、ノードｃｎｄが遷移を始めると逆相出力端子＿ＯＵＴはノードｃｎｄと反対極性で遷移を開始する。そして、ノードｃｎｎｄへは出力端子＿ＯＵＴの信号を抵抗素子３０５と容量素子３０６で構成されるＲＣ回路により整形した信号が印加される。
【００７２】
また、ノードｃｎｄの信号遷移の傾きがΔｃｎｄ、ノードｃｎｎｄの信号遷移の傾きが−Δｃｎｎｄである場合、負荷駆動アンプ３０１の出力負荷容量は容量素子３０６の（１＋Δｃｎｎｄ／Δｃｎｄ）倍となるため、ノードｃｎｎｄの遷移が始まると、ノードｃｎｄが負荷増大に伴って傾きが増大し、負荷駆動アンプ３０１の正相出力側の遅延時間を増大させる。その結果として、負荷駆動アンプ３０１の差動信号の出力遅延時間を増大させる。
【００７３】
＜実施形態８＞
図１７は、本発明の実施形態８に係る可変遅延回路３１０の構成を示すブロック図である。前記実施形態７との違いは、逆相入力端子＿ＩＮを設けた点であるため、以下、実施形態７と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００７４】
以下、本実施形態８に係る可変遅延回路の動作について説明する。まず、抵抗素子３０３，３０５の抵抗値を高インピーダンス状態にした場合、具体的には、抵抗素子３０３，３０５の抵抗値が無限大であり可変遅延回路３００の出力端子ＯＵＴとノードｎｎｄがオープンであるとともに逆相出力端子＿ＯＵＴとノードｃｎｎｄがオープンになった状態では、入力端子ＩＮ及び逆相入力端子＿ＩＮの差動信号が遷移を始めるとノードｎｄ及びノードｃｎｄが駆動アンプの極性に応じて遷移を始める。
【００７５】
このとき、ノードｎｎｄ及びノードｃｎｎｄへの直流インピーダンスは無限大であるため、容量素子３０４による容量カップリング結合によって、ノードｎｎｄにはノードｎｄの信号が伝達する一方、容量素子３０６による容量カップリング結合によって、ノードｃｎｎｄにはノードｃｎｄの信号が伝達する。
【００７６】
そして、この状態では、負荷駆動アンプ３０１の出力負荷容量は出力アンプ３０２の入力容量のみとなり、負荷駆動アンプ３０１による遅延時間はアンプとしての動作遅延のみとなることから、可変遅延回路３１０は最短遅延時間で動作する。
【００７７】
一方、前記抵抗素子３０３，３０５の抵抗値を低インピーダンス状態にした場合、入力端子ＩＮが遷移を始めると、ノードｎｄとノードｃｎｄが負荷駆動アンプの極性に応じて遷移を始める。ノードｎｄが遷移を始めると出力端子ＯＵＴはノードｎｄと反対極性で遷移を開始する。そして、ノードｎｎｄへは出力端子ＯＵＴの信号を抵抗素子３０３と容量素子３０４で構成されるＲＣ回路により整形した信号が印加される。
【００７８】
また、ノードｎｄの信号遷移の傾きがΔｎｄ、ノードｎｎｄの信号遷移の傾きが−Δｎｎｄである場合、負荷駆動アンプ３０１の逆相出力負荷容量は容量素子３０４の（１＋Δｎｎｄ／Δｎｄ）倍となるため、ノードｎｎｄの遷移が始まるとノードｎｄが負荷増大に伴って傾きが増大し、負荷駆動アンプ３０１の逆相出力側の遅延時間を増大させるとともに、ノードｃｎｄが遷移を始めると逆相出力端子＿ＯＵＴはノードｃｎｄと反対極性で遷移を開始する。そして、ノードｃｎｎｄへは出力端子＿ＯＵＴの信号を抵抗素子３０５と容量素子３０６で構成されるＲＣ回路により整形した信号が印加される。
【００７９】
また、ノードｃｎｄの信号遷移の傾きがΔｃｎｄ、ノードｃｎｎｄの信号遷移の傾きが−Δｃｎｎｄである場合、負荷駆動アンプ３０１の出力負荷容量は容量素子３０６の（１＋Δｃｎｎｄ／Δｃｎｄ）倍となるため、ノードｃｎｎｄの遷移が始まるとノードｃｎｄが負荷増大に伴って傾きが増大し、負荷駆動アンプ３０１の正相出力側の遅延時間を増大させる。その結果として、負荷駆動アンプ３０１の差動信号の出力遅延時間を増大させる。
【００８０】
＜実施形態９＞
図１８は、本発明の実施形態９に係る可変遅延回路３２０の構成を示すブロック図である。図１８に示すように、可変遅延回路３２０は、前記実施形態８に係る可変遅延回路３１０を直列にｎ個接続した構成となっている。このように構成することで、可変遅延回路３２０の遅延時間をより長くすることができるようになっている。
【００８１】
また、前記可変遅延回路３２０を構成するｎ個の可変遅延回路３１０の各々の正相側制御端子ＣＮＴを全て同一ノードとするとともに逆相側制御端子＿ＣＮＴを全て同一ノードとすることにより、可変遅延回路３１０を全て同一の遅延時間で動作させることができるようになっている。
【００８２】
以上のように、本実施形態９に係る可変遅延回路によれば、例えば、ｎ個の可変遅延回路３１０の各々の出力端子を外部端子に引き出すことにより、差動信号で等間隔の遅延タイミングを作り出すことができる。
【００８３】
なお、図１８に示す例では、可変遅延回路３１０の前段の出力を後段に接続する際に、前段の正相出力を後段の正相入力、前段の逆相出力を後段の逆相入力に接続しているが、この形態に限定するものではなく、前段の正相出力を後段の逆相入力、前段の逆相出力を後段の正相入力に接続しても同様の効果が得られる。
【００８４】
＜実施形態１０＞
図１９は、本発明の実施形態１０に係る遅延ロックループ回路３３０の構成を示すブロック図である。図１９に示すように、遅延ロックループ回路３３０は、前記実施形態９に係る可変遅延回路３２０の入力端子及び出力端子が位相比較器３３１の入力端子に接続され、位相比較器３３１の出力端子がチャージポンプ回路３３２の入力端子に接続され、チャージポンプ回路３３２の出力端子が電流電圧変換回路３３３の入力端子に接続され、電流電圧変換回路３３３の出力端子が可変遅延回路３２０の制御端子に接続されて構成されている。
【００８５】
前記遅延ロックループ回路３３０では、正相クロック入力ＣＬＫＩＮと逆相クロック入力＿ＣＬＫＩＮで形成される差動クロック入力と、正相クロック出力ＣＬＫＯＵＴと逆相クロック出力＿ＣＬＫＯＵＴで形成される差動クロック出力のエッジ同士が同一位相となるように、可変遅延回路３２０の遅延時間が調整されるようになっている。
【００８６】
以上のように、本実施形態１０に係る可変遅延回路によれば、差動クロックの遅延ロックループ回路をより広い遅延調整範囲で動作できる。
【００８７】
なお、各可変遅延回路や遅延ロックループ回路において、負荷駆動アンプや出力アンプのバイアス制御を組み合わせるようにしても構わない。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、容量素子の容量値が小さくても調整範囲を広くとることができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。特に、半導体集積回路におけるデジタル信号のタイミング補正用の小面積で遅延量の調整範囲が広い可変遅延回路や、ＤＬＬ回路の遅延線として利用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１に係る可変遅延回路の構成を示すブロック図である。
【図２】出力アンプの構成例を示す図である。
【図３】出力アンプの構成例を示す図である。
【図４】出力アンプの構成例を示す図である。
【図５】抵抗素子の構成例を示す図である。
【図６】抵抗素子の構成例を示す図である。
【図７】抵抗素子の抵抗値を高インピーダンス状態にした場合の動作波形を示す図である。
【図８】抵抗素子の抵抗値を低インピーダンス状態にした場合の動作波形を示す図である。
【図９】本実施形態２に係る可変遅延回路の構成を示すブロック図である。
【図１０】本実施形態２に係る可変遅延回路の別の構成を示すブロック図である。
【図１１】本実施形態３に係る遅延ロックループ回路の構成を示すブロック図である。
【図１２】本実施形態４に係る可変遅延回路の構成を示すブロック図である。
【図１３】本実施形態５に係る可変遅延回路の構成を示すブロック図である。
【図１４】本実施形態５に係る可変遅延回路の別の構成を示すブロック図である。
【図１５】本実施形態６に係る遅延ロックループ回路の構成を示すブロック図である。
【図１６】本実施形態７に係る可変遅延回路の構成を示すブロック図である。
【図１７】本実施形態８に係る可変遅延回路の構成を示すブロック図である。
【図１８】本実施形態９に係る可変遅延回路の構成を示すブロック図である。
【図１９】本実施形態１０に係る遅延ロックループ回路の構成を示すブロック図である。
【図２０】従来の可変遅延回路の構成を示すブロック図である。
【図２１】従来の可変遅延回路の別の構成を示すブロック図である。
【符号の説明】
【００９０】
１００    可変遅延回路
１０１    負荷駆動アンプ
１０２    出力アンプ
１０３    抵抗素子
１０４    容量素子
１１０    可変遅延回路
１１１    可変遅延回路
１２０    遅延ロックループ回路
１２１    位相比較器
１２２    チャージポンプ回路
１２３    電流電圧変換回路
２００    可変遅延回路
２０１    出力アンプ
２０２    負荷アンプ
２０３    抵抗素子
２０４    容量素子
２１０    可変遅延回路
２１１    可変遅延回路
２２０    遅延ロックループ回路
３００    可変遅延回路
３０１    負荷駆動アンプ
３０２    出力アンプ
３０３    抵抗素子
３０４    容量素子
３０５    抵抗素子
３０６    容量素子
３１０    可変遅延回路
３２０    可変遅延回路
３３０    遅延ロックループ回路
３３１    位相比較器
３３２    チャージポンプ回路
３３３    電流電圧変換回路
【図１】
2007110620.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007110620.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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