(57)【要約】      （修正有）【課題】短いゲート長を有しながらセル接合部間に発生するパンチスルー性漏洩電流を防止するフラッシュメモリの製造方法を提供する。【解決手段】セル領域、低電圧領域及び高電圧領域が定義された半導体基板１００の上部にゲート１１２を形成した後、上記セル領域のみオープンさせてイオン注入工程を実施し、上記半導体基板内にセル接合を形成する段階;第1の熱処理工程を実施した後、上記低電圧領域のみオープンして低濃度イオン注入工程を実施する段階;上記高電圧領域のみオープンさせてイオン注入工程を実施した後、上記ゲートの側面にスペーサ１２０を形成する段階;及び上記低電圧領域のみオープンさせて高濃度イオン注入工程を実施した後、第2の熱処理工程を実施する段階を含むフラッシュメモリ素子の製造方法。【選択図】図２Ｃ
2007318073.tif 000002
【特許請求の範囲】
【請求項１】
セル領域、低電圧領域及び高電圧領域が定義された半導体基板の上部にゲートを形成した後、上記セル領域のみオープンさせてイオン注入工程を実施し、上記半導体基板内にセル接合を形成する段階;
第1の熱処理工程を実施した後、上記低電圧領域のみオープンして低濃度イオン注入工程を実施する段階;
上記高電圧領域のみオープンさせてイオン注入工程を実施した後、上記ゲートの側面にスペーサを形成する段階;及び
上記低電圧領域のみオープンさせて高濃度イオン注入工程を実施した後、第2の熱処理工程を実施する段階を含むフラッシュメモリ素子の製造方法。
【請求項２】
セル領域、低電圧領域及び高電圧領域が定義された半導体基板の上部にゲートを形成した後、上記セル領域のみオープンさせてイオン注入工程を実施し、上記半導体基板内にセル接合を形成する段階;
上記低電圧領域のみオープンして低濃度イオン注入工程を実施した後、上記高電圧領域のみオープンさせてイオン注入工程を実施する段階;
上記ゲートの側面にスペーサを形成した後、上記低電圧領域のみオープンさせて高濃度イオン注入工程を実施する段階;及び
急速熱処理工程を実施する段階を含むフラッシュメモリ素子の製造方法。
【請求項３】
上記第1の熱処理工程は急速熱処理工程であり、上記第2の熱処理工程はファーネスタイプの熱処理工程である請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項４】
上記第1の熱処理工程及び急速熱処理工程は、800℃〜1200℃の温度で1秒〜10分間実施する請求項1又は2に記載のフラッシュメモリ素子の製造方法。
【請求項５】
上記第1の熱処理工程及び急速熱処理工程時にランプ-アップ方式を用い、上記ランプ-アップの比は10℃/sec〜150℃/secとする請求項1又は2に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、セル接合部の間に発生するパンチスルー(punch though)性漏洩電流を防止するためのフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ素子が高集積化されるにつれてセルサイズがますます小さくなっている。特に、100nm以下のゲート長を有するセルの場合は、短いゲート長によりパンチスルー性漏洩電流が発生し、セルの正確性を要するセンシングマージン(sensing margin)を低下させる。
【０００３】
図1は、素子の縮小化によるセルの特性変化をゲート電圧(Vg)とドレイン電流(Id)を通じて示したグラフである。
【０００４】
図1を参照すれば、曲線Aは100nmの水準のゲート長を有するセルにおいて、ゲート電圧に対するドレイン電流の変化量を示す。曲線Aに示した通り、印加されたゲート電圧(Vg)に対して正常なドレイン電流(Id)値が示されることにより、パンチスルー性電流が発生しないことが分かる。曲線Bは、素子の縮小化により減ったゲート長を有するセルにおいて、印加されたゲート電圧(Vg)に対して発生するドレイン電流(Id)値が正常値より高い状態を示している。曲線Bを通じてパンチスルー性漏洩電流が発生していることが分かる。このような漏洩電流は、セルのセンシングマージンを減少させるだけでなく、メモリの開発段階中にセルの特性を評価するにおいて多様なエラーを誘発させる。
【０００５】
従って、パンチスルー性漏洩電流を減少させてセルの特性を向上させるためには、効果的なチャネル長を確保しなければならない。チャネル長を確保するために、セル接合を形成するためのイオン注入工程時にドーズ量(dose)を減少させる方法を用いているが、これは、セル自体内に流れる電流を減少させる特性がある。特に、ドーズ量の減少によりセル接合の抵抗が増加する場合、セル自体内に流れる電流がさらに減少する問題が発生する。
【０００６】
また、セル接合形成工程で注入されたイオンは、後続工程であるアニール工程を通じて活性化され、TED(Transient Enhanced Diffusion)を発生させてチャネルドーピングプロファイルを低下させる。この時、ゲート長が長いセルの場合、TEDが発生しても、ある程度の効果的なチャネル長を維持することができるため、ボロン濃度(concentration)がそれほど低下しないのに対し、ゲート長が短いセルの場合、TEDの発生によりボロン濃度が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した問題を解決するために案出された本発明の目的は、短いゲート長を有しながらセル接合部の間に発生するパンチスルー(punch though)性漏洩電流を防止するためのフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、セル領域、低電圧領域及び高電圧領域が定義された半導体基板の上部にゲートを形成した後、上記セル領域のみオープンさせてイオン注入工程を実施して上記半導体基板内にセル接合を形成する段階と、第1の熱処理工程を実施した後、上記低電圧領域のみオープンして低濃度イオン注入工程を実施する段階と、上記高電圧領域のみオープンさせてイオン注入工程を実施した後、上記ゲートの側面にスペーサを形成する段階と、上記低電圧領域のみオープンさせて高濃度イオン注入工程を実施した後、第2の熱処理工程を実施する段階を含むフラッシュメモリ素子の製造方法を提供する。
【０００９】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、セル領域、低電圧領域及び高電圧領域が定義された半導体基板の上部にゲートを形成した後、上記セル領域のみオープンさせてイオン注入工程を実施して上記半導体基板内にセル接合を形成する段階と、上記低電圧領域のみオープンして低濃度イオン注入工程を実施した後、上記高電圧領域のみオープンさせてイオン注入工程を実施する段階と、上記ゲートの側面にスペーサを形成した後、上記低電圧領域のみオープンさせて高濃度イオン注入工程を実施する段階と、急速熱処理工程を実施する段階を含むフラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【００１０】
上述した通り本発明は、次のような効果がある。
【００１１】
第１に、セル接合を形成した後、急速熱処理(RTA)工程を実施することにより、TED発生地域のボロン(B)濃度が低下することを防止することができる。
【００１２】
第２に、TED発生地域のボロン(B)濃度が低下することを防止することにより、パンチスルー性漏洩電流を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の実施例を詳細に説明すれば、次の通りである。
【００１４】
図2A〜図2Cは、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図である。
【００１５】
図2Aを参照すれば、セル領域(C)、低電圧領域(LV)及び高電圧領域(HV)が定義された半導体基板(100)内にしきい値電圧(Vt)を調節するために、Vtイオン注入工程を実施する。この時、Vtイオン注入工程はボロン(B)イオンを注入する。半導体基板(100)の所定領域にトンネル酸化膜(102)を形成した後、全体構造の上部にフローティングゲート用導電膜(104)、誘電体膜(106)及びコントロールゲート用導電膜(108及び110)を形成する。望ましくは、フローティングゲート用導電膜(104)は第1のポリシリコンを、誘電体膜(106)はONO(Oxide-Nitride-Oxide)を、コントロールゲート用導電膜は第2のポリシリコン(108)及びタングステン膜(110)が積層されたゲート(112)を用いる。
【００１６】
図2Bを参照すれば、セル領域(C)がオープンされるように低電圧領域(LV)及び高電圧領域(HV)にフォトレジストパターン(114)を形成した後、ゲート(112)をマスクにしてイオン注入工程を実施して半導体基板(100)内にセル接合(116)を形成する。この時、イオン注入はリン(P)及び砒素(As)を混合した混合ガスを用いて実施する。フォトレジストパターン(114)を除去した後、注入されたイオンを活性化させるために急速熱処理(RTA:rapidtemperature annealing)工程を実施する。この時、急速熱処理(RTA)工程は800℃〜1200℃の温度で1秒〜10分間実施する。急速熱処理(RTA)工程時に注入されたイオンが半導体基板(100)の内部に拡散されることを調節するために、ランプ-アップ(ramp-up)方式を用い、ランプ-アップの比は10℃/sec〜150℃/secとする。
【００１７】
図2Cを参照すれば、低電圧領域(LV)のみをオープンして低濃度イオン注入工程を実施した後、高電圧領域(HV)領域のみをオープンしてイオン注入工程を実施して半導体基板(100)内に接合(118)を形成する。全体構造の上部に絶縁膜を形成した後、絶縁膜をエッチングしてゲート(112)の側面にスペーサ(120)を形成する。低電圧領域(LV)のみをオープンし、ゲート(112)及びスペーサ(120)をマスクにして高濃度イオン注入工程を実施して半導体基板(100)内にLDD構造を形成する。注入されたイオンを活性化させるためにファーネス(furnace)タイプの熱処理工程を実施する。
【００１８】
もし、急速熱処理(RTA)工程をファーネスタイプの熱処理工程以後に実施すれば、これに対する効果がなくなるため、ファーネスタイプの熱処理工程以前に実施しなければならない。
【００１９】
本発明の他の実施例は、本発明の一実施例と同一の工程段階で進行されるが、一実施例で実施されるセル接合(116)を形成した後の工程である急速熱処理(RTA)工程を実施しない。セル接合(116)を形成した後、急速熱処理(RTA)工程を実施しない代わりに低電圧領域(LV)に高濃度イオン注入工程を実施した後、ファーネスタイプの熱処理工程の代わりに急速熱処理(RTA)工程を実施する。これにより、セル領域(C)だけでなく低電圧領域(LV)及び高電圧領域(HV)にも同時に接合領域に注入されたイオンを活性化させることが可能である。また、工程段階が増加しないたる、TAT(TurnAround Time)が長くならない。
【００２０】
図3は、既存の工程と急速熱処理(RTA)工程を実施した時のチャネルプロファイルを示したグラフである。
【００２１】
図3を参照すれば、aは既存の工程を適用した場合、接合の深さに対するボロン(B)濃度を示したものであり、bは急速熱処理(RTA)工程を適用した場合、接合の深さに対するボロン(B)濃度を示したものである。aグラフとbグラフを比較すれば、急速熱処理(RTA)工程を適用した場合(b)が既存の工程を適用した場合(a)よりTEDが発生する領域でのボロン(B)濃度が低下することが抑制され、これにより、パンチスルー性漏洩電流が抑制されることが分かる。
【００２２】
図4は、既存の工程と急速熱処理(RTA)工程を実施した時のセルの特性の変化をゲート電圧(Vg)とドレイン電流(Id)を通じて示したグラフである。
【００２３】
図4を参照すれば、cは急速熱処理(RTA)工程を適用した場合、印加されたゲート電圧(Vg)に対するドレイン電流(Id)を示したグラフであり、dは既存の工程を適用した場合、印加されたゲート電圧(Vg)に対するドレイン電流(Id)を示したグラフである。cグラフとdグラフを比較すれば、セルの自体内で流れる電流は、既存の工程と急速熱処理(RTA)工程の場合、両方とも同一水準の電流値(e)を維持するが、TEDにより発生したパンチスルー性漏洩電流は急速熱処理(RTA)工程を適用した場合が既存の工程を適用した場合よりさらに減少したことが分かる。
【００２４】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００２５】
【図１】素子の縮小化によるセルの特性変化をゲート電圧(Vg)とドレイン電流(Id)を通じて示したグラフである。
【図２Ａ】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した断面図である。
【図２Ｂ】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した断面図である。
【図２Ｃ】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した断面図である。
【図３】既存の工程と急速熱処理(RTA)工程を実施した時のチャネルプロファイルを示したグラフである。
【図４】既存の工程と急速熱処理(RTA)工程を実施した時のセルの特性変化をゲート電圧(Vg)とドレイン電流(Id)を通じて示したグラフだ。
【符号の説明】
【００２６】
100 :半導体基板
102 :トンネル酸化膜
104 :フローティングゲート用導電膜
106 :誘電体膜
108 :第2のポリシリコン膜
110 :タングステン膜
112 :ゲート
114 :フォトレジストパターン
116 :セル接合
118 :接合
120 :スペーサ
【図１】
2007318073.tif 000003
【図２Ａ】
2007318073.tif 000004
【図２Ｂ】
2007318073.tif 000005
【図２Ｃ】
2007318073.tif 000006
【図３】
2007318073.tif 000007
【図４】
2007318073.tif 000008