(57)【要約】【課題】  完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合に、寄生チャネルを防止しつつ、かつ、閾値のＳＯＩ膜厚依存性が抑制できる完全空乏型ＳＯＩトランジスタの製造方法を提供する。【解決手段】  完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタの製造方法におけるチャネル形成工程において、薄膜上に絶縁膜を形成する工程と、絶縁膜に対し追加絶縁膜を形成する工程と半導体薄膜と絶縁膜との界面近傍に第１導電型の不純物の注入を行う工程を有するようにした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜から構成されるＳＯＩ(Silicon On Insulator)基板の前記半導体薄膜上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法におけるチャネルを形成する工程において、前記半導体薄膜上に絶縁膜を形成する工程と、前記絶縁膜に対し追加絶縁膜を形成する工程と、前記半導体薄膜と前記絶縁膜との界面近傍に第１導電型の不純物の注入を行う工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記追加絶縁膜を形成する工程がチャネル形成する前の犠牲酸化膜形成後であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記追加絶縁膜を形成する工程がゲート絶縁膜形成後であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記チャネルはＮ型トランジスタのチャネルであり、前記第１導電型の不純物はボロンであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＳＯＩ基板における半導体薄膜の膜厚のばらつきに起因する閾値変動を抑制する完全空乏型ＳＯＩトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来のＳＯＩ構造をもつ半導体装置の製造方法の模式的断面図を図５から図７に示す。図５（a）のように支持基板２０１上に埋め込み絶縁膜２０２が形成されており、埋め込み絶縁膜２０２上に半導体薄膜(ＳＯＩ膜)２０３が形成されているＳＯＩ構造基板のＳＯＩ膜２０３にＬＯＣＯＳ法によりフィールド絶縁膜２０４として、例えば膜厚数千Åの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部１０６を形成する。その後、図５（ｂ）に示すように、犠牲酸化膜２１３をＳＯＩ膜１０３上に例えば1５ｎｍ成長させた後、チャネル形成部２０６へ閾値調整するためのイオン注入を行う。次に、図６（ａ）に示すように、犠牲酸化膜２１３をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜２０５を例えば数十ｎｍ成長させ、ゲート絶縁膜２０５上に多結晶シリコンを堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２０７が形成される。
【０００３】
続いて、図６（ｂ）のように、多結晶シリコンゲート２０７の両端に、シート抵抗が低減できるように、例えばＡｓを用いた場合には好ましくは１×１０14〜１×１０16 atoms／cm2の濃度でイオン注入してドレインおよびソース高濃度領域２０８および２０９を形成する。図７において、続いて、層間絶縁膜２１０を２００ｎｍ〜８００ｎｍ程度の膜厚を堆積させ、ソース高濃度領域２０９およびドレイン高濃度領域２０８領域と配線の接続をとるためのコンタクトホール２１1を形成する。
【０００４】
次に、配線メタルをスパッタ等で形成、パターニングを行うと、メタル２１２とドレインおよびソース高濃度領域２０８、２０９表面がコンタクトホール２１１を通して接続される。
【０００５】
上記の製造方法において、ＳＯＩ構造を用いることによって素子間同士の完全分離が容易となり、またソフトエラーやＣＭＯＳトランジスタに特有なラッチアップの抑制が可能である。またＳＯＩ膜２０３をさらに１００ｎｍ程度にまで薄くし、チャネルの不純物濃度も比較的低い状態に制御して、ほぼＳＯＩ膜２０３全体が空乏化するような条件にすることによって完全空乏型ＳＯＩトランジスタとすることができ、拡散層容量の低減のみならず、サブスレショルド領域での急峻なドレイン電流の立ち上がり等のさらに優れた特性を有することを可能とした。
【０００６】
さらに、従来のＳＯＩ技術では、埋め込み絶縁膜２０２界面付近において寄生チャネルがオンするのを防止する為にＳＯＩ膜２０３／埋め込み絶縁膜２０２界面付近にチャネル形成部２０６に導入される不純物濃度のピークをもってきている(例えば特開平１１−０２６７６９を参照)。また、さらに埋め込み酸化膜２０２を厚くしたりして寄生チャネルがオンし、リーク電流が増大するのを抑制している。
【特許文献１】特開平１１−０２６７６９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、チャネルへ導入する不純物の濃度によって、完全空乏型ＳＯＩトランジスタの閾値を制御しようとした場合、閾値は導入された不純物の総量によって決定されることになる。その結果、次の問題が生じる。すなわち、従来の技術では、寄生チャネルがオンするのを防止する為にＳＯＩ膜／埋め込み酸化膜界面付近にチャネル形成部に導入される不純物濃度のピークをもってきている。そのため、工程ばらつきによりＳＯＩ膜厚がばらつくと、チャネル形成部に導入される不純物量と埋め込み絶縁膜に導入される不純物量の割合が大きく変化してしまい、閾値およびリーク電流に影響を及ぼす課題を有していた。これは特に完全空乏型ＳＯＩＮＭＯＳトランジスタで起こり易い。
【０００８】
本発明は、上記の問題点に着目してなされたもので、完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、閾値をチャネル形成部へ導入する不純物濃度で制御しようとする場合に、寄生チャネルを防止しつつ、閾値のＳＯＩ膜厚依存性を抑制することのできる完全空乏型ＳＯＩトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は次の手段を用いた。
１．半導体支持基板上に形成された絶縁膜と絶縁膜上に形成された半導体薄膜から構成されるＳＯＩ(Silicon On Insulator)基板の半導体装置の薄膜上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法においてチャネルを形成する工程において薄膜上に絶縁膜を形成する工程と、絶縁膜に対し追加絶縁膜を形成する工程と半導体薄膜と絶縁膜との界面に第１導電型の不純物の注入を行う工程を有することを特徴とする完全空乏型ＳＯＩトランジスタの製造方法とした。
２．追加絶縁膜を形成する工程がチャネル形成する前の犠牲酸化形成後であることを特徴とする製造方法とした。
３．追加絶縁膜を形成する工程がゲート絶縁膜形成後であることを特徴とする製造方法とした。
【発明の効果】
【００１０】
以上述べたように本発明は、完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタの製造方法におけるチャネル形成工程において、薄膜上に絶縁膜を形成する工程と、絶縁膜に対し追加絶縁膜を形成する工程と半導体薄膜と絶縁膜との界面に第１導電型の不純物注入を行う工程を有することで、以下の効果を得ることができる。
１．閾値は、ＳＯＩ膜厚のばらつきがあってもほぼ一定に揃えられる。
２．寄生チャネルを防止することが可能である。
【発明を実施するための最良の形態】
【００１１】
【実施例】
【００１２】
以下、本発明の実施の形態を図に基づいて説明する。先ず、本実施形態に係る完全空乏型ＳＯＩＮＭＯＳトランジスタの製造方法の概要を図１から図３に基づいて説明する。図１（ａ）に示すように、例えばＳＯＩ膜１０３の厚さ１００〜４００ｎｍ、埋め込み酸化膜１０２の厚さ１００〜４００ｎｍ、支持基板１０１の抵抗率ｐ型２０〜３０Ω・ｃｍのＳＯＩ構造基板のＳＯＩ膜１０３上にＬＯＣＯＳ法によりフィールド絶縁膜１０４、例えば膜厚数千Åの熱酸化膜を形成して、ＳＯＩ膜１０３を素子間分離して、その後ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部１０６を形成する。
【００１３】
その後、図１（ｂ）に示すように、犠牲酸化膜１１３をＳＯＩ膜１０３上に例えば1５ｎｍ成長させた後、公知の技術によって、さらに追加酸化を行うことによって、１５ｎｍに対し例えば１０倍程度まで成長させる。その後、チャネル形成部１０６へ閾値調整のためのイオン注入をＳＯＩ膜１０３/埋め込み絶縁膜１０２との界面に、通常例えばイオン種：ボロンイオン（Ｂ+）、加速エネルギー：３０ｋｅＶ、注入角度：７°で行うところ、その条件よりも高い加速エネルギーである条件、例えばイオン種：ボロンイオン（Ｂ+）、加速エネルギー：通常の２〜３倍程度、注入角度：７°でイオン注入を行う。ただし、不純物の加速エネルギーを高く設定する場合、ピーク深さ自体は同じになるように不純物の加速エネルギーを設定する必要がある。
【００１４】
このように上記の様な条件にてイオン注入をＳＯＩ１０３／埋め込み絶縁膜１０２界面付近に行うことによって、図４に示すように不純物イオンの飛程の深さ方向の分布△Ｒｐが従来よりも大きくなる、つまりチャネルに導入される不純物濃度の分布が広げられるので、深さ方向の変動に強くなる。よってＳＯＩ膜厚１０３のばらつきによるチャネル形成部１０６に導入される不純物総量と埋め込み絶縁膜１０２に導入される不純物総量の割合の変化を緩和することができる。つまりＮＭＯＳトランジスタの閾値は、ＳＯＩ膜厚２０３のばらつきがあってもほぼ一定に揃えられることになる。
【００１５】
さらにチャネル形成のためのイオン注入はＳＯＩ膜１０３／埋め込み絶縁膜１０２界面付近にチャネル形成部に導入される不純物濃度のピークをもってきているため従来どおり寄生チャネルがオンするのを防止することが可能である。
次に、図２（ａ）に示すように、犠牲酸化膜１１３をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜１０５を例えば数十ｎｍ成長させ、続いて多結晶シリコンゲート１０７となるＰｏｌｙＳｉを例えば１５０ｎｍ堆積、多結晶シリコンゲート１０７に不純物（Ｐｈｏｓ）を導入した後、パターニングする。
【００１６】
次に、図２（ｂ）に示すように、ドレインおよびソース高濃度領域１０８、１０９となる拡散層に不純物として、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16 atoms／cm2の濃度でイオン注入した後、不純物の活性化のための熱処理を例えば以下の条件にて行う。
【００１７】
９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
その後は、通常の半導体装置の製造工程によって、２００ｎｍ〜８００ｎｍ程度の層間絶縁膜１１０の堆積とコンタクトホール１１１の形成、スパッタ法によりメタル１１２形成を順次行い、図３に示すような完全空乏型ＳＯＩＮＭＯＳトランジスタ１を構成する。
【００１８】
このような製造方法により、完全空乏型ＳＯＩトランジスタ１が形成され、各全空乏型ＳＯＩトランジスタ１の閾値は、ＳＯＩ膜厚のばらつきがあってもほぼ一定に揃えられることになる。
【００１９】
本実施形態では、犠牲酸化膜１１３の後に追加酸化を行って、その後にピーク深さ自体は同じになるように加速エネルギーを高くしてイオン注入を行い、不純物の総量の変化を抑制しているが、犠牲酸化膜を堆積させずにゲート絶縁膜１０５に追加酸化を行ってからでも良い。
【図面の簡単な説明】
【００２０】
【図１】本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図
【図２】本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図(続き)
【図３】本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図(続き)
【図４】本発明と従来のチャネル形成における不純物の濃度プロファイルの比較図
【図５】従来の半導体装置の製造方法の工程順模式的断面図
【図６】従来の半導体装置の製造方法の工程順模式的断面図(続き)
【図７】従来の半導体装置の製造方法の工程順模式的断面図(続き)
【符号の説明】
【００２１】
１０１、２０１  支持基板
１０２、２０２  埋め込み絶縁膜
１０３、２０３  ＳＯＩ膜（半導体薄膜）
１０４、２０４  フィールド絶縁膜
１０５、２０５  ゲート絶縁膜
１０６、２０６  チャネル形成部
１０７、２０７  多結晶シリコンゲート(ゲート電極)
１０８、２０８  ドレイン高濃度領域
１０９、２０９  ソース高濃度領域
１１０、２１０  層間絶縁膜
１１１、２１１  コンタクトホール
１１２、２１２  メタル
１１３、２１３  犠牲酸化膜
１１４          追加絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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