(57)【要約】【課題】高精度、かつ高速性および経済性に優れたスイッチトキャパシタアンプ回路を提供する【解決手段】スイッチトキャパシタアンプ回路１に、オペアンプ１０と、オペアンプ１０に入力される入力電圧をサンプリングする入力サンプリングキャパシタ２１と、オペアンプ１０に並列に設けられ、入力サンプリングキャパシタ２１によりサンプリングされた入力電圧に対応する電荷が入力サンプリングキャパシタ２１から転送される転送キャパシタ２２と、一端が入力サンプリングキャパシタ２１に接続されるとともに他端が転送キャパシタ２２に接続され、オペアンプ１０から出力される電圧をサンプリングするとともに、入力サンプリングキャパシタ２１に残留する電荷を用いてオペアンプ１０から出力される電圧を補正する出力サンプリングキャパシタ２３と、を具備した。【選択図】図１
2007151024.tif 000002
【特許請求の範囲】
【請求項１】
入力される入力電圧を増幅して出力電圧として出力する増幅手段と、
該増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、
前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、
スイッチを有し、該スイッチが閉じられると前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとが接続される補正手段と、
を具備するスイッチトキャパシタアンプ回路。
【請求項２】
前記増幅手段に並列に設けられ、前記入力サンプリングキャパシタによりサンプリングされた入力電圧に対応する電荷が前記入力サンプリングキャパシタから転送される転送キャパシタを具備し、
前記出力サンプリングキャパシタは、
一端が前記入力サンプリングキャパシタに接続されるとともに他端が前記転送キャパシタに接続される請求項１に記載のスイッチトキャパシタアンプ回路。
【請求項３】
前記回路入力端子と前記入力サンプリングキャパシタとの間に設けられる第一スイッチと、
前記入力サンプリングキャパシタと前記入力線における転送キャパシタの接続部との間に設けられる第二スイッチと、
前記転送キャパシタと並列に設けられる第三スイッチと、
前記出力線における転送キャパシタの接続部と前記出力サンプリングキャパシタの接続部との間に設けられる第四スイッチと、
前記出力線における出力サンプリングキャパシタの接続部と前記回路出力端子との間に設けられる第五スイッチと、
前記入力線における第一スイッチと入力サンプリングキャパシタとの間の部分と、前記出力サンプリングキャパシタとの間に設けられる第六スイッチと、
前記入力線における入力サンプリングキャパシタと第二スイッチとの間の部分と、グラウンドとの間に設けられる第七スイッチと、
前記出力サンプリングキャパシタの入力線側とグラウンドとの間に設けられる第八スイッチと、
を具備し、
前記増幅手段は、
前記入力電圧を入力するための入力線に接続される反転入力端子、グラウンドに接続される非反転入力端子、および前記出力電圧を出力するための出力線に接続される出力端子を有するオペアンプであり、
前記入力線において前記反転入力端子に接続されない方の端部を回路入力端子とするとともに、前記出力線において前記出力端子に接続されない方の端部を回路出力端子とし、
前記入力サンプリングキャパシタは、
前記入力線の中途部に設けられ、
前記転送キャパシタは、
一端が前記入力サンプリングキャパシタと前記増幅手段の反転入力端子との間に接続されるとともに、他端が前記出力線の中途部に接続され、
前記出力サンプリングキャパシタは、
一端が前記回路入力端子と前記入力サンプリングキャパシタとの間に接続されるとともに、他端が前記出力線における前記転送キャパシタの接続部と前記回路出力端子との間に接続され、
前記補正手段は、
前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとを接続する配線および当該配線の中途部に設けられる前記第六スイッチとを合わせたものからなり、
前記第一スイッチを閉じ、前記第二スイッチを開き、前記第三スイッチを閉じ、前記第四スイッチを開き、前記第五スイッチを開き、前記第六スイッチを開き、前記第七スイッチを閉じ、前記第八スイッチを閉じることにより、入力線から入力された入力電圧に対応する電荷を前記入力サンプリングキャパシタに蓄える第一フェーズと、
前記第一スイッチを開き、前記第二スイッチを閉じ、前記第三スイッチを開き、前記第四スイッチを閉じ、前記第五スイッチを開き、前記第六スイッチを閉じ、前記第七スイッチを開き、前記第八スイッチを閉じることにより、前記入力サンプリングキャパシタに蓄えられた電荷を前記転送キャパシタに転送し、前記入力サンプリングキャパシタに残留する電荷により前記入力サンプリングキャパシタに生ずる電圧および前記転送キャパシタに転送された電荷により前記転送キャパシタに生ずる電圧を合わせた電圧に対応する電荷を前記出力サンプリングキャパシタに蓄える第二フェーズと、
前記第一スイッチを開き、前記第二スイッチを開き、前記第三スイッチを開き、前記第四スイッチを開き、前記第五スイッチを閉じ、前記第六スイッチを閉じ、前記第七スイッチを閉じ、前記第八スイッチを開くことにより、前記第二フェーズにおいて前記出力サンプリングキャパシタに蓄えられた電荷を前記入力サンプリングキャパシタに残留する電荷で補正し、前記出力サンプリングキャパシタに蓄えられた補正後の電荷に対応する電圧を出力電圧として出力線に出力する第三フェーズと、
に順に切り替わる請求項２に記載のスイッチトキャパシタアンプ回路。
【請求項４】
増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、の間にスイッチを有する補正手段を設け、
該補正手段のスイッチを閉じて前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとを接続するスイッチトキャパシタアンプ回路のゲイン誤差補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された入力電圧を所定のゲインで増幅した出力電圧を出力するスイッチトキャパシタアンプ回路の技術に関する。
より詳細には、スイッチトキャパシタアンプ回路に生じるゲイン誤差を補正する技術に関する。
【背景技術】
【０００２】
従来、キャパシタ、オペアンプおよび複数のスイッチを具備し、当該複数のスイッチを切り替えることにより、キャパシタに入力電圧をサンプリングまたはホールドするスイッチトキャパシタアンプ回路の技術は公知となっている。
【０００３】
スイッチトキャパシタアンプ回路を構成するオペアンプのゲイン（ＤＣゲイン；直流利得倍数）は通常、ゲイン誤差と呼ばれる誤差を含んでいる。ゲイン誤差は当該オペアンプのゲインが有限の値であることに起因して生じる誤差である。
ゲイン誤差を小さくする程、スイッチトキャパシタアンプ回路の変換精度は高くなる（ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響が小さくなる）ことから、高い変換精度が要求されるスイッチトキャパシタアンプ回路においては、ゲイン誤差を極力小さくすることが求められる。
ここで、ゲイン誤差は一般にはスイッチトキャパシタアンプ回路のゲインの逆数の項を含むことから、スイッチトキャパシタアンプ回路にゲインの大きいオペアンプを用いることにより、ゲイン誤差を小さくすることが可能である。
【０００４】
一方、オペアンプに接続されるキャパシタ群の配置により、ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくするスイッチトキャパシタアンプ回路も検討されている。例えば特許文献１に記載の如くである。
【０００５】
図６および図７に示す従来のスイッチトキャパシタアンプ回路１０１は、オペアンプ１１０に入力電圧を入力するための入力線１１１に並列に設けられ、入力電圧をサンプリングする二つのキャパシタ１２１・１２２を具備するものである。
スイッチトキャパシタアンプ回路１０１は、サンプリングフェーズ（図６）ではスイッチ１３１・１３３・１３５が閉じ、スイッチ１３２・１３４が開くことにより、キャパシタ１２１・１２２に入力電圧に対応する電荷が蓄えられる、すなわち、入力電圧がサンプリングされる。
スイッチトキャパシタアンプ回路１０１は、ホールディングフェーズ（図７）ではスイッチ１３１・１３３・１３５が開き、スイッチ１３２・１３４が閉じることにより、先のサンプリングフェーズにおいてキャパシタ１２１・１２２に蓄えられた電荷をキャパシタ１２１にホールドし、キャパシタ１２１の静電容量およびキャパシタ１２１にホールドされた電荷との関係で定まる出力電圧を出力線１１２に出力する。
【０００６】
図８および図９に示す特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、オペアンプ２１０に入力電圧を入力するための入力線２１１に並列に設けられ、入力電圧をサンプリングする二つのキャパシタ２２１・２２２と、キャパシタ２２１・２２２に比べて小さい（例えば、１０００分の１程度の）静電容量を有しキャパシタ２２１・２２２に並列に接続されるキャパシタ２２３を具備するものである。
スイッチトキャパシタアンプ回路２０１は、サンプリングフェーズ（図８）ではスイッチ２３１・２３３・２３５が閉じ、スイッチ２３２・２３４が開くことにより、キャパシタ２２１・２２２・２２３に入力電圧に対応する電荷が蓄えられる、すなわち、入力電圧がサンプリングされる。
スイッチトキャパシタアンプ回路２０１は、ホールディングフェーズ（図９）ではスイッチ２３１・２３３・２３５が開き、スイッチ２３２・２３４が閉じることにより、先のサンプリングフェーズにおいてキャパシタ２２１・２２２・２２３に蓄えられた電荷をキャパシタ２２１にホールドし、キャパシタ２２１の静電容量およびキャパシタ２２１にホールドされた電荷との関係で定まる出力電圧を出力線２１２に出力する。
【０００７】
特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、従来のスイッチトキャパシタアンプ回路１０１と比べると、相対的にはゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくすることが可能である。
【０００８】
また、ゲイン誤差に対応する電荷を別途サンプリングし、これを用いて出力電圧を補正することによりゲイン誤差を解消するスイッチトキャパシタアンプ回路も検討されている。例えば、特許文献２に記載の如くである。
【特許文献１】特開２０００−１３１８９号公報
【特許文献２】特表２００５−５０２２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、従来のスイッチトキャパシタアンプ回路１０１と同様に、本質的にはゲイン誤差を完全に無くすことができないという問題がある。
例えば、スイッチトキャパシタアンプ回路２０１のオペアンプ２１０のゲインを１０００倍（６０ｄＢ）とし、キャパシタ２２１の静電容量Ｃ１およびキャパシタ２２２の静電容量Ｃ２を同じとし（Ｃ１＝Ｃ２）、キャパシタ２２３の静電容量Ｃ３をキャパシタ２２１・２２２の静電容量の１０００分の１とする（Ｃ３＝（１／１０００）×Ｃ１）と、ゲイン誤差は７ｂｉｔ（図５参照）となるため、変換精度が１６ｂｉｔ程度の高精度のＡＤ変換器等にはそのままでは適用することができない。
仮に、オペアンプ２１０のゲインを大きくすることによりスイッチトキャパシタアンプ回路２０１のゲイン誤差を１６ｂｉｔ程度とするためには、オペアンプ２１０のゲインを３１６万倍（１３０ｄＢ）以上とする必要があり、オペアンプ２１０が高価なものとなるとともに、スイッチトキャパシタアンプ回路２０１を用いた回路の複雑化・大面積化の要因となるため好ましくない。
【００１０】
また、特許文献２に記載のスイッチトキャパシタアンプ回路は、ゲイン誤差に対応する電荷を、主となるオペアンプとは別のオペアンプによりサンプリングする構成であるため、動作速度が遅く（フェーズの切り替えに要する時間が長く）、高価なものとなること、およびこのように別のオペアンプを用いた場合でも、やはり主となるオペアンプにゲイン誤差の影響が残ってしまうという問題がある。
【００１１】
本発明は以上の如き状況に鑑み、高精度（ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくすることが可能）化が可能なスイッチトキャパシタアンプ回路、およびスイッチトキャパシタアンプ回路のゲイン誤差補正方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
【００１３】
即ち、請求項１においては、
入力される入力電圧を増幅して出力電圧として出力する増幅手段と、
該増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、
前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、
スイッチを有し、該スイッチが閉じられると前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとが接続される補正手段と、
を具備するものである。
【００１４】
請求項２においては、
前記増幅手段に並列に設けられ、前記入力サンプリングキャパシタによりサンプリングされた入力電圧に対応する電荷が前記入力サンプリングキャパシタから転送される転送キャパシタを具備し、
前記出力サンプリングキャパシタは、
一端が前記入力サンプリングキャパシタに接続されるとともに他端が前記転送キャパシタに接続されるものである。
【００１５】
請求項３においては、
前記回路入力端子と前記入力サンプリングキャパシタとの間に設けられる第一スイッチと、
前記入力サンプリングキャパシタと前記入力線における転送キャパシタの接続部との間に設けられる第二スイッチと、
前記転送キャパシタと並列に設けられる第三スイッチと、
前記出力線における転送キャパシタの接続部と前記出力サンプリングキャパシタの接続部との間に設けられる第四スイッチと、
前記出力線における出力サンプリングキャパシタの接続部と前記回路出力端子との間に設けられる第五スイッチと、
前記入力線における第一スイッチと入力サンプリングキャパシタとの間の部分と、前記出力サンプリングキャパシタとの間に設けられる第六スイッチと、
前記入力線における入力サンプリングキャパシタと第二スイッチとの間の部分と、グラウンドとの間に設けられる第七スイッチと、
前記出力サンプリングキャパシタの入力線側とグラウンドとの間に設けられる第八スイッチと、
を具備し、
前記増幅手段は、
前記入力電圧を入力するための入力線に接続される反転入力端子、グラウンドに接続される非反転入力端子、および前記出力電圧を出力するための出力線に接続される出力端子を有するオペアンプであり、
前記入力線において前記反転入力端子に接続されない方の端部を回路入力端子とするとともに、前記出力線において前記出力端子に接続されない方の端部を回路出力端子とし、
前記入力サンプリングキャパシタは、
前記入力線の中途部に設けられ、
前記転送キャパシタは、
一端が前記入力サンプリングキャパシタと前記増幅手段の反転入力端子との間に接続されるとともに、他端が前記出力線の中途部に接続され、
前記出力サンプリングキャパシタは、
一端が前記回路入力端子と前記入力サンプリングキャパシタとの間に接続されるとともに、他端が前記出力線における前記転送キャパシタの接続部と前記回路出力端子との間に接続され、
前記補正手段は、
前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとを接続する配線および当該配線の中途部に設けられる前記第六スイッチとを合わせたものからなり、
前記第一スイッチを閉じ、前記第二スイッチを開き、前記第三スイッチを閉じ、前記第四スイッチを開き、前記第五スイッチを開き、前記第六スイッチを開き、前記第七スイッチを閉じ、前記第八スイッチを閉じることにより、入力線から入力された入力電圧に対応する電荷を前記入力サンプリングキャパシタに蓄える第一フェーズと、
前記第一スイッチを開き、前記第二スイッチを閉じ、前記第三スイッチを開き、前記第四スイッチを閉じ、前記第五スイッチを開き、前記第六スイッチを閉じ、前記第七スイッチを開き、前記第八スイッチを閉じることにより、前記入力サンプリングキャパシタに蓄えられた電荷を前記転送キャパシタに転送し、前記入力サンプリングキャパシタに残留する電荷により前記入力サンプリングキャパシタに生ずる電圧および前記転送キャパシタに転送された電荷により前記転送キャパシタに生ずる電圧を合わせた電圧に対応する電荷を前記出力サンプリングキャパシタに蓄える第二フェーズと、
前記第一スイッチを開き、前記第二スイッチを開き、前記第三スイッチを開き、前記第四スイッチを開き、前記第五スイッチを閉じ、前記第六スイッチを閉じ、前記第七スイッチを閉じ、前記第八スイッチを開くことにより、前記第二フェーズにおいて前記出力サンプリングキャパシタに蓄えられた電荷を前記入力サンプリングキャパシタに残留する電荷で補正し、前記出力サンプリングキャパシタに蓄えられた補正後の電荷に対応する電圧を出力電圧として出力線に出力する第三フェーズと、
に順に切り替わるものである。
【００１６】
請求項４においては、
増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、の間にスイッチを有する補正手段を設け、
該補正手段のスイッチを閉じて前記入力サンプリングキャパシタと前記出力サンプリングキャパシタとを接続するものである。
【発明の効果】
【００１７】
本発明の効果として、以下に示すような効果を奏する。
【００１８】
請求項１においては、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【００１９】
請求項２においては、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【００２０】
請求項３においては、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【００２１】
請求項４においては、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【発明を実施するための最良の形態】
【００２２】
以下では、図１を用いて、本発明に係るスイッチトキャパシタアンプ回路の実施の一形態であるスイッチトキャパシタアンプ回路１の構成について説明する。
スイッチトキャパシタアンプ回路１は、所定の入力電圧をサンプリングおよびホールドし、入力電圧をホールドしている間に所定のゲイン（ＤＣゲイン；直流利得倍数）で増幅した出力電圧を出力するものである。
【００２３】
スイッチトキャパシタアンプ回路１は主としてオペアンプ１０、入力サンプリングキャパシタ２１、転送キャパシタ２２、出力サンプリングキャパシタ２３、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６、第七スイッチ３７、第八スイッチ３８等を具備する。
【００２４】
オペアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ；演算増幅器）１０は本発明に係る増幅手段の実施の一形態であり、入力される入力電圧を増幅して出力電圧として出力するためのデバイスである。
オペアンプ１０は入力された入力電圧を増幅して出力電圧として出力するためのデバイスであれば良く、専用品でも良いが、市販のオペアンプを用いて達成することも可能である。また、オペアンプ１０は真空管やトランジスタ、抵抗器等を組み合わせたものでも良く、ＩＣチップ（ＩＣ化されたもの）で達成することも可能である。
【００２５】
オペアンプ１０は反転入力端子１０ａ、非反転入力端子１０ｂ、出力端子１０ｃを有する。
反転入力端子１０ａは入力線１１に接続される。
入力線１１は、入力電圧をオペアンプ１０に入力するための配線である。入力線１１の一方の端部は回路入力端子１１ａとされて図示せぬ外部の回路（スイッチトキャパシタアンプ回路１に入力電圧を入力するための回路）に接続され、入力線１１の他方の端部は反転入力端子１０ａに接続される。
非反転入力端子１０ｂは配線１３を介してグラウンドに接続される。
出力端子１０ｃは出力線１２に接続される。
出力線１２は、出力電圧を外部に出力するための配線である。出力線１２の一方の端部は回路出力端子１２ａとされて図示せぬ外部の回路（出力電圧が供される回路）に接続され、出力線１２の他方の端部は出力端子１０ｃに接続される。
【００２６】
入力サンプリングキャパシタ２１は、入力線１１からオペアンプ１０に入力される入力電圧をサンプリングする、すなわち入力電圧に対応する電荷を蓄えるものである。入力サンプリングキャパシタ２１は通常はコンデンサ等で構成され、入力線１１の中途部に設けられる。
【００２７】
転送キャパシタ２２は、オペアンプ１０に並列に接続されるものであり、通常はコンデンサ等で構成される。
より詳細には、転送キャパシタ２２は配線１４の中途部に設けられ、配線１４の一端は入力線１１において入力サンプリングキャパシタ２１とオペアンプ１０の反転入力端子１０ａとの間となる位置である接続点４３に接続され、配線１４の他端は出力線１２において中途部となる位置である接続点４６に接続される。
【００２８】
出力サンプリングキャパシタ２３は、オペアンプ１０から出力される電圧をサンプリングする、すなわちオペアンプ１０から出力される電圧に対応する電荷を蓄えるものであり、通常はコンデンサ等で構成される。
出力サンプリングキャパシタ２３の一端は入力サンプリングキャパシタ２１に接続され、出力サンプリングキャパシタ２３の他端は前記転送キャパシタに接続される。
より詳細には、出力サンプリングキャパシタ２３は配線１５の中途部に設けられ、配線１５の一端は入力線１１における回路入力端子１１ａと入力サンプリングキャパシタ２１との間となる位置である接続点４１に接続されるとともに、配線１５の他端は出力線１２における転送キャパシタ２２の接続部（接続点４６）と回路出力端子１２ａとの間となる位置である接続点４７に接続される。
【００２９】
第一スイッチ３１は、入力線１１において回路入力端子１１ａと入力サンプリングキャパシタ２１との間に設けられるスイッチである。
より詳細には、第一スイッチ３１は、入力線１１において回路入力端子１１ａと接続点４１との間に設けられる。
【００３０】
第二スイッチ３２は、入力サンプリングキャパシタ２１と入力線１１における転送キャパシタ２２の接続部（接続点４３）との間に設けられるスイッチである。
【００３１】
第三スイッチ３３は、転送キャパシタ２２と並列に設けられるスイッチである。
より詳細には、第三スイッチ３３は配線１６の中途部に設けられ、配線１６の一端は配線１４において転送キャパシタ２２と接続点４３との間となる位置である接続点４４に接続され、配線１６の他端は配線１４において転送キャパシタ２２と接続点４６との間となる位置である接続点４５に接続される。
【００３２】
第四スイッチ３４は、出力線１２における転送キャパシタ２２の接続部（接続点４６）と出力サンプリングキャパシタ２３の接続部（接続点４７）との間に設けられるスイッチである。
【００３３】
第五スイッチ３５は、出力線１２における出力サンプリングキャパシタ２３の接続部（接続点４７）と回路出力端子１２ａとの間に設けられるスイッチである。
【００３４】
第六スイッチ３６は、入力線１１における第一スイッチ３１と入力サンプリングキャパシタ２１との間の部分（接続点４１）と、出力サンプリングキャパシタ２３との間に設けられるスイッチである。
より詳細には、第六スイッチ３６は配線１５の中途部に設けられ、配線１５の一端は接続点４１に接続されるとともに、配線１５の他端は接続点４７に接続される。
【００３５】
第七スイッチ３７は、入力線１１における入力サンプリングキャパシタ２１と第二スイッチ３２との間の部分（接続点４２）と、グラウンドとの間に設けられるスイッチである。
より詳細には、第七スイッチ３７は配線１７の中途部に設けられ、配線１７の一端は接続点４２に接続されるとともに、配線１７の他端はグラウンドに接続される。
【００３６】
第八スイッチ３８は、出力サンプリングキャパシタ２３の入力線側とグラウンドとの間に設けられるスイッチである。
より詳細には、第八スイッチ３８は配線１８の中途部に設けられ、配線１８の一端は配線１５において第六スイッチ３６と出力サンプリングキャパシタ２３との間となる位置である接続点４８に接続されるとともに、配線１８の他端はグラウンドに接続される。
【００３７】
なお、本実施例の入力線１１、出力線１２、配線１３・配線１４・配線１５・配線１６・配線１７・配線１８は通常、絶縁体（樹脂等）により被覆された銅線等のケーブルからなるが、本発明に係る入力線、出力線および配線群はこれに限定されず、基板上にプリントされたものや、半導体素子内に形成された回路等、導通可能なものであれば他の構成でも良い。
また、本実施例では、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６、第七スイッチ３７、および第八スイッチ３８がＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）やバイポーラ型トランジスタ等のスイッチング素子からなる構成としたが、本発明に係る第一スイッチ、第二スイッチ、第三スイッチ、第四スイッチ、第五スイッチ、第六スイッチ、第七スイッチ、第八スイッチはこれに限定されず、これらのスイッチが接続される配線等の導通および遮断の切り替えが可能であれば他の構成でも良い。
【００３８】
以下では、図１乃至図３を用いて、スイッチトキャパシタアンプ回路１の動作について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６、第七スイッチ３７、および第八スイッチ３８を協動的に切り替えることにより、第一フェーズ→第二フェーズ→第三フェーズ→第一フェーズ→第二フェーズ→第三フェーズ→第一フェーズ・・・の順にスイッチトキャパシタアンプ回路１の状態が切り替わる。
【００３９】
以下では第一フェーズ（φ１）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を閉じ、第二スイッチ３２を開き、第三スイッチ３３を閉じ、第四スイッチ３４を開き、第五スイッチ３５を開き、第六スイッチ３６を開き、第七スイッチ３７を閉じ、第八スイッチ３８を閉じることにより、図３に示す第三フェーズから図１に示す第一フェーズに切り替わる。
【００４０】
第一フェーズにおいては、入力線１１から入力された入力電圧に対応する電荷が入力サンプリングキャパシタ２１に蓄えられる。すなわち、入力電圧が入力サンプリングキャパシタ２１にサンプリングされる。
入力電圧をＶｉｎ、入力サンプリングキャパシタ２１の静電容量をＣ１、第一フェーズにおいて入力サンプリングキャパシタ２１に蓄えられる電荷をＱ１とすると、これらの間には以下の数１の関係が成立する。
【００４１】
【数１】
2007151024.tif 000003
【００４２】
第一フェーズに切り替わってから所定の時間経過後、第二フェーズに切り替わる。
【００４３】
以下では第二フェーズ（φ２）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を開き、第二スイッチ３２を閉じ、第三スイッチ３３を開き、第四スイッチ３４を閉じ、第五スイッチ３５を開き（第一フェーズからそのままの状態を維持し）、第六スイッチ３６を閉じ、第七スイッチ３７を開き、第八スイッチ３８を閉じる（第一フェーズからそのままの状態を維持する）ことにより、図１に示す第一フェーズから図２に示す第二フェーズに切り替わる。
【００４４】
第二フェーズにおいては、第二スイッチ３２を閉じ、第三スイッチ３３および第七スイッチ３７を開くことにより、入力サンプリングキャパシタ２１に蓄えられた電荷Ｑ１が転送キャパシタ２２に転送され、オペアンプ１０に入力される入力電圧が保持（ホールド）される。
従って、第二フェーズにおける転送キャパシタ２２の電圧をＶ２（φ２）、転送キャパシタ２２の静電容量をＣ２とすると、以下の数２が成立する。
【００４５】
【数２】
2007151024.tif 000004
【００４６】
また、第二フェーズにおいては、入力サンプリングキャパシタ２１には、オペアンプ１０のゲイン誤差に起因する電荷Ｑｇｅｒｒが残留する。
従って、第二フェーズにおける入力サンプリングキャパシタ２１の電圧をＶ１（φ２）とすると、以下の数３が成立する。
【００４７】
【数３】
2007151024.tif 000005
【００４８】
第二フェーズにおいては、転送キャパシタ２２の出力線１２側の端子と出力サンプリングキャパシタ２３の出力線１２側の端子とが同電位となる。従って、第二フェーズにおける出力サンプリングキャパシタ２３の電圧をＶ３（φ２）、第二フェーズにおける出力サンプリングキャパシタ２３の電荷をＱ３（φ２）とすると、以下の数４が成立する。
【００４９】
【数４】
2007151024.tif 000006
【００５０】
数４より、出力サンプリングキャパシタ２３にサンプリングされる電圧Ｖ３（φ２）は、入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒに対応する電圧Ｖ１（φ２）の分だけ誤差を含んでいることになる。
【００５１】
第二フェーズに切り替わってから所定の時間経過後、第三フェーズに切り替わる。
【００５２】
以下では第三フェーズ（φ３）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を開き（第二フェーズからそのままの状態を維持し）、第二スイッチ３２を開き、第三スイッチ３３を開き（第二フェーズからそのままの状態を維持し）、第四スイッチ３４を開き、第五スイッチ３５を閉じ、第六スイッチ３６を閉じ（第二フェーズからそのままの状態を維持し）、第七スイッチ３７を閉じ、第八スイッチ３８を開くことにより、図２に示す第二フェーズから図３に示す第三フェーズに切り替わる。
【００５３】
第三フェーズにおいては、第二スイッチ３２、第四スイッチ３４および第八スイッチ３８を開き、第五スイッチ３５、第六スイッチ３６および第七スイッチ３７を開くことにより、グラウンドから互いに直列に接続された入力サンプリングキャパシタ２１および出力サンプリングキャパシタ２３を経て出力線１２に至る回路が形成される。
その結果、入力サンプリングキャパシタ２１に残留していた電荷Ｑｇｅｒｒが出力サンプリングキャパシタ２３に移動する。このことは、出力サンプリングキャパシタ２３に蓄えられていた電荷Ｑ３（φ２）を入力サンプリングキャパシタ２１に残留していた電荷Ｑｇｅｒｒを用いて補正することを意味し、ひいては出力線１２から外部に出力される出力電圧Ｖｏｕｔを補正することを意味する。
第三フェーズにおいて出力サンプリングキャパシタ２３に蓄えられる電荷、すなわち、出力サンプリングキャパシタ２３の補正後の電荷Ｑ３（φ３）は、以下の数５で表される。
【００５４】
【数５】
2007151024.tif 000007
【００５５】
第三フェーズにおいては、入力サンプリングキャパシタ２１に生じる電圧Ｖ１（φ３）と出力サンプリングキャパシタ２３に生じる電圧Ｖ３（φ３）の和が出力電圧Ｖｏｕｔとして出力されることとなる。出力電圧Ｖｏｕｔは以下の数６で表される。
【００５６】
【数６】
2007151024.tif 000008
【００５７】
従って、スイッチトキャパシタアンプ回路１に入力される入力電圧Ｖｉｎとスイッチトキャパシタアンプ回路１から出力される出力電圧Ｖｏｕｔとの間には、上記数１乃至数６を用いて以下の数７の関係が成立する。
【００５８】
【数７】
2007151024.tif 000009
【００５９】
上記数７から、入力サンプリングキャパシタ２１の静電容量Ｃ１と出力サンプリングキャパシタ２３の静電容量Ｃ３を同じ大きさとする（Ｃ１＝Ｃ３）ことにより、オペアンプ１０のゲインの値の大小に関わらず、ゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度（入力電圧と出力電圧の比）に及ぼす影響を完全に除去することが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
すなわち、入力サンプリングキャパシタ２１の静電容量Ｃ１と出力サンプリングキャパシタ２３の静電容量Ｃ３を同じ大きさとする（Ｃ１＝Ｃ３）ことにより、ゲインの大きなオペアンプを用いなくとも、ゲイン誤差がスイッチトキャパシタアンプ回路１の変換精度（入力電圧と出力電圧の比）に及ぼす影響を完全に除去することが可能である。
なお、Ｃ１≠Ｃ３の場合でも、Ｃ１およびＣ３が互いに近い値である場合（Ｃ１≒Ｃ３）には、電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度（入力電圧と出力電圧の比）に及ぼす影響を十分に小さくすることが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【００６０】
本実施例では、入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２３とを接続する配線（入力線１１のうち接続点４１から入力サンプリングキャパシタ２１との接点までの部分、配線１５および出力線１２のうち接続点４７から出力サンプリングキャパシタ２３との接点までの部分）および配線１５の中途部に設けられる第六スイッチ３６とを合わせたものが、本発明に係る補正手段の実施の一形態に相当し、第六スイッチ３６が閉じられると入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２３とが接続され、スイッチトキャパシタアンプ回路のゲイン誤差を補正することができる。
【００６１】
以下では、図４および図５を用いて従来のスイッチトキャパシタアンプ回路１０１および本発明に係るスイッチトキャパシタアンプ回路１を用いてアルゴリズミックＡＤ変換器を構成した場合における変換精度への影響について説明する。
図４に示す如く、アルゴリズミックＡＤ変換器１００１は、サンプルホールド用アンプ１１００、二倍アンプ１２００、比較器１３００を具備する。アルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器（１６ｂｉｔの変換精度が要求される変換器）と仮定する。
サンプルホールド用アンプ１１００として従来のスイッチトキャパシタアンプ回路１０１を用いた場合には、アルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器とするためにはオペアンプ１１０のゲインを約３１６万倍としなければならない。
一方、サンプルホールド用アンプ１１００として本発明に係るスイッチトキャパシタアンプ回路１を用いた場合には、オペアンプ１０のゲインに関わらずアルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器とすることが可能である。
【００６２】
以上の如く、スイッチトキャパシタアンプ回路１は、
入力される入力電圧を増幅して出力電圧として出力するオペアンプ１０と、
オペアンプ１０に入力される入力電圧をサンプリングする入力サンプリングキャパシタ２１と、
オペアンプ１０から出力される電圧をサンプリングする出力サンプリングキャパシタ２３と、
第六スイッチ３６を有し、第六スイッチ３６が閉じられると入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２３とが接続される補正手段と、
を具備するものである。
このように構成することにより、オペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度、すなわち入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの比に及ぼす影響を十分に小さくすることが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
また、ゲインが大きいオペアンプを用いる必要が無いので、スイッチトキャパシタアンプ回路の製造コストの削減が可能であり経済性に優れるとともに、簡素化、集積化（小面積化）を可能とする。
さらに、動作の各局面（フェーズ）において電荷を蓄えるのがいずれもキャパシタ（入力サンプリングキャパシタ２１、転送キャパシタ２２および出力サンプリングキャパシタ２３）であるため、スイッチトキャパシタアンプ回路の動作速度が速く高速性に優れる。
【００６３】
また、スイッチトキャパシタアンプ回路１は、
オペアンプ１０に並列に設けられ、入力サンプリングキャパシタ２１によりサンプリングされた入力電圧に対応する電荷が入力サンプリングキャパシタ２１から転送される転送キャパシタ２２を具備し、
出力サンプリングキャパシタ２３は、
一端が入力サンプリングキャパシタ２１に接続されるとともに他端が転送キャパシタ２２に接続されるものである。
このように構成することにより、オペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度、すなわち入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの比に及ぼす影響を十分に小さくすることが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
また、ゲインが大きいオペアンプを用いる必要が無いので、スイッチトキャパシタアンプ回路の製造コストの削減が可能であり経済性に優れるとともに、簡素化、集積化（小面積化）を可能とする。
さらに、動作の各局面（フェーズ）において電荷を蓄えるのがいずれもキャパシタ（入力サンプリングキャパシタ２１、転送キャパシタ２２および出力サンプリングキャパシタ２３）であるため、スイッチトキャパシタアンプ回路の動作速度が速く高速性に優れる。
【００６４】
また、スイッチトキャパシタアンプ回路１は、
入力線１１において回路入力端子１１ａと入力サンプリングキャパシタ２１との間に設けられる（より詳細には、入力線１１において回路入力端子１１ａと接続点４１との間に設けられる）第一スイッチ３１と、
入力サンプリングキャパシタ２１と入力線１１における転送キャパシタ２２の接続部（接続点４３）との間に設けられる第二スイッチ３２と、
転送キャパシタ２２と並列に設けられる第三スイッチ３３と、
出力線１２における転送キャパシタ２２の接続部（接続点４６）と出力サンプリングキャパシタ２３の接続部（接続点４７）との間に設けられる第四スイッチ３４と、
出力線１２における出力サンプリングキャパシタ２３の接続部（接続点４７）と回路出力端子１２ａとの間に設けられる第五スイッチ３５と、
入力線１１における第一スイッチ３１と入力サンプリングキャパシタ２１との間の部分（接続点４１）と、出力サンプリングキャパシタ２３との間に設けられる第六スイッチ３６と、
入力線１１における入力サンプリングキャパシタ２１と第二スイッチ３２との間の部分（接続点４２）と、グラウンドとの間に設けられる第七スイッチ３７と、
出力サンプリングキャパシタ２３の入力線側とグラウンドとの間に設けられる第八スイッチ３８と、
を具備し、
オペアンプ１０は、
入力電圧を入力するための入力線１１に接続される反転入力端子１０ａ、グラウンドに接続される非反転入力端子１０ｂ、および出力電圧を出力するための出力線１２に接続される出力端子１０ｃを有するオペアンプであり、
入力線１１において反転入力端子１０ａに接続されない方の端部を回路入力端子１１ａとするとともに、出力線１２において出力端子１０ｃに接続されない方の端部を回路出力端子１２ａとし、
入力サンプリングキャパシタ２１は、
入力線１１の中途部に設けられ、
転送キャパシタ２２は、
一端が入力サンプリングキャパシタ２１とオペアンプ１０の反転入力端子１０ａとの間（接続点４３）に接続されるとともに、他端が出力線１２の中途部に接続され、
出力サンプリングキャパシタ２３は、
一端が回路入力端子１１ａと入力サンプリングキャパシタ２１との間（接続点４１）に接続されるとともに、他端が出力線１２における転送キャパシタ２２の接続部（接続点４６）と回路出力端子１２ａとの間に接続され、
前記補正手段は、
入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２３とを接続する配線（入力線１１のうち接続点４１から入力サンプリングキャパシタ２１との接点までの部分、配線１５および出力線１２のうち接続点４７から出力サンプリングキャパシタ２３との接点までの部分）および配線１５の中途部に設けられる第六スイッチ３６とを合わせたものからなり、
第一スイッチ３１を閉じ、第二スイッチ３２を開き、第三スイッチ３３を閉じ、第四スイッチ３４を開き、第五スイッチ３５を開き、第六スイッチ３６を開き、第七スイッチ３７を閉じ、第八スイッチ３８を閉じることにより、入力線１１から入力された入力電圧に対応する電荷を入力サンプリングキャパシタ２１に蓄える第一フェーズ（φ１）と、
第一スイッチ３１を開き、第二スイッチ３２を閉じ、第三スイッチ３３を開き、第四スイッチ３４を閉じ、第五スイッチ３５を開き、第六スイッチ３６を閉じ、第七スイッチ３７を開き、第八スイッチ３８を閉じることにより、入力サンプリングキャパシタ２１に蓄えられた電荷を転送キャパシタ２２に転送し、入力サンプリングキャパシタ２１に残留する電荷により入力サンプリングキャパシタ２１に生ずる電圧および転送キャパシタ２２に転送された電荷により転送キャパシタ２２に生ずる電圧を合わせた電圧に対応する電荷を出力サンプリングキャパシタ２３に蓄える第二フェーズ（φ２）と、
第一スイッチ３１を開き、第二スイッチ３２を開き、第三スイッチ３３を開き、第四スイッチ３４を開き、第五スイッチ３５を閉じ、第六スイッチ３６を閉じ、第七スイッチ３７を閉じ、第八スイッチ３８を開くことにより、第二フェーズ（φ２）において出力サンプリングキャパシタ２３に蓄えられた電荷を入力サンプリングキャパシタ２１に残留する電荷で補正し、出力サンプリングキャパシタ２３に蓄えられた補正後の電荷に対応する電圧を出力電圧として出力線１２に出力する第三フェーズ（φ３）と、
に順に切り替わるものである。
このように構成することにより、オペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度、すなわち入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの比に及ぼす影響を十分に小さくすることが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
また、ゲインが大きいオペアンプを用いる必要が無いので、スイッチトキャパシタアンプ回路の製造コストの削減が可能であり経済性に優れるとともに、簡素化、集積化（小面積化）を可能とする。
さらに、動作の各局面（フェーズ）において電荷を蓄えるのがいずれもキャパシタ（入力サンプリングキャパシタ２１、転送キャパシタ２２および出力サンプリングキャパシタ２３）であるため、スイッチトキャパシタアンプ回路の動作速度が速く高速性に優れる。
【００６５】
また、本発明に係るスイッチトキャパシタアンプ回路のゲイン誤差補正方法の実施の一形態は、
オペアンプ１０に入力される入力電圧をサンプリングする入力サンプリングキャパシタ２１と、オペアンプ１０から出力される電圧をサンプリングする出力サンプリングキャパシタ２３と、の間に第六スイッチ３６を有する補正手段を設け、
該補正手段の第六スイッチ３６を閉じて入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２３とを接続するものである。
このように構成することにより、オペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒがスイッチトキャパシタアンプ回路１の変換精度、すなわち入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの比に及ぼす影響を十分に小さくすることが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
また、ゲインが大きいオペアンプを用いる必要が無いので、スイッチトキャパシタアンプ回路の製造コストの削減が可能であり経済性に優れるとともに、簡素化、集積化（小面積化）を可能とする。
さらに、動作の各局面（フェーズ）において電荷を蓄えるのがいずれもキャパシタ（入力サンプリングキャパシタ２１、転送キャパシタ２２および出力サンプリングキャパシタ２３）であるため、スイッチトキャパシタアンプ回路の動作速度が速く高速性に優れる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係るスイッチトキャパシタアンプ回路の第一フェーズを示す図。
【図２】本発明に係るスイッチトキャパシタアンプ回路の第二フェーズを示す図。
【図３】本発明に係るスイッチトキャパシタアンプ回路の第三フェーズを示す図。
【図４】アルゴリズミックＡＤ変換器を示す図。
【図５】従来および本発明に係るスイッチトキャパシタアンプ回路の変換精度を示す図。
【図６】従来のスイッチトキャパシタアンプ回路の一実施例のサンプリングフェーズを示す図。
【図７】従来のスイッチトキャパシタアンプ回路の一実施例のホールディングフェーズを示す図。
【図８】従来のスイッチトキャパシタアンプ回路の別実施例のサンプリングフェーズを示す図。
【図９】従来のスイッチトキャパシタアンプ回路の別実施例のホールディングフェーズを示す図。
【符号の説明】
【００６７】
１    スイッチトキャパシタアンプ回路
１０  オペアンプ
２１  入力サンプリングキャパシタ
２２  転送キャパシタ
２３  出力サンプリングキャパシタ
【図１】
2007151024.tif 000010
【図２】
2007151024.tif 000011
【図３】
2007151024.tif 000012
【図４】
2007151024.tif 000013
【図５】
2007151024.tif 000014
【図６】
2007151024.tif 000015
【図７】
2007151024.tif 000016
【図８】
2007151024.tif 000017
【図９】
2007151024.tif 000018