(57)【要約】【課題】半導体装置の小型化、信号伝播速度のロスを防止すると共に、オーバーヘッドの増大防止を図った半導体装置を提供すること。【解決手段】一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ２２（メモリ集合体）の各々の小メモリ２３を独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路（ＢＩＳＴ回路２４やリタンダシー回路２５）を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。【選択図】図３
2007157182.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのチップと、
前記一つのチップに配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、及び前記メモリ集合体を共通して制御する制御回路を有する記憶装置チップと、
を具備した特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置は、ムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなる。
【０００３】
そして、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。
【０００４】
しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になる。リークの増加・基盤ノイズ等の問題が発生する。
【０００５】
また、メモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェス回路・アナログ回路・高耐圧回路等は微細化することが難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場における製品寿命の短命化から考えても致命的である。
【０００６】
このように考えていくと、特に、設計ルールが、９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化をするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップ又は異種のチップを１つのパッケージに収納することで、上記の問題を回避したＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。
【０００７】
このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体集積回路チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
【０００８】
さらに、別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に、半導体集積回路チップ上に、追加配線を施した後に、はんだ、金又は銅のバンプを生成して基板と圧着して、高密度な半導体集積回路チップの実装を可能とする手法がある。
【特許文献１】特開２００４−１３４７１５号公報
【特許文献２】特開２００３−００７９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来技術のように半導体回路を１チップ化する際は、これと共に比較的記憶容量が小さい小メモリを複数混載することが多い。この時、それぞれの小容量のメモリにＢＩＳＴ回路、リタンダシー回路を付与すると、オーバーヘッドが増大し、コストアップに繋がる。この小記憶容量の小メモリは点在しており、その混載スペースが十分必要であったり、信号伝播速度をロスしたりといった問題があった。
【００１０】
従って、本発明は、上記従来の問題点を解決するためになされたもので、半導体装置の小型化、信号伝播速度のロスを防止すると共に、オーバーヘッドの増大防止を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の半導体装置は、
少なくとも一つのチップと、
前記一つのチップ上に配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、及び前記メモリの集合体を共通して制御する制御回路を有する記憶装置チップと、
を具備した特徴としている。
【００１２】
本発明の半導体装置では、一つのチップ上に配設される記憶装置チップを、独立した記憶領域を持つ同一な大きさの複数のメモリを集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ集合体の各々のメモリを独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。
【００１３】
ここで、メモリが、独立した記憶領域を持つ同一の大きさであるとは、記憶容量が同一で、それぞれ独立したアドレス、Ｉ／Ｏ（入出力回路）を持つことを意味する。
【発明の効果】
【００１４】
本発明の半導体装置によれば、半導体装置の小型化、信号伝播速度のロスを防止すると共に、オーバーヘッドの増大防止を図った半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
【００１６】
図１は、実施形態に係る半導体装置を示す概略構成図である。図２は、図１のＡ−Ａ断面図である。図３は、実施形態に係る記憶装置チップのレイアウト構成を示す概念図である。図４は、実施形態に係る記憶装置チップの回路図である。
【００１７】
本実施形態に係る半導体装置１００は、図１及び図２に示すように、配線チップ１０の同一主表面上に、記憶装置チップ２０と、アプリケ−ション・スペシフィック・チップ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｃｈｉｐ：特定用途用理論回路チップ、以下、ＡＳＩＣと称する）３０とがフィリップチップ実装されている。また、記憶装置チップ２０と配線チップ１０との間はアンダーフィル樹脂４１により封止されている。同様に、ＡＳＩＣ３０と配線チップ１０との間にはアンダーフィル樹脂４１により封止されている。なお、配線チップ１０が、「少なくとも一つのチップ」に該当する。
【００１８】
配線チップ１０は、シリコン基板に不図示の複数の金属配線（例えばアルミ線や銅線など）が配されて形成されている。そして、各々の金属配線の一端側及び他端側に、記憶装置チップ２０実装用の接続パッド２１と、ＡＳＩＣ３０実装用の接続パッド３１と、が各々接続され群を成している。
【００１９】
配線チップ１０の接続パッド１１Ａ，１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに対応して、それぞれ格子状に配列されている。無論、配線チップ１０の接続パッド１１Ａ，１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに応じて、千鳥配列でもよいし、それ以外の配列であってもよい。
【００２０】
これら配線チップ１０の接続パッド１１Ａ，１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として８Ｍビットのマルチ・メディア・メモリとＡＳＩＣ３０のバンド幅が最低５１２ビット必要とし、これを実装するためには接続パッド１１Ａ，１１ＢのＸ方向の配列ピッチは２０μｍ必要となる。これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。
【００２１】
また、配線チップ１０の接続パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として８Ｍビットのマルチ・メディア・メモリとＡＳＩＣ３０とを搭載するため、約２０００個設ける。これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。
【００２２】
また、配線チップ１０は、実装する記憶装置チップ２０及びＡＳＩＣ３０と同じシリコン基板を使用するので、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
【００２３】
記憶装置チップ２０は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、図３及び図４に示すように、例えばその記憶容量が８Ｍビットのマルチ・メディア・メモリ２２を搭載している。そして、メモリ２２は独立した記憶領域を持つ小メモリ２３を複数有し、その同一な大きさの複数の小メモリ２３の集合体で構成している。さらに、メモリ２２は、複数の小メモリ２３に対して共通に当該小メモリ２３を制御するためのＢＩＳＴ回路２４（制御回路）及びリタンダシー回路２５（制御回路）を有している。なお、各小メモリ２３は、図示しないが、独立して同一の容量の記憶領域を持ち、それぞれ独立したアドレス、Ｉ／Ｏ（入出力回路）を有している。なお、図４中、リタンダシー回路２５は省略している。
【００２４】
具体的には、例えば、記憶容量１Ｍビットの小メモリ２３を８個アレイ状に配列して一体化させ、さらに各小メモリ２３の共通回路としてＢＩＳＴ回路２４及びリタンダシー回路２５を一体化させて設けて構成している。そして、それぞれの小メモリ２３に独立したメモリ機能を持たせている。なお、記憶装置チップ２０としての記憶容量は、これに限られず、６４Ｍビット以上であっても８Ｍビット未満であってもよい。なお、制御回路としてのＢＩＳＴ回路２４及びリタンダシー回路２５は双方設けてもよいが、いずれか一方でもよい。
【００２５】
小メモリ２３の集合体で構成されたメモリ２２は、小メモリ２３を設計し、それを制御回路と共にアレイ状に配列して一体化させて得る。
【００２６】
記憶装置チップ２０の接続パッド２１は、配線チップ１０の接続パッド１１Ａと同様に格子状に配列されて群を成している。
【００２７】
そして、記憶装置チップ２０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００２８】
ＡＳＩＣ３０は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。
【００２９】
また、ＡＳＩＣ３０としては、これに限られず、例えば、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を含むような汎用のアナログ回路を使うこともできる。
【００３０】
ＡＳＩＣ３０の接続パッド３１は、配線チップ１０の接続パッド１１Ｂと同様に格子状に配列されて群を成している。
【００３１】
そして、ＡＳＩＣ３０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００３２】
記憶装置チップ２０とＡＳＩＣ３０とは、各接続パッド及び配線チップ１０の金属配線（不図示）を介して電気的且つ物理的に接続されている。
【００３３】
ここで、図示しないが、記憶装置チップ２０とＡＳＩＣ３０とは、記憶装置チップ２０の出力回路としてのインターフェイスバッファ回路（例えばインバータ回路）と、ＡＳＩＣ３０の入力回路としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、電気的に接続するように記憶装置チップ２０の接続パッド２１及びＡＳＩＣ３０の接続パッド３１を介して接続している。
【００３４】
一方、記憶装置チップ２０の入力回路としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、ＡＳＩＣ３０の出力回路としてのインターフェイスバッファ回路（例えばインバータ回路）と、電気的に接続するように記憶装置チップ２０の接続パッド２１及びＡＳＩＣ３０の接続パッド３１を介して接続している。
【００３５】
そして、各チップの各入出力回路を介して、記憶装置チップ２０ではメモリセル領域が電気的に接続され、ＡＳＩＣ３０ではロジック回路が電気的に接続されている。
【００３６】
このようにして、記憶装置チップ２０の接続パッド２１とＡＳＩＣ３０の接続パッド３１とを接続することで、バス・ライン接続が図られる。
【００３７】
以上説明した本実施形態に係る半導体装置では、一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。
【００３８】
以上説明した本実施形態に係る半導体装置では、一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ２２（メモリ集合体）の各々の小メモリ２３を独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路（ＢＩＳＴ回路２４やリタンダシー回路２５）を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。
【００３９】
加えて、オーバーヘッドを少なくなることで、結果、半導体装置の小型化も図れる。また、例えば、ＳＯＣ（シリコン・オン・チップ）などようにメモリが混載されている場合に比べ、メモリに対する伝送路が単純化可能であり、伝播速度のロスも防止可能となる。
【００４０】
なお、本実施形態に係る半導体装置ででは、記憶装置チップ２０及びＡＳＩＣ３０が配線チップ１０の同一主面上に実装した形態を説明したが、これに限られず、記憶装置チップ２０及びＡＳＩＣ３０が配線チップの異なる主面上に実装した形態であってもよい。
【００４１】
また、本実施形態に係る半導体装置は、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００４２】
【図１】実施形態に係る半導体装置を示す概略構成図である。
【図２】図１のＡ−Ａ断面図である。
【図３】実施形態に係る記憶装置チップのレイアウト構成を示す概念図である。
【図４】実施形態に係る記憶装置チップの回路図である。
【符号の説明】
【００４３】
１０   配線チップ
１１Ａ，１１Ｂ       接続パッド
２０   記憶装置チップ
２１   接続パッド
２２   マルチ・メディア・メモリ
２３   小メモリ
２４   ＢＩＳＴ回路
２５   リタンダシー回路
３０   ＡＳＩＣ
３１   接続パッド
４０   バンプ
４１   アンダーフィル樹脂
【図１】
2007157182.tif 000003
【図２】
2007157182.tif 000004
【図３】
2007157182.tif 000005
【図４】
2007157182.tif 000006
【手続補正書】
【提出日】平成18年11月13日(2006.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一つのチップと、
前記一つのチップに配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、並びに、前記メモリ集合体を共通して制御するＢＩＳＴ回路及びリタンダシー回路を有する記憶装置チップと、
を具備した特徴とする半導体装置。
【請求項２】
少なくとも一つのチップとして、配線を有する配線チップと、
前記配線チップに配設される前記記憶装置チップと、
前記配線チップに配設され、前記記憶装置チップと前記配線を介して電気的に接続される理論回路チップと、
を具備したことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記目的を達成するために、本発明の半導体装置は、
少なくとも一つのチップと、
前記一つのチップ上に配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、並びに、前記メモリの集合体を共通して制御するＢＩＳＴ回路及びリタンダシー回路を有する記憶装置チップと、
を具備した特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の半導体装置では、一つのチップ上に配設される記憶装置チップを、独立した記憶領域を持つ同一な大きさの複数のメモリを集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ集合体の各々のメモリを独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路（ＢＩＳＴ回路及びリタンダシー回路）を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。
【手続補正書】
【提出日】平成19年2月26日(2007.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一つのチップと、
前記一つのチップに配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、並びに、前記メモリ集合体を共通して制御するＢＩＳＴ回路及びリタンダシー回路を有し、且つバンド幅が５１２ビット以上である記憶装置チップと、
を具備した特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記目的を達成するために、本発明の半導体装置は、
少なくとも一つのチップと、
前記一つのチップ上に配設される記憶装置チップであって、独立した記憶領域を持つ同一の大きさの複数のメモリをアレイ状に配列したメモリ集合体、並びに、前記メモリの集合体を共通して制御するＢＩＳＴ回路及びリタンダシー回路を有し、且つバンド幅が５１２ビット以上である記憶装置チップと、
を具備した特徴としている。