(57)【要約】【課題】              チップ面積に対するダイオード領域の面積の縮小を図ること。【解決手段】          基板１上に形成される絶縁ゲート型トランジスタと、基板１上に形成されるとともに、絶縁ゲート型トランジスタのゲートと端子との間に複数個直列に接続された複数のダイオードＤ１、Ｄ２、Ｄ３を有し、端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備える。ダイオードアレイは、Ｐ型の基板１上に形成されるとともに、ダイオードＤ１、Ｄ２、Ｄ３ごとにカソードとなる複数のＮ型ウェル２ａ、２ｂ、２ｃを有する。Ｎ型ウェル２ａ、２ｂ、２ｃ間のそれぞれの間隔Ｓ１、Ｓ２は異なる。【選択図】            図４
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【特許請求の範囲】
【請求項１】
基板上に形成されるとともに、端子と接続される第１電極を有し、電源ライン又はグランドと接続される第２電極を有し、かつ、第３電極を有するトランジスタと、
前記基板上に形成されるとともに、前記第３電極と前記端子の間、及び、前記第３電極と前記電源ライン又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、
を備え、
前記ダイオードアレイは、第１導電型の基板上に形成されるとともに、前記ダイオードごとに第１導電型と反対でアノード領域又はカソード領域となる複数の第２導電型領域を有し、
隣り合う前記第２導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることを特徴とする半導体装置。
【請求項２】
基板上に形成されるとともに、電源ラインと接続される第１電極を有し、端子又はグランドと接続される第２電極を有し、かつ、第３電極を有するトランジスタと、
前記基板上に形成されるとともに、前記第３電極と前記電源ラインの間、及び、前記第３電極と前記端子又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記電源ラインからのサージ電圧の印加によりブレークダウンするダイオードアレイと、
を備え、
前記ダイオードアレイは、第１導電型の基板上に形成されるとともに、前記ダイオードごとに第１導電型と反対でアノード領域又はカソード領域となる複数の第２導電型領域を有し、
隣り合う前記第２導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることを特徴とする半導体装置。
【請求項３】
隣り合う前記第２導電型領域間のそれぞれの間隔のうち、基板電圧との差の大きい前記第２導電型領域に隣接する間隔ほど広いことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１導電型の前記基板上であって隣り合う前記第２導電型領域の間に第１導電型の絶縁領域が形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記絶縁領域の両隣の前記絶縁領域と前記第２導電型領域の間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記絶縁領域の両隣の前記絶縁領域と前記第２導電型領域の間のそれぞれの間隔のうち、基板電圧との差の大きい前記第２導電型領域に隣接する間隔ほど広いことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記トランジスタは、絶縁ゲート型トランジスタであり、
前記第３電極は、ゲートであることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記トランジスタは、バイポーラ型トランジスタであり、
前記第２電極が前記グランドと接続される場合に、
前記第３電極は、ベースであることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の半導体基板内にトランジスタとクランプ用ダイオードが形成された半導体装置に関し、特に、チップ面積に対するダイオード領域の面積の縮小を図ることができる半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置において、同一の半導体基板（チップ）内にトランジスタとクランプ用ダイオードが形成されたものがある。例えば、絶縁ゲート型トランジスタを有するものとして、チップ内にＬＤＭＯＳＦＥＴが形成されるとともに、ゲート電圧昇圧用ツェナーダイオード群がチップ内において一端をＬＤＭＯＳＦＥＴのゲート端子に接続した状態で形成され、チップに昇圧素子接続用パッドが形成され、ツェナーダイオード群の他端と電気的に接続され、ＩＣチップの外部においてＬＤＭＯＳＦＥＴの高圧側端子に対しツェナーダイオード群と並列状態で接続したボンディングワイヤーが、サージ印加時の寄生インダクタンスとなっているものがある（特許文献１参照）。特許文献１に記載の半導体装置では、ＬＤＭＯＳＦＥＴのソースをＧＮＤにした状態で、ドレイン側（電源側）にサージ電圧を印加した場合、正サージ電圧がクランプ電圧を超えた時にサージ電流がツェナーダイオード群を流れることでゲート端子の電位を上昇させ、ＬＤＭＯＳＦＥＴを動作させてドレインにも電流を流し込むことで、ＬＤＭＯＳＦＥＴをサージから保護している。
【０００３】
また、バイポーラ型トランジスタを有するものとして、半導体基板にコレクタ領域とベース領域とエミッタ領域とを形成すると共に複数個（３個）のダイオードのための３個のアノード領域と３個のカソード領域を設け、３個のダイオードを直列接続し、この直列回路をトランジスタのベース・コレクタ間に接続したものがある（特許文献２参照）。特許文献２に記載の複合半導体素子では、コレクタに印加されたサージ電圧がクランプ電圧を超えた時にサージ電流がダイオードを経由してベースに流れ込むことで、トランジスタを動作させて、トランジスタをサージから保護している。
【０００４】
また、クランプ電圧を上げる手法として、特許文献１、２に示されているように、一般的に、複数のダイオードを直列に接続する手法が用いられる。そして、これらのダイオードは、特許文献２に示されているように、同一の間隔で並べられている。
【０００５】
例えば、図１２を参照すると、絶縁ゲート型トランジスタを有する半導体装置のダイオードアレイでは、Ｐ型シリコン基板１０１にカソードとなるＮ型ウェル１０２ａ、１０２ｂ、１０２ｃが形成され、各Ｎ型ウェル１０２ａ、１０２ｂ、１０２ｃにカソード電極となるＮ＋型拡散領域１０３ａ、１０３ｂ、１０３ｃが形成され、各Ｎ型ウェル１０２ａ、１０２ｂ、１０２ｃにアノードとなるＰ＋型拡散領域１０４ａ、１０４ｂ、１０４ｃが形成され、Ｐ型シリコン基板１０１上にシリコン酸化膜よりなる絶縁膜１０５が形成され、Ｎ＋型拡散領域１０３ａは配線層１０６ａを介してトランジスタのドレイン（図示せず）と電気的に接続され、Ｐ＋型拡散領域１０４ａとＮ＋型拡散領域１０３ｂは配線層１０６ｂを介して電気的に接続され、Ｐ＋型拡散領域１０４ｂとＮ＋型拡散領域１０３ｃは配線層１０６ｃを介して電気的に接続され、Ｐ＋型拡散領域１０４ｃは配線層１０６ｄを介してトランジスタのゲート（図示せず）と電気的に接続されている。隣り合うＮ型ウェル１０２ａ、１０２ｂ、１０２ｃの間の間隔Ｓ１、Ｓ２が一定になっている。
【０００６】
【特許文献１】特開２０００−２６９４３５号公報
【特許文献２】特開平８−２２７９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置のように隣り合うＮ型ウェル１０２ａ、１０２ｂ、１０２ｃの間の間隔が一定であると、チップ面積に対するダイオード領域（ダイオードアレイが配された領域）の面積が増大する。特に、必要なクランプ電圧を上げていくと、Ｎ型ウェル１０２ａ、１０２ｂ、１０２ｃから不純物濃度の薄い方向に伸びる空乏層の広がりが大きくなるため（図１３参照）、空乏層同士が繋がることによるショートを防止するためには、図１４のように隣り合うＮ型ウェル１０２ａ、１０２ｂ、１０２ｃの間の間隔Ｓ１´、Ｓ２´を広くする必要がある。また、図１５および図１６のように隣り合うＮ型ウェル１０２ａ、１０２ｂ、１０２ｃの間にＰ型絶縁領域１０７を設ける場合もＮ型ウェル１０２ａ、１０２ｂ、１０２ｃとＰ型絶縁領域１０７の間の間隔Ｓ１”、Ｓ２”、Ｓ３”を広くする必要がでてくる。そのため、クランプ電圧を上げていくと、ダイオード領域の面積の増大が顕著になる。また、このようなダイオード領域は１つのチップにつき複数配設されるところ、従来の構成のままではダイオード領域の面積が累積的に増大してしまう。
【０００８】
本発明の主な課題は、チップ面積に対するダイオード領域の面積の縮小を図ることである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、基板上に形成されるとともに、端子と接続される第１電極を有し、電源ライン又はグランドと接続される第２電極を有し、かつ、第３電極を有するトランジスタと、前記基板上に形成されるとともに、前記第３電極と前記端子の間、及び、前記第３電極と前記電源ライン又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備え、前記ダイオードアレイは、第１導電型の基板上に形成されるとともに、前記ダイオードごとに第１導電型と反対でアノード領域又はカソード領域となる複数の第２導電型領域を有し、隣り合う前記第２導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることを特徴とする。
【００１０】
本発明の第２の視点においては、半導体装置において、基板上に形成されるとともに、電源ラインと接続される第１電極を有し、端子又はグランドと接続される第２電極を有し、かつ、第３電極を有するトランジスタと、前記基板上に形成されるとともに、前記第３電極と前記電源ラインの間、及び、前記第３電極と前記端子又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記電源ラインからのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備え、前記ダイオードアレイは、第１導電型の基板上に形成されるとともに、前記ダイオードごとに第１導電型と反対でアノード領域又はカソード領域となる複数の第２導電型領域を有し、隣り合う前記第２導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることを特徴とする。
【００１１】
本発明の前記半導体装置において、隣り合う前記第２導電型領域間のそれぞれの間隔のうち、基板電圧との差の大きい前記第２導電型領域に隣接する間隔ほど広いことが好ましい。
【００１２】
本発明の前記半導体装置において、前記第１導電型の前記基板上であって隣り合う前記第２導電型領域の間に第１導電型の絶縁領域が形成されていることが好ましい。
【００１３】
本発明の前記半導体装置において、前記絶縁領域の両隣の前記絶縁領域と前記第２導電型領域の間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なることが好ましい。
【００１４】
本発明の前記半導体装置において、前記絶縁領域の両隣の前記絶縁領域と前記第２導電型領域の間のそれぞれの間隔のうち、基板電圧との差の大きい前記第２導電型領域に隣接する間隔ほど広いことが好ましい。
【発明の効果】
【００１５】
本発明（請求項１−８）によれば、第２導電型領域の周囲に形成される空乏層を考慮して第２導電型領域間の間隔を変えることで、チップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。また、このようなダイオード領域は１つのチップにつき複数配設されるところ、ダイオードアレイ同士の組み合わせによりダイオード領域の面積の縮小化に効果的である。
【００１６】
本発明（請求項３−５）によれば、隣り合う第２導電型領域の間に絶縁領域を設けた構成であっても、従来の構成よりもチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。
【００１７】
本発明（請求項４、５）によれば、絶縁領域の両隣の絶縁領域と第２導電型領域の間のそれぞれの間隔を変えることで、実際にかかる最大電圧に応じて必要な距離を変えられる。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
本発明の実施形態１に係る半導体装置について説明する。まず、本発明の実施形態１に係る半導体装置が適用される回路について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置（絶縁ゲート型）の構成を模式的に示した回路図である。図３は、本発明の実施形態１に係る半導体装置（バイポーラ型）の構成を模式的に示した回路図である。
【００１９】
（絶縁ゲート型）
図１を参照すると、この半導体装置は、端子−内部回路−ＧＮＤ間型であり、絶縁ゲート型トランジスタＴ１と、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と、を有する。絶縁ゲート型トランジスタＴ１のドレインは、端子と電気的に接続されている。絶縁ゲート型トランジスタＴ１のソースは、グランドＧＮＤと電気的に接続されている。ダイオードＤ１、Ｄ２、Ｄ３は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードＤ１、Ｄ２、Ｄ３は、３個に限らず、Ｐ型絶縁領域（図１１の７）がない場合には３個以上あればよく、Ｐ型絶縁領域（図１１の７）がある場合には２個以上あればよい。ダイオードＤ１のカソードは、絶縁ゲート型トランジスタＴ１のドレイン、および端子と電気的に接続されている。ダイオードＤ３のアノードは、絶縁ゲート型トランジスタＴ１のゲート、及びダイオードＤ４のカソードと電気的に接続されている。ダイオードＤ４のカソードは、ダイオードＤ３のアノード、および、絶縁ゲート型トランジスタＴ１のゲートと電気的に接続されている。ダイオードＤ４のアノードは、絶縁ゲート型トランジスタＴ１のソース、およびグランドと電気的に接続されている。なお、図１の変形例として図２のような構成（絶縁ゲート型トランジスタにおいてＰチャネルを使用したＶＤＤ−端子間型）等にする場合もある。
【００２０】
図１の回路において、端子に高電圧が印加され、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の合計の耐圧を超えると、ダイオードＤ１、Ｄ２、Ｄ３を通して、ダイオードＤ４に電流が流れる。これにより、絶縁ゲート型トランジスタＴ１のゲートにバイアスがかかり、絶縁ゲート型トランジスタＴ１のドレインからソースへ導通状態となり、端子からグランドに電流が流れることになる。これにより、端子の電位の更なる上昇を防止することができ、絶縁ゲート型トランジスタＴ１自身の破壊を防止することができる。
【００２１】
（バイポーラ型）
図３を参照すると、この半導体装置は、端子−内部回路−ＧＮＤ間型であり、バイポーラ型トランジスタＴ２と、ダイオードＤ１、Ｄ２、Ｄ３と、抵抗Ｒ１と、を有する。バイポーラ型トランジスタＴ２のコレクタは、端子および内部回路と電気的に接続されている。バイポーラ型トランジスタＴ２のエミッタは、グランドと電気的に接続されている。ダイオードＤ１、Ｄ２、Ｄ３は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードＤ１、Ｄ２、Ｄ３は、３個に限らず、Ｐ型絶縁領域（図１１の７）がない場合には３個以上あればよく、Ｐ型絶縁領域（図１１の７）がある場合には２個以上あればよい。ダイオードＤ１のカソードは、バイポーラ型トランジスタＴ２のコレクタ、端子および内部回路と電気的に接続されている。ダイオードＤ３のアノードは、バイポーラ型トランジスタＴ２のベース、および抵抗Ｒ２と電気的に接続されている。抵抗Ｒ２の一端はダイオードＤ３のアノード、および、バイポーラ型トランジスタＴ２のベースと電気的に接続されている。抵抗Ｒ１の他端は、バイポーラ型トランジスタＴ２のエミッタ、およびグランドと電気的に接続されている。なお、図３の変形例として、図４のような構成（ＶＤＤ−端子−内部回路間型）、図５のような構成（ＶＤＤ−ＧＮＤ間型）、図６のような構成（ＶＤＤ−端子−内部回路間型と端子−内部回路−ＧＮＤ間型を複合したもの）等にする場合もある。
【００２２】
図３の回路において、端子または内部回路に高電圧が印加され、ダイオードＤ１、Ｄ２、Ｄ３の合計の耐圧を超えると、ダイオードＤ１、Ｄ２、Ｄ３を通して、バイポーラ型トランジスタＴ２のベース、および抵抗Ｒ１に電流が流れる。そして、バイポーラ型トランジスタＴ２のベースに電流が流れることにより、バイポーラ型トランジスタＴ２のコレクタからエミッタへ導通状態となり、端子または内部回路からグランドに電流が流れることになる。これにより、端子または内部回路の電位の更なる上昇を防止することができ、内部回路及びバイポーラ型トランジスタＴ２自身を保護することができる。
【００２３】
次に、本発明の実施形態１に係る半導体装置のダイオードアレイについて図面を用いて説明する。図７は、本発明の実施形態１に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。図８は、本発明の実施形態１に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図（図７のＸ−Ｘ´間の断面）である。図９は、本発明の実施形態１に係る半導体装置のダイオードアレイの配列を模式的に示した平面図である。なお、図７および図８のダイオードアレイは、図１および図３のダイオードＤ１、Ｄ２、Ｄ３を組み合わせたものである。ダイオードアレイ以外の構成（トランジスタ等）については、従来のものと同様である。
【００２４】
図７および図８を参照すると、この半導体装置のダイオードアレイでは、Ｐ型シリコン基板１にカソードとなるＮ型ウェル２ａ、２ｂ、２ｃが形成され、各Ｎ型ウェル２ａ、２ｂ、２ｃにカソード電極となるＮ＋型拡散領域３ａ、３ｂ、３ｃが形成され、各Ｎ型ウェル２ａ、２ｂ、２ｃにアノードとなるＰ＋型拡散領域４ａ、４ｂ、４ｃが形成され、Ｐ型シリコン基板１上にシリコン酸化膜よりなる絶縁膜５が形成され、Ｎ＋型拡散領域３ａは配線層６ａを介してトランジスタ（図示せず；図１の絶縁ゲート型ではドレイン、バイポーラ型ではコレクタ）と電気的に接続され、Ｐ＋型拡散領域４ａとＮ＋型拡散領域３ｂは配線層６ｂを介して電気的に接続され、Ｐ＋型拡散領域４ｂとＮ＋型拡散領域３ｃは配線層６ｃを介して電気的に接続され、Ｐ＋型拡散領域４ｃは配線層６ｄを介してトランジスタ（図示せず；図１の絶縁ゲート型ではゲート、バイポーラ型ではベース）と電気的に接続されている。隣り合うＮ型ウェル２ａ、２ｂ、２ｃの間の間隔Ｓ１、Ｓ２が異なっている。
【００２５】
ここで、サージ電圧がかかったときに高電圧がかかる（基板電圧との差の大きい）ダイオードＤ１（図１または図３の端子に近いもの）に隣接する間隔Ｓ１は、低電圧側のダイオードＤ３に隣接する間隔Ｓ２よりも広い。つまり、配線上高電圧がかかるダイオードＤ１ではＮ型ウェル２ａの周囲に形成される空乏層が広がりやすいからであり（図１３参照）、ダイオードＤ２のＮ型ウェル２ｂの周囲に形成される空乏層と繋がらないようにするためである。なお、ダイオードアレイにおいてダイオードが４個以上配される場合は、各Ｎ型ウェル間の間隔が３つ以上存在することになるが、この場合、各間隔がすべて異なる、又は、同じ間隔のものが存在するが少なくとも１つの間隔がその他の間隔と異なっていればよい。
【００２６】
なお、図７および図８では、ＰＮ分離型のデバイスについて示したが、Ｐ型シリコン基板１、Ｎ型ウェル２ａ、２ｂ、２ｃ、Ｎ＋型拡散領域３ａ、３ｂ、３ｃ、Ｐ＋型拡散領域４ａ、４ｂ、４ｃについては、それぞれ反対の導電型としてもよい。反対の導電型とした場合、アノードとカソードの向きが逆になり、トランジスタもアノードとカソードの向きに対応した接続構成となる。
【００２７】
実施形態１によれば、カソード領域（Ｎ型ウェル２ａ、２ｂ、２ｃ）の周囲に形成される空乏層を考慮してカソード領域間の間隔を変えることで、図７に示すようにチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。また、このようなダイオード領域は１つのチップにつき複数配設されるところ、図９のように、ダイオードアレイ同士の組み合わせによりダイオード領域の面積の縮小化に効果的である。
【００２８】
（実施形態２）
本発明の実施形態２に係る半導体装置のダイオードアレイについて図面を用いて説明する。図１０は、本発明の実施形態２に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。図１１は、本発明の実施形態２に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図（図１０のＹ−Ｙ´間の断面）である。なお、図１０および図１１のダイオードアレイは、図１および図３のダイオードＤ１、Ｄ２、Ｄ３の組み合わせたものである。ダイオードアレイ以外の構成（トランジスタ等）については、従来のものと同様である。
【００２９】
実施形態２に係る半導体装置のダイオードアレイでは、複数個（２個以上）直列に接続されたダイオードＤ１、Ｄ２、Ｄ３の間（隣り合うＮ型ウェル２ａ、２ｂ、２ｃの間）にＰ型絶縁領域７を設けた点が実施形態１と異なる。Ｐ型絶縁領域７は、クランプ電圧が高い場合にダイオードＤ１、Ｄ２、Ｄ３のＮ型ウェル２ａ、２ｂ、２ｃの周囲に形成される空乏層の大きさを考慮して配される。すなわち、ダイオードＤ１、Ｄ２、Ｄ３のＮ型ウェル２ａ、２ｂ、２ｃとＰ型絶縁領域７の耐圧は、その距離に依存して決まっている。ダイオードＤ１、Ｄ２、Ｄ３のＮ型ウェル２ａ、２ｂ、２ｃとＰ型絶縁領域７間の必要耐圧は、クランプ動作時にかかる耐圧以上あればよく、低圧側に行くほど低くなる。そのため、Ｎ型ウェル２ａとＰ型絶縁領域７間の間隔Ｌ１、Ｎ型ウェル２ｂとＰ型絶縁領域７間の間隔Ｌ２、Ｎ型ウェル２ｃとＰ型絶縁領域７間の間隔Ｌ３はそれぞれ異なる。図１０および図１１では、配線上高電圧がかかるＮ型ウェル２ａとＰ型絶縁領域７間の間隔Ｌ１はＮ型ウェル２ｂとＰ型絶縁領域７間の間隔Ｌ２よりも大きく、Ｎ型ウェル２ｂとＰ型絶縁領域７間の間隔Ｌ２は低電圧側のＮ型ウェル２ｃとＰ型絶縁領域７間の間隔Ｌ３よりも大きく構成されている。
【００３０】
実施形態２によれば、Ｐ型絶縁領域７の両隣のＰ型絶縁領域７とＮ型ウェル２ａ、２ｂの間のそれぞれの間隔（Ｐ型絶縁領域７の両隣のＰ型絶縁領域７とＮ型ウェル２ｂ、２ｃの間のそれぞれの間隔）を変えることで、実際にかかる最大電圧に応じて必要な距離を変えられる。また、Ｎ型ウェル２ａ、２ｂ、２ｃの間にＰ型絶縁領域７を設けた構成であっても、従来の構成よりもチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１に係る半導体装置（絶縁ゲート型）の構成を模式的に示した回路図である。
【図２】本発明の実施形態１に係る半導体装置（絶縁ゲート型）の変形例の構成を模式的に示した回路図である。
【図３】本発明の実施形態１に係る半導体装置（バイポーラ型）の構成を模式的に示した回路図である。
【図４】本発明の実施形態１に係る半導体装置（バイポーラ型）の第１の変形例の構成を模式的に示した回路図である。
【図５】本発明の実施形態１に係る半導体装置（バイポーラ型）の第２の変形例の構成を模式的に示した回路図である。
【図６】本発明の実施形態１に係る半導体装置（バイポーラ型）の第３の変形例の構成を模式的に示した回路図である。
【図７】本発明の実施形態１に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。
【図８】本発明の実施形態１に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図（図７のＸ−Ｘ´間の断面）である。
【図９】本発明の実施形態１に係る半導体装置のダイオードアレイの配列を模式的に示した平面図である。
【図１０】本発明の実施形態２に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。
【図１１】本発明の実施形態２に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図（図１０のＹ−Ｙ´間の断面）である。
【図１２】従来例１に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図である。
【図１３】従来例１に係る半導体装置のダイオードアレイに形成される空乏層の広がりを説明するための模式図である。
【図１４】従来例２に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図である。
【図１５】従来例３に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。
【図１６】従来例３に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図（図１５のＺ−Ｚ´間の断面）である。
【符号の説明】
【００３２】
１  Ｐ型シリコン基板（基板）
２ａ、２ｂ、２ｃ  Ｎ型ウェル（第２導電型領域）
３ａ、３ｂ、３ｃ  Ｎ＋型拡散領域
４ａ、４ｂ、４ｃ  Ｐ＋型拡散領域
５  絶縁膜
６ａ、６ｂ、６ｃ、６ｄ  配線層
７  Ｐ型絶縁領域
１０１  Ｐ型シリコン基板
１０２ａ、１０２ｂ、１０２ｃ  Ｎ型ウェル
１０３ａ、１０３ｂ、１０３ｃ  Ｎ＋型拡散領域
１０４ａ、１０４ｂ、１０４ｃ  Ｐ＋型拡散領域
１０５  絶縁膜
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ  配線層
１０７  Ｐ型絶縁領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007049012.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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