(57)【要約】【課題】  接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。【解決手段】  半導体層を有する基板１上に、金属酸化物からなるライナ膜２６と絶縁膜２２からなる層間絶縁膜２０を形成する。次に、絶縁膜２２上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン２３を形成する。そして、マスクパターン２３をエッチングマスクとして絶縁膜２２をエッチング除去し、ライナ膜２６を露出させる。この後、露出したライナ膜２６を真空中でエッチング除去し、半導体基板１を露出させ、当該真空中で連続して、露出した半導体基板１上に導電膜を形成することでコンタクト構造を形成する。【選択図】  図２
2007012823.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトホールを備えた半導体装置の製造方法において、
半導体層を有する基板上に、金属酸化物からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、コンタクトホール形成位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして前記第２の絶縁膜をエッチング除去し、前記第１の絶縁膜を露出させる工程と、
真空中で、前記露出した第１の絶縁膜をエッチング除去し、下地層を露出させる工程と、
前記下地層露出工程と連続して、露出した下地層上に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた積層膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜の膜厚が１０ｎｍ以下である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記金属酸化物が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも１の金属を含有する酸化物である請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記下地層が、ニッケルシリサイドである請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
表面部に半導体層を有する基板と、
前記半導体層上に形成された金属酸化物からなる第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜とに一体に形成されたコンタクトホールと、
前記コンタクトホール内に形成された導電膜と、
を備えたことを特徴とする半導体装置。
【請求項７】
前記第２の絶縁膜が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた請求項６に記載の半導体装置。
【請求項８】
前記第１の絶縁膜の膜厚が１０ｎｍ以下である請求項６または７に記載の半導体装置。
【請求項９】
前記金属酸化物が、アルミニウム、ハフニウム、及び、ジルコニウムから選択される少なくとも１の金属を含有する酸化物である請求項６から８のいずれかに記載の半導体装置。
【請求項１０】
前記コンタクトホールが、ニッケルシリサイド上に形成された請求項６から９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、異なる配線層間を電気的に接続するコンタクトを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化や動作速度の高速化に対応するため、半導体基板に形成される素子の微細化や高集積化が進められている。このため、例えば、半導体基板に形成されたトランジスタのソース領域やドレイン領域等の不純物拡散層（以下、単に拡散層という。）と、半導体基板上に層間絶縁膜を介して設けられた配線層とを電気的に接続するコンタクト等に、ボーダレス構造が採用されている（例えば、特許文献１参照。）。
【０００３】
図４は、このような従来のコンタクト構造を示す断面図であり、図５は、従来のコンタクト構造の形成工程を示す工程断面図である。なお、図４及び図５は、半導体基板に形成された拡散層と電気的に接続するコンタクトを示している。また、図４及び図５では、低抵抗化のために、拡散層の表面部に金属シリサイドが形成されている。
【０００４】
図４に示すように、この種のコンタクトが形成される層間絶縁膜２０は、最下層にエッチングストッパとして機能する薄いライナ膜２１を備える。層間絶縁膜２０にコンタクトホールを形成するエッチング工程では、ライナ膜２１の表面において一旦エッチングが自動的に停止され、その後、ライナ膜２１のエッチングが行われる。本構成によれば、コンタクトホール２４の底部に金属シリサイド層１６を露出させる際に、薄いライナ層２１のエッチングを行うだけでよいため、半導体基板１に過度のオーバエッチングが生じることがない。このため、半導体基板１の表面に、エッチングより凹部が形成されることが抑制される。
【０００５】
したがって、コンタクトホール２４が、金属シリサイド層１６に隣接する素子分離酸化膜２と重なる状態で形成される場合であっても、金属シリサイド層１６や素子分離酸化膜２に凹部が形成されない。すなわち、コンタクトプラグ３１の底部と、拡散層１５の底部であるｐｎ接合との間隔が狭まることがなく、当該ｐｎ接合を介して流れる電流（以下、接合リークという。）が増大してトランジスタ１００の特性が低下することがない。このため、コンタクトホール２４を形成する際の位置合わせマージンをより小さくすることが可能となる。
【０００６】
以下、上記コンタクトの形成工程をより詳細に説明する。まず、コンタクトの形成に先立って半導体基板１に形成されるトランジスタ１００の製造工程を、図５（ａ）に基づいて簡単に説明する。
【０００７】
まず、ＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法等により素子分離酸化膜２が形成された半導体基板１の表面に、公知の微細加工技術により、シリコン酸化膜等からなるゲート絶縁膜１１と、ポリシリコン等からなるゲート電極１２が形成される。次に、ゲート電極１２をマスクとしたイオン注入によりゲート電極１２の両側の半導体基板１に不純物が導入され、エクステンション領域１３が形成される。
【０００８】
続いて、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等を材料としたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法等により成膜された酸化膜に異方性ドライエッチングを行うことで、ゲート電極１２の両側部にサイドウォール１４が形成される。当該サイドウォール１４及びゲート電極１２をマスクとして半導体基板１に不純物がイオン注入され、ゲート電極１２の両側に拡散層１５が形成される。そして、半導体基板１の全面に、コバルトやチタン等の高融点金属膜が成膜された後、熱処理が実施され、高融点金属膜と半導体基板１とが接触する領域、並びに、高融点金属膜とゲート電極１２であるポリシリコンとが接触する領域に、金属シリサイド層１６が形成される。この後、未反応の高融点金属膜がウエットエッチングにより除去され、トランジスタ１００が完成する。
【０００９】
コンタクトの形成工程では、図５（ａ）に示すように、上述のようにしてトランジスタ１００が形成された半導体基板１上に、まず、シリコン窒化膜やシリコン酸窒化膜からなるライナ膜２１、及びＢＰＳＧ（Boro-Phospho Silicate Glass）やＰＳＧ（Phospho Silicate Glass）等からなる絶縁膜２２が順に成膜される。次に、絶縁膜２２の表面が、ＣＭＰ（Chemical Mechanical Polishing）法等により平坦化された後、コンタクトホール２４の形成位置に開口部を有するレジストパターン２３がフォトリソグラフィにより形成される。ここで、絶縁膜２２の膜厚は平坦化前で７００ｎｍ程度であり、平坦化後で４００ｎｍ程度である。また、ライナ膜２１の膜厚は３０ｎｍ程度である。
【００１０】
続いて、図５（ｂ）に示すように、レジストパターン２３をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、絶縁膜２２とライナ膜２１とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、絶縁膜２２のエッチングは、当該エッチングにより形成されるコンタクトホール２４の底部にライナ膜２１が露出した状態で自動的に停止することになる。上記事例では、例えば、フルオロカーボン系ガスと酸素ガスとを主成分とする混合ガスを用いることができる。
【００１１】
レジストパターン２３が剥離された後、ＣＦ4ガス等のフッ素系ガスを用いた全面エッチングが行われ、図５（ｃ）に示すように、コンタクトホール２４の底部に露出したライナ膜２１がエッチング除去される。
【００１２】
この後、アルゴンスパッタ処理により、コンタクトホール２４の底部に露出した金属シリサイド層１６の表面酸化膜除去が行われた後、金属膜堆積、及び、当該金属膜のＣＭＰによりコンタクトプラグ３１が形成され、図５（ｄ）に示すように、コンタクト構造が完成する。
【特許文献１】特公平７−９７５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のライナ膜２１のドライエッチングでは、エッチングの過程でフッ素系ポリマが生成され、コンタクトホール２４の底部や側壁に付着残留する。このようなフッ素系ポリマは、酸素プラズマ処理により除去することが可能である。
【００１４】
しかしながら、酸素プラズマ処理が、コンタクトホール２４の底部に金属シリサイド層１６が露出された状態で行われると、当該酸素プラズマ処理により、金属シリサイド層１６の表面が酸化されて酸化膜が形成される。金属シリサイド層１６の表面に形成された酸化膜はコンタクト抵抗を増大させるため、コンタクトホール２４にコンタクトプラグ３１が形成される前に完全に除去される必要がある。このような表面酸化膜の除去は、エクステンション領域１３や拡散層１５等の不純物拡散層の厚みが縮小された近年の半導体装置では、以下のような問題を生じる。
【００１５】
薄い不純物拡散層を備える半導体装置では、金属シリサイド層１６に、シリサイド化の際の侵食深さが小さく、かつ、比較的低温でシリサイド化が可能であるニッケルシリサイドが採用されている。金属シリサイド層１６がニッケルシリサイドからなる場合、金属シリサイド層１６の表面に形成される自然酸化膜の厚さは、実測によれば０．９ｎｍ程度である。これに対し、上述のライナ膜２１のエッチング処理、及び、酸素プラズマ処理を行った後の金属シリサイド層１６の表面酸化膜の膜厚は４．５ｎｍ程度に増大する。この表面酸化膜の膜厚値は平均膜厚であり、局所的には酸化膜厚が１０ｎｍを超えている箇所も存在している。
【００１６】
すなわち、ニッケルシリサイドの表面に形成された表面酸化膜を完全に除去し、半導体基板１の全面で低抵抗なコンタクトを安定して形成するためには、上述のアルゴンスパッタ処理において、酸化膜を１０ｎｍ以上エッチングすることが必要になる。このとき、半導体基板１の面内において、金属シリサイド層１６上に形成された表面酸化膜の膜厚が比較的薄い箇所では、金属シリサイド層１６がエッチングされることになる。
【００１７】
例えば、ニッケルシリサイドが採用されるゲート長が５０ｎｍ以下のトランジスタ１０では、拡散層１５の深さは１００ｎｍ以下であり、ニッケルシリサイドからなる金属シリサイド層１６の厚さも２０ｎｍ程度である。このため、金属シリサイド層１６の一部が、上述のようなエッチング量でエッチングされた場合であっても、接合リークが増大し、トランジスタ１０の特性が低下する。特に、表面酸化膜の膜厚が比較的薄い箇所において、素子分離酸化膜２とシリサイド層１６との界面にコンタクトホール２４が形成される場合には、図６（ａ）に示すように、素子分離酸化膜２がエッチングされて、拡散層１５の側面が露出する。このような状態でコンタクトプラグ３１が形成された場合、図６（ｂ）に示すように、コンタクトプラグ３１の底部と拡散層１５の底部との間隔がさらに狭まるため、接合リークが著しく増大する。
【００１８】
本発明は、上記従来の事情を鑑みて提案されたものであって、接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体層を有する基板上に、金属酸化物からなる第１の絶縁膜を形成し、当該第１の絶縁膜上に第２の絶縁膜を形成する。次に、第２の絶縁膜上に、コンタクトホール形成位置に開口部を有するマスクパターンを形成する。そして、当該マスクパターンをエッチングマスクとして第２の絶縁膜をエッチング除去し、第１の絶縁膜を露出させる。この後、露出した第１の絶縁膜を真空中でエッチング除去し、下地層を露出させ、当該真空中で連続して、露出した下地層上に導電膜を形成する。ここで、真空とは、半導体層の表面が酸化されることがなく、かつ、常圧に比べて低圧力である状態を指す。
【００２０】
本構成によれば、第２の絶縁膜のエッチング処理の際に、金属酸化物からなる第１の絶縁膜は、化学的な反応によりにエッチングされることがない。このため、第１の絶縁膜の表面で確実にエッチングを停止させることができる。また、コンタクトホールの底部に露出した下地層の表面が酸化されることがないため、低抵抗なコンタクトを基板の全面で安定して形成することができる。さらに、第１の絶縁膜のエッチングの際に、下地層がエッチングされることがないため、接合リークが増大することもない。
【００２１】
また、上記第２の絶縁膜は、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた積層膜で構成することができる。これにより、第２の絶縁膜のエッチングは、下層膜の表面で一旦停止されるため、第１の絶縁膜の膜厚をより薄くすることが可能となる。
【００２２】
さらに、第１の絶縁膜の膜厚が１０ｎｍ以下であることが好ましく、その材質には、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも１の金属を含有する酸化物を採用することができる。
【００２３】
一方、他の観点では、本発明は、上記製造方法により製造された半導体装置を提供することができる。
【発明の効果】
【００２４】
本発明は、ライナ膜として化学的な反応によりエッチングされることがない金属酸化物を採用しているため、コンタクトホールを形成する際のエッチングを薄いライナ膜で確実に停止させることができる。また、ライナ膜のエッチング、表面酸化膜の除去、及びコンタクトホール内への金属膜の形成を、真空中で一連の工程として実行しているため、露出した基板表面が酸化されることもない。このため、微細なコンタクトであっても、低抵抗でかつ安定した電気的な接続を得ることができる。また、コンタクトホール底部に露出した下地層がエッチングされることがないため、接合リークが増大することもない。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【００２６】
本実施形態の半導体装置が備えるトランジスタ１０は、従来技術として説明したトランジスタに比べて微細なゲート構造を有している。ここでは、まず、図１に基づいてトランジスタ１０の形成工程を説明する。
【００２７】
図１（ａ）に示すように、ＳＴＩ法やＬＯＣＯＳ法等により素子分離酸化膜２が形成された半導体基板１上に、シリコン酸窒化膜等からなるゲート絶縁膜１１と、ポリシリコンからなるゲート電極１２が公知の微細加工技術により形成される。次に、ＬＰＣＶＤ法によりＴＥＯＳを原料とした酸化膜に異方性ドライエッチングを行うことにより、オフセットサイドウォール１７が形成される。ここで、オフセットサイドウォール１７は、ゲート電極１２に対して、エクステンション領域１３を位置決めするスペーサとして機能する。続いて、ゲート電極１２及びオフセットサイドウォール１７をマスクとしたイオン注入により、ゲート電極１２の両側にエクステンション領域１３が形成される。
【００２８】
エクステンション領域１３の形成が完了すると、ＣＶＤ法によりシリコン酸化膜が成膜され、さらに、当該シリコン酸化膜上にシリコン窒化膜が成膜される。そして、シリコン酸化膜とシリコン窒化膜との積層膜に異方性エッチングが行われ、図１（ｂ）に示すように、Ｌ型サイドウォール１８、及び窒化膜サイドウォール１９が形成される。この後、ゲート電極１２、オフセットサイドウォール１７、Ｌ字型サイドウォール１８、及び窒化膜サイドウォール１９をマスクとしたイオン注入が行われ、ゲート電極１２の両側の半導体基板１にソース領域及びドレイン領域となる拡散層１５が形成される。
【００２９】
続いて、図１（ｃ）に示すように、半導体基板１の全面にスパッタ法等により金属膜３２が成膜された後、熱処理が行われ、金属膜３２と半導体基板１とが接触する領域、及び、金属膜３２とゲート電極１２とが接触する領域に金属シリサイド層１６が形成される。なお、本実施形態では、金属膜３２としてニッケル（Ｎｉ）膜を成膜し、ニッケルシリサイド（ＮｉＳｉ）を形成している。この後、未反応の金属膜３２がウエットエッチングにより除去され、トランジスタ１０が完成する。
【００３０】
コンタクトの形成工程では、図２（ａ）に示すように、トランジスタ１０が形成された半導体基板１の全面に、金属酸化膜からなるライナ膜２６が成膜される。本実施形態では、ライナ膜２６として、ＴＭＡ（Tri-Methyl-Aluminum）とＨ2Ｏ（あるいはＯ3）とを、チャンバ内に交互にパルス的に導入し、単原子層毎に成膜を行うＡＬＤ（Atomic Layer Deposition）法により、酸化アルミニウム（Ａｌ2Ｏ3）膜が、５ｎｍ程度の膜厚で成膜される。
【００３１】
続いて、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ2）や、炭素含有シリコン酸化膜（ＳｉＯＣ）等の絶縁膜２２が成膜される。当該絶縁膜２２をＣＭＰ法等により平坦化した後、コンタクトホール２４の形成位置に開口部を有するレジストパターン２３がフォトリソグラフィにより形成される。例えば、絶縁膜２２の膜厚は平坦化前で７００ｎｍ程度であり、平坦化後で４００ｎｍ程度である。
【００３２】
そして、当該レジストパターン２３をエッチングマスクとして、絶縁膜２２のドライエッチングが行われる。酸化アルミニウムからなるライナ膜２６は、当該エッチング処理の際に、化学的な反応によりエッチングされることがないため、絶縁膜２２とライナ膜２６とは、極めて高いエッチング選択比を得ることが可能である。すなわち、当該エッチング処理では、レジストパターン２３をマスクとして絶縁膜２２のエッチングが可能であれば絶縁膜２２のエッチングは、ライナ膜２６が露出した状態で自動的に停止されるため、任意のエッチングガスを使用することができるのである。
【００３３】
例えば、絶縁膜２２がシリコン酸化膜で形成されている場合、上記エッチング処理は、下部電極に半導体基板を配設する平行平板型の２周波励起型のＲＩＥ（Reactive Ion Etching）装置において、Ｃ5Ｆ8ガスを１５ｓｃｃｍ、Ｏ2ガスを１８ｓｃｃｍ、Ａｒガスを９５０ｓｃｃｍで導入し、上部電極にソースパワーとして１８００Ｗ、下部電極にバイアスパワーとして１５５０Ｗの高周波電力を印加することで、実施することができる。このとき、エッチング室の内部圧力は６．７Ｐａである。
【００３４】
次に、図２（ｃ）に示すように、アッシング処理や有機洗浄によりレジストパターン２３が剥離された後、アルゴンガス等を使用したスパッタエッチング処理によりライナ膜２６の除去が行われる。当該スパッタエッチング処理は、従来の表面酸化膜の除去に用いた処理条件と同様に、スパッタエッチングに寄与するイオンのエネルギーが小さく、半導体基板１にダメージを与えることのない条件で行うことができる。例えば、平行平板型の２周波励起型のＲＩＥ装置をスパッタエッチング処理に使用する場合、当該処理は、内部圧力を２．７Ｐａとして、Ａｒガスを５０ｓｃｃｍの流量で導入し、上部電極に１０００Ｗ、下部電極に１０００Ｗの高周波電力を印加することにより実施可能である。
【００３５】
ライナ膜２６の膜厚は５ｎｍであるため、上記スパッタエッチング処理により、半導体基板１にダメージを与えることなく比較的短時間でライナ膜２６は除去される。また、ライナ膜２６の除去後も、当該スパッタエッチング処理を継続することで、半導体基板１の表面酸化膜も除去することができる。
【００３６】
また、本実施形態では、ライナ膜２６がＡＬＤ法により形成されているため、半導体基板１の面内において、ライナ膜２６は、ほぼ均一な膜厚を有している。加えて、ライナ膜２６が除去された際に、半導体基板１の表面が酸化されることがないため、半導体基板の表面に存在する表面酸化膜の膜厚は、自然酸化膜の膜厚（０．９ｎｍ）とほぼ同等である。すなわち、半導体基板１の面内において、被エッチング膜の膜厚ばらつきは、自然酸化膜のばらつきと同等であり、極めて小さい。このため、オーバエッチング量を非常に小さくすることが可能であり、半導体基板１の表面が不要にエッチングされることがない。したがって、接合リークの増大を抑制することができる。
【００３７】
上記スパッタエッチング処理が完了すると、半導体基板１の全面に導体膜が形成される。当該導体膜の形成は、例えば、半導体基板１の全面に、絶縁膜２２中に金属成分が拡散する拡散することをバリア膜（図示せず）として機能するチタン膜及び窒化チタン膜が順にスパッタ法ようにより成膜され、当該バリア層上に、銅等の薄膜がスパッタ法等により成膜することで行うことができる。そして、ＣＭＰ法により表面が平坦化され、コンタクトホール２４の内部に導電体からなるコンタクトプラグ３１が充填されたコンタクト構造が完成する。なお、上述の表面酸化膜除去と金属膜形成は、金属シリサイド１６の表面に酸化膜が再形成されることを避けるため、真空中で一連の工程として実施される。
【００３８】
以上説明したように、本発明によれば、コンタクトホールを形成する際のエッチングを薄いライナ膜２６で確実に停止させることができるとともに、その後のライナ膜２６のエッチング、表面酸化膜の除去、及びコンタクトホール２４内への金属膜の形成の際に、露出した半導体基板１の表面が酸化されることがない。このため、微細なコンタクトであっても、低抵抗でかつ安定した電気的な接続を得ることができる。また、コンタクトホール底部に露出した半導体基板がエッチングされることがなく、接合リークが増大することもない。
【００３９】
なお、ライナ膜２６の膜厚は、絶縁膜２２のエッチングの際に、ライナ膜２６がスパッタリング等の物理的なエッチングにより、半導体基板１が露出することがない限り、任意の膜厚を採用することができる。すなわち、ライナ膜２６の膜厚は、上記膜厚に限定されず、絶縁膜２２の膜厚に応じて適宜設定することが可能である。
【００４０】
一方、ライナ膜２６及び半導体基板１の表面酸化膜を除去するスパッタエッチング処理の処理時間が長くなると、コンタクトホール２４の上部の開口面積が広がってしまう。このような状況は、隣接するコンタクトホールが近接して形成される場合には、短絡等の不良の原因となるため好ましくない。この観点では、ライナ膜２６の膜厚は、１０ｎｍ以下であることが好ましい。
【００４１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、絶縁膜２２が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でのエッチングが可能な上層膜とを備える積層膜で構成される点が、上記第１の実施の形態と異なっている。
【００４２】
以下、本実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図３は、本発明の第２の実施の形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【００４３】
本実施形態のコンタクトホールの形成工程では、図３（ａ）に示すように、第１の実施形態と同様、図１において説明した工程によりトランジスタ１０が形成された半導体基板１の全面に、金属酸化膜からなるライナ膜２６が成膜される。本実施の形態では、ライナ膜２６として、ＡＬＤ法により、酸化アルミニウム膜を３ｎｍ程度の膜厚で成膜している。
【００４４】
続いて、ＡＬＤ法、またはＣＶＤ法により、シリコン窒化膜やシリコン酸窒化膜等からなる窒素を含有する下層膜２２１が３０ｎｍ程度の膜厚で成膜される。
【００４５】
この後、シリコン酸化膜や、炭素含有シリコン酸化膜（ＳｉＯＣ）等の上層膜２２２が成膜される。当該上層膜２２２をＣＭＰ法等により平坦化した後、コンタクトホール２４の形成位置に開口部を有するレジストパターン２３がフォトリソグラフィにより形成される。例えば、上層膜２２２の膜厚は平坦化前で７００ｎｍ程度であり、平坦化後で４００ｎｍ程度である。
【００４６】
そして、当該レジストパターン２３をエッチングマスクとして、上層膜２２２のドライエッチングが行われる。当該エッチングでは、上層膜２２２と下層膜２２１とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、上層膜２２２のエッチングは、当該エッチングにより形成されるコンタクトホール２４の底部に下層膜２２１が露出した状態で自動的に停止することになる。
【００４７】
上述のように、上層膜２２２がシリコン酸化膜からなり、下層膜２２１がシリコン窒化膜からなる場合、例えば、第１の実施形態で例示したエッチング条件等、フルオロカーボン系ガスと酸素ガスとを主成分とする混合ガスをエッチングガスとして用いることができる。
【００４８】
続いて、レジストパターン２３をエッチングマスクとして、下層膜２２１のドライエッチングが行われ、図３（ｂ）に示すように、コンタクトホール２４の底部に露出した下層膜２２１がエッチング除去される。当該エッチングでは、ライナ膜２６が化学的な反応によりエッチングされることがない酸化アルミニウムで構成されているため、レジストパターン２３をマスクとして下層膜２２１がエッチング可能なガスであれば任意エッチングガスを使用することができる。例えば、平行平板型の２周波励起型のＲＩＥ装置において、内部圧力を２．７Ｐａとして、ＣＨＦ3ガスを５０ｓｃｃｍ、Ｏ2ガスを２０ｓｃｃｍで導入し、上部電極にソースパワーとして１０００Ｗ、下部電極にバイアスパワーとして１００Ｗの高周波電力を印加することで、シリコン窒化膜からなる下層膜２２１のエッチングを行うことができる。
【００４９】
次に、図３（ｃ）に示すように、アッシング処理や有機洗浄等によりレジストパターン２３が剥離された後、アルゴンガス等を使用したスパッタエッチング処理によりライナ膜２６の除去が行われる。
【００５０】
上述したように、本実施の形態では、ライナ膜２６の膜厚が３ｎｍである。このため、第１の実施形態と同様、半導体基板１にダメージを与えることなくライナ膜２６を比較的短時間で除去することができるとともに、当該スパッタエッチング処理により、半導体基板１の表面酸化膜を除去することができる。また、半導体基板１の面内で、被エッチング膜の膜厚ばらつきが極めて小さいため、オーバエッチング量を非常に小さくすることができる。すなわち、半導体基板１の表面が不要にエッチングされることがなく、接合リークが増大することもない。
【００５１】
上記スパッタエッチング処理が完了すると、半導体基板１の全面に導体膜が形成されて、ＣＭＰ法により表面が平坦化され、図３（ｄ）に示すように、コンタクトホール２４の内部に導電体からなるコンタクトプラグ３１が充填されたコンタクト構造が完成する。なお、上述の表面酸化膜除去と金属膜形成は、金属シリサイド１６の表面に酸化膜が再形成されることを避けるため、真空中で一連の工程として実施される。
【００５２】
以上説明したように、本実施形態によれば、第１の実施形態と同様の効果が得られることができる。また、本実施形態では、下層膜２２１の表面で一旦エッチングを停止し、その後に、下層膜２２１をエッチングしているため、ライナ膜２６を露出させるエッチング処理の際にエッチングされる膜の膜厚が薄くなっている。すなわち、当該エッチングにおいて、ライナ膜２６がスパッタリング等による物理的なエッチング量は、第１の実施形態に比べて小さい。このため、本実施の形態では、第１の実施形態に比べてライナ膜２６の膜厚を薄くすることが可能となる。すなわち、従来の成膜法に比べて、比較的長い成膜時間を必要とするＡＬＤ法により成膜する膜の厚さを薄くすることができ、第１の実施形態に比べてライナ膜の成膜に要する時間を短縮することができる。
【００５３】
なお、ライナ膜２６の膜厚は、下層膜２２１のエッチングの際に、ライナ膜２６が物理的なエッチングにより除去されて半導体基板１が露出することがない膜厚であれば、任意の膜厚を採用することができる。したがって、ライナ膜２６の膜厚は、下層膜２２１の膜厚に応じて、変更することが可能である。また、下層膜２２１の膜厚は、上層膜２２２のエッチングの際に、エッチングストッパとして機能できる膜厚であればよく、上層膜２２２の膜厚に応じて、適宜設定すればよい。
【００５４】
以上説明したように、本実施の形態によれば、微細なコンタクトであっても、接合リークが増大することがない上、低抵抗でかつ安定した電気的な接続を得ることができる。
【００５５】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、ライナ膜を構成する金属酸化物として、酸化アルミニウムを用いた事例について説明したが、絶縁膜２２のエッチング処理時に化学的な反応によりエッチングされることがない金属酸化物であれば、任意の材料を使用することができる。例えば、ＨｆＯx、ＨｆＳｉＯx等のハフニウム酸化物や、ＺｒＯx等のジルコニウム酸化物によりライナ膜を構成した場合でも、同様の効果を得ることができる。
【００５６】
また、上記では、金属シリサイド層１６がニッケルシリサイドからなる事例を説明したが、コンタクトホール２４の底部に露出する半導体基板１の表面状態は、特に限定されるものではない。例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＰｔＳｉx等のチタン、コバルト、白金等の金属シリサイドであってもよく、また、金属シリサイド層１６が形成されていなくてもよい。
【００５７】
さらに、上記各実施の形態では、半導体層を有する基板として、半導体基板を例示したが、本発明は、ＳＯＩ（Silicon On Insulator）基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【００５８】
加えて、本発明の技術的思想を逸脱しない範囲において、上記説明した成膜及びエッチング等のプロセスは、他の等価なプロセスに置換することも可能である。
【産業上の利用可能性】
【００５９】
本発明は、微細なコンタクトであっても、接合リークを増大させることなく低抵抗なコンタクトを構成できるため、コンタクトの形成方法として有用である。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】第１の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】第２の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図４】従来の半導体装置の構造を示す断面図。
【図５】従来の半導体装置の製造工程を示す工程断面図。
【図６】従来の半導体装置の製造方法の不具合を示す断面図。
【符号の説明】
【００６１】
１  半導体基板（シリコン基板）
２  素子分離酸化膜
１１  ゲート酸化膜
１２  ゲート電極
１３  エクステンション領域
１４  サイドウォール
１５  拡散層
１６  金属シリサイド層
１７  オフセットサイドウォール
１８  Ｌ型サイドウォール
１９  窒化膜サイドウォール
２０  層間絶縁膜
２２  絶縁膜（第２の絶縁膜）
２４  コンタクトホール
２６  ライナ膜（第１の絶縁膜）
３１  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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