(57)【要約】【課題】チップ実装領域周囲に設けられた電極上面への充填材よる被覆を防止する共に、チップ実装領域と当該電極距離を短くすることができる半導体装置及びその製造方法を提供すること。【解決手段】例えば、記憶装置チップ２０及びＡＳＩＣ３０が実装される配線チップ１０における、チップ実装領域１８Ａ，１８Ｂを囲むように配設される外部接続用の金バンプ１６の厚みを、チップ実装用の金バンプ１３Ａ，１３Ｂの厚みよりも大きくする。加えて、外部接続用の金バンプ１６は所定間隔で配設する。これにより、記憶装置チップ２０及びＡＳＩＣ３０が実装される実装領域１８Ａ，１８Ｂと当該外部接続用の金バンプ１６と距離を短くしても、外部接続用の金バンプ１６上面へのアンダーフィル樹脂４２の乗り上げが抑制され、より確実に外部接続用の金バンプ１６上面へのアンダーフィル樹脂４２による被覆が防止される。【選択図】図２
2007157754.tif 000002
【特許請求の範囲】
【請求項１】
第１チップと、
前記第１チップの主面に配設される第１接続用電極と、
前記第１チップを実装するための第２チップと、
前記第２チップの主面に配設される第２接続用電極であって、前記第１チップを第２チップに実装する際、前記第１接続用電極と電気的に接続される第２接続用電極と、
前記第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で配設される外部接続用電極であって、前記第２接続用電極の厚みよりも大きい厚みを有する外部接続用電極と、
第１チップと第２チップとの間に充填される充填材と
を具備することを特徴とする半導体装置。
【請求項２】
第２チップの主面に第２接続用電極を形成する工程と、
第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で、且つ、前記第２接続用電極の厚みよりも大きい厚みで外部接続用電極を形成する工程と、
第１チップに設けられた第１接続用電極と前記第２接続用電極とを電気的に接続して、第１チップを第２チップに実装する工程と、
前記第１チップと第２チップとの間に、充填材を充填する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つ以上のチップ（例えば、半導体チップと配線チップ（実装基板）、又は半導体チップ同士など）を積層（実装）した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納することで、ＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社の半導体チップとの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。
【０００３】
このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
【０００４】
さらに、別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に、半導体チップ上に、追加配線を施した後に、はんだ、金又は銅のバンプを生成して実装基板と圧着して、高密度な半導体チップの実装を可能とする手法がある。
【０００５】
また、通常の半導体チップ（半導体集積回路チップ）と実装基板とをバンプを介して接続するフィリップチップ実装の場合には、接続後の熱変形や衝撃によりバンプに応力がかかることがよく知られている。このため、このバンプにおける応力集中を緩和させることと、半導体チップと基板との密着性を向上させるために、半導体チップと基板との間に例えばエポキシ系のアンダーフィル樹脂を充填させる方法が一般的である。
【０００６】
これらのパッケージング手法においては、実装基板の半導体チップ実装領域の周囲には、外部接続用のバンプ（電極）が配設されている。ところが、半導体チップを実装後、半導体チップと実装基板との間にアンダーフィル樹脂（或いはその前駆体）を流し込み、充填させようとすると、アンダーフィル樹脂が実装基板の半導体チップ実装領域の周囲に配設された外部接続用のバンプ（電極）上面に乗り上げて、外部接続用のバンプ（電極）上面がアンダーフィル樹脂で覆われてしまい、接続不良が生じるといった問題があった。
【０００７】
そこで、特許文献３には、実装基板上における半導体チップ実装領域と外部接続用のバンプ（電極）との間にダムを設けて、外部接続用のバンプ（電極）へ流れ込むアンダーフィル樹脂を堰き止めることが開示されている。
【０００８】
【特許文献１】特開２００４−１３４７１５号公報
【特許文献２】特開２００３−００７９６０号公報
【特許文献３】特開２００５−２７６８７９公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献３に開示されたダムは、半導体チップ実装領域の周囲を囲むように連続して形成されており、アンダーフィル樹脂の流れ込む圧力を全て受け止めて堰き止めるため、アンダーフィル樹脂がダムを乗り越えてしまうことがあり、結果、外部接続用のバンプ（電極）上面がアンダーフィル樹脂で覆われてしまうといった問題がある。
【００１０】
一方で、特許文献３に開示されたダムは、アンダーフィル樹脂を確実に堰き止めるために、ダムを半導体チップ実装領域から所定の距離を離して設けなければならず、これに伴い、当然、外部接続用の電極（バンプ）と半導体チップ実装領域との距離も離れ、昨今の半導体装置の小型化の流れからすると、非常に不利である。
【００１１】
また、実装基板に半導体チップを実装する場合に限られず、半導体チップ同士を積層する場合にも、同様の問題が生じるため、改善が望まれているのが現状である。
【００１２】
従って、本発明の目的は、チップ実装領域周囲に設けられた電極上面への充填材よる被覆を防止する共に、チップ実装領域と当該電極距離を短くすることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、
第１チップと、
前記第１チップの主面に配設される第１接続用電極と、
前記第１チップを実装するための第２チップと、
前記第２チップの主面に配設される第２接続用電極であって、前記第１チップを第２チップに実装する際、前記第１接続用電極と電気的に接続される第２接続用電極と、
前記第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で配設される外部接続用電極であって、前記第２接続用電極の厚みよりも大きい厚みを有する外部接続用電極と、
第１チップと第２チップとの間に充填される充填材と
を具備することを特徴とする半導体装置。
【００１４】
本発明の半導体装置では、第１チップが実装される第２チップにおける、第１チップの実装領域を囲むように配設される外部接続用電極の厚みを、第１チップの第１接続用電極と電気的に接続される第２接続用電極の厚みよりも大きくしているので、当該外部接続用電極の側壁により充填材の流れを堰き止められ、当該外部接続用電極上面への充填材による被覆が防止される。加えて、外部接続用電極は所定間隔で配設されているので、外部接続用電極間の間隙に充填材が流れ込むので、外部接続用電極の側壁へ加えられる充填材の流圧が分散・低減される。このため、チップ実装領域と当該電極距離を短くしても、外部接続用電極上面への充填材の乗り上げが抑制され、より確実に外部接続用電極上面への充填材による被覆が防止される。
【００１５】
一方、本発明の半導体装置の製造方法は、
第２チップの主面に第２接続用電極を形成する工程と、
第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で、且つ、前記第２接続用電極の厚みよりも大きい厚みで外部接続用電極を形成する工程と、
第１チップに設けられた第１接続用電極と前記第２接続用電極とを電気的に接続して、第１チップを第２チップに実装する工程と、
前記第１チップと第２チップとの間に、充填材を充填する工程と、
を有することを特徴としている。
【００１６】
本発明の半導体装置の製造方法では、上記本発明の半導体装置で説明したように、チップ実装領域と当該電極距離を短くしても、外部接続用電極上面への充填材の乗り上げが抑制され、外部接続用電極上面への充填材による被覆が防止される。
【発明の効果】
【００１７】
本発明によれば、チップ実装領域周囲に設けられた電極上面への充填材よる被覆を防止する共に、チップ実装領域と当該電極距離を短くすることができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
【００１９】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ断面図及びＢ−Ｂ断面図である。図３は、実施形態に係る半導体装置における配線チップを示す平面図である。図４は、実施形態に係る半導体チップの製造方法を示す工程図である。図５は、実施形態に係る半導体装置において、アンダーフィル樹脂（充填材）が流れる様子を示す部分拡大平面図である。
【００２０】
本実施形態に係る半導体装置１００は、図１〜図２に示すように、インターポーザ（実装基板）としての配線チップ１０（第２チップ）の同一主表面上に、記憶装置チップ２０（第１チップ）と、アプリケ−ション・スペシフィック・チップ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｃｈｉｐ：特定用途用理論回路チップ、以下、ＡＳＩＣと称する：第１チップ）３０とがフィリップチップ実装されている。そして、配線チップ１０と、記憶装置チップ２０及びＡＳＩＣ３０との間には、アンダーフィル樹脂４２が充填されている。
【００２１】
配線チップ１０は、シリコン基板に不図示の複数の金属配線（例えばアルミ線や銅線など）が配されて形成されている。そして、図１〜図３に示すように、各々の金属配線の一端側及び他端側に、記憶装置チップ２０実装用のバンプ用パッド１１Ａと、ＡＳＩＣ３０実装用のバンプ用パッド１１Ｂと、が各々接続され群を成している。これらバンプ用パッド１１Ａ，１１Ｂは例えばアルミニウムなどの導電性材料で構成している。
【００２２】
配線チップ１０のバンプ用パッド１１Ａ，１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに対応して、それぞれ格子状に配列されている。無論、配線チップ１０のバンプ用パッド１１Ａ，１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに応じて、千鳥配列でもよいし、それ以外の配列であってもよい。
【００２３】
これら配線チップ１０のバンプ用パッド１１Ａ，１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリ（２個）とＡＳＩＣ３０のバンド幅が最低２５６ビット×２＝５１２ビット必要とし、これを実装するためにはバンプ用パッド１１Ａ，１１ＢのＸ方向の配列ピッチは２０μｍ必要となる。これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。
【００２４】
配線チップ１０のバンプ用パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリを２個とＡＳＩＣ３０とを搭載するため、約２０００個設ける。これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。
【００２５】
配線チップ１０のバンプ用パッド１１Ａ，１１Ｂ上には、バリアメタル層１２Ａ，１２Ｂを介して、チップ実装用金バンプ１３Ａ，１３Ｂがそれぞれ配設されている。
【００２６】
配線チップ１０には、記憶装置チップ２０の実装領域１８Ａ、及びＡＳＩＣ３０の実装領域１８Ｂの周囲を囲むように、配線チップ１０の主面縁部に沿って所定間隔で外部接続用の接続パッド１４が配設されている。また、外部接続用の接続パッド１４上には、バリアメタル層１５を介して、外部接続用の金バンプ１６（外部接続用電極）が配設されている。なお、接続パッド１４は例えばアルミニウムなどの導電性材料で構成している。
【００２７】
外部接続用の金バンプ１６は、チップ実装用金バンプ１３Ａ，１３Ｂの厚みよりも厚くして配設されている。言い換えれば、配線チップ１０の主面から外部接続用の金バンプ１６上面までの高さ（距離）が配線チップ１０の主面からチップ実装用金バンプ１３Ａ，１３Ｂ上面までの高さ（距離）が大きくなるように、外部接続用の金バンプ１６を配設している。
【００２８】
具体的には、例えば、外部接続用の金バンプ１６の厚みを１〜２μｍに対し、チップ実装用金バンプ１３Ａ，１３Ｂの厚みを１５〜２０μｍとして、これらの厚みの差を１４〜１８μｍとしている。
【００２９】
外部接続用の金バンプ１６は、記憶装置チップ２０の実装領域１８Ａ、及びＡＳＩＣ３０の実装領域１８Ｂの周囲を囲むように、配線チップ１０の主面縁部に沿って所定間隔で配設しているが、この所定間隔のピッチは、例えば３５〜５０μｍとしている。この範囲とすることで、外部接続用の金バンプ１６間にアンダーフィル樹脂４２が流れ込み易くすることができる。
【００３０】
そして、配線チップ１０の主面は、外部接続用の金バンプ１６及びチップ実装用金バンプ１３Ａ，１３Ｂの配設領域を除いて、保護層１７で覆って保護されている。
【００３１】
また、配線チップ１０は、実装する記憶装置チップ２０及びＡＳＩＣ３０と同じシリコン基板を使用するので、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
【００３２】
記憶装置チップ２０は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、図示しないが、例えばその記憶容量が２５６Ｍビットのマルチ・メディア・メモリを２つ搭載している。
【００３３】
また、記憶装置チップ２０としては、これに限られず、汎用のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を使うこともできる。同様に、記憶装置チップ２０としては、汎用のスタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）、不揮発性記憶装置等も使うこともできる。
【００３４】
記憶装置チップ２０は、図２に示すように、その接続パッド２１が配線チップ１０のバンプ用パッド１１Ａ（パッド開口部）と向き合うように配置されている。
【００３５】
記憶装置チップ２０の接続パッド２１は、図示しないが、配線チップ１０のバンプ用パッド１１Ａと同様に格子状に配列されて群を成している。そして、接続パッド２１上には、バリアメタル層２２が配設されている。
【００３６】
また、配線チップ１０の主面は、接続パッド２１（バリアメタル層２２）の配設領域を除いて、保護層２７で覆って保護されている。
【００３７】
記憶装置チップ２０は、配線チップ１０と金バンプ（パッド開口部）同士が向き合うように配置され、金バンプ間が半田４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００３８】
ＡＳＩＣ３０は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。本実施形態では、記憶装置チップ２０として、その記憶容量が２５６Ｍビットのマルチ・メディア・メモリを２つ搭載しているため、ＡＳＩＣ３０のバンド幅が５１２ビットである。無論、記憶装置チップ２０の記憶容量に応じてそれ以上であってもよい。
【００３９】
また、ＡＳＩＣ３０としては、これに限られず、例えば、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を含むような汎用のアナログ回路を使うこともできる。
【００４０】
ＡＳＩＣ３０は、その接続パッド３１が配線チップ１０のバンプ用パッド１１Ｂ（パッド開口部）と向き合うように配置されている。
【００４１】
ＡＳＩＣ３０の接続パッド３１は、図示しないが、配線チップ１０のバンプ用パッド１１Ｂと同様に格子状に配列されて群を成している。そして、接続パッド３１上には、バリアメタル層３２が配設されている。
【００４２】
また、ＡＳＩＣ３０の主面は、接続パッド３１（バリアメタル層３２）の配設領域を除いて、保護層３７で覆って保護されている。
【００４３】
ＡＳＩＣ３０は、配線チップ１０と金バンプ（パッド開口部）同士が向き合うように配置され、金バンプ間が半田４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００４４】
記憶装置チップ２０とＡＳＩＣ３０とは、各チップ実装用の金バンプ（接続パッド）及び配線チップ１０の金属配線（不図示）を介して電気的且つ物理的に接続されている。なお、ＡＳＩＣ３０は、記憶装置チップ２０として、２個の２５６Ｍビットのマルチ・メディア・メモリと電気的に接続されるので、５１２ビットずつパラレルで信号の入出力が行われる。
【００４５】
このようにして、記憶装置チップ２０の接続パッド２１（バリアメタル層２２）とＡＳＩＣ３０の接続パッド３１（バリアメタル層３２）とを電気的に接続することで、上記バス・ライン接続が図られる。
【００４６】
そして、配線チップ１０の外部接続用の金バンプ１６上面に接続ワイヤ４３を電気的に接続して、当該接続ワイヤ４３により半導体装置１００の外部との接続が図られている。
【００４７】
次に、本実施形態に係る半導体装置の製造方法について説明する。なお、図４は、図２の断面図における製造工程を示す工程図である。
【００４８】
まず、図４（Ａ）に示すように、外部接続用の接続パッド１４と、チップ実装用のバンプ用パッド１１Ａ，１１Ｂとを配設した配線チップ１０に対し、図４（Ｂ）に示すように、外部接続用の接続パッド１４及びチップ実装用のバンプ用パッド１１Ａ，１１Ｂが露出するように、保護層１７を形成する。
【００４９】
次に、図４（Ｃ）に示すように、露出した外部接続用の接続パッド１４及びチップ実装用のバンプ用パッド１１Ａ，１１Ｂ上にバリアメタル層１２Ａ，１２Ｂ，１５をそれぞれ形成した後、当該バリアメタル層１２Ａ，１２Ｂ，１５を介して外部接続用の接続パッド１４及びチップ実装用のバンプ用パッド１１Ａ，１１Ｂ上に外部接続用の金バンプ１６、及びチップ実装用の金バンプ１３Ａ，１３Ｂを同じ厚みでそれぞれめっき処理により形成する。
【００５０】
次に、図４（Ｄ）に示すように、さらに、外部接続用の金バンプ１６に２回目のめっき処理を施し、チップ実装用の金バンプ１３Ａ，１３Ｂよりも厚みが厚い外部接続用の金バンプ１６を形成する。なお、めっき処理の回数は２回に限られず、３回以上でもよい。
【００５１】
次に、図４（Ｅ）に示すように、半田４０を介してチップ接続用の金バンプ（チップ実装用の接続パッド）が対向するように、配線チップ１０上に記憶装置チップ２０及びＡＳＩＣ３０をそれぞれ対向させて実装する。
【００５２】
ここで、図示しないが、半田４０による電気的な接続と物理的な接続を良好にするために、金バンプ上面にはフラックスと呼ばれる油を塗布する。このフラックスは、アルミニウムで構成される接続パッドに塗布すると劣化を生じてしまうため、金バンプはフラックスによる接続パッドの劣化を防止する役割も担っている。なお、同様に、接続ワイヤ４３が接続される外部接続用の金バンプ１６も外部接続用の接続パッドの保護を担っている。
【００５３】
次に、図４（Ｆ）に示すように、半田４０を加熱して潰して各チップ間のチップ実装用の金バンプ同士の電気的・物理的接続を行った後、配線チップ１０と、記憶装置チップ２０及びＡＳＩＣ３０との間隙にアンダーフィル樹脂４２を流し込み、充填する。
【００５４】
この際、図５に示すようにアンダーフィル樹脂は、配線チップ１０上に配設された外部接続用の金バンプ１６の側壁で堰き止められると共に、当該金バンプ１６間の間隙にも流れ込み、金バンプ１６の側壁に係るアンダーフィル樹脂４２の流圧を分散・低減している。
【００５５】
そして、アンダーフィル樹脂４２を充填した後、配線チップ１０上に配設された外部接続用の金バンプ１６上面に、接続ワイヤ４３を電気的・物理的に接続し、半導体装置１００の外部接続が図られる。
【００５６】
このようにして、本実施形態に係る半導体装置を製造することができる。
【００５７】
以上説明した本実施形態に係る半導体装置では、記憶装置チップ２０及びＡＳＩＣ３０が実装される配線チップ１０における、記憶装置チップ２０及びＡＳＩＣ３０が実装される実装領域１８Ａ，１８Ｂを囲むように配設される外部接続用の金バンプ１６の厚みを、記憶装置チップ２０及びＡＳＩＣ３０の接続パッド２１、３１（バリアメタル層２２、３２）と電気的に接続されるチップ実装用の金バンプ１３Ａ，１３Ｂの厚みよりも大きくしているので、当該外部接続用の金バンプ１６の側壁によりアンダーフィル樹脂４２の流れが堰き止められ、当該外部接続用の金バンプ１６上面への充填材による被覆が防止される。
【００５８】
加えて、外部接続用の金バンプ１６は所定間隔で配設されているので、外部接続用の金バンプ１６間の間隙にアンダーフィル樹脂４２が流れ込むので、外部接続用の金バンプ１６の側壁へ加えられるアンダーフィル樹脂４２の流圧が分散・低減される。このため、記憶装置チップ２０及びＡＳＩＣ３０が実装される実装領域１８Ａ，１８Ｂと当該外部接続用の金バンプ１６と距離を短くしても、外部接続用の金バンプ１６上面へのアンダーフィル樹脂４２の乗り上げが抑制され、より確実に外部接続用の金バンプ１６上面へのアンダーフィル樹脂４２による被覆が防止される。
【００５９】
なお、本実施形態では、インターポーザとしての配線チップへ半導体チップを実装する形態を説明したが、外部接続用の電極がチップ周囲に設けられる半導体チップへの他の半導体チップの実装にも適用することができる。
【図面の簡単な説明】
【００６０】
【図１】実施形態に係る半導体装置を示す平面図である。
【図２】図１のＡ−Ａ断面図及びＢ−Ｂ断面図である。
【図３】実施形態に係る半導体装置における配線チップを示す平面図である。
【図４】実施形態に係る半導体チップの製造方法を示す工程図である。
【図５】実施形態に係る半導体装置において、アンダーフィル樹脂（充填材）が流れる様子を示す部分拡大平面図である。
【符号の説明】
【００６１】
１０   配線チップ（第２チップ）
１１Ａ，１１Ｂ       バンプ用パッド
１２Ａ，１２Ｂ，１５ バリアメタル層
１３Ａ，１３Ｂ       チップ実装用の金バンプ（第２接続用電極）
１４   外部接続用の接続パッド
１５   バリアメタル層
１６   金バンプ
１７   保護層
１８Ａ，１８Ｂ       半導体チップの実装領域
２０   記憶装置チップ（第１チップ）
２１   接続パッド（第１接続用電極）
２２   バリアメタル層
２７   保護層
３０   ＡＳＩＣ（第１チップ）
３１   接続パッド（第１接続用電極）
３２   バリアメタル層
３７   保護層
４０   半田
４２   アンダーフィル樹脂
４３   接続ワイヤ
１００ 半導体装置
【図１】
2007157754.tif 000003
【図２】
2007157754.tif 000004
【図３】
2007157754.tif 000005
【図４】
2007157754.tif 000006
【図５】
2007157754.tif 000007
【手続補正書】
【提出日】平成18年11月13日(2006.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１チップと、
前記第１チップの主面に配設される第１接続用電極と、
前記第１チップを実装するための第２チップと、
前記第２チップの主面に配設される第２接続用電極であって、前記第１チップを第２チップに実装する際、前記第１接続用電極と電気的に接続される第２接続用電極と、
前記第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔３５〜５０μｍで配設される外部接続用電極であって、前記第２接続用電極の厚みよりも大きい厚みを有し、且つする外部接続用電極と、
第１チップと第２チップとの間に充填される充填材であって、前記外部接続用電極の側壁により堰き止められると共に、前記外部接続用電極間の間隙に前記充填剤が流れ込んでいる充填剤と、
を具備することを特徴とする半導体装置。
【請求項２】
第２チップの主面に第２接続用電極を形成する工程と、
第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔３５〜５０μｍで、且つ、前記第２接続用電極の厚みよりも大きい厚みで外部接続用電極を形成する工程と、
第１チップに設けられた第１接続用電極と前記第２接続用電極とを電気的に接続して、第１チップを第２チップに実装する工程と、
前記第１チップと第２チップとの間に、充填材を充填し、且つ前記外部接続用電極の側壁により堰き止めると共に前記外部接続用電極間の間隙に流れ込ませる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２接続用電極を形成する工程と前記外部接続用電極を形成する工程とは、同じ厚みで第２接続用電極と外部接続用電極とをめっき処理により形成した後、当該外部接続用電極に２回目のめっき処理を施し、第２接続用電極よりも厚みが厚い外部接続用電極を形成する工程である請求項２に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、
第１チップと、
前記第１チップの主面に配設される第１接続用電極と、
前記第１チップを実装するための第２チップと、
前記第２チップの主面に配設される第２接続用電極であって、前記第１チップを第２チップに実装する際、前記第１接続用電極と電気的に接続される第２接続用電極と、
前記第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で配設される外部接続用電極であって、前記第２接続用電極の厚みよりも大きい厚みを有する外部接続用電極と、
第１チップと第２チップとの間に充填される充填材であって、前記外部接続用電極の側壁により堰き止められると共に、前記外部接続用電極間の間隙に前記充填剤が流れ込んでいる充填剤と、
を具備することを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
一方、本発明の半導体装置の製造方法は、
第２チップの主面に第２接続用電極を形成する工程と、
第２チップの主面縁部に沿って前記第１チップの実装領域を囲むように所定間隔で、且つ、前記第２接続用電極の厚みよりも大きい厚みで外部接続用電極を形成する工程と、
第１チップに設けられた第１接続用電極と前記第２接続用電極とを電気的に接続して、第１チップを第２チップに実装する工程と、
前記第１チップと第２チップとの間に、充填材を充填し、且つ前記外部接続用電極の側壁により堰き止めると共に前記外部接続用電極間の間隙に流れ込ませる工程と、
を有することを特徴としている。