(57)【要約】【課題】本発明は、回路規模を小型化することができる半導体集積回路を提供する。【解決手段】第１及び第２のトランジスタが直列に接続された第１の直列回路を複数並列に接続すると共に、第３及び第４のトランジスタが直列に接続された第２の直列回路を複数並列に接続することより形成され、複数の第１のトランジスタのゲートには、所定間隔毎にパルスを発生することによって生成された複数のクロック信号であって、かつパルスが互いに重複しないように生成された複数のクロック信号がそれぞれ入力されると共に、複数の第３のトランジスタのゲートには、対応する複数のクロック信号がそれぞれ入力され、複数の第２のトランジスタのゲートには、入力されるパラレルデータを形成する複数のデータを反転させた複数の反転データがそれぞれ入力され、複数の第４のトランジスタのゲートには、パラレルデータを形成する複数のデータがそれぞれ入力される。【選択図】図２
2007318522.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタが直列に接続された第１の直列回路を複数並列に接続すると共に、第３及び第４のトランジスタが直列に接続された第２の直列回路を複数並列に接続することより形成されたトランジスタ群と、
並列接続された複数の前記第１の直列回路の一端に共通接続された第１の可変抵抗と、
並列接続された複数の前記第２の直列回路の一端に共通接続された第２の可変抵抗と、
並列接続された複数の前記第１及び第２の直列回路の他端に共通接続された可変電流源と
を備え、
複数の前記第１のトランジスタのゲートには、所定間隔毎にパルスを発生することによって生成された複数のクロック信号であって、かつ前記パルスが互いに重複しないように生成された複数の前記クロック信号がそれぞれ入力されると共に、複数の前記第３のトランジスタのゲートには、対応する複数の前記クロック信号がそれぞれ入力され、
複数の前記第２のトランジスタのゲートには、入力されるパラレルデータを形成する複数のデータを反転させた複数の反転データがそれぞれ入力され、複数の前記第４のトランジスタのゲートには、前記パラレルデータを形成する複数の前記データがそれぞれ入力される
ことを特徴とする半導体集積回路。
【請求項２】
第１乃至第３のトランジスタが直列に接続された第１の直列回路を複数並列に接続すると共に、第４乃至第６のトランジスタが直列に接続された第２の直列回路を複数並列に接続することより形成されたトランジスタ群と、
並列接続された複数の前記第１の直列回路の一端に共通接続された第１の可変抵抗と、
並列接続された複数の前記第２の直列回路の一端に共通接続された第２の可変抵抗と、
並列接続された複数の前記第１及び第２の直列回路の他端に共通接続された可変電流源と
を備え、
複数の前記第１のトランジスタのゲートには、所定間隔毎にパルスを発生することによって生成された複数のクロック信号であって、かつ少なくとも位相差が最小の前記クロック信号同士間で前記パルスが互いに重複するように生成された複数の前記クロック信号がそれぞれ入力されると共に、複数の前記第４のトランジスタのゲートには、対応する複数の前記クロック信号がそれぞれ入力され、
複数の前記第２のトランジスタのゲートには、前記第２のトランジスタに直列接続された前記第１のトランジスタのゲートに入力される前記クロック信号を基準として最小の遅延時間を有する前記クロック信号を反転させることにより生成される反転クロック信号がそれぞれ入力され、複数の前記第５のトランジスタのゲートには、対応する複数の前記反転クロック信号がそれぞれ入力され、
複数の前記第３のトランジスタのゲートには、入力されるパラレルデータを形成する複数のデータを反転させた複数の反転データがそれぞれ入力され、複数の前記第６のトランジスタのゲートには、前記パラレルデータを形成する複数の前記データがそれぞれ入力される
ことを特徴とする半導体集積回路。
【請求項３】
前記可変電流源は、
可変電流源用トランジスタ及び定電流源が直列に接続された直列回路を複数並列に接続することにより形成されたことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記可変抵抗は、
直列に接続された複数の抵抗に、可変抵抗用トランジスタをそれぞれ並列に接続することにより形成されたことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第１及び第２の可変抵抗の両端に生じる電圧を一定に保持しながら、前記第１及び第２の可変抵抗の抵抗値と、前記可変電流源が供給する電流の電流値とが調整されることを特徴とする請求項１又は２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
パーソナルコンピュータは、例えばＣＰＵから出力されるパラレルデータを外部デバイスに送信する際、この送信対象のパラレルデータをシリアルデータに変換した上で送信する送信回路を有する。
【０００３】
かかる送信回路は、送信対象のパラレルデータをシリアルデータに変換するシリアライザと、シリアライザから出力されるシリアルデータを増幅及び反転するプレドライバと、プレドライバから出力されるシリアルデータを増幅及び反転する出力ドライバとを有する。
【０００４】
これにより送信回路は、シリアライザにおいて、送信対象のパラレルデータをシリアルデータに変換した後、プレドライバ及び出力ドライバにおいて、得られたシリアルデータを増幅した上で外部デバイスに送信する。
【０００５】
ところで、かかる送信回路の場合、シリアライザは、複数段のフリップフロップを直列接続することにより形成されたパラレルイン／シリアルアウト型シフトレジスタを有する。このシフトレジスタは、まず、入力されるパラレルデータを形成する複数のデータを、各フリップフロップにそれぞれロードする。続いて、シフトレジスタは、クロック信号が与えられる毎に、出力側に隣接するフリップフロップにデータを順次シフトさせながら、当該データを順次出力することにより、シリアルデータを生成する。
【０００６】
このように、かかる送信回路の場合、シフトレジスタは、データのロード機能を有するフリップフロップを複数段必要とする。このデータのロード機能を有するフリップフロップは、回路規模が大きく、これら複数段のフリップフロップを直列接続することによってシフトレジスタを形成すると、送信回路の回路規模が大きくなるという問題があった。
【０００７】
以下、送信回路に関する文献名を記載する。
【特許文献１】特開２００５−２９５１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、回路規模を小型化することができる半導体集積回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体集積回路は、
第１及び第２のトランジスタが直列に接続された第１の直列回路を複数並列に接続すると共に、第３及び第４のトランジスタが直列に接続された第２の直列回路を複数並列に接続することより形成されたトランジスタ群と、
並列接続された複数の前記第１の直列回路の一端に共通接続された第１の可変抵抗と、
並列接続された複数の前記第２の直列回路の一端に共通接続された第２の可変抵抗と、
並列接続された複数の前記第１及び第２の直列回路の他端に共通接続された可変電流源と
を備え、
複数の前記第１のトランジスタのゲートには、所定間隔毎にパルスを発生することによって生成された複数のクロック信号であって、かつ前記パルスが互いに重複しないように生成された複数の前記クロック信号がそれぞれ入力されると共に、複数の前記第３のトランジスタのゲートには、対応する複数の前記クロック信号がそれぞれ入力され、
複数の前記第２のトランジスタのゲートには、入力されるパラレルデータを形成する複数のデータを反転させた複数の反転データがそれぞれ入力され、複数の前記第４のトランジスタのゲートには、前記パラレルデータを形成する複数の前記データがそれぞれ入力される。
【００１０】
また本発明の一態様による半導体集積回路は、
第１乃至第３のトランジスタが直列に接続された第１の直列回路を複数並列に接続すると共に、第４乃至第６のトランジスタが直列に接続された第２の直列回路を複数並列に接続することより形成されたトランジスタ群と、
並列接続された複数の前記第１の直列回路の一端に共通接続された第１の可変抵抗と、
並列接続された複数の前記第２の直列回路の一端に共通接続された第２の可変抵抗と、
並列接続された複数の前記第１及び第２の直列回路の他端に共通接続された可変電流源と
を備え、
複数の前記第１のトランジスタのゲートには、所定間隔毎にパルスを発生することによって生成された複数のクロック信号であって、かつ少なくとも位相差が最小の前記クロック信号同士間で前記パルスが互いに重複するように生成された複数の前記クロック信号がそれぞれ入力されると共に、複数の前記第４のトランジスタのゲートには、対応する複数の前記クロック信号がそれぞれ入力され、
複数の前記第２のトランジスタのゲートには、前記第２のトランジスタに直列接続された前記第１のトランジスタのゲートに入力される前記クロック信号を基準として最小の遅延時間を有する前記クロック信号を反転させることにより生成される反転クロック信号がそれぞれ入力され、複数の前記第５のトランジスタのゲートには、対応する複数の前記反転クロック信号がそれぞれ入力され、
複数の前記第３のトランジスタのゲートには、入力されるパラレルデータを形成する複数のデータを反転させた複数の反転データがそれぞれ入力され、複数の前記第６のトランジスタのゲートには、前記パラレルデータを形成する複数の前記データがそれぞれ入力される。
【発明の効果】
【００１１】
本発明の半導体集積回路によれば、回路規模を小型化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるデータ処理装置１０の構成を示す。このデータ処理装置１０は、例えばパーソナルコンピュータからなり、ＣＰＵなどの信号処理回路２０から出力されるパラレルデータをシリアルデータに変換した上で外部デバイス４０に送信する送信回路３０を有する。
【００１４】
この送信回路３０は、図２に示すように、データＤ１０１〜Ｄ１０ＮからなるＮビットのパラレルデータを１ビットのシリアルデータに変換しながら、当該シリアルデータを増幅及び反転するプレドライバ５０と、プレドライバ５０から出力されるシリアルデータを増幅及び反転する出力ドライバ６０とを有する。なお、プレドライバ５０及び出力ドライバ６０は、いずれも、ＣＭＯＳ回路より振幅が小さく、高速動作が可能なＣＭＬ（カレント・モード・ロジック）回路によって形成されている。
【００１５】
プレドライバ５０は、直列接続されたＮＭＯＳトランジスタＴｒ１０１及びＴｒ２０１〜Ｔｒ１０Ｎ及びＴｒ２０Ｎを並列接続すると共に、直列接続されたＮＭＯＳトランジスタＴｒ３０１及びＴｒ４０１〜Ｔ３０Ｎ及びＴｒ４０Ｎを並列接続することにより形成されたＮＭＯＳトランジスタ群を有し、これらＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎ、Ｔｒ２０１〜Ｔｒ２０Ｎ、Ｔｒ３０１〜Ｔｒ３０Ｎ及びＴｒ４０１〜Ｔｒ４０Ｎはスイッチング素子として動作する。
【００１６】
具体的には、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎのソースと、ＮＭＯＳトランジスタＴｒ２０１〜Ｔｒ２０Ｎのドレインとがそれぞれ接続され、またＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎのドレインが共通接続されると共に、ＮＭＯＳトランジスタＴｒ２０１〜Ｔｒ２０Ｎのソースが共通接続されている。
【００１７】
ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎのゲートには、クロック信号Ｃ１０１〜Ｃ１０Ｎがそれぞれ入力され、ＮＭＯＳトランジスタＴｒ２０１〜Ｔｒ２０Ｎのゲートには、送信対象のパラレルデータを形成するデータを反転させたデータＢＤ１０１〜ＢＤ１０Ｎがそれぞれ入力される。
【００１８】
また、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎのドレインは、可変抵抗Ｒ１０の一端に接続され、可変抵抗Ｒ１０の他端は電源電圧ＶＤＤに接続されている。
【００１９】
同様に、ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎのソースと、ＮＭＯＳトランジスタＴｒ４０１〜Ｔｒ４０Ｎのドレインとがそれぞれ接続され、またＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎのドレインが共通接続されると共に、ＮＭＯＳトランジスタＴｒ４０１〜Ｔｒ４０Ｎのソースが共通接続されている。
【００２０】
ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎのゲートには、クロック信号Ｃ１０１〜Ｃ１０Ｎがそれぞれ入力され、ＮＭＯＳトランジスタＴｒ４０１〜Ｔｒ４０Ｎのゲートには、送信対象のパラレルデータを形成するデータＤ１０１〜Ｄ１０Ｎがそれぞれ入力される。
【００２１】
また、ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎのドレインは、可変抵抗Ｒ２０の一端に接続され、可変抵抗Ｒ２０の他端は電源電圧ＶＤＤに接続されている。
【００２２】
さらに、ＮＭＯＳトランジスタＴｒ２０１〜Ｔｒ２０Ｎ及びＴｒ４０１〜Ｔｒ４０Ｎのソースは、可変電流源Ｔｒ５０の一端に接続され、可変電流源Ｔｒ５０の他端はグランドＧＮＤに接続されている。
【００２３】
なお、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎと可変抵抗Ｒ１０の接続点は、出力ノードｐｒｅ＿ｐに接続され、ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎと可変抵抗Ｒ２０の接続点は、出力ノードｐｒｅ＿ｎに接続されている。
【００２４】
出力ドライバ６０は、スイッチング素子としてＮＭＯＳトランジスタＴｒ６０及びＴｒ７０を有し、ＮＭＯＳトランジスタＴｒ６０のゲートは、プレドライバ５０の出力ノードｐｒｅ＿ｎに接続され、ＮＭＯＳトランジスタＴｒ７０のゲートは、プレドライバ５０の出力ノードｐｒｅ＿ｐに接続されている。
【００２５】
ＮＭＯＳトランジスタＴｒ６０のドレインは、抵抗Ｒ３０の一端に接続され、抵抗Ｒ３０の他端は電源電圧Ｖｔｅｒｍに接続されている。一方、ＮＭＯＳトランジスタＴｒ７０のドレインは、抵抗Ｒ４０の一端に接続され、抵抗Ｒ４０の他端は電源電圧Ｖｔｅｒｍに接続されている。
【００２６】
ＮＭＯＳトランジスタＴｒ６０及びＴｒ７０のソースは、共通接続されると共に、例えばＮＭＯＳトランジスタからなる定電流源Ｔｒ８０の一端に接続され、定電流源Ｔｒ８０の他端はグランドＧＮＤに接続されている。
【００２７】
なお、ＮＭＯＳトランジスタＴｒ６０と抵抗Ｒ３０の接続点は、出力ノードＴＸ＿Ｐに接続され、ＮＭＯＳトランジスタＴｒ７０と抵抗Ｒ４０の接続点は、出力ノードＴＸ＿Ｎに接続されている。
【００２８】
ここで図３に、プレドライバ５０におけるタイミングチャートの一例を示す。本実施の形態の場合、図３（ａ）に示すように、ＮＭＯＳトランジスタＴｒ４０１〜Ｔｒ４０Ｎのゲートには、タイミングｔ１０からタイミングｔ６０まで、送信対象のパラレルデータを形成するデータＤ１０１〜Ｄ１０Ｎがそれぞれ入力され、タイミングｔ６０以降は、次の送信対象のパラレルデータを形成するデータＤ１０１〜Ｄ１０Ｎがそれぞれ入力される。
【００２９】
同様に、ＮＭＯＳトランジスタＴｒ２０１〜Ｔｒ２０Ｎのゲートには、タイミングｔ１０からタイミングｔ６０まで、送信対象のパラレルデータを形成するデータＤ１０１〜Ｄ１０Ｎを反転させたデータＢＤ１０１〜ＢＤ１０Ｎがそれぞれ入力され、タイミングｔ６０以降は、次の送信対象のパラレルデータを形成するデータＤ１０１〜Ｄ１０Ｎを反転させたデータＢＤ１０１〜ＢＤ１０Ｎがそれぞれ入力される。
【００３０】
ＮＭＯＳトランジスタＴｒ１０１及びＴｒ３０１のゲートには、クロック信号Ｃ１０１（図３（ｂ））がそれぞれ入力され、ＮＭＯＳトランジスタＴｒ１０２及びＴｒ３０２のゲートには、クロック信号Ｃ１０２（図３（ｃ））がそれぞれ入力され、図示しないＮＭＯＳトランジスタＴｒ１０３及びＴｒ３０３のゲートには、クロック信号Ｃ１０３（図３（ｄ））がそれぞれ入力される。
【００３１】
これ以降、同様に、図示しないＮＭＯＳトランジスタＴｒ１０Ｎ−１及びＴｒ３０Ｎ−１のゲートには、クロック信号Ｃ１０Ｎ−１（図３（ｅ））がそれぞれ入力され、ＮＭＯＳトランジスタＴｒ１０Ｎ及びＴｒ３０Ｎのゲートには、クロック信号Ｃ１０Ｎ（図３（ｆ））がそれぞれ入力される。
【００３２】
このように、クロック信号Ｃ１０１〜Ｃ１０Ｎは、いずれも所定間隔毎に矩形状のパルスを発生させることにより生成され、かつこれらクロック信号Ｃ１０１〜Ｃ１０Ｎのうちのいずれか１つのクロック信号Ｃ１０が“Ｈ”レベルである場合には、他のクロック信号Ｃ１０は“Ｌ”レベルになるように、矩形状のパルスをクロック信号Ｃ１０１〜Ｃ１０Ｎの順に発生させることにより生成される。
【００３３】
従って、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎは、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎの順にオン状態にされ、同様に、ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎも、ＮＭＯＳトランジスタＴｒ３０１〜Ｔｒ３０Ｎの順にオン状態にされる。
【００３４】
これにより、まず、ＮＭＯＳトランジスタＴｒ１０１及びＴｒ３０１のゲートに、“Ｈ”レベルのクロック信号Ｃ１０１（図３（ｂ））がそれぞれ入力され、かつＮＭＯＳトランジスタＴｒ１０２〜Ｔｒ１０Ｎ及びＴｒ３０２〜Ｔｒ３０Ｎのゲートに、“Ｌ”レベルのクロック信号Ｃ１０２〜Ｃ１０Ｎ（図３（ｃ）〜（ｆ））がそれぞれ入力されると、ＮＭＯＳトランジスタＴｒ１０１及びＴｒ３０１のみがオン状態になる。
【００３５】
その際、例えば“Ｈ”レベルのデータＤ１０１が、ＮＭＯＳトランジスタＴｒ４０１のゲートに入力され、かつ“Ｌ”レベルのデータＢＤ１０１が、ＮＭＯＳトランジスタＴｒ２０１のゲートに入力されている場合には、ＮＭＯＳトランジスタＴｒ４０１はオン状態になり、かつＮＭＯＳトランジスタＴｒ２０１はオフ状態になる。
【００３６】
この場合、ＮＭＯＳトランジスタＴｒ３０１及びＴｒ４０１の直列回路が導通状態になることにより、当該ＮＭＯＳトランジスタＴｒ３０１及びＴｒ４０１の直列回路に、可変電流源Ｔｒ５０によって供給される電流が流れるのに対して、ＮＭＯＳトランジスタＴｒ１０１及びＴｒ２０１の直列回路には、当該電流が流れない。
【００３７】
従って、出力ノードｐｒｅ＿ｐには、電源電圧ＶＤＤが発生することにより、“Ｈ”レベルが出力ノードｐｒｅ＿ｐから出力されるのに対して、出力ノードｐｒｅ＿ｎには、電源電圧ＶＤＤより電圧ＲＩ（Ｒ：可変抵抗Ｒ２０の抵抗値、Ｉ：可変電流源Ｔｒ５０が供給する電流の電流値）分だけ低い電圧が発生することにより、“Ｌ”レベルが出力ノードｐｒｅ＿ｎから出力される。
【００３８】
一方、例えば“Ｌ”レベルのデータＤ１０１が、ＮＭＯＳトランジスタＴｒ４０１のゲートに入力され、かつ“Ｈ”レベルのデータＢＤ１０１が、ＮＭＯＳトランジスタＴｒ２０１のゲートに入力されている場合には、“Ｌ”レベルが出力ノードｐｒｅ＿ｐから出力されるのに対して、“Ｈ”レベルが出力ノードｐｒｅ＿ｎから出力される。
【００３９】
以下、同様にして、ＮＭＯＳトランジスタＴｒ１０２〜Ｔｒ１０Ｎ及びＴｒ３０２〜Ｔｒ３０Ｎを順次オン状態にすることにより、データＤ１０１〜Ｄ１０ＮからなるＮビットのパラレルデータを１ビットのシリアルデータに変換しながら、当該シリアルデータを増幅及び反転して出力する。
【００４０】
ところで、本実施の形態の場合、プレドライバ５０は、可変抵抗Ｒ１０及びＲ２０が同一の抵抗値を有するように調整することを前提として、可変抵抗Ｒ１０及びＲ２０の両端に生じる電圧ＲＩ（すなわち振幅）を一定に保持しながら、可変抵抗Ｒ２０及びＲ３０の抵抗値Ｒと、可変電流源Ｔｒ５０が供給する電流の電流値Ｉとを調整する。
【００４１】
これにより、出力ノードｐｒｅ＿ｐ及びｐｒｅ＿ｎから出力される論理レベルが、“Ｌ”レベルから“Ｈ”レベル又は“Ｈ”レベルから“Ｌ”レベルに変化する場合の傾きを制御することができる。
【００４２】
例えば、電流値Ｉを小さくし、かつ抵抗値Ｒを大きくすれば、傾きは緩やかになり（図３（ｇ））、電流値Ｉを大きくし、かつ抵抗値Ｒを小さくすれば、傾きは急峻になる（図３（ｈ））。
【００４３】
ここで図４に、可変電流源Ｔｒ５０の構成を示す。この可変電流源Ｔｒ５０は、直列接続されたＮＭＯＳトランジスタＴｒ９０１及びＴｒ１００１〜Ｔｒ９０Ｍ及びＴｒ１００Ｍを並列接続することにより形成される。
【００４４】
具体的には、ＮＭＯＳトランジスタＴｒ９０１〜Ｔｒ９０Ｍのソースと、ＮＭＯＳトランジスタＴｒ１００１〜Ｔｒ１００Ｍのドレインとがそれぞれ接続され、またＮＭＯＳトランジスタＴｒ９０１〜Ｔｒ９０Ｎのドレインが共通接続されると共に、ＮＭＯＳトランジスタＴｒ１００１〜Ｔｒ１００ＭのソースがグランドＧＮＤに共通接続されている。
【００４５】
ＮＭＯＳトランジスタＴｒ９０１〜Ｔｒ９０Ｍのゲートには、制御信号ＣＴ１０１〜ＣＴ１０Ｍがそれぞれ入力される。ＮＭＯＳトランジスタＴｒ１００１〜Ｔｒ１００Ｍのゲートには、所定のバイアス電圧がそれぞれ入力され、これによりＮＭＯＳトランジスタＴｒ１００１〜Ｔｒ１００Ｍは、定電流源として動作する。
【００４６】
ところで、ＮＭＯＳトランジスタＴｒ９０１〜Ｔｒ９０Ｍは、同一のゲート長（チャネル長）を有し、同様に、ＮＭＯＳトランジスタＴｒ１００１〜Ｔｒ１００Ｍも、同一のゲート長を有する。
【００４７】
直列接続されたＮＭＯＳトランジスタＴｒ９０１及びＴｒ１００１〜Ｔｒ９０Ｍ及びＴｒ１００Ｍのゲート幅（チャネル幅）Ｗ１〜ＷＭは、例えば、次式
【数１】
2007318522.tif 000003
の関係（いわゆる重み付きバイナリ）を有する。
【００４８】
これにより、制御信号ＣＴ１０１〜ＣＴ１０Ｍの組み合わせに応じて、ＮＭＯＳトランジスタＴｒ９０１〜Ｔｒ９０Ｍのオン／オフ動作を制御すれば、可変電流源Ｔｒ５０全体のゲート幅を、ステップα毎にα〜２Ｍ−１αの範囲で変化させることができ、従って、可変電流源Ｔｒ５０が供給する電流の電流値Ｉを所望の値に変化させることができる。
【００４９】
なお、図５に示すように、可変抵抗Ｒ１０は、直列接続された各抵抗Ｒ６０１〜Ｒ６０Ｍに、ＰＭＯＳトランジスタＴｒ１２０１〜Ｔｒ１２０Ｍをそれぞれ並列接続することにより形成される。
【００５０】
この場合、例えば、ＰＭＯＳトランジスタＴｒ１２０１のみをオフ状態にし、他のＰＭＯＳトランジスタＴｒ１２０２〜Ｔｒ１２０Ｍをオン状態にすれば、電流Ｉは、ＰＭＯＳトランジスタＴｒ１２０Ｍ〜Ｔｒ１２０２及び抵抗６０１を流れ、これにより可変抵抗Ｒ１０の抵抗値は、抵抗６０１の抵抗値と略同一の値になるように変化する。
【００５１】
このように、例えば抵抗Ｒ６０１〜Ｒ６０Ｍの抵抗値が、上述の（２）式の関係を有する場合には、制御信号ＣＴ３０１〜ＣＴ３０Ｍの組み合わせに応じて、ＰＭＯＳトランジスタＴｒ１２０１〜Ｔｒ１２０Ｍのオン／オフ動作を制御することにより、可変抵抗Ｒ１０の抵抗値を、ステップＲ毎にＲ〜２Ｍ−１Ｒの範囲で変化させることができ、従って、可変抵抗Ｒ１０の抵抗値を所望の値に変化させることができる。
【００５２】
続いて、出力ドライバ６０は、例えば“Ｌ”レベルのデータが、ＮＭＯＳトランジスタＴｒ６０のゲートに入力され、かつ“Ｈ”レベルのデータが、ＮＭＯＳトランジスタＴｒ７０のゲートに入力された場合には、ＮＭＯＳトランジスタＴｒ６０がオフ状態になるのに対して、ＮＭＯＳトランジスタＴｒ７０がオン状態になり、これにより、出力ノードＴＸ＿Ｐから“Ｈ”レベルが出力されるのに対して、出力ノードＴＸ＿Ｎから“Ｌ”レベルが出力される。
【００５３】
一方、出力ドライバ６０は、例えば“Ｈ”レベルのデータが、ＮＭＯＳトランジスタＴｒ６０のゲートに入力され、かつ“Ｌ”レベルのデータが、ＮＭＯＳトランジスタＴｒ７０のゲートに入力された場合には、出力ノードＴＸ＿Ｐから“Ｌ”レベルが出力されるのに対して、出力ノードＴＸ＿Ｎから“Ｈ”レベルが出力される。
【００５４】
ここで図６に、比較例としての送信回路７０の構成を示す。かかる送信回路７０は、送信対象のパラレルデータをシリアルデータに変換するシリアライザ８０と、シリアライザ８０から出力されるシリアルデータを増幅及び反転するプレドライバ９０と、プレドライバ９０から出力されるシリアルデータを増幅及び反転する出力ドライバ６０とを有する。なお、図２に示した要素と同一のものには同一の符号を付して説明を省略する。
【００５５】
この比較例の場合、シリアライザ８０は、複数段のフリップフロップを直列接続することにより形成されたパラレルイン／シリアルアウト型シフトレジスタ（図示せず）を有する。このシフトレジスタは、まず、入力されるパラレルデータを形成する複数のデータを、各フリップフロップにそれぞれロードする。
【００５６】
続いて、シフトレジスタは、クロック信号が与えられる毎に、出力側に隣接するフリップフロップにデータを順次シフトさせながら、当該データを順次出力することにより、シリアルデータを生成する。そして、シリアライザ８０は、生成されたシリアルデータを出力ノードｓｅｒ＿ｐから出力すると共に、当該シリアルデータを反転させたシリアルデータを出力ノードｓｅｒ＿ｎから出力する。
【００５７】
プレドライバ９０は、出力ドライバ６０と同様に、ＣＭＬ回路によって形成され、スイッチング素子としてＮＭＯＳトランジスタＴｒ１３０及びＴｒ１４０を有する。ＮＭＯＳトランジスタＴｒ１３０のゲートは、シリアライザ８０の出力ノードｓｅｒ＿ｐに接続され、ＮＭＯＳトランジスタＴｒ１４０のゲートは、シリアライザ８０の出力ノードｓｅｒ＿ｎに接続される。
【００５８】
ＮＭＯＳトランジスタＴｒ１３０のドレインは、抵抗Ｒ７０を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＴｒ１４０のドレインは、抵抗Ｒ８０を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＴｒ１３０及びＴｒ１４０のソースは、共通接続されると共に、定電流源Ｔｒ１５０を介してグランドＧＮＤに接続されている。
【００５９】
なお、ＮＭＯＳトランジスタＴｒ１３０と抵抗Ｒ７０の接続点は、出力ノードｐｒｅ＿ｎに接続され、ＮＭＯＳトランジスタＴｒ１４０と抵抗Ｒ８０の接続点は、出力ノードｐｒｅ＿ｐに接続されている。
【００６０】
ところで、この比較例の場合、シリアライザ８０が有するシフトレジスタは、データのロード機能を有するフリップフロップを複数段必要とする。このデータのロード機能を有するフリップフロップは、回路規模が大きく、これら複数段のフリップフロップを直列接続することによってシフトレジスタを形成すると、送信回路７０の回路規模が大きくなる。
【００６１】
これに対して、本実施の形態によれば、データのロード機能を有するフリップフロップが複数段直列接続されたシフトレジスタを設ける必要がなく、その分、送信回路３０の回路規模を小型化することができる。
【００６２】
また、比較例のシリアライザ８０が有するシフトレジスタは、高速にシフト動作を行う必要があるが、かかるシフトレジストを製造することは困難である。このため、シフトレジスタの動作速度は制限され、送信回路７０全体の動作速度を向上させることができない。
【００６３】
これに対して、本実施の形態によれば、シフトレジスタを有するシリアライザ８０を別途設ける必要がなく、その分、送信回路３０の動作速度を向上させることができる。
【００６４】
ところで、出力ドライバ６０の出力ノードＴＸ＿Ｐ及びＴＸ＿Ｎから出力されるシリアルデータの論理レベルが、“Ｌ”レベルから“Ｈ”レベル又は“Ｈ”レベルから“Ｌ”レベルに変化する場合の傾き（スルー・レート）は、プレドライバ５０（９０）の出力ノードｐｒｅ＿ｐ及びｐｒｅ＿ｎから出力されるシリアルデータの論理レベルが、“Ｌ”レベルから“Ｈ”レベル又は“Ｈ”レベルから“Ｌ”レベルに変化する場合の傾きとほぼ一致する。
【００６５】
比較例のプレドライバ９０の場合には、抵抗Ｒ７０及びＲ８０の抵抗値と、定電流源Ｔｒ１５０が供給する電流の電流値とが一定であることから、プレドライバ９０の出力ノードｐｒｅ＿ｐ及びｐｒｅ＿ｎから出力されるシリアルデータにおける傾きを変化させることができない。このため、出力ドライバ６０の出力ノードＴＸ＿Ｐ及びＴＸ＿Ｎから出力されるシリアルデータにおける傾きを制御することができなかった。
【００６６】
従って、電源電圧ＶＤＤや温度などの変動に起因して、ＮＭＯＳトランジスタＴｒ１３０及びＴｒ１４０の駆動能力が変動することにより、出力ドライバ６０の出力ノードＴＸ＿Ｐ及びＴＸ＿Ｎから出力されるシリアルデータにおける傾きが、許容範囲から外れることがあった。
【００６７】
これに対して、本実施の形態のように、可変抵抗Ｒ１０及びＲ２０の両端に生じる電圧ＲＩ（すなわち振幅）を一定に保持しながら、可変抵抗Ｒ２０及びＲ３０の抵抗値Ｒと、可変電流源Ｔｒ５０が供給する電流の電流値Ｉとを調整すれば、専用の回路を別途設けることなく、出力ドライバ６０の出力ノードＴＸ＿Ｐ及びＴＸ＿Ｎから出力されるシリアルデータにおける傾きを制御することができる。
【００６８】
（２）第２の実施の形態
図７に、本発明の第２の実施の形態によるプレドライバ１００の構成を示す。なお、図２に示した要素と同一のものには同一の符号を付して説明を省略する。また図８に、プレドライバ１００におけるタイミングチャートの一例を示す。
【００６９】
このプレドライバ１００は、直列接続されたＮＭＯＳトランジスタＴｒ１６０１、Ｔｒ１０１及びＴｒ２０１〜Ｔｒ１６０Ｎ、Ｔｒ１０Ｎ及びＴｒ２０Ｎを並列接続すると共に、直列接続されたＮＭＯＳトランジスタＴｒ１７０１、Ｔｒ３０１及びＴｒ４０１〜Ｔｒ１７０Ｎ、Ｔ３０Ｎ及びＴｒ４０Ｎを並列接続することにより形成されたＮＭＯＳトランジスタ群を有し、これらはスイッチング素子として動作する。
【００７０】
なお、この場合、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎ、Ｔｒ２０１〜Ｔｒ２０Ｎ、Ｔｒ３０１〜Ｔｒ３０Ｎ、Ｔｒ４０１〜Ｔｒ４０Ｎ、Ｔｒ１６０１〜Ｔｒ１６０Ｎ及びＴｒ１７０１〜Ｔｒ１７０Ｎは、いずれも、ソースがグランドＧＮＤ側に位置し、かつドレインが電源電圧ＶＤＤ側に位置するように接続される。
【００７１】
ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎ及びＴｒ３０１〜Ｔｒ３０Ｎのゲートには、クロック信号Ｃ２０１〜Ｃ２０Ｎがそれぞれ入力される。
【００７２】
具体的には、ＮＭＯＳトランジスタＴｒ１０１及びＴｒ３０１のゲートには、クロック信号Ｃ２０１（図８（ｂ））がそれぞれ入力され、ＮＭＯＳトランジスタＴｒ１０２及びＴｒ３０２のゲートには、クロック信号Ｃ２０２（図８（ｃ））がそれぞれ入力され、図示しないＮＭＯＳトランジスタＴｒ１０３及びＴｒ３０３のゲートには、クロック信号Ｃ２０３（図８（ｄ））がそれぞれ入力される。
【００７３】
これ以降、同様に、図示しないＮＭＯＳトランジスタＴｒ１０Ｎ−１及びＴｒ３０Ｎ−１のゲートには、クロック信号Ｃ２０Ｎ−１（図８（ｅ））がそれぞれ入力され、ＮＭＯＳトランジスタＴｒ１０Ｎ及びＴｒ３０Ｎのゲートには、クロック信号Ｃ２０Ｎ（図８（ｆ））がそれぞれ入力される。
【００７４】
このように、クロック信号Ｃ２０１〜Ｃ２０Ｎは、いずれも、クロック信号Ｃ１０１〜Ｃ１０Ｎより広いパルス幅を有する矩形状のパルスを所定間隔毎に発生させることにより生成され、かつこれらクロック信号Ｃ２０１〜Ｃ２０Ｎのうち、隣り合うＮＭＯＳトランジスタＴｒ１０（Ｔｒ３０）のゲートにそれぞれ入力される２つのクロック信号Ｃ２０の“Ｈ”レベルの期間が一部重複するように、矩形状のパルスをクロック信号Ｃ２０１〜Ｃ２０Ｎの順に発生させることにより生成される。
【００７５】
一方、ＮＭＯＳトランジスタＴｒ１６０１〜Ｔｒ１６０Ｎ及びＴｒ１７０１〜Ｔｒ１７０Ｎのゲートには、クロック信号Ｃ２０２〜Ｃ２０Ｎ及びＣ２０１を反転させたクロック信号ＢＣ２０２〜ＢＣ２０Ｎ及びＢＣ２０１がそれぞれ入力される。
【００７６】
すなわち、ＮＭＯＳトランジスタＴｒ１６０１及びＴｒ１７０１のゲートには、クロック信号Ｃ２０２を反転させたクロック信号ＢＣ２０２がそれぞれ入力され、ＮＭＯＳトランジスタＴｒ１６０２及びＴｒ１７０２のゲートには、クロック信号Ｃ２０３を反転させたクロック信号ＢＣ２０３がそれぞれ入力され、以下、同様にして、ＮＭＯＳトランジスタＴｒ１６０Ｎ及びＴｒ１７０Ｎのゲートには、クロック信号Ｃ２０１を反転させたクロック信号ＢＣ２０１がそれぞれ入力される。
【００７７】
従って、クロック信号Ｃ２０１が“Ｈ”レベルであって、かつクロック信号ＢＣ２０２が“Ｈ”レベルである期間、すなわちタイミングｔ１０からタイミングｔ２０まで、ＮＭＯＳトランジスタＴｒ１６０１及びＴｒ１０１の直列回路は導通状態になる。
【００７８】
同様に、クロック信号Ｃ２０２が“Ｈ”レベルであって、かつクロック信号ＢＣ２０３が“Ｈ”レベルである期間、すなわちタイミングｔ２０からタイミングｔ３０まで、ＮＭＯＳトランジスタＴｒ１６０２及びＴｒ１０２の直列回路は導通状態になる。
【００７９】
これ以降、同様にして、ＮＭＯＳトランジスタＴｒ１６０３及びＴｒ１０３（図示せず）の直列回路からＮＭＯＳトランジスタＴｒ１６０Ｎ及びＴｒ１０Ｎの直列回路が順次導通状態にされる。また、同様に、ＮＭＯＳトランジスタＴｒ１７０１及びＴｒ３０１の直列回路からＮＭＯＳトランジスタＴｒ１７０Ｎ及びＴｒ３０Ｎの直列回路も順次導通状態にされる。
【００８０】
このようにして、ＮＭＯＳトランジスタＴｒ１６０１及びＴｒ１０１の直列回路からＮＭＯＳトランジスタＴｒ１６０Ｎ及びＴｒ１０Ｎの直列回路を順次導通状態にすると共に、ＮＭＯＳトランジスタＴｒ１７０１及びＴｒ３０１の直列回路からＮＭＯＳトランジスタＴｒ１７０Ｎ及びＴｒ３０Ｎの直列回路を順次導通状態にすることにより、第１の実施の形態と同様に、データＤ１０１〜Ｄ１０ＮからなるＮビットのパラレルデータを１ビットのシリアルデータに変換しながら、当該シリアルデータを増幅及び反転して出力する。
【００８１】
このように本実施の形態によれば、第１の実施の形態によるクロック信号Ｃ１０１〜Ｃ１０Ｎより広いパルス幅のパルスを有するクロック信号Ｃ２０１〜Ｃ２０Ｎを生成することにより、より正確な矩形状のパルスを発生させることができ、従って、ＮＭＯＳトランジスタＴｒ１０１〜Ｔｒ１０Ｎ、Ｔｒ３０１〜Ｔｒ３０Ｎ、Ｔｒ１６０１〜Ｔｒ１６０Ｎ及びＴｒ１７０１〜Ｔｒ１７０Ｎのオン／オフ動作をより正確に制御することができる。
【００８２】
因みに、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、プレドライバ１００を有する送信回路の回路規模を小型化することができ、また、当該送信回路の動作速度を向上させることができ、また、専用の回路を別途設けることなく、出力ドライバ６０の出力ノードＴＸ＿Ｐ及びＴＸ＿Ｎから出力されるシリアルデータにおける傾きを制御することができる。
【００８３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、ＣＰＵなどの信号処理回路２０から出力されるパラレルデータをシリアルデータに変換した上で内部デバイスに送信しても良い。また、プレドライバ５０及び１００が有するスイッチング素子群をＰＭＯＳトランジスタによって形成し、電源電圧ＶＤＤとグランドＧＮＤを反転させても良い。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態によるデータ処理装置の構成を示すブロック図である。
【図２】同データ処理装置が有する送信回路の構成を示す回路図である。
【図３】同送信回路が有するプレドライバにおけるタイミングチャートである。
【図４】同プレドライバが有する可変電流源の構成を示す回路図である。
【図５】同プレドライバが有する可変抵抗の構成を示す回路図である。
【図６】比較例による送信回路の構成を示す回路図である。
【図７】第２の実施の形態によるプレドライバの構成を示す回路図である。
【図８】同プレドライバにおけるタイミングチャートである。
【符号の説明】
【００８５】
３０  送信回路
５０  プレドライバ
６０  出力ドライバ
Ｔｒ１０〜Ｔｒ４０、Ｔｒ６０、Ｔｒ７０、Ｔｒ１６０、Ｔｒ１７０  ＮＭＯＳトランジスタ
Ｒ１０、Ｒ２０  可変抵抗
Ｔｒ５０  可変電流源
Ｒ３０、Ｒ４０  抵抗
Ｔｒ８０  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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