(57)【要約】【課題】  ＭＯＳトランジスタから負荷に電流を供給するためのドライバ回路に関し、ＭＯＳトランジスタの最低動作電圧を改善し、消費電力の節減を図ることを目的とする。【解決手段】  ２種の電源間に接続される第１および第２のトランジスタを含み、ＭＯＳトランジスタ用の駆動信号を供給する出力ノードを有する第１の出力回路部1-1 および第２の出力回路部1-2 と、ＭＯＳトランジスタのオン時に出力ノードのレベルをクランプするクランプ回路部４と、クランプ回路部の電流を制限する電流制限用抵抗R0と、カレントミラー回路で第１および第２の出力回路部の少なくとも一方の動作状態を保持する定電流源回路部３とを備え、定電流源回路部で定電流が供給される経路に論理回路を挿入し、第１または第２の出力回路部からＭＯＳトランジスタをオンするための駆動信号が供給されているときに、制御信号による論理回路の切替動作によって定電流源回路部を遮断する。【選択図】      図１
2007088600.tif 000002
【特許請求の範囲】
【請求項１】
高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って前記負荷に所定の電流を供給するためのドライバ回路において、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記ＭＯＳトランジスタをオン状態にするための駆動信号を前記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、
前記ＭＯＳトランジスタがオン状態になっているときに、前記ＭＯＳトランジスタのゲート耐圧を保証するために前記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、
前記クランプ回路部を通過する電流の電流値を所定の値以下に制限する電流制限用抵抗と、
前記第１の出力回路部および前記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備え、
前記定電流源回路部において定電流が供給される経路に論理回路を挿入し、前記第１の出力回路部または前記第２の出力回路部のいずれか一方から前記ＭＯＳトランジスタをオン状態にするための駆動信号が前記ＭＯＳトランジスタのゲートに供給されているときに、前記制御信号による前記論理回路の切替動作によって前記定電流源回路部の定電流源を遮断するように構成されることを特徴とするドライバ回路。
【請求項２】
高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って前記負荷に所定の電流を供給するためのドライバ回路において、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記ＭＯＳトランジスタをオン状態にするための駆動信号を前記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、
前記ＭＯＳトランジスタがオン状態になっているときに、前記ＭＯＳトランジスタのゲート耐圧を保証するために前記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、
前記クランプ回路部を通過する電流の電流値を所定の値以下に制限する電流制限用抵抗と、
前記第１の出力回路部および前記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部と、
前記第１の電源の電源電圧の電圧レベルを監視する電源電圧モニタ回路部とを備え、
前記電源電圧モニタ回路部により、前記電源電圧の電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、前記電流制限用抵抗の抵抗値が小さくなるように制御されることを特徴とするドライバ回路。
【請求項３】
高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って前記負荷に所定の電流を供給するためのドライバ回路において、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記ＭＯＳトランジスタをオン状態にするための駆動信号を前記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、
前記ＭＯＳトランジスタがオン状態になっているときに、前記ＭＯＳトランジスタのゲート耐圧を保証するために前記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、
前記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用定電流源と、
前記第１の出力回路部および前記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備えることを特徴とするドライバ回路。
【請求項４】
高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って前記負荷に所定の電流を供給するためのドライバ回路において、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記ＭＯＳトランジスタをオン状態にするための駆動信号を前記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、
前記ＭＯＳトランジスタがオン状態になっているときに、前記ＭＯＳトランジスタのゲート耐圧を保証するために前記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、
前記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用定電流源と、
前記第１の出力回路部および前記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備え、
前記定電流源回路部において定電流が供給される経路に論理回路を挿入し、前記第１の出力回路部または前記第２の出力回路部のいずれか一方から前記ＭＯＳトランジスタをオン状態にするための駆動信号が前記ＭＯＳトランジスタのゲートに供給されているときに、前記制御信号による前記論理回路の切替動作によって前記定電流源回路部の定電流源を遮断するように構成されることを特徴とするドライバ回路。
【請求項５】
高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って前記負荷に所定の電流を供給するためのドライバ回路において、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記ＭＯＳトランジスタをオン状態にするための駆動信号を前記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、
前記ＭＯＳトランジスタがオン状態になっているときに、前記ＭＯＳトランジスタのゲート耐圧を保証するために前記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、
前記第１の出力回路部および前記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部と、
前記定電流源回路部にて生成される定電流に対して構成されるカレントミラー回路を使用して、前記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部とを備え、
前記定電流源回路部において定電流が供給される経路に、差動対として機能する一対のトランジスタと、該一対のトランジスタに接続されるカレントミラー回路とを挿入し、前記第１の出力回路部または前記第２の出力回路部のいずれか一方から前記ＭＯＳトランジスタをオン状態にするための駆動信号が前記ＭＯＳトランジスタのゲートに供給されているときに、前記一対のトランジスタの一方のベースに入力される基準電圧の電圧レベルと、前記一対のトランジスタの他方のベースに入力される前記制御信号の電圧レベルとの差を検出した結果に応じて前記差動対の切替動作を行い、前記定電流源回路部の定電流源を遮断するように構成されることを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソレノイドコイル等の負荷に直列に接続されている大電力形のＭＯＳトランジスタを駆動して当該負荷に大きな電流を供給するためのドライバ回路に関する。
【背景技術】
【０００２】
一般に、ＣＶＴ（無段変速機）システム等においては、ギアを使用せずに車両等の変速を行う際に、ソレノイドコイル等の負荷に対し瞬時に大きな電流を供給することが要求される。この要求に応えるために、通常、高電圧側の第１の電源（例えば、正の電源電圧ＶＢの電源）と低電圧側の第２の電源（例えば、グランドレベル（アース電位）の電源）との間で、大電力形のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略記する）またはＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略記する）等のＭＯＳトランジスタを負荷に直列に接続し、ドライバ回路によりＭＯＳトランジスタのオン・オフ制御による駆動を行って当該負荷に必要な電流を供給するようにしている。
【０００３】
図１９は、従来のドライバ回路の構成例を示す回路図であり、図２０は、図１９のドライバ回路の出力電圧特性を示すグラフである。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動してソレノイドコイル等の負荷Ｒ０に大きな電流を供給するための従来のドライバ回路１００の構成を簡略化して示す。
【０００４】
ここで、図１９のドライバ回路１００では、出力ノードＯＵＴが“Ｌ（Low ）”レベルのときに、ＰＭＯＳトランジスタＴｐがオン状態になって負荷Ｒ０に大きな電流を供給するようになっている。より具体的には、“Ｈ（High）”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のベース（またはゲート）に入力されると、第２の入力側トランジスタ２−２がオン状態になり、“Ｌ”レベルの入力信号が第２の補助トランジスタ１５のベース（またはゲート）に入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオン状態になり、出力ノードＯＵＴが“Ｌ”レベルになる。換言すれば、“Ｈ”レベルの制御信号Ｓｃにより第２の出力回路部１−２が動作状態になったときに、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給され、負荷Ｒ０に大きな電流が流れるようになる。
【０００５】
このときに、クランプ用ダイオード４１のクランプ機能により第１の入力側トランジスタ２−１がオフ状態になり、“Ｌ”レベルの入力信号が第１の補助トランジスタ１１のベース（またはゲート）に入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオフ状態になる。換言すれば、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給されている間は、第１の出力回路部１−１が非動作状態になっている。
【０００６】
また一方で、“Ｌ”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のベース（またはゲート）に入力されているときには、第２の入力側トランジスタ２−２がオフ状態になる。ここで、クランプ用ダイオード４１が非導通状態になっている状態で、定電流源回路部３により一定の電流が供給されるので、第１の入力側トランジスタ２−１がオン状態になる。それゆえに、“Ｈ”レベルの入力信号が第１の補助トランジスタ１１のベース（またはゲート）に入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオン状態になり、出力ノードＯＵＴが“Ｈ”レベルになる。換言すれば、制御信号Ｓｃにより第１の出力回路部１−１が動作状態になったときに、ＰＭＯＳトランジスタＴｐをオフ状態にするための“Ｈ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給され、負荷Ｒ０を流れる電流が停止する。
【０００７】
このときに、前述のように第２の入力側トランジスタ２−２がオフ状態になっているので、“Ｈ”レベルの入力信号が第２の補助トランジスタ１５のベース（またはゲート）に入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオフ状態になる。換言すれば、ＰＭＯＳトランジスタＴｐをオフ状態にするための“Ｈ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給されている間は、第２の出力回路部１−２が非動作状態になっている。
【０００８】
ここで、ドライバ回路１００の出力ノードＯＵＴの出力レベルが“Ｈ”レベルの場合と、出力ノードＯＵＴの出力レベルが“Ｌ”レベルの場合とにおいて、電源電圧ＶＢの電圧レベル（Ｖ）と出力ノードＯＵＴの出力電圧の出力レベル（Ｖ）との関係を図２０に示す。ただし、Ｖｃｒは、一定のクランプ用電圧（例えば１０Ｖ）を表している。図２０から明らかなように、電源電圧ＶＢの電圧レベルが充分高いときには（例えばＶＢ＝４２Ｖ）、ドライバ回路１００の出力ノードＯＵＴの出力レベルが“Ｈ”レベルの場合と“Ｌ”レベルの場合との間で一定の電圧差（例えば、ＶＢ−（ＶＢ−Ｖｃｒ）＝１０Ｖ）が生じてドライバ回路が正常に動作する。しかしながら、電源電圧ＶＢの電圧レベルがある程度以上低下したときには（例えばＶＢ＝６Ｖ）、ドライバ回路１００の出力ノードＯＵＴの出力レベルが“Ｌ”レベルであるにもかかわらず、第２の出力回路部１−２内の第２の出力側トランジスタ１６が安定にオン状態を維持することができなくなり、出力ノードＯＵＴの出力レベルが“Ｈ”レベルの場合と“Ｌ”レベルの場合との間で充分な電圧差が生じなくなる。それゆえに、ドライバ回路が正常に動作しなくなって、ＰＭＯＳトランジスタＴｐを駆動することができなくなる。このように、ドライバ回路１００によりＰＭＯＳトランジスタ（またはＮＭＯＳトランジスタ）を駆動するための最低動作電圧（スレッショールド）が存在し、特に出力ノードＯＵＴの“Ｌ”レベルの出力レベルに関して限界値が存在することになる。
【０００９】
クランプ回路部４のクランプ用ダイオード４１により出力ノードＯＵＴの電圧レベルの下限が制限されている状態で、クランプ用ダイオード４１を通過する電流の電流値を所定の値以下に制限する機能は、電流制限用抵抗Ｒ１により遂行される。ここで、電流制限用抵抗Ｒ１を通過する電流の電流値をできる限り小さくして、クランプ回路部４が動作しているときの消費電力の損失を低く抑えるためには、電流制限用抵抗Ｒ１の抵抗値をできる限り大きく設定する必要がある。しかしながら、一方で、電流制限用抵抗Ｒ１の抵抗値を大きくすると、特に電源電圧ＶＢの電圧レベルが低い場合に、第２の出力回路部１−２の入力側に充分な電流が供給されなくなって第２の出力側トランジスタ１６が充分飽和状態に到達することができなくなり、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値が上昇していく。さらに、定電流源回路３の定電流源３１から供給される定電流によっても、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値が上昇する。このように、電流制限用抵抗Ｒ１の抵抗値と定電流源３１の定電流の電流値により出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値が決定されるので、電流制限用抵抗Ｒ１の抵抗値とＭＯＳトランジスタを駆動するための最低動作電圧とのトレードオフとなる。
【００１０】
上記のとおり、クランプ回路部が動作しているときの消費電力の低損失化を図るために電流制限用抵抗の抵抗値をできる限り大きく設定する項目と、電流制限用抵抗の抵抗値をできる限り小さく設定してＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが最小限になるように設定する項目とは、互いに相反する項目になっている。
【００１１】
従来のドライバ回路においては、上記の２つの項目のいずれか一方を犠牲にしていた。それゆえに、従来のドライバ回路において電流制限用抵抗の抵抗値を大きく設定した場合には、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが上昇するという問題が発生し、電流制限用抵抗の抵抗値を小さく設定した場合には、クランプ回路部が動作しているときの消費電力が増大するという問題が発生していた。
【００１２】
例えば、電流制限用抵抗Ｒ１の抵抗値が５０ｋΩであって（Ｒ１＝５０ｋΩ）、電源電圧ＶＢの電圧レベルが４０Ｖになっている場合（ＶＢ＝４０Ｖ）を想定する。この場合、クランプ用ダイオードを流れる電流の電流値は０．６ｍＡに抑えられるが、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値は３．２Ｖにまで上昇する。すなわち、この場合は、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値が上昇し、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが犠牲になる。
【００１３】
また一方で、電流制限用抵抗Ｒ１の抵抗値が１０ｋΩであって（Ｒ１＝１０ｋΩ）、電源電圧ＶＢの電圧レベルが４０Ｖになっている場合（ＶＢ＝４０Ｖ）を想定する。この場合、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値は１．２Ｖに抑えられるが、クランプ用ダイオードを流れる電流の電流値は３．２ｍＡにまで大きくなる。すなわち、この場合は、クランプ用ダイオードを流れる電流の電流値が増大し、クランプ回路部が動作しているときの消費電力が犠牲になる。
【００１４】
なお、図１９では、ＰＭＯＳトランジスタを駆動するための従来のドライバ回路の問題点について説明しているが、ＮＭＯＳトランジスタを駆動するための従来のドライバ回路に関しても同様の問題点が発生することはいうまでもない。
【００１５】
ここで、参考のため、前述のような従来のドライバ回路に関連した下記の特許文献１を先行技術文献として呈示する。
【００１６】
しかしながら、この特許文献１においては、ＬＶＤＳ（Low Voltage Differential Signals）インタフェースに用いられ、プロセスや温度による出力レベルの変動を抑えるようにした一般的なドライバ回路の構成が記述されているにすぎず、前述のような従来のドライバ回路の問題点を解決するための方策に関しては一切言及していない。
【００１７】
【特許文献１】特開２００１−９４３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は上記問題点に鑑みてなされたものであり、ソレノイドコイル等の負荷に直列に接続されているＭＯＳトランジスタを駆動して当該負荷に大きな電流を供給する場合に、出力ノードの出力レベルの限界値を調整してＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルの改善を図ると共に、クランプ用ダイオードを流れる電流の電流値を小さく抑えてクランプ回路部が動作しているときの消費電力の低損失化を図ることが可能なドライバ回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記問題点を解決するために、本発明の第１の態様は、高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って上記負荷に所定の電流を供給するためのドライバ回路において、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第１のトランジスタ（例えば、第１の出力側トランジスタ）および第２のトランジスタ（例えば、第２の出力側トランジスタ）をそれぞれ含み、外部の制御信号により上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記ＭＯＳトランジスタをオン状態にするための駆動信号を上記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、上記ＭＯＳトランジスタがオン状態になっているときに、上記ＭＯＳトランジスタのゲート耐圧を保証するために上記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、上記クランプ回路部を通過する電流の電流値を所定の値以下に制限する電流制限用抵抗と、上記第１の出力回路部および上記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備え、上記定電流源回路部において定電流が供給される経路に論理回路を挿入し、上記第１の出力回路部または上記第２の出力回路部のいずれか一方から上記ＭＯＳトランジスタをオン状態にするための駆動信号が上記ＭＯＳトランジスタのゲートに供給されているときに、上記制御信号による上記論理回路の切替動作によって上記定電流源回路部の定電流源を遮断するように構成される。
【００２０】
また一方で、本発明の第２の態様は、高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って上記負荷に所定の電流を供給するためのドライバ回路において、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記ＭＯＳトランジスタをオン状態にするための駆動信号を上記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、上記ＭＯＳトランジスタがオン状態になっているときに、上記ＭＯＳトランジスタのゲート耐圧を保証するために上記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、上記クランプ回路部を通過する電流の電流値を所定の値以下に制限する電流制限用抵抗と、上記第１の出力回路部および上記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部と、上記第１の電源の電源電圧の電圧レベルを監視する電源電圧モニタ回路部とを備え、上記電源電圧モニタ回路部により、上記電源電圧の電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、上記電流制限用抵抗の抵抗値が小さくなるように制御される。
【００２１】
また一方で、本発明の第３の態様は、高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って上記負荷に所定の電流を供給するためのドライバ回路において、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記ＭＯＳトランジスタをオン状態にするための駆動信号を上記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、上記ＭＯＳトランジスタがオン状態になっているときに、上記ＭＯＳトランジスタのゲート耐圧を保証するために上記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、上記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用定電流源と、上記第１の出力回路部および上記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備える。
【００２２】
また一方で、本発明の第４の態様は、高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って上記負荷に所定の電流を供給するためのドライバ回路において、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記ＭＯＳトランジスタをオン状態にするための駆動信号を上記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、上記ＭＯＳトランジスタがオン状態になっているときに、上記ＭＯＳトランジスタのゲート耐圧を保証するために上記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、上記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用定電流源と、上記第１の出力回路部および上記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部とを備え、上記定電流源回路部において定電流が供給される経路に論理回路を挿入し、上記第１の出力回路部または上記第２の出力回路部のいずれか一方から上記ＭＯＳトランジスタをオン状態にするための駆動信号が上記ＭＯＳトランジスタのゲートに供給されているときに、上記制御信号による上記論理回路の切替動作によって上記定電流源回路部の定電流源を遮断するように構成される。
【００２３】
また一方で、本発明の第５の態様は、高電圧側の第１の電源と低電圧側の第２の電源との間で負荷に直列に接続されるＭＯＳトランジスタのオン・オフ制御を行って上記負荷に所定の電流を供給するためのドライバ回路において、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタをそれぞれ含み、外部の制御信号により上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記ＭＯＳトランジスタをオン状態にするための駆動信号を上記ＭＯＳトランジスタのゲートに供給する共通の出力ノードを有する第１の出力回路部および第２の出力回路部と、上記ＭＯＳトランジスタがオン状態になっているときに、上記ＭＯＳトランジスタのゲート耐圧を保証するために上記出力ノードの電圧レベルを所定の値にクランプするクランプ回路部と、上記第１の出力回路部および上記第２の出力回路部の少なくとも一方の動作状態を保持するための定電流を生成する定電流源を含む定電流源回路部と、上記定電流源回路部にて生成される定電流に対して構成されるカレントミラー回路を使用して、上記クランプ回路部を通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部とを備え、上記定電流源回路部において定電流が供給される経路に、差動対として機能する一対のトランジスタと、この一対のトランジスタに接続されるカレントミラー回路とを挿入し、上記第１の出力回路部または上記第２の出力回路部のいずれか一方から上記ＭＯＳトランジスタをオン状態にするための駆動信号が上記ＭＯＳトランジスタのゲートに供給されているときに、上記一対のトランジスタの一方のベースに入力される基準電圧の電圧レベルと、上記一対のトランジスタの他方のベースに入力される上記制御信号の電圧レベルとの差を検出した結果に応じて上記差動対の切替動作を行い、上記定電流源回路部の定電流源を遮断するように構成される。
【発明の効果】
【００２４】
要約すれば、本発明では、第１に、定電流源を含む定電流源回路部において定電流が供給される経路に論理回路を挿入し、第１の出力回路部または第２の出力回路部のいずれか一方からの駆動信号がＭＯＳトランジスタのゲートに供給されて当該ＭＯＳトランジスタがオン状態になったときに、上記論理回路の切替動作によって定電流源回路部の定電流源を遮断するようにしている。それゆえに、ＭＯＳトランジスタがオン状態になっているときに電流制限用抵抗に流れ込んでいた定電流を抑止することができるので、電流制限用抵抗を流れる電流が全体として減少する。
【００２５】
これによって、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部に接続される電流制限用抵抗の抵抗値を大きくすることができるようになり、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【００２６】
また一方で、本発明では、第２に、電源電圧モニタ回路部により高電圧側の電源電圧の電圧レベルを監視し、この電源電圧の電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、クランプ回路部に接続される電流制限用抵抗の抵抗値が小さくなるようにしている。
【００２７】
そもそも、電流制限用抵抗は、高電圧側の電源電圧の電圧レベルが高い場合のみ大きくすることが必要であって、上記電源電圧の電圧レベルが低い場合はそれほど大きくする必要はない。それゆえに、上記電源電圧の電圧レベルが低下しているときには、電流制限用抵抗の抵抗値を小さくすることによって、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが悪化するのを防止することが可能になる。
【００２８】
また一方で、本発明では、第３に、クランプ回路部に接続される電流制限用抵抗を廃止し、クランプ用ダイオードを流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源を設けることによって、クランプ用ダイオードを流れる電流の電流値を一定の電流値に保持するようにしている。
【００２９】
これによって、比較的小さな回路規模で、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【００３０】
また一方で、本発明では、第４に、定電流源回路部にて定電流が供給される経路に論理回路を挿入し、第１の出力回路部または第２の出力回路部のいずれか一方からの駆動信号がＭＯＳトランジスタのゲートに供給されて当該ＭＯＳトランジスタがオン状態になったときに、上記論理回路の切替動作によって定電流源回路部の定電流源を遮断するようにし、かつ、電流制限用抵抗の代わりに、クランプ用ダイオードを流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源を設けることによって、クランプ用ダイオードを流れる電流の電流値を一定の電流値に保持するようにしている。
【００３１】
これによって、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力のさらなる低損失化を図ることが可能になる。
【００３２】
また一方で、本発明では、第５に、定電流源回路部にて定電流が供給される経路に、差動対として機能する一対のトランジスタと、この一対のトランジスタに接続されるカレントミラー回路とを挿入し、第１の出力回路部または上記第２の出力回路部のいずれか一方からの駆動信号がＭＯＳトランジスタのゲートに供給されて当該ＭＯＳトランジスタがオン状態になったときに、一対のトランジスタの一方のベースに入力される基準電圧の電圧レベルと、他方のベースに入力される制御信号の電圧レベルとの差を検出した結果に応じて差動対の切替動作を行い、定電流源回路部の定電流源を遮断するようにしている。
【００３３】
これによって、比較的小さな回路規模で、ＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【００３４】
なお、本発明のドライバ回路に関していえば、負荷に接続されているＭＯＳトランジスタがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのいずれであっても、同等の効果が得られる。
【発明を実施するための最良の形態】
【００３５】
以下、添付図面（図１〜図１８）を参照しながら、本発明の好ましい実施の形態（実施例）を説明する。ここでは、図１〜図１０に基づいて、大電力形のＰＭＯＳトランジスタを駆動するためのドライバ回路の実施例を説明することとし、図１１〜図１８に基づいて、大電力形のＮＭＯＳトランジスタを駆動するためのドライバ回路の実施例を説明することとする。
【００３６】
図１は、本発明の第１の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動してソレノイドコイル等の負荷Ｒ０に大きな電流を供給するための本発明の第１の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第１の態様に相当するドライバ回路１０の一実施例の構成を例示する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００３７】
好ましくは、図１〜図１８のドライバ回路内の各種のトランジスタは、バイポーラ形ｎｐｎトランジスタまたはバイポーラ形ｐｎｐトランジスタにより構成されるが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタにより構成されることも可能である。
【００３８】
図１においては、前述の図１９の場合と同様に、大電力形のＰＭＯＳトランジスタＴｐのソースは、高電圧側の第１の電源（ここでは、例えば４０Ｖの電源電圧ＶＢの電源）に接続されると共に、上記ＰＭＯＳトランジスタＴｐのドレインは、ソレノイドコイル等の負荷Ｒ０を介して低電圧側の第２の電源（ここでは、例えばグランドレベル（０Ｖ）の電源）に接続されている。さらに、ＰＭＯＳトランジスタＴｐのゲートは、ドライバ回路１０の出力ノードＯＵＴに接続されている。
【００３９】
図１のドライバ回路１０においては、前述の図１９の場合と同様に、高電圧側の第１の電源（電源電圧ＶＢの電源）と低電圧側の第２の電源（グランドレベルの電源）との間にプッシュプル形式で接続される第１の出力側トランジスタ（例えば、バイポーラ形ｎｐｎトランジスタまたはＮＭＯＳトランジスタ）１２および第２の出力側トランジスタ（例え、バイポーラ形ｎｐｎトランジスタまたはＮＭＯＳトランジスタ）１６をそれぞれ有する第１の出力回路部１−１および第２の出力回路部１−２が設けられている。ここで、第１の出力側トランジスタ１２のエミッタ（またはソース）と第２の出力側トランジスタ１６のコレクタ（またはドレイン）との接続点が、共通の出力ノードＯＵＴになっている。
【００４０】
より詳しく説明すると、第１の出力回路部１−１においては、第１の補助トランジスタ（例えば、バイポーラ形ｎｐｎトランジスタまたはＮＭＯＳトランジスタ）１１と第１の出力側トランジスタ１２とが、ダーリントン接続形式により接続されている。第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々のオン・オフ切り替えの応答特性を速くするために、第１の補助トランジスタ１１のベース−エミッタ間（またはゲート−ソース間）には抵抗１３が接続されると共に、第１の出力側トランジスタ１２のベース−エミッタ間（またはゲート−ソース間）には抵抗１４が接続される。さらに、第１の補助トランジスタ１１のベース（またはゲート）には、第１の入力側トランジスタ２−１（例えば、バイポーラ形ｐｎｐトランジスタまたはＰＭＯＳトランジスタ）のコレクタ（またはドレイン）が接続されている。さらに、第１の入力側トランジスタ２−１のエミッタ（またはソース）は、電源電圧ＶＢの電源に接続されており、上記第１の入力側トランジスタ２−１のベース（またはゲート）は、後述のカレントミラー回路用トランジスタ３０（例えば、バイポーラ形ｐｎｐトランジスタまたはＰＭＯＳトランジスタ）のベース（またはゲート）に接続されている。
【００４１】
また一方で、第２の出力回路部１−２においては、第２の補助トランジスタ（例えば、バイポーラ形ｐｎｐトランジスタまたはＰＭＯＳトランジスタ）１５と第２の出力側トランジスタ１６とが、ダーリントン接続形式により接続されている。第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々のオン・オフ切り替えの応答特性を速くするために、第２の補助トランジスタ１５のベース−エミッタ間（またはゲート−ソース間）には抵抗１７が接続されると共に、第２の出力側トランジスタ１６のベース−エミッタ間（またはゲート−ソース間）には抵抗１８が接続される。さらに、第２の補助トランジスタ１５のベース（またはゲート）には、後述の電流制限用抵抗Ｒ１を介して、第２の入力側トランジスタ２−２（例えば、バイポーラ形ｎｐｎトランジスタまたはＮＭＯＳトランジスタ）のコレクタ（またはドレイン）が接続されている。この第２の入力側トランジスタ２−２のベース（またはゲート）には、外部のコンピュータシステム等から制御信号Ｓｃが入力される。さらに、第２の入力側トランジスタ２−２のエミッタ（またはソース）は、グランドレベルの電源に接続されている。
【００４２】
さらに、図１のドライバ回路１０においては、一定のクランプ用電圧Ｖｃｒ（例えば１０Ｖ）を有するクランプ用定電圧源４０と、クランプ用ダイオード４１とを有するクランプ回路部４が設けられている。ここで、クランプ用定電圧源４０の正極（＋）端子は電源電圧ＶＢの電源に接続され、その負極（−）端子はクランプ用ダイオード４１のアノードに接続されている。さらに、クランプ用ダイオード４１のカソードは、第１の入力側トランジスタ２−１のコレクタ（またはドレイン）に接続されている。上記のクランプ回路部４は、ＰＭＯＳトランジスタＴｐがオン状態になっているときに、ＰＭＯＳトランジスタＴｐのゲート耐圧を確実に保証するために、クランプ用ダイオード４１を導通状態にすることによって出力ノードＯＵＴの電圧レベル（すなわち、ＰＭＯＳトランジスタＴｐのゲートの電圧レベル）を所定の値（例えば、（ＶＢ−Ｖｃｒ）のレベル）にクランプする機能を有している。
【００４３】
さらに、図１のドライバ回路１０においては、前述の図１９の場合と同様に、クランプ用ダイオード４１のカソードと第２の入力側トランジスタ２−２のコレクタ（またはドレイン）との間に、電流制限用抵抗Ｒ１が接続されている。この電流制限用抵抗Ｒ１は、クランプ用ダイオード４１により出力ノードＯＵＴの電圧レベルの下限（例えば、（ＶＢ−Ｖｃｒ）のレベル）が制限されている状態で、クランプ用ダイオード４１を通過する電流の電流値を所定の値以下に制限する機能を有している。
【００４４】
さらに、図１のドライバ回路１０においては、第１の入力側トランジスタ２−１と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０と、定電流（例えば５０μＡ）を生成する定電流源３１とを有する定電流源回路部３が設けられている。ここで、カレントミラー回路用トランジスタ３０のエミッタ（またはソース）は、電源電圧ＶＢの電源に接続されており、定電流源３１の一方の端子は、グランドレベルの電源に接続されている。上記の定電流源回路部３は、第１の出力回路部１−１の動作状態を保持するために必要なシンク電流を供給する機能を有している。
【００４５】
さらに、図１のドライバ回路１０においては、カレントミラー回路用トランジスタ３０のコレクタ（またはドレイン）と定電流源３１の他方の端子との間に、論理回路用インバータ３２−１および論理回路用トランジスタ（例えば、ｎｐｎトランジスタまたはＮＭＯＳトランジスタ）３２−２を含む論理回路が設けられている。ここで、論理回路用インバータ３２−１の入力端子には、制御信号Ｓｃが入力される。また一方で、論理回路用インバータ３２−１の出力端子は、論理回路用トランジスタ３２−２のベース（またはゲート）に接続されている。さらに、論理回路用トランジスタ３２−２のコレクタ（またはドレイン）は、カレントミラー回路用トランジスタ３０のコレクタ（またはドレイン）に接続されており、上記論理回路用トランジスタ３２−２のエミッタ（またはソース）は、定電流源３１の他方の端子に接続されている。
【００４６】
つぎに、図１のドライバ回路１０の動作を説明する。図１のドライバ回路１０では、出力ノードＯＵＴが“Ｌ”レベルのときに、ＰＭＯＳトランジスタＴｐがオン状態になって負荷Ｒ０に大きな電流を供給するようになっている。より具体的には、“Ｈ”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のベース（またはゲート）に入力されると、第２の入力側トランジスタ２−２がオン状態になり、“Ｌ”レベルの入力信号が第２の補助トランジスタ１５のベース（またはゲート）に入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオン状態になり、出力ノードＯＵＴが“Ｌ”レベルになる。換言すれば、“Ｈ”レベルの制御信号Ｓｃにより第２の出力回路部１−２が動作状態になったときに、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給され、負荷Ｒ０に大きな電流が流れるようになる。
【００４７】
このときに、クランプ用ダイオード４１のクランプ機能により第１の入力側トランジスタ２−１がオフ状態になり、“Ｌ”レベルの入力信号が第１の補助トランジスタ１１のベース（またはゲート）に入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオフ状態になる。換言すれば、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給されている間は、第１の出力回路部１−１が非動作状態になっている。
【００４８】
また一方で、図１のドライバ回路１０では、“Ｌ”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のベース（またはゲート）に入力されているときに、第２の入力側トランジスタ２−２がオフ状態になる。ここで、クランプ用ダイオード４１が非導通状態になっている状態で、定電流源回路部３により一定の電流が供給されるので、第１の入力側トランジスタ２−１がオン状態になる。それゆえに、“Ｈ”レベルの入力信号が第１の補助トランジスタ１１のベース（またはゲート）に入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオン状態になり、出力ノードＯＵＴが“Ｈ”レベルになる。換言すれば、“Ｌ”レベルの制御信号Ｓｃにより第１の出力回路部１−１が動作状態になったときに、ＰＭＯＳトランジスタＴｐをオフ状態にするための“Ｈ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給され、負荷Ｒ０を流れる電流が停止する。
【００４９】
このときに、前述のように第２の入力側トランジスタ２−２がオフ状態になっているので、“Ｈ”レベルの入力信号が第２の補助トランジスタ１５のベース（またはゲート）に入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオフ状態になる。換言すれば、ＰＭＯＳトランジスタＴｐをオフ状態にするための“Ｈ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタのゲートに供給されている間は、第２の出力回路部１−２が非動作状態になっている。
【００５０】
一般に、定電流源回路部３の定電流源３１から第１の出力回路部１−１に供給される電流（シンク電流）は、第１の出力回路部１−１が動作状態（第２の出力回路部１−２が非動作状態）になっている場合にのみ必要であり、第２の出力回路部１−２が動作状態（第１の出力回路部１−１が非動作状態）になっている場合には不要である点に注意すべきである。この理由として、第２の出力回路部１−２が動作状態になったときには、出力ノードＯＵＴが“Ｌ”レベルになってＰＭＯＳトランジスタＴｐがオン状態になるので、第２の出力回路部１−２にシンク電流を供給しなくてもＰＭＯＳトランジスタＴｐが充分なシンク能力を発揮する点が挙げられる。
【００５１】
しかしながら、図１９の従来のドライバ回路では、第１の出力回路部１−１が動作状態になっている場合と第２の出力回路部１−２が動作状態になっている場合のいずれにおいても、定電流源回路部３の定電流源３１からシンク電流が供給されるようになっている。このため、電流制限用抵抗Ｒ１に余計な電流が流れ込み、出力ノードＯＵＴの“Ｌ”レベルの出力レベルの限界値が上昇するという不都合が生じていた。例えば、定電流源３１にて５０μＡの定電流が生成される場合、電流制限用抵抗Ｒ１の抵抗値と５０μＡの電流値との積に相当する電圧分だけ、出力ノードＯＵＴの出力レベルの限界値が上昇することになる。
【００５２】
これに対し、図１の第１の実施例に係るドライバ回路１０では、前述のように、定電流源回路部３のカレントミラー回路用トランジスタ３０と定電流源３１との間に、論理回路用インバータ３２−１および論理回路用トランジスタ３２−２を含む論理回路が設けられる構成になっている。ここで、“Ｈ”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のベース（またはゲート）に入力されると、第２の出力回路部１−２が動作状態になって出力ノードＯＵＴが“Ｌ”レベルになり、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタＴｐのゲートに供給される。
【００５３】
これと同時に、“Ｈ”レベルの制御信号Ｓｃが論理回路用インバータ３２−１に入力されると、“Ｌ”レベルの信号が論理回路用トランジスタ３２−２のベース（またはゲート）に入力され、論理回路用トランジスタ３２−２がオフ状態になる。この論理回路用トランジスタ３２−２をオフ状態にすることによって、定電流源回路部３にてシンク電流が供給される経路から定電流源３１が強制的に遮断される。この結果、ＰＭＯＳトランジスタＴｐがオン状態になっているときに電流制限用抵抗Ｒ１に流れ込んでいた定電流がカットされるので、制限用抵抗Ｒ１の抵抗値と定電流源３１の電流値との積に相当する電圧分に関して、出力ノードＯＵＴの出力レベルの限界値の上昇が抑えられる。
【００５４】
要約すれば、図１の実施例に係るドライバ回路においては、定電流源回路部４にてシンク電流が供給される経路に論理回路を挿入し、この論理回路の切替動作によって定電流源回路部３の定電流源３１を遮断するようにしている。それゆえに、ＰＭＯＳトランジスタがオン状態になっているときに電流制限用抵抗Ｒ１に流れ込んでいた不要なシンク電流を抑止することができるので、電流制限用抵抗Ｒ１を流れる電流を全体として減少させることができるようになる。なお、図１の論理回路は、１つの具体的な論理回路の構成例を示したものであって、本発明は上記の構成例に限定されるものではない。
【００５５】
図１の実施例に係るドライバ回路によれば、不要なシンク電流によりＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、電流制限用抵抗の抵抗値を従来のドライバ回路よりも大きく設定することができるようになり、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になる。
【００５６】
図２は、本発明の第２の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第２の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第２の態様に相当するドライバ回路１０の一実施例の構成を例示することとする。なお、これ以降、特に断らない限り、ドライバ回路内の各種のトランジスタは、バイポーラ形ｎｐｎトランジスタまたはバイポーラ形ｐｎｐトランジスタにより構成されているものとしてドライバ回路の構成および動作を説明する。
【００５７】
図２においては、前述の図１の場合と同様に、大電力形のＰＭＯＳトランジスタＴｐのソースは、高電圧側の第１の電源（ここでは、例えば４０Ｖの電源電圧ＶＢの電源）に接続されると共に、上記ＰＭＯＳトランジスタＴｐのドレインは、ソレノイドコイル等の負荷Ｒ０を介して低電圧側の第２の電源（ここでは、例えばグランドレベルの電源）に接続されている。さらに、ＰＭＯＳトランジスタＴｐのゲートは、ドライバ回路１０の出力ノードＯＵＴに接続されている。
【００５８】
さらに、図２のドライバ回路１０においては、クランプ用ダイオード４１のカソードと第２の入力側トランジスタ２−２のコレクタとの間に、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されている。さらに、クランプ用ダイオード４１のカソードと第２の電流制限用抵抗Ｒ１２の一方の端子との間に、アナログスイッチ等のスイッチ素子６が挿入されている。上記の第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２は、クランプ用ダイオード４１により出力ノードＯＵＴの電圧レベルの下限（例えば、（ＶＢ−Ｖｃｒ）のレベル）が制限されている状態で、クランプ用ダイオード４１を通過する電流の電流値を所定の値以下に制限する機能を有している。さらに、スイッチ素子６のオン・オフ動作の制御により第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２の接続状態を変化させることによって、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２の組み合わせによる抵抗値を変化させ、クランプ用ダイオード４１を通過する電流の電流値を大きくしたり小さくしたりするようになっている。
【００５９】
さらに、図２のドライバ回路１０においては、第１の入力側トランジスタ２−１と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０と、定電流を生成する定電流源３１とを有する定電流源回路部３が設けられている。ここで、カレントミラー回路用トランジスタ３０のエミッタは、電源電圧ＶＢの電源に接続されており、定電流源３１の一方の端子は、グランドレベルの電源に接続されている。さらに、カレントミラー回路用トランジスタ３０のコレクタは、定電流源３１の他方の端子に接続されている。上記の定電流源回路部３は、第１の出力回路部１−１の動作状態を保持するために必要なシンク電流を供給する機能を有している。
【００６０】
さらに、図２のドライバ回路１０においては、高電圧側の電源の電源電圧ＶＢの電圧レベルを監視する電源電圧モニタ回路部５が設けられている。この電源電圧モニタ回路部５から出力される検出信号により、前述のスイッチ素子６のオン・オフ動作が制御される。
【００６１】
つぎに、図２のドライバ回路１０の動作を説明する。
図２の実施例に係るドライバ回路１０では、出力ノードＯＵＴが“Ｌ”レベルになっている場合と出力ノードＯＵＴが“Ｈ”レベルになっている場合のいずれにおいても、電源電圧モニタ回路部５により、電源電圧ＶＢの電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、電源電圧モニタ回路部５から“Ｈ”レベルまたは“Ｌ”レベルの検出信号が出力される。この検出信号により、スイッチ素子６をオン状態に変化させることによって、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されるようになり、電流制限用抵抗の実効的な抵抗値が小さくなる。
【００６２】
一般に、電流制限用抵抗は、クランプ回路部４が動作しているときの消費電力の損失を低く抑えるために挿入されるものであり、その観点からすれば、高電圧側の電源の電源電圧ＶＢの電圧レベルが高い場合のみ大きくすることが必要であって、電源電圧ＶＢの電圧レベルが低い場合はそれほど大きくする必要はない。
【００６３】
それゆえに、高電圧側の電源の電源電圧ＶＢの電圧レベルが比較的高い場合には、スイッチ素子６をオフ状態にして第１の電流制限用抵抗Ｒ１１のみが挿入されるようにし、高電圧側の電源の電源電圧ＶＢの電圧レベルが比較的低い場合には、スイッチ素子６をオン状態にして第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されるようにしている。なお、図２の第１の電流制限用抵抗および第２の電流制限用抵抗は、１つの具体的な電流制限用抵抗の構成例を示したものであって、本発明は上記の構成例に限定されるものではない。
【００６４】
図２の実施例に係るドライバ回路によれば、電源電圧ＶＢの電圧レベルが基準電圧の電圧レベルよりも低下しているときには、電源電圧モニタ回路部５およびスイッチ素子６を適宜動作させて電流制限用抵抗の抵抗値を実効的に小さくすることによって、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが上昇するのを防止することが可能になる。
【００６５】
図３は、図２の電源電圧モニタ回路部の具体例を示す回路図である。ここでは、前述の図２の電源電圧モニタ回路部５の具体的な構成例を簡略化して示す。
【００６６】
図３に示すように、電源電圧モニタ回路部５の主要部は、コンパレータ５０により構成される。さらに、高電圧側の電源電圧ＶＢの電源と低電圧側のグランドレベルの電源との間に、２つの分圧用抵抗５１および５２が直列に接続されている。コンパレータ５０の一方の入力端子（非反転入力端子＋）は、分圧用抵抗５１と分圧用抵抗５２との接続点に接続されている。ここでは、電源電圧ＶＢに比例した電圧ＶＢｍが、コンパレータ５０の一方の入力端子に入力される。また一方で、予め定められた基準電圧ＶＢｒを生成する基準電源５３が、コンパレータ５０の他方の入力端子（反転入力端子−）に接続されている。ここでは、基準電圧ＶＢｒが、コンパレータ５０の他方の入力端子に入力される。
【００６７】
図３のコンパレータ５０は、電源電圧ＶＢ（または電源電圧ＶＢに比例した電圧ＶＢｍ）の電圧レベルと基準電圧ＶＢｒの電圧レベルとを比較する機能を有している。コンパレータ５０にて電源電圧ＶＢの電圧レベルと基準電圧ＶＢｒの電圧レベルとを比較した結果として、電源電圧ＶＢの電圧レベルが基準電圧ＶＢｒの電圧レベルよりも低下したことが検出されたときに、コンパレータ５０から出力される検出信号により、スイッチ素子６をオン状態にして第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が並列に接続されるように制御される。
【００６８】
図４は、本発明の第３の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第３の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第３の態様に相当するドライバ回路１０の一実施例の構成を例示することとする。
【００６９】
図４のドライバ回路１０においては、クランプ回路部４に接続される電流制限用抵抗（必要ならば、図１および図２を参照のこと）を廃止し、第２の入力側トランジスタ２−２のソースとグランドレベルの電源との間にクランプ用定電流源７を挿入している。このクランプ用定電流源７は、定電流（例えば１００μＡ）を生成することによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持する機能を有している。
【００７０】
要約すれば、図４の実施例に係るドライバ回路においては、クランプ回路部４に接続される電流制限用抵抗を廃止し、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源７を設けることによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するようにしている。
【００７１】
図４の実施例に係るドライバ回路によれば、比較的小さな回路規模で、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になる。
【００７２】
図５は、本発明の第４の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第４の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第４の態様に相当するドライバ回路１０の一実施例の構成を例示することとする。
【００７３】
概していえば、本発明の第４の実施例に係るドライバ回路１０は、図１の第１の実施例に係るドライバ回路と、図４の第３の実施例に係るドライバ回路との組み合わせによって構成される。
【００７４】
図５のドライバ回路１０においては、クランプ回路部４に接続される電流制限用抵抗を廃止し、第２の入力側トランジスタ２−２のソースとグランドレベルの電源との間にクランプ用定電流源７を挿入している。このクランプ用定電流源７は、定電流（例えば５０μＡ）を生成することによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持する機能を有している。
【００７５】
要約すれば、図５の実施例に係るドライバ回路においては、定電流源回路部４にてシンク電流が供給される経路に論理回路を挿入し、この論理回路の切替動作によって定電流源回路部３の定電流源３１を遮断するようにし、かつ、電流制限用抵抗の代わりに、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源７を設けることによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するようにしている。
【００７６】
これによって、出力ノードＯＵＴが“Ｌ”レベルになっているときに、論理回路の切替動作により定電流源回路部４からシンク電流が供給されないようになるので、出力ノードＯＵＴが“Ｌ”レベル時の全体的なシンク電流を低減させることができるようになる。
【００７７】
例えば、前述の図４の第３の実施例に係るドライバ回路において、定電流源３１により５０μＡの定電流が生成される場合、出力ノードＯＵＴが“Ｌ”レベルになっているときに、クランプ用定電流源７による１００μＡの定電流と定電流源３１による５０μＡの定電流の合計に相当する電流（１５０μＡ）が、シンク電流として第２の入力側トランジスタ２−２に流れ込む。これに対し、図５の第４の実施例に係るドライバ回路において、出力ノードＯＵＴが“Ｌ”レベルになっているときに、論理回路の切替動作により定電流源３１が遮断されて５０μＡの定電流が供給されなくなる。したがって、図５の第４の実施例に係るドライバ回路においては、出力ノードＯＵＴが“Ｌ”レベルになっているときに、クランプ用定電流源７による５０μＡの定電流のみが、シンク電流として第２の入力側トランジスタ２−２に流れ込むので、全体的なシンク電流が１５０μＡから５０μＡに低減される。
【００７８】
図５の実施例に係るドライバ回路によれば、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４が動作しているときの消費電力のさらなる低損失化を図ることが可能になる。
【００７９】
図６は、本発明の第５の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第５の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第５の態様に相当するドライバ回路１０の一実施例の構成を例示することとする。
【００８０】
概していえば、本発明の第５の実施例に係るドライバ回路１０においては、前述の図１の第１の実施例における論理回路の代わりに、カレントミラー回路付き差動対を構成することによって、出力ノードＯＵＴの“Ｌ”レベル時に定電流源３１を第１の入力側トランジスタ２−１から遮断する機能を実現するようにしている。
【００８１】
図６のドライバ回路１０においては、第１の出力回路部１−１の動作状態を保持するための定電流を生成する定電流源３１を含む定電流源回路部が設けられている。
【００８２】
さらに、この定電流源回路部において定電流源３１から定電流（例えば５０μＡ）が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１、３４−２と、この一対の差動対用トランジスタ３４−１、３４−２にそれぞれ接続される一対のカレントミラー回路用トランジスタ３３−１、３３−２とが挿入され、かつ、電源電圧ＶＢの電源と定電流源３１との間に配置される。ここでは、一対の差動対用トランジスタ３４−１、３４−２として、一対のバイポーラ形ｎｐｎトランジスタ（またはＮＭＯＳトランジスタ）が使用され、一対のカレントミラー回路用トランジスタ３３−１、３３−２として、一対のバイポーラ形ｐｎｐトランジスタ（またはＰＭＯＳトランジスタ）が使用される。
【００８３】
ここで、一方の差動対用トランジスタ３４−１のベースには、２つの分圧用抵抗３７−１、３７−２の接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２のベースには、外部の制御信号Ｓｃが入力される。さらに、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２のベースに入力される制御信号Ｓｃの電圧レベルとの差を検出するようにしている。この結果として、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも高くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、他方の差動対用トランジスタ３４−２がオン状態になると共に、一方の差動対用トランジスタ３４−１がオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１および一方の差動対用トランジスタ３４−１の経路から定電流源３１が遮断されるようになる。それゆえに、出力ノードＯＵＴの“Ｌ”レベル時に、定電流源３１から第２の入力側トランジスタ２−２に不要なシンク電流が供給されなくなる。
【００８４】
また一方で、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも低くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、一方の差動対用トランジスタ３４−１がオン状態になると共に、他方の差動対用トランジスタ３４−２がオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１および一方の差動対用トランジスタ３４−１の経路と定電流源３１とが接続されるようになる。それゆえに、出力ノードＯＵＴの“Ｈ”レベル時に、定電流源３１から第１の入力側トランジスタ２−１に必要なシンク電流が供給されるようになる。
【００８５】
さらに、図６のドライバ回路１０においては、上記の定電流源回路部にて生成される定電流に対してカレントミラーの機能を持たせるために、カレントミラー回路用トランジスタ３３−１および第１の入力側トランジスタ２−１を含む一方のカレントミラー回路が設けられると共に、カレントミラー回路用トランジスタ３３−２およびバイポーラ形ｐｎｐトランジスタ（またはＰＭＯＳトランジスタ）３５を含む他方のカレントミラー回路が設けられている。さらに、この他方のカレントミラー回路を使用して、クランプ回路部４を通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部が設けられている。このクランプ用電流保持部もまた、カレントミラー回路用トランジスタ３６および第２の入力側トランジスタ２−２を含むカレントミラー回路を構成している。
【００８６】
要約すれば、図６の実施例に係るドライバ回路においては、定電流源回路部にてシンク電流が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１、３４−２と、この一対の差動対用トランジスタ３４−１、３４−２に接続されるカレントミラー回路用トランジスタ３３−１、３３−２を含むカレントミラー回路とを挿入し、出力ノードＯＵＴが“Ｌ”レベルであってＰＭＯＳトランジスタがオン状態になっているときに、一対の差動対用トランジスタ３４−１、３４−２の一方のベースに入力される基準電圧の電圧レベルと、他方のベースに入力される制御信号Ｓｃの電圧レベルとの差を検出して得られる検出信号により差動対の切替動作を行い、定電流源回路部の定電流源３１を遮断するようにしている。
【００８７】
図６の実施例に係るドライバ回路によれば、比較的小さな回路規模で、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【００８８】
図７は、本発明の第６の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第５の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第５の態様に相当するドライバ回路１０の他の実施例の構成を例示することとする。
【００８９】
概していえば、図７のドライバ回路１０は、前述の図６のドライバ回路とほぼ同様の構成を有している。ただし、図７のドライバ回路１０においては、ヒステリシス特性設定用トランジスタ３８を設けている点と、２つの分圧用抵抗の代わりに、３つの分圧用抵抗３７−１、３７−２および３７−３を設けている点が、前述の図６のドライバ回路と異なる。
【００９０】
逆にいえば、上記のヒステリシス特性設定用トランジスタ３８と、３つの分圧用抵抗３７−１、３７−２および３７−３以外の構成要素は、前述の図６のドライバ回路と全く同じである。したがって、ここでは、上記のヒステリシス特性設定用トランジスタ３８と、３つの分圧用抵抗３７−１、３７−２および３７−３以外の構成要素に関する再度の詳細な説明を省略する。
【００９１】
図７のドライバ回路１０においては、３つの分圧用抵抗３７−１、３７−２および３７−３が、高電圧側の第１の電源と低電圧側の第１の電源との間で直列に接続されている。さらに、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点は、一方の差動対用トランジスタ３４−１のベースに接続されており、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点は、ヒステリシス特性設定用トランジスタ３８のコレクタに接続されている。
【００９２】
また一方で、ヒステリシス特性設定用トランジスタ３８として、バイポーラ形ｎｐｎトランジスタ（またはＮＭＯＳトランジスタ）が使用される。このヒステリシス特性設定用トランジスタ３８のベースは、バイポーラ形ｐｎｐトランジスタ３５のコレクタとカレントミラー回路用トランジスタ３６のコレクタとの接続点に接続されている。さらに、ヒステリシス特性設定用トランジスタ３８のエミッタは、低電圧側の第２の電源に接続されており、上記ヒステリシス特性設定用トランジスタ３８のコレクタは、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点に接続されている。
【００９３】
さらに、図７のドライバ回路１０において、一方の差動対用トランジスタ３４−１のベースには、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２のベースには、外部の制御信号Ｓｃが入力される。さらに、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２のベースに入力される制御信号Ｓｃの電圧レベルとの差を検出するようにしている。この結果として、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも高くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、他方の差動対用トランジスタ３４−２がオン状態になると共に、一方の差動対用トランジスタ３４−１がオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１および一方の差動対用トランジスタ３４−１の経路から定電流源３１が遮断されるようになる。
【００９４】
このときに、ＰＭＯＳトランジスタ３５のコレクタとカレントミラー回路用トランジスタ３６のコレクタとの接続点が“Ｈ”レベルになり、この“Ｈ”レベルの信号がヒステリシス特性設定用トランジスタ３８のベースに入力される。それゆえに、ヒステリシス特性設定用トランジスタ３８がオン状態になり、ヒステリシス特性設定用トランジスタ３８のコレクタが“Ｌ”レベルになる。したがって、３番目の分圧用抵抗３７−３の両端が短絡された状態になり、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルが低くなる。換言すれば、図７のドライバ回路１０では、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも高くなっていることが一度検出された場合、基準電圧の電圧レベルを低くすることによって、制御信号Ｓｃに混入しているノイズにより差動対用トランジスタのオン・オフ動作時に誤動作が発生しないようにしている。
【００９５】
また一方で、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも低くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、一方の差動対用トランジスタ３４−１がオン状態になると共に、他方の差動対用トランジスタ３４−２がオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１および一方の差動対用トランジスタ３４−１の経路と定電流源３１とが接続されるようになる。
【００９６】
このときに、ＰＭＯＳトランジスタ３５のコレクタとカレントミラー回路用トランジスタ３６のコレクタとの接続点が“Ｌ”レベルになり、この“Ｌ”レベルの信号がヒステリシス特性設定用トランジスタ３８のベースに入力される。それゆえに、ヒステリシス特性設定用トランジスタ３８がオフ状態になり、ヒステリシス特性設定用トランジスタ３８のコレクタが“Ｈ”レベルになる。したがって、３番目の分圧用抵抗３７−３の両端が開放された状態になり、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルが高くなる。換言すれば、図７のドライバ回路１０では、制御信号Ｓｃの電圧レベルが基準電圧の電圧レベルよりも低くなっていることが一度検出された場合、基準電圧の電圧レベルを高くすることによって、制御信号Ｓｃに混入しているノイズにより差動対用トランジスタのオン・オフ動作時に誤動作が発生しないようにしている。
【００９７】
要約すれば、図７の実施例に係るドライバ回路において、定電流源回路部に関していえば、制御信号Ｓｃの電圧レベルが低電圧レベルから高電圧レベルに変化するときの基準電圧の電圧レベルと、制御信号Ｓｃの電圧レベルが高電圧レベルから低電圧レベルに変化するときの基準電圧の電圧レベルとの間でヒステリシス特性を持たせるようにしている。
【００９８】
図７の実施例に係るドライバ回路によれば、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になると共に、制御信号Ｓｃに混入しているノイズにより差動対用トランジスタのオン・オフ動作時に誤動作が発生するのを防止することが可能になる。
【００９９】
図８は、本発明の第７の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第７の実施例に係るドライバ回路１０の構成を簡略化して示す。さらに、ここでは、本発明の第５の態様に相当するドライバ回路１０のさらに他の実施例の構成を例示することとする。
【０１００】
概していえば、図８のドライバ回路１０は、前述の図６のドライバ回路とほぼ同様の構成を有している。ただし、図８のドライバ回路１０においては、クランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関して、カレントミラー比を個別に設定することが可能であるようにしている点が、前述の図６のドライバ回路と異なる。
【０１０１】
逆にいえば、上記のクランプ用電流保持部内のカレントミラー回路と、定電流源回路部内のカレントミラー回路以外の構成要素は、前述の図６のドライバ回路と全く同じである。したがって、ここでは、上記のクランプ用電流保持部内のカレントミラー回路と、定電流源回路部内のカレントミラー回路以外の構成要素に関する再度の詳細な説明を省略する。
【０１０２】
図８のドライバ回路１０においては、前述の図６の場合とほぼ同様に、第１の出力回路部１−１の動作状態を保持するための定電流を生成する定電流源３１を含む定電流源回路部が設けられている。
【０１０３】
さらに、この定電流源回路部において、前述の図６の場合とほぼ同様に、定電流源３１から定電流が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１、３４−２と、この一対の差動対用トランジスタ３４−１、３４−２にそれぞれ接続される一対のカレントミラー回路用トランジスタ３３−１、３３−２とが挿入され、かつ、電源電圧ＶＢの電源と定電流源３１との間に配置される。
【０１０４】
ここで、一方の差動対用トランジスタ３４−１のベースには、２つの分圧用抵抗３７−１、３７−２の接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２のベースには、外部の制御信号Ｓｃが入力される。さらに、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２のベースに入力される制御信号Ｓｃの電圧レベルとの差を検出するようにしている。
【０１０５】
さらに、図８のドライバ回路１０においては、前述の図６の場合とほぼ同様に、上記の定電流源回路部にて生成される定電流に対してカレントミラーの機能を持たせるために、カレントミラー回路用トランジスタ３３−１および第１の入力側トランジスタ２−３を含む一方のカレントミラー回路が設けられると共に、カレントミラー回路用トランジスタ３３−２およびバイポーラ形ｐｎｐトランジスタ３５を含む他方のカレントミラー回路が設けられている。さらに、この他方のカレントミラー回路を使用して、クランプ回路部４を通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部が設けられている。このクランプ用電流保持部もまた、カレントミラー回路用トランジスタ３６および第２の入力側トランジスタ２−４を含むカレントミラー回路を構成している。
【０１０６】
一般に、第１の出力回路部１−１が動作状態（第２の出力回路部１−２が非動作状態）で出力ノードＯＵＴが“Ｈ”レベルになっている場合（ＰＭＯＳトランジスタＴｐがオフ状態）、第１の入力側トランジスタ２−３から第１の出力回路部１−１に大きなシンク電流を供給する必要があり、第１の入力側トランジスタ２−３に対して比較的高いソース能力およびシンク能力が要求される。これに対し、第２の出力回路部１−２が動作状態（第１の出力回路部１−１が非動作状態）になっている場合（ＰＭＯＳトランジスタＴｐがオン状態）、第２の入力側トランジスタ２−４から第２の出力回路部１−２にそれほど大きなシンク電流を供給する必要はないので、第２の入力側トランジスタ２−４に対してそれほど高いソース能力およびシンク能力は要求されない。
【０１０７】
上記の観点より、定電流源回路部内のカレントミラー回路に関していえば、比較的高いソース能力およびシンク能力が要求されるので、カレントミラー回路用トランジスタ３３−１（×１）に対する第１の入力側トランジスタ２−３（×５）のカレントミラー比を５に設定している。より具体的には、第１の入力側トランジスタ２−３の電流増幅率(ｈfe ）を、カレントミラー回路用トランジスタ３３−１の電流増幅率の５倍に設定している。
【０１０８】
また一方で、クランプ用電流保持部内のカレントミラー回路に関していえば、それほど高いソース能力およびシンク能力が要求されないので、カレントミラー回路用トランジスタ３６（×１）に対する第２の入力側トランジスタ２−４（×２）のカレントミラー比を２に設定している。より具体的には、第２の入力側トランジスタ２−４の電流増幅率(ｈfe ）を、カレントミラー回路用トランジスタ３６の電流増幅率の２倍に設定している。なお、カレントミラー回路用トランジスタ３６の電流増幅率は、前述のカレントミラー回路用トランジスタ３３−１の電流増幅率と同程度でよい。
【０１０９】
要約すれば、図８の実施例に係るドライバ回路においては、クランプ回路部４に接続されるクランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関して、カレントミラー比を個別に設定することが可能であるようにしている。
【０１１０】
図８の実施例に係るドライバ回路によれば、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になると共に、第１の出力回路部１−１および第２の出力回路部１−２の入力側のトランジスタのシンク能力やソース能力に合わせて、個別にカレントミラー回路のカレントミラー比を設定・変更することが可能になる。
【０１１１】
図９は、本発明の第８の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第８の実施例に係るドライバ回路１０の構成を簡略化して示す。
【０１１２】
概していえば、本発明の第８の実施例に係るドライバ回路１０は、図１の第１の実施例に係るドライバ回路と、図２の第２の実施例に係るドライバ回路との組み合わせによって構成される。
【０１１３】
図９のドライバ回路１０においては、前述の図１の場合と同様に、第１の入力側トランジスタ２−１と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０と、定電流（例えば５０μＡ）を生成する定電流源３１とを有する定電流源回路部３が設けられている。
【０１１４】
さらに、図９のドライバ回路１０においては、前述の図１の場合と同様に、カレントミラー回路用トランジスタ３０のドレインと定電流源３１との間に、論理回路用インバータ３２−１および論理回路用トランジスタ３２−２を含む論理回路が設けられている。論理回路用インバータ３２−１の入力端子には、制御信号Ｓｃが入力される。
【０１１５】
さらに、図９のドライバ回路１０においては、前述の図２の場合と同様に、クランプ用ダイオード４１のカソードと第２の入力側トランジスタ２−２のコレクタとの間に、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されている。さらに、クランプ用ダイオード４１のカソードと第２の電流制限用抵抗Ｒ１２の一方の端子との間に、アナログスイッチ等のスイッチ素子６が挿入されている。
【０１１６】
さらに、図９のドライバ回路１０においては、前述の図２の場合と同様に、高電圧側の電源の電源電圧ＶＢの電圧レベルを監視する電源電圧モニタ回路部５が設けられている。この電源電圧モニタ回路部５から出力される検出信号により、前述のスイッチ素子６のオン・オフ動作が制御される。
【０１１７】
図９の実施例に係るドライバ回路１０では、前述のように、定電流源回路部３のカレントミラー回路用トランジスタ３０と定電流源３１との間に、論理回路用インバータ３２−１および論理回路用トランジスタ３２−２を含む論理回路が設けられる構成になっている。ここで、“Ｈ”レベルの制御信号Ｓｃが第２の入力側トランジスタ２−２のゲートに入力されると、第２の出力回路部１−２が動作状態になって出力ノードＯＵＴが“Ｌ”レベルになり、ＰＭＯＳトランジスタＴｐをオン状態にするための“Ｌ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＰＭＯＳトランジスタＴｐのゲートに供給される。
【０１１８】
これと同時に、“Ｈ”レベルの制御信号Ｓｃが論理回路用インバータ３２−１に入力されると、“Ｌ”レベルの信号が論理回路用トランジスタ３２−２のゲートに入力され、論理回路用トランジスタ３２−２がオフ状態になる。この論理回路用トランジスタ３２−２をオフ状態にすることによって、定電流源回路部３にてシンク電流が供給される経路から定電流源３１が強制的に遮断される。この結果、ＰＭＯＳトランジスタＴｐがオン状態になっているときに電流制限用抵抗Ｒ１に流れ込んでいた定電流がカットされるので、制限用抵抗Ｒ１の抵抗値と定電流源３１の電流値との積に相当する電圧分に関して、出力ノードＯＵＴの出力レベルの限界値の上昇が抑えられる。
【０１１９】
また一方で、図９の第８の実施例に係るドライバ回路１０では、出力ノードＯＵＴが“Ｌ”レベルになっている場合と出力ノードＯＵＴが“Ｈ”レベルになっている場合のいずれにおいても、電源電圧モニタ回路部５により、電源電圧ＶＢの電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、電源電圧モニタ回路部５から“Ｈ”レベルまたは“Ｌ”レベルの検出信号が出力される。この検出信号により、スイッチ素子６をオン状態に変化させることによって、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されるようになり、電流制限用抵抗の実効的な抵抗値が小さくなる。
【０１２０】
ここでは、高電圧側の電源の電源電圧ＶＢの電圧レベルが比較的高い場合には、スイッチ素子６をオフ状態にして第１の電流制限用抵抗Ｒ１１のみが挿入されるようにし、高電圧側の電源の電源電圧ＶＢの電圧レベルが比較的低い場合には、スイッチ素子６をオン状態にして第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されるようにしている。なお、図９の第１の電流制限用抵抗および第２の電流制限用抵抗は、１つの具体的な電流制限用抵抗の構成例を示したものであって、本発明は上記の構成例に限定されるものではない。
【０１２１】
要約すれば、図９の実施例に係るドライバ回路においては、定電流源回路部３にて定電流が供給される経路に論理回路を挿入し、第１の出力回路部１−１または第２の出力回路部１−２のいずれか一方からの駆動信号ＳｄがＰＭＯＳトランジスタのゲートに供給されてＰＭＯＳトランジスタがオン状態になったときに、上記論理回路の切替動作によって定電流源回路部３の定電流源を遮断するようにし、かつ、電源電圧モニタ回路部５により高電圧側の電源の電源電圧ＶＢの電圧レベルを監視し、この電源電圧ＶＢの電圧レベルが基準電圧の電圧レベルよりも低下したことが検出されたときに、クランプ回路部４に接続される電流制限用抵抗の抵抗値が小さくなるようにしている。
【０１２２】
図９の実施例に係るドライバ回路によれば、ＰＭＯＳトランジスタＴｐを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４に接続される電流制限用抵抗の抵抗値を大きくすることができるようになり、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になる。さらに、高電圧側の電源の電源電圧ＶＢの電圧レベルが低下している場合でも、電流制限用抵抗の抵抗値をある程度まで小さくすることによって、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルが顕著に上昇するのを防止することが可能になる。
【０１２３】
図１０は、本発明の第９の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＰＭＯＳトランジスタＴｐを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第９の実施例に係るドライバ回路１０の構成を簡略化して示す。
【０１２４】
概していえば、本発明の第９の実施例に係るドライバ回路１０は、図７の第６の実施例に係るドライバ回路と、図８の第７の実施例に係るドライバ回路との組み合わせによって構成される。
【０１２５】
全般的に、図１０のドライバ回路１０は、前述の図６のドライバ回路とほぼ同様の構成を有している。ただし、図１０のドライバ回路１０においては、ヒステリシス特性設定用トランジスタ３８を設けている点と、２つの分圧用抵抗の代わりに、３つの分圧用抵抗３７−１、３７−２および３７−３を設けている点と、クランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関して、カレントミラー比を個別に設定することが可能であるようにしている点とが、前述の図６のドライバ回路と異なる。
【０１２６】
逆にいえば、上記のヒステリシス特性設定用トランジスタ３８、３つの分圧用抵抗３７−１、３７−２および３７−３、クランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路以外の構成要素は、前述の図６のドライバ回路と全く同じである。したがって、ここでは、上記のヒステリシス特性設定用トランジスタ３８、３つの分圧用抵抗３７−１、３７−２および３７−３、クランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路以外の構成要素に関する再度の詳細な説明を省略する。
【０１２７】
図１０のドライバ回路１０においては、前述の図６の場合とほぼ同様に、第１の出力回路部１−１の動作状態を保持するための定電流を生成する定電流源３１を含む定電流源回路部が設けられている。
【０１２８】
さらに、この定電流源回路部において、前述の図６の場合とほぼ同様に、定電流源３１から定電流が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１、３４−２と、この一対の差動対用トランジスタ３４−１、３４−２にそれぞれ接続される一対のカレントミラー回路用トランジスタ３３−１、３３−２とが挿入され、かつ、電源電圧ＶＢの電源と定電流源３１との間に配置される。
【０１２９】
さらに、図１０のドライバ回路１０においては、前述の図６の場合とほぼ同様に、上記の定電流源回路部にて生成される定電流に対してカレントミラーの機能を持たせるために、カレントミラー回路用トランジスタ３３−１および第１の入力側トランジスタ２−３を含む一方のカレントミラー回路が設けられると共に、カレントミラー回路用トランジスタ３３−２およびバイポーラ形ｐｎｐトランジスタ３５を含む他方のカレントミラー回路が設けられている。さらに、この他方のカレントミラー回路を使用して、クランプ回路部４を通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部が設けられている。このクランプ用電流保持部もまた、カレントミラー回路用トランジスタ３６および第２の入力側トランジスタ２−４を含むカレントミラー回路を構成している。
【０１３０】
ここで、定電流源回路部内のカレントミラー回路に関していえば、比較的高いソース能力およびシンク能力が要求されるので、カレントミラー回路用トランジスタ３３−１（×１）に対する第１の入力側トランジスタ２−３（×５）のカレントミラー比を５に設定している。
【０１３１】
また一方で、クランプ用電流保持部内のカレントミラー回路に関していえば、それほど高いソース能力およびシンク能力が要求されないので、カレントミラー回路用トランジスタ３６（×１）に対する第２の入力側トランジスタ２−４（×２）のカレントミラー比を２に設定している。
【０１３２】
さらに、図１０のドライバ回路１０においては、前述の図７の場合と同様に、３つの分圧用抵抗３７−１、３７−２および３７−３が、高電圧側の第１の電源と低電圧側の第１の電源との間で直列に接続されている。さらに、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点は、一方の差動対用トランジスタ３４−１のベースに接続されており、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点は、ヒステリシス特性設定用トランジスタ３８のコレクタに接続されている。
【０１３３】
また一方で、ヒステリシス特性設定用トランジスタ３８のベースは、バイポーラ形ｐｎｐトランジスタ３５のコレクタとカレントミラー回路用トランジスタ３６のコレクタとの接続点に接続されている。さらに、ヒステリシス特性設定用トランジスタ３８のエミッタは、低電圧側の第１の電源に接続されており、上記ヒステリシス特性設定用トランジスタ３８のコレクタは、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点に接続されている。
【０１３４】
さらに、図１０のドライバ回路１０においては、前述の図７の場合と同様に、一方の差動対用トランジスタ３４−１のベースには、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２のベースには、外部の制御信号Ｓｃが入力される。さらに、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２のベースに入力される制御信号Ｓｃの電圧レベルとの差を検出するようにしている。この検出結果として得られる検出信号に応じて、前述の図７の場合と同様に、差動対の切替動作が行われると共に、ヒステリシス特性設定用トランジスタ３８のオン・オフ切替動作が行われる。この結果、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧が変化する。
【０１３５】
要約すれば、図１０の実施例に係るドライバ回路において、定電流源回路部に関しては、制御信号Ｓｃの電圧レベルが低電圧レベルから高電圧レベルに変化するときの基準電圧の電圧レベルと、制御信号Ｓｃの電圧レベルが高電圧レベルから低電圧レベルに変化するときの基準電圧の電圧レベルとの間でヒステリシス特性を持たせるようにしており、また一方で、クランプ回路部４に接続されるクランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関しては、カレントミラー比を個別に設定することが可能であるようにしている。
【０１３６】
図１０の実施例に係るドライバ回路によれば、ＰＭＯＳトランジスタを駆動するための最低動作電圧の電圧レベルを悪化させることなく、クランプ回路部４が動作しているときの消費電力の低損失化を図ることが可能になると共に、制御信号Ｓｃに混入しているノイズにより差動対用トランジスタのオン・オフ動作時に誤動作が発生するのを防止することが可能になり、かつ、第１の出力回路部１−１および第２の出力回路部１−２の入力側のトランジスタのシンク能力やソース能力に合わせて、個別にカレントミラー回路のカレントミラー比を設定・変更することが可能になる。
【０１３７】
図１１は、本発明の第１０の実施例に係るドライバ回路の構成を示す回路図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動してソレノイドコイル等の負荷Ｒ０に大きな電流を供給するための本発明の第１０の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図１に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１３８】
図１１においては、大電力形のＮＭＯＳトランジスタＴｎのドレインは、ソレノイドコイル等の負荷Ｒ０を介して高電圧側の第１の電源（ここでは、例えば４０Ｖの電源電圧ＶＢの電源）に接続されると共に、上記ＮＭＯＳトランジスタＴｎのソースは、低電圧側の第２の電源（ここでは、例えばグランドレベル（０Ｖ）の電源）に接続されている。さらに、ＮＭＯＳトランジスタＴｎのゲートは、ドライバ回路１０ａの出力ノードＯＵＴに接続されている。換言すれば、図１１では、前述の図１のＰＭＯＳトランジスタＴｐの代わりにＮＭＯＳトランジスタＴｎを採用しているため、高電圧側の第１の電源および低電圧側の第２の電源とＭＯＳトランジスタとの関係が逆になり、負荷Ｒ０が高電圧側の第１の電源に接続されるようになっている。
【０１３９】
さらに、図１１のドライバ回路１０ａにおいては、一定のクランプ用電圧Ｖｃｒ（例えば１０Ｖ）を有するクランプ用定電圧源４０と、クランプ用ダイオード４１とを有するクランプ回路部４ａが設けられている。ただし、ここでは、前述の図１のＰＭＯＳトランジスタＴｐの代わりにＮＭＯＳトランジスタＴｎを採用しているため、高電圧側の第１の電源および低電圧側の第２の電源とクランプ回路部との関係が逆になり、クランプ用ダイオード４１が高電圧側に配置されると共にクランプ用定電圧源４０が低電圧側に配置される点に注意すべきである。
【０１４０】
より詳しく説明すると、クランプ用定電圧源４０の正極（＋）端子はクランプ用ダイオード４１のカソードに接続され、その負極（−）端子はグランドレベルの電源に接続されている。さらに、クランプ用ダイオード４１のアノードは、第２の入力側トランジスタ２−２のコレクタに接続されている。上記のクランプ回路部４ａは、ＮＭＯＳトランジスタＴｎがオン状態になっているときに、出力ノードＯＵＴの電圧レベル（すなわち、ＮＭＯＳトランジスタＴｎのゲートの電圧レベル）を所定の値（例えば、Ｖｃｒのレベル）にクランプする機能を有している。
【０１４１】
さらに、図１１のドライバ回路１０ａにおいては、クランプ用ダイオード４１のアノードと第１の入力側トランジスタ２−１のコレクタとの間に、前述の図１の電流制限用抵抗と同じ機能を有する電流制限用抵抗Ｒ１が接続されている。
【０１４２】
さらに、図１１のドライバ回路１０ａにおいては、第２の入力側トランジスタ２−２と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０ａ（例えば、バイポーラ形ｎｐｎトランジスタ）と、定電流（例えば５０μＡ）を生成する定電流源３１とを有する定電流源回路部３ａが設けられている。ここで、カレントミラー回路用トランジスタ３０ａのエミッタは、グランドレベルの電源に接続されており、定電流源３１の一方の端子は、電源電圧ＶＢの電源に接続されている。上記の定電流源回路部３ａは、第２の出力回路部１−２の動作状態を保持するために必要なシンク電流を供給する機能を有している。換言すれば、ここでは、前述の図１のＰＭＯＳトランジスタＴｐの代わりにＮＭＯＳトランジスタＴｎを採用しているため、高電圧側の第１の電源および低電圧側の第２の電源と定電流源回路部との関係が逆になり、定電流源３１が高電圧側に配置されると共にカレントミラー回路用トランジスタ３０ａが低電圧側に配置されるようになっている。
【０１４３】
さらに、図１１のドライバ回路１０ａにおいては、カレントミラー回路用トランジスタ３０ａのコレクタと定電流源３１の他方の端子との間に、論理回路用インバータ３２−１および論理回路用トランジスタ（例えば、バイポーラ形ｐｎｐトランジスタ）３２−２ａを含む論理回路が設けられている。ここで、論理回路用インバータ３２−１の入力端子には、制御信号Ｓｃａが入力される。また一方で、論理回路用インバータ３２−１の出力端子は、論理回路用トランジスタ３２−２ａのベースに接続されている。さらに、論理回路用トランジスタ３２−２ａのコレクタは、カレントミラー回路用トランジスタ３０ａのコレクタに接続されており、上記論理回路用トランジスタ３２−２ａのエミッタは、定電流源３１の他方の端子に接続されている。
【０１４４】
つぎに、図１１のドライバ回路１０ａの動作を説明する。図１１のドライバ回路１０ａでは、出力ノードＯＵＴが“Ｈ”レベルのときに、ＮＭＯＳトランジスタＴｎがオン状態になって負荷Ｒ０に大きな電流を供給するようになっている。より具体的には、“Ｌ”レベルの制御信号Ｓｃａが第１の入力側トランジスタ２−１のゲートに入力されると、第１の入力側トランジスタ２−１がオン状態になり、“Ｈ”レベルの入力信号が第１の補助トランジスタ１１のゲートに入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオン状態になり、出力ノードＯＵＴが“Ｈ”レベルになる。換言すれば、“Ｌ”レベルの制御信号Ｓｃａにより第１の出力回路部１−１が動作状態になったときに、ＮＭＯＳトランジスタＴｎをオン状態にするための“Ｈ”レベルの駆動信号Ｓｄａが出力ノードＯＵＴからＮＭＯＳトランジスタのゲートに供給され、負荷Ｒ０に大きな電流が流れるようになる。
【０１４５】
このときに、クランプ用ダイオード４１のクランプ機能により第２の入力側トランジスタ２−２がオフ状態になり、“Ｈ”レベルの入力信号が第２の補助トランジスタ１５のゲートに入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオフ状態になる。換言すれば、ＮＭＯＳトランジスタＴｎをオン状態にするための“Ｈ”レベルの駆動信号Ｓｄａが出力ノードＯＵＴからＮＭＯＳトランジスタのゲートに供給されている間は、第２の出力回路部１−２が非動作状態になっている。
【０１４６】
また一方で、図１１のドライバ回路１０ａでは、“Ｈ”レベルの制御信号Ｓｃａが第１の入力側トランジスタ２−１のゲートに入力されているときに、第１の入力側トランジスタ２−１がオフ状態になる。ここで、クランプ用ダイオード４１が非導通状態になっている状態で、定電流源回路部３ａにより一定の電流が供給されるので、第２の入力側トランジスタ２−２がオン状態になる。それゆえに、“Ｌ”レベルの入力信号が第２の補助トランジスタ１５のゲートに入力される。これによって、第２の補助トランジスタ１５および第２の出力側トランジスタ１６の各々がオン状態になり、出力ノードＯＵＴが“Ｌ”レベルになる。換言すれば、制御信号Ｓｃａにより第１の出力回路部１−１が動作状態になったときに、ＮＭＯＳトランジスタＴｎをオフ状態にするための“Ｌ”レベルの駆動信号Ｓｄａが出力ノードＯＵＴからＮＭＯＳトランジスタのゲートに供給され、負荷Ｒ０を流れる電流が停止する。
【０１４７】
このときに、前述のように第１の入力側トランジスタ２−１がオフ状態になっているので、“Ｌ”レベルの入力信号が第１の補助トランジスタ１１のゲートに入力される。これによって、第１の補助トランジスタ１１および第１の出力側トランジスタ１２の各々がオフ状態になる。換言すれば、ＮＭＯＳトランジスタＴｎをオフ状態にするための“Ｌ”レベルの駆動信号Ｓｄａが出力ノードＯＵＴからＮＭＯＳトランジスタのゲートに供給されている間は、第１の出力回路部１−１が非動作状態になっている。
【０１４８】
一般に、定電流源回路部３ａの定電流源３１から第２の出力回路部１−２に供給される電流（シンク電流）は、第２の出力回路部１−２が動作状態（第１の出力回路部１−１が非動作状態）になっている場合にのみ必要であり、第１の出力回路部１−１が動作状態（第２の出力回路部１−２が非動作状態）になっている場合には不要である点に注意すべきである。この理由として、第１の出力回路部１−１が動作状態になったときには、出力ノードＯＵＴが“Ｈ”レベルになってＮＭＯＳトランジスタＴｎがオン状態になるので、第１の出力回路部１−１にシンク電流を供給しなくてもＮＭＯＳトランジスタＴｎが充分なシンク能力を発揮する点が挙げられる。
【０１４９】
図１１の第１０の実施例に係るドライバ回路１０ａでは、前述のように、定電流源回路部３ａのカレントミラー回路用トランジスタ３０ａと定電流源３１との間に、論理回路用インバータ３２−１および論理回路用トランジスタ３２−２ａを含む論理回路が設けられる構成になっている。ここで、“Ｌ”レベルの制御信号Ｓｃａが第１の入力側トランジスタ２−１のベースに入力されると、第１の出力回路部１−１が動作状態になって出力ノードＯＵＴが“Ｈ”レベルになり、ＮＭＯＳトランジスタＴｎをオン状態にするための“Ｈ”レベルの駆動信号Ｓｄが出力ノードＯＵＴからＮＭＯＳトランジスタＴｎのゲートに供給される。
【０１５０】
これと同時に、“Ｌ”レベルの制御信号Ｓｃａが論理回路用インバータ３２−１に入力されると、“Ｈ”レベルの信号が論理回路用トランジスタ３２−２ａのベースに入力され、論理回路用トランジスタ３２−２ａがオフ状態になる。この論理回路用トランジスタ３２−２ａをオフ状態にすることによって、定電流源回路部３ａにてシンク電流が供給される経路から定電流源３１が強制的に遮断される。この結果、ＮＭＯＳトランジスタＴｎがオン状態になっているときに電流制限用抵抗Ｒ１を流れていた定電流がカットされるので、制限用抵抗Ｒ１の抵抗値と定電流源３１の電流値との積に相当する電圧分に関して、出力ノードＯＵＴの出力レベルの限界値の悪化が抑えられる。
【０１５１】
要約すれば、図１１の実施例に係るドライバ回路においても、前述の図１の場合と同様に、定電流源回路部４ａにてシンク電流が供給される経路に論理回路を挿入し、この論理回路の切替動作によって定電流源回路部３ａの定電流源３１を遮断するようにしている。それゆえに、ＮＭＯＳトランジスタがオン状態になっているときに電流制限用抵抗Ｒ１を流れていた不要なシンク電流を抑止することができるので、電流制限用抵抗Ｒ１を流れる電流を全体として減少させることができるようになる。なお、図１１の論理回路は、１つの具体的な論理回路の構成例を示したものであって、本発明は上記の構成例に限定されるものではない。
【０１５２】
図１１の実施例に係るドライバ回路によれば、不要なシンク電流によりＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルを悪化させることなく、電流制限用抵抗Ｒ１の抵抗値を従来のドライバ回路よりも大きく設定することができるようになり、クランプ回路部４ａが動作しているときの消費電力の低損失化を図ることが可能になる。
【０１５３】
図１２は、本発明の第１１の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１１の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図２に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１５４】
さらに、図１２のドライバ回路１０のクランプ回路部４ａの構成は、前述の図１１のクランプ回路部と同様の構成を有している。したがって、ここでは、クランプ回路部４ａに関する再度の詳細な説明を省略する。
【０１５５】
さらに、図１２のドライバ回路１０ａにおいては、クランプ用ダイオード４１のアノードと第１の入力側トランジスタ１−２のドレインとの間に、第１の電流制限用抵抗Ｒ１１および第２の電流制限用抵抗Ｒ１２が互いに並列に接続されている。さらに、クランプ用ダイオード４１のアノードと第２の電流制限用抵抗Ｒ１２の一方の端子との間に、アナログスイッチ等のスイッチ素子６が挿入されている。
【０１５６】
さらに、図１２のドライバ回路１０ａにおいては、前述の図２のドライバ回路の場合とほぼ同様に、第２の入力側トランジスタ２−２と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０ａと、定電流を生成する定電流源３１とを有する定電流源回路部３ａが設けられている。ただし、ここでは、前述の図２のＰＭＯＳトランジスタＴｐの代わりにＮＭＯＳトランジスタＴｎを採用しているため、高電圧側の第１の電源および低電圧側の第２の電源と定電流源回路部との関係が逆になり、定電流源３１が高電圧側に配置されると共にカレントミラー回路用トランジスタ３０ａが低電圧側に配置されるようになっている。
【０１５７】
さらに、図１２のドライバ回路１０ａにおいては、前述の図２の電源電圧モニタ回路部と同じ機能を有する電源電圧モニタ回路部５が設けられている。この電源電圧モニタ回路部５から出力される検出信号により、前述のスイッチ素子６のオン・オフ動作が制御される。
【０１５８】
図１２の実施例に係るドライバ回路１０ａでは、出力ノードＯＵＴが“Ｌ”レベルになっている場合と出力ノードＯＵＴが“Ｈ”レベルになっている場合のいずれにおいても、電源電圧モニタ回路部５ａにより、電源電圧ＶＢの電圧レベルが予め定められた基準電圧の電圧レベルよりも低下したことが検出されたときに、電源電圧モニタ回路部５ａから“Ｈ”レベルまたは“Ｌ”レベルの検出信号が出力される。この検出信号により、スイッチ素子６ａをオン状態に変化させることによって、第１の電流制限用抵抗Ｒ２１および第２の電流制限用抵抗Ｒ２２が互いに並列に接続されるようになり、電流制限用抵抗の実効的な抵抗値が小さくなる。
【０１５９】
図１２の実施例に係るドライバ回路によれば、電源電圧ＶＢの電圧レベルが基準電圧の電圧レベルよりも低下しているときには、電源電圧モニタ回路部５ａおよびスイッチ素子６ａを適宜動作させて電流制限用抵抗の抵抗値を実効的に小さくすることによって、ＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルが悪化するのを防止することが可能になる。
【０１６０】
図１３は、本発明の第１２の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１２の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図４に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１６１】
図１３のドライバ回路１０ａにおいては、クランプ回路部４ａに接続される電流制限用抵抗（必要ならば、図１１および図１２を参照のこと）を廃止し、第１の入力側トランジスタ２−１のエミッタと電源電圧ＶＢの電源との間に、前述の図４のクランプ用定電流源と同じ機能を有するクランプ用定電流源７を挿入している。
【０１６２】
さらに、図１３のドライバ回路１０ａにおいては、前述の図１２の場合と同様に、第２の入力側トランジスタ２−２と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０ａと、定電流を生成する定電流源３１とを有する定電流源回路部３ａが設けられている。
【０１６３】
要約すれば、図１３の実施例に係るドライバ回路においては、クランプ回路部４ａに接続される電流制限用抵抗を廃止し、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源７を設けることによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するようにしている。
【０１６４】
図１３の実施例に係るドライバ回路によれば、比較的小さな回路規模で、ＮＭＯＳトランジスタを駆動するためのスレッショールドレベルの電圧レベルを悪化させることなく、クランプ回路部４ａが動作しているときの消費電力の低損失化を図ることが可能になる。
【０１６５】
図１４は、本発明の第１３の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１３の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図５に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１６６】
概していえば、本発明の第１３の実施例に係るドライバ回路１０は、図１１の第１０の実施例に係るドライバ回路と、図１３の第１２の実施例に係るドライバ回路との組み合わせによって構成される。
【０１６７】
図１４のドライバ回路１０ａにおいては、クランプ回路部４ａに接続される電流制限用抵抗を廃止し、第１の入力側トランジスタ２−１のエミッタと電源電圧ＶＢの電源との間に、前述の図５のクランプ用定電流源と同じ機能を有するクランプ用定電流源７を挿入している。
【０１６８】
さらに、図１４のドライバ回路１０ａにおいては、前述の図１１の場合と同様に、第１の入力側トランジスタ２−１と協働してカレントミラー回路を構成するためのカレントミラー回路用トランジスタ３０ａと、定電流（例えば５０μＡ）を生成する定電流源３１とを有する定電流源回路部３ａが設けられている。ここで、カレントミラー回路用トランジスタ３０ａのエミッタは、グランドレベルの電源に接続されており、定電流源３１の一方の端子は、電源電圧ＶＢの電源に接続されている。
【０１６９】
さらに、図１４のドライバ回路１０ａにおいては、前述の図１１の場合と同様に、カレントミラー回路用トランジスタ３０ａのコレクタと定電流源３１の他方の端子との間に、論理回路用インバータ３２−１および論理回路用トランジスタ３２−２ａを含む論理回路が設けられている。ここで、論理回路用インバータ３２−１の入力端子には、制御信号Ｓｃａが入力される。また一方で、論理回路用インバータ３２−１の出力端子は、論理回路用トランジスタ３２−２ａのベースに接続されている。さらに、論理回路用トランジスタ３２−２ａのコレクタは、カレントミラー回路用トランジスタ３０ａのコレクタに接続されており、上記論理回路用トランジスタ３２−２ａのエミッタは、定電流源３１の他方の端子に接続されている。
【０１７０】
要約すれば、図１４の実施例に係るドライバ回路においては、定電流源回路部４ａにてシンク電流が供給される経路に論理回路を挿入し、この論理回路の切替動作によって定電流源回路部３ａの定電流源３１を遮断するようにし、かつ、電流制限用抵抗の代わりに、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するためのクランプ用定電流源７を設けることによって、クランプ用ダイオード４１を流れる電流の電流値を一定の電流値に保持するようにしている。
【０１７１】
これによって、出力ノードＯＵＴが“Ｈ”レベルになっているときに、論理回路の切替動作により定電流源回路部４ａからシンク電流が供給されないようになるので、出力ノードＯＵＴが“Ｈ”レベル時の全体的なシンク電流を低減させることができるようになる。
【０１７２】
図１４の実施例に係るドライバ回路によれば、ＮＭＯＳトランジスタを駆動するためのスレッショールドレベルの電圧レベルを悪化させることなく、クランプ回路部４ａが動作しているときの消費電力のさらなる低損失化を図ることが可能になる。
【０１７３】
図１５は、本発明の第１４の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１４の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図６に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１７４】
概していえば、本発明の第１４の実施例に係るドライバ回路１０ａにおいては、前述の図１１の第１０の実施例における論理回路の代わりに、カレントミラー回路付き差動対を構成することによって、出力ノードＯＵＴの“Ｈ”レベル時に定電流源３１を第２の入力側トランジスタ２−２から遮断する機能を実現するようにしている。
【０１７５】
図１５のドライバ回路１０ａにおいては、第２の出力回路部１−２の動作状態を保持するための定電流を生成する定電流源３１を含む定電流源回路部が設けられている。
【０１７６】
さらに、この定電流源回路部において定電流源３１から定電流（例えば５０μＡ）が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１ａ、３４−２ａと、この一対の差動対用トランジスタ３４−１ａ、３４−２ａにそれぞれ接続される一対のカレントミラー回路用トランジスタ３３−１ａ、３３−２ａとが挿入され、かつ、定電流源３１とグランドレベルの電源との間に配置される。ここでは、一対の差動対用トランジスタ３４−１ａ、３４−２ａとして、一対のバイポーラ形ｐｎｐトランジスタが使用され、一対のカレントミラー回路用トランジスタ３３−１ａ、３３−２ａとして、一対のバイポーラ形ｎｐｎトランジスタが使用される。
【０１７７】
ここで、一方の差動対用トランジスタ３４−１ａのベースには、２つの分圧用抵抗３７−１、３７−２の接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２ａのベースには、外部の制御信号Ｓｃａが入力される。さらに、一方の差動対用トランジスタ３４−１ａのベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２ａのベースに入力される制御信号Ｓｃａの電圧レベルとの差を検出するようにしている。この結果として、制御信号Ｓｃａの電圧レベルが基準電圧の電圧レベルよりも低くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、他方の差動対用トランジスタ３４−２ａがオン状態になると共に、一方の差動対用トランジスタ３４−１ａがオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１ａおよび一方の差動対用トランジスタ３４−１ａの経路から定電流源３１が遮断されるようになる。それゆえに、出力ノードＯＵＴの“Ｈ”レベル時に、定電流源３１から第１の入力側トランジスタ２−１に不要なシンク電流が供給されなくなる。
【０１７８】
また一方で、制御信号Ｓｃａの電圧レベルが基準電圧の電圧レベルよりも高くなっていることが検出された場合、この検出結果として得られる検出信号により差動対の切替動作が行われ、一方の差動対用トランジスタ３４−１ａがオン状態になると共に、他方の差動対用トランジスタ３４−２ａがオフ状態になる。この結果、カレントミラー回路用トランジスタ３３−１ａおよび一方の差動対用トランジスタ３４−１ａの経路と定電流源３１とが接続されるようになる。それゆえに、出力ノードＯＵＴの“Ｌ”レベル時に、定電流源３１から第２の入力側トランジスタ２−２に必要なシンク電流が供給されるようになる。
【０１７９】
さらに、図１５のドライバ回路１０ａにおいては、上記の定電流源回路部にて生成される定電流に対してカレントミラーの機能を持たせるために、カレントミラー回路用トランジスタ３３−１ａおよび第２の入力側トランジスタ２−２を含む一方のカレントミラー回路が設けられると共に、カレントミラー回路用トランジスタ３３−２ａおよびバイポーラ形ｎｐｎトランジスタ３５ａを含む他方のカレントミラー回路が設けられている。さらに、この他方のカレントミラー回路を使用して、クランプ回路部４ａを通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部が設けられている。このクランプ用電流保持部もまた、カレントミラー回路用トランジスタ３６ａおよび第１の入力側トランジスタ２−１を含むカレントミラー回路を構成している。
【０１８０】
要約すれば、図１５の実施例に係るドライバ回路においては、定電流源回路部にてシンク電流が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１ａ、３４−２ａと、この一対の差動対用トランジスタ３４−１ａ、３４−２ａに接続されるカレントミラー回路用トランジスタ３３−１ａ、３３−２ａを含むカレントミラー回路とを挿入し、出力ノードＯＵＴが“Ｈ”レベルであってＮＭＯＳトランジスタがオン状態になっているときに、一対の差動対用トランジスタ３４−１ａ、３４−２ａの一方のベースに入力される基準電圧の電圧レベルと、他方のベースに入力される制御信号Ｓｃａの電圧レベルとの差を検出して得られる検出信号により差動対の切替動作を行い、定電流源回路部の定電流源３１を遮断するようにしている。
【０１８１】
図１５の実施例に係るドライバ回路によれば、比較的小さな回路規模で、ＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【０１８２】
図１６は、本発明の第１５の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１５の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図１５のドライバ回路の変形例を示すものである。
【０１８３】
概していえば、図１６のドライバ回路１０ａは、前述の図１５のドライバ回路の構成とほぼ同様の構成を有している。ただし、図１６のドライバ回路１０ａにおいては、クランプ回路部４ｂのクランプ定電圧源４０およびクランプ用ダイオード４１の位置が、前述の図１５のクランプ回路部の場合と異なる。さらに、図１６のドライバ回路１０ａにおいては、電流制限用抵抗Ｒ２の位置が、前述の図１５の電流制限用抵抗の場合と異なる。
【０１８４】
より詳しく説明すると、図１６のドライバ回路１０ａにおいては、一定のクランプ用電圧Ｖｃｒ（例えば１０Ｖ）を有するクランプ用定電圧源４０と、クランプ用ダイオード４１とを有するクランプ回路部４ｂが設けられている。ここで、クランプ用定電圧源４０の正極（＋）端子は、カレントミラー回路用トランジスタ３６ａのベースと第１の入力側トランジスタ２−１のベースとの接続点に接続されている。上記のカレントミラー回路用トランジスタ３６ａおよび第１の入力側トランジスタ２−１によって、カレントミラー回路が構成される。また一方で、クランプ用定電圧源４０の負極（−）端子はグランドレベルの電源に接続されている。
【０１８５】
さらに、図１６のドライバ回路１０ａにおいて、クランプ用ダイオード４１のアノードは、第１の入力側トランジスタ２−１のコレクタに接続されており、上記クランプ用ダイオード４１のカソードは、カレントミラー回路用トランジスタ３６ａのコレクタに接続されている。
【０１８６】
さらに、図１６のドライバ回路１０ａにおいて、電流制限用抵抗Ｒ２の一方の端子は、カレントミラー回路用トランジスタ３６ａのベースと第１の入力側トランジスタ２−１のベースとの接続点に接続されている。また一方で、電流制限用抵抗Ｒ２の他方の端子は、電源電圧ＶＢの電源に接続されている。ここで、電流制限用抵抗Ｒ２は、上記カレントミラー回路のリーク電流をカットする機能も有している。
【０１８７】
上記の点を除けば、図１６のドライバ回路１０ａの構成は、前述の図１５のドライバ回路の構成と全く同じである。したがって、ここでは、ドライバ回路１０ａの構成および動作に関する再度の詳細な説明を省略する。
【０１８８】
図１６の実施例に係るドライバ回路においても、前述の図１５のドライバ回路と同様に、定電流源回路部にてシンク電流が供給される経路に、一対の差動対用トランジスタと、この一対の差動対用トランジスタに接続されるカレントミラー回路用トランジスタを含むカレントミラー回路とを挿入し、出力ノードが“Ｈ”レベルであってＮＭＯＳトランジスタがオン状態になっているときに、一対の差動対用トランジスタの一方のベースに入力される基準電圧の電圧レベルと、他方のベースに入力される制御信号の電圧レベルとの差を検出して得られる検出信号により差動対の切替動作を行い、定電流源回路部の定電流源を遮断するようにしている。
【０１８９】
それゆえに、図１６の実施例に係るドライバ回路によっても、前述の図１５のドライバ回路と同様に、比較的小さな回路規模で、ＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルを悪化させることなく、クランプ回路部が動作しているときの消費電力の低損失化を図ることが可能になる。
【０１９０】
図１７は、本発明の第１６の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１６の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図７に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１９１】
概していえば、図１７のドライバ回路１０ａは、前述の図１５のドライバ回路とほぼ同様の構成を有している。ただし、図１７のドライバ回路１０ａにおいては、ヒステリシス特性設定用トランジスタ３８ａを設けている点と、２つの分圧用抵抗の代わりに、３つの分圧用抵抗３７−１、３７−２および３７−３を設けている点が、前述の図１５のドライバ回路と異なる。
【０１９２】
逆にいえば、上記のヒステリシス特性設定用トランジスタ３８ａと、３つの分圧用抵抗３７−１、３７−２および３７−３以外の構成要素は、前述の図１５のドライバ回路と全く同じである。したがって、ここでは、上記のヒステリシス特性設定用トランジスタ３８ａと、３つの分圧用抵抗３７−１、３７−２および３７−３以外の構成要素に関する再度の詳細な説明を省略する。
【０１９３】
図１７のドライバ回路１０においては、３つの分圧用抵抗３７−１、３７−２および３７−３が、高電圧側の第１の電源と低電圧側の第１の電源との間で直列に接続されている。さらに、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点は、一方の差動対用トランジスタ３４−１ａのベースに接続されており、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点は、ヒステリシス特性設定用トランジスタ３８ａのコレクタに接続されている。
【０１９４】
また一方で、ヒステリシス特性設定用トランジスタ３８ａとして、バイポーラ形ｐｎｐトランジスタが使用される。このヒステリシス特性設定用トランジスタ３８ａのベースは、カレントミラー回路用トランジスタ３６ａのコレクタとバイポーラ形ｎｐｎトランジスタ３５ａのコレクタとの接続点に接続されている。さらに、ヒステリシス特性設定用トランジスタ３８ａのエミッタは、電源電圧ＶＢの電源に接続されており、上記ヒステリシス特性設定用トランジスタ３８ａのコレクタは、２番目の分圧用抵抗３７−２と３番目の分圧用抵抗３７−３との接続点に接続されている。
【０１９５】
さらに、図１７のドライバ回路１０ａにおいて、一方の差動対用トランジスタ３４−１ａのベースには、１番目の分圧用抵抗３７−１と２番目の分圧用抵抗３７−２との接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２ａのベースには、外部の制御信号Ｓｃａが入力される。さらに、一方の差動対用トランジスタ３４−１ａのベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２ａのベースに入力される制御信号Ｓｃの電圧レベルとの差を検出するようにしている。この検出結果として得られる検出信号に応じて、前述の図７の場合と同様に、差動対の切替動作が行われると共に、ヒステリシス特性設定用トランジスタ３８ａのオン・オフ切替動作が行われる。この結果、一方の差動対用トランジスタ３４−１のベースに入力される基準電圧が変化する。
【０１９６】
要約すれば、図１７の実施例に係るドライバ回路において、定電流源回路部に関していえば、制御信号Ｓｃａの電圧レベルが低電圧レベルから高電圧レベルに変化するときの基準電圧の電圧レベルと、制御信号Ｓｃａの電圧レベルが高電圧レベルから低電圧レベルに変化するときの基準電圧の電圧レベルとの間でヒステリシス特性を持たせるようにしている。
【０１９７】
図１７の実施例に係るドライバ回路によれば、ＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルを悪化させることなく、クランプ回路部４ａが動作しているときの消費電力の低損失化を図ることが可能になると共に、制御信号Ｓｃａに混入しているノイズにより差動対用トランジスタのオン・オフ動作時に誤動作が発生するのを防止することが可能になる。
【０１９８】
図１８は、本発明の第１７の実施例に係るドライバ回路の構成を示すブロック図である。ただし、ここでは、大電力形のＮＭＯＳトランジスタＴｎを駆動して負荷Ｒ０に大きな電流を供給するための本発明の第１７の実施例に係るドライバ回路１０ａの構成を簡略化して示す。このＮＭＯＳトランジスタＴｎを駆動するためのドライバ回路１０ａの構成は、前述の図８に示すようなＰＭＯＳトランジスタＴｐを駆動するためのドライバ回路の構成にほぼ対応している。
【０１９９】
概していえば、図１８のドライバ回路１０ａは、前述の図１５のドライバ回路とほぼ同様の構成を有している。ただし、図１８のドライバ回路１０においては、クランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関して、カレントミラー比を個別に設定することが可能であるようにしている点が、前述の図１５のドライバ回路と異なる。
【０２００】
逆にいえば、上記のクランプ用電流保持部内のカレントミラー回路と、定電流源回路部内のカレントミラー回路以外の構成要素は、前述の図１５のドライバ回路と全く同じである。したがって、ここでは、上記のクランプ用電流保持部内のカレントミラー回路と、定電流源回路部内のカレントミラー回路以外の構成要素以外の構成要素に関する再度の詳細な説明を省略する。
【０２０１】
図１８のドライバ回路１０ａにおいては、前述の図１５の場合とほぼ同様に、第２の出力回路部１−２の動作状態を保持するための定電流を生成する定電流源３１を含む定電流源回路部が設けられている。
【０２０２】
さらに、この定電流源回路部において、前述の図１５の場合とほぼ同様に、定電流源３１から定電流が供給される経路に、差動対として機能する一対の差動対用トランジスタ３４−１ａ、３４−２ａと、この一対の差動対用トランジスタ３４−１ａ、３４−２ａにそれぞれ接続される一対のカレントミラー回路用トランジスタ３３−１ａ、３３−２ａとが挿入され、かつ、定電流源３１とグランドレベルの電源との間に配置される。
【０２０３】
ここで、一方の差動対用トランジスタ３４−１ａのベースには、２つの分圧用抵抗３７−１、３７−２の接続点から供給される基準電圧が入力され、他方の差動対用トランジスタ３４−２ａのベースには、外部の制御信号Ｓｃａが入力される。さらに、一方の差動対用トランジスタ３４−１ａのベースに入力される基準電圧の電圧レベルと、他方の差動対用トランジスタ３４−２ａのベースに入力される制御信号Ｓｃａの電圧レベルとの差を検出するようにしている。
【０２０４】
さらに、図１８のドライバ回路１０ａにおいては、前述の図１５の場合とほぼ同様に、上記の定電流源回路部にて生成される定電流に対してカレントミラーの機能を持たせるために、カレントミラー回路用トランジスタ３３−１ａおよび第２の入力側トランジスタ２−４を含む一方のカレントミラー回路が設けられると共に、カレントミラー回路用トランジスタ３３−２ａおよびバイポーラ形ｎｐｎトランジスタ３５ａを含む他方のカレントミラー回路が設けられている。さらに、この他方のカレントミラー回路を使用して、クランプ回路部４ａを通過する電流の電流値を一定の電流値に保持するためのクランプ用電流保持部が設けられている。このクランプ用電流保持部もまた、カレントミラー回路用トランジスタ３６ａおよび第１の入力側トランジスタ２−３を含むカレントミラー回路を構成している。
【０２０５】
ここで、定電流源回路部内のカレントミラー回路に関していえば、比較的高いソース能力およびシンク能力が要求されるので、カレントミラー回路用トランジスタ３３−１ａ（×１）に対する第２の入力側トランジスタ２−４（×５）のカレントミラー比を５に設定している。
【０２０６】
また一方で、クランプ用電流保持部内のカレントミラー回路に関していえば、それほど高いソース能力およびシンク能力が要求されないので、カレントミラー回路用トランジスタ３６ａ（×１）に対する第１の入力側トランジスタ２−３（×２）のカレントミラー比を２に設定している。
【０２０７】
要約すれば、図１８の実施例に係るドライバ回路においては、クランプ回路部４ａに接続されるクランプ用電流保持部内のカレントミラー回路、および定電流源回路部内のカレントミラー回路の各々に関して、カレントミラー比を個別に設定することが可能であるようにしている。
【０２０８】
図１８の実施例に係るドライバ回路によれば、ＮＭＯＳトランジスタを駆動するためのスレッショールドの電圧レベルを悪化させることなく、クランプ回路部４ａが動作しているときの消費電力の低損失化を図ることが可能になると共に、第１の出力回路部１−１および第２の出力回路部１−２の入力側のトランジスタのシンク能力やソース能力に合わせて、個別にカレントミラー回路のカレントミラー比を設定・変更することが可能になる。
【０２０９】
以上のように、図１〜図１０を参照しながら、大電力形のＰＭＯＳトランジスタを駆動するためのドライバ回路の実施例の構成および動作を説明し、図１１〜図１８を参照しながら、大電力形のＮＭＯＳトランジスタを駆動するためのドライバ回路の実施例の構成および動作を説明したが、いずれのタイプのドライバ回路に関しても同等の効果が得られることがわかるであろう。
【産業上の利用可能性】
【０２１０】
本発明は、車両内のＣＶＴシステム等において、大電力形のＭＯＳトランジスタを使用してソレノイドコイル等の負荷に対し瞬時に大きな電流を供給することが要求される場合に、ＭＯＳトランジスタのオン・オフ制御による駆動を行って当該負荷に必要な電流を供給する機能を有するドライバ回路に適用される。
【図面の簡単な説明】
【０２１１】
【図１】本発明の第１の実施例に係るドライバ回路の構成を示す回路図である。
【図２】本発明の第２の実施例に係るドライバ回路の構成を示す回路図である。
【図３】図２の電源電圧モニタ回路部の具体例を示す回路図である。
【図４】本発明の第３の実施例に係るドライバ回路の構成を示す回路図である。
【図５】本発明の第４の実施例に係るドライバ回路の構成を示す回路図である。
【図６】本発明の第５の実施例に係るドライバ回路の構成を示す回路図である。
【図７】本発明の第６の実施例に係るドライバ回路の構成を示す回路図である。
【図８】本発明の第７の実施例に係るドライバ回路の構成を示す回路図である。
【図９】本発明の第８の実施例に係るドライバ回路の構成を示す回路図である。
【図１０】本発明の第９の実施例に係るドライバ回路の構成を示す回路図である。
【図１１】本発明の第１０の実施例に係るドライバ回路の構成を示す回路図である。
【図１２】本発明の第１１の実施例に係るドライバ回路の構成を示す回路図である。
【図１３】本発明の第１２の実施例に係るドライバ回路の構成を示す回路図である。
【図１４】本発明の第１３の実施例に係るドライバ回路の構成を示す回路図である。
【図１５】本発明の第１４の実施例に係るドライバ回路の構成を示す回路図である。
【図１６】本発明の第１５の実施例に係るドライバ回路の構成を示す回路図である。
【図１７】本発明の第１６の実施例に係るドライバ回路の構成を示す回路図である。
【図１８】本発明の第１７の実施例に係るドライバ回路の構成を示す回路図である。
【図１９】従来のドライバ回路の構成例を示す回路図である。
【図２０】図１９のドライバ回路の出力電圧特性を示すグラフである。
【符号の説明】
【０２１２】
１−１    第１の出力回路部
１−２    第２の出力回路部
２−１    第１の入力側トランジスタ
２−２    第２の入力側トランジスタ
３    定電流源回路部
３ａ    定電流源回路部
４    クランプ回路部
４ａ    クランプ回路部
４ｂ    クランプ回路部
５    電源電圧モニタ回路部
６    スイッチ素子
７    定電流源
１０    ドライバ回路
１０ａ    ドライバ回路
１１    第１の補助トランジスタ
１２    第１の出力側トランジスタ
１５    第２の補助トランジスタ
１６    第２の出力側トランジスタ
３０    カレントミラー回路用トランジスタ
３０ａ    カレントミラー回路用トランジスタ
３１    定電流源
３２−１    論理回路用インバータ
３２−２    論理回路用トランジスタ
３２−２ａ    論理回路用トランジスタ
３３−１    カレントミラー回路用トランジスタ
３３−１ａ    カレントミラー回路用トランジスタ
３３−２    カレントミラー回路用トランジスタ
３３−２ａ    カレントミラー回路用トランジスタ
３４−１    差動対用トランジスタ
３４−１ａ    差動対用トランジスタ
３４−２    差動対用トランジスタ
３４−２ａ    差動対用トランジスタ
３６    カレントミラー回路用トランジスタ
３６ａ    カレントミラー回路用トランジスタ
４０    クランプ用定電圧源
４１    クランプ用ダイオード
５０    コンパレータ
１００    ドライバ回路
Ｒ０    負荷
Ｒ１    電流制限用抵抗
Ｒ２    電流制限用抵抗
Ｒ１１    第１の電流制限用抵抗
Ｒ１２    第２の電流制限用抵抗
Ｔｎ    Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
Ｔｐ    Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
【図１】
2007088600.tif 000003
【図２】
2007088600.tif 000004
【図３】
2007088600.tif 000005
【図４】
2007088600.tif 000006
【図５】
2007088600.tif 000007
【図６】
2007088600.tif 000008
【図７】
2007088600.tif 000009
【図８】
2007088600.tif 000010
【図９】
2007088600.tif 000011
【図１０】
2007088600.tif 000012
【図１１】
2007088600.tif 000013
【図１２】
2007088600.tif 000014
【図１３】
2007088600.tif 000015
【図１４】
2007088600.tif 000016
【図１５】
2007088600.tif 000017
【図１６】
2007088600.tif 000018
【図１７】
2007088600.tif 000019
【図１８】
2007088600.tif 000020
【図１９】
2007088600.tif 000021
【図２０】
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