(57)【要約】【課題】フルゲルマニウムシリサイド化ゲートＭＯＳＦＥＴの形成方法及びそれから得られるデバイスを提供する。【解決手段】高い仕事関数を有するフルゲルマニウムシリサイド化ゲート電極を備えるＭＯＳＦＥＴにおいて、上記ゲート電極は、シリサイド化金属とケイ素及びゲルマニウムを含む半導体材料との間の自己整列反応工程によって形成され、好ましくは、ニッケルとＳｉＧｅとの間の反応によって形成され、上記ゲート電極の仕事関数は微調整可能である。【選択図】図１ａ
2007027725.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極とゲート誘電体とを備えたＭＯＳＦＥＴであって、
上記ゲート電極は、ＳｉｘＧｅｙ（ここで、ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層のニッケルシリサイド化から得られるニッケルゲルマニウムシリサイド層を備えた、ＭＯＳＦＥＴ。
【請求項２】
ｙが０．５〜０．８、又は好ましくは０．５５〜０．８を含む、請求項１記載のＭＯＳＦＥＴ。
【請求項３】
ｘ＝０．５及びｙ＝０．５、又は好ましくはｘ＝０．４５、及びｙ＝０．５５である、請求項２記載のＭＯＳＦＥＴ。
【請求項４】
ｘ＝０．３５、及びｙ＝０．６５である、請求項２記載のＭＯＳＦＥＴ。
【請求項５】
上記ゲート誘電体は、ハフニウム及びケイ素を備える、請求項１から４のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
上記ゲート誘電体は、ＨｆＳｉＯＮ誘電体である、請求項５記載のＭＯＳＦＥＴ。
【請求項７】
ニッケルと、ＳｉｘＧｅｙ（ここで、ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層とをアニールすることにより得ることのできる金属合金。
【請求項８】
０．５≦ｙ≦０．８、又は好ましくは０．５＜ｙ＜０．８である、請求項７記載の金属合金。
【請求項９】
ｘ＝０．５及びｙ＝０．５、又は好ましくはｘ＝０．４５及びｙ＝０．５５である、請求項７又は８記載の金属合金。
【請求項１０】
ｘ＝０．３５及びｙ＝０．６５である、請求項７又は８記載の金属合金。
【請求項１１】
高い仕事関数、すなわち４．５ｅＶよりも高い材料として請求項７から１０のいずれかに記載の金属合金の使用。
【請求項１２】
少なくともゲート誘電体、任選択的にスペーサー、並びに、ソース及びドレイン接合領域を形成した半導体基板を設けること、
上記ゲート誘電体上に、ＳｉｘＧｅｙ（ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層を形成すること、
少なくとも上記ケイ素ゲルマニウム層上に、ニッケルを含む金属層スタックを形成すること、
フル金属ゲルマニウムシリサイド化ゲート電極を形成するように上記ケイ素ゲルマニウムと上記金属とをアニールすること、
を備えた、ｐＭＯＳＦＥＴの形成方法。
【請求項１３】
０．５≦ｙ≦０．８、又は好ましくは０．５＜ｙ＜０．８である、請求項１２記載の形成方法。
【請求項１４】
ｘ＝０．５及びｙ＝０．５、又は好ましくはｘ＝０．４５、及びｙ＝０．５５である、請求項１２又は１３記載の形成方法。
【請求項１５】
ｘ＝０．３５及びｙ＝０．６５である、請求項１２又は１３記載の形成方法。
【請求項１６】
金属ゲルマニウムシリサイド化ゲート電極の形成後、未反応の金属を選択的に除去することをさらに備える、請求項１２から１５のいずれかに記載の形成方法。
【請求項１７】
上記金属層スタックはニッケル層である、請求項１２から１６のいずれかに記載の形成方法。
【請求項１８】
上記ニッケルが、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ３１（ＳｉＧｅ）１２、又はＮｉ３（ＳｉＧｅ）など、ニッケル対ＳｉＧｅの比が１よりも大きいニッケルゲルマニウムシリサイドを得るために十分な量にて供給される、請求項１７記載の形成方法。
【請求項１９】
上記ケイ素ゲルマニウム層、並びに、ソース及びドレイン接合領域の上に誘電体層を形成し、次いで上記金属層スタックの堆積前に上記ケイ素ゲルマニウム層を露出することをさらに備える、請求項１２から１８のいずれかに記載の形成方法。
【請求項２０】
ニッケルと、ＳｉｘＧｅｙ（ここでｘ及びｙは実数であり、０．４≦ｙ≦０．８、及びｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層とをアニールする工程を備える、金属合金の形成方法。
【請求項２１】
０．５≦ｙ≦０．８、又は好ましくは０．５＜ｙ＜０．８である、請求項２０記載の形成方法。
【請求項２２】
ｘ＝０．５及びｙ＝０．５であり、又は好ましくはｘ＝０．４５及びｙ＝０．５５である、請求項２１記載の形成方法。
【請求項２３】
ｘ＝０．３５及びｙ＝０．６５である、請求項２１記載の形成方法。
【請求項２４】
ニッケルと、ＳｉｘＧｅｙ（ここでｘ及びｙは実数であり、ｘ＋ｙ＝１であり、ｙは０．４から０．８に、好ましくは０．５から０．８に、又はさらに好ましくは０．５５から０．８に増加させる）の組成物を有するケイ素ゲルマニウム層とをアニールする工程を備えた、ｐＭＯＳＦＥＴデバイスの閾電圧を低下させる方法。
【請求項２５】
ニッケル対ＳｉＧｅの比が、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ３１（ＳｉＧｅ）１２、又はＮｉ３（ＳｉＧｅ）など、１よりも大きいニッケルゲルマニウムシリサイドを得るために十分な量にてニッケルを供給する工程をさらに備える、請求項２４記載の方法。
【請求項２６】
ｘ＝０．５及びｙ＝０．５であり、又は好ましくはｘ＝０．４５及びｙ＝０．５５である、請求項２５記載の方法。
【請求項２７】
ｘ＝０．３５及びｙ＝０．６５である、請求項２５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセス技術及びデバイスに関する。詳細には、本発明は、金属と半導体材料の間の反応によって形成される金属製ゲート電極を備える半導体デバイスに関する。
【背景技術】
【０００２】
機能性、動作速度及び消費電力など、電子デバイスに対する要求がますます厳しくなり、現在市場で用いられている相補型金属酸化物ケイ素（ＣＭＯＳ）は、これらの要件を満たすためのより小さなデバイスの製造問題に直面している。デバイスのパラメータがＭＯＳＦＥＴデバイスの動作速度と消費電力に大きな影響を与えるので、特に金属酸化物ケイ素電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスの閾電圧は、制御可能であることが必要である。
【０００３】
ＭＯＳＦＥＴのスケーリングは、電子デバイスの製造者に、ケイ素及び酸化ケイ素などの既知で広く使用される材料を新規な材料に置き換えさせる。これらの新規な材料は、主流のＭＯＳプロセスフローに互換性があり容易に実装されることが必要である。ゲート誘電体を形成するために、酸化ケイ素よりも高い誘電定数を有する誘電材料が導入される。
【０００４】
一般的に、高ｋ誘電体として、ＨｆＳｉＯ２、ＨｆＳｉ、及びＡｌ２Ｏ３などの金属酸化物が選択される。同じ、又はより薄い等価容量酸化物の厚さ（ＣＯＴ）（すなわち、容量測定から抽出された誘電体層の厚さ）について、それらの高ｋ誘電体は、酸化ケイ素に比べて、物理的により厚い層の形成を可能にする。シート抵抗及びゲート空乏効果を低減するために、金属は、多結晶性ケイ素の代替と考えられる。金属ゲート電極は、ニッケル、コバルト、タングステン等などの金属を有するポリシリコンゲート電極のフルシリサイド化（ＦＵＳＩ）によって形成することができる。このシリサイド化工程中に、完全なポリシリコンゲート電極は、シリサイドに変換される。
【０００５】
高ｋ誘電体及び金属をＭＯＳＦＥＴデバイスに実装するには、いくつかの問題が生じる。金属は、所望の低い閾電圧を得るために、適切な仕事関数を持たなければならない。金属を用いてｎＭＯＳＦＥＴのゲート電極を形成するならば、仕事関数は４〜４．２ｅＶの範囲でなければならず、ｐＭＯＳＦＥＴのゲート電極を形成するためには５〜５．２ｅＶの範囲でなければならない。一般的に、フルシリサイド化ゲート電極は、ＮｉＳｉによって形成されるが、ＮｉＳｉは、中間ギャップに近い仕事関数を有し、ｎＭＯＳＦＥＴやｐＭＯＳＦＥＴにとって閾電圧が高くなる。
【０００６】
ＦＵＳＩゲートの仕事関数を調節するために、ニッケルの堆積の前にポリシリコンをドーピングすること、ゲート誘電体との界面に形成されるニッケルシリサイド相を制御すること、又はニッケル以外のシリサイド金属を用いることなど、いくつかの方法が提案された。シリサイドの相を選択することによる仕事関数の制御は、形成される正確な相と、その熱的安定性に依存し、Ｙｂ、Ｅｒ、又はＰｔなどの他のシリサイド金属の使用は、従来のＣＭＯＳ製造環境に導入されると、金属汚染の問題を生じる。
【０００７】
選択される高ｋ誘電体及び金属は、ゲート電極の仕事関数に影響してはならない。Ｃ．Ｈｏｂｂｓらが「Fermi level pinning at the PolySi/Metal Oxide interface (ポリＳｉ／金属酸化物界面でのフェルミ準位ピン止め」、２００３年ＶＬＳＩ技術シンポジウムの報文、９頁において報告したように、ゲートスタック内の欠陥及び電荷は、閾電圧の移動をもたらす。ゲート電極とゲート誘電体との間のその界面での相互作用は、フェルミ準位を望ましくない値に固定するであろう。このフェルミ準位ピン止めの現象は、金属ゲートに高い閾電圧をもたらすことが知られている。
【０００８】
Ｔｅｒａｉらは、「Highly reliable HfSiON CMOSFET with Phase controlled NiSi (NFET) and Ni3Si (PFET) FUSI gate electrode (相制御されたＮｉＳｉ（ＮＦＥＴ）とＮｉ３Ｓｉ（ＰＦＥＴ）ＦＵＳＩゲート電極を備える高信頼性のＨｆＳｉＯＮ  ＣＭＯＳＦＥＴ」、２００５年ＶＬＳＩ技術シンポジウムの報文、６８〜６９頁において、ゲート電極としてのニッケルシリサイドとゲート誘電体としての酸化ハフニウムの組み合わせについて、フェルミ準位ピン止めとゲート誘電体の選択との関係を論じている。Ｔｅｒａｉは、ｐＭＯＳＦＥＴの閾値を求めるために、両材料間の界面でのＨｆ−Ｓｉ結合の量を教示する。ゲート電極中のＳｉ組成物とゲート誘電体中のＨｆ含有量とを制御することは、ＨｆＳｉ結合の数と閾電圧の移動との制御を可能とする。しかしながら、提案された制御メカニズムは、複雑であり、ニッケルシリサイドと酸化ハフニウムとの間の正確な整合性に依存する。さらに、ｐＭＯＳＦＥＴで得られた閾電圧は、いまだ所望の値よりも高い。
【０００９】
国際公開ＷＯ２００４／０３８８０７号は、Ｓｉ１−ＸＧｅＸ（ｘは一般的に０．１〜０．３からなる）の組成物を有するケイ素ゲルマニウム層のシリサイド化から得られる、ニッケルゲルマニウムシリサイド層を含むゲート電極を含むＭＯＳＦＥＴトランジスタの形成方法について記述する。
【００１０】
【特許文献１】ＷＯ２００４／０３８８０７号公報
【非特許文献１】「Fermi level pinning at the PolySi/Metal Oxide interface」（Ｃ．Ｈｏｂｂｓ等、２００３年ＶＬＳＩ技術シンポジウムの報文、９頁）
【非特許文献２】「Highly reliable HfSiON CMOSFET with Phase controlled NiSi (NFET) and Ni3Si (PFET) FUSI gate electrode」（Ｔｅｒａｉ等、２００５年ＶＬＳＩ技術シンポジウムの報文、６８〜６９頁）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、容易に微調整することのできる仕事関数を有する金属が必要である。詳細には、低い閾電圧を要求するｐＭＯＳＦＥＴデバイスのゲート電極材料として金属が使用可能なように、金属の仕事関数は、調節可能でなければならない。この金属は、主流のＭＯＳ又はＣＭＯＳプロセスフローに容易に導入可能でなければならない。また、特にゲート誘電体がハフニウムを含むとき、金属と高ｋ誘電体との間の界面でフェルミ準位ピン止めされないゲート電極材料が必要である。
【課題を解決するための手段】
【００１２】
フルゲルマニウムシリサイド化ゲート電極及びゲート誘電体を有するＭＯＳＦＥＴが開示される。ここで、フルゲルマニウムシリサイド化ゲート電極は、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、及びケイ素（Ｓｉ）を備える。
【００１３】
本発明のＭＯＳＦＥＴは、ゲート電極とゲート誘電体とを備え、該ゲート電極は、ＳｉｘＧｅｙ（ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層のニッケルシリサイド化から得られる、ニッケルゲルマニウムシリサイド層を備える（又はからなる）。
【００１４】
本発明によるＭＯＳＦＥＴにおいて、ｙは０．５〜０．８、又は好ましくは０．５５〜０．８を含むことができる。例えば、ｘは０．５に等しく、及びｙは０．５に等しくすることができ、又は好ましくはｘは０．４５に等しく、ｙは０．５５に等しくすることができ、さらに好ましくはｘは０．３５に等しく、ｙは０．６５に等しくすることができる。
【００１５】
本発明の好ましいＭＯＳＦＥＴにおいて、ゲート誘電体は、ハフニウム及びケイ素を備え、さらに詳細にはゲート誘電体は、ＨｆＳｉＯＮ誘電体である。
【００１６】
また、本発明は、ニッケル含有層（又は好ましくはニッケル層）及びＳｉｘＧｅｙ（ｘ及びｙは実数であり、ｘ＋ｙ＝１であり、０．４≦ｙ≦１、又は０．５＜ｙ＜１であり、好ましくは４≦ｙ≦０．８、又は０．５≦ｙ≦０．８、又は０．５≦ｙ＜０．８である）の組成物を有するケイ素ゲルマニウム層のアニーリング工程を含むプロセスによって得ることのできる金属合金に関する。また、本発明は上記プロセスにも関する。
【００１７】
例えば、本発明による金属合金を得るために、ｘ＝０．５及びｙ＝０．５であり、又は好ましくはｘ＝０．４５及びｙ＝０．５５であり、さらに好ましくはｘ＝０．３５及びｙ＝０．６５である。
【００１８】
本発明による金属合金は、高仕事関数（すなわち４．５ｅＶよりも高い）材料として用いることができる。
【００１９】
また、本発明は、
半導体基板上に形成され、少なくともゲート誘電体、任選択的にスペーサー、及びソースとドレインとの接合領域を有する半導体基板を設けること、
上記ゲート誘電体上に、ＳｉｘＧｅｙ（ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有するケイ素ゲルマニウム層を形成すること、
少なくとも上記ケイ素ゲルマニウム層上に、ニッケルを備える（又はからなる）金属層スタックを形成すること、
上記ケイ素ゲルマニウム層及び上記金属をアニールして、完全な金属ゲルマニウムシリサイド化ゲート電極を形成すること、を備えた、ｐＭＯＳＦＥＴの形成方法にも関する。
【００２０】
本発明の好ましい方法において、ｙは約０．５〜約０．８を含み、好ましくは０．５≦ｙ≦０．８であり、又は、さらに好ましくは０．５＜ｙ＜０．８である。
【００２１】
例えば、本発明による方法において、ｘ＝０．５及びｙ＝０．５であり、又は好ましくはｘ＝０．４５及びｙ＝０．５５であり、さらに好ましくはｘ＝０．３５、及びｙ＝０．６５である。
【００２２】
好ましくは、上記ゲート電極（４）は、化学気相成長法（ＣＶＤ）によって（均一に）堆積される。詳細には、上記ＣＶＤプロセスにおける前駆体としてＳｉＨ４及びＧｅＨ４を用いることができる。
【００２３】
本発明による方法は、金属ゲルマニウムシリサイド化ゲート電極の形成後、選択的に未反応の金属を除去する工程をさらに備えることができる。
【００２４】
上記ニッケルは、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ３１（ＳｉＧｅ）１２、又はＮｉ３（ＳｉＧｅ）など、ニッケル対ＳｉＧｅの比が１よりも大きいニッケルゲルマニウムシリサイドを得るために十分な量を提供することが好ましい。
【００２５】
本発明による方法は、上記ケイ素ゲルマニウム層、ソース及びドレイン接合領域上の誘電体層を形成し、次いで上記金属層スタックの堆積前に上記ケイ素ゲルマニウム層を露出する工程をさらに備えることができる。
【００２６】
また、本発明の目的は、ニッケル含有層（好ましくはニッケル層）及びＳｉｘＧｅｙ（ｘ及びｙは実数であり、ｘ＋ｙ＝１であり、ｙは０．４から０．８に増加し、好ましくは（約）０．５から（約）０．８に増加し（０．５は含むことも、含まないこともできる）、又はさらに好ましくは０．５５から０．８に増加する）の組成物を有するケイ素ゲルマニウム層のアニール工程を含む、ｐＭＯＳＦＥＴデバイスの閾電圧を低下させる方法である。
【００２７】
ｐＭＯＳＦＥＴデバイスの閾電圧を低下させる本発明の方法は、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ３１（ＳｉＧｅ）１２、又はＮｉ３（ＳｉＧｅ）など、ニッケル対ＳｉＧｅの比が１よりも大きいニッケルゲルマニウムシリサイドを得るために、十分な量のニッケルを提供する工程をさらに含むことが好ましい。
【００２８】
ＭＯＳＦＥＴの閾電圧は、ＳｉｘＧｅｙ層のゲルマニウム含有量を制御することによって制御することができる。
【００２９】
ＭＯＳＦＥＴの閾電圧は、アニーリング工程で提供されるニッケル含有量を制御することによってさらに制御することができる。
【００３０】
一実施例において、ゲート電極は、ニッケルとＳｉｘＧｅｙ（ここで、ｘ＝０．５及びｙ＝０．５であり、又は好ましくはｘ＝０．４５及びｙ＝０．５５であり、さらに好ましくはｘ＝０．３５、及びｙ＝０．６５である）との間の反応によって形成される。
【００３１】
このＭＯＳＦＥＴのゲート誘電体は、ハフニウム及びケイ素を備える。このゲート誘電体は、ＨｆＳｉＯＮ誘電体であることが好ましい。
【００３２】
ｘ＝０．５、及びｙ＝０．５であるならば、この閾電圧の絶対値は、０．５５Ｖよりも低い。
【００３３】
ｘ＝０．３５、及びｙ＝０．６５であるならば、この閾電圧の絶対値は、０．２５Ｖよりも低い。
【発明を実施するための最良の形態】
【００３４】
例示的な実施形態は、図面の参照図に示される。ここに開示される実施形態及び図は、制限的ではなく例示的であることを意図したものである。図において、対応する特徴部には同じ番号を用いている。
【００３５】
フルゲルマニウムシリサイド化ゲート電極及びゲート誘電体を有するＭＯＳＦＥＴが開示され、フルゲルマニウムシリサイド化ゲート電極は、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、及びケイ素（Ｓｉ）を備える。一実施例において、ゲート電極は、ニッケルとＳｉｘＧｅｙ（ｘ＋ｙ＝１である）との反応によって形成される。一実施例において、このＭＯＳＦＥＴのゲート誘電体は、ハフニウムとケイ素を備える。このゲート誘電体は、ＨｆＳｉＯＮ誘電体であることが好ましい。
【００３６】
ＭＯＳＦＥＴの閾電圧は、ＳｉｘＧｅｙ層のゲルマニウム含有量を制御することによって制御することができる。ｘ＝０．５、及びｙ＝０．５であるならば、この閾電圧の絶対値は、０．５５Ｖよりも低い。ｘ＝０．３５、及びｙ＝０．６５であるならば、この閾電圧の絶対値は、０．２５Ｖよりも低い。
【００３７】
ＭＯＳＦＥＴは、ケイ素とゲルマニウムを備える半導体ゲート電極を有するトランジスタ（ＭＯＳＦＥＴ）を設けること、少なくとも半導体ゲート電極の部分に、ニッケルを有する金属層スタックを形成すること、及び、半導体ゲート電極をニッケルゲルマニウムケイ素ゲート電極に変換することによって形成することができる。このフルゲルマニウムシリサイド化ゲート電極は、高い仕事関数の金属合金である。
【００３８】
この方法は、ケイ素ゲルマニウムのシリサイド化の後、未反応の金属を選択的に除去することをさらに備えることができる。
【００３９】
この方法は、誘電体層を半導体ゲート電極上に形成し、金属層スタックの堆積前に半導体ゲート電極を露出することをさらに備えることができる。
【００４０】
さらに詳細には、本発明のＭＯＳＦＥＴは、ゲート電極とゲート誘電体とを備え、上記ゲート電極は、ケイ素ゲルマニウム層のニッケルシリサイド化から得られるニッケルゲルマニウムシリサイド層を備え（又はからなり）、該ケイ素ゲルマニウム層は、ＳｉｘＧｅｙ（ｘ及びｙは実数であり、０．４≦ｙ≦０．８であり、ｘ＋ｙ＝１である）の組成物を有する。
【００４１】
本発明の好ましいＭＯＳＦＥＴにおいて、ゲート誘電体は、ハフニウムとケイ素を備え、さらに詳細には、ゲート誘電体は、ＨｆＳｉＯＮ誘電体である。
【００４２】
上記ＭＯＳＦＥＴの製造方法は、
半導体基板上に形成された、少なくともゲート誘電体、任意選択的にスペーサー、及びソースとドレインとの接合領域を設けること、
上記ゲート誘電体上にケイ素ゲルマニウム層を形成すること、ここで上記ケイ素ゲルマニウム層は、ＳｉｘＧｅｙ（ここで、ｘ及びｙは実数であり、ｘ＋ｙ＝１であり、０．４≦ｙ≦０．８であり、好ましくは０．５≦ｙ≦０．８又は０．５＜ｙ＜０．８である）の組成物を有し、
少なくとも上記ケイ素ゲルマニウム層の上に、ニッケルを備える（又はからなる）金属層スタックを形成すること、並びに
上記ケイ素ゲルマニウム及び上記金属をアニールして、フル金属ゲルマニウムシリサイド化ゲート電極、さらに詳細にはフルニッケルゲルマニウムシリサイド化ゲート電極を形成すること、
の工程を備えることができる。
【００４３】
フルゲルマニウムシリサイド化ゲート電極の仕事関数は、半導体材料のゲルマニウム含有量を変化させることによって微調整することができる。
【００４４】
詳細には、本発明の方法は、上記ケイ素ゲルマニウム層のゲルマニウム量を、好ましくは０．４から０．８に、さらに好ましくは（約）０．５から（約）０．８に（ここで０．５は含むこともでき、含まなくてもよい）増加することによって、ｐＭＯＳＦＥＴの閾電圧を低下させるのに用いることができる。
【００４５】
さらに、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３１（ＳｉＧｅ）１２、及びＮｉ３（ＳｉＧｅ）などのニッケルに富んだゲルマニウムシリサイド化相を得るために、上記フルニッケルゲルマニウムシリサイド化ゲート電極内のニッケル量を増加することによって、上記閾電圧をさらに低下させることができる。
【００４６】
実際に、Ｎｉ３（ＳｉＧｅ）２、Ｎｉ２（ＳｉＧｅ）、Ｎｉ３１（ＳｉＧｅ）１２、及びＮｉ３（ＳｉＧｅ）などの金属に富んだ相は、ｐＭＯＳトランジスタのＦＵＳＩゲート電極材料として特に適切である。
【００４７】
本発明の構成において、用語「ニッケルに富んだゲルマニウムシリサイド」又は「ニッケルに富んだゲルマニウムシリサイド化相」は、上記ニッケルと上記半導体との間の反応から得られる材料を指し、ここで、ニッケル対半導体の比（すなわち、Ｎｉ対ＳｉＧｅ）は１よりも大きい。
【００４８】
図１ａから図１ｄは、プロセスフローの概要を示す。
【００４９】
図１ａは、ゲート電極（４）、ゲート電極（４）と基板（２）との間のゲート誘電体（３）、ゲート電極（４）及びゲート誘電体（３）のスタックに隣接する誘電体材料に形成された側壁スペーサー（５）、ゲートスタック（４、３）に整列し側壁スペーサー（５）の下部に延在するソース（６）とドレイン（７）との接合領域を備えた、基板（２）上に形成されたＭＯＳＦＥＴデバイス（１）を示す。
【００５０】
図１ａに示したトランジスタ（１）は、バルクトランジスタ、ＦｉｎＦＥＴデバイスなどの多ゲートトランジスタ（ＭｕＧＦＥＴ）など、いずれの種類の金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）であることができる。トランジスタ（１）は、ｐＭＯＳＦＥＴであることが好ましい。
【００５１】
ゲート誘電体（３）は、酸化ケイ素、酸窒化ケイ素、及び酸化ハフニウム、酸窒化ハフニウム、ケイ素化ハフニウムなどのハフニウムを含む高ｋ誘電体とすることができる。ゲート誘電体（３）は、ＨｆＳｉＯＮなどの酸窒化ケイ素ハフニウム（ＨｆｘＳｉｙＯＮとも称される）であることが好ましい。
【００５２】
ゲート電極（４）は、ケイ素及びゲルマニウム、つまりＳｉｘＧｅｙを備え、ここでｘ＋ｙ＝１である。ゲート電極は、Ｓｉ０．５Ｇｅ０．５から形成されることが好ましい。
【００５３】
例えば、上記ゲート電極（４）は、化学的気相成長（ＣＶＤ）法によって（均一に）堆積することができる。
【００５４】
基板（２）は、ケイ素又はゲルマニウムウエハなどのバルク半導体基板、絶縁体上ケイ素（ＳＯＩ）及び絶縁体中ゲルマニウム（ＧｅＯＩ）などの絶縁体上半導体基板とすることができる。
【００５５】
ゲート電極（４）及びゲート誘電体（３）のゲートスタックに沿う側壁スペーサー（５）は、当該分野に知られているように、ゲートスタック上に誘電体材料の共形層又は層のスタックを堆積することにより、及びゲート電極（４）が露出するまでこの誘電体層を異方性エッチングを行うことにより形成される。典型的に、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、又は炭化ケイ素材料が共形的に堆積され、反応性イオンエッチング（ＲＩＥ）又はエッチングプラズマなどのドライエッチングを用いてエッチングされる。
【００５６】
ソース（６）及びドレイン（７）領域は、自己整列シリサイドプロセスを用いてシリサイド化することができる。
【００５７】
当業者に既知で好まれる標準的な半導体プロセスが、上記ゲート誘電体（３）、上記側壁スペーサー（５）、並びに該ソース（６）及びドレイン（７）領域を形成するのに実行可能である。
【００５８】
図１ｂにおいて、誘電体層スタック（８）は、ＭＯＳＦＥＴデバイス上に堆積される。この層は、化学的気相成長（ＣＶＤ）法によって堆積された酸化ケイ素層とすることができる。この誘電体層スタック（８）は、ゲート電極（４）が露出するまで化学的機械的研磨（ＣＭＰ）によって平坦化される。この誘電体層スタック（８）は、フルシリサイド化ゲート電極（１０）の形成時に、ソース（６）及びドレイン（７）領域を遮蔽する。しかしながら、このプロセス工程は、任意選択的であり、フルシリサイド化ゲート（１０）が形成されるまで延期することができる。
【００５９】
このプロセスにおいて、ソース（６）及びドレイン（７）領域のシリサイド化と共に、ゲート電極（４）の任意選択的なシリサイド化を行うことができる。
【００６０】
図１ｃにおいて、シリサイド化金属の層（９）は、少なくともゲート電極（４）の上に堆積される。このシリサイド化金属の層は、ニッケルを含む。シリサイド化金属の層（９）は、ニッケルの層であることが好ましい。
【００６１】
図１ｄにおいて、ゲート電極（４）の半導体材料及びシリサイド化金属（９）は、自己整列プロセスにて反応しフルシリサイド化ゲート電極（１０）を形成する。ＳｉとＧｅを含む電極をニッケルを含むシリサイド化金属と反応させるため、及びフルゲルマニウムシリサイド化ゲート電極を形成するために、十分な熱エネルギーが供給される。ゲート電極（４）を形成するため、Ｓｉ０．５Ｇｅ０．５が用いられ、シリサイド化金属（９）としてニッケルが用いられ、ニッケルケイ素ゲルマニウムＮｉ３（ＳｉＧｅ）２（１０）が形成されることが好ましい。
【００６２】
図２ａから図２ｅに示すように、フルゲルマニウムシリサイド化ｐＭＯＳＦＥＴが形成される。
【００６３】
ＨｆｘＳｉｙＯＮ層が金属有機化学的気相成長（ＭＯＣＶＤ）法を用いてｎ型基板（２）上に均一に堆積され、ゲート電極（３）を形成する。この誘電体層の厚さ及び組成物は、基板ごとに変化する。即ち、Ｈｆ／Ｓｉ比が約２３／７７で約２ｎｍのＨｆＳｉＯＮ、Ｈｆ／Ｓｉ比が約５３／４７で約３ｎｍのＨｆＳｉＯＮ、及び、Ｈｆ／Ｓｉ比が約６５／３５で約３ｎｍのＨｆＳｉＯＮである。
【００６４】
化学的気相成長（ＣＶＤ）法において前駆体としてＳｉＨ４及びＧｅＨ４を用いて、約１００ｎｍのドープしないＳｉ０．５Ｇｅ０．５の層を基板（２）上の誘電体層の上に均一に堆積し、ゲート電極（４）を形成する。
【００６５】
約６０ｎｍの酸化物層（１１）がＳｉ０．５Ｇｅ０．５層上に堆積される。
【００６６】
ＨｆＳｉＯＮ／ＳｉＧｅ／酸化物のスタックをパターン形成してｐＭＯＳＦＥＴのゲートスタック（４、３）を形成する。
【００６７】
ソース（６）及びドレイン（７）領域が、イオン注入によってゲートスタック（４、３）に自己整列されて形成される。
【００６８】
窒化物側壁スペーサー（５）を形成して、図２ａに示すデバイス（１）を生成する。
【００６９】
ケイ素ゲルマニウムゲート（４）及びソース（６）／ドレイン（７）接合領域が独立にシリサイド化され、一方でフルゲルマニウムシリサイド化ゲート電極、他方で浅い接合シリサイドの形成が可能になる。
【００７０】
Ｓｉ０．５Ｇｅ０．５ゲート電極（４）の頂部の酸化物層（１１）は、ソース（６）及びドレイン（７）の接合領域のシリサイド化の間、Ｓｉ０．５Ｇｅ０．５がシリサイド化されるのを防止する。
【００７１】
ＰＳＧ酸化物（８）の厚い層が堆積され、ＣＭＰを用いて平坦化されて図２ｂに示すデバイス（１）が生成される。
【００７２】
ＳｉＧｅゲート電極の頂部の酸化物層（１１）は、ＰＳＧ層（８）を平坦化するとき研磨停止層として働く。
【００７３】
ゲート電極（４）のＳｉ０．５Ｇｅ０．５は、頂部の酸化物層（１１）を除去することによって露出され、図２ｃに示したデバイス（１）を生成する。
【００７４】
約８０ｎｍのニッケル（９）が堆積されて、図２ｄに示すデバイス（１）が生成される。
【００７５】
その後、窒素雰囲気中で約３０秒間、４５０℃で急速熱処理（ＲＴＰ）工程が行われ、ニッケルゲルマニウムシリサイド（１０）Ｎｉ３（ＳｉＧｅ）２を形成する。
【００７６】
残る未反応ニッケルは、ＨＣｌ／及びＳＰＭを備える湿式エッチング混合物を用いて選択的に除去され、フルニッケルゲルマニウムシリサイド化ゲート電極（１０）を有する図２ｅに示すＦＵＧＥＳＩデバイス（１）を得る。
【００７７】
以下の表１は、ケイ素ゲルマニウムゲートとケイ素ゲートとの間の比較を示し、両方ともシリサイド化金属としてニッケルを用いてフルシリサイド化される。１μｍ×１μｍのキャパシタ上に、等価の電気的厚さ（ＥＯＴ）、すなわち、容量−電圧測定から抽出された誘電体厚さ、及びフラットバンド電圧（Ｖｆｂ）が得られた。それらのフルシリサイド化（ＦＵＳＩ）された相手方に比べて、フルゲルマニウムシリサイド化（ＦＵＧＥＳＩ）デバイスは、ＨｆＳｉＯＮ誘電体層の組成物及び５０％のゲルマニウムを含むゲート電極（４）について、独立に約２１０ｍＶの正のフラットバンド電圧移動を示す。
【００７８】
【表１】
2007027725.tif 000003
【００７９】
電気的特性におけるこの相違は、また図３に示されており、図３は、表１のＨｆｘＳｉｙＯＮの全ての分割部分について、ＦＵＳＩ（左）とＦＵＳＩＧＥ（右）とのウエハ全域の閾電圧Ｖｔｈの分布を示す。即ち、２ｎｍのＨｆｘＳｉｙＯＮ、及び約８％のＨｆ（黒丸）、３ｎｍのＨｆｘＳｉｙＯＮ、及び約１７％のＨｆ（白丸）、３ｎｍのＨｆｘＳｉｙＯＮ、及び約２２％のＨｆ（白四角））。
【００８０】
ＦＵＳＩデバイスのデータは、約−０．７３Ｖでの閾電圧を示し、これはゲート誘電体中のＨｆ含有量が増加するとさらに負の値へ移る。
【００８１】
ＦＵＳＩＧＥデバイスのデータは、約−０．５２Ｖでの閾電圧を示し、これはゲート誘電体中のＨｆ含有量が増加するとさらに負の値へ移る。
【００８２】
各分割部分について、ＦＵＳＩとＦＵＳＩＧＥデバイスとの間に約２１０ｍＶの閾電圧の移動がある。
【００８３】
フルニッケルゲルマニウムシリサイド化ゲート電極（１０）のゲートスタック、及び２ｎｍのＨｆｘＳｉｙＯＮと約８％のＨｆのゲート誘電体（４）について、閾電圧は、約−０．５Ｖであり、低電力デバイスの要件を満足する。
【００８４】
フルゲルマニウムシリサイド化ゲート電極の他の利点は、ニッケルケイ素ゲルマニウムゲート電極を備えるｐＭＯＳＦＥＴデバイスが、ニッケルケイ素ゲート電極を備える類似のｐＭＯＳＦＥＴデバイスに比べてより低い閾電圧を有することである。
【００８５】
さらに、形成されたニッケルケイ素ゲルマニウムの体積膨張係数は、そのニッケルシリサイド化したものの体積膨張係数と類似する。フルゲルマニウムシリサイド化ゲートＭＯＳＦＥＴについて、フルシリサイド化ゲート電極（１０）の相は、Ｎｉ３（ＳｉＧｅ）２であり、同様に加工されたがケイ素ゲートを用いたｐＭＯＳＦＥＴの相は、Ｎｉ３Ｓｉ２であった。したがって、フルゲルマニウムシリサイド化ゲート電極は、ケイ素ゲート電極をケイ素ゲルマニウム電極に置き換えることによって、シリサイド化プロセスによるゲート電極（４）の体積変化に適応するために追加の対策を必要としないで、より低い閾電圧を有するｐＭＯＳＦＥＴデバイスの形成が可能になる。
【００８６】
ｐ型低閾電圧金属ゲート電極として、ＰｔＳｉ又はＮｉ３Ｓｉなどの代替金属を実現することは、これらのシリサイド化プロセスがそれぞれ１．７及び２．１の体積膨張係数を有するので、追加の対策が必要である。
【００８７】
フルゲルマニウムシリサイド化ゲート電極の他の利点は、図４に示される。フルゲルマニウムシリサイド化ゲート電極を有するＭＯＳＦＥＴデバイスの閾電圧Ｖｔｈは、シリサイド化の前にＳｉｘＧｅｙゲート電極（４）のゲルマニウム含有量（ｙ）を選択することによって制御することができる。図４に示した閾電圧は、約２２％のＨｆを有する３ｎｍのＨｆＳｉＯＮのゲート誘電体を有する１μｍ×１μｍのｐＭＯＳデバイスで得られる。
【００８８】
ケイ素とニッケルから形成されたＮｉＦＵＳＩゲート電極を備えるＭＯＳデバイスについて、約−０．７３Ｖの閾電圧が測定された（黒四角）。
【００８９】
ケイ素、ゲルマニウム、及びニッケルから形成されたＮｉＦＵＳＩＧＥゲート電極（１０）を備えるｐＭＯＳデバイスについて、ＳｉｘＧｅｙゲート電極（４）における約５０％のゲルマニウム含有量（ｙ＝０．５）で、閾電圧は、約−０．５２Ｖであった。
【００９０】
ＳｉｘＧｅｙゲート電極（４）における約６５％のゲルマニウム含有量（ｙ＝０．６５）で、閾電圧は、さらに約−０．２１Ｖに低下する。
【００９１】
したがって、フルゲルマニウムシリサイド化ゲート電極は、ＭＯＳＦＥＴの閾電圧の制御を可能にする。詳細には、ｐＭＯＳＦＥＴの閾電圧は、シリサイド化の前にケイ素ゲルマニウムゲート電極中のゲルマニウム含有量を制御することによって制御することができる。ＳｉｘＧｅｙゲート電極中のゲルマニウムの量は、０＜ｙ＜１、好ましくは０．４≦ｙ≦０．８に変化させることができる。
【００９２】
他の実施例において、フルゲルマニウムシリサイド化ｐＭＯＳＦＥＴが形成される。この実施例において、ケイ素ゲルマニウム層中のケイ素対ゲルマニウム比は、一定に保たれるが、このケイ素ゲルマニウム層の頂部に堆積されるニッケル層の厚さは変化する。ニッケル対ケイ素ゲルマニウム比を変化させることによって、ＦＵＳＩＧＥゲート電極の組成物を変化させることができ、様々なニッケルゲルマニウムケイ素相を形成することができ、各相は、その対応する仕事関数を有する。このｐＭＯＳＦＥＴ形成のプロセス手順は、図２ａ〜図２ｅに示したプロセス手順に類似している。
【００９３】
金属有機化学的気相成長（ＭＯＣＶＤ）法を用いて、ｎ型基板（２）上にＨｆｘＳｉｙＯＮ層が均一に堆積され、ゲート誘電体（３）を形成する。この誘電体層の厚さ及び組成物は、約２３／７７のＨｆ／Ｓｉ比を有する約２ｎｍのＨｆＳｉＯＮである。
【００９４】
化学的気相成長（ＣＶＤ）法における前駆体としてＳｉＨ４及びＧｅＨ４を用いて、基板（２）上の誘電体層を覆い約１００ｎｍのドープしないＳｉ０．５Ｇｅ０．５層を均一に堆積し、ゲート電極（４）を形成する。
【００９５】
約６０ｎｍの酸化物層（１１）がＳｉ０．５Ｇｅ０．５層上に堆積される。
【００９６】
ＨｆＳｉＯＮ／ＳｉＧｅ／酸化物のスタックがパターン形成され、ｐＭＯＳＦＥＴのゲートスタック（４、３）を形成する。
【００９７】
イオン注入によってゲートスタック（４、３）に自己整列されて、ソース（６）及びドレイン（７）領域が形成される。
【００９８】
窒化物側壁スペーサー（５）が形成され、図２ａに示すデバイス（１）に類似するデバイスを生成する。
【００９９】
ケイ素ゲルマニウムゲート（４）及びソース（６）／ドレイン（７）接合領域が独立にシリサイド化され、一方にフルゲルマニウムシリサイド化ゲート電極、他方に浅い接合シリサイドの形成が可能である。
【０１００】
Ｓｉ０．５Ｇｅ０．５ゲート電極（４）の頂部の酸化物層（１１）は、ソース（６）及びドレイン（７）接合領域のシリサイド化の間、Ｓｉ０．５Ｇｅ０．５がシリサイド化されるのを防止する。
【０１０１】
ＰＳＧ酸化物（８）の厚い層が堆積され、ＣＭＰを用いて平坦化されて、図２ｂに示すデバイス（１）に類似のデバイスを生成する。
【０１０２】
ＳｉＧｅゲート電極の頂部の酸化物層（１１）は、ＰＳＧ層（８）を平坦化するとき研磨停止層として働く。
【０１０３】
ゲート電極（４）のＳｉ０．５Ｇｅ０．５は、頂部の酸化物層（１１）を除去することにより露出され、図２ｃに示すデバイス（１）に類似したデバイスを生成する。
【０１０４】
それぞれ１２０ｎｍ、８０ｎｍ、又は６０ｎｍのニッケル（９）が堆積されて、図２ｄに示すデバイス（１）に類似するデバイスが生成される。
【０１０５】
その後、窒素雰囲気中、約３０秒間４５０℃で急速熱処理（ＲＴＰ）工程を行い、それぞれ、Ｎｉ２（ＳｉＧｅ）相（１２０ｎｍのＮｉから出発）、Ｎｉ３（ＳｉＧｅ）２相（８０ｎｍのＮｉから出発）、及びＮｉＳｉＧｅ相（６０ｎｍのＮｉから出発）を有するニッケルゲルマニウムシリサイド（１０）を形成する。
【０１０６】
残る未反応ニッケルは、ＨＣｌ／及びＳＰＭを備える湿式エッチング混合物を用いて選択的に除去され、フルニッケルゲルマニウムシリサイド化ゲート電極（１０）を有する、図２ｅに示すデバイスに類似するＦＵＧＥＳＩデバイス（１）が得られる。
【０１０７】
図５は、ニッケル含有量の変化にともない、異なるニッケルゲルマニウムケイ素相を有するフルニッケルゲルマニウムシリサイド化ＭＯＳデバイス（ＦＵＳＩＧＥ）の仕事関数、及び仕事関数の移動、したがって閾電圧の移動を示すグラフである。
【０１０８】
ニッケル含有量を増加させるとき、約４．９ｅＶの仕事関数を有するＮｉ２（ＳｉＧｅ）相を得ることができ、これは、より低いニッケル含有量を有するＮｉ３（ＳｉＧｅ）２に対応する約４．６ｅＶの仕事関数よりも約３００ｍＶ高い。仕事関数におけるこの３００ｍＶの移動は、ｐＭＯＳＦＥＴの閾電圧の対応する移動に反映されるであろう。
【０１０９】
ニッケル含有量を減少させるとき、約４．５５ｅＶの仕事関数を有するＮｉＳｉＧｅ相（６０ｎｍのＮｉから出発）を得ることができ、これはＮｉ３（ＳｉＧｅ）２相の仕事関数約４．６ｅＶよりも約５０ｍＶ低い。
【図面の簡単な説明】
【０１１０】
【図１ａ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図１ｂ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図１ｃ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図１ｄ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図２ａ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図２ｂ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図２ｃ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図２ｄ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図２ｅ】一実施例によるプロセスフローの様々なステップを示す概要断面図である。
【図３】一実施例による、フルニッケルシリサイド化ＭＯＳデバイス（ＦＵＳＩ）及びフルニッケルゲルマニウムシリサイド化ＭＯＳデバイス（ＦＵＳＩＧＥ）の異なるゲート誘電体についての閾電圧分布を示すグラフである。
【図４】ゲルマニウム含有量を変化させる一実施例による、フルニッケルシリサイド化ＭＯＳデバイス（ＦＵＳＩ）及びフルニッケルゲルマニウムシリサイド化ＭＯＳデバイス（ＦＵＳＩＧＥ）の閾電圧を示すグラフである。
【図５】ニッケル含有量を変化させる一実施例による、フルニッケルゲルマニウムシリサイド化ＭＯＳデバイス（ＦＵＳＩＧＥ）の仕事関数を示すグラフである。
【図１ａ】
2007027725.tif 000004
【図１ｂ】
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【図１ｃ】
2007027725.tif 000006
【図１ｄ】
2007027725.tif 000007
【図２ａ】
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【図２ｂ】
2007027725.tif 000009
【図２ｃ】
2007027725.tif 000010
【図２ｄ】
2007027725.tif 000011
【図２ｅ】
2007027725.tif 000012
【図３】
2007027725.tif 000013
【図４】
2007027725.tif 000014
【図５】
2007027725.tif 000015
【外国語明細書】
2007027725.tif 000016
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2007027725.tif 000024
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