(57)【要約】【課題】  従来のＣＣＤでは、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を読み出すことが困難であった。【解決手段】  本発明にかかる撮像装置は、一列に並んだ複数の画素７Ａ、７Ｂと、複数の画素７Ａ、７Ｂに隣接した読み出しゲート２Ｔと、読み出しゲート２Ｔに隣接し複数の画素７Ａ、７Ｂのそれぞれに対応して設けられたメモリゲート３Ａ、３Ｂと、メモリゲート３Ａ、３Ｂのそれぞれに対応して設けられたメモリ制御ゲート２Ａ、２Ｂと、複数のメモリ制御ゲート２Ａ、２Ｂに対して共通に設けられたＣＣＤ蓄積ゲート８−１とを有することを特徴とするものである。【選択図】図１
2007027456.tif 000002
【特許請求の範囲】
【請求項１】
一列に並んだ複数の画素と、
前記複数の画素に隣接した読み出しゲートと、
前記読み出しゲートに隣接し前記複数の画素のそれぞれに対応して設けられたメモリゲートと、
前記メモリゲートのそれぞれに対応して設けられたメモリ制御ゲートと、
複数の前記メモリ制御ゲートに対して共通に設けられたＣＣＤ蓄積ゲートとを有する撮像装置。
【請求項２】
前記メモリ制御ゲートは、複数のメモリ制御ゲートの整数個おきに同一の制御信号が供給されていることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記ＣＣＤ蓄積ゲートは、２相駆動の電荷転送素子を構成する２つのＣＣＤ蓄積ゲートのうちの１つであることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記メモリゲートのそれぞれに隣接し前記メモリゲートの電荷を制御するメモリ制御ゲートと、
前記メモリ制御ゲートに隣接し前記電荷を排出するドレインと
をさらに有することを特徴とする請求項１乃至３いずれか１項に記載の撮像装置。
【請求項５】
前記ＣＣＤ蓄積ゲートに対応して設けられた複数の前記メモリ制御ゲートのそれぞれに対して、
第１のモードにおいて、複数のメモリ制御ゲートから一括で前記ＣＣＤ蓄積ゲートに電荷を転送する制御信号を供給し、
第２のモードにおいて、前記メモリ制御ゲートから個別に前記ＣＣＤ蓄積ゲートに電荷を転送する制御信号を供給する制御回路をさらに有することを特徴とする請求項１記載の撮像装置。
【請求項６】
前記制御回路は、前記ＣＣＤ蓄積ゲートを含む前記電荷転送素子に対して、
前記第１のモードにおいて、前記複数のメモリ制御ゲートから一括で前記ＣＣＤ蓄積ゲートに電荷を転送した後に電荷転送を行なう駆動パルスを供給し、
前記第２のモードにおいては、前記複数のメモリ制御ゲートから個別に前記ＣＣＤ蓄積ゲートに電荷を転送した後に電荷転送を行なう駆動パルスを供給することを特徴とする請求項５記載の撮像装置。
【請求項７】
一列に並んだ複数の第１の画素と、
前記第１の画素のそれぞれに対応して設けられた複数のメモリゲートと、
前記第１の画素からの信号電荷を対応する前記メモリゲートに転送する第１の読み出しゲートと、
前記複数のメモリゲートそれぞれに対応して設けられた前記第１の画素とは大きさの異なる複数の第２の画素と、
前記第２の画素からの信号電荷を対応する前記メモリゲートに転送する第２の読み出しゲートと、
前記メモリゲートに隣接して設けられた電荷転送素子と、
前記メモリゲートそれぞれに対応して設けられ前記メモリゲートに転送された信号電荷を前記電荷転送素子に転送する第３の読み出しゲートとを有することを特徴とする撮像装置。
【請求項８】
一列に並んだ複数の画素と、
前記複数の画素からの信号電荷を転送する１列のＣＣＤとを備えた撮像装置であって、
第１のモードにおいて前記複数の画素からの信号電荷を前記ＣＣＤの蓄積ゲートで合成し、
第２のモードにおいて前記複数の画素のそれぞれの信号電荷を前記ＣＣＤで転送することを特徴とする撮像装置。
【請求項９】
前記複数の画素のそれぞれに対応して設けられた読み出しゲートと、
前記読み出しゲートに制御信号を供給する制御回路とをさらに備え、
複数の前記読み出しゲートに対して前記ＣＣＤの蓄積ゲートが共通に設けられており、
前記制御回路は、前記第１のモードにおいて、前記複数の読み出しゲートから一括で前記蓄積ゲートに電荷を転送する制御信号を供給し、前記第２のモードにおいて、前記読み出しゲートから個別に前記蓄積ゲートに電荷を転送する制御信号を供給することを特徴とする請求項８記載の撮像装置。
【請求項１０】
前記複数の画素に隣接して設けられた読み出しゲートと、
前記ＣＣＤに駆動パルスを供給する制御回路とをさらに備え、
前記蓄積ゲートは前記複数の画素それぞれに対応して設けられており、
前記制御回路は、前記第１のモードにおいて、２相駆動の電荷転送素子を構成する２つの前記ＣＣＤの蓄積ゲートに対して、一方の前記ＣＣＤの蓄積ゲートに信号電荷が蓄積された状態で他方の前記ＣＣＤの蓄積ゲートに転送された信号電荷を前記一方のＣＣＤの蓄積ゲートに転送した後に前記２つのＣＣＤの蓄積ゲートに対して互いに逆相となる駆動パルスを供給し、前記第２のモードにおいて、２相駆動の電荷転送素子を構成する２つのＣＣＤの蓄積ゲートに対して互いに逆相となる駆動パルスを供給することを特徴とする請求項８記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関し、特に撮影画像の解像度を変更したデータを取り出すことが可能な撮像装置に関する。
【背景技術】
【０００２】
近年、スキャナのＣＩＳ（コンタクトイメージセンサ）としてＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）が多く用いられている。このような機器では、撮影画像の解像度を変更することが一般的に行われている。解像度は、ＣＣＤの画素数で決定される。解像度を変更するためにはＣＣＤから取り出したデータを加工して解像度を変更する方法やＣＣＤからデータを取り出す段階で解像度を変更する方法が用いられている。
【０００３】
従来の一般的なＣＣＤの一例（従来例１）を図１６に示す。従来例１のＣＣＤは一列に配列された複数のフォトダイオード１０１、フォトダイオード１０１から出力される電荷を蓄積し、一列に配列された複数のＣＣＤ蓄積ゲート１０２、ＣＣＤ蓄積ゲート１０２間電荷の混入を防ぐバリアゲート１０３、フォトダイオード１０１と蓄積ゲート１０２と間のゲートスイッチとなる読み出しゲート１０４を有している。また、複数の蓄積ゲート１０２と複数のバリアゲート１０３とによって構成される部分がＣＣＤ部１０５となっている。従来例１のＣＣＤは、フォトダイオード１０１から読み出した電荷情報をＣＣＤ部１０５を介して出力アンプ１０６から出力する。ＣＣＤ部は、蓄積ゲート１０２とバリアゲート１０３とが一対の電荷転送素子になっており、電荷転送素子が一列に並べられている。それぞれの電荷転送素子には交互に逆相となるクロックパルスφ１、φ２が与えられている。これによって、ＣＣＤ部１０５は、フォトダイオードからの電荷情報を出力アンプに伝えることが可能である。
【０００４】
しかしながら、従来例１のＣＣＤは、１つのフォトダイオード１０１に対して１つの蓄積ゲート１０２とが対応している。このため、従来例１のＣＣＤによって読み出される情報は画素に対応するフォトダイオード１０１の数によって決まり、読み出せる画像の解像度は一種類しか取り出せない。従って、従来例１のＣＣＤによって読み出された情報から異なる解像度の画像を作り出すためには、読み出した情報の処理が必要になる。つまり、複数の解像度の画像を得るためには、読み出した情報に対して解像度の変換処理を行う時間が必要である問題がある。
【０００５】
上記問題を解決するＣＣＤの一例が特許文献１（従来例２）に開示されている。従来例２のＣＣＤを図１７に示す。図１７に示すように、従来例２のＣＣＤは、高解像度の情報を得るための高解像度側ＣＣＤ部１１１と高解像度側フォトダイオード列１０１Ａと低解像度を得るための低解像度側ＣＣＤ部１１２と低解像度側フォトダイオード列１０１Ｂを有している。高解像度側ＣＣＤ部１１１は、１つのフォトダイオード１０１と１つの蓄積ゲート１０２とがそれぞれ一対となっている。また、低解像度側ＣＣＤ部１１２は、１つの蓄積ゲートに対して、２つのフォトダイオード１０１が接続されている。高解像度の画像を得る場合は、高解像度側ＣＣＤ部１１１を使用し、低解像度の画像を得る場合は低解像度側ＣＣＤ部１１２を使用する。これによって、低解像度の画像を作りたい場合は、低解像度側ＣＣＤ部１１２から２つのフォトダイオードの信号電荷を合成したものを読み出せばよく、高解像度の画像は、高解像度側ＣＣＤ部１１１から個々のフォトダイオードからの信号電荷を読み出すことが可能である。これによって、解像度に応じた必要な情報のみを読み出すことが可能になり、読み出した情報を処理する時間を短縮することが可能である。しかしながら、従来例２のＣＣＤは、解像度に応じたＣＣＤ部とフォトダイオード群とを複数用意する必要がある。そのため、チップ内に重複した画素を有し、さらにチップ面積に対するＣＣＤ部の面積が増大するために、チップ面積に対する有効画素数を多くできない問題がある。
【０００６】
上記問題を解決するＣＣＤの一例が特許文献２（従来例３）に開示されている。従来例３のＣＣＤを図１８に示す。従来例３のＣＣＤは、１列にフォトダイオード１０１が配列されたフォトダイオード列１０１Ｃに対して、高解像度側ＣＣＤ部１１１と低解像度側ＣＣＤ部１１２が接続されている。これによって、１つのフォトダイオード１０１から得られる電荷情報をそのまま用いた高解像度情報と、２つのフォトダイオード１０１から得られる電荷情報を組み合わせた低解像度情報とを別々に得ることが可能である。
【０００７】
また、従来例３を改良した従来例４のＣＣＤを図１９に示す。図１９に示すように、従来例４のＣＣＤは、フォトダイオード列１０１Ｄのフォトダイオード１０１を読み出すために、図面左端から数えて奇数番目のフォトダイオードに対応した奇数ＣＣＤ部１１３と偶数番目のフォトダイオードに対応した偶数ＣＣＤ部１１４とを有している。これによって、高解像度画像を得る場合には奇数ＣＣＤ部１１３からの情報と偶数ＣＣＤ部１１４からの情報とを取得後にフォトダイオードの順に情報を並べ替える。低解像度画像を得る場合は、奇数ＣＣＤ部１１３と偶数ＣＣＤ部１１４から得られる情報を合成（混ぜ合わせ）を行うことで可能である。つまり、画像の解像度に応じた情報量を得ることが可能である。
【０００８】
しかしながら、従来例３、４のＣＣＤは、解像度の種類の数に応じたＣＣＤ部を準備しなければならず、やはりチップ面積に対するＣＣＤ部の面積が増大するために、チップ面積に対する有効画素数を多くできない問題がある。
【０００９】
また、異なる色情報に対応する複数画素の情報を合成した電荷を１つの蓄積ゲートにて取り出す技術が特許文献３（従来例５）に開示されている。従来例５のＣＣＤを図２０に示す。図２０に示すように、従来例５のＣＣＤはＣＣＤ部１０５、ＣＣＤ部１０５に隣接して形成される読み出しゲート１０４Ａ、読み出しゲート１０４Ａに直交する方向に形成されるメモリゲート１０７、メモリゲート１０７に隣接して形成される読み出しゲート１０４Ｂ、読み出しゲート１０４Ｂに隣接して形成されるフォトダイオード１０１を有している。フォトダイオード１０１は行列状に配置されている。従来例５のＣＣＤは１つのメモリゲート１０７に接続されるフォトダイオード１０１からの情報を１つの蓄積ゲート１０２から読み出し、出力するものである。
【００１０】
しかしながら、従来例５のＣＣＤによっても、隣接するメモリゲート１０７に接続されるフォトダイオード１０１同士の情報は、個別に読まなければならないため、ＣＣＤ部１０５の電荷転送方向（主走査方向）に並ぶの画素に対する情報を削減するためには、出力アンプ１０６から出力された情報を処理しなければならない。また、主走査方向とは直交する副走査方向の画素を合成した場合、副走査方向の画素情報のみが削減されることになるため、行方向と列方向の画素数の比が変化してしまう。そのため、従来例５によってもフォトダイオードからの電荷の読み出し段階で画素数を削減することはできない。よって、複数の画素数に対応する情報を得るためには従来例１と同様の問題が生じる。
【特許文献１】特開２００４−１５２８１６号
【特許文献２】特開２００１−２４４４４８号
【特許文献３】特開２００３−３３２５５７号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＣＣＤでは、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を読み出すことが困難であった。
【課題を解決するための手段】
【００１２】
本発明にかかる撮像装置は、一列に並んだ複数の画素と、複数の画素に隣接した読み出しゲートと、読み出しゲートに隣接し複数の画素のそれぞれに対応して設けられたメモリゲートと、メモリゲートのそれぞれに対応して設けられたメモリ制御ゲートと、複数のメモリ制御ゲートに対して共通に設けられたＣＣＤ蓄積ゲートとを有することを特徴とするものである。
【００１３】
本発明にかかる撮像装置によれば、複数のメモリ制御ゲートに対して１つのＣＣＤ蓄積ゲートが共通に設けられているため、ＣＣＤ蓄積ゲートに複数の画素の信号電荷を一括に読み出して合成し、あるいは個々の画素の信号電荷を別々に読み出し転送することができる。
【発明の効果】
【００１４】
本発明のＣＣＤによれば、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を得ることができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
実施の形態１にかかるＣＣＤ１００を図１に示す。図１に示すように、実施の形態１にかかるＣＣＤ１００は、フォトダイオード列１、読み出しゲート２Ｔ、メモリ制御ゲート２Ａ、２Ｂ、メモリゲート３Ａ、３Ｂ、ＣＣＤ部４、制御回路５、出力アンプ６を有している。
【００１６】
フォトダイオード列１は、第１の方向に一列に配置された複数のフォトダイオード７Ａ、７Ｂを有している。フォトダイオード７Ａ、７Ｂは、光の入射に基づいて電荷を発生する素子である。ここで、本実施の形態では、図面左側から数えて奇数番目のフォトダイオードをフォトダイオード７Ａ、偶数番目のフォトダイオードをフォトダイオード７Ｂとする。
【００１７】
読み出しゲート２Ｔは、フォトダイオード列１とメモリゲート３との電荷の転送を制御する読み出しゲートである。制御回路５からＨｉｇｈレベル（例えば、電源電位）の電圧が印加された場合には、導通状態となり、フォトダイオード列１からメモリゲート３へ電荷を転送する。また、制御回路５からＬｏｗレベル（例えば、接地電位）の電圧が印加された場合には、非導通状態となり、フォトダイオードとメモリゲートとの電荷の転送を遮断する。
【００１８】
メモリゲート３Ａ、３Ｂは、それぞれフォトダイオード７Ａ、７Ｂに対応しており、フォトダイオードで発生した電荷を一時的に保存する素子である。メモリゲート３Ａ及び３Ｂには、一定のレベルの電圧が印加されており、電荷の蓄積を行う。
【００１９】
メモリ制御ゲート２Ａ、２Ｂは、それぞれメモリゲート３Ａ、３Ｂに蓄積された電荷のＣＣＤ蓄積ゲート８−１への転送を制御する制御ゲートである。メモリ制御ゲート２Ａ、２Ｂは、Ｈｉｇｈレベルの電圧が印加されると導通状態となり、メモリゲート３からＣＣＤ蓄積ゲート８−１へ電荷を転送する。また、Ｌｏｗレベルの電圧が印加されると非導通状態となり、メモリゲート３とＣＣＤ蓄積ゲート８−１との電荷転送を行わない。
【００２０】
ＣＣＤ部４は、主転送素子８と副転送素子９と複数有している。主転送素子８は、第１の電荷転送素子であって、ＣＣＤ蓄積ゲート８−１とＣＣＤバリアゲート８−２とを有している。また、副転送素子９は、第２の電荷転送素子であって、ＣＣＤ蓄積ゲート９−１とＣＣＤバリアゲート９−２とを有している。ＣＣＤ蓄積ゲート８−１、９−１は、電荷を蓄積するゲートである。また、ＣＣＤバリアゲート８−２、９−２は、隣り合うＣＣＤ蓄積ゲート８−１、９−１間の電荷を隔てるための障壁となるポテンシャルを発生するゲートである。また、主転送素子８は、制御回路５から信号φ１が与えられ、副転送素子９は、制御回路５から信号φ２が与えられる。
【００２１】
制御回路５は、読み出しゲート２Ｔ、メモリ制御ゲート２Ａ、２Ｂ、ＣＣＤ部４に対する制御信号を出力する回路である。これらの信号の詳細については後述する。出力アンプ６は、例えば、電荷検出器とソースフォロア回路とを有するフローティングディフュージョンアンプなどの増幅器を含み、ＣＣＤ部から送られてくる電荷を信号に変換して次段に接続される回路に出力する回路である。
【００２２】
ここで、ＣＣＤ部４の電荷転送方向を第１の方向として説明する。図１に示すように、フォトダイオード列１のフォトダイオード７Ａ、７Ｂは、第１の方向に一列に配列され、図面左側からフォトダイオード７Ａ、７Ｂの順でそれぞれが交互になるように形成されている。
【００２３】
読み出しゲート２Ｔは、第１の方向に延在して矩形状に形成され、フォトダイオード列１に長手方向の一方の辺が隣接し、メモリゲート３Ａ、３Ｂのそれぞれに長手方向の他方の辺が隣接するように形成されている。
【００２４】
メモリゲート３Ａは、読み出しゲート２Ｔを挟み、フォトダイオード７Ａに対向する領域に形成されている。また、メモリゲート３Ｂは、読み出しゲート２Ｔを挟み、フォトダイオード７Ｂに対向する領域に形成されている。
【００２５】
メモリ制御ゲート２Ａ、２Ｂは、それぞれ第１の方向に延在して矩形状に形成され、メモリゲート３Ａ、３Ｂに長手方向の一方の辺が隣接し、他方の辺がＣＣＤ部４に隣接している。メモリ制御ゲート２Ａは、メモリゲート３ＡのＣＣＤ部４側に形成され、メモリ制御ゲート２Ｂは、メモリゲート３ＢのＣＣＤ部４側に形成されている。また、メモリ制御ゲート２Ａには同じ制御信号が供給されるように配線されている。同様に、メモリ制御ゲート２Ｂ同士にも同じ制御信号が供給されるように配置配線されている。
【００２６】
ＣＣＤ部４は、主転送素子８と副転送素子９とが第１の方向に交互に隣接して形成されている。主転送素子８は、ＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１が第１の方向にＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１の順で隣接して形成されている。副転送素子９は、ＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１が第１の方向にＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１の順で形成されている。ＣＣＤ蓄積ゲート８−１、９−１、ＣＣＤバリアゲート８−２、９−２は、それぞれ第１の方向と直交する方向に延在して矩形状に形成されている。また、ＣＣＤ蓄積ゲート８−１の短手方向の一辺は、メモリ制御ゲート２Ａ及び２Ｂに隣接している。さらに、ＣＣＤ部４の第１の方向の端部には出力アンプが形成されている。
【００２７】
実施の形態１にかかるＣＣＤ１００の動作について詳細に説明する。実施の形態１のＣＣＤ１００は、低解像度の画像情報を得るための第１のモード（例えば、低解像度モード）と、高解像度の画像情報を得るための第２のモード（例えば、高解像度モード）とを有している。まず、低解像度モードの時のＣＣＤ１００の動作について説明する。低解像度モードのときのＣＣＤの動作のタイミングチャートを図２に示す。
【００２８】
ＣＣＤ１００は、光の入射を受けフォトダイオードが電荷を発生する。その後タイミングＴ１で読み出しゲート２ＴがＨｉｇｈレベル（例えば、電源電圧レベル）になり、フォトダイオード７Ａ及び７Ｂからで発生した電荷は、それぞれメモリゲート３Ａ、３Ｂに転送される。
【００２９】
次に、タイミングＴ２でメモリ制御ゲート２Ａ、２ＢがＨｉｇｈレベルとなる。これによって、メモリゲート３Ａ、３Ｂに蓄積されている電荷は、主転送素子８のＣＣＤ蓄積ゲート８−１に転送され、ＣＣＤ蓄積ゲート８−１で合成される。その後、タイミングＴ３からＴ４の期間で、ＣＣＤ蓄積ゲート８−１に蓄積された電荷の情報は、ＣＣＤ部４を移動して、出力アンプ６から出力される。
【００３０】
タイミングＴ３からＴ４の期間で、すべてのフォトダイオードの電荷を出力し、タイミングＴ４からは、次の画像情報に対応する電荷を取り込んで、転送する。
【００３１】
上記説明の動作によって、実施の形態１にかかるＣＣＤ１００はＡ列（フォトダイオード７Ａ）で発生した電荷の情報と、Ｂ列（フォトダイオード７Ｂ）で発生した電荷の情報をＣＣＤ部で合成して一度に読み出す。
【００３２】
ＣＣＤ部４の断面図と、図２においてタイミングＴ２、Ｔ３のときのＣＣＤ部４の電荷の転送の模式図を図３に示す。図３を参照して、ＣＣＤ部４での電荷の転送動作について説明する。
【００３３】
図３（ａ）はＣＣＤ部４の第１の方向に沿った断面構造図である。ＣＣＤ部４の断面は、Ｐ型半導体基盤１０の表面にＮ型拡散層１１が形成され、Ｎ型拡散層の表面に選択的にＮ−型拡散層１２が形成されている。Ｎ型拡散層１１及びＮ−型拡散層１２の表面を覆う領域には酸化膜層１３が形成されている。酸化膜層１３の表面であって、Ｎ型拡散層１１と酸化膜層１３が接する領域の上層には、ポリシリコンで形成されるＣＣＤ蓄積ゲート８−１及び９−１の電極が形成されている。また、酸化膜層１３の表面であって、Ｎ−型拡散層１２と酸化膜層１３が接する領域の上層にはポリシリコンで形成されるＣＣＤバリアゲート８−２及び９−２の電極が形成されている。
【００３４】
図３（ｂ）は、タイミングＴ２のときのＣＣＤ部４のポテンシャル及び蓄積された電荷の模式図である。タイミングＴ２の場合、主転送素子８にＨｉｇｈレベル（信号φ１）が印加され、副転送素子９にＬｏｗレベル（信号φ２）が印加されている。したがって、各ゲート部分のポテンシャルは、ＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１、ＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１の順で低くなる。
【００３５】
主転送素子８のＣＣＤ蓄積ゲート８−１は、メモリ制御ゲート２Ａ及び２Ｂに隣接しており、タイミングＴ２ではメモリ制御ゲート２Ａ及び２ＢがＨｉｇｈレベルであり、導通状態である。従って、ポテンシャルが最も低いＣＣＤ蓄積ゲート８−１にはフォトダイオード７Ａ及び７Ｂからの電荷を合成した電荷量が蓄積される。
【００３６】
図３（ｃ）は、タイミングＴ３のときのＣＣＤ部４のポテンシャル及び蓄積された電荷の模式図である。タイミングＴ３の場合、主転送素子８にＬｏｗレベル（信号φ１）が印加され、副転送素子９にＨｉｇｈレベル（信号φ２）が印加されている。したがって、各ゲート部分のポテンシャルは、ＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１、ＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１の順で低くなる。
【００３７】
タイミングＴ２でポテンシャルが最も低いＣＣＤ蓄積ゲート８−１部分に蓄積された電荷は、タイミングＴ３でポテンシャルが最も低くなるＣＣＤ蓄積ゲート９−１部分に蓄積される。つまり、ＣＣＤ蓄積ゲート８−１部分に蓄積していた電荷は、タイミングＴ３でよりポテンシャルの低いＣＣＤ蓄積ゲート９−１部分に移動する。タイミングＴ３からタイミングＴ４までの間信号φ１、φ２は互いに逆相となるクロックパルスである。従って、ＣＣＤ蓄積ゲート８−１、９−１部分の電荷は、信号φ１、φ２に基づいて、出力アンプ６が接続される方向に移動する。
【００３８】
ここで、ＣＣＤバリアゲート８−２、９−２は、ＣＣＤ蓄積ゲート部分よりも常にポテンシャルが高くなるようになっている。従って、ＣＣＤ蓄積ゲート部分のポテンシャルが上下しても、電荷はＣＣＤバリアゲートによって遮られている方向に逆流することはない。
【００３９】
次に、高解像度モードの時のＣＣＤの動作について説明する。高解像度モードのときのＣＣＤ１００の動作のタイミングチャートを図４に示す。
【００４０】
図４に示すように、高解像度モードの場合、読み出しゲート２Ｔ、信号φ１、φ２の動作は低解像度モードの場合と実質的に同じ信号である。低解像度モードでは、メモリ制御ゲート２Ａ及び２Ｂは、同じタイミングでＨｉｇｈレベルとなるのに対し、高解像同モードではメモリ制御ゲート２Ａ及び２Ｂは、それぞれ別のタイミングでＨｉｇｈレベルとなる。
【００４１】
つまり、高解像度モードではタイミングＴ２とタイミングＴ４でメモリ制御ゲート２Ａ及び２Ｂが別々にＨｉｇｈレベルとなる。これによって、ＣＣＤ部４は、まず、フォトダイオード７Ａで発生した電荷を転送し、次にフォトダイオード７Ｂで発生した電荷を転送する。
【００４２】
高解像度モードの場合の、ＣＣＤ部４の断面図と、図４においてタイミングＴ２、Ｔ３のときのＣＣＤ部４の電荷の転送の模式図を図５に示す。図５に示すように、低解像度モードの場合、タイミングＴ２でＣＣＤ蓄積ゲート８−１にフォトダイオード７Ａで発生した電荷が蓄積される（図５（ｂ））。この電荷はタイミングＴ３で副転送素子９のＣＣＤ蓄積ゲート９−１に転送される（図５（ｃ））。なお、高解像度モードの場合は、フォトダイオードからの電荷の読み出しを２回に分けることによる副走査線方向の解像度の劣化を防ぐために、すべてのフォトダイオードからの電荷を同時に読み出しメモリゲートで保持している。
【００４３】
上記説明より、実施の形態１にかかるＣＣＤ１００によれば、低解像度の画像を得る場合にはメモリ制御ゲート２Ａ、２Ｂを同時に導通状態とすることで、ＣＣＤ蓄積ゲート８−１で２つのフォトダイオードからの電荷を合成して１つの情報として読み出すことが可能である。つまり、ＣＣＤ蓄積ゲート部分で電荷を合成して１つの情報として読み出すことが可能であるため、総画素数をｎとした場合、読み出し画素数はｎ／２となる。つまり、低解像度モードの場合、画素情報の読み出し時間は、高解像モードの場合の約１／２とすることが可能である。
【００４４】
また、高解像度の画像を得る場合にはメモリ制御ゲート２Ａ、２Ｂを別々に導通状態とすることで、それぞれの画素に対応する情報を個別に取り出すことが可能である。この場合読み出し画素数はｎとなる。高解像度の画像を読み出す場合であっても、その読み出し速度は従来のＣＣＤと同等の速度となる。
【００４５】
実施の形態１にかかるＣＣＤ１００によれば、１列に配列された画素に対して、１つのＣＣＤ部を有する構造であっても、メモリ制御ゲート２Ａ、２Ｂを制御することによって、各画素に対応する情報の個別取り出しと合成取り出しとを選択して行うことが可能である。これによって、チップ内に冗長な素子を準備する必要がないため、チップ面積に対する有効画素数の割合を高めることが可能である。
【００４６】
実施の形態２
実施の形態２にかかるＣＣＤ２００を図６に示す。実施の形態２にかかるＣＣＤ２００は実施の形態１にかかるＣＣＤ１００と実質的に同一である。実施の形態２にかかるＣＣＤは、実施の形態１にかかるＣＣＤ１００に対してメモリゲート３に隣接して形成されるリセットゲート１４Ａ、１４Ｂ及びリセットゲート１４Ａ、１４Ｂに隣接して形成されるリセットドレイン１５が追加されている。実施の形態１と同一の要素には同一の符号を付して説明を省略する。
【００４７】
リセットゲート１４Ａ、１４Ｂは、それぞれメモリゲート３Ａ、３Ｂに隣接して形成されている。リセットゲート１４Ａ、１４Ｂは、それぞれＨｉｇｈレベルの電圧が印加されている場合、メモリゲート３Ａ、３Ｂとリセットドレイン１５とを導通状態とし、Ｌｏｗレベルの電圧が印加されている場合、メモリゲート３Ａ、３Ｂとリセットドレイン１５とを非導通状態とする。
【００４８】
リセットドレイン１５は、リセットゲート１４Ａ、１４Ｂに隣接して形成されている。リセットドレイン１５は、メモリゲート３Ａ、３Ｂに蓄積された電荷を排出するための領域である。
【００４９】
実施の形態２にかかるＣＣＤ２００の動作について詳細に説明する。実施の形態２にかかるＣＣＤ２００は、リセットゲートを用いない（リセットゲートがＬｏｗレベルの状態）場合、実施の形態１と同様の動作となる。実施の形態２にかかるＣＣＤ２００は、フォトダイオード７Ａあるいは７Ｂのいずれか一方の電荷を用いる場合、使用されない側のフォトダイオードの電荷をリセットドレイン１５に排出する。
【００５０】
実施の形態２にかかるＣＣＤ２００において、２つのフォトダイオードのうちフォトダイオード７Ａのみ用いる場合の動作のタイミングチャートを図７に示す。
【００５１】
図７に示すように、フォトダイオード７Ｂの電荷を使用しない場合、フォトダイオード７ＢのリセットゲートはＨｉｇｈレベルを維持する。また、メモリ制御ゲート２Ｂは、パルスを印加することなくＬｏｗレベルを維持する。
【００５２】
タイミングＴ１で読み出しゲート２ＴがＨｉｇｈレベルとなる。このとき、フォトダイオード７Ａ及び７Ｂから電荷がメモリゲート３Ａ、３Ｂに転送される。ここで、リセットゲート１４ＢはＨｉｇｈレベルであるため、メモリゲート３Ｂの電荷はリセットドレイン１５に排出される。また、リセットドレイン１１ＡにＬｏｗレベルが印加されているため、メモリゲート３Ａには電荷が蓄積される。
【００５３】
タイミングＴ２で、メモリ制御ゲート２ＡがＨｉｇｈレベルとなると、メモリゲート３Ａに蓄積された電荷はＣＣＤ蓄積ゲート８−１に転送される。転送された電荷は、タイミングＴ３でＣＣＤ部４での転送が開始され、出力アンプを介して出力される。また、タイミングＴ４以降ではタイミングＴ１からタイミングＴ４までの期間と同様にフォトダイオード７Ａで発生する電荷を読み出し、転送する。
【００５４】
実施の形態２にかかるＣＣＤによれば、メモリゲートに隣接してリセットゲート及びリセットドレインを有することで、使用しない電荷をＣＣＤの外部に排出することができる。これによって、使用しないフォトダイオードで発生する電荷が蓄積され続け、フォトダイオード及びメモリゲートが飽和することを防ぐことが可能である。また、低解像度の画像情報を得るために、２つの画素からの情報を合成した場合、合成した電荷量が多くＣＣＤ蓄積ゲートが飽和してしまう場合があるが、実施の形態２では、２つの画素のうちどちらか一方の画素の情報のみを用いることで、ＣＣＤ蓄積ゲートが飽和してしまうことを防ぐことが可能である。
【００５５】
実施の形態３
実施の形態３にかかるＣＣＤ３００を図８に示す。実施の形態３にかかるＣＣＤ３００は、実施の形態１にかかるＣＣＤ１００と実質的に同一である。実施の形態１にかかるＣＣＤ１００は、２つのフォトダイオードを一組として動作させていたのに対し、実施の形態３にかかるＣＣＤ３００は３つのフォトダイオードを一組として動作させる。実施の形態１と同様の要素については、実施の形態１と同一の符号を付して説明を省略する。
【００５６】
実施の形態３にかかるＣＣＤ３００の平面レイアウトについて、図８を参照して詳細に説明する。ここで、ＣＣＤ部４の電荷転送方向を第１の方向として説明する。図９に示すように、フォトダイオード列１のフォトダイオード７Ａ、７Ｂ、７Ｃは、第１の方向に一列に配列され、図面左側からフォトダイオード７Ａ、７Ｂ、７Ｃの順で配列され、この配列が繰り返されるように形成されている。
【００５７】
読み出しゲート２Ｔは、第１の方向に延在して矩形状に形成され、フォトダイオード列１に長手方向の一方の辺が隣接し、メモリゲート３Ａ、３Ｂ、３Ｃのそれぞれに長手方向の他方の辺が隣接するように形成されている。
【００５８】
メモリゲート３Ａは、読み出しゲート２Ｔを挟み、フォトダイオード７Ａに対向する領域に形成され、フォトダイオード７Ａ側の辺が読み出しゲート２Ｔに隣接している。メモリゲート３Ｂは、読み出しゲート２Ｔを挟み、フォトダイオード７Ｂに対向する領域に形成され、フォトダイオード７Ｂ側の辺が読み出しゲート２Ｔに隣接している。メモリゲート３Ｃは、読み出しゲート２Ｔを挟み、フォトダイオード７Ｃに対向する領域に形成され、フォトダイオード７Ｃ側の辺が読み出しゲート２Ｔに隣接している。
【００５９】
メモリ制御ゲート２Ａ、２Ｂ、２Ｃは、それぞれ第１の方向に延在して矩形状に形成され、メモリゲートに長手方向の一方の辺が隣接し、他方の辺がＣＣＤ部４に隣接している。メモリ制御ゲート２Ａは、メモリゲート３ＡのＣＣＤ部４側に形成されおり、メモリ制御ゲート２Ｂは、メモリゲート３ＢのＣＣＤ部４側に形成され、メモリ制御ゲート２Ｃは、メモリゲート３ＣのＣＣＤ部４側に形成されている。
【００６０】
ＣＣＤ部４は、主転送素子８と副転送素子９とが第１の方向に交互に隣接して形成されている。主転送素子８は、ＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１が第１の方向にＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１の順で隣接して形成されている。副転送素子９は、ＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１が第１の方向にＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１の順で形成されている。ＣＣＤ蓄積ゲート８−１、９−１、ＣＣＤバリアゲート８−２、９−２は、それぞれ第１の方向にと直交する方向に延在して矩形状に形成されている。また、ＣＣＤ蓄積ゲート８−１の短手方向の一辺は、メモリ制御ゲート２Ａ、２Ｂ、２Ｃのそれぞれに隣接している。さらに、ＣＣＤ部４の第１の方向の端部には出力アンプが形成されている。
【００６１】
実施の形態３にかかるＣＣＤ３００は、メモリゲートに蓄積された電荷を読み出す場合に、メモリ制御ゲート２Ａ、２Ｂ、２Ｃを同時に導通状態とすることで、３画素分の電荷を合成した１つの情報として読み込むことが可能である。また、メモリ制御ゲート２Ａ、２Ｂ、２Ｃを別々のタイミングで導通状態とすることで画素それぞれの情報を個別に取り出すことが可能である。さらに、例えば、メモリ制御ゲート２Ａ、２Ｂを同時に導通状態とし、別のタイミングでメモリ制御ゲート２Ｃを導通状態とすることで、３つの画素のうち２つの画素の合成した情報と残りの１画素の情報を別に取り出すことが可能である。つまり、実施の形態３にかかるＣＣＤ３００によれば、３画素の情報を合成した１つの情報を取り出す第１のモード（例えば、低解像度モード）と、２画素の情報を合成した情報と残りの１画素の情報とを別々に取り出す第３のモード（例えば、中解像度モード）と、画素それぞれの情報を別々に取り出す第２のモード（例えば、高解像度モード）との３つのモードを実現することが可能である。
【００６２】
なお、メモリゲートの電荷量が多くなりすぎる飽和状態を防ぐために、メモリゲートにリセットゲート及びリセットドレインを隣接して形成することも可能である。また、フォトダイオードの電荷量が多くなりする飽和状態を防ぐシャッターゲートあるいはオーバーフロードレインを隣接して形成することも可能である。
【００６３】
実施の形態４
実施の形態４にかかるＣＣＤ４００を図９に示す。実施の形態４にかかるＣＣＤ４００は、三つのフォトダイオードが一組として動作するフォトダイオードで発生する電荷をメモリゲートで合成し、その電荷をＣＣＤ部に転送するものである。
【００６４】
実施の形態４にかかるＣＣＤ４００の平面レイアウトについて、図９を参照して説明する。ここで、ＣＣＤ部４の電荷転送方向を第１の方向として説明する。また、本実施の形態ではフォトダイオード列が２列あり、それぞれをフォトダイオード列１Ａ、１Ｂとし、フォトダイオード列１Ａに含まれるフォトダイオードを第１の画素（例えば、フォトダイオード７Ａ）、フォトダイオード列１Ｂに含まれるフォトダイオードを第２の画素（例えば、フォトダイオード７Ｂ−１、７Ｂ−２）として説明する。
【００６５】
図９に示すように、フォトダイオード列１Ａのフォトダイオード７Ａは、第１の方向に一列に配列され、形成されている。第１の読み出しゲート（例えば、メモリ制御ゲート２Ａ）は、第１の方向に延在して矩形状に形成され、フォトダイオード列１Ａに長手方向の一方の辺が隣接し、メモリゲート３のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【００６６】
メモリゲート３は、メモリ制御ゲート２Ａを挟み、フォトダイオード７Ａに対向する領域に形成され、フォトダイオード７Ａと対向する側の辺が第３の読み出しゲート（例えば、読み出しゲート２Ｔ）に隣接している。また、メモリゲート３の第１の方向と直交する第２の方向に延びる辺の一方の辺には第２の読み出しゲート（例えば、メモリ制御ゲート２Ｂ−１）が隣接して形成され、他方の辺には第２の読み出しゲート（例えば、メモリ制御ゲート２Ｂ−２）が隣接して形成されている。また、メモリ制御ゲート２Ｂ−１に隣接してフォトダイオード７Ａとは異なる大きさのフォトダイオード７Ｂ−１が形成され、メモリ制御ゲート２Ｂ−２に隣接してフォトダイオード７Ａとは異なる大きさのフォトダイオード７Ｂ−２が形成されている。
【００６７】
読み出しゲート２Ｔは、第１の方向に延在して矩形状に形成され、メモリゲート３のそれぞれに長手方向の一方の辺が隣接し、ＣＣＤ部４のＣＣＤ蓄積ゲート８−１のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【００６８】
ＣＣＤ部４は、主転送素子８と副転送素子９とが第１の方向に交互に隣接して形成されている。主転送素子８は、ＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１が第１の方向にＣＣＤバリアゲート８−２、ＣＣＤ蓄積ゲート８−１の順で隣接して形成されている。副転送素子９は、ＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１が第１の方向にＣＣＤバリアゲート９−２、ＣＣＤ蓄積ゲート９−１の順で形成されている。ＣＣＤ蓄積ゲート８−１、９−１、ＣＣＤバリアゲート８−２、９−２は、それぞれ第１の方向と直交する方向に延在して矩形状に形成されている。また、ＣＣＤ蓄積ゲート８−１の短手方向の一辺は、読み出しゲート２Ｔに隣接している。さらに、ＣＣＤ部４の第１の方向の端部には出力アンプが形成されている。
【００６９】
実施の形態４にかかるＣＣＤ４００によれば、異なる大きさを有する３つのフォトダイオードが１つのメモリゲートに接続されていることによって、フォトダイオードＡ、Ｂ１、Ｂ２のそれぞれを用いた高解像度情報と、フォトダイオードＡ、Ｂ１、Ｂ２の組み合わせによる中解像度情報と低解像度情報とを得ることが可能である。また、実施の形態４にかかるＣＣＤ４００によれば、従来例３のようにフォトダイオード間に電荷転送のためのＣＣＤを配置する必要がないため、従来例３に比べて、第１の方向に直交する方向のＣＣＤ部とフォトダイオード列との距離を短くすることが可能である。このことより、信号電荷の読み出し後に信号を合成して元画像を再構成するために支障となるライン間隔を低減することが可能である。
【００７０】
なお、図示していないが、フォトダイオードに対して未使用時に電荷量が多くなりすぎる飽和状態を防ぐシャッターゲート、オーバーフロードレインあるいはメモリゲートにリセットゲート及びリセットドレインを設けてもよい。
【００７１】
実施の形態５
実施の形態５にかかるＣＣＤ５００を図１０に示す。実施の形態５にかかるＣＣＤ５００は、実施の形態１にかかるＣＣＤ１００の構成をメモリゲート３とメモリ制御ゲート２Ａ、２Ｂを削除して簡略化し、ＣＣＤ部４０を制御する信号φ１、φ２を変更することで、高解像度の情報と低解像度の情報とを１つのフォトダイオード列と１つのＣＣＤ部を用いて読み出すものである。また、実施の形態５にかかるＣＣＤ部４０は、主転送素子８が並べられたものであり、副転送素子９を有していない。
【００７２】
実施の形態５にかかるＣＣＤ５００の平面レイアウトについて、図１０を参照して詳細に説明する。ここで、ＣＣＤ部４０の電荷転送方向を第１の方向として説明する。図１に示すように、フォトダイオード列１のフォトダイオード７Ａ、７Ｂは、第１の方向に一列に配列され、図面左側からフォトダイオード７Ａ、７Ｂの順でそれぞれが交互になるように形成されている。
【００７３】
読み出しゲート２Ｔは、第１の方向に延在して矩形状に形成され、フォトダイオード列１に長手方向の一方の辺が隣接し、ＣＣＤ部４のＣＣＤ蓄積ゲート８−１のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【００７４】
ＣＣＤ部４は、フォトダイオード７Ａに対応する主転送素子８Ａとフォトダイオード７Ｂに対応する主転送素子８Ｂが第１の方向に交互に隣接して形成されている。主転送素子８Ａは、ＣＣＤバリアゲート８−２Ａ、ＣＣＤ蓄積ゲート８−１Ａが第１の方向にＣＣＤバリアゲート８−２Ａ、ＣＣＤ蓄積ゲート８−１Ａの順で隣接して形成されている。主転送素子８Ｂは、ＣＣＤバリアゲート８−２Ｂ、ＣＣＤ蓄積ゲート８−１Ｂが第１の方向にＣＣＤバリアゲート８−２Ｂ、ＣＣＤ蓄積ゲート８−１Ｂの順で隣接して形成されている。ＣＣＤ蓄積ゲート８−１Ａ、８−１Ｂ、ＣＣＤバリアゲート８−２Ａ、８−２Ｂは、それぞれ第１の方向と直交する方向に延在して矩形状に形成されている。また、ＣＣＤ蓄積ゲート８−１Ａ及び８−１Ｂの短手方向の一辺は、読み出しゲート２Ｔに隣接している。また、主転送素子８Ａは、信号φ２で駆動され、主転送素子８Ｂは、信号φ１で駆動される。さらに、ＣＣＤ部４の第１の方向の端部には出力アンプが形成されている。
【００７５】
ここで、図１０に示すＣＣＤ５００のＸ１−Ｘ１'の断面構造とポテンシャルの模式図を図１１（ａ）に示す。図１１（ａ）に示すように、読み出しゲートにＨｉｇｈレベルが入力され、信号φ１がＨｉｇｈレベルである場合、ポテンシャルは、フォトダイオード部分、読み出しゲート部分、ＣＣＤ蓄積ゲート部分の順に低くなる。従って、このような場合には、フォトダイオード部分で発生した電荷はポテンシャルの最も低いＣＣＤ蓄積ゲート部分に移動する。また、信号φ１がＬｏｗレベルである場合、ＣＣＤ蓄積ゲート部分のポテンシャルが高くなるため（破線で示すポテンシャル）、ＣＣＤ蓄積ゲート部分に電荷は移動しない。
【００７６】
また、図１０に示すＣＣＤのＹ１−Ｙ１'の断面構造とポテンシャルの模式図を図１１（ｂ）に示す。図１１（ｂ）においても、制御信号がφ２に代わるのみで、図１１（ａ）と同様のポテンシャルの変化となる。
【００７７】
実施の形態５にかかるＣＣＤ５００の動作について説明する。実施の形態５にかかるＣＣＤの低解像度モードにおける動作のタイミングチャートを図１２に示す。図１２を参照して、低解像度モードの場合の実施の形態５のＣＣＤ５００の動作を説明する。
【００７８】
まず、タイミングＴ６で読み出しゲート２Ｔ、信号φ１、φ２がＨｉｇｈレベルとすることによって、フォトダイオード７Ａ及び７Ｂの電荷をそれぞれＣＣＤ蓄積ゲート８−１Ａ、８−１Ｂに移動させる。次にタイミングＴ７で読み出しゲート２Ｔ、信号φ１がＬｏｗレベルとする。このとき信号φ２はＨｉｇｈレベルのままである。信号φ１に基づいて、信号φ１が接続されるＣＣＤ蓄積ゲート８−１Ｂのポテンシャルが上昇する。これによって、ＣＣＤ蓄積ゲート８−１Ｂに蓄積された電荷は、ＣＣＤ蓄積ゲート８−１Ａに転送され、ＣＣＤ蓄積ゲート８−１Ａには、フォトダイオード７Ａ及び７Ｂで発生した電荷を合成した電荷量が蓄積される。
【００７９】
タイミングＴ８で、信号φ１をＨｉｇｈレベルとし、信号φ２をＬｏｗレベルとする。従って、ＣＣＤ蓄積ゲート８−１Ａに蓄積されていた電荷は、ＣＣＤ蓄積ゲート８−１Ｂに転送される。これ以降は、お互いが逆相となる信号φ１、φ２によって、出力アンプに電荷が転送される。
【００８０】
次に、高解像度モードの場合の動作について説明する。高解像導モードの場合の動作のタイミングチャートを図１３に示す。図１３を参照して、高解像度モードの場合の実施の形態５のＣＣＤ５００の動作を説明する。
【００８１】
まず、タイミングＴ９で読み出しゲート２Ｔと信号φ１をＨｉｇｈレベルとし、信号φ２をＬｏｗレベルとする。これによって、フォトダイオード７Ｂで発生した電荷をＣＣＤ蓄積ゲート８−１Ｂに蓄積する。タイミングＴ１０で、読み出しゲート２Ｔ、信号φ１をＬｏｗレベルとし、信号φ２をＨｉｇｈレベルとすることにより、この蓄積された電荷は、ＣＣＤ蓄積ゲート８−１ＢからＣＣＤ蓄積ゲート８−１Ａに転送される。その後、タイミングＴ１１までの間で、フォトダイオード７Ｂで発生した電荷は、出力アンプに転送される。
【００８２】
次にタイミングＴ１１で、読み出しゲート２Ｔ、信号φ２をＨｉｇｈレベルとし、信号φ１をＬｏｗレベルとする。これによって、フォトダイオード７Ａで発生した電荷がＣＣＤ蓄積ゲート８−１Ａに蓄積される。タイミングＴ１２で、読み出しゲート２Ｔ、信号φ２がＬｏｗレベルとなり、信号φ１がＨｉｇｈレベルとなるため、この蓄積された電荷は、ＣＣＤ蓄積ゲート８−１ＡからＣＣＤ蓄積ゲート８−１Ｂに転送される。その後、フォトダイオード７Ａで発生した電荷は、出力アンプに転送される。
【００８３】
実施の形態５にかかるＣＣＤ５００によれば、実施の形態１に比べて簡素な構造でありながら、低解像度の画像を得るために必要な情報を、高解像度の画像を得る場合よりも短い読み出し時間で得ることが可能である。つまり、低解像度モードの場合は、すべての画素からの電荷を一度に読み出した後、２つの画素の電荷を合成し、合成した電荷を転送することによって情報を得る。一方、高解像度モードの場合は、隣り合う画素の電荷をそれぞれ別のタイミングで読み出して転送する。これによって、高解像度の情報を得ることが可能である。
【００８４】
実施の形態６
実施の形態６にかかるＣＣＤ６００を図１４に示す。実施の形態６にかかるＣＣＤ６００は、実施の形態５にかかるＣＣＤ５００に対して、フォトダイオードＡに信号φ３によって制御されるシャッターゲート１６及び電荷の排出部となるリセットドレイン１７が隣接して形成されるものである。実施の形態６にかかるＣＣＤ６００は、高解像度モードの場合は実施の形態５にかかるＣＣＤ５００と実質的に同様の動作を行う。また、低解像度の場合は、実施の形態５にかかるＣＣＤ５００では、フォトダイオード７Ａと７Ｂとから読み出す電荷を合成していたのに対して、実施の形態６にかかるＣＣＤ６００では、フォトダイオード７Ｂからの電荷のみを読み出し、フォトダイオード７Ａの電荷はシャッターゲート１６を介してリセットドレイン１７に電荷を排出する動作を行う。
【００８５】
また、図１４において示すＺ１−Ｚ１'の断面構造とポテンシャルの模式図を図１５に示す。図１５に示すように、読み出しゲートにＨｉｇｈレベルが入力され、信号φ１がＨｉｇｈレベルである場合、ポテンシャルは、フォトダイオード部分、読み出しゲート部分、蓄積ゲート部分の順に低くなる。従って、このような場合には、フォトダイオード部分で発生した電荷はポテンシャルの最も低い蓄積ゲート部分に移動する。また、信号φ１がＬｏｗレベルである場合、蓄積ゲート部分のポテンシャルが高くなるため（破線で示すポテンシャル）、蓄積ゲート部分に電荷は移動しない。また、シャッターゲートには信号φ３が供給されている。そのため、信号φ３がＨｉｇｈレベルである場合、シャッターゲート部分のポテンシャルは低下し、フォトダイオードで発生した電荷はリセットドレインに排出される。また、信号φ３がＬｏｗレベルである場合、シャッターゲート部分のポテンシャルは高くなるため、リセットドレイン側に電荷が流入することはない。
【００８６】
実施の形態６にかかるＣＣＤ６００は、信号φ１によって蓄積ゲートに電荷を転送しなかった場合に、信号φ３でシャッターゲートを制御することによって、フォトダイオードで発生した電荷をリセットドレインに排出する。
【００８７】
実施の形態６にかかるＣＣＤ６００によれば、高解像度モードの場合は実施の形態５と実質的に同様の動作によって画素情報を得る。また、低解像度モードの場合は、隣接する一方のフォトダイオードからの電荷を用い、他方のフォトダイオードからの電荷はリセットドレインによって排出する。これによって、ＣＣＤ部には一方のフォトダイオードからの電荷しか転送されないため、流入する電荷量によるＣＣＤ部の飽和を防止することが可能である。
【００８８】
なお、本発明は上記実施の形態に限られたものではなく、適宜変更することが可能である。例えば、平面レイアウトは、１つの主転送素子のＣＣＤ蓄積ゲートに対して、複数のフォトダイオードで発生した電荷が転送されるレイアウトになっていれば良い。また、各実施例において、フォトダイオードに電荷の飽和状態を防ぐためにシャッターゲートやオーバーフロードレインを隣接して形成することも可能であり、メモリゲートにリセットゲート及びリセットドレインを隣接して形成することも可能である。
【００８９】
また、１つの主転送素子のＣＣＤ蓄積ゲートに対応する複数の画素のそれぞれに対して異なるカラーフィルターを設けることで、カラーイメージセンサを構成することも可能である。
【００９０】
さらに、上記実施の形態では、ＣＣＤ部を駆動するために二相駆動のクロックパルスを用いたが、三相駆動、あるいは四相駆動の場合であっても、本発明は有効である。
【図面の簡単な説明】
【００９１】
【図１】実施の形態１にかかるＣＣＤの平面レイアウトを示す図である。
【図２】実施の形態１にかかるＣＣＤの低解像度モード動作のタイミングチャートを示す図である。
【図３】実施の形態１にかかるＣＣＤのＣＣＤ部の第１の方向に沿った断面図と低解像度モードの電荷転送のポテンシャルとを示す図である。
【図４】実施の形態１にかかるＣＣＤの高解像度モード動作のタイミングチャートを示す図である。
【図５】実施の形態１にかかるＣＣＤのＣＣＤ部の第１の方向に沿った断面図と高解像度モードの電荷転送のポテンシャルとを示す図である。
【図６】実施の形態２にかかるＣＣＤの平面レイアウトを示す図である。
【図７】実施の形態２にかかるＣＣＤの低解像度モード動作のタイミングチャートを示す図である。
【図８】実施の形態３にかかるＣＣＤの平面レイアウトを示す図である。
【図９】実施の形態４にかかるＣＣＤの平面レイアウトを示す図である。
【図１０】実施の形態５にかかるＣＣＤの平面レイアウトを示す図である。
【図１１】実施の形態５にかかるＣＣＤの第１の方向と直交する方向に沿った断面構造を示す図である。
【図１２】実施の形態５にかかるＣＣＤの低解像度モード動作のタイミングチャートを示す図である。
【図１３】実施の形態５にかかるＣＣＤの高解像度モード動作のタイミングチャートを示す図である。
【図１４】実施の形態６にかかるＣＣＤの平面レイアウトを示す図である。
【図１５】実施の形態６にかかるＣＣＤの第１の方向と直交する方向に沿った断面構造を示す図である。
【図１６】従来例１のＣＣＤの平面レイアウトを示す図である。
【図１７】従来例２のＣＣＤの平面レイアウトを示す図である。
【図１８】従来例３のＣＣＤの平面レイアウトを示す図である。
【図１９】従来例４のＣＣＤの平面レイアウトを示す図である。
【図２０】従来例５のＣＣＤの平面レイアウトを示す図である。
【符号の説明】
【００９２】
１、１Ａ、１Ｂ        フォトダイオード列
２Ｔ    読み出しゲート
２Ａ、２Ｂ、２Ｃ    メモリ制御ゲート
３、３Ａ、３Ｂ、３Ｃ    メモリゲート
４    ＣＣＤ部
５    制御回路
６    出力アンプ
７Ａ、７Ｂ、７Ｃ    フォトダイオード
８、８Ａ、８Ｂ        主転送素子
８−２、９−２        ＣＣＤバリアゲート
８−１、９−１        ＣＣＤ蓄積ゲート
９    副転送素子
１０    型半導体基盤
１１    型拡散層
１２    リセットドレイン
１２    型拡散層
１３    酸化膜層
１４Ａ、１４Ｂ        リセットゲート
１５、１７    リセットドレイン
１６    シャッターゲート
４０    ＣＣＤ部
【図１】
2007027456.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007027456.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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