(57)【要約】【課題】  シリサイド電極を形成する。【解決手段】  第１及び第２の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、第１及び第２の領域に、単一膜若しくは積層状の複数膜からなる第１の絶縁膜と、前記第１の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、第１及び第２の領域の前記ダミー絶縁膜を除去する工程と、第１及び第２の領域の全面に第３の絶縁膜を形成する工程と、第１の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第３の絶縁膜を除去し、前記第１の絶縁膜上に第３の絶縁膜を残存させる工程と、前記第３の絶縁膜をマスクとして、前記第１の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、を有することを特徴としている。【選択図】  図１
2007012816.tif 000002
【特許請求の範囲】
【請求項１】
シリサイドを有する電極からなるＭＯＳＦＥＴを形成する第１の領域と、シリサイドを有さない電極からなるＭＯＳＦＥＴを形成する第２の領域とを有する半導体集積回路の製造方法であって、
第１及び第２の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
第１及び第２の領域に、単一膜若しくは積層状の複数膜からなる第１の絶縁膜と、前記第１の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、
第１及び第２の領域の前記ダミー絶縁膜を除去する工程と、
第１及び第２の領域の全面に第３の絶縁膜を形成する工程と、
第１の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第３の絶縁膜を除去し、前記第１の絶縁膜上に第３の絶縁膜を残存させる工程と、
前記第３の絶縁膜をマスクとして、前記第１の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
シリサイド電極を有するＭＯＳＦＥＴを形成する第１の領域と、シリサイド電極を有さないＭＯＳＦＥＴを形成する第２の領域とを有する半導体集積回路の製造方法であって、
第１及び第２の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
第１及び第２の領域の半導体基板及びゲート電極上に第１の絶縁膜、第２の絶縁膜及びダミー絶縁膜をこの順に形成する工程と、
前記第１及び第２の領域の第１の絶縁膜、第２の絶縁膜及びダミー絶縁膜をＲＩＥによりエッチバックし、前記ゲート電極に対して自己整合的に、第１の絶縁膜、第２の絶縁膜及びダミー絶縁膜からなる積層状の側壁を形成する工程と、
第１及び第２の領域の前記ダミー絶縁膜を除去する工程と、
第１及び第２の領域の全面に第３の絶縁膜を形成する工程と、
第１の領域の前記第３の絶縁膜を除去し、第１の領域の前記半導体基板及び前記ゲート電極を露出させる工程と、
前記第３の絶縁膜をマスクとして、前記第１の領域の露出した前記半導体基板及び前記ゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
シリサイド電極を有するＭＯＳＦＥＴを形成する第１の領域と、シリサイド電極を有さないＭＯＳＦＥＴを形成する第２の領域とを有する半導体集積回路の製造方法であって、
第１の領域及び第２の領域の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第１及び第２の領域に、前記ゲート電極に対して自己整合的に第１の絶縁膜とダミー絶縁膜からなる積層状の側壁を前記半導体基板上に形成する工程と、
前記第１及び第２の領域の前記ダミー絶縁膜を除去する工程と、
第１及び第２の領域の全面に第２の絶縁膜を形成する工程と、
前記第１の領域の前記第２の絶縁膜を除去し、第１の領域の前記半導体基板及び前記ゲート電極を露出させる工程と、
前記第２の絶縁膜をマスクとして、前記第１の領域の露出した前記半導体基板及び前記ゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記ダミー絶縁膜は、前記第１の絶縁膜に対して選択的にエッチング可能であることを特徴とする請求項１又は３のいずれかに記載の半導体集積回路装置の製造方法。
【請求項５】
前記ダミー絶縁膜は、前記第２の絶縁膜に対して選択的にエッチング可能であることを特徴とする請求項２に記載の半導体集積回路装置の製造方法。
【請求項６】
シリサイド電極を有するＭＯＳＦＥＴを形成される第１の領域と、シリサイド電極を有さないＭＯＳＦＥＴを形成される第２の領域とを有する半導体集積回路であって、
前記第１の領域のＭＯＳＦＥＴは、
半導体基板上にゲート絶縁膜を介して形成され、シリサイドを有するゲート電極と、
前記ゲート電極に対して自己整合的に形成された単一膜若しくは積層状の複数膜からなる第１の絶縁膜及び第２の絶縁膜からなるゲート側壁と、
シリサイドを有するソース電極及びドレイン電極と、
を有し、
前記第２の領域のＭＯＳＦＥＴは、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に対して自己整合的に形成された単一膜若しくは積層状の複数膜からなる第１の絶縁膜及び第２の絶縁膜からなるゲート側壁と、
ソース電極及びドレイン電極と、
を有し、
第１の領域及び第２の領域のＭＯＳＦＥＴにおいて、前記ゲート電極と前記第２の絶縁膜との間に凹部を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、金属シリサイドを有するＭＯＳＦＥＴの形成は、次のようにして行なわれていた。
【０００３】
まず、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、第１絶縁膜となる
第１シリコン酸化膜をＬＰＣＶＤ技術を用いて堆積させた後、シリコン酸化膜上に第２絶縁膜となるシリコン窒化膜をＬＰＣＶＤ技術を用いて堆積、そしてシリコン窒化膜上に第３絶縁膜となる第２シリコン酸化膜をＬＰＣＶＤ技術を用いて堆積させる。
【０００４】
その後、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜をＲＩＥ技術で全面エッチバックし、ゲート電極側面への側壁形成を行なう。
【０００５】
次にシリサイド形成のマスク材となる第３シリコン酸化膜をＬＰＣＶＤ技術を用いて全面に堆積させた後、リソグラフィー技術を用いてレジストパターンを形成しレジストをマスクに第３シリコン酸化膜をＲＩＥ技術でエッチングすることで、半導体基板上の一部に第３シリコン酸化膜が残るように形成する。
【０００６】
最後にメタル材料となるＣｏをＰＶＤ技術を用いて全面に堆積させた後、アニーリングを行なうことによってシリサイドを形成していた。
【０００７】
このように、シリサイド電極を有するＭＯＳＦＥＴと、シリサイド電極を有さないＭＯＳＦＥＴが設けられる半導体集積回路装置においては、ゲート電極間スペースが約２００ｎｍである時にゲート側壁の膜厚（第２シリコン酸化膜／シリコン窒化膜／第１シリコン酸化膜）を約７８ｎｍとなるように形成した場合、シリサイド形成のマスク材である第３シリコン酸化膜によってゲート電極間スペースが埋め込まれることにより、半導体基板上の一部に第３シリコン酸化膜が残るようにＲＩＥ技術を用いてエッチングを行った際に、ゲート電極間スペースの第３シリコン酸化膜を完全除去することができず、シリサイド形成が阻害され、電極の高抵抗化を生じさせていた。
【０００８】
つまり、ＭＯＳＦＥＴの微細化につれ、ゲート電極間のスペースの開口面積が狭くなり、スペースに堆積したマスク材をＲＩＥで除去しきれなくなり、シリサイド形成を予定している半導体基板を露出させることができなくなっていた。そのため、ゲート電極間の半導体基板にシリサイドを形成することが困難であった。
【特許文献１】特開2004-172178号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート電極間のピッチが小さい半導体集積回路装置においても、シリサイド電極を形成することを可能にする半導体集積回路装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体集積回路装置の製造方法は、シリサイドを有する電極からなるＭＯＳＦＥＴを形成する第１の領域と、シリサイドを有さない電極からなるＭＯＳＦＥＴを形成する第２の領域とを有する半導体集積回路の製造方法であって、第１及び第２の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、第１及び第２の領域に、単一膜若しくは積層状の複数膜からなる第１の絶縁膜と、前記第１の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、第１及び第２の領域の前記ダミー絶縁膜を除去する工程と、第１及び第２の領域の全面に第３の絶縁膜を形成する工程と、第１の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第３の絶縁膜を除去し、前記第１の絶縁膜上に第３の絶縁膜を残存させる工程と、前記第３の絶縁膜をマスクとして、前記第１の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、を有することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ゲート電極間のピッチが小さい半導体集積回路装置においても、シリサイド電極を形成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１３】
本発明の第１の実施例に係る半導体集積回路装置を図１乃至図３を用いて説明する。実施例１では、ゲート側壁が３層からなる絶縁膜により構成されているＭＯＳＦＥＴを有する半導体集積回路装置とその製造方法について説明する。
【００１４】
はじめに、本実施例に係る半導体集積回路装置の構造を、図１を参照して説明する。図１は、実施例１に係る半導体集積回路装置の断面図である。
【００１５】
シリサイド電極を有するＭＯＳＦＥＴが形成される領域を第１の領域１００、シリサイド電極を有さないＭＯＳＦＥＴが形成される領域を第２の領域２００とする。なお、半導体基板１内には、ソース領域／ドレイン領域の不純物領域、素子分離領域等が形成されるが、説明を明瞭にするため省略する。
【００１６】
図１に示すように、第１の領域１００には、シリサイド電極を有するＭＯＳＦＥＴ５０が形成され、第２の領域２００には、シリサイド電極を有さないＭＯＳＦＥＴ６０が形成されている。
【００１７】
第１の領域１００内のＭＯＳＦＥＴ５０は、半導体基板１上にゲート絶縁膜２を介してゲート電極３が設けられている。ゲート電極３の上面側には、シリサイド１２が形成されている。
【００１８】
そして、半導体基板１のうち、隣接するＭＯＳＦＥＴ５０間の半導体基板１において、半導体基板１が露出している部分には、シリサイド１３が形成されている。シリサイド１２及びシリサイド１３は、Ｃｏシリサイドの他、Ｎｉシリサイドなどでも良い。
【００１９】
ゲート電極３の側部の半導体基板１上には、第１の絶縁膜であるＴＥＯＳ膜４、第２の絶縁膜であるＳｉＮ膜５、第３の絶縁膜であるＴＥＯＳ膜１０の３層の絶縁膜からなるゲート側壁１４がゲート電極３に対して自己整合的に形成されている。
【００２０】
第１の絶縁膜であるＴＥＯＳ膜４は、ゲート電極３の保護膜であり、第２の絶縁膜であるＳｉＮ膜５は、ゲート電極３の上面側と半導体基板１の露出部以外にシリサイドが形成されないようにするための絶縁膜であり、第３の絶縁膜であるＴＥＯＳ膜１０は、第２の絶縁膜に比べて誘電率が低い膜を用い、ゲート電極３とソース電極間及びゲート電極３とドレイン電極間の寄生容量を低減するために形成されている。また、半導体基板１内に形成されるソース・ドレインのエクステンション領域等が拡散しにくくするために、ＳｉＮ膜５の成膜温度(約７００℃)に比べて成膜温度が低温であるＴＥＯＳ膜１０(成膜温度約６５０℃)が形成されている。
【００２１】
また、ゲート電極３とＳｉＮ膜５との間のＴＥＯＳ膜４には、凹部８が形成されている。半導体基板１とＳｉＮ膜５との間のＴＥＯＳ膜４には、凹部９が形成されている。凹部９には、ＴＥＯＳ膜１０が形成されている。凹部９が形成されることにより、露出した半導体基板１上方の開口部分の間口を拡大しているので、ＭＯＳＦＥＴ５０を製造する工程においてシリサイド１３を形成しやすくなる。
【００２２】
このようにゲート電極、ソース電極及びドレイン電極が金属シリサイドであるＭＯＳＦＥＴ５０は構成されている。
【００２３】
一方、第２の領域２００内のＭＯＳＦＥＴ６０は、次のように構成されている。
【００２４】
半導体基板１上にゲート絶縁膜２を介してゲート電極３が設けられている。ゲート電極３の側部の半導体基板１上には、第１の絶縁膜であるＴＥＯＳ膜４、第２の絶縁膜であるＳｉＮ膜５、第３の絶縁膜であるＴＥＯＳ膜１０の３層の絶縁膜からなるゲート側壁１６がゲート電極３に対して自己整合的に形成されている。
【００２５】
また、半導体基板１のうち、隣接するＭＯＳＦＥＴ５０間の半導体基板１において、半導体基板１が露出している部分には、ソース電極／ドレイン電極１５が形成される。
【００２６】
また、ゲート電極３とＳｉＮ膜５との間のＴＥＯＳ膜４には、凹部８が形成されている。半導体基板１とＳｉＮ膜５との間のＴＥＯＳ膜４には、凹部９が形成されている。凹部９には、ＴＥＯＳ膜１０が形成されている。
【００２７】
このようにゲート電極、ソース電極／ドレイン電極１５が金属シリサイドでないＭＯＳＦＥＴ６０は構成されている。
【００２８】
本実施例に係る半導体集積回路装置のように、ＭＯＳＦＥＴ５０は、ゲート、ソース、ドレイン電極が金属シリサイドを有しているので、同じ大きさのＭＯＳＦＥＴ６０に比べて抵抗が低く、高速動作をさせることが可能である。
【００２９】
次に、図２及び図３を参照して、第１の領域１００にシリサイド電極を有するＭＯＳＦＥＴ５０を形成し、第２の領域２００にシリサイド電極を有さないＭＯＳＦＥＴ６０を形成する方法を説明する。図２は、本発明の実施例１に係る半導体集積回路装置の工程断面図１であり、図３は、本発明の実施例１に係る半導体集積回路装置の工程断面図２である。
【００３０】
図２（a）に示すように、半導体基板１上にゲート絶縁膜２、ゲート電極３を形成する。半導体基板１からゲート電極３の上面までの高さは、１７５nmである。続いて、第１絶縁膜となるＴＥＯＳ膜４をＬＰＣＶＤ技術により２０nm堆積させ、ＴＥＯＳ膜４上に第２絶縁膜となるＳｉＮ膜５をＬＰＣＶＤ技術により２０nm堆積させ、そしてＳｉＮ膜５上にダミー絶縁膜となるＢＳＧ膜６をＬＰＣＶＤ技術により４７nm堆積させる。なお、隣接するゲート電極３間のピッチは、２００nmである。
【００３１】
次に、図２(b)に示すように、ＴＥＯＳ膜４、ＳｉＮ膜５及びＢＳＧ膜６をＲＩＥで全面エッチバック行い、ゲート電極３の側面に、ＴＥＯＳ膜４、ＳｉＮ膜５及びＢＳＧ膜６の３層の絶縁膜からなる側壁７を形成する。このエッチバックを行なう工程で、半導体基板１もエッチングによって部分的に除去され、半導体基板１とゲート電極３との界面から、２nm程度エッチングにより除去され、半導体基板１の基板露出部１１が露出する。側壁７の幅は、７８nmであり、隣接する側壁７間に露出した半導体基板１の基板露出部１１の幅は４４nmである。
【００３２】
次に、図２（ｃ）に示すように、ＳｉＮ膜５に対してＢＳＧ膜６を選択的にエッチング可能であるＨＦを含んだ薬液を用いてを全面をウエットエッチングし、ＢＳＧ膜６を除去する。隣接するＳｉＮ膜５間の間隔は、１２０nmとなる。このとき、ＴＥＯＳ膜４もＢＳＧ膜６と同様にＳｉＯ２を含むので、ＴＥＯＳ膜４も部分的に除去される。なお、等方性エッチングであるウエットエッチングを用いてＢＳＧ膜６を除去するので、ゲート電極３とＳｉＮ膜５との間、半導体基板１とＳｉＮ膜５との間にあるＴＥＯＳ膜４もエッチングにより除去され、ゲート電極３とＳｉＮ膜５との間に凹部８が、半導体基板１とＳｉＮ膜５との間には凹部９が形成される。
【００３３】
このように、図２（a）から図２（ｃ）までの工程を経ることにより、ゲート電極３の側部に断面Ｌ字のＴＥＯＳ膜４及びＳｉＮ膜５を形成することが可能となる。
【００３４】
本実施例１では、、ダミー絶縁膜であるＢＳＧ膜６を用いて、ＭＯＳＦＥＴ５０及びＭＯＳＦＥＴ６０のゲート側壁の一部となる第１の絶縁膜（ＴＥＯＳ膜４）及び第２の絶縁膜（ＳｉＮ膜５）を所望の形状に加工した上で、ダミー絶縁膜（ＢＳＧ膜６）を除去し、基板露出部１１の上方の開口部３０の間口を広くしている。開口部３０の間口の幅は、第２の絶縁膜（ＳｉＮ膜５）間の距離となるので、従来の方法に比べて開口部３０の幅は広い。
【００３５】
次に、図２（ｄ）に示すように、全面に第３の絶縁膜であるＴＥＯＳ膜１０をＬＰＣＶＤ技術により全面に４０nm堆積する。ゲート電極３の上には、４０nm程度堆積されるが、隣接するゲート電極３間の半導体基板１の基板露出部１１上には、３０nm程度のＴＥＯＳ膜１０が形成される。このとき、ＴＥＯＳ膜１０堆積後の開口部３０の幅も広い。
【００３６】
次に、図３（a）に示すように、第２の領域２００のＴＥＯＳ膜１０上に、リソグラフィー技術を用いて、レジスト（図示しない）を形成した後、このレジストをマスクとして第１の領域１００上のＴＥＯＳ膜１０をＲＩＥでエッチングする。第１の領域１００のＳｉＮ膜５上には、第３の絶縁膜であるＴＥＯＳ膜１０が残存し、半導体基板１が露出するようにエッチングする。このとき、図３（a）に示した図では、凹部９付近にもＴＥＯＳ膜１０が残存しているが、この部分のＴＥＯＳ膜１０は、残存していてもいなくてもよい。エッチング後に、第２の領域２００のレジストパターンを除去する。
【００３７】
上述したように、半導体基板１内のシリサイド形成を予定している領域の上方の開口部３０の間口が従来に比べて広いので、シリサイド形成を予定する領域が狭くとも、半導体基板１上に堆積したＴＥＯＳ膜１０を除去し、半導体基板１を露出させることができる。
【００３８】
次に、図３（ｂ）に示すように、第２の領域２００のＴＥＯＳ膜１０をマスクとして、ＰＶＤ法により、第１の領域１００のゲート電極３上及び露出している半導体基板１上に、Ｃｏを堆積させ、４６８℃のアニーリングをすることにより、ゲート電極３上にシリサイド１２、半導体基板１上にシリサイド１３を形成する。第２の絶縁膜であるＳｉＮ膜５が形成されているので、シリサイド１２及びシリサイド１３以外には、シリサイドが形成されない。
【００３９】
この後、図３（ｃ）に示すように、第１の領域１００の全面にレジスト（図示しない）を形成した後、第２の領域２００のＴＥＯＳ膜１００をＲＩＥでエッチバックし、ＳｉＮ膜５の上に、ＴＥＯＳ膜８を残存させ、第２の領域２００のゲート電極３のゲート側壁１６を形成する。ゲート側壁１６も、ＴＥＯＳ膜１０／ＳｉＮ膜５／ＴＥＯＳ膜４の３層の絶縁膜から構成されている。
【００４０】
このようにして、第１の領域１００には、シリサイド電極を有するＭＯＳＦＥＴ５０を形成し、第２の領域２００には、シリサイド電極を有するＭＯＳＦＥＴ６０を形成することができる。
【００４１】
本実施例１のように、半導体基板上にシリサイドを形成している領域の上方の開口部の開口面積（間口）を大きくした後、第３の絶縁膜を堆積しているので、シリサイドを形成しようとしている領域の半導体基板を露出させやすくなる。そのため、半導体基板内にシリサイドを形成することができる。
【００４２】
なお、本実施例では、ダミー絶縁膜として、ＢＳＧ膜６を用いたが、第１絶縁膜及び第２の絶縁膜に対して選択的にエッチング可能な材質であれば良い。
【実施例２】
【００４３】
本発明の実施例２を図面を参照して説明する。実施例１では、ＴＥＯＳ膜１０／ＳｉＮ膜５／ＴＥＯＳ膜４というような３層構造のゲート側壁１４及び１６を有する半導体集積回路装置の製造方法について説明したが、本実施例２では、２層構造のゲート側壁を有する半導体集積回路装置とその製造方法について図４乃至図６を参照して説明する。実施例１と同一部分には、同一符号を付し、その説明を省略する。
【００４４】
まず、本実施例２に係る半導体集積回路装置の構造を、図４を参照して説明する。図４は、実施例２に係る半導体集積回路装置の断面図である。
【００４５】
図４に示すように、第１の領域１００には、シリサイド電極を有するＭＯＳＦＥＴ５５が形成され、第２の領域２００には、シリサイド電極を有さないＭＯＳＦＥＴ６５が形成されている。
【００４６】
第１の領域１００内のＭＯＳＦＥＴ５５は、半導体基板１上にゲート絶縁膜２を介してゲート電極３が設けられている。ゲート電極３の上面側には、シリサイド１２が形成されている。
【００４７】
そして、半導体基板１のうち、隣接するＭＯＳＦＥＴ５５間の半導体基板１において、半導体基板１が露出している部分には、シリサイド１３が形成されている。シリサイド１２及びシリサイド１３は、Ｃｏシリサイドの他、Ｎｉシリサイドなどでも良い。
【００４８】
ゲート電極３の側部の半導体基板１上には、第１の絶縁膜であるＴＥＯＳ膜２０、第２の絶縁膜であるＳｉＮ膜２２の２層の絶縁膜からなるゲート側壁２６がゲート電極３に対して自己整合的に形成されている。
【００４９】
第１の絶縁膜であるＴＥＯＳ膜２０は、ゲート電極３の保護膜であり、第２の絶縁膜であるＳｉＮ膜２２は、ゲート電極３の上面側と半導体基板１の露出部以外にシリサイドが形成されないようにするための絶縁膜である。
【００５０】
このようにゲート電極、ソース電極及びドレイン電極が金属シリサイドであるＭＯＳＦＥＴ５５は構成されている。
【００５１】
一方、第２の領域２００内のＭＯＳＦＥＴ６５は、半導体基板１上にゲート絶縁膜２を介してゲート電極３が設けられている。
【００５２】
ゲート電極３の側部の半導体基板１上には、第１の絶縁膜であるＴＥＯＳ膜２０、第２の絶縁膜であるＳｉＮ膜２２の２層の絶縁膜からなるゲート側壁２８がゲート電極３に対して自己整合的に形成されている。
【００５３】
また、半導体基板１のうち、隣接するＭＯＳＦＥＴ５５間の半導体基板１において、半導体基板１が露出している部分には、ソース電極／ドレイン電極１５が形成される。
【００５４】
このようにゲート電極、ソース電極／ドレイン電極１５が金属シリサイドでないＭＯＳＦＥＴ６５は構成されている。
【００５５】
本実施例に係る半導体集積回路装置のように、ＭＯＳＦＥＴ５５は、ゲート、ソース、ドレイン電極が金属シリサイドを有しているので、同じ大きさのＭＯＳＦＥＴ６５に比べて抵抗が低く、高速動作をさせることが可能である。
【００５６】
次に、図５及び図６を参照して、第１の領域１００にシリサイド電極を有するＭＯＳＦＥＴ５５を形成し、第２の領域２００にシリサイド電極を有さないＭＯＳＦＥＴ６５を形成する方法を説明する。図５は、本発明の実施例２に係る半導体集積回路装置の工程断面図１であり、図６は、本発明の実施例２に係る半導体集積回路装置の工程断面図２である。
【００５７】
図５（a）に示すように、半導体基板１上にゲート絶縁膜２、ゲート電極３を形成する。半導体基板１からゲート電極３の上面までの高さは、１７５nmである。続いて、第１絶縁膜となるＴＥＯＳ膜２０をＬＰＣＶＤ技術により４０nm堆積させ、そしてＴＥＯＳ膜２０上にダミー絶縁膜となるＳｉＮ膜２１をＬＰＣＶＤ技術により４７nm堆積させる。なお、隣接するゲート電極３間のピッチは、２００nmである。
【００５８】
次に、図５(b)に示すように、ＴＥＯＳ膜２０及びＳｉＮ膜２１をＲＩＥで全面エッチバック行い、ゲート電極３の側面に、ＴＥＯＳ膜２０及びＳｉＮ膜２１の２層の絶縁膜からなる側壁２３を形成する。このエッチバックを行なう工程で、半導体基板１もエッチングによって部分的に除去され、半導体基板１とゲート電極３との界面から、２nm程度エッチングにより除去され、半導体基板１の基板露出部２４が露出する。側壁２３の幅は、７８nmであり、隣接する側壁２３間に露出した半導体基板１の基板露出部２４の幅は４４nmである。
【００５９】
次に、図５（ｃ）に示すように、ＴＥＯＳ膜２０に対してＳｉＮ膜２１を選択的にエッチング可能であるホット燐酸(Ｈ２ＰＯ４)を含んだ薬液を用いて、全面にウエットエッチングし、ＳｉＮ膜２１を除去する。隣接するＴＥＯＳ膜２０間の間隔は、１２０nmである。
【００６０】
このように、図５（a）から図５（ｃ）までの工程を経ることにより、ゲート電極３の側部に断面Ｌ字のＴＥＯＳ膜２０を形成することが可能となる。
【００６１】
本実施例２では、、ダミー絶縁膜であるＳｉＮ膜２１を用いて、ＭＯＳＦＥＴ５５及びＭＯＳＦＥＴ６５のゲート側壁の一部となる第１の絶縁膜（ＴＥＯＳ膜２０）を所望の形状に加工した上で、ダミー絶縁膜（ＳｉＮ膜２１）を除去し、基板露出部２４の上方の開口部４０の間口を広くしている。開口部４０の間口の幅は、第１の絶縁膜（ＴＥＯＳ膜５）間の距離となるので、従来の方法に比べて開口部４０の幅は広い。
【００６２】
次に、図５（ｄ）に示すように、全面に第２の絶縁膜であるＳｉＮ膜２２をＬＰＣＶＤ技術により全面に４０nm堆積する。ゲート電極３の上には、４０nm程度堆積されるが、隣接するゲート電極３間の基板露出部２４上には、３０nm程度のＳｉＮ膜２２が形成される。このとき、ＳｉＮ膜２２堆積後の開口部４０の幅も広い。
【００６３】
次に、図６（a）に示すように、第２の領域２００のＳｉＮ膜２２上に、リソグラフィー技術を用いて、レジストパターン（図示しない）を形成した後、レジストをマスクとして第１の領域１００上のＳｉＮ膜２２をＲＩＥでエッチングする。第１の領域１００のＴＥＯＳ膜２０上には、第２の絶縁膜であるＳｉＮ膜２２が残存し、半導体基板１が露出するようにエッチングする。このとき、基板露出部と、ＴＥＯＳ膜２０との間にできる段差付近に、ＳｉＮ膜２２が残存しているが、この段差部分にはＳｉＮ膜２２が残存していてもいなくともよい。エッチング後に、第２の領域２００のレジストパターンを除去する。
【００６４】
上述したように、半導体基板１内のシリサイド形成を予定している領域の上方の開口部４０の間口が従来に比べて広いので、シリサイド形成を予定する領域が狭くとも、半導体基板１上に堆積したＳｉＮ膜２２を除去し、半導体基板１を露出させることができる。
【００６５】
次に、図６（ｂ）に示すように、第２の領域２００のＳｉＮ膜２２をマスクとして、ＰＶＤ法により、第１の領域１００のゲート電極３上及び露出している半導体基板１上に、Ｃｏを堆積させ、４６８℃のアニーリングをすることにより、ゲート電極３上にシリサイド３１、半導体基板１上にシリサイド３２を形成する。第２の絶縁膜であるＳｉＮ膜２２が形成されているので、シリサイド３１、シリサイド３２以外にはシリサイドは形成されない。
【００６６】
この後、図６（ｃ）に示すように、第１の領域１００の全面にレジスト（図示しない）を形成した後、第２の領域２００のＳｉＮ膜２２をＲＩＥでエッチバックし、ＴＥＯＳ膜２０の上に、ＳｉＮ膜２２を残存させ、第２の領域２００のゲート電極３のゲート側壁２８を形成する。ゲート側壁２８も、ＳｉＮ膜２２／ＴＥＯＳ膜２０の３層の絶縁膜から構成されている。
【００６７】
このようにして、第１の領域１００には、シリサイド電極を有するＭＯＳＦＥＴ５５を形成し、第２の領域２００には、シリサイド電極を有さないＭＯＳＦＥＴ６５を形成することができる。
【００６８】
本実施例１のように、半導体基板上にシリサイドを形成している領域の上方の開口部の開口面積（間口）を大きくした後、第２の絶縁膜を堆積しているので、シリサイドを形成しようとしている領域の半導体基板を露出させやすくなる。そのため、半導体基板内にシリサイドを形成することができる。
【００６９】
なお、上記の実施例２においては、ダミー絶縁膜と、第２の絶縁膜とを同じＳｉＮ（窒化珪素）を用いて形成したが、ダミー絶縁膜は、第１の絶縁膜に対して選択的にエッチングできる材質であれば良い。
【００７０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。
【００７１】
例えば、実施例１においては、３層からなるゲート側壁のＭＯＳＦＥＴ５０、ＭＯＳＦＥＴ６０を有する半導体集積回路装置及びその製造方法を示し、実施例２においては、２層からなるゲート側壁のＭＯＳＦＥＴ５５、ＭＯＳＦＥＴ６５を有する半導体集積回路装置及びその製造方法を示したが、４層、５層等の多層の絶縁膜からなるゲート側壁を持つＭＯＳＦＥＴを有する半導体集積回路装置及びその製造方法にも本発明が適用可能であることはいうまでもない。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施例１に係る半導体集積回路装置の断面図。
【図２】本発明の実施例１に係る半導体集積回路装置の工程断面図１。
【図３】本発明の実施例１に係る半導体集積回路装置の工程断面図２。
【図４】本発明の実施例２に係る半導体集積回路装置の断面図。
【図５】本発明の実施例２に係る半導体集積回路装置の工程断面図１。
【図６】本発明の実施例２に係る半導体集積回路装置の工程断面図２。
【符号の説明】
【００７３】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  ＴＥＯＳ膜（第１の絶縁膜）
５  ＳｉＮ膜（第２の絶縁膜）
６  ＢＳＧ膜（ダミーの絶縁膜）
７、２３  側壁
８、９  凹部
１０  ＴＥＯＳ膜（第３の絶縁膜）
１１、２４  基板露出部
１２、１３  シリサイド
１４、１６、２６、２８  ゲート側壁
１５  ソース電極/ドレイン電極
２０  ＴＥＯＳ膜（第１の絶縁膜）
２１  ＳｉＮ膜（ダミーの絶縁膜）
２２  ＳｉＮ膜（第２の絶縁膜）
３０  開口部
３１、３２  シリサイド
５０、５５  ＭＯＳＦＥＴ（シリサイド電極を有する）
６０、６５  ＭＯＳＦＥＴ（シリサイド電極を有さない）
１００  第１の領域
２００  第２の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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