(57)【要約】【課題】半導体集積回路における入出力端子、電源端子および接地端子の各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する、低寄生容量でサージ耐圧の高い静電放電保護回路を提供すること。【解決手段】ＰＮＰバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子１２と電源端子１３に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタが接地端子１４に接続する第一のサイリスタ１０と、ＰＮＰバイポーラトランジスタ部分のエミッタが電源端子１３に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子１２と接地端子１４に接続する第二のサイリスタ１１と、電源端子１３と接地端子１４との間に接続された電源線間保護回路１５とを具備する静電放電保護回路を構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入出力端子、電源端子および接地端子を持つ半導体集積回路の前記各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する静電放電保護回路において、
ＰＮＰバイポーラトランジスタ部分のエミッタであるアノードが前記入出力端子に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタであるカソードが前記接地端子に接続し、前記ＰＮＰバイポーラトランジスタ部分のベースが前記電源端子に接続する第一のサイリスタと、
ＰＮＰバイポーラトランジスタ部分のエミッタであるアノードが前記電源端子に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタであるカソードが前記入出力端子に接続し、該ＮＰＮバイポーラトランジスタ部分のベースが前記接地端子に接続する第二のサイリスタと、
前記電源端子と前記接地端子との間に接続された電源線間保護回路とを具備することを特徴とする静電放電保護回路。
【請求項２】
請求項１に記載の静電放電保護回路において、
前記第一のサイリスタのＮＰＮバイポーラトランジスタ部分のベースが前記接地端子に接続しないかあるいは抵抗を介して接続し、
前記第二のサイリスタのＰＮＰバイポーラトランジスタ部分のベースが前記電源端子に接続しないかあるいは抵抗を介して接続することを特徴とする静電放電保護回路。
【請求項３】
請求項１または２に記載の静電放電保護回路において、
前記第一のサイリスタの構成要素であるディープ−Ｎ−ウェルと、前記第二のサイリスタの構成要素であるディープ−Ｎ−ウェルとをＰ−基板で分離したことを特徴とする静電放電保護回路。
【請求項４】
請求項１乃至３のいずれかに記載の静電放電保護回路において、
前記入出力端子に接続される、前記第一のサイリスタのアノードおよび前記第二のサイリスタのカソードの拡散層領域の面積が、各々２０μｍ２以下であることを特徴とする静電放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電放電保護回路に関し、特に、半導体集積回路における入出力回路に関連する静電放電保護回路に関する。
【背景技術】
【０００２】
従来の静電放電保護回路の基本的な構成について、図４を用いて説明する。
【０００３】
ＣＭＯＳプロセスにおける静電放電保護回路としては、様々な構造や回路が提案されている。いずれの静電放電保護回路においても共通であるのは、静電ストレス（サージ）の入力がトリガ（誘起要因）となって、保護回路が低インピーダンスの導体となる点である。
【０００４】
内部回路を保護するためには、できるだけサージ入力端子電圧の上昇を抑制し、大電流を保護回路に通電することである。このような機能を具備する素子として、サイリスタ、もしくはＳＣＲ（Silicon  Controlled  Rectifier）と呼ばれるＰＮＰＮ接合素子が古くから応用されてきた。しかし、一般にＳＣＲはトリガ電圧、すなわち素子をオン状態にせしめるに必要な電圧が数十Ｖと高く、サブミクロンクラスの微細化ＩＣの保護には適さない。
【０００５】
そこで、図４に示したような保護回路が提案された（下記非特許文献１参照）。図４に示した回路は、ＬＶＴＳＣＲ（Low-Voltage  Triggering  ＳＣＲ）と呼ばれる。例えば、接地端子（図中、ＶＳＳ ＰＡＤで表示）に対して、入出力端子（図中、Ｉ／Ｏ ＰＡＤで表示）に正極性のサージが印加された場合を想定する。トリガＮＭＯＳ３は、通常０．５μｍプロセス以下の微細デバイスでは、４〜８Ｖ程度で降伏し、サージ電流はＮ−ウェル抵抗４およびトリガＮＭＯＳ３を介して接地端子（ＶＳＳ ＰＡＤ）でへ流れる。Ｎウェル抵抗４に電流が流れることで、トリガＮＭＯＳ３のドレイン電位が入出力端子（Ｉ／Ｏ ＰＡＤ）より低下し、かつ、トリガＮＭＯＳ３がオンしたことで、該ＮＭＯＳ３のボディ電位がＶＳＳ ＰＡＤより上昇する。この結果、ＳＣＲ１がオンし、主たるサージはオン抵抗の低いＳＣＲ１を流れて、入出力端子（Ｉ／Ｏ ＰＡＤ）電位の上昇を抑制する。
【０００６】
オン状態のＳＣＲは極めて低抵抗であるため、素子面積に対する静電放電耐量が極めて高く、多くの研究がなされ、ＬＶＴＳＣＲの発展型ともいえる回路構造がいくつか報告されている。
【０００７】
図５は、近年報告された代表的なＬＶＴＳＣＲの改良例である（下記非特許文献２参照）。この回路の特徴は、入出力端子（Ｉ／Ｏ ＰＡＤ）と接地端子（ＶＳＳ ＰＡＤ）との間に、ＲＣトリガネットワークと称する機構を導入し、サージ入力を検出して、トリガＮＭＯＳ３のターンオンを積極的に促進することにある。また、図４の従来例では、電源線間の保護を別途用意する必要がある上、電源線間保護回路と入出力端子とを接続するネットワークが不十分である。図５の従来例では、トリガＮＭＯＳ３が電源線間保護回路を兼ねており、例えば、電源端子を基準に、正極性のサージが印加された場合でも、ＳＣＲを構成するＰＮＰバイポーラトランジスタのＰＮ接合ダイオードを介して、容易にサージを流すことが可能である。また、図４の従来回路では、Ｐ−基板を接地端子として回路の一部に活用するが、図５の従来回路は、トリプルウェル構造を用いて、回路全体をディープ−Ｎ−ウェルに内包させるため、基板と回路が完全に分離されている。このため、ノイズの影響の多少についても、図５の回路が有利である。
【０００８】
【特許文献１】特開平２００５−１２３５３３号公報
【非特許文献１】A．Chattergee  and  T．Polgreen，"A  Low-Voltage  Triggering  SCR  for  On-Chip  ESD  Protection  at  Output  and  Input  Pads,”IEEE  Electron  Device  Lett.,  vol．12，pp．21-22，1991．
【非特許文献２】T．Nikolaidis  and  C．Papadas,“A  Novel  SCR  ESD  Protection  for  Triple  Well  CMOS  Technologies,”IEEE  Electron  Device  Lett.,  vol．22，pp．185-187，2001．
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年の１０ＧＨｚを超える入出力動作においては、信号の高速性を保つために信号入力端子（または出力端子）に付く容量をできる限り小さくする必要がある。信号入力端子（または出力端子）をサージから保護する保護回路は、寄生容量をもたらす存在としては敬遠される。
【００１０】
ＳＣＲ保護回路の利点の１つは、回路面積を小さくできるため、保護回路の寄生容量を小さく抑制できる可能性が存在する点である。しかし、ＳＣＲにおける最大の問題点は、そのトリガ電圧が極めて高く、そのままでは実用に供せない点であった。図４に示した従来回路は、ＳＣＲのトリガ電圧を実用域に低下させる技術として有用であった。しかし、構造的には、Ｎ−ウェル内のＰ＋拡散層とＮ＋拡散層の両方に入出力端子が接続されるため、大きな面積を有するＮ−ウェル容量が寄生容量として入出力端子に付加されてしまうという欠点がある。これは、高速動作を必要とする入出力では致命的な問題点といえる。
【００１１】
また、図５の従来回路では、入出力端子に負極性のサージが印加された場合の保護機構が具備されていないため、負のサージにっいては内部回路を保護できない。
【００１２】
このように、従来回路を用いた静電放電保護においては、高速動作が必要な入出力端子の保護が完全にはできず、サージの極性によっては保護できないといった問題点がある。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、本発明が解決しようとする課題は、アナログ・デジタル混載ＬＳＩ等の半導体集積回路における入出力端子、電源端子および接地端子の各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する、低寄生容量でサージ耐圧の高い静電放電保護回路を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明においては、請求項１に記載のように、
入出力端子、電源端子および接地端子を持つ半導体集積回路の前記各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する静電放電保護回路において、ＰＮＰバイポーラトランジスタ部分のエミッタであるアノードが前記入出力端子に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタであるカソードが前記接地端子に接続し、前記ＰＮＰバイポーラトランジスタ部分のベースが前記電源端子に接続する第一のサイリスタと、ＰＮＰバイポーラトランジスタ部分のエミッタであるアノードが前記電源端子に接続し、ＮＰＮバイポーラトランジスタ部分のエミッタであるカソードが前記入出力端子に接続し、該ＮＰＮバイポーラトランジスタ部分のベースが前記接地端子に接続する第二のサイリスタと、前記電源端子と前記接地端子との間に接続された電源線間保護回路とを具備することを特徴とする静電放電保護回路を構成する。
【００１５】
また、本発明においては、請求項２に記載のように、
請求項１に記載の静電放電保護回路において、前記第一のサイリスタのＮＰＮバイポーラトランジスタ部分のベースが前記接地端子に接続しないかあるいは抵抗を介して接続し、前記第二のサイリスタのＰＮＰバイポーラトランジスタ部分のベースが前記電源端子に接続しないかあるいは抵抗を介して接続することを特徴とする静電放電保護回路を構成する。
【００１６】
また、本発明においては、請求項３に記載のように、
請求項１または２に記載の静電放電保護回路において、前記第一のサイリスタの構成要素であるディープ−Ｎ−ウェルと、前記第二のサイリスタの構成要素であるディープ−Ｎ−ウェルとをＰ−基板で分離したことを特徴とする静電放電保護回路を構成する。
【００１７】
また、本発明においては、請求項４に記載のように、
請求項１乃至３のいずれかに記載の静電放電保護回路において、前記入出力端子に接続される、前記第一のサイリスタのアノードおよび前記第二のサイリスタのカソードの拡散層領域の面積が、各々２０μｍ２以下であることを特徴とする静電放電保護回路を構成する。
【発明の効果】
【００１８】
トリプルウェル構造によって構成されたサイリスタ２つを、一方は入出力端子と接地端子との間に、他方は入出力端子と電源端子との間に接続し、接地端子と電源端子との間に電源線間保護回路を設けた静電放電保護回路を構成することによって、半導体集積回路における入出力端子、電源端子および接地端子の各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する、低寄生容量でサージ耐圧の高い静電放電保護回路を提供することができ、付加される寄生容量を抑制しつつ、あらゆる極性、端子間において、サージ経路を確保することができる。
【発明を実施するための最良の形態】
【００１９】
［本発明の特徴および従来技術との差異］
本発明に係る静電放電保護回路は、アナログ・デジタル混載用ＣＭＯＳプロセス等で一般的に用いられるトリプルウェル構造を利用し、入出力端子と接地端子との間および入出力端子と電源端子との間に、それぞれ、サイリスタ（ＳＣＲ）を具備し、入出力端子と接地端子との間のＳＣＲのＮゲート（ＮＧ）を電源端子に、入出力端子と電源端子との間のＳＣＲのＰゲート（ＰＧ）を接地端子に接続し、かつ、電源端子と接地端子との間に保護回路を入れる構造にすることで、低寄生容量で、あらゆる極性、端子間においてサージ経路を確保したことが、従来にない特徴である。
【００２０】
本発明に係る静電放電保護回路によれば、接地端子または電源端子基準に入出力端子に正のサージが印加されたときは、入出力端子と接地端子間に具備した第一のサイリスタによりサージ経路を確保し、接地端子または電源端子基準に入出力端子に負のサージが印加されたときは、入出力端子と電源端子間に具備した第二のサイリスタによりサージ経路が確保される。
【００２１】
入出力電圧が接地電圧と電源電圧との間にある通常動作においては、第一のサイリスタのＰＮＰバイポーラトランジスタ部分のエミッタ−ベース間および第二のサイリスタのＮＰＮバイポーラトランジスタ部分のベース−エミッタ間の接合はともに逆バイアス状態にあり、両サイリスタともオフ状態になる。
【００２２】
また、第一のサイリスタの構成要素であるディープ−Ｎ−ウェルと第二のサイリスタの構成要素であるディープ−Ｎ−ウェルをＰ−基板で分離し、電源端子と接地端子間にサイリスタが構成されない構造になっており、ノイズによる誤動作を防いでいる。
【００２３】
本発明に係る静電放電保護回路において、入出力端子に接続される拡散層領域は、ディープ−Ｎ−ウェル内のＰ＋層（ＰＭＯＳトランジスタにおけるソース・ドレイン層に相当）とＰ−ウェル内のＮ＋層（ＮＭＯＳトランジスタにおけるソース・ドレイン層に相当）に接続されるため、入出力端子に接続される寄生容量はウェル容量と無関係となる。上記特許文献１によれば、前記入出力端子に接続される拡散層領域の面積が各々４μｍ２以下であれば、寄生容量は約２２ｆＦ以下となる。前記入出力端子に接続される拡散層領域の面積を適切に選択することで、寄生容量を入出力回路に許容される値以下に容易に抑制できる。
【００２４】
サイリスタの、入出力端子に接続するアノードおよびカソードの拡散層領域の面積を大きくすると、耐性は向上するが、寄生容量増加のため入出力端子の高速動作を阻害し、小さくすると、保護回路としての役目を果たさない。本発明を、１ＧＨｚ以上の高速動作を必要とする入出力回路の保護回路として適用する場合、上記アノードおよびカソードの拡散層領域の面積は、各々２０μｍ２以下が望ましく、最適な面積は４μｍ２乃至１６μｍ２である。
【００２５】
電源線間保護回路は、寄生容量の制約を受けないため、充分大きなサイズを選択できる。
【００２６】
以下、実施の形態例により、発明の詳細を説明する。
【００２７】
［第１の実施の形態例］
図１を用いて、本発明第１の実施の形態例を説明する。図１の（ａ）に回路図、図１の（ｂ）に、アナログ・デジタル混載用ＣＭＯＳプロセスで一般的に用いられるトリプルウェル構造の断面図を模式的に示した。
【００２８】
本実施の形態例は、図１の（ａ）に示したように、第一のサイリスタ１０（ＳＣＲ−１）と第二のサイリスタ１１（ＳＣＲ−２）とを有し、ＳＣＲ−１とＳＣＲ−２とは同一構造を有している。ＳＣＲ−１とＳＣＲ−２とは、ともに、ＰＮＰバイポーラトランジスタ部分とＮＰＮバイポーラトランジスタ部分とを有し、そのＰＮＰバイポーラトランジスタ部分のエミッタがアノードとなり、ＮＰＮバイポーラトランジスタ部分のエミッタがカソードとなっている。
【００２９】
図１の（ａ）において、ＳＣＲ−１、ＳＣＲ−２のＰＮＰバイポーラトランジスタ部分のエミッタ（アノード）を第１端子（図中、Ｔ１で示す）とし、ＰＮＰバイポーラトランジスタ部分のベース（ＮＧ）を抵抗Ｒ−Ｎウェル（Ｒ−Ｎｗｅｌｌで示す）の一端とＮＰＮバイポーラトランジスタ部分のコレクタに接続し、抵抗Ｒ−Ｎウェルの他端を第２端子（Ｔ２で示す）とし、ＮＰＮバイポーラトランジスタ部分のエミッタ（カソード）を第３端子（Ｔ３で示す）とし、ＮＰＮバイポーラトランジスタ部分のベース（ＰＧ）はＰＮＰバイポーラトランジスタ部分のコレクタと抵抗Ｒ−Ｐウェル（Ｒ−Ｐｗｅｌｌで示す）の一端に接続し、抵抗Ｒ−Ｐウェルの他端を第４端子（Ｔ４で示す）とする。
【００３０】
ＳＣＲ−１の第１端子（Ｔ１）は入出力端子１２（Ｉ／Ｏ）に接続し、第２端子（Ｔ２）は電源端子１３（ＶＤＤ）に接続し、第３端子（Ｔ３）は第４端子（Ｔ４）とともに接地端子１４（ＶＳＳ）に接続する。
【００３１】
ＳＣＲ−２の第１端子（Ｔ１）と第２端子（Ｔ２）はともに電源端子１３（ＶＤＤ）に接続し、第３端子（Ｔ３）は入出力端子１２（Ｉ／Ｏ）に接続し、第４端子（Ｔ４）は接地端子１４（ＶＳＳ）に接続する。
【００３２】
電源端子１３（ＶＤＤ）と接地端子１４（ＶＳＳ）の間には、電源線間保護回路１５として、ＭＯＳダイオードのＮ側を電源端子１３（ＶＤＤ）に接続し、Ｐ側を接地端子１４（ＶＳＳ）に接続する。
【００３３】
ここで、図１の（ｂ）に示すごとく、ＳＣＲ−２のＰＮＰバイポーラトランジスタ部分のエミッタは、（左側の）ディープ−Ｎ−ウェル（図中、Ｄｅｅｐ−Ｎ−Ｗｅｌｌで示す）内のＰ＋領域（Ｔ１で示す）で形成し、ベースはディープ−Ｎ−ウェルであり、コレクタはディープ−Ｎ−ウェル内のＰ−ウェル（Ｐ−Ｗｅｌｌで示す）である。抵抗Ｒ−Ｎウェルはディープ−Ｎ−ウェルの抵抗を利用し、抵抗Ｒ−ＰウェルはＰ−ウェルの抵抗を利用する。ＳＣＲ−１においても同様に、ＰＮＰバイポーラトランジスタ部分のエミッタは、（右側の）ディープ−Ｎ−ウェル内のＰ＋領域（Ｔ１で示す）で形成し、ベースはディープ−Ｎ−ウェルであり、コレクタはディープ−Ｎ−ウェル内のＰ−ウェルである。抵抗Ｒ−Ｎウェルはディープ−Ｎ−ウェルの抵抗を利用し、抵抗Ｒ−ＰウェルはＰ−ウェルの抵抗を利用する。
【００３４】
入出力端子１２（Ｉ／Ｏ）に接続するＳＣＲ−２の第３端子（Ｔ３）は（左側の）Ｐ−ウェル上に形成したＮ＋領域（図１の（ｂ）中、同じくＴ３で示す）であり、また、ＳＣＲ−１の第１端子（Ｔ１）は（右側の）ディープ−Ｎ−ウェル上に形成したＰ＋領域（図１の（ｂ）中、同じくＴ１で示す）である。そのＮ＋領域とＰ＋領域は、大電流を流すトランジスタ部分を形成する場合でも、ウェルの面積と比較し、極めて面積が小さいため、入出力端子１２に付く寄生容量を極めて小さくすることが可能である。
【００３５】
以下実施の形態例の動作を説明する。
【００３６】
（入出力端子に、接地端子基準で正のサージが入る場合）
ＳＣＲ−１のＰＮＰバイポーラトランジスタ部分のエミッタ−ベース間のＰＮ接合を通して入力端子１２（Ｉ／Ｏ）から電源端子１３（ＶＤＤ）へ電流が流れる。電源端子１３（ＶＤＤ）の電位が上がり、内部回路２と電源線間保護回路１５を通して電流が流れてベース電流を接地端子１４に流す。この機構によりＳＣＲ−１は、入出力端子１２（Ｉ／Ｏ）が比較的低い電圧でもオン状態となる。このことにより、ＳＣＲ−１にサージ電流が流れ、内部回路２を保護する。
【００３７】
（入出力端子に、接地端子基準で負のサージが入る場合）
ＳＣＲ−２のＮＰＮバイポーラトランジスタ部分のベース−エミッタ間のＰＮ接合を通して接地端子１４（ＶＳＳ）から入出力端子１２（Ｉ／Ｏ）へ電流が流れる。この経路がサージ電流パスとなり、内部回路２を保護する。
【００３８】
（入出力端子に、電源端子基準で正のサージが入る場合）
ＳＣＲ−１のＰＮＰバイポーラトランジスタ部分のエミッタ−ベース間のＰＮ接合を通して入出力端子１２（Ｉ／Ｏ）から電源端子１３（ＶＤＤ）へ電流が流れる。この経路がサージ電流パスとなり、内部回路２を保護する。
【００３９】
（入出力端子に、電源端子基準で負のサージが入る場合）
ＳＣＲ−２のＮＰＮバイポーラトランジスタ部分のベース−エミッタ間のＰＮ接合を通して接地端子１４（ＶＳＳ）から入出力端子１２（Ｉ／Ｏ）へ電流が流れる。電源端子１３（ＶＤＤ）に対する接地端子１４（ＶＳＳ）の電位が下がり、内部回路２と電源線間保護回路１５を通して電流が流れてベース電流を入出力端子１２（Ｉ／Ｏ）に流す。この機構によりＳＣＲ−２は、入出力端子１２（Ｉ／Ｏ）が比較的（マイナス側に）低い電圧でもオン状態となる。このことにより、ＳＣＲ−２にサージ電流が流れ、内部回路２を保護する。
【００４０】
このような構造により、本発明に係る静電放電保護回路は、電源端子または接地端子基準に対して入出力端子に印加される正負どちらのサージについても有効なサージ経路を確保することができる。本発明においては、電源端子、接地端子どちらの電源端子を基準とする正負どちらの極性のサージについても、強力に内部回路を保護することができる。
【００４１】
電源端子と接地端子間にサージが入る場合は電源線間保護回路がサージ電流パスとなり、内部回路を保護する点は従来と同様である。
【００４２】
また、入出力電圧が接地電圧と電源電圧との間にある通常動作においては、ＳＣＲ−１のＰＮＰバイポーラトランジスタ部分のエミッタ−ベース間およびＳＣＲ−２のＮＰＮバイポーラトランジスタ部分のベース−エミッタ間の接合はともに逆バイアス状態にあり、ＳＣＲ−１、ＳＣＲ−２ともオフ状態になる。
【００４３】
第一のサイリスタ１０（ＳＣＲ−１）の構成要素であるディープ−Ｎ−ウェルと、第二のサイリスタ１１（ＳＣＲ−２）の構成要素であるディープ−Ｎ−ウェルとをＰ−基板（図１の（ｂ）中、Ｐ−ｓｕｂで示す）で分離し、電源端子１３と接地端子１４間にサイリスタが構成されないようにすることで、ノイズによる誤動作を防いでいる。
【００４４】
［第２の実施の形態例］
図２は、本発明第２の実施の形態例を示す図である。
【００４５】
本実施の形態例は、基本接続が第１の実施の形態例と等しいため、差異のみ述べる。本実施の形態例は、第１の実施の形態例とは、抵抗１７（Ｒ２）を第二のサイリスタ１１（ＳＣＲ−２）のＰＮＰバイポーラトランジスタ部分のベースと電源端子１３（ＶＤＤ）との間に挿入し、抵抗１６（Ｒ１）を第一のサイリスタ１０（ＳＣＲ−１）のＮＰＮバイポーラトランジスタ部分のベースと接地端子１４（ＶＳＳ）との間に挿入したことが異なる。
【００４６】
抵抗１６（Ｒ１）は、ＳＣＲ−１のＰＮＰバイポーラトランジスタ部分がオンした後、コレクタに流れる電流が微少でも、ＮＰＮバイポーラトランジスタ部分のベース−エミッタ間電圧を大きく上昇せしめるため、ＳＣＲ−１を第１の実施の形態例に比べて低い電圧でオン状態にできる効果を付与する。また、抵抗１７（Ｒ２）は、ＳＣＲ−２のＮＰＮバイポーラトランジスタ部分がオンした後、コレクタに流れる電流が微少でも、ＰＮＰバイポーラトランジスタ部分のベース−エミッタ間電圧を大きく上昇せしめるため、ＳＣＲ−２を第１の実施の形態例に比べて低い電圧でオン状態にできる効果を付与する。
【００４７】
本実施の形態例においては、第一のサイリスタ１０のＮＰＮバイポーラトランジスタ部分のベースが接地端子１４に（Ｒ１とＲ−Ｐウェルとを直列接続してなる）抵抗を介して接続し、第二のサイリスタ１１のＰＮＰバイポーラトランジスタ部分のベースが電源端子１３に（Ｒ２とＲ−Ｎウェルとを直列接続してなる）抵抗を介して接続する構成が実現している。
【００４８】
なお、上記抵抗１６、１７の挿入を一方のみの抵抗の挿入に限ってもよい。
【００４９】
［第３の実施の形態例］
図３は、本発明第３の実施の形態例を示す図である。
【００５０】
本実施の形態例は、基本接続が第１の実施の形態例と等しいため、差異のみ述べる。本実施の形態例は、第１の実施の形態例とは、サイリスタ内のノードの電位を抵抗Ｒ−Ｐウェルや抵抗Ｒ−Ｎウェルで固定せず、フローティングにしたことが異なる。すなわち、本実施の形態例においては、第一のサイリスタ１０のＮＰＮバイポーラトランジスタ部分のベースが接地端子１４に接続せず、第二のサイリスタ１１のＰＮＰバイポーラトランジスタ部分のベースが電源端子１３に接続していない。
【００５１】
本構造では、第一のサイリスタ１０（ＳＣＲ−１）のＮＰＮバイポーラトランジスタ部分のベース電位は、ＰＮＰバイポーラトランジスタ部分がオンすることにより入出力端子１２（Ｉ／Ｏ）の電圧に引き上げられる。このことにより、第１、第２の実施の形態例より低い電圧でＳＣＲ−１がオン状態になる効果がある。また、第二のサイリスタ１１（ＳＣＲ−２）のＰＮＰバイポーラトランジスタ部分のベース電位は、ＮＰＮバイポーラトランジスタ部分がオンすることにより入出力端子１２の電圧に引き下げられる。このことにより、第１、第２の実施の形態例より低い電圧でＳＣＲ−２がオン状態になる効果がある。
【００５２】
なお、上記の非接続を一方のサイリスタのみに実現させてもよい。
【００５３】
以上、第１、第２、第３の実施の形態例によると、入出力端子に付く寄生容量を極めて小さい値に保ちながら、ＳＣＲを形成でき、かつ、電源端子、接地端子と入出力端子間における正および負の全ての組み合わせのサージ電流に対してＳＣＲを低いトリガ電圧でオンすることが可能である。これによって、高速信号を取り扱う端子を高いサージ耐圧まで保護可能な効果が生じる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る静電放電保護回路の第１の実施の形態例を示す図である。
【図２】本発明に係る静電放電保護回路の第２の実施の形態例を示す図である。
【図３】本発明の係る静電放電保護回路の第３の実施の形態例を示す図である。
【図４】サイリスタを用いた静電放電保護回路の第１の従来例を示す図である。
【図５】サイリスタを用いた静電放電保護回路の第２の従来例を示す図である。
【符号の説明】
【００５５】
１：ＳＣＲ、２：内部回路、３：トリガＮＭＯＳ、４：Ｎウェル抵抗、５：Ｐウェル抵抗、６：ＮＧ、７：ＰＧ、８：抵抗、９：容量、１０：第一のサイリスタ、１１：第二のサイリスタ、１２：入出力端子、１３：電源端子、１４：接地端子、１５：電源線間保護回路、１６、１７：抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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