(57)【要約】      （修正有）【課題】故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。【解決手段】メモリセルに対してファンクション動作を行う通常モードとファンクション動作を行わない状態でメモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替回路と、通常モードが選択された場合はファンクション動作を行うために外部から入力された制御信号を出力し、テストモードが選択された場合は電位切替制御信号を出力するモード条件制御回路と、制御信号又は電位切替制御信号に応じてメモリセルアレイ部内部の電位条件を制御する制御回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、
前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを、外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替手段と、
前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、
前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とするメモリセルアレイ部故障箇所特定装置。
【請求項２】
半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、
前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドと、
前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、
前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とするメモリセルアレイ部故障箇所特定装置。
【請求項３】
前記テストモード切替手段と並列に接続され、前記テストモード切替信号と前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドを備えることを特徴とする請求項１記載のメモリセルアレイ部故障箇所特定装置。
【請求項４】
前記テストモード切替信号により前記テストモードが選択された場合には、前記電位条件制御手段は、前記メモリセルアレイ部の偶数番目の前記ビットラインと奇数番目の前記ビットラインの間に電位差を与えることを特徴とする請求項１乃至請求項３のいずれか１項記載のメモリセルアレイ部故障箇所特定装置。
【請求項５】
前記電位条件制御手段は、前記偶数番目の前記ビットラインの電位が前記奇数番目の前記ビットラインの電位よりも高い場合の電位差と、前記奇数番目の前記ビットラインの電位が前記偶数番目の前記ビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも１回以上与えることを特徴とする請求項４記載のメモリセルアレイ部故障箇所特定装置。
【請求項６】
前記モード条件制御手段は、入力された前記ファンクション制御信号と前記テストモード切替信号と前記電位切替制御信号とを論理演算し、結果を出力する論理回路を有することを特徴とする請求項１乃至請求項５のいずれか１項記載のメモリセルアレイ部故障箇所特定装置。
【請求項７】
前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリであることを特徴とする請求項１乃至請求項６のいずれか１項記載のメモリセルアレイ部故障箇所特定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルアレイ内電位条件を制御可能とし、故障起因の異常電流を発生促進する機能を有するメモリセルアレイ部故障箇所特定装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにおいて、セルコア内不良（ビットラインリーク／ビットライン間ショート／ビットライン-セレクトゲート間ショート等）の故障箇所特定法としてＥＭＳ装置(エミッション顕微鏡)やＯＢＩＲＣＨ（Optical Beam Induced Resistance Change）装置等の解析ツールが用いられている。ＥＭＳ装置は、半導体デバイス内部の異常現象を発光現象として検出し、発光箇所を高感度ＣＣＤで検出し光学パターン像と重ね合わせることで故障箇所の特定や絞込みが可能となる。ＯＢＩＲＣＨ装置は、半導体デバイス試料表面にレーザ光を照射し、エネルギー吸収による温度上昇に伴う抵抗の変化（電流変化）を読み取ることにより故障箇所の特定や絞込みが可能となる。これらの解析ツールは、半導体デバイス内故障起因により発生する異常電流を信号として検出するものであり、この検出した信号位置や信号形態に基づいて故障部位を特定することができる。解析ツールの機能性を考慮すると、信号の検出感度向上を図る上で重視すべき点は、半導体デバイス内の故障起因により発生する異常電流発生箇所以外は、極力電流値を抑えることが望ましい。したがって、半導体デバイスの非動作状態での故障箇所特定が最適条件である。
【０００３】
図１３は従来の半導体装置における、メモリセルアレイ部周辺の構成を示すものである。ファンクション動作を行うにあたって、制御信号ａ1〜ａｎがそれぞれ制御回路８０ａ−１〜８０ａ−ｎ及び８０ｂ−１〜８０ｂ−ｎに入力される（この明細書中においては、まとめて制御回路８０と表現する）。ここで、フラッシュメモリのファンクション動作は、例えばプログラム動作／イレース動作／リード動作が基本動作である。制御回路８０は、入力された制御信号ａ1〜ａｎに応じて、インバータを介してＶＤＤもしくはＶＳＳ電圧を制御電圧ｂ１〜ｂｎとして出力する。制御電圧ｂ１〜ｂｎは、センスアンプ部１００、もしくはビットラインコントローラ３００に入力され、ファンクション動作を行うのに必要な制御電圧を各部に与える。この制御電圧により、センスアンプ部１００やビットラインコントローラ３００内に存在するトランジスタのみならず、ロウデコーダ４００やセルコア部２００内のトランジスタも制御される。ここで各部の機能を説明する。センスアンプ部１００はメモリセルからの読み出し信号データを増幅・保持し、出力回路への引き出しを行う。セルコア部２００は記憶セルが縦横に配列されている。ビットラインコントローラ３００はビットラインの電位の制御を行う。ロウデコーダ４００はセルコア部２００内における、ブロック及びワードラインの選択を行う。
【０００４】
図１４は、制御回路８０の内部構成を示すものである。制御信号は、電位条件制御回路８２に入力される。電位条件制御回路８２は、入力された制御信号に応じて、インバータ８４を制御する。インバータ８４は、制御電圧を出力する。この際、トランジスタ８５がオンし、トランジスタ８６がオフすることによりＶＤＤ電圧を出力する。また、トランジスタ８５がオフし、トランジスタ８６がオンすることにより、ＶＳＳ電圧を出力する。
【０００５】
図１５は従来のセンスアンプ部１００、セルコア部２００、ビットラインコントローラ３００、ロウデコーダ４００の内部の構成を示すものである。メモリセルアレイ部は、主にセルコア部２００のことを指し、例えばＮＡＮＤ型フラッシュメモリにおける記憶データ保持部として適用される。以下、図１５を用いて従来のメモリセルアレイ部周辺の説明を行う。センスアンプ部１００は、ビットライン２０２へのプリチャージ電位の信号線であるＶＰＲＥ、ＶＰＲＥの電位をビットライン２０２へ転送するか否かを決定する制御信号であるＢＬＰＲＥ、ビットライン２０２の電位レベルを制御する信号であるＢＬＣｌａｍｐ、ＢＬＳｅ（ビットラインセレクトｅｖｅｎ）、ＢＬＳｏ（ビットラインセレクトｏｄｄ）といった信号線を備えている。また、ＶＰＲＥの電位をビットライン２０２側へ転送するトランジスタ１０２及びトランジスタ１０４を備えている。また、ＶＰＲＥの電位をそれぞれ偶数番目のビットライン２０２及び奇数番目のビットライン２０２へ転送するトランジスタ１０６及びトランジスタ１０８も備えている。またセルコア部２００には、ビットライン２０２とセレクトゲートライン２０４及び図示しないワードラインが碁盤目のように縦横に配列されている。この交点にはメモリセルが配置され、通常は一つのトランジスタが１ビットの状態を記憶する。例えばＮＡＮＤ型フラッシュメモリの場合、１６個のメモリセルを直列に並べ、その両端でセレクトゲートを設けた構成となっている。ビットラインコントローラ３００は、ＢＩＡＳｅ（バイアスｅｖｅｎ）、ＢＩＡＳｏ（バイアスｏｄｄ）、ビットライン２０２の電位を制御する信号であるＢＬＣＲＬといった信号線を備えている。また、ＢＬＣＲＬの電位をそれぞれ偶数番目のビットライン２０２及び奇数番目のビットライン２０２へ転送するトランジスタ３０２及びトランジスタ３０４を備えている。ロウデコーダ４００は、トランジスタ４０２及びトランジスタ４０４を備えており、セレクトゲートライン２０４の電位を調整する。
【０００６】
図１６はセルコア部の内部構成を示し、補足説明を行うものである。例えばＮＡＮＤ型フラッシュメモリにおいて、１ブロック内には１６個のメモリセルを直列に並べ、その両端でセレクトゲートを設けた構成となっている。図１５には図示しなかったが、１６本のワードラインと２本のセレクトゲートラインがロウデコーダから延びている。セルコア部内で起きる不良モードとしては、（１）ビットライン間ショート、（２）ビットラインリーク、（３）セレクトゲートライン−ビットラインショートが考えられる。
【０００７】
ＮＡＮＤ型フラッシュメモリのセルコア内に故障起因が発生した場合、故障部位に異常電流を促す必要がある。異常電流発生には故障部位に電位差を与えることが必須条件であるが、非ファンクション動作状態においては、セルコア内各ノード（ビットライン／セレクトゲート／基板）が全てＶＳＳ電位に設定されているため電位差が発生しない。この電位設定状態について、図１５を参照して説明する。まず、センスアンプ部１００内のＶＰＲＥ信号、ＢＬＰＲＥ信号、ＢＬＣｌａｍｐ信号は全てＶＳＳであることからトランジスタ１０２、トランジスタ１０４はオフとなる。また、ビットライン２０２(ｅｖｅｎ／ｏｄｄ)の切り替え制御信号ＢＬＳｅ／ＢＬＳｏも共にＶＳＳであることからトランジスタ１０６、トランジスタ１０８がオフになりセンスアンプ側の電位がセルコア内ビットライン２０２(ｅｖｅｎ／ｏｄｄ)に転送されないようにセンスアンプ部１００とセルコア部２００間を切り離している。セルコア内ビットライン２０２(ｅｖｅｎ／ｏｄｄ)は、ビットライン２０２(ｅｖｅｎ／ｏｄｄ)の切り替え制御信号ＢＩＡＳｏ／ＢＩＡＳｅが共にＶＤＤとなることによりトランジスタ３０２/トランジスタ３０４がオンとなりＢＬＣＲＬ(ＶＳＳ)側からＶＳＳ電位が転送される。セレクトゲートライン２０４は、トランジスタ４０２がオンすることによりＶＳＳ電位が転送される。更に、基板の電位はＶＳＳ電位となるため各ノード間（（１）ビットライン間／（２）ビットライン−セレクトゲートライン／（３）ビットライン−基板）に電位差が発生せず異常電流を促すことができない。このため、ファンクション動作状態に設定することが必要不可欠となり、故障部位の電位条件をファンクション動作設定条件により調整しセルコア内の各ノード間に電位差を与えている。
【０００８】
半導体集積回路装置の短絡故障箇所検査法及びそれに使用する装置として、特許文献１がある。この特許文献１には、半導体集積回路装置における、配線層間の短絡故障、配線層及び半導体基板間の短絡故障、またはｐｎ接合の短絡故障のいずれについても、その短絡故障箇所を検査できることを目的とした検査法及びそれに使用する装置が記載されている。半導体集積回路装置の第１及び第２の電源端子間に直流電源を接続し、第１及び第２の電源端子に流れる電流を電流検出手段によって検出する。この状態で発熱が生ずるのに充分なエネルギを有する光ビームによって半導体集積回路装置を面走査する。光照射位置には発熱が生ずるため、その光照射位置の抵抗が増大し、短絡電流が流れている場合には、その電流値が減少する。このようにして、面走査時の検出電流値を２次元画像表示することにより、短絡故障箇所を推定することができる。
【特許文献１】特開平７−８３９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１５に示す従来のメモリセルアレイ部において、ファンクション動作状態での解析ツール適用の故障箇所特定を行う場合、昇圧回路、内部タイマー等の大電流による信号検出感度が高くなってしまい、セルコア内の小電流（異常電流）においては、信号検出感度が低くなってしまうという問題がある。フラッシュメモリのファンクション動作は、プログラム動作／イレース動作／リード動作が基本動作である。各動作は、ＮＡＮＤ型フラッシュメモリの電気的特性面から高電圧が必要になってくるため、電源電圧を昇圧回路にて昇圧して高電位を作っている。昇圧回路は、ファンクション動作中継続して動作しているため大電流が発生したままである。また、昇圧回路以外の回路(内部タイマー等)も継続して動作している。製品回路動作上、発振器により生成されるクロック信号と同期をとる必要性があり、内部タイマーによりＮＡＮＤ製品の各動作においてもクロック信号に同期している。
【００１０】
また、特許文献１記載の発明は、半導体回路装置自体を操作しているわけではなく、短絡故障箇所特定のための解析ツールである。半導体集積回路装置の電源端子間に直流電源を接続し、流れる電流量から短絡故障箇所を推定できる旨が記載されているが、発明の主眼は光ビーム照射による発熱時の抵抗値減少である。従って、メモリセルアレイ内の電位をどのように調整し、ファンクション動作を行わずに検出感度を向上させるのかについてまで言及されてはいない。
【００１１】
本発明は、上記の問題点を解決するもので、故障箇所特定用解析ツール適用時に、ファンクション動作を行わずに（昇圧回路、内部タイマー等が非動作）、セルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明に係るメモリセルアレイ部故障箇所特定装置は、上記課題を解決するために、請求項１記載の発明は、半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを、外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替手段と、前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とする。
【００１３】
請求項２記載の発明は、半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドと、前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とする。
【００１４】
請求項３記載の発明は、請求項１において、前記テストモード切替手段と並列に接続され、前記テストモード切替信号と前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドを備えることを特徴とする。
【００１５】
請求項４記載の発明は、請求項１乃至請求項３のいずれか１項において、前記テストモード切替信号により前記テストモードが選択された場合には、前記電位条件制御手段は、前記メモリセルアレイ部の偶数番目の前記ビットラインと奇数番目の前記ビットラインの間に電位差を与えることを特徴とする。
【００１６】
請求項５記載の発明は、請求項４において、前記電位条件制御手段は、前記偶数番目の前記ビットラインの電位が前記奇数番目の前記ビットラインの電位よりも高い場合の電位差と、前記奇数番目の前記ビットラインの電位が前記偶数番目の前記ビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも１回以上与えることを特徴とする。
【００１７】
請求項６記載の発明は、請求項１乃至請求項５のいずれか1項において、前記モード条件制御手段は、入力された前記ファンクション制御信号と前記テストモード切替信号と前記電位切替制御信号とを論理演算し、結果を出力する論理回路を有することを特徴とする。
【００１８】
請求項７記載の発明は、請求項１乃至請求項６のいずれか1項において、前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリであることを特徴とする。
【発明の効果】
【００１９】
本発明の請求項１記載の発明によれば、ファンクション動作を行わない状態（昇圧回路や内部タイマー等が非動作状態）でセルコア内の故障部位に電位差を与えることができる。そのため、故障箇所特定用解析ツールの検出感度を上げることができる。また、それによって、故障原因の解明率が向上し、歩留まり向上に貢献することができる。また、デバイスの設定条件が簡単にできるため、解析時間の短縮が期待できる。
【００２０】
本発明の請求項２記載の発明によれば、テストモード切替手段をデバイス内部に設置する必要が無く、デバイスの小型化、集積化に寄与し得る。また外部から直接オプションのパッドにＶＤＤもしくはＶＳＳといった電位を入力することにより故障箇所を特定するためのテストを行うことが出来るため、簡単かつ迅速に解析を行うことができる。
【００２１】
本発明の請求項３記載の発明によれば、パッドとテストモード切替手段をデバイス内部に併せ持つことにより、テストモード切替信号の入力方法を状況に応じて選択することが可能となる。また、仮にテストモード切替手段の故障や損傷等が生じても、外部からパッドにテストモード切替信号を入力することにより、故障箇所特定のテストを行うことが出来る。
【００２２】
本発明の請求項４記載の発明によれば、電位条件制御手段が、メモリセルアレイ部の偶数番目のビットラインと奇数番目のビットラインの間に電位差を与えるため、容易にビットライン間の短絡による異常電流を検出することができる。また、電位の高いビットラインと電位の低い基板やその他のライン間に流れる異常電流も容易に検出することが可能となる。
【００２３】
本発明の請求項５記載の発明によれば、電位条件制御手段が、偶数番目のビットラインの電位が高い場合と、奇数番目のビットラインの電位が高い場合の両方の電位差を少なくとも１回以上与えるため、全てのビットラインに関して故障解析を行うことができる。
【００２４】
本発明の請求項６記載の発明によれば、モード条件制御手段が、入力されたファンクション制御信号及びテストモード切替信号及び電位切替制御信号を論理回路を組み合わせて論理演算し処理するため、複雑な回路構成を必要とせず、従来からある電位条件制御回路にいくつかの論理回路を追加することにより、本発明を実施することができる。
【００２５】
本発明の請求項７記載の発明によれば、半導体記憶装置がＮＡＮＤ型のフラッシュメモリであるため、本発明の実施により、ビットライン間、ビットライン−基板間、ビットラインーセレクトゲートライン間の故障箇所解析を行うことができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明のメモリセルアレイ部故障箇所特定装置の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００２７】
以下、本発明の実施例について図面を参照しながら説明する。図１は本発明の実施例１の全体構成図、図２及び図３は実施例１のメモリセルアレイ部周辺動作説明図である。図４から図９までは、各信号供給回路としての新規追加回路及び電位条件制御回路の構成図である。図１０は各信号部の電位状態を示す図である。なお、図１から図９までの図及び後述の実施例２、実施例３の形態を示す図において、従来例の図１３乃至図１５における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。
【００２８】
まず、本実施の形態の構成を説明する。本実施の形態に係るメモリセルアレイ部故障箇所特定装置は、図１３の従来技術の構成に加え、テストモード切替回路４０及びモード条件制御回路６０ａ−１〜６０ａ−ｎ及び６０ｂ−１〜６０ｂ−ｎを有している（以後、まとめてモード条件制御回路６０と表現する）。ここで、テストモード切替回路４０は、本発明のテストモード切替手段に対応し、モード条件制御回路６０は、本発明のモード条件制御手段に対応し、制御回路８０は、本発明の電位条件制御手段に対応する。テストモード切替回路４０からはテスト信号Ａ１／Ａ２が出力され、モード条件制御回路６０へと入力される。ここで、テスト信号Ａ１は通常モードとテストモードの切り替えを制御する信号であり、本発明のテストモード切替信号に対応する。またテスト信号Ａ２はビットライン（ｅｖｅｎ）とビットライン（ｏｄｄ）の電位の切り替えを制御する信号であり、本発明の電位切替制御信号に対応する。モード条件制御回路６０の出力は制御回路８０に接続されている。通常モードは、メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行うモードである。またテストモードは、ファンクション動作を行わない状態で昇圧回路や内部タイマー等を動作させずにメモリセルアレイ部の故障箇所を特定するためのテストを行うモードである。
【００２９】
次に、実施例１の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。図１において、外部からの入力信号に応じてテストモード切替回路４０がテスト信号Ａ１／Ａ２を出力する。例えば、テスト信号Ａ１がＨ（ハイ）レベルである場合にはテストモードとなり、Ｌ（ロー）レベルである場合には通常モードとなる。またテスト信号Ａ２がＨレベルである場合には、ｅｖｅｎ側のビットラインの電位がＶＤＤ、ｏｄｄ側のビットライン２０２の電位がＶＳＳとなり、テスト信号Ａ２がＬレベルである場合には、ｅｖｅｎ側のビットライン２０２の電位がＶＳＳ、ｏｄｄ側のビットラインの電位がＶＤＤとなる。また従来から存在する制御信号ａ1〜ａｎもモード条件制御回路６０へと入力される。ここで、制御信号ａ1〜ａｎは本発明におけるファンクション制御信号に対応する。本発明において、モード条件制御手段は、テストモード切替信号により通常モードが選択された場合はファンクション動作を行うために外部から入力されたファンクション制御信号をそのまま出力し、テストモード切替信号によりテストモードが選択された場合は入力された電位切替制御信号をそのまま出力する。従って、テスト信号Ａ１がＬレベルである場合には、通常モードとなり、制御信号ａ1〜ａｎがそのまま制御回路８０に入力される。また、テスト信号Ａ１がＨレベルである場合には、テストモードとなり、テスト信号Ａ２の情報がモード条件制御回路６０を介して制御回路８０に入力される。通常モードである場合には、制御回路８０は制御信号ａ1〜ａｎの情報に応じて制御電圧ｂ１〜ｂｎを出力し、テストモードである場合には、テスト信号Ａ２の情報に応じてビットライン２０２の電位を制御するための制御電圧を出力する。
【００３０】
次に、図２のメモリセルアレイ部周辺の動作について説明を行う。セルコア内ビットライン２０２の電位を交互にＶＤＤ、ＶＳＳに制御することにより（１）ビットライン間、（２）ビットライン−セレクトゲートライン間、（３）ビットライン−基板間にそれぞれ電位差を与えることが可能となる。ビットライン２０２の電位は、センスアンプ部１００内のＶＰＲＥから電位ＶＳＳを供給しＢＬＣＲＬから電位ＶＤＤを供給する。
【００３１】
ここでは、パターン１として、ビットラインｅｖｅｎをＶＤＤ、ビットラインｏｄｄをＶＳＳに電圧制御を行った場合の、ビットライン２０２（ｅｖｅｎ側）へのＶＤＤ供給経路を説明する。ビットライン２０２（ｅｖｅｎ／ｏｄｄ）の切り替え制御信号ＢＩＡＳｅをＶＤＤとすることによりビットライン２０２(ｅｖｅｎ)が選択され、トランジスタ３０２がオン状態になり、ＢＬＣＲＬのＶＤＤがビットライン２０２(ｅｖｅｎ)に転送される。ビットライン２０２への転送電位は、ＶＤＤ−Ｖｔｈとなり、トランジスタ３０２のＶｔｈ分電位が下がるが、ＶＤＤを許容範囲まで上げることによりビットライン２０２への転送電位も上げることができるため、特に問題はない。ビットライン２０２(ｏｄｄ)は、非選択のためＢＩＡＳｏ信号がＶＳＳとなりトランジスタ３０４はオフ状態になる。このため、ビットライン２０２(ｏｄｄ)には転送されない。
【００３２】
次に、ビットライン２０２(ｏｄｄ側)へＶＳＳを供給する経路を説明する。センスアンプ部１００内転送ゲート入力信号ＢＬＰＲＥ信号、ＢＬＣｌａｍｐ信号がＶＤＤのためトランジスタ１０２、トランジスタ１０４がオン状態となりＶＰＲＥのＶＳＳが転送される。更に、ビットライン２０２(ｅｖｅｎ／ｏｄｄ)の切り替え制御信号ＢＬＳｏをＶＤＤとすることによりビットライン２０２(ｏｄｄ)が選択され、トランジスタ１０８がオン状態になりＶＰＲＥのＶＳＳがビットライン２０２(ｏｄｄ)に転送される。ビットライン２０２(ｅｖｅｎ)は、非選択のためＢＬＳｅ信号がＶＳＳとなりトランジスタ１０６はオフ状態になる。このため、ビットライン２０２(ｅｖｅｎ)には転送されない。
【００３３】
また図３で、パターン２として、ビットライン２０２（ｅｖｅｎ）をＶＳＳ、ビットライン２０２（ｏｄｄ）をＶＤＤに電圧制御を行った場合の、ビットライン（ｏｄｄ側）へのＶＤＤ供給経路を説明する。図２のパターン１と図３のパターン２は、ＢＬＳｅ信号／ＢＬＳｏ信号とＢＩＡＳｅ信号／ＢＩＡＳｏ信号以外は、同じ設定条件であり、詳細な説明は省略する。ビットライン(ｅｖｅｎ／ｏｄｄ)の切り替え信号のみ逆設定を行うことによりパターン１とパターン２のビットライン電位条件が成立する。
【００３４】
このようにセルコア内ビットラインの電位条件を調整することにより故障起因の異常電流発生を促進できる。
【００３５】
これらの電位状態を設定するには、セルコア周りの各信号電位を制御する必要があるため従来の信号供給回路に新規追加回路としてモード条件制御回路６０を付加する。図４から図９までの回路構成図及び図１０を参照してモード条件制御回路６０の役割を説明する。新規に追加された機能として、まず通常モード（従来の非ファンクション動作条件）とテストモード（ビットライン電位制御の条件設定）の切り替えを可能とする。これは、新規信号であるテストモード切替信号（テスト信号Ａ１）により制御可能であり、テスト信号Ａ１がＶＳＳであると通常モードに設定され、ＶＤＤにするとテストモードに切り替えることができる。
【００３６】
次に、テストモード設定条件下にて、ビットライン(ｅｖｅｎ/ｏｄｄ)の電位の切り替えを可能とする。これは、新規信号である電位切替制御信号(テスト信号Ａ２)により制御可能であり、テスト信号Ａ２がＶＳＳだとパターン１の条件が設定され、ＶＤＤにするとパターン２の条件が設定される。ここでは、モード条件制御手段が、入力されたファンクション制御信号及びテストモード切替信号及び電位切替制御信号を論理回路の組み合わせによって処理する場合について説明する。
【００３７】
図４において、ＶＰＲＥ信号供給回路の説明を行う。ＶＰＲＥ信号は、通常モード、テストモードいずれの場合においても、ＶＳＳに設定されるため、新規回路であるモード条件制御回路６０の追加を必要としない。従って、制御信号はそのまま従来回路である電位条件制御回路８２ａに入力され、トランジスタ８５及びトランジスタ８６を有するインバータを介して制御電圧を制御する。また、通常モード、テストモードいずれの場合においてもＶＳＳを出力する。
【００３８】
図５において、ＢＬＣＲＬ信号/ＢＬＰＲＥ信号/ＢＬＣｌａｍｐ信号供給回路の説明を行う。ビットライン(ｅｖｅｎ／ｏｄｄ)の切り替え信号以外の信号(ＢＬＣＲＬ信号/ＢＬＰＲＥ信号/ＢＬＣｌａｍｐ信号)は、テスト信号Ａ１のみで制御できるので新規追加回路としてモード条件制御回路６０ａを付加する。最初に回路構成を説明する。モード条件制御回路６０ａは、ＮＯＲ回路６６と、ＮＯＴ回路６７からなる。制御信号とテスト信号Ａ１は、ＮＯＲ回路６６に入力される。ＮＯＲ回路６６の出力はＮＯＴ回路６７に入力される。ＮＯＴ回路６７の出力は電位条件制御回路８２ｂへと入力される。
【００３９】
次に動作を説明する。テスト信号Ａ１がＶＳＳである場合には、制御信号は、ＮＯＲ回路６６、ＮＯＴ回路６７を通して、そのままの値が出力され、電位条件制御回路８２ｂへ入力される。テスト信号Ａ１がＶＤＤである場合には、モード条件制御回路６０ａの出力はＨレベルとなる。この出力Ｈレベルは従来回路である電位条件制御回路８２ｂに入力され、インバータの出力をＶＤＤに制御する。
【００４０】
ビットライン(ｅｖｅｎ／ｏｄｄ)の切り替え信号(ＢＩＡＳｅ信号／ＢＩＡＳｏ信号／ＢＬＳｅ信号／ＢＬＳｏ信号)は、テスト信号Ａ１とテスト信号Ａ２の組み合わせ回路(新規追加回路であるモード条件制御回路６０ｂ〜６０ｅ)を付加する。図６において、ＢＩＡＳｅ信号供給回路の説明を行う。最初に回路構成を説明する。テスト信号Ａ１及びテスト信号Ａ２はＡＮＤ回路６８に入力される。ＡＮＤ回路６８の出力及び制御信号はＮＯＲ回路６６に入力される。ＮＯＲ回路６６の出力はＮＯＴ回路６７に入力される。ＮＯＴ回路６７の出力は電位条件制御回路８２ｃに入力される。
【００４１】
次に動作を説明する。テスト信号Ａ１がＶＳＳである場合には、テスト信号Ａ２の電位が何であれ、ＡＮＤ回路６８の出力はＶＳＳとなる。従って、制御信号は、ＮＯＲ回路６６、ＮＯＴ回路６７を通して、そのままの値が出力され、電位条件制御回路８２ｃへ入力される。テスト信号Ａ１がＶＤＤである場合には、テストモードになる。このとき制御信号はＶＳＳとなる。テストモードにおいて、テスト信号Ａ２がＶＤＤである場合には、新規追加回路であるモード条件制御回路６０ｂの出力はＨレベルとなる。この出力Ｈレベルは従来回路である電位条件制御回路８２ｃに入力され、インバータの出力をＶＳＳに制御する。またテスト信号Ａ２がＶＳＳである場合には、モード条件制御回路６０ｂの出力はＬレベルとなり、電位条件制御回路８２ｃを介してインバータの出力をＶＤＤに制御する。
【００４２】
図７におけるＢＩＡＳｏ信号供給回路について説明する。回路構成は、図６のＢＩＡＳｅ信号供給回路の回路構成に追加して、テスト信号Ａ２がＡＮＤ回路６８に入力される前に、ＮＯＴ回路６９に入力される。そのため、単に図６のＢＩＡＳｅ信号供給回路とは逆の結果になるだけなので、動作の説明は省略する。
【００４３】
図８におけるＢＬＳｅ信号供給回路について説明する。最初に回路構成を説明する。テスト信号Ａ１及びテスト信号Ａ２はＮＡＮＤ回路７０に入力される。ＮＡＮＤ回路７０の出力及び制御信号はＮＡＮＤ回路７１に入力される。ＮＡＮＤ回路７１の出力はＮＯＴ回路６７に入力される。ＮＯＴ回路６７の出力は電位条件制御回路８２ｅに入力される。
【００４４】
次に動作を説明する。テスト信号Ａ１がＶＳＳである場合には、テスト信号Ａ２の電位が何であれ、ＮＡＮＤ回路７０の出力はＨレベルとなる。従って、制御信号は、ＮＡＮＤ回路７１、ＮＯＴ回路６７を通して、そのままの値が出力され、電位条件制御回路８２ｅへ入力される。テスト信号Ａ１がＶＤＤである場合には、テストモードになる。このとき制御信号はＶＤＤとなる。テストモードにおいて、テスト信号Ａ２がＶＤＤである場合には、新規追加回路であるモード条件制御回路６０ｄの出力はＬレベルとなる。この出力Ｌレベルは従来回路である電位条件制御回路８２ｅに入力され、インバータの出力をＶＤＤに制御する。またテスト信号Ａ２がＶＳＳである場合には、モード条件制御回路６０ｄの出力はＨレベルとなり、電位条件制御回路８２ｅを介してインバータの出力をＶＳＳに制御する。
【００４５】
図９におけるＢＬＳｏ信号供給回路について説明する。回路構成は、図８のＢＬＳｅ信号供給回路の回路構成に追加して、テスト信号Ａ２がＮＡＮＤ回路７０に入力される前に、ＮＯＴ回路６９に入力される。そのため、単に図８のＢＬＳｅ信号供給回路とは逆の結果になるだけなので、動作の説明は省略する。
【００４６】
図１０は、これまで説明した各信号部の電位状態を表にまとめたものである。通常モードである場合には、各信号を図１０の表のように制御した結果、全ビットラインの電位はＶＳＳとなる。テストモードであり、且つテスト信号Ａ２がＶＳＳ（パターン１）である場合には、各信号を制御した結果、ｅｖｅｎ側のビットラインはＶＤＤとなり、ｏｄｄ側のビットラインはＶＳＳとなる。また、テスト信号Ａ２がＶＤＤ（パターン２）である場合には、各信号を制御した結果、ｅｖｅｎ側のビットラインはＶＳＳとなり、ｏｄｄ側のビットラインはＶＤＤとなる
上述のとおり、本発明の実施例１の形態に係るメモリセルアレイ部故障箇所特定装置によれば、ファンクション動作を行わない状態（昇圧回路や内部タイマー等が非動作状態）でセルコア内の故障部位に電位差を与えることができる。そのため、故障箇所特定用解析ツールの検出感度を上げることができる。また、それによって、故障原因の解明率が向上し、歩留まり向上に貢献することができる。また、デバイスの設定条件が簡単にできるため、解析時間の短縮が期待できる。
【００４７】
なお、本実施例は主にＮＡＮＤ型フラッシュメモリを対象として説明を行っているが、これは１例であり、他の半導体記憶装置についても適用可能である。例えば、ＮＯＲ型のフラッシュメモリであるならば、同様の方法で、ワードライン−ビットライン間の異常電流の検出促進も期待できる。またＤＲＡＭやＳＲＡＭにも適用可能である。
【００４８】
また、上述したように、テストモード切替信号によりテストモードが選択された場合には、電位条件制御手段がメモリセルアレイ部の偶数番目のビットラインと奇数番目のビットラインの間に電位差を与えることで故障箇所特定のテストを行うことができる。さらに、電位条件制御手段が、偶数番目のビットラインの電位が奇数番目のビットラインの電位よりも高い場合の電位差と、奇数番目のビットラインの電位が偶数番目のビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも１回以上与えることで、メモリセルアレイ部内部の全体について包括的で漏れの無い形で故障箇所特定のテストを行うことができる。
【実施例２】
【００４９】
次に、図１１は本発明の実施例２の全体構成図である。実施例１の構成と異なる点としては、テストモード切替回路４０が無く、代わりにパッド２０を備えている点である。パッド２０は、メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと、ファンクション動作を行わない状態で且つ不要な回路（昇圧回路や内部タイマー等）を動作させずにメモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するためのものである。
【００５０】
次に、実施例２の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。実施例１とはテスト信号Ａ１／Ａ２の入力方法が異なるものであり、図１１において、テスト信号Ａ１／Ａ２、制御信号ａ1〜ａｎがモード条件制御回路６０に入力された後は、実施例１の動作と同じである。デバイス内にテスト用のオプションとしてパッドが設置してあり、テスト信号Ａ１／Ａ２を入力する際、デバイス外部から直接ＶＤＤもしくはＶＳＳの電位をパッド２０に入力することにより、テストモードに切り替え、故障箇所を特定するためのテストを行う。
【００５１】
上述のとおり、本発明の実施例２の形態に係るメモリセルアレイ部故障箇所特定装置によれば、実施例１のようにテストモード切替回路４０をデバイス内部に設置する必要が無く、デバイスの小型化、集積化に寄与し得る。また外部から直接オプションのパッド２０にＶＤＤもしくはＶＳＳといった電位を入力することにより故障箇所を特定するためのテストを行うことが出来るため、簡単かつ迅速に解析を行うことができる。
【実施例３】
【００５２】
次に、図１２は本発明の実施例３の全体構成図である。実施例１の構成と異なる点としては、テストモード切替回路４０と並列にパッド２０を追加して接続している点である。
【００５３】
次に、実施例３の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。実施例３は、実施例１と実施例２における、テスト信号Ａ１／Ａ２の入力方法を併せ持つものである。パッド２０及びテストモード切替回路がデバイス内部に併設されている。パッド２０に対しては、デバイス外部から直接電位を与えることができる点は実施例２と同じである。また、実施例１と同様、テストモード切替回路からもテスト信号Ａ１／Ａ２の入力が可能である。図１２において、テスト信号Ａ１／Ａ２、制御信号ａ1〜ａｎがモード条件制御回路６０に入力された後は、実施例１及び実施例２の動作と同じである。
【００５４】
上述のとおり、本発明の実施例３の形態に係るメモリセルアレイ部故障箇所特定装置によれば、パッド２０とテストモード切替回路４０をデバイス内部に併せ持つことにより、テスト信号Ａ１／Ａ２の入力方法を状況に応じて選択することが可能となる。また、仮にテストモード切替回路の故障や損傷等が生じても、外部からパッド２０にテストモード切替信号及び電位切替制御信号であるＶＤＤやＶＳＳの電位を与えることにより、故障箇所特定のテストを行うことが出来る。
【産業上の利用可能性】
【００５５】
本発明に係るメモリセルアレイ部故障箇所特定装置は、半導体記憶装置におけるフラッシュメモリ等の故障箇所特定に利用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図２】本発明の実施例１のメモリセルアレイ部周辺の動作説明図である。
【図３】本発明の実施例１のメモリセルアレイ部周辺の動作説明図である。
【図４】本発明の実施例１のＶＰＲＥ信号の供給回路図である。
【図５】本発明の実施例１のＢＬＣＲＬ信号／ＢＬＰＲＥ信号／ＢＬＣｌａｍｐ信号の供給回路図である。
【図６】本発明の実施例１のＢＩＡＳｅ信号の供給回路図である。
【図７】本発明の実施例１のＢＩＡＳｏ信号の供給回路図である。
【図８】本発明の実施例１のＢＬＳｅ信号の供給回路図である。
【図９】本発明の実施例１のＢＬＳｏ信号の供給回路図である。
【図１０】本発明の実施例１のメモリセルアレイ部周辺の各信号の電位状態を示す表である。
【図１１】本発明の実施例２の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図１２】本発明の実施例３の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図１３】従来のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図１４】従来のメモリセルアレイ部故障箇所特定装置の制御回路の内部構成図である。
【図１５】従来のメモリセルアレイ部周辺の動作説明図である。
【図１６】従来のセルコア部内部の補足説明図である。
【符号の説明】
【００５７】
２０  パッド
４０  テストモード切替回路
６０  モード条件制御回路
６６  ＮＯＲ回路
６７  ＮＯＴ回路
６８  ＡＮＤ回路
６９  ＮＯＴ回路
７０, ７１  ＮＡＮＤ回路
８０  制御回路
８２ａ, ８２ｂ, ８２ｃ, ８２ｄ, ８２ｅ, ８２ｆ  電位条件制御回路
８５, ８６  トランジスタ
１００  センスアンプ部
１０２, １０４, １０６, １０８  トランジスタ
２００  セルコア部
２０２  ビットライン
２０４  セレクトゲートライン
３００  ビットラインコントローラ
３０２, ３０４  トランジスタ
４００  ロウデコーダ
４０２, ４０４  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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