(57)【要約】【課題】  メモリ部とロジック部とを含む半導体装置において、容量素子の上部の領域において、導電プラグの終端面における段差の発生を抑制する。【解決手段】  シリコン基板１０１にメモリ部１０４とロジック部１０２とが混載された半導体装置１００は、メモリ部１０４からロジック部１０２にわたってシリコン基板１０１上に設けられた絶縁層と、ロジック部１０２において層間絶縁膜１０３および層間絶縁膜１１９に埋設された複数の第二配線接続プラグ１０９と、メモリ部１０４において層間絶縁膜１０３中に埋設された容量素子１１５と、メモリ部１０４の容量素子１１５が設けられた領域よりも上部の領域において層間絶縁膜１０３および層間絶縁膜１１９中に埋設されるとともに、容量素子１１５と絶縁されたダミープラグ１２１と、を含む。複数の第二配線接続プラグ１０９およびダミープラグ１２１は、層間絶縁膜１１９の上面で終端する。【選択図】  図１
2007049016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にメモリ部とロジック部とが混載された半導体装置であって、
前記メモリ部から前記ロジック部にわたって前記半導体基板上に設けられた絶縁層と、
前記ロジック部において前記絶縁層中に埋設された複数の導電プラグと、
前記メモリ部において前記絶縁層中に埋設された容量素子と、
前記メモリ部の前記容量素子が設けられた領域よりも上部の領域において前記絶縁層中に埋設されるとともに、前記容量素子と絶縁されたダミー導電膜と、
を含み、
前記複数の導電プラグと前記ダミー導電膜とが、前記絶縁層の上面で終端する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量素子と前記ダミー導電膜との間に絶縁膜が設けられた半導体装置。
【請求項３】
請求項２に記載の半導体装置において、前記絶縁膜が前記容量素子から離隔して設けられた半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記容量素子が、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた容量膜と、を含み、
前記絶縁膜から離隔して設けられるとともに、下面において前記上部電極と接続する導電性の上部電極接続プラグをさらに含む半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記ダミー導電膜と前記導電プラグとが同一材料により構成されるとともに、前記ダミー導電膜の上面と前記導電プラグの上面とが略同一水準にて終端する半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ロジック部が、前記導電プラグの上面に接して設けられた配線をさらに含み、
前記ダミー導電膜の材料と、前記配線の材料とが異なる半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記メモリ部がビット線をさらに含み、前記容量素子が前記ビット線の上部に設けられた半導体装置。
【請求項８】
メモリ部とロジック部とを含む半導体装置の製造方法であって、
半導体基板の素子形成面の上部に容量素子を形成する工程と、
容量素子を形成する前記工程の後、前記半導体基板の上部に、前記メモリ部の形成領域から前記ロジック部の形成領域にわたるとともに、前記容量素子の上面を被覆する絶縁層を形成する工程と、
絶縁層を形成する前記工程の後、前記ロジック部の所定の領域と前記メモリ部の所定の領域とにおいて前記絶縁層を選択的に除去して前記ロジック部および前記メモリ部にそれぞれ第一凹部および第二凹部を形成し、前記第一凹部と前記第二凹部とを埋め込むように導電膜を形成し、前記第一凹部の外部および前記第二凹部の外部に形成された前記導電膜を除去することにより、前記ロジック部と前記メモリ部に、それぞれ、導電プラグとダミー導電膜とを同時に形成する工程と、
を含み、
導電プラグとダミー導電膜とを同時に形成する前記工程において、前記第二凹部の底面を前記容量素子の上面から離隔する半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
導電プラグとダミー導電膜とを同時に形成する前記工程の前に、前記メモリ部において、前記容量素子の上部に絶縁膜を形成する工程をさらに含み、
導電プラグとダミー導電膜とを同時に形成する前記工程が、前記絶縁膜の上面に接して前記ダミー導電膜を形成する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にメモリ部とロジック部とが混載された半導体装置およびその製造方法に関する。
【０００２】
メモリ素子を含む半導体装置として、従来、特許文献１に記載のものがある。同文献には、ＤＲＡＭとロジックの混載デバイスにおいて、ＤＲＡＭの上部キャパシタ電極形成後のＣＭＰの際に、ＤＲＡＭ領域とロジック領域とで基板からの高さに差が生じていることが記載されている。また、この現象は、ＤＲＡＭ領域にはセルプレート（上部キャパシタ電極）が存在するが、ロジック領域には上部キャパシタ電極が存在しないためであるとされている。さらに、同文献によれば、ＤＲＡＭ領域とロジック領域の基板からの高さの差により、ＤＲＡＭ領域のメモリセルの中心部と端部において、メモリセル上の絶縁膜の厚さに差が生じるため、ＣＭＰ研磨の制御が困難となったり、上部キャパシタ電極が露出してしまうという問題があるとされている。
【０００３】
この問題に対し、同文献よれば、上部キャパシタ電極を必要とするＤＲＡＭ領域だけでなく、ロジック領域にもセルパターンを形成することによって、ＤＲＡＭ領域とロジック領域の段差を解消できるとされている。また、上部キャパシタ電極層上に、ＣＭＰのストッパとして機能させる絶縁膜を設けることが記載されている。この場合、ＤＲＡＭとロジック領域のメモリセル上の層間絶縁膜に膜厚差が生じるが、メモリセルの端部の上部キャパシタ電極の露出を防ぐために、絶縁膜をＣＭＰ研磨のストッパとして機能させるとされている。
【特許文献１】特開２００３−３１６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、本発明者が鋭意検討したところ、素子の微細化に伴い、以下に説明する従来認識されていなかった新たな現象が顕在化してきた。すなわち、メモリ部とロジック部とが混載された半導体装置の第一配線層を形成する際に、第一配線層を構成する層間絶縁膜の露光時の露光マージン不足が生じたり、第一配線を構成するＣｕ膜の研磨残りが生じたりすることがあった。このような不具合が生じると、第一配線の形成不良による製造歩留まりが低下する懸念があった。
【０００５】
そこで、本発明者は、こうした不具合の原因についてさらに検討を行った。その結果、ロジック部のコンタクトプラグの寸法、特にコンタクト間の間隔が非常に小さくなるにつれて、コンタクトプラグ形成時に、ロジック部にエロージョンが生じることが見出された。コンタクトプラグ形成時のエロージョンは、従来認識されておらず、第一配線に接続されるコンタクトプラグの狭ピッチ化により、初めて顕在化した現象である。
【０００６】
また、本発明者は、こうしたエロージョンが、メモリ部とロジック部とのデータ率差が大きい領域で顕著となることを見出した。具体的には、通常、コンタクトプラグを形成する際には、タングステン（Ｗ）をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりウェーハ上のＷを除去する。ここで、メモリ部とロジック部とが混載された素子においては、メモリ部において、容量素子の上部の領域にはコンタクトがほとんど存在しないため、ロジック部とメモリ部とのコンタクトのデータ率は大きく異なる。このため、ロジック部にコンタクトプラグを形成する際に、コンタクトプラグとなるＷ膜のＣＭＰ工程で生じるエロージョンが顕著となる。特に、チップ上のＳＲＡＭ部のようにコンタクトが非常に密に形成される領域においては、エロージョンが顕著に発生する。
【０００７】
ロジック部にエロージョンが発生すると、ＤＲＡＭ部のようにコンタクトが粗に形成されるメモリ部とロジック部との間に、段差が生じる。こうした段差が生じると、第一配線の形成不良時に、上述した不具合が生じることがあった。こうした不具合は、半導体装置の製造安定性の低下や製造歩留まりの低下を招く原因となるため、これを解決する必要がある。
【課題を解決するための手段】
【０００８】
本発明者は、以上の知見を踏まえ、メモリ部とロジック部との間で生じる段差を効果的に抑制すべく鋭意検討を行い、本発明に至った。
【０００９】
本発明によれば、
半導体基板にメモリ部とロジック部とが混載された半導体装置であって、
前記メモリ部から前記ロジック部にわたって前記半導体基板上に設けられた絶縁層と、
前記ロジック部において前記絶縁層中に埋設された複数の導電プラグと、
前記メモリ部において前記絶縁層中に埋設された容量素子と、
前記メモリ部の前記容量素子が設けられた領域よりも上部の領域において前記絶縁層中に埋設されるとともに、前記容量素子と絶縁されたダミー導電膜と、
を含み、
前記複数の導電プラグと前記ダミー導電膜とが、前記絶縁層の上面で終端する半導体装置が提供される。
【００１０】
本発明において、ダミー導電膜は、メモリ部において容量素子の上部の空間に設けられる。ダミー導電膜は、絶縁層中に埋設された膜であり、絶縁層の上面の高さを調節するために設けられる。ダミー導電膜は、下面において容量素子から絶縁されていればよく、上面においては、絶縁層上に設けられた配線等の導電部材に接続されていてもよいし、上部絶縁膜に被覆されて絶縁されていてもよい。ダミー導電膜が下面において容量素子から絶縁された構成とすることにより、ダミー導電膜と容量素子の電極とが短絡しないようにすることができる。
【００１１】
本発明の半導体装置においては、メモリ部の容量素子が設けられた領域よりも上部の領域において、絶縁層中にダミー導電膜が埋設されている。そして、ロジック部に設けられた複数の導電プラグと、メモリ部に設けられたダミー導電膜が、いずれも、絶縁層の上面で終端する構成となっている。このようなダミー導電膜をメモリ部に設けることにより、絶縁層の上面におけるメモリ部のデータ率とロジック部のデータ率との差を低減することができる。
【００１２】
従来の半導体装置においては、メモリ部において容量素子が設けられた領域の上部の領域は、データ率が低い領域であった。このため、ロジック部に設けられた複数の導電プラグの形成時に、絶縁層の上面にエロージョンが生じ、メモリ部とロジック部との間に段差が生じることがあった。これに対し、本発明によれば、容量素子が設けられた領域の上部の領域にダミー導電膜が設けられるため、絶縁層の上面におけるデータ率を増加させて、ロジック部のデータ率との差を減少することができる。よって、複数の導電プラグが、絶縁層の上面に密に配置された場合にも、たとえば絶縁層の上部に配線を形成する際の露光マージン不足や、配線となる導電膜のＣＭＰにおける残存物の発生を抑制することができる。したがって、本発明によれば、ロジック部におけるエロージョンを抑制し、メモリ部とロジック部との間で絶縁層の上面に段差が生じることを抑制することができる。このため、本発明の半導体装置は、高い製造歩留まりが実現可能な構成となっている。
【００１３】
なお、本明細書において、データ率とは、絶縁層において金属膜の占める面積割合をいう。本発明において、たとえば、前記メモリ部における前記ダミー導電膜の占有面積が、前記ロジック部における前記導電プラグの専有面積と略等しい構成とすることができる。また、本発明において、前記メモリ部における前記ダミー導電膜のデータ率を１％以上１０％以下とする。こうすれば、メモリ部とロジック部との間で絶縁層の上面に段差が生じることをさらに確実に抑制できる。
【００１４】
また、本発明において、絶縁層は、単層であってもよいし、複数の絶縁膜が積層された層であってもよい。また、本発明において、導電プラグは、一つのプラグからなる構成であってもよいし、複数のプラグが電気的に接続された構成であってもよい。
【００１５】
本発明において、前記メモリ部がビット線をさらに含み、容量素子が前記ビット線の上部に設けられた構成とすることができる。容量素子が前記ビット線の上部に設けられたＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造の場合、容量素子の上部の領域にビット線接続プラグが設けられないため、ＣＵＢ（Ｃａｐａｃｉｔｏｒ  ｕｎｄｅｒ  Ｂｉｔｌｉｎｅ）構造の場合に比べて、容量素子の上部の領域におけるデータ率がさらに小さくなる。このため、絶縁層の上面におけるメモリ部とロジック部とデータ率差がさらに大きくなり、導電プラグの狭ピッチ化によりロジック部の絶縁層の上面においてエロージョンが顕著となる。このため、メモリ部とロジック部との間の段差がさらに顕著となる。本発明によれば、メモリ部にダミー導電膜が設けられるため、このようなＣＯＢ構造を採用した場合にも、メモリ部とロジック部との間で絶縁層の上面に段差が生じることを抑制できる。このため、絶縁層の上層の製造安定性に優れた構成とすることができる。
【００１６】
また、本発明によれば、
メモリ部とロジック部とを含む半導体装置の製造方法であって、
半導体基板の素子形成面の上部に容量素子を形成する工程と、
容量素子を形成する前記工程の後、前記半導体基板の上部に、前記メモリ部の形成領域から前記ロジック部の形成領域にわたるとともに、前記容量素子の上面を被覆する絶縁層を形成する工程と、
絶縁層を形成する前記工程の後、前記ロジック部の所定の領域と前記メモリ部の所定の領域とにおいて前記絶縁層を選択的に除去して前記ロジック部および前記メモリ部にそれぞれ第一凹部および第二凹部を形成し、前記第一凹部と前記第二凹部とを埋め込むように導電膜を形成し、前記第一凹部の外部および前記第二凹部の外部に形成された前記導電膜を除去することにより、前記ロジック部と前記メモリ部に、それぞれ、導電プラグとダミー導電膜とを同時に形成する工程と、
を含み、
導電プラグとダミー導電膜とを同時に形成する前記工程において、前記第二凹部の底面を前記容量素子の上面から離隔する半導体装置の製造方法が提供される。
【００１７】
本発明によれば、ロジック部とメモリ部に、それぞれ、導電プラグとダミー導電膜とを同時に形成することにより、ロジック部において、導電プラグの形成領域の上面におけるエロージョンの発生を抑制し、メモリ部とロジック部とで絶縁層の上面の段差を低減することができる。このため、絶縁層の上層の形成不良を抑制し、製造安定性を向上させることができる。
【００１８】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【００１９】
たとえば、本発明において、前記メモリ部がＤＲＡＭセルを含んで構成されてもよい。こうすることにより、容量素子の構成を簡素化することができるので、メモリ部の設計の自由度をより一層向上させることができる。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、メモリ部とロジック部とを含む半導体装置において、容量素子よりも上部の領域において、導電プラグの終端面における段差の発生を抑制する技術が実現される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。また、図２は、図１に示した半導体装置１００の構成を示す平面図である。
図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）にメモリ部１０４とロジック部１０２とが混載された半導体装置である。ロジック部１０２は、メモリ部１０４の周辺回路を含んでいてもよい。
半導体装置１００は、メモリ部１０４からロジック部１０２にわたってシリコン基板１０１上に設けられた絶縁層（層間絶縁膜１０３、層間絶縁膜１１９）と、ロジック部１０２において層間絶縁膜１０３および層間絶縁膜１１９に埋設された複数の導電プラグ（第二配線接続プラグ１０９）と、メモリ部１０４において層間絶縁膜１０３中に埋設された容量素子１１５と、メモリ部１０４の容量素子１１５が設けられた領域よりも上部の領域において層間絶縁膜１０３および層間絶縁膜１１９中に埋設されるとともに、容量素子１１５と絶縁されたダミー導電膜（ダミープラグ１２１）と、を含む。
ダミープラグ１２１は、層間絶縁膜１０３から層間絶縁膜１１９にわたって設けられ、層間絶縁膜１１９を貫通し、その上面で終端している。ダミープラグ１２１は、層間絶縁膜１１９の上面の高さを調節する膜である。具体的には、ダミープラグ１２１は、ロジック部１０２とメモリ部１０４との間の層間絶縁膜１１９の高低差を調整する。ダミープラグ１２１は、層間絶縁膜１１９の上面に段差が生じることを抑制し、当該上面をメモリ部１０４からロジック部１０２にわたって平坦化する機能を有する。
複数の第二配線接続プラグ１０９およびダミープラグ１２１は、層間絶縁膜１１９の上面で終端する。さらに、ダミープラグ１２１と第二配線接続プラグ１０９とが同一材料により構成されるとともに、ダミープラグ１２１の上面と第二配線接続プラグ１０９の上面とが略同一水準にて終端する。つまり、複数の第二配線接続プラグとダミープラグ１２１とは、同層に設けられ、これらの上面が略同一水準に位置する。
ここで、第二配線接続プラグ１０９の上面とダミープラグ１２１の上面とが略同一水準に位置するとは、第一配線層１２３形成時の露光マージン不足や、第一配線１２５および第一配線１２７となる導電膜のＣＭＰにおける残存物の発生といった形成不良が抑制できる程度にメモリ部１０４とロジック部１０２との間の段差が小さい構成をいう。
容量素子１１５はＤＲＡＭセルである。容量素子１１５とダミープラグ１２１との間に絶縁膜（ＳｉＮ膜１１７）が設けられている。ダミープラグ１２１は、メモリ部１０４において、容量素子１１５の形成領域の上部の領域にＳｉＮ膜１１７を介して設けられている。ＳｉＮ膜１１７は、ダミープラグ１２１形成時のエッチングストッパとして機能する。
容量素子１１５は、下部電極１３５と、上部電極１３９と、下部電極１３５と上部電極１３９との間に設けられた容量膜１３７と、を含む。
メモリ部１０４は、ビット線１１３をさらに含み、容量素子１１５がビット線１１３の上部に設けられている。
また、ロジック部１０２は、第二配線接続プラグ１０９の上面に接して設けられた配線（第一配線１２５）をさらに含み、ダミープラグ１２１の材料と、第一配線１２５の材料とが異なる。具体的には、ダミープラグ１２１および第二配線接続プラグ１０９が、タングステン含有金属を含み、第一配線１２５が銅含有金属を含む。
【００２３】
以下、半導体装置１００の構成をさらに詳細に説明する。
半導体装置１００は、シリコン基板１０１、層間絶縁膜１０３、層間絶縁膜１１９および第一配線層１２３がこの順に積層された構成である。半導体装置１００は、ロジック部１０２およびメモリ部１０４を有し、層間絶縁膜１０３、層間絶縁膜１１９および第一配線層１２３はロジック部１０２からメモリ部１０４にわたって形成されている。各層を構成する層間絶縁膜の材料は同じであっても異なっていてもよい。
【００２４】
ロジック部１０２およびメモリ部１０４において、シリコン基板１０１にそれぞれトランジスタ（不図示）が設けられている。ロジック部１０２およびメモリ部１０４に設けられたトランジスタは、それぞれ、シリコン基板１０１の上部に設けられた第一ゲート電極１０５および第二ゲート電極１１１を含む。
【００２５】
また、ロジック部１０２およびメモリ部１０４において、第一配線層１２３中にはそれぞれ第一配線１２５および第一配線１２７が埋設されている。
【００２６】
ロジック部１０２には、複数の配線接続プラグと第一配線層１２３とが設けられている。
各配線接続プラグは、トランジスタの拡散層（不図示）と第一配線１２５とを接続する。図１の例では、配線接続プラグは、第一配線接続プラグ１０７および第二配線接続プラグ１０９から構成される。第一配線接続プラグ１０７は、トランジスタの拡散層（不図示）に接して設けられ、層間絶縁膜１０３中に埋設されている。第二配線接続プラグ１０９は層間絶縁膜１０３から層間絶縁膜１１９にわたって設けられ、第一配線接続プラグ１０７の上面および第一配線１２５の下面に接している。
【００２７】
メモリ部１０４は、トランジスタ（不図示）、容量接続プラグ１２９、容量素子１１５、ＳｉＮ膜１１７、ダミープラグ１２１および第一配線１２７を含む。
容量素子１１５は、層間絶縁膜１０３中に埋設されている。各容量素子１１５は、下部電極１３５、容量膜１３７および上部電極１３９がこの順に積層された構成である。本実施形態および本明細書の以降の実施形態においては、メモリ部１０４に複数の容量素子１１５が設けられ、上部電極１３９が、複数の容量素子１１５に共通する導電膜となっている。容量素子１１５の下部電極１３５の下面は、第二配線接続プラグ１０９の下面と同一水準に位置する。
【００２８】
ＳｉＮ膜１１７は、上部電極１３９の上面に接して設けられて、上部電極１３９を被覆する。メモリ部１０４に設けられたトランジスタの拡散層（不図示）と容量素子１１５の下部電極１３５とは、容量接続プラグ１２９により接続されている。容量接続プラグ１２９は、第一配線接続プラグ１０７と同層に設けられており、これらは同一水準に形成された導電プラグである。
【００２９】
ダミープラグ１２１は、ロジック部１０２において第二配線接続プラグ１０９が密に配置された場合にも、ロジック部１０２において層間絶縁膜１１９の上面にエロージョンが生じることを抑制し、層間絶縁膜１１９上面の段差を低減する機能を有する。こうした機能を発揮させるためには、容量素子１１５の上部に、層間絶縁膜１１９の上面で終端するダミープラグ１２１を少なくとも一つ設ければよい。ダミープラグ１２１を少なくとも一つ設けることにより、層間絶縁膜１１９の上面におけるロジック部１０２とメモリ部１０４とのデータ率差を小さくすることができる。
【００３０】
さらに、層間絶縁膜１１９の上面におけるロジック部１０２とメモリ部１０４とのデータ率差をより一層小さくする観点では、層間絶縁膜１１９の上面におけるロジック部１０２のデータ率を予め算出し、算出されたデータ率に近づけるように、メモリ部１０４にダミープラグ１２１を配置することが好ましく、さらに、これらのデータ率を略等しくすることが好ましい。つまり、メモリ部１０４におけるダミープラグ１２１の占有面積を、ロジック部１０２における第二配線接続プラグ１０９の専有面積と略等しい構成とするとよい。たとえば、ロジック部１０２において、層間絶縁膜１１９の上面のデータ率が５％である場合、メモリ部１０４における層間絶縁膜１１９の上面のデータ率が５±２％となるように、ダミープラグ１２１を設けることができる。また、メモリ部１０４におけるダミープラグ１２１のデータ率を１％以上１０％以下とする。
【００３１】
また、ダミープラグ１２１は、層間絶縁膜１１９上面のエロージョンの抑制効果を奏することができればその平面形状や平面配置に特に制限はなく、たとえば、ホール形状、矩形状、ライン状等とすることができる。さらに具体的には、図３（ａ）〜図３（ｃ）に示した平面形状および平面配置とすることができる。図３（ａ）および図３（ｂ）は、複数の円柱状のダミープラグ１２１を設ける例である。図３（ａ）は、正方格子状にダミープラグ１２１を配置した例である。図３（ｂ）は、千鳥格子状にダミープラグ１２１を配置した例である。ダミープラグ１２１を円柱状とすることにより、第二配線接続プラグ１０９との同一工程においてさらに容易にダミープラグ１２１を形成することができる。また、図３（ｃ）は、複数のストライプ状のダミープラグ１２１を互いに平行に配置した例である。図３（ｃ）の配置により、メモリ部１０４のデータ率をさらに確実に高めることができるため、ロジック部１０２のデータ率が高い場合にも、層間絶縁膜１１９上面で段差が生じることを抑制できる。
【００３２】
また、断面図におけるダミープラグ１２１の径（幅）は、たとえば、第二配線接続プラグ１０９の径と略等しいか、第二配線接続プラグ１０９の径よりも大きい構成とする。図１に示した場合のように、ダミープラグ１２１の径（幅）を第二配線接続プラグ１０９の径よりも大きくすることにより、必要最低限の数のダミープラグ１２１を用いて層間絶縁膜１１９上面の段差を効果的に抑制することができる。ダミープラグ１２１の数を減らすことにより、ダミープラグ１２１の上層の構造の自由度を増すことができる。また、フォトリソグラフィー工程におけるパターン形成不良を防ぐことができる。
【００３３】
また、図１においては、複数のダミープラグ１２１がいずれも第一配線１２７の直下に接して設けられている場合を示したが、ダミープラグ１２１を介して第一配線１２７が短絡しない構成であれば、第一配線１２７とダミープラグ１２１との位置関係は図１に示した構成には限られない。また、第一配線１２７と第一配線１２７との間にダミープラグ１２１が配置され、第一配線１２７、ダミープラグ１２１および上部電極１３９が互いに絶縁された構成とすることもできる。
【００３４】
次に、半導体装置１００の製造方法を説明する。これは、メモリ部１０４とロジック部１０２とを含む半導体装置の製造方法であって、以下の工程を含む。
（ｉ）シリコン基板１０１の素子形成面の上部に容量素子１１５を形成する工程、
（ｉｉ）容量素子１１５を形成する工程の後、シリコン基板１０１の上部に、メモリ部１０４の形成領域からロジック部１０２の形成領域にわたるとともに、容量素子１１５の上面を被覆する層間絶縁膜１０３および層間絶縁膜１１９を形成する工程、および
（ｉｉｉ）これらの絶縁層を形成する工程の後、ロジック部１０２の所定の領域とメモリ部１０４の所定の領域とにおいて層間絶縁膜１０３および層間絶縁膜１１９を選択的に除去してロジック部１０２およびメモリ部１０４にそれぞれ第一凹部および第二凹部を形成し、第一凹部と第二凹部とを埋め込むように導電膜を形成し、第一凹部の外部および第二凹部の外部に形成された導電膜を除去することにより、ロジック部１０２とメモリ部１０４に、それぞれ、第二配線接続プラグ１０９とダミープラグ１２１とを同時に形成する工程、
を含む。
（ｉｉｉ）の第二配線接続プラグ１０９とダミープラグ１２１とを同時に形成する工程においては、第二凹部の底面を容量素子１１５の上面から離隔する。また、（ｉｉ）の第二配線接続プラグ１０９とダミープラグ１２１とを同時に形成する工程は、ＳｉＮ膜１１７の上面に接してダミープラグ１２１を形成する工程を含む。
半導体装置１００の製造方法は、さらに、
（ｉｖ）第二配線接続プラグ１０９とダミープラグ１２１とを同時に形成する工程の前に、メモリ部１０４において、容量素子１１５の上部にＳｉＮ膜１１７を形成する工程、および
（ｖ）ロジック部１０２において第二配線接続プラグ１０９に接続される第一配線１２５を形成するとともに、メモリ部１０４において第一配線１２７を形成する工程、
をさらに含む。半導体装置１００の場合、（ｖ）の工程でメモリ部１０４に、ダミーコンタクトプラグ１２１に接続される第一配線１２７を形成する。
【００３５】
図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）および図６は、半導体装置１００の製造工程を示す断面図である。以下、これらの図面を参照して半導体装置１００の製造工程をさらに具体的に説明する。
まず、図４（ａ）に示したように、シリコン基板１０１の所定の領域に拡散層（不図示）、第一ゲート電極１０５および第二ゲート電極１１１等を形成し、ロジック部１０２のトランジスタ（不図示）およびメモリ部１０４のメモリ素子（ＤＲＡＭ）を構成するトランジスタを形成する。第一ゲート電極１０５および第二ゲート電極１１１の材料は、たとえば多結晶シリコンとする。次に、シリコン基板１０１の上面全面に層間絶縁膜１５１および層間絶縁膜１５３をこの順に形成する。層間絶縁膜１５３の所定の領域を選択的に除去して溝状の凹部を形成する。溝状の凹部を埋め込むように、ビット線１１３形成用の導電膜としてたとえばＴｉＮ膜等のバリアメタル膜とＷ膜とを順次成膜し、凹部の外部に形成された導電膜を除去することにより、層間絶縁膜１５３中に埋設されたビット線１１３を形成する。ビット線１１３は、層間絶縁膜１５１上にＴｉＮとＷをスパッタし、周知のフォトリソグラフィーとドライエッチングにより形成してもよい。
【００３６】
そして、層間絶縁膜１５３上に接して層間絶縁膜１５５を成膜し、ロジック部１０２およびメモリ部１０４の所定の領域に、層間絶縁膜１５５、層間絶縁膜１５３および層間絶縁膜１５１を貫通する柱状の凹部を形成する。凹部の底部からは、ロジック部１０２およびメモリ部１０４に形成されたトランジスタの拡散層がそれぞれ露出する。柱状の凹部を埋め込むように第一配線接続プラグ１０７および容量接続プラグ１２９の形成用の導電膜として、バリアメタル膜およびＷ膜を順次成膜し、凹部の外部に形成された導電膜を除去することにより、同一材料からなる複数の第一配線接続プラグ１０７と複数の容量接続プラグ１２９とを同一水準に同時に形成し、これらを同層に形成する。
【００３７】
つづいて、層間絶縁膜１５５の上面全面に層間絶縁膜１５７を成膜し、各容量接続プラグ１２９の上部の領域を選択的に除去して柱状の凹部を形成し、層間絶縁膜１５７の上面全面に、下部電極１３５を構成する導電膜としてたとえばＴｉＮ膜を形成する。そして、層間絶縁膜１５７の上面全面にレジスト膜（不図示）を形成し、パターニングする。このとき、凹部の内部の領域にレジスト膜を選択的に残存させるように露光条件を設定する。そして、レジスト膜をマスクとするＴｉＮ膜の全面エッチバックにより、凹部の内壁以外の領域に形成されたＴｉＮ膜を除去し、各容量素子１１５を構成する複数の下部電極１３５を得る（図４（ｂ））。
【００３８】
次いで、層間絶縁膜１５７の上面全面に、容量膜１３７をなす絶縁膜と、上部電極１３９をなすＴｉＮ膜およびＷ膜とを順次形成する（図４（ｃ））。容量膜１３７は、下部電極１３５の露出面を覆い、凹部の一部を埋めるように形成される。容量膜１３７の材料として、たとえば、ＳｉＮが用いられる。また、ＨｆＯ2、ＺｒＯ2等の高誘電率膜（ｈｉｇｈ−ｋ膜）の材料を用いてもよい。容量膜１３７は、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜される。また、容量膜１３７の膜厚は、容量素子１１５の容量に応じて適宜設定することができるが、たとえば１ｎｍ以上１００ｎｍ以下とすることができる。さらに、上部電極１３９の上面全面に、プラズマＣＶＤ法によりＳｉＮ膜１１７を成膜した後、容量素子１１５の形成領域以外の領域に形成されているＳｉＮ膜１１７、上部電極１３９および下部電極１３５を選択的に除去し、上部電極１３９を共通にする複数のシリンダ型の容量素子１１５を得る（図５（ａ））。容量素子１１５において、上部電極１３９は、凹部に充填されるとともに、複数の容量素子１１５について連続一体に形成されている。
【００３９】
そして、層間絶縁膜１５７の上面全面に層間絶縁膜１５９をなすＳｉＯ2膜を形成する。このとき、メモリ部１０４にのみ容量素子１１５およびＳｉＮ膜１１７が設けられているため、メモリ部１０４とロジック部１０２との間に段差１３１が生じる（図５（ｂ））。この段差１３１は、層間絶縁膜１５９のＣＭＰ（化学機械研磨）により、上層の形成に影響しない程度の高さに低減することができる（図５（ｃ））。なお、層間絶縁膜１５１、層間絶縁膜１５３、層間絶縁膜１５５、層間絶縁膜１５７および層間絶縁膜１５９の積層体が、図１における層間絶縁膜１０３に対応する。層間絶縁膜１０３を構成する各絶縁膜の材料は、たとえばＳｉＯ2とすることができる。また、各層間絶縁膜として、低誘電率層間絶縁膜を形成してもよい。具体的には、ラダー構造を有するＳｉＯ2膜を塗布法により成膜することができる。または、ＳｉＯＣ膜をプラズマＣＶＤ法により成膜し、低誘電率層間絶縁膜の上面にＳｉＯ2膜を成膜して、積層膜を形成してもよい。
【００４０】
その後、層間絶縁膜１５９の上面全面に、層間絶縁膜１１９をなすＳｉＯ2膜を形成する（図５（ｃ））。そして、ロジック部１０２およびメモリ部１０４の所定の領域を選択的に除去し、柱状の凹部を形成する。このとき、ロジック部１０２においては、層間絶縁膜１１９、層間絶縁膜１５９および層間絶縁膜１５７を貫通する凹部が形成される。この凹部の底面から、第一配線接続プラグ１０７が露出する。一方、メモリ部１０４には、ＳｉＮ膜１１７が形成されているため、凹部はＳｉＮ膜１１７の上面で終端する。そして、層間絶縁膜１１９の上面全面に、第二配線接続プラグ１０９およびダミープラグ１２１をなす導電膜として、バリアメタル膜およびＷ膜を順次形成し、凹部の外部に形成された導電膜をＣＭＰにより除去する。
【００４１】
ここで、本実施形態では、メモリ部１０４にも凹部が設けられているため、層間絶縁膜１１９の上面におけるロジック部１０２とメモリ部１０４とのデータ率差が小さい。このため、上記ＣＭＰにおいて、ロジック部１０２とメモリ部１０４に段差が生じることを抑制できる。よって、層間絶縁膜１１９の上面の平坦性を充分に確保し、上面が略同一水準に位置する複数の第二配線接続プラグ１０９と複数のダミープラグ１２１とが同一工程により同時に形成される（図６）。
【００４２】
そして、層間絶縁膜１１９の上面全面に第一配線層１２３を形成し、第一配線層１２３中の所定の領域に、第二配線接続プラグ１０９に接続される第一配線１２５およびダミープラグ１２１に接続される第一配線１２７を同時に形成する。以上の手順により、図１に示した半導体装置１００が得られる。
【００４３】
次に、本実施形態の作用効果を説明する。
半導体装置１００においては、容量素子１１５の上部にダミープラグ１２１が設けられている。そして、ダミープラグ１２１および複数の第二配線接続プラグ１０９は、層間絶縁膜１１９の上面で終端する。さらに、ダミープラグ１２１と第二配線接続プラグ１０９とが同一材料により構成されるとともに、ダミープラグ１２１の上面と第二配線接続プラグ１０９の上面とが略同一水準にて終端する。このようにメモリ部１０４にも層間絶縁膜１１９の上面で終端するダミープラグ１２１を設けることにより、ロジック部１０２およびメモリ部１０４における層間絶縁膜１１９の上面のデータ率の差を小さくすることができる。
【００４４】
よって、第二配線接続プラグ１０９が狭ピッチ化された場合にも、第二配線接続プラグ１０９の形成時のＣＭＰ工程で、ロジック部１０２において層間絶縁膜１１９の上面においてエロージョンが発生することを抑制できる。このため、半導体基板１０１と第一配線層１２３との間に設けられた層間絶縁膜１１９の上面に段差が生じることを抑制できる。本発明者の検討によれば、第二配線接続プラグ１０９の間隔がたとえば９０ｎｍ以下の構成では、層間絶縁膜１１９の上面におけるエロージョンの影響が顕著となるが、このような構成の場合にも、ダミープラグ１２１を設けることにより、層間絶縁膜１１９上面における段差の発生を効果的に抑制することができる。このため、たとえば、第一配線露光時の露光マージンを向上させたり、第一配線１２５および第一配線１２７を構成するＣｕ膜の研磨残りを防止したりすることができる。よって、層間絶縁膜１１９の上層に形成される第一配線層１２３中の配線の形成時に不具合が生じることを抑制し、製造歩留まりを向上させることができる。
【００４５】
また、ビット線１１３の上部に容量素子１１５が配置されたＣＯＢ型の混載ＤＲＡＭデバイスにおいては、容量素子１１５の上部までビットコンタクトプラグが延びる構成となっていないため、特に、容量素子１１５上部の領域におけるデータ率差が大きくなる。本実施形態によれば、ＣＯＢ構造を採用する場合にも、ダミープラグ１２１を設けることにより、層間絶縁膜１１９上面の段差を低減することができる。このため、たとえば、第一配線露光時の露光マージンを向上させたり、第一配線１２５および第一配線１２７を構成するＣｕ膜の研磨残りを防止したりすることができる。よって、ＣＯＢ型の混載ＤＲＡＭデバイスにおいても、第一配線層１２３の形成時に生じる不具合を抑制し、製造歩留まりを向上させることができる。
【００４６】
以下、ダミープラグ１２１を有しない半導体装置と本実施形態の半導体装置１００とを比較してさらに説明する。
図１５は、ダミープラグ１２１を有しない半導体装置の構成を示す断面図である。また、図１６（ａ）〜図１６（ｃ）は、図１５に示した半導体装置２００の製造工程を示す断面図である。
【００４７】
半導体装置２００では、図１に示した半導体装置１００において、ダミープラグ１２１、ＳｉＮ膜１１７および層間絶縁膜１１９を有しない構成となっている。また、第一配線接続プラグ２０７と第一配線２２５とを接続する第二配線接続プラグ２３３が層間絶縁膜２０３の上面で終端しており、層間絶縁膜２０３のロジック部２０２とメモリ部２０４との間で、層間絶縁膜２０３の上面に段差が生じている。このため、第一配線層２２３に段差が生じている。
【００４８】
半導体装置２００は、以下の手順により製造される。
まず、図１６（ａ）に示したように、シリコン基板２０１の所定の領域に拡散層（不図示）、第一ゲート電極２０５および第二ゲート電極２１１等を形成し、ロジック部２０２のトランジスタ（不図示）およびメモリ部２０４のメモリ素子（ＤＲＡＭ）を構成するトランジスタを形成する。次に、シリコン基板２０１の上面全面に層間絶縁膜２５１および層間絶縁膜２５３をこの順に形成する。層間絶縁膜２５３の所定の領域を選択的に除去して溝状の凹部を形成する。溝状の凹部を埋め込むように、ビット線２１３形成用の導電膜としてたとえばバリアメタル膜およびＷ膜を順次成膜し、凹部の外部に形成された導電膜を除去することにより、層間絶縁膜２５３中に埋設されたビット線２１３を形成する。ビット線２１３は、層間絶縁膜２５１上にＴｉＮとＷをスパッタし、周知のフォトリソグラフィーとドライエッチングにより形成してもよい。
【００４９】
そして、層間絶縁膜２５３上に接して層間絶縁膜２５５を成膜し、ロジック部２０２およびメモリ部２０４の所定の領域に、層間絶縁膜２５５、層間絶縁膜２５３および層間絶縁膜２５１を貫通する柱状の凹部を形成する。凹部の底部からは、ロジック部２０２およびメモリ部２０４に形成されたトランジスタの拡散層がそれぞれ露出する。柱状の凹部を埋め込むように第一配線接続プラグ２０７および容量接続プラグ２２９の形成用の導電膜として、バリアメタル膜およびＷ膜を順次成膜し、凹部の外部に形成された導電膜を除去することにより、同一材料からなる複数の第一配線接続プラグ２０７と複数の容量接続プラグ２２９とを同一水準に同時に形成する。
【００５０】
つづいて、層間絶縁膜２５５の上面全面に層間絶縁膜２５７を成膜し、各容量接続プラグ２２９の上部の領域を選択的に除去し柱状の凹部を形成し、層間絶縁膜２５７の上面全面に、下部電極２３５を構成する導電膜としてたとえばＴｉＮ膜を形成する。そして、層間絶縁膜２５７の上面全面にレジスト膜（不図示）を形成し、レジスト膜をパターニングする。このとき、所定の条件で露光することにより、凹部の内部の領域にレジスト膜を選択的に残存させる。そして、レジスト膜をマスクとするＴｉＮ膜の全面エッチバックにより、凹部の内壁以外の領域に形成されたＴｉＮ膜を除去し、各容量素子２１５を構成する複数の下部電極２３５を得る。
【００５１】
次いで、層間絶縁膜２５７の上面全面に、容量膜２３７をなす絶縁膜と、上部電極２３９をなすＴｉＮ膜およびＷ膜とを順次形成する。容量膜２３７は、下部電極２３５の露出面を覆い、凹部の一部を埋めるように形成される。容量素子２１５の形成領域以外の領域に形成されている上部電極２３９および下部電極２３５を選択的に除去し、上部電極２３９を共通にする複数のシリンダ型の容量素子２１５を得る（図１６（ａ））。容量素子２１５において、上部電極２３９は、凹部に充填されるとともに、複数の容量素子２１５について連続一体に形成されている。
【００５２】
そして、層間絶縁膜２５７の上面全面に層間絶縁膜２５９をなすＳｉＯ2膜を形成する。このとき、メモリ部２０４にのみ容量素子２１５が設けられているため、メモリ部２０４とロジック部２０２との間に段差２３１が生じるが、この段差２３１は、層間絶縁膜２５９のＣＭＰ（化学機械研磨）により、上層の形成に影響しない程度の高さに低減することができる（図１６（ｂ））。なお、層間絶縁膜２５１、層間絶縁膜２５３、層間絶縁膜２５５、層間絶縁膜２５７および層間絶縁膜２５９の積層体が、図１５における層間絶縁膜２０３に対応する。
【００５３】
さらに、ロジック部２０２の所定の領域を選択的に除去し、層間絶縁膜２５９および層間絶縁膜２５７を貫通する柱状の凹部を形成する。この凹部の底面から、第一配線接続プラグ２０７が露出する。そして、層間絶縁膜２５９の上面全面に、第二配線接続プラグ２３３をなす導電膜として、バリアメタル膜およびＷ膜を順次形成し、凹部の外部に形成された導電膜をＣＭＰにより除去する。このＣＭＰにおいて、第二配線接続プラグ２３３の狭ピッチ化によるエロージョンが生じ、層間絶縁膜２５９の上面におけるロジック部２０２とメモリ部２０４との段差２３１の高低差が顕著になる図１６（ｃ））。
【００５４】
その後、層間絶縁膜２５９の上面全面に第一配線層２２３を形成し、第一配線層２２３中の所定の領域に、第二配線接続プラグ２３３に接続される第一配線２２５および第一配線２２７を同時に形成する。以上の手順により、図１６に示した半導体装置２００が得られる。この手順の場合、層間絶縁膜２５９の上面に形成される段差２３１の影響が無視できず、第一配線層２２３中の配線の形成不良が生じることがある。たとえば、第一配線層２２３中の配線の露光マージン不足や、第一配線をなすＣｕ膜のＣＭＰ研磨の制御におけるＣｕ残りが生じる場合があった。
【００５５】
これに対し、半導体装置１００においては、容量素子１１５の上部にダミープラグ１２１を設け、ロジック部１０２とメモリ部１０４における層間絶縁膜１１９の上面のデータ率をそろえることにより、第二配線接続プラグ１０９の狭ピッチ化によりメモリ部１０４における層間絶縁膜１１９の上面にエロージョンが生じる場合にも、ロジック部１０２とメモリ部１０４における層間絶縁膜１１９の上面の段差を抑制することができる。
【００５６】
なお、半導体装置１００および以降の実施形態においては、容量素子１１５の形成後、層間絶縁膜１５７の上面に層間絶縁膜１５９を設け、その上に層間絶縁膜１１９を形成する場合を例に説明したが（図５（ｂ））、層間絶縁膜１１９および層間絶縁膜１５９のうち、いずれか一方の形成を省略してもよい。たとえば、層間絶縁膜１５９を設けない場合、容量素子１１５の形成後、層間絶縁膜１５７の上面に層間絶縁膜１１９を形成する。このとき、層間絶縁膜１１９のＣＭＰにより、上層の形成不良を生じない程度に層間絶縁膜１１９の上面を平坦化する。そして、図６を参照して前述した方法を用いて第二配線接続プラグ１０９およびダミープラグ１２１を同時に形成することができる。この場合にも、層間絶縁膜１１９の上面に段差が生じることを抑制できる。
【００５７】
また、容量素子１１５の上部にダミープラグ１２１を配置する場合、上部電極１３９とダミープラグ１２１とが直接接触すると、これらが導通して短絡したり、容量素子１１５と第一配線１２５との寄生容量が増加したりするという新たな課題が生じる可能性がある。
【００５８】
そこで、本実施形態においては、上部電極１３９の上面をＳｉＮ膜１１７からなるハードマスクで被覆することにより、上部電極１３９とダミープラグ１２１とを確実に絶縁する。また、上部電極１３９の被覆膜の材料をＳｉＮとし、層間絶縁膜１０３（層間絶縁膜１５７）の材料をＳｉＯ2とすることにより、上部電極１３９の被覆膜をダミープラグ１２１形成時にエッチングストッパとして用いることができるため、ダミープラグ１２１と上部電極１３９との導通をさらに確実に抑制できる。
【００５９】
なお、本実施形態において、上部電極１３９と第一配線１２７とを接続する導電プラグの配置は、以下のようにすることができる。図７は、半導体装置１００の構成の別の例を示す断面図である。
【００６０】
図１においては、上部電極１３９の上面全面にＳｉＮ膜１１７を設ける構成を例示したが、図７に示したように、メモリ部１０４の端部近傍において、上部電極１３９がＳｉＮ膜１１７に被覆されていない露出部を設け、当該露出部に、第一配線１２７と上部電極１３９とを接続する導電性の上部電極接続プラグ１４１を設けてもよい。上部電極接続プラグ１４１は、上部電極１３９の上面から側面にわたって上部電極１３９に接している。このようにすれば、上部電極１３９と上層とを確実に接続することができる。また、容量素子１１５形成領域の周縁近傍に選択的に上部電極接続プラグ１４１を配置することができるため、メモリ部１０４内部における容量素子１１５の集積度を充分に確保することができる。
【００６１】
図８（ａ）および図８（ｂ）は、上部電極接続プラグ１４１の平面配置の例を示す平面図である。図８（ａ）は、メモリ部１０４および上部電極１３９の形成領域の平面形状が矩形であって、その四隅に上部電極接続プラグ１４１を配置した構成である。また、図８（ｂ）は、上部電極１３９形成領域の周縁近傍に所定の間隔で上部電極接続プラグ１４１を配置した構成である。図８（ｂ）に示した構成とすることにより、複数の容量素子１１５と第一配線１２７とをさらに確実に接続することができる。
【００６２】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００６３】
（第二の実施形態）
図９は、本実施形態の半導体装置の構成を示す断面図である。半導体装置１１０は、図１に示した半導体装置１００のＳｉＮ膜１１７に代えて、容量素子１１５から離隔して設けられたＳｉＮ膜１１８を含む。
また、半導体装置１１０は、ＳｉＮ膜１１７と離隔して設けられるとともに、下面において上部電極１３９と接続する導電性の上部電極接続プラグ１４３（図１２）をさらに含む。
【００６４】
半導体装置１１０は、以下の手順で製造される。図１０（ａ）〜図１０（ｃ）および図１１は、半導体装置１１０の製造工程を示す断面図である。
まず、図４（ａ）〜図４（ｃ）を参照して前述した手順を用いて、上部電極１３９の形成までを行う（図４（ｃ））。そして、容量素子１１５の形成領域以外の領域に形成された上部電極１３９および容量膜１３７を選択的に除去して、上部電極１３９を共通の部材とする複数の容量素子１１５を形成する。そして、層間絶縁膜１５７の上面全面に層間絶縁膜１５９を形成する（図１０（ａ））。このとき、メモリ部１０４にのみ容量素子１１５が設けられているため、メモリ部１０４とロジック部１０２との間に段差１３１が生じる。この段差１３１は、層間絶縁膜１５９のＣＭＰ（化学機械研磨）により、上層の形成に影響しない程度の高さに低減することができる（図１０（ｂ））。
【００６５】
次に、メモリ部１０４の所定の領域以外において、層間絶縁膜１５９の上面全面にＳｉＮ膜１１８を形成する（図１０（ｂ））。そして、層間絶縁膜１５９の上面全面に層間絶縁膜１１９を形成する（図１０（ｃ））。そして、ロジック部１０２およびメモリ部１０４の所定の領域を選択的に除去し、柱状の凹部を形成する。このとき、ロジック部１０２においては、層間絶縁膜１１９、層間絶縁膜１５９および層間絶縁膜１５７を貫通する凹部が形成される。この凹部の底面から、第一配線接続プラグ１０７が露出する。一方、メモリ部１０４には、ＳｉＮ膜１１８が形成されているため、凹部はＳｉＮ膜１１８の上面で終端する。
【００６６】
続いて、層間絶縁膜１１９の上面全面に、第二配線接続プラグ１０９およびダミープラグ１２１をなす導電膜として、バリアメタル膜およびＷ膜を順次形成し、凹部の外部に形成された導電膜をＣＭＰにより除去する。このＣＭＰにおいて、メモリ部１０４にも凹部が設けられているため、層間絶縁膜１１９の上面におけるロジック部１０２とメモリ部１０４とのデータ率差が小さい。このため、ＣＭＰ後の層間絶縁膜１１９の上面の平坦性が充分に確保され、ロジック部１０２とメモリ部１０４に段差が生じることが抑制される。これにより、上面が略同一水準に位置する複数の第二配線接続プラグ１０９と複数のダミープラグ１２１とが同一工程により同時に形成される（図１１）。
【００６７】
そして、層間絶縁膜１１９の上面全面に第一配線層１２３を形成し、第一配線層１２３中の所定の領域に、第二配線接続プラグ１０９に接続される第一配線１２５およびダミープラグ１２１に接続される第一配線１２７を同時に形成する。以上の手順により、図９に示した半導体装置１１０が得られる。
【００６８】
本実施形態によれば、第一の実施形態の効果に加えて、さらに以下の効果が得られる。すなわち、エッチングストッパとして機能するＳｉＮ膜１１８を、上部電極１３９から離隔して設けることにより、層間絶縁膜１１９と上部電極１３９との間に生じる寄生容量をより一層確実に低減することができる。また、以下に述べるように、上部電極１３９と第一配線１２７とを接続する上部電極接続プラグ（図１２）の製造プロセスを簡素化するとともに、上部電極接続プラグの配置の自由度を高めることができる。
【００６９】
図１２は、半導体装置１１０の構成の別の例を示す断面図である。
図１２においては、上部電極１３９のロジック部側端部よりもメモリ部１０４の内側でＳｉＮ膜１１８が終端している。そして、ＳｉＮ膜１１８の形成領域において、第一配線１２７と上部電極１３９とを接続する導電性の上部電極接続プラグ１４３が設けられる。図１２の構成によれば、上部電極接続プラグ１４３の下面全面が上部電極１３９の上面に接しているため、図７に示した構成に比べて、上部電極接続プラグ１４３形成時の凹部のオーバーエッチングを抑制することができる。このため、上部電極接続プラグ１４３の製造安定性にさらに優れた構成とすることができる。また、上部電極接続プラグ１４３と上部電極１３９との接続安定性もさらに向上させることができる。
【００７０】
また、上部電極接続プラグ１４３の平面配置は、たとえば、上部電極接続プラグ１４１について図８（ａ）および図８（ｂ）を参照して前述した態様とすることができる。また、図１３に示す構成とすることもできる。図１３は、上部電極接続プラグ１４１の平面配置の例を示す平面図である。図１３においては、矩形のメモリ部形成領域の四隅が耳状に張り出した張出部１４５が設けられており、張出部１４５に上部電極接続プラグ１４３が配置されている。このような構成とすることにより、矩形の領域における容量素子１１５の集積度をさらに向上させることができる。
【００７１】
なお、以上の実施形態で参照した図１および図９においては、容量素子１１５とビット線１１３との高さ方向の位置関係を示すため、これらを同一断面内に模式的に示したが、メモリ部１０４における各部材の平面配置は、図１４に示すようにすることもできる。図１４は、メモリ部１０４の平面配置を示す図である。図１４に示した平面構造においては、隣接する二つのメモリ用トランジスタが、ビット線１１３に接続されるビット線接続プラグ１６３を共通に用いる構成となっている。
【００７２】
具体的には、シリコン基板１０１の素子形成面に、複数の拡散層１６１が互いに平行に配置されている。拡散層１６１は、ビット線１１３の延在方向および第二ゲート電極１１１の延在方向に平行でない方向に延在している。一つのフィールドの拡散層１６１は、一直線上に一列に配置された３つの導電プラグとして、容量接続プラグ１２９、ビット線接続プラグ１６３および容量接続プラグ１２９がこの順に配置されている。容量接続プラグ１２９は、拡散層１６１と容量素子１１５の下部電極（不図示）とを接続する。また、ビット線接続プラグ１６３は、拡散層１６１とビット線１１３とを接続する。
【００７３】
また、隣接する導電プラグ間に、２つの第二ゲート電極１１１（ワード線）が設けられている。第二ゲート電極１１１（ワード線）は、隣接する複数の拡散層１６１にわたって延在している。直線状に延在する複数の第二ゲート電極１１１（ワード線）が互いに平行に設けられている。また、直線状に延在する複数のビット線１１３が互いに平行に設けられている。第二ゲート電極１１１とビット線１１３とは互いに直交している。
【００７４】
図１４に示した平面配置を採用することにより、ビット線１１３の上部に容量素子１１５が設けられるＣＯＢ構造の場合にも、各部材を適切な間隔で配置するとともに、容量素子１１５の面内の集積度を充分に確保することができる。
【００７５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７６】
たとえば、以上においては、ロジック部１０２に層間絶縁膜１０３から層間絶縁膜１１９にわたる第二配線接続プラグ１０９を形成する場合を例に説明したが、第二配線接続プラグ１０９が複数の導電プラグから構成されていてもよい。この場合にも、層間絶縁膜１１９の上面にて終端する導電プラグをダミープラグ１２１と同時に形成することにより、層間絶縁膜１１９の上面におけるエロージョンを抑制することができる。また、第二配線接続プラグ１０９を複数の導電プラグから構成することにより、個々の導電プラグのアスペクト比を小さくすることができるため、導電プラグの製造安定性をさらに向上させることができる。
【００７７】
また、以上の実施形態において、容量膜１３７の材料として、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
【００７８】
また、バリアメタル膜としては、上述したＴｉＮ膜以外にも、たとえばＴｉ、Ｔａ等の高融点金属を含む膜を用いることができる。たとえば、Ｔｉ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、ＴａＮおよびＴａが積層したタンタル系バリアメタルとしてもよい。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００７９】
また、エッチングストッパ膜としては、上述したＳｉＮ膜１１７およびＳｉＮ膜１１８以外にも種々のものを用いることができる。たとえばＳｉＣＮまたはＳｉＯＮ等の窒素を含む材料を用いることができる。
【００８０】
また、メモリ部１０４の周辺領域にビット線１１３を延長してもよい。たとえば、ロジック部１０２の回路部材としてビット線１１３を用いてもよい。
【図面の簡単な説明】
【００８１】
【図１】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】図１の半導体装置の構成を示す平面図である。
【図３】本実施形態の半導体装置のダミープラグの平面配置を示す図である。
【図４】図１の半導体装置の製造工程を示す断面図である。
【図５】図１の半導体装置の製造工程を示す断面図である。
【図６】図１の半導体装置の製造工程を示す断面図である。
【図７】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図８】本実施形態の半導体装置の上部電極接続プラグの平面配置を示す図である。
【図９】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図１０】図１０の半導体装置の製造工程を示す断面図である。
【図１１】図１０の半導体装置の製造工程を示す断面図である。
【図１２】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図１３】本実施形態の半導体装置の上部電極接続プラグの平面配置を示す図である。
【図１４】本実施形態に係る半導体装置のメモリ部の構成を示す平面図である。
【図１５】半導体装置の構成を模式的に示す断面図である。
【図１６】図１５の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８２】
１００  半導体装置
１０１  シリコン基板
１０２  ロジック部
１０３  層間絶縁膜
１０４  メモリ部
１０５  第一ゲート電極
１０７  第一配線接続プラグ
１０９  第二配線接続プラグ
１１０  半導体装置
１１１  第二ゲート電極
１１３  ビット線
１１５  容量素子
１１７  ＳｉＮ膜
１１８  ＳｉＮ膜
１１９  層間絶縁膜
１２１  ダミープラグ
１２３  第一配線層
１２５  第一配線
１２７  第一配線
１２９  容量接続プラグ
１３１  段差
１３５  下部電極
１３７  容量膜
１３９  上部電極
１４１  上部電極接続プラグ
１４３  上部電極接続プラグ
１４５  張出部
１５１  層間絶縁膜
１５３  層間絶縁膜
１５５  層間絶縁膜
１５７  層間絶縁膜
１５９  層間絶縁膜
１６１  拡散層
１６３  ビット線接続プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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