(57)【要約】【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成する場合、Ｅ型ＨＥＭＴのゲート電極を形成する動作領域の半導体層を所定の深さまでエッチングし、異なるピンチオフ電圧を実現している。しかし、動作領域のエッチングは数ｎｍの精度を必要とするため、歩留りが悪い問題があった。【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第４ノンドープ層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第１および第２ゲート電極はＰｔ埋め込みゲート構造とし、Ｐｔの蒸着厚みとノンドープ層の厚みを最適化しそれぞれのＨＥＭＴのピンチオフ電圧値を得る。また、プラズマダメージを受けた第４ノンドープ層を除去し、埋め込み部の端部が表面において尖った形状になることを防止し、耐圧を向上させる。【選択図】    図３
2007027334.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、
前記基板上に積層され、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む半導体層と、
前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、
前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、
前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、
前記動作領域の前記第１ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第１ゲート電極と、
前記動作領域の前記第３ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第２ゲート電極と、
前記第２ゲート電極と該第２ゲート電極の周囲に露出する第３ノンドープ層を被覆する絶縁膜と、
を具備することを特徴とするスイッチ集積回路装置。
【請求項２】
前記第１ノンドープ層および前記第３ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項３】
前記２ノンドープ層および第４ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項４】
前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部を前記動作領域に埋め込むことを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項５】
前記第１ゲート電極および第２ゲート電極を構成するゲート金属層は、Ｐｔ／Ｍｏであることを特徴とする請求項４に記載のスイッチ集積回路装置。
【請求項６】
前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋型ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋型ＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項７】
前記第１ソース電極とその周囲に露出する前記キャップ層、及び前記第１ドレイン電極とその周囲に露出する前記キャップ層をそれぞれ被覆する他の絶縁膜を有することを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項８】
前記第２ゲート電極は前記第１ノンドープ層に達する深さに埋め込まれることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項９】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、
前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、
前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
前記動作領域の前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、
前記第１ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記動作領域の前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、
前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
を具備することを特徴とするスイッチ集積回路装置の製造方法。
【請求項１０】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、
前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、
前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
第１絶縁膜を形成し、前記動作領域の第１の領域の前記第１ノンドープ層を露出する工程と、
露出した前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、
前記第１ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記第１ゲート電極と、該第１ゲート電極の周囲に露出した前記第１ノンドープ層を被覆する第２絶縁膜を形成する工程と、
前記動作領域の第２の領域の前記第３ノンドープ層を露出する工程と、
露出した前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、
前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記第２ゲート電極と、該第２ゲート電極の周囲に露出した前記第３ノンドープ層を被覆する第３絶縁膜を形成する工程と、
前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
を具備することを特徴とするスイッチ集積回路装置の製造方法。
【請求項１１】
前記第２ゲート電極および前記第１ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部が前記動作領域に埋め込まれることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
【請求項１２】
前記第１ゲート電極および前記第２ゲート電極の前記Ｐｔはそれぞれ６０Å以下の膜厚に蒸着することを特徴とする請求項１１に記載のスイッチ集積回路装置の製造方法。
【請求項１３】
前記絶縁化層形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とする請求項１０に記載のスイッチ集積回路装置の製造方法。
【請求項１４】
前記第１ノンドープ層および前記第３ノンドープ層は、ノンドープＡｌＧａＡｓ層であることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
【請求項１５】
前記２ノンドープ層および前記第４ノンドープ層は、ノンドープＩｎＧａＰ層であることを特徴とする請求項９または請求項１０に記載のスイッチ集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ集積回路装置およびその製造方法に関わり、特に同一基板にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを集積化するスイッチ集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
【０００３】
ＨＥＭＴはＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下本明細書ではＤ型と称する）と、エンハンスメント型（以下本明細書ではＥ型と称する）があり、これらを１チップに集積化したものも知られている。
【０００４】
Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０には、それぞれ所望のピンチオフ電圧があるため、これらを同一基板に集積化する場合には、それぞれのピンチオフ電圧に応じてゲート電極底部の高さを制御し、空乏層の広がる領域を異ならせている。すなわち、半導体層のエッチング量を制御することでゲート電極底部の高さを制御し、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴがそれぞれの所定のピンチオフ電圧を得るように制御している（例えば、特許文献１参照。）。
【０００５】
図１９を参照し、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した従来のスイッチ集積回路装置の構造について説明する。
【０００６】
図の如くＨＥＭＴ基板は、半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２を積層し、バッファ層２３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層２３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層２３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層２３３の半導体層を積層したものである。電子供給層２３３とチャネル層２３５間には、スペーサ層２３４が配置され、キャップ層となるｎ＋型ＧａＡｓ層２３７を最上層に積層している。
【０００７】
キャップ層２３７をパターンニングしてソース領域２３７ｓおよびドレイン領域２３７ｄを設け、それぞれとコンタクトする第１ソース電極３１５、第１ドレイン電極３１６、第２ソース電極３３５、第２ドレイン電極３３６が形成される。
【０００８】
第１ゲート電極３２８および第２ゲート電極３２７は、それぞれ異なる深さにおいて障壁層２３６とショットキー接合を形成する。すなわち、Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０のピンチオフ電圧に応じて、Ｄ型ＨＥＭＴ５５０の第２ゲート電極３２７を障壁層２３６表面に形成した後、所定の深さまで障壁層（ＡｌＧａＡｓ層）２３６のエッチングを行い、Ｅ型ＨＥＭＴ５６０の第１ゲート電極３２８を形成している。
【０００９】
窒化膜２５１１を開口して第１ソース電極３１５および第１ドレイン電極３１６を形成するため、窒化膜２５１１はこれらを囲んで配置され、窒化膜２５１２、２５１３は第１ゲート電極３２８、第２ゲート電極３２７とその周囲を被覆する。これにより、Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０が形成される。
【特許文献１】特公平１−２３９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。具体的にはゲート電極底部の高さが約１０〜１５Åばらつくと、ＨＥＭＴのＶｐが０．１Ｖばらつくことになる。一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．２Ｖ程度である。従ってＶｐばらつきを最大で±０．２Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。
【００１１】
図１９においては、Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０を同一基板に形成する場合には、Ｄ型ＨＥＭＴ５５０の第２ゲート電極３２７を障壁層２３６表面に形成した後、所定の深さまで障壁層（ＡｌＧａＡｓ層）２３６のエッチングを行い、Ｅ型ＨＥＭＴ５６０の第１ゲート電極３２８を形成している。
【００１２】
一例として、Ｅ型ＨＥＭＴ５６０では障壁層（ノンドープＡｌＧａＡｓ）２３６を１１０Å程度エッチングし、第１ゲート電極を形成している。しかし一般にエッチングのばらつき（すなわちゲート電極底部の高さのばらつき）を最大で±２０〜３０Å程度に抑えるのは困難である。つまりＡｌＧａＡｓ層２３６のエッチングによりゲート電極底部の高さを決定する方法では、Ｖｐばらつきが大き過ぎて歩留が悪いことが最大の問題であった。
【００１３】
スイッチＭＭＩＣにおいてスイッチ回路を構成するＦＥＴとして使用するＤ型ＨＥＭＴのＶｐのばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響することは良く知られている。また、スイッチＭＭＩＣに内蔵されるロジック回路を構成するＥ型ＨＥＭＴのＶｐのばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。
【００１４】
すなわちＥ型ＨＥＭＴのＶｐが大きくなり過ぎるとＩＤＳＭＡＸ（ドレイン−ソース間電流の最大値）が小さく、オン抵抗Ｒｏｎが大きくなる。またＥ型ＨＥＭＴのＶｐが小さくなり過ぎると、Ｖｐがマイナス電位となり、Ｅ型ＨＥＭＴがエンハンスメントではなくややディプレッションタイプとなる。このようにロジック回路の特性が悪くなることによって、スイッチ回路のリニアリティ特性を悪化させてしまう。
【課題を解決するための手段】
【００１５】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を構成したスイッチ集積回路装置であって、前記基板上に積層され、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む半導体層と、前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、前記動作領域の前記第１ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第１ゲート電極と、前記動作領域の前記第３ノンドープ層の表面に設けられ一部が前記動作領域に埋め込まれた第２ゲート電極と、前記第２ゲート電極と該第２ゲート電極の周囲に露出する第３ノンドープ層を被覆する絶縁膜と、を具備することにより解決するものである。
【００１６】
第２に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、前記動作領域の前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、前記第１ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記動作領域の前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【００１７】
第３に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成するスイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する第４ノンドープ層、該第４ノンドープ層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、第１絶縁膜を形成し、前記動作領域の第１の領域の前記第１ノンドープ層を露出する工程と、露出した前記第１ノンドープ層の表面に第１ゲート電極を形成する工程と、前記第１ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記第１ゲート電極と、該第１ゲート電極の周囲に露出した前記第１ノンドープ層を被覆する第２絶縁膜を形成する工程と、前記動作領域の第２の領域の前記第３ノンドープ層を露出する工程と、露出した前記第３ノンドープ層の表面に第２ゲート電極を形成する工程と、前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記第２ゲート電極と、該第２ゲート電極の周囲に露出した前記第３ノンドープ層を被覆する第３絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明の構造に依れば、第１に、Ｖｐばらつきを低減できる。すなわち、第３ノンドープ層（ＡｌＧａＡｓ層）上に第２ゲート電極を形成してＤ型ＨＥＭＴを形成し、第１ノンドープ層（ＡｌＧａＡｓ層）上に第１ゲート電極を形成することによりＥ型ＨＥＭＴを形成する。第１乃至第３ノンドープ層となるそれぞれのＩｎＧａＰ層およびＡｌＧａＡｓ層は、ピンチオフ電圧に応じて所定の膜厚に設けられる。そしてＥ型ＨＥＭＴおよびＤ型ＨＥＭＴのゲート電極形成の際のエッチングは、それぞれＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを行う。ＩｎＧａＰ層とＡｌＧａＡｓ層は互いにエッチングの選択性がよく、再現性のよいエッチングが可能となり、正確なＶｐの制御が容易に行える。
【００１９】
またゲート電極構造としてＰｔ埋め込みを採用し、第１乃至第３ノンドープ層の膜厚を、それぞれ所望のＶｐが得られる厚みに設定する。ゲート電極の蒸着膜厚が４０Å〜６０Åであれば蒸着膜厚と埋め込み深さの関係が線形の特性となり、蒸着膜厚のみによって埋め込み深さ（ゲート電極底部の位置）の制御が容易となる。更に、蒸着膜厚が薄くなるので、蒸着の生産ばらつきも低減でき、結果としてＶｐばらつきが低減できる。また、膜厚設定の幅を±１０Åで変動させることにより埋め込み部底部の位置を変動させ、Ｖｐの微調整が可能となる。
【００２０】
蒸着膜厚設定は最大でも６０Åで、そのときのＶｐばらつきは±０．０９６〜０．１４４Ｖとなり、この幅が最大のばらつき幅である。つまり最大のばらつき幅を、ＨＥＭＴに要求されるＶｐの許容ばらつき（最大で±０．２Ｖ）の範囲内に十分収めることができる。
【００２１】
第２に、耐圧の劣化を抑制できる。製造工程においてゲート電極を形成する際のエッチングマスクとなる窒化膜の一部を、プラズマエッチングする必要がある。その際、Ｄ型ＨＥＭＴの第２ゲート電極を形成するために露出させたノンドープＩｎＧａＰ層にプラズマダメージを与え、結晶性が悪化する。そこに埋め込み部が横拡散すると埋め込み部の形状が表面において尖った形状となり逆バイアス印加時に電界集中が発生する。そこで、ノンドープ層を、第１ノンドープ層（ＡｌＧａＡｌ層）、第２ノンドープ層（ＩｎＧａＰ層）、第３ノンドープ層（ＡｌＧａＡｓ層）、第４ノンドープ層（ＩｎＧａＰ層）の積層構造とし、プラズマダメージを受けた第４ノンドープ層を除去した後、清浄な第３ノンドープ層に第２ゲート電極を形成する。埋め込み部は第１ノンドープ層に達し、清浄な第１乃至第３ノンドープ層中に横拡散するので、埋め込み部において電界集中が発生せず、耐圧を劣化させることはない。
【００２２】
第３に、第１ソース電極および第１ドレイン電極と、キャップ層の段差を被覆する第１絶縁膜を設けることにより、従来、第１ソース電極および第１ドレイン電極の両端に形成されていた隙間を塞ぎ、ガルバニック効果の発生を防止できる。
【００２３】
これにより、第１ソース電極および第１ドレイン電極の端部のキャップ層のエッチングを防止し、電流経路の狭さく化を防ぐことができるので、オン抵抗Ｒｏｎの増大を抑制できる。
【００２４】
また、第１ソース電極および第１ドレイン電極の両端におけるパッシベーション用の第２絶縁膜の成膜密度を十分確保でき、ウェハ完成後においても外部から滲入する水分や薬剤などから基板表面を十分保護することができる。従って、ウェハ完成後におけるガルバニック効果の発生を防止し、オン抵抗Ｒｏｎの増大を抑制できる。
【００２５】
第４に、本発明の製造方法によれば、ノンドープのＩｎＧａＰ層とノンドープのＡｌＧａＡｓ層の選択エッチングにより、所定のピンチオフ電圧を有するＤ型ＨＥＭＴの第２ゲート電極およびＥ型ＨＥＭＴの第１ゲート電極を容易に形成できる。
【００２６】
また、第１ノンドープ層から第４ノンドープ層まで４つのノンドープ層を積層する構造であっても、ＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返して積層することにより選択エッチングで容易に所望のノンドープ層を露出させることができる。
【００２７】
第５に、プラズマエッチングのダメージを受けた第４ノンドープ層（ＩｎＧａＰ層）を塩酸で除去し、清浄な第３ノンドープ層（ＡｌＧａＡｓ層）表面に第２ゲート電極を形成する。これにより、埋め込み部がダメージを受けたノンドープＩｎＧａＰ層中に横拡散することを防止する。埋め込み部が表面において尖った形状にならないため、電界集中が発生することはなく、耐圧の劣化を防止できる。
【００２８】
第６に、初期窒化膜を全面除去した後、オーミック金属層を堆積し、第１ソース電極および第１ドレイン電極を形成する。そしてその後、第１窒化膜で第１ソース電極および第１ドレイン電極上を覆うため、第１ソース電極と第１ドレイン電極、およびキャップ層の段差を第１窒化膜により完全に被複し、ガルバニック効果を防止することができる。
【００２９】
第７に、ゲートのリセスエッチングのマスクとなる窒化膜のひさし部を除去する際、動作領域の表面を安定なノンドープＩｎＧａＰ層で覆った状態でプラズマエッチングできる。これにより、動作領域表面をプラズマのダメージから保護することができる。
【発明を実施するための最良の形態】
【００３０】
以下に図１から図１８を用いて、本発明の実施の形態を詳細に説明する。
【００３１】
図１から図３は、本実施形態のＨＥＭＴを説明する図である。本実施形態のＨＥＭＴは、ロジック回路を内蔵するスイッチ集積回路（ＭＭＩＣ）に採用される。
【００３２】
図１は、本実施形態のＨＥＭＴにより構成されるロジック回路を示す図であり、一例としてインバータ回路を示す。図１（Ａ）（Ｂ）は等価回路図、図１（Ｃ）は回路記号である。
【００３３】
図１（Ａ）のごとく負荷となるＤ型ＦＥＴ（ＨＥＭＴ）と、スイッチングを行うＥ型ＦＥＴ（ＨＥＭＴ）を直列に接続し、Ｅ型ＦＥＴのゲート電極が入力端子Ｉに接続し、Ｄ型ＦＥＴのゲート電極がＥ型ＦＥＴのドレイン電極（ソース電極）、Ｄ型ＦＥＴのドレイン電極（ソース電極）に接続して出力端子Ｏに接続する。尚、以下記載は省略するがソース電極及びドレイン電極は入れ替えても等価である。この回路はＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）と呼ばれる。
【００３４】
Ｄ型ＦＥＴのソース電極は電源端子Ｖｄｄに接続し、Ｅ型ＦＥＴのソース電極は接地端子ＧＮＤに接続する。
【００３５】
また、インバータ回路は図１（Ｂ）の如く、負荷として抵抗を用いる場合も含む。つまり負荷となる抵抗と、スイッチングを行うＥ型ＨＥＭＴを直列に接続したものである。
【００３６】
何れも電源電圧を３Ｖとし、入力端子Ｉが３Ｖ（Ｈレベル）の場合出力端子Ｏは０Ｖ（Ｌレベル）となり、入力端子Ｉが０Ｖ（Ｌレベル）の場合出力端子Ｏは３Ｖ（Ｈレベル）となる。すなわち、図１（Ｃ）に示す如くＤ型ＦＥＴや負荷抵抗およびＥ型ＦＥＴによりインバータ回路が構成される。以下本明細書において、この回路記号でインバータ回路を表す。
【００３７】
図２は、図１のロジック回路Ｌ（破線）を内蔵するハイパワーＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣであり、図２（Ａ）は等価回路図、図２（Ｂ）は回路ブロックダイアグラムである。
【００３８】
スイッチ回路を構成する第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２には、それぞれ４つのＤ型ＦＥＴ（ＨＥＭＴ）が直列に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２の一端に接続されたＤ型ＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１ＦＥＴ群Ｆ１のＤ型ＦＥＴのゲート電極が抵抗Ｒ１１〜Ｒ１４を介してスイッチ回路の制御端子Ｃｔｌに接続し、同時にロジック回路（インバータ回路）の入力端子となるＥ型ＦＥＴ（ＨＥＭＴ）のゲート電極に接続する。一方第２ＦＥＴ群Ｆ２のＤ型ＦＥＴのゲート電極は抵抗Ｒ２１〜Ｒ２４を介してロジック回路（インバータ回路）の出力端子となるＤ型ＦＥＴのゲート電極、Ｅ型ＦＥＴのドレイン電極（ソース電極）およびＤ型ＦＥＴのドレイン電極（ソース電極）に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続される。また、インバータ回路の両端は、電源端子Ｖｄｄおよび接地端子ＧＮＤにそれぞれ接続する。
【００３９】
制御端子ＣｔｌにＨレベルの信号が印加されると第１ＦＥＴ群Ｆ１がオンし、共通入力端子ＩＮに印加された入力信号を第１出力端子ＯＵＴ１に伝達する。このとき第２ＦＥＴ群Ｆ２はオフとなる。制御端子ＣｔｌにＬレベルの信号が印可されると第１ＦＥＴ群Ｆ１がオフ、第２ＦＥＴ群Ｆ２がオンとなり、共通入力端子ＩＮに印加された入力信号を第２出力端子ＯＵＴ２に伝達する。抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４は、交流接地となる制御端子Ｃｔｌの直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００４０】
このように、ハイパワーＳＰＤＴスイッチでは、ロジック回路（Ｅ／Ｄ型ＤＣＦＬインバータ）Ｌを内蔵することにより１つの制御端子でＳＰＤＴスイッチＭＭＩＣを動作できる。すなわち、ロジック回路を内蔵しない場合には制御端子数が２つ必要であったものを１つに減らすことができる。また図示は省略するが、ＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ  ）スイッチＭＭＩＣの場合はロジック回路を内蔵することにより、ロジック回路を内蔵しない場合と比較して制御端子数を３から２に減らすことができる。
【００４１】
携帯電話方式で世界最大のシェアを持つＧＳＭ方式では近年Ｄｕａｌ−Ｂａｎｄ、Ｔｒｉ−ＢａｎｄからＱｕａｄ−Ｂａｎｄ（ＧＳＭ８５０／９００／１８００／１９００）へとマルチバンド化が進んで来ており使用するスイッチＭＭＩＣもＳＰＤＴからＳＰ３Ｔ、ＳＰ４Ｔ ・ ・ ・ ＳＰ７Ｔへとポート数のマルチ化が進んで来ている。しかし携帯電話に内蔵されるベースバンドＬＳＩがスイッチＭＭＩＣに供給できる制御信号数にも数に限りが有り、スイッチＭＭＩＣのポート数が増えるにつれロジック回路の内蔵が必須となって来ている。
【００４２】
ここで、スイッチＭＭＩＣにおいてスイッチ回路を構成するＤ型ＨＥＭＴのＶｐばらつきの最大値がスイッチＭＭＩＣのリニアリティ特性に影響することは良く知られている。一方で、ロジック回路を構成するＥ型ＨＥＭＴのＶｐばらつきの最大値もスイッチＭＭＩＣのリニアリティ特性に影響する。
【００４３】
すなわちＥ型ＨＥＭＴのＶｐが大きくなり過ぎるとＩＤＳＭＡＸ（ドレイン−ソース間電流の最大）が小さくオン抵抗Ｒｏｎが大きくなる。これによりロジック回路であるインバータの入力電圧がオン時（例えば３Ｖ時）に出力電圧が０Ｖ付近まで十分に下がらなくなる。つまりスイッチ回路のオフ側ＦＥＴが十分オフしないためリニアリティ特性が悪化する。
【００４４】
またＥ型ＨＥＭＴのＶｐが小さくなり過ぎると、Ｖｐがマイナス電位となりＥ型ＨＥＭＴがエンハンスメントではなくややディプレッションタイプとなる。その場合インバータの入力電圧がオフ時（０Ｖ時）もＥ型ＨＥＭＴには電流が流れオン抵抗Ｒｏｎが小さくなる。従ってインバータの出力電圧が十分上昇しきれず、スイッチ回路のオン側ＦＥＴが十分オンしないためやはりリニアリティ特性が悪くなってしまう。すなわちＥ型ＨＥＭＴのＶｐばらつきもＤ型ＨＥＭＴと同様に小さい方が望ましい。
【００４５】
図３および図４を参照し、本実施形態のスイッチ集積回路装置に採用されるＨＥＭＴの構造について説明する。
【００４６】
本実施形態のスイッチ集積回路装置は、半導体基板に複数の半導体層を積層し、Ｄ型ＨＥＭＴとＥ型ＨＥＭＴを１チップに集積化したものである。
【００４７】
すなわち、図２（Ａ）のごとく、Ｄ型ＨＥＭＴにより構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化することにより構成される。ロジック回路は、Ｅ型ＨＥＭＴおよびスイッチ回路のＤ型ＨＥＭＴと同じ構造のＤ型ＨＥＭＴを集積化した例えばインバータである。Ｄ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第２ゲート電極を有し、Ｅ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第１ゲート電極とを有する。
【００４８】
図３（Ａ）は、図１のＥ／Ｄ型ＤＣＦＬの平面パターン図であり、図３（Ｂ）は図３（Ａ）のａ−ａ線断面図である。尚、高周波アナログ信号をスイッチングするスイッチ回路は、図３のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され（図２参照）、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。
【００４９】
Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第２ゲート電極１２８が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００内のソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第２ゲート電極１２８は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。
【００５０】
Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第１ゲート電極１２７が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。
【００５１】
図３（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３、第４ノンドープ層４４、キャップ層３７である。
【００５２】
電子供給層３３は第１電子供給層３３ａおよび第２電子供給層３３ｂの２層があり、それぞれチャネル層３５の上下に配置される。また、チャネル層３５と各電子供給層３３間にはスペーサ層３４が配置される。キャップ層となるｎ＋型ＧａＡｓ層３７は、最上層に積層される。
【００５３】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。
【００５４】
電子供給層３３（第１電子供給層３３ａ、第２電子供給層３３ｂ）は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係し、本実施形態では２．６×１０１８ｃｍ−３とする。
【００５５】
このような構造により、電子供給層３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００５６】
また、本実施形態では、チャネル層３５の上下に、第１電子供給層３３ａおよび第２電子供給層３３ｂを配置する。このようなダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
【００５７】
第１ノンドープ層４１は、第２電子供給層３３ｂと当接してその上に設けられ、第１ゲート電極１２７をその表面に形成する。第１ノンドープ層４１の厚みはＥ型ＨＥＭＴ１６０の所定の耐圧とピンチオフ電圧を確保できるよう設計されている。また、第１ノンドープ層４１は第２電子供給層３３ｂと格子整合する。第１ノンドープ層４１はノンドープのＡｌＧａＡｓ層であり膜厚は１５０Åである。チャネル層３５に近い部分に結晶歪みが少しでも発生する場合があると、良好なＨＥＭＴの特性を再現性良く得ることができない。しかし第１ノンドープ層４１は、チャネル層３５に近い第２電子供給層３３ｂと同じＡｌＧａＡｓ層のため、チャネル層３５に近い部分に結晶歪みが発生する要素を完全に無くすことができる。
【００５８】
第２ノンドープ層４２は、第１ノンドープ層４１と当接してその上に設けられ、第１ノンドープ層と格子整合する。第２ノンドープ層４２はノンドープのＩｎＧａＰ層であり膜厚は５０Åである。又、第２ノンドープ層４２は、その上に当接する第３ノンドープ層４３のエッチングストップ層として機能する。
【００５９】
第３ノンドープ層４３は、第２ノンドープ層４２と当接してその上に設けられ、第２ノンドープ層と格子整合する。第３ノンドープ層４３はノンドープのＡｌＧａＡｓ層であり膜厚は５０Åである。第３ノンドープ層４３表面にＤ型ＨＥＭＴ１５０のゲート電極を形成する。またＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定している。従ってＡｌＧａＡｓ層にゲート電極を形成することにより、Ｄ型ＨＥＭＴの特性を安定して得られる効果もある。
【００６０】
第１乃至第３ノンドープ層のトータル厚みはＤ型ＨＥＭＴ１５０の所定の耐圧とピンチオフ電圧が得られるよう設計されている。
【００６１】
第４ノンドープ層４４は、第３ノンドープ層４３と当接してその上に設けられ、第３ノンドープ層と格子整合する。また、第４ノンドープ層４４はその上層のキャップ層３７とも格子整合する。第４ノンドープ層４４は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層であり、膜厚は１００Åである。後に詳述するが、キャップ層３７のエッチングマスクとして使用した窒化膜をプラズマエッチングする際、動作領域１００表面は第４ノンドープ層４４で覆われている。第４ノンドープ層４４は化学的に安定なＩｎＧａＰ層のため動作領域１００がプラズマダメージを受けないよう動作領域１００を保護することができる。第４ノンドープ層４４の厚みは１００Åあればプラズマダメージから動作領域１００を十分保護できる。又、第４ノンドープ層４４は、ＧａＡｓ層であるキャップ層３７のエッチングストップ層としても機能する。
【００６２】
本実施形態では、エッチングストップ層となるＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返し積層した構造とすることにより、所定のＶｐを容易に且つ再現性よく実現することができる。
【００６３】
また、ＩｎＧａＰ層をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００６４】
キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００６５】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。
【００６６】
第２ゲート電極１２８および第１ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
【００６７】
第４ノンドープ層４４は、その上層のキャップ層３７と同じパターンでエッチングされている。またＥ型ＨＥＭＴ１６０においては第２ノンドープ層４２、第３ノンドープ層４３も、キャップ層３７と同じパターンでエッチングされている。
【００６８】
ＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）で、例えば抵抗などのスイッチ回路装置の他の素子と分離される。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１〜第４ノンドープ層４１〜４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域が動作領域１００となる。
【００６９】
第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の第１ノンドープ層４１表面にゲート金属層１２０ａの蒸着により形成され、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を第１埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能し、第１埋め込み部１２７ｂの深さによりＶｐが決定する。第１埋め込み部１２７ｂの底部が例えば第１ノンドープ層４１に位置する場合、第１ゲート電極１２７および第１埋め込み部１２７ｂは、第１ノンドープ層４１とショットキー接合を形成する。
【００７０】
第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の第３ノンドープ層４３表面にゲート金属層１２０ｂの蒸着により形成される。そして、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を第２埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能し、第２埋め込み部１２８ｂの深さによりＶｐが決定する。
【００７１】
本実施形態では、後に詳述するが第４ノンドープ層４４が製造工程中にプラズマエッチングのダメージを受ける。そこで、ダメージを受けた第４ノンドープ層４４を除去し、清浄な第３ノンドープ層４３表面に、第２ゲート電極１２８を形成する。そして第２埋め込み部１２８ｂは、第３ノンドープ層４３、第２ノンドープ層４２を貫通し、第１ノンドープ層４１まで達する深さに形成される。第２ゲート電極１２８は第２埋め込み部１２８ｂが第１ノンドープ層４１、第２ノンドープ層４２および第３ノンドープ層４３とショットキー接合を形成する。
【００７２】
このような埋め込みゲート構造の場合、動作領域１００に拡散したＰｔの端部が所定の曲率半径を持つ曲線形状となるため、電界集中を緩和し耐圧を向上させる効果がある。
【００７３】
そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。そして、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。
【００７４】
Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７は、例えばＰｔ／Ｍｏのゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが５５Å、Ｍｏが５０Åである。そして、埋め込第１埋め込み部１２７ｂの深さは１３２Åであり、その底部は第１ノンドープ層４１内に位置する。これにより、Ｖｐ＝＋０．２Ｖを実現している。
【００７５】
Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８は、例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、第２埋め込み部１２８ｂの深さは１０８Åであり、その底部は第３ノンドープ層４３、第２ノンドープ層４２を貫通し、第１ノンドープ層４１内に位置する。これにより、Ｖｐ＝−０．８Ｖを実現している。
【００７６】
上記の如くゲート金属層は、Ｐｔに引き続き連続してＭｏなどの、Ｐｔ埋め込み熱処理においてＧａＡｓと反応しない金属を蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【００７７】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。
【００７８】
尚、熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。
【００７９】
Ｐｔはその蒸着膜厚が約１１０Å以下の場合、Ｐｔの埋め込み深さ（埋め込み部の深さ）は常に蒸着膜厚の２．４倍となり、リニアな特性を示す。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみで一義的に埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。
【００８０】
本実施形態では、ゲート電極にＰｔ埋め込み構造を採用し、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１００Å以下とした。Ｖｐばらつきは蒸着膜厚ばらつきに比例するので、蒸着膜厚を薄くする程Ｖｐばらつきの低減に有利となる。  
【００８１】
一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの蒸着膜厚が薄過ぎると膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
【００８２】
すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを一義的にかつ再現性良く制御することが可能となる。
【００８３】
また、Ｅ型ＨＥＭＴ１６０とＤ型ＨＥＭＴ１５０のＶｐに応じて、それぞれ所望の深さに第１埋め込み部１２７ｂ、１２８ｂの底部が位置するように、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３の膜厚とゲート金属層１２０の蒸着膜厚を設定する。
【００８４】
第１ノンドープ層４１、第３ノンドープ層４３はＡｌＧａＡｓ層であり、第２ノンドープ層４２、第４ノンドープ層４４はＩｎＧａＰ層である。ＩｎＧａＰ層とＡｌＧａＡｓ層はエッチングの選択比が高いため、ウェットエッチングで容易に所望の層を露出させることができる。また、上記の如く、Ｐｔ蒸着膜厚は４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができる。埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの第１埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。
【００８５】
つまり、例えば第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの底部を、第１ノンドープ層４１内の異なる深さに位置させることによりエンハンスメント、ディプレッションのそれぞれ目標としてのＶｐを実現させることができる。そして、この場合、第１ゲート電極１２７および第２ゲート電極１２８（ゲート金属層）を形成する位置（半導体層）は、ウェットエッチングにより制御が容易であり、第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの深さはＰｔ蒸着膜厚で一義的に制御できる。すなわち、本実施形態ではＥ型ＨＥＭＴ１６０およびＤ型ＨＥＭＴ１５０のそれぞれ所定のＶｐを容易に且つ再現性よく実現することができる。
【００８６】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題ない。従って、例えばＰｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が好適である。
【００８７】
また、電子供給層３３はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。このため、上記のゲート金属構造を採用し、ノンドープのＡｌＧａＡｓ層（第１ノンドープ層）４１の膜厚を最適化することで、同一基板に集積化されるＥ型ＨＥＭＴ１６０について所定のＶｐの値を確保している。そして第１乃至第３ノンドープ層のトータル膜厚を最適化することでＤ型ＨＥＭＴ１５０の所定のＶｐを確保している。
【００８８】
以下、ゲート金属の蒸着膜厚と、第１〜第３ノンドープ層４１〜４３の膜厚について更に説明する。
【００８９】
Ｖｐのばらつきは、スイッチＭＭＩＣを構成するＤ型ＨＥＭＴのＶｐは−０．８Ｖ程度が一般的であり、Ｅ型ＨＥＭＴのＶｐは＋０．２Ｖ程度とすることが多い。
【００９０】
また、ＨＥＭＴのゲート電極底部の高さのばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。ここで、埋め込みゲート電極構造の場合、埋め込み部の底部がゲート電極底部に相当する。以下ゲート電極底部の高さのばらつきを、埋め込み部のばらつきＧＤと称する。
【００９１】
例えば、蒸着膜厚が６０Åの場合、最大で±１０％の生産ばらつきによって蒸着膜厚は±６Åばらつく。このとき、埋め込み深さのばらつき、すなわち埋め込み部のばらつきＧＤはその２．４倍で、１４．４［Å］となる。そして、既述の如く、埋め込み部のばらつきＧＤの約１０〜１５ÅがＶｐばらつき０．１Ｖに相当する。
【００９２】
つまり、埋め込み部のばらつきＧＤが１５ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐが±０．０９６Ｖ（＝０．１［Ｖ］／１５［Å］）×１４．４［Å］）ばらつくことになる。また、埋め込み部のばらつきＧＤが１０ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐは±０．１４４Ｖ（＝０．１［Ｖ］／１０［Å］）×（２．４×６［Å］）ばらつく。つまり蒸着膜厚が上限の６０Åの場合であってもＶｐばらつきは±０．０９６〜０．１４４Ｖとなる。
【００９３】
したがって、蒸着膜厚が６０Å以下であれば、埋め込み部のばらつきＧＤの要求規格である最大で±２０〜３０Å程度内に十分入り、Ｖｐばらつきの要求規格である最大で±０．２Ｖを達成できる。
【００９４】
Ｐｔの埋め込み深さは最低でも４０×２．４＝９６Å、すなわち最低約１００Åの深さが必要となる。埋め込みゲート構造の場合にはその分ゲート電極の底部が表面から下がる。従って、表面から下がる深さを考慮して、埋め込み部の底部が位置するエピタキシャル層の膜厚を設計する必要がある。すなわちＥ型ＨＥＭＴ１６０の所定のピンチオフ電圧を得るため第１ノンドープ層４１の厚みを設計し、Ｄ型ＨＥＭＴ１５０の所定のピンチオフ電圧を得るため第１乃至第３ノンドープ層のトータルの厚みを設計する。
【００９５】
本実施形態では、Ｄ型ＨＥＭＴ１５０およびＥ型ＨＥＭＴ１６０のＶｐをそれぞれ−０．８Ｖ、＋０．２Ｖに設定するために、第２ノンドープ層４２、第３ノンドープ層４３の膜厚をそれぞれ５０Åとし、ノンドープＡｌＧａＡｓ層４１の膜厚を１５０Åとしている。そして、ＡｌＧａＡｓ層とＩｎＧａＰ層の選択エッチングにより、第１ゲート電極１２７および第２ゲート電極１２８の形成位置を決定している。
【００９６】
このとき、Ｐｔ蒸着膜厚がある値に固定されていると設計に制限が加わる。具体的には例えばＤ型ＨＥＭＴの第２ゲート電極１２８の底部（第２埋め込み部１２８ｂ）の位置が決まってしまう。
【００９７】
しかし、蒸着膜厚が４０Å〜６０Åの範囲であれば、蒸着膜厚によりＶｐを微調整しても、Ｖｐばらつきは最大でも±０．０９６〜０．１４４Ｖとなる。つまりＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に要求されるＶｐばらつきの最大で±０．２Ｖ程度に十分収めることができる。
【００９８】
つまり、Ｐｔの蒸着膜厚に２０Å程度の自由度があるため、Ｄ型ＨＥＭＴの第２埋め込み部１２８ｂの底部を、第１ノンドープ層４１中のいずれの深さに位置させるか、または第１〜第３ノンドープ層４１〜４３の何れの層に位置させるかまでもある程度自由に選択することができる。
【００９９】
換言すれば第１ノンドープ層４１、第２ノンドープ層４２および第３ノンドープ層４３の膜厚を最適化することにより、Ｖｐの基本設計はエピタキシャル層の膜厚設定で行い、Ｐｔ蒸着厚み設定によってＶｐの微調整が可能である。
【０１００】
また、Ｄ型ＨＥＭＴ１５０はＥ型ＨＥＭＴ１６０よりＶｐが深いので、ゲート電極を形成する位置をＥ型ＨＥＭＴ１６０のゲート電極形成位置より上方に持っていく必要がある。つまり、Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成する第１ノンドープ層４１上に、ＡｌＧａＡｓとの選択エッチングが可能な第２ノンドープ層（ＩｎＧａＰ層）４２を所定の厚みに積層する。さらに、本実施形態では第２ノンドープ層４２上にＩｎＧａＰ層との選択エッチングが可能な第３ノンドープ層４３（ＡｌＧａＡｓ層）を積層し、第３ノンドープ層４３表面にＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を形成する。
【０１０１】
第２ノンドープ層４２は第１ノンドープ層４１を露出する際のエッチングストップ層である。また、第３ノンドープ層４３は、第１ゲート電極１２７より高い位置に第２ゲート電極１２８を設けると共に、プラズマダメージを受けた第４ノンドープ層４４を選択エッチングにより除去し、清浄なノンドープ層に第２ゲート電極１２８を形成するために設けられる。
【０１０２】
本実施形態では、第１ゲート電極１２７および第２ゲート電極１２８を共にＡｌＧａＡｓ層に形成（蒸着）する。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定しており、ＨＥＭＴの特性の再現性が良好となる効果も得られる。
【０１０３】
更に、本実施形態ではチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上に第１ノンドープ層４１〜第３ノンドープ層４３が設けられる。
【０１０４】
そして第２ゲート電極１２８が、第３ノンドープ層４３表面に形成され、第１ノンドープ層４１内に第２埋め込み部１２８ｂ底部が配置される。第１ゲート電極１２７と異なり、第２ゲート電極１２８は第１ゲート電極１２７のように電子供給層３３に接する第１ノンドープ層４１表面には形成しない。しかし、第２ゲート電極１２８から電子供給層３３に至るまでの間に不純物が添加された層が配置されず、実質的に電子供給層３３に連続する第１ノンドープ層４１内に、第２ゲート電極１２８が設けられたこととなる。本実施形態では、埋め込み部１２８ｂ底部は第１ノンドープ層４１内に配置されているが、第２ノンドープ層４２内または第３ノンドープ層４３内に配置されていても良い。
【０１０５】
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、Ｄ型ＨＥＭＴ１５０は所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造、を採用することにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおいてゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【０１０６】
一方、ロジック回路を構成するＥ型ＨＥＭＴも、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。埋め込みゲート構造とすることでＡｌＧａＡｓ層表面に多く分布する表面欠陥準位の影響を大幅に減らすことができる。
【０１０７】
更に本実施形態では、Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８は第４ノンドープ層４４をエッチングした後の第３ノンドープ層４３上に設けられ、これにより耐圧の劣化を防止できる。
【０１０８】
図４は、第２ゲート電極１２８部分の拡大図である。図４（Ａ）は、第２ゲート電極１２８を第４ノンドープ層４４上に設けた場合を示し、図４（Ｂ）は本実施形態の場合を示す。
【０１０９】
製造工程は後に詳述するが、第２ゲート電極１２８の形成前に、キャップ層３７のエッチングマスクとなった窒化膜５１の一部を、プラズマエッチングにより除去する工程がある。従って、本実施形態では、動作領域１００をプラズマダメージから保護するため、およびキャップ層３７との選択エッチングを可能にするため、キャップ層３７の下層に第４ノンドープ層として化学的に安定なＩｎＧａＰ層を配置する。
【０１１０】
図４（Ａ）は、その第４ノンドープ層４４’上に第２ゲート電極１２８を形成する場合を示している。
【０１１１】
プラズマエッチングは第４ノンドープ層４４’が露出した状態で行うため、第４ノンドープ層４４’表面はダメージを受けている。そこに、第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、その一部を第４ノンドープ層４４’に埋め込むと、第２埋め込み部１２８ｂ’の端部の形状は所定の曲率半径を持つ曲線にならず、図の如く表面において尖った形状となってしまう。
【０１１２】
これは、プラズマダメージにより結晶性が悪くなった第４ノンドープ層（ＩｎＧａＰ層）４４’表面にＰｔが埋め込まれる際に、その横方向（基板水平方向）の拡散が表面において尖った形状となるためである。
【０１１３】
埋め込み部を設けない場合（埋め込みゲート構造でない場合）、ゲート電極と基板表面の界面の端部（ｘ点）に電界集中が発生する。一方、埋め込みゲート構造の埋め込み部は、本来その端部の形状が所定の曲率半径を有する連続した曲線となり、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり、電界集中の緩和により最大電界強度が弱まり、大きな耐圧を得ることができる。
【０１１４】
しかし、第２埋め込み部１２８ｂ’の端部が所定の曲率半径を持つ曲線でなく表面において尖った形状となってしまうと、その尖った部分（ｙ点）に電界が集中しゲート耐圧が劣化してしまう問題がある。
【０１１５】
そこで、本実施形態では図４（Ｂ）の如く、プラズマダメージを受けた第４ノンドープ層４４を除去することとした。
【０１１６】
第４ノンドープ層４４は塩酸でウエットエッチングされる。またその下層の第３ノンドープ層４３はＡｌＧａＡｓ層であり、エッチングの選択比が大きい。従って、ウェットエッチングで容易に、清浄なＡｌＧａＡｓ層を露出させることができる。
【０１１７】
この状態で、第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、Ｐｔを埋め込む熱処理を施す。第３ノンドープ層４３はプラズマダメージを受けていないため、Ｐｔは均一に(正常に)拡散する。第２埋め込み部１２８ｂは図の如く所定の曲率半径を有する連続した曲線形状となるため、第２埋め込み部１２８ｂにより電界集中を抑制できる。これにより、所定のゲート耐圧を確保することができる。
【０１１８】
具体的には、図４（Ａ）の場合６．５Ｖであったゲート耐圧が、図４（Ｂ）の構造にすることにより２０Ｖとなり、大幅に向上した。
【０１１９】
また、第１ゲート電極１２７および第２ゲート電極１２８を共にＡｌＧａＡｓ層に形成（蒸着）できる。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定しており、ＨＥＭＴの特性の再現性が良好となる効果もある。
【０１２０】
次に、本実施形態の窒化膜について説明する。
【０１２１】
図３（Ｂ）の如く、第２ゲート電極１２８、第１ゲート電極１２７、第１ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。本実施形態の窒化膜５１は第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。  
【０１２２】
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７（およびＥ型ＨＥＭＴの場合は第４ノンドープ層４４）の端部と一致している。以下、ソース側とドレイン側は同様であるので、ソース側について説明する。
【０１２３】
このように本実施形態では、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。図１９に示した従来構造では、第１ソース電極３１５両端と窒化膜２５１１の間に隙間Ｇが形成され、ガルバニック効果により電流経路が狭まる問題がある。
【０１２４】
ガルバニック効果は、オーミック電極である第１ソース電極３１５等の金属電極が半導体に接している場所で発生する。すなわち、製造プロセス中に水分または薬剤などによりオーミック電極の端部でオーミック電極と半導体の間に電流が発生し、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。つまり、キャップ層がエッチングされることによりＨＥＭＴのソース−ドレイン間の電流経路が狭められ、オン抵抗Ｒｏｎが増大してしまう問題がある。
【０１２５】
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、隙間Ｇ上では第２窒化膜２５１２の成膜密度が低くなる（図１９参照）。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
【０１２６】
これによりキャップ層２３７がよりエッチングされ、さらにソース−ドレイン間の電流経路が狭められ、一層オン抵抗Ｒｏｎが増加する恐れがある。
【０１２７】
しかし、本実施形態では、第１ソース電極１１５とその周囲のキャップ層３７を連続して被覆する第１窒化膜５１１により、隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
【０１２８】
また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っている。これらの窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。つまり、キャップ層３７がエッチングされない本実施形態では第１ソース電極１１５の側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
【０１２９】
尚、Ｄ型ＨＥＭＴ１５０の第２ゲート電極１２８とその周囲に露出した第３ノンドープ層４３は、第３窒化膜５１３で被覆される。一方、Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７およびその周囲に露出した第１ノンドープ層４１は、第２窒化膜５１２および第３窒化膜５１３で被覆される。
【０１３０】
また、第２窒化膜５１２、第３窒化膜５１３に設けたコンタクトホールを介して、第２ソース電極１３５が第１ソース電極１１５とコンタクトする。第２ソース電極１３５はその一部が第３窒化膜５１３の上に配置される。
【０１３１】
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図５〜図１８を参照して説明する。
【０１３２】
第１工程（図５）：基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、第２電子供給層と格子整合する第１ノンドープ層、第１ノンドープ層と格子整合する第２ノンドープ層、第２ノンドープ層と格子整合する第３ノンドープ層、第３ノンドープ層と格子整合する第４ノンドープ層、第４ノンドープ層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化層により動作領域を分離する工程。
【０１３３】
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【０１３４】
バッファ層３２上に、第１電子供給層のｎ＋型ＡｌＧａＡｓ層３３ａ、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、第２電子供給層のｎ＋型ＡｌＧａＡｓ層３３ｂを順次形成する。第１および第２電子供給層３３ａ、３３ｂは、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
【０１３５】
第１ノンドープ層４１は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に第１ノンドープ層４１と格子整合する第２ノンドープ層４２を設ける。第２ノンドープ層４２は、ノンドープＩｎＧａＰ層である。更に第２ノンドープ層４２と格子整合する第３ノンドープ層４３、第３ノンドープ層４３と格子整合する第４ノンドープ層４４を順次積層する。第３ノンドープ層４３はノンドープＡｌＧａＡｓ層であり、第４ノンドープ層４４はノンドープＩｎＧａＰ層である。
【０１３６】
ＩｎＧａＰ層は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な層であり、ＡｌＧａＡｓ層またはＧａＡｓ層とのエッチング選択比が高いためエッチングストップ層としても機能する。
【０１３７】
更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。第４ノンドープ層４４はキャップ層３７とも格子整合する。キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【０１３８】
第１ノンドープ層４１の膜厚は１５０Åである。第２ノンドープ層４２、第３ノンドープ層４３はそれぞれ５０Åの膜厚である。また第４ノンドープ層４４は１００Åの膜厚である。１００Åあればプラズマダメージから動作領域を十分保護することができる。
【０１３９】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【０１４０】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【０１４１】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
【０１４２】
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【０１４３】
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域と抵抗など他の構成要素とを分離する。
【０１４４】
ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２８、１２７が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
【０１４５】
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１〜第４ノンドープ層４１〜４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする（図５（Ａ））。
【０１４６】
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図５（Ｂ））。
【０１４７】
第２工程（図６）：動作領域のキャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。
【０１４８】
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。
【０１４９】
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。
【０１５０】
第３工程（図７から図９）：第１絶縁膜を形成し、前記動作領域の第１の領域の前記第１ノンドープ層を露出する工程。
【０１５１】
全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来の窒化膜２５１１（ゲート電極形成のマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に形成される隙間Ｇを防止できる。
【０１５２】
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
【０１５３】
また、第１窒化膜５１１は、最終構造（図３（Ｂ））において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する（図７）。
【０１５４】
Ｅ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長Ｌｇとなる（図８（Ａ））。
【０１５５】
その後、第１ゲート電極の形成領域のリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには第４ノンドープ層であるノンドープＩｎＧａＰ層４４が露出する。
【０１５６】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層３７のＧａＡｓ層とその下の第４ノンドープ層４４のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際にＩｎＧａＰ層４４がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図８（Ｂ））。
【０１５７】
キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、第４ノンドープ層４４、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する（図９（Ａ））。
【０１５８】
ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層４４で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。
【０１５９】
その後、レジストＰＲをそのままに、プラズマのダメージを受けた第４ノンドープ層４４を塩酸によりウェットエッチングする。これにより第３ノンドープ層４３が露出する。更に、第３ノンドープ層４３（ＡｌＧａＡｓ層）をリン酸でエッチングし、引き続き第２ノンドープ層４２（ＩｎＧａＰ層）を塩酸でエッチングして、第１ゲート電極形成領域の第１ノンドープ層４１を露出させる。
【０１６０】
このとき、ＩｎＧａＰ層と、ＡｌＧａＡｓ層は、エッチングの選択性がよい。従来ではＥ型ＨＥＭＴの第１ゲート電極を形成するため、ノンドープＡｌＧａＡｓ層を所定の深さまでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった。しかし本実施形態では選択エッチングにより第１ノンドープ層４１を再現性よく露出させることができる（図９（Ｂ））。
【０１６１】
第４工程（図１０）：露出した第１ノンドープ層の表面に第１ゲート電極を形成する工程。
【０１６２】
次に、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５５Å、Ｍｏが５０Åである（図１０（Ａ））。
【０１６３】
その後、リフトオフし、電子供給層３３に連続する清浄な第１ノンドープ層４１表面にＥ型ＨＥＭＴ１６０を構成する第１ゲート電極１２７を形成する（図１０（Ｂ））。
【０１６４】
第５工程（図１１）：第１ゲート電極の最下層金属の一部を熱処理により動作領域表面に埋め込む工程。
【０１６５】
第１ゲート電極１２７の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは第１ノンドープ層４１とショットキー接合を保ったまま一部が第１ノンドープ層４１内に埋め込まれ、第１埋め込み部１２７ｂが形成される。
【０１６６】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、第１ゲート電極１２７の第１埋め込み部１２７ｂ深さは１３２Åとなる。そして第１埋め込み部１２７ｂの底部は第１ノンドープ層４１内に位置する。
【０１６７】
第６工程（図１２）：第１ゲート電極と、第１ゲート電極の周囲に露出した第１ノンドープ層を被覆する第２絶縁膜を形成する工程。
【０１６８】
全面に第２窒化膜５１２を堆積し、第１ゲート電極１２７とその周囲に露出した第１ノンドープ層４１を保護する。Ｅ型ＨＥＭＴの第１ゲート電極１２７が設けられる第１ノンドープ層４１はＡｌＧａＡｓ層であるため、酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７および第１埋め込み部１２７ｂ形成直後に第２絶縁膜５１２で覆い、第１ゲート電極１２７周囲に露出した第１ノンドープ層４１を保護する。
【０１６９】
このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。これにより、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。また、第２窒化膜５１２も、最終構造（図３（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。
【０１７０】
第７工程（図１３および図１４）：動作領域の第２の領域の第３ノンドープ層を露出する工程。
【０１７１】
Ｄ型ＨＥＭＴの第２ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第２ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１および第２窒化膜５１２を除去して開口部ＯＰを形成する。開口部ＯＰの開口幅がゲート長Ｌｇとなる（図１３（Ａ））。
【０１７２】
その後、第２ゲート電極の形成領域のリセスエッチングを行う。すなわち開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには第４ノンドープ層４４が露出する。
【０１７３】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１および第２窒化膜５１２は、ひさし部Ｅとなる（図１３（Ｂ））。
【０１７４】
更に、キャップ層３７から張り出した第１窒化膜５１１および第２窒化膜５１２のひさし部Ｅを、裏側からプラズマエッチングにより除去する（図１３（Ｃ））。ひさし部Ｅを除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層４４で覆われている。従って、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１および第２窒化膜５１２がオーバエッチングされることはない。
【０１７５】
その後、レジスト膜によるマスクをそのままに、塩酸によるウェットエッチングを行う。これにより、プラズマダメージを受けた第４ノンドープ層４４が除去され、第２ゲート電極の形成領域に清浄な第３ノンドープ層（ＡｌＧａＡｓ層）４３が露出する（図１４）。ＩｎＧａＰ層は化学的に安定した層であり、動作領域１００をプラズマエッチングのダメージから保護している。しかし、ＩｎＧａＰ層自体はダメージを受けており、その表面の結晶性は悪化している。
【０１７６】
そこに、第２ゲート電極となるゲート金属層を形成し、埋め込んだ場合、埋め込み部の形状は所定の曲率半径を持つ曲線にならず、埋め込みゲート構造の本来の目的である耐圧の向上が達成できない。
【０１７７】
そこで、本実施形態ではダメージを受けた第４ノンドープ層４４を除去することとした。
【０１７８】
第８工程（図１５）：露出した第３ノンドープ層の表面に第２ゲート電極を形成する工程。
【０１７９】
次に、全面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図１５（Ａ））。
【０１８０】
その後、リフトオフし、動作領域１００の第２電子供給層３３ｂに当接して複数のノンドープ層が連続するが、そのうち第３ノンドープ層４３表面にＤ型ＨＥＭＴを構成する第２ゲート電極１２８を形成する（図１５（Ｂ））。
【０１８１】
第９工程（図１６参照）：第２ゲート電極の最下層金属の一部を熱処理により動作領域表面に埋め込む工程。
【０１８２】
第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第２ゲート電極１２８のＰｔは、第３ノンドープ層４３とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第２埋め込み部１２８ｂが形成される。
【０１８３】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１０８Åとなり、底部は第３および第２ノンドープ層４３、４２を貫通して第１ノンドープ層４１に達する。
【０１８４】
第７工程（図１３（Ｃ））の、第１窒化膜５１１および第２窒化膜５１２のプラズマエッチングにより第４ノンドープ層４４表面はダメージを受ける。結晶性が悪化した第４ノンドープ層４４中はＰｔが正常に横拡散せず、第２埋め込み部１２８ｂの形状が表面において尖った形状となる（図４（Ａ）参照）。
【０１８５】
しかし、本実施形態では第４ノンドープ層４４を除去した清浄な第３ノンドープ層４３にゲート金属層１２０ｂを蒸着して熱処理を施すため、Ｐｔは第３〜第１ノンドープ層４３〜４１内で均一に（正常に）拡散し、第２埋め込み部１２８ｂが形成される（図４（Ｂ）参照）。
【０１８６】
従って、第２埋め込み部１２８ｂの端部の形状は所定の曲率半径を有する連続した曲線形状となり、電界集中を緩和できる。これにより所定のゲート耐圧（例えば２０Ｖ）を確保できる。
【０１８７】
第１０工程（図１７参照）：第２ゲート電極と、第２ゲート電極の周囲に露出した第３ノンドープ層を被覆する第３絶縁膜を形成する工程。
【０１８８】
全面に第３窒化膜５１３を堆積する。これにより、第２ゲート電極１２８と、第２ゲート電極１２８周囲に露出した第３ノンドープ層４３が第３窒化膜５１３で被覆される。また、第１ゲート電極１２７上は第２窒化膜５１２および第３窒化膜５１３で被覆される。
【０１８９】
更に、第１ソース電極１１５および第１ドレイン電極１１６は、第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３の３層で被覆される。また、第３窒化膜５１３も、最終構造（図３（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。
【０１９０】
第１１工程（図１８参照）：第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。
【０１９１】
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成される（図１８）。
【０１９２】
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトし、また一部が第３窒化膜５１３上に配置される第２ソース電極１３５および第２ドレイン電極１３６を形成する。また、スイッチ回路装置の配線や電極パッドなどもパッド金属層１３０により所望のパターンに形成される。
【０１９３】
これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１６０が構成される（図３（Ｂ））。
【０１９４】
上記の如く本実施形態では、まずＥ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成し、次にＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を形成する。また第１ゲート電極１２７の形成直後にＰｔ埋め込みの熱処理を行い、第２窒化膜５１２で第１ゲート電極１２７とその周囲を被覆する。その後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行う。
【０１９５】
スイッチングに使用するＤ型ＨＥＭＴ１５０は、電子供給層３３の不純物濃度設定において、耐圧とオン抵抗Ｒｏｎのトレードオフがある。すなわち所定の耐圧が得られる範囲で最小のオン抵抗Ｒｏｎを得るため、電子供給層３３の不純物濃度を最大に設定する。一方、Ｅ型ＨＥＭＴ１６０はインバーターが動作しさえすれば良く、耐圧に大きな余裕がある。
【０１９６】
Ｅ型ＨＥＭＴ１６０の第１ゲート電極１２７とＤ型ＨＥＭＴ１５０の第２ゲート電極１２８を比較した場合、先に形成した方が後のゲート形成プロセスの影響を受けてそのＦＥＴ特性が劣化しやすい。従って、本実施形態ではよりデリケートなＤ型ＨＥＭＴ１５０の第２ゲート電極１２８の形成は、特性に余裕のあるＥ型ＨＥＭＴ１６０の第１ゲート電極１２７を形成した後に行うこととした。
【０１９７】
また第１ゲート電極１２７は第１ノンドープ層４１（ＡｌＧａＡｓ層）に形成するため、第１ゲート電極１２７の両脇のＡｌＧａＡｓ層表面が酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７を形成後、Ｐｔ埋め込みの熱処理と、保護用の第２窒化膜５１２を形成した後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行うこととした。
【図面の簡単な説明】
【０１９８】
【図１】本発明を説明するための（Ａ）回路概要図、（Ｂ）回路概要図、（Ｃ）回路記号である。
【図２】本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】本発明の製造方法を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】本発明の製造方法を説明するための断面図である。
【図１３】本発明の製造方法を説明するための断面図である。
【図１４】本発明の製造方法を説明するための断面図である。
【図１５】本発明の製造方法を説明するための断面図である。
【図１６】本発明の製造方法を説明するための断面図である。
【図１７】本発明の製造方法を説明するための断面図である。
【図１８】本発明の製造方法を説明するための断面図である。
【図１９】従来技術を説明するための断面図である。
【符号の説明】
【０１９９】
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３３ａ    第１電子供給層
３３ｂ    第２電子供給層
３４      スペーサ層
３５      電子走行層
３７      キャップ層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
４１      第１ノンドープ層
４２      第２ノンドープ層
４３      第３ノンドープ層
４４、４４’      第４ノンドープ層
６０      絶縁化層
５０      初期窒化膜
５１    窒化膜
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
１００    動作領域
１１０      オーミック金属層  
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０、１２０ｂ、１２０ａ      ゲート金属層
１２７      第１ゲート電極
１２７ｂ    第１埋め込み部
１２８      第２ゲート電極
１２８ｂ、１２８ｂ’    第２埋め込み部
１３０      パッド金属層
１５０      Ｄ型ＨＥＭＴ
１６０      Ｅ型ＨＥＭＴ
２３１      ＧａＡｓ基板
２３２      バッファ層
２３３      電子供給層
２３４      スペーサ層
２３５      電子走行層
２３６      障壁層
２３７      キャップ層
２３７ｓ    ソース領域
２３７ｄ    ドレイン領域
２５１      窒化膜
２５１１    第１窒化膜
２５１２    第２窒化膜
２５１３    第３窒化膜
３００    動作領域
３１５、３３５      ソース電極
３１６、３３６      ドレイン電極
３２７      第２ゲート電極
３２８      第１ゲート電極
５５０    Ｄ型ＨＥＭＴ
５６０    Ｅ型ＨＥＭＴ
ＯＰ      開口部
ＣＨ      コンタクトホール
Ｅ        ひさし部
ＰＲ      レジスト
Ｇ        隙間
ＧＤ      ゲート電極底部の高さ（埋め込み部）のばらつき
ＩＮ        共通入力端子
Ｉ          入力端子
Ｃｔｌ  制御端子
Ｏ、ＯＵＴ１、ＯＵＴ２    出力端子
【図１】
2007027334.tif 000003
【図２】
2007027334.tif 000004
【図３】
2007027334.tif 000005
【図４】
2007027334.tif 000006
【図５】
2007027334.tif 000007
【図６】
2007027334.tif 000008
【図７】
2007027334.tif 000009
【図８】
2007027334.tif 000010
【図９】
2007027334.tif 000011
【図１０】
2007027334.tif 000012
【図１１】
2007027334.tif 000013
【図１２】
2007027334.tif 000014
【図１３】
2007027334.tif 000015
【図１４】
2007027334.tif 000016
【図１５】
2007027334.tif 000017
【図１６】
2007027334.tif 000018
【図１７】
2007027334.tif 000019
【図１８】
2007027334.tif 000020
【図１９】
2007027334.tif 000021