(57)【要約】【課題】半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンと、一対のフィンの間に形成された絶縁層と、一対のフィン及び絶縁層の一部表面上に形成されたストレージノードと、ストレージノード上に形成されたゲート電極を備える。これにより、増加したセンシングマージンを有することができ、短チャネル効果も抑制できる。【選択図】図１
2007258725.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンと、
前記一対のフィン間に形成された絶縁層と、
前記一対のフィン、及び前記絶縁層の一部表面上に形成されたストレージノードと、
前記ストレージノード上に形成されたゲート電極とを備えることを特徴とする半導体メモリ素子。
【請求項２】
前記一対のフィン及び前記ストレージノードが接触する領域を中心に互いに離隔され、前記一対のフィンにそれぞれ形成されたソース及びドレインと、
前記ソース及びドレイン間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成された一対のチャネル領域とを備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記ストレージノードが接触する領域の前記一対のフィンの幅は、前記ソース及びドレインの形成された領域の一対のフィンの幅より狭いことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記半導体基板及び前記ストレージノード間に形成された酸化層をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドットまたはシリコン窒化膜を含んで形成されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記ストレージノードは、誘電物質、抵抗変換物質、相変化物質または強誘電体物質を含んで形成されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記半導体基板は、バルクシリコン、バルクシリコン−ゲルマニウム、または、これらの上に形成されたシリコンエピタキシャル層もしくはシリコン−ゲルマニウムエピタキシャル層を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
（イ）半導体基板上に、前記半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンを形成する段階と、
（ロ）前記一対のフィンの外側部に第１の絶縁層を形成し、内側部に第２の絶縁層を形成する段階と、
（ハ）前記一対のフィンが対向する方向にパターンされたＰＲ層を形成し、露出された第１の絶縁層を除去してホールを形成し、前記ホール内に酸化物を塗布して酸化層を形成する段階と、
（ニ）前記第１の絶縁層及び前記酸化層をエッチングし、前記一対のフィンの外側部を一部露出させる段階と、
（ホ）前記一対のフィンの外側部及び前記第２の絶縁層表面に、ストレージノード及びゲート電極を順次に形成する段階とを含むことを特徴とする半導体メモリ素子の製造方法。
【請求項９】
前記段階（ロ）は、
前記一対のフィン上に絶縁物質を塗布して第１の絶縁層を形成する段階と、
前記一対のフィン上部及び内側部の第１の絶縁層を除去する段階と、
前記一対のフィン上部に不純物を注入する段階と、
前記一対のフィン内側部に第２の絶縁層を形成する段階とを含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記段階（ハ）は、
前記ホールを形成した後、前記ホール内部をエッチングしてホールの幅を増大させる工程をさらに含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記第１の絶縁層は、シリコン酸化物で形成され、前記第２の絶縁層は、シリコン窒化物で形成されることを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドットシリコン窒化膜、誘電物質、抵抗変換物質、相変化物質または強誘電体物質のうち、少なくとも一つを含んで形成されることを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記ゲート電極は、ポリシリコン、金属、金属シリサイドまたはこれらの複合物質で形成されることを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、フィンタイプのチャネル領域を備える半導体素子及びランダムアクセスメモリ（ＲＡＭ）に関する。例えば、半導体素子は、フィンＦＥＴを含むことができ、ランダムアクセスメモリは、ＤＲＡＭ、ＲＲＡＭ、ＦｅＲＡＭまたはＮＯＲタイプのフラッシュメモリを含むことができる。
【背景技術】
【０００２】
半導体素子の性能を向上させることができるフィンＦＥＴ構造が研究されている。例えば、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによる特許文献１である“ＦＩＮ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＦＡＢＲＩＣＡＴＩＯＮ”は、フィンＦＥＴ及びフィンメモリセルについて開示している。他例として、Ｂｉｎ  Ｙｕらによる特許文献２である“ＡＤＤＩＴＩＯＮＡＬ  ＧＡＴＥ  ＣＯＮＴＲＯＬ  ＦＯＲ  Ａ  ＤＯＵＢＬＥ−ＧＡＴＥ  ＭＯＳＦＥＴ”は、絶縁層上に形成されたフィンを含むフィンＦＥＴについて開示している。
【０００３】
フィンＦＥＴは、魚鰭形に形成されたフィンの上面及び側面をチャネル領域として用いることができる。これにより、フィンＦＥＴは、平面形トランジスタよりチャネル面積を広くでき、大きな電流の流れを提供できる。その結果、フィンＦＥＴは、平面形トランジスタより高い性能を提供できる。
【０００４】
しかし、前記特許文献１、特許文献２によるフィンＦＥＴは、ＳＯＩ基板を用いて製造されることにより、フィンが基板本体からフローティングされるという問題がある。これにより、ボディバイアスを用いたトランジスタのスレッショルド電圧制御が不可能であり、その結果、ＣＭＯＳトランジスタのスレッショルド電圧調節が難しい。一方、一般的なバルク基板を用いれば、ドレイン空乏領域が拡張され、接合漏れ電流、オフ電流及び接合キャパシタンスが増大しうる。さらに、高集積素子では、短チャネル効果によってスレッショルド電圧が低下し、オフ電流がさらに増加しうる。
【０００５】
フィンＦＥＴにおける他の問題は、高いコンタクト抵抗である。例えば、前記特許文献１によるフィンＦＥＴは、フィンを横切って形成されたビットラインコンタクトを有する。この場合、ビットラインコンタクトとフィンの狭い上面とが接触してしまい、ビットラインコンタクト抵抗が非常に高くなりうる。併せて、ビットラインコンタクトを形成するために、フィンが曲がる構造になることがあり、製造上の困難さが伴う。
【０００６】
前記特許文献２によれば、ソース及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかし、ソース及びドレイン領域のために、フィン間の距離が広くなり、その結果として、フィンＦＥＴの集積度が低くなるという問題が発生しうる。
【０００７】
【特許文献１】米国特許第６６６４５８２号明細書
【特許文献２】米国特許第６８７６０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の技術的課題は、ボディバイアス制御が可能でありつつ、ＳＯＩ構造の長所を採択でき、高い動作電流と低いコンタクト抵抗とを提供して高い性能を有する半導体素子を提供するところにある。
【０００９】
また、本発明の他の技術的課題は、前記半導体素子を製造する製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するために本発明は、半導体基板と、前記半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンと、前記一対のフィンの間に形成された絶縁層と、前記一対のフィン及び前記絶縁層の一部表面上に形成されたストレージノードと、前記ストレージノード上に形成されたゲート電極とを備える半導体メモリ素子を提供する。
【００１１】
本発明は、前記一対のフィン及び前記ストレージノードが接触する領域を中心に互いに離隔され、前記一対のフィンにそれぞれ形成されたソース及びドレインと、前記ソース及びドレイン間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成された一対のチャネル領域とを備えることを特徴とする。
【００１２】
本発明において、前記ストレージノードが接触する領域の前記一対のフィンの幅は、前記ソース及びドレインの形成された領域の一対のフィンの幅より狭いことを特徴とする。
【００１３】
本発明は、前記半導体基板及び前記ストレージノード間に形成された酸化層をさらに備えることを特徴とする。
【００１４】
本発明において、前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドットまたはシリコン窒化膜を含んで形成されたことを特徴とする。
【００１５】
本発明において、前記ストレージノードは、誘電物質、抵抗変換物質、相変化物質または強誘電体物質を含んで形成されたことを特徴とする。
【００１６】
本発明において、前記半導体基板は、バルクシリコン、またはバルクシリコン−ゲルマニウムを含むことを特徴とし、これらの上にシリコンエピタキシャル層もしくはシリコン−ゲルマニウムエピタキシャル層が形成されてもよい。
【００１７】
また、本発明では、（イ）半導体基板上に、前記半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンを形成する段階と、（ロ）前記一対のフィンの外側部に第１の絶縁層を形成し、内側部に第２の絶縁層を形成する段階と、（ハ）前記一対のフィンが対向する方向にパターンされたＰＲ層を形成し、露出された第１の絶縁層を除去してホールを形成し、前記ホール内に酸化物を塗布して酸化層を形成する段階と、（ニ）前記第１の絶縁層及び前記酸化層をエッチングし、前記一対のフィンの外側部を一部露出させる段階と、（ホ）前記一対のフィンの外側部及び前記第２の絶縁層表面に、ストレージノード及びゲート電極を順次に形成する段階とを含む半導体メモリ素子の製造方法を提供する。
【００１８】
本発明において、前記段階（ロ）は、前記一対のフィン上に絶縁物質を塗布して第１の絶縁層を形成する段階と、前記一対のフィン上部及び内側部の第１の絶縁層を除去する段階と、前記一対のフィン上部に不純物を注入する段階と、前記一対のフィン内側部に第２の絶縁層を形成する段階とを含むことを特徴とする。
【００１９】
本発明において、前記段階（ハ）は、前記ホールを形成した後、前記ホール内部をエッチングしてホールの幅を増大させる工程をさらに含むことを特徴とする。
【００２０】
本発明において、前記第１の絶縁層は、シリコン酸化物で形成し、前記第２の絶縁層は、シリコン窒化物で形成されうる。
【００２１】
本発明において、前記ゲート電極は、ポリシリコン、金属、金属シリサイドまたはこれらの複合物質で形成することを特徴とする。
【発明の効果】
【００２２】
本発明による半導体素子は、１つのゲート電極に対応して一対のフィンにそれぞれ形成されたチャネル領域を、電荷の導電通路として同時に用いることができる。従って、１つの素子内で２個のチャネルを同時に実現することが可能であり、２個のメモリノードを実現できる。また、半導体素子の動作電流を高めることができ、その結果、動作速度を速めることができる。これにより、半導体素子は、高い動作電流が必要なメモリ、例えばＰＲＡＭまたはＲＲＡＭに用いられうる。併せて、半導体素子は、ＤＲＡＭに用いられた場合、動作電流を高めることにより、増加したセンシングマージンを有することができる。
【００２３】
また、本発明の半導体素子によれば、半導体基板のフィンが本体に連結されているにもかかわらず、半導体基板は、ＳＯＩ構造と類似し、ＳＯＩ類似構造になりうる。これにより、空乏領域の拡張によって発生しうるオフ電流、接合漏れ電流及び接合キャパシタンスが減少しうる。また、半導体基板に電圧を印加することにより、フィンにボディバイアスを印加できる。さらに、半導体素子の集積度が高くなるほど問題になりうる短チャネル効果も抑制できる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面に基づき、本発明の実施形態による埋没されたチャネル構造を有する半導体メモリ素子について詳細に説明する。ここで、本発明は、以下で開示された実施形態に限定されず、多様な形態で実現されうる。本実施形態は、本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面の構成要素は、説明の便宜のために、その大きさが多少誇張されていることには留意されたい。
【００２５】
図１は、本発明の実施形態による半導体メモリ素子を示した斜視図である。図２Ａは、図１に示した半導体メモリ素子のＩ−Ｉ’ラインに沿って切開した垂直断面図であり、図２Ｂは、図１に示した半導体メモリ素子のＪ−Ｊ’ラインに沿って切開した平断面図である。
【００２６】
図１、図２Ａ及び図２Ｂを参照すれば、本発明の実施形態による半導体メモリ素子は、半導体基板１０の上に、一対のフィン１１ａ，１１ｂが形成されており、一対のフィン間の基板上には、第１の絶縁層１２が形成されている。そして、第１の絶縁層１２及び一対のフィン１１ａ，１１ｂ上には、ストレージノード１６及びゲート電極１７が形成された構造を有している。ストレージノード１６の形成された部位のフィン１１ａ，１１ｂの幅は、ストレージノード１６の形成されていない領域、すなわち、ソース及びドレインの形成された領域のフィン１１ａ，１１ｂの幅に比べて大きく縮小されているということが分かる。これにより、空乏領域が大きく制限される。
【００２７】
ストレージノード１６と一対のフィン１１ａ，１１ｂとが接触する領域には、それぞれチャネル領域ＣＨ１，ＣＨ２が形成されている。チャネル領域ＣＨ１，ＣＨ２の両側の一対のフィン１１ａ，１１ｂ領域には、ソースＳ及びドレインＤが形成される。従って、本発明の実施形態によるメモリ素子は、一対のフィン１１ａ，１１ｂ領域にチャネル領域ＣＨ１，ＣＨ２が形成されているために、フィンＦＥＴ構造を有している。ここで、ストレージノード１６は、メモリの種類に応じて選択的に形成することができる。例えば、ＤＲＡＭの場合、誘電物質を塗布してキャパシタ構造に形成することができ、ＲＲＡＭの場合、遷移金属酸化物を塗布でき、ＰＲＡＭの場合、相変化物質を塗布でき、ＦｅＲＡＭの場合、強誘電体物質を塗布できる。ＳＯＮＯＳ構造の場合、酸化物、窒化物、酸化物の多層構造に形成することができる。前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドット、またはシリコン窒化膜を含んで形成されたものでありうる。また、前記ストレージノードは、誘電物質、抵抗変換物質、相変化物質または強誘電体物質を含んで形成されたものでありうる。
【００２８】
半導体基板１０は、一般的に半導体メモリ素子に使用される材料を使用でき、例えば、バルクシリコン、またはバルクシリコン−ゲルマニウムであってもよく、これらの上にシリコンエピタキシャル層もしくはシリコン−ゲルマニウムエピタキシャル層が形成された複合構造でありうる。半導体基板１０上に形成された一対のフィン１１ａ，１１ｂは、半導体基板１０と同一な物質であるか、あるいは半導体基板１０上に形成されたエピタキシャル層であってもよい。第１のフィン１１ａ及び第２のフィン１１ｂ間には、第２の絶縁層１３が形成されている。第１の絶縁層１２及び第２の絶縁層１３は、シリコン酸化膜、シリコン窒化膜または高誘電率膜で形成されるか、またはそれらの複合膜で形成されうる。後述する製造工程上の便宜のために、第２の絶縁層１３は、第１の絶縁層と異なる物質で形成されていることが好ましい。例えば、第１の絶縁層１２は、シリコン酸化物で形成され、第２の絶縁層は、シリコン窒化物で形成されたものでありうる。
【００２９】
チャネル領域ＣＨ１，ＣＨ２は、一対のフィン１１ａ，１１ｂがストレージノード１６と接触する部位の表面内に形成され、ソースＳ及びドレインＤ間の電荷の移動経路の役割を果たす。図面を参照すれば、１つのゲート電極１７について２個のチャネル領域ＣＨ１，ＣＨ２が電荷の移動経路として提供されるということが分かる。従って、２個のチャネル領域ＣＨ１，ＣＨ２を同時に用いることができるために、半導体メモリ素子の動作電流を高めることができ、結果的に、動作速度も速めることができるという長所がある。従って、高い動作電流の必要なメモリ、例えば、相変化メモリ（ＰＲＡＭ）または抵抗変換メモリ（ＲＲＡＭ）素子に用いられうる。また、ＤＲＡＭに使用される場合、動作電流を高めることにより、センシングマージンを増加させることができるという長所がある。
【００３０】
チャネル領域ＣＨ１，ＣＨ２の両側のフィン１１ａ，１１ｂの部分には、少なくとも一対のソースＳ及びドレインＤが形成され、ソースＳ及びドレインＤは、名称によって区分されず、その機能によって区分され、互いに入れ替わってもよい。ソースＳ及びドレインＤは、半導体基板１０またはソースＳ及びドレインＤ領域を除外したフィン１１ａ，１１ｂの部分にダイオード接合されている。例えば、ソースＳ及びドレインＤがｎ型不純物でドーピングされた場合、ソースＳ及びドレインＤ領域を除外したフィン１１ａ，１１ｂの部分または半導体基板１０は、ｐ型不純物でドーピングされ、その反対の場合も可能である。
【００３１】
ゲート電極１７は、ストレージノード１６上に形成され、伝導性物質で形成される。例えば、ポリシリコン、金属、金属シリサイドまたはそれらの複合物質で形成されうる。図面に示すように、ゲート電極１７は、一対のチャネル領域ＣＨ１，ＣＨ２に共通に対応し、アレイ構造で形成した場合、第２の絶縁層１３の上部によって他の単位素子にも電気的に連結されうる。
【００３２】
以下、図１、図２Ａ及び図２Ｂを参照し、本発明の実施形態による半導体メモリ素子の動作特性について説明する。
【００３３】
図１、図２Ａ及び図２Ｂを参照すれば、まず、ゲート電極１７にターンオン電圧を印加すれば、チャネル領域ＣＨ１，ＣＨ２は、同時にターンオンされて導電経路を形成できる。これにより、フィン１１ａ，１１ｂに形成されたソースＳ及びドレインＤ間に動作電圧が印加され、ドレインＤからチャネル領域ＣＨ１，ＣＨ２を通じてソースＳに電流が流れる。すなわち、半導体素子は、１つのフィンＦＥＴ動作を提供できる。
【００３４】
半導体素子の動作時、フィン１１ａ，１１ｂの幅が薄いほど空乏領域は制限されうる。従って、フィン１１ａ，１１ｂが半導体基板１０に連結されているにもかかわらず、半導体基板１０は、ＳＯＩ構造と類似し、ＳＯＩ類似構造になる。これにより、空乏領域の拡張によって発生しうるオフ電流、接合漏れ電流、接合キャパシタンスが減少しうる。接合漏れ電流の減少は、半導体素子、例えば、メモリ素子のセンシングマージンを改善させることができ、パワー消費を減少させることができる。また、半導体素子の集積度が高くなるほど問題になりうる短チャネル効果も抑制できる。しかし、半導体基板１０に電圧を印加することにより、フィン１１ａ，１１ｂにボディバイアスを印加できるという長所は維持される。これにより、半導体素子、例えば、ＣＭＯＳフィンＦＥＴのスレッショルド電圧を容易に調節できる。例えば、ＮＭＯＳフィンＦＥＴとＰＭＯＳフィンＦＥＴとのボディバイアスを調節し、２つのフィンＦＥＴのスレッショルド電圧を同じように調節できる。
【００３５】
以下、図面を参照して、本発明の実施形態による半導体メモリ素子の製造工程について詳細に説明する。図３Ａ〜図３Ｇは、本発明の実施形態による半導体メモリ素子の製造工程を示した平面図である。
【００３６】
図３Ａを参照すれば、第１の方向に形成された多数の第１の絶縁層２２、及び第２の絶縁層２３が設けられている。図３Ａのｌ−ｌ’方向に切開した断面は、図４Ａに示した。図４Ａを参照すれば、上方に突出された一対のフィン２１ａ，２１ｂを有する半導体基板２０を提供する。半導体基板２１の第１のフィン２１ａ及び第２のフィン２１ｂ間には、それぞれ第１の絶縁層２２及び第２の絶縁層２３が形成されている。
【００３７】
図４Ｂは、図４Ａに示した構造を形成する工程を示した。図４Ｂを参照すれば、フィン２１ａ，２１ｂの形成方法は、当業者に周知の一般的な方法を用いることができる。具体的には、例えば、Ｓｉ基板にフィンが形成される位置を除外した領域をフォトリソグラフィ及びエッチング技術を用いてトレンチ３０ａ，３０ｂを形成することにより、フィン２１ａ，２１ｂを容易に形成できる。そして、第１のトレンチ３０ａ及び第２のトレンチ３０ｂを埋め込む第１の絶縁層２２を形成する。第１の絶縁層２２は、例えば、シリコン酸化物を塗布し、トレンチ３０ａ，３０ｂを埋め込んで平坦化して形成できる。そして、第２のトレンチ３０ｂに埋め込まれた絶縁物質をエッチングして除去する。そして、第２のトレンチ３０ｂを埋め込む第２の絶縁層２３を形成した後、平坦化工程を実施する。第２の絶縁層２３は、例えば、シリコン窒化物を塗布して形成できる。ここで、第２のトレンチ３０ｂを埋め込む前に、露出されたフィン２１ａ，２１ｂの露出された上面及び内側面に不純物を注入し、ソース及びドレインを形成できる。
【００３８】
図３Ｂを参照すれば、第１の絶縁層２２及び第２の絶縁層２３と交差する第２の方向に、パターンされたＰＲ（ｐｈｏｔｏｒｅｓｉｓｔ）層２４を形成する。図３Ｃを参照すれば、露出された第１の絶縁層２２の領域をエッチングし、ホールｈ１を形成する。そして、ＰＲ層２４を除去する。
【００３９】
図５Ａは、図３ＣのＡ−Ａ’線に沿って切開した断面図である。図３ＣのＡ−Ａ’部分は、ＰＲ層２４を形成し、第１の絶縁層２２がエッチングされずに残存しているということが分かる。図５Ｂは、図３ＣのＢ−Ｂ’線に沿って切開した断面図である。図５Ｂを参照すれば、図３ＢのＰＲ層２４間の第１の絶縁層２２がエッチングされて除去されることにより、ホールｈ１がフィン２１ａ，２１ｂ間領域に形成されているということが分かる。図５Ｃは、図３ＣのＣ−Ｃ’線に沿って切開した断面図である。図５Ｃを参照すれば、エッチングされずに残存する第１の絶縁層２２間の領域にホールｈ１が形成されているということを確認できる。
【００４０】
図５Ｂに示したホールｈ１の内部に酸化工程を実施する。例えば、熱酸化工程を実施できる。酸化工程により、ホールｈ１の側面のフィン２１ａ，２１ｂは、例えば、シリコン酸化物が形成され、フィン２１ａ，２１ｂの幅が減少する。従って、図３Ｄを参照すれば、ホールｈ１が形成された部位のフィン２１ａ，２１ｂ及び第２の絶縁層２３の幅が狭くなったということが分かる。第２の絶縁層２３の幅が狭い領域は、図５Ｂに示したホールｈ１側面のフィン２１ａ，２１ｂが酸化されて酸化物２５が形成される領域である。
【００４１】
図６Ａは、図３ＤのＡ−Ａ’線に沿って切開した断面図であって、第１の絶縁層２２がそのまま残存しているということが分かる。図６Ｂは、図３ＤのＢ−Ｂ’線に沿って切開した断面図であり、フィン２１ａ，２１ｂの側面がエッチングされて幅が狭まったということを確認できる。そして、フィン２１ａ，２１ｂの側面及び半導体基板２０の上部には、酸化物２５が形成されているということが分かる。図６Ｃは、図３ＤのＣ−Ｃ’線に沿って切開した断面図である。図６Ｃを参照すれば、半導体基板２０上に、第１の絶縁層２２がパターンされた構造で形成されており、第１の絶縁層２２の側面及び第１の絶縁層２２間の基板上には、酸化物２５が形成されているということが分かる。ここで、酸化物２５は、第１の絶縁層２２と同一な物質を使用でき、例えば、シリコン酸化物でありうる。以下、酸化物２５と第１の絶縁層２２とを同一な部材番号２２を使用して示すものとする。
【００４２】
図３Ｅを参照すれば、図３Ｄのホールｈ１の内部に酸化物を埋め込んだ後、例えば、ＣＭＰ工程によって平坦化を実施する。図７Ａは、図３ＥのＡ−Ａ’線に沿って切開した断面図であり、第１の絶縁層２２がそのまま残存しているということが分かる。図７Ｂは、図３ＥのＢ−Ｂ’線に沿って切開した断面図であり、幅の狭まったフィン２１ａ，２１ｂ間の半導体基板２０上には、第１の絶縁層２２が埋め込まれた構造であるということが分かる。
【００４３】
図３Ｆを参照すれば、第１の絶縁層２２を所定深さほど選択的にエッチングする。このとき、残存した第１の絶縁層２２は、素子分離膜の役割を果たすことができる。図８Ａは、図３ＦのＡ−Ａ’線に沿って切開した断面図であり、第１の絶縁層２２が所定深さほどエッチングされているということが分かる。図８Ｂは、図３ＦのＢ−Ｂ’線に沿って切開した断面図であり、幅の狭まったフィン２１ａ，２１ｂ間の半導体基板２１上には、第１の絶縁層２２が所定深さほどエッチングされているということが分かる。
【００４４】
図３Ｇを参照すれば、側面がエッチングされたフィン２１ａ，２１ｂ領域間にストレージノード（図示せず）を形成した後、伝導性物質を塗布してゲート電極２７を形成する。図９Ａは、図３ＧのＡ−Ａ’線に沿って切開した断面図であって、この領域には、別途の工程を進めないために、第１の絶縁層２２が所定深さほどエッチングされている状態であるということが分かる。図９Ｂは、図３ＧのＢ−Ｂ’線に沿って切開した断面図であって、幅の狭まったフィン２１ａ，２１ｂ間の半導体基板２０上には、第１の絶縁層２２が形成されており、その上部に、ストレージノード２６及びゲート電極２７が形成される。
【００４５】
ここで、ストレージノード２６は、メモリの種類に応じて選択的に形成することができる。例えば、ＤＲＡＭの場合、誘電物質を塗布してキャパシタ構造に形成することができ、ＲＲＡＭの場合、遷移金属酸化物を塗布でき、ＰＲＡＭの場合、相変化物質を塗布でき、ＦｅＲＡＭの場合、強誘電体物質を塗布できる。ＳＯＮＯＳ構造の場合、酸化物、窒化物、酸化物の多層構造で形成することができる。
【００４６】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的に提供された。例えば、本発明で半導体素子は、フィンＦＥＴ及びこれを用いるメモリ素子を含むことができる。また、本発明でランダムアクセスメモリは、提示した単位セルがマトリックス状に配列されたＮＯＲタイプのアレイ構造を含むことができる。本発明は、前記実施形態に限定されず、本発明の技術的思想内で前記実施形態を組み合わせて実施するなど、当業者により多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００４７】
本発明の半導体メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態による半導体メモリ素子を示す斜視図である。
【図２Ａ】図１のＩ−Ｉ’線に沿って切断した垂直断面を示す図面である。
【図２Ｂ】図１のＪ−Ｊ’線に沿って切断した断面を示す平断面図である。
【図３Ａ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｂ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｃ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｄ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｅ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｆ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図３Ｇ】本発明の実施形態による半導体メモリ素子の製造工程を示す図面である。
【図４Ａ】図３Ａのｌ−ｌ’線に沿って切断した断面を示す図面である。
【図４Ｂ】図４Ａ構造の製造工程を示す図面である。
【図５Ａ】図３ＣのＡ−Ａ’線に沿って切開した断面図である。
【図５Ｂ】図３ＣのＢ−Ｂ’線に沿って切開した断面図である。
【図５Ｃ】図３ＣのＣ−Ｃ’線に沿って切開した断面図である。
【図６Ａ】図３ＤのＡ−Ａ’線に沿って切開した断面図である。
【図６Ｂ】図３ＤのＢ−Ｂ’線に沿って切開した断面図である。
【図６Ｃ】図３ＤのＣ−Ｃ’線に沿って切開した断面図である。
【図７Ａ】図３ＥのＡ−Ａ’線に沿って切開した断面図である。
【図７Ｂ】図３ＥのＢ−Ｂ’線に沿って切開した断面図である。
【図８Ａ】図３ＦのＡ−Ａ’線に沿って切開した断面図である。
【図８Ｂ】図３ＦのＢ−Ｂ’線に沿って切開した断面図である。
【図９Ａ】図３ＧのＡ−Ａ’線に沿って切開した断面図である。
【図９Ｂ】図３ＧのＢ−Ｂ’線に沿って切開した断面図である。
【符号の説明】
【００４９】
１０，２０  半導体基板
１１ａ，１１ｂ，２１ａ，２１ｂ  フィン
１２，２２  第１の絶縁層
１３，２３  第２の絶縁層
１６、２６  ストレージノード
１７，２７  ゲート電極
２４  ＰＲ層
２５  酸化層
ＣＨ１，ＣＨ２  チャネル領域
【図１】
2007258725.tif 000003
【図２Ａ】
2007258725.tif 000004
【図２Ｂ】
2007258725.tif 000005
【図３Ａ】
2007258725.tif 000006
【図３Ｂ】
2007258725.tif 000007
【図３Ｃ】
2007258725.tif 000008
【図３Ｄ】
2007258725.tif 000009
【図３Ｅ】
2007258725.tif 000010
【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
2007258725.tif 000018
【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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