(57)【要約】【課題】ゲート絶縁膜の信頼性を向上させ、高い電流駆動能力を有する半導体装置を製造する半導体装置の製造方法とその半導体装置を提供する。【解決手段】半導体基体を構成するエピタキシャル層２表面に該半導体基体とヘテロ接合するヘテロ半導体領域として多結晶シリコン４を形成した後、ゲート絶縁膜６を成膜する前に、多結晶シリコン４の表面の凹凸を平坦化する。あるいは、前記ヘテロ半導体領域として、結晶粒径が小さい非晶質もしくは微結晶のヘテロ半導体を用いる。さらには、前記ヘテロ半導体領域として非晶質もしくは微結晶のヘテロ半導体を成膜させた場合、成膜後に、多結晶シリコンに変化させる再結晶化アニール処理を施すようにしても良い。半導体基体の材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれでも良いし、ヘテロ半導体領域の材料は、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素のいずれでも良い。【選択図】図１
2007299845.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、前記半導体基体表面の所定領域に形成され、前記半導体基体とは異なるバンドキャップを有する半導体材料から成るヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合界面に近接してゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える半導体装置を製造する半導体装置の製造方法であって、前記半導体基体の表面に形成した前記ヘテロ半導体領域の表面の凹凸を平坦化するヘテロ半導体領域平坦化工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基体と、前記半導体基体表面の所定領域に形成され、前記半導体基体とは異なるバンドキャップを有する半導体材料から成るヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合界面に近接してゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える半導体装置を製造する半導体装置の製造方法であって、前記ヘテロ半導体領域として、前記半導体基体の表面に非晶質もしくは微結晶のヘテロ半導体を形成する非晶質もしくは微結晶領域形成工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基体と、前記半導体基体表面の所定領域に形成され、前記半導体基体とは異なるバンドキャップを有する半導体材料から成るヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合界面に近接してゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える半導体装置を製造する半導体装置の製造方法であって、前記ヘテロ半導体領域として、前記半導体基体表面に形成した非晶質もしくは微結晶のヘテロ半導体を、熱処理により多結晶化するヘテロ半導体領域多結晶化工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記ヘテロ半導体領域平坦化工程において、ドライエッチングにより前記ヘテロ半導体領域の表面の凹凸を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ヘテロ半導体領域平坦化工程において、ウェットエッチングにより前記ヘテロ半導体領域の表面の凹凸を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ヘテロ半導体領域平坦化工程において、ＣＭＰ(Chemical Mechanical
Polishing)により前記ヘテロ半導体領域の表面の凹凸を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記半導体基体の材料として、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかを用いることを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ヘテロ半導体領域の材料として、シリコン、シリコンゲルマニウムのいずれかを用いることを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ヘテロ半導体領域の材料として、ゲルマニウム、ガリウムヒ素のいずれかを用いることを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
【請求項１０】
半導体基体と、前記半導体基体表面の所定領域に形成され、前記半導体基体とは異なるバンドキャップを有する半導体材料から成るヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合界面に近接してゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える半導体装置において、前記ヘテロ半導体領域として形成した多結晶半導体領域の表面が平坦化されていることを特徴とする半導体装置。
【請求項１１】
半導体基体と、前記半導体基体表面の所定領域に形成され、前記半導体基体とは異なるバンドキャップを有する半導体材料から成るヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合界面に近接してゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える半導体装置において、前記ヘテロ半導体領域が、非晶質もしくは微結晶のヘテロ半導体からなっていることを特徴とする半導体装置。
【請求項１２】
前記半導体基体の材料が、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記ヘテロ半導体領域の材料が、シリコン、シリコンゲルマニウムのいずれかからなることを特徴とする請求項１０ないし１２のいずれかに記載の半導体装置。
【請求項１４】
前記ヘテロ半導体領域の材料が、ゲルマニウム、ガリウムヒ素のいずれかからなることを特徴とする請求項１０ないし１２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した特許文献１の特開２００３−３１８４１３号公報「高耐圧炭化珪素ダイオードおよびその製造方法」に記載の技術がある。
【０００３】
該特許文献１に記載の従来技術では、Ｎ＋型炭化珪素基板にＮ−型炭化珪素エピタキシャル層が形成された半導体基体の第一主面上に、半導体基体とは異なるバンドギャップで、同一の導電型であるＮ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、Ｎ−型炭化珪素エピタキシャル層とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とは、ヘテロ接合をしている。なお、記号＋，−は、導入した不純物密度の高密度、低密度を、それぞれ、意味している。
【０００４】
また、Ｎ−型炭化珪素エピタキシャル層とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域との上にはゲート絶縁膜が形成され、さらに、Ｎ−型炭化珪素エピタキシャル層とＮ＋型多結晶シリコン領域との接合部に近接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域は、ソース電極に接続され、Ｎ＋型炭化珪素基板の裏面には、ドレイン電極が形成されている。
【０００５】
前述のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することによって、スイッチとして機能する。
【０００６】
つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。
【０００７】
しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面にゲート電界が作用して、ゲート絶縁膜に接するヘテロ接合界面におけるエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。
【０００８】
このような従来技術の半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いているので、チャネル長がヘテロ障壁の厚みの程度によって決定されることから、低オン抵抗の導通特性が得られる。
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のような従来技術においては、半導体基体の第一主面上に、ヘテロ半導体領域を構成するためのＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域を成膜する際に、一般的な多結晶シリコン成膜温度で成膜した場合、多結晶シリコン表面に１０００Å程度の凹凸が生じている。従来技術においては、このような表面に凹凸がある状態のヘテロ半導体領域を一部エッチングして、Ｎ−型炭化珪素エピタキシャル層の一部の表面を露出させた状態とした後、Ｎ−型炭化珪素エピタキシャル層とヘテロ半導体領域との上に、約１０００Å膜厚のゲート絶縁膜を堆積させ、さらに、ゲート絶縁膜上にゲート電極材料を堆積させている。
【００１０】
しかし、ヘテロ半導体領域の表面には、前述のように、１０００Å程度の凹凸があるため、ゲート絶縁膜も大きな凹凸を伴う状態で形成されることになる。ゲート絶縁膜に凹凸が生じると、部分的に膜厚に薄い部分が生じたり、あるいは、部分的に電界集中が生じたりして、ゲート絶縁膜の信頼性を低下させる可能性がある。
【００１１】
また、ヘテロ半導体領域をドライエッチングする際に、表面の凹凸のためにドライエッチング量が不均一となり、ヘテロ半導体領域と接している炭化珪素半導体基体表面に局所的にドライエッチングのダメージが入る可能性がある。炭化珪素半導体基体表面にエッチングダメージが入ると、ＭＯＳ界面すなわちヘテロ接合界面の界面準位の発生原因となり、ゲート絶縁膜のリーク電流が増大して、デバイスの電流駆動能力が低下してしまう。
【００１２】
本発明は、かかる事情に鑑みてなされたものであり、ヘテロ半導体領域の表面を平坦化することによって、ゲート絶縁膜の膜厚を均一に形成可能とし、もって、ゲート絶縁膜の信頼性を向上させ、高い電流駆動能力を有する半導体装置を製造する半導体装置の製造方法およびその半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明は、前述の課題を解決するために、ゲート絶縁膜が接するヘテロ半導体領域の表面を平坦化することを特徴としている。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法および半導体装置によれば、ゲート絶縁膜が接するヘテロ半導体領域の表面を平坦化しているので、そのヘテロ半導体領域の表面上に形成されるゲート絶縁膜の平坦性および膜厚均一性を向上させることが可能であり、もって、ゲート絶縁膜の信頼性を向上させ、高い電流駆動能力を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明による半導体装置の製造方法および半導体装置の最良の実施形態について、図面を参照しながら詳細に説明する。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態を、図１〜９の製造過程を表した断面図に基づいて、説明する。ここに、図１〜図９は、それぞれ、本発明の第１の実施の形態における半導体装置の製造方法の第１工程〜第９工程を説明する素子部断面構造図である。
【００１７】
まず、図１の第１工程（半導体基体形成工程、ヘテロ半導体領域形成工程）においては、Ｎ＋型炭化珪素基板１上に、例えば、不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタキシャル層２が形成されて、半導体基体が作製される。しかる後、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２上に、多結晶シリコン３を例えば０．１〜１０μｍの厚さで成膜する。多結晶シリコン３は、半導体基体のＮ−型炭化珪素エピタキシャル層２と異なるバンドキャップを有する半導体材料であり、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合するヘテロ半導体領域を形成している。
【００１８】
図２の第２工程（ヘテロ半導体領域不純物導入工程）においては、多結晶シリコン３中に、半導体基体と同じ導電型のＮ型不純物５１をイオン注入し、高密度のＮ＋型多結晶シリコン４を形成する。Ｎ型不純物５１としては、例えばヒ素、リン等が用いられる。不純物の導入方法としては、イオン注入の他に、多結晶シリコンの成膜中においてリン等を導入する方法や、多結晶シリコン３の上に、高密度にドーピングされたデポジション膜を堆積し、６００〜１０００℃程度の熱処理によりデポジション膜中の不純物を、直接、多結晶シリコン３中に導入する方法を用いても良い。
【００１９】
図３の第３工程（ヘテロ半導体領域平坦化工程）においては、Ｎ＋型多結晶シリコン４の表面を平坦化する。本ヘテロ半導体領域平坦化工程を実施する前では、通常、Ｎ＋型多結晶シリコン４の表面は、図４のＡＦＭ像（Atomic  Force  Microscopy  Image：原子間力顕微鏡像）に示すように、最大で１２４０Åと大きな凹凸を持っている。このＮ＋型多結晶シリコン４の凹凸表面を、例えばドライエッチングすることによって少なくとも６００Å以下に平坦化する。この結果、例えば、図５のＡＦＭ像に示すように、最大でも５６０Åと、Ｎ＋型多結晶シリコン４の表面の凹凸値を半分以下に低減することができる。ここに、図４は、Ｎ＋型多結晶シリコン４の表面を平坦化前の表面ＡＦＭ像を示す斜視図であり、図５は、Ｎ＋型多結晶シリコン４の表面をドライエッチングにより平坦化した後の表面ＡＦＭ像を示す斜視図である。
【００２０】
なお、本実施の形態のヘテロ半導体領域平坦化工程においては、Ｎ＋型多結晶シリコン４の表面を平坦化する方法として、ドライエッチングを用いた場合を示したが、ウェットエッチングやＣＭＰ（Chemical  Mechanical  Polishing）などの平坦化プロセスを用いて、Ｎ＋型多結晶シリコン４の表面を平坦化するようにしても良い。
【００２１】
また、本実施の形態においては、図２の第２工程（ヘテロ半導体領域不純物導入工程）に示すように、図１の第１工程において多結晶シリコン３を成膜した直後に、Ｎ型不純物５１のイオン注入を実施する例を示したが、多結晶シリコン３の平坦化後に、Ｎ型不純物５１のイオン注入を行って、Ｎ＋型多結晶シリコン４を形成するようにしても良い。
【００２２】
次の図６の第４工程（ヘテロ半導体領域パターニング工程）においては、Ｎ＋型多結晶シリコン４上のあらかじめ定めた所定領域にレジスト５を形成し、該レジスト５をマスクとして、Ｎ＋型多結晶シリコン４のドライエッチングを行い、Ｎ＋型多結晶シリコン４をパターニングする。この際、炭化珪素半導体基体のＮ−型炭化珪素エピタキシャル層２へのドライエッチングのダメージが生じることを防止するために、Ｎ＋型多結晶シリコン４のドライエッチング量を、Ｎ−型炭化珪素エピタキシャル層２上にＮ＋型多結晶シリコン４が薄く残した状態になるまでとし、Ｎ＋型多結晶シリコン４の残りを犠牲酸化および酸化膜ウェットエッチングによって除去して、Ｎ−型炭化珪素エピタキシャル層２を露出させるという工程を用いることができる。
【００２３】
次の図７の第５工程（ゲート絶縁膜形成工程）においては、Ｎ＋型多結晶シリコン４並びに露出したＮ−型炭化珪素エピタキシャル層２上に、例えば、ＣＶＤ酸化膜を堆積してゲート絶縁膜６を成膜する。Ｎ＋型多結晶シリコン４の表面は、図３の第３工程を経ることによって平坦化されているので、ゲート絶縁膜６も平坦でかつ均一な膜厚で形成することができる。
【００２４】
図８の第６工程（ゲート電極形成工程）においては、ゲート絶縁膜６上にゲート電極材料を成膜した後、フォトリソグラフィーによりレジストパターンを形成し、ドライエッチングによってレジストパターンを転写することによって、ゲート電極７を形成する。ゲート電極材料としては、例えば、多結晶シリコンや金属が用いられる。
【００２５】
最後の図９の第７工程（ソース電極形成工程、ドレイン電極形成工程）においては、まず、層間絶縁膜８を形成した後、層間絶縁膜８にコンタクトホールを開口し、その後、Ｎ＋型多結晶シリコン４にオーミックコンタクトするソース電極９を形成する。さらに、Ｎ＋炭化珪素基板１にオーミックコンタクトするドレイン電極１０を形成する。
【００２６】
本実施の形態においては、前述したように、多結晶シリコン３の成膜後に、多結晶シリコン３またはＮ＋型多結晶シリコン４の表面を、ドライエッチング、もしくは、ウェットエッチング、もしくは、ＣＭＰなどの平坦化処理を行うことにより、平坦化している。
【００２７】
これにより、Ｎ＋型多結晶シリコン４上に形成するゲート絶縁膜６の膜厚均一性を向上させることを可能にし、電界集中を緩和することによって、ゲート絶縁膜６の信頼性を向上させ、ゲート絶縁膜６のリーク電流を抑え、高い電流駆動能力を有する半導体装置を得ることができる。
【００２８】
また、Ｎ＋型多結晶シリコン４表面を平坦化することにより、Ｎ＋型多結晶シリコン４をパターニングするために行うドライエッチング量の均一性を向上させることができ、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２に局所的なエッチングダメージが生じることを確実に低減することができる。その結果、ＭＯＳ界面すなわちヘテロ接合界面の界面準位の発生を抑止することができ、電流駆動能力がさらに優れた半導体装置を得ることができる。
【００２９】
なお、図３の第３工程（ヘテロ半導体領域平坦化工程）のように、多結晶シリコン３またはＮ＋型多結晶シリコン４の表面を平坦化する工程を有していない従来の製造方法によって製造された半導体装置の場合は、図１５に示すように、Ｎ＋型多結晶シリコン４の表面の凹凸が、局所的に１０００Å（ゲート絶縁膜６の膜厚に略等しい）を超えるほど大きくなり、その結果、ゲート絶縁膜６の凹凸が大きくなると共に、その膜厚の均一性も得られなくなっている。
【００３０】
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図１０、図１１の製造過程を表した断面図に基づいて、説明する。本実施の形態においては、ヘテロ半導体領域を形成する半導体材料が、第１の実施の形態の場合と異なり、表面の粗さが少ない材料を用いることによって、ヘテロ半導体領域の表面を平坦化する工程を設けなくても、表面の凹凸を６００Å以下に抑えることを可能とする場合を例示するものである。ここに、図１０、図１１は、それぞれ、本発明の第２の実施の形態における半導体装置の製造方法の第１工程、第２工程を説明する素子部断面構造図である。図１１の第２工程以降は、第１の実施の形態における図６〜図９の第４工程〜第７工程と同様である。
【００３１】
まず、図１０の第１工程（半導体基体形成工程、非晶質もしくは微結晶領域形成工程）においては、まず、第１の実施の形態と同様に、Ｎ＋型炭化珪素基板１上に、例えば、不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタキシャル層２が形成されて、半導体基体が作製される。しかる後、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２上に、ヘテロ半導体領域となる非晶質もしくは微結晶領域として、第１の実施の形態とは異なり、非晶質シリコンもしくは微結晶シリコン１１を例えば０．１〜１０μｍ成膜する。非晶質もしくは微結晶領域として成膜した非晶質シリコンもしくは微結晶シリコン１１は、半導体基体のＮ−型炭化珪素エピタキシャル層２と異なるバンドキャップを有する半導体材料であり、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合するヘテロ半導体領域を形成している。
【００３２】
ヘテロ半導体領域を形成する非晶質シリコンもしくは微結晶シリコン１１は、第１の実施の形態における多結晶シリコン３よりも結晶粒径が小さいため、ヘテロ半導体領域表面の凹凸を６００Å以下の少ない値に抑えることができる。
【００３３】
図１１の第２工程（ヘテロ半導体領域不純物導入工程）においては、非晶質シリコンもしくは微結晶シリコン１１中に、半導体基体と同じ導電型のＮ型不純物５１をイオン注入することにより、高密度のＮ＋型非晶質シリコンもしくはＮ＋型微結晶シリコン１２を形成する。Ｎ型不純物５１としては、例えばヒ素、リン等が用いられる。不純物の導入方法としては、イオン注入の他に、非晶質シリコンもしくは微結晶シリコンの成膜中においてリン等を導入する方法を用いても良い。
【００３４】
図１１の第２工程以降は、前述のように、第１の実施の形態における図６〜図９の第４工程〜第７工程と同様の工程を経ることによって、最終的な半導体装置を作製することができる。
【００３５】
本実施の形態においては、ヘテロ半導体領域として、表面平坦性が良好な非晶質もしくは微結晶シリコンを成膜し、ヘテロ半導体領域の表面の平坦性を向上することができる。これにより、ヘテロ半導体領域のＮ＋型非晶質シリコンもしくはＮ＋型微結晶シリコン１２上に形成するゲート絶縁膜６の膜厚均一性を向上させることを可能にし、電界集中を緩和することによって、ゲート絶縁膜６の信頼性を向上させ、ゲート絶縁膜６のリーク電流を抑え、高い電流駆動能力を有する半導体装置を得ることができる。
【００３６】
また、Ｎ＋型ヘテロ半導体領域としてのＮ＋型非晶質シリコンもしくはＮ＋型微結晶シリコン１２表面が平坦であることから、Ｎ＋型非晶質シリコンもしくはＮ＋型微結晶シリコン１２をパターニングするために行うドライエッチング量の均一性を向上させることができ、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２に局所的なエッチングダメージが生じることを確実に低減することができる。その結果、ＭＯＳ界面すなわちヘテロ接合界面の界面準位の発生を抑止することができ、電流駆動能力がさらに優れた半導体装置を得ることができる。
【００３７】
（第３の実施の形態）
次に、本発明の第３の実施の形態について、図１２〜図１４の製造過程を表した断面図に基づいて、説明する。本実施の形態においては、第２の実施の形態の場合と同様に、ヘテロ半導体領域を形成する半導体材料として、表面の粗さが少ない非晶質シリコンもしくは微結晶シリコン１１を用いるが、半導体基体上に成膜した後の非晶質シリコンもしくは微結晶シリコン１１を熱処理することによって、非晶質シリコンもしくは微結晶シリコン１１を多結晶化させて、ヘテロ半導体領域の表面を平坦化しつつ、かつ、オン抵抗を低減可能とする製造方法を例示するものである。ここに、図１２〜図１４は、それぞれ、本発明の第３の実施の形態における半導体装置の製造方法の第１工程〜第３工程を説明する素子部断面構造図である。図１４の第３工程以降は、第１の実施の形態における図６〜図９の第４工程〜第７工程と同様である。
【００３８】
まず、図１２の第１工程（半導体基体形成工程、非晶質もしくは微結晶領域形成工程）においては、第２の実施の形態と同様に、Ｎ＋型炭化珪素基板１上に、例えば、不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタキシャル層２が形成されて、半導体基体が作製される。しかる後、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２上に、ヘテロ半導体領域となる非晶質もしくは微結晶領域として、非晶質シリコンもしくは微結晶シリコン１１を例えば０．１〜１０μｍ成膜する。非晶質もしくは微結晶領域として成膜した非晶質シリコンもしくは微結晶シリコン１１は、半導体基体のＮ−型炭化珪素エピタキシャル層２と異なるバンドキャップを有する半導体材料であり、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合するヘテロ半導体領域を形成している。
【００３９】
前述したように、ヘテロ半導体領域を形成する非晶質シリコンもしくは微結晶シリコン１１は、第１の実施の形態における多結晶シリコン３よりも結晶粒径が小さいため、ヘテロ半導体領域表面の凹凸を６００Å以下の少ない値に抑えることができる。
【００４０】
次に、図１３の第２工程（ヘテロ半導体領域多結晶化工程）においては、熱処理すなわち再結晶化アニール（ＳＰＣ：Solid  Phase  Crystallization）処理により、成膜した非晶質シリコンもしくは微結晶シリコン１１の結晶粒径を増大させ、多結晶シリコン３に変化させる。熱処理としては、例えば６００℃６５時間の低温長時間熱処理や、９００℃２０分の熱処理などを用いることができる。この熱処理により、キャリアの移動度が向上し、成膜した非晶質もしくは微結晶シリコン１１のシート抵抗を低減させることができる。その結果、スイッチングデバイスとしてのオン抵抗が低減し、電流駆動能力を向上させることができる。
【００４１】
次の図１４の第３工程（ヘテロ半導体領域不純物導入工程）においては、非晶質もしくは微結晶シリコン１１を多結晶化した多結晶シリコン３中に、半導体基体と同じ導電型のＮ型不純物５１をイオン注入することにより、高密度のＮ＋型多結晶シリコン４を形成する。Ｎ型不純物５１としては、例えばヒ素、リン等が用いられる。不純物の導入方法としては、イオン注入の他に、非晶質シリコンもしくは微結晶シリコンの成膜中においてリン等を導入する方法を用いても良い。
【００４２】
本実施の形態においては、図１４の第３工程（ヘテロ半導体領域不純物導入工程）のように、図１３の第２工程（ヘテロ半導体領域多結晶化工程）の結晶粒径増大のための熱処理後に、Ｎ型不純物５１のイオン注入を実施する例を示したが、図１２の第１工程において、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２上に非晶質もしくは微結晶シリコン１１を成膜した直後に、非晶質もしくは微結晶シリコン１１の結晶粒径増大のための熱処理を行い、しかる後に、Ｎ型不純物５１のイオン注入を行い、Ｎ＋型多結晶シリコン４を形成するようにしても良い。
【００４３】
図１４の第３工程以降は、前述のように、第１の実施の形態における図６〜図９の第４工程〜第７工程と同様の工程を経ることによって、最終的な半導体装置を作製することができる。
【００４４】
本実施の形態においては、ヘテロ半導体領域として、表面平坦性が良い非晶質もしくは微結晶シリコン１１をＮ−型炭化珪素エピタキシャル層２上に成膜した後に、もしくは、成膜後の非晶質もしくは微結晶シリコン１１にＮ型不純物を導入した後に、熱処理により結晶粒径を増大させて多結晶シリコン３に変化させるようにしているので、ヘテロ半導体領域の表面平坦性を保ちつつ、低シート抵抗のＮ＋型多結晶シリコン４を形成することができ、より高い電流駆動能力を確保することができる。
【００４５】
これにより、Ｎ＋型多結晶シリコン４上に形成するゲート絶縁膜６の膜厚均一性を向上させることを可能にし、電界集中を緩和することによって、ゲート絶縁膜６の信頼性を向上させ、ゲート絶縁膜６のリーク電流を抑え、高い電流駆動能力を有する半導体装置を得ることができる。
【００４６】
また、Ｎ＋型多結晶シリコン４表面を平坦に形成することができるので、Ｎ＋型多結晶シリコン４をパターニングするために行うドライエッチング量の均一性を向上させることができ、半導体基体を構成するＮ−型炭化珪素エピタキシャル層２に局所的なエッチングダメージが生じることを確実に低減することができる。その結果、ＭＯＳ界面すなわちヘテロ接合界面の界面準位の発生を抑止することができ、電流駆動能力がさらに優れた半導体装置を得ることができる。
【００４７】
なお、以上の各実施の形態においては、半導体基板材料として、炭化珪素を用い、ヘテロ半導体領域の材料として、多結晶シリコンまたは非晶質シリコンもしくは微結晶シリコンを用いる例を示したが、本発明は、かかる材料に限るものではなく、例えば、半導体基板の材料として、窒化ガリウム、もしくは、ダイヤモンドからなっていても良い。
【００４８】
また、ヘテロ半導体領域の材料も、半導体基体と異なるバンドギャップを有する半導体材料からなるヘテロ半導体領域を形成する材料であれば、多結晶シリコンまたは非晶質シリコンもしくは微結晶シリコンに限るものではなく、単結晶シリコンやシリコンゲルマニウムであっても良いし、あるいは、ゲルマニウムやガリウムヒ素であっても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態における半導体装置の製造方法の第１工程を説明する素子部断面構造図である。
【図２】本発明の第１の実施の形態における半導体装置の製造方法の第２工程を説明する素子部断面構造図である。
【図３】本発明の第１の実施の形態における半導体装置の製造方法の第３工程を説明する素子部断面構造図である。
【図４】Ｎ＋型多結晶シリコンの表面を平坦化前の表面ＡＦＭ像を示す斜視図である。
【図５】Ｎ＋型多結晶シリコンの表面をドライエッチングにより平坦化した後の表面ＡＦＭ像を示す斜視図である。
【図６】本発明の第１の実施の形態における半導体装置の製造方法の第４工程を説明する素子部断面構造図である。
【図７】本発明の第１の実施の形態における半導体装置の製造方法の第５工程を説明する素子部断面構造図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法の第６工程を説明する素子部断面構造図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法の第７工程を説明する素子部断面構造図である。
【図１０】本発明の第２の実施の形態における半導体装置の製造方法の第１工程を説明する素子部断面構造図である。
【図１１】本発明の第２の実施の形態における半導体装置の製造方法の第２工程を説明する素子部断面構造図である。
【図１２】本発明の第３の実施の形態における半導体装置の製造方法の第１工程を説明する素子部断面構造図である。
【図１３】本発明の第３の実施の形態における半導体装置の製造方法の第２工程を説明する素子部断面構造図である。
【図１４】本発明の第３の実施の形態における半導体装置の製造方法の第３工程を説明する素子部断面構造図である。
【図１５】従来の製造方法により製造した半導体装置の素子部断面構造図である。
【符号の説明】
【００５０】
１…Ｎ＋型炭化珪素基体、２…Ｎ−型炭化珪素基体、３…多結晶シリコン、４…Ｎ＋型多結晶シリコン、５…レジスト、６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、９…ソース電極、１０…ドレイン電極、１１…非晶質シリコンもしくは微結晶シリコン、１２…Ｎ＋型非晶質シリコンもしくはＮ＋型微結晶シリコン、５１…Ｎ型不純物。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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