(57)【要約】【課題】高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無い、同期整流型のスイッチング式のＤＣ−ＤＣコンバータを提供する。【解決手段】インダクタ２と、主スイッチ１と、整流スイッチ４と、平滑コンデンサ３と、誤差信号Ｖeを出力する誤差増幅器７と、電流検出信号を出力する電流検出回路８と、電流検出信号の信号レベルが誤差信号Ｖeの信号レベルに到達すると、主スイッチ１をオフ状態にする一方で、整流スイッチ４をオン状態にする制御駆動回路１７とを備える。制御駆動回路１７は、出力直流電圧Ｖo又は誤差信号Ｖeに基づいて、出力直流電圧Ｖoが目標値よりも大きいことを検出し、出力直流電圧Ｖoと目標値との差に応じた電圧検出信号Ｖkを出力する電圧検出回路１４と、電圧検出信号Ｖkに応じて、主スイッチ１及び整流スイッチ４のオン時における電圧降下を調整するオン電圧調整回路１５とを含む。【選択図】図１
2007135287.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、
入力直流電圧が供給される第１のスイッチと、
前記第１のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行ない、前記インダクタの電圧を整流する第２のスイッチと、
前記インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、
前記出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、
前記第１のスイッチがオン状態であるときに前記インダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部と、
前記電流検出信号の信号レベルが前記誤差信号の信号レベルに到達すると、前記第１のスイッチをオフ状態にする一方で、前記第２のスイッチをオン状態にする制御駆動部とを備え、
前記制御駆動部は、
前記出力直流電圧又は前記誤差信号に基づいて、前記出力直流電圧が目標値よりも大きいことを検出し、前記出力直流電圧と前記目標値との差に応じた電圧検出信号を出力する電圧検出部と、
前記電圧検出信号に応じて、前記第１のスイッチ及び前記第２のスイッチのうちの少なくとも１つのオン時における電圧降下を調整するオン電圧調整部とを含む
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記電圧検出部は、
前記入力直流電圧に応じた基準信号を生成する信号生成回路と、
前記出力直流電圧が前記目標値よりも大きいときに、前記誤差信号と前記基準信号との差分を増幅することにより、前記電圧検出信号を生成する増幅回路とを有している
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第１のスイッチ及び前記第２のスイッチのうちの少なくとも１つは、ＭＯＳＦＥＴよりなり、
前記オン電圧調整部は、前記第１のスイッチ及び前記第２のスイッチのうちの少なくとも１つのオン抵抗を調整する
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記第１のスイッチ及び前記第２のスイッチは共に、前記ＭＯＳＦＥＴよりなり、
前記オン電圧調整部は、前記第１のスイッチ及び前記第２のスイッチに入力されるゲート・ソース間電圧を調整し、前記第１のスイッチ及び前記第２のスイッチのオン抵抗を調整する
ことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
少なくとも前記第２のスイッチは、前記ＭＯＳＦＥＴよりなり、
前記オン電圧調整部は、前記第２のスイッチに入力されるゲート・ソース間電圧を調整し、前記第２のスイッチのオン抵抗を調整する
ことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記第１のスイッチ及び前記第２のスイッチの各々は、複数個のスイッチが並列に接続されてなり、
前記オン電圧調整部は、前記複数個のスイッチのうちのいずれかを選択的に駆動することにより、前記第１のスイッチ及び前記第２のスイッチのオン時における電圧降下を調整することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記第２のスイッチは、複数個のスイッチが並列に接続されてなり、
前記オン電圧調整部は、前記複数個のスイッチのうちのいずれかを選択的に駆動することにより、前記第２のスイッチのオン時における電圧降下を調整することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に安定した直流電力を供給するＤＣ−ＤＣコンバータに関し、特に、同期整流回路を有するスイッチング式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、各種電子機器に電源電圧を供給するスイッチング式のＤＣ−ＤＣコンバータには、その整流素子にＭＯＳＦＥＴ等のスイッチ素子を用いることによって整流損失を低減した同期整流回路を有するＤＣ−ＤＣコンバータが多用されている。同期整流回路を有するＤＣ−ＤＣコンバータは、整流用スイッチ素子を逆方向に電流が流れることを許容する場合と許容しない場合によって、軽負荷時の動作が異なる。例えば特許文献１は、整流用スイッチ素子を逆方向に電流が流れる従来例に対し、逆方向に電流が流れることを許容しない発明に関するものである。
【０００３】
＜第１の従来例＞
図２０（ａ）は、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、例えば特許文献１の図３に開示された同期整流型の降圧コンバータの回路構成を示している。
【０００４】
図２０（ａ）に示すように、第１の従来例に係るＤＣ−ＤＣコンバータは、制御端子へ入力される信号によってオン・オフ動作を行なう主スイッチ素子８１と、主スイッチ素子８１のオン・オフ動作に応じて磁気エネルギーの蓄積と放出とを繰り返すインダクタ８２（なお、インダクタ８２のインダクタンスをＬとする。）と、インダクタ８２を流れる電流を平滑化する平滑コンデンサ８３と、主スイッチ素子８１のオン・オフ動作と相補的にオン・オフ動作を行なう整流スイッチ素子８４とによって構成されている。主スイッチ素子８１は、入力直流電圧Ｖi （電圧入力端からの直流電圧のことである。）が印加され、平滑コンデンサ８３から出力直流電圧Ｖo （各種電子回路の直流電源電圧となる直流電圧のことである。）が負荷８５へ出力される。
【０００５】
以上の構成を有する第１の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【０００６】
まず、主スイッチ素子８１がオン状態であるとき、電圧入力側から、主スイッチ素子８１及びインダクタ８２を介して、電圧出力側に電流が流れ、インダクタ８２には、磁気エネルギーが蓄積される。主スイッチ素子８１の導通抵抗などを無視すると、主スイッチ素子８１がオン状態であるときのインダクタ８２に流れるインダクタ電流ＩL は、直線的に増加する。ここで、主スイッチ素子８１がオン状態である時間をＴonと表すと、インダクタ電流ＩL の増加量は、(Ｖi −Ｖo )×Ｔon／Ｌ となる。
【０００７】
一方、主スイッチ素子８１がオフ状態であるとき、整流スイッチ素子８４及びインダクタ８２を介して出力側に電流が流れ、インダクタ８２に蓄積された磁気エネルギーが放出される。整流スイッチ素子８４に発生する順方向の電圧降下は、整流手段としてダイオードを用いた場合と比較して、整流損失が少ない。整流スイッチ素子８４の導通抵抗などを無視すると、主スイッチ素子８１がオフ状態であるときのインダクタ８２に流れるインダクタ電流ＩL は、直線的に減少する。主スイッチ素子８１のスイッチング周期をＴとすると、オフ時間は（Ｔ−Ｔon）であることから、インダクタ電流ＩL の減少量は、Ｖo ×(Ｔ−Ｔon）／Ｌ となる。
【０００８】
以上の動作が繰り返され、主スイッチ素子８１のスイッチング動作によって増減するインダクタ電流ＩL は、平滑コンデンサ８３の平滑作用によって平均化され、出力直流電流ＩO として平滑コンデンサ８３から負荷８５へ出力される。
【０００９】
定常状態においては、インダクタ電流ＩL の増加量と減少量とは等しいことから、
(Ｖi −Ｖo )×Ｔon／Ｌ ＝Ｖo ×(Ｔ−Ｔon）／Ｌ
が成立し、上記式より、次の入出力関係式（１）が得られる。
【００１０】
Ｖo ＝(Ｔon／Ｔ) ×Ｖi ＝Ｄ×Ｖi                                ・・・（１）
ここで、式（１）に示すように、主スイッチ素子８１のスイッチング周期Ｔに占めるオン時間Ｔonの割合(Ｔon／Ｔ)は、デューティ比Ｄとして表せるので、式（１）から明らかなように、デューティ比Ｄを調整することによって出力直流電圧Ｖo を制御することができる。
【００１１】
図２０（ｂ）は、重負荷時と軽負荷時とにおけるインダクタ電流ＩL の波形図を示している。
【００１２】
図２０（ｂ）に示すように、第１の従来例に係るＤＣ−ＤＣコンバータでは、負荷８５が軽くて出力直流電流Ｉo が少ない場合、主スイッチ素子８１がオン状態であるときには、インダクタ電流ＩL が出力側から入力側へ逆流する一方、主スイッチ素子８１がオフ状態であるときには、出力側から接地電位へ逆流する期間が発生する。理論上、出力直流電流Ｉo ＝０となる無負荷条件の場合には、出力側へ供給される磁気エネルギーと入力側へ回生される磁気エネルギーとが等しくなり、インダクタ電流ＩL も平均値がゼロとなるように正負に振動する波形を示す。
【００１３】
＜第２の従来例＞
図２１（ａ）は、第２の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、例えば特許文献１の図１に開示された同期整流型の降圧コンバータの回路構成を示している。
【００１４】
図２１（ａ）に示すように、第２の従来例に係るＤＣ−ＤＣコンバータは、主スイッチ素子８１、インダクタ８２、平滑コンデンサ８３、及び整流スイッチ素子８４を有している点で、前述の図２０（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と同様である。一方、図２０（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と異なる点は、比較器８６を用いて、整流スイッチ素子８４の電圧降下を検出し、その電圧降下の方向によって整流スイッチ素子８４のオン・オフ動作が行なわれる点である。
【００１５】
以上の構成を有する図２１（ａ）に示した第２の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【００１６】
図２１（ｂ）は、重負荷時と軽負荷時とにおけるインダクタ電流ＩL の波形図を示している。
【００１７】
図２１（ｂ）に示すように、出力直流電流Ｉo が多い重負荷時の場合、第２の従来例に係るＤＣ−ＤＣコンバータの動作は、前述した図２０（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータの動作と同様である。
【００１８】
一方、軽負荷時の場合には、第２の従来例に係るＤＣ−ＤＣコンバータは、以下のような動作をする。まず、主スイッチ素子８１がオン状態であるとき、入力側から、主スイッチ素子８１及びインダクタ８２を介して、出力側に直線的に増加する電流が流れ、インダクタ８２に磁気エネルギーが蓄積される。次に、主スイッチ素子８１がターンオフすると、整流スイッチ素子８４はオフ状態であるが、整流スイッチ素子８４の寄生ダイオード及びインダクタ８２を介して、出力側に電流が流れ、インダクタ８２の磁気エネルギーを放出し始める。このとき、整流スイッチ素子８４の寄生ダイオードの電圧降下によって比較器８６はＨレベルを出力し、整流スイッチ素子８４はターンオンする。インダクタ８２を流れるインダクタ電流ＩL は、整流スイッチ素子８４とインダクタ８２とを介して、出力側に電流が流れ、インダクタ８２の磁気エネルギーが放出される。このとき、整流スイッチ素子８４の電圧降下によって比較器８６はＨレベルを出力し、整流スイッチ素子８４はオン状態を持続する。インダクタ電流ＩL はやがてゼロに至り、逆流しようとするが、整流スイッチ素子８４の電圧降下が反転するので、比較器８６はＬレベルを出力し、整流スイッチ素子８４がターンオフする。このため、第２の従来例に係るＤＣ−ＤＣコンバータによると、第１の従来例に係るＤＣ−ＤＣコンバータの場合に存在した、主スイッチ素子８１がオフ状態であるときに出力側から接地電位へ逆流する期間をほとんど無くすことができる。その結果、出力側から入力側への電力回生もほとんど無い。
【００１９】
以上で説明した第１の従来例に係るＤＣ−ＤＣコンバータの動作と第２の従来例に係るＤＣ−ＤＣコンバータの動作との相違について説明する。
【００２０】
同期整流回路に逆流を許す構成の第１の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時において出力側から入力側への電力回生によって、重負荷時におけるインダクタ電流連続動作（Continuous Conductive Mode：ＣＣＭと略称される）は変わらないが、一方で、同期整流回路に逆流を許さない構成の第２の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時において、主スイッチ素子及び整流スイッチ素子の双方がオフ状態である期間が存在する、インダクタ電流不連続動作（Discontinuous Conductive Mode：ＤＣＭと略称される）となる。軽負荷であるにもかかわらず動作電流が多く流れる第１の従来例に係るＤＣ−ＤＣコンバータに比べて、軽負荷時に動作電流が少ない第２の従来例に係るＤＣ−ＤＣコンバータは、軽負荷時の効率が優れているという特長を有する。
【００２１】
しかしながら、軽負荷と重負荷とで動作モードが変化する第２の従来例に係るＤＣ−ＤＣコンバータに比べて、負荷の軽重に関わらずにＣＣＭで動作する第１の従来例に係るＤＣ−ＤＣコンバータは、負荷変動に対する応答が速い。特に、負荷が急に軽くなる場合には、出力側から入力側への電力回生が可能であるので、出力直流電圧に発生するオーバーシュートを抑制し、目標値への復帰が速いという特長を有する。
【００２２】
ところで、出力直流電圧を制御する目的で、インダクタ電流のピーク値を検出して調整する電流ピーク値制御方式のＤＣ−ＤＣコンバータがある。電流ピーク値制御方式のＤＣ−ＤＣコンバータは、インダクタを等価的に電流源回路とするので、平滑コンデンサとのＬＣ共振の影響が小さく、制御が容易で過渡応答性能が速いという特長を有する。
【００２３】
しかしながら、電流ピーク値制御方式のＤＣ−ＤＣコンバータは、その制御動作のために、主スイッチ素子のオン時間に最小値が存在し、デューティ比Ｄをゼロにすることができないという制約を有する。特に、主スイッチ素子がオン状態であるときにインダクタに流れるインダクタ電流のピーク値を検出する場合、主スイッチ素子のターンオン時に生じるサージ電流による誤検出を防ぐ目的で、ターンオンからの所定時間を不感時間として設定される。このような不感時間もまたオン時間の最小値を増加させる要因となる。このため、第２の従来例に係るＤＣ−ＤＣコンバータのように、同期整流回路に逆流を許さない構成を有するＤＣ−ＤＣコンバータである場合、軽負荷時の出力安定化を実現するためには、主スイッチ素子のオフ時間を延ばす必要があり、無負荷時においては、理論上、スイッチング周波数はゼロに至る。負荷条件によるスイッチング周波数の大幅な変動は、負荷急変等への過渡応答性能を劣化させることになる。以上のことから、電流ピーク値制御方式のＤＣ−ＤＣコンバータでは、高速応答性を活かす目的で、同期整流回路に逆流を許す構成を採用している場合が多い。
【００２４】
＜第３の従来例＞
図２２は、第３の従来例に係るＤＣ−ＤＣコンバータの回路構成を示しており、具体的には、前述した同期整流回路に逆流を許す構成の電流ピーク値制御方式の降圧コンバータの回路構成を示している。
【００２５】
図２２に示すように、第３の従来例に係るＤＣ−ＤＣコンバータは、主スイッチ素子８１、インダクタ８２、平滑コンデンサ８３、及び整流スイッチ素子８４を有している点で、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成と同様である。一方、図２０（ａ）に示した第１の従来例に係るＤＣ−ＤＣコンバータと異なる点は、出力直流電圧Ｖo を検出して目標値との誤差を増幅した誤差信号Ｖe を生成する誤差増幅回路８７と、主スイッチ素子８１の電流に応じた電流検出信号Ｖc を生成する電流検出回路８８と、誤差信号Ｖe と電流検出信号Ｖc とを比較する比較回路８９と、所定のスイッチング周波数とパルス幅とを有するクロック信号Ｖck を生成する発振回路９０と、比較回路３２の出力とクロック信号Ｖck を入力されるＮＯＲゲート９１と、クロック信号Ｖckによってセットされる一方でＮＯＲゲート９１の出力によってリセットされ、駆動信号ＤＲを生成するラッチ回路９２と、駆動信号ＤＲを入力して主スイッチ素子８１を駆動する第１の駆動信号Ｖg１と整流スイッチ素子８４を駆動する第２の駆動信号Ｖg２とを生成する駆動回路９３を有している点である。
【００２６】
駆動回路９３は、駆動信号ＤＲがＨレベルになると、第２の駆動信号Ｖg２をＨレベルからＬレベルにして整流スイッチ素子８４をターンオフし、第１の駆動信号Ｖg１をＨレベルからＬレベルにして主スイッチ素子８１をターンオンする。一方、駆動回路９３は、駆動信号ＤＲがＬレベルになると、第１の駆動信号Ｖg１をＬレベルからＨレベルにして主スイッチ素子８１をターンオフし、第２の駆動信号Ｖg２をＬレベルからＨレベルにして整流スイッチ素子８４をターンオンする。
【００２７】
以上の構成を有する図２２に示した第３の従来例に係るＤＣ−ＤＣコンバータの動作について、以下に説明する。
【００２８】
クロック信号Ｖck が立ち上がると、ラッチ回路９２は駆動信号ＤＲを立ち上げ、駆動回路９３は整流スイッチ素子９４をターンオフする一方で主スイッチ素子８１をターンオンする。主スイッチ素子８１がオン状態であるとき、主スイッチ素子８１を介して流れるインダクタ電流ＩL は増加していく。電流検出回路８８からの電流検出信号Ｖc も同様に増加する。やがて、電流検出信号Ｖc が誤差信号Ｖe に到達し、そして上回ると、比較回路８９は出力をＬレベルに反転する。このとき、クロック信号Ｖck がＬレベルであるとＮＯＲゲート９１はＨレベルを出力し、ラッチ回路９２をリセットする。すると、ラッチ回路９２から出力される駆動信号ＤＲはＬレベルとなり、駆動回路９３は主スイッチ素子８１をターンオフする一方で整流スイッチ素子８４をターンオンする。
【００２９】
以上のように、図２２に示した第３の従来例に係るＤＣ−ＤＣコンバータは、クロック信号Ｖck の立上り時に整流スイッチ素子８４をターンオフする一方で主スイッチ素子８１をターンオンし、そして、電流検出信号Ｖc が誤差信号Ｖe に到達し、そして上回ると、主スイッチ素子８１をターンオフする一方で整流スイッチ素子８４をターンオンする、という動作を繰り返す。主スイッチ素子８１がオン状態である時間は、誤差信号Ｖe のレベルが低いほど短くなる。しかしながら、クロック信号Ｖck がＨレベルの間は、ＮＯＲゲート９１によって比較回路８９の出力は無視される。したがって、主スイッチ素子８１がオン状態である時間では、クロック信号Ｖck のパルス幅は最小値となる。
【特許文献１】実用新案２５５５２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
高速応答性を活かすために同期整流回路に逆流を許す構成を有する電流ピーク値制御方式のＤＣ−ＤＣコンバータ（前述の第３の従来例参照）では、主スイッチ素子のオン時間が最小となる最小オン時間が存在する。このため、入出力電圧を決定し、入出力の関係から計算されるオン時間が最小オン時間よりも低減すると、出力電圧が目標値よりも上昇してしまう。したがって、最高入力電圧無負荷条件において、主スイッチ素子の最小オン時間を確保しなければならない。しかしながら、高入力電圧無負荷条件における最小オン時間の確保は、ＬＣ部品を小型化し、高速応答性を向上するスイッチング周波数の高周波化を阻害することになるという問題がある。
【００３１】
本発明の目的は、同期整流回路に逆流を許す構成の電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、高入力電圧無負荷条件における主スイッチ素子の最小オン時間を確保しなければならないという制約が無く、スイッチング周波数の高周波化によってＬＣ部品を小型化し、また、高速応答性の向上が可能なＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００３２】
前記課題を解決するために、本発明の一側面に係るＤＣ−ＤＣコンバータは、インダクタと、入力直流電圧が供給される第１のスイッチと、第１のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行ない、インダクタの電圧を整流する第２のスイッチと、インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、第１のスイッチがオン状態であるときにインダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部と、電流検出信号の信号レベルが誤差信号の信号レベルに到達すると、第１のスイッチをオフ状態にする一方で、第２のスイッチをオン状態にする制御駆動部とを備え、制御駆動部は、出力直流電圧又は誤差信号に基づいて、出力直流電圧が目標値よりも大きいことを検出し、出力直流電圧と目標値との差に応じた電圧検出信号を出力する電圧検出部と、電圧検出信号に応じて、第１のスイッチ及び第２のスイッチのうちの少なくとも一方のオン時における電圧降下を調整するオン電圧調整部とを含む。
【００３３】
本発明の一側面に係るＤＣ−ＤＣコンバータによると、出力直流電圧が目標値よりも大きい場合に、第１のスイッチ及び第２のスイッチのうちの少なくとも１つのオン時における電圧降下を大きくすることにより、導通損失を増加させて、出力直流電圧を低減することができる。
【００３４】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、電圧検出部は、入力直流電圧に応じた基準信号を生成する信号生成回路と、出力直流電圧が目標値よりも大きいときに、誤差信号と基準信号との差分を増幅することにより、電圧検出信号を生成する増幅回路とを有していることが好ましい。
【００３５】
このようにすると、電圧検出部は、出力直流電圧が目標値を越えて大きくなることを適切に検出することができる。
【００３６】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、第１のスイッチ及び第２のスイッチのうちの少なくとも１つは、ＭＯＳＦＥＴよりなり、オン電圧調整部は、第１のスイッチ及び第２のスイッチのうちの少なくとも１つのオン抵抗を調整するものである。
【００３７】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、第１のスイッチ及び第２のスイッチは共に、ＭＯＳＦＥＴよりなり、オン電圧調整部は、第１のスイッチ及び第２のスイッチに入力されるゲート・ソース間電圧を調整し、第１のスイッチ及び第２のスイッチのオン抵抗を調整するものである構成あってもよい。
【００３８】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、少なくとも第２のスイッチは、ＭＯＳＦＥＴよりなり、オン電圧調整部は、第２のスイッチに入力されるゲート・ソース間電圧を調整し、第２のスイッチのオン抵抗を調整するものである構成であってもよい。
【００３９】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、第１のスイッチ及び第２のスイッチの各々は、複数個のスイッチが並列に接続されてなり、オン電圧調整部は、複数個のスイッチのうちのいずれかを選択的に駆動することにより、第１のスイッチ及び第２のスイッチのオン時における電圧降下を調整する構成であってもよい。
【００４０】
本発明の一側面に係るＤＣ−ＤＣコンバータにおいて、第２のスイッチは、複数個のスイッチが並列に接続されてなり、オン電圧調整部は、複数個のスイッチのうちのいずれかを選択的に駆動することにより、第２のスイッチのオン時における電圧降下を調整する構成であってもよい。
【発明の効果】
【００４１】
同期整流回路に逆流を許す構成の電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、電圧検出回路によって出力直流電圧が目標値よりも大きくなろうとすると、主スイッチ素子又は整流スイッチ素子におけるオン時の電圧降下を大きくすることにより、出力直流電圧の上昇を抑制する。これにより、高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無く、スイッチング周波数の高周波化によってＬＣ部品を小型化し、また、高速応答性の向上を可能とすることができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００４３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。
【００４４】
図１に示すように、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータは、チョッパ回路１６と制御駆動回路（制御部）１７とによって構成されている。
【００４５】
チョッパ回路１６は、制御端子へ入力される信号によってオン・オフ動作を行なう、例えばMOSFETよりなる主スイッチ素子（第１のスイッチ）１と、主スイッチ素子１のオン・オフ動作によってエネルギーの蓄積と放出とを繰り返すインダクタ２（なお、インダクタ２のインダクタンスをＬとする）と、インダクタ２を流れる電流を平滑化する平滑コンデンサ（平滑部）３、主スイッチ素子１のオン・オフ動作と相補的にオン・オフ動作を行なう、例えばMOSFETよりなる整流スイッチ素子（第２のスイッチ）４とによって構成されている。
【００４６】
制御駆動回路１７は、出力直流電圧Ｖo を検出して目標値との誤差を増幅した誤差信号Ｖe を生成する誤差増幅回路（出力誤差検出部）７と、主スイッチ素子１の電流に応じた電流検出信号Ｖc を生成する電流検出回路（電流検出部）８と、誤差信号Ｖe と電流検出信号Ｖc を比較する比較回路９と、所定のスイッチング周波数とパルス幅を有するクロック信号Ｖckを生成する発振回路１０と、比較回路９の出力とクロック信号Ｖckを入力されるＮＯＲゲート１１と、クロック信号Ｖckでセットされる一方でＮＯＲゲート１１の出力でリセットされ、駆動信号ＤＲを生成するラッチ回路１２と、駆動信号ＤＲを入力して第１の信号Ｖg１x と第２の信号Ｖg２x とを生成する駆動回路１３と、出力直流電圧Ｖo に基づいて、出力直流電圧Ｖo が目標値よりも大きくなったことを検出する電圧検出回路１４と、電圧検出回路１４の出力に応じて、第１の信号Ｖg１x 及び第２の信号Ｖg２x のレベルを調整し、主スイッチ素子１を駆動する第１の駆動信号Ｖg１と整流スイッチ素子４を駆動する第２の駆動信号Ｖg２を生成するオン電圧調整回路１５とによって構成されている。以上の構成により、制御駆動回路１７は、主スイッチ素子１及び整流スイッチ素子４のオン・オフ動作を制御する。なお、第１の信号Ｖg１x 及び第２の信号Ｖg２x は、通常の動作時においては、主スイッチ素子１と整流スイッチ素子４とをそれぞれ駆動する信号である。
【００４７】
以下に、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作について、チョッパ回路１６の動作と制御駆動回路１７の動作とに分けて説明する。
【００４８】
まず、チョッパ回路の動作について説明する。
【００４９】
主スイッチ素子１がオン状態であるとき、入力側から、主スイッチ素子１及びインダクタ２を介して出力側に電流が流れ、インダクタ２にエネルギーが蓄積される。主スイッチ素子１の導通抵抗などを無視すると、このときのインダクタ電流ＩL は直線的に増加する。主スイッチ素子１のオン時間をＴonとすると、インダクタ電流ＩL の増加量は、(Ｖi −Ｖo )×Ｔon／Ｌとなる。次に、主スイッチ素子１がオフ状態であるとき、整流スイッチ素子４及びインダクタ２を介して出力側に電流が流れ、インダクタ２のエネルギーが放出される。整流スイッチ素子４の導通抵抗などを無視すると、このときにおけるインダクタ電流ＩL は直線的に減少する。主スイッチ素子１のスイッチング周期をＴとすると、オフ時間は（Ｔ−Ｔon）であるので、インダクタ電流ＩL の減少量は、Ｖo ×(Ｔ−Ｔon)／Ｌ となる。
【００５０】
以上の動作が繰り返され、主スイッチ素子１のスイッチング動作によって増減するインダクタ電流ＩL は平滑コンデンサ３の平滑作用によって平均化され、出力直流電流Ｉo として平滑コンデンサ３から負荷６へ出力される。
【００５１】
定常状態においては、インダクタ電流ＩL の増加量と減少量とは等しいことから、
(Ｖi −Ｖo )×Ｔon／Ｌ＝Ｖo ×(Ｔ−Ｔon)／Ｌ
が成立し、上記式より、次の入出力関係式（１）が得られる。
【００５２】
Ｖo ＝(Ｔon／Ｔ) ×Ｖi ＝Ｄ×Ｖi                               ・・・（１）
ここで、式（１）に示すように、主スイッチ素子１のスイッチング周期Ｔに占めるオン時間Ｔonの割合(Ｔon／Ｔ)は、デューティ比Ｄとして表せるので、式（１）から明らかなように、デューティ比Ｄを調整することによって出力直流電圧Ｖo を制御することができる。
【００５３】
次に、制御駆動回路１７の動作について説明する。
【００５４】
まず、出力直流電圧Ｖo が目標値に制御されている通常の状態において、電圧検出回路１４の検出信号Ｖk はゼロレベルであるので、検出信号Ｖk に応じて動作するオン電圧調整回路１５は、入力される第１の信号Ｖg１x 及び第２の信号Ｖg２x をそのまま出力する。したがって、第１の駆動信号Ｖg１は第１の信号Ｖg１x と等しく、第２の駆動信号Ｖg２は第２の信号Ｖg２x と等しくなる。
【００５５】
発振回路９から出力されるクロック信号Ｖckが立ち上がると、ラッチ回路１２は駆動信号ＤＲを立ち上げ、駆動回路１３からオン電圧調整回路１５を介して出力される第１の駆動信号Ｖg１と第２の駆動信号Ｖg２とは、整流スイッチ素子４をターンオフする一方で主スイッチ素子１をターンオンする。主スイッチ素子１がオン状態であるとき、主スイッチ素子１を介して流れるインダクタ電流ＩL は増加していく。電流検出回路８からの電流検出信号Ｖc も同様に増加する。電流検出信号Ｖc が誤差信号Ｖe にやがて到達し、そして上回ると、比較回路９は出力をローレベルに反転する。このとき、クロック信号Ｖckもローレベルであると、ＮＯＲゲート１１はハイレベルを出力し、ラッチ回路１２をリセットする。すると、ラッチ回路１２から出力される駆動信号ＤＲはローレベルとなり、駆動回路１３からオン電圧調整回路１５を介して出力される第１の駆動信号Ｖg１と第２の駆動信号Ｖg２とは、主スイッチ素子１をターンオフする一方で整流スイッチ素子４をターンオンする。
【００５６】
主スイッチ１がオフ状態であるとき、整流スイッチ素子４を介して流れるインダクタ電流ＩL は減少していく。その後、クロック信号Ｖckが再び立上り、ラッチ回路１２は駆動信号ＤＲを立ち上げ、前述のように、整流スイッチ素子４をターンオフする一方で主スイッチ素子１をターンオンする。
【００５７】
以上説明したように、図１に示したＤＣ−ＤＣコンバータは、クロック信号Ｖckの立上り時に整流スイッチ素子４をターンオフする一方で主スイッチ素子１をターンオンし、電流検出信号Ｖc が誤差信号Ｖe に到達して上回ると、主スイッチ素子１をターンオフする一方で整流スイッチ素子４をターンオンする、という以上の動作を繰り返す。
【００５８】
主スイッチ素子１のオン時間は誤差信号Ｖe のレベルが低いほど短くなる。しかし、クロック信号Ｖckがハイレベルの間は、ＮＯＲゲート１１によって比較回路９の出力は無視される。したがって、主スイッチ素子１がオン状態である時間は、クロック信号Ｖckのパルス幅は最小値となる。
【００５９】
次に、入力直流電圧Ｖi が高く、無負荷となった場合に、出力直流電圧Ｖo を目標値に安定化させるためのオン時間Ｔonが上記最小オン時間を下回った場合に、出力直流電圧Ｖo が上昇することを抑制する動作について説明する。
【００６０】
出力直流電圧Ｖo が目標値よりも大きくなると、電圧検出回路１４からの検出信号Ｖk に応じてオン電圧調整回路１５が動作する。オン時間調整回路１５の出力する駆動信号Ｖg１及びＶg２の電圧レベルは、出力直流電圧Ｖo が目標値よりも高い程低くなるように調整される。これにより、主スイッチ素子１及び整流スイッチ素子４のオン抵抗は増加し、オン状態であるときの電圧降下が大きくなるので、出力直流電圧Ｖo の上昇が抑制される。
【００６１】
さらに、以下では、制御駆動回路１７を構成する電圧検出回路１４及びオン電圧調整回路１５の構成及び動作について、図２〜図５を参照しながら説明する。
【００６２】
図２は、電圧検出回路１４及びオン電圧調整回路１５の構成を説明する回路構成図を示している。
【００６３】
図２に示すように、電圧検出回路１４は、出力直流電圧Ｖo を越えると電流が流れる設定になっているクランプ回路２１と、電圧検出抵抗２２と、電圧検出抵抗２２によって検出された電圧を増幅する増幅回路２３とを含む構成を有している。ここで、クランプ回路２１は、例えばツェナーダイオード又はシャントレギュレータであり、その電圧は出力直流電圧Ｖo の目標値よりもわずかに大きな値に設定される。
【００６４】
図３は、電圧検出回路１４の入力である出力直流電圧Ｖo と電圧検出回路１４の出力である検出信号Ｖk との関係を示している。
【００６５】
図３に示すように、出力直流電圧Ｖo が、制御の目標値の電圧であるか又は目標値以下の電圧であれば、クランプ回路２１に電圧検出回路１４の入力である出力直流電圧Ｖo が印加されるだけであるので、電圧検出抵抗２２の両端に電圧は発生しない。一方、出力直流電圧Ｖo が制御の目標値よりも上昇すると、クランプ回路２１及び電圧検出抵抗２２に出力直流電圧Ｖo が印加されるので、電圧検出抵抗２２の両端に電圧が発生する。電圧検出抵抗２２の両端の電圧を増幅回路２３によって増幅し、検出信号Ｖk として後段のオン電圧調整回路１５に出力する。
【００６６】
図２において、オン電圧調整回路１５は、入力直流電圧Ｖi から検出信号Ｖk が減算された信号Ｖs が出力される減算回路２４と、入力直流電圧Ｖi と検出信号Ｖk とをバイアス電圧とし、第１の信号Ｖg１xが入力されて第１の駆動信号Ｖg１を出力する増幅回路２５と、信号Ｖs をバイアス電圧とし、第２の信号Ｖg２xが入力されて第２の駆動信号Ｖg２を出力する増幅回路２６とを含む構成を有している。
【００６７】
図４（ａ）は、オン電圧調整回路１５に入力される検出信号Ｖk と、増幅器回路２５のバイアス電圧Ｖr 及び増幅回路２６のバイアス電圧Ｖs との関係を示しており、（ｂ）は、オン電圧調整回路１５に入力される第１の信号Ｖg１x及び第２の信号Ｖg２xと、バイアス電圧Ｖr 及びＶs に応じて出力される第１の駆動信号Ｖg１及び第２の駆動信号Ｖg２との関係を示している。
【００６８】
図４（ａ）及び（ｂ）から明らかなように、増幅回路２５は、入力電圧Ｖi とバイアス電圧Ｖr との間を振動する第１の駆動信号Ｖg１を出力して、主スイッチ素子１のオン・オフを行なう。また、増幅回路２６は、減算回路２４の出力であるバイアス電圧Ｖs と接地電位との間を振動する第２の駆動信号Ｖg２を出力して、整流スイッチ素子４のオン・オフを行なう。
【００６９】
以上から、出力直流電圧Ｖo が目標値を越えて上昇すると、出力直流電圧Ｖo の上昇レベルに応じて電圧検出回路１４から検出信号Ｖk が出力され、オン電圧調整回路１５に入力される。そして、電圧検出回路１４からの検出信号Ｖk に応じて、オン電圧調整回路１５にて第１の信号Ｖg１x及び第２の信号Ｖg２xの振幅が低減され、第１の駆動信号Ｖg１及び第２の駆動信号Ｖg２として出力される。このため、主スイッチ素子１及び整流スイッチ素子４のオン抵抗が大きくなる。したがって、主スイッチ素子１及び整流スイッチ素子４のオン抵抗が大きくなると、導通時における電圧降下も大きくなり、導通損失が増大するので、出力直流電圧Ｖo の上昇は抑制される。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００７１】
図５は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図５において、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００７２】
本発明の第２の実施形態に係るＤＣ−ＤＣコンバータは、図１に示した出力直流電圧Ｖo を検出する電圧検出回路１４（図１参照）の代わりに、誤差信号Ｖe を検出する電圧検出回路１８を備えており、誤差増幅回路７からの誤差信号Ｖe が電圧検出回路１８に入力される点で、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータと相違している。
【００７３】
ここで、電圧検出回路１８は、出力直流電圧Ｖo が目標値を越えて上昇したことを誤差信号Ｖe のレベルによって検知して検出信号Ｖk を出力する機能を有している。
【００７４】
以下に、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
【００７５】
まず、通常動作時において、図５に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータは、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作と同様であるので、その説明は繰り返さない。
【００７６】
図５に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータは、入力直流電圧Ｖi が高く無負荷であって、出力直流電圧Ｖo を目標値に安定化するためのオン時間Ｔonが上記最小オン時間を下回り、出力直流電圧Ｖo が目標値を越えて上昇したことを検出する電圧検出回路１８の動作の点で、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作と相違する。
【００７７】
次に、電圧検出回路１８について図６を参照しながら説明する。
【００７８】
図６は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路１８の回路構成を示している。
【００７９】
図６に示すように、電圧検出回路１８は、入力直流電圧Ｖi が入力される抵抗３１と、抵抗３１と直列に接続されている抵抗３２と、入力直流電圧Ｖi が抵抗３１及び３２によって分圧された電圧と誤差信号Ｖe とが入力される比較回路３３と、比較回路３３の出力と接地電位とによってバイアスされており、誤差信号Ｖe が入力される増幅回路３４と、比較回路３３の出力と接地電位とによってバイアスされており、入力直流電圧Ｖi が抵抗３１及び３２によって分圧された電圧と増幅回路３４の出力信号との差を出力する減算回路３５とによって構成されている。ここで、減算回路３５は、演算増幅器３６と、抵抗３７、３８、３９及び４０によって構成されており、抵抗３７、３８、３９及び４０の各抵抗値は等しいものとする。
【００８０】
次に、図６に示した電圧検出回路１８の動作について図７を参照しながら説明する。
【００８１】
誤差信号Ｖe は、インダクタ電流ＩL のピーク値との比較を行なうことによって、主スイッチ素子１及び整流スイッチ素子４のオン・オフ動作の切替えを行なう。このため、誤差信号Ｖe が増加すると、インダクタ電流ＩL のピーク値が増加する一方、誤差信号Ｖe が減少すると、インダクタ電流ＩL のピーク値が減少する。
【００８２】
ここで、無負荷時におけるインダクタ電流ＩL のピーク値Ｉｐは、下記式（２）
Ｉｐ＝(Ｖi −Ｖo )×Ｔon／(２Ｌ)                              ・・・（２）
として表されるが、このオン時間Ｔonが最小オン時間よりも小さいと、出力直流電圧Ｖo が上昇していく。このため、誤差増幅回路７は、上昇した出力直流電圧Ｖo のために誤差電圧Ｖe をさらに小さく出力する。そこで、最小オン時間におけるインダクタ電流ＩL のピーク値Ｉｐに相当する誤差信号Ｖe を切替値Ｖf として求め、誤差信号Ｖe が切替値Ｖf を下回ると、出力直流電圧Ｖo が目標値を越えて上昇していると検出することができる。
【００８３】
図６において切替値Ｖf は、入力直流電圧Ｖi を抵抗３１及び３２によって分圧して設定され、比較回路３３に入力される。これは、前述の式（２）によって示したように、入力直流電圧Ｖi が高い程、最小オン時間におけるインダクタ電流ＩL のピーク値Ｉｐは高くなるから、すなわち、高入力である程切替値Ｖf も高くする必要があるからである。本実施形態では、単に抵抗分圧としたが、出力直流電圧Ｖo の目標値に相当する定電圧源回路を抵抗３１と直列に接続することなどによって、切替値をより高精度に入力補正することができる。
【００８４】
比較回路３３には、誤差信号Ｖe と切替値Ｖf とが入力される。通常の場合には、切替値Ｖf よりも誤差信号Ｖe が大きいため、比較回路３３の出力はローレベルを示すので、比較回路３３の出力をバイアスとしている増幅回路３４及び３５は動作しない。これに対して、主スイッチ素子１１のオン時間Ｔonが最小オン時間を下回り、出力直流電圧Ｖo が目標値を越えて上昇した場合には、切替値Ｖf よりも誤差信号Ｖe が小さくなるため、比較回路３３の出力はハイレベルを示すので、増幅回路３４及び３５は動作する。すると、誤差信号Ｖe は増幅回路３４を通過して減算回路３５に入力される。減算回路３５は誤差信号Ｖe の切替値Ｖf から誤差信号Ｖe を減算した電圧（Ｖf −Ｖe ）が出力される。
【００８５】
図７は、図６に示した電圧検出回路１８に入力される誤差信号Ｖe と出力される検出信号Ｖk との関係を示す入出力特性図である。
【００８６】
以上のことから、図７に示すように、電圧検出回路１８は、誤差信号Ｖe の切替値Ｖf よりも誤差信号Ｖe が大きい場合にはゼロを出力し、その一方で、誤差信号Ｖe の切替値Ｖf よりも誤差信号Ｖe が小さい場合は（Ｖf −Ｖe ）を出力する。このように、電圧検出回路１８は、図７に示す入出力特性を示す。
【００８７】
なお、本実施形態において、誤差信号Ｖe を検出する電圧検出回路１８においても、第１の実施形態と同様に、出力直流電圧Ｖo の上昇に応じてスイッチ素子のオン抵抗を調整することが可能である。
【００８８】
（第３の実施形態）
以下、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００８９】
図８は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図８において、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００９０】
図８に示した本発明の第３の実施形態に係るＤＣ−ＤＣコンバータは、主スイッチ素子１の第１の駆動信号Ｖg１と整流スイッチ素子４の第２の駆動信号Ｖg２とを出力するオン電圧調整回路１５の代わりに、整流スイッチ素子４の第２の駆動信号Ｖg２のみを出力するオン電圧調整回路１９を備えており、整流スイッチ素子４のオン抵抗のみを調整する機能を有する点で、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータと相違している。
【００９１】
出力安定化のためのオン時間が最小オン時間よりも小さくなり、出力直流電圧Ｖo が目標値を越えて上昇するという現象は、オン時間が最も小さくなる最高入力電圧無負荷時に発生する可能性が高い。そこで、整流スイッチ素子４のみ、オン時の電圧降下を調整しても、出力直流電圧Ｖo の上昇を抑制する効果を得ることができると共に、オン電圧調整回路１９の回路規模を図１に示したオン時間調整回路１５に比べて小さくすることができる。
【００９２】
図９は、オン電圧調整回路１９の回路構成を示している。
【００９３】
図９にように、検出信号Ｖk は減算回路２４に入力され、減算回路２４は入力直流電圧Ｖi から検出信号Ｖk を減算した電圧（Ｖi −Ｖk ）を出力する。減算回路２４からの出力（Ｖi −Ｖk ）は増幅回路２６のバイアス電圧Ｖs となる。増幅回路２６は、第２の信号Ｖk２xを入力して、第２の駆動信号Ｖk２を出力する。
【００９４】
図１０（ａ）は、オン電圧調整回路１９に入力される検出信号Ｖk と、増幅器回路２６のバイアス電圧Ｖs との関係を示しており、（ｂ）は、オン電圧調整回路１９に入力される第２の信号Ｖk２xと第１の駆動信号Ｖk１（＝Ｖk１x）と、バイアス電圧Ｖs に応じて出力される第２の駆動信号Ｖk２との関係を示している。
【００９５】
図１０（ａ）及び（ｂ）から明らかなように、出力直流電圧Ｖo が目標値を超えて上昇すると、整流スイッチ素子４のゲート・ソース間に入力される第２の駆動信号Ｖk２が低減され、整流スイッチ素子４のオン抵抗が増加することにより、整流スイッチ素子４の導通時の電圧降下が大きくなり、導通損失が増大するので、出力直流電圧Ｖo の上昇は抑制される。
【００９６】
（第４の実施形態）
以下、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【００９７】
図１１は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１１において、図８に示した本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【００９８】
図１１に示した本発明の第４の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo を検出する電圧検出回路１４の代わりに、誤差信号Ｖe を検出する電圧検出回路１８を備えており、比較回路９の出力が電圧検出回路１８の入力に接続され、出力直流電圧Ｖo が上昇したことを誤差信号Ｖe のレベルに応じて検知し、検出信号Ｖk を出力する機能を有する点で、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータと相違している。
【００９９】
本発明の第４の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路１８は、前述の図６に示した本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路１８と同様に、前述の図７に示した入出力特性を示す。なお、この入出力特性は、図３に示した電圧検出回路１４の入出力特性と同様の特性を示すものである。
【０１００】
本発明の第４の実施形態に係るＤＣ−ＤＣコンバータは、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータのように出力直流電圧Ｖo を検出するのではなく、誤差増幅回路７からの誤差信号Ｖe を検出することにより、出力直流電圧Ｖo が目標値を越えて上昇したことを検知するものである。このような構成により、第３の実施形態と同様に、出力直流電圧Ｖo の上昇を抑制することができる。なお、この点は、電圧検出回路が出力直流電圧Ｖo を検出する構成の本発明の第１の実施形態に係るＤＣ−ＤＣコンバータと、電圧検出回路が誤差信号Ｖe を検出する構成の第２の実施形態に係るＤＣ−ＤＣコンバータとの関係と同様である。
【０１０１】
（第５の実施形態）
以下、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１０２】
図１２は、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１２において、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１０３】
図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo を検出する電圧検出回路１４及びオン電圧調整回路１５の変わりに、電圧検出回路４１及びオン電圧調整回路４２を有する点で、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータと相違している。また、本実施形態における主スイッチ素子１及び整流スイッチ素子４は、それぞれ、ゲート端子を有する互いに並列に接続された複数のMOSFETによって構成されている。
【０１０４】
図１３は、電圧検出回路４１、オン電圧調整回路４２、主スイッチ素子１、及び整流スイッチ素子４の回路構成を示している。
【０１０５】
図１３に示すように、電圧検出回路４１は、電圧検出回路４１に入力される出力直流電圧Ｖo と基準電圧Ｖa とを比較する比較回路５１と、出力直流電圧Ｖo と基準電圧（Ｖa ＋Ｖb ）とを比較する比較回路５２との２つの比較回路によって構成されている。ここで、比較回路５１の出力を信号Ｖka、比較回路５２の出力を信号Ｖkbとする。なお、ここでは、２つの比較回路によって電圧検出回路４１を構成した場合について説明するが、本実施形態ではこれに限定されるものではなく、１つの比較回路によって構成してもよいし、さらに、３つ以上の多数の比較回路を並列に繋げてなる構成であってもよい。また、基準電圧Ｖa は出力直流電圧Ｖo の目標値よりも高いレベルに合わせて設定する。
【０１０６】
オン電圧調整回路４２は、比較回路５１からの信号Ｖkaと第１の信号Ｖg１xとが入力されるＯＲゲート５４ａと、比較回路５２からの信号Ｖkbと第１の信号Ｖg１xとが入力されるＯＲゲート５４ｂと、比較回路５１からの信号Ｖkaがインバータ５５ａによって反転された信号と第２の信号Ｖg２xとが入力されるＡＮＤゲート５５ａと、比較回路５２からの信号Ｖkbがインバータ５５ｂによって反転された信号と第２の信号Ｖg２xとが入力されるＡＮＤゲート５６ｂとによって構成されている。ＯＲゲート５４ａ及び５４ｂの各出力をそれぞれ信号Ｖg１Ａ及び信号Ｖg１Ｂとし、ＡＮＤゲート５６ａ及び５６ｂの各出力をそれぞれ信号Ｖg２Ａ及びＶg２Ｂとする。
【０１０７】
主スイッチ素子１はドレインとソースとを共有する３つのＰチャンネル型MOSFET１ａ、１ｂ及び１ｃによって構成されており、MOSFET１ａ、１ｂ及び１ｃの各ゲートには、信号Ｖg１Ａ、Ｖg１Ｂ及び第１の信号Ｖg１xが入力される。
【０１０８】
整流スイッチ素子４はドレインとソースを共有する３つのＮチャンネル型MOSFET４ａ、４ｂ及び４ｃによって構成されており、MOSFET４ａ、４ｂ及び４ｃの各ゲートには、信号Ｖg２Ａ、Ｖg２Ｂ及び第２の信号Ｖg２xが入力される。
【０１０９】
以下に、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
【０１１０】
まず、通常動作時において、図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータは、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作と同様であるので、その説明は繰り返さない。
【０１１１】
図１３に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作が、図１に示した本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作と異なる点は、出力直流電圧Ｖo が目標値を越えて上昇した場合における電圧レベルを検出する電圧検出回路４１とオン電圧調整回路４２と主スイッチ素子１及び整流スイッチ素子４との動作である。
【０１１２】
まず、電圧検出回路４１及びオン電圧調整回路４２の動作を説明する。
【０１１３】
出力直流電圧Ｖo が目標値に制御されている状態において、出力直流電圧Ｖo と基準電圧とを比較すると、出力直流電圧Ｖo の方が小さいので、比較回路５１及び５２からの出力Ｖka及びＶkbはローレベルを示す。この状態においては、第１の信号Ｖg１xがハイレベルを示すとき、ＯＲゲート５４ａ及び５４ｂの出力Ｖg１Ａ及びＶg１Ｂはハイレベルを出力し、一方、第１の信号Ｖg１xがローレベルを示すとき、ＯＲゲート５４ａ及び５４ｂの出力Ｖg１Ａ及びＶg１Ｂはローレベルを示すので、主スイッチ素子１を構成するMOSFET１ａ、１ｂ及び１ｃは、いずれも第１の信号Ｖg１xによって駆動される。ローレベルの各信号Ｖka及びＶkbはインバータ５５ａ及び５５ｂを介して全てハイレベルに反転されるので、ＡＮＤゲート５６ａ及び５６ｂの出力は第２の信号Ｖg２xと同じ信号が出力される。したがって、整流スイッチ素子４を構成するMOSFET４ａ、４ｂ及び４ｃは、いずれも第２の信号Ｖg２xによって駆動される。
【０１１４】
出力直流電圧Ｖo が目標値よりも上昇して基準電圧Ｖa を超えると、比較回路５２の出力Ｖkbはローレベルを示すが、比較回路５１の出力Ｖkaはハイレベルを示す。この状態においては、ＯＲゲート５４ａの出力Ｖg１Ａはハイレベルに固定され、ＯＲゲート５４ｂの出力Ｖg２Ａはローレベルに固定され、主スイッチ素子１を構成するMOSFETのうちMOSFET１ａはオフ状態に固定され、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａはオフ状態に固定される。
【０１１５】
出力直流電圧Ｖo がさらに上昇し、基準電圧（Ｖa ＋Ｖb ）を超えると比較回路５２の出力Ｖkbもハイレベルを示す。そして、主スイッチ素子１を構成するMOSFETのうちMOSFET１ａ及び１ｂはオフ状態に固定され、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａ及び４ｂはオフ状態に固定される。
【０１１６】
以上のように、出力直流電圧Ｖo が目標値を越えて上昇すればする程、電圧検出回路４１の比較回路が動作して出力信号Ｖk を出力し、主スイッチ素子１及び整流スイッチ素子４の各々を構成している並列に接続された複数個のスイッチ素子（MOSFET）を順次に停止させることにより、主スイッチ素子１及び整流スイッチ素子４の総合的な導通時の電圧降下が大きくなり、導通損失が増大するため出力直流電圧Ｖo の上昇は抑制される。
【０１１７】
（第６の実施形態）
以下、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１１８】
図１４は、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１４において、図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１１９】
図１４に示した本発明の第６の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo を検出する電圧検出回路４１の代わりに、誤差信号Ｖe を検出する電圧検出回路４３を備えており、誤差増幅回路７からの誤差信号Ｖe が電圧検出回路４３に入力され、電圧検出回路４３は、出力直流電圧Ｖo が目標値を越えて上昇したことを、誤差信号Ｖe のレベルによって検知して検出信号Ｖk を出力する機能を有する点で、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータと相違している。
【０１２０】
図１５は、電圧検出回路４３、オン電圧調整回路４２、主スイッチ素子１、及び整流スイッチ素子４の回路構成を示している。
【０１２１】
図１４に示した本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの基本動作は、前述の図１２に示した第５の実施形態に係るＤＣ−ＤＣコンバータの動作と同様であるが、誤差信号Ｖe のレベルを検出する電圧検出回路４３に関する動作が異なっている。
【０１２２】
まず、図１５に示した電圧検出回路４３の構成について説明する。
【０１２３】
図１５に示した電圧検出回路４３は、誤差信号Ｖe と基準電圧Ｖaaとを比較する比較回路５７と、誤差信号Ｖe と基準電圧（Ｖaa＋Ｖbb）とを比較する比較回路５８とによって構成されている。比較回路５７からの出力を信号Ｖka 及び比較回路５８からの出力を信号Ｖkb とする。なお、ここでは、２つの比較回路によって電圧検出回路４３を構成した場合について説明するが、本実施形態ではこれに限定されるものではなく、１つの比較回路によって構成してもよいし、さらに、３つ以上の多数の比較回路を並列に繋げてなる構成であってもよい。また、基準電圧（Ｖaa＋Ｖbb）は出力直流電圧Ｖo が目標値に制御されているときにおける誤差信号Ｖe よりも低いレベルに合わせて設定する。
【０１２４】
次に、電圧検出回路４３の動作について説明する。
【０１２５】
出力直流電圧Ｖo が目標値に制御されている状態において、誤差信号Ｖe と基準電圧とを比較すると、誤差信号Ｖe の方が大きいので、比較回路５７及び５８からの出力Ｖka及びＶkbはローレベルを示す。この状態においては、第１の信号Ｖg１xがハイレベルを示すとき、ＯＲゲート５４ａ及び５４ｂの出力Ｖg１Ａ及びＶg１Ｂはハイレベルを出力し、一方、第１の信号Ｖg１xがローレベルを示すとき、ＯＲゲート５４ａ及び５４ｂの出力Ｖg１Ａ及びＶg１Ｂはローレベルを示すので、主スイッチ素子１を構成するMOSFET１ａ、１ｂ及び１ｃは、いずれも第１の信号Ｖg１xによって駆動される。ローレベルの各信号Ｖka及びＶkbはインバータ５５ａ及び５５ｂを介して全てハイレベルに反転されるので、ＡＮＤゲート５６ａ及び５６ｂの出力は第２の信号Ｖg２xと同じ信号が出力される。したがって、整流スイッチ素子４を構成するMOSFET４ａ、４ｂ及び４ｃは、いずれも第２の信号Ｖg２xによって駆動される。
【０１２６】
出力直流電圧Ｖo が目標値よりも上昇し、それに応じて誤差信号Ｖe が低下し、誤差信号Ｖe の電圧レベルが基準電圧（Ｖaa＋Ｖbb）を下回ると、比較回路５８の出力Ｖkbはローレベルを示すが、比較回路５７の出力Ｖkaはハイレベルを示す。この状態においては、ＯＲゲート５４ａの出力Ｖg１Ａはハイレベルに固定され、ＯＲゲート５４ｂの出力Ｖg２Ａはローレベルに固定され、主スイッチ素子１を構成するMOSFETのうちMOSFET１ａはオフ状態に固定され、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａはオフ状態に固定される。
【０１２７】
出力直流電圧Ｖo がさらに上昇し、誤差信号Ｖe がさらに低下し、誤差信号Ｖe の電圧レベルが基準電圧Ｖaaを下回ると、比較回路５７の出力Ｖkbもハイレベルを示す。そして、主スイッチ素子１を構成するMOSFETのうちMOSFET１ａ及び１ｂはオフ状態に固定され、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａ及び４ｂはオフ状態に固定される。
【０１２８】
以上のように、出力直流電圧Ｖo が目標値を越えて上昇すればする程、電圧検出回路４３の比較回路が動作して出力信号Ｖk を出力し、主スイッチ素子１及び整流スイッチ素子４の各々を構成している並列に接続された複数個のスイッチ素子（MOSFET）を順次に停止させることにより、主スイッチ素子１及び整流スイッチ素子４の総合的な導通時の電圧降下が大きくなり、導通損失が増大するため出力直流電圧Ｖo の上昇は抑制される。
【０１２９】
（第７の実施形態）
以下、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１３０】
図１６は、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１６において、図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１３１】
図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータは、整流スイッチ素子４のみについてオン時の電圧降下を調整する構成のオン電圧調整回路４４を有する点で、並列に接続された複数個のスイッチから構成される主スイッチ素子１及び整流スイッチ素子４を選択的に停止させることによってオン時の電圧降下を調整する構成を有する本発明の第５の実施形態に係るＤＣ−ＤＣコンバータと相違している。前述の第３の実施形態でも説明したように、出力直流電圧Ｖo が目標値を越えて上昇するという現象は、オン時間が最も小さくなる最高入力電圧無負荷時に発生する可能性が高い。そこで、整流スイッチ素子４のみ、オン時の電圧降下を調整しても、出力直流電圧Ｖo の上昇を抑制する効果を得ることができると共に、オン電圧調整回路４４の回路規模を図１２に示したオン時間調整回路４２に比べて小さくすることができる。
【０１３２】
以下に、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
【０１３３】
まず、通常動作時においては、図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータは、図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作と同様であるので、その説明は繰り返さない。
【０１３４】
図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作が、図１２に示した本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの動作と異なる点は、図１７に示したオン電圧調整回路４４の動作である。
【０１３５】
以下に、オン電圧調整回路４４の構成及び動作について具体的に説明する。
【０１３６】
図１７は、電圧検出回路４１、オン電圧調整回路４４、主スイッチ素子１、及び整流スイッチ素子４の回路構成を示している。
【０１３７】
図１７に示すように、オン電圧調整回路４４は、電圧検出回路４１からの出力Ｖkaをインバータ５５ａによって反転された信号と第２の信号Ｖg２xとが入力されるＡＮＤゲート５６ａと、電圧検出回路４１からの出力Ｖkbをインバータ５５ｂによって反転された信号と第２の信号Ｖg２xとが入力されるＡＮＤゲート５６ｂとによって構成されている。
【０１３８】
出力直流電圧Ｖo が目標値に制御されている状態において、出力直流電圧Ｖo と基準電圧Ｖa とを比較すると、出力直流電圧Ｖo の方が小さいので、比較回路５１及び５２からの出力Ｖka及びＶkbはローレベルを示す。この状態において、ＡＮＤゲート５６ａ及び５６ｂの出力は第２の信号Ｖg２x と同じ信号が出力されるので、整流スイッチ素子４を構成するMOSFET４ａ、４ｂ及び４ｃは、いずれも第２の信号Ｖg２x によって駆動される。
【０１３９】
出力直流電圧Ｖo が目標値よりも上昇して基準電圧Ｖa を超えると、比較回路５２からの出力Ｖkbはローレベルを示すが、比較回路５１の出力Ｖkaはハイレベルを示す。この状態においては、ＯＲゲート５４ｂの出力Ｖg２Ａはローレベルに固定され、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａ及び４ｂはオフ状態に固定される。一方、第１の信号Ｖg１x はオン電圧調整回路４４を介さずに主スイッチ素子１を駆動する。すなわち、第１の駆動信号Ｖg１は第１の信号Ｖg１x に等しい。
【０１４０】
以上のように、出力直流電圧Ｖo が目標値を越えて上昇すればする程、電圧検出回路４１の比較回路が動作して出力信号Ｖk を出力し、整流スイッチ素子４を構成している並列に接続された複数個のスイッチ素子（MOSFET）を順次に停止させることにより、整流スイッチ素子４の総合的な導通時の電圧降下が大きくなり、導通損失が増大するため出力直流電圧Ｖo の上昇は抑制される。
【０１４１】
（第８の実施形態）
以下、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータについて説明する。
【０１４２】
図１８は、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの回路構成を示している。図１８において、図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
【０１４３】
図１８に示した本発明の第８の実施形態に係るＤＣ−ＤＣコンバータは、出力直流電圧Ｖo を検出する電圧検出回路４１の代わりに、誤差信号Ｖe を検出する電圧検出回路４３を備えており、誤差増幅回路７からの誤差信号Ｖe が電圧検出回路４３に入力され、電圧検出回路４３は、出力直流電圧Ｖo が目標値を越えて上昇したことを、誤差信号Ｖe のレベルによって検知して検出信号Ｖk を出力する機能を有する点で、本発明の第７の実施形態に係るＤＣ−ＤＣコンバータと相違している。
【０１４４】
以下に、本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
【０１４５】
まず、通常動作時においては、図１８に示した本発明の第８の実施形態に係るＤＣ−ＤＣコンバータは、図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作と同様であるので、その説明は繰り返さない。
【０１４６】
図１８に示した本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの動作が、図１６に示した本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの動作と異なる点は、誤差信号Ｖe のレベルを検出する電圧検出回路４３の動作である。
【０１４７】
図１８において、電圧検出回路４３は、図１４及び図１５に示した第６の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路４３の構成と同様であり、動作についても同様である。すなわち、出力直流電圧Ｖo が目標値に制御されている状態では、比較回路５８及び５７からの出力Ｖka及びＶkbはローレベルを示し、出力直流電圧Ｖo が目標値よりも上昇するに従って、比較回路５８からの出力Ｖkaはハイレベルを示し、さらには、比較回路５７からの出力Ｖkbもハイレベルとなる。これにより、出力直流電圧Ｖo が目標値に制御されている状態では、整流スイッチ素子４を構成するMOSFET４ａ、４ｂ及び４ｃはいずれも第２の信号Ｖg２xによって駆動され、出力直流電圧Ｖo が目標値よりも上昇するに従って、整流スイッチ素子４を構成するMOSFETのうちMOSFET４ａはオフ状態に固定され、さらには、MOSFET４ａ及び４ｂがオフ状態に固定される。一方、第１の信号Ｖg１xはオン電圧調整回路４４を介さずに主スイッチ素子１を駆動する。すなわち、第１の駆動信号Ｖg１は第１の信号Ｖg１xに等しい。
【０１４８】
以上のように、出力直流電圧Ｖo が目標値を越えて上昇すればする程、電圧検出回路４３の比較回路が動作して出力信号Ｖk を出力し、整流スイッチ素子４を構成している並列に接続された複数個のスイッチ素子（MOSFET）を順次に停止させることにより、整流スイッチ素子４の総合的な導通時の電圧降下が大きくなり、導通損失が増大するため出力直流電圧Ｖo の上昇は抑制される。
【０１４９】
なお、以上で説明した第１〜８の実施形態に係るＤＣ−ＤＣコンバータでは、降圧コンバータを用いて説明したが、本発明は降圧コンバータに限定されるものではない。
交互にオン・オフ動作を行なう主スイッチ素子と整流スイッチ素子とにより、インダクタへのエネルギーの蓄積と放出とを繰り返し、インダクタの電圧を整流平滑して出力を得る全ての同期整流型のスイッチング式のＤＣ−ＤＣコンバータに対して、本発明を適用することができる。
【０１５０】
なお、前述した第１〜第８の実施形態に係るＤＣ−ＤＣコンバータとして降圧コンバータを用いて説明してきたが、本発明は降圧コンバータに限定したものではない。同期整流回路を有し、インダクタ電流又は主スイッチ素子の電流のピーク値を検出して調整することにより、出力直流電圧を制御するＤＣ−ＤＣコンバータであって、軽負荷時に整流スイッチ素子４に逆流を許すことで連続動作モードを維持することが可能な全てのスイッチング式のＤＣ−ＤＣコンバータに対して、本発明を適用することができる。
【０１５１】
また、以上で説明した第１〜８の実施形態に係るＤＣ−ＤＣコンバータは、第１及び第２の信号Ｖg１x及びＶg２xを出力する駆動回路１３を設けたより好ましい回路構成を有しているが、駆動回路１３は必ずしも必須の回路ではなく、ラッチ回路１２から第１及び第２の信号Ｖg１x及びＶg２xを出力する構成であっても構わない。
【０１５２】
また、以上で説明したように、第１、３、５及び７の実施形態に係るＤＣ−ＤＣコンバータでは、出力直流電圧Ｖoを直接監視する電圧検出回路を有する構成である点で、誤差信号Ｖe を監視する電圧検出回路を有する第２、４、６及び８の実施形態に係るＤＣ−ＤＣコンバータに比較して、応答特性に優れるという利点がある。
【産業上の利用可能性】
【０１５３】
本発明は、各種電子回路に対して安定な直流電圧を供給することが可能な電源回路にとって有用である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図２】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路とオン電圧調整回路の回路構成図である。
【図３】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路の入出力特性図である。
【図４】（ａ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータにおけるオン電圧調整回路のバイアス特性図であり、（ｂ）は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータにおけるオン電圧調整回路の入出力特性図である。
【図５】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図６】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路の回路構成図である。
【図７】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路の入出力特性図である。
【図８】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図９】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータにおけるオン電圧調整回路の回路構成図である。
【図１０】（ａ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータにおけるオン電圧調整回路のバイアス特性図であり、（ｂ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータにおけるオン電圧調整回路の入出力特性図である。
【図１１】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１２】本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１３】本発明の第５の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路、オン電圧調整回路、主スイッチ素子及び整流スイッチの回路構成図である。
【図１４】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１５】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路、オン電圧調整回路、主スイッチ素子及び整流スイッチの回路構成図である。
【図１６】本発明の第７の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１７】本発明の第７の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路、オン電圧調整回路、主スイッチ素子及び整流スイッチ素子の回路構成図である。
【図１８】本発明の第８の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。
【図１９】本発明の第８の実施形態に係るＤＣ−ＤＣコンバータにおける電圧検出回路、オン電圧調整回路、主スイッチ素子及び整流スイッチ素子の回路構成図である。
【図２０】（ａ）は、第１の従来例に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、第１の従来例に係るＤＣ−ＤＣコンバータのインダクタ電流の波形図である。
【図２１】（ａ）は、第２の従来例に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、第２の従来例に係るＤＣ−ＤＣコンバータのインダクタ電流の波形図である。
【図２２】第３の従来例に係るＤＣ−ＤＣコンバータの回路構成図である。
【符号の説明】
【０１５５】
１     主スイッチ素子（第１のスイッチ）
２     インダクタ
３     平滑コンデンサ（平滑部）
４     整流スイッチ素子（第２のスイッチ）
６     負荷
７     誤差増幅回路（出力誤差検出部）
８     電流検出回路（電流検出部）
９     比較回路
１０   発振回路
１１   ＮＯＲゲート
１２   ラッチ回路
１３   駆動回路
１４、１８     電圧検出回路（電圧検出部）
１５、１９     オン電圧調整回路（オン電圧調整部）
１６   チョッパ回路
１７   制御駆動回路（制御部）
【図１】
2007135287.tif 000003
【図２】
2007135287.tif 000004
【図３】
2007135287.tif 000005
【図４】
2007135287.tif 000006
【図５】
2007135287.tif 000007
【図６】
2007135287.tif 000008
【図７】
2007135287.tif 000009
【図８】
2007135287.tif 000010
【図９】
2007135287.tif 000011
【図１０】
2007135287.tif 000012
【図１１】
2007135287.tif 000013
【図１２】
2007135287.tif 000014
【図１３】
2007135287.tif 000015
【図１４】
2007135287.tif 000016
【図１５】
2007135287.tif 000017
【図１６】
2007135287.tif 000018
【図１７】
2007135287.tif 000019
【図１８】
2007135287.tif 000020
【図１９】
2007135287.tif 000021
【図２０】
2007135287.tif 000022
【図２１】
2007135287.tif 000023
【図２２】
2007135287.tif 000024