(57)【要約】【課題】  挿入損失の抑制が可能な高周波半導体スイッチを提供する。【解決手段】  ドレインＤ、ソースＳ、ゲートＧ、及びバックゲートＢＧを有するＳｉ−ＭＯＳＦＥＴ６、一端がドレインＤに、他端がバックゲートＢＧに接続された第１のインダクタ２８、及び、一端がソースＳに、他端がバックゲートＢＧに接続された第２のインダクタ２９とを備えている。【選択図】  図１
2007299948.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、
一端が前記ドレインに、他端が前記バックゲートに接続された第１のインダクタと、
一端が前記ソースに、他端が前記バックゲートに接続された第２のインダクタと、
を備えたことを特徴とする高周波半導体スイッチ。
【請求項２】
ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、
一端が前記ドレインに接続された第１のインダクタと、
一端が前記ソースに接続された第２のインダクタと、
前記第１及び第２のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路と、
を備えたことを特徴とする高周波半導体スイッチ。
【請求項３】
前記第１のインダクタは、前記ドレインと前記バックゲート間の寄生容量と共振し、前記第２のインダクタは、前記ソースと前記バックゲート間の寄生容量と共振することを特徴とする請求項１または２に記載の高周波半導体スイッチ。
【請求項４】
ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、
一端が前記ドレインおよび前記ソースのいずれか一方に接続され、他端が前記バックゲートに接続されたインダクタと、
を備えたことを特徴とする高周波半導体スイッチ。
【請求項５】
前記インダクタは、前記ＦＥＴがオンしているときの前記ドレインまたは前記ソースと前記バックゲート間の寄生容量と共振することを特徴とする請求項４に記載の高周波半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号等を切り替える高周波半導体スイッチに関する。
【背景技術】
【０００２】
高周波信号等の切り替え（スイッチ）用に、ＧａＡｓ ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）が用いられている。一方、Ｓｉを用いたＭＯＳＦＥＴ（Metal oxide Semiconductor Field Effect Transistor）またはＪＦＥＴ（Junction Field Effect Transistor）は、微細化が進み、高周波特性が向上して、ＧａＡｓ ＭＥＳＦＥＴの代替のみならず、集積回路に組み込んだ高機能化が検討されている。
【０００３】
ＧａＡｓ ＭＥＳＦＥＴは、半絶縁性の基板の上に、ソース、ドレイン、及びゲートの３端子の素子として形成される。一方、ＳｉのＦＥＴは、Ｓｉ基板が導体であるために、Ｓｉ基板上のＦＥＴウェル電位を固定するためのバックゲート電極が加わり、４端子の素子として形成される。ｐ型基板（または、ウェル）電位は、通常、回路中の最も低いソース電位に固定されて使用される。ＳｉのＦＥＴは、等価回路的には、それぞれ、ドレイン−ゲート間及びソース−ゲート間が容量で結合され、ドレイン−バックゲート間及びソース−バックゲート間が容量で結合されている。
【０００４】
これらの容量の内、ドレイン−バックゲート間及びソース−バックゲート間の容量結合は、高周波信号を基板に対して漏らしてしまうため、いわゆる挿入損失が悪化するという問題が起こる。この挿入損失を改善するために、バックゲートと基板、すなわち接地との間に、十分インピーダンスの高い抵抗器を接続する回路が開示されている（例えば、特許文献１参照。）。
【０００５】
開示された回路は、ドレイン−バックゲート間またはソース−バックゲート間で漏れる高周波信号を、バックゲートと接地の間で食い止めようとするものであり、挿入損失を低減できる可能性はあるものの、高周波信号が漏れる経路は残っている。そのため、例えば、スイッチの他に別の回路を同じＳｉ基板に集積する場合、各回路間の分離を行うためにＳｉ基板を接地することが必要になり、抵抗器を介して接地に接続されたバックゲートは、Ｓｉ基板を介した経路により接地に接続されてしまい、挿入損失を改善することが難しいという問題が発生する。
【特許文献１】特開平１０−２４２８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、挿入損失の抑制が可能な高周波半導体スイッチを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、一端が前記ドレインに、他端が前記バックゲートに接続された第１のインダクタと、一端が前記ソースに、他端が前記バックゲートに接続された第２のインダクタとを備えたことを特徴とする。
【０００８】
また、本発明の別の態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、一端が前記ドレインに接続された第１のインダクタと、一端が前記ソースに接続された第２のインダクタと、前記第１及び第２のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路とを備えたことを特徴とする。
【０００９】
また、本発明の別の態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、一端が前記ドレインおよび前記ソースのいずれか一方に接続され、他端が前記バックゲートに接続されたインダクタとを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、挿入損失の抑制が可能な高周波半導体スイッチを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１２】
本発明の実施例１に係る高周波半導体スイッチについて、図１乃至図４を参照しながら説明する。図１はＳＰＳＴ（Single Pole Single Throw、単極単投）型の高周波半導体スイッチの回路構成を示す図である。図２は高周波半導体スイッチの主要構成要素のＭＯＳＦＥＴの構造を模式的に示す断面図である。図３は図１示す高周波半導体スイッチの等価回路図である。図４は図１示す高周波半導体スイッチのレイアウトを模式的に示す平面図である。
【００１３】
図１に示すように、高周波半導体スイッチ１は、入力端子２１にドレインＤが接続され、出力端子２２にソースＳが接続され、制御端子２３に第１の抵抗２５を介してゲートＧが接続されたＳｉ−ＭＯＳＦＥＴ６と、一端をドレインＤに、他端をバックゲートＢＧに接続された第１のインダクタ２８と、一端をソースＳに、他端をバックゲートＢＧに接続された第２のインダクタ２９と、一端を出力端子２２に、他端を接地に接続された第２の抵抗２６とを備えている。入力端子２１及び出力端子２２間を通過（または、遮断）する高周波信号は、数１００ＭＨｚからＧＨｚオーダーである。
【００１４】
Ｓｉ−ＭＯＳＦＥＴ６は、ｎチャネルＭＯＳＦＥＴであり、図２に示すように、ｐ型基板１１の表面に形成されたｐ型ウェル１２と、ｐ型ウェル１２の中に表面を露出して、互いに離間して形成されたｎ型ドレイン領域１３ａ及びｎ型ソース領域１３ｂと、ｎ型ドレイン領域１３ａ、ｐ型ウェル１２及びｎ型ソース領域１３ｂの表面に接触して形成された、例えば、Ｓｉ酸化膜からなるゲート絶縁膜１４とを有する断面構造をなしている。ゲート絶縁膜１４上には端子としてゲートＧが配設されている。ｎ型ドレイン領域１３ａ及びｎ型ソース領域１３ｂ上には、それぞれ、端子としてドレインＤ及びソースＳが配設されている。また、ｐ型ウェル１２上には端子としてバックゲートＢＧが配設されている。
【００１５】
Ｓｉ−ＭＯＳＦＥＴ６は、ｎ型ドレイン領域１３ａとｐ型ウェル１２間、すなわち、ドレインＤとバックゲートＢＧ間に、寄生容量として、Ｄ−ＢＧ容量１６を有している。このＤ−ＢＧ容量１６を通して、高周波信号は、信号リーク１８に示すように、ｐ型ウェル１２に漏れ、更に、ｐ型基板１１を通過して、接地側に流れる。同様に、ｎ型ソース領域１３ｂとｐ型ウェル１２間、すなわち、ソースＳとバックゲートＢＧ間に、寄生容量として、Ｓ−ＢＧ容量１７を有している。このＳ−ＢＧ容量１７を通して、高周波信号は、信号のリーク１９に示すように、ｐ型ウェル１２に漏れ、更に、ｐ型基板１１を通過して、接地側に流れる。
【００１６】
Ｓｉ−ＭＯＳＦＥＴ６及びそれを構成要素とする高周波半導体スイッチ１の等価回路を説明する。図３に示すように、ゲートＧにバイアスを印加して、Ｓｉ−ＭＯＳＦＥＴ６がオン状態のとき、Ｓｉ−ＭＯＳＦＥＴ６は、ドレインＤとソースＳ間にチャネル抵抗３３を有する。ドレインＤ及びソースＳとゲートＧ間に、ゲート絶縁膜１４を介して、それぞれ、Ｄ−Ｇ容量３４ａ及びＳ−Ｇ容量３４ｂを有する。上述したように、ドレインＤとｐ型ウェル１２間にＤ−ＢＧ容量１６、ソースＳとｐ型ウェル１２間にＳ−ＢＧ容量１７を有し、ｐ型ウェル１２内のＤ−ＢＧ容量１６端とＳ−ＢＧ容量１７端の間にはウェル抵抗３２ａを有し、Ｄ−ＢＧ容量１６端及びＳ−ＢＧ容量１７端とバックゲートＢＧ間に、それぞれ、ウェル抵抗３２ｂ及びウェル抵抗３２ｃを有する。ｐ型ウェル１２内のＤ−ＢＧ容量１６端及びＳ−ＢＧ容量１７端は、ｐ型基板１１中の基板抵抗３１ａ及び基板抵抗３１ｂを通って接地される。
【００１７】
そして、図１及び図３に示すように、第１の抵抗２５は、例えば、１０ｋΩの抵抗値を有し、ゲートＧから制御端子２３側へ高周波信号等が漏れるのを防止している。第２の抵抗２６は、例えば、１０ｋΩの抵抗値を有し、ソースＳから接地側へ高周波信号等が漏れるのを防止している。
【００１８】
第１のインダクタ２８は、ドレインＤとバックゲートＢＧ間のＤ−ＢＧ容量１６（Ｃ）と所望の使用周波数（ｆ）で並列共振（ｆ＝１／（２π√（ＬＣ））を満足）するようなインダクタンス（Ｌ）を有する構成となっている。第２のインダクタ２９は、同様に、ソースＳと後述のバックゲートＢＧ間のＳ−ＢＧ容量１７と所望の周波数で並列共振するようなインダクタンスを有する構成となっている。所望の使用周波数は、携帯電話の場合、例えば、８００ＭＨｚ帯〜２．０ＧＨｚ帯等である。
【００１９】
高周波半導体スイッチ１のレイアウトを説明する。図４に示すように、高周波半導体スイッチ１は、ｐ型基板上に周知の方法で作製されたＳｉ−ＭＯＳＦＥＴ６を有している。Ｓｉ−ＭＯＳＦＥＴ６は、２本のドレインＤが形成され、このドレインＤに平面的に挟まれた内側に、２本のゲートＧ、及び、２本のゲートＧの内側に１本ソースＳが、それぞれ、離間して配置され、ドレインＤのゲートＧとは反対の片側に、並行して、バックゲートＢＧが配置されたレイアウトを有している。
【００２０】
更に、ドレインＤは図面左上の入力端子２１に、ソースＳは図面右上の出力端子２２に、ゲートＧは第１の抵抗２５を介して入力端子２１と出力端子２２の中間にある制御端子２３に、ソースＳは第２の抵抗２６を介して図面右下の接地端子２７に接続されている。入力端子２１、出力端子２２、制御端子２３、及び接地端子２７は、高周波半導体スイッチ１との接続方法によって、適する大きさに設定が可能である。
【００２１】
第１のインダクタ２８は、図面左下に、ｐ型基板上にＳｉ絶縁膜（図示略）を介して配線材、例えば、Ａｌがスパイラル状に形成されている。第１のインダクタ２８の一端はバックゲートＢＧに接続され、他端はドレインＤに接続されている。第２のインダクタ２９は、第１のインダクタ２８と接地端子２７との間に、第１のインダクタ２８と同様に形成されている。第２のインダクタ２８の一端はバックゲートＢＧに接続され、他端はソースＳに接続されている。なお、第１のインダクタ２８及び第２のインダクタ２９は、共振の条件を満足するインダクタンスを有する大きさに形成される。Ｓｉ絶縁膜は、例えば、Ｓｉ酸化膜等である。配線材は、Ｃｕ等であっても差し支えない。
【００２２】
次に、高周波半導体スイッチ１の動作を説明する。Ｄ−ＢＧ容量１６と第１のインダクタ２８とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。Ｓ−ＢＧ容量１７と第２のインダクタ２９とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
【００２３】
その結果、制御端子２３からゲートＧにバイアスを印加して、Ｓｉ−ＭＯＳＦＥＴ６をオン状態にして、高周波信号を入力端子２１から出力端子２２に通過させるとき、ドレインＤからＤ−ＢＧ容量１６を介して、また、ソースＳからＳ−ＢＧ容量１７を介してｐ型ウェル１２に漏れる電流を抑制することが可能となる。一方、Ｓｉ−ＭＯＳＦＥＴ６がオフ状態でも、Ｄ−ＢＧ容量１６と第１のインダクタ２８とで構成された並列共振回路及びＳ−ＢＧ容量１７と第２のインダクタ２９とで構成された並列共振回路は、高インピーダンスとなり、ｐ型ウェル１２を通して入力端子２１から出力端子２２に漏れる電流を抑制することが可能となる。
【００２４】
上述したように、本実施例の高周波半導体スイッチ１は、入力端子２１にドレインＤが接続され、出力端子２２にソースＳが接続され、制御端子２３に第１の抵抗２５を介してゲートＧが接続されたＦＥＴであるＳｉ−ＭＯＳＦＥＴ６と、ドレインＤとバックゲートＢＧ間に接続された第１のインダクタ２８と、ソースＳとバックゲートＢＧ間に接続された第２のインダクタ２９と、出力端子２２と接地間に接続された第２の抵抗２６とを備え、高周波信号の周波数に対して、第１のインダクタ２８及び第２のインダクタ２９は、Ｄ−ＢＧ容量１６及びＳ−ＢＧ容量１７とそれぞれ並列共振するインダクタンスを有している。
【００２５】
その結果、高周波半導体スイッチ１は、Ｓｉ−ＭＯＳＦＥＴ６がオンしているとき、Ｄ−ＢＧ容量１６及びＳ−ＢＧ容量１７を介する高周波信号の通路が、それぞれ、高インピーダンスとなり、入力端子２１から出力端子２２に通過する高周波信号がドレインＤまたはソースＳからｐ型基板１１側に漏れるのを抑制、すなわち、挿入損失の抑制が可能となる。また、高周波半導体スイッチ１は、Ｓｉ−ＭＯＳＦＥＴ６がオフしているとき、入力端子２１から出力端子２２に漏れる電流を抑制できるので、別のアイソレーション特性の改善を図ることも可能となる。
【００２６】
また、高周波半導体スイッチ１の第１のインダクタ２８及び第２のインダクタ２９は、Ｓｉ−ＭＯＳＦＥＴ６等と同じｐ型基板１１にモノリシックに形成されている。これらの部品を外付けする場合と比較して、外付け部品の削減、実装工程の簡略化、及び実装面積削減等が可能である。
【実施例２】
【００２７】
本発明の実施例２に係る高周波半導体スイッチについて、図５を参照しながら説明する。図５はＳＰＳＴ型の高周波半導体スイッチの回路構成を示す図である。実施例１の高周波半導体スイッチ１とは、インダクタがドレインとバックゲート間に配設され、ドレインとソース間に抵抗が配設されている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００２８】
図５に示すように、高周波半導体スイッチ２は、実施例１と同様のＳｉ−ＭＯＳＦＥＴ６と、一端をドレインに、他端をバックゲートに接続されたインダクタ４８と、一端をゲートに、他端を制御端子２３に接続された第１の抵抗２５と、一端を出力端子２２に、他端を接地に接続された第２の抵抗２６と、一端をドレインに、他端ソースに接続された第３の抵抗４１とを備えている。第３の抵抗４１は、例えば、１０ｋΩの抵抗値を有し、ドレインとソースを直流的に同電位に保つ。
【００２９】
高周波半導体スイッチ２の構成を、図３と対比させながら説明する。Ｓｉ−ＭＯＳＦＥＴ６は、図３に示す等価回路を有している。インダクタ４８は、実施例１の高周波半導体スイッチ１の第１のインダクタ２８に相当するが、Ｓｉ−ＭＯＳＦＥＴ６がオンしているときのドレインＤとバックゲートＢＧ間の容量と所望の使用周波数で並列共振するようなインダクタンスを有する構成となっている。そして、ｐ型ウェル１２内のＤ−ＢＧ容量１６端とＳ−ＢＧ容量１７端との間にはウェル抵抗３２ａが存在している。
【００３０】
高周波半導体スイッチ２のレイアウトを、図４に示す実施例１の高周波半導体スイッチ１と対比させながら説明する。高周波半導体スイッチ２のレイアウトは、Ｓｉ−ＭＯＳＦＥＴ６を同様に有し、高周波半導体スイッチ１の第１のインダクタ２８を、幾分小さくなったインダクタ４８に置き換え、第２のインダクタ２９は除去し、ドレインＤとソースＳ間に第３の抵抗４１を追加してある。第３の抵抗４１は小さい領域の増加で済むので、図４に示す実施例１の高周波半導体スイッチ１から、第２のインダクタ２９を削除した分が大きく寄与し、高周波半導体スイッチ１に比較して、高周波半導体スイッチ２の占有面積は減少する。
【００３１】
次に、高周波半導体スイッチ２の動作を説明する。インダクタ４８と、Ｄ−ＢＧ容量１６及びＳ−ＢＧ容量１７の２つを並列接続した容量とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
【００３２】
その結果、制御端子２３からゲートＧにバイアスを印加して、Ｓｉ−ＭＯＳＦＥＴ６をオン状態にして、高周波信号を入力端子２１から出力端子２２に通過させるとき、ドレインＤからＤ−ＢＧ容量１６を介して、また、ソースＳからＳ−ＢＧ容量１７を介してｐ型ウェル１２に漏れる電流を抑制することが可能となる。一方、Ｓｉ−ＭＯＳＦＥＴ６がオフ状態でも、インダクタ４８と、Ｄ−ＢＧ容量１６及びＳ−ＢＧ容量１７の２つを並列接続した容量とで構成された並列共振回路は、高インピーダンスとなり、入力端子２１から出力端子２２に漏れる電流を抑制することが可能となる。しかしながら、Ｄ−ＢＧ容量１６とＳ−ＢＧ容量１７は、ウェル抵抗３２ａを介して接続されているので、共振回路の特性であるＱ値（Quality Factor）は低下する。
【００３３】
高周波半導体スイッチ２は、Ｓｉ−ＭＯＳＦＥＴ６がオンしているとき、入力端子２１から出力端子２２に通過する高周波信号がｐ型ウェル１２からｐ型基板１１側に漏れるのを抑制、すなわち、挿入損失の抑制が可能となる。ただし、Ｑ値が低下する分、実施例１の高周波半導体スイッチ１に比較して、挿入損失の抑制の度合いは小さくなるが、高周波半導体スイッチ２のp型基板上の占有面積は、高周波半導体スイッチ１に比較して、小さくすることが可能である。高周波半導体スイッチ２は、高周波半導体スイッチ１の有する実装上の効果を同様に有している。
【００３４】
次に、本発明の実施例２の変形例を図６を参照しながら説明する。図６はＳＰＳＴ型の高周波半導体スイッチの回路構成を示す図である。実施例２の高周波半導体スイッチ２とは、インダクタがソースとバックゲート間に配設されている点が異なる。なお、実施例１及び２と同一構成部分には同一の符号を付して、その説明は省略する。
【００３５】
図６に示すように、高周波半導体スイッチ３は、実施例１及び２と同様のＳｉ−ＭＯＳＦＥＴ６と、一端をソースに、他端をバックゲートに接続されたインダクタ４９と、一端をゲートに、他端を制御端子２３に接続された第１の抵抗２５と、一端を出力端子２２に、他端を接地に接続された第２の抵抗２６と、一端をドレインに、他端をソースに接続された第３の抵抗４１とを備えている。
【００３６】
高周波半導体スイッチ３の構成を、図３と対比させながら説明する。Ｓｉ−ＭＯＳＦＥＴ６は、図３に示す等価回路を有している。インダクタ４９は、実施例２と同様に、Ｓｉ−ＭＯＳＦＥＴ６がオンしているときのソースＳとバックゲートＢＧ間の容量と所望の使用周波数で並列共振するようなインダクタンスを有する構成となっている。そして、ｐ型ウェル１２内のＤ−ＢＧ容量１６端とＳ−ＢＧ容量１７端との間のウェル抵抗３２ａが見えている。
【００３７】
高周波半導体スイッチ３のレイアウトを、図４に示す実施例１の高周波半導体スイッチ１と対比させながら説明する。高周波半導体スイッチ３のレイアウトは、Ｓｉ−ＭＯＳＦＥＴ６を同様に有し、高周波半導体スイッチ１の第２のインダクタ２９をインダクタ４９に置き換え、第１のインダクタ２８は除去し、ドレインＤとソースＳ間に第３の抵抗４１を追加してある。第３の抵抗４１は小さい領域の増加で済むので、図４に示す実施例１の高周波半導体スイッチ１から、第１のインダクタ２８を削除した分が大きく寄与し、高周波半導体スイッチ２と同様に、高周波半導体スイッチ３の占有面積は減少する。
【００３８】
次に、高周波半導体スイッチ２の動作を説明する。インダクタ４９と、Ｄ−ＢＧ容量１６及びＳ−ＢＧ容量１７の２つを並列接続した容量とで主に構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
【００３９】
その結果、制御端子２３からゲートＧにバイアスを印加して、Ｓｉ−ＭＯＳＦＥＴ６をオン状態にして、高周波信号を入力端子２１から出力端子２２に通過させるとき、ドレインＤからＤ−ＢＧ容量１６を介して、また、ソースＳからＳ−ＢＧ容量１７を介してｐ型ウェル１２に漏れる電流を抑制することが可能となる。しかしながら、Ｄ−ＢＧ容量１６とＳ−ＢＧ容量１７は、ウェル抵抗３２ａを介して接続されているので、共振回路の特性であるＱ値（Quality Factor）は低下する。
【００４０】
高周波半導体スイッチ３は、上述の高周波半導体スイッチ２と同様な効果を有している。
【実施例３】
【００４１】
本発明の実施例３に係る高周波半導体スイッチについて、図７を参照しながら説明する。図７はＳＰＳＴ型の高周波半導体スイッチの回路構成を示す図である。実施例１の高周波半導体スイッチ１とは、第１及び第２のインダクタとバックゲートとの間に、直列電源及び直列電源をバイパスするキャパシタが接続されている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４２】
図７に示すように、高周波半導体スイッチ４は、実施例１と同様のＳｉ−ＭＯＳＦＥＴ６と、一端をソースに接続された第１のインダクタ２８と、一端をドレインに接続された第２のインダクタ２９と、第１及び第２のインダクタ２８、２９のそれぞれの他端を、直流電源５１のプラス側端子及びキャパシタ５２の一端に接続し、直流電源５１のマイナス側端子及びキャパシタ５２の他端をバックゲートに接続したバイアス回路と、一端をゲートに、他端を制御端子２３に接続された第１の抵抗２５と、一端を出力端子２２に、他端を接地に接続された第２の抵抗２６とを備えている。
【００４３】
高周波半導体スイッチ４の構成を、図３と対比させながら説明する。Ｓｉ−ＭＯＳＦＥＴ６は、図３に示す等価回路を有している。直流電源５１をバイパスするキャパシタ５２は、使用する高周波信号の周波数に対して十分低いインピーダンスを有している。従って、ドレインＤとバックゲートＢＧ間のＤ−ＢＧ容量１６と使用する周波数で並列共振させる場合、キャパシタ５２はほとんど無視することが可能となり、第１のインダクタ２８は、実施例１の高周波半導体スイッチ１と同様である。一方、第２のインダクタ２９に対しても同様な構成となっているので、第２のインダクタ２９は、実施例１の高周波半導体スイッチ１と同様である。また、ｎ型ドレイン領域１３ａとｐ型ウェル１２との間、及び、ｎ型ソース領域１３ｂとｐ型ウェル１２との間には、寄生ダイオードが形成されている。
【００４４】
高周波半導体スイッチ４のレイアウトを、図４に示す実施例１の高周波半導体スイッチ１と対比させながら説明する。高周波半導体スイッチ４は、Ｓｉ−ＭＯＳＦＥＴ６を高周波半導体スイッチ１と同様に有し、例えば、高周波半導体スイッチ１の第１のインダクタ２８と第２のインダクタ２９の一端の入力端子２１及び出力端子２２との接続を、それぞれ、維持したまま、高周波半導体スイッチ１の第１のインダクタ２８と第２のインダクタ２９の間隔を広げたレイアウトを有する。広げられた隙間に、直流電源５１を高周波半導体スイッチ４の外部の電源ラインから供給するための配線及びキャパシタ５２を配設して、高周波半導体スイッチ１の第１のインダクタ２８と第２のインダクタ２９の他端と、バックゲートＢＧとを、それぞれ、接続すればよい。高周波半導体スイッチ４は、実施例１の高周波半導体スイッチ１より、大きい占有面積が必要となる。
【００４５】
次に、高周波半導体スイッチ４の動作を説明する。直流電源５１がバイアスを与えないときは、高周波半導体スイッチ４は、実施例１の高周波半導体スイッチ１と同様に動作する。つまり、比較的小電力の高周波信号を処理する場合、高周波半導体スイッチ４は、入力端子２１から出力端子２２に通過する高周波信号がｐ型ウェル１２からｐ型基板１１側に漏れるのを、高周波半導体スイッチ１と同じように、抑制することができる。
【００４６】
一方、処理する高周波信号が大きな振幅を有する（大電力）場合、ｎ型ドレイン領域１３ａとｐ型ウェル１２との間、及び、ｎ型ソース領域１３ｂとｐ型ウェル１２との間にある寄生ダイオードがオン状態になる可能性がある。寄生ダイオードがオン状態になると、高周波信号が寄生ダイオードを介して、ｐ型ウェル１２側に漏れることになる。そこで、直流電源５１は、これらの寄生ダイオードに逆バイアスを与えて、寄生ダイオードがオン状態になることを防止する。つまり、高周波半導体スイッチ４は、直流電源５１の逆バイアスを与える機能によって、寄生ダイオードを介して漏れる電力も抑制できるので、大電力の高周波信号を処理することが可能となる。
【００４７】
その結果、高周波半導体スイッチ４は、高周波半導体スイッチ１の有する効果を同様に有している。その上、大電力の高周波信号であっても、挿入損失の抑制及び高アイソレーションの確保が可能となる。
【００４８】
なお、本実施例では、実施例１の高周波半導体スイッチ１を基に、第１及び第２のインダクタ２８、２９とバックゲートとの間に、直列電源５１及び直列電源５１をバイパスするキャパシタ５２が接続される例を説明したが、上述の実施例２の高周波半導体スイッチ２、３を基に、直列電源５１及び直列電源５１をバイパスするキャパシタ５２が接続されても差し支えない。この場合も、大電力の高周波信号の挿入損失の抑制が可能となる。
【００４９】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５０】
例えば、実施例の高周波半導体スイッチは、高周波信号の回路に直列に挿入されたシリーズ型の例を説明したが、高周波信号の回路と接地との間に挿入されるシャント型としても適用可能である。更に、シリーズ型、シャント型を組み合わせて、挿入損失の一層の抑制及びアイソレーションの一層の改善等を図ることが可能でなる。
【００５１】
また、実施例の高周波半導体スイッチは、基本単位となるＳＰＳＴである例を示したが、ＳＰＳＴを組み合わせた、例えば、単数／複数極を複数方向に切り替えるタイプの高周波半導体スイッチ等に適応可能である。
【００５２】
また、実施例ではインダクタをＳｉ−ＭＯＳＦＥＴ等と同一の基板上にモノリシックに配設する例を示したが、インダクタは、外付け部品として、実装されてもよい。この場合、別途、インダクタ部品、実装工程等が必要となるが、Ｓｉ−ＭＯＳＦＥＴに寄生する容量と外付けインダクタンスが並列共振回路を形成して、挿入損失の抑制及びアイソレーションの改善が可能となる。
【００５３】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、一端が前記ドレインに、他端が前記バックゲートに接続された第１のインダクタと、一端が前記ソースに、他端が前記バックゲートに接続された第２のインダクタと、を備えた高周波半導体スイッチ。
【００５４】
（付記２）  ドレイン、ソース、ゲート、及びバックゲートを有するＦＥＴと、一端が前記ドレインに接続された第１のインダクタと、一端が前記ソースに接続された第２のインダクタと、前記第１及び第２のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路とを備えた高周波半導体スイッチ。
【００５５】
（付記３）  前記ＦＥＴは、前記ソース及びドレインのどちらか一方が入力端子に接続され、前記ソース及びドレインの他方が出力端子に接続されている付記１または２の高周波半導体スイッチ。
【００５６】
（付記４）  前記ＦＥＴは、ｎチャネルＭＯＳＦＥＴである付記１乃至３のいずれかに記載の高周波半導体スイッチ。
【００５７】
（付記５）  前記直流電源は、マイナス側端子を前記バックゲートに接続している付記１乃至４のいずれかに記載の高周波半導体スイッチ。
【００５８】
（付記６）  前記第１のインダクタ、前記第２のインダクタ、または、前記インダクタは、前記ＦＥＴが形成された基板上に、モノリシックに形成されている付記１乃至５のいずれかに記載の高周波半導体スイッチ。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係る高周波半導体スイッチの回路構成を示す図。
【図２】本発明の実施例１に係る高周波半導体スイッチの主要構成要素のＭＯＳＦＥＴの構造を模式的に示す断面図。
【図３】本発明の実施例１に係る高周波半導体スイッチの等価回路図。
【図４】本発明の実施例１に係る高周波半導体スイッチのレイアウトを模式的に示す平面図。
【図５】本発明の実施例２に係る高周波半導体スイッチの回路構成を示す図。
【図６】本発明の実施例２の変形例に係る高周波半導体スイッチの回路構成を示す図。
【図７】本発明の実施例３に係る高周波半導体スイッチの回路構成を示す図。
【符号の説明】
【００６０】
１、２、３、４  高周波半導体スイッチ
６  Ｓｉ−ＭＯＳＦＥＴ
１１  ｐ型基板
１２  ｐ型ウェル
１３ａ  ｎ型ドレイン領域
１３ｂ  ｎ型ソース領域
１４  ゲート絶縁膜
１５  チャネル領域
１６  Ｄ−ＢＧ容量
１７  Ｓ−ＢＧ容量
１８、１９  信号リーク
２１  入力端子
２２  出力端子
２３  制御端子
２５  第１の抵抗
２６  第２の抵抗
２７  接地端子
２８  第１のインダクタ
２９  第２のインダクタ
３１ａ、３１ｂ  基板抵抗
３２ａ、３２ｂ、３２ｃ  ウェル抵抗
３３  チャネル抵抗
３４ａ  Ｄ−Ｇ容量
３４ｂ  Ｓ−Ｇ容量
４１  第３の抵抗
４８、４９  インダクタ
５１  直流電源
５２  キャパシタ
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース
ＢＧ  バックゲート
【図１】
2007299948.tif 000003
【図２】
2007299948.tif 000004
【図３】
2007299948.tif 000005
【図４】
2007299948.tif 000006
【図５】
2007299948.tif 000007
【図６】
2007299948.tif 000008
【図７】
2007299948.tif 000009