(57)【要約】【課題】  従来の、共振用キャパシタを備えた共振型のＤＣ−ＤＣコンバータでは、自然転流方式による制御を行う際に、負荷に応じた周波数可変制御を行うことが必要であったので、低負荷時に高周波駆動が必要なため、駆動用スイッチング素子の損失や、駆動用スイッチング素子を駆動するドライバ回路での損失が増大したり、ＤＣ−ＤＣコンバータに用いるフィルタを広帯域化したりする必要があった。【解決手段】  直流電源入力をオン・オフする駆動用スイッチング素子ＳＷ、または整流素子Ｄに対して、共振用キャパシタＣrを並列に接続して構成したＤＣ−ＤＣコンバータであって、前記共振用キャパシタＣrの容量を可変に構成し、該共振用キャパシタＣrの容量を、出力負荷の大きさに応じて変化させる。【選択図】  図１
2007082377.tif 000002
【特許請求の範囲】
【請求項１】
直流電源入力をオン・オフする駆動用スイッチング素子、または整流素子に対して、共振用キャパシタを並列に接続して構成したＤＣ−ＤＣコンバータであって、
前記共振用キャパシタの容量を可変に構成し、
該共振用キャパシタの容量を、出力負荷の大きさに応じて変化させる、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記共振用キャパシタの容量変更を、前記駆動用スイッチング素子のオン期間内に実行することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記共振用キャパシタは、オン・オフ切換用スイッチング素子を備えた個別キャパシタを複数並列接続した、キャパシタ群にて構成されることを特徴とする請求項１または請求項２に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子により直流電源入力をオン・オフして、所定電圧の直流電源出力を生成する、ＤＣ−ＤＣコンバータの構成に関する。
【背景技術】
【０００２】
従来から、スイッチング素子により直流電源入力をオン・オフして、所定電圧の直流電源出力を生成する、ＤＣ−ＤＣコンバータが用いられている。
例えば、特許文献１に示すＤＣ−ＤＣコンバータでは、出力電圧を抵抗分割した電圧を三角波と比較して、その比較結果に基づいてスイッチング素子の駆動を行っている。
また、ＤＣ−ＤＣコンバータとしては、図９に示すように、直流電源入力をオン・オフする駆動用スイッチング素子ＳＷに対して、共振用キャパシタＣｒを並列に接続し、共振型のＤＣ−ＤＣコンバータに構成したものがある。
このように共振用キャパシタＣｒを接続したＤＣ−ＤＣコンバータでは、駆動用スイッチング素子ＳＷのオフタイミングに、共振用キャパシタＣｒの影響により電圧の上昇を抑えた状態でスイッチングを行うゼロ電圧スイッチングを実現するとともに、その後の駆動用スイッチング素子ＳＷのオンタイミングでも、インダクタＬの電流を逆流させることにより駆動用スイッチング素子ＳＷ両端の電圧差がゼロになるタイミングを作って、ゼロ電圧スイッチングを実現する、所謂自然転流方式による制御を行うことが可能となっている。
【０００３】
具体的には、図１０に示すように、まず、期間ｔ０において駆動用スイッチング素子ＳＷをオンすることにより、インダクタＬに電流ＩＬを流してエネルギーを蓄える。
次に、期間ｔ０からｔ１へ切り換わる際に駆動用スイッチング素子ＳＷがオフされるが、このときには、該駆動用スイッチング素子ＳＷに流れていた電流が共振用キャパシタＣｒにより吸収されるため、駆動用スイッチング素子ＳＷの端子間の電圧Ｖｘの上昇が抑えられ、ゼロ電圧スイッチングが実現される。
その後、期間ｔ２では、インダクタＬの電流ＩＬは整流素子Ｄを通じて出力側へ流れ、該インダクタＬの電流ＩＬは徐徐に減少していく。インダクタＬの電流ＩＬが減少してゼロになるまでの期間がｔ２である。
さらに、期間ｔ３においては、ゼロになったインダクタＬの電流ＩＬが逆流をし始め、共振用キャパシタＣｒの電荷が入力電圧Ｖｉｎに回生する。この場合、前記電圧Ｖｘの電圧波形は、インダクタＬと共振用キャパシタＣｒとの共振により、入力電圧Ｖｉｎレベルを中心としてＣＯＳ波形となる。
そして、期間ｔ４において、電圧Ｖｘがゼロになった時点で共振用キャパシタＣｒの電荷がゼロとなり、駆動用スイッチング素子ＳＷの寄生整流素子を通じてインダクタＬに電流が流れ始め、インダクタＬの逆流電流は徐徐に減少する。この時点で駆動用スイッチング素子ＳＷをオンすることにより、ゼロ電圧スイッチングを実現することができる。
【特許文献１】特開平７−２２７０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のように、自然転流方式による制御を行う場合は、出力の大小はインダクタＬの最大電流ＩＬｍａｘの大小で決定されるため、高負荷時には駆動用スイッチング素子ＳＷのオン時間（すなわち期間ｔ０）を増加させ、低負荷時には駆動用スイッチング素子ＳＷのオン時間（すなわち期間ｔ０）を減少させている。
また、インダクタＬの電流ＩＬが整流素子Ｄを通じて流れる前記期間ｔ２は、前記ｔ１に比例して増減する。
一方、インダクタＬの電流ＩＬが転流している期間ｔ３および期間ｔ４は、インダクタＬの電流ＩＬの大小にかかわらず、インダクタＬおよび共振用キャパシタＣｒの容量によって一定となる。
【０００５】
従って、図１１に示すように、高負荷時には駆動用スイッチング素子ＳＷがオンする期間ｔ０かつ周期Ｃを長く制御し、図１２に示すように、低負荷時には駆動用スイッチング素子ＳＷがオンする期間ｔ０かつ周期Ｃを短く制御する必要がある。
つまり、従来の自然転流方式による制御では、負荷に応じた周波数可変制御を行うことが必要であった。
これにより、低負荷時に高周波駆動が必要なため、駆動用スイッチング素子ＳＷの損失や、駆動用スイッチング素子ＳＷを駆動するドライバ回路での損失が増大したり、ＤＣ−ＤＣコンバータに用いるフィルタを広帯域化したりする必要があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するＤＣ−ＤＣコンバータは、以下の特徴を有する。
即ち、請求項１記載の如く、直流電源入力をオン・オフする駆動用スイッチング素子、または整流素子に対して、共振用キャパシタを並列に接続して構成したＤＣ−ＤＣコンバータであって、前記共振用キャパシタの容量を可変に構成し、該共振用キャパシタの容量を、出力負荷の大きさに応じて変化させる。
これにより、ＤＣ−ＤＣコンバータを、駆動周波数を固定して一定周波数にて駆動することができるため、低負荷時でも高周波駆動が不要になり、駆動用スイッチング素子ＳＷの損失や、駆動用スイッチング素子ＳＷを駆動するドライバ回路での損失を抑制することができる。また、ＤＣ−ＤＣコンバータに用いる入出力フィルタを広帯域化する必要がないので、該入出力フィルタの設計を容易にすることができる。
【０００７】
また、請求項２記載の如く、前記共振用キャパシタの容量変更を、前記駆動用スイッチング素子のオン期間内に実行する。
駆動用スイッチング素子のオン期間内は、共振用キャパシタに電流が流れないので、その期間内に共振用キャパシタの容量変更を実行することで、共振用キャパシタの容量変更により損失が発生することを防止できる。
【０００８】
また、請求項３記載の如く、前記共振用キャパシタは、オン・オフ切換用スイッチング素子を備えた個別キャパシタを複数並列接続した、キャパシタ群にて構成される。
これにより、簡単な構成で容量が可変な共振用キャパシタを構成することができ、容量の制御も容易に行うことが可能となる。
【発明の効果】
【０００９】
本発明によれば、ＤＣ−ＤＣコンバータを、駆動周波数を固定して一定周波数にて駆動することができるため、低負荷時でも高周波駆動が不要になり、駆動用スイッチング素子ＳＷの損失や、駆動用スイッチング素子ＳＷを駆動するドライバ回路での損失を抑制することができる。また、ＤＣ−ＤＣコンバータに用いる入出力フィルタを広帯域化する必要がないので、該入出力フィルタの設計を容易にすることができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１１】
図１に示すＤＣ−ＤＣコンバータは昇圧型の回路に構成されており、直流電源入力Ｖｉｎが入力される入力端子１と、生成された直流電源出力Ｖｏｕｔが出力される出力端子との間に、入力端子１側から順に、入力フィルタ３、インダクタンスＬ、直流電源入力をオン・オフする駆動用スイッチング素子ＳＷ、該駆動用スイッチング素子ＳＷと並列に接続される共振用キャパシタＣｒ、整流素子Ｄ、および出力フィルタ４を備えている。
共振用キャパシタＣｒは、その容量を可変に構成されている。また、共振用キャパシタＣｒは、整流素子Ｄと並列に接続することも可能である。
【００１２】
また、本ＤＣ−ＤＣコンバータは、駆動用スイッチング素子ＳＷのオン・オフ、および共振用キャパシタＣｒの容量を制御する制御回路５を備えている。
該制御回路５は、駆動用スイッチング素子ＳＷを駆動するドライバ１１、直流電源出力Ｖｏｕｔの電圧を検出する出力電圧検出手段１２、出力電圧検出手段１２からの検出電圧に基づいて駆動用スイッチング素子ＳＷのオン時間を設定するオン時間設定回路１３、オン時間設定回路１３にて設定された駆動用スイッチング素子ＳＷのオン時間に基づいて共振用キャパシタＣｒの容量を設定する容量設定回路１４、駆動用スイッチング素子ＳＷの端子間の電圧Ｖｘを検出する電位差検出手段１５、電位差検出手段１５にて検出された電圧Ｖｘに基づいて駆動用スイッチング素子ＳＷのオンタイミングを設定するオンタイミング設定回路１６を備えている。
【００１３】
次に、このように構成されるＤＣ−ＤＣコンバータの動作について説明する。
図２に示すように、まず、期間ｔ０において駆動用スイッチング素子ＳＷをオンすることにより、インダクタ電流ＩＬを流してエネルギーを蓄える。
次に、期間ｔ０からｔ１へ切り換わる際に駆動用スイッチング素子ＳＷをオフする。このときには、該駆動用スイッチング素子ＳＷに流れていた電流が共振用キャパシタＣｒにより吸収されるため、駆動用スイッチング素子ＳＷの端子間の電圧Ｖｘの上昇が抑えられ、電圧Ｖｘが０Ｖの状態で駆動用スイッチング素子ＳＷのオン・オフが切り換えられる、ゼロ電圧スイッチングが行われる。
【００１４】
その後、期間ｔ２では、インダクタ電流ＩＬは整流素子Ｄを通じて出力側へ流れ、該インダクタ電流ＩＬは徐徐に減少していく。インダクタＬの電流ＩＬが減少してゼロになるまでの期間がｔ２である。
さらに、期間ｔ３においては、ゼロになったインダクタ電流ＩＬが逆流をし始め、共振用キャパシタＣｒの電荷が直流電源入力Ｖｉｎに回生する。この場合、前記電圧Ｖｘの電圧波形は、インダクタＬと共振用キャパシタＣｒとの共振により、入力電圧Ｖｉｎレベルを中心としてＣＯＳ波形となる。
そして、期間ｔ４において、電圧Ｖｘがゼロになった時点で共振用キャパシタＣｒの電荷がゼロとなり、駆動用スイッチング素子ＳＷの寄生整流素子を通じてインダクタＬに電流が流れ始め、インダクタＬの逆流電流は徐徐に減少する。この時点で駆動用スイッチング素子ＳＷをオンすることにより、前記ゼロ電圧スイッチングが行われる。
【００１５】
そして、本ＤＣ−ＤＣコンバータでは、出力端子２に接続される負荷７が大きくて駆動用スイッチング素子ＳＷのオン時間が長くなるときは、共振用キャパシタＣｒの容量が小さくなるように制御して、インダクタＬの電流（以降「インダクタ電流ＩＬ」と記載する）の転流時間を短くし、前記負荷７が小さくて駆動用スイッチング素子ＳＷのオン時間が短くなるときは、共振用キャパシタＣｒの容量が大きくなるように制御して、インダクタ電流ＩＬの転流時間を長くして、負荷の大きさが変化した場合でもＤＣ−ＤＣコンバータの駆動周期が一定となるような制御を行っている。
【００１６】
この、ＤＣ−ＤＣコンバータにおける、駆動用スイッチング素子ＳＷのオン・オフ制御および共振用キャパシタＣｒの容量設定に関する制御について、図３に示すフローおよび図４に示すタイミングチャートを用いて説明する。
まず、前記出力電圧検出手段１２により、直流電源出力Ｖｏｕｔの値を検出（サンプリング）して（Ｓ０１）、検出結果をオン時間設定回路１３に入力する。
オン時間設定回路１３では、今回検出した直流電源出力Ｖｏｕｔの値（図４におけるａ’）と前回検出したサンプリング値（図４におけるａ）との比較を行い（Ｓ０２）、比較の結果、両者が同じ値で変化がなかった場合は、前回設定した駆動用スイッチング素子ＳＷのオン時間（図４におけるｂ）と同じ値を、オン時間の設定値（図４におけるｂ’）として設定する（Ｓ０３）。
また、前回の設定値と同じオン時間の値が入力された容量設定回路１４は、共振用キャパシタＣｒの容量を、前回の設定値（図４におけるｃ）と同じ値を共振用キャパシタＣｒの容量値（図４におけるｃ’）として設定する（Ｓ０４）。
【００１７】
一方、前記ステップＳ０２での比較の結果、今回検出した直流電源出力Ｖｏｕｔの値（図４におけるａ’）が前回検出したサンプリング値（図４におけるａ）よりも増加していた場合は、オン時間設定回路１３では、検出した直流電源出力Ｖｏｕｔの値の増加度合いに応じて、駆動用スイッチング素子ＳＷのオン時間設定値を、前回の設定値（図４におけるｂ）から減少させたうえで、今回の設定値（図４におけるｂ’）として設定する（Ｓ１３）。
さらに、減少したオン時間の設定値が入力された容量設定回路１４は、共振用キャパシタＣｒの容量を、前回の設定値（図４におけるｃ）から増加させたうえで、今回の容量値（図４におけるｃ’）として設定する（Ｓ１４）。この場合の容量の増加度合いは、駆動用スイッチング素子ＳＷのオン時間設定値の減少度合いに対応させている。
【００１８】
また、前記ステップＳ０２での比較の結果、今回検出した直流電源出力Ｖｏｕｔの値（図４におけるａ’）が前回検出したサンプリング値（図４におけるａ）よりも減少していた場合は、オン時間設定回路１３では、検出した直流電源出力Ｖｏｕｔの値の減少度合いに応じて、駆動用スイッチング素子ＳＷのオン時間設定値を、前回の設定値（図４におけるｂ）から増加させたうえで、今回の設定値（図４におけるｂ’）として設定する（Ｓ２３）。
さらに、増加したオン時間の設定値が入力された容量設定回路１４は、共振用キャパシタＣｒの容量を、前回の設定値（図４におけるｃ）から減少させたうえで、今回の容量値（図４におけるｃ’）として設定する（Ｓ２４）。この場合の容量の減少度合いは、駆動用スイッチング素子ＳＷのオン時間設定値の増加度合いに対応させている。
【００１９】
その後、駆動用スイッチング素子ＳＷの端子間の電圧Ｖｘを検出する前記電位差検出手段１５にて、Ｖｘ＝０[Ｖ]が検出されると（Ｓ０５）、オンタイミング設定回路１６からドライバ１１にオン信号が出力され、該ドライバ１１により駆動用スイッチング素子ＳＷがオン駆動される（Ｓ０６）。
オンタイミング設定回路１６からのオン信号は、前記オン時間設定回路１３にも入力され、該オン時間設定回路１３に備えられるオン時間カウンタによりオン時間のカウントが開始される（Ｓ０７）。
【００２０】
オン時間カウンタにて今回設定されたオン時間設定値（図４におけるｂ’）が経過すると（Ｓ０８）、オン時間設定回路１３回路からドライバ１１に対してオフ信号が出力され、該ドライバ１１により駆動用スイッチング素子ＳＷがオフ駆動される（Ｓ０９）。
また、駆動用スイッチング素子ＳＷのオン駆動が開始されてからオン時間設定値が経過するまでの間（すなわち駆動用スイッチング素子ＳＷのオン期間内）に、共振用キャパシタＣｒの容量が、容量設定回路１４にて、今回設定された容量値に変更される（Ｓ１７）。
このように、共振用キャパシタＣｒに電流が流れていない駆動用スイッチング素子ＳＷのオン期間内に、共振用キャパシタＣｒの容量変更を実行することで、共振用キャパシタＣｒの容量変更により損失が発生することを防止できる。
以降、制御回路５においては、ステップＳ０１から同様の処理が繰り返し実行される。
【００２１】
つまり、制御回路５においては、出力電圧検出手段１２にて検出された直流電源出力Ｖｏｕｔの値が、前回検出したサンプリング値よりも増加した場合は、電力消費量が少なくなった（負荷が減少した）ということなので、駆動用スイッチング素子ＳＷのオン時間を減少させて、負荷７への電力供給量を減らすように制御する。また、共振用キャパシタＣｒの容量を増加させて、インダクタ電流ＩＬの転流期間である期間ｔ３および期間ｔ４を長くするように制御する。
例えば、前回の制御における駆動用スイッチング素子ＳＷのオン時間が図２に示すようにｔ０であった場合、今回の制御では、図５に示すように、オン時間ｔ０’に（ｔ０＞ｔ０’）に変更する。また、図２に示す、前回の制御における期間ｔ３および期間ｔ４を、今回の制御では、図５に示すように、期間ｔ３’および期間ｔ４’に（（ｔ３＋ｔ４）＜（ｔ３’＋ｔ４’））に変更する。
【００２２】
逆に、出力電圧検出手段１２にて検出された直流電源出力Ｖｏｕｔの値が、前回検出したサンプリング値よりも減少した場合は、電力消費量が多くなった（負荷が増大した）ということなので、駆動用スイッチング素子ＳＷのオン時間を増加させて、負荷７への電力供給量を増やすように制御する。また、共振用キャパシタＣｒの容量を減少させて、インダクタ電流ＩＬの転流期間である期間ｔ３および期間ｔ４を短くするように制御する。
例えば、前回の制御における駆動用スイッチング素子ＳＷのオン時間が図５に示すようにｔ０’であった場合、今回の制御では、図２に示すように、オン時間ｔ０に（ｔ０＞ｔ０’）に変更する。また、図５に示す、前回の制御における期間ｔ３’および期間ｔ４’を、今回の制御では、図２に示すように、期間ｔ３および期間ｔ４に（（ｔ３＋ｔ４）＜（ｔ３’＋ｔ４’））に変更する。
【００２３】
前述のように、共振用キャパシタＣｒの容量を増減させて期間ｔ３および期間ｔ４変更する際には、期間ｔ０・ｔ２の増減度合いを求めて、この期間ｔ０・ｔ２の増減を打ち消すような値に変更する。
これにより、周期Ｃを一定にすることができ、周波数一定制御を行うことが可能となる。
なお、期間ｔ１は、他の期間ｔ０・ｔ２・ｔ３・ｔ４に比べて非常に短いため、本制御を行う上では考慮しなくても影響はない。
また、本例では、出力負荷の大きさに応じて変化させる共振用キャパシタＣｒの容量を、駆動用スイッチング素子ＳＷのオン時間を用いて増減させているが、検出した直流電源出力Ｖｏｕｔの値を直接用いたり、インダクタ電流ＩＬの最大値ＩＬｍａｘを用いたりして増減させることもできる。
【００２４】
このように、本ＤＣ−ＤＣコンバータにおける、駆動用スイッチング素子ＳＷのオン・オフ制御および共振用キャパシタＣｒの容量設定に関する制御を行うことにより、駆動周波数を固定して一定周波数にて駆動することができるため、低負荷時でも高周波駆動が不要になり、駆動用スイッチング素子ＳＷの損失や、駆動用スイッチング素子ＳＷを駆動するドライバ回路での損失を抑制することができる。また、ＤＣ−ＤＣコンバータに用いる入出力フィルタ３・４を広帯域化する必要がないので、該入出力フィルタ３・４の設計を容易にすることができる。
【００２５】
次に、前記共振用キャパシタＣｒの具体的構成について説明する。
図６に示すように、共振用キャパシタＣｒは、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・を、それぞれ備えた複数の個別キャパシタＣｒ１・Ｃｒ２・・・を、並列接続したキャパシタ群にて構成されている。
【００２６】
各オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・は、容量設定回路１４により個別にオン・オフの切り換えが可能であり、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオンに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・には電流が流れ、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオフに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・には電流が流れないように構成されている。
【００２７】
従って、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオンに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・の数が多いと、共振用キャパシタＣｒの総容量が大きくなり、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオンに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・の数が少ないと、共振用キャパシタＣｒの総容量が小さくなる。
【００２８】
そして、前記駆動用スイッチング素子ＳＷのオン時間が増加した場合には、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオンに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・の数を減らして、共振用キャパシタＣｒの総容量が小さくなるように制御し、前記駆動用スイッチング素子ＳＷのオン時間が減少した場合には、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・がオンに切り換えられた個別キャパシタＣｒ１・Ｃｒ２・・・の数を増やして、共振用キャパシタＣｒの総容量が大きくなるように制御する。
このように、共振用キャパシタＣｒを、オン・オフ切換用スイッチング素子ＳＷｒ１・ＳＷｒ２・・・を備えた個別キャパシタＣｒ１・Ｃｒ２・・・を、複数並列接続して構成することで、簡単な構成で容量が可変な共振用キャパシタＣｒを構成することができ、容量の制御も容易に行うことが可能となっている。
【００２９】
また、本例では、昇圧型の回路に構成されたＤＣ−ＤＣコンバータを用いて説明を行ったが、本発明にかかる制御および構成は、図７に示すような、降圧回路に構成されたＤＣ−ＤＣコンバータに適用することや、図８に示すような、反転回路に構成されたＤＣ−ＤＣコンバータに適用することもできる。
なお、図７に示す降圧回路の場合、共振用キャパシタＣｒは整流素子Ｄと並列に接続され、図８に示す反転回路の場合、共振用キャパシタＣｒは駆動用スイッチング素子ＳＷと並列に接続されているが、降圧回路の場合や反転回路の場合も、前述の昇圧回路の場合と同様に、共振用キャパシタＣｒを駆動用スイッチング素子ＳＷおよび整流素子Ｄの何れにも接続することができる。
【図面の簡単な説明】
【００３０】
【図１】昇圧回路に適用された、本発明にかかる共振型のＤＣ−ＤＣコンバータを示す回路図である。
【図２】ＤＣ−ＤＣコンバータの高負荷時における電圧および電流の波形を示す図である。
【図３】ＤＣ−ＤＣコンバータにおける共振用キャパシタの容量変更制御のフローを示す図である。
【図４】ＤＣ−ＤＣコンバータにおける共振用キャパシタの容量変更制御のタイミングチャートを示す図である。
【図５】ＤＣ−ＤＣコンバータの低負荷時における電圧および電流の波形を示す図である。
【図６】ＤＣ−ＤＣコンバータにおける共振用キャパシタの具体例を示す回路図である。
【図７】降圧回路に適用されたＤＣ−ＤＣコンバータを示す（制御回路は省略している）回路図である。
【図８】反転回路に適用されたＤＣ−ＤＣコンバータを示す（制御回路は省略している）回路図である。
【図９】従来の共振型のＤＣ−ＤＣコンバータを示す回路図である。
【図１０】従来の共振型のＤＣ−ＤＣコンバータにおける電圧および電流の波形を示す図である。
【図１１】従来の共振型のＤＣ−ＤＣコンバータの高負荷時における電圧および電流の波形を示す図である。
【図１２】従来の共振型のＤＣ−ＤＣコンバータの低負荷時における電圧および電流の波形を示す図である。
【符号の説明】
【００３１】
Ｄ    整流素子
Ｌ    インダクタ
Ｃr    共振用キャパシタ
ＳＷ    駆動用スイッチング素子
１１    ドライバ
１２    出力電圧検出手段
１３    オン時間設定回路
１４    容量設定回路
１５    電位差検出手段
１６    オンタイミング設定回路
【図１】
2007082377.tif 000003
【図２】
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【図３】
2007082377.tif 000005
【図４】
2007082377.tif 000006
【図５】
2007082377.tif 000007
【図６】
2007082377.tif 000008
【図７】
2007082377.tif 000009
【図８】
2007082377.tif 000010
【図９】
2007082377.tif 000011
【図１０】
2007082377.tif 000012
【図１１】
2007082377.tif 000013
【図１２】
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