(57)【要約】【課題】半導体装置の回路パターンレイアウトに起因するトランジスタ特性やゲート寸法のばらつきを抑止する。【解決手段】サリサイド構造のＭＯＳトランジスタセルは、Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線（１０）を複数備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
サリサイド構造のＭＯＳトランジスタセルであって、
Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線を複数備えた
ことを特徴とするＭＯＳトランジスタセル。
【請求項２】
請求項１に記載のＭＯＳトランジスタセルにおいて、
前記複数のゲート配線の両端をそれぞれ接続する二つのゲート配線接続部を備えた
ことを特徴とするＭＯＳトランジスタセル。
【請求項３】
請求項２に記載のＭＯＳトランジスタセルにおいて、
隣接するＭＯＳトランジスタセルとの境界部分に設けられ、かつ、前記二つのゲート配線接続部に接続されたゲート電極を備えた
ことを特徴とするＭＯＳトランジスタセル。
【請求項４】
請求項３に記載のＭＯＳトランジスタセルにおいて、
前記ゲート電極に対向する、隣接するＭＯＳトランジスタセルとの境界部分に設けられ、かつ、前記二つのゲート配線接続部とは非接続のダミーゲート電極を備えた
ことを特徴とするＭＯＳトランジスタセル。
【請求項５】
請求項４に記載のＭＯＳトランジスタセルにおいて、
前記ダミーゲート電極は、当該ダミーゲート電極側にＭＯＳトランジスタセルが隣接して配置されるとき、当該隣接するＭＯＳトランジスタセルにおける前記二つのゲート配線接続部に接続されて前記ゲート電極となる
ことを特徴とするＭＯＳトランジスタセル。
【請求項６】
請求項１に記載のＭＯＳトランジスタセルと、
隣接するＭＯＳトランジスタセルとの境界部分に、ＭＯＳトランジスタを構成しないダミー拡散層とを備えた
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイド構造のＭＯＳトランジスタセルにおけるゲート及び活性領域層のレイアウトに関するものである。
【背景技術】
【０００２】
従来のＭＯＳ型トランジスタでは、セルアレイパターン周辺を連続したダミー領域で囲むことによって周辺からの影響を遮断してゲート寸法制御性を安定化させていた。
【特許文献１】特開平９―９７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、回路パターンの寸法及びそのばらつきの許容範囲が比較的大きかったため、ゲートの寸法ばらつきはあまり問題にはならなかった。しかし、最近の急激なパターン微細化に伴って、寸法ばらつきの許容範囲が小さくなってきたため、ゲートの寸法ばらつきが半導体装置の性能や歩留に大きく影響するようになってきた。また、微細プロセス製造ではサリサイド形成安定化のためにゲートパターン形状が複雑となる。これは、パターン寸法ばらつきが大きくなり、マスク露光や光近接効果補正（ＯＰＣ）時間を増大させる要因となる。
【０００４】
例えば、図３に示したように、従来の半導体装置では、Ｐウェル上拡散層１０１上の複数のＰチャネルゲート端子１０２とＮウェル上拡散層１０３上の複数のＮチャネルゲート端子１０４とをゲートチャネル長Ｌ以上に太い幅の接続部１０５で接続してゲート上のサリサイド形成の安定化を図っていた。このとき、各トランジスタのゲートチャネルと接続部１０５との距離ｄに依存してフォトリソグラフィ後のトランジスタチャネル長Ｌがばらついて、図４の円内に示したようにウェハ転写像のトランジスタチャネル長の寸法が変動してしまい、トランジスタ特性に悪影響を与えていた。
【０００５】
上記問題に鑑み、本発明は、半導体装置の回路パターンレイアウトに起因するトランジスタ特性やゲート寸法のばらつきを抑止して、半導体装置の性能及び歩留を向上させることを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、サリサイド構造のＭＯＳトランジスタセルとしてＰチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線を複数備えたものとする。
【０００７】
これによると、Ｎ−Ｐ境界が段差のない一定幅の直線上のゲート配線で接続されるため、ゲート寸法精度が向上する。
【０００８】
好ましくは、上記のＭＯＳトランジスタセルは、前記複数のゲート配線の両端をそれぞれ接続する二つのゲート配線接続部を備えているものとする。
【０００９】
また、上記のＭＯＳトランジスタセルは、隣接するＭＯＳトランジスタセルとの境界部分に設けられ、かつ、前記二つのゲート配線接続部に接続されたゲート電極をさらに備えていることが好ましい。
【００１０】
これによると、セル周辺がゲート配線、ゲート配線接続部、及びゲート電極で囲まれるため、エッチング工程で受ける周辺形状からのセル内への影響が低減され、セル内のトランジスタ寸法精度が向上する。また、隣接セルとの境界が電極として使用されるためセルの小面積化が可能となる。
【００１１】
さらに、上記のＭＯＳトランジスタセルは、前記ゲート電極に対向する、隣接するＭＯＳトランジスタセルとの境界部分に設けられ、かつ、前記二つのゲート配線接続部とは非接続のダミーゲート電極を備えていることが好ましい。
【００１２】
さらに好ましくは、前記ダミーゲート電極は、当該ダミーゲート電極側にＭＯＳトランジスタセルが隣接して配置されるとき、当該隣接するＭＯＳトランジスタセルにおける前記二つのゲート配線接続部に接続されて前記ゲート電極となるものとする。
【００１３】
また、半導体装置として、上記のＭＯＳトランジスタセルと、隣接するＭＯＳトランジスタセルとの境界部分に、ＭＯＳトランジスタを構成しないダミー拡散層とを備えたものとする。
【発明の効果】
【００１４】
以上のように本発明によると、半導体装置の回路パターンレイアウトに起因するトランジスタ特性やゲート寸法のばらつきが抑止され、半導体装置の性能及び歩留が向上する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明の一実施形態に係るＭＯＳトランジスタセルの構成を示す。本実施形態に係るＭＯＳトランジスタセル１０は半導体装置１００の一部をなすものである。以下、説明の便宜上、本発明に係るＭＯＳトランジスタセルを論理セルに適用した場合について説明する。
【００１７】
本実施形態に係るＭＯＳトランジスタセルはＰチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状に形成された複数のゲート配線１０を備えている。すなわち、本実施形態に係るＭＯＳトランジスタセルでは、ＮウェルとＰウェルとの境界上でＮチャネルゲート端子及びＰチャネルゲート端子が一つのゲートパターン（ゲート配線１０）で段差なく直線で接続されている。しかし、かかる構成ではＮチャネルとＰチャネルとの結合部が従来構造（例えば、図３参照）よりも細くなるため、サリサイド構造のゲート配線では断線が懸念される。そこで、図１に示したように、トランジスタを囲むようにセル周辺部にゲート配線１０の両端をそれぞれ接続するゲート配線接続部２０を設けている。
【００１８】
図２は、本発明に係るＭＯＳトランジスタセルのフォトリソグラフィ後の状態を示す。図２の円内に示したように、本発明に係るＭＯＳトランジスタセルでは、ウェハ転写像のトランジスタチャネル長の寸法が一定となり、トランジスタ特性が安定する。また、ゲート配線接続部２０を設けることによって、ゲート電極が冗長化され、ゲート電極への電流供給を安定化させることができるとともに、隣接するセルのパターン形状が変化することに起因するエッチング加工時のトランジスタチャネル長のばらつきの影響を低減することができ、トランジスタ特性が安定する。
【００１９】
さらに、図１に示したように、本実施形態に係るＭＯＳトランジスタセルは、隣接するセル（不図示）との境界部分にコンタクトホール３０を配置できる幅のゲート電極４０Ａを備えている。これにより、Ｎチャネルゲート端子及びＰチャネルゲート端子のサリサイド接続が安定する。また、隣接セルとの境界が電極として使用されることでセル間スペースが有効に活用され、セルの小面積化が可能となる。
【００２０】
また、本実施形態に係るＭＯＳトランジスタセルは、ゲート電極４０Ａに対向する、隣接するセル（不図示）との境界部分に、ゲート配線接続部２０とは非接続のダミーゲート電極４０Ｂを備えている。これにより、セルを隣接配置したときにセル間でのゲート端子のショートを防ぐことができる。なお、ダミーゲート電極４０Ｂは、隣接するセルが配置された場合に、当該セルのゲート電極となる。
【００２１】
また、本実施形態に係るＭＯＳトランジスタセルは、セル境界部分に、トランジスタのソース又はドレインとはならないダミー拡散層５０を備えている。ダミー拡散層５０は、例えば、電源ライン又はグランドライン上の基板電位を固定する活性領域である。ダミー拡散層５０は、エッチング加工におけるシールドの役目を果たすため、周辺セルのパターン形状に依存した寸法ばらつきの影響が低減し、Ｐウェル上拡散層１０１及びＮウェル上拡散層１０２の加工精度が向上する。さらには、ＳＴＩ（Shallow Trench Isolation）ストレスの影響が緩和され、トランジスタ特性が安定する。
【産業上の利用可能性】
【００２２】
本発明に係るＭＯＳトランジスタセルは高精度なパターニングが可能であり、液晶テレビやＰＤＰ等に有用である。また、マイクロマシン等の微細加工が必要とされる用途にも有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るＭＯＳトランジスタセルの構成図である。
【図２】本発明に係るＭＯＳトランジスタセルのフォトリソグラフィ後の状態を示す図である。
【図３】従来のＭＯＳトランジスタセルの構成図である。
【図４】従来のＭＯＳトランジスタセルのフォトリソグラフィ後の状態を示す図である。
【符号の説明】
【００２４】
１０    ゲート配線
２０    ゲート配線接続部
４０Ａ  ゲート電極
４０Ｂ  ダミーゲート電極
５０    ダミー拡散層
１０１  Ｐウェル上拡散層
１０２  Ｎウェル上拡散層
【図１】
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【図２】
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【図３】
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【図４】
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