(57)【要約】【課題】低電圧アプリケーションにおいてブースト回路の寄生容量負荷を減少させること。【解決手段】フラッシュメモリ用のワード線ドライバは寄生容量負荷を減少させるためＮＭＯＳ回路を使用する。ドライバトランジスタのゲートのターンオン後に短時間に亘ってドライバのソース−ドレイン回路のターンオンを遅延させる遅延系は、ドライバトランジスタのゲート容量によって補助的なブーストが得られるようにさせる。【選択図】図２
2007323808.tif 000002
【特許請求の範囲】
【請求項１】
コアセルのアレイを含むブロックがアレイ状に配置され、ブロックの各行は正側の線及び負側の線を含む別々のグローバルワード線と関連付けられ、ブロック内のコアセルの各行はローカルワード線を含み、ブロック内のコアセルの各行は別々の垂直ワード線と関連付けられた半導体記憶装置におけるＸデコーダであって、
１本の垂直ワード線とアースの間で直列接続された第１のｎ型トランジスタ及び第２のｎ型トランジスタを含み、
該ローカルワード線は該第１のｎ型トランジスタと該第２のｎ型トランジスタの間に接続され、
該第１のトランジスタのゲートは、ワード線ゲートトランジスタを介して該グローバルワード線の正側の線に接続され、
該第２のトランジスタのゲートは、該グローバルワード線の負側の線に接続され、
前記ワード線ゲートトランジスタのゲートには、垂直ブロックが選択された場合のみブースト電圧が印加されるＸデコーダ。
【請求項２】
前記ワード線ゲートトランジスタのゲートには、垂直ブロックが非選択の場合に、前記ブースト電圧より低い電源電圧が印加される請求項１記載のＸデコーダ。
【請求項３】
選択された前記グローバルワード線の正側の線には、ブースト電圧が印加される請求項１又は２に記載のＸデコーダ。
【請求項４】
選択された前記垂直ワード線には、ブースト電圧が印加される請求項１乃至３の何れか１項に記載のＸデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリのような半導体記憶装置用のデコーダに係り、特に、効率的なブースト動作を保証するため時間遅延系と組み合わされたＮＭＯＳドライバ回路を使用する高速Ｘデコーダに関する。
【背景技術】
【０００２】
フラッシュメモリは、通常、ブロック状に並べられ、アレイの特定のワード線又は特定のビット線に電圧を加えることによって個別にアドレス可能な浮遊ゲートトランジスタ若しくはコアセルのアレイによって構成される。コアセルのデータ”０”は、そのセルに対する４Ｖ程度の高いターンオン閾値電圧に対応し、データ”１”は、２Ｖ程度の低いターンオン閾値に対応する。各セルのワード線は、そのトランジスタの制御ゲートへ接続され、そのアドレス用のビット線は、ソース−ドレイン回路に給電する。セルは、ソース−ドレイン回路に給電されている間に、ワード線を上記の二つの閾値電圧間の電圧までドライブすることによって読まれる。電流が流れると、セルはデータ”１”を示し、電流が流れない場合、セルはデータ”０”を示す。
【０００３】
従来、フラッシュメモリ用のワード線ドライバ回路は、ＣＭＯＳ構造で製作されている。ＣＭＯＳ構造は通常の５Ｖ以上のＶＣＣ電源を巧く取り扱い、寄生セル容量は重要な考慮事項ではなかった。しかし、近年では、電子機器の全般における小型化、特に、フラッシュメモリの小型化の進行に伴って、３Ｖ程度のより小さいＶＣＣ電源が出現している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＶＣＣがこのように低くなると、ブースト電圧ＶＢＳＴを制御ゲートへ供給するため電圧ブースト回路を使用する必要がある。このような回路は、寄生容量負荷の影響を強く受ける。その理由は、グローバルＸデコーダ用のＣＭＯＳドライバには、選択するセルに対しては、グローバルワード線をロー状態にしなければならないという特性があり、選択しない全てのセルに対しては、グローバルワード線をハイ状態にする必要がある。よって、ブースト回路に負荷をかけ、ブースト回路の動きを遅くさせる。このため、高速動作のためには、ブースト回路に負荷をかけることなく、ブースト動作を強める方法を提供することが望ましい。
【課題を解決するための手段】
【０００５】
本発明は、補助的なブーストが行なわれるように、ドライバトランジスタのゲート容量を使用する時間遅延アドレス系と共に、ＮＭＯＳトランジスタを使用するワード線ドライバを提供することによって上述の従来技術における問題点を解決する。
【発明の効果】
【０００６】
本発明によれば、効率的なブースト動作を保証するため時間遅延系と組み合わされたＮＭＯＳドライバ回路を使用する高速Ｘデコーダが実現される。
【発明を実施するための最良の形態】
【０００７】
図１は、典型的なフラッシュメモリ１０を示す図である。フラッシュメモリ１０は、通常、たとえば、８×８個のコアセル又は浮遊ゲートトランジスタ１４のアレイを収容するブロック１２の形に配置される。各ブロック１２は、ローカルＸデコーダ１６を含む。ローカルＸデコーダ１６の入力は、正側グローバルワード線ＰＧＷと、負側グローバルワード線ＮＧＷと、（図１では８本の）垂直ワード線ＡＶＷ０〜ＡＶＷ７である。ローカルＸデコーダ１６の出力は、ワード線ＷＬ０〜ＷＬ７であり、各出力は、ブロック１２内の各行のコアセル１４に対するワード線として利用される。各行における個別のコアセル１４は、ビット線トランジスタＹ０〜Ｙ７の中で選択された一つのビット線トランジスタをターンオンすることによりアドレス指定される。
【０００８】
図２には、本発明によるローカルＸデコーダ１６の詳細が示されている。図１の８×８形のブロックの場合、ワード線信号ＷＬ０〜ＷＬ７を生成する８個のドライバ２００〜２０７が存在する。各ドライバは、直列接続されたＮ型トランジスタ２２及び２４のペアと、ワード線ゲートｎ型トランジスタ２６とを含む。トランジスタ２６の制御ゲートは、ワード線ゲート信号ＷＬＧに結合される。ワード線ゲート信号ＷＬＧの生成については、図５を参照して説明する。
【０００９】
ＷＬ０のような１本のローカルワード線を選択すべき場合、ＰＧＷ及びＷＬＧはハイ状態になり、ＮＧＷはロー状態になる。このような条件で、ＡＶＷ０がロー状態からハイ状態に移る場合、ＷＬ０はＡＶＷ０のレベルまで上昇する。ＡＶＷ０、ＷＬＧ及びＰＧＷは、図３に示されるようなブースト電圧源ＶＢＳＴから供給するのが一番よい。ブースト電圧発生器３０は、ノード３８でブーストキャパシタ３４と直列に接続され、ｎチャネルトランジスタ３６のゲート−ソース回路と並列に接続されたインバータ３２により構成される。
【００１０】
通常は高いキックバック電圧ＶＫがインバータ３２の入力に供給され、キャパシタ３４のＶＢＳＴ出力は、トランジスタ３６を介してＶＣＣに接続される。セルを読み出す必要があるとき、ノード３８はＶＣＣまで上昇し、トランジスタ３６が遮断され、ＶＢＳＴは、ＶＣＣとキャパシタ３４に蓄積された電圧の和に一致する。読出し動作の後、キックバック電圧ＶＫはハイ状態に戻り、次の読出し動作のため回路を準備する。
【００１１】
本発明のドライバ回路の場合、上述の通り、一つのブロックのＰＧＷだけが、ＷＬ０のようなローカルワード線を選択するためハイ状態になる。ＰＧＷ、ＷＬＧ及びＡＶＷは、全てＶＢＳＴから供給されるので、図３のＶＢＳＴ発生器の負荷容量は、高速ワード線ドライブが行なえるように最低限に抑えられる。
【００１２】
上述の回路は、ＶＢＳＴ負荷問題を解決するが、新規の回路の動作を最適化するためには特殊なタイミング系が必要とされる。プルアップトランジスタ２２及び２４は、ｎチャネルトランジスタであるため、トランジスタ２２のゲートであるノード２８は、トランジスタ２２をターンオンさせるため十分なハイ状態に維持されるべきである。本発明によれば、セルフブースト系が使用される。この目的のため、ＡＶＷ及びＷＬは、ＰＧＷ及びＷＬＧがＶＢＳＴのレベルまで上昇する間にノード２８が十分に高い電圧に達するまでロー状態で保持される。つぎに、ＡＶＷがＶＢＳＴまで上昇させられるとき、ノード２８の電圧は、トランジスタ２２のチャネル容量の作用によって、ＶＢＳＴを超えるまで自動的に昇圧される。
【００１３】
通常、読み出し動作は、外部アドレス入力に変化が生じたときに生成される内部ＡＴＤ（アドレス・トランジション検出）パルスによって行なわれる。かくして、図３に関して説明したキックバック信号ＶＫは、ＡＴＤパルスによって代用するのが有利であり、ＡＴＤがアドレス変化後に直ちにハイ状態になる間はＶＢＳＴ＝ＶＣＣであり、ＶＢＳＴはＡＴＤが短いインターバル後にロー状態に戻るときに昇圧される。
【００１４】
ＡＴＤパルスは、本発明の回路の多数の機能のために役立つ。図４は、本発明によるグローバルＸデコーダ４０を示す図である。外部アドレスは、ＮＡＮＤデコードゲート４２によってデコードされ、トランジスタ４４ａ及び４４ｂにより構成されたＰＧＷ発生器に供給される。ＮＡＮＤゲート４２の出力は、ＮＯＲゲート４６の一方の入力をなし、ＮＯＲゲート４６のもう一方の入力はＡＴＤパルスである。ＮＯＲゲート４６の出力は、インバータ４８によって反転させられ、ＮＧＷ信号を形成する。
【００１５】
このように、ＡＴＤパルスの間に、ＮＧＷはハイ状態にさせられ、同時にＰＧＷが選択される。この期間中に、ローカルワード線ＷＬは、図２に示されたトランジスタ２４によってロー状態にさせられる。ＡＴＤパルスの終わりで、１本のＮＧＷ線が選択され、ロー状態に変化し、図３に示されたＶＢＳＴ発生器は、昇圧されたＶＢＳＴ電圧を生ずる。これにより、図２に示されたローカルデコーダは、ローカルワード線ＷＬを駆動する準備が完了する。
【００１６】
図５には、ＷＬＧドライバの好ましい一実施例が示されている。ＷＬＧ信号は、垂直ブロック内で共通である。垂直ブロックが選択された場合、そのＷＬＧ信号はＶＢＳＴであり、さもなければ、ＷＬＧ信号はＶＣＣである。これは、図５に示されるようにして実現される。図５の垂直ブロックが選択されたとき、ＮＡＮＤゲート５０は、ｎチャネルトランジスタ５１をターンオンさせ、ノード５２を強制的にロー状態にさせる。これにより、トランジスタ５４がターンオンされ、トランジスタ５６がオフ状態の間に、ＶＢＳＴをＷＬＧへ伝達する。図５の垂直ブロックが選択されていない場合、ノード５２はハイ状態にさせられ、トランジスタ５４はターンオフし、トランジスタ５６はターンオンし、ＶＣＣがＷＬＧへ供給される。同時に、トランジスタ５８ａはターンオフし、トランジスタ５８ｂはターンオンし、トランジスタ５８ｃはターンオンし、トランジスタ５６の動作を良くするためノード５２を昇圧する。
【００１７】
既に説明した通り、トランジスタ２２のチャネル容量が補助ブーストのため充電され得るように、図２のノード２８がＶＢＳＴに充電されるまで、ＡＶＷ信号の活性化を遅延させる必要がある。図６（ａ）は、ＡＶＷ信号の活性化を遅らせる遅延回路５９を示す図である。同図において、セレクタＮＡＮＤゲート６０は、付加的な入力Ｎｄを有し、入力Ｎｄは、インバータ６２ａ、６２ｂと、キャパシタ６４と、ＮＯＲゲート６６とによって引き伸ばされたＡＴＤパルスである。遅延回路５９の別の例は、図６（ｂ）に示されている。図６（ｂ）の例では、入力Ｎｄは、図３のノード３８における信号を反転させただけの信号である。
【００１８】
入力Ｎｄは、ＡＴＤ若しくはノード３８がハイ状態になるときロー状態になり、ＡＴＤパルスの終了後にある遅延時間が経過した後、ハイ状態に戻る。かくして、特定のＡＶＷ線が選択されたとしても、そのＡＶＷ線は、入力Ｎｄが再びハイ状態（トランジスタ６８ａがオフ、トランジスタ６８ｂがオン、トランジスタ６８ｃがオンの状態）に変化するまで、ロー状態（トランジスタ６８ａがオン、トランジスタ６８ｂがオフ、トランジスタ６８ｃがオフの状態）に維持される。この結果として、ＡＶＷがロー状態（０Ｖ）からハイ状態（ＶＢＳＴ）へ変化するときに、トランジスタ２２のゲート容量を充電させ、トランジスタ２２のゲート電圧へ連結するための時間が得られる。
【００１９】
図７は、本発明の回路の動作時における種々の信号の時間的関係を示す図である。
【００２０】
以上の通り、本発明の一実施例によれば、Ｘデコーダのドライバを従来のＮ、ＰＭＯＳ型（ＣＭＯＳ）からＮ、ＮＭＯＳ型に置き換え、ドライバのゲートをセルフブーストすることで、高速に読み出し可能な半導体記憶装置が実現される。
【００２１】
以下、本発明により教示される手段を例示的に列挙する。
【００２２】
（付記１）
半導体記憶装置用のアドレス回路であって、
電圧がＶＣＣである電源と、
該電源からＶＣＣよりも大きいブースト電圧を生成するブースト回路と、
該ブースト回路によってドライブされ、該ブースト回路への寄生容量負荷を最小限に抑えるため、与えられたアドレスに対して１本のワード線だけをハイ状態にするように、該半導体記憶装置の選択されたワード線をアドレス指定するＸデコーダと、
を有するアドレス回路。
【００２３】
（付記２）
該ＸデコーダはＮＭＯＳ回路により構成される、付記１記載のアドレス回路。
【００２４】
（付記３）
該ブースト回路によってドライブされ、与えられたアドレスに対して１本の垂直ワード線だけをハイ状態にするように構成された垂直Ｘデコーダ回路を更に含む、付記１記載のアドレス回路。
【００２５】
（付記４）
ブロック状の半導体記憶装置用のアドレス回路であって、
ブロックの各行と関連付けられたグローバルワード線と、
ブロック内のメモリセルの各行と関連付けられたローカルワード線と、
を有し、
該ローカルワード線は、グローバルワード線ドライバによって制御される制御ゲートを具備した直列接続されたトランジスタのペアを含む垂直ワード線ドライバによって給電され、
該垂直ワード線ドライバと該グローバルワード線ドライバの動作タイミングは、該制御ゲートへの給電が該トランジスタのソース−ドレイン間への給電の前の所定の時間に作動されるように調整され、
該制御ゲートの作動によって該トランジスタのチャネル容量に蓄積される電圧は、該トランジスタのソース−ドレイン間に給電され始めるときに、該トランジスタにターンオンブーストを与える、
アドレス回路。
【００２６】
（付記５）
コアセルのアレイを含むブロックがアレイ状に配置され、ブロックの各行は正側の線及び負側の線を含む別々のグローバルワード線と関連付けられ、ブロック内のコアセルの各行はローカルワード線を含み、ブロック内のコアセルの各行は別々の垂直ワード線と関連付けられた半導体記憶装置におけるＸデコーダであって、
１本の垂直ワード線とアースの間で直列接続された第１のｎ型トランジスタ及び第２のｎ型トランジスタを含み、
該ローカルワード線は該第１のｎ型トランジスタと該第２のｎ型トランジスタの間に接続され、
該第１のトランジスタのゲートは、ワード線ゲートトランジスタを介して該グローバルワード線の正側の線に接続され、
該第２のトランジスタのゲートは、該グローバルワード線の負側の線に接続されている、Ｘデコーダ。
【００２７】
（付記６）
該グローバルワード線、該ワード線ゲートトランジスタ、及び、該垂直ワード線は、ブースト電圧源によって給電される、付記５記載のＸデコーダ。
【００２８】
（付記７）
グローバルワード線の正側の線及び負側の線へ接続された出力を備えたグローバルＸデコーダであって、
選択されたときにハイ状態になる出力を具備するデコードゲートと、
アドレスの選択に続いてパルスを送るアドレス・トランジション検出信号源と、
アドレス・トランジション検出パルスの期間では電圧ＶＣＣの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、
該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該デコードゲートの出力に接続されたｐチャネルトランジスタ及びｎチャネルトランジスタと、
を有し、
該グローバルワード線の該正側の線は、該ｐチャネルトランジスタ及び該ｎチャネルトランジスタ間の相互連結部に接続され、
該ブースト電圧源と該ｐチャネルトランジスタ及び該ｎチャネルトランジスタの該接続されたゲートとの間に接続され、該正側の線に接続されたゲートを具備するｐチャネルブーストトランジスタと、
該デコードゲートの出力に接続された入力及び該アドレス・トランジションパルスを受ける入力を具備するＮＯＲゲートと、
該グローバルワード線の該負側の線を形成するため該ＮＯＲゲートの出力を反転させるように接続されたインバータと、
が更に設けられている、グローバルＸデコーダ。
【００２９】
（付記８）
半導体記憶装置用のワード線ゲートドライバであって、
ワード線ゲートの信号出力と、
該ワード線ゲートに対応した垂直ブロックが選択されたときにハイ状態になる出力を具備した垂直ブロック選択デコードゲートと、
アドレス・トランジション検出パルスの期間では電圧ＶＣＣの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、
該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該デコードゲートの出力に接続されたｐチャネルトランジスタ及びｎチャネルトランジスタと、
該ブースト電圧源と該ｐチャネルトランジスタ及び該ｎチャネルトランジスタの該接続されたゲートとの間に接続され、該ｐチャネルトランジスタ及び該ｎチャネルトランジスタ間の相互連結部に接続されたゲートを具備するｐチャネルブーストトランジスタと、
該ｐチャネルトランジスタ及び該ｎチャネルトランジスタのソース−ドレイン間の該相互連結部に接続されたゲートを具備するｐチャネルスイッチングトランジスタ及びｎチャネルスイッチングトランジスタと、
を有し、
該ｐチャネルスイッチングトランジスタは、該ブースト電圧源と該ワード線ゲートの信号出力との間に接続され、
該ｎチャネルスイッチングトランジスタは、該電圧ＶＣＣの電源と該ワード線ゲートの信号出力との間に接続されている、
ワード線ゲートドライバ。
【００３０】
（付記９）
垂直ワード線信号出力と、
選択線入力及び補助入力を具備したＮＡＮＤゲートである垂直ワード線選択デコードゲートと、
を有し、
該補助入力は検出パルスが供給され、
該検出パルスは、該補助入力が該検出パルスの前縁でロー状態に下降し該検出パルスの後縁の後の所定の時間の後にハイ状態へ上昇するように遅延させられ、
アドレス・トランジション検出パルスの期間では電圧ＶＣＣの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、
該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該垂直ワード線選択デコードゲートの出力に接続されたｐチャネルトランジスタ及びｎチャネルトランジスタと、
該ブースト電圧源と該ｐチャネルトランジスタ及び該ｎチャネルトランジスタの該接続されたゲートとの間に接続され、該垂直ワード線信号出力に接続されたゲートを具備するｐチャネルブーストトランジスタと、
を更に有し、
該垂直ワード線信号出力は、該ｐチャネルトランジスタ及び該ｎチャネルトランジスタ間の相互連結部に接続されている、
半導体記憶装置用の垂直Ｘデコーダ。
【００３１】
（付記１０）
電圧がＶＣＣである電源と、
該電源からＶＣＣよりも大きいブースト電圧を生成するブースト回路と、
該ブースト回路によってドライブされ、該ブースト回路への寄生容量負荷を最小限に抑えるため、与えられたアドレスに対して１本のワード線だけをハイ状態にするように、選択されたワード線をアドレス指定するＸデコーダと、
を有するアドレス回路が設けられた半導体記憶装置。
【図面の簡単な説明】
【００３２】
【図１】本発明を使用するフラッシュメモリの一部分を示す回路図である。
【図２】本発明のワード線ドライバを示す回路図である。
【図３】本発明で利用されるブースト回路の回路図である。
【図４】本発明におけるグローバルＸデコーダの回路図である。
【図５】ワード線ゲートドライバの回路図である。
【図６】（ａ）及び（ｂ）は本発明で使用される垂直Ｘデコーダの回路図である。
【図７】本発明の動作時に現れる波形を示す時間−振幅グラフである。
【符号の説明】
【００３３】
１０    フラッシュメモリ
１２    ブロック
１４    浮遊ゲートトランジスタ（コアセル）
１６    ローカルＸデコーダ
２００，．．．，２０７    ドライバ
２２，２４    ｎ型トランジスタ
２６    ワード線ゲートｎ型トランジスタ
２８    ノード
３０    ブースト電圧発生器
３２    インバータ
３４    ブーストキャパシタ
３６    ｎチャネルトランジスタ
３８    ノード
４０    グローバルＸデコーダ
４２    ＮＡＮＤゲート
４４ａ，４４ｂ    トランジスタ
４６    ＮＯＲゲート
４８    インバータ
５０    ＮＡＮＤゲート
５１    ｎチャネルトランジスタ
５２    ノード
５４，５６，５８ａ，５８ｂ，５８ｃ    トランジスタ
５９    遅延回路
６０    ＮＡＮＤゲート
６２ａ，６２ｂ    インバータ
６４    キャパシタ
６６    ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007323808.tif 000007
【図６】
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【図７】
2007323808.tif 000009