(57)【要約】【課題】不揮発性メモリのメモリ領域の一部についてＯＴＰ機能などを実現する場合に、回路構成の簡易化および回路規模の小型化を図ってコストの低減化を実現でき、かつ、動作の安定化を実現できる不揮発性メモリの提供。【解決手段】メモリセルアレイ１は、その一部の不揮発性メモリセルを初期データ記憶領域１２に割り当てる。書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力データＤ０〜Ｄ７を出力し、それが一致する場合には予め設定されている任意固定データを出力する。データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。【選択図】図１
2007122796.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータを書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルア
レイを有する不揮発性メモリにおいて、
前記メモリセルアレイは、その一部の不揮発性メモリセルを任意の初期データを予め書
き込んでおく初期データ記憶領域に割り当てるようにし、
データを書き込むために入力される書き込み領域が前記初期データ記憶領域と一致する
か否かを判定し、両者が一致しない場合には前記書き込み領域に対して入力データを書き
込み、一方、両者が一致する場合には前記初期データ記憶領域に対して予め設定されてい
る固定データを書き込むデータ書き込み手段を備えていることを特徴とする不揮発性メモ
リ。
【請求項２】
前記データ書き込み手段は、
入力アドレスが前記初期データ記憶領域のアドレスと一致するか否かを判定し、両者が
一致する場合には一致信号を出力し、両者が一致しない場合には不一致信号を出力するア
ドレス比較回路と、
前記アドレス比較回路から不一致信号が出力される場合には外部からの入力データを、
他方、前記アドレス比較回路から一致信号が出力される場合には予め設定されている固定
データを、選択的に出力するデータ選択出力回路と、
前記データ選択出力回路から前記入力データが出力される場合には、その入力データを
入力アドレスで特定される不揮発性メモリセルに書き込み、前記データ選択出力回路から
前記固定データが出力される場合には、その固定データを前記初期データ記憶領域の不揮
発性メモリセルに書き込むデータ入力回路と、
を有することを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記初期データ記憶領域に予め書き込む任意の初期データと、この初期データに対応し
て予め設定する前記固定データとは、その内容が異なるようにしたことを特徴とする請求
項１または請求項２に記載の不揮発性メモリ。
【請求項４】
前記初期データ記憶領域に予め書き込む任意の初期データと、この初期データに対応し
て予め設定する前記固定データとは、その内容が同じになるようにしたことを特徴とする
請求項１または請求項２に記載の不揮発性メモリ。
【請求項５】
前記初期データ記憶領域は、第１の記憶領域と第２の記憶領域とに分割し、
前記第１の記憶領域に予め書き込む任意の初期データと、この初期データに対応して予
め設定する前記固定データとはその内容が異なるようにし、
前記第２の記憶領域に予め書き込む任意の初期データと、この初期データに対応して予
め設定する前記固定データとはその内容が同じになるようにしたことを特徴とする請求項
１または請求項２に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などの不揮発性
メモリにおいて、そのメモリ領域の一部についてデータの自由な書き換えを制限し、一度
だけデータの書き込みが可能な、ＯＴＰ（One Time PROM)化などを実現するようにした不
揮発性メモリに関するものである。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭなどの不揮発性メモリにＯＴＰ機能を持たせる場合には、以下のよ
うな手法を採用していた。
（１）ＥＥＰＲＯＭなどの不揮発性メモリにおいて、不揮発性メモリの他にＯＴＰ機能を
搭載するようにしていた（以下、第１の従来技術という）。
（２）ＥＥＰＲＯＭなどの不揮発性メモリにおいて、例えばＯＴＰ機能を実現するための
外部端子を設けておき、その外部端子にジャンパ線などの外付け部品を接続してＯＴＰ機
能を実現していた（以下、第２の従来技術という）。
（３）特許文献１に記載の技術を使用することにより、以下のようにしてＯＴＰ機能を実
現していた（以下、第３の従来技術という）。
【０００３】
ａ）この第３の従来技術では、メモリの一部をＯＴＰ領域に割り当て、その領域内に「
書き換え可否識別フラグ」を設定する。
ｂ）電源投入時などのメモリへの書き込みを行う前段階で、「書き換え可否識別フラグ
」の設定内容をＯＴＰ領域からロードしてレジスタに蓄える。メモリへの書き込みを行う
際には、そのレジスタに蓄えられたデータの値（内容）によって、メモリ上のＯＴＰ領域
への書き換えの可否を決定する。
【０００４】
ｃ）「書き換え可否識別フラグ」はＯＴＰ領域に存在する。また、「書き換え可否識別
フラグ」に書き込み不許可のデータを書き込んだ場合は、上記のようにＯＴＰ領域の書き
換えができなくなるため、「書き換え可否識別フラグ」自体の書き換えの不可能となり、
結果としてＯＴＰ機能が実現される。
【特許文献１】特開平１０−１０６２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、第１の従来技術では、不揮発性メモリの他にＯＴＰ機能を搭載するので、チッ
プ面積が増大して余計な製作費用がかかるという不具合がある。
また、第２の従来技術では、ＯＴＰ機能を実現するために専用の外部端子を設ける必要
がある上に、外付け部品を付加する必要があるので、同様に余計な製作費用がかかるとい
う不具合がある。
【０００６】
さらに、第３の従来技術では、上記のＯＴＰ機能を実現するための論理回路などは、そ
の構成が複雑である上にその回路規模も大きくなる。また、電源投入時などの動作の不安
定な期間に、メモリのロードを行うので、誤動作の発生が懸念されるというような、不具
合が考えられる。
そこで、本発明の目的は、上記の点に鑑み、不揮発性メモリのメモリ領域の一部につい
てＯＴＰ機能などを実現する場合に、回路構成の簡易化および回路規模の小型化を図って
コストの低減化を実現でき、かつ、動作の安定化を実現できる不揮発性メモリを提供する
ことにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成から
なる。
すなわち、第１の発明は、電気的にデータを書き換え可能な複数の不揮発性メモリセル
が配列されたメモリセルアレイを有する不揮発性メモリにおいて、前記メモリセルアレイ
は、その一部の不揮発性メモリセルを任意の初期データを予め書き込んでおく初期データ
記憶領域に割り当てるようにし、データを書き込むために入力される書き込み領域が前記
初期データ記憶領域と一致するか否かを判定し、両者が一致しない場合には前記書き込み
領域に対して入力データを書き込み、一方、両者が一致する場合には前記初期データ記憶
領域に対して予め設定されている固定データを書き込むデータ書き込み手段を備えている
。
【０００８】
第２の発明は、第１の発明において、前記データ書き込み手段は、入力アドレスが前記
初期データ記憶領域のアドレスと一致するか否かを判定し、両者が一致する場合には一致
信号を出力し、両者が一致しない場合には不一致信号を出力するアドレス比較回路と、前
記アドレス比較回路から不一致信号が出力される場合には外部からの入力データを、他方
、前記アドレス比較回路から一致信号が出力される場合には予め設定されている固定デー
タを、選択的に出力するデータ選択出力回路と、前記データ選択出力回路から前記入力デ
ータが出力される場合には、その入力データを入力アドレスで特定される不揮発性メモリ
セルに書き込み、前記データ選択出力回路から前記固定データが出力される場合には、そ
の固定データを前記初期データ記憶領域の不揮発性メモリセルに書き込むデータ入力回路
と、を有する。
【０００９】
第３の発明は、第１または第２の発明において、前記初期データ記憶領域に予め書き込
む任意の初期データと、この初期データに対応して予め設定する前記固定データとは、そ
の内容が異なるようにした。
第４の発明は、第１または第２の発明において、前記初期データ記憶領域に予め書き込
む任意の初期データと、この初期データに対応して予め設定する前記固定データとは、そ
の内容が同じになるようにした。
【００１０】
第５の発明は、第１または第２の発明において、前記初期データ記憶領域は、第１の記
憶領域と第２の記憶領域とに分割し、前記第１の記憶領域に予め書き込む任意の初期デー
タと、この初期データに対応して予め設定する前記固定データとはその内容が異なるよう
にし、前記第２の記憶領域に予め書き込む任意の初期データと、この初期データに対応し
て予め設定する前記固定データとはその内容が同じになるようにした。
【００１１】
このような構成からなる本発明によれば、不揮発性メモリのメモリ領域の一部について
ＯＴＰ機能やＲＯＭ機能を実現する場合に、回路構成の簡易化および回路規模の小型化を
図ってコストの低減化を実現でき、かつ、動作の安定化を実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の実施形態に係る不揮発性メモリの構成について、図１を参照して説明する。
この実施形態に係る不揮発性メモリは、例えばＥＥＰＲＯＭに適用した場合であり、図
１に示すように、メモリセルアレイ１と、アドレスデコーダ２と、書き込みデータ制御回
路３と、データ入力回路４と、データ出力回路５と、を少なくとも備えている。
【００１３】
メモリセルアレイ１は、電気的にデータを書き換え可能な複数の不揮発性メモリセル（
図示せず）がマトリクス状に配列されたものである。その各不揮発性メモリセルには、１
ビットのデータが記憶できるようになっている。
メモリセルアレイ１は、図２に示すように１番地〜ｎ番地のアドレスを有し、各アドレ
スの不揮発性メモリセルには、例えば８ビット単位のデータＤ０〜Ｄ７が読み書きできる
ようになっている。従って、図２の１つのブロックは、メモリセルアレイ１の不揮発性メ
モリセルに対応する。
【００１４】
そして、メモリセルアレイ１は、その記憶領域のうち１番地〜（ｎ−１）番地を通常記
憶領域１１に割り当てるとともに、残りのｎ番地を初期データ記憶領域１２に割り当てる
ようにしている。
通常記憶領域１１は、ユーザが任意のデータをいつでも書き込みできる領域である。初
期データ記憶領域１２は、任意の初期データを予め書き込んでおく領域である。その初期
データは、例えば製造工程の途中であって、モールドルで封入する以前のウェハの状態の
ときに書き込む。
【００１５】
初期データ記憶領域１２は、ＯＴＰ機能を実現するためのＯＴＰ領域１２ａと、ＲＯＭ
機能を実現するためのＲＯＭ領域１２ｂとから構成、あるいは分割されている。
アドレスデコーダ２は、アドレス入力信号を受けて、そのアドレスに対応するメモリセ
ルアレイ１の中の不揮発性メモリセルを選択（特定）する。
書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領
域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力される
データＤ０〜Ｄ７を出力し、その両者が一致する場合には予め設定されている任意の固定
データを出力する。
【００１６】
データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性
メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３から出力される外
部からの入力データＤ０〜Ｄ７、またはその内部で予め設定されている任意の固定データ
を書き込む。
データ出力回路５は、アドレスデコーダ２で選択されるメモリセルアレイ１の指定番地
の不揮発性メモリセルに書き込まれている８ビットのデータＤ０〜Ｄ７を読み出す（図２
参照）。
【００１７】
ここで、この実施形態では、図２のＯＴＰ領域１２ａに予め書き込む任意の初期データ
と、この初期データに対応して書き込みデータ制御回路３において予め設定する固定デー
タとは、その内容が異なるようにしている。
また、図２のＲＯＭ領域１２ｂに予め書き込む任意の初期データと、この初期データに
対応して書き込みデータ制御回路３において予め設定する固定データとは、その内容が同
じになるようにしている。
【００１８】
次に、図１に示す書き込みデータ制御回路３の具体的な構成について、図３を参照して
説明する。
書き込みデータ制御回路３は、図３に示すように、アドレス比較回路３１と、データ選
択出力回路３２−０〜３２−７とを備えている。
アドレス比較回路３１は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１
２のアドレスであるｎ番地と一致するか否かを判定し、両者が一致する場合には一致信号
を出力し、両者が一致しない場合には不一致信号を出力する。
【００１９】
データ選択出力回路３２−０〜３２−７は、アドレス比較回路３１から不一致信号が出
力される場合には外部からの入力データＤ０〜Ｄ７を、他方、アドレス比較回路３１から
一致信号が出力される場合には予め固定されている固定データを、選択的に出力する。
このため、データ選択出力回路３２−０〜３２−７は、入力端子Ｂに入力データＤ０〜
Ｄ７がそれぞれ入力されるとともに、入力端子Ａに固定データがそれぞれ入力され、その
両入力データのうちの一方のデータを、選択端子Ｓに入力されるアドレス比較回路３１か
らの出力信号（選択信号）に応じて選択的に出力するようになっている。
【００２０】
ここで、入力端子Ａに入力される任意の書き込み固定データは、図２に示すように、例
えばその入力端子Ａをプルアップまたプルダウンすることにより「１」または「０」のデ
ータが設定できるようになっている。
なお、図３において、書き込みデータ制御回路３を除くメモリセルアレイ１やアドレス
デコーダ２などの構成は、図１の構成と同様であるのでその説明は省略する。
【００２１】
次に、このような構成からなる実施形態の動作例について、図面を参照しながら説明す
る。
この実施形態では、メモリセルアレイ１の初期データ記憶領域１２のうち、図２に示す
ように、ＯＴＰ領域１２ａには初期データＤ０〜Ｄ３として例えば「０１００」を予め書
き込んでおく。また、これに対応して、図３に示すように、データ選択出力回路３２−０
〜３２−３に入力される固定データとして、その入力端子Ａに「１」、「０」、「１」、
「１」を予めそれぞれ設定しておくものとする。従って、初期データと固定データとは、
異なる値である。
【００２２】
一方、図２のＲＯＭ領域１２ｂには、初期データＤ４〜Ｄ８として例えば「１０１０」
を予め書き込んでおくものとする。また、これに対応して、データ選択出力回路３２−４
〜３２−８に入力される固定データとして、その入力端子Ａに「１」、「０」、「１」、
「０」を予め設定しておくものとする。従って、初期データと固定データとは、同じ値で
ある。
【００２３】
このような設定の下で、メモリセルアレイ１の所望のアドレスに対してデータを書き込
む場合について説明する。
まず、アドレス比較回路３１は、入力アドレスがメモリセルアレイ１の初期データ記憶
領域１２のアドレスであるｎ番地と一致するか否かを判定し、両者が一致する場合には一
致信号を出力し、両者が一致しない場合には不一致信号を出力する。
【００２４】
データ選択出力回路３２−０〜３２−７は、アドレス比較回路３１から不一致信号が出
力される場合には、外部からの入力データＤ０〜Ｄ７をデータ入力回路４に出力する。デ
ータ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモ
リセルに入力データＤ０〜Ｄ７を書き込む。
一方、データ選択出力回路３２−０〜３２−７は、アドレス比較回路３１から一致信号
が出力される場合には、その入力端子Ａにそれぞれ設定されている各固定データをデータ
入力回路４に出力する。データ入力回路４は、アドレスデコーダ２で選択される初期デー
タ記憶領域１２に、その各固定データをデータＤ０〜Ｄ７としてを書き込む（図２参照）
。
【００２５】
ここで、上記のように、ＯＴＰ領域１２ａには、初期データＤ０〜Ｄ３として例えば「
０１００」が予め書き込まれ、これに対応して、選択出力回路３２−０〜３２−３に入力
される固定データとして、その初期データＤ０〜Ｄ３とは異なる「１」「０」「１」「１
」がそれぞれ予め設定されている。
一方、ＲＯＭ領域１２ｂには初期データＤ４〜Ｄ８として例えば「１０１０」が予め書
き込まれ、これに対応して、選択出力回路３２−４〜３２−８に入力される固定データと
して、その初期データＤ４〜Ｄ８と同じである「１」「０」「１」「０」がそれぞれ予め
設定されている。
【００２６】
このため、ＯＴＰ領域１２ａは、予め書き込んである初期データ「０１００」を、それ
とは異なり、予め設定してある固定データ「１０１１」に１度だけ書き換えることができ
る。そして、以後、ＯＴＰ領域１２ａは、外部の入力データに書き換えようとしても、そ
の固定データに書き換わり、ＯＴＰ機能を有することになる。
一方、ＲＯＭ領域１２ｂは、書き換えの際に、予め書き込んである初期データ「１０１
０」が、それと同じであって、予め設定してある固定データ「１０１０」に書き換わる。
従って、ＲＯＭ領域１２ｂは、外部の入力データに書き換えようとしても、初期データの
内容と同じデータに書き換わり、ＲＯＭ機能を有することになる。
【００２７】
次に、メモリセルアレイ１の所望のアドレスから、データを読み出す場合について説明
する。
この場合には、アドレスデコーダ２は、アドレス入力信号を受けて、メモリセルアレイ
１の中の不揮発性メモリセルを選択する。すると、データ出力回路５は、アドレスデコー
ダ２で選択されるメモリセルアレイ１の不揮発性メモリセルに書き込まれている８ビット
のデータＤ０〜Ｄ７を読み出す（図２参照）。
【００２８】
以上説明したように、この実施形態によれば、不揮発性メモリのメモリセルアレイ（メ
モリ領域）の一部についてＯＴＰ機能やＲＯＭ機能を実現する場合に、回路構成の簡易化
および回路規模の小型化を図ってコストの低減化を実現でき、かつ、動作の安定化を実現
できる。
次に、本発明に係る実施形態の応用例について説明する。
【００２９】
この実施形態は、上記のように、ＯＴＰ領域１２ａには、初期データが予め書き込まれ
、これに対応して選択出力回路３２−０〜３２−３ではその初期データとは異なる固定デ
ータが予め設定できるようにした。
そこで、このような機能を有する実施形態を、高級な機能の第１回路と低級な機能の第
２回路とを有し、その両回路をスイッチの切り換えにより選択的に使用できる電子機器に
適用する場合について説明する。
【００３０】
この場合には、ＯＴＰ領域１２ａには、初期データとして、高級な機能の第１回路を選
択するためのデータを予め書き込んでおく。これに対応して、データ選択出力回路３２−
０〜３２−３には、固定データとして低級な機能の第２回路を選択するためのデータを予
め設定しておく。
このようにデータを書き込み、設定すると、高級機能の第１回路を使用するように処理
された電子機器では、そのＯＴＰ領域１２ａに書き込んである初期データを使用して、そ
の第１回路を使用できる。
【００３１】
一方、低級機能の第２回路を使用するように処理された電子機器では、そのＯＴＰ領域
１２ａに書き込んである初期データを設定してある固定データに書き換え、その書き換え
た固定データを使用してその第２回路を使用できる。
このため、電子機器のメーカは、出荷時に、その電子機器について高級機能の第１回路
と低級機能の第２回路との使用を選択的に設定できる。しかし、その電子機器のユーザは
、低級機能の第２回路を使用するように設定されている場合には、高級機能の第１回路を
不正に使用できない。
【００３２】
また、本発明に係る実施形態は、ＲＯＭ領域１２ｂには初期データを予め書き込み、こ
れに対応して、データ選択出力回路３２−４〜３２−８ではその初期データと同じである
固定データが予め設定できるようにした。
そこで、このような機能を有する実施形態は、ユーザが使用する場合にユーザＩＤを必
要とする電子機器に適用することができる。
【００３３】
この場合には、ＲＯＭ領域１２ｂには、初期データとしてユーザＩＤを予め書き込んで
おく。これに対応して、データ選択出力回路３２−４〜３２−７には、固定データとして
同じユーザＩＤを予め設定しておく。
このようにすれば、電子機器をユーザが使用する際に、その電子機器に入力されるユー
ザＩＤを、書き込んであるユーザＩＤと比較して使用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の概略な構成を示すブロック図である。
【図２】メモリセルアレイの記憶領域を模式的に説明する図である。
【図３】本発明の実施形態の詳細な構成を示すブロック図である。
【符号の説明】
【００３５】
１・・・メモリセルアレイ、２・・・アドレスデコーダ、３・・・書き込みデータ制御
回路、４・・・データ入力回路、５・・・データ出力回路、１２・・・初期データ記憶領
域、１２ａ・・・ＯＴＰ領域、１２ｂ・・・ＲＯＭ領域、３１・・・アドレス比較回路、
３２−０〜３２−７・・・データ選択出力回路
【図１】
2007122796.tif 000003
【図２】
2007122796.tif 000004
【図３】
2007122796.tif 000005