(57)【要約】【課題】監視対象システムおよび監視データの蓄積条件が変更された場合にもバスサイクルの監視を可能とする。【解決手段】監視対象システムおよび監視条件により蓄積データ幅が設定される蓄積データ幅設定部７と、設定された蓄積データ幅により、入力レジスタ１への入力制御を行う入力レジスタ制御部６と、メモリ２への書込み制御を行うメモリ制御部８を有する。入力レジスタは想定される最大データ幅分備えているが、蓄積データ幅設定部に設定された蓄積データ幅に応じて、入力レジスタ制御部により、複数のブロックに時分割で入力される。入力レジスタの全てのブロックにデータが入力されると、メモリ制御部により、同様に想定される最大データ幅のメモリにデータが書き込まれる。【選択図】        図１
2007094748.tif 000002
【特許請求の範囲】
【請求項１】
バス上の情報を監視して蓄積するバスモニタ装置において、
それぞれがｎビット構成のｑブロックから成り、前記ｑブロックの内の少なくとも一つを指定する書込み信号により、ｎビット幅のバス信号が少なくとも１クロックサイクルで書き込まれるｍビット構成の入力レジスタと、
前記入力レジスタからのｍビットの読出し信号を格納するｍビット構成のメモリと、
前記バス信号のビット数ｎがユーザにより予め設定される蓄積データ幅設定部と、
前記バス信号を蓄積するための蓄積条件がユーザにより予め設定され前記バス信号が該蓄積条件を満たすと一致信号を出力する蓄積条件照合部と、
前記一致信号が入力すると次のクロックサイクルで前記ビット数ｎに応じてｑビットの書込み信号を生成し前記入力レジスタへ出力する入力レジスタ制御部と、
前記一致信号が入力すると前記ビット数ｎに応じてｍ/ｎ個のクロックサイクルの後にメモリアドレス信号および書込み信号を前記メモリへ出力し、また外部から読出し要求信号が入力すると次のクロックサイクルでメモリアドレス信号および読出し信号を前記メモリへ出力するメモリ制御部を有することを特徴とするバスモニタ装置。
【請求項２】
それぞれがｐビット構成のｒブロックから成って前記メモリからのｍビットの読出しデータを格納し、前記ｐブロックの内の一つを指定する読出し信号により、ｐビット幅のデータがｒクロックサイクルで読み出されるｍビット構成の出力レジスタと、
前記読出し要求信号が入力するとメモリ出力データと位相を合わせて２クロックサイクルの後に書込み信号を前記出力レジスタへ出力し、また先頭のメモリ出力データが前記出力レジスタに格納された次のクロックサイクルから読出し信号を前記出力レジスタへ出力する出力レジスタ制御部を有することを特徴とする請求項１記載のバスモニタ装置。
【請求項３】
請求項１記載のバスモニタ装置におけるバスモニタ制御方法であって、
前記バス信号のビット数ｎおよび前記バス信号を蓄積するための蓄積条件がユーザにより予め設定される段階と、
前記バス信号が前記蓄積条件を満たすと一致信号を出力する段階と、
前記一致信号が入力すると次のクロックサイクルで前記ビット数ｎに応じてｑビットの書込み信号を生成し前記入力レジスタへ出力する段階と、
前記一致信号が入力すると前記ビット数ｎに応じてｍ/ｎ個のクロックサイクルの後にメモリアドレス信号および書込み信号を前記メモリへ出力する段階と、
外部から読出し要求信号が入力すると次のクロックサイクルでメモリアドレス信号および読出し信号を前記メモリへ出力する段階を有することを特徴とするバスモニタ制御方法。
【請求項４】
請求項２記載のバスモニタ装置におけるバスモニタ制御方法であって、
前記読出し要求信号が入力するとメモリ出力データと位相を合わせて２クロックサイクルの後に書込み信号を前記出力レジスタへ出力する段階と、
先頭のメモリ出力データが前記出力レジスタに格納された次のクロックサイクルから読出し信号を前記出力レジスタへ出力する段階を有することを特徴とするバスモニタ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ装置等におけるバス上の情報を監視して蓄積するバスモニタ装置に関し、特に監視対象システムおよび蓄積条件により蓄積データ幅が変化した場合にも支障なく監視・蓄積可能なバスモニタ装置に関する。
【背景技術】
【０００２】
従来、この種のバスモニタ装置は、監視対象の情報（アドレス信号,制御信号およびデータから成る）の内のデータのバス幅が変更された場合にもバスの監視を可能とするために、バス上のデータを一旦記憶部に記憶し、記憶部に記憶したデータのバス幅を既定のバス幅に変換してバスモニタ部へ出力するようにしている（例えば、特許文献１参照）。この変換・出力は、データのバス幅をバスモニタ部のデータバスのバス幅相当に分割し、分割されたデータの一部をバスモニタ部に出力するというものである。
【０００３】
【特許文献１】特開平１１−１１０３１０号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来技術では、もともとデータのみを監視対象としており、監視対象システムや蓄積条件が変更され、データのバス幅が変更されてもバスサイクルの監視が可能であるが、バス幅変換手段がデータバスに対してのみ備えられており、アドレスバスとバス制御信号には備えられていないため、アドレス信号のバス幅や制御信号の数が変更された場合には、バス上の情報を監視できないという第１の問題がある。
【０００５】
また、バス幅変換のためのデータ記憶用メモリを備える必要があり、かつ想定される最大データバス幅に対応するビット長とする必要があるため、このメモリがコストが嵩むという第２の問題点がある。
【０００６】
そこで、本発明の目的は、データのみならずアドレス信号や制御信号をも監視対象とするバスアナライザのためのバスモニタ装置であって、監視対象システムおよび監視データの蓄積条件が変更された場合にもバスサイクルの監視が可能であり、かつメモリを有効に使用できるバスモニタ装置を低コストで提供することにある。
【課題を解決するための手段】
【０００７】
本発明のバスモニタ装置は、バス上の情報を監視して蓄積するバスモニタ装置において、それぞれがｎビット構成のｑブロックから成り、ｑブロックの内の少なくとも一つを指定する書込み信号により、ｎビット幅のバス信号が少なくとも１クロックサイクルで書き込まれるｍビット構成の入力レジスタ（図１の１）と、入力レジスタからのｍビットの読出し信号を格納するｍビット構成のメモリ（図１の２）と、バス信号のビット数ｎがユーザにより予め設定される蓄積データ幅設定部（図１の７）と、バス信号を蓄積するための蓄積条件がユーザにより予め設定されバス信号が該蓄積条件を満たすと一致信号を出力する蓄積条件照合部（図１の５）と、一致信号が入力すると次のクロックサイクルでビット数ｎに応じてｑビットの書込み信号を生成し入力レジスタへ出力する入力レジスタ制御部（図１の６）と、一致信号が入力するとビット数ｎに応じてｍ/ｎ個のクロックサイクルの後にメモリアドレス信号および書込み信号をメモリへ出力し、また外部から読出し要求信号が入力すると次のクロックサイクルでメモリアドレス信号および読出し信号をメモリへ出力するメモリ制御部（図１の８）を有することを特徴とする。
【０００８】
本発明では、バス信号のビット数ｎおよびバス信号を蓄積するための蓄積条件がユーザにより予め設定される。バス信号が蓄積条件を満たすと一致信号を出力し、一致信号が入力すると次のクロックサイクルでビット数ｎに応じてｑビットの書込み信号を生成し入力レジスタへ出力する。また、一致信号が入力するとビット数ｎに応じてｍ/ｎ個のクロックサイクルの後にメモリアドレス信号および書込み信号をメモリへ出力し、外部から読出し要求信号が入力すると次のクロックサイクルでメモリアドレス信号および読出し信号をメモリへ出力する。
【発明の効果】
【０００９】
本発明によれば、監視対象システムおよび監視データの蓄積条件が変更された場合、データバス幅の変更に限らず、アドレスバス幅、バス制御信号数が変更されても、比較的低コストでバスサイクルの監視が可能であるという効果を奏する。その理由は、バス幅変換手段をデータバスにのみ備えるのではなく、データバス、アドレスバス、バス制御信号を区別せず、バス信号のうち監視対象となる信号数に応じて蓄積データ幅の変換が可能であり、また、想定される最大データバス幅の蓄積データ幅の変換用メモリを新規に備える必要がないからである。
【発明を実施するための最良の形態】
【００１０】
本発明のバスモニタ装置は、監視対象システムおよび監視条件により、蓄積データ幅が設定される蓄積データ幅設定部および蓄積データ幅設定部に設定された蓄積データ幅により、入力レジスタへの入力制御を行う入力レジスタ制御部と、メモリへの書込み制御を行うメモリ制御部を有する。入力レジスタは想定される最大データ幅分備えているが、蓄積データ幅設定部に設定された蓄積データ幅に応じて、入力レジスタ制御部により、複数のブロックに時分割で入力される。入力レジスタの全てのブロックにデータが入力されると、メモリ制御部により、同様に想定される最大データ幅のメモリにデータが書き込まれる。以下、本発明の実施例について図面を参照して詳細に説明する。
【実施例１】
【００１１】
[構成の説明]
図１は、本発明のバスモニタ装置の一実施例の構成を示すブロック図である。図１を参照すると、図の前段に描かれた入力レジスタ１，メモリ２，出力レジスタ３およびＦＩＦＯメモリ４がデータ系を構成し、図の後段に描かれた蓄積条件照合部５，入力レジスタ制御部６，蓄積データ幅設定部７，メモリ制御部８および出力レジスタ制御部９が制御系を構成する。
【００１２】
先ず、データ系について説明する。入力レジスタ１は、監視対象システムおよび監視条件により蓄積データ幅が変化するｎビットのバス信号S1を入力レジスタ書込み信号S5に応答して格納する。入力レジスタ１は、それぞれがｎビット構成のｑブロックから成り、ｍはｎの整数倍であり、その整数比（ｍ/ｎ）の最大値がｑである。すなわち、バス信号S1のバス幅ｎは、最大ｍ、最小ｍ/ｑの範囲内で、かつｍ/ｎが整数となるように変化してよい。なお、ｑとｍは固定値である。
【００１３】
入力レジスタ書込み信号S5はｑビット構成であり、ｍとｎの値により、バス信号S1を書き込むべきブロックを指定する。例えば、ｍ＝ｎなら全ブロックを一挙に指定し、ｍ＝１２８、ｎ＝３２なら２ブロックを４クロックサイクルに亘って指定する。
【００１４】
先頭の入力レジスタ書込み信号S5は、バス信号S1が入力してから蓄積条件照合部５を経由して入力レジスタ制御部６から２クロックサイクル後に入力レジスタ制御部６から出力されるため、バス信号S1は入力レジスタ１において２クロックサイクル分だけ遅延される。入力レジスタ１から読み出される入力レジスタ出力信号S2は１２８ビットである。
【００１５】
ｍビットの入力レジスタ出力信号S2は、メモリ制御部８からのメモリアドレス信号S6およびメモリ書込み信号S7によりｍビット構成のメモリ２に格納される。次いで、メモリ制御部からのモリアドレス信号Ｓ6およびメモリ読出し信号S8により読み出され、このｍビットのメモリ出力データS3は出力レジスタ制御部９からの出力レジスタ書込み信号S9により出力レジスタ３に格納される。
【００１６】
出力レジスタ３は、図示されないコントローラからの読出しデータ幅ｐに応じてｒブロック構成となっている（ｒ＝ｍ/ｐ）。出力レジスタ３に格納されたデータは、出力レジスタ制御部９にて生成されるｒビットの出力レジスタ読出し信号S10により読み出され、出力レジスタ制御部９にて生成されるＦＩＦＯメモリ書込み信号S11にて図示されないコントローラからのデータ読出し用ＦＩＦＯメモリ４に格納される。
【００１７】
次いで、制御系の説明に移る。蓄積データ幅設定部７には、蓄積データ幅S12としてバス信号S1のビット数ｎがユーザにより予め設定され、蓄積データ幅S12は蓄積条件照合部５，入力レジスタ制御部６およびメモリ制御部８へ供給されている。
【００１８】
蓄積条件照合部５にはバス信号S1を蓄積するための蓄積条件がユーザにより予め設定される。バス信号S1が入力して蓄積条件を満たすと、蓄積条件照合部５は一致信号S13を入力レジスタ制御部６およびメモリ制御部８へ出力する。
【００１９】
入力レジスタ制御部６は、一致信号S13が入力すると、次のクロックサイクルで、蓄積データ幅S12に応じてｑビットの入力レジスタ書込み信号S5を生成し入力レジスタ１へ出力する。入力レジスタ書込み信号S5は、例えば、ｍ＝１２８、ｎ＝３２なら入力レジスタ１の２ブロックを４回に亘って指定する必要があるので、順次シフトする２ビットがイネーブル、６ビットがアンイネーブルな４クロックサイクルに亘るものとなる。
【００２０】
メモリ制御部８は、一致信号S13が入力すると、蓄積データ幅S12に応じてｍ/ｎ個のクロックサイクルの後に、メモリアドレス信号S6およびメモリ書込み信号S7をメモリ２へ出力して、入力レジスタ出力信号S2をメモリ２に書き込む。ｍビットの入力レジスタ出力信号S2は１クロックの間にメモリ２に書き込まれるが、メモリアドレス信号S6は、ｍとｎが等しくなく、入力レジスタ書込み信号S5が複数回連続する場合には、その間は不変である。
【００２１】
また、メモリ制御部８は、図示されないコントローラからの読出し要求信号S14が入力すると、次のクロックサイクルでメモリアドレス信号S6およびメモリ読出し信号S8をメモリ２へ出力して、ｍビットのメモリ出力データS3を読み出す。読出し要求信号S14は読出しデータ幅ｐを伴っており、このときのアドレス信号S6は、ｒ（＝ｍ/ｐ）個のクロックの間は不変である。メモリ制御部８は、このようなアドレス信号S6をｐ個連続して出力する。
【００２２】
出力レジスタ制御部９は、読出し要求信号S14が入力すると、メモリ出力データS3と位相を合わせて２クロックサイクルの後に出力レジスタ書込み信号S9を出力レジスタ３へ出力する。これにより、ｍビットのメモリ出力データS3が出力レジスタ３に格納される。
【００２３】
出力レジスタ制御部９は、先頭のメモリ出力データS3が出力レジスタ３に格納された次のクロックサイクルから出力レジスタ読出し信号S10を出力レジスタ３へ出力する。出力レジスタ読出し信号S10は、出力レジスタ３の１アドレスのデータをｐビットづつ、ｒクロックに亘って読み出させるものである。出力レジスタ制御部９は、出力レジスタ３から先頭のｐビットデータが読み出された次のクロックサイクルでＦＩＦＯ書込み信号S11をＦＩＦＯメモリ４へ出力して、ＦＩＦＯメモリ４に順次にデータを書き込んでいく。
[動作の説明]
次に、以上のように構成されている本実施例の動作について、図２〜図４のタイムチャートを参照して説明する。
【００２４】
図２は、バス信号S1のバス幅ｎ＝３２ビット、入力レジスタ１の構成をｑ＝８ブロック、ｍ＝１２８ビットとした場合の蓄積条件判定からメモリ書込みまでの動作を示すタイミングチャートである。
【００２５】
バス信号S1は、監視対象のデータ，アドレス信号および制御信号の合計が３２本で、図示されないクロックに同期して入力される。バス信号S1が、蓄積条件照合部５に予め設定された蓄積条件を満たすと、蓄積条件照合部５から一致信号S13がクロックに同期して出力される。
【００２６】
入力レジスタ制御部６は、一致信号Ｓ13が有効となった次のクロックサイクルより入力レジスタ書込み信号S5を出力するが、バス信号S1のバス幅ｎ＝３２ビットに対して入力レジスタ１の構成は、ｍ＝１２８ビットであるため、４クロックサイクルで１２８ビットのデータを入力する。
【００２７】
入力レジスタ１は、ｑ＝８ブロック構成のため、入力レジスタ書込み信号S5（7-0）は、１クロックサイクルに２ビットずつ有効となる。バス信号S1は、入力レジスタ書込み信号S5とタイミングを合わせるため、２クロックサイクル分シフトされる。入力レジスタ１への１２８ビット分のデータの入力が完了した次のクロックサイクルで入力レジスタ１の出力データS2が確定するため、同じタイミングでメモリ制御部８よりメモリアドレス信号S6およびメモリ書込み信号S7が出力され、入力レジスタ１の出力データS2がメモリ２に格納される。
【００２８】
図３は、バス信号Ｓ1のバス幅ｎ＝１２８ビット、入力レジスタ１の構成をｑ＝８ブロック、ｍ＝１２８ビットとした場合の蓄積条件判定からメモリ書込みまでの動作を示すタイミングチャートである。
バス信号S1は、監視対象のデータ，アドレス信号および制御信号の合計が１２８本で、図示されないクロックに同期して入力される。バス信号S1が、蓄積条件照合部５に予め設定された蓄積条件を満たすと、蓄積条件照合部５から一致信号S13がクロックに同期して出力される。
【００２９】
入力レジスタ制御部６は、一致信号S13が有効となった次のクロックサイクルより入力レジスタ書込み信号S5を出力するが、バス信号S1のバス幅ｎ＝１２８ビットに対して入力レジスタ１の構成は、ｍ＝１２８ビットであるため、１クロックサイクルで１２８ビットのデータを入力する。入力レジスタ１は、ｑ＝８ブロック構成のため、入力レジスタ書込み信号S5（7-0）は、１クロックサイクルで８ビット有効となる。
【００３０】
バス信号S1は、入力レジスタ書込み信号S5とタイミングを合わせるため、２クロックサイクル分シフトする。入力レジスタ１への１２８ビット分のデータの入力が完了した次のクロックサイクルで入力レジスタ１の出力データS2が確定するため、同じタイミングでメモリ制御部８よりメモリアドレス信号Ｓ6およびメモリ書込み信号S7が出力され、入力レジスタ１の出力データＳ2がメモリ２に格納される。
【００３１】
図４は、メモリ２の構成をｍ＝１２８ビット、図示されないコントローラからの読出しデータ幅ｐ＝１６ビットとした場合の図示されないコントローラからの読出し要求からＦＩＦＯメモリ４への格納までの動作を示すタイミングチャートである。
【００３２】
コントローラからの読出し要求信号S14はコントローラのシステムクロックに同期してメモリ制御部８および出力レジスタ制御部９に入力される。メモリ制御部８では、読出し要求信号S14が入力された次のクロックサイクルにメモリアドレス信号S6およびメモリ読出し信号S8を出力し、メモリ２より１２８ビットのデータS3が読み出されると同時に、出力レジスタ制御部９により生成された出力レジスタ書込み信号S9により１２８ビット構成の出力レジスタ３に格納される。
【００３３】
出力レジスタ３にデータが格納された次のクロックサイクルより出力レジスタ制御部３は出力レジスタ読出し信号S10を出力するが、コントローラからの読出しデータ幅ｐ＝１６ビットに対して出力レジスタ３の構成は、ｍ＝１２８ビットであるため、８クロックサイクルで１２８ビットのデータを出力する。出力レジスタ制御部３は、出力レジスタ読出し信号S10を出力した次のクロックサイクルにＦＩＦＯメモリ書込み信号S11を有効にし、ＦＩＦＯメモリ４にデータが書き込まれる。
【図面の簡単な説明】
【００３４】
【図１】本発明のバスモニタ装置の一実施例を示すブロック図
【図２】本発明の実施例における蓄積条件判定からメモリ書込みまでの一動作を示すタイミングチャート
【図３】本発明の実施例における蓄積条件判定からメモリ書込みまでの他の動作を示すタイミングチャート
【図４】本発明の実施コント例におけるコントローラからの読出し要求からＦＩＦＯメモリへの格納までの動作を示すタイミングチャート
【符号の説明】
【００３５】
１      入力レジスタ
２      メモリ
３      出力レジスタ
４      ＦＩＦＯメモリ
５      蓄積条件照合部
６      入力レジスタ制御部
７      蓄積データ幅設定部
８      メモリ制御部
９      出力レジスタ制御部
Ｓ1     バス信号
Ｓ2     入力レジスタ出力信号
Ｓ3     メモリ出力データ
Ｓ4     出力レジスタ出力データ
Ｓ5     入力レジスタ書込み信号
Ｓ6     メモリアドレス信号
Ｓ7     メモリ書込み信号
Ｓ8     メモリ読出し信号
Ｓ9     出力レジスタ書込み信号
Ｓ10    出力レジスタ読出し信号
Ｓ11    ＦＩＦＯメモリ書込み信号
Ｓ12    蓄積データ幅信号
Ｓ13    一致信号
Ｓ14    読出し要求信号
【図１】
2007094748.tif 000003
【図２】
2007094748.tif 000004
【図３】
2007094748.tif 000005
【図４】
2007094748.tif 000006