(57)【要約】【課題】データの再書き込み動作を制限し、データの破壊読み出しに特化した強誘電体メモリを提供すること。【解決手段】基板１０上に、強誘電体材料からなるメモリセル１００と、メモリセル１００を選択する選択信号Ｓ１が供給されるＷＬ１０１と、メモリセル１００に第１の電圧Ｖ１が供給されるＢＬ１０２と、メモリセル１００に第２の電圧Ｖ２が供給されるＰＬ１０３とから構成されるメモリ部１１と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００にデータを書き込むデータ書込部１２と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００に書き込まれているデータを読み出すデータ読出部１３と、データ書込部１２によるデータの書き込み動作を制御し、また、データ読出部１３によるデータの読み出し動作を制御する制御部１４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、
データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部と、
前記データ書込部によるデータの書き込み動作を制御し、前記データ読出部によるデータの読み出し動作を制御する制御部とを備え、
前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とする強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、
基板上に、前記データ読出部によりデータが読み出された前記任意のメモリセルに対して、前記読み出したデータと同一のデータを再書き込みするように前記データ書込部を制御するデータ再書込制御部を備え、
前記データ再書込制御部は、前記メモリ部の動作確認検査を行う場合にのみ前記再書き込み動作を行い、それ以外の場合には前記再書き込み動作を行わないように、前記データ書込部を制御することを特徴とする強誘電体メモリ。
【請求項３】
基板上に、
データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部とを備え、
前記データ書込部によるデータの書き込み動作及び前記データ読出部によるデータの読み出し動作は、前記基板の外部に存する外部制御部により制御され、
前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とする強誘電体メモリ。
【請求項４】
請求項３記載の強誘電体メモリにおいて、
前記データ書込部は、
前記メモリ部の動作確認検査を行う場合には、前記データ読出部によりデータが反転読み出しをされたメモリセルに対して、読み出されたデータと同一のデータを再書き込みするように前記外部制御部により制御され、
前記メモリ部の動作確認検査を行わない場合には、データの再書き込みを行わないように前記外部制御部により制御されることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体メモリに関する。
【背景技術】
【０００２】
従来より、強誘電体膜（Ferroelectric  Film）をデータ保持用のキャパシタに利用したメモリ（以降、ＦｅＲＡＭと呼ぶ。）がある。強誘電体膜は、自発分極特性を有し、印加される電界方向に応じて分極方向が反転する。ＦｅＲＡＭは、この分極反転を記憶保持に利用している。また、強誘電体膜の材料としては、主に、ＰＺＴ（ジルコン酸チタン酸鉛）等のペロブスカイト化合物系や、ＳＢＺ（チタン酸バリウム・ストロンチウム）等の層状ペロブスカイト化合物系が用いられている。
【０００３】
また、ＦｅＲＡＭは、データ保持のための電源を不要とする、いわゆる不揮発性メモリであり、また、高速書き込み等も可能であり、その構造はＤＲＡＭ（Dynamic  RAM）に似ている。
【０００４】
ここで、ＦｅＲＡＭの構造（１Ｔ／１Ｃ型）について説明する。なお、以下では、ＦｅＲＡＭの１つのセル（メモリセル）について説明する。
【０００５】
メモリセル２００は、図５に示すように、トランジスタ２０１と、強誘電体膜から構成される強誘電体キャパシタ２０２とから構成されており、トランジスタ２０１のゲート端子にワードライン（ＷＬ）２０３が接続され、トランジスタ２０１のドレイン端子（又はソース端子）にビットライン（ＢＬ）２０４が接続され、トランジスタ２０１のソース端子（又はドレイン端子）に強誘電体キャパシタ２０２の一方側の端子が接続され、強誘電体キャパシタ２０２の他方側の端子にプレートライン（ＰＬ）２０５が接続されている。
【０００６】
つぎに、メモリセル２００にデータを書き込む動作について説明する。メモリセル２００は、強誘電体キャパシタ２０２の両端子間に所定電圧（Ｖｃｃ）が印加されることにより、「１」及び「０」のデータが書き込まれる。例えば、メモリセル２００は、ＷＬ２０３が選択状態（トランジスタ２０１をＯＮ状態）にされ、ＢＬ２０４が０Ｖにされ、ＰＬ２０５にＶｃｃが印加されることにより「０」が書き込まれ、また、ＢＬ２０４にＶｃｃが印加され、ＰＬ２０５が０Ｖにされることにより「１」が書き込まれる。
【０００７】
また、メモリセル２００は、ＷＬ２０３が非選択状態（トランジスタ２０１がＯＦＦ状態）になっても書き込まれたデータを保持する。
【０００８】
つぎに、メモリセル２００に書き込まれているデータを読み出す動作について説明する。メモリセル２００は、センスアンプ回路２０６が備えられており、ＢＬ２０４がオープン状態（０Ｖ）にされ、ＷＬ２０３が選択状態にされ、ＰＬ２０５にＶｃｃが印加されることにより、ＢＬ２０４を介してセンスアンプ回路２０６に所定の電圧が供給される。センスアンプ回路２０６は、強誘電体キャパシタ２０２の分極状態に応じて異なる電圧が供給され、それぞれの電圧に基づいて増幅を行う。メモリセル２００は、センスアンプ回路２０６による増幅後の電圧に応じて「１」又は「０」が読み出される。
【０００９】
また、強誘電体キャパシタ２０２は、図６に示すようなヒステリシス特性を有している。なお、図６中において、Ａ点は、「０」の状態を示し、Ｂ点は、「１」の状態を示す。ここで、「０」の状態とは、ＢＬ２０４側の電位を基準として、強誘電体キャパシタ２０２のＰＬ２０５が接続されている側の電位を正方向に電圧印加した場合に記憶されるデータの状態をいい、また、「１」の状態とは、ＢＬ２０４側の電位を基準として、強誘電体キャパシタ２０２のＰＬ２０５が接続されている側の電位を負方向に電圧印加した場合に記憶されるデータの状態をいう。
【００１０】
また、データの読み出し時には、ＢＬ２０４側を基準電位（図６中Ｃ点）として、強誘電体キャパシタ２０２のＰＬ２０５に正方向の電圧を印加する。そうすると、強誘電体キャパシタ２０２が「０」の状態に保持されている場合の電荷量（図６中Ｖ１）に比べ、強誘電体キャパシタ２０２が「１」の状態に保持されている場合の電荷量（図６中Ｖ２）の方が高く（多く）なる。センスアンプ回路２０６は、このＢＬ２０４の電位の違いを検出し、データ読み出し動作を行う。
【００１１】
また、メモリセル２００は、データの読み出し動作において、「１」が読み出された場合には、強誘電体キャパシタ２０２の分極が「１」の状態から「０」の状態に反転されてしまい、いわゆるデータの破壊読み出しになってしまう。
【００１２】
そこで、ＦｅＲＡＭにおいては、強誘電体キャパシタ２０２の分極を「１」の状態に維持するために、「１」のデータを読み出した後には、再び「１」のデータを書き込む、いわゆる再書き込み動作を行っている。
【００１３】
また、ＦｅＲＡＭは、一般的に、データを保存するためのメモリとして用いられるため、上述したような再書き込み動作を行うための機能を備えている（例えば、特許文献１参照。）。
【００１４】
また、ＦｅＲＡＭは、上述したように、フラッシュメモリのように不揮発性のメモリであり、また、データの保持にＤＲＡＭのようなリフレッシュ動作が不要であり、また、ＤＲＡＭ並みの高速書き込みが行え、さらに、低消費電力動作が可能である等の利点があり、さまざまな分野・用途にその応用が期待されている。
【特許文献１】特開平１１−０３９８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、セキュリティの観点等により、重複したデータを存在させたくない場合がある。このような場合には、ＦｅＲＡＭからデータを読み出した後に、再書き込み動作を行うことなく当該データを破棄したい。また、再書き込みの動作は、データの読み出し動作に連動して行われるため、データの読み出し作業に時間がかかる問題がある。
【００１６】
そこで、本発明では、リフレッシュ動作を伴わない不揮発性メモリであり、かつ、データの再書き込み動作を制限し、データの読み出し後において、当該データを残さない、いわゆるデータの破壊読み出しに特化した強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の強誘電体メモリは、上述の課題を解決するために、基板上に、データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部と、前記データ書込部によるデータの書き込み動作を制御し、前記データ読出部によるデータの読み出し動作を制御する制御部とを備え、前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とする。
【００１８】
この発明によれば、データの再書き込み動作を行う制御部を有さないため、データ読出部により任意のメモリセルからデータが反転読み出された後、当該メモリセルに対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。
【００１９】
また、本発明の強誘電体メモリでは、上述の課題を解決するために、基板上に、前記データ読出部によりデータが読み出された前記任意のメモリセルに対して、前記読み出したデータと同一のデータを再書き込みするように前記データ書込部を制御するデータ再書込制御部をさらに備える。また、データ再書込制御部は、前記メモリ部の動作確認検査を行う場合にのみ前記再書き込み動作を行い、それ以外の場合には前記再書き込み動作を行わないように、前記データ書込部を制御する。
【００２０】
この発明によれば、工場出荷時におけるメモリ部の動作確認検査を行う場合には、基板上に搭載されているデータ再書込制御部を利用することができ、また、当該検査終了後には、データ再書込制御部の機能を無効（制限）にすることができる。したがって、この発明によれば、検査終了後においては、データ読出部により任意のメモリセルからデータが反転読み出しをされた後、当該メモリセルに対してデータの再書き込み動作が実行されないため、同一データが複数個存在する状態を回避することができる。
【００２１】
また、本発明の強誘電体メモリは、上述の課題を解決するために、基板上に、データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部とを備え、前記データ書込部によるデータの書き込み動作及び前記データ読出部によるデータの読み出し動作は、前記基板の外部に存する外部制御部により制御され、前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とする。
【００２２】
この発明によれば、基板上にデータ書込部とデータ読出部を制御する機能を実装しないため、基板を小規模化することができる。また、この発明によれば、データ読出部により任意のメモリセルからデータが反転読み出しをされた後、当該メモリセルに対してデータの再書き込み動作が行われないため、同一データが複数個存在する状態を回避することができる。
【００２３】
また、本発明の強誘電体メモリでは、上述の課題を解決するために、データ書込部は、前記メモリ部の動作確認検査を行う場合には、前記データ読出部によりデータが反転読み出しをされたメモリセルに対して、読み出されたデータと同一のデータを再書き込みするように前記外部制御部により制御され、前記メモリ部の動作確認検査を行わない場合には、データの再書き込みを行わないように前記外部制御部により制御されることを特徴とする。
【００２４】
この発明によれば、基板上にデータ書込部とデータ読出部を制御する機能を実装しないため、基板を小規模化することができる。また、本発明では、工場出荷時におけるメモリ部の動作確認検査を行う場合には、基板上に備えられているデータ書込部を利用して再書き込みが行われ、また、当該動作検査終了後には、外部制御によるデータの再書き込みが行われない。したがって、この発明によれば、検査終了後においては、データ読出部により任意のメモリセルからデータが反転読み出しをされた後、当該メモリセルに対してデータの再書き込み動作が行われないため、同一データが複数個存在する状態を回避することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態においては、強誘電体メモリとしてＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）を想定して説明する。
【００２６】
＜第１の構成例＞
本発明に係る強誘電体メモリ１は、図１に示すように、基板（Ｃｈｉｐ）１０上に、強誘電体材料がデータの蓄積メモリとして構成されるメモリセル１００と、マトリクス状に複数個並んで配置されているメモリセル１００の中から任意のメモリセル１００を選択する選択信号Ｓ１が供給される選択線（以降、ワードライン（ＷＬ、Word  Line）と呼ぶ。）１０１と、メモリセル１００に第１の電圧Ｖ１が供給される第１の電圧供給線（以降、ビットライン（ＢＬ、Bit  Line）と呼ぶ。）１０２と、メモリセル１００に第２の電圧Ｖ２が供給される第２の電圧供給線（以降、プレートライン（ＰＬ、Plate  Line）と呼ぶ。）１０３とから構成されるメモリ部１１と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００にデータを書き込むデータ書込部１２と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００に書き込まれているデータを読み出すデータ読出部１３と、データ書込部１２によるデータの書き込み動作を制御し、また、データ読出部１３によるデータの読み出し動作を制御する制御部１４とを備える。
【００２７】
また、メモリセル１００は、データ読出部１３によりデータが反転して読み出された後は、データの再書き込み動作が行われず、その状態（反転状態）が維持される。
【００２８】
ここで、メモリ部１１の構成について詳述する。メモリ部１１は、図２に示すように、複数のメモリセル１００と、ＷＬ１０１に選択信号Ｓ１を供給するＷＬ駆動部１０４と、ＢＬ１０２に第１の電圧Ｖ１を供給するＢＬ駆動部１０５と、ＰＬ１０３に第２の電圧Ｖ２を供給するＰＬ駆動部１０６とを備える。
【００２９】
メモリセル１００は、図３に示すように、トランジスタ１１０と、強誘電体膜から構成される強誘電体キャパシタ１１１とから構成されており、トランジスタ１１０のゲート端子にＷＬ１０１が接続され、また、トランジスタ１１０のドレイン端子（又はソース端子）にＢＬ１０２が接続され、また、トランジスタ１１０のソース端子（又はドレイン端子）に強誘電体キャパシタ１１１の一方側の端子が接続され、さらに、強誘電体キャパシタ１１１の他方側の端子にＰＬ１０３が接続されている。また、強誘電体膜の材料としては、ＰＺＴ（ジルコン酸チタン酸鉛）等のペロブスカイト化合物系や、ＳＢＺ（チタン酸バリウム・ストロンチウム）等の層状ペロブスカイト化合物系が用いられる。また、メモリセル１００は、いわゆる１Ｔ／１Ｃ型を示しているが、これに限定されず、例えば、２Ｔ／２Ｃ型等であっても良い。
【００３０】
ＷＬ駆動部１０４は、行方向アドレスデコーダを有しており、アドレス選択されたＷＬ１０１に、データの書き込み又は読み出しに応じた電位を供給する。
【００３１】
ＢＬ駆動部１０５は、列方向アドレスデコーダと、センスアンプ回路とを有しており、アドレス選択されたＢＬ１０２に、データの書き込み又は読み出しに応じた電位を供給する。また、ＢＬ駆動部１０５は、データの読み出し時においては、ＢＬ１０２を介して供給される電圧をセンスアンプ回路において増幅し、増幅後の信号を外部に出力する。
【００３２】
ＰＬ駆動部１０６は、行方向アドレスデコーダを含んで構成されており、アドレス選択されたＰＬ１０３に、データの書き込み又は読み出しに応じた電位を供給する。
【００３３】
ここで、メモリセル１００にデータを書き込む動作について説明する。データ書込部１２は、制御部１４による書き込み制御にしたがって、メモリ部１１のＷＬ駆動部１０４と、ＢＬ駆動部１０５と、ＰＬ駆動部１０６に所定の信号を供給する。ＷＬ駆動部１０４は、データ書込部１２から供給された信号にしたがって、任意のＷＬ１０１を選択し、選択したＷＬ１０１に所定の選択信号を供給する。ＷＬ駆動部１０４により選択されたＷＬ１０１上のメモリセル１００は、ゲート端子に選択信号が供給されることによりトランジスタ１１０がＯＮ状態となる。
【００３４】
また、ＢＬ駆動部１０５は、データ書込部１２から供給された信号にしたがって、任意のＢＬ１０２を選択し、選択したＢＬ１０２に第１の電圧Ｖ１を供給する。また、ＰＬ駆動部１０６は、データ書込部１２から供給された信号にしたがって、任意のＰＬ１０３に所定の第２の電圧Ｖ２を供給する。
【００３５】
例えば、ＢＬ１０２に第１の電圧Ｖ１として０Ｖが印加され、ＰＬ１０３に第２の電圧Ｖ２としてＶｃｃが印加されると、強誘電体キャパシタ１１１には「０」が書き込まれ、また、ＢＬ１０２に第１の電圧Ｖ１としてＶｃｃが印加され、ＰＬ１０３に第２の電圧Ｖ２として０Ｖが印加されると、強誘電体キャパシタ１１１には「１」が書き込まれる。
【００３６】
また、強誘電体キャパシタ１１１は、ＷＬ１０１が非選択状態（トランジスタ１１０がＯＦＦ状態）になっても書き込まれたデータ（状態）を保持する。
【００３７】
つぎに、メモリセル１００に書き込まれているデータを読み出す動作について説明する。まず、外部からアドレス信号並びに読み出しを行うための読み出し制御信号が供給される。また、供給されたアドレス信号は、図示しないアドレスデコーダ回路部により、ＷＬ１０１とＰＬ１０３とを選択するためのＸデコード信号にデコードされ、センスアンプ回路やＢＬ１０２を選択するためのＹデコード信号にデコードされる。
【００３８】
また、Ｘデコード信号は、ＷＬ１０１に備えられているＷＬ駆動部１０４と、ＰＬ１０３に備えられているＰＬ駆動部１０６に供給される。ＷＬ駆動部１０４は、Ｘデコード信号に基づいて任意のＷＬ１０１を選択する。また、ＰＬ駆動部１０６は、Ｘデコード信号に基づいて任意のＰＬ１０３を選択する。
【００３９】
また、Ｙデコード信号は、ＢＬ１０２に備えられているＢＬ駆動部１０５に供給される。ＢＬ駆動部１０５は、Ｙデコード信号に基づいて任意のＢＬ１０２とセンスアンプ回路とを選択する。
【００４０】
また、外部から供給されたアドレス信号にしたがって、ＷＬ１０１並びにＰＬ１０３が選択されたメモリセル１００は、強誘電体キャパシタ１１１に記憶されているデータに応じた電圧をＢＬ１０２上に出力する。
【００４１】
一方、外部から供給された読み出し制御信号は、制御部１４に供給され、ＢＬ１０２並びにＢＬ駆動部１０５（センスアンプ回路）を動作させるタイミングを制御するための信号として用いられる。
【００４２】
また、ＢＬ１０２上に出力された電圧は、制御部１４によるＢＬ１０２を選択するタイミングと、センスアンプ回路を動作させるタイミングとにしたがって、増幅された後、読み出しデータとして外部に出力される。
【００４３】
また、ＢＬ駆動部１０５は、データ読出部１３から供給された信号にしたがって、任意のＢＬ１０２を選択し、選択したＢＬ１０２に第１の電圧Ｖ１を供給する。また、ＰＬ駆動部１０６は、データ読出部１３から供給された信号にしたがって、任意のＰＬ１０３に所定の第２の電圧Ｖ２を供給する。
【００４４】
例えば、ＢＬ１０２に第１の電圧Ｖ１として０Ｖが印加され、ＰＬ１０３に第２の電圧Ｖ２としてＶｃｃが印加されると、強誘電体キャパシタ１１１の分極状態に応じた電圧がＢＬ１０２を介してＢＬ駆動部１０５のセンスアンプ回路に供給される。
【００４５】
センスアンプ回路は、供給された電圧に応じて、「１」又は「０」を判断して外部に出力する。
【００４６】
また、強誘電体キャパシタ１１１は、「１」が読み出された場合には、分極状態が「１」の状態から「０」の状態に反転され、この反転状態を維持する、いわゆる破壊読み出しが行われる。なお、強誘電体キャパシタ１１１は、「０」が読み出された場合には、分極状態の反転が生じないため、データの読み出し後も「０」が維持される。
【００４７】
したがって、本発明に係る強誘電体メモリ１は、反転読み出しをした際に、従来から行われているデータの再書き込み動作を行う機能を有さないため、データ読出部１３により任意のメモリセル１００からデータが反転読み出された後、当該メモリセル１００に対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。なお、メモリからデータが読み出された後、同一のデータがメモリ上に残ってしまうような従来型の構成の場合、データを読み出した回数分、同一のデータが存在してしまうことになる。そうなると、重複して存在するデータを悪用される問題があり、セキュリティを図る上で障害となる。
【００４８】
また、強誘電体メモリ１は、基板１０上に制御部１４を備えず、外部制御部により同様の制御が行われるような構成であっても良い。
【００４９】
このような構成によれば、基板１０上にデータ書込部１２とデータ読出部１３を制御する機能を実装しないため、基板１０を小規模化することができる。また、このような構成においても、データ読出部１３により任意のメモリセル１００からデータが反転読み出された後、当該メモリセル１００に対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。
【００５０】
＜第２の構成例＞
つぎに、本発明に係る強誘電体メモリの第２の構成例について以下に説明する。なお、上述した強誘電体メモリ１と同一の構成要素については、同一の番号を付し、詳細な説明を省略する。
【００５１】
本発明に係る強誘電体メモリ２は、図４に示すように、基板１０上に、強誘電体材料がデータの蓄積メモリとして構成されるメモリセル１００と、マトリクス状に複数個並んで配置されているメモリセル１００の中から任意のメモリセル１００を選択する選択信号Ｓ１が供給されるＷＬ１０１と、メモリセル１００に第１の電圧Ｖ１が供給されるＢＬ１０２と、メモリセル１００に第２の電圧Ｖ２が供給されるＰＬ１０３とから構成されるメモリ部１１と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００にデータを書き込むデータ書込部１２と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００に書き込まれているデータを読み出すデータ読出部１３と、データ書込部１２によるデータの書き込み動作を制御し、また、データ読出部１３によるデータの読み出し動作を制御する制御部１４と、データ読出部１３によりデータが読み出された任意のメモリセル１００に対して、読み出したデータと同一のデータを再書き込みするようにデータ書込部１２を制御するデータ再書込制御部１５を備える。
【００５２】
データ再書込制御部１５は、メモリ部１１の動作確認検査を行う場合にのみデータの再書き込み動作を行い、それ以外の場合には再書き込み動作を行わないようにデータ書込部１２を制御する。
【００５３】
ここで、メモリ部１１の動作確認検査を行う場合におけるデータの再書き込み動作について説明する。なお、強誘電体キャパシタ１１１から「１」を読み出した場合には、ＢＬ１０２の電位は、Ｖｃｃになっている。また、再書き込み動作は、データが反転読み出しをされた後所定期間内に実行されるものとする。
【００５４】
データ書込部１２は、データ再書込制御部１５によるデータの再書き込み制御にしたがって、ＰＬ駆動部１０６に所定の信号を供給する。ＰＬ駆動部１０６は、反転読み出しをされた強誘電体キャパシタ１１１が接続されているＰＬ１０３の電位を０Ｖにする。したがって、強誘電体キャパシタ１１１は、逆バイアスが印加されることになり、元の状態である「１」が再書き込みされる。
【００５５】
したがって、本発明に係る強誘電体メモリ２は、工場出荷時においてメモリ部１１の動作確認検査を行う場合には、基板１０上に搭載されているデータ再書込制御部１５を利用することができ、また、検査終了後には、データ再書込制御部１５の機能を無効（制限）にすることができる。ゆえに、本発明に係る強誘電体メモリ２は、検査終了後においては、データ読出部１３により任意のメモリセル１００からデータが反転読み出しをされた後、当該メモリセル１００に対してデータの再書き込み動作が実行されないため、同一データが複数個存在する状態を回避することができる。
【００５６】
また、強誘電体メモリ２は、基板１０上に制御部１４及びデータ再書込制御部１５を備えず、外部制御部により同様の制御が行われるような構成であっても良い。
【００５７】
このような構成によれば、基板１０上にデータ書込部１２とデータ読出部１３を制御する機能を実装しないため、基板１０を小規模化することができる。また、このような構成においても、工場出荷時においてメモリ部１１の動作確認検査を行う場合には、基板１０上に搭載されているデータ再書込制御部１５を利用することができ、また、検査終了後には、データ再書込制御部１５の機能を無効（制限）にすることができる。また、本構成においても、検査終了後においては、データ読出部１３により任意のメモリセル１００からデータが反転読み出しをされた後、当該メモリセル１００に対してデータの再書き込み動作が実行されないため、同一データが複数個存在する状態を回避することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る強誘電体メモリの構成を示すブロック図である。
【図２】図１に示す強誘電体メモリに備えられているメモリ部の構成を示すブロック図である。
【図３】図２に示すメモリ部に備えられているメモリセルの構成を示すブロック図である。
【図４】本発明の第２の実施形態に係る強誘電体メモリの構成を示すブロック図である。
【図５】強誘電体メモリの構成を示すブロック図である。
【図６】強誘電体キャパシタのヒステリシス特性を示す図である。
【符号の説明】
【００５９】
１、２…強誘電体メモリ、１０…基板、１１…メモリ部、１２…データ書込部、１３…データ読出部、１４…制御部、１５…データ再書込制御部、１００…メモリセル、１０１…選択線（ワードライン（ＷＬ））、１０２…第１の電圧供給線（ビットライン（ＢＬ））、１０３…第２の電圧供給線（プレートライン（ＰＬ））、１０４…ＷＬ駆動部、１０５…ＢＬ駆動部、１０６…ＰＬ駆動部、１１０…トランジスタ、１１１…強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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