(57)【要約】【課題】ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置において、低コストで効率的にマイクロパイプを閉塞させること。【解決手段】マイクロパイプＭＰを有するＳｉＣ単結晶基板１上にＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法であって、ＳｉＣ単結晶基板１表面に露出したマイクロパイプＭＰの開口部における短径と該マイクロパイプＭＰを閉塞するＳｉＣエピタキシャル成長層２の層厚との相関関係を予め求めておく工程と、ＳｉＣ単結晶基板１表面に露出したマイクロパイプＭＰの開口部の中で最大の短径を調べる工程と、前記相関関係に最大の短径を対応させて決定した目標層厚でＳｉＣエピタキシャル成長層２を形成する工程と、を有する。【選択図】      図１
2007137689.tif 000002
【特許請求の範囲】
【請求項１】
マイクロパイプを有するＳｉＣ単結晶基板上にＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、
前記ＳｉＣ単結晶基板表面に露出した前記マイクロパイプの開口部における短径と該マイクロパイプを閉塞する前記ＳｉＣエピタキシャル成長層の層厚との相関関係を予め求めておく工程と、
前記ＳｉＣ単結晶基板表面に露出した前記マイクロパイプの開口部の中で最大の短径を調べる工程と、
前記相関関係に前記最大の短径を対応させて決定した目標層厚で前記ＳｉＣエピタキシャル成長層を形成する工程と、
を有することを特徴とするＳｉＣ基板の製造方法。
【請求項２】
請求項１に記載のＳｉＣ基板の製造方法において、
複数の前記ＳｉＣ単結晶基板上に同時に前記ＳｉＣエピタキシャル成長層を形成する際、前記最大の短径を調べる工程で、複数の前記ＳｉＣ単結晶基板の中で前記最大の短径を調べることを特徴とするＳｉＣ基板の製造方法。
【請求項３】
請求項１又は２に記載のＳｉＣ基板の製造方法によって作製されたことを特徴とするＳｉＣ基板。
【請求項４】
前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成したことを特徴とする請求項３に記載のＳｉＣ基板。
【請求項５】
請求項３又は４に記載のＳｉＣ基板を用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイス等の形成用基板に好適なＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置に関する。
【背景技術】
【０００２】
近年、電力制御用のパワーデバイスや高周波デバイス等の形成用基板として、シリコンよりも大きなバンドギャップ、高い飽和ドリフト速度、高い熱伝導度、大きい絶縁破壊電界強度等を有するＳｉＣ（炭化珪素）が注目されている。例えば、このＳｉＣを用いたパワーデバイスでは、低損失化、高性能化及び小型化が可能であり、電源電力変換の省エネルギー化、電気自動車の性能向上等に大いに寄与するものと考えられている。
【０００３】
パワーデバイス等をＳｉＣを用いて作製する場合、ＳｉＣ単結晶基板上にデバイス形成領域としてＳｉＣエピタキシャル成長層を成長するが、バルク移動度が高い４Ｈ−ＳｉＣ等のα−ＳｉＣの市販基板には、ｃ軸に沿ってマイクロパイプと呼ばれる中空の欠陥が多数存在し、その基板上に成長したＳｉＣエピタキシャル成長層にも、欠陥が生じてしまっていた。作製したパワーデバイスの電極を付けた場所に、一つでもこのマイクロパイプが存在すると、大幅な素子特性の低下が生じてしまう不都合があった。
【０００４】
従来、例えば特許文献１には、マイクロパイプを閉塞する方法として液相成長法（ＬＰＥ）でＳｉＣエピタキシャル成長層を成長する方法が提案されている。
また、特許文献２には、炭化珪素単結晶の表面を被覆し、炭化珪素蒸気種で飽和状態にした雰囲気で、熱処理工程を昇温、降温を繰り返し行うことによりマイクロパイプを閉塞する方法が提案されている。
【０００５】
さらに、特許文献３には、ＣＶＤ（化学的気相成長）炉により、マイクロパイプを閉塞する方法として、Ｃ（炭素）原料とＳｉ（珪素）原料との供給比Ｃ／Ｓｉを炭素供給律速の条件でＳｉＣエピタキシャル成長層（マイクロパイプ閉塞層）の成長を行うことで、マイクロパイプの１００％近くが閉塞されたことが記載されている。この方法によれば、同一炉を用いて、マイクロパイプの閉塞層とデバイス活性層とを連続して作製することが可能になる。
【０００６】
【特許文献１】米国特許第５６７９１５３号明細書
【特許文献２】特開２０００−３４１９９号公報
【特許文献３】国際公開０３／０７８７０２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の技術には、以下の課題が残されている。
すなわち、従来の特許文献１に記載の技術では、マイクロパイプが閉塞される代わりに試料表面の凹凸が非常に大きくなってしまう問題があった。そのため、基板をさらに平坦化してから、他の気相成長装置等に試料を移してデバイス作製のための活性層となるＳｉＣエピタキシャル成長層を形成する等、さらなる工程が必要となり、高コストとなってしまう。
また、特許文献２に記載の技術では、被覆工程及び熱処理工程等の追加の工程が必要になり、工程数の増加に伴い作製時間及びコストの増大を招いてしまう。
さらに、特許文献３に記載の技術では、供給比Ｃ／Ｓｉを炭素供給律速とする条件で成膜を行う場合、膜厚あたりのマイクロパイプの閉塞確率をさらに改善する余地がある。すなわち、本来デバイス特性に寄与しないマイクロパイプ閉塞層を必要以上に成長させてしまうため、マイクロパイプ閉塞層の作製に余分な時間及びコストが生じることになる不都合があった。
【０００８】
本発明は、前述の課題に鑑みてなされたもので、低コストで効率的にマイクロパイプを閉塞させることができるＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、マイクロパイプの閉塞に関する技術について研究を進めたところ、マイクロパイプ閉塞層成長前の基板表面に存在するマイクロパイプの開口部形状及び大きさとマイクロパイプ閉塞層成長におけるマイクロパイプの閉塞との間に相関があることを見出した。
したがって、本発明は、上記知見から得られたものであり、前記課題を解決するために以下の構成を採用した。
【００１０】
すなわち、本発明のＳｉＣ基板の製造方法は、マイクロパイプを有するＳｉＣ単結晶基板上にＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、前記ＳｉＣ単結晶基板表面に露出した前記マイクロパイプの開口部における短径と該マイクロパイプを閉塞する前記ＳｉＣエピタキシャル成長層の層厚との相関関係を予め求めておく工程と、前記ＳｉＣ単結晶基板表面に露出した前記マイクロパイプの開口部の中で最大の短径を調べる工程と、前記相関関係に前記最大の短径を対応させて決定した目標層厚で前記ＳｉＣエピタキシャル成長層を形成する工程と、を有することを特徴とする。
【００１１】
このＳｉＣ基板の製造方法では、ＳｉＣ単結晶基板表面に露出したマイクロパイプの開口部における短径とＳｉＣエピタキシャル成長層（マイクロパイプ閉塞層）の層厚とに相関関係があることを利用して、ＳｉＣエピタキシャル成長層の成長前に複数存在するマイクロパイプの開口部の中で最大の短径を調べ、この最大の短径を上記相関関係に対応させて決定した目標層厚でＳｉＣエピタキシャル成長層を形成することにより、必要最低限の膜厚及び成膜時間で、全てのマイクロパイプを低コストで効率的に閉塞することができる。
【００１２】
また、本発明のＳｉＣ基板の製造方法は、複数の前記ＳｉＣ単結晶基板上に同時に前記ＳｉＣエピタキシャル成長層を形成する際、前記最大の短径を調べる工程で、複数の前記ＳｉＣ単結晶基板の中で前記最大の短径を調べることを特徴とする。すなわち、このＳｉＣ基板の製造方法では、複数のＳｉＣ単結晶基板の中で最大の短径を調べることにより、全てのＳｉＣ単結晶基板で全てのマイクロパイプを必要最低限の膜厚及び成膜時間で、閉塞させることができる。
【００１３】
本発明のＳｉＣ基板は、上記本発明のＳｉＣ基板の製造方法によって作製されたことを特徴とする。すなわち、このＳｉＣ基板では、上記本発明のＳｉＣ基板の製造方法によって作製されているため、全てのマイクロパイプが閉塞された良好な表面状態を有しており、素子特性に優れたパワーデバイス等が製作可能である。
【００１４】
また、本発明のＳｉＣ基板は、前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成したことを特徴とする。
また、本発明の半導体装置は、上記本発明のＳｉＣ基板を用いたことを特徴とする。
すなわち、このＳｉＣ基板では、上記本発明のＳｉＣ基板の製造方法によって作製されているため、全てのマイクロパイプが閉塞された良好な表面状態を有しており、この基板上にＳｉＣ層をエピタキシャル成長することで厚く良好な結晶状態のＳｉＣ層が得られる。そこで、素子を形成するための活性層を素子設計に依存する必要な膜厚だけ成膜する等により、素子特性に優れた半導体装置（半導体デバイス）を得ることができる。
【発明の効果】
【００１５】
本発明によれば、以下の効果を奏する。
すなわち、本発明に係るＳｉＣ基板の製造方法によれば、ＳｉＣエピタキシャル成長層の成長前にマイクロパイプの開口部の中で最大の短径を調べ、この最大の短径を予め求めたマイクロパイプ開口部の短径とＳｉＣエピタキシャル成長層の層厚との相関関係に対応させて決定した目標層厚でＳｉＣエピタキシャル成長層を形成することにより、必要最低限の膜厚及び成膜時間で、全てのマイクロパイプを低コストで効率的に閉塞することができる。したがって、この製法により作製したＳｉＣ基板によれば、エピタキシャル基板として全てのマイクロパイプが閉塞された良好な表面状態が得られ、このＳｉＣ基板を用いた半導体装置によれば、素子特性に優れたパワーデバイス等を低コストで得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置の一実施形態を、図１から図６を参照しながら説明する。
【００１７】
本実施形態のＳｉＣ基板の製造方法は、電力制御用のパワーデバイスや高周波デバイス等の形成用基板を作製する方法であって、図１の（ａ）（ｂ）に示すように、マイクロパイプＭＰを有するＳｉＣ単結晶基板１上にＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法である。このＳｉＣ基板の製造方法は、まず、ＳｉＣ単結晶基板１表面に露出したマイクロパイプＭＰの開口部における短径と該マイクロパイプＭＰを閉塞するＳｉＣエピタキシャル成長層２の層厚との相関関係を実際の基板作製前に予め求める作業を行っておく。
【００１８】
例えば、上記相関関係を求めるため、ＳｉＣ単結晶基板１として、４Ｈ−ＳｉＣの＜０００１＞軸が＜１１−２０＞方向に８°傾いたオフ角を有するＳｉ面鏡面基板を用い、このＳｉＣ単結晶基板１の表面に露出したマイクロパイプＭＰの開口部について、その長径、短径、長径の方位及び位置を観察して記録する。この際、マイクロパイプＭＰの長径、短径、長径の方位は、図２に示す例のように、定義、決定される。
【００１９】
次に、ＳｉＣ単結晶基板１上に、横型減圧ＨＷ−ＣＶＤ（ホットウォール化学的気相成長）炉によりマイクロパイプ閉塞層であるＳｉＣエピタキシャル成長層２を一定の膜厚で形成する。例えば、成膜条件は、温度Ｔ＝１５８１℃、水素（キャリアガス）流量５０ｓｌｍ、圧力Ｐ＝３００ｍｂａｒ、供給比Ｃ／Ｓｉ＝０．７に設定し、ＳｉＣエピタキシャル成長層２を２．８μｍの層厚で成膜する。さらに、成膜後に炉から取り出した基板にＫＯＨエッチングを施して、予め調べて記録したマイクロパイプＭＰの位置でのエッチピット観察によってマイクロパイプＭＰの閉塞状態について判定を行う。
【００２０】
例えば、図３に示すように、閉塞したマイクロパイプＭＰを「１」とし、閉塞していないマイクロパイプＭＰを「０」として縦軸に設定し、横軸に成膜前におけるマイクロパイプＭＰの開口部の短径を設定したグラフを作成する。そして、この結果についてＦｅｒｍｉ分布関数：ｆ＝１／［１＋ｅｘｐ｛（ｘ−ａ）／ｗ｝］でフィッティングを行うと、明瞭に閾値を定義できることがわかる。
【００２１】
すなわち、ある短径の値を境にして、閉塞と非閉塞との多数派が入れ替わることから、Ｆｅｒｍｉ分布関数を用いて極めて良くフィッティングができる。このため、一定の層厚まで成膜したＳｉＣエピタキシャル成長層２により、一定の短径以下のマイクロパイプＭＰが閉塞されるという明瞭な相関関係を求めることができる。このように、ＳｉＣ単結晶基板１表面に露出したマイクロパイプＭＰの開口部における短径と該マイクロパイプＭＰを閉塞するＳｉＣエピタキシャル成長層２の層厚との相関関係を予め求めておく。
なお、マイクロパイプＭＰの開口部における長径及び長径の方位について、同様にグラフ化したものを、図４及び図５に示すが、これらのグラフから長径及び長径の方位については閉塞との明瞭な相関関係は無いことがわかる。
【００２２】
次に、実際に基板作製を行うＳｉＣ単結晶基板１について、図１の（ａ）に示すように、その表面に複数存在するマイクロパイプＭＰの開口部を観察して、その中で最大の短径を調べる。そして、図１の（ｂ）に示すように、予め求めた上記相関関係にこの最大の短径を対応させて決定した目標層厚で、ＳｉＣエピタキシャル成長層２を上記成膜条件に基づいて形成する。これにより、最大の短径を有するマイクロパイプＭＰがちょうど閉塞した層厚でＳｉＣエピタキシャル成長層２の成膜を停止することになり、必要最低限の膜厚及び成膜時間で、全てのマイクロパイプＭＰが閉塞される。
【００２３】
このように本実施形態では、ＳｉＣ単結晶基板１表面に露出したマイクロパイプＭＰの開口部における短径とＳｉＣエピタキシャル成長層２の層厚とに相関関係があることを利用して、ＳｉＣエピタキシャル成長層２の成長前にマイクロパイプＭＰの開口部の中で最大の短径を調べ、この最大の短径を上記相関関係に対応させて決定した目標層厚でＳｉＣエピタキシャル成長層２を形成することにより、必要最低限の薄い膜厚及び成膜時間で、全てのマイクロパイプを低コストで効率的に閉塞することができる。
【００２４】
そして、このようにして作製されたＳｉＣ基板は、全てのマイクロパイプＭＰが閉塞された良好な表面状態を有しており、素子特性に優れたパワーデバイス等が製作可能である。
なお、全てのマイクロパイプＭＰを閉塞させるのではなく、上記相関関係から、例えば９割のマイクロパイプＭＰを閉塞させるＳｉＣエピタキシャル成長層２の層厚を目標層厚として成膜を行うことも可能である。
また、あらかじめ、ＳｉＣ単結晶基板１に存在するマイクロパイプの個数を調べ、例えば１００個存在したとき、例えば上記Ｆｅｒｍｉ分布関数の値ｆ＝０．００５を満たす条件を目標膜厚とする事により、開口したままで残留する確率を１個未満に想定する事も出来る。
【００２５】
また、上記実施形態では、１枚のＳｉＣ単結晶基板１上にＳｉＣエピタキシャル成長層２を成膜して１枚のＳｉＣ基板を作製しているが、複数枚のＳｉＣ単結晶基板１上に同時にＳｉＣエピタキシャル成長層２を成膜して複数枚のＳｉＣ基板を作製する場合、全部のＳｉＣ単結晶基板１の中でマイクロパイプＭＰの開口部における最大短径を調べる。
この最大短径を上記相関関係に対応させて決定した目標層厚でＳｉＣエピタキシャル成長層２を形成することにより、全てのＳｉＣ単結晶基板１で全てのマイクロパイプＭＰを、必要最低限の膜厚及び成膜時間で閉塞させることができる。したがって、マイクロパイプＭＰを閉塞させた複数枚のＳｉＣ基板を、同時に低コストで効率的に作製することができる。
【００２６】
次に、上記特許文献３で示された炭素供給律速の範囲での成膜条件において、より効果的にマイクロパイプＭＰを閉塞できる成膜条件についても調べた結果を以下に説明する。
【００２７】
この結果、α−ＳｉＣのエピタキシャル成長に通常用いられる１４５０℃〜１６５０℃の範囲内で、マイクロパイプＭＰの閉塞効果が確かめられた。成膜温度に関しては、通常論じられているように表面モホロジーの観点から１５００℃から１６００℃の範囲が適している事が分かった。
【００２８】
なお、成膜においては、キャリアガスには水素を用い、Ｓｉ原料ガスにはモノシラン、Ｃ原料ガスにはプロパンを用いた。
【実施例】
【００２９】
次に、本発明に係るＳｉＣ基板及びこれを用いた半導体装置を実際に作製した実施例について、その構成を製造方法と共に図６を参照して説明する。
【００３０】
まず、同一ロットのＳｉＣ単結晶基板１を２枚用意した。なお、いずれのＳｉＣ単結晶基板１にもマイクロパイプＭＰはおよそ６０個存在しており、最大の短径は３μｍであった。
このＳｉＣ単結晶基板１上にＳｉＣエピタキシャル成長層２を、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．２に設定し、成膜した。なお、この条件で、閉塞されるマイクロパイプＭＰの大きさと膜厚との関係は、およそ１：１であり、ｆ＝０．００５を満たす膜厚は、マイクロパイプＭＰの大きさの１．５倍となる。また、窒素添加により不純物濃度を５×１０１８ｃｍ−３としたｎ型半導体になるように成膜した。
【００３１】
本実施例では、ＳｉＣ単結晶基板１上に上記ＳｉＣエピタキシャル成長層２を上記実施形態の手法に従って４．５μｍの層厚まで成膜してＳｉＣ基板を作製した。なお、比較例として、同一成膜条件で、ＳｉＣエピタキシャル成長層２を１０μｍの層厚まで成膜したものも作製した。
次に、本実施例のＳｉＣ基板上に、図６に示すように、さらに活性層（ＳｉＣ層）３を成膜した。この活性層３は、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．８に設定し、１μｍの層厚で成膜した。また、窒素添加により不純物濃度を１×１０１６ｃｍ−３としたｎ型半導体になるように成膜した。なお、上記比較例のＳｉＣ基板についても、同様に活性層３を積層した。
このように成膜した基板の表面観察を行ったところ、本実施例及び比較例のいずれの基板でも全てのマイクロパイプが閉塞されていた。
【００３２】
さらに、このＳｉＣ基板の表面側（活性層３側）にショットキー電極４を形成すると共に、裏面側にオーミック電極５を形成し、ショットキー電極４と活性層３との間にショットキー障壁部が形成されたショットキーバリアダイオード（半導体装置）６を作製した。
なお、上記比較例についても、同様に表裏面に電極（ショットキー電極４、オーミック電極５）を形成し、ショットキーバリアダイオードを作製した。
【００３３】
このように作製したショットキーバリアダイオード６について、耐圧及びリーク電流を測定して比較例と比較したところ、有意な差は見られなかった。したがって、本実施形態の手法によれば、マイクロパイプＭＰを閉塞できる最小限の膜厚に設定でき、低コストで良質なＳｉＣ基板及びショットキーバリアダイオード６等の半導体装置を作製することができる。
【００３４】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る一実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板において、ＳｉＣ基板の製法を工程順に示す要部を拡大した断面図である。
【図２】本実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板において、マイクロパイプ開口部の長径、短径及び長径の方位を示す説明図である。
【図３】本実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板において、マイクロパイプ開口部の短径とマイクロパイプの閉塞判定との関係を示すグラフである。
【図４】本実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板において、マイクロパイプ開口部の長径とマイクロパイプの閉塞判定との関係を示すグラフである。
【図５】本実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板において、マイクロパイプ開口部の長径の方位とマイクロパイプの閉塞判定との関係を示すグラフである。
【図６】本発明に係る実施例の半導体装置を示す断面図である。
【符号の説明】
【００３６】
１…ＳｉＣ単結晶基板、２…ＳｉＣエピタキシャル成長層、３…活性層（ＳｉＣ層）、６…ショットキーバリアダイオード（半導体装置）、ＭＰ…マイクロパイプ
【図１】
2007137689.tif 000003
【図３】
2007137689.tif 000004
【図４】
2007137689.tif 000005
【図５】
2007137689.tif 000006
【図６】
2007137689.tif 000007
【図２】
2007137689.tif 000008