(57)【要約】【課題】静電気放電から回路を保護するための保護素子の動作開始前に、内部素子が動作することなく、信頼性の高い静電気保護を図る。【解決手段】ＮＭＯＳの出力用トランジスタ１のゲートには、強制停止用ＮＭＯＳトランジスタ４のドレインが接続される一方、この強制停止用ＮＭＯＳトランジスタ４のゲートは、出力端子１１に、ソースはグランドに、それぞれ接続されており、静電気放電の際に強制停止用ＮＭＯＳトランジスタ４が動作して出力用トランジスタ１のゲートをグランド電位として、強制的に非動作状態とし、端子間保護素子であるダイオード５及び端子間保護用ＮＭＯＳトランジスタ６による静電気保護動作が確保されるようになっている。【選択図】図１
2007324322.tif 000002
【特許請求の範囲】
【請求項１】
出力段を構成する内部素子の出力端が出力端子に接続されると共に、前記内部素子と同一ノードに前記内部素子を静電気放電から保護する端子間保護素子が接続されてなる半導体集積回路であって、
前記出力端子における静電気放電を検出して動作し、前記内部素子を強制的に非動作状態に保持する強制停止回路が設けられてなることを特徴とする半導体集積回路。
【請求項２】
前記出力段を構成する内部素子は、ＮＭＯＳの出力用トランジスタであって、当該出力用トランジスタは、そのドレインが出力端子に、ソースがグランドに、それぞれ接続される一方、ゲートには、後段の回路が接続されると共に、強制停止回路が接続され、
前記強制停止回路は、強制停止用ＮＭＯＳトランジスタを用いてなり、そのゲートが出力端子に、ソースがグランドに、それぞれ接続される一方、ドレインが前記ＮＭＯＳの出力用トランジスタのゲートに接続されてなることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
出力段を構成する内部素子は、ＮＭＯＳの出力用トランジスタとＰＭＯＳの出力用トランジスタであって、出力段は、前記ＮＭＯＳの出力用トランジスタとＰＭＯＳの出力用トランジスタがプッシュプル接続されてなり、
前記ＮＭＯＳの出力用トランジスタ及びＰＭＯＳの出力用トランジスタのゲートには、後段の回路が接続されると共に、強制停止回路が接続され、
前記強制停止回路は、強制停止用ＮＭＯＳトランジスタを用いてなり、そのゲートが出力端子に、ソースがグランドに、それぞれ接続される一方、ドレインが前記ＮＭＯＳの出力用トランジスタのゲート及びＰＭＯＳの出力用トランジスタのゲートに接続されてなることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に、静電気放電に対する保護機能を有する半導体集積回路における保護動作の信頼性向上等を図ったものに関する。
【背景技術】
【０００２】
半導体集積回路においては、外部からなされる静電気放電などは出力ＭＯＳトランジスタなどの内部素子の破壊を招くため、従来から、静電気放電に対する保護対策が種々なされている。
図３には、従来の半導体集積回路における静電気放電に対する保護対策が施された回路例が示されており、以下、同図を参照しつつ従来回路について説明する。
【０００３】
図３は、出力段に出力用ＮＭＯＳトランジスタＱ１を有する半導体集積回路の一例であって、出力用ＮＭＯＳトランジスタＱ１は、ＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ３を用いてなるプッシュプル駆動回路を介して図示されない後段の内部回路からの信号が印加されて、その信号を出力するようになっている。
そして、出力用ＮＭＯＳトランジスタＱ１のドレインが接続される出力端子４１とグランドとの間には、静電気放電に対する端子間保護素子として、ダイオードＤ１とＮＭＯＳトランジスタＱ４が並列接続された状態で設けられている。
【０００４】
すなわち、ダイオードＤ１は、そのカソードが出力端子４１に、アノードがグランドに、それぞれ接続されて設けられている。また、ＮＭＯＳトランジスタＱ４は、ゲートとソースが相互に接続されてグランドに接続される一方、ドレインが出力端子４１に接続されて設けられたものとなっている。このように端子間保護素子としてのダイオードＤ１及びＮＭＯＳトランジスタＱ４は、出力用ＮＭＯＳトランジスタＱ１と同一ノードに接続されたものとなっている。
【０００５】
かかる構成において、ＮＭＯＳトランジスタＱ４の動作電圧（以下、「スナップバック電圧」と称する）は、半導体集積回路を構成する出力用ＮＭＯＳトランジスタＱ１などの内部素子の動作電圧よりも低い電圧となっている。
なお、このような静電気放電に対する回路素子の保護を図った回路例としては、例えば、特許文献１等に開示されたものがある。
【０００６】
【特許文献１】特開２００５−３１０９９３号公報（第６−８頁、図１−図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述の従来回路においては、端子間保護素子であるダイオードＤ１及びＮＭＯＳトランジスタＱ４は、内部回路、すなわち、半導体集積回路を構成する本来の回路とは、全く独立して動作する構成であり、通常、静電気放電時には、端子間保護素子が内部回路の素子よりも先に動作を開始する。
しかしながら、半導体集積回路の回路構成などによっては、内部素子、すなわち、上述の従来回路の例においては、出力用ＮＭＯＳトランジスタＱ１が、端子間保護素子の動作開始前に動作してしまうことがある。
【０００８】
これは、内部素子（出力用ＮＭＯＳトランジスタＱ１）のスナップバック電圧は、通常、ドレイン・ソース降伏電圧（ＢＶDSS）で定まるが、回路構成やレイアウト構成によっては、静電気放電が印加された際に、内部素子（出力用ＮＭＯＳトランジスタＱ１）のゲートに電圧が発生し、その電圧がＭＯＳトランジスタの閾値電圧Ｖｔｈに達するとスナップバック電圧となる前にＭＯＳトランジスタとして動作状態となってしまい、最悪時には、トランジスタの破壊に至ることもある。
図３に示されたような従来回路においては、このような動作を抑圧、回避することはできず、信頼性の点で十分とは言い難いものであった。
【０００９】
本発明は、上記実状に鑑みてなされたもので、静電気放電から回路を保護するための保護素子が動作を開始する前に、内部素子が動作することなく、信頼性の高い静電気放電保護が可能な半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る半導体集積回路は、
出力段を構成する内部素子の出力端が出力端子に接続されると共に、前記内部素子と同一ノードに前記内部素子を静電気放電から保護する端子間保護素子が接続されてなる半導体集積回路であって、
前記出力端子における静電気放電を検出して動作し、前記内部素子を強制的に非動作状態に保持する強制停止回路が設けられてなるものである。
かかる構成において、前記出力段を構成する内部素子は、ＮＭＯＳの出力用トランジスタであって、当該出力用トランジスタは、そのドレインが出力端子に、ソースがグランドに、それぞれ接続される一方、ゲートには、後段の回路が接続されると共に、強制停止回路が接続され、
前記強制停止回路は、強制停止用ＮＭＯＳトランジスタを用いてなり、そのゲートが出力端子に、ソースがグランドに、それぞれ接続される一方、ドレインが前記ＮＭＯＳの出力用トランジスタのゲートに接続されてなるものとすると好適である。
また、出力段を構成する内部素子は、ＮＭＯＳの出力用トランジスタとＰＭＯＳの出力用トランジスタであって、出力段は、前記ＮＭＯＳの出力用トランジスタとＰＭＯＳの出力用トランジスタがプッシュプル接続されてなり、
前記ＮＭＯＳの出力用トランジスタ及びＰＭＯＳの出力用トランジスタのゲートには、後段の回路が接続されると共に、強制停止回路が接続され、
前記強制停止回路は、強制停止用ＮＭＯＳトランジスタを用いてなり、そのゲートが出力端子に、ソースがグランドに、それぞれ接続される一方、ドレインが前記ＮＭＯＳの出力用トランジスタのゲート及びＰＭＯＳの出力用トランジスタのゲートに接続されてなるものとしても好適である。
【発明の効果】
【００１１】
本発明によれば、半導体集積回路の出力端子への静電気放電によって動作して、内部素子を強制的に非動作状態とする強制停止回路を設けたので、従来と異なり、内部素子が静電気保護のために設けられた保護素子よりも先に動作してしまうことがなく、信頼性の高い静電気放電に対する保護が実現でき、安定、確実な回路動作を確保することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体集積回路の第１の回路構成例について、図１を参照しつつ説明する。
この半導体集積回路は、出力端子１１とグランドとの間に直列接続された出力用トランジスタ１を有したものとなっている。本発明の実施の形態においては、出力用トランジスタ１としてＮＭＯＳトランジスタが用いられており、そのドレインが出力端子１１に接続される一方、ソースはグランドに接続されている。そして、ゲートは、第２及び第３のトランジスタ２，３により構成されたプッシュプル駆動回路３１に接続されたものとなっている。
【００１３】
本発明の実施の形態においては、第２のトランジスタ２としてＮＭＯＳトランジスタが、第３のトランジスタ３としてＰＭＯＳトランジスタが、それぞれ用いられたものとなっている。
そして、ＮＭＯＳトランジスタである第２のトランジスタ２のドレインとＰＭＯＳトランジスタである第３のトランジスタ３のドレインとが相互に接続されて出力用トランジスタ１のゲートへ接続されている。
【００１４】
一方、第２のトランジスタ２のゲートと第３のトランジスタ３のゲートが相互に接続されて、この半導体集積回路の図示されない後段の内部回路へ接続されたものとなっている。そして、後段の図示されない回路からの信号が、このプッシュプル駆動回路３１により増幅され、出力用トランジスタ１を介して出力端子１１から外部へ出力されるようになっている。
また、第２のトランジスタ２のソースは、グランドに接続される一方、第３のトランジスタ３のソースには、電源電圧が印加されるようになっている。
【００１５】
一方、出力端子１１とグランドとの間には、従来回路同様、ダイオード５と端子間保護用ＮＭＯＳトランジスタ６が端子間保護素子として設けられている。すなわち、ダイオード５は、そのアノードがグランドに、カソードが出力端子１１に、それぞれ接続されたものとなっている。
また、端子間保護用ＮＭＯＳトランジスタ６は、ゲートとソースが相互に接続されると共にグランドに接続される一方、ドレインが出力端子１１に接続されたものとなっている。換言すれば、端子間保護素子としてのダイオード５及び端子間保護用ＮＭＯＳトランジスタ６は、出力用トランジスタ１と同一ノードに接続されたものとなっている。
【００１６】
さらに、本発明の実施の形態においては、静電気放電時に出力用トランジスタ１を強制的に非動作状態とする強制停止回路１０１が設けられている。
本発明の実施の形態における強制停止回路１０１は、強制停止用ＮＭＯＳトランジスタ４を用いて構成されており、そのドレインは、出力用トランジスタ１のゲートに接続される一方、ソースは、グランドに、ゲートは、出力端子１１に、それぞれ接続されたものとなっている。
【００１７】
次に、上記構成における回路について、特に、静電気放電時の動作を中心に説明する。
まず、通常、半導体集積回路の出力端子などに外部からの静電気放電が生じた場合、内部素子（例えば、出力用トランジスタ１）のスナップバック電圧は、ドレイン・ソース降伏電圧（ＢＶDSS）で決まるが、回路構成や、レイアウト構成などによっては、静電気放電時に内部素子（例えば、出力用トランジスタ１）のゲートに電圧が発生し、その電圧がＭＯＳトランジスタのＶｔｈ（スレッショルド電圧）に達するとスナップバック動作に至る前に内部素子が動作状態に至り、端子間保護素子の動作開始前に内部素子が破壊に至るようなことがある。以下の動作説明においては、出力用トランジスタ１がそのような状態に至る可能性がある場合を想定することとする。
【００１８】
出力端子１１に静電気放電による印加電圧が生ずると、強制停止用ＮＭＯＳトランジスタ４により静電気放電が検知され、しかる後、強制停止用ＮＭＯＳトランジスタ４が動作状態（ＭＯＳ動作）となる。強制停止用ＮＭＯＳトランジスタ４が動作状態となることによって、出力用トランジスタ１のゲートは、強制停止用ＮＭＯＳトランジスタ４を介してグランドに接続された状態となり、そのため、出力用トランジスタ１のゲート電位は、ほぼグランド電位に保持されることとなる。その結果、出力用トランジスタ１は、静電気放電により強制停止用ＮＭＯＳトランジスタ４が動作状態にある間、非動作状態に保持され、従来と異なり、静電気放電により動作状態となることが確実に防止される。
【００１９】
これにより、下記する関係を保つことができる。
【００２０】
端子間保護素子であるダイオード５及び端子間保護用ＮＭＯＳトランジスタ６の電圧＜内部素子（出力用トランジスタ１）のスナップバック電圧
【００２１】
したがって、内部素子としての出力用トランジスタ１がＭＯＳ動作を開始する前に、端子間保護素子としての端子間保護用ＮＭＯＳトランジスタ６がスナップバックし、静電気放電から半導体集積回路が確実に保護されることとなる。
【００２２】
本発明の実施の形態においては、強制停止用ＮＭＯＳトランジスタ４は、そのゲートのみが出力端子１１に接続されているため、ゲート（酸化膜圧）耐圧が、端子間保護用ＮＭＯＳトランジスタ６よりも十分に高く、端子間保護用ＮＭＯＳトランジスタ６のＯＮ抵抗に留意すれば、ゲート幅を小さくすることができ、そのため、チップ面積の縮小化を図ることができるだけでなく、高速応答性のさらなる向上を図ることができる。
【００２３】
なお、上述の回路構成において、出力用トランジスタ１のラッチ状態を防止する観点から、出力端子１１が論理値Ｈｉｇｈの状態にある場合、これを論理値Ｌｏｗとするためには、後段の内部回路、具体的には、プッシュプル駆動回路３１を構成する第３のトランジスタ３の電流能力が、強制停止用ＮＭＯＳトランジスタ４の電流能力より大となるように、これら２つのＭＯＳトランジスタ３，４のサイズを決定すると好適である。
【００２４】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、半導体集積回路の出力段がインバータ出力の場合の構成例で、出力段は、出力用第１及び第２のトランジスタ１Ａ，１Ｂによるプッシュプル駆動回路３２が構成されたものとなっている。
【００２５】
具体的には、ＮＭＯＳトランジスタである出力用第１のトランジスタ１ＡのドレインとＰＭＯＳトランジスタである出力用第２のトランジスタ１Ｂのドレインとが相互に接続されて出力端子１１へ接続される一方、それぞれのゲートは、相互に接続されて、後段の回路を構成する第２及び第３のトランジスタ２，３のドレインへ接続されると共に、強制停止用ＮＭＯＳトランジスタ４のドレインと接続されたものとなっている。
【００２６】
そして、出力用第１のトランジスタ１Ａのソースは、グランドに接続される一方、出力用第２のトランジスタ１Ｂのソースには、電源電圧が印加されるようになっている。
なお、強制停止用ＮＭＯＳトランジスタ４のゲートは、図１に示された第１の構成例同様、出力端子１１に接続されたものとなっている。
【００２７】
また、上述した出力段の構成に対応して、端子間保護素子として２つのダイオード５ａ，５ｂが設けられたものとなっている。
すなわち、第１のダイオード５ａのカソードと第２のダイオード５ｂのアノードが共に出力端子１１に接続される一方、第１のダイオード５ａのアノードは、グランドに接続され、第２のダイオード５ｂのカソードには電源電圧が印加されるようになっている。
【００２８】
かかる構成においても、静電気放電時における動作は、先の図１に示された構成例と基本的に同一である。すなわち、概説すれば、静電気放電が生ずると強制停止用ＮＭＯＳトランジスタ４により、出力用第１及び第２のトランジスタ１Ａ，１Ｂのゲートが、ほぼグランド電位に保持され、それによって、内部素子としての出力用第１及び第２のトランジスタ１Ａ，１ＢがＭＯＳ動作を開始する前に、端子間保護素子としてのダイオード５ａ，５ｂ及び端子間保護用ＮＭＯＳトランジスタ６がスナップバックし、静電気放電から半導体集積回路が確実に保護されることとなる。
【００２９】
なお、上述の回路構成においても、先の第１の構成例同様、出力用第１及び第２のトランジスタ１Ａ，１Ｂのラッチ状態を防止する観点から、出力端子１１が論理値Ｈｉｇｈの状態にある場合、これを論理値Ｌｏｗとするためには、後段の内部回路、具体的には、第３のトランジスタ３の電流能力が、強制停止用ＮＭＯＳトランジスタ４の電流能力より大となるように、これら２つのＭＯＳトランジスタ３，４のサイズを決定すると好適である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態における半導体集積回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体集積回路の第２の回路構成例を示す回路図である。
【図３】従来の回路構成例を示す回路図である。
【符号の説明】
【００３１】
１…出力用トランジスタ
２…第２のトランジスタ
３…第３のトランジスタ
４…強制停止用ＮＭＯＳトランジスタ
６…端子間保護用ＮＭＯＳトランジスタ
１１…出力端子
１０１…強制停止回路
【図１】
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【図２】
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【図３】
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