(57)【要約】【課題】複数のＦＥＴが設けられた従来の半導体装置には、ＦＥＴ対のペア精度の面で向上の余地がある。【解決手段】半導体装置１は、ＦＥＴ１０（第１のＦＥＴ）、ＦＥＴ２０（第２のＦＥＴ）、ＦＥＴ３０（第３のＦＥＴ）、およびＦＥＴ４０（第４のＦＥＴ）を備えている。これらのＦＥＴ１０，２０，３０，４０は、１つの能動領域Ｒ１（特定領域）内に設けられている。ＦＥＴ１０、ＦＥＴ２０、ＦＥＴ３０およびＦＥＴ４０は、それぞれ、ゲート電極１２、ゲート電極２２、ゲート電極３２およびゲート電極４２を有している。これらのゲート電極１２、ゲート電極２２、ゲート電極３２およびゲート電極４２は、平面視で、１つの円周に沿ってこの順に配置されている。ＦＥＴ１０，２０，３０，４０は、略同一の形状をしている。【選択図】図１
2007324438.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって画された１つの特定領域内に設けられた複数の電界効果トランジスタを備え、
前記複数の電界効果トランジスタのゲート電極は、平面視で、１つの円周に沿って配置されており、
前記複数の電界効果トランジスタのうち少なくとも２つの電界効果トランジスタは、略同一の形状をしていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記各ゲート電極の形状は、平面視で、前記円周の中心を中心とする第１の扇形から、前記円周の前記中心を中心とし、前記第１の扇形よりも短い半径を有する第２の扇形を除去した形状に略等しい半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数の電界効果トランジスタは、第１、第２、第３および第４の電界効果トランジスタを含み、
前記第１、第２、第３および第４の電界効果トランジスタの前記ゲート電極は、前記円周に沿って、この順に配置されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３の電界効果トランジスタのソース領域、ゲート電極およびドレイン領域は、それぞれ、前記第１の電界効果トランジスタのソース領域、ゲート電極およびドレイン領域と電気的に接続されており、
前記第４の電界効果トランジスタのソース領域、ゲート電極およびドレイン領域は、それぞれ、前記第２の電界効果トランジスタのソース領域、ゲート電極およびドレイン領域と電気的に接続されている半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
平面視で、前記円周の外側および内側にそれぞれ設けられた第１および第２の拡散層を備え、
前記第１および第２の拡散層は、一方が前記電界効果トランジスタのソース領域として機能し、他方が前記電界効果トランジスタのドレイン領域として機能する半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲート電極の端部は、前記円周の外側に向かって突出しており、
当該突出した部分によって、前記第１の拡散層の端部が画されている半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記ゲート電極の端部は、前記円周の内側に向かって突出しており、
当該突出した部分によって、前記第２の拡散層のうち前記ゲート電極に隣接する部分の端部が画されている半導体装置。
【請求項８】
請求項５乃至７いずれかに記載の半導体装置において、
前記複数の電界効果トランジスタは、前記第２の拡散層を共有している半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２の拡散層は、前記各電界効果トランジスタのソース領域として機能する半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記複数の電界効果トランジスタは、ソース領域が互いに電気的に接続された１対の電界効果トランジスタを含む半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記１対の電界効果トランジスタは、差動回路またはミラー回路を構成している半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記１対の電界効果トランジスタは、オペアンプまたはコンパレータ内の差動回路またはミラー回路を構成している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
複数のＦＥＴ（電界効果トランジスタ）を備える半導体装置においては、それらのＦＥＴ間に、高いペア精度すなわち高い相対精度が要求される場合がある。例えば、オペアンプまたはコンパレータ内の差動回路またはミラー回路を構成するＦＥＴ対については、当該オペアンプまたはコンパレータの入力オフセット電圧を小さく抑えるために、高いペア精度が要求される。
【０００３】
複数のＦＥＴが設けられた従来の半導体装置としては、例えば特許文献１，２に記載されたものが挙げられる。
【０００４】
図１６は、特許文献１に記載された半導体装置を示す平面図である。半導体装置１００は、４つのＦＥＴ１０１，１０２，１０３，１０４を備えている。各ＦＥＴは、円環状のゲート電極１１１と、その外側および内側にそれぞれ設けられたソース電極１１２およびドレイン領域１１３とを有している。ＦＥＴ１０１およびＦＥＴ１０３は、ソース電極、ゲート電極およびドレイン電極の各々が互いに電気的に接続されている。ＦＥＴ１０２およびＦＥＴ１０４間の接続関係も、ＦＥＴ１０１およびＦＥＴ１０３間のそれと同様である。
【０００５】
したがって、半導体装置１００においては、ＦＥＴ１０１およびＦＥＴ１０３が実質的に１つのＦＥＴとして機能するとともに、ＦＥＴ１０２およびＦＥＴ１０４が実質的にもう１つのＦＥＴとして機能する。そして、ＦＥＴ１０１，１０３からなるＦＥＴとＦＥＴ１０２，１０４からなるＦＥＴとによって、ＦＥＴ対が構成されている。
【０００６】
図１７は、特許文献２に記載された半導体装置を示す平面図である。半導体装置２００においても、ＦＥＴ対を構成するＦＥＴ２１０ａおよびＦＥＴ２１０ｂが設けられている。これらのＦＥＴ２１０ａ，２１０ｂは、ソース領域２０１を共有している。ＦＥＴ２１０ａは、ゲート電極２０２ａおよびドレイン領域２０３ａを有している。同様に、ＦＥＴ２１０ｂは、ゲート電極２０２ｂおよびドレイン領域２０３ｂを有している。
【０００７】
なお、本発明に関連する先行技術文献としては、特許文献１，２の他に、特許文献３が挙げられる。
【特許文献１】特開昭６２−８１０５４号公報
【特許文献２】特開平６−１３５７４号公報
【特許文献３】特開平２−２１０８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１６の半導体装置１００において、ＦＥＴ１０１，１０２，１０３，１０４は、互いに遠く離れて配置されている。すると、互いに近接して配置されている場合に比して、これらのＦＥＴからなるＦＥＴ対のペア精度は、拡散層の不純物濃度の基板面内でのバラツキの影響を受け易くなってしまう。
【０００９】
また、図１７の半導体装置２００においては、各ゲート電極２０２ａ，２０２ｂが矩形の一部（具体的には矩形を構成する４辺のうちの３辺）に相当する形状をしている。そのため、ゲート電極２０２ａ，２０２ｂの角部（例えば点線Ｌ１で囲まれた部分）と、それ以外の部分とで、チャネル長が相違している。すると、ソースードレイン間を流れる電流はチャネル長がより短い経路を通ろうとするため、当該電流に偏りが生じてしまう。これにより、拡散層の不純物濃度の基板面内でのバラツキの影響を受け易くなってしまい、ＦＥＴ対のペア精度の低下につながる。
【００１０】
以上のように、複数のＦＥＴが設けられた従来の半導体装置には、ＦＥＴ対のペア精度の面で向上の余地がある。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、素子分離領域によって画された１つの特定領域内に設けられた複数の電界効果トランジスタを備え、上記複数の電界効果トランジスタのゲート電極は、平面視で、１つの円周に沿って配置されており、上記複数の電界効果トランジスタのうち少なくとも２つの電界効果トランジスタは、略同一の形状をしていることを特徴とする。
【００１２】
この半導体装置においては、複数のＦＥＴが１つの特定領域内に設けられている。このため、別個の特定領域内に設ける場合よりも、これらのＦＥＴを互いに近接させて配置することが可能である。したがって、これらのＦＥＴからなるＦＥＴ対のペア精度は、拡散層の不純物濃度の基板面内でのバラツキの影響を受けにくくなる。さらに、これらのＦＥＴのゲート電極は、１つの円周に沿って配置されている。このため、図１７に示した半導体装置とは異なり、ソースードレイン間を流れる電流が偏在するのを防ぐことができる。
【発明の効果】
【００１３】
本発明によれば、ＦＥＴ対のペア精度の向上に適した構造の半導体装置が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。半導体装置１は、ＦＥＴ１０（第１のＦＥＴ）、ＦＥＴ２０（第２のＦＥＴ）、ＦＥＴ３０（第３のＦＥＴ）、およびＦＥＴ４０（第４のＦＥＴ）を備えている。これらのＦＥＴ１０，２０，３０，４０は、１つの能動領域Ｒ１（特定領域）内に設けられている。ここで、能動領域とは、上述のとおり、素子分離領域によって画された領域のことである。すなわち、能動領域Ｒ１は、素子分離領域（図１において図示せず）によって包囲されている。また、能動領域Ｒ１内には、素子分離領域が存在しない。
【００１６】
ＦＥＴ１０、ＦＥＴ２０、ＦＥＴ３０およびＦＥＴ４０は、それぞれ、ゲート電極１２、ゲート電極２２、ゲート電極３２およびゲート電極４２を有している。これらのゲート電極１２、ゲート電極２２、ゲート電極３２およびゲート電極４２は、平面視で、１つの円周に沿ってこの順に配置されている。ゲート電極１２，２２，３２，４２の材料は、例えばポリシリコンである。
【００１７】
また、ＦＥＴ１０，２０，３０，４０は、略同一の形状をしている。したがって、ゲート電極１２，２２，３２，４２も、略同一の形状をしている。ここで、形状が略同一であるとは、平面視での形状が幾何学的に合同であるという意味である。具体的には、図２に示すように、各ゲート電極１２，２２，３２，４２の形状は、平面視で、上記円周の中心Ｐを中心とする第１の扇形Ｆ１から、上記中心Ｐを中心とし、第１の扇形Ｆ１よりも短い半径を有する第２の扇形Ｆ２を除去した形状に略等しい。同図においては、ゲート電極１２を例にとって説明している。
【００１８】
図１に戻って、平面視で上記円周の外側、すなわちゲート電極１２，２２，３２，４２の外側には、拡散層１４，２４，３４，４４（第１の拡散層）が設けられている。拡散層１４は、ゲート電極１２および後述する拡散層５６と共に、ＦＥＴ１０を構成している。拡散層２４は、ゲート電極２２および拡散層５６と共に、ＦＥＴ２０を構成している。拡散層３４は、ゲート電極３２および拡散層５６と共に、ＦＥＴ３０を構成している。また、拡散層４４は、ゲート電極４２および拡散層５６と共に、ＦＥＴ４０を構成している。拡散層１４，２４，３４，４４は、それぞれ、ＦＥＴ１０，２０，３０，４０のドレイン領域として機能する。
【００１９】
平面視で上記円周の内側、すなわちゲート電極１２，２２，３２，４２の内側には、拡散層５６（第２の拡散層）が設けられている。拡散層５６は、ＦＥＴ１０，２０，３０，４０によって共有されている。この拡散層５６は、ＦＥＴ１０，２０，３０，４０のソース領域として機能する。
【００２０】
本実施形態において、ＦＥＴ３０のソース領域（拡散層５６）、ゲート電極３２およびドレイン領域（拡散層３４）は、それぞれ、ＦＥＴ１０のソース領域（拡散層５６）、ゲート電極１２およびドレイン領域（拡散層１４）と電気的に接続されている。同様に、ＦＥＴ４０のソース領域（拡散層５６）、ゲート電極４２およびドレイン領域（拡散層４４）は、それぞれ、ＦＥＴ２０のソース領域（拡散層５６）、ゲート電極２２およびドレイン領域（拡散層２４）と電気的に接続されている。
【００２１】
したがって、半導体装置１においては、ＦＥＴ１０およびＦＥＴ３０が実質的に１つのＦＥＴとして機能するとともに、ＦＥＴ２０およびＦＥＴ４０が実質的にもう１つのＦＥＴとして機能する。そして、ＦＥＴ１０，３０からなるＦＥＴとＦＥＴ２０，４０からなるＦＥＴとによって、ＦＥＴ対が構成されている。
【００２２】
図３（ａ）および図３（ｂ）は、図１の半導体装置１のIII−III線に沿った断面を示す断面図である。また、図４（ａ）および図４（ｂ）は、図１の半導体装置１のIV−IV線に沿った断面を示す断面図である。これらの図のうち図３（ａ）および図４（ａ）はＦＥＴ１０，２０，３０，４０がＮチャネル型である場合に相当し、図３（ｂ）および図４（ｂ）はＦＥＴ１０，２０，３０，４０がＰチャネル型である場合に相当する。
【００２３】
これらの断面図からもわかるように、上述のゲート電極１２，２２，３２，４２は、半導体基板６１上に形成されている。一方、拡散層１４，２４，３４，４４および拡散層５６は、半導体基板６１中に形成されている。これらの拡散層１４，２４，３４，４４および拡散層５６は、ＦＥＴ１０，２０，３０，４０がＮチャネル型である場合にはＮ＋型であり、Ｐチャネル型である場合にはＰ＋型である。
【００２４】
半導体基板６１は、Ｎ型の基板６２と、その上に形成されたＮ型のエピタキシャル層６４とを含んでいる。ただし、半導体基板６１中にエピタキシャル層６４を設けることは必須ではない。ＦＥＴ１０，２０，３０，４０がＮチャネル型である場合には、さらに、半導体基板６１の表層にＰ型のウエル領域６６が形成されている。また、半導体基板６１には、素子分離領域６８が形成されている。素子分離領域６８としては、ＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidation of Silicon）等が挙げられる。
【００２５】
半導体基板６１上には、層間絶縁膜７２も設けられている。さらに、この層間絶縁膜７２に形成された開口を通じて、ソース電極５７が拡散層５６に接続されるとともに、ドレイン電極１５およびドレイン電極３５がそれぞれ拡散層１４および拡散層３４に接続されている。なお、図４（ａ）または図４（ｂ）の断面図に現れていない拡散層２４，４４にも、拡散層１４，３４と同様に、ドレイン電極が接続されている。また、図１の平面図においては、層間絶縁膜７２、ソース電極５７、およびドレイン電極１５，３５の図示が省略されている。
【００２６】
図５および図６を参照しつつ、本発明の適用例を説明する。図５および図６は、一般的なコンパレータを示す回路構成図である。これらの図に示されたコンパレータは、差動回路８２およびミラー回路８４を含んでいる。差動回路８２は、図５の例では２つのＮチャネル型のＦＥＴ（ＭＮ１およびＭＮ２）からなるＦＥＴ対によって構成されており、図６の例では２つのＰチャネル型のＦＥＴ（ＭＰ３およびＭＰ４）からなるＦＥＴ対によって構成されている。また、ミラー回路８４は、図５の例では２つのＰチャネル型のＦＥＴ（ＭＰ１，ＭＰ２）からなるＦＥＴ対によって構成されており、図６の例では２つのＮチャネル型のＦＥＴ（ＭＮ３，ＭＮ４）からなるＦＥＴ対によって構成されている。なお、図５および図６において、符号Ｓ１〜Ｓ４、符号Ｇ１〜Ｇ４および符号Ｄ１〜Ｄ４は、それぞれ、各ＦＥＴのソース、ゲートおよびドレインを表している。
【００２７】
本発明は、かかる構成のコンパレータに好適に適用することができる。例えば、差動回路８２を例にとると、ＦＥＴ２０，４０からなるＦＥＴをＭＮ１（またはＭＰ３）として用いるとともに、ＦＥＴ１０，３０からなるＦＥＴをＭＮ２（またはＭＰ４）として用いればよい。ミラー回路８４についても同様であり、ＦＥＴ１０，３０からなるＦＥＴをＭＰ１（またはＭＮ３）として用いるとともに、ＦＥＴ２０，４０からなるＦＥＴをＭＰ２（またはＭＮ４）として用いればよい。
【００２８】
図７は、図５のコンパレータに本発明を適用した場合の回路レイアウト例を示す平面図である。本例においては、図中上部の能動領域Ｒ１に差動回路（図５の差動回路８２）が配置され、下部の能動領域Ｒ１にミラー回路（図５のミラー回路８４）が配置されている。差動回路については、ＦＥＴ１０，３０が図５のＭＮ２に相当し、ＦＥＴ２０，４０がＭＮ１に相当する。一方、ミラー回路については、ＦＥＴ１０，３０が図５のＭＰ１に相当し、ＦＥＴ２０，４０がＭＰ２に相当する。また、ミラー回路においては、両ＦＥＴ（ＭＰ１，ＭＰ２）のゲート電極どうしがメタル配線９４によって接続されている。なお、図７中の符号９２は、ポリシリコンを表している。
【００２９】
続いて、本実施形態の効果を説明する。半導体装置１においては、ＦＥＴ１０，２０，３０，４０が１つの能動領域Ｒ１内に設けられている。このため、別個の能動領域内に設ける場合よりも、これらのＦＥＴを互いに近接させて配置することが可能である。したがって、これらのＦＥＴからなるＦＥＴ対のペア精度は、拡散層の不純物濃度の基板面内でのバラツキの影響を受けにくくなる。
【００３０】
さらに、これらのＦＥＴのゲート電極１２，２２，３２，４２は、１つの円周に沿って配置されている。したがって、図１７に示した半導体装置とは異なり、チャネル形成領域上にゲート電極の角部が存在しない。このため、各ＦＥＴ１０，２０，３０，４０のチャネル長は略一定となり、それによりソースードレイン間を流れる電流が偏在するのを防ぐことができる。よって、ＦＥＴ対のペア精度の向上に適した構造の半導体装置１が実現されている。
【００３１】
ＦＥＴ１０，２０，３０，４０が１つの能動領域Ｒ１内に設けられていることにより、これらのＦＥＴの占有面積を小さく抑えることができる。このことは、ひいては半導体装置１の小型化に資する。これに対して、図１６に示した半導体装置のように、複数のＦＥＴが別個の能動領域に設けられている場合には、それらのＦＥＴの占有面積が大きくなってしまう。
【００３２】
ＦＥＴ１０，２０，３０，４０が略同一の形状をしている。これにより、ＦＥＴ対のペア精度を一層向上させることができる。これに対して、ＦＥＴの形状が相異なると、寸法ずれによる影響を受け易くなるため、ペア精度の向上には適さない構造となってしまう。
【００３３】
図１８は、相異なる形状の複数のＦＥＴを備える従来の半導体装置を示す平面図である。半導体装置３００は、図１６の半導体装置と同様、特許文献１に記載されたものである。半導体装置３００においては、ゲート電極３１１ａおよびゲート電極３１１ｂが設けられている。これらのゲート電極３１１ａ，３１１ｂの形状は相異なっている。ゲート電極３１１ａは、ソース電極３１２ａと共に１つのＦＥＴを構成している。また、ゲート電極３１１ｂは、ソース電極３１２ｂと共にもう１つのＦＥＴを構成している。これら２つのＦＥＴは、ドレイン電極３１３を共有している。この半導体装置３００においては、寸法ずれによる影響を受けて寸法精度が悪くなるため、２つのＦＥＴのチャネル形成領域の面積比を精度良く調整するのが困難である。
【００３４】
半導体装置１においては、さらに、図２で説明したとおり、各ゲート電極１２，２２，３２，４２の形状が第１の扇形Ｆ１から第２の扇形Ｆ２を除去した形状に略等しい。これにより、一定のチャネル長を有するＦＥＴを容易に実現することができる。
【００３５】
ＦＥＴ１０およびＦＥＴ３０が実質的に１つのＦＥＴとして機能するとともに、ＦＥＴ２０およびＦＥＴ４０が実質的にもう１つのＦＥＴとして機能するように構成されている。これにより、ＦＥＴ対のペア精度が、拡散層の不純物濃度の基板面内でのバラツキの影響を一層受けにくくなる。例えば、図１において図中の右側に行くにつれて不純物濃度が低くなるような一次元的な濃度勾配が存在する場合、ＦＥＴ１０およびＦＥＴ４０の拡散層は比較的濃度が高く、ＦＥＴ２０およびＦＥＴ３０の拡散層は比較的濃度が低くなる。したがって、ＦＥＴ１０，３０からなるＦＥＴおよびＦＥＴ２０，４０からなるＦＥＴは、何れも高濃度の拡散層と低濃度の拡散層との双方を含むこととなる。それゆえ、これらのＦＥＴ間のペア精度を考えたときには、上記濃度勾配の影響が殆ど表れないことになる。
【００３６】
拡散層５６がＦＥＴ１０，２０，３０，４０によって共有されている。このため、簡略な構成で、ソース領域が互いに電気的に接続された複数のＦＥＴを得ることができる。また、これにより、差動回路またはミラー回路等、ソース領域どうしが接続されたＦＥＴ対が用いられる回路に、半導体装置１を好適に適用することができる。特に、図５および図６で例示したように、コンパレータの差動回路またはミラー回路に適用した場合には、当該コンパレータの入力オフセット電圧を小さく抑えることができる。
【００３７】
（第２実施形態）
図８は、本発明による半導体装置の第２実施形態を示す平面図である。半導体装置２においては、ゲート電極１２，２２，３２，４２の構成が、図１で説明した半導体装置１と相違する。半導体装置２のその他の構成は、半導体装置１と同様である。
【００３８】
半導体装置２において、ゲート電極１２の端部１２ａは、上記円周の外側に向かって突出している。そして、その突出した部分によって、拡散層１４の端部が画されている。この突出した部分は、能動領域Ｒ１の外側まで延びている。これにより、拡散層１４は、平面視で、ゲート電極１２および素子分離領域によって、完全に包囲されている。ゲート電極２２，３２，４２の構成も、ゲート電極１２と同様である。
【００３９】
ここで、チャネル形成領域の寸法精度の依存性について、半導体装置１と半導体装置２とを比較する。簡単のため、ＦＥＴ１０を例にとって説明する。半導体装置１においては、チャネル形成領域の寸法精度が、ゲート電極１２（例えばポリシリコン）の形状の寸法精度、拡散層１４の形状の寸法精度、および拡散層５６の形状の寸法精度の３つに依存する。一方、半導体装置２においては、チャネル形成領域の寸法精度が、ゲート電極１２の形状の寸法精度、および拡散層５６の形状の寸法精度の２つに依存する。したがって、半導体装置２によれば、半導体装置１よりも更に、ＦＥＴ対のペア精度を向上させることができる。半導体装置２のその他の効果は、半導体装置１と同様である。
【００４０】
（第３実施形態）
図９は、本発明による半導体装置の第３実施形態を示す平面図である。半導体装置３においては、ゲート電極１２，２２，３２，４２の構成が、図１で説明した半導体装置１と相違する。半導体装置３のその他の構成は、半導体装置１と同様である。
【００４１】
半導体装置３において、ゲート電極１２の端部１２ａは、上記円周の外側および内側の双方に向かって突出している。外側に突出した部分によって拡散層１４の端部が画されている点は、半導体装置２について図８で説明したとおりである。半導体装置３においては、さらに、内側に突出した部分によって、拡散層５６のうちゲート電極１２に隣接する部分の端部が画されている。ゲート電極２２，３２，４２の構成も、ゲート電極１２と同様である。
【００４２】
かかる構成の半導体装置３においては、チャネル形成領域の寸法精度が、ゲート電極１２の形状の寸法精度だけに依存する。したがって、半導体装置２よりも更に、ＦＥＴ対のペア精度を向上させることができる。半導体装置３のその他の効果は、半導体装置２と同様である。なお、半導体装置１，２，３の何れにおいても、チャネル形成領域の寸法精度は、能動領域Ｒ１の寸法精度には依存しない。ゲート電極１２，２２，３２，４２が能動領域Ｒ１内に納まっているからである。
【００４３】
本実施形態において、上記円周の外側および内側のうち内側にのみ端部１２ａが突出していてもよい。その場合、チャネル形成領域の寸法精度はゲート電極１２の形状の寸法精度、および拡散層１４の形状の寸法精度の２つに依存することとなる。したがって、半導体装置１よりも更に、ＦＥＴ対のペア精度を向上させることができる。
【００４４】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば上記実施形態においてはＦＥＴ対を構成するＦＥＴが２対２に分割された例を示した。すなわち、ＦＥＴ１０，３０の２つからなるＦＥＴとＦＥＴ２０，４０の２つからなるＦＥＴとによって、ＦＥＴ対が構成された例を示した。しかし、ＦＥＴ対を構成するＦＥＴは、１対１に分割されていてもよいし、３対３以上に分割されていてもよい。１対１の例を図１０、図１１および図１２に示し、４対４の例を図１３、図１４および図１５に示す。
【００４５】
図１０、図１１および図１２においては、ＦＥＴ１０およびＦＥＴ２０の２つのＦＥＴが設けられている。これらのＦＥＴ１０とＦＥＴ２０とによって、ＦＥＴ対が構成されている。これらの図のうち図１１は、図８と同様に、ゲート電極の端部が円周の外側に突出した例を示している。また、図１２は、図９と同様に、ゲート電極の端部が円周の外側および内側の双方に突出した例を示している。
【００４６】
図１３、図１４および図１５においては、ＦＥＴ１０，２０，３０，４０，５０，６０，７０，８０の８つのＦＥＴが設けられている。ＦＥＴ５０，６０，７０，８０は、それぞれ、ゲート電極５３，６３，７３，８３を有している。また、ＦＥＴ５０，６０，７０，８０は、それぞれ、ドレイン領域として機能する拡散層５５，６５，７５，８５を有している。ＦＥＴ１０，３０，５０，７０は、ソース領域、ゲート電極およびドレイン領域のそれぞれが、互いに接続されている。同様に、ＦＥＴ２０，４０，６０，８０は、ソース領域、ゲート電極およびドレイン領域のそれぞれが、互いに接続されている。これにより、ＦＥＴ１０，３０，５０，７０からなるＦＥＴとＦＥＴ２０，４０，６０，８０からなるＦＥＴとによって、ＦＥＴ対が構成されている。これらの図のうち図１４は、図８と同様に、ゲート電極の端部が円周の外側に突出した例を示している。また、図１５は、図９と同様に、ゲート電極の端部が円周の外側および内側の双方に突出した例を示している。
【００４７】
また、上記実施形態においては、ＦＥＴ１０，２０，３０，４０のうち２つが実質的に１つのＦＥＴとして機能し、残りの２つが実質的にもう１つのＦＥＴとして機能する例を示した。しかし、ＦＥＴ１０，２０，３０，４０の各々が独立のＦＥＴとして機能してもよい。その場合、例えば、ＦＥＴ１０，２０によって構成されたＦＥＴ対と、ＦＥＴ３０，４０によって構成されたＦＥＴ対との２つのＦＥＴ対を１つの能動領域内に形成することができる。
【００４８】
上記実施形態においては、ゲート電極１２，２２，３２，４２が完全な円の外周に沿って配置された例を示した。しかし、ゲート電極１２，２２，３２，４２は、完全な円ではなく、円に近い多角形の外周に沿って配置されていてもよい。その場合も、ゲート電極１２，２２，３２，４２は、円周に沿って配置されているものとみなされる。
【００４９】
上記実施形態においては、能動領域Ｒ１内の全てのＦＥＴが同一形状である場合の例を示した。しかし、能動領域Ｒ１内に３つ以上のＦＥＴが設けられている場合、それらのうち少なくとも２つのＦＥＴが同一形状であればよい。
【００５０】
上記実施形態においては、ゲート電極の内側の拡散層（拡散層５６）がソース領域として機能する場合の例を示した。しかし、同拡散層がドレイン領域として機能し、ゲート電極の外側の拡散層がソース領域として機能してもよい。
【００５１】
上記実施形態においては、本発明をコンパレータに適用する例を示した。しかし、本発明は、オペアンプにも好適に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】図１の半導体装置中のゲート電極の平面形状を説明するための平面図である。
【図３】（ａ）および（ｂ）は、図１の半導体装置のIII−III線に沿った断面を示す断面図である。
【図４】（ａ）および（ｂ）は、図１の半導体装置のIV−IV線に沿った断面を示す断面図である。
【図５】一般的なコンパレータを示す回路構成図である。
【図６】一般的なコンパレータを示す回路構成図である。
【図７】図５のコンパレータに本発明を適用した場合の回路レイアウト例を示す平面図である。
【図８】本発明による半導体装置の第２実施形態を示す平面図である。
【図９】本発明による半導体装置の第３実施形態を示す平面図である。
【図１０】実施形態の一変形例を示す平面図である。
【図１１】実施形態の他の変形例を示す平面図である。
【図１２】実施形態の他の変形例を示す平面図である。
【図１３】実施形態の他の変形例を示す平面図である。
【図１４】実施形態の他の変形例を示す平面図である。
【図１５】実施形態の他の変形例を示す平面図である。
【図１６】特許文献１に記載された半導体装置を示す平面図である。
【図１７】特許文献２に記載された半導体装置を示す平面図である。
【図１８】特許文献１に記載された他の半導体装置を示す平面図である。
【符号の説明】
【００５３】
１    半導体装置
２    半導体装置
３    半導体装置
１０    ＦＥＴ
１２    ゲート電極
１２ａ    端部
１４    拡散層
１５    ドレイン電極
２０    ＦＥＴ
２２    ゲート電極
２４    拡散層
３０    ＦＥＴ
３２    ゲート電極
３４    拡散層
３５    ドレイン電極
４０    ＦＥＴ
４２    ゲート電極
４４    拡散層
５０    ＦＥＴ
５３    ゲート電極
５５    拡散層
５６    拡散層
５７    ソース電極
６０    ＦＥＴ
６１    半導体基板
６２    基板
６３    ゲート電極
６４    エピタキシャル層
６５    拡散層
６６    ウエル領域
６８    素子分離領域
７０    ＦＥＴ
７２    層間絶縁膜
７３    ゲート電極
７５    拡散層
８０    ＦＥＴ
８２    差動回路
８３    ゲート電極
８４    ミラー回路
８５    拡散層
９２    ポリシリコン
９４    メタル配線
Ｆ１    第１の扇形
Ｆ２    第２の扇形
Ｒ１    能動領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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