(57)【要約】【課題】テスト時間を短縮する。【解決手段】２ビット以上の情報を記憶単位として記憶する複数のメモリバンクとデータバッファを有する。テストモードにおいてデータバッファが保持する前記情報の記憶単位毎の値のうち一の値を持つものとその他の値を持つものとを区別する制御データをメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けたメモリバンクにおいて、指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定する。不一致の判定結果を得たメモリバンクを除いて、対応するデータバッファが保持する前記情報の記憶単位毎の値のうち別の一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送して前記判定を行い、前記判定結果が不一致となったメモリバンクを外部から識別可能にする。【選択図】図１１
2007122845.tif 000002
【特許請求の範囲】
【請求項１】
１個の不揮発性メモリセルにつき２ビット以上の情報を記憶単位として記憶可能な複数のメモリバンクと、前記メモリバンクの各々に対応して設けられたデータバッファと、制御回路とを有し、
前記メモリバンクは前記不揮発性メモリセルのデータ端子に接続する複数のビット線と、前記夫々のビット線に接続するセンスラッチと、前記不揮発性メモリセルの選択端子に接続する複数のワード線とを有し、
前記制御回路は第１のテストモードの指定に応じて、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けた各々のメモリバンクにおいて、指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定し、判定結果が不一致となったメモリバンクを除いて、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち別の一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送して前記判定を行い、前記判定結果が不一致となったメモリバンクを外部から識別可能にする不揮発性メモリ。
【請求項２】
前記制御データは前記一の値を持つものを第１論理値のデータ、その他の値を持つものを第２論理値のデータとする請求項１記載の不揮発性メモリ。
【請求項３】
前記制御回路は、前記指定されたメモリセルのワード線選択によるメモリディスチャージを行った後、前記センスラッチに転送された制御データのうち第２論理値のデータによってビット線の選択ディスチャージを行い、全てのビット線がディスチャージ状態にされることをもって、前記指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致すると判定する請求項２記載の不揮発性メモリ。
【請求項４】
前記制御回路は第２のテストモードの指定に応じて、前記各々のメモリバンクの選択されたワード線に接続された全てのメモリセルを第１状態とし、選択されたワード線に印可される電圧を所定の読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、前記判定結果が不一致となったメモリバンクを外部から識別可能にする請求項１記載の不揮発性メモリ。
【請求項５】
前記制御回路は第３のテストモードの指定に応じて、前記各々のメモリバンクの選択されたワード線に印可される電圧を隣り合う読出しワード線選択レベルの一方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にし、前記判定において全て一致する判定結果が得られたメモリバンクに対しては更に、前記隣り合う読出しワード線選択レベルの他方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、前記判定結果が不一致となったメモリバンクを外部から識別可能にする請求項４記載の不揮発性メモリ。
【請求項６】
前記判定結果が不一致となったメモリバンクを識別可能にする情報を外部から参照可能に保持するステータスレジスタを有する請求項５記載の不揮発性メモリ。
【請求項７】
１個の不揮発性メモリセルにつき２ビット以上の情報を記憶単位として記憶可能なメモリバンクと、制御回路とを有し、
前記制御回路は第２のテストモードの指定に応じて、前記メモリバンクの選択された全ワード線に印可される電圧を所定の読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にする不揮発性メモリ。
【請求項８】
１個の不揮発性メモリセルにつき２ビット以上の情報を記憶単位として記憶可能なメモリバンクと、制御回路とを有し、
前記制御回路は第３のテストモードの指定に応じて、前記メモリバンクの選択された全ワード線に印可される電圧を隣り合う読出しワード線選択レベルの一方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にし、前記判定において全て一致する判定結果が得られたときは更に、前記隣り合う読出しワード線選択レベルの他方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にする不揮発性メモリ。
【請求項９】
１個の不揮発性メモリセルにつき２ビット以上の情報を記憶単位として記憶可能な複数のメモリバンクと、制御回路とを有し、
前記制御回路は第３のテストモードの指定に応じて、前記各々のメモリバンクの全ワード線を隣り合う読出しワード線選択レベルの一方を読出しワード線選択レベルとし、其それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にし、前記判定において全て一致する判定結果が得られたメモリバンクに対しては更に、前記隣り合う読出しワード線選択レベルの他方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、前記判定結果が不一致となったメモリバンクを外部から識別可能にする不揮発性メモリ。
【請求項１０】
１個の不揮発性メモリセルにつき２ビット以上の情報を記憶単位として記憶可能な複数のメモリバンクと、前記メモリバンクの各々に対応して設けられたデータバッファと、制御回路とを有し、
前記メモリバンクは前記不揮発性メモリセルのデータ端子に接続する複数のビット線と、前記夫々のビット線に接続するセンスラッチと、前記不揮発性メモリセルの選択端子に接続する複数のワード線とを有し、
前記制御回路は第１のテストモードの指定に応じて、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けた各々のメモリバンクにおいて、指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定する第１判定動作を行い、
前記制御回路は、前記ビット線に得られる状態に一致する判定結果が得られたメモリバンクに対しては更に、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち別の一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けた各々のメモリバンクにおいて、前記指定されたメモリセルのワード線選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定する第２判定動作を行い、
前記第１判定動作と第２判定動作において前記判定結果が不一致となったメモリバンクを外部から識別可能にする不揮発性メモリ。
【請求項１１】
前記第１判定動作と第２判定動作において前記判定結果が不一致となったメモリバンクを識別する情報を外部から参照可能に保持するステータスレジスタを有する請求項１０記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを備えた半導体メモリにおいて、データの書き込み読出しによるデバイステストを支援するテスト容易化技術に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
閾値電圧の相違によって情報を記憶することが可能な不揮発性メモリセルは、その電荷蓄積領域に電子の注入（書込み動作）によって高い閾値電圧を得ることができ、電子の放出又はホールの注入（消去動作）によって低い閾値電圧を得ることができる。書込み動作及び消去動作では閾値電圧が規定の分布の範囲に入るようにベリファイ動作を行う。ベリファイ動作では、閾値電圧の分布の下裾を規定するための下裾ベリファイ電圧と上裾を判定するための上裾ベリファイ電圧とをワード線選択レベルに用いる。記憶情報の読出し動作では、メモリゲートに前記高い閾値電圧と低い閾値電圧との間のワード線選択レベルを与えることによってその記憶情報を判定することができる。この読出し選択レベルは、上の閾値電圧分布のための下裾ベリファイ電圧と、下の閾値電圧分布のための上裾ベリファイ電圧との間のレベルにされ、読み出し選択レベルにはそれらベリファイ電圧に対して所定の電圧マージンが確保されるようになっている。デバイステストでは、そのような電圧マージンが確保されているか否かを、データの書き込み及び読出しによって検査する。書込みデータの入力と読出しデータの出力とを外部のテスタとの間で行う外部データ入出力端子のビット数に比べてテストの際に入出力されるデータ量は極めて多いから、デバイステストには通常長い時間がかかる。
【０００３】
特許文献１には、ＳＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のＤＲＡＭ系メモリにおけるテストの技術が記載される。これによれば、ＳＤＲＡＭは書込みデータを保持回路に保持し、保持回路のデータを不揮発性メモリセルに書込み、書込み後にメモリセルから読み出したデータと前記保持回路に保持されている書込みデータを比較回路で比較し、比較結果を外部に出力するように構成される。
【０００４】
【特許文献１】特開２００４−３１０９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＤＲＡＭ系のメモリでは蓄積容量とビット線との間の電荷際配分を介して記憶情報の読出しを行う性質上、書込みデータのパターンを種々変更しながら読出しエラーを生ずるかを判定しなければならない。これに対し、多値記憶を行うフラッシュメモリ等においては隣り合う閾値電圧分布の読出し判定レベルとそれら閾値電圧分布のベリファイ電圧との電圧マージンが確保されているかを判定すればよい。したがって、多値記憶を行う不揮発性メモリの場合には、全てのメモリセルに全て同じ値を書込んでこれを読み出せばよい。ＤＲＡＭ系メモリのようにマーチングパターン等パターンデータを変更しながら全てのメモリセルにパターンデータ書込んで読み出す動作を何回も繰り返すことを要しない。この意味において、特許文献１では多値記憶を行う不揮発性メモリに着目したテスト時間の短縮について考慮されていない。本発明者の検討によれば、フラッシュメモリ等の不揮発性メモリの場合には書込みデータは任意パターンである必要はなく、単一データであっても良いから、それに即したテストモードを備えることによりデバイステストの更なる短縮が可能になることが明らかにされた。また、ＤＲＡＭ系メモリの場合には記憶情報の偏在性や周囲回路の動作状態との依存性も考慮することが必要になるので、マルチバンクであっても、途中で欠陥のあるメモリバンクが検出されてもその後、当該バンクをテスト対象から外すことによる支障が懸念される。これに対し、多値記憶を行う不揮発性メモリの場合には読出し選択レベルとベリファイ電圧との間の電圧マージンに着目すればよいのでそのような懸念のないことが本発明者によって見出された。
【０００６】
本発明の目的は、多値記憶を行う不揮発性メモリのテスト時間を短縮することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る不揮発性メモリは、１個の不揮発性メモリセル（ＱＭ）につき２ビット以上の情報を記憶単位として記憶可能な複数のメモリバンク（ＭＢＮＫ０〜ＭＢＮＫｎ）と、前記メモリバンクの各々に対応して設けられたデータバッファ（５）と、制御回路（１１）とを有する。前記メモリバンクは前記不揮発性メモリセルのデータ端子に接続する複数のビット線（ＧＢＬ０〜ＧＢＬｊ）と、前記夫々のビット線に接続するセンスラッチ（２９）と、前記不揮発性メモリセルの選択端子に接続する複数のワード線（ＷＬ０〜ＷＬｍ）とを有する。前記制御回路は第１のテストモードの指定に応じて、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送し、前記制御データの転送を受けた各々のメモリバンクにおいて、指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致するか否かを判定する。更に制御回路は、前記不一致の判定結果を得たメモリバンクを除いて、前記各々のデータバッファが保持する前記情報の記憶単位毎の値のうち別の一の値を持つものとその他の値を持つものとを区別する制御データを対応するメモリバンクのセンスラッチに並列転送して前記判定を行う。更に制御回路は前記判定結果が不一致となったメモリバンクを外部から識別可能にする。
【００１０】
上記より、制御回路は不揮発性メモリセルに書込んだデータに対する期待値データをデータバッファに取り込んだ後、不揮発性メモリセルから読み出した記憶データと期待値データが一致するか否かを内部で判定することができ、不揮発性メモリセルから読み出したデータを全て外部端子からテスタに転送することを要しない。したがって、内部で判定動作を行うと言う意味においてテスト時間を短縮できる。特に、上記判定動作を複数のメモリバンクで並列に行うから、マルチバンク構成においてはこの点でもテスト時間の短縮に寄与する。更に、前記不一致の判定結果によるエラーを生じたメモリバンクに関しては、その後、テスト対象から除外する。したがって、テスト対象から除外されたメモリバンクのデータバッファに外部から新たに期待値データを取り込む動作は不要になり、マルチバンクそれ自体は並列動作可能であっても、テスト時間の更なる短縮が可能になる。
【００１１】
テストの性質上、前記判定結果を外部から参照可能にするのがよい。少なくとも不一致によるエラーを生じたメモリバンクを識別することができれば、少なくともエラーバンクを動作不能として、記憶容量の小さな不揮発性メモリとして利用可能になる。
【００１２】
前記制御データは、例えば前記一の値を持つものを第１論理値のデータ、その他の値を持つものを第２論理値のデータとする。
【００１３】
前記制御回路は、例えば、前記指定されたメモリセルのワード線選択によるメモリディスチャージを行った後、前記センスラッチに転送された制御データのうち第２論理値のデータによってビット線の選択ディスチャージを行う。そして、全てのビット線がディスチャージ状態にされることをもって、前記指定されたワード線の選択によってビット線に得られる状態が前記転送された制御データに基づいてビット線に得られる状態に一致すると判定する。
【００１４】
〔２〕本発明の一つの具体的な形態として、半導体メモリは第２のテストモード又は／及び第３のテストモードを備える。多値記憶を行うフラッシュメモリ等においては隣り合う閾値電圧分布の読出し判定レベルとそれら閾値で電圧分布のベリファイ電圧との電圧マージンが確保されているかを判定すればよい。したがって、多値記憶を行う不揮発性メモリの場合には、全てのメモリセに全て同じ値を書込んでこれを読み出せばよい。ＤＲＡＭ系メモリのようにマーチングパターン等パターンデータを変更しながら全てのメモリセルにパターンデータ書込んで読み出す動作を何回も繰り返すことを要しない。
【００１５】
これに着目し、第２のテストモードの指定に応じて前記制御回路は、前記各々のメモリバンクの選択ワード線を所定の読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、前記判定結果が不一致となったメモリバンクを外部から識別可能にする。この第２の動作モードは、多値記憶の閾値電圧分布のうち最も高い分布と最も低い分布に対するテストに好適である。
【００１６】
前記第３のテストモードの指定に応じて前記制御回路は、前記各々のメモリバンクの選択ワード線を隣り合う読出しワード線選択レベルの一方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定し、その判定結果を外部から参照可能にする。そして、前記判定において全て一致する判定結果が得られたメモリバンクに対しては更に、前記隣り合う読出しワード線選択レベルの他方を読出しワード線選択レベルとし、それによってビット線に得られる状態が全て一致するか否かを判定する。更に、前記判定結果が不一致となったメモリバンクを外部から識別可能にする。この第３の動作モードは、多値記憶の閾値電圧分布のうち最も高い分布と最も低い分布の間に位置する分布に対するテストに好適である。
【００１７】
上記第２のテストモード及び第３のテストモードでは、１回の判定毎にテスト対象とされる全てのメモリセルに全て同じ値(２値の１１／１０／００／０１いずれか1状態のみ)を書込んでいるため、期待値をデータバッファからセンスラッチへ転送する必要がない。また、第１のテストモードがメモリセルからセンスラッチへの読み出しを６回行うのに対し、第２のテストモードでは１回、第３のテストモードでは２回で済む。従って、第２及び第３のテストモードは、第１のテストモードよりもテスト時間を短縮できる。さらにチップ内の全てのメモリセルに同一の値を書き込んでおいた場合、ストリング内の全ワード線を並列に選択すればよいから、前記第１のテストモードよりも更にテスト時間を短縮することができる。
【００１８】
前記判定結果が不一致となったメモリバンクを識別可能にする情報を外部から参照可能に保持するステータスレジスタを有するとよい。
【００１９】
〔３〕前記半導体メモリは前記第１のテストモードを備えず第２のテストモード又は／及び第３のテストモードを備えるようにしてもよい。更にそのとき半導体メモリはシングルバンクであってもよい。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２１】
すなわち、多値記憶を行う不揮発性メモリのテスト時間を短縮することができる。
【発明を実施するための最良の形態】
【００２２】
《フラッシュメモリ》
図１には本発明に係る半導体メモリの一例であるフラッシュメモリの構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００２３】
フラッシュメモリ１は、複数個のメモリバンクMＢＮＫ０〜MＢＮＫｎを備える。各々のメモリバンクMＢＮＫ０〜MＢＮＫｎは、メモリアレイＡＲＹ０〜ＡＲＹｎと夫々に対応するセンスラッチ回路（ＬＡＴ）４を備える。前記メモリアレイＡＲＹ０〜ＡＲＹｎは、夫々複数個のストリングＳＴＲＧ０〜ＳＴＲＧｉを備える。各々のメモリアレイＡＲＹ０〜ＡＲＹｎは複数個のストリングＳＴＲＧ０〜ＳＴＲＧｉに共通のグローバルビット線ＧＢＬ０〜ＧＢＬｊを有する。ストリングの構成は図２に例示される。ストリングＳＴＲＧ０はマトリクス配置された複数個の不揮発性メモリセルＱＭを有する。特に図示はしないが、不揮発性メモリセルＱＭはソースとドレインの間のチャネル形成領域の上にゲート酸化膜を介してフローティングゲートとメモリゲートが重ねられたｎチャンネル型のＭＯＳ構造を備える。不揮発性メモリセルＱＭはフローティングゲートが保有する電子の量に応じて異なる閾値電圧を有することができる。ここではフローティングゲートに電子を注入する動作を書込み動作、電子を放出若しくはホールを注入する動作を消去動作と称する。前記メモリセルＱＭは列毎に並列接続され、並列接続されたメモリセルＱＭのコモンドレインは分離スイッチＱＤを介して選択的にグローバルビット線ＧＢＬ０〜ＧＢＬｊに接続される。並列接続されたメモリセルＱＭのコモンソースは分離スイッチＱＤを介して選択的にデータ線ＣＤに接続される。行方向には行単位で不揮発性メモリセルＱＭのメモリゲートに接続するワード線ＷＬ０〜ＷＬｍが配置される。分離スイッチＱＤ，ＱＳはストリング選択信号線ＳＴＤ，ＳＴＳによってスイッチ制御される。その他のストリングＳＴＲＧ１〜ＳＴＲＧｉも同様に構成される。
【００２４】
夫々のストリングＳＴＲＧ０〜ＳＴＲＧｉにおける前記ワード線ＷＬ０〜ＷＬｍ及びストリング選択信号線ＳＴＤ，ＳＴＳは図１のＸデコーダ及びドライバ（ＸＤＥＣ・ＤＲＶ）２によって駆動される。どのメモリバンクのＸデコーダ及びドライバ２を活性化し、活性化したメモリバンクのどのストリングのどのワード線を選択するかは、バンク及びＸセレクタ（ＢＸＳＥＬ）３から出力されるアドレス情報に基づいて決定される。
【００２５】
グローバルビット線ＧＢＬ０〜ＧＢＬｊはセンスラッチ回路（ＳＬＡＴ）４に接続され、センスラッチ回路４は対応するデータバッファ（ＤＢＵＦ）５に接続する。データバッファ５はメモリバンク毎に配置される。センスラッチ回路４は例えば各々のグローバルビット線ＧＢＬ０〜ＧＢＬｊに対応する数のセンスラッチ（ＳＬ：図５参照）を有し、センスラッチの記憶ノードは対応するグローバルビット線とデータバッファ５の入出力ノードに接続する。センスラッチは、不揮発性メモリセルＱＭからグローバルビット線ＧＢＬ０〜ＧＢＬｊに読出されたデータを並列にセンスして保持し、データバッファ５に内部伝送したりする。さらにセンスラッチは、データバッファ５から転送された書込みデータ等を保持してグローバルビット線ＧＢＬ０〜ＧＢＬｊに対する電圧駆動やプリチャージ並びにディスチャージを制御する。データバッファ５の他方のインタフェースはＹデコーダ及びＹゲート（ＹＤＥＣ・ＹＧ）６を介して内部データバス７に接続される。Ｙデコーダ及びＹゲート６はカラムアドレスカウンタ（ＣＡＣＵＮＴ）８から出力されるカラムアドレス信号をデコードして、内部データバス７に導通させるデータバッファのカラム位置を決定する。カラムアドレスカウンタ８はプリセットされたカラムアドレスの初期値を基点にアドレスインクリメントを行って順次更新されたカラムアドレス信号を出力可能である。これにより、データバッファ５の任意のカラム位置との間でデータバス７を介して外部との間でデータの入出力動作を行うことができる。複数ビットの外部入出力端子Ｉ／Ｏはアドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。マルチプレクサ（ＭＰＸ）９はデータ入出力に際してデータバスを外部入出力端子Ｉ／Ｏに接続する。マルチプレクサ（ＭＰＸ）９はページアドレス信号の入力に際して外部入出力端子Ｉ／Ｏをページアドレスバッファ（ＰＡＢＵＦ）１０に接続し、カラムアドレス信号の入力に際して外部入出力端子Ｉ／Ｏをカラムアドレスカウンタ８に接続し、コマンドの入力に際して外部入出力端子Ｉ／Ｏを制御回路（ＣＯＮＴ）１１に接続する。
【００２６】
制御回路１１は、マイクロプロセッサ（ＭＰＵ）１３、リードオンリメモリ（ＲＯＭ）１４、コマンドでコーダ（ＣＭＤＤＥＣ）１５及びステータスレジスタ（ＳＲＥＧ）１６等を有する。制御回路１１は制御信号バッファ１７を介して外部からアクセス制御信号を入力する。アクセス制御信号は、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、リセット信号／ＲＥＳとされる。それらアクセス制御信号のレベルの組合せによってデータ入力、データ出力、アドレス入力、コマンド入力等を区別してアドレスマルチプレクサ９による入出力経路選択を制御する。入力されたコマンドはコマンドデコーダ１５によってデコードされる。マイクロプロセッサ１３はそのデコード結果をベクタとして対応する処理ルーチンの実行に遷移することにより内部のメモリ動作を制御する。処理ルーチンの内容はＲＯＭ１４が保有するプログラムの記述に言って規定される。書込みや消去のように長い時間を要するメモリ動作を行うとき制御回路１１はレディー・ビジー信号（Ｒ／Ｂ）をアサートしてビジー状態であることを外部に通知する。
メモリ動作の制御に必要なバンクアドレスとＸアドレスは制御回路１１がページアドレスバッファ１０に格納されたページアドレスに基づいてバンク及びＸセレクタ３にセットする。メモリ動作に必要な各種動作電圧は外部電源電圧ＶＣＣ、ＶＳＳに基づいて電源回路（ＰＳＰＬＹ）１９が生成する。生成された動作電圧は内部メモリ動作に応じて制御回路１１が選択して必要な回路に供給する。オール判定回路（ＡＪＤＧ）２０は書込みベリファイ動作等においてグローバルビット線ＧＢＬ１〜ＧＢＬｊの全論理値に対してＮＡＮＤ又はＯＲ又はＮＯＲ等の論理を採って制御回路１１に出力する。
【００２７】
前記不揮発性メモリセルの情報記憶には電荷保持領域としてのフローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧（Ｖｔｈ）が変化することを利用する。
このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、１個の不揮発性メモリセルで２ビットの情報記憶を行う場合、記憶情報としてのデータ“０１”，“００”，“１０”，“１１”に対応する４種類のメモリ閾値電圧分布が決められる。それらメモリ閾値電圧分布を得るには、記憶情報“１１“を得るための消去動作を行い、この後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行えば良い。書き込み処理では例えば、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖ、ワード線には１７Ｖを印加すればよい。ビット線に０Ｖを印加するか、１Ｖを印加するかは、対応するセンスラッチにラッチさせる書き込み制御データの論理値で決定される。書き込み処理の時にセンスラッチに“１”または“０”の何れをセットするかは、データバッファ上の書き込みデータに従って制御する。消去動作では例えば、ビット線を２Ｖとし、選択ワード線印加電圧を−１６Ｖ、非選択ワード線を０Ｖとして、ワード線単位の消去動作を行う。
【００２８】
図３に不揮発性メモリセルの記憶情報と其れに対応する閾値電圧分分布が例示される。ＶＷＶ１１，ＶＷ１０，ＶＷＶ００，ＶＷＶ０１は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾ベリファイ電圧である。ＶＷＥ１１，ＶＷＥ１０，ＶＷＥＷ００は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾ベリファイ電圧である。それら上裾ベリファイ電圧と下裾ベリファイ電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷＬ，ＶＲＷＭ，ＶＲＷＨは読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧（読出し判定レベル）である。図４には図３の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例が示される。
【００２９】
読出し処理では、特に制限されないが、読出しワード線電圧をＶＲＷＭ、ＶＲＷＨ、ＶＲＷＬの順番に切換える。読出しワード線電圧をＶＲＷＭとすることによってセンスラッチに得られる論理値（Ｖｔｈ＞ＶＲＷＭのとき論理値０、Ｖｔｈ＜ＶＲＷＭのとき論理値１、）は２ビットの記憶情報の上位ビットを決定する。次に読出しワード線電圧をＶＲＷＨとすることによって得られる論理値が０のとき(Ｖｔｈ＞ＶＲＷＨ)は記憶情報の下位ビットを論理値１に決定する。最後に読出しワード線電圧をＶＲＷＬとすることによって得られる論理値が０のとき(Ｖｔｈ＞ＶＲＷＬ)は記憶情報の下位ビットを論理値０に、その論理値が１のとき(Ｖｔｈ＜ＶＲＷＬ)は記憶情報の下位ビットを論理値１に決定する。このように読出しワード線レベルを３回切換えて順次ラッチ回路に３回読み出されるデータに基づいて２ビットの記憶情報を再生することができる。書込み動作ではその逆に、データバッファが保有する書き込みデータの２ビット単位の値に応じて書込み制御データを生成してセンスラッチに与え、これによって２ビットの書込みデータに対応する閾値電圧分布の形成タイミングにおいて書込み処理が可能にされる。前記２ビットの記憶情報を再生する論理及び2ビットの書込みデータに基づいて書込み制御データを生成する論理は、特に図示はしないが、データバッファ５回路においてセンスラッチ回路４とのインタフェース部分に設けられている。
【００３０】
《センスラッチ》
図５にはセンスラッチ回路４に含まれるセンスラッチ(ＳＬ)２９の一例が示される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートに矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。センスラッチ２９はＳＬＰ（Ｖｄｄ）とＳＬＮ(Ｖｓｓ)を動作電源ノードとするスタティックラッチ３０を有し、一方の入出力ノードはセンスノードＳＮＳ、他方の入出力ノードはリファレンスノードＲＥＦとされる。前記センスノードＳＮＳとリファレンスノードＲＥＦは転送ゲート選択信号ＹＳにてスイッチ制御される転送ゲートＭＯＳトランジスタ３１、３２を介してデータバッファ５の入出力端子ＩＯＲ０，ＩＯＳ０〜ＩＯＲｊ，ＩＯＳｊのうちの対応する入出力端子に接続可能にされる。また、前記センスノードＳＮＳとリファレンスノードＲＥＦは、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ３３，３４を介してプリチャージ電源ノードＦＲＳＡに接続される。読出し動作の開始前に、前記センスノードＳＮＳとリファレンスノードＲＥＦを初期化する動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードＲＥＦはセンスノードＳＮＳの大凡半分のレベルにプリチャージされる。センスノードＳＥＳは、センスＭＯＳトランジスタ３５と、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ３６とを介して回路の接地電位に接続される。センスＭＯＳトランジスタ３５のゲートはグローバルビット線ＧＢＬ０〜ＧＢＬｊのうち対応するグローバルビット線に結合され、センスＭＯＳトランジスタ３５は当該グローバルビット線のレベルに応じてスイッチ制御され、センスＭＯＳトランジスタ３５のオン動作によりセンスノードＳＮＳのレベルが選択的にローレベルに反転される。センス動作ではセンスノードＳＮＳとリファレンスノードＲＥＦとの間に電位差が形成され、初期状態においてＭＯＳトランジスタ３６はカットオフされる。グローバルビット線の変化が可能にされるセンスタイミングにおいてＭＯＳトランジスタ３６がオン状態にされ、センスラッチの電源端子ＳＬＰ、ＳＬＮに動作電源が供給され、センス動作を開始する。このとき、対応するグローバルビット線がハイレベルを維持すればセンスノードＳＮＳはローレベルに反転する。そのとき、対応するグローバルビット線がハイレベルからローレベルに変化すればセンスノードＳＮＳはハイレベルとされる。これにより、スタティックラッチ３０は不揮発性メモリセルＱＭの記憶情報を検出してラッチすることができる。図６には記憶情報を読出す動作のタイミングチャートが例示される。また、スタティックラッチ３０は入出力端子ＩＯＲ０，ＩＯＳ０〜ＩＯＲｊ，ＩＯＳｊのうちの対応する入出力端子からの書き込みデータをラッチすることができる。
【００３１】
センスノードＳＮＳは信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ３８を介してグローバルビット線ＧＢＬ０〜ＧＢＬｊのうち対応するグローバルビット線に結合される。グローバルビット線ＧＢＬ０〜ＧＢＬｊにはそれらを一括してプリチャージするためのプリチャージＭＯＳトランジスタ４４が接続される。プリチャージＭＯＳトランジスタ４４はプリチャージ電源ＦＲＰＣに接続され、信号ＲＰＣによってスイッチ制御される。更にグローバルビット線ＧＢＬ０〜ＧＢＬｊの夫々は対応するグローバルビット線を選択プリチャージ又は選択ディスチャージ可能にするイネーブルＭＯＳトランジスタ４０と選択ＭＯＳトランジスタ４１を備える。イネーブルＭＯＳトランジスタ４０は対応するグローバルビット線に接続され、信号ＰＣにてスイッチ制御され、後段の選択ＭＯＳトランジスタ４１の出力を対応するグローバルビット線に伝達するか否かのイネーブル制御に利用される。選択ＭＯＳトランジスタ４１はリファレンスノードＲＥＦのレベルに従ってスイッチ制御され、オン状態にされることによってプリチャージ／ディスチャージ電源ＦＰＣに導通する。読出し動作等におけるグローバルビット線のプリチャージはＭＯＳトランジスタ４４を介する全ビットプリチャージで行う。全ビットプリチャージの電流経路は図７に例示される。書込み動作においてスタティックラッチ３０に書き込みデータをラッチしたときリファレンスノードＲＥＦがハイレベルのとき、対応するグローバルビット線は予め電源ＦＰＣによりプリチャージされ、その後、トランジスタ３８がオンされてリファレンスノードＲＥＦのハイレベルに到達する。リファレンスノードＲＥＦのハイレベルは書き込み非選択のビット線における書込み阻止電圧になる。スタティックラッチ３０が書き込みデータをラッチしたときリファレンスノードＲＥＦがローレベルであれば対応するグローバルビット線はリファレンスノードＲＥＦのローレベルに到達し、書込み選択ビット線における書込み電圧になる。図８にＭＯＳトランジスタ４０、４１による選択プリチャージの電流経路が例示される。更に電源ＦＰＣを回路のグランド電位に接続することにより、スタティックラッチ３０が保持するデータの論理値に応じて対応するグローバルビット線をＭＯＳトランジスタ４０，４１を介して選択的にディスチャージすることができる。図９にＭＯＳトランジスタ４１による選択ディスチャージの電流経路が例示される。電源ＦＰＣはプリチャージ／ディスチャージの制御信号ＰＤＣＮＴを入力に受けるＣＭＯＳインバータに代表されるプッシュプル回路によって構成される。
【００３２】
図５において各々のスタティックラッチ３０のセンスノードＳＮＳにゲートが結合されたＭＯＳトランジスタ４６と、リファレンスノードＲＥＦにゲートが結合されたＭＯＳトランジスタ４７とはオール判定を行うためのディスチャージＭＯＳトランジスタである。
ＭＯＳトランジスタ４６は、センス動作において不揮発性メモリセルの閾値電圧がワード線レベルよりも低い状態であることをセンスノードＳＮＳで検出したとき信号ＥＣＳはローレベルに変化させる。ＭＯＳトランジスタ４７はスタティックラッチ３０がリファレンスノードＲＥＦをハイレベルにするデータを保持しているとき、信号ＥＣＲをローレベルに変化させる。信号ＥＣＲ、ＥＣＳは、メモリバンク毎に対応するオール判定回路２０に供給される。例えば夫々のオール判定回路２０は、図１０に例示されるように第1論理回路（ＮＡＮＤ）２０Ａと第２論理回路（ＮＡＮＤ）２０Ｂとから構成される。第1論理回路（ＮＡＮＤ）２０Ａとは、対応するメモリバンクからのｊ＋１ビットの信号ＥＣＳに対しＮＡＮＤ論理を採ってその結果ＮＧＳをＭＰＵ１３に返す。第２論理回路(ＮＡＮＤ)２０Ｂは対応するメモリバンクからのｊ＋１ビットの信号ＥＣＲに対してＮＡＮＤ論理を採ってその結果ＮＧＲをＭＰＵ１３に返す。
【００３３】
《第１のテストモード》
上記フラッシュメモリ１はデバイステストのために幾つかのテストモードを備える。テストモードは、前記アクセス制御信号の組み合わせと所定のテストコマンドの双方によって、或いは何れか一方によって指定される。制御回路１１にテストモードが指定されると、ＭＰＵ１３は指定されたテストモードの種別に応ずる処理ルーチンの実行に遷移してテスト動作を行う。ここでは、第１乃至第３のテストモードについて説明する。
【００３４】
第１のテストモードは、メモリバンクＭＢＮＫ０〜ＭＢＮＫｎに任意のテストパターンデータを書込んだとき、不揮発性メモリセルから読み出したデータが期待値データに一致するか否かを検証するための動作モードである。図１１には第１のテストモードによるテスト動作のフローチャートが全体的に示される。図１２にはそのテスト動作の一部が詳細に例示される。ここでは、特に制限されないが、夫々のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎにおいて一つのストリングＳＴＲＧの１本のワード線に対してテストデータを並列に書込んだ後、データバッファ５にその書込みデータが残っている状態で、当該ワード線の書込みデータに対して第１のテストモードを指定する。この書込み動作と第１のテストモードによる検証を夫々のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎの全てのストリングＳＴＲＧ０〜ＳＴＲＧｊに対して順次行うことになる。
【００３５】
図１１は全てのメモリバンクＭＢＮＫ０〜ＭＢＮＫｎに対して一つのストリングＳＴＲＧｉの１本のワード線に対する第１のテストモードによる処理フローが例示される。第１のテストモードが指定される前に、任意のテストデータが全てのメモリバンクＭＢＮＫ０〜ＭＢＮＫｎのストリングＳＴＲＧｉにおける１本のワード線に対応する不揮発性メモリセルに書込まれる。この書込み動作では当然書込み処理の後に書込みベリファイが行なわれている。このときの書込みデータは期待値データとしてデータバッファ５に残っている。第１処理ＳＴＰ１はデータバッファ５からデータ“１１”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“１１”とデータ“１０”の間の読出しワード線選択レベルＶＲＷＬよりも下にあるか否かを検証する。前記第１処理ＳＴＰ１の詳細は図１２のステップＳ１〜Ｓ１４によって実現される。先ず、全部のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎが活性化される（Ｓ０）。次にデータバッファ５が保有するデータ“１１”に対応する位置のセンスラッチに制御データ“０”（ＲＥＦ＝Ｌ〔：ローレベル〕、ＳＮＳ＝Ｈ〔：ハイレベル〕）をセットし、それ以外のデータに対応する位置のセンスラッチに制御データ“１”（ＲＥＦ＝Ｈ、ＳＮＳ＝Ｌ）をセットする（Ｓ１）。次にテスト対象の選択ワード線をＶＲＷＬに設定し（Ｓ２）、対象ストリングの分離スイッチＱＳをオン（ＳＴＳ＝Ｈ）とし（Ｓ３）、全てのグローバルビット線ＧＢＬ１〜ＧＢＬｊに対する全ビットプリチャージ動作を行う（Ｓ４）。全ビットプリチャージ動作を終了すると（Ｓ５）、対象ストリングの分離スイッチＱＤを一定期間オン状態（ＳＴＤ＝Ｈ）にしてグローバルビット線に対するメモリディスチャージを開始する（Ｓ６）。即ち、閾値電圧が読出しワード線選択レベルＶＲＷＬよりも下にある不揮発性メモリセルがオン状態にされ、当該メモリセルに接続されたグローバルビット線がディスチャージされる。先にデータ“１１”が書き込まれた不揮発性メモリセルにおいて、上裾時判定レベルＶＷＥ１１に対する読出し判定レベルＶＲＷＬの電圧マージンが規定通りあれば、データ“１１”を記憶するための消去ベリファイ処理でフェイルせずに正常終了された不揮発性メモリセルはオン状態にされる。しかしながら、そのような電圧マージンが規定に対して不十分な場合には、データ“１１”を記憶するための消去ベリファイ処理でフェイルせずに正常終了されていても、不揮発性メモリセルはオン状態にされない場合がある。この後、分離トランジスタＱＳとＱＤはオフにされてメモリディスチャージが終了される（Ｓ７，Ｓ８）。次に選択ディスチャージ（図９参照）が行われる（Ｓ９）。選択ディスチャージの対象は、ハイレベルのリファレンスノードＲＥＦに接続するグローバルビット線とされる。即ち、データバッファ５が保有するデータ“１１”以外のデータに対応する位置のセンスラッチに接続するグローバルビット線が選択ディスチャージの対象とされる。従って、上裾時判定レベルＶＷＥ１１に対する読出し判定レベルＶＲＷＬの電圧マージンが規定通りであれば、全ビットプリチャージ、メモリディスチャージ、及び選択ディスチャージを経れば全てのグローバルビット線はディスチャージ状態になっているはずである。しかしながら、このとき、未だプリチャージ状態を維持しているグローバルビット線があるなら、それは、上裾時判定レベルＶＷＥ１１に対する読出し判定レベルＶＲＷＬの電圧マージンが規定よりも小さくなっていることによる誤動作を生じたと言うことを意味する。グローバルビット線の状態はセンス動作（ＭＯＳトランジスタ３６のオン動作）によって各々のセンスラッチのリファレンスノードＲＥＦに得ることができる（Ｓ１０）。誤動作がなければ全てのセンスラッチのリファレンスノードＲＥＦはローレベルにされる。不揮発性メモリセルに電圧マージンに起因する誤動作を生じていればそのリファレンスノードＲＥＦはハイレベルにされる。リファレンスノードＲＥＦが一つでもハイレベルにされている状態は、リファレンスノードＲＥＦ側のオール判定回路２０Ｂを活性化することにより（Ｓ１１）、信号ＮＧＲのハイレベルによってＭＰＵ１３が認識する。ＭＰＵ１３は誤動作の発生を認識したときは、そのメモリバンク（フェイルバンク）に対応してステータスレジスタ１６にエラーフラグをセットする（Ｓ１２）。そしてＭＰＵ１３はフェイルバンクを非活性化する（Ｓ１３）。
【００３６】
次の第２処理ＳＴＰ２では、図１１に示されるように、データバッファ５からデータ“１０”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“１０”と“１１”の間の読出しワード線選択レベルＶＲＷＬよりも上にあるか否かを検証する。具体的には図１２のＳ１４〜Ｓ２６の処理とされる。この処理は、対象データが“１０”であること（Ｓ１４）、選択ディスチャージに代えて選択プリチャージを行うこと（Ｓ２２）、センス動作の後グローバルビット線ＧＢＬ０〜ＧＢＬｊの全てがチャージ状態を維持しているか否かをセンスノードＳＮＳ側のオール判定回路を用いて判定すること（Ｓ２４）、が大きく相違される。即ちステップＳ１４では、データバッファ５が保有するデータ“１０”に対応する位置のセンスラッチに制御データ“０”（ＲＥＦ＝Ｌ〔：ローレベル〕、ＳＮＳ＝Ｈ〔：ハイレベル〕）をセットし、それ以外のデータに対応する位置のセンスラッチに制御データ“１”（ＲＥＦ＝Ｈ、ＳＮＳ＝Ｌ）をセットする。ステップＳ２２の選択プリチャージ（図８参照）では、その対象は、ハイレベルのリファレンスノードＲＥＦに接続するグローバルビット線とされる。即ち、データバッファ５が保有するデータ“１１”に対応する位置のセンスラッチに接続するグローバルビット線が選択プリチャージの対象とされる。データバッファ５が保有するデータ“００”、“０１”に対応する位置のセンスラッチに接続するグローバルビット線はメモリディスチャージ（Ｓ１９，Ｓ２０）においてディスチャージされずにプリチャージ状態を維持している。従って、データ“１０”の下裾判定レベルＶＷＶ１０に対する読出し判定レベルＶＲＷＬの電圧マージンが規定通りであれば、全ビットプリチャージ、メモリディスチャージ、及び選択プリチャージを経れば全てのグローバルビット線はプリチャージ状態になっているはずである。しかしながら、このとき、ディスチャージ状態のグローバルビット線があるなら、それは、下裾判定レベルＶＷＶ１０に対する読出し判定レベルＶＲＷＬの電圧マージンが規定よりも小さくなっていることによる誤動作を生じたと言うことを意味する。グローバルビット線の状態はセンス動作（ＭＯＳトランジスタ３６のオン動作）によって各々のセンスラッチに得ることができる（Ｓ２３）。誤動作がなければ全てのセンスラッチのセンスノードＳＮＳはローレベルにされる。不揮発性メモリセルに電圧マージンに起因する誤動作を生じていればそのセンスノードＳＮＳはハイレベルにされる。センスノードＳＮＳが一つでもハイレベルにされている状態は、センスノード側のオール判定回路２０Ａを活性化することにより（Ｓ２４）、信号ＮＧＳのハイレベルによってＭＰＵ１３が認識する。ＭＰＵ１３は誤動作の発生を認識したときは、そのメモリバンク（フェイルバンク）に対応してステータスレジスタ１６にエラーフラグをセットする（Ｓ２５）。そしてＭＰＵ１３はフェイルバンクを非活性化する（Ｓ２６）。
【００３７】
次の第３処理ＳＴＰ３では、図１１に示されるように、データバッファ５からデータ“１０”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“１０”と “００”の間の読出しワード線選択レベルＶＲＷＭよりも下にあるか否かを検証する。基本的な処理は第１処理と同じように選択ディスチャージを行ってからリファレンスノードＲＥＦ側のオール判定回路を用いて誤動作を検出すればよい。
【００３８】
次の第４処理ＳＴＰ４では、図１１に示されるように、データバッファ５からデータ“００”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“１０”と “００”の間の読出しワード線選択レベルＶＲＷＭよりも上にあるか否かを検証する。基本的な処理は第２処理と同じように選択プリチャージを行ってからセンスノードＳＮＳ側のオール判定回路を用いて誤動作を検出すればよい。
【００３９】
次の第５処理ＳＴＰ５では、図１１に示されるように、データバッファ５からデータ“００”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“００”と“１０”の間の読出しワード線選択レベルＶＲＷＨよりも下にあるか否かを検証する。基本的な処理は第１処理と同じように選択ディスチャージを行ってからリファレンスノードＲＥＦ側のオール判定回路を用いて誤動作を検出すればよい。
【００４０】
最後に第６処理ＳＴＰ６では、図１１に示されるように、データバッファ５からデータ“０１”に応じてセンスラッチ２９に制御データをセットし、セットしたセンスラッチ２９に応ずる不揮発性メモリセルの閾値電圧がデータ“００”と“０１”の間の読出しワード線選択レベルＶＲＷＨよりも上にあるか否かを検証する。基本的な処理は第２処理と同じように選択プリチャージを行ってからセンスノードＳＮＳ側のオール判定回路を用いて誤動作を検出すればよい。
【００４１】
上記図１１の処理は順次テストパターンが書込まれるマルチバンクのワード線単位で繰り返し行うことも可能である。途中で全てのメモリバンクがフェイルバンクになったときはその時点で、当該フラッシュメモリに対しては完全な不良とされ、テストを打ち切ればよい。一部のメモリバンクに不良が検出されたものは、フェイルバンクを動作不能として、記憶容量の小さな不揮発性メモリとして利用可能にしてもよい。
【００４２】
上記第１のテストモードによれば、制御回路１１は不揮発性メモリセルＱＭに書込んだデータに対する期待値データをデータバッファ５に取り込んだ後、不揮発性メモリセルＱＭの記憶データと期待値データが一致するか否かを内部で判定することができる。不揮発性メモリセルＱＭから読み出したデータを全て外部端子Ｉ／Ｏからテスタに転送することを要しない。したがって、内部で判定動作を行うと言う意味においてテスト時間を短縮できる。特に、上記判定動作を複数のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎで並列に行うから、マルチバンク構成においてはこの点でもテスト時間の短縮に寄与する。更に、前記不一致の判定結果から明らかになったフェイルバンクに関しては、その後、テスト対象から除外する。したがって、テスト対象から除外されたメモリバンクのデータバッファに外部から新たに期待値データを取り込む動作は不要になり、マルチバンクそれ自体は並列動作可能であっても、テスト時間の更なる短縮が可能になる。
【００４３】
《第２及び第３のテストモード》
第２及び第３のテストモードは、テスト対象の全てのメモリセルがテストモードに応じて決まる特定の一つの値を書込んだ状態で行うテストモードとされ、データバッファは期待値データを格納することを要せず、センスラッチへの内部転送も必要としない。第２及び第３のテストモードは、多値記憶を行うフラッシュメモリにおいては隣り合う閾値電圧分布の読出し判定レベルとそれら閾値電圧分布のベリファイ電圧との電圧マージンが確保されているかを判定すればよいことに着目したものである。要するに、多値記憶を行う不揮発性メモリの場合には、テスト対象の全てのメモリセルに全て同じ値を書込んでこれを読み出せばよい。ＤＲＡＭ系メモリのようにマーチングパターン等パターンデータを変更しながら全てのメモリセルにパターンデータ書込んで読み出す動作を何回も繰り返すことを要しない。
【００４４】
第２のテストモードは、図１３、図１４に例示されるように、選択ワード内の全ビットが読出し判定レベルＶＲＷＬより下にあるか否かをチェックするテストモード（ＶＲＷＬ下側テストモード）と、図１５、図１６に例示されるように、選択ワード内の全ビットが読出し判定レベルＶＲＷＨより上にあるか否かをチェックするテストモード（ＶＲＷＨ上側テストモード）とに大別される。第３のテストモードは、図１７、図１８に例示されるように、選択ワード内の全ビットが読出し判定レベルＶＲＷＬとＶＲWＭの間にあるか否かをチェックするテストモード（ＶＲＷＬ−ＶＲＷＭ間テストモード）と、図１９、図２０に例示されるように、選択ワード内の全ビットが読出し判定レベルＶＲＷＭとＶＲＷＨの間にあるか否かをチェックするテストモード（ＶＲＷＭ−ＶＲＷＨ間テストモード）とに大別される。
【００４５】
ＶＲＷＬ下側テストモードにおいては、予めメモリブロックＭＢＬＫ０〜ＭＢＬＫｎのテスト対象の全不揮発性メモリセルに同じデータ“１１”の書き込み処理と書込みベリファイ処理を完了しておく。ＶＲＷＬ下側テストモードが指定されると、図１４に例示されるように、先ず、全部のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎが活性化される（Ｓ３０）。次にそれぞれのメモリバンクにおけるテスト対象の選択ワード線をＶＲＷＬに設定し（Ｓ３１）、対象ストリングの分離スイッチＱＳをオン（ＳＴＳ＝Ｈ）とし（Ｓ３２）、全てのグローバルビット線ＧＢＬ１〜ＧＢＬｊに対する全ビットプリチャージ動作を行う（Ｓ３３）。全ビットプリチャージ動作を終了すると（Ｓ２４）、対象ストリングの分離スイッチＱＤを一定期間オン状態（ＳＴＤ＝Ｈ）にしてグローバルビット線に対するメモリディスチャージを開始する（Ｓ３５）。即ち、閾値電圧が読出しワード線選択レベルＶＲＷＬよりも下にある不揮発性メモリセルがオン状態にされ、当該メモリセルに接続されたグローバルビット線がディスチャージされる。先にデータ“１１”が書き込まれた不揮発性メモリセルにおいて、上裾時判定レベルＶＷＥ１１に対する読出し判定レベルＶＲＷＬの電圧マージンが規定通りあれば、データ“１１”を記憶するための消去ベリファイ処理でフェイルせずに正常終了された不揮発性メモリセルはオン状態にされる。しかしながら、そのような電圧マージンが規定に対して不十分な場合には、データ“１１”を記憶するための消去ベリファイ処理でフェイルせずに正常終了されていても、不揮発性メモリセルはオン状態にされない場合がある。この後、分離トランジスタＱＳとＱＤはオフにされてメモリディスチャージが終了される（Ｓ３６，Ｓ３７）。次にグローバルビット線の状態はセンス動作（ＭＯＳトランジスタ３６のオン動作）によって各々のセンスラッチのリファレンスノードＲＥＦに得ることができる（Ｓ３８）。前記電圧マージンに起因する誤動作がなければ全てのセンスラッチのリファレンスノードＲＥＦはローレベルにされる。不揮発性メモリセルに電圧マージンに起因する誤動作を生じていればそのリファレンスノードＲＥＦはハイレベルにされる。リファレンスノードＲＥＦが一つでもハイレベルにされている状態は、リファレンスノードＲＥＦ側のオール判定回路２０Ｂを活性化することにより（Ｓ３９）、信号ＮＧＲのハイレベルによってＭＰＵ１３が認識する。ＭＰＵ１３は誤動作の発生を認識したときは、そのメモリバンク（フェイルバンク）に対応してステータスレジスタ１６にエラーフラグをセットする（Ｓ４０）。
【００４６】
ＶＲＷＨ上側テストモードにおいては、予めメモリブロックＭＢＬＫ０〜ＭＢＬＫｎのテスト対象の全不揮発性メモリセルに同じデータ“０１”の書き込み処理と書込みベリファイ処理を完了し、全て正常書込みされたフラッメモリをテスト対象とする。ＶＲＷＨ上側テストモードが指定されると、図１６に例示されるように、Ｓ５０〜Ｓ６０の処理が行なわれる。この処理は、図１４の処理に対して、対象データが“０１”であること、ワード線選択レベルにＶＲＷＨを用いること、センス動作の後グローバルビット線ＧＢＬ０〜ＧＢＬｊの全てがチャージ状態を維持しているか否かをリファレンスノードＲＥＦ側のオール判定回路を用いて判定することが相違される。データ“０１”の下裾判定レベルＶＷＶ０１に対する読出し判定レベルＶＲＷＨの電圧マージンが規定通りであれば、全てのグローバルビット線はプリチャージ状態になっているはずである。しかしながら、このとき、ディスチャージ状態のグローバルビット線があるなら、それは、下裾判定レベルＶＷＶ０１に対する読出し判定レベルＶＲＷＨの電圧マージンが規定よりも小さくなっていることによる誤動作を生じたと言うことを意味する。グローバルビット線の状態はセンス動作（ＭＯＳトランジスタ３６のオン動作）によって各々のセンスラッチに得ることができる（Ｓ５８）。誤動作がなければ全てのセンスラッチのセンスノードＳＮＳはローレベルにされる。不揮発性メモリセルに電圧マージンに起因する誤動作を生じていればそのセンスノードＳＮＳはハイレベルにされる。センスノードＳＮＳが一つでもハイレベルにされている状態は、センスノードＳＮＳ側のオール判定回路２０Ａを活性化することにより（Ｓ５９）、信号ＮＧＳのハイレベルによってＭＰＵ１３が認識する。ＭＰＵ１３は誤動作の発生を認識したときは、そのメモリバンク（フェイルバンク）に対応してステータスレジスタ１６にエラーフラグをセットする（Ｓ６０）。
【００４７】
ＶＲＷＬ−ＶＲＷＭ間テストモードでは、予め全メモリブロックＭＢＬＫ０〜ＭＢＬＫｎの全不揮発性メモリセルに同じデータ“１０”の書き込み処理と書込みベリファイ処理を完了し、全て正常書込みされたフラッシュメモリをテスト対象とする。ＶＲＷＬ−ＶＲＷＭ間テストモードが指定されると、図１８に例示されるように、Ｓ７０〜Ｓ９２の処理が行なわれる。図１８のステップＳ７０〜Ｓ８０の処理はワード線選択レベルをＶＲＷＬにする点を除いて、図１６のステップＳＳ５０〜Ｓ６０と同じ処理とされる。図１８のステップＳ８０の後にフェイルバンクを非活性とする処理を行ない（Ｓ８１）、これに続けてＳ８２〜Ｓ９２の処理を継続する。Ｓ８２〜Ｓ９２の処理はワード線選択レベルをＶＲＷＭにする点を除いて、図１４のステップＳ３１〜Ｓ４０と同じ処理とされる。
【００４８】
ＶＲＷＭ−ＶＲＷＨ間テストモードでは、予め全メモリブロックＭＢＬＫ０〜ＭＢＬＫｎの全不揮発性メモリセルに同じデータ“００”の書き込み処理と書込みベリファイ処理を完了し、全て正常書込みされたフラッメモリをテスト対象とする。ＶＲＷＭ−ＶＲＷＨ間テストモードが指定されると、図２０に例示されるように、Ｓ１００〜Ｓ１２２の処理が行なわれる。図２０のステップＳ１００〜Ｓ１１１の処理はワード線選択レベルをＶＲＷＭにする（Ｓ１０２）点を除いて、図１８のステップＳ７０〜Ｓ８１と同じ処理とされる。図２０のステップＳ１１２〜Ｓ１２２の処理はワード線選択レベルをＶＲＷＨにする（Ｓ１１２）点を除いて、図１８のステップＳ８２〜Ｓ９２と同じ処理とされる。
【００４９】
第２のテストモードは、多値記憶の閾値電圧分布のうち最も高い分布と最も低い分布に対するテストに好適である。第３のテストモードは、多値記憶の閾値電圧分布のうち最も高い分布と最も低い分布の間に位置する分布に対するテストに好適である。上記第２のテストモード及び第３のテストモードでは、１回の判定毎にテスト対象とされる全てのメモリセルに全て同じ値を書込んでいるため、データバッファからセンスラッチへの期待値に応じたデータの転送が不要である。また、読み出しの回数も第１のテストモードが６回であるのに対し、第２のテストモードでは１回、第３のテストモードでは２回である。従って、第２及び第３のテストモードは、第１のテストモードに対しテスト時間を短縮できる。さらにチップ内の全メモリセルに同じ値を書き込んでおいた場合、全ワード線を並列に選択すればよいから、前記第１のテストモードよりも更にテスト時間を短縮することができる。
【００５０】
図２１Ａ乃至図２１Ｅに基づいて第４のテストモードについて説明する。第１のテストモード乃至第３のテストモードではデータの読出しの順序が通常の読出動作と異なるため、読出動作におけるビット線の残存電荷量に相違が生じ、電流センス方式でデータの読出しを行う場合に読出し誤動作を生じることも考えられる。また第１のテストモード乃至第３のテストモードではベリファイ電圧を用いてベリファイ読出しを行っているが、通常の読出し電圧に加えて複数のベリファイ電圧を生成する必要があるため、電圧発生回路が大規模化することも考えられる。この第４のテストモードでは通常の読出動作によりベリファイを行う。
【００５１】
図２１Ａは通常の読出動作を示している。通常の読出動作では読出し電圧ＶＲＷＭをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＭよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。これにより、多値分布の上位ビットを読み分ける。各センスアンプからの読出しデータをセンスラッチにラッチし、それを上位ビット用のバッファへ転送する。
【００５２】
続いて、読出し電圧ＶＲＷＨをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＨよりも低いメモリセルに接続されるビット線から電荷を引き抜くメモリディスチャージを行い、各センスアンプからの読出しデータをセンスラッチにラッチする。
【００５３】
最後に、読出し電圧ＶＲＷＬをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＬよりも低いメモリセルに接続されるビット線から電荷を引き抜くメモリディスチャージを行う。メモリディスチャージと同時、または、メモリディスチャージに続いて、ＶＲＷＨで読み出した時にメモリセルの閾値電圧がＶＲＷＨよりも高かったセルに対応したビット線を選択的にディスチャージする。これにより、多値分布の下位ビットを読み分ける。その後、各センスアンプからの読出しデータをセンスラッチにラッチし、それを下位ビット用のバッファへ転送する。
【００５４】
以上の処理により多値データが確定する。
【００５５】
図２１Ｂは全てのメモリセルに“１１”データが書き込まれている状態すなわち消去状態であることを期待する場合のベリファイ動作を示す。
【００５６】
最初に読出し電圧ＶＲＷＭをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＭよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリセルに格納されている値は読出し電圧ＶＲＷＭよりも低い閾値電圧状態であることから、全てのビット線はディスチャージされ、リファレンス側のオール判定を行うことで全てのビット線がディスチャージ状態であることを判別することが出来る。
【００５７】
続いて読出し電圧ＶＲＷＨをワード線ＷＬに印加し、読出動作を行う。この時、図２１Ａと同様、センスラッチに保持する。
【００５８】
最後に読出し電圧ＶＲＷＬをワード線ＷＬに印加し、メモリセルの閾値電圧がＶＲＷＬよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージする。メモリディスチャージと同時、またはメモリディスチャージに続いて、ＶＲＷＨで読み出した時にメモリセルの閾値電圧がＶＲＷＨよりも高かったセルに対応したビット線を選択的にディスチャージする。ただし、メモリセルに格納されている値は、ＶＲＷＬよりも低い閾値電圧状態であることから、選択ディスチャージによりディスチャージされるビット線は無いが、メモリディスチャージにより全てのビット線がディスチャージされ、リファレンス側のオール判定を行うことで全てのビット線がディスチャージ状態であることを判別することが出来る。
【００５９】
読出し電圧ＶＲＷＭを印加した際のオール判定で全てのビット線がディスチャージ状態であり、かつ読出し電圧ＶＲＷＬを印可した際のオール判定で全てのビット線がディスチャージ状態であることからメモリセルに格納されている値が“１１”であることを判別することが出来る。
【００６０】
図２１Ｃは全てのメモリセルに“１０”データが書き込まれている状態であることを期待する場合のベリファイ動作を示す。
【００６１】
最初に読出し電圧ＶＲＷＭをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＭよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリセルに格納されている値は読出し電圧ＶＲＷＭよりも低い閾値電圧状態であることから全てのビット線はディスチャージされ、リファレンス側のオール判定を行うことで全てのビット線がディスチャージ状態であることを判別することが出来る。
【００６２】
続いて読出し電圧ＶＲＷＨをワード線ＷＬに印加して読出動作を行い、読出し結果をセンスアンプに保持する。
【００６３】
そして読出し電圧ＶＲＷＬをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＬよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリディスチャージと同時、またはメモリディスチャージに続いて、ＶＲＷＨで読み出した時にメモリセルの閾値電圧がＶＲＷＨよりも高かったセルに対応したビット線を選択的にディスチャージする。メモリセルに格納されている値は読出し電圧ＶＲＷＬよりも高い閾値電圧状態であることから全てのビット線はメモリディスチャージによりディスチャージされない。また、メモリセルの閾値電圧はＶＲＷＨよりも低いので、選択ディスチャージでもディスチャージされない。従って、センス側のオール判定を行うことで全てのビット線がチャージ状態であることを判別することが出来る。
【００６４】
読出し電圧ＶＲＷＭを印加した際のオール判定で全てのビット線がディスチャージ状態であり、かつ読出し電圧ＶＲＷＬを印加した際のオール判定で全てのビット線がチャージ状態であることからメモリセルに格納されている値が“１０”であることを判別することが出来る。
【００６５】
図２１Ｄは全てのメモリセルに“００”データが書き込まれている状態であることを期待する場合のベリファイ動作を示す。
【００６６】
最初に読出し電圧ＶＲＷＭをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＭよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリセルに格納されている値は読出し電圧ＶＲＷＭよりも高い閾値電圧状態であることから全てのビット線はディスチャージされず、センス側のオール判定を行うことで全てのビット線がチャージ状態であることを判別することが出来る。
【００６７】
続いて読出し電圧ＶＲＷＨをワード線ＷＬに印加して読出動作を行い、読出し結果をセンスアンプに保持する。
【００６８】
そして読出し電圧ＶＲＷＬをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＬよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリディスチャージと同時、またはメモリディスチャージに続いて、ＶＲＷＨで読み出した時にメモリセルの閾値電圧がＶＲＷＨよりも高かったセルに対応したビット線を選択的にディスチャージする。メモリセルに格納されている値は読出し電圧ＶＲＷＨよりも低い閾値電圧状態であることから全てのビット線は選択ディスチャージによりディスチャージされず、かつ読出し電圧ＶＲＷＬよりも高い閾値電圧状態であることから全てのビット線はメモリディスチャージによりディスチャージされないことから、センス側のオール判定を行うことで全てのビット線がチャージ状態であることを判別することが出来る。
【００６９】
読出し電圧ＶＲＷＭを印加した際のオール判定で全てのビット線がチャージ状態であることを判別し、かつ読出し電圧ＶＲＷＬを印加した際のオール判定で全てのビット線がチャージ状態であることを判別することで、メモリセルに格納されている値が“００”であることを判別することが出来る。
【００７０】
図２１Ｅは全てのメモリセルに“０１”データが書き込まれている状態であることを期待する場合のベリファイ動作を示す。
【００７１】
最初に読出し電圧ＶＲＷＭをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＭよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリセルに格納されている値は読出し電圧ＶＲＷＭよりも高い閾値電圧状態であることから全てのビット線はディスチャージされず、センス側のオール判定を行うことで全てのビット線がチャージ状態であることを判別することが出来る。
【００７２】
続いて読出し電圧ＶＲＷＨをワード線ＷＬに印加して読出動作を行い、読出し結果をセンスアンプに保持する。
【００７３】
そして読出し電圧ＶＲＷＬをワード線ＷＬに印加しメモリセルの閾値電圧がＶＲＷＬよりも低いメモリセルに接続されるビット線からプリチャージした電荷を引き抜くメモリディスチャージを行う。メモリディスチャージと同時、またはメモリディスチャージに続いて、ＶＲＷＨで読み出した時にメモリセルの閾値電圧がＶＲＷＨよりも高かったセルに対応したビット線を選択的にディスチャージする。メモリセルに格納されている値は読出し電圧ＶＲＷＨよりも高い閾値電圧状態であることから、メモリディスチャージではディスチャージされないが、選択ディスチャージによりディスチャージされる。従って、リファレンス側のオール判定を行うことで全てのビット線がディスチャージ状態であることを判別することが出来る。
【００７４】
読出し電圧ＶＲＷＭを印加した際のオール判定で全てのビット線がチャージ状態であることを判別し、かつ読出し電圧ＶＲＷＬを印加した際のオール判定で全てのビット線がディスチャージ状態であることを判別することで、メモリセルに格納されている値が“０１”であることを判別することが出来る。
【００７５】
この第４のテストモードにより、通常の読出しシーケンスとオール判定回路とを用いることで、読出し電圧とは別のベリファイ電圧を発生させる必要が無くなり、調整すべき電圧レベルの数を削減することが出来き、また読出し順序に依存するビット線の残存電荷量の影響を排除することが出来る。また通常の読出しシーケンスを用いていることから、第４のテストモードでの読出しは通常の読出しに必要とされる時間と同程度、若しくはオール判定で判定することによるそれより短い時間でのテストが可能となる。
【００７６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７７】
例えば、不揮発性メモリセルの情報記憶は４値に限定されず８値等の多値記憶であっても、また、２値記憶であってもよい。不揮発性メモリセルはフローティングゲートを持つスタック構造に限定されない。シリコン窒化膜等の電荷トラップ性絶縁膜を電荷蓄積領域に持つ構造であってもよい。また、スタック構造に限定されず、選択トランジスタ部とメモリトランジスタ部とを直列に有するスプリットゲート構造の不揮発性メモリセルであってもよい。メモリアレイの構成はメモリセルを直列に接続してストリングを構成するＮＡＮＤ型であってもよい。また、ストリングの構成、バンク構成等は上記に限定されず適宜変更可能である。本発明は単体フラッシュメモリに限定されない。不揮発性メモリを搭載したマイクロコンピュータ等の半導体集積回路にも広く適用することができる。また、予め全てのメモリバンクの全ての不揮発性メモリセルにテストデータを書込んだ後に第１のテストモードを行っても良い。第２及び第３のテストモードにおいては、予め全てのメモリバンクのメモリセルに同一データを書込んでから行うことに限定されず、例えば、全てのメモリバンクの一部のストリングに同一データを書込んだ状態で行ってもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明に係る半導体メモリの一例であるフラッシュメモリのブロック図である。
【図２】メモリアレイを構成するストリングの一例を示す回路図である。
【図３】不揮発性メモリセルの記憶情報と其れに対応する閾値電圧分分布を示す特性図である。
【図４】図３の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例を示す説明図である。
【図５】センスラッチ回路に含まれるセンスラッチの一例を示す回路図である。
【図６】読出し動作のタイミング図である。
【図７】全ビットプリチャージの電流経路を示す回路図である。
【図８】選択プリチャージの電流経路を示す回路図である。
【図９】選択ディスチャージの電流経路を示す回路図である。
【図１０】オール判定回路の一例を示すブロック図である。
【図１１】第１のテストモードによるテスト動作を全体的に示すフローチャートである。
【図１２】第１のテストモードによるテスト動作の一部を詳細に例示するフローチャートである。
【図１３】第２のテストモードの一例であるＶＲＷＬ下側テストモードの概略説明図である。
【図１４】ＶＲＷＬ下側テストモードによる動作フローチャートである。
【図１５】第２のテストモードの別の例であるＶＲＷＨ上側テストモードの概略説明図である。
【図１６】ＶＲＷＨ上側テストモードによる動作フローチャートである。
【図１７】第３のテストモードの一例であるＶＲＷＬ−ＶＲＷＭ間テストモードの概略説明図である。
【図１８】ＶＲＷＬ−ＶＲＷＭ間テストモードによる動作フローチャートである。
【図１９】第３のテストモードの別の例であるＶＲＷＭ−ＶＲＷＨ間テストモードの概略説明図である。
【図２０】ＶＲＷＭ−ＶＲＷＨ間テストモードによる動作フローチャートである。
【図２１Ａ】第４のテストモードの概略説明図である。
【図２１Ｂ】第４のテストモードの概略説明図である。
【図２１Ｃ】第４のテストモードの概略説明図である。
【図２１Ｄ】第４のテストモードの概略説明図である。
【図２１Ｅ】第４のテストモードの概略説明図である。
【符号の説明】
【００７９】
１  フラッシュメモリ
MＢＮＫ０〜MＢＮＫｎ  メモリバンク
ＡＲＹ０〜ＡＲＹｎ  メモリアレイ
ＳＴＲＧ０〜ＳＴＲＧｉ  ストリング
ＧＢＬ０〜ＧＢＬｊ  グローバルビット線
ＱＭ  不揮発性メモリセル
ＷＬ０〜ＷＬｍ  ワード線
２  Ｘデコーダ及びドライバ（ＸＤＥＣ・ＤＲＶ）
３  バンク及びＸセレクタ（ＢＸＳＥＬ）
４  センスラッチ回路（ＳＬＡＴ）
５  データバッファ（ＤＢＵＦ）
６  Ｙデコーダ及びＹゲート（ＹＤＥＣ・ＹＧ）
７  内部データバス
８  カラムアドレスカウンタ（ＣＡＣＵＮＴ）
９  マルチプレクサ（ＭＰＸ）
１０ページアドレスバッファ（ＰＡＢＵＦ）
１１  制御回路（ＣＯＮＴ）
１３  マイクロプロセッサ（ＭＰＵ）
１４  リードオンリメモリ（ＲＯＭ）
１５  コマンドでコーダ（ＣＭＤＤＥＣ）
１６  ステータスレジスタ（ＳＲＥＧ）
１９  電源回路（ＰＳＰＬＹ）１９
２０  オール判定回路（ＡＪＤＧ）
２９  センスラッチ(ＳＬ)
ＳＮＳ  センスノード
ＲＥＦ  リファレンスノード
３０  スタティックラッチ
４０，４１  選択プリチャージ／選択ディスチャージ用ＭＯＳトランジスタ
４４  全ビット線プリチャージＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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