(57)【要約】【課題】高速クロック源で動作するインターフェース回路を有する電子装置において、搭載状態で、クロック源の周波数ずれを検査する。【解決手段】基準となる電子装置（２０Ａ）と同期して、高速クロック源（８）のクロックを計数し、これをチエックする、又は、転送データのアラインと、ＦＩＦＯバッファ（６１２）のオーバーフロー／アンダーフローを利用する、又は、内部カウンターと、高速クロックのカウンター（７０）のカウント値を利用して、高速クロック源（８）の周波数ずれをチエックする。装置搭載状態で、全数のクロック源の検査が可能となる。【選択図】図３
2007265327.tif 000002
【特許請求の範囲】
【請求項１】
比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、
被測定電子装置と基準となる電子装置とを前記インターフェース回路で接続し、前記被測定電子装置と前記基準となる電子装置とを同期して、前記被測定電子装置と前記基準となる電子装置とのカウンターで、前記クロック源のクロックを計数するステップと、
所定時間経過後、前記被測定電子装置と前記基準となる電子装置とのカウンターの計数を停止するステップと、
前記被測定電子装置から前記基準となる電子装置へ、前記被測定電子装置のカウンターの計数値を送信するステップと、
前記基準となる電子装置で、前記送信された計数値と、前記基準となる電子装置のカウンターの計数値を比較して、前記被測定電子装置のクロック源の周波数ずれを検査するステップとを有する
ことを特徴とする電子装置のクロック発生回路の検査方法。
【請求項２】
比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、
前記インターフェース回路で接続された電子装置から所定の転送単位にアラインデータを挿入した転送データを受信するステップと、
ＦＩＦＯバッファに、前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するとともに、前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するステップと、
前記転送データのアライン挿入間隔又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記電子装置のクロック源の周波数ずれを検査するステップとを有する
ことを特徴とする電子装置のクロック発生回路の検査方法。
【請求項３】
比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、
比較的低速のクロック源で動作する内部回路により、前記比較的高速のクロック源のクロック源をカウントするカウンターと、前記比較的低速のクロック源のクロックをカウントする内部カウンターとの計数を開始するステップと、
前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出すステップと、
前記計数値から、前記電子装置の前記比較的高速のクロック源の周波数ずれを検査するステップとを有する
ことを特徴とする電子装置のクロック発生回路の検査方法。
【請求項４】
比較的高速の第１のクロック源と、
前記第１のクロック源のクロックで動作するインターフェース回路と、
比較的低速の第２のクロック源と、
前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、
前記内部回路は、
前記インターフェース回路で接続された基準となる電子装置と同期して、カウンターで、前記第１のクロック源のクロックを計数し、所定時間経過後のカウンターの計数値を前記基準となる電子装置へ送信し、前記基準となる電子装置での前記第１のクロック源の周波数ずれの検査に供する
ことを特徴とする電子装置。
【請求項５】
比較的高速の第１のクロック源と、
前記第１のクロック源のクロックで動作するインターフェース回路と、
比較的低速の第２のクロック源と、
前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、
前記インターフェース回路は、
所定の転送単位にアラインデータを挿入した転送データを受信する受信回路と、
前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するＦＩＦＯバッファと、
前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するＦＩＦＯ制御回路とを有し、
前記内部回路は、前記アライン挿入間隔を変更した前記転送データを受け又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記第１のクロック源の周波数ずれを検査する
ことを特徴とする電子装置。
【請求項６】
比較的高速の第１のクロック源と、
前記第１のクロック源のクロックで動作するインターフェース回路と、
比較的低速の第２のクロック源と、
前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、
前記インターフェース回路は、前記第１のクロック源のクロック源をカウントするカウンターを有し、
前記内部回路は、前記第２のクロック源のクロックをカウントする内部カウンターと前記カウンターの計数を開始し、前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出し、前記計数値から、前記第１のクロック源の周波数ずれを検査する
ことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部インターフェースを有する電子装置のクロック発生回路の検査方法及び電子装置に関し、特に、電子装置の内部クロックより高速なインターフェース用クロック発生回路を持つ電子装置のクロック発生回路の検査方法及び電子装置に関する。
【背景技術】
【０００２】
磁気ディスク装置等の周辺装置においては、ホスト等と所定のインターフェースで通信する。近年の高速処理の要請に伴い、高速のインターフェースに適用する要請が強い。例えば、Ｆｉｂｒｅ  ＣｈａｎｎｅｌやＳＡＴＡ（Serial AT Attachment）、ＰＣＩ  Ｅｘｐｒｅｓｓ等、高速シリアル転送では、転送レートが、２ＧＢ〜４ＧＢに達している。
【０００３】
このような高速インターフェースに対応するには、既存の周辺装置に、インターフェース回路を設ける。一方、既存の周辺装置は、所定の周波数のクロックで動作するように設計されており、内部クロック源を有している。このため、高速インターフェース回路を実装した場合には、このインターフェースに対応するための高速クロック源も実装することが必要である。
【０００４】
例えば、内部クロック源が、４０ＭＨｚの電子装置では、インターフェースの速度に合わせて、７５ＭＨｚ、１０５ＭＨｚ、１５０ＭＨｚのクロック源を搭載する。このようなクロック源としては、水晶発振器が使用される（例えば、特許文献１）。
【０００５】
この水晶発振器では、インターフェースによっては、発振周波数が、規格の０．０１％（例えば、±１００ｐｐｍ）以内であることが要求されるが、電子装置のメーカーでは、高精度な発振周波数が要求されるクロック源を全数チエックすることなく、専門家であるクロック源供給者を信用して、周辺装置等の電子装置に搭載していた。又、プリント板に搭載状態で、水晶発振器の不具合が、振動子か発振回路かを診断することが提案されている（例えば、特許文献２）。
【特許文献１】特開昭６４−０７７３０５号公報
【特許文献２】特開平９−２４６８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このように提供されたクロック源でも、前述の規格に満たないものの存在は、否定できない。電子装置のメーカー側でも、購入したクロック源単体の検査を行えば良いが、この検査のため、電子装置メーカー側で、専用のテストツールや設備を用意することは、コストアップの原因となる。プリント板に搭載後、クロック源単体の検査を行うことも同様に、コストアップの原因となる。
【０００７】
このため、電子装置（プリント板）に搭載した後、電子装置自体の各種の試験で、実際に障害が発生するまで、問題となるクロック源を排除できなかった。又、各種の装置試験で不具合が発生しなくても、規格を満足しないクロック源の搭載されたプリント板は、電子装置が市場に提供された後、障害が発生する可能性が存在していた。
【０００８】
従って、本発明の目的は、プリント板に搭載された状態で、専用の設備やツールを用いずに、インターフェース用クロック源の検査を行うための電子装置のクロック発生回路の検査方法及び電子装置を提供することにある。
【０００９】
又、本発明の他の目的は、プリント板に搭載された状態で、試験工程内で、インターフェース用クロック源の検査を行うための電子装置のクロック発生回路の検査方法及び電子装置を提供することにある。
【００１０】
更に、本発明の他の目的は、プリント板に搭載された状態で、コストアップを招くことなく、インターフェース用クロック源の全数検査を行うための電子装置のクロック発生回路の検査方法及び電子装置を提供することにある。
【００１１】
更に、本発明の他の目的は、プリント板に搭載された状態で、市場に提供された後も、インターフェース用クロック源の検査を行うための電子装置のクロック発生回路の検査方法及び電子装置を提供することにある。
【課題を解決するための手段】
【００１２】
この目的の達成のため、本発明の検査方法は、比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、被測定電子装置と基準となる電子装置とを前記インターフェース回路で接続し、前記被測定電子装置と前記基準となる電子装置とを同期して、前記被測定電子装置と前記基準となる電子装置とのカウンターで、前記クロック源のクロックを計数するステップと、所定時間経過後、前記被測定電子装置と前記基準となる電子装置とのカウンターの計数を停止するステップと、前記被測定電子装置から前記基準となる電子装置へ、前記被測定電子装置のカウンターの計数値を送信するステップと、前記基準となる電子装置で、前記送信された計数値と、前記基準となる電子装置のカウンターの計数値を比較して、前記被測定電子装置のクロック源の周波数ずれを検査するステップとを有する。
【００１３】
又、本発明の他の検査方法は、比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、前記インターフェース回路で接続された電子装置から所定の転送単位にアラインデータを挿入した転送データを受信するステップと、ＦＩＦＯバッファに、前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するとともに、前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するステップと、前記転送データのアライン挿入間隔又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記電子装置のクロック源の周波数ずれを検査するステップとを有する。
【００１４】
更に、本発明の別の検査方法は、比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、比較的低速のクロック源で動作する内部回路により、前記比較的高速のクロック源のクロック源をカウントするカウンターと、前記比較的低速のクロック源のクロックをカウントする内部カウンターとの計数を開始するステップと、前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出すステップと、前記計数値から、前記電子装置の前記比較的高速のクロック源の周波数ずれを検査するステップとを有する。
【００１５】
更に、本発明では、好ましくは、前記計数ステップは、前記基準となる電子装置から前記被測定電子装置へ、測定開始メッセージを送信するステップと、前記被測定電子装置から前記基準となる電子装置に測定開始メッセージを返答するステップと、前記被測定電子装置と前記基準となる電子装置とのカウンターで、前記クロック源のクロックを計数するステップとからなる。
【００１６】
更に、本発明では、好ましくは、前記検査ステップは、前記ＦＩＦＯバッファのＦＩＦＯポインタと、所定のスレッシュホールドと比較して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定するステップを有する。
【００１７】
更に、本発明では、好ましくは、検査ステップは、前記計数値が、所定の周波数ずれに対応する規定値の範囲内かを判定するステップを有する。
【００１８】
又、本発明の電子装置は、比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記内部回路は、前記インターフェース回路で接続された基準となる電子装置と同期して、カウンターで、前記第１のクロック源のクロックを計数し、所定時間経過後のカウンターの計数値を前記基準となる電子装置へ送信し、前記基準となる電子装置での前記第１のクロック源の周波数ずれを検査に供する。
【００１９】
又、本発明の他の電子装置は、比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記インターフェース回路は、所定の転送単位にアラインデータを挿入した転送データを受信する受信回路と、前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するＦＩＦＯバッファと、前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するＦＩＦＯ制御回路とを有し、前記内部回路は、前記アライン挿入間隔を変更した前記転送データを受け又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記第１のクロック源の周波数ずれを検査する。
【００２０】
又、本発明の別の電子装置は、比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記インターフェース回路は、前記第１のクロック源のクロック源をカウントするカウンターを有し、前記内部回路は、前記第２のクロック源のクロックをカウントする内部カウンターと前記カウンターの計数を開始し、前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出し、前記計数値から、前記第１のクロック源の周波数ずれを検査する。
【００２１】
更に、本発明では、好ましくは、前記内部回路は、前記基準となる電子装置から送信された測定開始メッセージを受信し、前記基準となる電子装置に測定開始メッセージを返答して、前記カウンターで、前記第１のクロック源のクロックを計数する。
【００２２】
更に、本発明では、好ましくは、前記内部回路が、ディスクドライブの制御回路からなる。
【００２３】
更に、本発明では、好ましくは、前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファのＦＩＦＯポインタと、所定のスレッシュホールドと比較して、前記オーバーフロー又は前記アンダーフローの検出の有無を出力する。
【発明の効果】
【００２４】
本発明では、基準となる電子装置と同期して、高速クロックを計数し、これをチエックする、又は、転送データのアラインと、ＦＩＦＯバッファのオーバーフロー／アンダーフローを利用する、又は、内部カウンタと、高速クロックのカウンタのカウント値を利用して、高速クロック源の周波数ずれをチエックするため、装置搭載状態で、全数のクロック源の検査が可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、電子装置、クロック発生回路の検査方法の第１の実施の形態、クロック発生回路の検査方法の第２の実施の形態、クロック発生回路の検査方法の第３の実施の形態、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
【００２６】
（電子装置の構成）
図１は、本発明の一実施の形態の電子装置の構成図、図２は、図１のハードディスクコントローラの構成図である。図１は、電子装置として、磁気ディスク装置を例に示す。
【００２７】
図１に示すように、磁気ディスクドライブ機構１０では、磁気記憶媒体である磁気ディスク４が、スピンドルモータ５の回転軸２に設けられている。スピンドルモータ５は、磁気ディスク４を回転する。アクチュエータ（ＶＣＭ）１は、サスペンションの先端に磁気ヘッド３を備え、磁気ヘッド３を磁気ディスク４の半径方向に移動する。
【００２８】
アクチュエータ１は、回転軸を中心に回転するボイスコイルモータ（ＶＣＭ）で構成される。図では、磁気ディスク装置に、２枚の磁気ディスク４が搭載され、４つの磁気ヘッド３が、同一のアクチュエータ１で同時に駆動される。
【００２９】
磁気ヘッド３は、リード素子と、ライト素子とからなる。磁気ヘッド３は、スライダに、磁気抵抗（ＭＲ）素子を含むリード素子を積層し、その上にライトコイルを含むライト素子を積層して、構成される。
【００３０】
又、磁気ディスクドライブ機構１０の制御プリント板（制御回路部）１０には、ハードディスクコントローラ６、ＭＰＵ７、クロック源８，９、バッファ回路３０、リード／ライトチャネル回路３２、サーボ回路３４が設けられている。
【００３１】
リード／ライト（Ｒ／Ｗ）チャネル回路３２は、磁気ヘッド３の読み取り及び書込みを制御し、且つライト信号を磁気ヘッド３に供給し、磁気ヘッド３からリード信号を受け、復調する。サーボ回路３４は、スピンドルモータ５を駆動するスピンドルモータ駆動回路と、リード／ライトチャネル回路３２からのリード信号のサーボ信号を受け取り、現在位置を検出し、目標位置との誤差に応じて、ボイスコイルモータ（ＶＣＭ）１を駆動制御する位置制御回路とを有する。
【００３２】
ハードディスクコントローラ（ＨＤＣ）６は、図２で説明するように、インターフェイス３６でホストと通信し、且つサーボ信号のセクタ番号を基準にして，１周内の位置を判断し，データの記録・再生を行う。バッファ用ランダムアクセスメモリ（ＲＡＭ）３０は、リードデータやライトデータを一時格納する。ＨＤＣ６は、ＳＡＴＡやＳＣＳＩ等のインターフェイス３６で、ホストと通信する。
【００３３】
マイクロコントローラ（ＭＰＵ）７は、ＨＤＣ６からのコマンドを解析し、ＨＤＣ６を介して、各種の処理を行う。このため、ＭＰＵ７は、各種のプログラムを格納するリードオンリーメモリ（ＲＯＭ）と、ランダムアクセスメモリ（ＲＡＭ）を有する。
【００３４】
この磁気ディスク４には、外周から内周に渡り、各トラックにサーボ信号（位置信号）が、円周方向に等間隔に配置される。尚、各トラックは、複数のセクタで構成され、位置信号は，サーボマークＳｅｒｖｏ  Ｍａｒｋと、トラック番号Ｇｒａｙ  Ｃｏｄｅと、インデックスＩｎｄｅｘと、オフセット情報（サーボバースト）ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤとからなる。この磁気ディスクドライブ機構１０は、複数の磁気ディスク４を持ち、これらが一つのスピンドルモータ５に重ねられ、一定方向に回転する。
【００３５】
図１に示すように、第１のクロック源８は、高速クロック源で構成され、ハードディスクコントローラ６にクロックを供給する。例えば、インターフェース速度に合わせて、７５ＭＨｚの水晶発振器で構成される。又、第２のクロック源９は、低速クロック源で構成され、ＭＰＵ７，リード／ライトチャネル回路３２等にクロックを供給する。例えば、ＭＰＵ７の処理速度に合わせて、４０ＭＨｚの水晶発振器で構成される。
【００３６】
図２は、図１のハードディスクコントローラ６のブロック図である。図２に示すように、ハードディスクコントローラ６は、シリアルインターフェース３６に接続するインターフェース回路（ＩＦ  Ｃｏｒｅ）６０と、インターフェース回路６０に接続されたバッファコントローラ６２と、バッファコントローラ６２に接続され、バッファ３０とのインターフェースとなるバッファインターフェース部３８と、バッファコントローラ６２に接続されたディスクフォーマッタ６４と、ディスクフォーマッタ６４に接続され、サーボ回路３４とのインターフェースとなるサーボインターフェース部４０とを有する。
【００３７】
更に、ハードディスクコントローラ６は、ディスクフォーマッタ６４に接続され、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｅｃｔｉｏｎ  Ｃｏｄｅ）の作成及びチエックを行うＥＣＣ回路６６と、ディスクフォーマッタ６４に接続され、リード／ライトチャネル回路３２とのインターフェースとなるリード／ライトインターフェース部４２と、インターフェース回路６０に接続され、インターフェイス回路６０の動作と同期して、ＭＰＵ７とのコマンド／データのやりとりを制御するマイクロプロセッサコア回路６８と、マイクロプロセッサコア回路６８に接続され、ＭＰＵ７とのインターフェースとなるマイクロプロセッサインターフェース部４４と、マイクロプロセッサコア回路６８に接続され、クロックの計数を行うカウンタ７０とを有する。
【００３８】
このハードディスクコントローラ６は、高速クロック源８のクロックで、インターフェース回路６０が動作し、高速インターフェース部３６からのフレームデータの同期や、シリアルデータとパラレルデータの変換等を行う。又、この高速クロック源８のクロックは、カウンタ６８に入力し、カウンタ６８は、このクロックをカウントする。
【００３９】
又、このインターフェース回路６０以外の回路６２，６４，６６、６８，７０は、図１の低速クロック源９のクロックで動作する。このように、高速インターフェースに対応するインターフェース回路（ここでは、ハードディスクコントローラ）では、内部動作に必要な低速クロックで動作する部分と、高速インターフェースに直接関連し、高速クロックで動作する部分とが存在する。本実施例では、この制御プリント板２０に、高速クロック源８及び回路６０〜７０を搭載し、プリント板として、完成した状態で、高速クロック源８の性能検査を行うものである。
【００４０】
（クロック発生回路の検査処理の第１の実施の形態）
図３は、本発明の第１の実施の形態のインターフェース用クロック発生回路の検査処理の説明図である。
【００４１】
先ず、測定対象の制御プリント板２０Ｂと、クロック源８が正常であり、各種試験でも異常がない基準となる正常な制御プリント板（測定用ホスト）２０Ａを、前述のインターフェースで接続する。両制御プリント板２０Ａ，２０Ｂは、図１及び図２に示したものと同一の構成である。以下、基準となる制御プリント板２０Ａを、第１のプリント板２０Ａ，検査対象の制御プリント板２０Ｂを、第２のプリント板２０Ｂと称す。
【００４２】
第１の制御プリント板２０Ａから第２の制御プリント板２０Ｂに、測定開始要求コマンドを発行する。第２の制御プリント板２０Ｂは、前述のインターフェース回路６０で、このコマンドを受信し、ＭＰＵ７が、これを解析し、インターフェース回路６０を介し第１の制御プリント板２０Ａに、要求受領メッセージを返答する。
【００４３】
そして、第２の制御プリント板２０Ｂは、ＭＰＵ７が、インターフェース回路６０を介し第１の制御プリント板２０Ａに、測定開始メッセージを送信する。第２の制御プリント板２０Ｂは、ＭＰＵ７が、図２のカウンタ７０をカウントイネーブルとし、一方、第１の制御プリント板２０Ａも、ＭＰＵ７が、図２のカウンタ７０をカウントイネーブルとする。
【００４４】
これにより、両プリント板２０Ａ，２０Ｂの各々は、各々の高速クロック源８のクロックを、各々のカウンタ７０が計数する。
【００４５】
第１及び第２のプリント板２０Ａ，２０Ｂの各々のＭＰＵ７は、低速クロック源９のクロックを計数する図示しない内部カウンタの計数で一定時間になったことを検出すると、両プリント板２０Ａ，２０Ｂの各々のＭＰＵ７は、各々のカウンタ７０の計数動作を停止する。
【００４６】
そして、第２のプリント板２０ＢのＭＰＵ７が、インターフェース回路６０を介し第１の制御プリント板２０Ａに、測定終了メッセージと、カウンタ７０の測定カウント数を送信する。
【００４７】
第１のプリント板２０ＡのＭＰＵ７は、これを受信し、第１のプリント板２０Ａのカウンタ７０の計数値と、第２のプリント板２０Ｂから受信した測定カウント数とを比較し、測定カウント数が、規定された高速クロック源８の仕様範囲を超えているかをチエックする。即ち、第１のプリント板２０Ａの計数値を基準に、測定カウント数のずれが、仕様範囲を越えているかを判定する。
【００４８】
この判定結果は、第１のプリント板２０Ａに接続されたモニターに表示され、第２のプリント板２０Ｂの高速クロック源８が仕様範囲内かを試験工程で、認識できる。仕様範囲を越えていれば、そのプリント板２０Ｂは、異常であり、高速クロック源８を他のクロック源に交換して、再度、測定する。
【００４９】
このように、プリント板に搭載された状態で、専用の設備やツールを用いずに、インターフェース用クロック源の検査を行うため、全数検査しても、コストアップを防止でき、且つ正常なプリント板を接続しているため、実際の使用状況に即した検査が可能となる。
【００５０】
（クロック発生回路の検査処理の第２の実施の形態）
図４は、図２のインターフェース回路６０のブロック図、図５は、図４のフレーム形式の説明図、図６乃至図８は、図４のＦＩＦＯ回路の動作説明図である。
【００５１】
シリアル系のＨＤＣ６には，外部からのデータ／クロックと内部クロックのスキューを吸収するためのバッファ（ＦＩＦＯ）が設けてあり、シリアル系のインターフェース（Fibre ChannelやSAS/SATA）では、４０９６ＤＷＯＲＤｓ（Ｄｏｕｂｌｅ  Ｗｏｒｄ）ごとに、２つのＡＬＩＧＮを挿入して，このＡＬＩＧＮをバッファ内で削除して，スキュー調整を行っている。高速クロック源８の周波数ずれが発生すると、ずれ方によっては、このＦＩＦＯがオーバーフローすることがある。
【００５２】
この機能を利用して、周波数ずれの大きさを調べて、±２００ｐｐｍなどの周波数ずれを起こした高速クロック源を、使用時に、ＦＩＦＯがオーバーフローを起こす条件となるＡＬＩＧＮ数やＦＩＦＯサイズを規定して、ホストと被測定装置を接続して、データを送受信し、オーバーフローする被測定装置をリジェクトする。
【００５３】
即ち、図４に示すように、インターフェース回路６は、送信インターフェース回路６−１と、受信インターフェース回路６−２とからなる。送信インターフェース回路６−１は、マイクロプロセッサコア６８とバッファコントローラ６２に接続し、送信するコマンド／データを格納するコマンド／データＦＩＦＯバッファ６００と、ＦＩＦＯバッファ６００のコマンド／データをスクランブルするスクランブル回路６０２と、アラインを挿入するアライン挿入回路６０４と、送信回路６０６とを有する。
【００５４】
又、受信インターフェース回路６−２は、シリアルインターフェース３６からのシリアル信号を受信する受信回路６１０と、受信回路６１０の受信コマンド／データを格納するＦＩＦＯ回路６１２と、ＦＩＦＯ回路６１２の制御を行うＦＩＦＯコントローラ６１４と、アラインを削除するアライン削除回路６１６と、削除された受信コマンド／データを出スクランブルするディスクランブル回路６１８と、ディスクランブルされたコマンド／データを格納するコマンド／データＦＩＦＯ回路６２０とを有する。
【００５５】
この実施の形態では、アラインを利用し、受信ＦＩＦＯバッファ６１２の削除動作により、周波数のずれを検出する。この受信ＦＩＦＯ回路６１２とアラインを説明する。図５に示すように、送信側のアライン挿入回路６０４は、４０９６ＤＷＯＲＤ単位に、２つのアラインデータＡを挿入し、受信側でのスキュー補正を可能とする。図５では、Ｎｏｒｍａｌと記す。
【００５６】
一方、図６に示すように、受信ＦＩＦＯバッファ６１２は、エラスチックＦＩＦＯと呼ばれ、制御回路６１４のＦＩＦＯポインタで制御される。ＦＩＦＯポインタは、ＦＩＦＯバッファ６１２に、インターフェース３６から１ＷＯＲＤ受信毎に、１インクリメントされ、後段のＦＩＦＯバッファ６２０に、１ＷＯＲＤ読み出し毎に、１デクリメントされる。
【００５７】
ここで、ＦＩＦＯバッファ６１２の入力は、データからリカバリされたクロックに同期し、ＦＩＦＯバッファ６１２の出力は、内部クロック（即ち、クロック源８の高速クロックに従う）に同期して、動作する。  
【００５８】
ＦＩＦＯ制御回路６１４は、ＦＩＦＯポインタが、アライン削除スレッシュホールドを越えたら（オーバーフローという）、次に検出されたアラインを受信ＦＩＦＯ６１２から削除し、アライン挿入スレッシュホールド以下になったら（アンダーフローという）、ＦＩＦＯバッファ６１２にアラインを追加し、ＦＩＦＯポインタを１インクリメントする。
【００５９】
従って、図５のＮｏｒｍａｌで示す通常の４０９６ＤＷＯＲＤデータを送信した場合には、前述のリカバリクロックの周波数が、内部クロックの周波数と同一であると、図６のように、ＦＩＦＯポインタは、アライン削除スレッシュホールドを越えず、アライン挿入スレッシュホールド以下には、ならず、オーバーフロー／アンダーフローしない。
【００６０】
この機能を利用して、アライン挿入間隔やスレッシュホールド値を、測定時に変更して、強制的にＦＩＦＯバッファ６１２のオーバーフロー／アンダーフローを起こさせる。このことは、周波数偏差を検出することになる。
【００６１】
図５のＯｖｅｒｆｌｏｗで記す４０９６ＤＷＯＲＤデータのように、アラインを、４つ一定間隔で挿入して、送信する。図６に示すように、前述のリカバリクロックの周波数が、内部クロックの周波数と同一であると、ＦＩＦＯポインタは、アライン削除スレッシュホールドを越えず、アライン挿入スレッシュホールド以下には、ならず、オーバーフロー／アンダーフローしない。
【００６２】
一方、前述の内部クロックの周波数が、リカバリクロックの周波数より低いと、図７のように、ＦＩＦＯポインタは、順次インクリメントされ、アライン削除スレッシュホールドを越えて、アラインを削除する。即ち、周波数偏差があると、オーバーフローが生じる。オーバーフローは、内部クロック（高速クロック源のクロック）の周波数が、リカバリクロックの周波数より、仕様より低いことを示す。
【００６３】
また、図５のＵｎｄｅｒｆｌｏｗで記す４０９６ＤＷＯＲＤデータのように、アラインを、１つも挿入せず、送信する。図６に示すように、前述のリカバリクロックの周波数が、内部クロックの周波数と同一であると、ＦＩＦＯポインタは、アライン削除スレッシュホールドを越えず、アライン挿入スレッシュホールド以下には、ならず、オーバーフロー／アンダーフローしない。
【００６４】
一方、前述の内部クロックの周波数が、リカバリクロックの周波数より高いと、図８のように、ＦＩＦＯポインタは、順次デクリメントされ、アライン挿入スレッシュホールド以下となり、アラインを挿入する。即ち、周波数偏差があると、アンダーフローが生じる。アンダーフローは、内部クロック（高速クロック源のクロック）の周波数が、リカバリクロックの周波数より、仕様より高いことを示す。
【００６５】
即ち、図３と同様に、基準となるプリント板２０Ａに、測定対象のプリント板２０Ｂを接続して、基準プリント板２０Ａから、図５のように、オーバーフローのデータと、アンダーフローのデータを、測定対象プリント板２０Ｂに送信し、受信ＦＩＦＯバッファ６１２のアライン挿入、アライン削除の動作を制御回路６１４から、マイクロプロセッサコア６８に通知することにより、図７のように、挿入スレッシュホールド以下には、ならず、オーバーフロー／アンダーフローしない。
【００６６】
このようにして、第２のプリント板２０Ｂの高速クロック源８が仕様範囲内かを試験工程で、認識できる。仕様範囲を越えていれば、そのプリント板２０Ｂは、異常であり、高速クロック源８を他のクロック源に交換して、再度、測定する。
【００６７】
このように、プリント板に搭載された状態で、専用の設備やツールを用いずに、インターフェース用クロック源の検査を行うため、全数検査しても、コストアップを防止でき、且つ正常なプリント板を接続しているため、実際の使用状況に即した検査が可能となる。
【００６８】
又、第１の実施の形態に比し、特殊コマンドを必要とせず，被測定装置でのコマンドの対応処理の必要はない。更に、前述のように、ＦＩＦＯポインタとスレッシュホールドの関係で、オーバーフロー／アンダーフローを検出して、クロック源８が、仕様範囲内かを検査しているため、このスレッシュホールドを変更しても、同様に、検査できる。
【００６９】
（クロック発生回路の検査処理の第３の実施の形態）
図９は、本発明の第３の実施の形態のインターフェース用クロック発生回路の検査処理フロー図である。この処理は、被測定装置内部のリファレンスクロック（低速クロック源９のクロック）を使用した方法であり、ホストが不要で、自身で検査できる。図１及び図２を参照して、図９の処理を説明する。
【００７０】
（Ｓ１０）ＭＰＵ７は、低速クロック源９のクロックで動作する内部カウンター（図示せず）と、高速クロック源８のクロックを計数するＨＤＣ６内のカウンター７０の計数をスタートする。
【００７１】
（Ｓ１２）ＭＰＵ７は、内部カウンターがオーバーフローしたかを判定する。
【００７２】
（Ｓ１４）ＭＰＵ７は、内部カウンターがオーバーフローした場合に、一定時間経過したと判断し、ＨＤＣ６内のカウンター７０の計数をストップし、そのカウント値をリードする。
【００７３】
（Ｓ１６）ＭＰＵ７は、そのカウント値が、±２００ｐｐｍで規定される値の範囲内かをチエックする。ＭＰＵ７は、その規定値以内であれば、正常、規定値外なら、異常と判断する。
【００７４】
このように、被測定装置内部のコントローラで使用しているシステムクロック用の低速のクロック源９（例えば、４０ＭＨｚなど）を使用して，高速クロック源８を使用しているカウンター７０と低速クロック源のコントローラで同時にカウントアップを開始する。一定時間のカウントアップの後に共に周波数を調べて、周波数ずれがないかどうかを確認して，リジェクトなどを行う。
【００７５】
この方法は、最初に特殊ブートなどが必要であるが，ホストも必要がないため，非常に容易に実現できる。又、出荷前の工程で実施できる他に、出荷後もキャリブレーション機能で、測定できる。即ち、出荷後に、ＳＭＡＲＴ（Ｓｅｌｆ  Ｍｏｎｉｔｅｒｉｎｇ  ａｎｄ  Ａｎａｌｙｓｉｓ  Ｒｅｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ）機能に追加する。そして、定期的に上記周波数のチェックを行い，劣化の兆候が認められた場合，ホストに知らせる。これによって，出荷後の製品に対しても，高品質を維持できる。尚、この劣化の原因としては、水晶発振器では、発振回路の劣化が考えられる。
【００７６】
（他の実施の形態）
前述の実施の形態では、電子装置として、磁気ディスク装置の制御プリント板を例に説明したが、他の高速インターフェースを備える電子装置のプリント板等にも適用できる。シリアルインターフェースは、前述の実施の形態に限らず、他の形態も適用できる。又、第１及び第２の実施においても、前述の検査機能を診断機能として、プリント板の電子回路に付与することにより、出荷後も同様に、検査できる。
【００７７】
以上、本発明を、実施の形態で説明したが、本発明は、その趣旨の範囲内で種々の変形が可能であり、これを本発明の範囲から排除するものではない。
【００７８】
（付記１）比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、被測定電子装置と基準となる電子装置とを前記インターフェース回路で接続し、前記被測定電子装置と前記基準となる電子装置とを同期して、前記被測定電子装置と前記基準となる電子装置とのカウンターで、前記クロック源のクロックを計数するステップと、所定時間経過後、前記被測定電子装置と前記基準となる電子装置とのカウンターの計数を停止するステップと、前記被測定電子装置から前記基準となる電子装置へ、前記被測定電子装置のカウンターの計数値を送信するステップと、前記基準となる電子装置で、前記送信された計数値と、前記基準となる電子装置のカウンターの計数値を比較して、前記被測定電子装置のクロック源の周波数ずれを検査するステップとを有することを特徴とする電子装置のクロック発生回路の検査方法。
【００７９】
（付記２）前記計数ステップは、前記基準となる電子装置から前記被測定電子装置へ、測定開始メッセージを送信するステップと、前記被測定電子装置から前記基準となる電子装置に測定開始メッセージを返答するステップと、前記被測定電子装置と前記基準となる電子装置とのカウンターで、前記クロック源のクロックを計数するステップとからなることを特徴とする付記１の電子装置のクロック発生回路の検査方法。
【００８０】
（付記３）比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、前記インターフェース回路で接続された電子装置から所定の転送単位にアラインデータを挿入した転送データを受信するステップと、ＦＩＦＯバッファに、前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するとともに、前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するステップと、前記転送データのアライン挿入間隔又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記電子装置のクロック源の周波数ずれを検査するステップとを有することを特徴とする電子装置のクロック発生回路の検査方法。
【００８１】
（付記４）前記検査ステップは、前記ＦＩＦＯバッファのＦＩＦＯポインタと、所定のスレッシュホールドと比較して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定するステップを有することを特徴とする付記３の電子装置のクロック発生回路の検査方法。
【００８２】
（付記５）比較的高速のクロック源のクロックで動作するインターフェース回路を有する電子装置のクロック発生回路の検査方法において、比較的低速のクロック源で動作する内部回路により、前記比較的高速のクロック源のクロック源をカウントするカウンターと、前記比較的低速のクロック源のクロックをカウントする内部カウンターとの計数を開始するステップと、前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出すステップと、前記計数値から、前記電子装置の前記比較的高速のクロック源の周波数ずれを検査するステップとを有することを特徴とする電子装置のクロック発生回路の検査方法。
【００８３】
（付記６）検査ステップは、前記計数値が、所定の周波数ずれに対応する規定値の範囲内かを判定するステップを有することを特徴とする付記５の電子装置のクロック発生回路の検査方法。
【００８４】
（付記７）比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記内部回路は、前記インターフェース回路で接続された基準となる電子装置と同期して、カウンターで、前記第１のクロック源のクロックを計数し、所定時間経過後のカウンターの計数値を前記基準となる電子装置へ送信し、前記基準となる電子装置での前記第１のクロック源の周波数ずれを検査に供することを特徴とする電子装置。
【００８５】
（付記８）前記内部回路は、前記基準となる電子装置から送信された測定開始メッセージを受信し、前記基準となる電子装置に測定開始メッセージを返答して、前記カウンターで、前記第１のクロック源のクロックを計数することを特徴とする付記７の電子装置。
【００８６】
（付記９）前記内部回路が、ディスクドライブの制御回路からなることを特徴とする付記７の電子装置。
【００８７】
（付記１０）比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記インターフェース回路は、所定の転送単位にアラインデータを挿入した転送データを受信する受信回路と、前記受信した転送データを、前記転送に同期したクロックで格納し、前記クロック源のクロックで出力するＦＩＦＯバッファと、前記ＦＩＦＯバッファに、前記アラインデータの挿入及び削除を行い前記ＦＩＦＯバッファのオーバーフロー及びアンダーフローを防止するＦＩＦＯ制御回路とを有し、前記内部回路は、前記アライン挿入間隔を変更した前記転送データを受け又は前記オーバーフロー又はアンダーフローの検出条件を変更して、前記オーバーフロー又は前記アンダーフローの検出の有無を判定して、前記第１のクロック源の周波数ずれを検査することを特徴とする電子装置。
【００８８】
（付記１１）前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファのＦＩＦＯポインタと、所定のスレッシュホールドと比較して、前記オーバーフロー又は前記アンダーフローの検出の有無を出力することを特徴とする付記１０の電子装置。
【００８９】
（付記１２）前記内部回路が、ディスクドライブの制御回路からなることを特徴とする付記１０の電子装置。
【００９０】
（付記１３）比較的高速の第１のクロック源と、前記第１のクロック源のクロックで動作するインターフェース回路と、比較的低速の第２のクロック源と、前記インターフェース回路に接続され、前記第２のクロック源のクロックで動作する内部回路とを有し、前記インターフェース回路は、前記第１のクロック源のクロック源をカウントするカウンターを有し、前記内部回路は、前記第２のクロック源のクロックをカウントする内部カウンターと前記カウンターの計数を開始し、前記内部カウンターが所定値に達したことを検出して、前記カウンターの計数値を読み出し、前記計数値から、前記第１のクロック源の周波数ずれを検査することを特徴とする電子装置。
【００９１】
（付記１４）内部回路は、前記計数値が、所定の周波数ずれに対応する規定値の範囲内かを判定することを特徴とする付記１３の電子装置。
【００９２】
（付記１５）前記内部回路が、ディスクドライブの制御回路からなることを特徴とする付記１３の電子装置。
【００９３】
（付記１６）前記内部回路は、プロセッサを有することを特徴とする付記１３の電子装置。
【産業上の利用可能性】
【００９４】
基準となる電子装置と同期して、高速クロックを計数し、これをチエックする、又は、転送データのアラインと、ＦＩＦＯバッファのオーバーフロー／アンダーフローを利用する、又は、内部カウンタと、高速クロックのカウンタのカウント値を利用して、高速クロック源の周波数ずれをチエックするため、装置搭載状態で、全数のクロック源の検査が可能となり、メーカーに全数チェックを行わせてコストアップすることや、新規設備を投入することでコストアップすることを防止でき、品質を向上に寄与する。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施の形態の電子装置の構成図である。
【図２】図１のハードディスクコントローラの構成図である。
【図３】本発明の第１の実施の形態のクロック源検査方法の説明図である。
【図４】本発明の第２の実施の形態のインターフェース回路の構成図である。
【図５】本発明の第２の実施の形態の転送データのフォーマットの説明図である。
【図６】図４のＦＩＦＯバッファの正常時の動作説明図である。
【図７】図４のＦＩＦＯバッファのオーバーフロー時の動作説明図である。
【図８】図４のＦＩＦＯバッファのアンダーフロー時の動作説明図である。
【図９】本発明の第３の実施の形態のクロック源検査処理フロー図である。
【符号の説明】
【００９６】
１  アクチュエータ
３  分離型ヘッド
４  ディスク
５  スピンドルモータ
６  ハードディスクコントローラ（インターフェース回路）
７  ＭＰＵ（制御ユニット）
８  高速クロック源
９  低速クロック源
１０  磁気ディスクドライブ機構
２０  制御プリント板
２０Ａ  基準プリント板
２０Ｂ  被測定プリント板
６０  インターフェース回路
７０  カウンター
６１２  ＦＩＦＯバッファ
【図１】
2007265327.tif 000003
【図２】
2007265327.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007265327.tif 000008
【図７】
2007265327.tif 000009
【図８】
2007265327.tif 000010
【図９】
2007265327.tif 000011