(57)【要約】【課題】本発明は、フリップフロップを含むメモリ回路を備える信頼性評価用半導体装置において、評価解析時間の短縮が図れ、またより評価解析を向上することができる信頼性評価用半導体装置を提供する。【解決手段】  メモリ回路１０のレイアウトルールよりも緩和されたレイアウトルールにより作成されており、少なくともバッファ１３を有する緩和レイアウトセル回路１を備えている。また、多層配線構造の上層側にメモリ回路１０または緩和レイアウトセル回路１からの出力信号を伝搬するための複数の上層配線パターン４０ａ，４０ｂ，４０ｃ，４０ｄが形成されている。また、複数の上層配線パターン４０ａ，４０ｂ，４０ｃ，４０ｄのそれぞれを経由するメモリ回路１０または緩和レイアウトセル回路１からの出力信号を選択的に抽出するための選択回路４３を、備えている。【選択図】  図５
2007258507.tif 000002
【特許請求の範囲】
【請求項１】
第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、
前記メモリ回路のレイアウトルールよりも緩和されたレイアウトルールにより作成されており、少なくともバッファを有する緩和レイアウトセル回路と、
前記多層配線構造の上層側に前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を選択的に抽出するための選択回路とを、備えている、
ことを特徴とする信頼性評価用半導体装置。
【請求項２】
前記緩和レイアウトセル回路は、
第二のフリップフロップを、さらに有している、
ことを特徴とする請求項１に記載の信頼性評価用半導体装置。
【請求項３】
前記メモリ回路１におけるデータの保持・読み出しを制御する制御信号は、
前記緩和レイアウトセル回路におけるデータの保持・読み出しを制御する制御信号と、独立している、
ことを特徴とする請求項２に記載の信頼性評価用半導体装置。
【請求項４】
前記選択回路および前記緩和レイアウトセル回路に供給される電源は、
前記メモリ回路に供給される電源と独立している、
ことを特徴とする請求項１に記載の信頼性評価用半導体装置。
【請求項５】
第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路と、
前記選択回路の後段において配設されており、前記選択回路からの出力信号と所定の制御信号とが入力され、前記制御信号に基づいて前記選択回路からの出力信号をラッチする、第二のフリップフロップまたはラッチ回路とを、備えている、
ことを特徴とする信頼性評価用半導体装置。
【請求項６】
フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、
前記上層配線パターンは、
所定の配列で配設されている複数の単位配線領域内において配設されており、各前記単位配線領域内ではランダムに配設されており、かつ各前記単位配線領域間を一筆書きの如く配設されている、
ことを特徴とする信頼性評価用半導体装置。
【請求項７】
前記単位配線領域内の所定の層から引き出された前記上層配線パターンと電気的に接続されており、最上層部に形成された配線パッドを、さらに備えている、
ことを特徴とする請求項６に記載の信頼性評価用半導体装置。
【請求項８】
フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、
前記上層配線パターンは、
前段から後段にかけて複数の配線セルが配設されることにより構成されており、
前記上層配線パターンが配設される配線領域を、少なくとも２以上の区分領域に分割し、当該各区分領域内において、前記配線セルは連続配設されている、
ことを特徴とする信頼性評価用半導体装置。
【請求項９】
フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、
前記上層配線パターンは、
前段から後段にかけて複数の配線セルが配設されることにより構成されており、
前記配線セルには、
所定のレイアウトツールを用いた自動配置配線では、生成不可能な特殊パターンセルが含まれている、
ことを特徴とする信頼性評価用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係わる発明であり、特に半導体装置製造プロセスの信頼性評価や不良解析等を行うための信頼性評価用半導体装置に関する。
【背景技術】
【０００２】
半導体装置製造プロセスの立ち上げ時には、当該プロセスの信頼性試験や不良解析等を実施する。当該信頼性試験等の対象回路（モジュール）として、大規模サイズのＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）もしくは、先頭製品チップが用いられている。
【０００３】
しかし、ＳＲＡＭを用いた場合、セル自体が専用デザインルールが適用されることが多く適正な評価ができないという問題がある。また、上層領域を有効に利用するために、配線層も第３，４層配線までで形成される。したがって、より上層の配線の評価ができないという問題もある。
【０００４】
一方、先頭製品チップを用いた場合、設計完了はプロセス立ち上げの最終時期となることが多く、初期開発時の評価ができないという問題がある。また、回路が複雑なため、不良原因を解明するために多大な時間と労力が必要となり、効果的なプロセス開発ができないという問題もある。
【０００５】
当該各問題を解決する先行技術として、特許文献１，２が提案されている。
【０００６】
当該先行技術では、フリップフロップをメモリセルとして構成した回路を評価対象としている。より具体的には、信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、メモリ回路のそれぞれに接続される配線パターンが、回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、配線パターンの配線長が最短経路よりも長く形成されている。
【０００７】
また、多層配線構造の上層側に上記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、複数の上層配線パターンのそれぞれを経由するメモリ回路からの出力信号を選択的に抽出するための選択回路を備えている。
【０００８】
当該先行技術では、以下に示す効果を有している。（１）フリップフロップを含む基本セルを用いたＰ＆Ｒ（Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ：配置配線）設計を用いるため、実製品により近いテスト回路で検証可能である。（２）ＳＲＡＭのように回路構成が単純であるため、不良解析が容易である。（３）信号を特定の配線層に限定できるため、不良原因の同定が容易である。また、自由な配線パターンを構成できるため、所望の評価項目（形状）が設計可能である。
【０００９】
【特許文献１】特願２００３−２８１７８５号公報
【特許文献２】特願２００４−２０４２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記先行技術においても、以下のような問題がある。
【００１１】
まず、上記先行技術では、配線テスト（上層配線パターンのテストと把握できる）の際には必ず信号がメモリ回路を通過する。したがって、メモリ回路で不良が多発した場合に、メモリ回路の不良と配線不良との切り分け（判別）が困難となる。また、当該判別のためには、各配線テストを複数回（たとえば６４個のメモリ回路で信頼性評価用半導体装置が構成されている場合には、６４回）テストする必要がある。これでは、評価時間および評価コストが増大するという問題が生じる。
【００１２】
また、先行技術では、フリップフロップ、ＡＮＤ回路およびバッファは、Ｐ＆Ｒで配置し、レイアウトのランダム性を向上させていた。しかし、これによって、ビット不良の解析対象が散開してしまい、当該先行技術では、不良解析が非常に困難になるという問題が生じる。
【００１３】
また、先行技術では、比較的に広い範囲（たとえば１００μｍ角）内に選択配線（上層配線パターンと把握できる）がパターン形成されていた。しかし、当該場合には、不良箇所の同定が困難となる問題も生じる。
【００１４】
以上の問題点に鑑みて、上記先行技術の構成を土台にしつつ、より評価解析時間の短縮が図れ、またより評価解析を向上することができる信頼性評価用半導体装置の提供が望まれる。
【００１５】
そこで、本発明は、上記フリップフロップを含むメモリ回路を備える信頼性評価用半導体装置において、評価解析時間の短縮が図れ、またより評価解析を向上することができる信頼性評価用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明に係る請求項１に記載の信頼性評価用半導体装置は、第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記メモリ回路のレイアウトルールよりも緩和されたレイアウトルールにより作成されており、少なくともバッファを有する緩和レイアウトセル回路と、前記多層配線構造の上層側に前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を選択的に抽出するための選択回路とを、備えている。
【００１７】
また、請求項５に記載の信頼性評価用半導体装置は、第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路と、前記選択回路の後段において配設されており、前記選択回路からの出力信号と所定の制御信号とが入力され、前記制御信号に基づいて前記選択回路からの出力信号をラッチする、第二のフリップフロップとを、備えている。また、第二のフリップフロップは、ラッチ回路でも構成可能である。
【００１８】
また、請求項６に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、所定の配列で配設されている複数の単位配線領域内において配設されており、各前記単位配線領域内ではランダムに配設されており、かつ各前記単位配線領域間を一筆書きの如く配設されている。
【００１９】
また、請求項８に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、前段から後段にかけて複数の配線セルが配設されることにより構成されており、前記上層配線パターンが配設される配線領域を、少なくとも２以上の区分領域に分割し、当該各区分領域内において、前記配線セルは連続配設されている。
【００２０】
また、請求項９に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、前段から後段にかけて複数の配線セルが配設されることにより構成されており、前記配線セルには、所定のレイアウトツールを用いた自動配置配線では、生成不可能な特殊パターンセルが含まれている。
【発明の効果】
【００２１】
本発明の請求項１に記載の信頼性評価用半導体装置は、第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記メモリ回路のレイアウトルールよりも緩和されたレイアウトルールにより作成されており、少なくともバッファを有する緩和レイアウトセル回路と、前記多層配線構造の上層側に前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路または前記緩和レイアウトセル回路からの出力信号を選択的に抽出するための選択回路とを、備えている。つまり、請求項１に係わる信頼性評価用半導体装置は、不良が発生する可能性が極めて低い緩和レイアウトセル回路を備えている。したがって、配線の切替を行いながら実施される、上層配線パターンの評価時に、メモリ回路を選択する必要が無くなる。よって、評価解析時間の大幅に短縮を図ることができ、これに起因して評価解析のコストを大幅に削減することができる。
【００２２】
また、請求項５に記載の信頼性評価用半導体装置は、第一のフリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路と、前記選択回路の後段において配設されており、前記選択回路からの出力信号と所定の制御信号とが入力され、前記制御信号に基づいて前記選択回路からの出力信号をラッチする、第二のフリップフロップとを、備えている。したがって、所定の制御信号の立ち上がりのタイミングを変化させることにより、回路メモリから第二のフリップフロップまでの遅延時間を評価することができる。そして、当該遅延時間の評価の結果、高抵抗な不良を解析することができる。つまり、より評価解析の向上を図ることができる。また第二のフリップフロップは、ラッチ回路でも構成可能である。
【００２３】
また、請求項６に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、所定の配列で配設されている複数の単位配線領域内において配設されており、各前記単位配線領域内ではランダムに配設されており、かつ各前記単位配線領域間を一筆書きの如く配設されている。したがって、不良が発生している単位配線領域の同定は、比較的簡単に行える。また、単位配線領域内において、微視的に上層配線パターンがランダムに配設されていたとしても、単位配線領域の面積は比較的狭く設定できる。よって、当該単位配線領域内からより簡単に不良箇所を同定することができる。
【００２４】
また、請求項８に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、前段から後段にかけて複数の配線セルが配設されることにより構成されており、前記上層配線パターンが配設される配線領域を、少なくとも２以上の区分領域に分割し、当該各区分領域内において、前記配線セルは連続配設されている。したがって、不良が発生している区分領域を比較的容易に特定でき、区分領域を比較的面積の狭い範囲で設定した場合、当該区分領域内において不良箇所をより簡単に同定ができる。したがって、上層配線パターンの解析容易性を向上させることができる。
【００２５】
また、請求項９に記載の信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置において、前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を、備えており、前記上層配線パターンは、前段から後段にかけて複数の配線セルが配設されることにより構成されており、前記配線セルには、所定のレイアウトツールを用いた自動配置配線では、生成不可能な特殊パターンセルが含まれている。したがって、プロセスの評価（解析）として必要なパターンであるが、通常ＣＡＤツール等を用いて自動配置配線では生成できなかったパターンを含む上層配線パターンの評価（解析）が可能となる。
【発明を実施するための最良の形態】
【００２６】
まず、本発明に係わる信頼性評価用半導体装置の前提となる構成および、当該前提となる信頼性評価用半導体装置の動作について、詳細に説明する。
【００２７】
図１は、本発明の前提となる信頼性評価用半導体装置の構成を示す回路図である。また、図２は、図１に示した構成の一部である、１ビットのメモリ回路１０を示す回路図である。
【００２８】
まず、図２に示すメモリ回路１０の説明を行う。
【００２９】
メモリ回路１０は、２入力ＡＮＤ回路１１とフリップフロップ１２とバッファ１３とを備えて構成されるメモリセルである。ＡＮＤ回路１１、フリップフロップ１２およびバッファ１３のそれぞれは、レイアウト用ＣＡＤツール等の所定のレイアウトツール（コンピュータ）を用いて自動レイアウトを行う際の標準セルとなるものである。これら標準セルは、たとえば、信頼性評価用半導体装置の回路ブロック領域においてランダムに配置されることが好ましい。
【００３０】
メモリ回路１０では、ＡＮＤ回路１１の出力信号がフリップフロップ１２のクロック入力端子Ｔに入力し、フリップフロップ１２の出力信号がバッファ１３に入力する。またメモリ回路１０はその入出力用信号線として、書き込み用ビット線ＷＢＬ、書き込み用ワード線ＷＷＬ、書き込み制御信号線ＷＥＮ、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬを備えて構成される。書き込み用ビット線ＷＢＬはフリップフロップ１２のデータ入力端子Ｄに接続され、書き込み制御信号線ＷＥＮおよび書き込み用ワード線ＷＷＬはＡＮＤ回路１１の入力端子Ａ、Ｂに接続される。また読み出し用ビット線ＲＢＬはバッファ１３の出力端子Ｙに接続され、バッファ１３を介してフリップフロップ１２の出力信号が読み出し用ビット線ＲＢＬに供給されるようになっている。
【００３１】
メモリ回路１０に１ビットのデータを書き込む場合、書き込みビット線ＷＢＬに所望のデータを与える。たとえば、”１”のデータを書き込む場合、書き込みビット線ＷＢＬをＨレベルにする。そして書き込み制御信号ＷＥＮをＨレベルとすることによってイネーブル状態とし、アドレスで選択された書き込みワード線ＷＷＬをＨレベルとして活性化する。これによりメモリ回路１０のＡＮＤ回路１１の出力信号ＹがＨレベルとなり、フリップフロップ１２のクロック端子ＴがＨレベルにドライブされる。フリップフロップ１２は、たとえばクロック端子Ｔの立ち上がりエッジでデータ入力端子Ｄに入力する値をラッチするエッジトリガタイプのフロップフロップである。フリップフロップ１２のクロック端子ＴがＨレベルになると、データ入力端子Ｄに入力する書き込み用ビット線ＷＢＬの値（Ｈレベル）が、フリップフロップ１２に取り込まれる。その後、書き込みワード線ＷＷＬをＬレベルとして非活性化し、書き込み制御信号ＷＥＮをＬレベルとしてディスエーブルにすると、フリップフロップ１２のクロック端子ＴはＬレベルとなって書き込み動作を終了する。
【００３２】
メモリ回路１０への書き込み動作が終了すると、フリップフロップ１２の出力端子Ｑからはフリップフロップ１２に保持されているデータの値が常に出力されている。そのため、メモリ回路１０に保持されたデータは、フリップフロップ１２の出力端子Ｑに接続されるバッファ１３を活性化させることで読み出すことができるようになっている。具体的には、メモリ回路１０に保持されたデータを読み出さない場合は、バッファ１３に接続される読み出し用ワード線ＲＷＬをＬレベルとしてバッファ１３を非活性化しておき、フリップフロップ１２の出力端子Ｑから出力されるデータが読み出し用ビット線ＲＢＬに伝播されないようにする。一方、読み出し用ビット線ＲＢＬに、フリップフロップ１２の出力端子Ｑからのデータを出力させる場合、読み出し用ワード線ＲＷＬをＨレベルとしてバッファ１３を活性化させることにより、フリップフロップ１２から出力される信号を読み出し用ビット線ＲＢＬに伝播させる。読み出し用ビット線ＲＢＬからの出力信号がメモリ回路１０からの出力信号となり、メモリ回路１０に保持されたデータの読み出しが行われる。
【００３３】
また、メモリ回路１０は、信頼性評価用半導体装置に実装される場合、各部の信号波形をモニタすることができるように、クロック端子Ｔの入力側、データ入力端子Ｄの入力側および出力端子Ｑの出力側のそれぞれにモニタパッド１５を形成することも可能である。
【００３４】
本発明の前提となる構成の信頼性評価用半導体装置（図１）は、上記のような構成のメモリ回路１０が回路ブロック２０に複数個配置され、各メモリ回路１０のそれぞれの配線パターンがレイアウト用ＣＡＤツールを用いてランダムに配線される。そして各メモリ回路１０に対する配線パターンの配線長が最短経路で配線される場合よりも長くなるようにパターン配線が行われ、従来のＳＲＡＭでは評価することのできなかった多層配線構造の上層側の評価試験等を行うことができるようにするものである。
【００３５】
次に、図２の構成を備える図１に示す信頼性評価用半導体装置の説明を行う。
【００３６】
図１に示すように、信頼性評価用半導体装置における回路ブロック２０には、図２に示した構成のメモリ回路１０が６４個設けられ、それぞれのメモリ回路１０の出力端子が多層配線検査用回路４０に接続されている。
【００３７】
多層配線検査用回路４０は、各メモリ回路１０の読み出し用ビット線ＲＢＬに接続され、メモリ回路１０の出力信号を回路ブロック２０の上層側（たとえば第３層以上の層）に形成される多層配線構造に伝搬させるものである。この多層配線検査用回路４０はメモリ回路１０からの出力信号を多層配線構造の上層側に導く経路として４つの配線経路（上層配線パターンと把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄを有しており、４つの配線経路４０ａ〜４０ｄの内のどの配線経路に出力信号を供給するかを制御するための制御回路として、デコーダ４１が設けられている。
【００３８】
デコーダ４１は、外部から与えられる信号Ｓ＜２：１＞に応じて、４つの配線経路４０ａ〜４０ｄのそれぞれに介挿されたバッファ４２、および、いずれかの配線経路を経て出力信号を回路ブロック２０から出力させるための選択回路となるセレクタ４３を制御する。具体的には、信号Ｓ＜１＞とＳ＜２＞の２ビットのアドレス信号を入力してデコードし、デコード信号ＯＥ＜３：０＞とデコード信号Ｙ＜３：０＞とを出力する。デコード信号Ｙ＜３：０＞は、読み出し用ビット線ＲＢＬの信号を各配線経路にドライブするための制御信号であり、バッファ４２に入力する。またデコード信号ＯＥ＜３：０＞は、各配線経路４０ａ〜４０ｄの信号を出力端子ＤＯに対して選択的に出力させるための制御信号であり、セレクタ４３に入力する。したがって、デコーダ４１は各デコード信号によって、評価対象とする配線経路４０ａ〜４０ｄの切替制御を行う機能を有しており、セレクタ４３はデコーダ４１からの信号に応答して、各配線経路を経由して入力するメモリ回路１０からの出力信号を選択的に抽出するように構成される。
【００３９】
多層配線検査用回路４０に設けられる４つの配線経路４０ａ〜４０ｄは、回路ブロック２０の上層側に形成される多層配線構造においてそれぞれ異なる金属配線層の配線パターンとして形成される。たとえば、信頼性評価用半導体装置が１０層構造で形成される場合、図１に示す配線経路４０ａが第９層および第１０層に、配線経路４０ｂが第７層および第８層に、配線経路４０ｃが第５層および第６層に、配線経路４０ｄが第３層および第４層に形成されることにより、それぞれの配線経路４０ａ〜４０ｄが多層配線構造において異なる層を評価するための配線パターンを形成する。また、各配線経路の配線パターンは、レイアウト用ＣＡＤツール等を用いてランダムな自動配置配線が行われることにより、実際の製品等で使用されるランダムな配線パターンとして実現され、それら配線パターンの配線長は最短経路よりも長くなるように形成される。
【００４０】
そして、各メモリ回路１０の回路素子や内部配線パターンはたとえば第１層から第４層までの下層側で形成される。また、多層配線検査用回路４０に含まれる回路素子も同様に下層側に形成される。
【００４１】
この結果、信頼性評価用半導体装置の多層配線構造は、図３に示すような構造として形成される。すなわち、最上層側に配線経路４０ａの配線パターンが形成され、配線経路４０ａの下側に配線経路４０ｂの配線パターンが形成される。また、配線経路４０ｂの下側に配線経路４０ｃの配線パターンが形成され、配線経路４０ｃの下側に配線経路４０ｄの配線パターンおよび各回路素子が形成される。
【００４２】
信頼性評価用半導体装置の各回路ブロック２０を、上記のように構成することにより、複数の配線経路４０ａ〜４０ｄの内から評価すべき配線経路を選択して信頼性試験を行うことができる。そして、どの配線経路で不良が発生したかを特定することによって不良の金属配線層を特定することができ、半導体製造プロセスにおける不良を生じさせた工程を特定できる。具体的には、メモリ回路１０に対して所定の値の書き込み動作を行った後、セレクタ４３の機能を利用して複数の配線経路４０ａ〜４０ｄの内から一の配線経路を選択し、その出力を読み出す動作を各経路について順次行うことにより、全ての配線経路について個別に不良の有無を評価することができる。
【００４３】
また、図１に示す信号ＢＩはたとえば高温連続動作試験を行うための制御信号であり、信号ＢＩをイネーブルにすると、デコーダ４１はデコード信号Ｙ＜３：０＞を全て選択するようにして出力する。また、このときデコーダ４１はデコード信号ＯＥ＜３：０＞を全て非選択とするか、または任意の１つの経路のみを選択するようにして出力する。これにより、信号ＢＩがイネーブルになれば、多層配線構造の全ての層に対して各メモリ回路１０からの出力信号が伝搬されることになる。よって、評価試験の試験条件が厳しい条件となって評価試験の試験時間を短縮することができる。
【００４４】
次に、図４は多層配線検査用回路４０の一部を抜き出した詳細構成図であり、一例として配線経路４０ａの評価試験を行う場合を説明する図である。ただし、他の配線経路４０ｂ〜４０ｄについても図４に示すものと同様の構成となっている。
【００４５】
配線経路４０ａは、メモリ回路１０からの出力信号をインバータ４４によって反転した反転信号と、反転されていない非反転信号との相補関係となる２つの信号を伝搬するように、反転信号線Ｌ１と非反転信号線Ｌ２とを有する、配線パターンが二重化された二重化パターンとして形成される。二重化された配線パターンは、配線経路４０ａが形成される金属配線層において、反転信号線Ｌ１および非反転信号線Ｌ２が互いに隣接した位置で並行するように形成される。
【００４６】
また、反転信号をセレクタ４３に入力させる際には、非反転信号の論理を合わせるために、反転信号を再反転させて非反転信号とするためのＮＡＮＤ回路４６が設けられる。メモリ回路１０からの出力信号の論理をそのまま伝搬させる非反転信号をセレクタ４３に入力させる際には、ＡＮＤ回路４８が設けられる。
【００４７】
さらに、配線経路４０ａでは、メモリ回路出力信号の反転信号および非反転信号を、バッファ４５，４７を介して二重化パターンに伝搬させるようになっている。二重化パターンとして形成される反転信号線Ｌ１および非反転信号線Ｌ２の双方にバッファ４５，４７が介挿されることにより、後述するようなショート不良が発生しても貫通電流が流れないような回路構成となる。
【００４８】
以上のような回路構成において、たとえば配線経路４０ａが選択されると、デコード信号Ｙ＜３：０＞がＨレベルとなり、バッファ４５，４７、ＮＡＮＤ回路４６およびＡＮＤ回路４８が活性化される。この結果、メモリ回路１０の出力がＨレベルであれば、反転信号の伝搬経路では反転信号（Ｌレベルの信号）が伝搬され、非反転信号の伝搬経路では非反転信号（Ｈレベルの信号）が伝搬される。そして二重化パターンにショートやオープン不良が発生していなければ、ＮＡＮＤ回路４６およびＡＮＤ回路４８のそれぞれからはＨレベルの信号が出力され、セレクタ４３に入力する。セレクタ４３はいずれか１つの信号を選択して出力する。バッファ４９は、セレクタ４３からの出力信号を出力して、多層配線検査用回路４０の出力信号ＤＯとする。
【００４９】
ここで、配線経路４０ａが断線することによるオープン不良が発生した場合を考える。たとえば、反転信号線Ｌ１または非反転信号線Ｌ２が図７に示す位置Ｐ１でオープン不良になると、セレクタ４３が配線経路４０ａの反転信号または非反転信号を選択したときにその出力信号ＤＯは所望の値が得られず、その結果から不良と判断することができる。
【００５０】
次に、配線経路４０ａにおいて反転信号線と非反転信号線とがショートした場合のショート不良について考える。本実施形態では、反転信号線Ｌ１と非反転信号線Ｌ２とは互いに隣接して並行配線されるため、ショート不良が生じる場合、反転信号線Ｌ１と非反転信号線Ｌ２とがショートする可能性が高くなっている。そして反転信号線Ｌ１と非反転信号線Ｌ２とがショートすると、その電位は中間電位レベルとなって、反転信号線Ｌ１および非反転信号線Ｌ２のいずれか一方から得られる出力信号ＤＯが所望の値を得られず、その結果から不良と判断することができる。
【００５１】
これに対し、反転信号線Ｌ１から得られる出力信号ＤＯおよび非反転信号線Ｌ２から得られる出力信号ＤＯの双方が共に所望の値を得られた場合には、配線経路４０ａに不良が生じていないことが判明する。
【００５２】
したがって、多層配線検査用回路４０を上述したように構成することで、配線経路４０ａが形成された金属配線層の不良を検知することができ、半導体製造プロセスにおいて不良が発生した工程を特定することができる。
【００５３】
以上が、本発明に係わる信頼性評価用半導体装置の構成および動作の説明である。以下この発明を、上記前提となる信頼性評価用半導体装置を含んでいる各実施の形態について、図面に基づいて具体的に説明する。
【００５４】
＜実施の形態１＞
図５は、本実施の形態に係わる信頼性評価用半導体装置の構成を示す回路図である。ここで、図１と図５との間において共通する符号が付されている部材は、同等の部材を示している（以下の各実施の形態においても同様である）。
【００５５】
図１と図５との比較から分かるように、本実施の形態に係わる信頼性評価用半導体装置は、緩和レイアウトセル回路１をさらに備えている。
【００５６】
具体的には、図１に示した信頼性評価用半導体装置は、たとえば６４個のメモリ回路１０により回路ブロック２０が構成されていた。これに対して、図５に示す信頼性評価用半導体装置は、たとえば６３個のメモリ回路１０と１個の緩和レイアウトセル１とで、回路ブロック２０が構成されている。
【００５７】
ここで、緩和レイアウトセル回路１は、メモリ回路１０と同じように、ＡＮＤ回路１１、フリップフロップ（第二のフリップフロップと把握できる）１２およびバッファ１３を有している。しかし、緩和レイアウトセル回路１は、メモリ回路１０のレイアウトルールよりも緩和されたレイアウトルールにより作成されている。つまり、緩和レイアウトセル回路１は、メモリ回路１０よりもプロセス的に作成容易な緩和レイアウトルールにより作成されている。
【００５８】
なお、緩和レイアウトセル回路１に対応して、メモリ回路１０は通常レイアウトセル回路と称呼されるころが理解できる。
【００５９】
また、前述した多層配線検査用回路４０は、メモリ回路１０の読み出し用ビット線ＲＢＬおよび緩和レイアウトセル回路１の読み出し用ビット線ＲＢＬに接続され、メモリ回路１０または緩和レイアウトセル回路１の出力信号を回路ブロック２０の上層側（たとえば第３層以上の層）に形成される多層配線構造に伝搬させるものである。
【００６０】
本実施の形態では、多層配線検査用回路４０は、メモリ回路１０および／または緩和レイアウトセル回路１からの出力信号を多層配線構造の上層側に導く経路として４つの配線経路（上層配線パターンと把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄを有している。そして、４つの配線経路４０ａ〜４０ｄの内のどの配線経路に出力信号を供給するかを制御するための制御回路としてデコーダ４１が設けられている。
【００６１】
その他の構成（各信号を含む）は、図１に示した構成と同じである。したがって、ここでの詳細な説明は省略する。
【００６２】
次に、本実施の形態に係わる信頼性評価用半導体装置の動作について説明する。ここで、当該動作については、図１を用いて説明した動作内容とほぼ同一であるが以下の点において異なる。
【００６３】
つまり、配線切替テスト（つまり、各配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価）において、図１を用いた動作説明では、メモリ回路１０で不良が発生する可能性がある場合、全６４個のメモリ回路１０の回数だけ、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価を実施する必要があった。
【００６４】
しかし、本実施の形態に係わる信頼性評価用半導体装置では、緩和レイアウトセル回路１のみを用いて、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価を実施すれば良い。これは、当該緩和レイアウトセル回路１は、上記緩和レイアウトルールで作成されているので、不良発生の可能性が極めて低いからである。つまり、緩和レイアウトセル回路１が良であるとして、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価ができる。
【００６５】
したがって、本実施の形態に係わる信頼性評価用半導体装置では、以下のような動作フローが実施される。
【００６６】
まず、メモリ回路１０および緩和レイアウトセル回路１の評価を行う。
【００６７】
はじめに、４つの配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの内の１つの配線経路を選択する。そして、当該選択した配線経路を固定して、メモリ回路１０および緩和レイアウトセル回路１の評価を行う。ここで、メモリ回路１０および緩和レイアウトセル回路１の評価は、各々個別に実施する。なお、緩和レイアウトセル回路１において不良が発生する可能性は極めて低いので、当該緩和レイアウトセル回路１の評価を省略しても良い。
【００６８】
次に、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価を行う。
【００６９】
はじめに、緩和レイアウトセル回路１のみを選択する（つまり、メモリ回路１０は選択しない）。そして、当該緩和レイアウトセル回路１を固定して、各配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価を行う。ここで、各配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価終了毎に、配線の切替を行う。
【００７０】
以上のように、本実施の形態に係わる信頼性評価用半導体装置は、不良が発生する可能性が極めて低い緩和レイアウトセル回路１を備えている。
【００７１】
したがって、配線の切替を行いながら実施される、各配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価時に、メモリ回路１０（本実施の形態では６３個）を選択する必要が無くなる。よって、評価解析時間の大幅に短縮を図ることができ、これに起因して評価解析のコストを大幅に削減することができる。
【００７２】
また、当該緩和レイアウトセル回路１を設けることにより、メモリ回路１０不良と配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの不良とを、各評価時に分離することができる。したがって、これによっても、評価解析時間の短縮および評価解析のコスト削減を図ることができる。
【００７３】
なお、本実施の形態では、緩和レイアウトセル回路１の数を１個とした。しかし、緩和レイアウトセル回路１の不良発生確率を考慮して、２個以上であっても良い。当該場合には、ある緩和レイアウトセル回路１の不良により配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの不良が発生しても、複数の緩和レイアウトセル回路１をテストすることにより、ある緩和レイアウトセル回路１の不良か配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの不良かを区別できる。
【００７４】
また、本実施の形態では、緩和レイアウトセル回路１は、フリップフロップ１２を含む保持回路であった。しかし、緩和レイアウトセル回路１を、データを伝送する単純なバッファ１３のみで構成しても良い（つまり、フリップフロップ１２およびＡＮＤ回路１１は、省略可能である。
【００７５】
このように、バッファ１３のみで緩和レイアウトセル回路１を構成した場合には、データ保持のための別回路等が必要となる。しかし、緩和レイアウトセル回路１の回路構成が、より単純なものとなるので、緩和レイアウトセル回路１での不良発生確率をさらに減少させることができる。
【００７６】
これに対して、緩和レイアウトセル回路１にフリップフロップ１２を設けることにより、データ保持のための別回路等が必要でなくなる。
【００７７】
＜実施の形態２＞
図６は、本実施の形態に係わる信頼性評価用半導体装置の構成を示す回路図である。
【００７８】
実施の形態１に係わる信頼性評価用半導体装置の構成と、本実施の形態に係わる信頼性評価用半導体装置の構成とは、以下の点おいて異なる。
【００７９】
本実施の形態に係わる信頼性評価用半導体装置では、緩和レイアウトセル回路１におけるデータの保持・読み出しを制御する制御信号Ｓ１（当該制御信号Ｓ１は、図６に示すように、各信号ＷＷＬ＿Ａ、ＷＥＮ＿Ｂ，ＲＷＬ＿Ｃにより構成されている）は、通常レイアウトセル回路であるメモリ回路１０におけるデータの保持・読み出しを制御する制御信号Ｓ２（当該制御信号Ｓ２は、図６に示すように、各信号ＷＷＬ、ＷＥＮ，ＲＷＬにより構成されている）と別系統である。つまり、制御信号Ｓ１と制御信号Ｓ２とは、独立（分離）している。
【００８０】
また、本実施の形態に係わる信頼性評価用半導体装置では、回路ブロック２０は、６４個のメモリ回路１０により構成されている。
【００８１】
その他の構成は、実施の形態１に係わる信頼性評価用半導体装置の構成と同じである。また、本実施の形態に係わる信頼性評価用半導体装置の動作は、実施の形態１に係わる信頼性評価用半導体装置の動作と同様である。したがって、ここでのこれらの詳細な説明は省略する。
【００８２】
以上のように、データの保持・読み出しを制御する、制御信号Ｓ１と制御信号Ｓ２とを独立（分離）することにより、制御信号系の不良の区別も行うことができる。
【００８３】
＜実施の形態３＞
図７は、本実施の形態に係わる信頼性評価用半導体装置の構成を示す回路図である。
【００８４】
実施の形態２に係わる信頼性評価用半導体装置の構成と、本実施の形態に係わる信頼性評価用半導体装置の構成とは、以下の点おいて異なる。
【００８５】
選択回路となるセレクタ４３（または、選択回路を含む多層配線検査用回路４０）および緩和レイアウトセル回路１に供給される電源Ｄ１は、通常レイアウトセル回路であるメモリ回路１０に供給される電源Ｄ２と独立している。
【００８６】
なお、その他の構成は、実施の形態２に係わる信頼性評価用半導体装置と同様である。また、本実施の形態に係わる信頼性評価用半導体装置の動作は、実施の形態１に係わる信頼性評価用半導体装置の動作と同様である。したがって、ここでのこれらの詳細な説明は省略する。
【００８７】
たとえば電源Ｄ１と電源Ｄ２とが独立しておらず、メモリ回路１０および多層配線検査用回路４０において不良が生じているとする。当該場合において、たとえばエミッション（発光）解析やオービック解析等を実施したとする。ここで、メモリ回路１０の不良に起因して発光する光の強度よりも、多層配線検査用回路４０の不良に起因して発光する光の強度が強いものとする。
【００８８】
当該状況において、メモリ回路１０および多層配線検査用回路４０に同時に電源を供給しながら、エミッション解析等を行った場合、多層配線検査用回路４０で発光する光により、メモリ回路１０で発光する光が打ち消されてしまう。このように光が打ち消された場合、メモリ回路１０の不良が見落とされる結果となる。
【００８９】
なお、多層配線検査用回路４０において、ローリークのトランジスタが多数用いられている場合には、多層配線検査用回路４０において不良が発生していなくても、当該トランジスタ形成領域が強く発光することがある。
【００９０】
これに対して、本実施の形態に係わる信頼性評価用半導体装置では、電源Ｄ１と電源Ｄ２とは独立している。
【００９１】
当該状況において、メモリ回路１０および多層配線検査用回路４０に対してエミッション解析等を行った場合、多層配線検査用回路４０での発光とメモリ回路１０での発光とは、同時に起こらないようにすることができる。これは、電源Ｄ１と電源Ｄ２とが独立しており、多層配線検査用回路４０への電源供給とメモリ回路１０への電源供給とを別個独立に実施できるからできることである。
【００９２】
よって、たとえメモリ回路１０の不良に起因した発光の強度が小さい場合でも、メモリ回路１０の不良を見落とすことを防止できる。
【００９３】
なお、本実施の形態では、実施の形態２を基礎として、電源Ｄ１と電源Ｄ２とを独立とする構成について言及した。しかし、実施の形態１の構成において、選択回路となるセレクタ４３（または、選択回路を含む多層配線検査用回路４０）および緩和レイアウトセル回路１に供給される電源と、メモリ回路１０に供給される電源とを独立（分離）としても良い。
【００９４】
＜実施の形態４＞
図８は、本実施の形態に係わる信頼性評価用半導体装置の構成を示す回路図である。
【００９５】
本発明の前提となる信頼性評価用半導体装置の構成（図１）と、本実施の形態に係わる信頼性評価用半導体装置の構成とは、以下の点おいて異なる。
【００９６】
つまり、本実施の形態に係わる信頼性評価用半導体装置は、図１の構成に加えて、フリップフロップ５１が設けられている。図８に示されているように、選択回路となるセレクタ４３の後段に、フリップフロップ５１が配設されている。より具体的には、当該セレクタ４３の出力とフリップフロップ５１のＤ端子とが接続されている。また、フリップフロップ５１のＴ端子には、制御信号Ｓａが入力されており、フリップフロップ５１のＱ端子から、所定の信号ＤＯが出力される。
【００９７】
当該フリップフロップ５１は、制御信号Ｓａに基づいて、セレクタ４３からの出力信号をラッチする。
【００９８】
その他の構成は、図１に示した構成と同じであるので、ここでの詳細な説明は省略する。
【００９９】
次に、本実施の形態に係わる信頼性評価用半導体装置の動作を、図９を用いて説明する。ここで、図９は、各信号のタイミングチャートである。図９には、上段から順に、所定のメモリ回路１０に入力される信号ＲＷＬ、回路ブロック２０から出力される出力信号Ａ、フリップフロップ５１のＤ端子へ入力される入力信号Ｂ、フリップフロップ５１のＴ端子へ入力される制御信号Ｓａ、およびフリップフロップ５１から出力される出力信号ＤＯが示されている。
【０１００】
ここで、上記以外の信号は、配線経路（上層配線パターンであると把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄのいずれかを選択した状態において、固定されている。
【０１０１】
まず、所定のメモリ回路１０に入力される信号ＲＷＬをイネーブルにし、当該所定のメモリ回路１０からデータを出力させる（図９の信号ＲＷＬ、信号Ａ参照）。当該所定のメモリ回路１０から出力されたデータは、選択されている配線経路４０ａ，４０ｂ，４０ｃ，４０ｄ、セレクタ４３を通って、フリップフロップ５１に到着する。ここで、選択されている配線経路４０ａ，４０ｂ，４０ｃ，４０ｄが「良」であったとしても、所定のメモリ回路１０から出力されたデータは、フリップフロップ５１に至るまでの経路において遅延する（図９の「ｄｅｌａｙ」参照）。
【０１０２】
さて、フリップフロップ５１は、制御信号Ｓａの立ち上がりに同期してデータ（信号）をラッチする。もし、制御信号Ｓａの立ち上がりが所定のメモリ回路１０から出力されたデータの到達後であれば、正常値（コレクタデータ）をフリップフロップ５１はラッチする。これに対して、制御信号Ｓａの立ち上がりが所定のメモリ回路１０から出力されたデータの到達前であれば、異常値（インコレクタデータであり、たとえば前回別のメモリ回路１０から出力されたデータ等）をラッチする。
【０１０３】
したがって、上記ｄｅｌａｙを含むこれよりも遅いタイミングで制御信号Ｓａを立ち上げた場合、選択された配線経路４０ａ，４０ｂ，４０ｃ，４０ｄに不良が発生していなければ、フリップフロップ５１は、正常値をラッチする。これに対して、選択された配線経路４０ａ，４０ｂ，４０ｃ，４０ｄに不良が発生していければ、フリップフロップ５１は、異常値をラッチする。これは、選択された配線経路４０ａ，４０ｂ，４０ｃ，４０ｄが完全な断線または断線しかかっている（高抵抗なＯＰＥＮ不良と把握できる）場合には、データがフリップフロップ５１に到達しないか、もしくは通常の遅延時間（ｄｅｌａｙ）よりも遅れて到達するからである。
【０１０４】
なお、当該制御信号Ｓａの立ち上がりのタイミングを変化させることにより、選択された配線経路４０ａ，４０ｂ，４０ｃ，４０ｄのショート、または当該配線経路４０ａ，４０ｂ，４０ｃ，４０ｄがショートしかかっている（高抵抗なＳＨＯＲＴ不良と把握できる）等の不良も評価できる、ということは容易に推測できる。
【０１０５】
つまり、制御信号Ｓａのタイミングを変化させることにより、所定の回路メモリ１０からフリップフロップ５１までのデータ伝達時間を評価することができる。
【０１０６】
以上のように、本実施の形態に係わる信頼性評価用半導体装置は、選択回路となるセレクタ４３の後段にフリップフロップ５１を設けている。そして、当該フリップフロップ５１は、制御信号Ｓａの立ち上がりに同期して、データをラッチする。
【０１０７】
したがって、制御信号Ｓａの立ち上がりのタイミングを変化させることにより、所定の回路メモリ１０から出力されたデータがフリップフロップ５１に到達するまでの実際の伝達時間（遅延時間）を評価することができる。そして、当該実際の伝達時間の評価の結果、完全な断線・ショートはもちろん高抵抗な不良を解析することができる。つまり、より評価解析の向上を図ることができる。また、フリップフロップ５１は、ラッチ回路でも構成可能である、当該場合においても同様の効果が得られる。
【０１０８】
＜実施の形態５＞
特許文献１では、レイアウト用ＣＡＤツール等を用いることによって、実際の製品に近いランダム性を持った配線パターンを実現している（図１０参照）。ここで、図１０は、一の配線経路（上層配線パターンであると把握できる。）の配線レイアウトを示す図である。しかし、当該特許文献１のように配線経路をレイアウトした場合には、問題点が存在する。
【０１０９】
つまり、特許文献１では、図１０に示すように、１００μｍ角平方程度の単位配線領域１４０内に、一の配線経路をランダムにレイアウト（配設）していた。このように、一の配線経路のレイアウト範囲がかなり広いので、一の配線経路の不良解析を実施しても、不良箇所を同定することができないことが多々ある。
【０１１０】
たとえば、不良解析で用いられる電子ビームテストや電位コントラストＳＥＭによる観測では、配線の状態が不良箇所の前後で異なった画像として観測される。しかし、図１０に示すように、かなり広範囲の単位配線領域１４０内にランダムに一の配線経路が配設されているので、状態の変化点（つまり不良箇所）まで到達することが非常に手間であり、場合よっては不良箇所の同定ができないこともあった。
【０１１１】
ここで、上記不良箇所を同定できない問題点を解消する方法として、単純に上記単位配線領域１４０の面積を小さくする方法がある。しかし、当該場合には、一の配線経路の総配線距離が短くなるので、実製品を模擬した評価は不可能となる。
【０１１２】
そこで、上記問題点を解消しつつ、実製品を模擬した製品の評価が可能な技術として、本実施の形態に係わる信頼性評価用半導体装置を創作した。
【０１１３】
図１１は、本実施の形態に係わる信頼性評価用半導体装置の一の配線経路のレイアウトの概要を示す図である。
【０１１４】
図１１に示すように、一の配線経路（上層配線パターンと把握できる。たとえば、図１に示す配線経路４０ａ〜４０ｄのいずれかの配線経路）は、所定の配列で配設されている複数の単位配線領域５５内において配設されている。また当該配線経路は、微視的には各単位配線領域５５内ではランダムに配設されており、かつ巨視的には各単位配線領域５５間を一筆書き（図１１の黒矢印参照）の如く配設されている。
【０１１５】
図１１に示されている様に、複数の単位配線領域５５がマトリクス状に配列することにより、配線領域５６が形成されている。そして、当該配線領域５６内において、一の配線経路がレイアウト（配設）されている。ここで、各単位配線領域５５の面積は、たとえば３０μｍ角以下である。また、配線領域５６の面積は、たとえば１００μｍ以下である。
【０１１６】
各単位配線領域５５に着目すると（微視的に観測すると）、当該各単位配線領域５５内では、配線経路はランダムにレイアウト（配設）されている。しかし、配線領域５６に着目すると（巨視的に観測すると）、配線経路は全体として、図１１に示されている黒矢印に沿ってレイアウト（配設）されている（つまり、各単位配線領域５５間を一筆書きの如く配設されている）。
【０１１７】
具体的に、配線経路を追うと以下のようになっている。
【０１１８】
第一の単位配線領域５５内で配線経路がランダムに配設された後、当該配線経路は、当該第一の単位配線領域５５から出て行く。そして、当該第一の単位配線領域５５から出てきた配線経路は、第一の単位配線領域５５に隣接する第二の単位配線領域５５に入る。そして、当該第二の単位配線領域５５内で配線経路がランダムに配設された後、当該配線経路は、当該第二の単位配線領域５５から出て行く。そして、当該第二の単位配線領域５５から出てきた配線経路は、第二の単位配線領域５５に隣接する第三の単位配線領域５５に入る。
【０１１９】
ここで、第三の単位配線領域５５は、第一の単位配線領域５５以外の単位配線領域５５である。
【０１２０】
上記要領で、全ての単位配線領域５５に渡って、配線経路がレイアウト（配設）される。つまり、各単位配線領域５５内では、配線経路はランダムにレイアウト（配設）されているものの、各単位配線領域５５の入出力だけを取り上げて、これらの入出力を追跡した場合、図１１の黒矢印に示すように、一筆書きの如く全単位配線領域５５を配線経路は、網羅している。
【０１２１】
なお、各単位配線領域５５内での配設（レイアウト）は、異なっていても良い（つまり、第一の単位配線領域５５内での配線パターンと、第二の単位配線領域５５内ので配線パターンとが異なっていても良い。もちろん、複数の単位配線領域５５の内、同一の配線パターンを有するものが含まれていても良い）。また、単位配線領域５５や配線領域５６の各寸法、形状または単位配線領域５５の数は、上記記載や図１１に示されているものに限定しない。また、配線経路の評価動作は、図１を用いて説明した内容と同じである。
【０１２２】
以上のように、本実施の形態に係わる信頼性評価用半導体装置では、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄを巨視的に見た場合には、図１１に示すように、当該配線経路４０ａ，４０ｂ，４０ｃ，４０ｄは一筆書きの如く配設されている。
【０１２３】
したがって、不良が発生している単位配線領域５５の同定は、比較的簡単に行える。また、単位配線領域５５内では、微視的には配線経路はランダムに配設されているが、当該単位配線領域５５の面積は比較的狭くできる（つまり、１００μｍ角より小さくできる）。よって、当該単位配線領域５５内からより簡単に不良箇所を同定することができる。なお、単位配線領域５５の面積を、３０μｍ角以下にすることにより、当該不良箇所の同定をより確実に行うことできる。このように、先行技術１と比較して、より評価解析の向上を図ることができる。
【０１２４】
なお、図１２に示すように、所定の単位配線領域５５の所定の層（図１２ではＮ層）から配線を引き出し、それを最上層部（図１２ではＮ＋４層）まで引き上げ、当該最上層部に配線パッド５７を形成しても良い。つまり、所定の単位配線領域５５内の所定の層から引き出された配線経路（上層配線パターンと把握できる）と電気的に接続された配線パッド５７が、最上層部に形成されている。
【０１２５】
このように、最上層に形成されている配線パッド５７を観測することにより、非破壊状態で、所定の単位配線領域５５の内部不良の有無を評価することができる。
【０１２６】
＜実施の形態６＞
図１３に示す論理回路内に含まれている複数の配線セル５９（当該配線セル５９は、一の配線経路（上層配線パターンであると把握できる。たとえば、図１に示した配線経路４０ａ，４０ｂ，４０ｃ，４０ｄのうち、いずれか一の配線経路）を構成する要素である）を、レイアウト用のＣＡＤツールを用いてランダムに配置する。そして、当該ＣＡＤツールを用いて、配線セル５９間をランダムに自動配線していく。その結果、たとえば図１４に示すような配線パターンが形成される。
【０１２７】
ここで、各配線セル５９は、所定のレイアウトツール（ＣＡＤツール）を用いた自動配置配線で、生成可能なパターンセルである。なお、図１３では、一例として配線経路４０ａを図示しており、その他の配線経路４０ｂ，４０ｃ，４０ｄは、図１３において図示を省略している。また、スリーステイトバッファ４２も実際には複数配設されるが、図１３では、簡略化のため一のスリーステイトバッファ４２のみを図示している。
【０１２８】
以上のようにして、図１４に示すように配線経路４０ａは、ランダム性の高い配線パターンとして形成（レイアウト）される。
【０１２９】
このように、全くランダムに配線セル５９の配置を行い、全くランダムに配線セル５９間の配線を行い、所定の配線領域に配線経路４０ａを配設（レイアウト）した場合、当該所定の配線領域が比較的広い（たとえば、当該所定の配線領域が１００μｍ角程度である）とき、当該配線経路４０ａを解析（評価）することは極めて困難となる。
【０１３０】
そこで、信頼性評価用半導体装置において実際に配設されている配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの解析（評価）を、より容易に行うことができる目的のために創作されたのが、本実施の形態に係わる信頼性評価用半導体装置である。
【０１３１】
以下、図１５，１６を用いて、本実施の形態に係わる信頼性評価用半導体装置について説明する。
【０１３２】
図１５は、多層配線検査用回路４０の論理回路を示している。
【０１３３】
ここで、図１５では、一例として配線経路（上層配線パターンであると把握できる）４０ａを図示しており、その他の配線経路（上層配線パターンであると把握できる）４０ｂ，４０ｃ，４０ｄは、図１５において図示を省略している。また、スリーステイトバッファ４２も実際には複数配設されるが、図１５では、簡略化のため一のスリーステイトバッファ４２のみを図示している。
【０１３４】
また、図１５では、配線セル５９の数が図１３に示されている配線セル５９の数よりも多い。しかし、これは、本実施の形態に係わる信頼性評価用半導体装置の説明の便宜のためのものである。なお、当該配線セル５９の数は、設計に依存して変化する。
【０１３５】
図１５に示されているように、配線経路４０ａは、前段から後段にかけて複数の配線セル５９が配設されることにより構成されている。ここで、図１５では、一例として１８個の配線セル５９が図示されている。
【０１３６】
また、図１５に示されているように、配線セル５９は、前段から順に、Ａ群、Ｂ群、Ｃ群と３つの配線セル群に分割されている。ここで、当該配線セル群の分割数は任意であり、人為的に決定されるものである。また、図１５において（後述する図１６においても同様）、Ａ群に属する配線セル群を配線セル５９を「Ａ」で表記している。Ｂ群に属する配線セル群を配線セル５９を「Ｂ」で表記している。Ｃ群に属する配線セル群を配線セル５９を「Ｃ」で表記している。
【０１３７】
なお、配線セル５９を前段から順に、少なくとも２以上の配線セル群に分割している。したがって、図１５に示されているように、各配線セル群内において、当該配線セル群に属する配線セル５９は連続配設されている。
【０１３８】
さて、論理回路上において、上記のように配線セル群の分割を行った後に、レイアウトＣＡＤツール等を用いて所定の配線領域内に配線セル５９を配置し、レイアウトＣＡＤツール等を用いて当該配線セル５９間を配線することにより、当該所定の配線領域内に実際に配線経路４０ａを配設（レイアウト）する。当該配線経路４０ａが配設（レイアウト）された様子を図１６に示す。
【０１３９】
図１６に示すように、本実施の形態では、配線経路４０ａが実際に配設（レイアウト）される所定の配線領域は、少なくとも２以上の区分領域（図１６では、区分領域ＤＩ１，ＤＩ２，ＤＩ３）に分割されている。
【０１４０】
ここで、当該区分領域ＤＩ１，ＤＩ２，ＤＩ３の数は、上記配線セル群（Ａ群、Ｂ群、Ｃ群）の数に対応している。そして、各区分領域ＤＩ１，ＤＩ２，ＤＩ３は、上記配線セル群（Ａ群、Ｂ群、Ｃ群）と、一対一に対応している。
【０１４１】
図１６では、区分領域ＤＩ１には、Ａ群の配線セル群に属する配線セル５９が各々配置されている。また、区分領域ＤＩ２には、Ｂ群の配線セル群に属する配線セル５９が各々配置されている。区分領域ＤＩ３には、Ｃ群の配線セル群に属する配線セル５９が各々配置されている。
【０１４２】
上記から明らかなように、各区分領域ＤＩ１，ＤＩ２，ＤＩ３内において、配線セル５９は連続配設されている。つまり、区分領域ＤＩ１内では、Ａ群の配線セル群に属する配線セル５９のみが連続して配置・配線されており、区分領域ＤＩ２内では、Ｂ群の配線セル群に属する配線セル５９のみが連続して配置・配線されており、区分領域ＤＩ３内では、Ｃ群の配線セル群に属する配線セル５９のみが連続して配置・配線されている。
【０１４３】
なお、各区分領域区分領域ＤＩ１，ＤＩ２，ＤＩ３内に着目すると、対応する配線セル群に属する配線セル５９は、従来と同様にＣＡＤツール等を用いてランダムに自動配置され、またＣＡＤツール等を用いて当該配線セル５９間を、従来と同様にランダムに自動配線されている。
【０１４４】
以上のように、本実施の形態に係わる信頼性評価用半導体装置が備える配線経路（上層配線パターンと把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄは、実施の形態５と同様に、不良が発生している区分領域ＤＩ１，ＤＩ２，ＤＩ３を特定した後、比較的面積の狭い範囲として設定可能な区分領域ＤＩ１，ＤＩ２，ＤＩ３内において不良箇所の同定ができる。したがって、配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの解析容易性を向上させることができる。
【０１４５】
なお、区分領域ＤＩ１，ＤＩ２，ＤＩ３内の外形は矩形である必要は無く、任意の外形を採用できる。また、配線セル群の分割の仕方（言い換えれば、区分領域の分割の仕方）も任意であり、一の配線セル群に属する配線セル５９の数も任意に設定できる。
【０１４６】
また、図１６からでは、配線経路４０ａは一層上にのみ配設されているようにも見える。しかし、実際には、配線経路４０ａは、複層に渡り配設されることが一般的である。そして、各層において、所定の配線領域が少なくとも２以上の区分領域で分割される。さらに、各層毎に、所定の配線領域を少なくとも２以上の区分領域で分割する方法も任意に設定可能である。
【０１４７】
たとえば、一般的に配線ピッチは上層に行くほど太くなる。したがって、当該上層においてあまり細かく区分領域で分割すると、配線幅に対する配線長を十分にとることができない。このような場合には、実製品との乖離が発生する。
【０１４８】
そこで、図１７に示すように、層毎に、所定の配線領域を区分領域で分割する方法を変化させても良い。なお、図１７において、簡略化のため下から２層目、３層目、５層目、６層目に配設されている配線セル５９は省略している。また、配線セル５９間においてランダムに配設されている配線も全層において図示を省略している。
【０１４９】
図１７では、７層に渡って一の配線線路が配設（レイアウト）されている。配線ピッチを考慮して、７層から成る配線層は、下層配線層、中層配線層、上層配線層に分類されている。
【０１５０】
ここで、下層配線層は、比較的配線ピッチの小さい配線が配設される層であり、上層配線層は、比較的配線ピッチの大きい配線が配設される層であり、中層配線層は、これらの中間の配線ピッチの配線が配設される層である。また図１７において、各層に図示されている点線が区分領域の境界を示している。
【０１５１】
図１７に示されているように、下層配線層が最も多くの区分領域により分割されており、上層配線層が最も少ない区分領域により分割されている。なお、中層配線層における区分領域の数は、上方配線層の区分領域の数（図１７では「２」）と下層配線層の区分領域の数（図１７では「５」）との間（図１７では、中層配線層における区分領域数は「３」）である。
【０１５２】
このように、配線経路が配設される層によって、所定の配線領域の区分領域による分割方法を変化させても良い。
【０１５３】
また、配設される配線セル５９の数も、配線経路が配設される層によって変化させても良い。たとえば、配線の混み具合を考慮して、上層に行く程、配設される配線セル５９の数を減少させても良い。
【０１５４】
＜実施の形態７＞
本実施の形態では、各配線経路（上層配線パターンと把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄは、前段から後段にかけて複数の配線セルが配設されることにより構成されている。さらに、本実施の形態では、複数の配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの内、少なくとも１以上の配線経路を構成している配線セルには、特殊パターンセルが含まれている。
【０１５５】
ここで、特殊パターンセルとは、レイアウト用のＣＡＤツール等の所定のレイアウトツールを用いた自動配置配線では、生成不可能な配線セルである。当該特殊パターンセルである配線セルは、たとえばレイアウトエディタ等を用いて人為的に生成される。
【０１５６】
図１８は、多層配線検査用回路４０の論理回路を示している。
【０１５７】
ここで、図１８では、一例として配線経路（上層配線パターンであると把握できる）４０ａを図示しており、その他の配線経路（上層配線パターンであると把握できる）４０ｂ，４０ｃ，４０ｄは、図１８において図示を省略している。また、スリーステイトバッファ４２も実際には複数配設されるが、図１８では、簡略化のため一のスリーステイトバッファ４２のみを図示している。
【０１５８】
図１８に示されているように、配線経路４０ａは、前段から後段にかけて複数の配線セル５９，６１が配設されることにより構成されている。ここで、図１８では、一例として５個の配線セル５９と、１個の特殊パターンセルである配線セル６１とが図示されている。
【０１５９】
なお、配線セル５９は、特殊パターンセルとは異なり、レイアウト用のＣＡＤツール等の所定のレイアウトツールを用いた自動配置配線で、生成可能な配線セルであると把握できる。また、図１８に示されている配線セル５９，６１の数は一例であり、当該数に限定する趣旨ではない。つまり、当該配線セル５９，６１は、設計に応じて任意に変更可能である。
【０１６０】
さて、図１８に示す論理回路内に含まれている複数の配線セル５９，６１を、レイアウト用のＣＡＤツール等を用いて所定の配線領域にランダムに配置する。そして、当該ＣＡＤツール等を用いて、配線セル５９間をランダムに自動配線していく。その結果、たとえば図１９に示すような配線パターンが形成される。
【０１６１】
図１９に示されている配線経路４０ａは、ランダム性の高い配線パターンとして形成（レイアウト）されている。また、当該配線経路４０ａには、特殊パターンセルである配線セル６１が含まれている。
【０１６２】
図１９に示されている配線セル６１を含む、特殊パターンセルである配線セル６１の一例を、図２０，２１，２２に各々示す。
【０１６３】
図２０〜２２において、入力端子ＳＩ＿Ａ，ＳＩ＿Ｂおよび出力端子ＳＯ＿Ａ，ＳＯ＿Ｂが図示されている。また、図面の黒線は下層側に配設された配線６２を示しており、白線は上層側に配設された配線６３を示している。さらに、「×」印はビア６４を示している。ここで、入力端子ＳＩ＿Ａ，ＳＩ＿Ｂは共に、下層側に配設されている配線６２と接続されており、出力端子ＳＯ＿Ａ，ＳＯ＿Ｂは共に、上層側に配設されている配線６３と接続されている。
【０１６４】
図２０〜２３に示されている配線セル６１は、入力端子ＳＩ＿Ａ，ＳＩ＿Ｂおよび出力端子ＳＯ＿Ａ，ＳＯ＿Ｂの座標位置が、全て同じである。しかし、内部のレイアウト構造が、各配線セル６１同士で相違している。また、図２０〜２３において、入力端子ＳＩ＿Ａと出力端子ＳＯ＿Ａとが電気的に接続されており、入力端子ＳＩ＿Ｂと出力端子ＳＯ＿Ｂとが電気的に接続されている。
【０１６５】
なお図２０は、ビア６４が最小デザインルールで隣接している場合である。図２１は、下層に配設されている配線６２の終端同士の間隔が、最小デザインルールの値である場合。また図２２は、下層に配設されている配線６２の同士が、最小デザインルールの間隔だけ離れて、折れ曲がりながら併走している場合である。
【０１６６】
なお、当該図２０〜２２は、特殊パターンセルである配線セル６１（つまり、ＣＡＤツール等を用いて生成不可能な配線セル）の一例に過ぎない。
【０１６７】
以上のように、本実施の形態に係わる信頼性評価用半導体装置では、配線経路（上層配線パターンと把握できる）４０ａ，４０ｂ，４０ｃ，４０ｄが、特殊パターン（所定のレイアウトツールを用いた自動配置配線では、生成不可能な配線セルである）である配線セル６１を含んでいる。
【０１６８】
したがって、プロセスの評価（解析）として必要なパターンであるが、通常ＣＡＤツール等を用いて自動配置配線では生成できなかったパターンを含む配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの評価（解析）が可能となる。つまり、従来解析できなかったパターンを含む配線経路４０ａ，４０ｂ，４０ｃ，４０ｄの解析が可能となる。
【０１６９】
さらに、上記したように、入力端子ＳＩ＿Ａ，ＳＩ＿Ｂの形成層と、出力端子ＳＯ＿Ａ，ＳＯ＿Ｂの形成層とが異なる場合には、図１９に示した配線セル５９のように単に単層において配線が２本並列に並んでいる場合と比べて、実チップ上において当該特殊パターンセルである配線セル６１が目印となり、信号の進む方向が容易に分かる。このように、信号の進む方向が容易に特定できるので、特殊パターンセルである配線セル６１を含む場合には、不良解析の容易性をより向上させることができる。
【０１７０】
また、特殊パターンセルである配線セル６１において、端子位置およびセルサイズを固定にしておくことにより、当該配線セル６１内を所望のパターンに任意に変更（対象のレイアウトが完了した後もしくはプロセス完了後に、配線セル６１内のパターン内容を変更）することができる。
【０１７１】
たとえば、図２０〜２２に示した３種類の配線セル６１を準備しておき、はじめに図２０に示した配線セル６１を適用したとする。その後、図２１に示した配線セル６１を有する配線経路のプロセス評価を行うという要請があったとき、上記のように、端子位置およびセルサイズを固定にしておけば、容易にデータの差し替えができる。もし、上記と異なり、端子位置およびセルサイズが固定されていないと、単純なデータの差し替えができず、フィードバックの遅れに繋がる。
【０１７２】
以上のように、特殊パターンセルである配線セル６１において、端子位置およびセルサイズを固定にしておくことにより、プロセスからの要請および解析結果のフィードバックに対して、設計変更（設計対応）が容易に行える。
【図面の簡単な説明】
【０１７３】
【図１】本発明の前提となる信頼性評価用半導体装置の構成を示す回路図である。
【図２】メモリ回路の構成を示す回路図である。
【図３】信頼性評価用半導体装置における多層配線構造の一例を示す斜視図である。
【図４】多層配線検査用回路の一部を抜き出した詳細構成図である。
【図５】実施の形態１に係わる信頼性評価用半導体装置の構成を示す回路図である。
【図６】実施の形態２に係わる信頼性評価用半導体装置の構成を示す回路図である。
【図７】実施の形態３に係わる信頼性評価用半導体装置の構成を示す回路図である。
【図８】実施の形態４に係わる信頼性評価用半導体装置の構成を示す回路図である。
【図９】実施の形態４に係わる信頼性評価用半導体装置の動作を説明するためのタイミングチャートである。
【図１０】レイアウト用ＣＡＤツールを用いて配線パターンを形成した場合を示すパターン図である。
【図１１】実施の形態５に係わる信頼性評価用半導体装置の構成を説明するためのパターン図である。
【図１２】実施の形態５に係わる信頼性評価用半導体装置の他の構成を説明するための図である。
【図１３】多層配線検査用回路の一部の構成を示す論理回路図である。
【図１４】配線パターンの一例を示す図である。
【図１５】実施の形態６に係わる信頼性評価用半導体装置を説明するための論理回路図である。
【図１６】実施の形態６に係わる信頼性評価用半導体装置を説明するためのパターン図である。
【図１７】実施の形態６に係わる信頼性評価用半導体装置の他の構成を説明するための図である。
【図１８】実施の形態７に係わる信頼性評価用半導体装置を説明するための論理回路図である。
【図１９】実施の形態７に係わる信頼性評価用半導体装置を説明するための配線パターン図である。
【図２０】特殊パターンセルである配線セルの一例を示す図である。
【図２１】特殊パターンセルである配線セルの一例を示す図である。
【図２２】特殊パターンセルである配線セルの一例を示す図である。
【符号の説明】
【０１７４】
１  緩和レイアウトセル、１０  メモリ回路、２０  回路ブロック、４０  多層配線検査用回路、４０ａ，４０ｂ，４０ｃ，４０ｄ  配線経路（上層配線パターン）、４３  セレクタ（選択回路）、１１  ＡＮＤ回路、１２，５１  フリップフロップ、１３  バッファ、５５  単位配線領域、５６  配線領域、５７  配線パッド、５９  配線セル、ＤＩ１，ＤＩ２，ＤＩ３  区分領域、６１  または特殊パターンセルである配線セル。
【図１】
2007258507.tif 000003
【図２】
2007258507.tif 000004
【図３】
2007258507.tif 000005
【図４】
2007258507.tif 000006
【図５】
2007258507.tif 000007
【図６】
2007258507.tif 000008
【図７】
2007258507.tif 000009
【図８】
2007258507.tif 000010
【図９】
2007258507.tif 000011
【図１０】
2007258507.tif 000012
【図１１】
2007258507.tif 000013
【図１２】
2007258507.tif 000014
【図１３】
2007258507.tif 000015
【図１４】
2007258507.tif 000016
【図１５】
2007258507.tif 000017
【図１６】
2007258507.tif 000018
【図１７】
2007258507.tif 000019
【図１８】
2007258507.tif 000020
【図１９】
2007258507.tif 000021
【図２０】
2007258507.tif 000022
【図２１】
2007258507.tif 000023
【図２２】
2007258507.tif 000024