(57)【要約】【課題】データの送信側と受信側とでデータ転送速度が異なる場合でも、バッファとして用いるメモリの容量を小さく押さえながら、高いスループットのデータ転送を実現する。【解決手段】画像入出力装置１０１からバッファメモリを介してデータを画像処理デバイス１２３に転送する場合、転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からデータをバッファメモリに書き込み、送信側からの書き込みが開始されてから所定時間経過後に受信側へのバッファメモリのデータ読み出しを開始する。【選択図】図１
2007323662.tif 000002
【特許請求の範囲】
【請求項１】
データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させることを特徴とするデータ転送方法。
【請求項２】
前記ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、前記受信側によるデータの受信時のオフセット分に相当するデータ量を加算した量を転送しようとするデータ量とみなして、前記ブロックのサイズを決定することを特徴とする請求項１に記載のデータ転送方法。
【請求項３】
前記ブロックのサイズは、受信側により読み出されていない前記バッファメモリ内のデータが、送信側により上書きされないように決定されることを特徴とする請求項１または２に記載のデータ転送方法。
【請求項４】
データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、２番目以降のブロックを前記バッファメモリに書き込むことを特徴とするデータ転送方法。
【請求項５】
前記ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、所定のデータ量を加算した量を転送しようとするデータ量とみなして、前記ブロックのサイズを決定することを特徴とする請求項４に記載のデータ転送方法。
【請求項６】
前記ブロックのサイズは、送信側により同一のデータを２度読みされないように決定されることを特徴とする請求項４または５に記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば複合複写機等の画像入出力装置とＰＤＬやファクシミリ等の画像処理デバイスとの間の画像データ転送方法に関するものである。
【背景技術】
【０００２】
従来の画像処理装置においては、画像入出力装置と画像処理デバイスのデータ転送レートは等しいのが一般的である。それゆえ、図７に示されるように、画像入出力装置と画像処理デバイスとを直結し、両者が同期してデータ転送を行うタイプ（従来例１）がほとんどである。また、画像入出力装置と画像処理デバイスのデータ転送レートが異なる場合においては、図８に示されるように、画像入出力装置と画像処理デバイスとの間にページメモリを設けたタイプ（従来例２）があった。このタイプでは、ページメモリにより、両者はそれぞれのタイミングでデータ転送が行えた。以下に従来例の説明を行う。
【０００３】
（従来例１）
図７において、画像入出力装置７０１は以下の機能を含む。制御ブロック７０２は、内部にＣＰＵや操作パネル等が含まれる。機構部７０３は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックもふくまれ、バス７０５を通じて制御ブロック７０２から制御される。読み取り機構部からの画像信号７０８は、読み取り画像転送用タイミング信号７０７と共に、画像処理ブロック７０４に入力される。
【０００４】
印字機構部への画像信号７０９は、書き込み画像転送用タイミング信号７１０と共に画像処理ブロック７０４から入力される。画像入出力装置７０１に接続される画像処理デバイス７１５〜７１７は、ＰＤＬ（ページ記述言語）やファクシミリ機能を実現する。これら画像処理デバイスはそれぞれ制御ブロック７１８に代表される制御ブロックを有する。制御ブロック７１８は、バス７２１を通じて画像入出力装置７０１の制御ブロック７０２とやり取りを行い、バス７１９を通じて画像処理ブロック７２０を制御する。
【０００５】
ＦＡＸ送信等の画像データの読み取りの際には、制御部７０２の管理下にて機構部７０３から画像データが読み込まれ、その画像データに画像処理部７０４にて所定の処理が施された後、読み取り画像転送用タイミング信号７１１と共に画像データ７１２として画像処理ブロック７２０へ転送される。ＦＡＸ受信やＰＤＬ出力等の画像データの印字の際には、画像処理ブロック７２０から、書き込み画像転送用テイミング信号７１３と同期して画像データ７１４が画像処理ブロック７０４に送信され、そこで所定の処理が行われた後機構部７０３へ送出され印字出力される。
【０００６】
（従来例２）
図８に従来例２のブロック図を示す。図７の従来例１との相違点は、ページメモリブロック８１６が追加されたことである。画像入出力装置８０１と画像処理デバイス８２３とのデータのやりとりでは、いったんぺージメモリブロック８１６を介することにより、装置の画像転送レートとデバイスの画像転送レートの違いが吸収される。図８の構成にて画像を機構部８０６から取り込む場合は、画像処理ブロック８１１とページメモリ８１６間で１回目の画像の転送を行い、次にページメモリ８１６と画像処理ブロック８２６間で２回目の画像転送を行う。図９に、メモリブロックが送受信するデータ量のグラフの例を示す。なお、画像入出力装置（画像処理ブロック８１１）のデータ転送レートをθ１、画像処理デバイス（画像処理ブロック８２６）のデータ転送レートをθ２、転送データ量をＰmaxで表わす。まず初めに、画像処理ブロック８１１は転送レートθ１でデータをページメモリ８１６に送り、ページメモリ８１６はそれを格納する。次に、画像処理ブロック８１６は転送レートθ２でデータをページメモリから読み込む。図８の構成にて画像を出力する場合は、画像処理デバイス８２３からページメモリ８１６に１回目の画像の転送を行い、次にページメモリ８１６から画像入出力装置８０１に２回目の画像転送を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来例１では、画像入出力装置の画像データ転送レートと、それに接続される画像処理デバイスの画像データ転送レートとが同一であることが必須条件である。このため、ある画像入出力装置用に開発された画像処理デバイスを他の画像入出力装置へ接続しようとしても、画像データ転送レートが異なると接続できないという欠点があった。
【０００８】
また、従来例２では、画像入出力装置と画像処理デバイスとの間にページメモリを設けたことにより、異なるデータ転送レートのデバイスでも接続が可能である。しかしながら、ページメモリ分のコストアップが必須であり、また画像データの転送が２回行われるためスループットが低下するという欠点があった。
【０００９】
本発明は上記従来例に鑑みてなされたもので、スループットの低下及びコストの上昇を抑制しつつ、転送レートが互いに異なる装置間でのデータ転送を可能とするデータ転送方法及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明は以下の構成を備える。すなわち、データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
【００１１】
また本発明の他の側面によれば、本発明は以下の構成を備える。すなわち、データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、２番目以降のブロックを前記バッファメモリに書き込む。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、データの送信側と受信側とでデータ転送速度が異なる場合に、バッファとして用いるメモリの容量を小さく押さえながら、高いスループットのデータ転送が可能となる。１ページ分のバッファを用意することで、複数部の転送時には、２ページ以降のデータを、受信側の速度に応じては転送することができる。
【発明を実施するための最良の形態】
【００１３】
＜実施形態の発明＞
本実施形態に記載された発明は以下のようなものである。
【００１４】
データ送信側から、それよりも転送レートの低い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへのデータの書き込みが開始されてから所定時間経過後に、前記受信側への前記バッファメモリからのデータ読みだしを開始させる。
【００１５】
さらに、ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、受信側によるデータの受信時のオフセット分に相当するデータ量を加算した量を転送しようとするデータ量とみなして、ブロックのサイズを決定する。
【００１６】
また、前記ブロックのサイズは、受信側により読み出されていないバッファメモリ内のデータが、送信側により上書きされないように決定される。
【００１７】
あるいは、データ送信側から、それよりも転送レートの高い受信側に対して、バッファメモリを介してデータの転送を行うデータ転送方法であって、
転送しようとするデータ量及び送受信それぞれの転送レートに基づいて決定されたサイズのブロックごとに、送信側からのデータを前記バッファメモリに書き込み、前記送信側から前記バッファメモリへ最初のブロックを書き込み終えたなら直ちに前記受信側への前記バッファメモリからのデータ読みだしを開始させるとともに、それから所定時間経過後に、２番目以降のブロックを前記バッファメモリに書き込む。
【００１８】
また、ブロックのサイズを決定する際には、実際に転送しようとするデータ量に、所定のデータ量を加算した量を転送しようとするデータ量とみなして、ブロックのサイズを決定する。
【００１９】
さらに、ブロックのサイズは、送信側により同一のデータを二度読みされないように決定される。
【００２０】
以下、本発明を実施例に基づき説明を行う前に基本概念の説明を行う。ここでは２つの画像入出力デバイスを定義し、転送速度の速い出力を遅い転送速度で受け取る場合と、転送速度の遅い出力を速い転送速度で受け取る場合それぞれに説明を行う。
【００２１】
＜（１）転送速度の遅い出力を速い転送速度で受け取る場合＞
処理速度の遅いＰＤＬ処理部を高速プリンタエンジンに接続する、といった場合に適用される。以降説明の便宜上場合ＰＤＬとエンジンと称して説明する。ＰＤＬとは、ぺージ記述言語で記述されたデータからプリンタエンジンに適合したデータを生成する処理機能である。
【００２２】
図６に動作概念図を示す。図６において横軸は時間を示し、縦軸は転送したデータ量を示す。線６０１はエンジンへの画像転送を示し、線６０２はＰＤＬからの画像転送を示す。エンジン側の転送レートがＰＤＬのデータ転送レートより高いことより、θ１＞θ２となっている。
【００２３】
この場合に、ＰＤＬからエンジンへのデータ転送を成立させるために、本発明では、図６で示すように、転送レートの低いＰＤＬからの画像出力を先に開始し、時刻Ｔ１までそのデータをメモリへ蓄え（以降この動作を先読みと呼ぶ）、時刻Ｔ１からはＰＤＬからの画像出力と並行してメモリからエンジンへのデータ転送を行う。つまり、ＰＤＬは先読み動作によって、転送しようとするデータのうちデータ量Ｐｘを時刻Ｔ１でメモリに書き込む、そして時刻Ｔ１以降は、ＰＤＬが遅いレート（傾きθ２）でメモリへデータを書き込み続け、エンジンが早いレート（傾き θ１）でメモリから読み出す。時刻Ｔ１は、エンジン側のデータ読み出しがＰＤＬ側のデータ書き込みを追い越すことなく、時刻Ｔ２で同時にデータ転送が終了するように決められる。
【００２４】
データＰｍａｘの転送に要するＰＤＬのデータ転送時間をＴｐｄｌ、エンジンのデータ転送時間をＴｅｎｇとした場合、転送に要する相所要時間は、図９の従来例ではＴｐｄｌ＋Ｔｅｎｇであったものが、本発明ではＴｐｄｌになることが図６から分かる。
【００２５】
次にメモリの制御方法について述べる。図６において時刻Ｔ１までの時間には、先読み動作にてＰＤＬが送出するデータがメモリへ順番に書き込まれる。つまり、メモリへの格納をアドレス０から始めるとすれば、書き込みアドレスを０から順次インクリメントしてゆきＰｘまでデータを書き込む。そして時刻Ｔ１で、エンジンはアドレス０からデータを読み出し始める。ほぼ同時にＰＤＬも書き込みアドレスを０にし戻して書き込み動作を行う。
【００２６】
それ以降はデータ転送が終了するまで両者ともアドレスをインクリメントしつつデータの書き込みあるいは読み出しを行い、データの転送アドレスがＰｘになったらアドレスを０にもどす動作を続ける。アドレスが０に戻ったなら、図６の時刻０からデータ転送が繰り返される。時刻Ｔ１やＴ２における両者からの同一アドレスのアクセスに関しては後述する。
【００２７】
このように、必要なメモリ容量は、従来例２の様にＰｍａｘではなく、それよりも小さなＰｘあればデータ転送が可能である。
【００２８】
ここで、ＰＤＬ及びエンジンによりデータ量Ｐｍａｘのデータを転送する所要時間をそれぞれＴｐｄｌ，Ｔｅｎｇとする。すなわち、Ｔｅｎｇ＝Ｔ２−Ｔ１、Ｔｐｄｌ＝Ｔ２である。また、ある時刻ｔにおいてＰＤＬ及びエンジンにより転送されるデータ量をそれぞれＰｐｄｌ，Ｐｅｎｇとする。これを時間の関数で表わしたグラフが図６の線６０１，６０２となる。Ｐｐｄｌ，Ｐｅｎｇはそれぞれ次式のように表わせる。
【００２９】
Ｐｅｎｇ＝（Ｐｍａｘ／Ｔｅｎｇ）（ｔ−（Ｔｐｄｌ−Ｔｅｎｇ））（式１）
Ｐｐｄｌ＝（Ｐｍａｘ／Ｔｐｄｌ）ｔ                          （式２）
また、必要なメモリ容量は、時刻０からＴ２までの間に使用される最大メモリ量Ｐｘであり、Ｐｘは、ｔ＝Ｔｅｎｇ−Ｔｐｄｌの時点でのＰｐｄｌの値であるから、
Ｐｘ＝Ｐｍａｘ＊（１−Ｔｅｎｇ／Ｔｐｄｌ）                  （式３）
となる。
【００３０】
つまり、必要メモリ量Ｐｘは両者の処理時間の比であるＴｅｎｇ／Ｔｐｄｌに依存し、この値が０の場合は従来方式と同様にＰｘ＝Ｐｍａｘとなり、送信側受信側双方の転送所要時間が近づくほどＰｘは減少してゆき、一致した場合はＰｘ＝０となる。
【００３１】
図１３はメモリの制御の概念図を示したものであり、エンジンとＰＤＬの処理時間の比を２：３とした場合を想定している。つまり、式３からＰｘはＰｍａｘの３分の１となり、データ量Ｐｘを、ＰＤＬによって３回メモリに書き込み、エンジンによって３回メモリから読み出して、データ量Ｐｍａｘをエンジンへ転送する。
【００３２】
図１３中の実線はＰＤＬ側のＤＭＡのメモリアクセスを示し、点線がエンジン側のＤＭＡのメモリアクセスを示す。時刻Ｔ１までの先読み時間ではＰＤＬが０からＰｘまでデータを書き込んでゆき、それ以降は書き込まれたデータをエンジンが読み出してゆく。この図からわかる事は、実線と点線が交差することはなく、Ｔ１とＴ２の時点で、書き込みと読み出しとの競合がうまく処理されればデータ転送が可能であるということである。
【００３３】
＜（２）転送速度の速い出力を遅い転送速度で受け取る場合＞
高速スキャナエンジンに処理速度の遅いインターフェースボード（ページメモリを持たない）等を接続するといった場合に適用される。以降説明の便宜上、スキャナをＳＣＮ、インターフェースボードをＩＦＢとして説明する。
【００３４】
図４に動作概念図を示す。図において横軸は時間を示し、縦軸は転送したデータ量を示す。線４０１はＳＣＮの画像転送を示し、線４０２はＩＦＢの画像転送を示す。ＳＣＮ側の転送レートがＩＦＢより高いことより、線４０１と４０２とが横軸に対してそれぞれ成す角θ１，θ２はθ１＞θ２となっている。
【００３５】
この構成でデータ転送を成立させるためには、（１）の場合と異なり、ＳＣＮの画像転送とＩＦＢの画像転送を同時に開始し、ＳＣＮ側が高速にメモリへ書き込んでゆくデータを、ＩＦＢ側が低速に読み出してゆく。この動作をＴ１の時間まで行い（ＳＣＮはＴ１でデータ転送終了）、それ以降はＩＦＢのみがメモリからのデータ読み出しを続けＴ２で終了する。ＳＣＮのデータ転送時間をＴｓｃｎ、ＩＦＢのデータ転送時間をＴｉｆｂとした場合、図９の従来例ではＴｓｃｎ＋Ｔｉｆｂであったものが、本発明ではＴｉｆｂのみになることが分かる。
【００３６】
次にメモリの制御方法について述べる。図４においてＳＣＮとＩＦＢは同時にデータ転送を開始する、つまりＳＣＮアドレス０から順次インクリメントしながらデータを書き込み、ＩＦＢもアドレス０から順次インクリメントしながらデータを読み込む。この場合ＳＣＮ側のデータ転送の方が高速なので、書き込み側が先行するため、書き込まれて読み出し待ちになるデータ量が徐々に増加する。図４においては、その読み出し待ちのデータは線４０１と線４０２とで挟まれた領域として示される。ここで図４におけるスキャナのデータ転送時間をＴｓｃｎ，インターフェースボードＩＦＢのデータ転送時間をＴｉｆｂとすれば、ＳＣＮにより転送されるデータ量Ｐｓｃｎ、ＩＦＢにより転送されるデータ量Ｐｉｆｂはそれぞれ次式のように表わされる。
【００３７】
Ｐｓｃｎ＝（Ｐｍａｘ／Ｔｓｃｎ）ｔ                  （式４）
Ｐｉｆｂ＝（Ｐｍａｘ／Ｔｐｄｌ）ｔ                  （式５）
メモリに格納すべきデータ量は、線４０１と線４０２とで挟まれた領域であり、これが最大になるのは時刻Ｔ１であることは図４からも明らかである。この値をＰｙとする。ここで（１）と同様な観点から必要なメモリ容量はＰｙであるとし、書き込み・読み出しそれぞれにおいて、メモリアドレスの制御をそれぞれ０からインクリメントし、Ｐｙになったら０に戻すという手法で制御をおこなう。つまり、必要メモリは従来例の様に１ページ分であるＰｍａｘではなく、Ｐｙの容量のメモリでデータ転送が可能である。ここでＰｙは、時刻Ｔｓｃｎにおけるデータ転送量の差分であるから次式のように表わせる。
【００３８】
Ｐｙ＝Ｐｍａｘ＊（１−Ｔｓｃｎ／Ｔｉｆｂ）          （式６）
つまり、必要メモリ量Ｐｙは両者の転送時間の比であるＴｓｃｎ／Ｔｉｆｂに依存し、この値が０の場合は従来方式と同様にＰｙ＝Ｐｍａｘとなり、転送時間の比が１に近づくほどＰｙは減少してゆき、一致した場合はＰｙ＝０となる。
【００３９】
図１２はメモリの制御の概念図を示したものであり、図中の実線がＩＦＢ側のＤＭＡのメモリアクセスを示し、点線がＳＣＮ側のＤＭＡのメモリアクセスを示す。また、ＳＣＮとＩＦＢの転送時間の比を、２：３とした場合を示している。この場合、データ量Ｐｘを、ＳＣＮによって３回メモリに書き込み、ＩＢＦによって３回メモリから読み出して、データ量Ｐｍａｘを転送する。この図からわかる事は、実線と点線が交差することはなく、スタートとＴ１の時点で、書き込みと読み出しとの競合がうまく処理されればデータ転送が可能であるということである。
【００４０】
［第１の実施の形態］
図１は本発明にかかる画像処理システムのブロック図である。画像入出力装置１０１は以下の機能を含む。制御ブロック１０３は、内部にＣＰＵや操作パネル等が含まれる。機構部１０６は、内部に原稿読み取り機構部と印字機構部とが含まれ、また搬送系などの機構ブロックも含まれ、バス１０２を通じて制御ブロック１０３から制御される。読み取り機構部からの画像信号１０８は、読み取画像転送用タイミング信号１０７と共に画像処理ブロック１１１に入力される。印字機構部への画像信号１１０は、書き込み画像転送用タイミング信号１１９と共に画像処理ブロック１１１に入力される。画像処理ブロック１１１は、バス１０４を通じて制御ブロック１０３より制御されて所定の画像処理を行い、読み取り系に関してはタイミング信号１１２と画像信号１１３とによりインターフェースブロック１１６と接続され、また書き込み系はタイミング信号２２４と画像信号１１５でインターフェースブロック１１６と接続される。また、インターフェースブロック１１６はバス１０５を通じて制御ブロック１０３と接続される。画像処理デバイス１２１，１２２，１２３は、ＦＡＸやＰＤＬ等の画像処理デバイスであり、それぞれ制御ブロック１２４と画像処理ブロック１２６を有し、制御ブロック１２４は、バス１２７を通じて画像入出力装置１０１内部の制御ブロック１０３と接続される。制御ブロック１０３は、バス１２５を通じて画像処理ブロック１２６を制御する。
【００４１】
画像入出力装置１０１と画像処理デバイス１０１〜１０３の画像信号のやり取りは、インターフェースブロック１１６を介し、読み取り系は、画像信号１１８と読み取画像転送用タイミング信号１１７によって各画像処理デバイスと接続され、書き込み系は、画像信号１２０と書き込み画像転送用タイミング信号１１９によって各画像処理デバイスと接続される。
【００４２】
図２は図１内のインターフェースブロック１１６の詳細図である。読み取り系の制御ブロック２０１は、装置側からの読みとり画像タイミング信号として、副走査同期信号１１２Ａ、主走査同期信号１１２Ｂ、基準クロック１１２Ｃを受ける。そして画像処理デバイス側への読みとり画像タイミング信号としては、副走査同期信号１１７Ａ、主走査同期信号１１７Ｂ、基準クロック１１７Ｃを出力する。書き込み系の制御ブロック２０５は、装置側からの書き込み画像タイミング信号として、副走査同期信号１１４Ａ、主走査同期信号１１４Ｂ、基準クロック１１４Ｃを受信する。そして画像処理デバイス側への書き込み画像タイミング信号としては、副走査同期信号１１９Ａ、主走査同期信号１１９Ｂ、基準クロック１１９Ｃを出力する。
【００４３】
一連の制御を行う制御レジスタ２０３は、バス１０５を通じて画像入出力装置１０１内部の制御ブロック１０３から設定され、バス２０２及び２０４を通じて、読みとり系の制御ブロック２０１および書き込み系の制御ブロック２０５の制御を行う。バス調停ブロック２０８は、バス２０６と２０７を通じて読みとり系の制御ブロック２０１と接続され、またバス２０９と２１０を通じて書き込み系の制御ブロック２０５と接続され、４本のバスからのメモリアクセスを調停してメモリバス２１１を通じてメモリデバイス２１２から２１４へ接続する。
【００４４】
図３は図２内の読み込み制御ブロック２０１の詳細図である。３０１は入力制御ブロックであり、３０２は入力ビデオタイミング制御ブロックであり、３０３は入力ビデオデータ制御ブロックであり、３０４は入力ＤＭＡ制御ブロックである。出力タイミング制御ブロック３０５は、デバイス側へのタイミング信号１１７Ａ〜Ｃを生成する。３０７は出力制御ブロックであり、３０８は出力ビデオタイミング制御ブロックであり、３０９は出力ビデオデータ制御ブロックであり、３１０は出力ＤＭＡ制御ブロックである。一連の制御レジスタ３１２は、それぞれバス３１１、３０６、３１３で、入力制御ブロック３０１、出力タイミング制御ブロック３０５、出力制御ブロック３０７と接続される。
【００４５】
図５は図２内の書き込み制御ブロック２０５の詳細図である。５０１は出力制御ブロックであり、５０２は出力ビデオタイミング制御ブロックであり、５０３は出力ビデオデータ制御ブロックであり、５０４は出力ＤＭＡ制御ブロックである。入力タイミング制御ブロック５０５は、デバイス側へのタイミング信号１１９Ａ〜Ｃを生成する。５０７は入力制御ブロックであり、５０８はビデオタイミング制御ブロックであり、５０９は入力ビデオデータ制御ブロックであり、５１０は入力ＤＭＡ制御ブロックである。一連の制御レジスタ５１２は、それぞれバス５１１、５０６、５１３で、入力制御ブロック５０１、出力タイミング制御ブロック５０５、出力制御ブロック５０７と接続される。
【００４６】
次に上記構成に基づき以下の場合の動作説明を行う。
（１）画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が遅い場合（転送速度の速い出力を遅い転送速度で受け取る場合）、
（２）画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が遅い場合（転送速度の遅い出力を速い転送速度で受け取る場合）、
（３）画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が速い場合（転送速度の速い出力を遅い転送速度で受け取る場合）、
（４）画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合（転送速度の遅い出力を速い転送速度で受け取る場合）
以上４つの場合を、それぞれ説明する。
【００４７】
＜（１）画像処理デバイスのデータ受信速度より、画像入力装置からのデータ送信速度が速い場合（転送速度の速い出力を遅い転送速度で受け取る場合：図４に相当）＞
次の条件にて説明を行う。画像データはＡ３用紙で６００ｄｐｉとし、有効画像は主走査８Ｋｄｏｔ／副走査９．５Ｋｄｏｔとし、画像入出力装置は多値スキャナで上記データを２秒で読み取るとし、画像処理デバイス側は２値画像（装置内部で２値化処理を行う）で上記データを２．５秒で処理する（２値化後の総データ量は７．９ＭＢとする）。
【００４８】
図１において図示しない電源スイッチにより装置の電源が投入されると、制御ブロック１０３は一連のイニシャル処理を行い、かつ、接続されている画像処理デバイス１２１〜１２３を認識し、それぞれのデバイスの機能や画像データの転送レートの情報を獲得する。
【００４９】
次に操作パネル等何らかの入力手段によって、画像データを画像処理デバイス１２３に取り込むジョブが指定されると、制御ブロック１０３はバス１２７を通じて画像処理デバイス１２３内部の制御ブロック１２４へジョブの通知を行う。ジョブの通知を受けた制御ブロック１２４は、バス１２５を通じて画像処理ブロック１２６の設定を行い、画像入力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像要求を受け、制御ブロック１０３は装置内画像処理ブロック１１１へ一連の画像処理設定（シェーディング補正やエッジ処理や２値化処理）を行う。
【００５０】
またバス１０５を通じてインターフェースブロック１１６へ読み込み設定を行うが、この時に、インターフェースブロック１１６内部の読み取り制御ブロック２０１に対して次の設定を行う。入力タイミング制御ブロック３０２へは入力画像処理に応じた有効画像を主副のタイミング信号に対するオフセットと、主走査・副走査それぞれの方向について有効画素数を設定する。なお、主走査・副走査それぞれの方向のことを単に主副と呼ぶ。入力データ制御ブロック３０には入力画像が２値であることを設定する。入力ＤＭＡ制御ブロック３０４に対しては画像転送に使用するメモリの領域を確保するために、ＤＭＡ先頭アドレスとメモリサイズを設定する。
【００５１】
出力タイミング制御ブロック３０５へはデバイスから通知された転送レートを実現するためのタイミング信号を発生させるように設定する。出力タイミング制御ブロック３０５へはデバイスに応じた有効画像の主副のタイミング信号に対するオフセットと、主副の有効画素数を設定する。出力データ制御ブロック３０９は出力画像が２値であることを設定する。出力ＤＭＡ制御ブロック３１０に対しては画像転送に使用するメモリの領域を確保するために、ＤＭＡ先頭アドレスとメモリサイズを設定する。
【００５２】
図１１に基本的な画像タイミングを示す。主副のオフセットＬＭ，ＴＭはそれぞれ画像入出力装置と画像処理デバイスとで固有の値であり、主副の有効画素数ＤＯＴ，ＬＩＮＥは、画像入出力装置と画像処理デバイスとで基本的には同一の値をセットする。データ転送にあたって、必要があれば画像の切り取りや余白の付加等を行うことができるが、ここでは説明の簡略化の為同一とする。
【００５３】
次に上記説明におけるメモリサイズについて述べる。メモリサイズとは基本概念の説明２で述べたＰｙであり、以下の式で表せる。
【００５４】
Ｐｙ＝Ｐｍａｘ＊（１−Ｔｓｃｎ／Ｔｉｆｂ）            （式６）
データ送信時には、Ｐｍａｘ／Ｐｙ＝Ｔｉｆｂ／（Ｔｉｆｂ−Ｔｓｃａ）回、メモリへの書き込みと読み出しを繰り返してデータ転送が行われる。前提にした数字を上式に代入すると、Ｐｙの理論値は、Ｐｙ＝７．９ＭＢ＊（１−２／２．５）＝約１．５８ＭＢとなる。このメモリへの書き込みと読み出しを、２．５／（２．５−２）＝５回繰り返してデータ転送が行われる。
【００５５】
ここで注意しなければならないのは、メモリへの書き出し読み込みとも、副走査タイミング信号が出力されてからのオフセットが設定されていることである。メモリに対する書き込みについては、画像入出力装置側の副走査オフセットを設定する事により、副走査タイミング信号が出力されてから副走査オフセット分の時間が経過してから開始すればよい。しかし、画像処理デバイスへのメモリからの読み出しをメモリへ書き込むと同時に行うためには、画像処理デバイス側の副走査タイミング信号を、オフセット分の時間が経過したところでメモリへの書き込みと同時に読み出しが開始されるように出力しておかなければならない。画像処理デバイスと画像入出力装置の転送速度が異なる場合には、データの読み出し開始のタイミングがずれ、書き込みよりも先に読み出しを行ってしまうといった事態が発生するリスクが高い。
【００５６】
そのため図４の理論タイミングでは書き込みと読み出しのスタートが同時であるが、実際には、書き込みがスタートした以降に画像処理デバイス側の副走査タイミング信号を出力することが望ましい。また、画像処理デバイス側のオフセットが０の場合も考えると、最低でも１ラインの書き込み動作終了後にデバイス側への副走査タイミング信号を出力することが望ましい。
【００５７】
つまり図１１では有効画像データ量ＰｍａｘはＤＯＴ＊ＬＩＮＥで表されているが、実際には、画像処理デバイスの副走査オフセットと余裕分を加算した量としておく。すなわち、余裕分を３ラインとすれば、
Ｐｍａｘ＝ＤＯＴ＊（ＬＩＮＥ＋ＴＭｄ＋３）            （式７）
となる（ＴＭｄは画像処理デバイスの副走査オフセットであり、３はマージン）。
【００５８】
また動作説明に戻る。インターフェースブロック２０１へ各レジスタ設定を行った後、制御ブロック１０３は実際に画像のスキャン動作を開始する（画像読み取り装置に関する説明は省略）。そしてインターフェースブロック１１６内の読取り制御ブロック２０１において、主副オフセット後に有効画像の取り込みが入力データ制御ブロック３０１により行われ、読み込まれた２値画像データは、メモリ２１２へ書き込むためにメモリバス（仮に１６ビットとする）幅にシリアル−パラレル変換されて、バス２０６を通じてバス調停部２０８を介してメモリバス２１１経由でメモリ２１２の先頭アドレス（仮に０とする）へ書き込まれる。以降１６画素単位にパラレル変換されたデータが、メモリアドレスがインクリメントされつつ書き込まれ、１ラインの読取りが終了すると、バス３１１を通じて制御レジスタ３１２へその旨通知される。
【００５９】
制御レジスタ３１２は、バス３０６を通じて出力タイミング制御ブロック３０５へ画像処理デバイス側へのデータ転送の開始を指示する。すると出力タイミング制御ブロック３０５は、画像処理デバイス側の主走査タイミング信号と同期した画像処理デバイス側の副走査タイミング信号を出力する。この信号はバス１１７を通じて画像処理デバイス１２４へ画像転送の開始を通知する。それとともに、出力制御ブロック３０７により、メモリ２１２〜２１４の内容を読み出して送信する一連の動作が開始される。
【００６０】
上記動作を繰り返し、読み出し書き込みとも、メモリアドレスがＰｙになったらアドレスカウンタを０に戻すという動作を繰り返す。なお、スタートアドレスが０でない場合には、アドレスがスタートアドレス＋Ｐｙに達したなら、アドレスカウンタを０に戻す。この動作により画像入出力装置側のデータ転送は２秒後に終了し、その後約０．５秒後にすべてのデータ転送が終了する。
【００６１】
図１５は、式７に従ってメモリを確保した場合の、メモリへのデータ書き込み（点線）とメモリからのデータ読み出し（実線）の様子を示す図である。ただし、図ではＰｍａｘ／Ｐｙ＝３の場合を示している。Ｐｙ’は、式７で与えられるＰｍａｘ＝ＤＯＴ＊（ＬＩＮＥ＋ＴＭｄ＋３）について、式６を適用して得られたメモリ容量である。すなわち有効領域のデータサイズをＰｍａｘとした場合、Ｐｙ’＝（Ｐｍａｘ＋ＤＯＴ＊（ＴＭｄ＋３））＊（１−Ｔｓｃａ／Ｔｉｆｂ）と与えられる。Ｐｙ’＞Ｐｙであるため、Ｐｍａｘ／Ｐｙ’＜３となり、Ｐｍａｘのデータ転送のためにメモリに読み書きする回数は３回に満たない。また、メモリ読み出し開始時刻の、書き込み開始時刻に対する遅延Ｔｓは、画像処理デバイスにおける（ＴＭｄ＋３）ライン分の転送時間に相当する。メモリに書き込まれるデータ量はＰｍａｘで変わらないため、データの書き込みは時刻Ｔ１で終了する。メモリからのデータの読み出しは、書き込みよりも時間Ｔｓ遅延して開始されているため、終了する時刻は理論値であるＴ２よりもＴｓ遅延することになる。この遅延とメモリ容量の余裕によって、データの書き込みアドレスがデータの読み出しアドレスを追い越し、読み出されていないデータが新しいデータで上書きされてしまう事態が発生することもない。
【００６２】
図１７として、以上の制御手順の流れ図を示す。まず、必要なメモリの容量Ｐｙ’を決定し、メモリ領域を確保して先頭のアドレスを確定する（ステップＳ１７０１）。次いで、データ読み出しの遅延時間Ｔｓをタイマにセットする（ステップＳ１７０２）。次に、送信するデータをブロック単位でメモリに書き込む（ステップＳ１７０３）。全データのメモリへの書き込みを終了したか判定し（ステップＳ１７０４）、終了したならば、書き込み処理を終了する。終了でなければ、データのメモリへの書き込みをブロックごとに繰り返す。図１７のステップＳ１７０２でセットされたタイマが満了すると、図１８の手順でデータの読み出しが開始される。ただし、読み出すデータのブロックサイズはＰｙ’である。
【００６３】
図１８において、まず、図１７のステップＳ１７０１で決定された先頭アドレスを読み出しアドレスの先頭として設定し（ステップＳ１８０１）、メモリからブロックごとにデータを読み出す（ステップＳ１８０２）。これを、全データを読み出すまで繰り返す（ステップＳ１８０３）。このような手順によって図１５に示したようなデータの転送を実現できる。
【００６４】
＜（２）画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合（転送速度の遅い出力を速い転送速度で受け取る場合：図６に相当）＞
次の条件にて説明を行う。画像データはＡ３用紙で６００ｄｐｉでとし、有効画像は主走査８Ｋｄｏｔ／副走査９．５Ｋｄｏｔとし、画像入出力装置は２値プリンタで上記データを２秒で印字出力するとし、画像処理デバイスは上記サイズの２値画像データを２．５秒で処理する（総データ量は７．９ＭＢとする）。
【００６５】
図１において図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック１０３は、一連のイニシャル処理を行い、接続されている画像処理デバイス１２１から１２３を認識し、それぞれの画像デバイスの機能や画像データの転送レートの情報を獲得する。
【００６６】
次に操作パネル等何らかの入力手段によって、画像処理デバイス１２３から画像を出力するジョブが指定されると、制御ブロック１０３はバス１２７を通じて画像処理デバイス１２３内部の制御ブロック１２４へジョブの通知を行う。ジョブの通知を受けた制御ブロック１２４は、バス１２５を通じて画像処理ブロック１２６の設定を行い、画像出力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像転送要求を受けた制御ブロック１０３は、画像入出力装置内の画像処理ブロック１１１へ一連の画像処理設定を行う。また、バス１０５を通じてインターフェースブロック１１６へ出力設定を行うが、この時に、インターフェースブロック１１６内部の書き込み制御ブロック２０１（図５）における、出力タイミング制御ブロック５０２には、出力画像処理に応じた主走査・副走査のタイミング信号に対する有効画像のオフセットと、主副各走査方向についての有効画素数を設定する。
【００６７】
出力データ制御ブロック５０３は、出力画像が２値であることを設定する。出力ＤＭＡ制御ブロック５０４に対しては、画像転送に使用するメモリの領域を確保するために、ＤＭＡ先頭アドレスとメモリサイズを設定する。出力タイミング制御ブロック５０５へは、画像処理デバイスから通知された転送レートを実現するためのタイミング信号を発生させる様に設定する。
【００６８】
入力タイミング制御ブロック５０８へは、画像処理デバイスに応じた主副各走査のタイミング信号に対する有効画像のオフセットと、主副各方向についての有効画素数を設定する。入力データ制御ブロック５０９は、入力画像が２値であることを設定する。入力ＤＭＡ制御ブロック５１０に対しては、画像転送に使用するメモリの領域を確保するために、ＤＭＡ先頭アドレスとメモリサイズを設定する。
【００６９】
図１１に基本的な画像タイミングを示すように、主副のオフセットはそれぞれ固有の値であり、主副の有効画素数は入出力とも基本的には同一の値をセットする。必要があれば画像の切り取りや余白の付加等を行うことができるが、ここでは説明の簡略化の為同一とする。
次に上記説明におけるメモリサイズについて述べる。メモリサイズとは基本概念の説明２で述べたＰｘであり、以下の式で表せる。
【００７０】
Ｐｘ＝Ｐｍａｘ＊（１−Ｔｓｃｎ／Ｔｉｆｂ）            （式６’）
前提により、この値は理論値ではＰｘ＝７．９ＭＢ＊（１−２／２．５）＝約１．５８ＭＢとなる。ここで注意しなければならないのは、先読み動作終了後に、画像入出力装置側はすぐにデータを取り込めるわけではなく、図１１に示すＴＭが必要ということである。そのため先読み動作終了後、画像処理デバイス側への主走査タイミング信号をマスクすることにより画像処理デバイス側のデータ転送を待たせる必要がある。
【００７１】
また画像入出力装置に起動をかけた後に再度画像処理デバイス側のデータ転送を起動するために、主走査タイミング信号のマスクを解除するが、両者のタイミングが非同期であることより最大１ライン分の時間が必要である。
【００７２】
実際には、画像入出力装置による読み込みがスタートした後、最低でも１ラインの読み込み動作終了後に画像処理デバイス側への主走査タイミング信号を出力するべきである。つまり図１１では有効画像ＰｍａｘはＤＯＴ＊ＬＩＮＥで表されているが、実際には、
Ｐｍａｘ＝ＤＯＴ＊（ＬＩＮＥ＋３）                  （式８）
となる（３はマージン）。
【００７３】
また動作説明に戻る。これまでの説明により、インターフェースブロック１１６の各レジスタ設定を行った後、制御ブロック１０３は、印字出力するために給紙動作を行う（印字装置に関する説明は省略）。そしてインターフェースブロック１１６における書き込み制御ブロック２０５内部のタイミング制御ブロック５０５により画像処理デバイス側のデータ転送を開始する。入力タイミング制御ブロック５０８により、主副各走査方向について、オフセット後に入力データ制御ブロック５０９によって有効画像の取り込みが行われる。入力される２値画像データは、メモリへ書き込むためにメモリバス（仮に１６ビットとする）幅にシリアル−パラレル変換されて、バス２１０を通じてバス調停ブロック２０８を介して２１１のメモリバス経由でメモリ２１４の先頭アドレス（仮に０とする）へ書き込まれる。以降、１６画素単位にパラレル変換されたデータが、メモリアドレスがインクリメントされながら書き込まれる。設定されたサイズＰｘのデータをメモリへ転送したなら、画像処理デバイス側のデータ転送を止めるために主走査タイミング信号をマスクする。またここで書き込みのアドレスカウンタを０にクリアする。
【００７４】
そして先読み動作の終了を入力制御ブロック５０７がバス５１３を通じて制御レジスタ５１２へ通知し、さらに画像入出力装置１０１内部の制御ブロック１０３へ知らせる。制御ブロック１０３は先読み動作が終了した事を検知すると、印字動作を開始する。
【００７５】
印字動作の開始により、バス１１４を通じて書き込み制御ブロック２０５内部の出力制御ブロック５０１は動作を開始し、所定のオフセットの後バス２０９を通じてバス調停ブロック２０８経由でメモリからデータを読み出し、出力データ制御ブロック５０３にてパラレル−シリアル変換し、バス１１５を通じて画像処理ブロック１１１へ印字データを出力する。
【００７６】
以降、１６ドット単位でメモリアドレスをインクリメントしつつデータ出力を続け、１ラインの出力が終了した時点で、バス５１１を通じて制御レジスタ５１２へ、画像処理デバイス側のデータ転送の再開を通知する。制御レジスタ５１２は、バス５０６を通じてタイミング制御ブロック５０５にその事を知らせ、画像処理デバイス側への主走査タイミング信号が再開される。
【００７７】
上記動作において、読み出し・書き込みそれぞれにおけるメモリアドレスがＰｘになったら、アドレスカウンタを０に戻すという動作を繰り返す。使用されるメモリ領域の先頭アドレスが０番地でない場合には、その番地＋Ｐｘになったら、アドレスカウンタを先頭アドレスに戻す。このような動作により、画像入出力装置側のデータ転送は２秒後に終了し、画像処理デバイス側のデータ転送はその約１〜２ライン先に終了する（マージン３による）。
【００７８】
図１６は、式８に従ってメモリを確保した場合の、メモリへのデータ書き込み（実線）とメモリからのデータ読み出し（点線）の様子を示す図である。Ｐｙ’は、式８で与えられるＰｍａｘ＝ＤＯＴ＊（ＬＩＮＥ＋３）に対して、式６’を適用して得られたメモリ容量である。すなわち有効領域のデータサイズをＰｍａｘとした場合、Ｐｙ’＝（Ｐｍａｘ＋ＤＯＴ＊３）＊（１−Ｔｓｃａ／Ｔｉｆｂ）と与えられる。また、メモリ書き込み開始時刻の、読み出し開始時刻に対する遅延Ｔｄ２は、画像処理デバイスにおける３ライン分の転送時間に相当する。メモリに書き込まれるデータ量はＰｍａｘで変わらないため、データの書き込みは時刻Ｔ２から遅延分Ｔｄ２後に終了する。一方、メモリからのデータの読み出しは、（Ｐｘ’−Ｐｘ）の書き込みに要する時間だけ、図１３に比べて遅延して開始されている。そのため、読み出しが終了する時刻も理論値であるＴ２よりもＴｄ１だけ遅延する。ここで、遅延Ｔｄ１をＴｄ２よりも大きくとれば、データの読み出しアドレスがデータの書き込みアドレスを追い越し、同じデータを２度読み出してしまうという事態が発生することを防止できる。
【００７９】
図１９として、以上の制御手順の流れ図を示す。まず、必要なメモリの容量Ｐｘ’を決定し、メモリ領域を確保して先頭のアドレスを確定する（ステップＳ１９０１）。次いで、送信するデータをメモリに書き込む（ステップＳ１９０２）。なお、この書き込みは、ＤＭＡ転送によってブロック単位で行われる。この場合、ブロックのサイズは、最後の転送ループ以外ではＰｘ’であり、最後の転送ループでは残りのデータサイズとなる。次に、全データのメモリへの書き込みを終了したか判定し（ステップＳ１９０３）、終了したならば、書き込み処理を終了する。
【００８０】
次に、転送終了したデータが最初のブロックであるか判定し（ステップＳ１９０４）、そうであれば、書き込んだ先頭アドレスから読み出しを開始させ（ステップＳ１９０５）、それとともに、タイマ等を用いて時間Ｔｄ２だけ待機する（ステップＳ１９０６）。この後は、データのメモリへの書き込みをブロックごとに繰り返す。
【００８１】
ステップＳ１９０５で開始させられた読み出し処理手順は、図１８として説明した通りである。
【００８２】
このような手順によって図１６に示したようなデータの転送を実現できる。またメモリ容量に余裕がある場合は、同一画像の複数部印字時には、上記動作においてメモリアドレスがＰｘになってもアドレスカウンタを０に戻さない、という機能を盛り込む事により最初の１ページの転送終了時に一時記憶メモリに１ページ分の画像が取り込まれるので、２ページ以降はデバイス側と関係なく装置の画像転送レートで画像出力が可能になる。
【００８３】
＜（３）画像処理デバイスのデータ受信速度より、画像入力装置のデータ送信速度が速い場合（転送速度の速い出力を遅い転送速度で受け取る場合：図４に相当）＞
これは前述した（１）と同様の構成となる。
【００８４】
＜（４）画像処理デバイスのデータ送信速度より、画像出力装置のデータ受信速度が速い場合（転送速度の遅い出力を速い転送速度で受け取る場合：図６に相当）＞
これは前述した（２）と同様の構成となる。
【００８５】
以上のように、本実施例の構成によって、処理能力の異なる画像処理デバイス（ＦＡＸやＰＤＬ等）を画像入出力装置に接続することが可能になる。またメモリは１ページ分ではなくデバイス側のデータ転送時間をＴｄ、装置側のデータ転送時間をＴｓとすると、
Ｐｍａｘ＊（１−Ｔｄ／Ｔｓ）
である。
【００８６】
またスループットは従来例ではＴｓ＋Ｔｄであったものが、Ｔｄのみで処理できる。
【００８７】
また複数部出力時にはメモリアドレスを０に戻す動作の禁止により、２ページ以降は装置本来のスループットで出力する事も可能である。
【００８８】
［第２の実施の形態］
図１０は本発明の第２の実施形態のブロック図であり、インターフェースブロックを画像処理デバイス側に有した構成である。画像入出力装置１００１は以下の機能を含む。制御ブロック１００３には、内部にＣＰＵや操作パネル等が含まれる。機構部１００６は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス１００２を通じて制御ブロック１００３から制御される。読み取り機構部からの画像信号１００８は読み取画像転送用タイミング信号１００７と共に画像処理ブロック１０１１に入力される。印字機構部への画像信号１０１０は、書き込み画像転送用タイミング信号１０１９と共に画像処理ブロック１０１１と接続される。画像処理ブロック１０１１は、バス１００４を通じて制御ブロック１００３より所定の画像処理を施し、読み取り系に関してはタイミング信号１０１２と画像信号１０１３を画像処理デバイス１０２１〜１０２３に入力する。また書き込み系は、タイミング信号１０１４と画像信号１０１５とが、画像処理デバイス１０２１から１０２３に入力される。
【００８９】
画像処理デバイス１０２１〜１０２３は、ＦＡＸやＰＤＬ等の画像処理デバイスであり、それぞれ制御ブロック１０２４と画像処理ブロック１０２６とインターフェースブロック、１０１６を有し、制御ブロック１０２４はバス１０２７を通じて画像入出力装置１００１内部の制御ブロック１００３と接続され、またバス１０２５を通じて画像処理ブロック１０２６を制御する。また、インターフェースブロック１０１６は、バス１００５を通じて制御ブロック１０２４に接続され、入力タイミングバス１０１７と入力データバス１０１８、また出力タイミングバス１０１９と出力データバス１０２０で、画像処理ブロック１０２６に接続される。次に上記構成に基づき動作説明を行う。
【００９０】
＜（１）画像の取り込み＞
図１０において図示しない電源スイッチにより画像入出力装置の電源が投入されると、制御ブロック１００３は、一連のイニシャル処理を行いかつ、接続されているデバイス１０２１〜１０２３を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
【００９１】
次に操作パネル等何らかの入力手段によって、画像データを画像処理デバイス１０２３に取り込むジョブが指定されると、制御ブロック１００３はバス１０２７を通じて画像処理デバイス１０２３内部の制御ブロック１０２４へジョブの通知を行う。ジョブの通知を受け、制御ブロック１０２４はバス１０２５を通じて画像処理ブロック１０２６の設定を行い、またバス１００５を通じてインターフェースブロック１０１６に所定の設定を行う。そして画像入力準備ができた時点で画像入出力装置へ画像転送要求を通知する。画像要求を受けた制御ブロック１００３は、画像入出力装置１００１内の画像処理ブロック１０１１へ一連の画像処理設定（シェーディング補正やエッジ処理等）を行い画像の取り込み動作を行う。インターフェースブロック１０１６の設定や動作は第１の実施形態１と同様なので省略する。
【００９２】
＜（２）画像の出力＞
図１０において、図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック１００３は一連のイニシャル処理を行いかつ、接続されているデバイス１０２１〜１０２３を認識し、それぞれのデバイスの機能等の情報を獲得し、また装置の画像転送レートを各デバイスへ通知する。
【００９３】
次に操作パネル等何らかの入力手段によって、画像処理デバイス１０２３から画像を印字出力するジョブが指定されると、制御ブロック１００３はバス１０２７を通じて画像処理デバイス１０２３内部の制御ブロック１０２４へジョブの通知を行う。
【００９４】
ジョブの通知を受けた制御ブロック１０２４は、バス１０２５を通じて画像処理ブロック１０２６の設定を行い、またバス１００５を通じてインターフェースブロック１０１６に所定の設定を行い先読み動作を行う。そして先読み動作が完了し、画像出力準備ができた時点で装置へ画像転送要求を通知する。画像要求を受けた制御ブロック１００３は、装置内画像処理ブロック１０１１へ一連の画像処理設定を行い印字出力動作を行う。インターフェースブロック１０１６の設定や動作は第１の実施形態と同様なので省略する。
【００９５】
本実施形態により、処理能力の異なる装置に接続可能な画像処理デバイス（ＦＡＸやＰＤＬ等）が実現できる。またメモリは１ページ分ではなくデバイス側のデータ転送時間をＴｄ、装置側のデータ転送時間をＴｓとすると
Ｐｍａｘ＊（１−Ｔｄ／Ｔｓ）
である。またスループットは従来例ではＴｓ＋Ｔｄであったものが、Ｔｄのみで処理できる。
【００９６】
［第３の実施の形態］
図１４は本発明の第３の実施形態である画像複写装置のブロック図である。このふく写装置は、画像入力部と画像出力部の間にインターフェースブロックを有した構成である。画像複写装置１４０１は以下の機能を含む。制御ブロック１４０３は、内部にＣＰＵや操作パネル等が含まれる。機構部１４０６は、内部には原稿読み取り機構と印字機構が含まれ、また搬送系などの機構ブロックも含まれ、バス１４０２を通じて制御ブロック１４０３から制御される。読み取り機構部からの画像信号１４０８は、読み取画像転送用タイミング信号１４０７と共に、画像処理ブロック１４１１に接続される。
【００９７】
印字機構部への画像信号１４１０は、書き込み画像転送用タイミング信号１４１９と共に画像処理ブロック１４１１に入力される。画像処理ブロック１４１1は、バス１４０４を通じて制御ブロック１４０３の制御下で画像データに所定の画像処理を施し、インターフェースブロック１４１６に接続される。複写を行う場合、読取り系がデータの送信側となり、印字出力系がデータの受信側となる。ここで読み取り系と印字出力系の速度が異なるとし、この場合の動作説明を行う。
【００９８】
図１４において図示しない電源スイッチにより、装置の電源が投入されると、制御ブロック１４０３は一連のイニシャル処理を行う。次に操作パネルからの入力によって、１部の複写ジョブが指定されると、制御ブロック１４０３は、バス１４０４を通じて画像処理ブロック１４１１に所定の設定を行い、第１の実施形態にて述べた手法により、インターフェースブロック１４１６を介して、画像の複写動作を行う。インターフェースブロック１４１６の設定や動作は第１の実施形態と同様なので省略する。
【００９９】
本実施形態により処理能力の異なる画像入力機構部と印字出力機構部を組み合わせた画像複写装置が実現できる。またメモリは１ページ分ではなくスキャナ側のデータ転送時間をＴｓ、プリンタ側のデータ転送時間をＴｐとすると
Ｐｍａｘ＊（１−Ｔｐ／Ｔｓ）
である。
【０１００】
またスループットは従来例ではＴｓ＋Ｔｄであったものが、Ｔｄのみで処理できる。また複数部出力時にはメモリアドレスを０に戻す動作の禁止により、２ページ以降は装置本来のスループットで出力する事も可能である。
【０１０１】
［他の実施形態］
なお、本発明は、複数の機器（例えばホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【０１０２】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても達成される。
【０１０３】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【０１０４】
プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【０１０５】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【０１０６】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【図面の簡単な説明】
【０１０７】
【図１】第１の実施形態の画像処理システムのブロック図である。
【図２】図１内部のインターフェースブロック１１６の詳細図である。
【図３】図２内部の読み取り制御ブロック２０１の詳細図である。
【図４】速い入力を遅く出力する場合の基本動作概念図である。
【図５】図２内部の出力制御ブロック２０５の詳細図である。
【図６】遅い入力を速く出力する場合の基本動作概念図である。
【図７】従来例１のブロック図である。
【図８】従来例２のブロック図である。
【図９】従来例２のデータ転送概念図である。
【図１０】第２の実施形態の画像処理システムのブロック図である。
【図１１】基本的な画像転送タイミング概念図である。
【図１２】速い入力を遅く出力する場合のメモリ制御基本動作概念図である。
【図１３】遅い入力を速く出力する場合のメモリ制御基本概念図である。
【図１４】第３の実施形態の画像複写装置のブロック図である。
【図１５】速い入力を遅く出力する場合の、読み出しと書き込みの競合を防止したメモリ制御の概念図である。
【図１６】遅い入力を速く出力する場合の、読み出しと書き込みの競合を防止したメモリ制御の概念図である。
【図１７】速い入力を遅く出力する場合の、データ送信側のメモリ制御手順のフローチャートである。
【図１８】データ受信側のメモリ制御手順のフローチャートである。
【図１９】遅い入力を速く出力する場合の、データ送信側のメモリ制御手順のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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