(57)【要約】【課題】コントロールゲートの抵抗上昇を抑制でき、かつメモリセルのしきい値電圧Ｖｔｈボケを抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】メモリセルＭＣは、フローティングゲート８と、ゲート間絶縁層１０と、コントロールゲート１１と、保護絶縁層２０とを有している。コントロールゲート１１は高融点金属シリサイド層１１ｂを有している。保護絶縁層２０は、少なくとも高融点金属シリサイド層１１ｂの壁面を覆うように形成されている。ゲート間絶縁層１０直下のフローティングゲート８の幅がゲート間絶縁層１０直上のコントロールゲート１１の幅よりも小さい。【選択図】図４
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【特許請求の範囲】
【請求項１】
フローティングゲートと、
前記フローティングゲート上に形成されたゲート間絶縁層と、
前記ゲート間絶縁層上に形成され、かつ高融点金属シリサイド層を有するコントロールゲートと、
少なくとも前記高融点金属シリサイド層の壁面を覆うように形成された保護絶縁層とを備え、
前記ゲート間絶縁層直下の前記フローティングゲートの幅が前記ゲート間絶縁層直上の前記コントロールゲートの幅よりも小さい、不揮発性半導体記憶装置。
【請求項２】
前記コントロールゲートは前記高融点金属シリサイド層の下に形成された導電層を有し、
前記高融点金属シリサイド層と前記導電層との境界において、前記高融点金属シリサイド層と前記導電層とは同じ幅を有していることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記保護絶縁層は前記導電層の側壁全体を覆っていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記導電層は、上部の幅が下部の幅よりも大きくなるように、その側壁に段部を有していることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記保護絶縁層は前記導電層の前記上部の側壁を覆い、かつ前記下部の側壁を露出していることを特徴とする、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
互いに隣り合う前記フローティングゲートの間に空隙部ができるように前記保護絶縁層の側壁および前記コントロールゲートの上方を覆うように形成された層間絶縁層をさらに備えたことを特徴とする、請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記保護絶縁層と前記層間絶縁層とは、同じエッチャントに対してエッチング速度が互いに異なる層よりなっていることを特徴とする、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
１つの前記コントロールゲートの下には複数の前記フローティングゲートが配置されており、
複数の前記フローティングゲートの間に配置されたアシストゲートをさらに備えることを特徴とする、請求項１〜７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
フローティングゲート用導電層上に、ゲート間絶縁層を介して、高融点金属シリサイド層を有するコントロールゲート用導電層を形成する工程と、
少なくとも前記高融点金属シリサイド層を貫通する溝を前記コントロールゲート用導電層に形成する工程と、
前記溝において露出した前記高融点金属シリサイド層の側壁全体を覆うように保護絶縁層を形成する工程と、
前記溝の底部をエッチングすることによって、前記溝を深くすると共に前記フローティングゲート用導電層をパターニングする工程と、
前記高融点金属シリサイド層の側壁を前記保護絶縁層で保護した状態で前記溝から露出した前記フローティングゲート用導電層の側壁を等方性エッチングすることで、前記フローティングゲート用導電層の幅を減じる工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記保護絶縁層は、酸化により形成されたシリコン酸化膜および気相成長により形成されたシリコン酸化膜のいずれかであることを特徴とする、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記溝の底部が前記ゲート間絶縁層に達した状態で前記保護絶縁層を形成することを特徴とする、請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記溝の底部が前記コントロールゲート用導電層内に位置する状態で前記保護絶縁層を形成することを特徴とする、請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記等方性エッチングにより、前記保護絶縁層から露出した前記コントロールゲート用導電層の側壁の一部がエッチングされ、前記コントロールゲート用導電層の側壁に段部が形成されることを特徴とする、請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
互いに隣り合う前記フローティングゲートの間に空隙部ができるように前記保護絶縁層の側壁と、前記コントロールゲートから形成されたコントロールゲートの上方とを覆う層間絶縁層を形成する工程をさらに備えたことを特徴とする、請求項９〜１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、フローティングゲートとコントロールゲートとを有する不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体記憶装置の小型化および微細化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００３】
そして近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成するための複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（たとえば、特許文献１参照）。
【０００４】
このＡＧ−ＡＮＤ型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施して、アシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させて、フローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電膜を充填して、フローティングゲートを形成する工程とを備えている。
【０００５】
しかしながら、上記のようなフラッシュメモリの構成において微細化が進められた場合、コントロールゲートおよびフローティングゲートの各線幅が小さくなるとともに、フローティングゲート同士の間隔も狭くなる。
【０００６】
このようにコントロールゲートの線幅が小さくなることにより、コントロールゲートの抵抗が上昇するという問題があった。またフローティングゲート間同士の間隔が狭くなると、フローティングゲート間の容量が増大する。これにより、読み出し動作の際に、選択されたメモリセルのフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケが生じるという問題があった。
【０００７】
一方、フローティングゲートとコントロールゲートとの線幅に関連した技術も提案されている（たとえば特許文献２〜４参照）。
【０００８】
特許文献２には、フローティングゲートとその下のゲート絶縁層との界面の幅を、フローティングゲートとその上のゲート間絶縁層との界面の幅よりも小さくすることが開示されている。また特許文献３には、ポリサイドからなるコントロールゲートを熱酸化することで下層のポリシリコン層の側壁に厚い絶縁層を形成し、上層のシリサイド層の側壁に薄い絶縁層を形成することが開示されている。また特許文献４には、パターニングされたフローティングゲートの原形を酸化してゲート間絶縁層を形成した後に、そのゲート間絶縁層上にコントロールゲートを形成することが開示されている。
【特許文献１】特開２００５−０８５９０３号公報
【特許文献２】特開平１０−１０７１６３号公報
【特許文献３】特開平５−２２６６７１号公報
【特許文献４】特開平２−２６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献２および４では、コントロールゲートが多結晶シリコンよりなっているため、微細化によるコントロールゲートの抵抗上昇を抑制することが困難である。また特許文献３では、下層のポリシリコン層の側壁全体が酸化されて厚い絶縁層が形成されるため、コントロールゲートの抵抗が大きくなり、微細化によるコントロールゲートの抵抗上昇を抑制することが困難である。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、コントロールゲートの抵抗上昇を抑制でき、かつメモリセルのしきい値電圧Ｖｔｈボケを抑制できる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置は、フローティングゲートと、ゲート間絶縁層と、コントロールゲートと、保護絶縁層とを備えている。ゲート間絶縁層は、フローティングゲート上に形成されている。コントロールゲートは、ゲート間絶縁層上に形成され、かつ高融点金属シリサイド層を有している。保護絶縁層は、少なくとも高融点金属シリサイド層の壁面を覆うように形成されている。ゲート間絶縁層直下のフローティングゲートの幅がゲート間絶縁層直上のコントロールゲートの幅よりも小さい。
【００１２】
なお本明細書においてゲート間絶縁層直下のフローティングゲートの幅とはゲート間絶縁層に接する部分のフローティングゲートの幅であり、ゲート間絶縁層直上のコントロールゲートの幅とはゲート間絶縁層に接する部分のコントロールゲートの幅である。
【００１３】
本発明の不揮発性半導体記憶装置の製造方法は以下の工程を備えている。
まずフローティングゲート用導電層上に、ゲート間絶縁層を介して、高融点金属シリサイド層を有するコントロールゲート用導電層が形成される。少なくとも高融点金属シリサイド層を貫通する溝がコントロールゲート用導電層に形成される。溝において露出した高融点金属シリサイド層の側壁全体を覆うように保護絶縁層が形成される。溝の底部をエッチングすることによって、溝が深くされると共にフローティングゲート用導電層がパターニングされる。高融点金属シリサイド層の側壁を保護絶縁層で保護した状態で溝から露出したフローティングゲート用導電層の側壁を等方性エッチングすることで、フローティングゲート用導電層の幅が減じられる。
【発明の効果】
【００１４】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、保護絶縁層が高融点金属シリサイド層の壁面を覆うように形成されるため、保護絶縁層形成後のエッチングなどにより高融点金属シリサイド層の側壁がエッチング除去されることはない。このため、高融点金属シリサイド層の幅が必要以上に小さくなることを防止でき、コントロールゲートの抵抗上昇を抑制することができる。
【００１５】
また、ゲート間絶縁層直下のフローティングゲートの幅がゲート間絶縁層直上のコントロールゲートの幅よりも小さくなっている。このため、フローティングゲートの幅が小さくなっている部分では隣り合うフローティングゲート同士の間隔を大きく確保することができる。これにより、フローティングゲート間の容量が減少し、しきい値電圧Ｖｔｈボケを抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す平面図である。また図２および図３の各々は図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。また図４は図１のＩＶ−ＩＶ線に沿う概略断面図であって、コントロールゲートの幅方向に沿う断面図である。
【００１７】
主に図１を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイを有している。このメモリセルアレイにおいては、半導体基板１の表面に形成されたｎ型拡散層２と、半導体基板１の表面上に形成されたアシストゲート５とが図中縦方向に並走するように配置されている。これらのｎ型拡散層２およびアシストゲート５に直交する方向（図中横方向）に複数のコントロールゲート１１が互いに並走するように配置されている。このコントロールゲート１１の下には複数のフローティングゲート８が配置されており、複数のフローティングゲート８の各々はｎ型拡散層２とアシストゲート５との間に配置されている。
【００１８】
主に図２を参照して、たとえばｐ型シリコンよりなる半導体基板１の表面に、複数のメモリセルＭＣが形成されている。このうち図中破線で囲む領域には、２つのメモリセルＭＣ、ＭＣが形成されている。１つのメモリセルＭＣは、１対のｎ型拡散層２、２と、アシストゲート５と、フローティングゲート８と、コントロールゲート１１とを主に有している。
【００１９】
図中破線で囲む領域の２つのメモリセルＭＣ、ＭＣは、１対のｎ型拡散層２、２と、アシストゲート５と、コントロールゲート１１とを互いに共有しており、フローティングゲート８を個別に有している。
【００２０】
１対のｎ型拡散層２の各々はソース／ドレインとなるものであり、半導体基板１の表面に互いに距離を隔てて形成されている。１対のｎ型拡散層２の各々は不純物領域２ａとポケット領域２ｂとを有しており、ポケット領域２ｂは不純物領域２ａを覆うように形成されている。アシストゲート５は、１対のｎ型拡散層２に挟まれる半導体基板１の表面上に絶縁層３を介して形成されている。この絶縁層３はたとえばシリコン酸化膜よりなっており、アシストゲート５はたとえば不純物がドープされた多結晶シリコン層（以下、ドープトポリシリコン層と称する）からなっている。アシストゲート５上には絶縁層６が形成されており、アシストゲート５と絶縁層６との双方の側壁を覆うように側壁絶縁層７が形成されている。この絶縁層６および側壁絶縁層７は、たとえばシリコン酸化膜よりなっている。
【００２１】
２つのフローティングゲート８、８の各々は半導体基板１の表面上にゲート絶縁層４を介して形成されており、かつ側壁絶縁層７の側壁に沿うサイドウォール形状にて形成されている。このフローティングゲート８は、たとえばドープトポリシリコン層よりなっている。コントロールゲート１１は、ゲート間絶縁層１０を介してフローティングゲート８と対向するようにフローティングゲート８上に形成されている。ゲート間絶縁層１０は、たとえばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とが順に積層された構成（ＯＮＯ膜）を有している。またコントロールゲート１１は、たとえばドープトポリシリコン層よりなる導電層１１ａと、たとえばタングステンシリサイド層よりなる高融点金属シリサイド層１１ｂとが順に積層された構成を有している。
【００２２】
コントロールゲート１１上には、絶縁層１２と層間絶縁層１３とが順に積層して形成されている。絶縁層１２は、たとえばＴＥＯＳ（Tetra Etyle Orthro Silicate）から形成されたシリコン酸化膜よりなっている。また層間絶縁層１３は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法やＨＤＰ（High-Density Plasma）法により形成されたシリコン酸化膜よりなっている。
【００２３】
フローティングゲート８の間であってｎ型拡散層２とゲート間絶縁層１０との間には絶縁層９が形成されている。この絶縁層９は、たとえばシリコン酸化膜よりなっている。
【００２４】
主に図３を参照して、図２の断面構成と比較すると、側壁絶縁層７横のフローティングゲート８およびゲート絶縁層４が除去されている。このフローティングゲート８の形成されていた領域下の半導体基板１の表面に溝１ａが形成されている。この溝１ａの壁面にはたとえば熱酸化法により形成されたシリコン酸化膜よりなる絶縁層１５が形成されている。この溝１ａ内には、層間絶縁層１３と同じ材質からなる絶縁層１３が充填されている。この溝１ａにより、ｎ型拡散層２の形成領域と、アシストゲート５により反転層が形成される領域とが電気的に分離されている。
【００２５】
また図２の断面構成と比較すると、ゲート間絶縁層１０が絶縁層９上にのみ残され、それ以外の部分は除去されている。またコントロールゲート１１および絶縁層１２も除去されており、それらの除去された部分は空隙部１４となっている。なお、空隙部１４の上部は層間絶縁層１３により覆われている。
【００２６】
これ以外の図３の構成は、上述した図２の構成とほぼ同じであるため、同一または対応の要素については同一の符号を付し、その説明を省略する。
【００２７】
主に図４を参照して、コントロールゲート１１の幅方向の断面においては、保護絶縁層２０が少なくとも高融点金属シリサイド層１１ｂの側面全面を覆っている。本実施の形態では、保護絶縁層２０は、高融点金属シリサイド層１１ｂの側面全面だけでなく、導電層１１ａの側壁全面も覆っており、これによりコントロールゲート１１の側面全面を覆っている。この保護絶縁層２０は、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法、ＣＶＤ法などにより形成されたシリコン酸化膜であってもよく、またシリコン窒化膜であってもよい。
【００２８】
またフローティングゲート８の側壁全面には、たとえば熱酸化法により形成されたシリコン酸化膜よりなる絶縁層１５が形成されている。この絶縁層１５の形成時に、フローティングゲート８の下側角部が酸化されている。
【００２９】
またゲート間絶縁層１０直下のフローティングゲート８の幅ＷFGがゲート間絶縁層１０直上のコントロールゲート１１の幅ＷCG1よりも小さい。本実施の形態では、フローティングゲート８の幅ＷFGはフローティングゲート８の厚み方向（半導体基板１の主表面に直交する方向）全体にわたってコントロールゲートの幅ＷCG1よりも小さくなっている。また導電層１１ａと高融点金属シリサイド層１１ｂとの境界において、導電層１１ａの幅ＷCG2と高融点金属シリサイド層１１ｂの幅ＷCG3とは同じである。なお上記の幅ＷFG、ＷCG1、ＷCG2、ＷCG3は半導体基板１の主表面に平行な方向に沿った寸法である。
【００３０】
層間絶縁層１３は、保護絶縁層２０の側壁およびコントロールゲート１１の上方を覆って形成されている。これにより、互いに隣り合うフローティングゲート８、８の間に閉塞された空隙部１４が形成されている。
【００３１】
その層間絶縁層１３と保護絶縁層２０とは、同じエッチャントに対してエッチング速度が互いに異なる層よりなっていることが好ましい。たとえば、層間絶縁層１３と保護絶縁層２０とが同じ材質からなっていても、その製造方法または製造条件が異なることにより、双方の膜質が異なるものとなり、それにより同じエッチャントに対して双方のエッチング速度が異なっていることが好ましい。また層間絶縁層１３と保護絶縁層２０とが異なる材質からなっていてもよい。
【００３２】
なお図４の要素のうち、上述した図２および図３に示した要素と同一または対応の要素については同一の符号を付し、その説明を省略する。
【００３３】
次に、本実施の形態の製造方法について説明する。
図５〜図２７は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図５〜図２０は図１のＩＩ−ＩＩ線またはＩＩＩ−ＩＩＩ線に対応する断面を示している。また図２１（ａ）〜図２７（ａ）、図２１（ｂ）〜図２７（ｂ）および図２１（ｃ）〜図２７（ｃ）はそれぞれ図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に対応する断面を示している。
【００３４】
図５を参照して、たとえばｐ型のシリコン単結晶からなる半導体基板１の表面上に、たとえばシリコン酸化膜よりなる絶縁層３が形成される。絶縁層３上に、たとえばＣＶＤ法などによりドープトポリシリコン層からなる導電層５が形成される。この導電層５上に、たとえばシリコン酸化膜よりなる絶縁層６が形成される。この絶縁層６上に、たとえばシリコン窒化膜よりなる絶縁層２１が形成される。この絶縁層２１上にレジストパターン（図示せず）が形成され、このレジストパターンをマスクとして絶縁層２１と、絶縁層６と、導電層５とが順にエッチングされてパターニングされる。このパターニングされた導電層５からアシストゲートが形成される。この後、レジストパターンが除去される。
【００３５】
図６を参照して、アシストゲート５、絶縁層６および絶縁層２１を覆うように、たとえばシリコン酸化膜よりなる絶縁層７が形成される。この絶縁層７に異方性のドライエッチングが施されて、アシストゲート５、絶縁層６および絶縁層２１の側面を覆うように側壁絶縁層７が形成される。
【００３６】
図７を参照して、側壁絶縁層７にウエットエッチングが施され、側壁絶縁層７の幅が減ぜられる。このウエットエッチングにより露出した半導体基板１の表面１ｂは、図６に示すドライエッチングを施す際には、側壁絶縁層７の下に位置しており、エッチングダメージをうけないものとなっている。
【００３７】
図８を参照して、半導体基板１の露出した表面に、たとえばシリコン酸化膜よりなるゲート絶縁層４が形成される。この後、絶縁層２１、側壁絶縁層７およびゲート絶縁層４を覆うように、たとえばＣＶＤ法などによりドープトポリシリコン層よりなるフローティングゲート用導電層８が形成される。このフローティングゲート用導電層８に異方性のドライエッチングが施される。
【００３８】
図９を参照して、上記のドライエッチングにより、フローティングゲート用導電層８が側壁絶縁層７の側壁面に沿うサイドウォール形状とされる。
【００３９】
図１０を参照して、絶縁層２１、フローティングゲート用導電層８およびゲート絶縁層４を覆うように、たとえばＣＶＤ法によりシリコン酸化膜等よりなる絶縁層２２が形成される。この絶縁層２２に異方性のドライエッチングが施される。
【００４０】
図１１を参照して、上記のドライエッチングにより、フローティングゲート用導電層８の側面に沿うサイドウォール形状の絶縁層２２が形成される。このエッチングの際に、絶縁層２２間に位置するゲート絶縁層４も除去され、その部分において半導体基板１の表面が露出する。
【００４１】
図１２を参照して、サイドウォール状の絶縁層２２の間に位置する半導体基板１の表面に不純物が注入される。この後、注入された不純物が熱拡散されてｎ型拡散層２が形成される。ここで、不純物領域２ａに用いられる不純物は、ポケット領域２ｂに用いられる不純物より熱拡散係数が低く、結果として、不純物領域２ａを覆うようにポケット領域２ｂが形成される。この後、絶縁層２２とゲート絶縁層４の一部とがウエットエッチングにより除去される。
【００４２】
図１３を参照して、上記のウエットエッチングにより、絶縁層２２の下側にあった半導体基板１の表面が露出する。
【００４３】
図１４を参照して、ｎ型拡散層２、フローティングゲート用導電層８および絶縁層２１を覆うように、たとえばＣＶＤ法によりシリコン酸化膜よりなる絶縁層９が形成される。
【００４４】
図１５を参照して、絶縁層２１をストッパとして、絶縁層９に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理が施され、絶縁層９の表面が平坦化される。これにより、フローティングゲート用導電層８の間に絶縁層９が残る。この後、この絶縁層９にウエットエッチングが施される。
【００４５】
図１６を参照して、上記のウエットエッチングにより、絶縁層９の上面の高さ位置がアシストゲート５の上面の高さ位置近傍となる。この際、側壁絶縁層７の表面はフローティングゲート用導電層８により覆われているので、側壁絶縁層７に膜減りが生じることが防止されている。さらに、絶縁層６上には、シリコン窒化膜からなる絶縁層２１が形成されているので、絶縁層６の上面がエッチングされることが防止されている。この後、絶縁層２１と絶縁層９とフローティングゲート用導電層８とにドライエッチングが施される。
【００４６】
図１７を参照して、上記のドライエッチングにより、絶縁層２１が除去されて絶縁層６の上面が露出すると共に、絶縁層９の膜厚が減ぜられる。
【００４７】
図１８を参照して、フローティングゲート用導電層８と、側壁絶縁層７と、絶縁層６、９とを覆うように、たとえばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が下層から順に積層されて、いわゆるＯＮＯ膜からなるゲート間絶縁層１０が形成される。ゲート間絶縁層１０の上下のシリコン酸化膜は、たとえばＩＳＳＧ酸化法等のような熱酸化法で形成される。
【００４８】
図１９を参照して、ゲート間絶縁層１０上に、たとえばドープトポリシリコン層からなる導電層１１ａが形成され、この導電層１１ａ上にたとえばタングステンシリサイド等からなる高融点金属シリサイド層１１ｂが形成される。この高融点金属シリサイド層１１ｂ上に、たとえばＴＥＯＳを用いてシリコン酸化膜よりなる絶縁層１２が形成される。
【００４９】
図２０を参照して、絶縁層１２上に、たとえば多結晶シリコンよりなるハードマスク２５ａが形成され、このハードマスク２５ａ上にフォトレジスト２５ｂが塗布される。写真製版技術により、このフォトレジスト２５ｂがパターニングされる。これによりレジストパターン２５ｂは、コントロールゲート形成領域上には残存するが、それ以外の領域では除去される。このレジストパターン２５ｂをマスクとしてハードマスク２５ａがエッチングされて、コントロールゲート形成領域以外の領域で除去される。この後、レジストパターン２５ｂが、たとえばアッシング等により除去される。続いて、パターニングされたハードマスク２５ａをマスクとして絶縁層１２および高融点金属シリサイド層１１ｂがエッチングされてパターニングされる。これにより、高融点金属シリサイド層１１ｂの下層にある導電層１１ａが露出する。引き続き、この露出した導電層１１ａがエッチングされる。このエッチングの際にハードマスク２５ａは除去され、絶縁層１２の上面が露出する。
【００５０】
図２１を参照して、これにより、コントロールゲート形成領域（図２１（ａ）に示す領域）においては高融点金属シリサイド層１１ｂおよび絶縁層１２が残存するのに対し、それ以外の領域（図２１（ｂ）に示す領域）においては高融点金属シリサイド層１１ｂおよび絶縁層１２は残存しておらず、導電層１１ａも相当量除去された状態となる。言い換えれば、図２１（ｃ）に示すようにコントロールゲートが形成されない領域Ｓに溝が形成され、この溝は絶縁層１２および高融点金属シリサイド層１１ｂを貫通し、かつ導電層１１ａ内に底面を有する（つまり溝の底部が導電層１１ａからなっている）。なお、この状態においては、まだフローティングゲート用導電層８の真上領域に導電層１１ａが残存している。
【００５１】
図２２を参照して、フローティングゲート用導電層８の真上領域の導電層１１ａがなくなるまで、上記溝の底部の導電層１１ａがエッチング除去される。これにより、フローティングゲート用導電層８の真上領域においては、上記溝の底部がゲート間絶縁層１０に達する。
【００５２】
図２３を参照して、導電層１１ａと高融点金属シリサイド層１１ｂとの露出した壁面に、たとえば熱酸化法等によりシリコン酸化膜よりなる保護絶縁層２０が形成される。この後、露出したゲート間絶縁層１０とフローティングゲート用導電層８とに異方性のドライエッチングが施される。
【００５３】
図２４を参照して、上記のエッチングにより、ゲート間絶縁層１０とフローティングゲート用導電層８とがパターニングされ、ゲート絶縁層４の表面が露出する。この状態においては、図２４（ｂ）に示すように絶縁層９の側壁部にフローティングゲート用導電層８のエッチング残渣として、たとえばドープトポリシリコン層８ａが残存する。この残渣を除去するために、たとえば高温のＡＰＭ（アンモニアと過酸化水素水の混合液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５））を用いてウエットエッチングが施される。
【００５４】
図２５を参照して、上記のウエットエッチングにより、残渣としてのドープトポリシリコン層８ａが除去されると共に（図２５（ｂ））、フローティングゲート用導電層８の線幅も減ぜられる（図２５（ｃ））。このウエットエッチングの際に、導電層１１ａと高融点金属シリサイド層１１ｂとの壁面が保護絶縁層２０により保護されているため、導電層１１ａと高融点金属シリサイド層１１ｂとがエッチングされることは防止される。この後、絶縁層６、７、１０、１２をマスクとして、露出したゲート絶縁層４および半導体基板１に異方性のドライエッチングが施される。
【００５５】
図２６を参照して、上記のエッチングにより、ゲート絶縁層４の一部が除去されると共に、その下の半導体基板１に溝１ａが形成される。
【００５６】
図２７を参照して、上記のエッチングで生じた半導体基板１のダメージを回復するために、たとえば熱酸化が行われる。これにより、溝１ａの壁面とフローティングゲート用導電層８の側面とに沿って、たとえばシリコン酸化膜よりなる絶縁層１５が形成される。
【００５７】
図２〜図４を参照して、たとえばプラズマＣＶＤ法やＨＤＰ法により、層間絶縁層１３が形成される。ＨＤＰ法の埋込条件は、たとえば、Ａｒ：１５０ｃｍ3／分（ｓｃｃｍ）、Ｏ２：１５０ｃｍ3／分（ｓｃｃｍ）、ＳｉＨ４：８０ｃｍ3／分（ｓｃｃｍ）、ＬＦ−ＲＦ：３６００Ｗ（９００Ｗ＋２７００Ｗ）、ＨＦ−ＲＦ：２０００Ｗと設定される。
【００５８】
上記のような条件においては、カバレッジ（Coverage）を悪化させることができ、埋め込み性を低下させることができる。このため、フローティングゲート８、８間に層間絶縁層１３が充填され難く、空隙部１４が形成され易くなる。特に、フローティングゲート８上では、ゲート間絶縁層１０およびコントロールゲート１１がひさしとなっているため、層間絶縁層１３がこのひさしより下方に入り込むことが抑制される。そして、絶縁層１２、１２間の幅ＷII（図４）はフローティングゲート８、８間の幅ＷFFより狭いため、絶縁層１２、１２間に層間絶縁層１３が早期に埋め込まれる。これにより、フローティングゲート８、８間に空隙部１４を残したまま、絶縁層１２、１２間が閉塞される。
【００５９】
なお、層間絶縁層１３が空隙部１４を閉じるまでの間は、溝１ａ内にも層間絶縁層１３と同じ材質の絶縁層１３が堆積される。よって、溝１ａ内にも、たとえばプラズマＣＶＤ法またはＨＤＰ法により形成されたシリコン酸化膜よりなる絶縁層１３が充填される。これにより、図２〜図４に示す本実施の形態の不揮発性半導体記憶装置が製造される。
【００６０】
なお上記においては、図２３に示す工程で保護絶縁層２０をたとえば熱酸化法により形成する場合について説明したが、保護絶縁層２０はたとえばＣＶＤ法などにより堆積されてもよい。この場合、図２８に示すように、絶縁層１２の上面および側面と、ゲート間絶縁層１０の上面と、高融点金属シリサイド層１１ｂの側面と、導電層１１ａの上面および側面とを覆うように保護絶縁層２０が形成される。
【００６１】
この場合、この後の工程として図２４の工程と同様に異方性のドライエッチングが施されると、図２９に示すようにゲート間絶縁層１０の側壁に保護絶縁層２０が残存し、その下には導電層１１ａの残渣としての多結晶シリコン層１１ｃも残存する。この残渣１１ｃを残しておくと、コントロールゲート１１間がショートするおそれがある。このため、この残渣１１ｃを除去する必要がある。しかし、この残渣１１ｃは比較的大きな幅を有しているため、図２４および図２５で説明した、たとえば高温のＡＰＭを用いたウエットエッチングで完全に除去することは困難である。よって、このウエットエッチングとは別途の除去工程が必要となる。
【００６２】
一方、図２３で示すように保護絶縁層２０をたとえば熱酸化法により形成した場合、この後の工程として図２４の工程の異方性のドライエッチングが施されると、図３０に示すようにゲート間絶縁層１０の側壁には導電層１１ａの残渣としての多結晶シリコン層１１ｄはほとんど残らない。このため、この残渣１１ｄは、図２４および図２５で説明した、たとえば高温のＡＰＭを用いたウエットエッチングで完全に除去することができる。よって、このウエットエッチングとは別途の除去工程が不要となる。
【００６３】
本実施の形態によれば、保護絶縁層２０が高融点金属シリサイド層１１ｂの壁面を覆うように形成されている。このため、保護絶縁層２０形成後に、図２４および図２５で説明したような高温のＡＰＭを用いたウエットエッチングが行われても、このエッチングにより高融点金属シリサイド層１１ｂの側壁がエッチング除去されることはない。よって、高融点金属シリサイド層１１ｂの幅が小さくなることが防止できる。コントロールゲート１１の全体としての抵抗は、低抵抗の高融点金属シリサイド層１１ｂに大きく依存している。したがって、低抵抗の高融点金属シリサイド層１１ｂの幅を大きく維持できることにより、コントロールゲート１１の抵抗上昇を抑制することができる。
【００６４】
また保護絶縁層２０形成後に、図２４および図２５で説明したような高温のＡＰＭを用いたウエットエッチングを施すことで、図４に示すようにコントロールゲート１１の幅ＷCG1、ＷCG2、ＷCG3を維持したまま、フローティングゲート８の幅ＷFGを減ずることができる。これにより、ゲート間絶縁層１０直下のフローティングゲート８の幅ＷFGをゲート間絶縁層１０直上のコントロールゲート１１の幅ＷCG1よりも小さくすることができる。このため、フローティングゲート８の幅ＷFGが小さくなっている部分では隣り合うフローティングゲート８同士の間隔ＷFFを大きく確保することができる。これにより、フローティングゲート８間の容量が減少し、しきい値電圧Ｖｔｈボケを抑制することができる。
【００６５】
また図４に示すようにゲート間絶縁層１０直下のフローティングゲート８の幅ＷFGがゲート間絶縁層１０直上のコントロールゲート１１の幅ＷCG1よりも小さい。このため、層間絶縁層１３の成膜時にコントロールゲート１１がフローティングゲート８のひさしとなり、フローティングゲート８の側壁に層間絶縁層１３が堆積し難くなる。これにより、フローティングゲート８間に空隙部１４が形成されやすくなる。この空隙部１４はシリコン酸化膜などに比較して誘電率が低いため、この空隙部１４がフローティングゲート８間に存在することにより、フローティングゲート８間の容量を小さくすることができる。
【００６６】
また保護絶縁層２０は、導電層１１ａの側壁全体を覆っているため、図２４および図２５で説明したような高温のＡＰＭを用いたウエットエッチングが行われても、このエッチングにより導電層１１ａの側壁がエッチング除去されることはない。よって、この点においても、コントロールゲート１１の抵抗上昇を抑制することができる。
【００６７】
また図２８に示すように保護絶縁層２０をたとえばＣＶＤ法を用いてシリコン酸化膜またはシリコン窒化膜で形成した場合、この保護絶縁層２０は、たとえばＯＮＯ膜よりなるゲート間絶縁層１０に接する部分が生じる。このように保護絶縁層２０とゲート間絶縁層１０とが接する部分においては、保護絶縁層２０とゲート間絶縁層１０とを同じエッチング条件のまま続けてエッチングすることができ、製造工程を簡略化することができる。
【００６８】
（実施の形態２）
図３１、図３２および図３３は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線にそれぞれ対応した断面を示す図である。
【００６９】
図３１〜図３３を参照して、本実施の形態の不揮発性半導体記憶装置の構成は、実施の形態１の構成と比較して、導電層１１ａの形状において大きく異なっている。
【００７０】
主に図３３を参照して、この導電層１１ａは、その上部の幅ＷCG2が下部の幅ＷCG1よりも大きくなるような段差Ｐをその側壁に有している。保護絶縁層２０は、大きな幅ＷCG2を有する上部の側壁を覆っているが、小さな幅ＷCG1を有する下部の側壁と段部Ｐを覆っておらず、その下部の側壁および段部Ｐは保護絶縁層２０から露出している。この小さな幅ＷCG1を有する導電層１１ａの下部の側壁および段部Ｐは、絶縁層１５により覆われている。また層間絶縁層１３は保護絶縁層２０の側壁を覆っているが、絶縁層１５の側壁を覆っていない。
【００７１】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素については同一の符号を付し、その説明を省略する。
【００７２】
次に、本実施の形態の製造方法について説明する。
図３４〜図３９は、本発明の実施の形態２における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図５〜図２１に示す実施の形態１の工程と同一の工程を経る。この工程を経た後においては、図３４を参照して、絶縁層１２および高融点金属シリサイド層１１ｂを貫通した溝の底部が導電層１１ａ内に位置している。この状態で、たとえば熱酸化法等が施されることにより、導電層１１ａと高融点金属シリサイド層１１ｂとの露出した壁面に、たとえばシリコン酸化膜よりなる保護絶縁層２０が形成される。この後、溝の底部の保護絶縁層２０と導電層１１ａとに異方性のドライエッチングが施される。
【００７３】
図３５を参照して、上記のエッチングにより、上記溝の下側にある保護絶縁層２０と導電層１１ａとがエッチング除去され、この溝の底部がゲート間絶縁層１０に達する。この状態において、導電層１１ａの上部の側壁は保護絶縁層２０により覆われ、下部の側壁は保護絶縁層に覆われていない状態となる。この後、露出したゲート間絶縁層１０とフローティングゲート用導電層８とに異方性のドライエッチングが施される。
【００７４】
図３６を参照して、上記のエッチングにより、ゲート間絶縁層１０とフローティングゲート用導電層８とがパターニングされ、絶縁層３の表面が露出する。この状態においては、図３６（ｂ）に示すように絶縁層９の側壁部にフローティングゲート用導電層８のエッチング残渣として、たとえばドープトポリシリコン層８ａが残存する。この残渣を除去するために、たとえば高温のＡＰＭを用いてウエットエッチングが施される。
【００７５】
図３７を参照して、上記のウエットエッチングにより、残渣としてのドープトポリシリコン層８ａが除去されると共に（図３７（ｂ））、保護絶縁層２０から露出した導電層１１ａ下部の線幅およびフローティングゲート用導電層８の線幅も減ぜられる（図３７（ｃ））。このウエットエッチングの際に、導電層１１ａの上部と高融点金属シリサイド層１１ｂとの壁面が保護絶縁層２０により保護されているため、導電層１１ａの上部と高融点金属シリサイド層１１ｂとがエッチングされることは防止される。
【００７６】
ここで、導電層１１ａは、高融点金属シリサイド層１１ｂよりイオン化傾向が大きく、導電層１１ａと高融点金属シリサイド層１１ｂとは接触している。このため、導電層１１ａ内の電子が高融点金属シリサイド層１１ｂに移動し、導電層１１ａとウエットエッチングに用いられる薬液との間で酸化還元反応が生じ難くなり、導電層１１ａのウエットエッチングが抑制される。一方、フローティングゲート用導電層８と導電層１１ａとの間には、ゲート間絶縁層１０が形成されているため、フローティングゲート用導電層８から導電層１１ａに電子が移動し難い。このため、フローティングゲート用導電層８はウエットエッチングに用いられる薬液との間で酸化還元反応を生じやすい。よって、このウエットエッチング時には、フローティングゲート用導電層８は導電層１１ａよりも多くエッチング除去される。これにより、フローティングゲート用導電層８が半導体基板１の主表面と平行な方向に膜減りする量は、導電層１１ａが半導体基板１の主表面と平行な方向に膜減りする量よりも大きくなる。
【００７７】
上記より、このウエットエッチング後におけるゲート間絶縁層１０直上の導電層１１ａの線幅ＷCG1はゲート間絶縁層１０直下のフローティングゲート用導電層８の線幅ＷFGよりも大きくなる。また導電層１１ａの下部の線幅ＷCG1は導電層１１ａの上部の線幅ＷCG2はよりも小さくなる。
【００７８】
この後、絶縁層６、７、１０、１２をマスクとして、露出したゲート絶縁層４および半導体基板１に異方性のドライエッチングが施される。
【００７９】
図３８を参照して、上記のエッチングにより、絶縁層３の一部が除去されると共に、その下の半導体基板１に溝１ａが形成される。
【００８０】
図３９を参照して、上記のエッチングで生じた半導体基板１のダメージを回復するために、たとえば熱酸化が行われる。これにより、溝１ａの壁面とフローティングゲート用導電層８の側面と導電層１１ａの下部の側面および段部に沿って、たとえばシリコン酸化膜よりなる絶縁層１５が形成される。
【００８１】
図３１〜図３３を参照して、たとえばプラズマＣＶＤ法やＨＤＰ（High-Density Plasma）法により、層間絶縁層１３が形成される。ＨＤＰ法の埋込条件は、たとえば、Ａｒ：１５０ｃｍ3／分（ｓｃｃｍ）、Ｏ２：１５０ｃｍ3／分（ｓｃｃｍ）、ＳｉＨ４：８０ｃｍ3／分（ｓｃｃｍ）、ＬＦ−ＲＦ：３６００Ｗ（９００Ｗ＋２７００Ｗ）、ＨＦ−ＲＦ：２０００Ｗと設定される。
【００８２】
上記のような条件においては、カバレッジ（Coverage）を悪化させることができ、埋め込み性を低下させることができる。このため、フローティングゲート８、８間に層間絶縁層１３が充填され難く、空隙部１４が形成され易くなる。特に、フローティングゲート８上には、ゲート間絶縁層１０およびコントロールゲート１１がひさしとなっているため、層間絶縁層１３がこのひさしより下方に入り込むことが抑制される。
【００８３】
そして、絶縁層１２、１２間の幅ＷIIはフローティングゲート８、８間の幅ＷFFより狭いため（図３３）、絶縁層１２、１２間に層間絶縁層１３が早期に埋め込まれる。これにより、フローティングゲート８、８間に空隙部１４を残したまま、絶縁層１２、１２間が閉塞される。
【００８４】
なお、層間絶縁層１３が空隙部１４を閉じるまでの間は、溝１ａ内にも層間絶縁層１３と同じ材質の絶縁層１３が堆積される。よって、溝１ａ内にも、たとえばプラズマＣＶＤ法またはＨＤＰ法により形成されたシリコン酸化膜よりなる絶縁層１３が充填される。これにより、図３１〜図３３に示す本実施の形態の不揮発性半導体記憶装置が製造される。
【００８５】
なお上記においては、図３４に示す工程で保護絶縁層２０をたとえば熱酸化法により形成する場合について説明したが、実施の形態１と同様、保護絶縁層２０はたとえばＣＶＤ法などにより形成されてもよい。
【００８６】
本実施の形態によれば、保護絶縁層２０が高融点金属シリサイド層１１ｂの壁面を覆うように形成されている。このため、保護絶縁層２０形成後に、図３６および図３７で説明したような高温のＡＰＭを用いたウエットエッチングが行われても、このエッチングにより高融点金属シリサイド層１１ｂの側壁がエッチング除去されることはない。よって、高融点金属シリサイド層１１ｂの幅が必要以上に小さくなることが防止できる。コントロールゲート１１の全体としての抵抗は、低抵抗の高融点金属シリサイド層１１ｂに大きく依存している。したがって、高融点金属シリサイド層１１ｂの幅を大きく維持できることにより、コントロールゲート１１の抵抗上昇を抑制することができる。
【００８７】
また保護絶縁層２０形成後に、図３６および図３７で説明したような高温のＡＰＭを用いたウエットエッチングを施すことで、図３３に示すように高融点金属シリサイド層１１ｂの幅を維持したまま、フローティングゲート８の幅ＷFGを減ずることができる。このため、フローティングゲート８の幅ＷFGが小さくなっている部分では隣り合うフローティングゲート８同士の間隔ＷFFを大きく確保することができる。これにより、フローティングゲート８間の容量が減少し、しきい値電圧Ｖｔｈボケを抑制することができる。
【００８８】
また図３３に示すようにゲート間絶縁層１０直下のフローティングゲート８の幅ＷFGがゲート間絶縁層１０直上のコントロールゲート１１の幅ＷCG1よりも小さい。このため、層間絶縁層１３の成膜時にコントロールゲート１１がフローティングゲート８のひさしとなり、フローティングゲート８の側壁に層間絶縁層１３が堆積し難くなる。これにより、フローティングゲート８間に空隙部１４が形成されやすくなる。この空隙部１４はシリコン酸化膜などに比較して誘電率が低いため、この空隙部１４がフローティングゲート８間に存在することにより、フローティングゲート８間の容量を小さくすることができる。
【００８９】
なお上記実施の形態１および２において、保護絶縁層２０としてたとえばシリコン酸化膜またはシリコン窒化膜を用いた場合について説明したが、保護絶縁層２０の材質はこれに限定されるものではなく、図２４、図２５、図３６、図３７で説明したような高温のＡＰＭを用いたウエットエッチング時に高融点金属シリサイド層１１ｂの膜減りを防止できる材質であれば、シリコン酸化膜、シリコン窒化膜以外の材質であってもよい。
【００９０】
また上記実施の形態１および２において、高融点金属シリサイド層１１ｂとしてたとえばタングステンシリサイドを用いた場合について説明したが、高融点金属シリサイド層１１ｂの材質はこれに限定されるものではなく、導電層１１ａより低抵抗なシリサイドであればよく、モリブデンシリサイド、チタンシリサイド、タンタルシリサイド、コバルトシリサイド等の他のシリサイドであってもよい。
【００９１】
また上記実施の形態１および２において、保護絶縁層２０がたとえばＩＳＳＧ酸化法のような熱酸化法やＣＶＤ法により形成された場合について説明したが、保護絶縁層２０の成膜方法はこれに限定されるものではなく、上記以外の酸化法や気相成長法であってもよい。
【００９２】
また上記実施の形態１および２において、メモリセルＭＣとしてアシストゲート５を有するものについて説明したが、メモリセルＭＣの構成はこれに限定されるものではなく、アシストゲートを有しない構成であってもよい。
【００９３】
以上のように本発明の実施の形態について説明を行ったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９４】
本発明は、フローティングゲートおよびコントロールゲートとを有する不揮発性半導体記憶装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【図４】図１のＩＶ−ＩＶ線に沿う概略断面図であって、コントロールゲートの幅方向に沿う断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１４工程を示す概略断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１５工程を示す概略断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１６工程を示す概略断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１７工程を示す概略断面図である。
【図２２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１８工程を示す概略断面図である。
【図２３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１９工程を示す概略断面図である。
【図２４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２０工程を示す概略断面図である。
【図２５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２１工程を示す概略断面図である。
【図２６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２２工程を示す概略断面図である。
【図２７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２３工程を示す概略断面図である。
【図２８】保護絶縁層をＣＶＤ法により形成した場合を説明するための概略断面図である。
【図２９】保護絶縁層をＣＶＤ法により形成した場合の残渣が生じる様子を示す概略断面図である。
【図３０】保護絶縁層を熱酸化法により形成した場合の残渣が生じる様子を示す概略断面図である。
【図３１】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図１のＩＩ−ＩＩ線に対応した断面を示す図である。
【図３２】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図１のＩＩＩ−ＩＩＩ線に対応した断面を示す図である。
【図３３】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図１のＩＶ−ＩＶ線に対応した断面を示す図である。
【図３４】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図３５】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図３６】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図３７】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図３８】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図３９】本発明の実施の形態２における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【符号の説明】
【００９６】
１  半導体基板、１ａ  溝、２  ｎ型拡散層、２ａ  不純物領域、２ｂ  ポケット領域、３  絶縁層、４  ゲート絶縁層、５  アシストゲート、６  絶縁層、７  側壁絶縁層、８  フローティングゲート、９  絶縁層、１０  ゲート間絶縁層、１１  コントロールゲート、１１ａ  導電層、１１ｂ  高融点金属シリサイド層、１２  絶縁層、１３  層間絶縁層、１４  空隙部、１５  絶縁層、２０  保護絶縁層、５０  不揮発性半導体記憶装置。
【図１】
2007258583.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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