(57)【要約】【課題】  従来のゲート部に強誘電体薄膜を有する電界効果型トランジスタを行列状に配置した強誘電体メモリは読み出し時にゲート部に電圧を印加するため強誘電体薄膜はディスターブの影響を受け、繰り返される度に残留分極の減少もしくは変化が起き、信頼性に課題があった。【解決手段】  読み出す際に各ワード線と各ビット線に印加する電圧波形とは逆の関係の補正パルスを形成し、読み出しの後、もしくは前に印加することにより、ディスターブの影響を相殺する。【選択図】    図１
2007066374.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線および複数のビット線の交点に配置される複数のゲート部に強誘電体を有する電界効果型トランジスタに対して、選択した前記ゲート部に強誘電体を有する電界効果型トランジスタのデータの読み出しを実施する動作工程と、
前記動作工程とは別のタイミングで、前記データの読み出し時の各ワード線と各ビット線の電位関係が逆の関係の電位を各ワード線と各ビット線に印加するディスターブ防止工程と、を有することを特徴とする強誘電体メモリ装置のデータ読み出し方法。
【請求項２】
請求項１記載のディスターブ防止工程が前記データの読み出し動作工程後のタイミングで実施されることを特徴とする強誘電体メモリ装置のデータ読み出し方法。
【請求項３】
請求項１記載のディスターブ防止工程が前記データの読み出し動作工程に先立つタイミングで実施されることを特徴とする強誘電体メモリ装置の読み出し方法。
【請求項４】
請求項１記載の選択した前記ゲート部に強誘電体を有する電界効果型トランジスタのデータの読み出し動作工程において、該選択した前記ゲート部に強誘電体を有する電界効果型トランジスタのゲート電位とドレイン電位が同電位であることを特徴とする強誘電体メモリ装置の読み出し方法。
【請求項５】
互いに平行に配置された複数のワード線と、
前記複数のワード線と交差した、互いに平行に配置された複数のビット線と、
前記複数のワード線および前記複数のビット線との交点に配置された複数のゲート部に強誘電体を有する電界効果型トランジスタと、
前記複数のワード線を制御駆動するワード線選択制御回路と、
前記複数のビット線を制御駆動するビット線選択制御回路と、
前記ワード線選択制御回路と前記ビット線選択制御回路に複数のレベルの電位を供給する電源回路と、
前記ゲート部に強誘電体を有する電界効果型トランジスタの状態を検知する読み出し回路と、を有し、
前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数のゲート部に強誘電体を有する電界効果型トランジスタの少なくとも一つの選択セルに対してデータを読み出す動作工程の一環として、読み出し動作工程とともに、該読み出し動作工程とは別のタイミングで、前記データの読み出し時の各ワード線と各ビット線の電位関係が逆の関係の電位を各ワード線と各ビット線に印加するディスターブ防止工程を実施することを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として用い、かつ行列状に配置した強誘電体メモリにおいて、データを読み出す際に起こる選択アドレスおよび非選択アドレスのメモリセルのデータへの影響、いわゆるディスターブを排除する読み出し方法と、それを用いた強誘電体メモリ装置の構成に関する。
【背景技術】
【０００２】
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力の観点から強誘電体メモリが注目され、更に非破壊読み出しによる高信頼性、高速性、そして高集積度の観点からゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下ＭＦＳＦＥＴと略す場合もある。なお、ＭＦＳＦＥＴとはＭｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。）をメモリ素子として用いるものが注目されている。
【０００３】
まず、強誘電体の特性を図２７、図２８を参照して簡単に説明する。その為に強誘電体薄膜の特性をよく示すものとして強誘電体コンデンサを例にとる。
【０００４】
図２７は強誘電体コンデンサの構造を示す断面図である。図２７において、破線２７４９に囲まれた内部が強誘電体コンデンサであり、強誘電体薄膜２７４０を電極２７４１と２７４２で挟んで構成されている。
【０００５】
図２８は図２７における強誘電体薄膜２７４０、もしくは図２７の強誘電体コンデンサ２７４９の印加電圧と内部分極電荷の代表的な特性例を示すものである。
【０００６】
図２８に示した分極電荷−印加電圧特性から解るように図２７の強誘電体コンデンサ２７４９は印加電圧のかけた方向、あるいは履歴により、ヒステリシス特性を一般的に持っている。つまり印加電圧Ｖをかけて特性点２８０４とした後、端子２７４１、２７４２を開放して電位差を０とすると特性点２８０５に遷移する。また、印加電圧（−Ｖ）をかけて特性点２８０１とした後、端子２７４１、２７４２を開放して電位差を０とすると特性点２８０２に遷移する。つまり印加電圧の加え方により、端子２７４１、２７４２を開放して電位差０とした後も残留分極電荷の互いに異なる２つの内部状態を持たせることができる。
【０００７】
ここで内部分極の状況をより解りやすく様子を示したのが図２９である。図２８の特性点２８０１〜２８０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図２９の（Ａ）〜（Ｆ）に示すようになる。ただし、図２８における印加電圧Ｖは、図２９において上部のコンデンサの電極を基準として正負を定めている。図２８および図２９から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図２９の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【０００８】
さて、図３０は強誘電体薄膜をゲート部に有する電界効果型トランジスタＭＦＳＦＥＴの構造を示す断面図である。図３０において、３０００はＰＺＴ等からなる強誘電体薄膜であり、３００２、３００３は燐等の不純物原子をドープされたＮ型拡散層からなるドレイン電極またはソース電極であり、３００１は金属または半導体からなるゲート電極である。また、３００９はシリコン基板もしくはチャネルである。
【０００９】
さて、図３２は図３０で示した構造のＭＦＳＦＥＴに電圧をかけた場合の状態を示したものである。図３２において、ゲート電極３２０４に０電位、ソース電極、もしくはドレイン電極となるＮ型拡散層３２０２、３２０３に端子３２０５、３２０６を通してＶ電位を印加している。すると、強誘電体薄膜３２００には電圧が加わり、電界が発生するので、ゲート電極に近い方の強誘電体薄膜には正の極性の分極、チャネル３２０９に近い方の強誘電体薄膜には負の極性の分極電荷が生じる。
【００１０】
また、図３３は図３０で示した構造のＭＦＳＦＥＴに図３２とは逆の電圧をかけた場合の状態を示したものである。つまり、図３３において、ゲート電極３２０４にＶ電位、ソース電極、もしくはドレイン電極となるＮ型拡散層３２０２、３２０３に端子３２０５、３２０６を通して０電位を印加している。すると、強誘電体薄膜３２００には図３２とは逆の電圧が加わり、逆向きの電界が発生するので、ゲート電極に近い方の強誘電体薄膜には負の極性の分極、チャネル３３０９に近い方の強誘電体薄膜には正の極性の分極電荷が生じる。
【００１１】
図３２の場合にはチャネル３２０９に近い部分の強誘電体薄膜には負の極性の分極が生じていて、チャネル３２０９には正の電荷を誘起するように作用するので、チャネルが形成しにくくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が高くなる。
【００１２】
一方、図３３の場合にはチャネル３３０９に近い部分の強誘電体薄膜には正の極性の分極が生じていて、チャネル３３０９には負の電荷を誘起するように作用するので、チャネルが形成しやすくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が低くなる。これらの内部分極電荷は強誘電体薄膜にかかる電圧を０にして開放しても残留分極として残り、記憶されている。したがって、新たにゲート電極とドレイン電極もしくはソース電極に加わる電圧が抗電圧以下ならば残留分極は前の状態を反映し、前の状態によって、スレッショルド電圧が異なり、ＭＦＳＦＥＴに流れる電流に差異が生ずる。したがって、メモリ素子として用いることができる。
【００１３】
さて、図３９は図２８と同じ特性を持つ強誘電体コンデンサの特性を再記したものであるが、図３９において強誘電体コンデンサに（１／３）Ｖの電圧を印加した場合は特性点が遷移するものの抗電圧以下であるので、残留分極の正負は変わらず、再び印加電圧を０にすれば残留分極電荷の増減はあるもののデータとしては同じ極性のデータを保存している。また、−（１／３）Ｖをかけて再び印加電圧を０にした場合も同じ極性のデータを保存している。
【００１４】
以上の特性を利用して、図４０に示す如く電源電圧Ｖを３分割して、０、（１／３）Ｖ、（２／３）Ｖ、Ｖの各電位を作り出し、ワード線とビット線に適切に加え制御する。
【００１５】
このとき図４１や図４２のように選択ワード線、選択ビット線、非選択ワード線、非選択ビット線に各電位を与えれば選択したアドレスのみ強誘電体が書き込まれ、非選択アドレスは前の状態が保たれる。これは選択アドレスには抗電圧以上の電圧が加わり、非選択アドレスには抗電圧以下の電圧しか加わらない為である。
【００１６】
以上は書き込みの制御方法であるが、このとき発生させた、０、（１／３）Ｖの各電位を読み出しの際にも利用する方法がある。ＭＦＳＦＥＴを図４３や図４４のように配置し、例えば図４３の際の構成においては図２に示すように選択したＭＦＳＦＥＴのゲートに接続される選択ワード線には（１／３）Ｖの電位をかけ、ソース電極につながるビット線ＳＢＬＳには０電位をかけ、ドレイン電極につながるビット線ＳＢＬＤには（１／３）Ｖの電位をかける。また、非選択ワード線には０電位、非選択ビット線には０電位を与える。このとき、選択アドレスのＭＦＳＦＥＴのみがトランジスタとしてはオン（ＯＮ）状態となり、流れる電流の大小によって、ＭＦＳＦＥＴのスレッショルド電圧、つまり、ゲート部の強誘電体薄膜に記憶された残留分極のデータ１，０を判定するものである。
【００１７】
なお、図４０、図４１、図４２で示すような書き込みの制御方式は強誘電体コンデンサをメモリ素子として用いる際には特許文献１に示されている。
また、前述したゲート部に強誘電体薄膜を用いた電界効果型のトランジスタをメモリ素子として用いることを示したものとしては特許文献２がある。
また、図４３のようにメモリセル群を配置したものとしては特許文献３がある。
また、図４４のようにメモリセル群を配置したものとしては特許文献４がある。
【００１８】
【特許文献１】特開２００４−２２７６８６号公報
【特許文献２】特開平１１−２５１５８６号公報
【特許文献３】特開平８−３１６４４０号公報
【特許文献４】特開２００４−１５３２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記に示した特許文献１では強誘電体コンデンサのメモリ素子を対象としている為、ゲート部に強誘電体薄膜を有した電界効果型トランジスタＭＦＳＦＥＴには読み出しの際には同じ方法が適用できない。
【００２０】
また、特許文献２では単体のＭＦＳＦＥＴについての記述はあるが、メモリ素子を行列状に配置した場合の制御方式についてはふれていない。
【００２１】
また、特許文献２、３ではＭＦＳＦＥＴを行列状に配置する方法については例示されているが、より実際的な制御方式やその際に強誘電体メモリの宿命として生ずるディスターブ対策については示されていない。
【００２２】
例えば、前述した図２のような読み出し方法で繰り返し、読み出した場合を図４８に示す。図４８は図２に示す読み出し方法を図４８において、区間Ｔ１、区間Ｔ３、区間Ｔ５で示す各電圧波形を各ワード線と各ビット線に繰り返し印加して、読み出し動作を行う方法と、この一連の動作を行った場合の各箇所の強誘電体薄膜における残留分極の影響を示したものである。
【００２３】
なお、図４８において、ＳＷＬは選択ワード線、ＵＷＬは非選択ワード線、ＳＢＬＳは選択アドレスのＦＭＳＦＥＴにおけるソース側のビット線、ＳＢＬＤは選択アドレスのＦＭＳＦＥＴにおけるドレイン側のビット線、ＵＢＬは非選択ビット線であり、各線にかける電位をタイミングチャートとして示している。
【００２４】
さて、選択アドレスのＮ型のＦＭＳＦＥＴにおけるゲート電極にはＴ１、Ｔ３、Ｔ５の区間で（１／３）Ｖの電位が加わり、ドレイン電極にはＴ１、Ｔ３、Ｔ５の区間で（１／３）Ｖの電位が加わり、また、ソース電極にはＴ１、Ｔ３、Ｔ５の区間で０電位が加わっているので、Ｔ１、Ｔ３、Ｔ５の区間でＭＦＳＦＥＴはオン（ＯＮ）し、流れる電流の大小から、スレッショルド電圧の差異、したがって、ＦＭＳＦＥＴの強誘電体薄膜の残留分極によるデータ１，０が読み出される。また、他の区間、および非選択アドレスのＦＭＳＦＥＴはゲート電位が０か、もしくはソース、ドレイン間の電圧が０であって、電流が流れない。また、以上一連の動作において、選択アドレスのＦＭＳＦＥＴも選択アドレスのＦＭＳＦＥＴにも抗電圧以上の電圧はすべての区間、すべてのＦＭＳＦＥＴに加わっていない。したがって、読み出し動作を行いつつ、すべてのＭＦＳＦＥＴには抗電圧以下の電圧しか加わっていないので、非破壊読み出し（ＮＤＲＯ）となっている。ただし、データの非破壊読み出しではあるものの、データの残留分極には影響がでる。この様子を示したのが、図４８の下半分の各部のヒステリシス特性図である。
【００２５】
図４８において、ＳＣＳは選択アドレスのＦＭＳＦＥＴにおけるソース側の強誘電体薄膜、ＳＣＤは選択アドレスのＦＭＳＦＥＴにおけるドレイン側の強誘電体薄膜、ＵＣＷは選択ワード線上の非選択ビット線におけるＦＭＳＦＥＴの強誘電体薄膜、ＵＣＢＳは選択ビット線上の非選択ワード線におけるＦＭＳＦＥＴのソース側の強誘電体薄膜、ＵＣＢＤは選択ビット線上の非選択ワード線におけるＦＭＳＦＥＴのドレイン側の強誘電体薄膜、ＵＣＮは非選択ワード線上、かつ非選択ビット線上のＦＭＳＦＥＴにおける強誘電体薄膜のヒステリシス特性図である。なお、（０）、（１）は残留分極の当初のデータ状態を示している。また、以上のＳＷＬ、ＵＷＬ、ＳＢＬＳ、ＳＢＬＤ、ＵＢＬ、ＳＣＳ、ＳＣＤ、ＵＣＷ、ＵＣＢＳ、ＵＣＢＤ、ＵＣＮの各記号の関係は図３に示した通りである。
【００２６】
図４８において、例えばＳＣＳ（１）は区間Ｔ０において選択アドレスのＦＭＳＦＥＴにおけるソース側の強誘電体薄膜にデータ１に相当する残留分極がある状態で、区間Ｔ１において選択アドレスのＭＦＳＦＥＴを図４８のような各印加電圧波形で読み出すと、（１／３）Ｖの電圧が選択アドレスのＦＭＳＦＥＴにおけるソース側の強誘電体薄膜に加わり、特性点が遷移する。その結果、すべての各ワード線と各ビット線の電位が０電位となり、かつ、すべての箇所の強誘電体薄膜に加わる電圧が０電圧となる区間Ｔ２において、ＳＣＳ（１）の特性点を白丸で表現している状態になる。これは区間Ｔ０にあった黒丸の状態より、同じ１データでありながら残留分極の減少したことを意味している。更にこの読み出し動作を区間Ｔ３で行うと、区間Ｔ４においては白い四角で表現している状態になる。これは区間Ｔ２において白丸の状態より、同じ１データでありながら更に残留分極が減少したことを意味している。更にこの読み出し動作を区間Ｔ５で行うと、区間Ｔ６においては白い三角で表現している状態になる。これは区間Ｔ４において白丸の状態より、同じ１データでありながら更に残留分極が減少したことを意味している。このように読み出し動作を繰り返し行うと残留分極が減少していくことを示している。このような残留分極が同様に減少しつづける箇所は図４８では選択ワード線上の非選択ビット線におけるＦＭＳＦＥＴの強誘電体薄膜ＵＣＷにデータ１に相当する分極がある場合、また選択ビット線上の非選択ワード線におけるＦＭＳＦＥＴのドレイン側の強誘電体薄膜ＵＣＢＤにデータ０に相当する分極がある場合が該当する。このようにすべてではないが、特別な箇所とデータの状態によって、残留分極が限りなく減少してしまう。
【００２７】
以上、本来は不要な電圧が加わることにより、残留分極のデータ等が悪影響を受けることをディスターブと一般に呼ばれている。
【００２８】
この様子を図４７で別の角度から述べる。図４７において、特性点４７０２において（１／３）Ｖの電圧が強誘電体コンデンサからなるメモリセルに加わると特性点４７１２に移る。そこで、印加電圧を０にするとヒステリシス特性の為に元の特性点４７０２に戻らず、少し残留分極が減少した特性点４７１３になる。この後、さらに（１／３）Ｖの電圧が強誘電体コンデンサからなるメモリセルに加わると特性点４７１２のやや上部の特性点に移り、そこで印加電圧を０とすると特性点４７１３より更に上部の特性点に移行する。これを繰り返すと特性点４７０２に当初あった残留分極は次第に減少していく。
【００２９】
また、特性点４７０５では−（１／３）Ｖの印加を繰り返すとほぼ同様の残留分極の減少を引き起こす。つまり特性点４７０５に−（１／３）Ｖの電圧が印加されると特性点４７１５に移り、その後、印加電圧を０にすると元の特性点４７０５ではなく、特性点４７１６に移行する。このとき残留分極は元の特性点４７０５より減少している。この減少分を補償せずに、同様のことを繰り返せば特性点４７０５に当初あった残留分極は次第に減少していく。
【００３０】
以上より、ＦＭＳＦＥＴにおいても単純に読み出し動作を行えば、ディスターブによる残留分極の減少による特性の劣化や信頼性の低下という課題があった。
【００３１】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、ＭＦＳＦＥＴの読み出し時におけるディターブ現象を補償することにより、ＭＦＳＦＥＴが本来持つ、非破壊読み出し、高速、高集積、高信頼性の特徴を活かした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、複数のワード線および複数のビット線の交点に配置される複数のゲート部に強誘電体薄膜を有する電界効果型トランジスタに対して、選択した前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタのデータの読み出しを実施する動作工程と、前記動作工程とは別のタイミングで、前記データの読み出し時の各ワード線と各ビット線の電位関係が逆の関係の電位を各ワード線と各ビット線に印加するディスターブ防止工程と、を備えている。
【００３３】
第２の発明は、第１の発明において、前記ディスターブ防止工程が前記データの読み出し動作工程後のタイミングで実施されるものである。
【００３４】
第３の発明は、第１の発明において、前記ディスターブ防止工程が前記データの読み出し動作工程に先立つタイミングで実施されるものである。
【００３５】
第４の発明は、第１の発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタのデータ読み出し動作工程において、該選択した前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電位とドレイン電位が同電位であるものである。
【００３６】
第５の発明は、互いに平行に配置された複数のワード線と、前記複数のワード線と交差した、互いに平行に配置された複数のビット線と、前記複数のワード線および前記複数のビット線との交点に配置された複数のゲート部に強誘電体を有する電界効果型トランジスタと、前記複数のワード線を制御駆動するワード線選択制御回路と、前記複数のビット線を制御駆動するビット線選択制御回路と、前記ワード線選択制御回路と前記ビット線選択制御回路に複数のレベルの電位を供給する電源回路と、前記ゲート部に強誘電体を有する電界効果型トランジスタの状態を検知する読み出し回路と、を備え、
前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数のゲート部に強誘電体を有する電界効果型トランジスタの少なくとも一つの選択セルに対してデータを読み出す動作工程の一環として、読み出し動作工程とともに、該読み出し動作工程とは別のタイミングで、前記データの読み出し時の各ワード線と各ビット線の電位関係が逆の関係の電位を各ワード線と各ビット線に印加するディスターブ防止工程を実施するものである。
【００３７】
このような構成からなる本発明によれば、１個のＦＭＳＦＥＴからなるメモリ素子を行列状に配置した高集積のメモリセルアレイでありながら、データを読み出す動作工程に加わる各ワード線と各ビット線の電位と逆の電位関係を別のタイミングで各ワード線と各ビット線に印加するディスターブ防止工程をとるので、ディスターブの影響を確実に相殺できるという効果がある。
【００３８】
したがって、非破壊読み出し、つまり高速で、長寿命の高い信頼性を持ち、かつ高集積の不揮発性メモリを提供できるという効果がある。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について、図面を参照して説明する。本発明の強誘電体メモリ装置におけるデータ読み出し方法の第１の実施形態について述べる。
（第１実施形態の印加電圧波形）
図１は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第１実施形態を示す印加電圧波形図である。
【００４０】
図１は図２のようにＭＦＳＦＥＴを配置されたメモリセルアレイにおいて、図２の２０１に示すＭＦＳＦＥＴのゲート部の強誘電体薄膜に記憶されたデータを読み出す場合の印加電圧波形を示すものである。
【００４１】
また、図１に示した記号ＳＷＬ、ＵＷＬ、ＳＢＬＳ、ＳＢＬＤ、ＵＢＬは図２あるいは図３に示したそれぞれ選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤ、非選択ビット線ＵＢＬを意味している。
【００４２】
また、読み出す際には図２に示すようにＮ型ＭＦＳＦＥＴ３０１のゲート電極には選択ワード線ＳＷＬから（１／３）Ｖ電位、ソース電極には第１選択ビット線ＳＢＬＳから０電位、ドレイン電極には選択第２ビット線ＳＢＬＤから（１／３）Ｖ電位を供給することによって、Ｎ型ＭＦＳＦＥＴ３０１は飽和領域で動作し、ソース・ドレイン間に電流が流れる。このとき、Ｎ型ＭＦＳＦＥＴ３０１のゲート部にある強誘電体薄膜の残留分極の極性と大きさによってＮ型ＭＦＳＦＥＴ３０１のスレッショルド電圧が変化するので、流れる電流の大きさによって、残留分極の状態、つまり０データか１データかを判別することができる。ここで、どちらの状態をデータ０とし、あるいはデータ１とするかは定義上の問題であって、本質的には意味がなく、逆に定義してもさしつかえない。
【００４３】
なお、この読み出しの際、非選択ワード線と非選択ビット線は０電位としている。また、選択ワード線ＳＷＬと第２選択ビット線ＳＢＬＤに供給した（１／３）Ｖの電位を供給しているが、これはここで用いている強誘電体メモリ装置が図３９、図４０、図４１、図４２で示した電源を３分割４電位にした制御方式を仮定しているからである。このとき、書き込みの際に行列状に配置されたＭＦＳＦＥＴのメモリセルアレイで選択したＭＦＳＦＥＴに書き込む際に０、（１／３）Ｖ、（２／３）Ｖ、Ｖの電位を用いているので、その回路を一部共有できて都合が良く、そのときに作り出す電位をそのまま利用したものである。したがって、ＭＦＳＦＥＴのスレッショルド電圧より高い電圧であり、かつＭＦＳＦＥＴのゲート部にある強誘電体薄膜の抗電圧以下であればよく、あれば必ずしも（１／３）Ｖである必然性はない。
【００４４】
なお、図２で構成されたＭＦＳＦＥＴのゲート部にある強誘電体薄膜の材質としてはＰＺＴもしくはＰＺＴＮあるいはＳＢＴ等の無機強誘電体材料を想定している。ここでＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、また、ＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。
【００４５】
以上の読み出し時の各電位は図１におけるＴ１の区間の供給電位である。さて、Ｔ１の区間において、図２に示した各電位を与えると、選択したＭＦＳＦＥＴ３０１のみならず、選択ワード線ＳＷＬ、第２選択ビット線ＳＢＬＤに関連した非選択のＭＦＳＦＥＴにも一部（１／３）Ｖの影響が生じることがある。また、選択したＭＦＳＦＥＴ２０１のゲート部の強誘電体薄膜にもトランジスタをオンされる為に加えたワード線ＳＷＬの（１／３）Ｖの電位はソース電極の０電位との間に電位差があるので、選択したＭＦＳＦＥＴ３０１でさえ、ディスターブの影響を受ける。したがって、残留分極の減少を防ぐ為には、このディスターブに対する方策をとる必要がある。この方法としてディスターブを相殺する補正パルスを加えたのが図１のＴ３区間である。Ｔ３区間ではＴ１区間において、０電位であった非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬには（１／３）Ｖ電位を加える。また、Ｔ１区間で（１／３）Ｖ電位であった選択ワード線ＳＷＬ、選択第２ビット線ＳＢＬＤにはＴ３区間では０電位とする。すると各ワード線と各ビット線による電位変化を受ける強誘電体薄膜はＴ１区間とＴ３区間で逆の関係となり、影響が相殺される。
【００４６】
さて、図３に示すように、選択ビット線ＳＷＬ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤ、非選択ビット線ＵＢＬを定義し、かつ、選択ワード線と選択第１ビット線間の強誘電体薄膜をＳＣＳ、選択ワード線と選択第２ビット線間の強誘電体薄膜をＳＣＤ、選択ワード線と非選択ビット線間の強誘電体薄膜をＵＣＷ、非選択ワード線と選択第１ビット線間の強誘電体薄膜をＵＣＢＳ、非選択ワード線と選択第２ビット線間の強誘電体薄膜をＵＣＢＤ、非選択ワード線と非選択ビット線間の強誘電体薄膜をＵＣＮと定義する。
【００４７】
このとき、図１のようにＴ１区間で読み出しの印加電圧を各ワードと各ビット線に加え、Ｔ３区間で相殺するディスターブ防止用の補正パルスを加えたとき場合における各部の強誘電体薄膜の特性点遷移状況を示したのが図４である。
【００４８】
図４ではＴ０区間が初期の状態である。Ｔ１区間で読み出す為に各ワードと各ビット線に読み出し用の印加電圧を与えており、それによって特性点がヒステリシス特性曲線上を移動している。Ｔ２区間ではすべての電位が０電位であり、すべての強誘電体薄膜には電圧が加わっていない。しかし、Ｔ１区間で特性点が移動した結果、Ｔ２区間では本来の、つまりＴ０区間にあった残留分極電荷が変化している。ヒステリシス特性上の特性点を白丸で示したものは残留分極が減少しているものであり、黒丸を更に円で囲んだ印で示したものは残留分極が補強されたものである。Ｔ３区間において、Ｔ１区間で受けた影響を相殺するディスターブ防止用の補正パルスが加えられている。これにより、Ｔ３区間では特性点がヒステリシス特性曲線上を移動しているが、それぞれの移動方向はすべて、Ｔ１区間とはそれぞれ、逆の方向に移動している。その結果、Ｔ１区間とＴ３区間の影響は互いに相殺し、Ｔ４区間においてはＴ０区間の残留分極電荷とほぼ同等の残留分極電荷となっている。
【００４９】
次にディスターブの相殺方法について別の観点から再述する。
（ディスターブの相殺方法）
図５は強誘電体キャパシタの残留分極−印加電圧特性であり、この図を用いてディスターブを相殺する基本的な考え方について述べる。
【００５０】
図５において、データ０に相当する特性点５０５において、−（１／３）Ｖの電圧が加わると、特性点５１５に移動し、かつ、その後、印加電圧が解除されて強誘電体キャパシタの両端の電位が０になった場合に元の特性点５０５ではなく、若干、残留分極の少ない特性点５１６に遷移する。このとき、特性点５０５と５１６では残留分極に△Ｐｒの差異が生ずる。これが繰り返されると残留分極は減少しつづけてしまうので、次のような対策をとる。それは特性点５１６に遷移するようなディスターブの影響を受ける場合には（１／３）Ｖの逆の電位をかけ、特性点５１４あるいはその近傍に遷移させる方法であり、それにより、残留分極の影響△Ｐｒを相殺させる方法である。
【００５１】
また、データ１に相当する特性点５０２において、（１／３）Ｖの電圧が加わると、同様のことが起こりうるので、そのようなディスターブの影響を受ける場合には−（１／３）Ｖの逆の電位をかけ、特性点５１１あるいはその近傍に遷移させることにより、残留分極の影響△Ｐｒを相殺させる方法が有効である。
【００５２】
つまり、±△Ｖのディスターブにより、±△Ｐｒの影響を受ける場合には、逆の電圧を加えることにより、残留分極の影響を相殺する。つまり、ディスターブとして加わる電圧を総合的に積算するようにして、
Σ△Ｖ＝０
とすることにより、残留分極の変化を積算すれば、
Σ△Ｐｒ＝０
を達成するようにする。なお、Σ△Ｖ＝０において、印加電圧の順番には拘らない。つまり、書き込みシーケンス（手順）のなかで前述の条件式が満たされていれば、過渡的に残留分極が減少したとしても、回復、補償する工程が前後どこかに入れば、繰り返し悪化していくことは避けられる。
【００５３】
以上を実際の印加電圧の波形とした例は様々に存在するが、その第１実施形態が図１の各ワード線と各ビット線の組み合わせである。
【００５４】
（第２実施形態の印加電圧波形）
図６は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第２の実施形態を示す印加電圧波形図である。
【００５５】
図６に示す第２実施形態と図１に示す第１実施形態の相違は補正パルスを印加するＴ３区間のパルス幅が、読み出し区間のＴ１のパルス幅と異なっている点にある。図１に示す第１実施形態の印加電圧波形は分かり易さと、同一のクロック幅で制御する為に、Ｔ１区間とＴ３区間を同じパルス幅の例を示したが、電圧を印加することによるディスターブの影響は基本的にはパルス幅には依存しない。また、補正パルス区間Ｔ３でも選択されたＭＦＳＦＥＴはオン（ＯＮ）するが、電流の大小、つまり残量分極の判定はしないので、長い検出時間は必要とせず、図６のようにＴ３区間を短くしてもよい。その結果、図６の第２実施形態では、図１の第１実施形態に比較して、Ｔ３の区間が短く、その分、アクセス時のサイクルタイムを短くすることができる。なお、Ｔ３区間のみならず、Ｔ１とＴ３の間のＴ２区間を短くすることも可能である。
【００５６】
（第３実施形態の電圧印加波形）
図７は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第３の実施形態を示す印加電圧波形図である。
【００５７】
図７に示す第２実施形態において、読み出し区間Ｔ１は図１の第１実施形態と同じく、選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに（１／３）Ｖの電位を供給し、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬには０電位を供給して、選択したＭＦＳＦＥＴのデータを読み出すことは図１に示す第１実施例と同じである。異なるのは補正パルスを加えるＴ３区間において、選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに−（１／３）Ｖの電位を供給し、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬには０電位をそのまま供給することである。つまり、Ｔ１区間で選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに（１／３）Ｖの電位を与えたことによるディスターブの影響を、Ｔ３区間において、選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤにＴ１区間とは逆の極性の−（１／３）Ｖの電位を供給することによって取り除く手法である。したがって、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬはＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４のすべての区間で０電位であり続ける。このとき、選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤの本数よりも、非選択ワード線ＵＷＬと非選択ビット線ＵＢＬの本数が圧倒的に多いので、前述のＴ０からＴ４の全区間で非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬが０電位の同一電位であることは余計な充放電電力を消費せず、第１実施形態に比較して低消費電力の手法であることが解る。
【００５８】
（第４実施形態の印加電圧波形）
図８は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第４の実施形態を示す印加電圧波形図である。
【００５９】
図８に示す第４実施形態において、読み出し区間Ｔ１には図７の第３実施形態と同じく、選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに動作する印加の電位を供給し、Ｔ３区間で選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに逆の電位を加えて、ディスターブの影響を相殺する。そして、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬはＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４のすべての区間で０電位を保ち続ける。第４実施形態が第３実施形態と異なるのはＴ１区間の電位が図７では（１／３）Ｖ電位であるのに対し、図８ではＶＧ＝（Ｖｔｈ＋α）である。つまり、ＭＦＳＦＥＴのスレッショルド電圧Ｖｔｈより若干高い（α）電圧ＶＧをかけていることである。また、Ｔ３区間で図７では−（１／３）Ｖ電位であるのに対し、図８では−ＶＧ＝−（Ｖｔｈ＋α）をかけている点にある。
【００６０】
図７のＴ１区間で（１／３）Ｖ電位を用いているのは書き込み用に作りだした電源回路電圧をそのまま利用し、兼用しているだけで、ＭＦＳＦＥＴの特性により、他の適切な電位があれば、より良く、安定した特性を期待できる場合にはスレッショルド電圧より高いＶＧ電位を用いる。これが図８の第４実施例の印加電圧波形である。
【００６１】
（第５実施形態の印加電圧波形）
図９は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第５の実施形態を示す印加電圧波形図である。
【００６２】
図９の第５実施形態の印加電圧波形は、図１の第１実施形態の印加電圧波形において、Ｔ１区間の読み出しパルスとＴ３区間の補正パルスをタイミングにおいて入れ替えたものである。つまり、図９の第５実施形態ではＴ１区間では事前に補正パルスに相当する電圧波形を各ワード線と各ビット線にかけ、逆のディスターブを与えておく。また、この間はＭＦＳＦＥＴの電流検出は行わない。そして、Ｔ３区間で読み出しの波形を各ワード線と各ビット線にかけＭＦＳＦＥＴの電流検出、つまり、ＭＦＳＦＥＴのゲート部における残留分極のデータを検出する。したがって、Ｔ３区間で検出できるとともに、Ｔ１区間とＴ３区間にかけた各部の印加電圧によって各ディスターブはすべて相殺されている。
【００６３】
（第６実施形態の印加電圧波形）
図１０は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第６の実施形態を示す印加電圧波形図である。
【００６４】
図１の第１実施形態ではＮ型のＭＦＳＦＥＴを用いた場合の印加電圧波形を示したが、図１０の第６実施形態ではＰ型のＭＦＳＦＥＴを用いた場合の印加電圧波形を示している。Ｔ１の読み出し区間ではＰ型ＭＦＳＦＥＴであればソース電極は正電位であるＶ電位を用い、動作時のゲート電位である選択ワード線ＳＷＬはＶ電位に対して相対的に負である（２／３）Ｖ電位を用いる。また、選択第２ビット線ＳＢＬＤには（２／３）Ｖ電位を用いる。そして、非選択ワード線ＵＷＬ、非選択ビット線ＵＢＬはＶ電位とする。また、補正パルス区間Ｔ３では読み出し区間Ｔ１とは逆の関係の選択ワード線ＳＷＬ、選択第２ビット線ＳＢＬＤにはＶ電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬには（２／３）Ｖ電位を供給する。また、Ｔ０、Ｔ２、Ｔ４区間はすべてＶ電位とする。以上により、Ｐ型ＭＦＳＦＥＴをメモリ素子として用いた場合に適した制御信号波形となる。
【００６５】
（４分割５電位制御方式）
以上において、図３９、図４０に示した電源を３分割して、４電位でメモリセルアレイを制御する方式で説明したが、他の方式でも可能である。次に他の方式の例をあげる。
【００６６】
図１１と図１２で電源を４分割して、５電位で制御する方式について述べる。図１２は電源Ｖを４分割して、５電位を作り出していることを示している。つまり、０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの５電位を用いる。ただし、図１１や図１２に示すように強誘電体薄膜には最大（３／４）Ｖの電位しかかからないように用いる。
【００６７】
例えば図１３は選択アドレスのＭＦＳＦＥＴの強誘電体薄膜に０データを書き込む場合の印加電圧の組み合わせを示している。図において、選択ワード線ＳＷＬにはＶ電位、選択ビット線ＳＢＬには（１／４）Ｖ電位、非選択ワード線ＵＷＬには（２／４）Ｖ電位、非選択ビット線ＵＢＬには（３／４）Ｖ電位を印加する。すると選択アドレスの強誘電体薄膜には（３／４）Ｖの電位がかかり、他の非選択アドレスの強誘電体薄膜には−（１／４）Ｖ電位か、（１／４）Ｖ電位の電位が加わる。ここで、選択アドレスに加わる（３／４）Ｖは図１１のように抗電圧以上であって、強誘電体薄膜は書き込まれ、また、非選択アドレスに加わる−（１／４）Ｖ電位、もしくは（１／４）Ｖ電位は同じく図１１から解るように抗電圧以下となるように特性を選択すれば、メモリセルアレイを制御できる。
【００６８】
また、図１４は選択アドレスのＭＦＳＦＥＴの強誘電体薄膜に１データを書き込む場合の印加電圧の組み合わせを示している。図において、選択ワード線ＳＷＬには０電位、選択ビット線ＳＢＬには（３／４）Ｖ電位、非選択ワード線ＵＷＬには（２／４）Ｖ電位、非選択ビット線ＵＢＬには（１／４）Ｖ電位を印加する。すると選択アドレスの強誘電体薄膜には−（３／４）Ｖの電位がかかり、他の非選択アドレスの強誘電体薄膜には（１／４）Ｖ電位か、−（１／４）Ｖ電位の電位が加わる。ここで、選択アドレスに加わる−（３／４）Ｖは図１１のように抗電圧以上であって、強誘電体薄膜は書き込まれ、また、非選択アドレスに加わる（１／４）Ｖ電位、もしくは−（１／４）Ｖ電位は同じく図１１から解るように抗電圧以下となるように特性を選択すれば、メモリセルアレイを制御できる。
【００６９】
また、図１５は前述した、４分割５電位制御方式で用いる０電位と、（１／４）Ｖ電位を利用して、Ｎ型ＭＦＳＦＥＴのゲート部に書き込まれた残留分極をＭＦＳＦＥＴに流れる電流の大小によって判別する制御方式の例である。
【００７０】
（第７実施形態の印加電圧波形）
図１６は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第７の実施形態を示す印加電圧波形図である。
【００７１】
図１５の回路において、図１６に示すようにＴ１区間で選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに（１／４）Ｖ電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに０電位をかけて、選択されたＭＦＳＦＥＴの電流を流す。また、補正パルスとなるＴ３区間で選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに０電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに（１／４）Ｖ電位をかけると、各ＭＦＳＦＥＴの強誘電体薄膜のディスターブはすべて相殺される。
【００７２】
図１６の第７の実施形態は図１の第１の実施形態との相違点は選択ワード線ＳＷＬ、第２選択ビット線ＳＢＬＤにかける電位が図１では（１／３）Ｖの電位であるのに対し、図１６では（１／４）Ｖを用いていることである。４分割５電位制御方式では図１６に示す第７の実施形態を用いる方法が回路上、効率的である。
【００７３】
（第８実施形態の電圧印加波形）
図１７は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第８の実施形態を示す印加電圧波形図である。
【００７４】
図１７では４分割５電位制御方式において、読み出し区間Ｔ１において、選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに（３／４）Ｖ電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに（２／４）Ｖ電位をかけて、選択されたＭＦＳＦＥＴの電流を流す。また、補正パルスとなるＴ３区間で選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに（１／４）Ｖ電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに（２／４）Ｖ電位をかけている。また、Ｔ０、Ｔ２、Ｔ４区間ではすべての各ワード線と各ビット線は（２／４）Ｖ電位としている。図１７においては非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬは常に（２／４）Ｖの一定の電位であり、これに対して、選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤがＴ１区間とＴ３区間で、上下、逆の電位の振れ方をするので、ディスターブは相殺される。また、圧倒的の本数の多い、非選択ワード線ＵＷＬと非選択ビット線ＵＢＬが（２／４）Ｖ電位で変化しないので、低消費電力となる。また、選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤはＴ１区間とＴ３区間で、それぞれ（３／４）Ｖ、（１／４）Ｖ電位をとるが、これらは書き込み方式で４分割５電位制御方式のときに電源回路で形成される電位であるので、読み出しの為に新たに作り出す必要がなく、回路上、効率的である。
【００７５】
（２分割３電位制御方式）
図１８と図１９で電源を２分割して、３電位で制御する方式について述べる。図１９は電源Ｖを２分割して、３電位を作り出していることを示している。つまり、０、（１／２）Ｖ、Ｖの３電位を用いる。
【００７６】
例えば図２０は選択アドレスのＭＦＳＦＥＴの強誘電体薄膜に０データを書き込む場合であっては選択ワード線ＳＷＬにはＶ電位、選択ビット線ＳＢＬには０電位、非選択ワード線ＵＷＬには（１／２）Ｖ電位、非選択ビット線ＵＢＬには（１／２）Ｖ電位を印加する。すると選択アドレスの強誘電体薄膜にはＶの電位がかかり、他の非選択アドレスの強誘電体薄膜には０電位か、−（１／２）Ｖ電位か、（１／２）Ｖ電位の電位が加わる。ここで、選択アドレスに加わるＶは図１８のように抗電圧以上であって、強誘電体薄膜は書き込まれる。また、非選択アドレスに加わる０電位、あるいは、−（１／２）Ｖ電位、もしくは（１／２）Ｖ電位は同じく図１８から解るように抗電圧以下となるように特性を選択すれば、強誘電体薄膜の分極の方向は変化しない。したがって、メモリセルアレイとして制御できる。
【００７７】
また、図２１は選択アドレスのＭＦＳＦＥＴの強誘電体薄膜に１データを書き込む場合には選択ワード線ＳＷＬには０電位、選択ビット線ＳＢＬにはＶ電位、非選択ワード線ＵＷＬには（１／２）Ｖ電位、非選択ビット線ＵＢＬには（１／２）Ｖ電位を印加する。すると選択アドレスの強誘電体薄膜には−Ｖの電位がかかり、他の非選択アドレスの強誘電体薄膜には０電位か、（１／２）Ｖ電位か、−（１／２）Ｖ電位の電位が加わる。ここで、選択アドレスに加わる−Ｖは図１８のように抗電圧以上であって、強誘電体薄膜は書き込まれる。また、非選択アドレスに加わる０電位あるいは、（１／２）Ｖ電位、もしくは−（１／２）Ｖ電位は同じく図１８から解るように抗電圧以下となるように特性を選択すれば、強誘電体薄膜の分極の方向は変化しない。したがって、メモリセルアレイとして制御できる。
【００７８】
また、図２２は前述した、２分割３電位制御方式で用いる０電位と、ＭＦＳＦＥＴのスレッショルド電圧より高く、抗電圧より低いＶＧ電位を利用して、Ｎ型ＭＦＳＦＥＴのゲート部に書き込まれた残留分極をＭＦＳＦＥＴに流れる電流の大小によって判別する制御方式の例である。
（第９実施形態の印加電圧波形）
図２３は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第９の実施形態を示す印加電圧波形図である。
【００７９】
図２２の回路において、図２３に示すようにＴ１区間で選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに（１／２）Ｖ電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに０電位をかけて、選択されたＭＦＳＦＥＴの電流を流す。また、補正パルスとなるＴ３区間で選択ワード線ＳＷＬと選択第２ビット線ＳＢＬＤに０電位をかけ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬに（１／２）Ｖ電位をかけると、各ＭＦＳＦＥＴの強誘電体薄膜のディスターブはすべて相殺される。
【００８０】
図２３の第９の実施形態は図１の第１の実施形態との相違点は選択ワード線ＳＷＬ、第２選択ビット線ＳＢＬＤにかける電位が図１では（１／３）Ｖの電位であるのに対し、図２３では（１／２）Ｖの電位を用いていることである。２分割３電位制御方式では図２３に示す第９の実施形態を用いる方法が回路上、効率的である。
（第１０実施形態の印加電圧波形）
図２４は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として、行列状に配置した強誘電体メモリ装置において、ワード線とビット線を経由してデータ読み出し方法の第１０の実施形態を示す印加電圧波形図である。
【００８１】
図２４に示す第１０実施形態において、読み出し区間Ｔ１には図７の第３実施形態と同じく、選択ワード線ＳＷＬと、第２選択ビット線ＳＢＬＤに動作する印加の電位を供給し、Ｔ３区間で選択ワード線ＳＷＬと、選択第２ビット線ＳＢＬＤに逆の電位を加えて、ディスターブの影響を相殺する。そして、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、非選択ビット線ＵＢＬはＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４のすべての区間で０電位を保ち続ける。第１０実施形態が第３実施形態と異なるのはＴ１区間の電位が図７では（１／３）Ｖ電位であるのに対し、図２４ではＶＧ＝（Ｖｔｈ＋α）である。つまり、ＭＦＳＦＥＴのスレッショルド電圧Ｖｔｈより若干高い（α）電圧ＶＧをかけていることである。また、Ｔ３区間で図７では−（１／３）Ｖ電位であるのに対し、図８では−ＶＧ＝−（Ｖｔｈ＋α）をかけている点にある。
【００８２】
２分割３電位方式において、選択ＭＦＳＦＥＴを読み出す際にゲート電極にかかる電位が（１／２）Ｖ電位では特性上、高すぎる場合や、非選択ビット線ＵＷＬや非選択ビット線ＵＷＬを一定の電位として、低消費電力としたい場合には図２４の方式は優れている。
【００８３】
（メモリ周辺回路）
図２５は前述の制御を行う為のメモリ周辺の基本的な回路の構成を示している。図２５において、破線２５２０で示した領域はメモリセルアレイであり、メモリセル群となっている。２５２１、２５２２、２５２３、２５２４、２５２５はＭＦＳＦＥＴであり、かつ、メモリ素子としてメモリセルアレイ２５２０のメモリ単位を構成している。また、２５５１、２５５２はビット線選択制御回路であり、２５５３はワード線選択制御回路である。また、２５５４は書き込み回路であり、２５５６は読み出し回路である。また、２５５５には書き込み回路と読み出し回路が含まれている。２５４１をはじめとするワード線は前記ワード線選択制御回路から出力し、メモリ素子のＭＦＳＦＥＴのゲート電極に接続されている。２５３１をはじめとする第１ビット線と２５３２をはじめとする第２ビット線は前記ビット線選択制御回路２５５１、２５５２から出力され、メモリ素子のＭＦＳＦＥＴのソース電極もしくはドレイン電極に接続されている。
【００８４】
さて、選択アドレスのメモリセルにデータを書き込む際には０データ、もしくは１データに応じて、前述した選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の各電位を前記ワード線選択制御回路２５５３、ビット線選択制御回路２５５１、２５５２により選択して、各ワード線、各ビット線に電位を供給し、書き込み回路２５５４、２５５５の制御のもとに行う。
【００８５】
また、選択アドレスのメモリセルのデータを読み出す際には０もしくは１データに応じて、前述した選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の各電位を前記ワード線選択制御回路２５５３、ビット線選択制御回路２５５１、２５５２により選択して、各ワード線、各ビット線に電位を供給し、読み出し回路２５５６、２５５５の制御のもとに行う。以上がメモリセル群を制御するほぼ最低限の回路構成である。
【００８６】
なお、メモリセルには前述したようにゲート部に強誘電体薄膜を有した電界効果型トランジスタＭＦＳＦＥＴを用いるが、図２５のビット線選択制御回路２５５１、２５５２、ワード線選択制御回路２５５３等の周辺回路は絶縁ゲート電界効果型トランジスタであるＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを相補型に構成した回路で主として構成している。ここで、ＭＯＳＦＥＴとは、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
【００８７】
（強誘電体メモリ装置の全体の構成）
さて、次に図２５で説明したメモリセルおよび制御回路を使用した本発明の強誘電体メモリ装置の実施形態における全体構成の概略について、図２６を参照して説明する。なお、図２５に示す回路ブロック図は前述したようにメモリセルの周辺のみの制御回路のブロック図であるが、実際のメモリ装置全体では他の機能を含む回路要素が必要であり、その基本的な強誘電体メモリ装置全体の構成概要を示すのが図２６の回路ブロック図である。
【００８８】
図２６において、２６２０はメモリセル群、２６５１はビット線選択制御回路、２６５３はワード線選択制御回路、２６５４は書き込み制御回路、２６５６は読み出し制御回路、２６５７は入出力回路、２６５８は電源回路、２６５９は全体制御回路である。メモリセル群２６２０の中に図２５に示したメモリセル群２５２０のようにメモリセルがアレイ状に並んでいる。図２６のワード線選択制御回路２６５３とビット線選択制御回路２６５１によってワード線とビット線が選択されることにより、メモリセルも選択される。図２６の書き込み制御回路２６５４によって、入出力回路２６５７を経たデータはワード線選択制御回路２６５３とビット線選択制御回路２６５１に選択されたメモリセルへ全体制御回路２６５９の指令にしたがって書き込まれる。また、読み出し制御回路２６５６によって、ワード線選択制御回路２６５３とビット線選択制御回路２６５１に選択されたメモリセルのデータは全体制御回路２６５９の指令にしたがって読み出され、入出力回路２６５７に出力される。また、書き込みや読み出しの際に複数の異なる電位の信号が必要となるが、これらの電位は電源回路２６５８で作られている。なお、書き込みの際も読み出しの際も選択したメモリセルのワード線やビット線のみならず、非選択アドレスのメモリセルのワード線やビット線も、ワード線選択制御回路２６５３、ビット線制御回路２６５１、書き込み制御回路２６５４、読み出し制御回路２６５６等によって適切に制御される。以上が強誘電体メモリ装置の構成の概要である。
【００８９】
（その他の実施形態）
以上において、本発明を図３２、３３を用いて説明し、ＭＦＳＦＥＴのゲート部における強誘電体の分極は単一の場合について説明したが、図３４、図３５に示すようにＭＦＳＦＥＴのゲート部の強誘電体薄膜に２ビットの情報を記憶させる場合にも適用できる。つまり、図３４、図３５において、ソース電極もしくはドレイン電極となるＮ＋拡散３４０２は第１電極３４０５に接続されており、またドレイン電極もしくはソース電極となるＮ＋拡散３４０３は第２電極３４０６に接続されているので、ゲート電極３４０４との間に独立に電圧をかけることが可能であって、図３４のように第１電極３４０５側と、第２電極３４０６側に近い強誘電体薄膜３４００に同一の分極を書き込むことも、また、図３５に示すように異なる分極を書き込むことも可能である。
【００９０】
更に、図３６に示すようにＮ型ＭＦＳＦＥＴのＮ＋拡散３６０２をソース電極にＮ＋拡散３６０３をドレイン電極となるように、第１電極３６０５に０電位、ゲート電極３６０４と第２電極３６０６にスレッショルド電圧より高く、抗電圧より低い正の電圧Ｖ１をかければ図３６に示すＭＦＳＦＥＴは飽和領域で動作する。飽和領域の電界効果型トランジスタに流れる電流Ｉはゲート・ソース間の電圧をＶＧＳ、スレッショルド電圧をＶｔｈ、コンダクタンス定数βとすれば、
Ｉ＝（１／２）・β（ＶGS−Ｖth）2
で表現される。つまり、ドレイン側は空乏層領域が生じるのでドレイン側の状態はあまり流れる電流に影響を与えず、ソース側のゲート・ソース間の電位差でほぼ決定されるようになる。したがって、図３７に示すようにゲート部の強誘電体薄膜に内部残留分極を持つＭＦＳＦＥＴにおいてはソース側のスレッショルド電圧は流れる電流に大きな影響を与える、つまりＮ＋電極３６０２に近い強誘電体薄膜の残留分極３７０７はチャネル領域３６１１の誘起電荷に大きな影響を与えるが、ドレイン電極となるＮ＋拡散３６０３に近い強誘電体薄膜の残留分極３７０８は空乏層３６１３上に位置するので流れる電流にはあまり影響を与えない。したがって、ゲート部の強誘電体薄膜の残留分極は飽和領域動作の電界効果型トランジスタにおいてはソース側に位置するか、ドレイン側に位置するかにより大きく影響力は異なる。そして、ソース側かドレイン側かは第１電極３４０５、第２電極３４０６への電位の与え方で変えられる。したがって、ＭＦＳＦＥＴの第１電極側と第２電極側に記憶された残留分極は独立に読み出すことが可能である。したがって、本発明のディスターブを相殺する読み出しの制御方式は１個のＭＦＳＦＥＴに１ビットを記憶させた場合に限らず、図３４、図３５に表したような１個のＭＦＳＦＥＴに２ビットを記憶させた場合にもソース側とドレイン側を電位的に入れ替えて別々に読み出すことにより適用できる。
【００９１】
なお図４５、図４６は電源を３分割４電位方式によって、１個のＭＦＳＦＥＴのゲート部にある強誘電体薄膜に電圧をかけて分極を書き込む際に、ゲート部の強誘電体薄膜には一律の分極を書き込む為に、ドレイン電極とソース電極に同一の電圧をかける場合の制御方式を示している。つまり、図４５においては、選択ワード線４５０４にＶ電位をかけ、選択第１ビット線４５０２と選択第２ビット線４５０３に０電位をかけることにより、第１格納箇所４５０７と第２格納箇所４５０８に共に０データが書き込まれる。また、図４６においては、選択ワード線４５０４に０電位をかけ、選択第１ビット線４５０２と選択第２ビット線４５０３にＶ電位をかけることにより、第１格納箇所４５０７と第２格納箇所４５０８に共に１データが書き込まれる。つまり、１個のＭＦＳＦＥＴに１ビットのデータを格納する場合の書き込み制御方式である。
【００９２】
また図４１、図４２は同じ３分割４電位方式であるが、選択ビット線は１本である。このとき、第１ビット線と第２ビット線は独立して書き込むので、１個のＭＦＳＦＥＴに２ビットのデータを書き込む制御方式である。
【００９３】
以上、１個のＭＦＳＦＥＴに１ビットを格納する方式と、２ビットを格納する方式があるが、本発明のディスターブを相殺する読み出しの制御方式はどちらの場合にも適用できる。
【００９４】
また、強誘電体材料の例としてＰＺＴ、ＰＺＴＮ、ＳＢＴ等を例示したが、本発明の本質は強誘電体の材質とは直接には関係のないことであるので、他のセラミック材料でもよい。例えばＢＬＴ（Ｂｉ4XＬａXＴｉ3Ｏ12）、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＢｉＮｂ2Ｏ9等々がある。また、組成の割合が変われば無数にある。また、有機の強誘電体材料の場合でも適用できる。
【００９５】
また、ＭＦＳＦＥＴの構造として、図３０に示したように強誘電体薄膜３０００はゲート電極３００１とチャネルもしくはシリコン基板３００９に間に挟まれ、シリコン基板３００９の直ぐ上に形成された構造で説明したが、製造上において強誘電体薄膜を結晶性良く成長させる為や信頼性向上の為に図３１に示すように強誘電体薄膜３１００とシリコン基板３１０９の間に常誘電体絶縁層３１０４を緩衝材として用いる場合がある。このようにＭＦＳＦＥＴの構造が変わったとしても本発明のデータ読み出し方法は有効であり、適用できる。
【図面の簡単な説明】
【００９６】
【図１】本発明の強誘電体メモリ装置の読み出し時に用いる第１実施形態の印加電圧波形図である。
【図２】本発明の強誘電体メモリ装置のメモリアレイ構成と読み出し時の制御方法を示す第１の制御電圧関係図である。
【図３】本発明の強誘電体メモリ装置のメモリアレイ構成と読み出し時における各ワード線、ビット線、及びディスターブの影響を受ける箇所の関連を定義する関係図である。
【図４】本発明の強誘電体メモリ装置の読み出し時に用いる第１実施形態の印加電圧波形図と各箇所における強誘電体薄膜の特性遷移図である。
【図５】本発明の強誘電体メモリ装置の読み出し時におけるディスターブの影響と補正パルスの残留分極に対する効果を示す強誘電体薄膜の特性遷移図である。
【図６】本発明の強誘電体メモリ装置の読み出し時に用いる第２実施形態の印加電圧波形図である。
【図７】本発明の強誘電体メモリ装置の読み出し時に用いる第３実施形態の印加電圧波形図である。
【図８】本発明の強誘電体メモリ装置の読み出し時に用いる第４実施形態の印加電圧波形図である。
【図９】本発明の強誘電体メモリ装置の読み出し時に用いる第５実施形態の印加電圧波形図である。
【図１０】本発明の強誘電体メモリ装置の読み出し時に用いる第６実施形態の印加電圧波形図である。
【図１１】本発明及び従来回路に用いる４分割５電位の制御方式の強誘電体メモリ装置における制御電位と強誘電体薄膜の特性の関係を示した電位特性関係図である。
【図１２】本発明及び従来回路に用いる４分割５電位の制御方式の強誘電体メモリ装置における制御電位と各箇所の強誘電体薄膜に加わる電位の関係を示した電位関係図である。
【図１３】本発明及び従来回路に用いる４分割５電位の制御方式の強誘電体メモリ装置において０データを選択アドレスに書き込む際の各制御線電位の関係を示した電位関係図である。
【図１４】本発明及び従来回路に用いる４分割５電位の制御方式の強誘電体メモリ装置において１データを選択アドレスに書き込む際の各制御線電位の関係を示した電位関係図である。
【図１５】本発明の強誘電体メモリ装置のメモリアレイ構成と読み出し時の制御方法を示す第２の制御電圧関係図である。
【図１６】本発明の強誘電体メモリ装置の読み出し時に用いる第７実施形態の印加電圧波形図である。
【図１７】本発明の強誘電体メモリ装置の読み出し時に用いる第８実施形態の印加電圧波形図である。
【図１８】本発明及び従来回路に用いる２分割３電位の制御方式の強誘電体メモリ装置における制御電位と強誘電体薄膜の特性の関係を示した電位特性関係図である。
【図１９】本発明及び従来回路に用いる２分割３電位の制御方式の強誘電体メモリ装置における制御電位と各箇所の強誘電体薄膜に加わる電位の関係を示した電位関係図である。
【図２０】本発明及び従来回路に用いる２分割３電位の制御方式の強誘電体メモリ装置において０データを選択アドレスに書き込む際の各制御線電位の関係を示した電位関係図である。
【図２１】本発明及び従来回路に用いる２分割３電位の制御方式の強誘電体メモリ装置において１データを選択アドレスに書き込む際の各制御線電位の関係を示した電位関係図である。
【図２２】本発明の強誘電体メモリ装置のメモリアレイ構成と読み出し時の制御方法を示す第３の制御電圧関係図である。
【図２３】本発明の強誘電体メモリ装置の読み出し時に用いる第９実施形態の印加電圧波形図である。
【図２４】本発明の強誘電体メモリ装置の読み出し時に用いる第１０実施形態の印加電圧波形図である。
【図２５】本発明の強誘電体メモリ装置のメモリセル群と周辺回路の基本的な構成を示す回路ブロック図である。
【図２６】本発明の強誘電体メモリ装置の全体の構成概要を示す回路ブロック図である。
【図２７】本発明及び従来回路における強誘電体メモリ装置に用いる強誘電体コンデンサの構造を示す断面図である。
【図２８】本発明及び従来回路に用いる強誘電体コンデンサの印加電圧と分極電荷の特性例を示した特性図である。
【図２９】本発明及び従来回路に用いる強誘電体コンデンサの印加電圧と分極電荷の状態を示す模式図である。
【図３０】本発明及び従来回路に用いるＭＦＳＦＥＴの第１の構造を示す断面図である。
【図３１】本発明及び従来回路に用いるＭＦＳＦＥＴの第２の構造を示す断面図である。
【図３２】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、ゲート電極に負の電位をかけた時の分極とチャネルの状態を示す断面図である。
【図３３】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、ゲート電極に正の電位をかけた時の分極とチャネルの状態を示す断面図である。
【図３４】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、強誘電体薄膜がソース側とドレイン側で同じ分極をしたときの分極とチャネルの状態を示す断面図である。
【図３５】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、強誘電体薄膜がソース側とドレイン側で異なる分極をしたときの分極とチャネルの状態を示す断面図である。
【図３６】本発明及び従来回路に用いるＭＦＳＦＥＴが飽和領域で動作したときのチャネルの状態を示す断面図である。
【図３７】本発明及び従来回路に用いるＭＦＳＦＥＴが飽和領域で動作したときの強誘電体薄膜の分極とチャネルの状態の関連を示す断面図である。
【図３８】本発明及び従来回路に用いるＭＦＳＦＥＴがゲート部の強誘電体薄膜に２ビットのデータを記憶する場合のメモリセルの回路構成図である。
【図３９】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置における制御電位と強誘電体薄膜の特性の関係を示した電位特性関係図である。
【図４０】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置における制御電位と各箇所の強誘電体薄膜に加わる電位の関係を示した電位関係図である。
【図４１】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において０データを選択アドレスに書き込む際における第１の各制御線電位の関係を示した電位関係図である。
【図４２】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において１データを選択アドレスに書き込む際における第１の各制御線電位の関係を示した電位関係図である。
【図４３】本発明及び従来回路の強誘電体メモリ装置においてＭＦＳＦＥＴを用いたメモリセルアレイの第１の構成を示すメモリセルアレイ構成図である。
【図４４】本発明及び従来回路の強誘電体メモリ装置においてＭＦＳＦＥＴを用いたメモリセルアレイの第２の構成を示すメモリセルアレイ構成図である。
【図４５】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において０データを選択アドレスに書き込む際における第２の各制御線電位の関係を示した電位関係図である。
【図４６】本発明及び従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において１データを選択アドレスに書き込む際における第２の各制御線電位の関係を示した電位関係図である。
【図４７】従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において、読み出し動作を連続して行う場合のディスターブと残留分極の関連を示す特性状態図である。
【図４８】従来回路に用いる３分割４電位の制御方式の強誘電体メモリ装置において、読み出し動作を連続して行う場合の印加電圧波形と各箇所の強誘電体薄膜の特性遷移図である。
【符号の説明】
【００９７】
ＳＷＬ  ・・・  選択ワード線
ＵＷＬ  ・・・  非選択ワード線
ＳＢＬＳ  ・・・  選択第１ビット線
ＳＢＬＤ  ・・・  選択第２ビット線
ＵＢＬ  ・・・  非選択ビット線
ＳＣＳ  ・・・  選択第１アドレスメモリセル
ＳＣＤ  ・・・  選択第２アドレスメモリセル
ＵＣＷ  ・・・  選択ワード線上の非選択アドレスメモリセル
ＵＣＢＳ  ・・・選択第１ビット線上の非選択アドレスメモリセル
ＵＣＢＤ  ・・・選択第２ビット線上の非選択アドレスメモリセル
ＵＣＮ  ・・・  非選択ワード線上かつ非選択ビット線上の非選択アドレスメモリセル
２０１、１５０１、２２０１  ・・・  選択したＭＦＳＦＥＴ
５０１、５０２、５０３、５０４、５０５、５０６、５１１、５１２、５１３、５１４、５１５、５１６、２８０１、２８０２、２８０３、２８０４、２８０５、２８０６、４７０２、３９０１、３９０２、３９０３、３９０４、３９０５、３９０６、３９１１、３９１２、３９１４、３９１５、４７０５、４７１２、４７１３、４７１５、４７１６  ・・・  特性点
２５２０、２６２０  ・・・  メモリセルアレイ
２５２１、２５２２、２５２３、２５２４、２５２５  ・・・  ＭＦＳＦＥＴ
２５３１、４５０２  ・・・  第１ビット線
２５３２、４５０３  ・・・  第２ビット線
２５４１、４５０４  ・・・  ワード線
２５５１、２６５１、２５５２  ・・・  ビット線選択制御回路
２５５３、２６５３  ・・・  ワード線選択制御回路
２６５４  ・・・  書き込み回路
２５５５  ・・・  書き込み回路と読み出し回路
２５５６  ・・・  読み出し回路
２６５４  ・・・  書き込み制御回路
２６５６  ・・・  読み出し制御回路
２６５７  ・・・  入出力回路
２６５８  ・・・  電源回路
２６５９  ・・・  全体制御回路
２７４０、３０００、３１００、３２００、３４００、３６００  ・・・  強誘電体薄膜
２７４１、２７４２  ・・・  電極
２７４９  ・・・  強誘電体コンデンサ
３００１、３１０１、３２０１、３４０１、３６０１、３８０１  ・・・  ゲート電極
３００２、３００３、３１０２、３１０３、３２０２、３２０３、３４０２、３４０３、３６０２、３６０３、３８０２、３８０３  ・・・  ソース電極もしくはドレイン電極
３００９、３１０９、３２０９、３３０９  ・・・  基板もしくはチャネル
３１０４  ・・・  緩衝層
３２０４、３２０５、３２０６、３４０４、３４０５、３４０６、３６０４、３６０５、３６０６  ・・・  端子
３６１１  ・・・  チャネル領域
３６１３  ・・・  空乏層領域
３７０７、３８０７、４５０７  ・・・  第１格納箇所
３７０８、３８０８、４５０８  ・・・  第２格納箇所
３８０４  ・・・  ワード線
３８０５  ・・・  第１ビット線
３８０６  ・・・  第２ビット線
４５６０  ・・・  選択アドレス
４５６１  ・・・  選択ワード線
４５６２  ・・・  選択ビット線
【図１】
2007066374.tif 000003
【図２】
2007066374.tif 000004
【図３】
2007066374.tif 000005
【図４】
2007066374.tif 000006
【図５】
2007066374.tif 000007
【図６】
2007066374.tif 000008
【図７】
2007066374.tif 000009
【図８】
2007066374.tif 000010
【図９】
2007066374.tif 000011
【図１０】
2007066374.tif 000012
【図１１】
2007066374.tif 000013
【図１２】
2007066374.tif 000014
【図１３】
2007066374.tif 000015
【図１４】
2007066374.tif 000016
【図１５】
2007066374.tif 000017
【図１６】
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【図１７】
2007066374.tif 000019
【図１８】
2007066374.tif 000020
【図１９】
2007066374.tif 000021
【図２０】
2007066374.tif 000022
【図２１】
2007066374.tif 000023
【図２２】
2007066374.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2007066374.tif 000028
【図２７】
2007066374.tif 000029
【図２８】
2007066374.tif 000030
【図２９】
2007066374.tif 000031
【図３０】
2007066374.tif 000032
【図３１】
2007066374.tif 000033
【図３２】
2007066374.tif 000034
【図３３】
2007066374.tif 000035
【図３４】
2007066374.tif 000036
【図３５】
2007066374.tif 000037
【図３６】
2007066374.tif 000038
【図３７】
2007066374.tif 000039
【図３８】
2007066374.tif 000040
【図３９】
2007066374.tif 000041
【図４０】
2007066374.tif 000042
【図４１】
2007066374.tif 000043
【図４２】
2007066374.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
2007066374.tif 000050