(57)【要約】【課題】所定のマスクを介して形成した不純物領域と、所定のマスクとは別のマスクを介して形成した不純物領域との位置ずれを評価することが可能なＴＥＧを有する半導体素子を提供する。【解決手段】ＴＥＧに含まれる第１の素子は、ｐウェル層２内に第１のマスクを介して形成された特定方向に並ぶ同一形状のｎ−領域４，５と、ｎ−領域４，５間のｐウェル層２内にｎ−領域４，５のそれぞれと所定の間隔をあけて第２のマスクを介して形成されたｎ−領域６と、ｐウェル層２上にゲート絶縁膜３を介して形成された２つの電極であって、ｎ−領域４上とｎ−領域６上とに跨って形成された電極１０及びｎ−領域５上とｎ−領域６上とに跨って形成された電極１１と、ｎ−領域４内の電極１０と重ならない位置に形成されたｎ＋領域８と、ｎ−領域５内の電極１１と重ならない位置に形成されたｎ＋領域９と、ｎ−領域６内の電極１０，１１と重ならない位置に形成されたｎ＋領域７とを備える。【選択図】図１
2007324518.tif 000002
【特許請求の範囲】
【請求項１】
製造プロセスの評価を行うための評価用ＴＥＧを有する半導体素子であって、
前記評価用ＴＥＧが第１の素子を含み、
前記第１の素子が、
半導体基板内に第１のマスクを介して形成された特定方向に並ぶ同一形状の第１の不純物領域及び第２の不純物領域と、
平面視において前記第１の不純物領域及び前記第２の不純物領域間の前記半導体基板内に、前記第１の不純物領域及び前記第２の不純物領域のそれぞれと所定の間隔をあけて、第２のマスクを介して形成された第３の不純物領域と、
前記半導体基板上にゲート絶縁膜を介して形成された同一形状の２つの電極であって、前記第１の不純物領域上と前記第３の不純物領域上とに跨って形成された第１の電極、及び、前記第２の不純物領域上と前記第３の不純物領域上とに跨って形成された第２の電極と、
平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第１の不純物領域と接触する部分を有する第４の不純物領域と、
平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第２の不純物領域と接触する部分を有する第５の不純物領域と、
平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第３の不純物領域に接触する部分を有する第６の不純物領域と、
前記第４の不純物領域、前記第５の不純物領域、及び前記第６の不純物領域の各々に電圧を印加するための端子と、
前記第１の電極及び前記第２の電極の各々に電圧を印加するための端子と、を備える半導体素子。
【請求項２】
請求項１記載の半導体素子であって、
前記評価用ＴＥＧが前記第１の素子を複数含み、
複数の前記第１の素子は、それぞれ前記特定方向が異なる半導体素子。
【請求項３】
請求項２記載の半導体素子であって、
前記評価用ＴＥＧが前記第１の素子を２つ有し、
一方の前記第１の素子における前記特定方向と、他方の前記第１の素子における前記特定方向とが直交する半導体素子。
【請求項４】
請求項１〜３のいずれか１項記載の半導体素子であって、
前記評価用ＴＥＧが前記第１の素子とは異なる構成の第２の素子を含み、
前記第２の素子が、
前記半導体基板上に前記ゲート絶縁膜を介して形成された前記特定方向にならぶ同一形状の第３の電極及び第４の電極と、
前記第３の電極及び前記第４の電極をマスクにして、前記第３の電極及び前記第４の電極間下方の前記半導体基板内に自己整合的に形成された第７の不純物領域と、
前記半導体基板内に第３のマスクを介して前記特定方向に並んで形成され、平面視において前記第７の不純物領域を介して対向する同一形状の２つの不純物領域であって、前記第３の電極と重なる部分を有する第８の不純物領域及び前記第４の電極と重なる部分を有する第９の不純物領域と、
平面視において、前記第３の電極及び前記第４の電極と重ならない位置の前記半導体基板内に形成され、且つ、前記第８の不純物領域に接触する部分を有する第１０の不純物領域と、
平面視において、前記第３の電極及び前記第４の電極と重ならない位置の前記半導体基板内に形成され、且つ、前記第９の不純物領域に接触する部分を有する第１１の不純物領域と、
前記第７の不純物領域、前記第１０の不純物領域、及び第１１の不純物領域の各々に電圧を印加するための端子と、
前記第３の電極及び前記第４の電極の各々に電圧を印加するための端子と、を備える半導体素子。
【請求項５】
請求項４記載の半導体素子であって、
前記評価用ＴＥＧが前記第２の素子を複数含み、
複数の前記第２の素子は、それぞれ前記特定方向が異なる半導体素子。
【請求項６】
請求項５記載の半導体素子であって、
前記評価用ＴＥＧが前記第２の素子を２つ有し、
一方の前記第２の素子における前記特定方向と、他方の前記第２の素子における前記特定方向とが直交する半導体素子。
【請求項７】
請求項１〜６のいずれか１項記載の半導体素子であって、
前記半導体基板がチップ化されたものである半導体素子。
【請求項８】
請求項１〜７のいずれか１項記載の半導体素子であって、
前記半導体素子が固体撮像素子を含む半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造プロセスの評価を行うための評価用ＴＥＧ（Test Element Group）を有する半導体素子に関する。
【背景技術】
【０００２】
近年、半導体装置の大規模集積化、デザインルールの縮小化が著しい。これに伴い、半導体素子の製造にはイオン注入、リソグラフィ工程等における複雑で微細なマスクが複数使用される。このため、各マスク工程毎に回路パターンとは別に、ＴＥＧと呼ばれる製造プロセスの評価を行うためのパターンを構成している。このようなＴＥＧの中に、例えばマスク合わせずれによって起こるトランジスタ素子の電気的変動を評価する素子が提案されている（特許文献１参照）。
【０００３】
図７は、特許文献１に記載された素子の断面模式図である。
ｎ型シリコン基板１１上にはｐウェル層１２が形成され、ｐウェル層１２にはＣ−Ｃ線に対して線対称となっている相対的に低濃度の一対のｎ−型不純物領域（以下、ｎ−領域という）１４が所定のマスクを介して形成されている。ｐウェル層１２上にはゲート絶縁膜１３が形成され、この上に、Ｃ−Ｃ線に対して線対称となる形状の２つの電極であって、それぞれｎ−領域１４の端部を跨いで形成された２つの電極１８が形成されている。更に、ｎ−領域１４内と、ｐウェル層１２内には、２つの電極１８をマスクにして自己整合的に形成された相対的に高濃度のｎ＋型不純物領域（以下、ｎ＋領域という）１６，１７が形成されている。このように、図７に示す素子は、ｎ−領域１４、電極１８、及びｎ＋領域１６からなるＣ−Ｃ線に対して対称な２つのＭＯＳトランジスタを有する構成である。
【０００４】
例えば、電極１８に接続された端子ｇに固定電圧を印加し、ｎ＋領域１６に接続された端子ｓに固定電圧を印加し、ｎ＋領域１７に接続された端子ｄｌ，ｄｒの各々に印加する電圧をパラメータとして変化させる。これにより、２つのＭＯＳトランジスタそれぞれのソース・ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価を行う。このＢＶＤＳ特性の結果から、ｎ＋領域１６に対するｎ−領域１４の位置ずれを評価することができる。
【０００５】
【特許文献１】特開２００１−１９６４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、固体撮像素子は、シリコン基板内にフォトダイオードを構成する不純物領域や、電荷転送チャネルを構成する不純物領域等が存在し、これらの不純物領域の相互の位置関係が特性に大きく影響する。このため、所定のマスクを介して形成した不純物領域と、所定のマスクとは別のマスクを介して形成した不純物領域との位置ずれを評価するための素子が必要となる。図７に示した素子は、自己整合的に形成された不純物領域と、マスクを介して形成した不純物領域との位置ずれを評価可能なものであり、異なるマスクで形成した不純物領域同士の位置ずれの評価ができるものではない。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、所定のマスクを介して形成した不純物領域と、所定のマスクとは別のマスクを介して形成した不純物領域との位置ずれを評価することが可能なＴＥＧを有する半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体素子は、製造プロセスの評価を行うための評価用ＴＥＧを有する半導体素子であって、前記評価用ＴＥＧが第１の素子を含み、前記第１の素子が、半導体基板内に第１のマスクを介して形成された特定方向に並ぶ同一形状の第１の不純物領域及び第２の不純物領域と、平面視において前記第１の不純物領域及び前記第２の不純物領域間の前記半導体基板内に、前記第１の不純物領域及び前記第２の不純物領域のそれぞれと所定の間隔をあけて、第２のマスクを介して形成された第３の不純物領域と、前記半導体基板上にゲート絶縁膜を介して形成された同一形状の２つの電極であって、前記第１の不純物領域上と前記第３の不純物領域上とに跨って形成された第１の電極、及び、前記第２の不純物領域上と前記第３の不純物領域上とに跨って形成された第２の電極と、平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第１の不純物領域と接触する部分を有する第４の不純物領域と、平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第２の不純物領域と接触する部分を有する第５の不純物領域と、平面視において、前記半導体基板内の前記第１の電極及び前記第２の電極と重ならない位置に形成され、且つ、前記第３の不純物領域に接触する部分を有する第６の不純物領域と、前記第４の不純物領域、前記第５の不純物領域、及び前記第６の不純物領域の各々に電圧を印加するための端子と、前記第１の電極及び前記第２の電極の各々に電圧を印加するための端子と、を備える。
【０００９】
本発明の半導体素子は、前記評価用ＴＥＧが前記第１の素子を複数含み、複数の前記第１の素子は、それぞれ前記特定方向が異なる。
【００１０】
本発明の半導体素子は、前記評価用ＴＥＧが前記第１の素子を２つ有し、一方の前記第１の素子における前記特定方向と、他方の前記第１の素子における前記特定方向とが直交する。
【００１１】
本発明の半導体素子は、前記評価用ＴＥＧが前記第１の素子とは異なる構成の第２の素子を含み、前記第２の素子が、前記半導体基板上に前記ゲート絶縁膜を介して形成された前記特定方向にならぶ同一形状の第３の電極及び第４の電極と、前記第３の電極及び前記第４の電極をマスクにして、前記第３の電極及び前記第４の電極間下方の前記半導体基板内に自己整合的に形成された第７の不純物領域と、前記半導体基板内に第３のマスクを介して前記特定方向に並んで形成され、平面視において前記第７の不純物領域を介して対向する同一形状の２つの不純物領域であって、前記第３の電極と重なる部分を有する第８の不純物領域及び前記第４の電極と重なる部分を有する第９の不純物領域と、平面視において、前記第３の電極及び前記第４の電極と重ならない位置の前記半導体基板内に形成され、且つ、前記第８の不純物領域に接触する部分を有する第１０の不純物領域と、平面視において、前記第３の電極及び前記第４の電極と重ならない位置の前記半導体基板内に形成され、且つ、前記第９の不純物領域に接触する部分を有する第１１の不純物領域と、前記第７の不純物領域、前記第１０の不純物領域、及び第１１の不純物領域の各々に電圧を印加するための端子と、前記第３の電極及び前記第４の電極の各々に電圧を印加するための端子と、を備える。
【００１２】
本発明の半導体素子は、前記評価用ＴＥＧが前記第２の素子を複数含み、複数の前記第２の素子は、それぞれ前記特定方向が異なる。
【００１３】
本発明の半導体素子は、前記評価用ＴＥＧが前記第２の素子を２つ有し、一方の前記第２の素子における前記特定方向と、他方の前記第２の素子における前記特定方向とが直交する。
【００１４】
本発明の半導体素子は、前記半導体基板がチップ化されたものである。
【００１５】
本発明の半導体素子は固体撮像素子を含む。
【発明の効果】
【００１６】
本発明によれば、所定のマスクを介して形成した不純物領域と、所定のマスクとは別のマスクを介して形成した不純物領域との位置ずれを評価することが可能なＴＥＧを有する半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
【００１８】
図１は、本発明の実施形態である半導体素子の一例である固体撮像素子の製造プロセスの評価を行うための評価用ＴＥＧに含まれる第１の素子の平面模式図である。図２は、図１に示すＸ−Ｘ線の断面模式図である。図１，２に示す第１の素子は、固体撮像素子を多数作りこむウェハのスクライブライン上に形成しておき、ダイシングによって得られる固体撮像素子チップには残らないようにしても良い。又は、ウェハ上の１つの固体撮像素子が形成されるチップ領域毎に第１の素子を形成しておき、ウェハをダイシングして固体撮像素子がチップ化された後も、そのチップ上に第１の素子が残るようにしても良い。
【００１９】
第１の素子は、ｎ型シリコン基板１とその上に形成されたｐウェル層２とからなる半導体基板に作りこまれている。第１の素子は、ｐウェル層２内に第１のマスクを介して形成された特定方向（図１中の矢印方向）に並ぶ同一形状のｎ−領域４及びｎ−領域５と、平面視においてｎ−領域４及びｎ−領域５間のｐウェル層２内に、ｎ−領域４及びｎ−領域５のそれぞれと所定の間隔をあけて、第２のマスクを介して形成されたｎ−領域６と、ｐウェル層２上にゲート絶縁膜３を介して形成された２つの電極であって、ｎ−領域４上とｎ−領域６上とに跨って形成された電極１０、及び、ｎ−領域５上とｎ−領域６上とに跨って形成された電極１１と、平面視において、ｐウェル層２内の電極１０，１１と重ならない位置に形成され、且つ、ｎ−領域４と接触する部分を有するｎ＋領域８と、平面視において、ｐウェル層２内の電極１０，１１と重ならない位置に形成され、且つ、ｎ−領域５と接触する部分を有するｎ＋領域９と、平面視において、ｐウェル層２内の電極１０，１１と重ならない位置に形成され、且つ、ｎ−領域６と接触する部分を有するｎ＋領域７と、ｎ＋領域７に電圧を印加するための端子Ｓと、ｎ＋領域８に電圧を印加するための端子ＤＬと、ｎ＋領域９に電圧を印加するための端子ＤＲと、電極１０，１１の各々に電圧を印加するための端子Ｇとを備える。
【００２０】
ｎ−領域４とｎ−領域６と電極１０は第１のＭＯＳトランジスタを構成する。ｎ−領域５とｎ−領域６と電極１１は第２のＭＯＳトランジスタを構成する。
【００２１】
図１に示した例では、特定方向に直交する方向に延びる直線Ａを境に、左側と右側とが線対称になるように、端子Ｇ、Ｓ、ＤＬ、ＤＲを除く各構成要素が形成されている。
【００２２】
ｎ＋領域８は、端子ＤＬとｎ−領域４とのコンタクトをとるために設けたものである。このため、上述したように、ｎ＋領域８はｎ−領域４と接触する部分を有している必要がある。又、ｎ＋領域８は、ＭＯＳトランジスタを正常に動作させるために、電極１０，１１と重ならない位置に形成する必要がある。ｎ＋領域８は、このような条件を満たしていれば良い。
【００２３】
ｎ＋領域９は、端子ＤＲとｎ−領域５とのコンタクトをとるために設けたものである。このため、上述したように、ｎ＋領域９はｎ−領域５と接触する部分を有している必要がある。又、ｎ＋領域９は、ＭＯＳトランジスタを正常に動作させるために、電極１０，１１と重ならない位置に形成する必要がある。ｎ＋領域９は、このような条件を満たしていれば良い。
【００２４】
ｎ＋領域７は、端子Ｓとｎ−領域６とのコンタクトをとるために設けたものである。このため、上述したように、ｎ＋領域７はｎ−領域６と接触する部分を有している必要がある。又、ｎ＋領域７は、ＭＯＳトランジスタを正常に動作させるために、電極１０，１１と重ならない位置に形成する必要がある。ｎ＋領域７は、このような条件を満たしていれば良い。
【００２５】
例えば、ｎ−領域４，５，６をｐウェル層２内に形成して電極１０，１１を形成した後、電極１０，１１をマスクにして自己整合的にｎ＋領域７，８，９を形成すれば、これらの条件を満たすことができる。
【００２６】
第１のマスクは、例えば、固体撮像素子のフォトダイオードを構成するｎ−領域を形成する際に用いるマスクであり、このマスクの一部に、ｎ−領域４，５を形成するための開口をあけておくことで、フォトダイオードのｎ−領域の形成と同時にｎ−領域４，５を形成することができる。第２のマスクは、例えば、固体撮像素子の電荷転送チャネルを構成するｎ−領域を形成する際に用いるマスクであり、このマスクの一部に、ｎ−領域６を形成するための開口をあけておくことで、電荷転送チャネルのｎ−領域とｎ−領域６とを同時に形成することができる。
【００２７】
図１に示した構成は、第１のマスクの位置合わせと、第２のマスクの位置合わせとが全くずれなかった場合の理想的な構成である。実際には、製造工程においてマスクの位置合わせずれが発生することがある。このような位置合わせずれ等の製造プロセスの評価を行う方法を以下に説明する。
【００２８】
端子Ｓ，Ｇ，ＤＬ，ＤＲのそれぞれに固定の電圧を印加し、端子ＤＬから第１のＭＯＳトランジスタのドレイン電流ＩＬを取り出し、端子ＤＲから第２のＭＯＳトランジスタのドレイン電流ＩＲを取り出す。ドレイン電流ＩＬの値は、ｎ−領域４とｎ−領域６との距離（第１のＭＯＳトランジスタのチャネル長）に反比例する。同様に、ドレイン電流ＩＲの値は、ｎ−領域５とｎ−領域６との距離（第２のＭＯＳトランジスタのチャネル長）に反比例する。
【００２９】
第１のマスクの位置と第２のマスクの位置が全くずれていない場合や、第１のマスクの位置と第２のマスクの位置が同じ方向に同じ距離だけずれていた場合には、第１のＭＯＳトランジスタのチャネル長と第２のＭＯＳトランジスタのチャネル長が一致するため、ドレイン電流差ＩＬ−ＩＲはゼロになる。一方、第１のマスクの位置と第２のマスクの位置がそれぞれ同じ方向に異なる距離ずれた場合や、第１のマスクの位置と第２のマスクの位置がそれぞれ異なる方向に異なる距離ずれた場合や、第１のマスクの位置と第２のマスクの位置がそれぞれ異なる方向に同じ距離ずれた場合や、第１のマスクの位置のみがずれた場合や、第２のマスクの位置のみがずれた場合には、ドレイン電流差ＩＬ−ＩＲはプラス方向かマイナス方向に変化する。このことを利用して、第１のマスクと第２のマスクの相対的距離を検知することができる。
【００３０】
図３に示すように、例えば、ｎ−領域４，５のみが右側にずれている場合には、ドレイン電流差はプラス方向に変動し、ｎ−領域４，５のみが左側にずれている場合には、ドレイン電流差はマイナス方向に変動する。又、ｎ−領域６のみが右側にずれている場合には、ドレイン電流差はマイナス方向に変動し、ｎ−領域６のみが左側にずれている場合には、ドレイン電流差はプラス方向に変動する。
【００３１】
第１のマスクと第２のマスクを意図的にずらして第１の素子を形成したときのドレイン電流差を予め知っておくことで、実際に製造した第１の素子から測定して得られたドレイン電流差から、ｎ−領域４，５とｎ−領域６との相対距離を特定することができる。この相対距離によって、製造プロセスのマスク合わせの評価を行うことができる。
【００３２】
尚、以上の説明では、ｎ−領域４とｎ−領域６との距離、ｎ−領域５とｎ−領域６との距離が同一となるように、第１のマスクと第２のマスクを設計しているが、この距離は同一でなくても良い。例えば、図１に示すｎ−領域６を若干右側にずらして形成する場合を考える。この場合、ｎ−領域６を右側にずらした状態が基準となるため、この基準の状態からドレイン電流差がどれだけ変化したかをモニタすることで、ｎ−領域４，５とｎ−領域６との相対距離を特定することができる。
【００３３】
第１の素子によれば、あるマスクで規定した不純物領域と、別のマスクで規定した不純物領域との相対距離を知ることができるが、半導体素子は、この他にも、例えば、トランジスタのゲート電極の位置とドレイン領域の位置とのずれを評価したい場合もある。このため、ウェハのスクライブライン又はチップ領域には、第１の素子に加え、基板上に形成される電極と、マスクで規定した基板内の不純物領域との相対距離を検出するための第２の素子を形成しておくことが好ましい。以下、第２の素子について説明する。
【００３４】
図４は、本発明の実施形態である半導体素子の一例である固体撮像素子の製造プロセスの評価を行うための評価用ＴＥＧに含まれる第２の素子の平面模式図である。図５は、図４に示すＹ−Ｙ線の断面模式図である。
第２の素子は、ｎ型シリコン基板１とその上に形成されたｐウェル層２とからなる半導体基板に作りこまれている。第２の素子は、ｐウェル層２上にゲート絶縁膜３を介して形成された図１に示す特定方向と同じ方向にならぶ同一形状の電極２６及び電極２７と、電極２６及び電極２７をマスクにして、電極２６及び電極２７間下方のｐウェル層２内に自己整合的に形成されたｎ＋領域２３と、ｐウェル層２内に第３のマスクを介して特定方向に並んで形成され、平面視においてｎ＋領域２３を介して対向する同一形状の２つの不純物領域であって、電極２６と重なる部分を有するｎ−領域２１及び電極２７と重なる部分を有するｎ−領域２２と、平面視において、電極２６及び電極２７と重ならない位置のｐウェル層２内に形成され、且つ、ｎ−領域２１に接触する部分を有するｎ＋領域２４と、平面視において、電極２６及び電極２７と重ならない位置のｐウェル層２内に形成され、且つ、ｎ−領域２２に接触する部分を有するｎ＋領域２５と、ｎ＋領域２３に電圧を印加するための端子Ｓと、ｎ＋領域２４に電圧を印加するための端子ＤＬと、ｎ＋領域２５に電圧を印加するための端子ＤＲと、電極２６及び電極２７の各々に電圧を印加するための端子Ｇとを備える。
【００３５】
ｎ−領域２１とｎ＋領域２３と電極２６は第３のＭＯＳトランジスタを構成する。ｎ−領域２２とｎ＋領域２３と電極２７は第４のＭＯＳトランジスタを構成する。
【００３６】
図４に示した例では、特定方向に直交する方向に延びる直線Ｂを境に、左側と右側とが線対称になるように、端子Ｇ、Ｓ、ＤＬ、ＤＲを除く各構成要素が形成されている。
【００３７】
ｎ＋領域２４は、端子ＤＬとｎ−領域２１とのコンタクトをとるために設けたものである。このため、上述したように、ｎ＋領域２４はｎ−領域２１と接触する部分を有している必要がある。又、ｎ＋領域２４は、ＭＯＳトランジスタを正常に動作させるために、電極２６，２７と重ならない位置に形成する必要がある。ｎ＋領域２４は、このような条件を満たしていれば良い。
【００３８】
ｎ＋領域２５は、端子ＤＲとｎ−領域２２とのコンタクトをとるために設けたものである。このため、上述したように、ｎ＋領域２５はｎ−領域２２と接触する部分を有している必要がある。又、ｎ＋領域２５は、ＭＯＳトランジスタを正常に動作させるために、電極２６，２７と重ならない位置に形成する必要がある。ｎ＋領域２５は、このような条件を満たしていれば良い。
【００３９】
例えば、ｎ−領域２１，２２をｐウェル層２内に形成して電極２６，２７を形成した後、電極２６，２７をマスクにして自己整合的にｎ＋領域２４，２５を形成すれば、これらの条件を満たすことができる。
【００４０】
第３のマスクは、例えば、固体撮像素子のフォトダイオードを構成するｎ−領域を形成する際に用いるマスクであり、このマスクの一部に、ｎ−領域２１，２２を形成するための開口をあけておくことで、フォトダイオードのｎ−領域の形成と同時にｎ−領域２１，２２を形成することができる。第３のマスクは、上述した第１のマスクと兼用しても良い。
【００４１】
図４に示した構成は、第３のマスクの位置合わせと、電極２６，２７の形成に用いたマスク（以下、第４のマスクという）の位置合わせとが全くずれなかった場合の理想的な構成である。実際には、製造工程においてマスクの位置合わせずれが発生することがある。このような位置合わせずれ等の製造プロセスの評価を行う方法を以下に説明する。
【００４２】
端子Ｓ，Ｇ，ＤＬ，ＤＲのそれぞれに固定の電圧を印加し、端子ＤＬから第３のＭＯＳトランジスタのドレイン電流ＩＬを取り出し、端子ＤＲから第４のＭＯＳトランジスタのドレイン電流ＩＲを取り出す。ドレイン電流ＩＬの値は、ｎ−領域２１とｎ＋領域２３との距離（第３のＭＯＳトランジスタのチャネル長）に反比例する。同様に、ドレイン電流ＩＲの値は、ｎ−領域２２とｎ＋領域２３との距離（第４のＭＯＳトランジスタのチャネル長）に反比例する。
【００４３】
第３のマスクの位置と第４のマスクの位置が全くずれていない場合や、第３のマスクの位置と第４のマスクの位置が同じ方向に同じ距離だけずれていた場合には、第３のＭＯＳトランジスタのチャネル長と第４のＭＯＳトランジスタのチャネル長が一致するため、ドレイン電流差ＩＬ−ＩＲはゼロになる。一方、第３のマスクの位置と第４のマスクの位置がそれぞれ同じ方向に異なる距離ずれた場合や、第３のマスクの位置と第４のマスクの位置がそれぞれ異なる方向に異なる距離ずれた場合や、第３のマスクの位置と第４のマスクの位置がそれぞれ異なる方向に同じ距離ずれた場合や、第３のマスクの位置のみがずれた場合や、第４のマスクの位置のみがずれた場合には、ドレイン電流差ＩＬ−ＩＲはプラス方向かマイナス方向に変化する。このことを利用して、ｎ−領域２１，２２と電極２６，２７との相対距離を検知することができる。
【００４４】
図６に示すように、例えば、ｎ−領域２１，２２のみが右側にずれている場合には、ドレイン電流差はプラス方向に変動し、ｎ−領域２１，２２のみが左側にずれている場合には、ドレイン電流差はマイナス方向に変動する。又、電極２６，２７のみが右側にずれている場合には、ドレイン電流差はマイナス方向に変動し、電極２６，２７のみが左側にずれている場合には、ドレイン電流差はプラス方向に変動する。
【００４５】
第３のマスクと第４のマスクを意図的にずらして第２の素子を形成したときのドレイン電流差を予め知っておくことで、実際に製造した第２の素子から測定して得られたドレイン電流差から、ｎ−領域２１，２２と電極２６，２７との相対距離を特定することができる。この相対距離によって、製造プロセスのマスク合わせの評価を行うことができる。
【００４６】
尚、以上の説明では、ｎ−領域２１とｎ＋領域２３との距離、ｎ−領域２２とｎ＋領域２３との距離が同一となるように、第３のマスクと第４のマスクを設計しているが、この距離は同一でなくても良い。例えば、図４に示すｎ−領域２２を若干右側にずらして形成する場合を考える。この場合、ｎ−領域２２を右側にずらした状態が基準となるため、この基準の状態からドレイン電流差がどれだけ変化したかをモニタすることで、ｎ−領域２１，２２と電極２６，２７との相対距離を特定することができる。
【００４７】
以上のような構成の第１の素子によれば、異なるマスクで形成した不純物領域同士の特定方向へのずれを評価することができるが、特定方向以外へのずれを評価することができない。そこで、ウェハのスクライブライン又はチップ領域に、特定方向がそれぞれ異なる第１の素子を複数形成しておくことが好ましい。このようにすることで、複数方向でのマスクの合わせずれを検出することができる。固体撮像素子の場合は、垂直方向とこれに直交する水平方向に構成要素が配列されることが多いため、特定方向を垂直方向とした第１の素子と、特定方向を水平方向とした第１の素子との２つをウェハのスクライブライン又はチップ領域に形成しておくことが好ましい。
【００４８】
同様に、以上のような構成の第２の素子によれば、不純物領域と電極の特定方向へのずれを評価することができるが、特定方向以外へのずれを評価することができない。そこで、ウェハのスクライブライン又はチップ領域に、特定方向がそれぞれ異なる第２の素子を複数形成しておくことが好ましい。このようにすることで、複数方向でのマスクの合わせずれを検出することができる。固体撮像素子の場合は、垂直方向とこれに直交する水平方向に構成要素が配列されることが多いため、特定方向を垂直方向とした第２の素子と、特定方向を水平方向とした第２の素子との２つをウェハのスクライブライン又はチップ領域に形成しておくことが好ましい。
【００４９】
尚、本実施形態では固体撮像素子を例にしたが、本発明は、それぞれ異なるマスクを介して形成する２つの不純物領域が混在する半導体素子であれば適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態である半導体素子の一例である固体撮像素子の製造プロセスの評価を行うための評価用ＴＥＧに含まれる第１の素子の平面模式図
【図２】図１に示すＸ−Ｘ線の断面模式図
【図３】第１の素子の２つのトランジスタのドレイン電流差の変化を説明するための図
【図４】本発明の実施形態である半導体素子の一例である固体撮像素子の製造プロセスの評価を行うための評価用ＴＥＧに含まれる第２の素子の平面模式図
【図５】図４に示すＹ−Ｙ線の断面模式図
【図６】第２の素子の２つのトランジスタのドレイン電流差の変化を説明するための図
【図７】特許文献１に記載された素子の断面模式図
【符号の説明】
【００５１】
１  ｎ型シリコン基板
２  ｐウェル層
３  ゲート絶縁膜
４，５，６  ｎ−型不純物領域
７，８，９  ｎ＋型不純物領域
１０，１１  電極
Ｓ，Ｇ，ＤＬ，ＤＲ  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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