(57)【要約】  【課題】  半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させる。  【解決手段】  ＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板１１には、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタが形成されるとともに、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタが形成され、Ｎチャネル電界効果型トランジスタ上には、（１００）基板１１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成されている。  【選択図】      図１
2007073800.tif 000002
【特許請求の範囲】
【請求項１】
＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板と、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１００）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。
【請求項２】
＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板と、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置され、前記（１００）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
＜１００＞方向に沿って凹状に折り曲げられた（１１０）基板と、
前記（１１０）基板上に＜１００＞方向に沿って前記（１１０）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１１０）基板上に＜１１０＞方向に沿って前記（１１０）基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｐチャネル電界効果型トランジスタ上に形成され、前記（１１０）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。
【請求項４】
＜１１０＞方向に沿って凹状に折り曲げられた（１１１）基板と、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１１１）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。
【請求項５】
＜１１０＞方向に沿って凸状に折り曲げられた（１１１）基板と、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置され、前記（１１１）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項６】
引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、
前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタ上に形成され、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、折り曲げ可能な半導体チップにトランジスタを配置する方法に適用して好適なものである。
【背景技術】
【０００２】
ユビキタス社会では、電子タグや電子ペーパーに代表されるようにウェアラブル電子機器が注目されている。なかでも、表示機能付電子タグやフレキシブルディスプレイなどは、貼り付け面が凹または凸に湾曲しても表示が可能であり、様々の用途が期待されている。
このようなフレキシブル電子機器に半導体チップを搭載する場合、曲げ応力が加わっても半導体チップが破壊されないことが要求される。このような半導体チップは、シリコンウェハ上に集積回路を形成し、シリコンウェハを研磨することで薄膜化してから、シリコンウェハをチップ状にダイシングし、フレキシブル基板上に実装される。このような半導体チップは、半導体チップに印加される応力によってはトランジスタの移動度が劣化することがある。
【０００３】
また、例えば、特許文献１には、薄膜化された半導体チップを折り曲げることにより、トランジスタの移動度を向上させる方法が開示されている。
【特許文献１】特開２００３−２３４４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された方法では、半導体チップを単に折り曲げるだけでは、トランジスタの移動度が却って劣化し、トランジスタの移動度が必ずしも向上するとは限らないという問題があった。また、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタでは移動度が向上する条件が異なるため、同一の半導体チップに搭載されたＰチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができないという問題があった。
そこで、本発明の目的は、半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板と、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１００）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。
【０００６】
なお、ここで例えば、（１００）基板を＜１１０＞方向に沿って折り曲げるとは、（１００）結晶面上で存在可能な、等価な＜１００＞方向のうち、いずれかの方向に曲げることをいう。この場合、そのような等価な方向には、［０１１］（または[０−１−１]）と、[０１−１]（または[０−１１]）の二つがあるが、いずれの方向に曲げてもよい。以下に出てくるこれ以外の、基板と曲げ方向の関係も同様とする。
【０００７】
これにより、＜１１０＞方向に沿って（１００）基板を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板と、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置され、前記（１００）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする。
【０００９】
これにより、＜１１０＞方向に沿って（１００）基板を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、＜１００＞方向に沿って凹状に折り曲げられた（１１０）基板と、前記（１１０）基板上に＜１００＞方向に沿って前記（１１０）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１１０）基板上に＜１１０＞方向に沿って前記（１１０）基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｐチャネル電界効果型トランジスタ上に形成され、前記（１１０）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。
【００１１】
これにより、＜１００＞方向に沿って（１１０）基板を凹状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１０）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凹状に折り曲げられた（１１１）基板と、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１１１）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。
【００１３】
これにより、＜１１０＞方向に沿って（１１１）基板を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凸状に折り曲げられた（１１１）基板と、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置され、前記（１１１）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする。
【００１５】
これにより、＜１１０＞方向に沿って（１１１）基板を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタ上に形成され、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。
【００１７】
これにより、引っ張り応力がかかるように凸状に半導体基板を折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタに２軸方向の引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の半導体基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
図１において、（１００）基板１１は、＜１１０＞方向に沿って凹状に折り曲げられている。ここで、（１００）基板１１を＜１１０＞方向に沿って凹状に折り曲げることにより、＜１１０＞方向に沿って圧縮応力Ｆ１を（１００）基板１１にかけることができる。なお、（１００）基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００１９】
そして、（１００）基板１１上には、ゲート電極１２ａが配置されているとともに、（１００）基板１１には、ゲート電極１２ａを挟み込むようにＰ型ドレイン層１３ａおよびＰ型ソース層１４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板１１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されている。
【００２０】
また、（１００）基板１１上には、ゲート電極１２ｂが配置されているとともに、（１００）基板１１には、ゲート電極１２ｂを挟み込むようにＮ型ドレイン層１３ｂおよびＮ型ソース層１４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板１１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１００）基板１１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成されている。なお、ゲートキャップ膜１５としては、例えば、シリコン窒化膜を用いることができる。
【００２１】
これにより、＜１１０＞方向に沿って（１００）基板１１を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板１１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００２２】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図２において、（１００）基板２１は、＜１１０＞方向に沿って凸状に折り曲げられている。ここで、（１００）基板２１を＜１１０＞方向に沿って凸状に折り曲げることにより、＜１１０＞方向に沿って引っ張り応力Ｆ２を（１００）基板２１にかけることができる。なお、（１００）基板２１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００２３】
そして、（１００）基板２１上には、ゲート電極２２ａが配置されているとともに、（１００）基板２１には、ゲート電極２２ａを挟み込むようにＰ型ドレイン層２３ａおよびＰ型ソース層２４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板２１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板２１の折り曲げ方向と平行にチャネルが配置されている。また、Ｐ型ドレイン層２３ａおよびＰ型ソース層２４ａは、（１００）基板２１の折り曲げによる引っ張り応力よりも大きな圧縮応力Ｆ２´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。
【００２４】
また、（１００）基板２１上には、ゲート電極２２ｂが配置されているとともに、（１００）基板２１には、ゲート電極２２ｂを挟み込むようにＮ型ドレイン層２３ｂおよびＮ型ソース層２４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板２１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板２１の折り曲げ方向と平行にチャネルが配置されている。
【００２５】
これにより、＜１１０＞方向に沿って（１００）基板２１を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板２１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００２６】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図である。
図３において、（１１０）基板３１は、＜１００＞方向に沿って凹状に折り曲げられている。ここで、（１１０）基板３１を＜１００＞方向に沿って凹状に折り曲げることにより、＜１００＞方向に沿って圧縮応力Ｆ３を（１１０）基板３１にかけることができる。なお、（１１０）基板３１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００２７】
そして、（１１０）基板３１上には、ゲート電極３２ａが配置されているとともに、（１１０）基板３１には、ゲート電極３２ａを挟み込むようにＰ型ドレイン層３３ａおよびＰ型ソース層３４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１０）基板３１上に形成されたＰチャネル電界効果型トランジスタは、＜１００＞方向に沿って（１１０）基板３１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１１０）基板３１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ３´を印加するゲートキャップ膜３５が形成されている。
【００２８】
また、（１１０）基板３１上には、ゲート電極３２ｂが配置されているとともに、（１１０）基板３１には、ゲート電極３２ｂを挟み込むようにＮ型ドレイン層３３ｂおよびＮ型ソース層３４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１０）基板３１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１０）基板３１の折り曲げ方向と直角にチャネルが配置されている。
【００２９】
これにより、＜１００＞方向に沿って（１１０）基板３１を凹状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１０）基板３１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００３０】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す平面図である。
図４において、（１１１）基板４１は、＜１１０＞方向に沿って凹状に折り曲げられている。ここで、（１１１）基板４１を＜１１０＞方向に沿って凹状に折り曲げることにより、＜１１０＞方向に沿って圧縮応力Ｆ４を（１１１）基板４１にかけることができる。なお、（１１１）基板４１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００３１】
そして、（１１１）基板４１上には、ゲート電極４２ａが配置されているとともに、（１１１）基板４１には、ゲート電極４２ａを挟み込むようにＰ型ドレイン層４３ａおよびＰ型ソース層４４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板４１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板４１の折り曲げ方向と平行にチャネルが配置されている。
【００３２】
また、（１１１）基板４１上には、ゲート電極４２ｂが配置されているとともに、（１１１）基板４１には、ゲート電極４２ｂを挟み込むようにＮ型ドレイン層４３ｂおよびＮ型ソース層４４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板４１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板４１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１１１）基板４１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ４´を印加するゲートキャップ膜４５が形成されている。
【００３３】
これにより、＜１１０＞方向に沿って（１１１）基板４１を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板４１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００３４】
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図である。
図５において、（１１１）基板５１は、＜１１０＞方向に沿って凸状に折り曲げられている。ここで、（１１１）基板５１を＜１１０＞方向に沿って凸状に折り曲げることにより、＜１１０＞方向に沿って引っ張り応力Ｆ５を（１１１）基板５１にかけることができる。なお、（１１１）基板５１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００３５】
そして、（１１１）基板５１上には、ゲート電極５２ａが配置されているとともに、（１１１）基板５１には、ゲート電極５２ａを挟み込むようにＰ型ドレイン層５３ａおよびＰ型ソース層５４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板５１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板５１の折り曲げ方向と平行にチャネルが配置されている。また、Ｐ型ドレイン層５３ａおよびＰ型ソース層５４ａは、（１１１）基板５１の折り曲げによる引っ張り応力よりも大きな圧縮応力Ｆ５´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。
【００３６】
また、（１１１）基板５１上には、ゲート電極５２ｂが配置されているとともに、（１１１）基板５１には、ゲート電極５２ｂを挟み込むようにＮ型ドレイン層５３ｂおよびＮ型ソース層５４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板５１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板５１の折り曲げ方向と平行にチャネルが配置されている。
【００３７】
これにより、＜１１０＞方向に沿って（１１１）基板５１を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板５１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
【００３８】
図６は、本発明の第６実施形態に係る半導体装置の概略構成を示す平面図である。
図６において、半導体基板６１は、引っ張り応力Ｆ６がかかるように凸状に折り曲げられている。なお、半導体基板６１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００３９】
そして、半導体基板６１上には、ゲート電極６２ａが配置されているとともに、半導体基板６１には、ゲート電極６２ａを挟み込むようにＰ型ドレイン層６３ａおよびＰ型ソース層６４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、半導体基板６１上に形成されたＰチャネル電界効果型トランジスタは、半導体基板６１の折り曲げ方向と直角にチャネルが配置されている。さらに、Ｐチャネル電界効果型トランジスタ上には、引っ張り応力Ｆ６´を印加するゲートキャップ膜６５ａが形成されている。
【００４０】
また、半導体基板６１上には、ゲート電極６２ｂが配置されているとともに、半導体基板６１には、ゲート電極６２ｂを挟み込むようにＮ型ドレイン層６３ｂおよびＮ型ソース層６４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、半導体基板６１上に形成されたＰチャネル電界効果型トランジスタは、半導体基板６１の折り曲げ方向と直角にチャネルが配置されている。さらに、Ｐチャネル電界効果型トランジスタ上には、引っ張り応力Ｆ６´´を印加するゲートキャップ膜６５ｂが形成されている。
【００４１】
これにより、引っ張り応力がかかるように凸状に半導体基板６１を折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタに２軸方向の引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の半導体基板６１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
なお、上述した折り曲げられた半導体チップは、例えば、ウェラブルモジュールなどに利用することができ、電子タグや電子ペーパーやフレキシブルディスプレイなどに用いることができる。そして、ボトルや缶などに電子タグを貼り付けたり、腕時計のベルトに表示装置を形成したり、円柱状の表示体を実現したりすることができる。
【００４２】
図７は、本発明の一実施形態に係る引っ張り応力が印加されたトランジスタの概略構成を示す断面図である。
図７において、半導体基板１０１上には、ゲート絶縁膜１０２を介してゲート電極１０３が形成され、ゲート電極１０３の側壁にはサイドウォール１０４が形成されている。そして、半導体基板１０１には、ゲート電極１０３の両側にそれぞれ配置されたＬＤＤ層を介してソース層１０５ａおよびドレイン層１０５ｂがそれぞれ形成されている。そして、半導体基板１０１上には、ゲート電極１０３を覆うように配置されたゲートキャップ膜１０６が形成されている。なお、ゲートキャップ膜１０６としては、例えば、シリコン窒化膜を用いることができる。
これにより、ゲート電極１０３下のチャネルに沿って引っ張り応力をかけることができ、半導体基板１０１を折り曲げた場合においても、半導体基板１０１の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。
【００４３】
図８は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの概略構成を示す断面図である。
図８において、半導体基板１１１上には、ゲート絶縁膜１１２を介してゲート電極１１３が形成され、ゲート電極１１３の側壁にはサイドウォール１１４が形成されている。そして、半導体基板１１１には、ゲート電極１１３の両側にそれぞれ配置されたＬＤＤ層を介してソース層１１５ａおよびドレイン層１１５ｂがそれぞれ埋め込まれている。なお、ソース層１１５ａおよびドレイン層１１５ｂは、半導体基板１１１とは異なる材質を用いることができ、例えば、半導体基板１１１がＳｉの場合、ソース層１１５ａおよびドレイン層１１５ｂとして、ＳｉＧｅを用いることができる。
これにより、ゲート電極１１３下のチャネルに沿って圧縮応力をかけることができ、半導体基板１１１を折り曲げた場合においても、半導体基板１１１の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。
【００４４】
図９は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの製造方法を示す断面図である。
図９（ａ）において、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などの方法により、素子分離絶縁膜１２７を半導体基板１２１に形成する。そして、半導体基板１２１の表面の熱酸化を行うことにより、半導体基板１２１の表面にゲート絶縁膜１２２を形成する。そして、ゲート絶縁膜１２２を形成した後、ＣＶＤなどの方法により半導体基板１２１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板１２１上にゲート電極１２３を形成する。
【００４５】
次に、ゲート電極１２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１２１内にイオン注入することにより、ゲート電極１２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体基板１２１に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１２１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１２３の側壁にサイドウォール１２４を形成する。
【００４６】
次に、図９（ｂ）に示すように、ウェットエッチングなどの方法にてサイドウォール１２４の側方にそれぞれ配置された半導体基板１２１を除去することにより、ゲート電極１２３の側方に配置された凹部１２８ａ、１２８ｂを半導体基板１２１に形成する。
次に、図９（ｃ）に示すように、選択エピタキシャル成長を行うことにより、半導体基板１２１と材質の異なる半導体層を凹部１２８ａ、１２８ｂ内に埋め込む。そして、凹部１２８ａ、１２８ｂ内に埋め込まれた半導体基板１２１と材質の異なる半導体層に、ゲート電極１２３およびサイドウォール１２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１２１内にイオン注入することにより、ゲート電極１２３の側方に配置されたソース層１２９ａおよびドレイン層１２９ｂを形成する。なお、例えば、半導体基板１２１がＳｉの場合、ソース層１２９ａおよびドレイン層１２９ｂとしてＳｉＧｅを用いることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す斜視図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す斜視図。
【図５】本発明の第５実施形態に係る半導体装置の概略構成を示す斜視図。
【図６】本発明の第６実施形態に係る半導体装置の概略構成を示す斜視図。
【図７】引っ張り応力が印加されたトランジスタの概略構成を示す断面図。
【図８】圧縮応力が印加されたトランジスタの概略構成を示す断面図。
【図９】圧縮応力が印加されたトランジスタの製造方法を示す断面図。
【符号の説明】
【００４８】
１１、２１、３１、４１、５１、６１  基板、１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ、４２ａ、４２ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ、１０３、１１３、１２３  ゲート電極、１３ａ、１３ｂ、２３ａ、２３ｂ、３３ａ、３３ｂ、４３ａ、４３ｂ、５３ａ、５３ｂ、６３ａ、６３ｂ、１０５ｂ、１１５ｂ、１２９ｂ  ドレイン層、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ、４４ａ、４４ｂ、５４ａ、５４ｂ、６４ａ、６４ｂ、１０５ａ、１１５ａ、１２９ａ  ソース層、１５、３５、４５、６５ａ、６５ｂ、１０６  ゲートキャップ膜、１０１、１１１、１２１  半導体基板、１０２、１１２、１２２  ゲート絶縁膜、１０４、１１４、１２４  サイドウォール、１２５ａ、１２５ｂ  ＬＤＤ層、１２６ａ、１２６ｂ  高濃度不純物導入層、１２７  素子分離絶縁膜、１２８ａ、１２８ｂ  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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