(57)【要約】【課題】  貫通電流が充分に抑制された電圧レベル変換器を得る。【解決手段】  絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とする複数の同導電型のＭＩＳＴＦＴから構成され、入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端子および第２のＭＩＳＴＦＴの第１の端子に接続され、第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴの各ゲート端子は一定電源の供給側に接続され、第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴのゲート端子および容量の第１の端子に接続され、第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は前記容量の第２の端子が接続されて出力端子となっている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とする複数の同導電型のＭＩＳＴＦＴから構成され、
入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端子および第２のＭＩＳＴＦＴの第１の端子に接続され、
第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴの各ゲート端子は一定電源の供給側に接続され、
第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴのゲート端子および容量の第１の端子に接続され、
第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、
第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は前記容量の第２の端子が接続されて出力端子となっていることを特徴とする表示装置。
【請求項２】
絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とする複数の同導電型のＭＩＳＴＦＴから構成され、
入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端子および第２のＭＩＳＴＦＴの第１の端子に接続され、
第１のＭＩＳＴＦＴのゲート端子は一定電源の供給側に接続され、第２のＭＩＳＴＦＴのゲート端子は前記入力パルスと逆相をなすパルスが入力され、
第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴのゲート端子および容量の第１の端子に接続され、
第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、
第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は前記容量の第２の端子が接続されて出力端子となっていることを特徴とする表示装置。
【請求項３】
第１のＭＩＳＴＦＴのゲート端子は抵抗を介して一定電源の供給側に接続されているとともに、入力パルスの入力端子と第１のＭＩＳＴＦＴのゲート端子は容量を介して接続されていることを特徴とする請求項１、２のうちいずれかに記載の表示装置。
【請求項４】
絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とする複数の同導電型のＭＩＳＴＦＴから構成され、
入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端子および第２のＭＩＳＴＦＴの第１の端子に接続され、
第１のＭＩＳＴＦＴのゲート端子は一定電源の供給側に接続され、第２のＭＩＳＴＦＴのゲート端子は前記入力パルスと逆相をなすパルスが入力され、
第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴのゲート端子および容量の第１の端子に接続され、
第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端子に接続され、
第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は前記容量の第２の端子が接続されて出力端子となる回路が多段に接続されていることを特徴とする表示装置。
【請求項５】
少なくとも一つの段の回路の第１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子は高電圧電源供給側に接続されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
少なくとも一つの段の回路の第２のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子と容量の第２の端子が接続された端子との間に他の容量が介在されていることを特徴とする請求項４、５のうちいずれかに記載の表示装置。
【請求項７】
１段目の回路の第１のＭＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子は入力パルスが入力される入力端子に接続されていることを特徴とする請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、表示パネルの基板面に表示駆動回路が形成されたアクティブ・マトリクス型の表示装置に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置の１種である液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設される複数のゲート信号線のうちの２本のゲート信号線とｙ方向に延在しｘ方向に並設される複数のドレイン信号線のうちの隣接する２本のドレイン信号線とで囲まれた領域を１つの画素領域としている。
そして、この画素領域には一方のゲート信号線からの走査信号の供給によって作動する薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの映像信号が供給される画素電極とを備えている。
【０００３】
この画素電極はたとえば他方の基板側に形成された対向電極との間に電界を生じせしめ、この電界によってこれら電極の間の液晶の光透過率を制御するようになっている。
そして、このような液晶表示装置において、各ゲート信号線のそれぞれに走査信号を供給する走査信号駆動回路、および各ドレイン信号線のそれぞれに映像信号を供給する映像信号駆動回路が備えられている。
【０００４】
このような走査信号駆動回路および映像信号線駆動回路は、画素領域内に形成される薄膜トランジスタと同様の構成からなる多数のＭＩＳトランジスタからなることに鑑み、これら各トランジスタの半導体層を多結晶のシリコン（ｐ−Ｓｉ）で形成するとともに、走査信号駆動回路および映像信号線駆動回路を前記一方の基板面に前記画素の形成と並行して形成したものが知られている。
【０００５】
そして、これら各回路は、そのトランジスタを多結晶のシリコンで形成しているため、出力が低電圧であり、これをそのまま用いると必要な駆動電圧を得られない場合がある。このため、パルス等の電圧を低電圧から高電圧へ変換するための電圧レベル変換器が組み込まれている。
このような電圧レベル変換器としては、たとえば図１６に示すようなもの、あるいは図１７に示すようなものが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、これらの電圧レベル変換器の本質的な動作は、異なる極性のＭＯＳトランジスタのうちいずれか一方の極性のＭＯＳトランジスタの電流のＯＮ／ＯＦＦを外部からの入力パルスで制御し、これにより変動した電圧を用いて、他方の極性のＭＯＳトランジスタの電流のＯＮ／ＯＦＦを制御することにより、外部からの入力パルスの電圧より振幅の大きいパルスを得るようになっている。
【０００７】
このため、他方の極性のＭＯＳトランジスタは、レベル変換後の電圧振幅に近い大きな電圧変動を入力として電流のＯＮ／ＯＦＦを制御している。
したがって、他方の極性のＭＯＳトランジスタの電流のＯＮ／ＯＦＦを制御する電圧が、制御に十分な値に到達する前に何らかの貫通電流が生じてしまうことになる。
【０００８】
このことは、外部からの入力パルスの電圧は、いずれか一方のＭＯＳトランジスタの絶対電圧に支配されるか、またはいずれか一方のＭＯＳトランジスタの絶対電圧は外部からの入力パルスの電圧によって制限されることになる。
【０００９】
ここで、電圧レベル変換器が多結晶シリコンのＭＯＳトランジスタで形成されている場合、単結晶シリコンのＭＯＳトランジスタの場合と比較して、電荷移動度が小さく、外部からの入力パルスの小さい電圧でのゲート制御ではさらに電流供給能力が小さくなり、ＭＯＳトランジスタの電流のＯＮ／ＯＦＦを制御する電圧に変化させるまでの時間は長くなり、結果として、貫通電流が多くなってしまうことが指摘されるに到っている。
【００１０】
本発明は、このような事情に基づいてなされたものであり、その目的は貫通電流が充分に抑制された電圧レベル変換器を備えた表示装置を提供することにある
【課題を解決するための手段】
【００１１】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明による表示装置は、たとえば、絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とするＭＩＳＴＦＴから構成され、
入力パルスの入力端子が第１の容量を介してそれぞれゲート端子および第１の端子に接続される第１のＮＭＩＳＴＦＴと第１のＰＭＩＳＴＦＴと、
前記入力パルスの入力端子が第２の容量を介してそれぞれ第２の端子に接続される第２のＮＭＩＳＴＦＴと第２のＰＭＩＳＴＦＴと、
前記第１のＮＭＩＳＴＦＴと第１のＰＭＩＳＴＦＴのゲート端子および第１の端子がゲート端子に接続される第３のＰＭＩＳＴＦＴと、
前記第２のＮＭＩＳＴＦＴと第２のＰＭＩＳＴＦＴの第２の端子がゲート端子に接続される第３のＮＭＩＳＴＦＴと、
前記第３のＰＭＩＳＴＦＴの第１の端子は前記第１のＮＭＩＳＴＦＴの第２の端子と第１のＰＭＩＳＴＦＴの第２の端子と接続された高電圧電源供給配線側に接続され、前記第３のＮＭＩＳＴＦＴの第２の端子は前記第２のＮＭＩＳＴＦＴのゲート端子と第１の端子および前記第２のＰＭＩＳＴＦＴのゲート端子と第１の端子と接続された低電圧電源供給配線側に接続され、
前記第３のＰＭＩＳＴＦＴの第２の端子と第３のＮＭＩＳＴＦＴの第１の端子の接続点を出力端子とすることを特徴とするものである。
【００１３】
このように構成された表示装置は、第３のＰＭＩＳＴＦＴと第３のＮＭＩＳＴＦＴのそれぞれのＯＮ状態およびＯＦＦ状態、およびＯＦＦ状態およびＯＮ状態を同時に作動させることができるようになり、第３のＰＭＩＳＴＦＴと第３のＮＭＩＳＴＦＴを通して流れる貫通電流を防止することができる。
【発明の効果】
【００１４】
以上説明したことから明らかなように、本発明による表示装置によれば、貫通電流が充分に抑制された電圧レベル変換器を備えたものを得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による表示装置の実施例について図面を用いて説明をする。
実施例１．
《全体構成》
図２は本発明による液晶表示装置の全体を示す概略構成図である。同図は実際の幾何学的配置に対応させて描いた平面図となっている。
同図において、液晶を介して互いに対向配置される一対の透明基板のうち一方のたとえばガラス基板からなる透明基板ＳＵＢ１がある。
そして、この透明基板ＳＵＢ１の液晶側の面の周辺を除く中央部（表示部ＡＲ）には、図中ｘ方向に延在しｙ方向に並設される複数のゲート信号線ＧＬおよびｙ方向に延在しｘ方向に並設される複数のドレイン信号線ＤＬが形成されている。
【００１６】
隣接する２本のゲート信号線ＧＬおよび隣接する２本のドレイン信号線ＤＬとで囲まれる各領域は画素領域を構成し、この画素領域には一方の側のゲート信号線ＧＬからの走査信号の供給によって作動する薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方の側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとを備えている。
【００１７】
すなわち、各ゲート信号線ＧＬにはたとえば図２中上から下に順次走査信号（電圧）が供給され、この走査信号によって薄膜トラジスタＴＦＴがＯＮするようになっている。そして、このタイミングにあわせて各ドレイン信号線ＤＬから映像信号（電圧）が供給され、ＯＮ状態の前記薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加されるようになっている。
【００１８】
なお、これら各画素電極ＰＸはたとえば透明基板ＳＵＢ１に対向配置される他の透明基板の液晶側の面において各画素領域に共通に形成された対向電極（図示せず）との間に電界を発生せしめ、この電界が液晶の光透過率を制御するようになっている。
【００１９】
各ゲート信号線ＧＬはその一端側（図中左側）において画素駆動用シフトレジスタ１に接続され、この画素駆動用シフトレジスタ１によって前記各ゲート信号線ＧＬに順次走査信号が供給されるようになっている。
【００２０】
各ドレイン信号線ＤＬはその一端側（図中上側）において、その一端側から順次に、Ｄ−Ａ変換回路２、メモリ３、入力データ取り込み回路４、水平アドレスデコーダ５が接続され、前記メモリには垂直アドレスデコーダ６、メモリ駆動用シフトレジスタ７が接続されている。
【００２１】
そして、このように構成された液晶表示装置には、スタートパルスクロック信号、画素データ、水平画素アドレス（Ｈ）、垂直画素アドレス（Ｖ）を含む情報が入力されるようになっている。
スタートパルスクロック信号はメモリ駆動用シフトレジスタ７および画素駆動用シフトレジスタ１に、水平画素アドレス（Ｈ）は水平アドレスデコーダ５に、画素データは入力データ取込み回路４に、垂直画素アドレス（Ｖ）は垂直アドレスデコーダ６に、それぞれ入力されるようになっている。
【００２２】
そして、このような回路において、電圧のレベルを変換することが必要な個所において、電圧レベル変換器ＶＬＣが形成されている。図２においては、水平画素アドレス（Ｈ）が入力される水平アドレスレコーダ５の前段に、画素データが入力される入力データ取込み回路４の前段に、メモリ３とＤ−Ａ変換回路２との間に、そして、画素駆動用シフトレジスタ１とゲート信号線ＧＬとの間に形成されている。
【００２３】
ここで、透明基板ＳＵＢ１の表面に形成される表示部ＡＲおよびその周辺の各回路は、フォトリソグラフィ技術による選択エッチングで所定のパターンに形成された導電層、半導体層、および絶縁層等が積層されて形成された薄膜トランジスタ（ＭＩＳＴＦＴ）、画素電極、信号線等が形成されている。
そして、この場合の半導体層はたとえば多結晶のシリコン（ｐ−ＳＩ）で形成されている。
【００２４】
《レベル変換回路》
図１（ａ）は前記レベル変換器ＶＬＣの一実施例を示す回路図である。
なお、このレベル変換器ＶＬＣは図２に示したそれの全部に適用されることはなく必要とされる部分、あるいは他の部分に適用されるようにしてもよい。
【００２５】
同図（ａ）において、まず、入力パルスＶＩＮの入力端子が第１の容量Ｃ１を介してｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子および第１の端子（ソース端子およびドレイン端子のうち一方の端子をいう）に接続され、ｐ型のＭＯＳトランジスタＰＭＯＳ１のゲート端子および第１の端子に接続されている。
【００２６】
また、入力パルスＶＩＮの入力端子が第２の容量Ｃ２を介してｎ型のＭＯＳトランジスタＮＭＯＳ２の第２の端子（ソース端子およびドレイン端子のうち他方の端子をいう）に接続され、ｐ型のＭＯＳトランジスタＰＭＯＳ２の第２の端子に接続されている。
【００２７】
そして、ｎ型のＭＯＳトランジスタＮＭＯＳ１とｐ型のＭＯＳトランジスタＰＭＯＳ１のそれぞれのゲート端子および第１の端子はｐ型のＭＯＳトラジスタＰＭＯＳ３のゲート端子に接続されている。
【００２８】
また、ｎ型のＭＯＳトランジスタＮＭＯＳ２とｐ型のＭＯＳトランジスタＰＭＯＳ２のそれぞれの第２の端子はｎ型のＭＯＳトラジスタＮＭＯＳ３のゲート端子に接続されている。
【００２９】
ｎ型のＭＯＳトランジスタＮＭＯＳ２とｐ型のＭＯＳトランジスタＰＭＯＳ２のそれぞれの第２の端子はｎ型のＭＯＳトランジスタＮＭＯＳ３のゲート端子に接続されている。
【００３０】
ｐ型のＭＯＳトランジスタＰＭＯＳ３の第１の端子は、ｎ型のＭＯＳトランジスタＮＭＯＳ１の第２の端子とｐ型のＭＯＳトランジスタＰＭＯＳ１の第２の端子とに接続された高電圧電源供給配線ＶＤＤに接続され、ｎ型のＭＯＳトランジスタＮＭＯＳ３の第２の端子は、ｎ型のＭＯＳトランジスタＮＭＯＳ２のゲート端子と第１の端子およびｐ型のＭＯＳトランジスタＰＭＯＳ２のゲート端子と第１の端子とに接続された低電圧電源供給配線ＶＳＳに接続されている。本明細書では、上述のＶＤＤとＶＳＳとは、配線の名称と、配線上の電位とを示すものとする。
【００３１】
このｐ型のＭＯＳトランジスタＰＭＯＳ３とｎ型のＭＯＳトランジスタＮＭＯＳ３はコンプリメンタリＭＯＳトランジスタ（ＣＭＯＳ）を構成し、ｐ型のＭＯＳトランジスタＰＭＯＳ３の第２の端子とｎ型のＭＯＳトランジスタＮＭＯＳ３の第１の端子との接続点を出力端子としている。
【００３２】
次に、上述した電圧レベル変換器ＶＬＣの動作について説明する。
図１（ｂ）は入力パルスＶＩＮの波形および図１（ａ）に示したノードＮ２ないしＮ４のそれぞれにおける信号波形を示したものである。
【００３３】
入力パルスＶＩＮは容量Ｃ１、Ｃ２を介してそれぞれノードＮ２、Ｎ３と容量結合しており、入力パルスＶＩＮの電圧変動±ΔＶにより、ノードＮ２、Ｎ３はそれぞれ±ΔＶ（Ｎ２）、±ΔＶ（Ｎ３）の電位変動を起こす。
この際の電位変動ΔＶ（Ｎ２）、ΔＶ（Ｎ３）は概ね次の式（１）、（２）で定まる。
【００３４】
〔数１〕    ΔＶ（Ｎ２）＝Ｃ１×ΔＶ／（Ｃ１＋Ｃ１Ｓ）  ……（１）
〔数２〕    ΔＶ（Ｎ３）＝Ｃ２×ΔＶ／（Ｃ２＋Ｃ２Ｓ）  ……（２）
ここで、Ｃ１Ｓ、Ｃ２Ｓは各ノードＮ２、Ｎ３の全ての容量から容量Ｃ１、Ｃ２を除いたもので、容量Ｃ１、Ｃ２を有効容量とした場合のいわゆる寄生容量である。
そして、以下の説明では次式（３）、（４）、（５）となるように回路定数が定められているとする。
【００３５】
〔数３〕  ΔＶ（Ｎ２）＝Ｖｔｈ（ＮＭＯＳ１）＋｜Ｖｔｈ（ＰＭＯＳ１）｜
＋Ｖ１ｅｆｆ  ……（３）
【００３６】
〔数４〕  ΔＶ（Ｎ３）＝Ｖｔｈ（ＮＭＯＳ２）＋｜Ｖｔｈ（ＰＭＯＳ２）｜
＋Ｖ２ｅｆｆ  ……（４）
【００３７】
〔数５〕  Ｖ１ｅｆｆ、Ｖ２ｅｆｆ＞０  ……（５）
ここで、Ｖｔｈ（ａＭＯＳｂ）は、ａ（ａ：Ｐ又はＮ）型のＭＯＳトランジスタｂ（個々のトランジスタを識別する整数）の閾値電圧を示す。また、ゲート電極に印加された電圧からそのＭＯＳトランジスタのしきい値電圧を差し引いた電圧値を有効電圧と称し、Ｖ＊ｅｆｆと表す。ここで、＊は、識別のための整数である。
【００３８】
図１（ｂ）において、まず、ノードＮ１にパルスＶＩＮが入力され、時間ｔ０からｔ１までの間に、回路に電源を投入したとき、ノードＮ２は高電圧電源電圧ＶＤＤよりも約｜Ｖｔｈ（ＰＭＯＳ１）｜の電圧だけ低い状態にあり、ノードＮ３は低電圧電源電圧ＶＳＳよりも約｜Ｖｔｈ（ＰＭＯＳ２）｜の電圧だけ高い状態にある。
【００３９】
この際、ノードＮ２の電圧をゲート電圧とするＰＭＯＳ３、およびノードＮ３の電圧をゲート電圧とするＮＭＯＳ３のそれぞれの直列接続のトランジスタはいずれも弱いＯＮ状態になる可能性があり、これにより、高電圧電源電圧供給配線ＶＤＤからＰＭＯＳ３、ＮＭＯＳ３を介して高電圧電源電圧供給配線ＶＤＤから低電圧電源電圧供給配線ＶＳＳに貫通電流が流れ、この電流量によって出力が現れるノードＮ４における信号の電圧が不安定となる畏れがある。
【００４０】
このことは、電源の投入時、またはその直後に入力パルスＶＩＮの電圧を変化させることによって、ＰＭＯＳ３またはＮＭＯＳ３のいずれか一方をＯＦＦ状態にすることによって解決できる。
【００４１】
そして、時間ｔ１で、入力パルスＶＩＮがＬｏｗレベル（以下、’Ｌ’と称す）からＨｉｇｈレベル（以下、’Ｈ’と称す）まで、＋ΔＶだけ電圧変動すると上述したように、容量Ｃ１、Ｃ２の容量結合により、ノードＮ２、Ｎ３のそれぞれの電位はΔＶ（Ｎ２）、ΔＶ（Ｎ３）分上昇する。
【００４２】
この場合、ノードＮ２の電圧Ｖ（Ｎ２）は上式（３）から、
【００４３】
〔数６〕  Ｖ（Ｎ２）＝ＶＤＤ＋ΔＶ（Ｎ２）−｜Ｖｔｈ（ＰＭＯＳ１）｜
＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆ  ……（６）
となり、ＰＭＯＳ３は強いＯＦＦ状態となる。
【００４４】
ノードＮ３の電圧Ｖ（Ｎ３）は上式（４）から、
【００４５】
〔数７〕  Ｖ（Ｎ３）＝ＶＳＳ＋ΔＶ（Ｎ３）＋｜Ｖｔｈ（ＰＭＯＳ２）｜
＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ２）＋２｜Ｖｔｈ（ＰＭＯＳ２）｜
＋Ｖ２ｅｆｆ                                      ……（７）
となり、ＮＭＯＳ３はＯＮ状態となる。
このことから、入力パルスＶＩＮが＋ΔＶ電圧変動することにより、ＰＭＯＳ３のＯＦＦ状態と、ＮＭＯＳ３のＯＮ状態がほぼ同時に起こることになる。
【００４６】
時間ｔ１からｔ２の間では、Ｖ（Ｎ２）はＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆなので、ＮＭＯＳ１がＯＮ状態となりＶ（Ｎ２）は減少していくが、Ｖ（Ｎ２）がＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）の電圧付近でＮＭＯＳ１はカットオフされる。この時、ＰＭＯＳ３のゲート電圧はＶ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）であり、ＰＭＯＳ３のソース電圧はＶＤＤであるため、ＰＭＯＳ３はＯＦＦ状態を維持する。
【００４７】
同様に、Ｖ（Ｎ３）＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ２）＋２｜Ｖｔｈ（ＰＭＯＳ２）｜＋Ｖ２ｅｆｆなので、ＰＭＯＳ２がＯＮ状態となってＶ（Ｎ３）は減少していくが、ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜の電圧付近でＰＭＯＳ２はカットオフされる。
【００４８】
この場合、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖｔｈ（ＮＭＯＳ３）ならば、ＮＭＯＳ３はＯＮ状態を維持し、｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ３）ならば、ＮＭＯＳ３はカットオフされ、ＯＦＦ状態となる。
【００４９】
ここで、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖｔｈ（ＮＭＯＳ３）の場合を考える。
ＰＭＯＳ３はＯＦＦ状態を維持しているので、ＮＭＯＳ３はノードＮ４に蓄えられた電荷Ｃ（Ｎ４）×（ＶＩＮＴ−ＶＳＳ）を（ＶＳＳ側に）ディスチャージできれば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＳＳにできることになる。ここで、Ｃ（Ｎ４）はノードＮ４の静電容量、ＶＩＮＴはｔ１の時刻におけるノードＮ４の電圧である。
【００５０】
ＮＭＯＳ３のゲート電圧がＶ（Ｎ２）＝ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜になったときの電流値を次式（８）とし、
【００５１】
〔数８〕  Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））  ……………（８）
少なくとも、次式（９）の条件を満たすように定数設定すればノードＮ４の電圧Ｖ（Ｎ４）はＶＳＳになる。
【００５２】
〔数９〕  Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１）
≧Ｃ（Ｎ４）×（ＶＩＮＴ−ＶＳＳ）  …………（９）
また、次式（１０）に示す関係にあるなら、
【００５３】
〔数１０〕  ｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ３）  ……（１０）
Ｖ（Ｎ２）＝Ｖｔｈ（ＮＭＯＳ３）の電圧になったところで、ＮＭＯＳ３はカットオフされる。時間ｔ１からＮＭＯＳ３がカットオフされるまでの時間をｔｅｆｆ１とすると、ＰＭＯＳ３はＯＦＦ状態であるので、ＮＭＯＳ３によりディスチャージされる電荷Ｑ’（１）は、次式（１１）で与えられる。
【００５４】
〔数１１〕  Ｑ’（１）＝∫Ｉ（ｔ）ｄｔ  …………（１１）
ここで、Ｉ（ｔ）は、βＮをＮＭＯＳ３の電流変換係数、Ｑ（ｔ）をノードＮ４の時間ｔでの電荷量、Ｃ（Ｎ４）をノードＮ４の容量とすると、
Ｑ（ｔ）／Ｃ（Ｎ４）＜（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））のとき、
Ｉ（ｔ）＝βＮ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））＊（Ｑ（ｔ）／Ｃ（Ｎ４））−（Ｑ（ｔ）／Ｃ（Ｎ４））×（Ｑ（ｔ）／Ｃ（Ｎ４）））／２
Ｑ（ｔ）／Ｃ（Ｎ４）≧（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））のとき、
Ｉ（ｔ）＝βＮ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））×（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））／２
で与えられ、積分はｔ１からｔ１＋ｔｅｆｆ１までの時間行うものとする。
【００５５】
そして、Ｑ’（１）＝Ｑ（ｔ＝ｔ１）となるなら、ノードＮ４の電圧Ｖ（Ｎ４）はＶＳＳとなる。逆に、上式（１１）のＱ’（１）をＱ（ｔ＝ｔ１）とおいて式（１１）から求められる積分時間ｔｘがｔｘ≦ｔｅｆｆ１ならば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＳＳとできることになる。
【００５６】
時間ｔ２で入力パルスＶＩＮが’Ｈ’から’Ｌ’まで−ΔＶの電圧変動をすると、上述したように、容量Ｃ１、Ｃ２の容量結合により、ノードＮ２、Ｎ３の電位は、時間ｔ２の電位から、それぞれΔＶ（Ｎ２）、ΔＶ（Ｎ３）下降する。
この場合、ノードＮ３の電圧Ｖ（Ｎ３）は上式（４）等から、次式（１２）となる。
【００５７】
〔数１２〕  Ｖ（Ｎ３）＝ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜−ΔＶ（Ｎ３）
＝ＶＳＳ−Ｖｔｈ（ＮＭＯＳ２）−Ｖ２ｅｆｆ  ………（１２）
これにより、ノードＮ３の電圧Ｖ（Ｎ３）、すなわち、ＮＭＯＳ３のゲート電圧はＮＭＯＳ３のソース電圧ＶＳＳよりＶｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆだけ低い電位となるので、ＮＭＯＳ３はＯＦＦ状態になる。
ノードＮ２の電圧Ｖ（Ｎ２）は上式（３）等から、次式（１３）となる。
【００５８】
〔数１３〕  Ｖ（Ｎ２）＝ＶＤＤ＋｜Ｖｔｈ（ＮＭＯＳ１）｜−ΔＶ（Ｎ２）
＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜−Ｖ１ｅｆｆ  ……（１３）
これにより、ノードＮ２の電圧Ｖ（Ｎ２）、すなわち、ＰＭＯＳ３のゲート電圧はＰＭＯＳ３のソース電圧ＶＤＤより｜Ｖｔｈ（ＰＭＯＳ１）｜＋Ｖ１ｅｆｆだけ低い電位となるので、ＰＭＯＳ３はＯＮ状態になる。
【００５９】
時間ｔ２からｔ３の間では、Ｖｔｈ（ＮＭＯＳ２）≦Ｖｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆであれば、ＮＭＯＳ２がＯＮ状態となりＶ（Ｎ３）は上昇していくが、ＶＳＳ−Ｖｔｈ（ＮＭＯＳ２）の電圧付近で、ＮＭＯＳ２はカットオフされる。このため、ＮＭＯＳ３はＯＦＦ状態を維持する。
【００６０】
時間ｔ２において、上式（６）により、ＰＭＯＳ１のゲート電圧Ｖ（Ｎ２）はＰＭＯＳ１のソース電圧ＶＤＤより｜Ｖｔｈ（ＰＭＯＳ１）｜＋Ｖ１ｅｆｆだけ低い電圧のため、ＰＭＯＳ１はＯＮ状態となり、Ｖ（Ｎ２）の電圧は上昇していくが、Ｖ（Ｎ２）＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜付近で、ＰＭＯＳ１はカットオフされてＯＦＦ状態となる。
このため、次式（１４）の関係にあるならば、ＰＭＯＳ３はＯＮ状態を維持する。
【００６１】
〔数１４〕  ｜Ｖｔｈ（ＰＭＯＳ１）｜≧｜Ｖｔｈ（ＰＭＯＳ３）｜
………（１４）
ＮＭＯＳ３はＯＦＦ状態を維持しているので、ＰＭＯＳ３はノードＮ４に蓄えられた電荷Ｃ（Ｎ４）×（ＶＤＤ−ＶＳＳ）を（ＶＤＤ側に）ディスチャージできれば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＤＤにできることになる。
【００６２】
ＰＭＯＳ３のゲート電圧がＶ（Ｎ２）＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜になったときのＰＭＯＳ３の電流値を次式（１５）とし、
【００６３】
〔数１５〕  Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））  …………（１５）
少なくとも、次式（１６）の条件を満たすように定数設定すればノードＮ４の電圧Ｖ（Ｎ４）はＶＤＤになる。
【００６４】
〔数１６〕  Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２）
≧Ｃ（Ｎ４）×（ＶＤＤ−ＶＳＳ）  …………（１６）
また、｜Ｖｔｈ（ＰＭＯＳ１）｜＜｜Ｖｔｈ（ＰＭＯＳ３）｜であるならば、ＰＭＯＳ３がカットオフされる場合となる。時間ｔ２からＰＭＯＳ３がカットオフされるまでの時間をｔｅｆｆ２とすると、ＮＭＯＳ３はＯＦＦ状態であるので、ＰＭＯＳ３によりディスチャージされる電荷Ｑ’（２）は、次式（１７）で与えられる。
【００６５】
〔数１７〕  Ｑ’（２）＝∫Ｉ（ｔ）ｄｔ  …………（１７）
ここで、Ｉ（ｔ）は、βＰをＰＭＯＳ３の電流係数、Ｑ（ｔ）をノードＮ４の時間ｔでの電荷量、Ｃ（Ｎ４）をノードＮ４の容量とすると、ＰＭＯＳ３の電流Ｉ（ｔ）は、
Ｑ（ｔ）／Ｃ（Ｎ４）＜（Ｖ（Ｎ３）（ｔ）−｜Ｖｔｈ（ＰＭＯＳ１）｜）のとき、
Ｉ（ｔ）＝βＰ（（Ｖ（Ｎ３）（ｔ）−｜Ｖｔｈ（ＰＭＯＳ１）｜）（Ｑ（ｔ）／Ｃ（Ｎ４））−（Ｑ（ｔ）／Ｃ（Ｎ４））×（Ｑ（ｔ）／Ｃ（Ｎ４）））／２
Ｑ（ｔ）／Ｃ（Ｎ４）≧（Ｖ（Ｎ３）（ｔ）−｜Ｖｔｈ（ＰＭＯＳ１）｜）のとき、
Ｉ（ｔ）＝βＰ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））×（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））／２
で与えられ、積分はｔ２からｔ２＋ｔｅｆｆ２までの時間行うものとする。
【００６６】
そして、Ｑ’（２）＝Ｑ（ｔ＝ｔ２）となるなら、ノードＮ４の電圧Ｖ（Ｎ４）はＶＤＤとなる。逆に、上式（１７）のＱ’（２）をＱ（ｔ＝ｔ２）とおいて求められる時間間隔ｔｘがｔｘ≦ｔｅｆｆ２ならば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＤＤとすることができることになる。
【００６７】
時間ｔ３で、再び入力パルスＶＩＮが’Ｌ’から’Ｈ’まで＋ΔＶの電圧が変動すると、上述したように、容量Ｃ１、Ｃ２の容量結合により、ノードＮ２、Ｎ３の電位は時間ｔ３の電位から、それぞれΔＶ（Ｎ２）、ΔＶ（Ｎ３）上昇する。
この場合、ノードＮ２の電圧Ｖ（Ｎ２）は上式（３）等から、次式（１８）となり、ＰＭＯＳ３は強いＯＦＦ状態となる。
【００６８】
〔数１８〕  Ｖ（Ｎ２）＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜＋ΔＶ（Ｎ２）
＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆ  ………（１８）
これにより、ノードＮ３の電圧Ｖ（Ｎ３）は上式（４）等から、次式（１９）となり、ＮＭＯＳ３はＯＮ状態となる。
【００６９】
〔数１９〕  Ｖ（Ｎ３）＝ＶＳＳ−｜Ｖｔｈ（ＰＭＯＳ２）｜＋ΔＶ（Ｎ３）
＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆ  ………（１９）
【００７０】
時間ｔ３からｔ４の間では、Ｖ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆなので、ＮＭＯＳ１がＯＮ状態となりＶ（Ｎ２）は減少していくが、Ｖ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）の電圧付近で、ＮＭＯＳ１はカットオフされる。この時、ＰＭＯＳ３のゲート電圧はＶ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）であり、ＰＭＯＳ３のソース電圧はＶＤＤであるため、ＰＭＯＳ３はＯＦＦ状態を維持する。
【００７１】
同様に、｜Ｖｔｈ（ＰＭＯＳ２）｜≦Ｖｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆであれば、ＰＭＯＳ２がＯＮ状態となりＶ（Ｎ３）は減少していくが、Ｖ（Ｎ３）＝ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜の電圧付近でＰＭＯＳ２はカットオフされる。
【００７２】
この時、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖｔｈ（ＮＭＯＳ３）ならば、ＮＭＯＳ３はＯＮ状態を維持し、｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ３）ならば、Ｖ（Ｎ３）＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ３）に電圧降下したところで、ＮＭＯＳ３はカットオフされ、ＯＦＦ状態となる。
この場合、｜Ｖｔｈ（ＰＭＯＳ２）｜とＶｔｈ（ＮＭＯＳ３）との関係は、時間ｔ１からｔ２の間の動作で述べた説明と同様である。
【００７３】
以下、順次これが繰り返されて動作し、図１（ｂ）のＶ（Ｎ４）に示すように、ＶＤＤ−ＶＳＳの振幅を有するパルスに電圧レベル変換され、図１（ｂ）のＶ（Ｎ４）に示すように、ＶＤＤ−ＶＳＳの振幅をもつ波形のパルスに電圧レベル変換されることになる。
【００７４】
実施例２．
図３は、本発明による液晶表示装置に形成される電圧レベル変換器ＶＬＣの他の実施例を示す回路図で、図１（ａ）と対応した図となっている。
図１（ａ）と異なる構成は、出力端子と低電圧電源供給配線ＶＳＳとの間に容量ＣＬを接続させていることにある。
このようにした場合に、図１（ａ）の回路と比較して、その動作は定性的にはほぼ同じになる。
【００７５】
ここで、簡単のため、図１（ａ）の回路の動作説明における式（９）のＶＩＮＴをＶＤＤに変え、Ｖ（Ｎ４）をＶＳＳに、また、式（１６）を、Ｖ（Ｎ４）をＶＤＤにする条件と仮定する。
【００７６】
まず、上式（９）は次式（２０）に、
【００７７】
〔数２０〕  Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１）
≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）  ………（２０）
式（１６）は次式（２１）になる。
【００７８】
〔数２１〕  Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２）
≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）  ………（２１）
これらの式を負荷容量の式に変形する上式（２０）、（２１）は、それぞれ次式（２２）、（２３）になる。
【００７９】
〔数２２〕  ＣＬ≦｛Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１）｝／（ＶＤＤ−ＶＳＳ）−Ｃ（Ｎ４）  ………（２２）
【００８０】
〔数２３〕  ＣＬ≦｛Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２）｝／（ＶＤＤ−ＶＳＳ）−Ｃ（Ｎ４）  ………（２３）
時間の式に変形すると、それぞれ次式（２４）、（２５）となる。
【００８１】
〔数２４〕  （ｔ２−ｔ１）≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）
／（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））  ………（２４）
【００８２】
〔数２５〕  （ｔ３−ｔ２）≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）
／（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））  ………（２５）
電流の式に変形すると、それぞれ次式（２６）、（２７）となる。
【００８３】
〔数２６〕  Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２）≧
｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）／（ｔ２−ｔ１）  ………（２６）
【００８４】
〔数２７〕  Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１）≧
｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）／（ｔ３−ｔ２）  ………（２７）
【００８５】
この場合、上式（２０）から（２７）において、右辺側を固定値と考えると、式（２２）、（２３）において負荷容量の値が、式（２４）、（２５）において最大周波数が、式（２６）、（２７）においてＭＯＳトランジスタの電流値すなわちゲートの寸法が、それぞれ制限を受けることになる。
このことは、負荷（容量）によって、本実施例の電圧レベル変換回路の定数を個々に設定、あるいは確認する煩わしさがともなうことになる。
【００８６】
図４（ａ）は、これに鑑みてなされた電圧レベル変換器ＶＬＣの他の実施例を示す回路図で、図４（ｂ）は、その回路の各ノードにおけるパルス波形の模式図を示している。
図４（ａ）は、図３に対応した図となっており、ノードＮ４を入力とするＣＭＯＳインバータと、このＣＭＯＳインバータの出力ノードＮ５に負荷容量ＣＬを加えた構成となっている。
【００８７】
すなわち、まず、第１の端子が高電圧電源供給配線ＶＤＤに接続されたｐ型のＭＯＳトランジスタＰＭＯＳ４と、第２の端子が低電圧電源供給配線ＶＳＳに接続されたｎ型のＭＯＳトランジスタＮＭＯＳ４とが備えられている。
これらｐ型のＭＯＳトランジスタＰＭＯＳ４とｎ型のＭＯＳトランジスタＮＭＯＳ４のゲート端子はｐ型のＭＯＳトランジスタＰＭＯＳ３の第２の端子とｎ型のＭＯＳトランジスタＮＭＯＳ４の第１の端子の接続点に接続されている。
【００８８】
そして、ｐ型のＭＯＳトランジスタＰＭＯＳ４の第２の端子とｎ型のＭＯＳトランジスタＮＭＯＳ４の第１の端子の接続点を出力端子として構成し、この出力端子と低電圧電源供給配線ＶＳＳとの間には容量ＣＬが接続されている。
上記回路の動作において、ＶＩＮ、Ｖ（Ｎ２）、Ｖ（Ｎ３）、Ｖ（Ｎ４）の電圧時間変動は実施例１で説明したとおりである。
【００８９】
そして、Ｖ（Ｎ４）はＣＭＯＳインバータ（ＰＭＯＳ４、ＮＭＯＳ４）の入力パルスとなり、ノードＮ５は図４（ｂ）に示すような電圧時間変動となり、パルスが負荷容量ＣＬの充電電圧となる。
この場合、この回路のディスチャージすべき負荷容量は、前記ＣＭＯＳインバータ（ＰＭＯＳ４、ＮＭＯＳ４）のゲート容量、およびノードＮ４の配線容量等の寄生容量に限定される。
【００９０】
これは、一般的には、負荷容量ＣＬよりも小さな負荷とでき、各要素の設計定数を現実的な値にすることができる。さらに、たとえば実施例１の場合と比較して同一の回路定数での用途範囲が広くなる効果も有する。
【００９１】
実施例３．
図５は、レベル変換回路の他の実施例を示す回路図を示す図で、図４（ａ）と対応した図となっている。
図４（ａ）の場合と比較して異なる部分は、ｐ型のＭＯＳトランジスタＰＭＯＳ５およびｎ型のＭＯＳトランジスタＮＭＯＳ５からなるＣＭＯＳをさらに一段追加した構成とし、その出力端子と低電圧電源供給配線ＶＳＳとの間に容量ＣＬを接続させた構成となっている。なお、図５においてＣ５はノードＮ５の配線容量等の寄生容量を示す。ノードＮ６が出力端子を形成している。
このような構成からなる回路は負荷容量が大きい場合に効果的となる。
さらに、このような趣旨から、図６に示すように、ｐ型のＭＯＳトランジスタＰＭＯＳ６およびｎ型のＭＯＳトランジスタＮＭＯＳ６からなるＣＭＯＳをさらに一段追加し、その出力端子と低電圧電源供給配線ＶＳＳとの間に容量ＣＬを接続させた構成とするようにしてもよいことはもちろんである。なお、図６において、Ｃ６はノードＮ６の配線容量等の寄生容量を示す。ノードＮ７が出力端子を形成している。
【００９２】
実施例４．
図７（ａ）は、本発明による液晶表示装置の基板面に形成される電圧レベル変換器の他の実施例を示す回路図である。
同図（ａ）は、上述した構成の電圧レベル変換器ＶＬＣを多段（２段）に接続したものであり、具体的には、図１（ａ）に示した回路を前段に、図４（ａ）に示した回路を後段にし、それらの回路の間にＣＭＯＳ（ＰＭＯＳ４、ＮＭＯＳ４）を介在させて接続したものである。ノードＮ９が出力端子を形成している。
図７（ｂ）は、入力パルスＶＩＮ、上記回路のノードＮ２ないしＮ８におけるそれぞれの電圧波形Ｖ（Ｎ２）ないしＶ（Ｎ８）を示している。
上記回路の動作において、Ｖ（Ｎ５）までの信号波形は実施例２に説明した内容と同じである。
図７において、Ｃ１１、Ｃ１２、Ｃ１１Ｓ、Ｃ１２Ｓは、図４（ａ）における容量Ｃ１、Ｃ２、Ｃ１Ｓ、Ｃ２Ｓに対応する。また、Ｃ８は、ノードＮ８に形成される寄生容量を示す。
【００９３】
そして、Ｖ（Ｎ５）に対するＮ６およびＮ７の各電圧Ｖ（Ｎ６）、Ｖ（Ｎ７）の時間変化は、図４（ａ）におけるＶＩＮに対してのＶ（Ｎ２）、Ｖ（Ｎ３）の反応と同様であるが、上式（１）、（２）、（３）、（４）、（５）を満たす範囲で、通常、次式（２８）に示す関係があるのに対して、
【００９４】
〔数２８〕  ＶＩＮ《ＶＤＤ  ………（２８）
次式（２９）、（３０）が成立するので、
【００９５】
〔数２９〕  Ｖ（Ｎ５）ｍａｘ＝ＶＤＤ  ………（２９）
〔数３０〕  Ｖ（Ｎ５）ｍｉｎ＝ＶＳＳ  ………（３０）
【００９６】
たとえばＰＭＯＳ３、ＮＭＯＳ３の対と、ＰＭＯＳ１３、ＮＭＯＳ１３の対の定数が同じとすると、より大きな有効ゲート（ピーク）電圧と、長いｔｅｆｆが得られるようになる。
すなわち、より大きな負荷、換言すれば、より駆動能力のあるＣＭＯＳインバータ（ＰＭＯＳ１４、ＮＭＯＳ１４）を駆動できるようになり、さらに大きな負荷容量ＣＬを駆動させることができる。
【００９７】
また、Ｖ（Ｎ６）、Ｖ（Ｎ７）がＰＭＯＳ１３、ＮＭＯＳ１３それぞれのしきい値を超えた時点で、対になるトランジスタのＯＮ／ＯＦＦが完全に切り替わるので、通常のＣＭＯＳインバータよりも短い時間遅れで、パルス信号を次段に送ることができるようになる。
【００９８】
実施例５．
上述した各実施例では、入力パルスＶＩＮの入力端子と高電圧電源供給配線ＶＤＤとの間に、容量Ｃ１とｎ型のＭＯＳトランジスタＮＭＯＳ１が直列接続されているが、このうちｎ型のＭＯＳトランジスタＮＭＯＳ１はダイオードの機能をもたせているものである。
このため、たとえば図１（ａ）の回路の場合を例にとると、図８（ａ）に示すように、ｎ型のＭＯＳトランジスタＮＭＯＳ１を陰極を高電圧電源供給配線ＶＤＤ側としたダイオードＤ１に置き換えることができる。
【００９９】
同様に、上述した各実施例では、入力パルスＶＩＮの入力端子と低電圧電源供給配線ＶＳＳとの間に、容量Ｃ２とｐ型のＭＯＳトランジスタＰＭＯＳ２が直列接続されているが、このうちｎ型のＭＯＳトランジスタＮＭＯＳ２はダイオードの機能をもたせているものである。
このため、やはり図１（ａ）の回路の場合を例にとると、図８（ｂ）に示すように、ｎ型のＭＯＳトランジスタＮＭＯＳ２を陽極を低電圧電源供給配線ＶＳＳ側としたダイオードＤ２に置き換えることができる。
また、図８（ｃ）に示すように、前記ｎ型のＭＯＳトランジスタＮＭＯＳ１をダイオードＤ１に置き換えるとともに、ｎ型のＭＯＳトランジスタＮＭＯＳ２をダイオードＤ２に置き換えるようにしてもよいことはもちろんである。
【０１００】
さらに、上述した実施例では、図８（ｄ）に示すように、ｐ型のＭＯＳトランジスタＰＭＯＳ１およびｐ型のＭＯＳトランジスタＰＭＯＳ２を、それぞれ抵抗Ｒ１とダイオードＤ３との直列接続体、および抵抗Ｒ２とダイオードＤ４との直列接続体に置き換えるようにしてもよい。
この場合、ｐ型のＭＯＳトランジスタＰＭＯＳ１およびｐ型のＭＯＳトランジスタＰＭＯＳ２のうちいずれか一方のみを抵抗Ｒ１とダイオードＤ１との直列接続体に置き換えるようにしてもよいことはいうまでもない。
【０１０１】
また、たとえば図１（ａ）の回路において、ＮＭＯＳ２およびＰＭＯＳ２のゲート端子は低電圧電源供給配線ＶＳＳ側に接続されたものである。しかし、図９（ａ）に示すように、ＮＭＯＳ２およびＰＭＯＳ２の低電圧電源供給配線ＶＳＳ側に接続された端子と異なる他方の端子に接続させるようにしてもよい。
同様に、たとえば図１（ａ）の回路において、ＮＭＯＳ１およびＰＭＯＳ１のゲート端子は高電圧電源供給配線ＶＤＤ側に接続された端子と異なる他方の端子側に接続されたものである。しかし、図９（ｂ）に示すように、高電圧電源供給配線ＶＤＤ側に接続させるようにしてもよい。
さらに、図９（ｃ）は、図９（ａ）に示した構成と図９（ｂ）に示した構成をともに採用した構成となっており、このようにしてもよいことはもちろんである。
【０１０２】
実施例６．
図１０（ａ）は本発明による液晶表示装置に形成される電圧レベル変換器ＶＬＣの他の実施例を示す回路図である。
同図（ａ）において、まず、入力パルスＶＩＮの入力端子にｎ型のＭＯＳトランジスタＮＭＯＳ１の第１の端子が、また、ｎ型のＭＯＳトランジスタＮＭＯＳ２の第１の端子が接続されている。
ｎ型のＭＯＳトランジスタＮＭＯＳ１およびｎ型のＭＯＳトランジスタＮＭＯＳ２のそれぞれのゲート端子には一定のバイアス電圧ＶＢＩＡＳが供給されるようになっている。
【０１０３】
ｎ型のＭＯＳトランジスタＮＭＯＳ１の第２の端子はｎ型のＭＯＳトランジスタＮＭＯＳ３のゲート端子および容量ＣＢの第１の端子に接続されている。
ｎ型のＭＯＳトランジスタＮＭＯＳ３の第２の端子は高電圧電源供給配線ＶＤＤに接続され、また第１の端子は前記ｎ型のＭＯＳトランジスタＮＭＯＳ２の第２の端子に接続されている。
このｎ型のＭＯＳトランジスタＮＭＯＳ２の第２の端子とｎ型のＭＯＳトランジスタＮＭＯＳ３の第１の端子の接続点は、前記容量ＣＢの第２の端子に接続されているとともに、出力端子（Ｎ２）を構成するようになっている。
【０１０４】
なお、この図では、抵抗容量負荷として、出力端子（Ｎ２）とグランドとの間に負荷抵抗ＲＬと負荷容量ＣＬとの直列接続体が接続されている。
なお、図中、破線で示された容量ＣＳは、容量ＣＢ以外の他の容量、たとえばＮＭＯＳ３のゲート容量、ＮＭＯＳ１のソース容量、あるいはノードＮ１における配線容量等を含めた寄生容量を示している。
【０１０５】
図１０（ｂ）は、上記回路の動作を示すタイムチャートで、横軸に時間をとった各ノードの信号パルスを示した図である。
まず、入力パルスＶＩＮは、その最大電圧をＶＨ、最小電圧をＶＬとする。ここで、ＶＨは最大電源電圧ＶＤＤの半分、すなわち、次式（３１）に示す関係にあるものとし、ＶＬは簡単のため接地レベル（ＧＮＤ）とする。
【０１０６】
〔数３１〕  ＶＨ＝ＶＤＤ／２  ………（３１）
そして、バイアス電圧ＶＢＩＡＳはＶＨと等しいものとし、次式（３２）に示す関係にあるものとする。
【０１０７】
〔数３２〕  ＶＢＩＡＳ＝ＶＨ＝ＶＤＤ／２………（３２）
また、各ｎ型のＭＯＳトランジスタＮＮＭＯＳ１〜３のしきい値は等しいものとし、その値をＶｔｈとする。ここでは、次式（３３）の関係があるものとして以下説明する。
【０１０８】
〔数３３〕  Ｖｔｈ＝ＶＨ／３＝ＶＤＤ／６………（３３）
時間ｔ１で、入力パルスＶＩＮのレベルがＬｏｗレベル（以下、’Ｌ’と称す）からＨｉｇｈレベル（以下、’Ｈ’と称す）に変化すると、ＮＭＯＳ１を通って、ノードＮ１の電圧ＶＮ１は、次式（３４）に示す値にまで上昇する。
【０１０９】
〔数３４〕  ＶＮ１＝ＶＨ−Ｖｔｈ………（３４）
この際、同時に、ＮＭＯＳ３もＯＮ状態にあるので、ノードＮ２の電圧ＶＮ２も上式（３４）に示される電圧に向かって上昇を始める。
【０１１０】
この時、ノードＮ２は、負荷抵抗ＲＬ、ノードＮ３、負荷容量ＣＬとからなる負荷回路と接続されているので、ノード２の電圧上昇はノードＮ１よりも遅いものと仮定する。
また、ノードＮ１の電圧ＶＮ１がＶＨ−Ｖｔｈとなり、ＮＭＯＳ１がカットオフされた際のノードＮ２の電圧をＶＮ２０とし、次式（３５）の条件が満たされているものとする。
【０１１１】
〔数３５〕  ＶＮ１−ＶＮ２０＝ＶＨ−Ｖｔｈ−ＶＮ２０＝Ｖｔｈ＋α
………（３５）
この時、ＮＭＯＳ３は、そのゲート電圧がＶＮ１で、ドレイン電圧がＶＤＤ、ソース電圧がＶＮ２０であるから、ＯＮ状態となる。
【０１１２】
ノード２の電圧ＶＮ２がＶＨ−Ｖｔｈの電位になるまでは、ＮＭＯＳ２とＮＭＯＳ３の両方から電流が流れ込んで、ノードＮ２の電位ＶＮ２を引き上げるようになる。そして、ＶＮ２＝ＶＨ−Ｖｔｈになると、ＮＭＯＳ２はカットオフされて電流は止まる。
しかし、この際、先にカットオフされてフローティングノードとなっているノードＮ１は容量ＣＢを介してノードＮ２と容量結合されているので、Ｎ２の電圧上昇にともない電圧ＶＮ１が上昇する。
【０１１３】
ノード２の電圧ＶＮ２がＶＨ−Ｖｔｈの電位になった時点でのノードＮ１の電圧ＶＮ１１は、ほぼ、次式（３６）で与えられ、
【０１１４】
〔数３６〕  ＶＮ１１＝ＶＨ−Ｖｔｈ＋（Ｖｔｈ＋α）×ＣＢ／（ＣＢ＋ＣＳ）
………（３６）
ここで、次式（３７）が満たされていればＮＭＯＳ３はＯＮ状態を維持する。
【０１１５】
〔数３７〕  ＶＮ１１−（ＶＨ−Ｖｔｈ）＝（Ｖｔｈ＋α）×ＣＢ／（ＣＢ＋ＣＳ）＝Ｖｔｈ＋β  ………（３７）
このため、ＮＭＯＳ３を通じて、電源電圧から電流の流れ込みがつづき、ノードＮ２の電圧は上昇を続ける。
そして、ＶＮ２＝ＶＨ−Ｖｔｈ以降の電圧上昇分をΔＶとすると、この際のノードＮ１の電圧ＶＮ１Δは次式（３８）で示され、
【０１１６】
〔数３８〕  ＶＮ１Δ＝ＶＮ１１＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ）
＝ＶＨ−Ｖｔｈ＋（Ｖｔｈ＋α＋ΔＶ）×ＣＢ／（ＣＢ＋ＣＳ）
………（３８）
この式（３８）からノードＮ２の電圧ＶＮ２＝ＶＨ−Ｖｔｈ＋ΔＶを引いた値ＶＮ１Δ−ＶＮ２が次式（３９）に示す条件を満たしている範囲では、ＮＭＯＳ３はＯＮ状態を維持することになる。
【０１１７】
〔数３９〕  ＶＮ１Δ−ＶＮ２＝（Ｖｔｈ＋α＋ΔＶ）×ＣＢ／（ＣＢ＋ＣＳ）
−ΔＶ＞Ｖｔｈ  ………（３９）
この式（３９）において、次式（４０）に示すように、
【０１１８】
〔数４０〕  ΔＶ＝ＶＤＤ−（ＶＨ−Ｖｔｈ）  ………（４０）
と置き換えた次式（４１）が満たされるならば、
【０１１９】
〔数４１〕  （Ｖｔｈ＋α＋ＶＤＤ−（ＶＨ−Ｖｔｈ））
×ＣＢ／（ＣＢ＋ＣＳ）−（ＶＤＤ−（ＶＨ−Ｖｔｈ））＞Ｖｔｈ  …（４１）
ノードＮ２の電圧ＶＮ２はＶＤＤの電圧まで上昇することになる。
【０１２０】
このノードＮ２の電圧上昇が、ノードＮ１よりも遅いことが、本実施例の回路の本質であり、換言すれば、このような動作となるように回路定数、特に、各トランジスタのサイズ、並びに結合容量ＣＢを設定する必要がある。
【０１２１】
上述した説明では、しきい値電圧Ｖｔｈは常時一定として説明をしたが、基板効果等により、各電圧の変動に対するしきい値電圧の変化を無視できない場合等は、その折々でのＶｔｈを用いる必要がある。
【０１２２】
時間ｔ２で、入力パルスＶＩＮの電圧レベルが’Ｈ’から’Ｌ’に変化すると、入力パルスＶＩＮの電圧は、ＮＭＯＳ１とＮＭＯＳ２のソース電位となり、この際、２つのトランジスタＮＭＯＳ１とＮＭＯＳ２とのゲート電圧はいずれもＶＢＩＡＳであるから、各トランジスタはいずれもＯＮ状態となり、ノードＮ１に蓄えられた電荷はＮＭＯＳ１を通って入力パルスＶＩＮの入力端子側にディスチャージされる。
【０１２３】
先の説明から、ノードＮ１に蓄えられた電荷のディスチャージは速いので、このディスチャージによりＮＭＯＳ３はＯＦＦ状態となり、ＶＤＤからの電荷供給（電流）は止まる。
ノードＮ２、Ｎ３に蓄えられた電荷は、ＮＭＯＳ２を通って入力パルスＶＩＮの入力端子側にディスチャージされ、ノードＮ１、Ｎ２、Ｎ３における電位ＶＮ１、ＶＮ２、ＶＮ３はいずれもＶＬ（＝ＧＮＤ）となリ、以下同様の動作が繰り返される。
【０１２４】
実施例７．
図１１（ａ）は、本発明による液晶表示装置に形成される電圧レベル変換器ＶＬＣの他の実施例を示す回路図で、図１０（ａ）に対応した図となっている。
図１０（ａ）の場合と比較して異なる構成は、ｎ型のＭＯＳトランジスタＮＭＯＳ２のゲート端子には一定電圧ＶＢＩＡＳではなく、入力パルスＶＩＮと逆相の関係にあるパルスＶＩＮｉｎｖｅｒｔが入力される構成となっていることにある。上記では、逆相を示す際、ＶＩＮの後にｉｎｖｅｒｔを付けているが、本明細書では、文字上に横線を記載することで示す場合もある。
【０１２５】
以下、上述した回路の動作を図１１（ｂ）を用いて説明する。
時間ｔ１で、入力パルスＶＩＮが’Ｌ’から’Ｈ’に変化し、ＮＭＯＳ１を通してノードＮ１の電圧ＶＮ１は次式（４２）に示す値まで上昇する。
【０１２６】
〔数４２〕  ＶＮ１＝ＶＨ−Ｖｔｈ  ………（４２）
ＮＭＯＳ２のゲートには逆相のＶＩＮｉｎｖｅｒｔが入力されているので、この時、ＮＭＯＳ２はＯＦＦ状態となり、ＮＭＯＳ２を通してのノードＮ２の電圧上昇は起こらない。
そして、次式（４３）が満たされていれば、ＮＭＯＳ３はＯＮ状態となり、ノードＮ２の電圧は上昇し始める。
【０１２７】
〔数４３〕  ＶＮ１＝ＶＨ−Ｖｔｈ  ………（４３）
簡単のため、ＶＮ１が上式（４３）で与えられる電圧になるまでのＮＭＯＳ３を通じてのノードＮ２の電圧上昇を無視し、以降のＶＮ２の電圧上昇分をΔＶとすると、この際のノードＮ１の電圧ＶＮ１Δは、次式（４４）となる。
【０１２８】
〔数４４〕  ＶＮ１Δ＝ＶＮ１＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ）
＝ＶＨ−Ｖｔｈ＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ）
………（４４）
この式（４４）からノードＮ２の電圧ＶＮ２＝ΔＶを引いた値ＶＮ１Δ−ＶＮ２が次式（４５）の条件を満たしている範囲では、ＮＭＯＳ３はＯＮ状態を維持することになる。
【０１２９】
〔数４５〕  ＶＮ１Δ−ＶＮ２＝ＶＨ−Ｖｔｈ＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ）
−ΔＶ＞Ｖｔｈ  ………（４５）
この式（４５）において、次式（４６）による置き換えを行う、
【０１３０】
〔数４６〕  ΔＶ＝ＶＤＤ  ………（４６）
これにより得られる次式（４７）が満たされるならば、ＶＮ２はＶＤＤの電圧まで上昇することになる。
【０１３１】
〔数４７〕  ＶＨ−Ｖｔｈ＋ＶＤＤ×ＣＢ／（ＣＢ＋ＣＳ）
−ＶＤＤ＞Ｖｔｈ  ………（４７）
その後の動作は実施例６に示した動作と同様であり、図１１（ｂ）に示すように、電圧レベル変換されたパルスが得られる。また、図１１（ａ）に示す本実施形態では、図１１（ｃ）の如く、ＮＭＯＳ２のソース端子をＶＳＳとすることも可能である。
【０１３２】
実施例８．
図１２（ａ）は本発明による液晶表示装置に形成される電圧レベル変換器ＶＬＣの他の実施例を示す図で、図１０（ａ）および図１１（ａ）に対応した図となっている。
図１０（ａ）および図１１（ａ）の構成と異なる部分は、ｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子を一定電圧ＶＢＩＡＳへの直接の接続に代えて抵抗ＲＳＰを介しての接続とし、さらに、ｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子は入力パルスＶＩＮの入力端子と容量ＣＳＰによって容量結合されている構成となっている。
【０１３３】
以下、上述した回路の動作を図１２（ｂ）を用いて説明する。
時間ｔ１で、入力パルスＶＩＮが’Ｌ’から’Ｈ’へ変化したとき、この電圧変化が容量ＣＰＳによってノードＮ４に伝わる。この時、ノードＮ４すなわちＮＭＯＳ１のゲートの変化電圧が、概ね、次式（４８）で与えられる。
【０１３４】
〔数４８〕  ΔＶ＝ＶＨ×ＣＳＰ／（ＣＳＰ＋ＣＳ４）  ………（４８）
ここで、ＣＳ４はノードＮ４に形成されている容量から前記容量ＣＳＰを除いた寄生容量分を表している。
このため、ノードＮ４の電圧ＶＮ４は次式（４９）となる。
【０１３５】
〔数４９〕  ＶＮ４＝ＶＢＩＡＳ＋ΔＶ  ………（４９）
この後、ＶＢＩＡＳより高い電圧分の電荷は抵抗ＲＳＰを通じてバイアス電圧ＶＢＩＡＳ側にディスチャージされるが、その際の時定数は、概ね、次式（５０）のようになる。
【０１３６】
〔数５０〕  τ＝ＲＳＰ×（ＣＳＰ＋ＣＳ４）  ………（５０）
ＮＭＯＳ１がＯＮ状態となり、ノードＮ１の電圧ＶＮ１が上昇し、次式（５１）の値となったところで、ＮＭＯＳ１はカットオフされてＯＦＦ状態となる。
【０１３７】
〔数５１〕  ＶＮ４−ＶＮ１＝Ｖｔｈ  ………（５１）
ノードＮ１の電圧ＶＮ１が上式（５１）の条件を満たすまでの時間をｔｃｇとすると、この時のノードＮ４の電圧ＶＮ４は概ね次式（５２）で与えられる。
【０１３８】
〔数５２〕  ＶＮ４＝ＶＢＩＡＳ＋ΔＶ×ｅｘｐ（−ｔｃｇ／τ）
………（５２）
【０１３９】
いずれにせよ、ＶＮ４＞ＶＢＩＡＳなので、上式（５２）の値になるまでのＮＭＯＳ１のゲート電圧はＶＢＩＡＳ＝１／２ＶＤＤとしても、実施例７に説明した場合よりも電流量が多い（ＯＮ抵抗が小さい）ため、ノードＮ１にチャージされる電荷が多く、したがって、ノードＮ２の電圧ＶＮ２の電圧は実施例７に説明した式（４２）のＶＮ１よりも高くなる。
さらに、上式（５２）で与えられるＶＮ４が、次式（５３）を満たすように、ＣＳＰ、ＲＳＰを設定すればＶＮ１＝ＶＨとすることもできる。
【０１４０】
〔数５３〕  ＶＮ４＝ＶＢＩＡＳ＋ΔＶ×ｅｘｐ（−ｔｃｇ／τ）≧Ｖｔｈ
………（５３）
簡単のため、ＶＨ１＝ＶＨが満たされる条件で、かつｔｃｇまでのＮＭＯＳ３の電流によるノードＮ２の電圧上昇が無視できると仮定すると、
その後は、ＮＭＯＳ３を通じてのノードＮ２へのチャージによるＶＮ２の上昇分ΔＶＮ２により、次式（５４）となり、実施例７で説明した式（４４）と比較してＶｔｈ分だけ電圧が高くなる。
【０１４１】
〔数５４〕  ＶＮ１＝ＶＨ＋ΔＶＮ２×ＣＢ／（ＣＢ＋ＣＳ）  ………（５４）
これは、ＮＭＯＳ３のゲート電圧が実施例７のそれより高いことを意味し、結果として、ＮＭＯＳ３を通じてノードＮ２をチャージする電流が多くなるため、ＶＮ２の上昇速度が上がることを意味する。
したがって、より短時間でレベル変換できることになり、より高速のパルスに対応できることになる。
【０１４２】
実施例９．
図１３（ａ）は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
同図（ａ）は、図１１（ａ）に示す回路を２段に接続させ、前段のｎ型のＭＯＳトランジスタＮＭＯＳ１に対応する、後段のトランジスタ（図１３（ａ）ではｎ型のＭＯＳトランジスタＮＭＯＳ４）のゲート端子を高電圧電源供給配線ＶＤＤ側に接続させた構成となっている。ここで、ＣＢ１とＣＢ２とは、図１１（ａ）のＣＢに対応し、ＣＳ１とＣＳ２とは、ノードＮ１とＮ２との寄生容量である。
このように構成された電圧レベル変換器は、出力ＭＯＳ（ｎ型のＭＯＳトランジスタＮＭＯＳ６）の実効ＯＮ抵抗を下げ、負荷回路充電速度を向上させることができるようになる。
【０１４３】
図１３（ｂ）は上述した回路の動作を示すタイミングチャートを示し、また、図１３（ｃ）はノードＮ１、Ｎ２の電位変化を示し、図１３（ｄ）はノードＮ３、Ｎ４の電位変化を示している。
時間ｔＡで入力パルスＶＩＮが’Ｌ’から’Ｈ’になると、ノードＮ１が充電され始め、電位が上昇する。これによりノードＮ１の電圧ＶＮ１がＮＭＯＳ３のＶｔｈまで上昇すると、ＮＭＯＳ３がＯＮ状態になり、ノードＮ２の電位ＶＮ２が上昇しはじめる。
【０１４４】
ＮＭＯＳ１はＶＮ１＝ＶＢＩＡＳ−Ｖｔｈでターンオフし、入力パルスＶＩＮの入力端子との電気的接続が遮断される。この際のノードＮ２の電位ＶＮ２の電位をＶ１とする。
上述の説明と同様、ΔＶ１＝ＶＢＩＡＳ−Ｖｔｈ−Ｖ１とし、ΔＶ１＞Ｖｔｈならば、ＮＭＯＳ３はＯＮ状態を維持し、次式（５５）が満たされるなら、ＶＮ２はＶＤＤまで上昇する。
【０１４５】
〔数５５〕  ＶＢＩＡＳ−Ｖｔｈ＋（ＶＤＤ−Ｖ１）×（ＣＢ１／（ＣＢ１
＋ＣＳ１））−ＶＤＤ≧Ｖｔｈ  ………（５５）
この時の上昇速度に関する時定数は、概ね、次式（５６）で与えられる。
【０１４６】
〔数５６〕  τ（ｔ）＝ＲＯＮ（ｔ）（ＮＭＯＳ３）×（ＣＢ２＋ＣＳ２）
………（５６）
但し、ＲＯＮ（ｔ）（ＮＭＯＳ３）は、ＮＭＯＳ３のオン抵抗を示す。
ここで、時定数τは、ＮＭＯＳ３の実効電流値、すなわちそのオン抵抗ＲＯＮが時間とともに変化するので、時間の関数となる。
時間ｔ２におけるＮＭＯＳ３の電流Ｉｄｓは、概ね、次式（５７）で与えられる。
【０１４７】
〔数５７〕  Ｉｄｓ＝Ａ×（ΔＶ１−Ｖｔｈ）×（ΔＶ１−Ｖｔｈ）
………（５７）
ここで、ＡはＭＯＳトランジスタの構造、寸法等で決まる定数を示す。
オン抵抗ＲＯＮ∝１／Ｉｄｓであるから、ΔＶ１は上式（５６）の時定数を決める大きな因子であることが判る。すなわち、ΔＶ１を大きくとればとるほど、ＲＯＮが小さくなり、時定数が減少し、負荷回路の上昇速度が速くなることになる。
【０１４８】
本実施例では、初段（ＮＭＯＳ１からＮＭＯＳ３）で入力パルスの’Ｈ’をＶＤＤで上昇させて、次段（ＮＭＯＳ４からＮＭＯＳ６）までの入力にしている。
ＮＭＯＳ４のゲートはＶＤＤに接続されている。このため、ＮＭＯＳ４のターンオフ電圧はＶＤＤ−Ｖｔｈになる。
ＮＭＯＳ６のソースは本回路の出力であり、負荷回路が接続されているため、初期の電位上昇は遅くなる。したがって、図１３（ｄ）に示すΔＶ２はΔＶ１よりも大きくなるよう設定することが容易である。このため、ＲＯＮが小さくなり、ノードＮ４における電位ＶＮ４の上昇速度が速くなる。
【０１４９】
実施例１０．
図１４（ａ）は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す図で、図１３（ａ）に対応した図となっている。
図１３（ａ）の場合と異なる部分は、ｎ型のＭＯＳトランジスタＮＭＯＳ２のゲート端子と第２の端子との間に容量ＣＰを介在させている構成となっている。
この結合容量ＣＰにより入力パルスＶＩＮが’Ｈ’から’Ｌ’に変化するとき、ノードＮ２の電圧ＶＮ２は減少する。すなわち、ＮＭＯＳ３がＯＮ状態になったときのＶＮ２はＶＩＮの’Ｌ’よりも低いので、ノードＮ１における電位ＶＮ１がＸＢＩＡＳ−Ｖｔｈになり、ＮＭＯＳ１がターンオフするときのＶＮ２は実施例９の場合よりも低くなる。
したがって、ΔＶ１は実施例９の場合より大きくなり、結果としてＶＮ２およびノードＮ４における電位ＶＮ４の上昇速度が速くなり、立ち上がり時間が速くなる。このため、より高周波のパルスの電圧レベル変換を得ることができる。
なお、図１４（ｂ）は上述した回路の動作を示すタイミングチャートを示し、また、図１４（ｃ）はノードＮ１、Ｎ２の電位変化を示し、図１４（ｄ）はノードＮ３、Ｎ４の電位変化を示している。
【０１５０】
実施例１１．
図１５（ａ）は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す図で、図１４（ａ）に対応した図となっている。
図１４（ａ）の場合と異なる構成は、ｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子にも入力パルスＶＩＮを供給し、更にｎ型ＭＯＳトランジスタＮＭＯＳ７を付加し、その第２端子をＮＭＯＳ１の第２の端子と容量ＣＢ１の第１の端子との接続点に接続し、一方、その第１の端子を入力パルスＶＩＮ用入力端子に接続し、またそのゲート端子に入力パルスＶＩＮを反転したＶＩＮｉｎｖｅｒｔが入力されている。
このように構成した場合、実施例１０に示した電圧レベル変換器と同様の効果が得られるとともに、実施例１０に示した制御バイアスＶＢＩＡＳを用いなくて済むようになる。
なお、図１５（ｂ）は、上述の回路の動作を示すタイミングチャートを示し、また、図１５（ｃ）はノードＮ１、Ｎ２の電位変化を詳細に示し、図１５（ｄ）はノードＮ３とＮ４の電位変化を示している。
【０１５１】
実施例６以降のものにあっては、回路を構成する薄膜トランジスタＴＦＴは全てｎ型として説明したものである。しかし、ｐ型であってもよいことはいうまでもない。電圧の高低を逆にすることによって電圧レベル変換器として機能するとともに同様の効果を奏するからである。
また、ＶＩＮｉｎｖｅｒｔが入力される実施例７以降のものに関しては、図１１（ｃ）に示す如く、ＮＭＯＳ２或いはＮＭＯＳ５のソース端子をＶＳＳに接続することも可能である。
また、上述した実施例では、各電圧レベル変換器を構成するトランジスタはそのゲート絶縁膜がたとえばＳｉＯ２等からなるＭＯＳトランジスタを用いたものである。しかし、ゲート絶縁膜をたとえばＳｉＮ等の絶縁膜からなるＭＩＳトランジスタであってもよいことはいうまでもない。
なお、上記では、表示装置のうち、液晶表示装置を中心に記載してきたが、本発明は、液晶表示装置以外、有機ＥＬ等、アモルファスシリコンよりも電荷の移動度の高いポリシリコンや単結晶シリコンに近いシリコンによって周辺回路の薄膜トランジスタやダイオード等の素子が形成された表示装置全般に応用できることは言うまでもない。
【図面の簡単な説明】
【０１５２】
【図１】本発明による表示装置に形成される電圧レベル変換器の一実施例を示す回路図とそのタイムチャートである。
【図２】本発明による表示装置の一実施例の全体の構成を示す等価回路図である。
【図３】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
【図４】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図５】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
【図６】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
【図７】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図８】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
【図９】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
【図１０】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１１】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１２】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１３】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１４】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１５】本発明による表示装置に形成される電圧レベル変換器の他の実施例を示す回路図とそのタイムチャートである。
【図１６】従来による一般的な電圧レベル変換器の一例を示した回路図である。
【図１７】従来による一般的な電圧レベル変換器の他の例を示した回路図である。
【符号の説明】
【０１５３】
ＮＭＯＳ…ｎ型のＭＯＳトランジスタ、ＰＭＯＳ…ｎ型のＭＯＳトランジタ、ＶＬＣ…電圧レベル変換器、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＳＵＢ１…透明基板、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極。
【図１】
2007025711.tif 000003
【図２】
2007025711.tif 000004
【図３】
2007025711.tif 000005
【図４】
2007025711.tif 000006
【図５】
2007025711.tif 000007
【図６】
2007025711.tif 000008
【図７】
2007025711.tif 000009
【図８】
2007025711.tif 000010
【図９】
2007025711.tif 000011
【図１０】
2007025711.tif 000012
【図１１】
2007025711.tif 000013
【図１２】
2007025711.tif 000014
【図１３】
2007025711.tif 000015
【図１４】
2007025711.tif 000016
【図１５】
2007025711.tif 000017
【図１６】
2007025711.tif 000018
【図１７】
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