(57)【要約】 【課題】  少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小型な発光装置ならびにその発光装置を備える画像形成装置を提供する。【解決手段】  発光ダイオードＤとスイッチ用サイリスタＳＳを並列接続したｎ（ｎは２以上の整数）個スイッチデバイスＳと、前記スイッチ用サイリスタＳＳのゲート電極ｇに個別に接続されるｎ本の信号伝送路ＧＨと、前記ｎ本の信号伝送路ＧＨのうちのいずれか１つとゲート電極ｈが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。スイッチデバイスＳのアノードａ，ｃに共通のセレクト信号（ハイレベル）が入力されている発光素子アレイチップ１を発光させることができるので、発光信号（ハイレベル）およびゲート信号（ローレベル）を複数の発光素子アレイチップ１間で共用する時分割駆動が実現できる。【選択図】      図１
2007299954.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）スイッチデバイスであって、
（ａ１）第１電極と、第２電極とを備え、前記第１電極に第１信号が入力され、かつ前記第２電極に第２信号が入力されることによって発光する第１発光素子と、
（ａ２）前記第１電極と接続される第３電極と、前記第２電極と接続される第４電極と、受光部と、第１制御電極とを備え、前記第３電極に前記第１信号が入力され、かつ前記第４電極に前記第２信号が入力され、かつ前記受光部が前記第１発光素子の発光を受光することによって前記第１制御電極に制御信号が出力されるスイッチ素子とを含むｎ（ｎは２以上の整数）個のスイッチデバイスと、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第５電極と、第６電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、各々が前記第６電極を共通の電極とすると共に、前記第５電極に第３信号が入力され、かつ前記第２制御電極に前記制御信号が入力されることによって発光する複数の第２発光素子とを含み、
（ｄ）前記各信号伝送路には、少なくとも１つの前記第２発光素子の前記第２制御電極が接続され、
（ｅ）前記ｎ個のスイッチデバイスの各第１発光素子の前記第１電極を共通の電極とすることを特徴とする発光素子アレイ。
【請求項２】
前記複数の第２発光素子は、前記第５電極が相互に電気的に接続されるｎ個以下の第２発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各第２発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする請求項１記載の発光素子アレイ。
【請求項３】
前記第１発光素子は、前記第１信号および前記第２信号が入力されているときに、前記第１電極および前記第２電極間に電流が流れて発光する発光ダイオードによって構成され、
前記スイッチ素子は、前記第１発光素子の発光を受光することによってしきい電圧が低下した状態で、前記第１信号および前記第２信号が入力されると、前記第３電極および前記第４電極間に電流が流れ、ゲート電極としての前記第１制御電極に前記制御信号を出力する発光サイリスタによって構成され、
前記第２発光素子は、ゲート電極としての前記第２制御電極に前記制御信号が入力されてしきい電圧が低下した状態で、前記第５電極に前記第３信号が入力されると、前記第５電極および前記第６電極間に電流が流れることにより発光する発光サイリスタによって構成されることを特徴とする請求項１または２記載の発光素子アレイ。
【請求項４】
前記スイッチ素子および前記第２発光素子は同じ層構成を有する発光サイリスタによって構成されることを特徴とする請求項１〜３のいずれか１つに記載の発光素子アレイ。
【請求項５】
請求項１〜４のいずれか１つに記載の複数の発光素子アレイと、前記第１電極および前記第３電極と電気的に接続され前記第１信号を供給する第１の駆動回路と、前記第２電極および前記第４電極と電気的に接続され前記第２信号を供給する第２の駆動回路と、前記第５電極と電気的に接続され前記第３信号を供給する第３の駆動回路とを含むことを特徴とする発光装置。
【請求項６】
請求項５記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号を供給することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子によって構成された発光素子アレイと、それを含む発光装置およびこの発光装置を備える画像形成装置に関する。
【背景技術】
【０００２】
電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するために、多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉの仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所は、ＬＥＤのアノードまたはカソードを導通基板で共通端子とした場合でも発光素子の数が必要となり、約７３００箇所にも及ぶ。このため両者を従来周知のワイヤボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また、前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。
【０００３】
このボンディングパッド数を減少させるために、各ＬＥＤのアノードとカソードをそれぞれｍ×ｎ（記号ｍおよびｎは、正の整数）のマトリックス状に接続し、駆動信号を時分割で切り換えて、各ＬＥＤを発光させるダイナミック駆動方式のＬＥＤアレイが提案されている。このダイナミック駆動方式のＬＥＤアレイでは、各ＬＥＤと駆動回路とを個別に接続するＬＥＤアレイと比較して、ボンディングパッド数を１／４程度に減少させることが可能である（例えば特許文献１を参照。）。
【０００４】
また、特許文献２には、複数のチップ状の発光素子アレイを時分割で駆動するようにしたダイナミック駆動方式の発光装置の従来例が開示されている。この例では、１つの発光素子アレイに対してＮＡＮＤゲート等から成るスイッチ素子を内蔵した駆動用ＩＣ
（Integrated Circuit）が１つ接続されるような構成となっており、その駆動用ＩＣのそのスイッチ素子が、ストローブ信号（ＳＴＢ）と呼ばれる信号とゲート信号との論理積をとり、そのストローブ信号が真値をとる間のみゲート信号を出力するといった動作をする。そのような動作によって、駆動用ＩＣにより複数の発光素子アレイをダイナミック駆動することができるというものである。
【０００５】
また、一方、発光素子に接続される配線の配線数を減らすという課題に対して、特許文献３および特許文献４には、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板で共通端子とし、アノードおよびカソードの他方と、ゲートをｍ×ｎのマトリックス状に接続し、ほとんど電流の流れないゲートをアレイ全体にわたって電極配線で接続することによって、電極配線の線幅を細くし、電極配線を形成する面積を低減する従来の発光素子アレイの例も開示されている。
【０００６】
【特許文献１】特開平１１−２６８３３３号公報
【特許文献２】特開平６−１７７４３１号公報
【特許文献３】特許第２８０７９１０号公報
【特許文献４】特開２００１−２１７４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示されているような従来の発光素子アレイでは、発光素子（ＬＥＤ）を駆動する配線そのものを駆動用ＩＣまで引き込む構成となっているために、そのような配線では配線抵抗の損失による駆動用ＩＣの消費電力の増大や駆動性能の低下等の他、配線抵抗を小さくするために設計上の制限が生じてしまうという問題点がある。すなわち、このようなダイナミック駆動方式のＬＥＤアレイでは、アノードまたはカソードをｍ個またはｎ個毎に、アレイ全体にわたって接続するための電極配線がｍ本またはｎ本必要である。この電極配線は、アノードまたはカソードに接続されており、ＬＥＤの発光強度に比例した電流が流れるため、抵抗値を低減するために、ある程度の線幅として、すなわち流路断面積を大きく形成する必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという傾向がある。
【０００８】
また、特許文献２に開示されているような従来の発光装置では、スイッチ素子を内蔵した駆動用ＩＣを、それぞれの発光素子アレイに接続することとなるが、発光素子アレイの数が増大するとそれに対して接続される駆動用ＩＣの数、ならびに配線数が増大して装置全体が複雑化したり大きくなってしまったりするという問題点がある。
【０００９】
また、特許文献１〜４に開示されているいずれの発光素子アレイにおいても、複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例した本数の電極配線が必要となる。また、発光素子アレイを駆動するための駆動用ＩＣの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ＩＣの端子数と１つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題点がある。
【００１０】
本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小型な発光装置ならびにその発光装置を備える画像形成装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の発光素子アレイは、（ａ）スイッチデバイスであって、
（ａ１）第１電極と、第２電極とを備え、前記第１電極に第１信号が入力され、かつ前記第２電極に第２信号が入力されることによって発光する第１発光素子と、
（ａ２）前記第１電極と接続される第３電極と、前記第２電極と接続される第４電極と、受光部と、第１制御電極とを備え、前記第３電極に前記第１信号が入力され、かつ前記第４電極に前記第２信号が入力され、かつ前記受光部が前記第１発光素子の発光を受光することによって前記第１制御電極に制御信号が出力されるスイッチ素子とを含むｎ（ｎは２以上の整数）個のスイッチデバイスと、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第５電極と、第６電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、各々が前記第６電極を共通の電極とすると共に、前記第５電極に第３信号が入力され、かつ前記第２制御電極に前記制御信号が入力されることによって発光する複数の第２発光素子とを含み、
（ｄ）前記各信号伝送路には、少なくとも１つの前記第２発光素子の前記第２制御電極が接続され、
（ｅ）前記ｎ個のスイッチデバイスの各第１発光素子の前記第１電極を共通の電極とすることを特徴とする。
【００１２】
また本発明の発光素子アレイは、前記複数の第２発光素子は、前記第５電極が相互に電気的に接続されるｎ個以下の第２発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各第２発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする。
【００１３】
また本発明の発光素子アレイは、前記第１発光素子は、前記第１信号および前記第２信号が入力されているときに、前記第１電極および前記第２電極間に電流が流れて発光する発光ダイオードによって構成され、
前記スイッチ素子は、前記第１発光素子の発光を受光することによってしきい電圧が低下した状態で、前記第１信号および前記第２信号が入力されると、前記第３電極および前記第４電極間に電流が流れ、ゲート電極としての前記第１制御電極に前記制御信号を出力する発光サイリスタによって構成され、
前記第２発光素子は、ゲート電極としての前記第２制御電極に前記制御信号が入力されてしきい電圧が低下した状態で、前記第５電極に前記第３信号が入力されると、前記第５電極および前記第６電極間に電流が流れることにより発光する発光サイリスタによって構成されることを特徴とする。
【００１４】
また本発明の発光素子アレイは、前記スイッチ素子および前記第２発光素子は同じ層構成を有する発光サイリスタによって構成されることを特徴とする。
【００１５】
本発明の発光装置は、前記複数の発光素子アレイと、前記第１電極および前記第３電極と電気的に接続され前記第１信号を供給する第１の駆動回路と、前記第２電極および前記第４電極と電気的に接続され前記第２信号を供給する第２の駆動回路と、前記第５電極と電気的に接続され前記第３信号を供給する第３の駆動回路とを含むことを特徴とする。
【００１６】
本発明の画像形成装置は、前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号を供給することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、発光素子アレイは、ｎ（ｎは２以上の整数）個のスイッチデバイスとｎ本の信号伝送路と複数の第２発光素子とを含み、各スイッチデバイスは、第１発光素子とスイッチ素子とを含む。ここで、ｎ個のスイッチデバイスとｎ本の信号伝送路とは、スイッチ素子の第１制御電極を介して個別に接続され、また複数の第２発光素子は、第２制御電極を介してｎ本の信号電送路のいずれか１つと接続される。
【００１８】
各スイッチデバイスにおいて、互いに接続された第１電極と第３電極とに第１信号が入力され、かつ互いに接続された第２電極と第４電極とに第２信号が入力されると、スイッチデバイスを構成する第１発光素子が発光する。そしてその発光を、スイッチデバイスを構成するスイッチ素子の受光部が受光することによって、スイッチ素子の第１制御電極に制御信号が出力される。したがって、各スイッチデバイスは第１信号および第２信号が入力されているときに制御信号を出力するＡＮＤ回路として機能する。
【００１９】
また、複数の第２発光素子も、第２制御電極を介して制御信号が入力され、かつ第５電極を介して第３信号が入力されるときに発光する論理回路として機能する。
【００２０】
いまｎ個のスイッチデバイスの各第１発光素子の第１電極は、共通の電極であることから、発光素子アレイを構成する全てのスイッチデバイスに共通の第１信号を与えることができる。そして、各スイッチデバイスに共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチデバイスに接続された信号伝送路に制御信号が出力される。そして、さらにその信号伝送路に接続された第２発光素子に第３信号が入力されると、その第２発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても制御信号を出力することはないので、さらにそのスイッチ素子に接続された第２発光素子に第３信号が入力されていても、その第２発光素子は発光しない。
【００２１】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する第２発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは「セレクト状態」にあるという）。
【００２２】
そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えてセレクト状態にすることによって、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子アレイと駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００２３】
また本発明の発光素子アレイによれば、前記複数の第２発光素子がｎ個以下の第２発光素子からなる発光素子ブロックを構成し、同じ発光素子ブロック内では、前記第３信号が与えられる第５電極は相互に電気的に接続されていることから、同じ発光素子ブロックに属する第２発光素子には共通の第５信号が与えられる。一方、第２発光素子と前記信号伝送路との接続については、同じ発光素子ブロック内では、異なる信号伝送路に接続されるので異なる制御信号が与えられる。
【００２４】
したがって、発光素子アレイが前記第１信号によってセレクト状態にあるときに、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、同じ発光素子ブロック内の各第２発光素子にも順番に制御信号が与えられる。この場合、そのタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることによって、発光素子ブロック内での時分割駆動が実現できる。
【００２５】
このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第２信号および第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小型の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数も削減することができることから、小型な発光素子アレイを実現できる。
【００２６】
また本発明の発光素子アレイによれば、前記第１発光素子を発光ダイオードによって構成し、前記スイッチ素子と第２発光素子を発光サイリスタによって構成することができる。以下、第１発光素子を構成する発光ダイオードを「セレクト用ダイオード」といい、スイッチ素子を構成する発光サイリスタを「スイッチ用サイリスタ」といい、第２発光素子を構成する発光サイリスタを「発光用サイリスタ」という。各スイッチデバイスはセレクト用ダイオードとスイッチ用サイリスタとによって構成される。
【００２７】
この場合、前記第１電極をセレクト用ダイオードのアノードにし、前記第２電極をセレクト用ダイオードのカソードにし、前記第３電極をスイッチ用サイリスタのアノードにし、前記第４電極をスイッチ用サイリスタのカソードにし、前記第５電極を発光用サイリスタのアノードにし、前記第６電極を発光用サイリスタのカソードにして発光素子アレイを構成することができる。この場合、第１制御電極をスイッチ用サイリスタのＮゲート電極にし、第２制御電極を発光用サイリスタのＮゲート電極にして構成する。また、この構成では、前記第１信号の入力によって、第１電極と第３電極の電位はローレベルからハイレベルになるようにし、前記第２信号の入力によって、第２電極と第４電極の電位はハイレベルからローレベルになるようにし、前記第３信号の入力によって、第５電極の電位はローレベルからハイレベルになるようにし、共通の第６電極の電位はローレベルになるように、各信号レベルを設定する。
【００２８】
そうすると、セレクト用ダイオードは、第１信号および第２信号が入力されているときに、アノードからカソードへ順方向の電流が流れて発光する。このとき、セレクト用ダイオードの発光を受光するスイッチ用サイリスタにも第１信号および第２信号が入力されているので、スイッチ用サイリスタは、受光によるしきい電圧の低下によってオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移するとアノードとカソードとの間に電流が流れ、Ｎゲート電極の電位はローレベルになる。すると、信号伝送路を介して接続している発光用サイリスタのＮゲート電極もローレベルに変わる。すなわちローレベルの制御信号が発光用サイリスタに入力される。このように発光用サイリスタのＮゲート電極がローレベルになりしきい電圧が低下した状態で、第３信号が入力されることによって、その発光用サイリスタのアノードの電位がハイレベルになると、発光用サイリスタはオン状態に遷移して発光する。
【００２９】
第１信号および第２信号のいずれか一方しか入力されていない場合、または両方とも入力されていない場合には、セレクト用ダイオードのアノードおよびカソード間には電流が流れず発光しない。したがって、スイッチ用サイリスタはオフ状態のままである。この場合、第３信号が入力されて、発光用サイリスタのアノードの電位がハイレベルになっても、ゲート電流が流れることはないので、発光用サイリスタもオフ状態のままで発光することはない。
【００３０】
このように、ハイレベルの第１信号およびローレベルの第２信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。オン状態に遷移したスイッチ用サイリスタと信号伝送路を介して接続された発光用サイリスタのアノードに第３信号が入力されているときに発光するという論理回路が実現できる。したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光ダイオードと発光サイリスタとを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に第２発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。
【００３１】
なお、第１〜第６電極のカソードとアノードの極性を逆にし、第１および第２制御電極のＰ型とＮ型の導電型を逆にし、第１〜第３信号の電圧レベルを逆にしても同様な論理回路を構成することができる。
【００３２】
また本発明の発光素子アレイによれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。発光サイリスタは発光機能およびスイッチ機能の両方を有しているため、それらの機能から必要なものを選択して割り当てることによりスイッチ用素子および発光用素子をいずれも構成することができる。したがって、１つの製造工程でスイッチ用素子および発光用素子の両方を安定に製造することでき、発光素子アレイの他にスイッチデバイスを設ける本発明の構成であっても、製造工程が複雑化することがない。
【００３３】
本発明の発光装置によれば、複数の前記発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号によって、複数の発光素子アレイのうちのいくつかをセレクト状態にし、セレクト状態にない発光素子アレイは第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
【００３４】
本発明の画像形成装置によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小型であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。
【００３６】
図１は、本発明の発光素子アレイの実施の一形態として発光素子アレイチップ１を示す等価回路図である。
【００３７】
発光素子アレイチップ１は、ｋ（記号ｋは２以上の整数）個の発光用の発光用サイリスタＴ１〜Ｔｋと、ｎ（ｎは２以上の整数）個のスイッチ用のスイッチデバイスＳ１〜Ｓｎと、ｎ本の信号伝送路としてのゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。各スイッチデバイスＳＳｉ１（ｉ１は１〜ｎの整数）はスイッチ用サイリスタＳＳｉ１とセレクト用ダイオードＤｉ１とによって構成される。本実施の形態では、ｎ＝４である。なお、複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチデバイスＳ１〜Ｓｎ、複数のスイッチ用サイリスタＳＳ１〜ＳＳｎ、複数のセレクト用ダイオードＤ１〜Ｄｎ、および複数のゲート横配線ＧＨ１〜ＧＨｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチデバイスＳ、スイッチ用サイリスタＳＳ、セレクト用ダイオードＤおよびゲート横配線ＧＨと記載する場合がある。
【００３８】
発光素子アレイチップ１は、さらに第１信号としてのセレクト信号を入力するための共通のセレクト信号入力端子ＣＳと、第２信号としてのゲート信号を入力するためのｎ個のゲート信号入力端子Ｇ１〜Ｇｎとを備える。このうち、共通のセレクト信号入力端子ＣＳとは、各セレクト用ダイオードＤｉ１（ｉ１は１〜ｎの整数）のアノードａｉ１と各スイッチ用サイリスタＳＳｉ１のアノードｃｉ１とが接続される。また、ゲート信号入力端子Ｇｉ１（ｉ１は１〜ｎの整数）とは、対応する各セレクト用ダイオードＤｉ１のカソードｂｉ１と、対応する各スイッチ用サイリスタＳＳｉ１のカソードｄｉ１とが接続される。なお、スイッチデバイスＳＳから制御信号を出力するために、各スイッチ用サイリスタＳＳｉ１のＮゲート電極ｇｉ１は個別にゲート横配線ＧＨｉ１に接続される。セレクト用ダイオードＤのアノードａ１〜ａｎおよびカソードｂ１〜ｂｎについて、複数のものを総称する場合または不特定のものを指す場合、単にアノードａおよびカソードｂと記載する場合がある。また、スイッチ用サイリスタＳＳのアノードｃ１〜ｃｎ、カソードｄ１〜ｄｎおよびＮゲート電極ｇ１〜ｇｎ、ならびにゲート信号入力端子Ｇ１〜Ｇｎについて、複数のものを総称する場合または不特定のものを指す場合、単にアノードｃ、カソードｄ、Ｎゲート電極ｇ、およびゲート信号入力端子Ｇと記載する場合がある。またＮゲート電極ｇについては、単にゲート電極ｇと記載する場合がある。
【００３９】
さらに、発光素子アレイチップ１は、第３信号としての発光信号を発光用サイリスタＴに入力するためにｍ個の発光信号入力端子Ａ１〜Ａｍを有する。ここで、各発光用サイリスタＴ１〜Ｔｋは、アノードｅ１〜eｋが発光信号入力用の電極として用いられ、カソードｆ１〜ｆｋは共通の電極として接地される。またＮゲート電極ｈ１〜ｈｋは制御信号を入力するために、ゲート横配線ＧＨに接続される。発光用サイリスタＴのアノードｅ１〜ｅｋ、Ｎゲート電極ｈ１〜ｈｋ、およびカソードｆ１〜ｆｋ、ならびに発光信号入力端子Ａ１〜Ａｍについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードｅ、Ｎゲート電極ｈ、カソードｆおよび発光信号入力端子Ａと記載する場合がある。また、Ｎゲート電極ｈを単にゲート電極ｈと記載する場合がある。
【００４０】
制御信号が入力される発光用サイリスタＴは、ｎ個以下の発光用サイリスタＴの群からなるｍ個の発光素子ブロックＢ１〜Ｂｍから構成される。各発光素子ブロックＢｉ２（ｉ２は１〜ｍの整数）では、発光用サイリスタＴのアノードｅは、相互に接続されると共に、対応する発光信号入力端子Ａｉ２に接続され、また、発光用サイリスタＴのゲート電極ｈは異なるゲート横配線ＧＨに接続される。本実施の形態では、各発光素子ブロックＢｉ２（ｉ２は１〜ｍの整数）を構成する発光用サイリスタＴの数は最大のｎ個に設定される。したがって、ｋ＝ｍ×ｎが成立し、本実施の形態ではｎ＝４であるので、ｋ＝４ｍとなる。なお、発光素子ブロックＢ１〜Ｂｍについても、複数のものを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。
【００４１】
図１において、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付し、ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ２番目（ｉ２は１〜ｍの整数）の発光素子ブロックＢｉ２には、第４ｉ２−３番目〜第４ｉ２番目発光用サイリスタＴが属し、それら発光用サイリスタＴのアノードｅは第ｉ２番目の発光信号入力端子Ａｉ２と接続される。また、第４ｉ２−３番目の発光用サイリスタＴのゲート電極ｈが第１番目のゲート横配線ＧＨ１に接続され、第４ｉ２−２番目の発光用サイリスタＴのゲート電極ｈが第２番目のゲート横配線ＧＨ２に接続され、第４ｉ２−１番目の発光用サイリスタＴのゲート電極ｈが第３番目のゲート横配線ＧＨ３に接続され、第４ｉ２番目の発光用サイリスタＴのゲート電極が第４番目のゲート横配線ＧＨ４にそれぞれ接続される。
【００４２】
なお、図１において複数の発光素子アレイチップ１を接続する場合の接続配線ＧＣを破線で図示している。接続配線ＧＣは複数の発光素子アレイチップ１間では共用される。
【００４３】
次に、図１に示す等価回路図の動作について説明する。
先ず、発光素子アレイチップ１に用いられる発光用サイリスタＴとスイッチ用サイリスタＳＳを構成する発光サイリスタについて説明する。一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子である。各半導体層をカソード側からアノード側に向かって、順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極と記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノードｅに与えられることによって、発光用サイリスタＴのアノードｅおよびカソードｆ間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタＴのアノードｅに流入する電流を意味する。また、制御信号の電圧とは、制御信号がＮゲート電極ｈに与えられることによって、発光用サイリスタＴのＮゲート電極ｈおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Ｎゲート電極ｈに流入する電流を意味する。
【００４４】
図２は、発光サイリスタのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示す図である。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。図２では、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。
【００４５】
図２に示すように、発光サイリスタは、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。初期のしきい電圧ＶＢＯは、受光によって、またはゲート電極に制御信号が与えられることによって、ＶＴＨまでＰ１方向に低下する。このとき動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態では、第１半導体層（Ｎ型）と第２半導体層（Ｐ型）とのＰＮ接合、および第３半導体層（Ｎ型）と第４半導体層（Ｐ型）とのＰＮ接合が発光ダイオードとして機能する。また、オン状態のｑ１点では、アノードとカソードとの間に主電流が流れると共に、ゲート電極の電位が共通の電極の電位にほぼ等しくなる。
【００４６】
図３は、図１に示す発光素子アレイチップ１における、スイッチデバイスＳの動作特性の一例を示す図である。横軸は基準時刻ｔ０からの経過時間を表す。また、図３（１）の縦軸は、図の上からセレクト信号の信号レベル、ゲート信号の信号レベル、想定されるスイッチ用サイリスタのしきい電圧（いずれも単位はボルト（Ｖ））を表し、図３（２）の縦軸は、図の上からスイッチ用サイリスタＳＳの発光強度、セレクト用ダイオードＤの発光強度（単位：マイクロワット（μＷ））を表す。
【００４７】
セレクト信号の信号レベルは、セレクト信号が入力されていないときはローレベル（０Ｖ）であり、セレクト信号が入力されているときはハイレベル（約２Ｖ）である。また、ゲート信号の信号レベルは、ゲート信号が入力されていないときはハイレベル（５Ｖ）であり、ゲート信号が入力されているときはローレベル（０Ｖ）である。
【００４８】
時刻ｔ１においてセレクト信号が入力され、次に時刻ｔ２おいてゲート信号が入力されることによって、セレクト用ダイオードＤのアノードａおよびスイッチ用サイリスタＳＳのアノードｃの電位がハイレベル（２Ｖ）になり、セレクト用ダイオードＤのカソードｂおよびスイッチ用サイリスタＳＳのカソードｄの電位がローレベル（０Ｖ）になる。この結果、セレクト用ダイオードＤのアノードａとカソードｂとの間に順方向の電圧が印加されてセレクト用ダイオードＤが発光する。同時に、スイッチ用サイリスタＳＳのアノードｃとカソードｄとの間にも順方向の電圧が印加され、かつセレクト用ダイオードＤの発光を受光することによってしきい電圧が低下するので、時刻ｔ３においてスイッチ用サイリスタＳＳがオン状態に遷移して発光する。スイッチ用サイリスタＳＳがオン状態に遷移すると、ゲート電極ｇの電位がほぼカソードｄの電位（０Ｖ）に等しくなる。この結果、ゲート横配線ＧＨを介して接続されている発光用サイリスタＴのゲート電極ｈの電位がほぼ０Ｖになる。すなわち、ローレベルの信号がゲート横配線ＧＨを伝送し、ゲート横配線ＧＨに接続されている発光用サイリスタＴのゲート電極ｈに入力されることになる。したがって、ローレベルの制御信号が入力された発光用サイリスタＴのアノードｅに発光信号が入力され、アノードｅの電位がハイレベルになると発光用サイリスタＴがオン状態に遷移して発光する。
【００４９】
次の時刻ｔ４において、ゲート信号が入力されなくなるので、セレクト用ダイオードＤのカソードｂおよびスイッチ用サイリスタＳＳのカソードｄの電位がハイレベル（５Ｖ）になる。この結果、セレクト用ダイオードＤのアノードａとカソードｂとの間に逆方向の電圧が印加され、またスイッチ用サイリスタＳＳのアノードｃとカソードｄとの間にも逆方向の電圧が印加されるので、セレクト用ダイオードＤは発光することなく、スイッチ用サイリスタＳＳもオン状態に遷移することはない。したがって、スイッチ用サイリスタＳＳのゲート電極ｇとゲート横配線ＧＨを介して接続されている発光用サイリスタＴに発光信号が入力されていても、その発光用サイリスタＴは発光しない。
【００５０】
次に時刻ｔ５において、ゲート信号およびセレクト信号がともに入力されなくなるので、セレクト用ダイオードＤのアノードａおよびスイッチ用サイリスタＳＳのアノードｃがローレベル（０Ｖ）の電位になり、セレクト用ダイオードＤのカソードｂおよびスイッチ用サイリスタＳＳのカソードｄがハイレベル（５Ｖ）の電位になる。この場合、セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳのいずれも逆方向の電圧が印加される結果、セレクト用ダイオードＤは発光せず、スイッチ用サイリスタＳＳもオン状態に遷移することはない。
【００５１】
次の時刻ｔ６において、セレクト信号は入力されないが、ゲート信号が入力されるので、セレクト用ダイオードＤのアノードａおよびスイッチ用サイリスタＳＳのアノードｃがローレベル（０Ｖ）の電位になり、セレクト用ダイオードＤのカソードｂおよびスイッチ用サイリスタＳＳのカソードｄがローレベル（０Ｖ）の電位になる。この場合、セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳのいずれも電圧が印加されないので、セレクト用ダイオードＤは発光せず、スイッチ用サイリスタＳＳもオン状態に遷移することはない。
【００５２】
以上のように、セレクト信号およびゲート信号のいずれも入力されているｔ３〜ｔ４の時間帯でのみ、スイッチ用サイリスタＳＳがオン状態に遷移する。そうすると、そのオン状態に遷移したスイッチ用サイリスタＳＳとゲート横配線ＧＨを介して接続されている発光用サイリスタＴのゲート電極ｈの電位がローレベル（０Ｖ）に変わる。この状態で、発光信号が入力されると、その発光用サイリスタＴが発光するという論理回路が実現できる。
【００５３】
図１に示す発光素子アレイチップ１においては、セレクト信号が共通で与えられていることから、セレクト信号が入力されないとき（セレクト状態にないとき）には、ゲート信号および発光信号が与えられていても発光用サイリスタＴが発光することはない。一方セレクト信号が与えられているとき（セレクト状態にあるとき）には、さらにゲート信号が与えられたスイッチ用サイリスタＳＳがオン状態に遷移し、そのオン状態に遷移したスイッチ用サイリスタＳＳとゲート横配線ＧＨを介して接続されている発光用サイリスタＴにさらに発光信号を与えると、その発光用サイリスタＴを発光させることができる。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップ１を用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
【００５４】
また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードｅが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。すなわち図１においては、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。このとき、発光信号は発光素子ブロックＢのすべての発光用サイリスタＴのアノードｅに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択することができる。
【００５５】
この結果、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるので、複数の発光素子ブロック間で時分割駆動をすることができる。したがって、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳＳの数も少なくて済み構成を簡単にすることができる。
【００５６】
次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図４は、図１に示す実施の一形態の発光素子アレイチップ１の基本構成を概略的に示す一部の平面図である。なお同図は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路１４、発光用サイリスタＴ、スイッチ用サイリスタＳＳ、およびセレクト用ダイオードＤは、図解を容易にするため斜線を付して示されている。
【００５７】
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
【００５８】
発光用サイリスタＴ１〜Ｔｋは、前述のとおり発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードｅは共通の発光信号入力端子Ａとしてのボンディングパッドに第２接続部６０を介して接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。発光用サイリスタＴのアノードｅと発光信号用ボンディングパッドＡと第２接続部６０とは同時に一体で形成される。また、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを跨いで発光用サイリスタＴと反対側に設置される。
【００５９】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【００６０】
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔Ｗ３をあけて、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。各ゲート横配線ＧＨ間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。さらに、セレクト信号をスイッチ用サイリスタＳＳのアノードｃおよびセレクト用ダイオードＤのアノードａに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光信号用ボンディングパッドＡを跨いで、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、第１接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳとしてのボンディングパッドを単にセレクト信号用ボンディングパッドＣＳと記載する場合がある。
【００６１】
発光用サイリスタＴのゲート電極ｈ１〜ｈｋは、第３半導体層２４によって構成される。各発光素子ブロックＢの第１番目の発光用サイリスタＴと第１番目のゲート横配線ＧＨ１とを接続するために第３接続部６１が形成される。同様に第２番目の発光用サイリスタＴと第２番目のゲート横配線ＧＨ２とを接続するために第４接続部６２が形成され、第３番目同士を接続するために第５接続部６３が形成され、第４番目同士を接続するために第６接続部６４が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【００６２】
セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳは、好ましい構成として、互いに近接して、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。ここで、セレクト用ダイオードＤとスイッチ用サイリスタＳＳは同じ層構成の半導体層で形成され、セレクト用ダイオードＤはスイッチ用サイリスタＳＳの第３半導体層（Ｎ型）と第４半導体層（Ｐ型）を利用して、ＰＮ接合のダイオードとして形成される。
【００６３】
各セレクト用ダイオードＤのカソードｂおよび各スイッチ用サイリスタＳＳのカソードｄにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。カソードｂ，ｄとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小型な発光素子アレイチップを構成することができる。また、各セレクト用ダイオードＤのアノードａおよびスイッチ用サイリスタＳＳのアノードｃにセレクト信号を供給するために、アノードａ，ｃとセレクト信号伝送路１４との間に第７接続部６５が形成される。
【００６４】
スイッチ用サイリスタＳＳのゲート電極ｇは、第３半導体層３４で構成される。スイッチ用サイリスタＳＳのゲート電極ｇは、対応するゲート横配線ＧＨとの間に第８接続部６６が形成されることで電気的に接続される。
【００６５】
また、接地用ボンディングパッドＧＮＤも、前記ボンディングパッド間に生じたスペースを活用して配置される。接地用ボンディングパッドＧＮＤは、発光用サイリスタＴの共通のカソードｆである第１半導体層２２と第９接続部６７を介して接続される。
【００６６】
発光用サイリスタＴのアノードｅ、スイッチ用サイリスタＳＳのアノードｃおよびカソードｄ、セレクト用ダイオードＤのアノードａおよびカソードｂ、ゲート横配線ＧＨ、セレクト信号伝送路１４、第１〜第９接続部６０〜６７，７５、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、ならびに接地用ボンディングパッドＧＮＤは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【００６７】
また、図４に示す発光素子アレイチップ１は、好ましい構成として、セレクト用ダイオードＤスイッチ用サイリスタＳＳの表面（基板反対側）に遮光手段として遮光膜（不図示）を設ける場合がある。遮光膜は、セレクト用ダイオードＤの発光が近接するスイッチ用サイリスタＳＳ以外に洩れないようにするため、およびスイッチ用サイリスタＳＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために形成される。遮光膜としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適である。また、スイッチ用サイリスタＳＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図４の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳＳを配置するのはこのためである。
【００６８】
以下、発光素子アレイチップ１の構成について、さらに詳細に説明する。
図５は、図４の切断面線Ｖ−Ｖから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【００６９】
発光用サイリスタＴは、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造を含む。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。
【００７０】
図５において、基板２１には半絶縁性の半導体基板が用いられる。各発光用サイリスタＴの第１半導体層２２を共通の電極として用いるために、第２〜第４半導体層２３〜２５は隣接する発光用サイリスタＴと分離されているが、第１半導体層２２は一体化して形成される。また、第４半導体層２５は、第２および第３半導体層２３，２４よりも配列方向Ｘの長さがやや短くなるように形成される。
【００７１】
本実施の形態では、第１半導体層２２と第３半導体層２４とにＮ型の半導体を用い、第２半導体層２３と第４半導体層２５とオーミックコンタクト層２７にＰ型の半導体層が用いられる。こうすると、各発光用サイリスタＴの第１半導体層２２を共通のカソードｆとして、その電位を零（０）ボルト（Ｖ）に設定することができ、各発光用サイリスタＴのアノードｅに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
【００７２】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【００７３】
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードｅの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードｅからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。
【００７４】
発光用サイリスタＴのアノードｅの配列方向Ｘの長さＷ４は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードｅは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ４を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
【００７５】
以下、基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。なお、スイッチ用サイリスタＳＳおよびセレクト用ダイオードＤは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。また、セレクト用ダイオードＤは、スイッチ用サイリスタＳＳと第１半導体層３２を共通化し、その表面上に第２半導体層４３、第３半導体層４４、第４半導体層４５、およびオーミックコンタクト層４７がこの順に積層されて形成される。したがって、発光ダイオードとして第３半導体層４４と第４半導体層４５のＰＮ接合が利用される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳＳおよびセレクト用ダイオードＤについても同様である。
【００７６】
基板２１は、III−Ｖ族化合物半導体およびII−ＶＩ族化合物半導体などの結晶成長が可能な半絶縁性の半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。
【００７７】
第１半導体層２２は、基板２１に近接する側の第１領域２２ａと離反する側の第２領域２２ｂの２層から構成される。第１領域は、その上に積層される層の結晶性を良くするために設けられるバッファ層であり、ガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。キャリア密度は１×１０18ｃｍ-3程度のものが望ましい。膜厚は０．５μｍ程度である。第２領域２２ｂは、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第２領域２２ｂは受光感度および発光強度を高めるために、キャリア密度およびバンドギャップを第２半導体層２３より大きくする。したがって、第１半導体層２２の第２領域２２ｂのキャリア密度は、１×１０１８〜２×１０１８ｃｍ−３、バンドギャップ１．７５〜１．８８ｅＶ、膜厚は０．１〜０．５μｍのものが望ましい。
【００７８】
第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第２半導体層２３のキャリア密度は１×１０１７〜1×１０１８ｃｍ−３程度、バンドギャップ１．５５〜１．６８ｅＶ、膜厚は０．０１〜０．５μｍのものが望ましい。
【００７９】
第３半導体層２４は、基板２１に近接する側の第１領域２４ａと離反する側の第２領域２４ｂの２層から構成される。第３半導体層２４はアルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１領域２４ａは発光サイリスタの耐圧を高めるためにキャリア密度を小さくする。一方、第２領域２４ｂは発光強度を高めるために、第１領域２４ａよりキャリア密度を大きくする。したがって、第３半導体層２４の第１領域２４ａはキャリア密度は１×１０１６〜1×１０１７ｃｍ−３、バンドギャップ１．５５〜１．６８ｅＶ、膜厚は０．５〜１．０μｍのものが望ましい。また第３半導体層２４の第２領域２４ｂは、キャリア密度は１×１０１７〜1×１０１８ｃｍ−３、バンドギャップ１．５５〜１．６８ｅＶ、膜厚は０．５〜１．０μｍのものが望ましい。
【００８０】
第４半導体層２５は、基板２１に近接する側の第１領域２５ａと離反する側の第２領域２５ｂの２層から構成される。第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第４半導体層２５の第１領域２５ａは、内部量子効率を高めるために第３半導体層２４の第２領域２４ｂより、バンドギャップとキャリア密度を大きくする。したがって、キャリア密度は１×１０１８〜1×１０１９ｃｍ−３、バンドギャップ１．７５〜１．８８ｅＶ、膜厚は０．１〜０．５μｍのものが望ましい。第４半導体層２５の第２領域２５ｂは、良好なオーミックコンタクトが可能なように、キャリア密度を第４半導体層２５の第１領域２５ａより大きくすると共に、バンドギャップを主たる発光層である第３半導体層２４の第２領域２４ｂより大きくして発光する光に対して透明になるようにする。キャリア密度は１×１０１９〜３×１０１９ｃｍ−３程度、バンドギャップ１．７５〜１．８８ｅＶ、膜厚は０．１〜０．５μｍのものが望ましい。
【００８１】
オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノードｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は３×１０１９ｃｍ−３以上、膜厚は０．０１〜０．０２μｍのものが望ましい。
【００８２】
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴ、セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴ、セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳを同時に形成することになるので、セレクト用ダイオードＤ、スイッチ用サイリスタＳＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【００８３】
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な貫通孔２９を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことによって作製される。
【００８４】
図６は、図４の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【００８５】
図６に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２は、共通のカソードｆとして形成されるため、その端部は他の層２３，２４，２５，２７の端部よりも突出している。また第１半導体層２２と第２半導体層２３と第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、ゲート横配線ＧＨとの第１被接続部１０１を形成するため、第４半導体層２５とオーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出している。第１被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、第１被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部を１０１を形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。このように、突出した被接続部を形成する工程では、オーバーエッチングを施すために厚みが小さくなる。
【００８６】
絶縁層２８は、発光用サイリスタＴの表面に沿って形成され、発光用サイリスタＴと絶縁層２８の表面に形成されるアノードｅ８および第６接続部６４とを電気的に絶縁する。形成された絶縁層２８のうち、発光用サイリスタＴの前記第１被接続部１０１の表面（基板反対側）に積層される部分には、貫通孔３０が形成される。前述のとおり、第６接続部６４は発光用サイリスタＴの第３半導体層２４（ゲート電極ｈに対応する）とゲート横配線ＧＨ４を電気的に接続するために設けられている。したがって、絶縁層２８はゲート横配線ＧＨの表面を覆う部分まで形成され、絶縁層２８のゲート横配線ＧＨ４に積層される部分に貫通孔（不図示）が設けられる。第６接続部６４はこれらの貫通孔を覆う部分と、これらの貫通孔にわたる部分とに形成される。
【００８７】
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板反対側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードｅの一部が形成されて、オーミックコンタクト層２７に接触している。アノードｅは、発光信号入力端子Ａと接続するための第２接続部６０とともに一体形成される。第２接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた第１被接続部１０１に積層された絶縁層２８の表面（基板反対側）の一部にも積層して形成される。
【００８８】
図７は、図４の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【００８９】
前述のとおり、セレクト用ダイオードＤおよびスイッチ用サイリスタＳＳは、第１半導体層３２を共通とし、それぞれ第２〜第４半導体層３３〜３５，４３〜４５とオーミックコンタクト層３７，４７とを含んで構成される。これら各層は、発光用サイリスタＴを構成する各半導体層２２〜２５，およびオーミックコンタクト層２７を形成するときに同時に形成されるので、新たな製造工程を必要としない。
【００９０】
図７において、スイッチ用サイリスタＳＳのうち第１〜第３半導体層３２〜３４のゲート横配線ＧＨ寄りの端部を突出させて、ゲート横配線ＧＨと接続するための第２被接続部１０２が形成される。また、セレクト用ダイオードＤのうちの第１〜第３半導体層３２，４３，４４のセレクト信号伝送路１４寄りの端部を突出させて、セレクト用ダイオードＤのカソードｂと接続するための第３被接続部１０３が形成される。また、セレクト用ダイオードＤの第１半導体層３２のセレクト信号伝送路１４寄りの端部を突出させて、スイッチ用サイリスタＳＳのカソードｄと接続するための第４被接続部１０４が形成される。絶縁層２８はこれら第２〜第４被接続部１０２〜１０４を含めて、スイッチ用サイリスタＳＳとセレクト用ダイオードＤを覆うように形成される。図７のように、スイッチ用サイリスタＳＳとセレクト用ダイオードＤによって挟まれる部分には、透光性材料からなる絶縁層２８で埋められることによって、セレクト用ダイオードＤからスイッチ用サイリスタＳＳへの光の伝達効率を増加させることができる。
【００９１】
絶縁層２８のうち、第２被接続部１０２、スイッチ用サイリスタＳＳのオーミックコンタクト層３７、セレクト用ダイオードＤのオーミックコンタクト層４７、第３被接続部１０３、および第４被接続部１０４に積層される部分に、第８接続部６６、スイッチ用サイリスタＳＳのアノードｃ、セレクト用ダイオードＤのアノードａ、セレクト用ダイオードＤのカソードｂ、およびスイッチ用サイリスタＳＳのカソードｄと接続するための、貫通孔１０５〜１０９がそれぞれ形成される。なお、絶縁層２８はゲート横配線ＧＨを覆う部分まで形成され、ゲート横配線ＧＨに積層される部分には、第８接続部と接続するための貫通孔（不図示）が設けられる。第８接続部は、このゲート横配線ＧＨに積層される絶縁層２８部分に設けられる貫通孔（不図示）を覆う部分と第２被接続部に積層される部分に形成される貫通孔１０５覆う部分と、これら貫通孔にわたる領域に形成される。
【００９２】
図８は、図１に示す発光素子アレイチップ１を用いて構成した発光装置１０のブロック回路図である。
【００９３】
発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２とを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応する。
【００９４】
本実施の形態では各アレイチップＬには、図１，４に示す第１の実施の形態の発光素子アレイチップ１を用いる。前述のとおり、図１，４に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドが含まれる。なお、各アレイチップＬのセレクト信号用ボンディングパッドＣＳを区別する必要があるときは、発光素子アレイチップＬ１〜Ｌｐに対応させて同じ番号を付して、セレクト信号用ボンディングパッドＣＳ１〜ＣＳｐと記載する。
【００９５】
各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図９には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ１３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【００９６】
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。また、ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。また、セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。発光信号出力端子λ１〜λｍ、ゲート信号出力端子μ１〜μ４、およびセレクト信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、それぞれ単に発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子νと記載する場合がある。
【００９７】
各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続、および各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。たとえば、各アレイチップＬの第ｉ２（ｉ２は１〜ｍの整数）番目の発光信号用ボンディングパッドＡｉ２と第ｉ２番目の発光信号出力端子が電気的に接続される。また各アレイチップＬの第ｉ１（ｉ１は１〜ｎの整数、ｎ＝４）番目のゲート信号用ボンディングパッドＧと第ｉ１番目のゲート信号出力端子μｉ１とが接続される。これに対し、各セレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとの接続は、各アレイチップ毎に個別に接続される。
【００９８】
このように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３２との配線は共用されているので、たとえば、第ｉ１（ｉ１は１〜ｎの整数、ｎ＝４）番目のゲート信号出力端子μｉ１ら出力されたゲート信号は、すべてのアレイチップＬの第ｉ１（ｉ１は１〜ｎの整数、ｎ＝４）番目のゲート信号用ボンディングパッドＧｉ１に入力され、すべてのアレイチップＬの第ｉ１番目のセレクト用ダイオードＤｉ１のアノードａｉ１およびスイッチ用サイリスタＳＳｉ１のアノードｃｉ１に入力される。しかし、各アレイチップＬの第ｉ１番目のスイッチ用サイリスタＳＳｉ１の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ１番目のゲート横配線ＧＨｉ１に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
【００９９】
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
【０１００】
図９は、図８に示す発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図９では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子ν）から出力される信号（発光信号、ゲート信号およびセレクト信号）の波形が示されている。なお、図９では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。
【０１０１】
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。
【０１０２】
図９を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はロー（Ｌ）レベルであるので、どのアレイチップもセレクト状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力されるセレクト信号をハイ（Ｈ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にロー（Ｌ）レベルの信号が入力される。すると、セレクト状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳＳ１のゲート電極ｇ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、セレクト状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がハイ（Ｈ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がロー（Ｌ）レベルになる。すると、セレクト状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、セレクト状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に入力されるゲート信号がロー（Ｌ）レベルになるので、セレクト状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、セレクト状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に入力されるゲート信号がロー（Ｌ）レベルになるので、セレクト状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、セレクト状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、第１番目のアレイチップＬ１のセレクト信号入力端子ＣＳ１に入力されるセレクト信号がロー（Ｌ）レベルに戻るので、第１番目のアレイチップＬ１のセレクト状態は終了する。同時に、時刻ｔ１５で、第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳ２に入力されるセレクト信号がハイ（Ｈ）レベルになるので、第２番目のアレイチップＬ２がセレクト状態になる。
【０１０３】
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップをセレクト状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
【０１０４】
図１０は、図１に示す発光素子アレイチップ１を用いた画像形成装置８７の基本構成を概略的に示す側面図である。
【０１０５】
画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣが設けられる回路基板に実装される。
【０１０６】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｃ，８８Ｍ，８８Ｙ，８８ｋ、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２）が実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｃ，８９Ｍ，８９Ｙ，８９Ｋ、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋ、４つの現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、４つの帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。
【０１０７】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０１０８】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
【０１０９】
発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
【０１１０】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０１１１】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに対して共通に設けられる。
【０１１２】
前記感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。
【０１１３】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、回転駆動手段によって回転される。
【０１１４】
制御手段９６は、前述した各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２）にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段９２、帯電手段９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋおよび定着手段９５の各部を制御する。
【０１１５】
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｇに接続されているゲート横配線Ｇを伝送するゲート信号によって切り換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小型化することができ、さらにこのゲート信号駆動ＩＣについても主電流を切り換える事が無いため、ＩＣの容量が小さくできるので、小型化および低コスト化を実現することができる。
【０１１６】
以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチデバイスＳのうちのスイッチ用サイリスタＳＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
【０１１７】
また、アノードｅが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
【０１１８】
また、発光ダイオードと発光サイリスタとを含んだ簡単な構成によって、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
【０１１９】
また、スイッチ用サイリスタＳＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳＳとセレクト用ダイオードＤとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳＳおよびセレクト用ダイオードＤを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
【０１２０】
また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小型であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
【０１２１】
このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小型な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
【０１２２】
図１１は、本発明の発光素子アレイの他の実施の形態として発光素子アレイチップ２を示す等価回路図である。
【０１２３】
図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、図１１では、スイッチ用サイリスタＳＳの個数がｎ＝５であり、したがって、ゲート横配線ＧＨの配線数も、ｎ＝５であるのに対し、発光素子ブロックＢを構成する発光用サイリスタＴの個数は、それより１少ない、ｎ−１＝４であるという点である。本実施の形態では、ｎは４以上の整数にする必要がある。さらに、ゲート横配線ＧＨと発光素子ブロックＢを構成する発光用サイリスタＴとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。
【０１２４】
図１１において、発光用サイリスタＴの配列方向Ｘに沿って、スイッチデバイスＳに近接する側から離反する側に向かう方向をＸ１方向とし、その反対方向をＸ２方向とする。Ｘ１方向とＸ２方向を合わせてＸ方向とする。ここで、Ｘ１方向に向かって、発光素子ブロックに第１番から第ｍ番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタＴにＸ１方向に順に第１番から第ｎ−１番まで番号を付す。また、ｎ本のゲート横配線ＧＨに予め定められた順番で第１番から第ｎ番まで番号を付す。
【０１２５】
本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ３（１≦ｉ３≦ｎ−１）番目の発光用サイリスタＴと、第ｊ３（１≦ｊ３≦ｎ−１）番目のゲート横配線ＧＨｊ３とが、ｉ３＝ｊ３を満たすように接続され、偶数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ４（１≦ｉ４≦ｎ−１）番目の発光用サイリスタＴと、第ｊ４（２≦ｊ４≦ｎ）番目のゲート横配線ＧＨｊ４とが、ｉ４＋ｊ４＝ｎ＋１を満たすように接続される。
【０１２６】
この場合、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第２番目のゲート横配線ＧＨ２に接続される。また、第ｊ５（２≦ｊ５≦ｎ−１）番目のゲート横配線ＧＨｊ５に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｊ５−１番目または第ｊ５＋１番目のいずれかのゲート横配線に接続される。また、第ｎ番目のゲート横配線ＧＨｎに接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｎ−１番目のゲート横配線ＧＨｎ−１に接続される。したがって、セレクト状態にある発光素子アレイのスイッチ素子にゲート信号を入力し、第１番目のゲート横配線ＧＨ１から第ｎ番目のゲート横配線ＧＨｎ−１まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタＴの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタＴが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタＴが同時に発光してしまうことを抑制することができる。
【０１２７】
これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の発光素子アレイの実施の一形態として発光素子アレイチップ１を示す等価回路図である。
【図２】発光サイリスタのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示す図である。
【図３】図１に示す発光素子アレイチップ１における、スイッチデバイスＳの動作特性の一例を示す図である。
【図４】図１に示す実施の一形態の発光素子アレイチップ１の基本構成を概略的に示す一部の平面図である。
【図５】図４の切断面線Ｖ−Ｖから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【図６】図４の切断面線ＶＩ−ＶＩから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【図７】図４の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本構成を概略的に示す一部の断面図である。
【図８】図１に示す発光素子アレイチップ１を用いて構成した発光装置１０のブロック回路図である。
【図９】図８に示す発光装置１０の動作を示すタイミングチャートである。
【図１０】図１に示す発光素子アレイチップ１を用いた画像形成装置８７の基本構成を概略的に示す側面図である。
【図１１】本発明の発光素子アレイの他の実施の形態として発光素子アレイチップ２を示す等価回路図である。
【符号の説明】
【０１２９】
１，２，Ｌ  発光素子アレイチップ
１０  発光装置
８７  画像形成装置
２１  基板
２２，３２  第１半導体層
２３，３３，４３  第２半導体層
２４，３４，４４  第３半導体層
２５，３５，４５  第４半導体層
１３０  発光信号駆動ＩＣ
１３１  ゲート信号駆動ＩＣ
１３２  セレクト信号駆動ＩＣ
Ｓ  スイッチデバイス
Ｄ  セレクト用ダイオード
ＳＳ  スイッチ用サイリスタ
Ｔ  発光用サイリスタ
ａ  アノード（セレクト用ダイオード）
ｂ  カソード（セレクト用ダイオード）
ｃ  アノード（スイッチ用サイリスタ）
ｄ  カソード（スイッチ用サイリスタ）
ｅ  アノード（発光用サイリスタ）
ｆ  カソード（発光用サイリスタ）
ｇ  ゲート電極（スイッチ用サイリスタ）
ｈ  ゲート電極（発光用サイリスタ）
ＣＳ  セレクト信号入力端子
Ｇ  ゲート信号入力端子
Ａ  発光信号入力端子
Ｂ  発光素子ブロック
ＧＨ  ゲート横配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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