(57)【要約】【課題】メモリアクセス性能の低下を招くことなく、メモリをアクセスするデバイスのピン数の低減を図ることが可能なアドレス生成装置を実現する。【解決手段】上位アドレス保持用ラッチ２０１は、ラッチ指示信号１０３が出力された時にアドレスバス上の上位アドレスをラッチする。デクリメンタ２０２は、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスの値を１だけ減分する演算を実行して、上位アドレスの値を−１した値を出力する。セレクタ２０３は、ＬＳＩ１０１より出力される上位アドレス選択信号１０４に応じて、上位アドレス保持用ラッチ２０１から出力されるアドレスおよびデクリメンタ２０２から出力されるアドレスの一方を選択し、選択したアドレスを上位アドレスとしてメモリ２０４に出力する。【選択図】      図１
2007094642.tif 000002
【特許請求の範囲】
【請求項１】
メモリをアクセスするためのアドレスを生成するアドレス生成装置において、
前記メモリをアクセスするデバイスから出力されるラッチ信号に応答して、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスによって出力される上位アドレスをラッチするラッチ回路と、
前記ラッチ回路によってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記ラッチ回路によってラッチされた前記上位アドレスによって指定されるアドレス範囲および当該アドレス範囲に隣接する他のアドレス範囲のどちらをアクセスするかを示す前記デバイスからのアドレス選択信号に従って、前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするアドレス生成装置。
【請求項２】
メモリをアクセスするためのアドレスを生成するアドレス生成装置において、
前記メモリをアクセスするデバイスから出力されるラッチ信号に応答して、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスによって出力される上位アドレスをラッチするラッチ回路と、
前記ラッチ回路によってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を自動選択すべきことを示す前記デバイスからのモード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチ回路によってラッチされた前記上位アドレスを選択するように構成され、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするアドレス生成装置。
【請求項３】
メモリをアクセスするためのアドレスを生成するアドレス生成装置において、
前記メモリに下位アドレスを供給するためのアドレスバスに接続され、前記メモリをアクセスするデバイスが前記アドレスバス上にそれぞれ異なるサイクルで出力する第１の上位アドレスおよび第２の上位アドレスをそれぞれラッチするラッチ回路と、
前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記デバイスから出力される少なくとも２ビット幅のエンコードされた信号をデコードして、前記アドレスバス上に出力されるアドレスを前記第１の上位アドレスとしてラッチすべきことを前記ラッチ回路に指示する第１ラッチ信号と、前記アドレスバス上に出力されるアドレスを前記第２の上位アドレスとしてラッチすべきことを前記ラッチ回路に指示する第２ラッチ信号と、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記演算回路から出力されるアドレスの一方を自動選択すべきことを示すモード信号とを生成するデコード回路と、
前記モード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスを選択するように構成され、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするアドレス生成装置。
【請求項４】
メモリをアクセス制御するデバイスであって、前記メモリに下位アドレスを供給するためのアドレスバスに接続され、前記メモリをアクセスするための上位アドレスおよび下位アドレスの内で前記上位アドレスの値を変更すべき場合、前記上位アドレスを前記アドレスバス上に出力し且つ前記上位アドレスのラッチを指示するラッチ信号を出力した後に、前記アドレスバス上に前記下位アドレスを出力するデバイスと、
前記アドレスバスに接続され、前記ラッチ信号に応答して前記上位アドレスをラッチするラッチ回路と、
前記ラッチ回路によってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記ラッチ回路によってラッチされた前記上位アドレスによって指定されるアドレス範囲および当該アドレス範囲に隣接する他のアドレス範囲のどちらをアクセスするかを示す前記デバイスからのアドレス選択信号に従って、前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするメモリ制御装置。
【請求項５】
メモリをアクセス制御するデバイスであって、前記メモリに下位アドレスを供給するためのアドレスバスに接続され、前記メモリをアクセスするための上位アドレスおよび下位アドレスの内で前記上位アドレスの値を変更すべき場合、前記上位アドレスを前記アドレスバス上に出力し且つ前記上位アドレスのラッチを指示するラッチ信号を出力した後に、前記アドレスバス上に前記下位アドレスを出力するデバイスと、
前記アドレスバスに接続され、前記ラッチ信号に応答して前記上位アドレスをラッチするラッチ回路と、
前記ラッチ回路によってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を自動選択すべきことを示す前記デバイスからのモード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチ回路によってラッチされた前記上位アドレスを選択するように構成され、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするメモリ制御装置。
【請求項６】
メモリをアクセス制御するデバイスであって、前記メモリに下位アドレスを供給するためのアドレスバスに接続され、前記メモリをアクセスするためのアドレスを、第１の上位アドレスと第２の上位アドレスと前記下位アドレスとに分割し、前記上位アドレスの値を変更すべき場合、前記第１の上位アドレスおよび前記第２の上位アドレスの少なくとも一方を前記アドレスバス上に出力した後に、前記アドレスバス上に前記下位アドレスを出力するデバイスと、
前記アドレスバスに接続され、第１のラッチ信号に応答して前記第１の上位アドレスをラッチすると共に、第２のラッチ信号に応答して前記第２の上位アドレスをラッチするラッチ回路と、
前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスの値を１だけ増分または減分して出力する演算回路と、
前記デバイスから出力される少なくとも２ビット幅のエンコードされた信号をデコードして、前記第１ラッチ信号と、前記第２ラッチ信号と、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記演算回路から出力されるアドレスの一方を自動選択すべきことを示すモード信号とを生成するデコード回路と、
前記モード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチ回路によってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスを選択するように構成され、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とするメモリ制御装置。
【請求項７】
メモリをアクセスするためのアドレスを生成するアドレス生成方法であって、
前記メモリをアクセスするデバイスから出力されるラッチ信号に応答して、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスによって出力される上位アドレスをラッチするラッチステップと、
前記ラッチステップによってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算ステップと、
前記ラッチステップによってラッチされた前記上位アドレスによって指定されるアドレス範囲および当該アドレス範囲に隣接する他のアドレス範囲のどちらをアクセスするかを示す前記デバイスからのアドレス選択信号に従って、前記ラッチステップによってラッチされた前記上位アドレスおよび前記演算ステップによって得られるアドレスの一方を選択し、選択したアドレスを前記メモリに上位アドレスとして出力する選択ステップとを具備することを特徴とするアドレス生成方法。
【請求項８】
メモリをアクセスするためのアドレスを生成するアドレス生成方法であって、
前記メモリをアクセスするデバイスから出力されるラッチ信号に応答して、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスによって出力される上位アドレスをラッチするラッチステップと、
前記ラッチステップによってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算ステップと、
前記ラッチステップによってラッチされた前記上位アドレスおよび前記演算ステップから出力されるアドレスの一方を自動選択すべきことを示す前記デバイスからのモード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチステップによってラッチされた前記上位アドレスおよび前記演算ステップによって得られるアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチステップによってラッチされた前記上位アドレスを選択し、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択ステップとを具備することを特徴とするアドレス生成方法。
【請求項９】
メモリをアクセスするためのアドレスを生成するアドレス生成方法であって、
前記メモリをアクセスするデバイスから出力される少なくとも２ビット幅のエンコードされた信号をデコードして、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスが出力するアドレスを第１の上位アドレスとしてラッチすべきことを指示する第１ラッチ信号と、前記アドレスバス上に前記デバイスが出力するアドレスを第２の上位アドレスとしてラッチすべきことを指示する第２ラッチ信号と、ラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記上位アドレスの値を１だけ増分または減分されたアドレスの一方を自動選択すべきことを示すモード信号を生成するステップと、
前記第１のラッチ信号に応答して、前記アドレスバス上に前記デバイスによって出力される前記第１の上位アドレスをラッチすると共に、前記第２のラッチ信号に応答して、前記アドレスバス上に前記デバイスによって出力される前記第２の上位アドレスをラッチするラッチステップと、
前記ラッチステップによってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスの値を１だけ増分または減分して出力する演算ステップと、
前記モード信号がアクティブ状態である場合、前記アドレスバス上に出力される前記下位アドレスの最上位ビットの値に応じて、前記ラッチステップによってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスおよび前記演算ステップによって得られたアドレスの一方を選択し、前記モード信号がインアクティブ状態である場合、前記ラッチステップによってラッチされた、前記第１の上位アドレスおよび前記第２の上位アドレスを含む上位アドレスを選択し、且つ前記選択したアドレスを前記メモリに上位アドレスとして出力する選択ステップとを具備することを特徴とするアドレス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリをアクセスするためのアドレスを生成するアドレス生成装置およびこのアドレス生成装置を用いたメモリ制御装置に関する。
【背景技術】
【０００２】
従来より、ＬＳＩのピン数を削減するために様々な技術が開発されている。
【０００３】
例えば、データバス内の未使用の一部分をアドレス出力のために利用する技術などが知られている（例えば、特許文献１参照。）。
【０００４】
また、メモリの大容量化に伴い、メモリをアクセスするデバイスに搭載することが必要なアドレスピン数の増大が大きな問題となり始めている。すなわち、近年では、半導体プロセスの微細化により、単位面積あたりに実装できる回路の量は飛躍的に増大している。これに伴い、ＬＳＩ内に実装可能な回路量に対し、ピン数がネックになっている。このため、ピン数の削減が非常に重要なテーマとなっている。
【０００５】
そこで、最近では、デバイスのアドレスピン数を削減するために、アドレスバス上に出力された上位アドレスをラッチしておき、ラッチされた上位アドレスとアドレスバス上に出力された下位アドレスとをメモリに供給するというアドレス生成方式が提案され始めている。
【特許文献１】特開平７−１９１９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ラッチされた上位アドレスの値によって指定されるアドレス範囲とは異なるアドレス範囲をアクセスする場合には、新たな上位アドレスの値をラッチし直すことが必要となる。このため、例えば、ラッチされた上位アドレスの値によって指定されるアドレス範囲と当該アドレス範囲に隣接するアドレス範囲との間の境界に跨るアクセスが頻繁に発生するような場合においては、上位アドレスをアドレスバス上に何度も出力し直さなければならなくなり、これによってメモリアクセス性能の低下が引き起こされることになる。
【０００７】
本発明は上述の事情を考慮してなされたものであり、メモリアクセス性能の低下を招くことなく、メモリをアクセスするデバイスのピン数の低減を図ることが可能なアドレス生成装置、メモリ制御装置およびアドレス生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の課題を解決するため、本発明は、メモリをアクセスするためのアドレスを生成するアドレス生成装置において、前記メモリをアクセスするデバイスから出力されるラッチ信号に応答して、前記メモリに下位アドレスを供給するためのアドレスバス上に前記デバイスによって出力される上位アドレスをラッチするラッチ回路と、前記ラッチ回路によってラッチされた前記上位アドレスの値を１だけ増分または減分して出力する演算回路と、前記ラッチ回路によってラッチされた前記上位アドレスによって指定されるアドレス範囲および当該アドレス範囲に隣接する他のアドレス範囲のどちらをアクセスするかを示す前記デバイスからのアドレス選択信号に従って、前記ラッチ回路によってラッチされた前記上位アドレスおよび前記演算回路から出力されるアドレスの一方を選択し、選択したアドレスを前記メモリに上位アドレスとして出力する選択回路とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリアクセス性能の低下を招くことなく、メモリをアクセスするデバイスのピン数の低減を図ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の実施形態を説明する。  
図１には、本発明の第１実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成例が示されている。半導体集積回路（ＬＳＩ）１０１はメモリ２０４をアクセス制御するデバイスであり、例えば、マイクロコンピュータ等として実現されている。
【００１１】
このＬＳＩ１０１は、ｎ本のアドレス出力ピン１０２を有している。ｎ本のアドレス出力ピン１０２は、メモリ２０４に下位アドレスを供給するｎビット幅のアドレスバスに接続されている。また、ＬＳＩ１０１は、ラッチ指示信号１０３、および上位アドレス選択信号１０４を出力するように構成されている。
【００１２】
ＬＳＩ１０１は、ｎビット幅のアドレスで指定可能なアドレス範囲よりも大きなアドレス範囲にアクセスする際は、下位アドレスのみをアドレスバス上に出力する通常のアドレス出力サイクルの他に、上位アドレスをアドレスバス上に出力するサイクルを追加し、その際にラッチ指示信号１０３をアサートする。ラッチ指示信号１０３は、アドレスバス上のアドレスをラッチすべきことを指示する信号である。
【００１３】
アドレス生成装置は、ｎビット幅のアドレスで指定可能なアドレス範囲よりも大きなアドレス範囲にアクセスするためのアドレス（上位アドレス＋下位アドレス）を生成する装置であり、ＬＳＩ１０１の外付け回路である、上位アドレス保持用ラッチ２０１、デクリメンタ２０２、およびセレクタ２０３から構成されている。
【００１４】
上位アドレス保持用ラッチ２０１はアドレスバスに接続されたラッチ回路であり、ラッチ指示信号１０３が出力された時にアドレスバス上の上位アドレスをラッチする。デクリメンタ２０２は上位アドレス保持用ラッチ２０１に接続された演算回路であり、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスの値を１だけ減分する演算を実行して、上位アドレスの値を−１した値を出力する。上位アドレス保持用ラッチ２０１の出力とデクリメンタ２０２の出力は、セレクタ２０３に接続されている。
【００１５】
セレクタ２０３は、ＬＳＩ１０１より出力される上位アドレス選択信号１０４に応じて、上位アドレス保持用ラッチ２０１から出力されるアドレスおよびデクリメンタ２０２から出力されるアドレスの一方を選択し、選択したアドレスを上位アドレスとしてメモリ２０４に出力する。上位アドレス選択信号１０４は、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスによって指定されるアドレス範囲および当該アドレス範囲の下限に隣接する他のアドレス範囲のどちらをアクセスするかを示す。
【００１６】
すなわち、ＬＳＩ１０１によって上位アドレス選択信号１０４がアクティブ状態に設定された場合、セレクタ２０３は、デクリメンタ２０２から出力されるアドレスを選択し、当該選択したアドレスをメモリ２０４に上位アドレスとして出力する。一方、ＬＳＩ１０１によって上位アドレス選択信号１０４がインアクティブ状態に設定された場合、セレクタ２０３は、上位アドレス保持用ラッチ２０１から出力されるアドレスを選択し、当該選択したアドレスをメモリ２０４に上位アドレスとして出力する。
【００１７】
メモリ２０４のアドレス入力ピンは上位アドレスを入力するためのピン群と下位アドレスを入力するためのピン群とに分割されている。下位アドレスを入力するためのピン群はアドレスバスに接続され、また上位アドレスを入力するためのピン群はセレクタ２０３の出力に接続されている。
【００１８】
また、ＬＳＩ１０１とメモリ２０４との間には、データバスＤＡＴＡおよびリード／ライト信号線Ｒ／Ｗも定義されている。
【００１９】
ＬＳＩ１０１がメモリ２０４にアクセスする場合、ｎ本のアドレスでアクセスできるのは、２ｎワードの範囲となる。これよりも大きなアドレスにアクセスする場合、例えば図３のタイミングチャートの上側に示されているように、上位アドレスを出力するサイクルを増やし、2サイクルでアドレス（上位アドレスおよび下位アドレス）を出力することが必要となる。ただし、ＬＳＩ１０１の外付け回路として上位アドレス保持用ラッチ２０１が設けられているので、上位アドレスを上位アドレス保持用ラッチ２０１にラッチしておくことにより、上位アドレスが変化しない間は、上位アドレスの出力を省略することができる。このため、ＬＳＩ１０１は、上位アドレスが切り替わったときのみ、上位アドレスを出し直せばよい。
【００２０】
しかしながら、ラッチされた上位アドレスでアクセスできるアドレス範囲の下限とその一つ下のアドレス範囲とを行き来するようなアドレスパターンのときには、何度も上位アドレスのラッチを行う必要がある。
【００２１】
本第１実施形態では、このようなアドレスパターンの時においても、上位アドレス保持用ラッチ２０１から出力されるアドレスとデクリメンタ２０２から出力されるアドレスとを選択的にメモリ２０４に供給することで、上位アドレスをラッチし直すことなく、メモリアクセスを実行することができる。よって、図３のタイミングチャートの下側に示されているように、１回のアドレスサイクルのみで、メモリ２０４をアクセスすることができる。
【００２２】
すなわち、ＬＳＩ１０１は、アクセスするアドレスがラッチされている上位アドレス−１である場合には、上位アドレスを出力することなく、ローアクティブの上位アドレス選択信号１０４をアサート（アクティブ状態に設定）する。上位アドレス保持用ラッチ２０１には、デクリメンタ２０２が接続されており、常にラッチされた上位アドレス−１を出力している。上位アドレス選択信号１０４は、この上位アドレス保持用ラッチ２０１の出力と、デクリメンタ２０２の出力を選択するセレクタ２０３に供給される。上位アドレス選択信号１０４がアサートされると、デクリメントによって得られた上位アドレス−１がセレクタ２０３によって選択される。こうして、メモリ２０４には、上位アドレスとして上位アドレス−１が出力される。
【００２３】
したがって、本第１実施形態においては、同一の上位アドレスでアクセスすることができるアドレス範囲は、図２に示すように、従来の２倍に広がる。現在ラッチされている上位アドレスによって指定されるアドレス空間をｍとすると、そのアドレス空間ｍの下限を中心とする２×２ｎのアドレス空間（アドレス空間ｍとアドレス空間ｍ−１）を同一の上位アドレスでアクセスすることが可能となる。
【００２４】
このため、アドレス空間ｍとアドレス空間ｍ−１との間を頻繁に行き来するようなアドレスパターンであっても、１回のアドレスサイクルのみでメモリアクセスを実行することができる。よって、メモリアクセス性能の低下を招くことなく、ＬＳＩ１０１のピン数の低減を図ることが可能となる。
【００２５】
図４には、本第１実施形態の変形例が示されている。
【００２６】
この変形例においては、図１のデクリメンタ２０２の代わりに、インクリメンタ２０５が設けられており、他の点は図１と同じである。
【００２７】
インクリメンタ２０５は、上位アドレス保持用ラッチ２０１に接続された演算回路であり、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスの値を１だけ増分する演算を実行して、上位アドレスの値を＋１した値を出力する。セレクタ２０３は、ＬＳＩ１０１より出力される上位アドレス選択信号１０４に応じて、上位アドレス保持用ラッチ２０１から出力されるアドレスおよびデクリメンタ２０２から出力されるアドレスの一方を選択し、選択したアドレスを上位アドレスとしてメモリ２０４に出力する。上位アドレス選択信号１０４は、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスによって指定されるアドレス範囲および当該アドレス範囲の上限に隣接する他のアドレス範囲のどちらをアクセスするかを示す。
【００２８】
本変形例においても、同一の上位アドレスでアクセスすることができるアドレス範囲は、図５に示すように、従来の２倍に広がる。現在ラッチされている上位アドレスによって指定されるアドレス空間をｍとすると、そのアドレス空間ｍの上限を中心とする２×２ｎのアドレス空間（アドレス空間ｍとアドレス空間ｍ＋１）を同一の上位アドレスでアクセスすることが可能となる。
【００２９】
このため、アドレス空間ｍとアドレス空間ｍ＋１との間を頻繁に行き来するようなアドレスパターンであっても、１回のアドレスサイクルのみでメモリアクセスを実行することができる。よって、メモリアクセス性能の低下を招くことなく、ＬＳＩ１０１のピン数の低減を図ることが可能となる。
【００３０】
図６には、本発明の第２実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成例が示されている。
【００３１】
本第２実施形態では、図１で説明した上位アドレス選択信号１０４の代わりに、アドレス選択モード指定信号３０１が用いられる。このアドレス選択モード指定信号３０１は、上位保持用ラッチ２０１の出力およびデクリメンタ２０２の出力の一方を自動選択すべきアドレスモードを指定する信号である。このアドレス選択モード指定信号３０１は、２入力ＡＮＤゲート３０３の一方の入力に供給される。２入力ＡＮＤゲート３０３の他方の入力には、アドレスバス上の下位アドレスの最上位ビットＭＳＢが供給される。２入力ＡＮＤゲート３０３の出力は、セレクタ２０３に上位アドレス選択信号として供給される。
【００３２】
したがって、アドレス選択モード指定信号３０２がアクティブ状態である場合には、セレクタ２０３は、アドレスバス上に出力される下位アドレスの最上位ビットＭＳＢの値に応じて、上位保持用ラッチ２０１の出力およびデクリメンタ２０２の出力の一方を選択する。すなわち、最上位ビットＭＳＢが１の時は、デクリメンタ２０２の出力である、上位アドレス−１が選択され、最上位ビットＭＳＢが１の時は、上位保持用ラッチ２０１でラッチされている上位アドレスが選択される。一方、アドレス選択モード指定信号３０２がインアクティブ状態である場合には、セレクタ２０３は、上位保持用ラッチ２０１の出力を常に選択する。
【００３３】
第２実施形態と第１実施形態との違いは以下のようになる。
【００３４】
上位アドレス選択信号の場合  （実施形態１）
０  通常アクセス
１  （下位アドレスのＭＳＢにかかわらず）上位アドレスを１デクリメント
アドレス選択モード信号の場合  （実施形態２）
０  通常通りアクセス
１  （下位アドレスのＭＳＢ＝０）  通常アクセス
（下位アドレスのＭＳＢ＝１）  上位アドレスを１デクリメント
本第２実施形態においては、同一の上位アドレスでアクセスすることができるアドレス範囲は、図７に示すように、従来の１．５倍に広がる。現在ラッチされている上位アドレスによって指定されるアドレス空間をｍとすると、アドレス選択モード信号が１の場合には、アドレス空間ｍの下側の半分（ＭＳＢ＝０）とアドレス空間ｍ−１の上側の半分（ＭＳＢ＝０）が下位アドレスのＭＳＢに応じて自動的に選択される。よって、アドレス空間ｍの下側の半分（ＭＳＢ＝０）とアドレス空間ｍ−１の上側の半分（ＭＳＢ＝０）との間を頻繁に行き来するようなアドレスパターンにおいても、ＬＳＩ１０１は、ラッチ出力とデクリメント出力のどちらを選択するかをアクセス毎に個々に指定する必要はなく、アドレス選択モード信号を１に設定しておくだけで良い。後は、下位アドレスのＭＳＢの値に応じてラッチ出力とデクリメント出力の一方が自律的に選択される。
【００３５】
また、アドレス空間ｍの上半分と下半分との間を頻繁に行き来するようなアドレスパターンにおいては、ＬＳＩ１０１は、アドレス選択モード信号を０に設定すればよい。この場合には、下位アドレスのＭＳＢの値に関係なく、常にラッチ出力が選択される。
【００３６】
図８には、本第２実施形態の変形例が示されている。
【００３７】
この変形例においては、図６のデクリメンタ２０２の代わりに、インクリメンタ２０５が設けられており、他の点は図６と同じである。
【００３８】
インクリメンタ２０５は、上位アドレス保持用ラッチ２０１に接続された演算回路であり、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレスの値を１だけ増分する演算を実行して、上位アドレスの値を＋１した値を出力する。アドレスバス上の下位アドレスの最上位ビットＭＳＢは、反転された後に２入力ＡＮＤゲート３０３に入力される。したがって、本変形例の動作は次のようになる。
【００３９】
アドレス選択モード信号
０  通常通りアクセス
１  （下位アドレスのＭＳＢ＝１）  通常アクセス
（下位アドレスのＭＳＢ＝０）  上位アドレスを１インクリメント
本変形例においても、同一の上位アドレスでアクセスすることができるアドレス範囲は、図９に示すように、従来の１．５倍に広がる。現在ラッチされている上位アドレスによって指定されるアドレス空間をｍとすると、アドレス選択モード信号が１の場合には、アドレス空間ｍの上側の半分（ＭＳＢ＝１）とアドレス空間ｍ＋１の下側の半分（ＭＳＢ＝０）が、下位アドレスのＭＳＢの値に応じて自動的に選択される。
【００４０】
図１０には、本発明の第３実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成例が示されている。
【００４１】
本第３実施形態では、ＬＳＩ１０１は、アドレス選択モード指定信号３０１とラッチ指示信号１０３を独立した信号として出力する代わりに、これらをエンコードして出力する。すなわち、ＬＳＩ１０１は、少なくとも２ビット幅のエンコードされた信号を出力する。エンコードされた信号は、デコーダ４０１に送られる。このデコーダ４０１は、エンコードされた信号をデコードして、アドレス選択モード指定信号３０１と、第１および第２の２つのラッチ指示信号１０３を生成する。
【００４２】
本第３実施形態では、ＬＳＩ１０１のアドレス出力ピンの数をより減らすために、メモリ２０４をアクセスするためのアドレスは、図１１に示すように、上位アドレス１と上位アドレス２と下位アドレスとの３つに分割されている。第１のラッチ指示信号１０３は、アドレスバス上のアドレスを上位アドレス１としてラッチすべきことを指示する信号であり、また第２のラッチ指示信号１０３はアドレスバス上のアドレスを上位アドレス２としてラッチすべきことを指示する信号である。
【００４３】
デクリメンタ２０２は、上位アドレス保持用ラッチ２０１によってラッチされた、上位アドレス１と上位アドレス２とを含む上位アドレスの値を１だけ減分する演算を実行して、上位アドレスの値を−１した値を出力する。実際には、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレス２の値を−１すればよい。セレクタ２０３は、ＡＮＤゲート３０２の出力に応じて、上位アドレス保持用ラッチ２０１によってラッチされた、上位アドレス１と上位アドレス２とを含む上位アドレスの値、またはデクリメンタ２０２によって−１された上位アドレスの値を出力する。上位アドレス保持用ラッチ２０１によってラッチされた上位アドレス１についてはそのままメモリ２０４に出力し、上位アドレス保持用ラッチ２０１によってラッチされた上位アドレス２の値と、デクリメンタ２０２によって−１された上位アドレス２の値とを選択的に出力するようにしてもよい。
【００４４】
エンコードされた２ビットの信号に対する動作内容は次の通りである。
【００４５】
００  なにもしない（通常通りアクセス）
０１  上位アドレス１をラッチ
１０  上位アドレス２をラッチ
１１  上位アドレス２をデクリメントしてアクセス
このように、エンコードされた信号を用いることで、ラッチ指示信号を出力するためのピン数を増やすことなく、アドレスを３分割することが可能となり、アドレス出力ピンの数を通常の１／３にまで削減することができる。
【００４６】
なお、この第３実施形態においても、デクリメンタ２０２の代わりに、インクリメンタ２０５を用いることができる。
【００４７】
上述の各実施形態１−３の効果は以下の通りである。
【００４８】
（１）従来例では、アクセスするアドレスが、ラッチした上位アドレスの下限をまたぐ場合に、上位アドレスをラッチしなおす必要がある。したがって、頻繁に下限をまたぐ場合には、上位アドレスのアサートを頻繁に行う必要があり、性能低下を引き起こす。本第１実施形態では、デクリメントまたはインクリメントされたアドレスを用いることで、同一の上位アドレスで、通常時のアクセス範囲の２倍のアクセス範囲をアクセスすることができる。これにより、上位アドレスをラッチし直す回数を減らすことができ、性能が向上する。
【００４９】
（２）実施形態１では、一つの上位アドレスで表現できるアドレス空間が２倍に広がる利点があるものの、毎回のアクセスごとに、デクリメントするか否かを指定する必要がある。このため、上位アドレス選択信号を専用ピンとして持つ必要がある。これに対し、実施形態２では、一つの上位アドレスで表現できるアドレス空間は、１．５倍となる。しかし、一度、デクリメントモードまたはインクリメントモードを指定すれば、このモードで表現できるアドレス範囲内にあるうちは、ＭＳＢを用いることで、（アクセスごとにデクリメント制御せずに）自律的に制御することができる。このことにより、ラッチ指示信号などとのエンコードが可能になる。
【００５０】
（３）アドレス選択モード指定信号とラッチ指示信号をエンコードすることで、同じ本数でも、複数の上位アドレスのラッチを指定できるようになる。たとえば、上位アドレスと下位アドレスが一つずつの場合は、アドレスピン数は、１／２までしかできないが、上位アドレスが二つにできれば、アドレスピン数を１／３に減らすことができる。
【００５１】
なお、上記各実施形態において、デクリメンタとインクリメンタの双方を併せ持つ構成を採用することもできる。この場合は、同一の上位アドレスでアクセス可能なアドレス範囲をさらに広げることができる。
【００５２】
また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成を示すブロック図。
【図２】図１のアドレス生成装置におけるデクリメント指定時のアクセス範囲を説明するための図。
【図３】図１のアドレス生成装置の動作を説明するタイミングチャート。
【図４】図１のアドレス生成装置の変形例を示すブロック図。
【図５】図１のアドレス生成装置におけるインクリメント指定時のアクセス範囲を説明するための図。
【図６】本発明の第１実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成を示すブロック図。
【図７】図６のアドレス生成装置におけるデクリメントモードでのアクセス範囲を説明するための図。
【図８】図６のアドレス生成装置の変形例を示すブロック図。
【図９】図６のアドレス生成装置におけるインクリメントモードでのアクセス範囲を説明するための図。
【図１０】本発明の第３実施形態に係るアドレス生成装置を用いたメモリ制御装置の構成を示すブロック図。
【図１１】図１０のアドレス生成装置で用いられる、３分割されたアドレスを説明するための図。
【符号の説明】
【００５４】
１０１…ＬＳＩ、２０１…上位アドレスラッチ、２０２…デクリメンタ、２０３…セレクタ、２０４…メモリ、２０５…インクリメンタ、３０２…ＡＮＤゲート、４０１…デコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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