(57)【要約】【課題】高レベルでしかも高Ｑ値の出力を得ることができる発振回路及びこれを備えた通信装置を提供する。【解決手段】発振回路１を第１スロット線路２と第２スロット線路３と第３スロット線路４とＦＥＴ５で構成した。第１スロット線路２を出力ポートとし、第２スロット線路３を、ショートスタブ３０とＤＣカット線路３１で構成し、ショートスタブ３０の長さをλｇ／２〜３λｇ／４に設定した。また、第３スロット線路４も、ショートスタブ４０とＤＣカット線路４１で構成し、ショートスタブ４０の長さをλｇ／４〜λｇ／２に設定した。そして、ゲート電極Ｇとドレイン電極Ｄとが第２スロット線路３を、ドレイン電極Ｄとソース電極Ｓとが第３スロット線路４を、ソース電極Ｓとゲート電極Ｇとが第１スロット線路２をそれぞれ挟むように、ＦＥＴ５を実装した。帯域反射型共振器６は長さλｇ／４のショートスタブである。【選択図】図１
2007135007.tif 000002
【特許請求の範囲】
【請求項１】
一方端部が基板の縁部で開口した出力ポートとしての第１スロット線路と、
上記第１スロット線路の他方端部上に実装され且つ負性抵抗として機能する半導体素子と、
上記半導体素子による反射利得特性の位相が０°となる上記第１スロット線路の位置に配された帯域反射型共振器と
を具備することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
上記第１スロット線路の他方端部から分岐した状態で延出し、基板縁部に至って、基板上の電極を第１電極と第２電極とに分離する第２スロット線路と、上記第１スロット線路の他方端部から分岐した状態で延出する第３スロット線路とを備え、
上記半導体素子は、電界効果トランジスタであり、そのゲート電極とドレイン電極とソース電極とが上記第１スロット線路と第２スロット線路と第３スロット線路とを跨ぐように、上記第１及び第２電極上に実装されており、
上記帯域反射型共振器は、第１電極に形成されている、
ことを特徴とする発振回路。
【請求項３】
請求項２に記載の発振回路において、
上記基板は、誘電体基板である、
ことを特徴とする発振回路。
【請求項４】
請求項２又は請求項３に記載の発振回路において、
上記第２スロット線路を、上記第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、
上記第３スロット線路を、上記第１スロット線路から出力させる上記出力信号の波長の４分の１から２分の１の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成して、上記第２電極を新第２電極及び第３電極とに分離し、
上記半導体素子のゲート電極とドレイン電極とソース電極とを、上記第２スロット線路と第３スロット線路とを順に挟んだ状態で上記第１電極と新第２電極と第３電極とにそれぞれ接続した、
ことを特徴とする発振回路。
【請求項５】
請求項２又は請求項３に記載の発振回路において、
上記第２スロット線路を、上記第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、
上記第３スロット線路を、上記第１スロット線路から出力させる上記出力信号の波長の４分の１から２分の１の長さのショートスタブで形成し、
上記半導体素子のドレイン電極とゲート電極とソース電極とを、上記第２スロット線路と第３スロット線路とを順に挟んだ状態で上記第１電極と第２電極にそれぞれ接続した、
ことを特徴とする発振回路。
【請求項６】
請求項２又は請求項３に記載の発振回路において、
上記第２スロット線路を、上記第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、
上記第３スロット線路を、上記第１スロット線路から出力させる上記出力信号の波長の４分の１から２分の１の長さのショートスタブで形成し、
上記半導体素子のドレイン電極とソース電極とゲート電極とを、上記第２スロット線路と第３スロット線路とを順に挟んだ状態で上記第１電極と第２電極にそれぞれ接続した、
ことを特徴とする発振回路。
【請求項７】
請求項１ないし請求項６のいずれかに記載の発振回路において、
上記帯域反射型共振器は、上記第１スロット線路から分岐し且つその長さが上記波長の略４分の１に設定されたショートスタブである、
ことを特徴とする発振回路。
【請求項８】
請求項１ないし請求項６のいずれかに記載の発振回路において、
上記帯域反射型共振器は、上記第１スロット線路の近傍に穿設された矩形口状の共振器である、
ことを特徴とする発振回路。
【請求項９】
請求項１ないし請求項６のいずれかに記載の発振回路において、
上記帯域反射型共振器は、上記第１スロット線路の近傍に穿設され且つ上記波長の直径を有する円形口状の共振器である、
ことを特徴とする発振回路。
【請求項１０】
請求項１ないし請求項９のいずれかに記載の発振回路を備えた、
ことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スロット線路を用いた発振回路、特に帯域反射型共振器を有する発振回路及びこれを備えた通信装置に関するものである。
【背景技術】
【０００２】
従来、この種の発振回路としては、例えば特許文献１に開示の技術がある。
図１６は、従来例に係る発振回路を示す平面図である。
この発振回路は、帯域反射型の共振器２００を、負性抵抗として機能するＦＥＴ２１０のゲート−ソース間スロット線路３０１の途中に接続し、チップ状の終端抵抗体２１１をスロット線路３０１の端部に配して、ゲート接続用電極３１１とソース接続用電極３１２とを電気的に接続した構成をとっている。
【０００３】
【特許文献１】特開２００４−００７３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来の発振回路では、次のような問題がある。
発振回路において、ドレイン−ソース間スロット線路３０２の出力電力を大きくするためには、ＦＥＴ２１０によるスロット線路３０１間のループ利得を稼ぐ必要がある。しかしながら、共振器２００のような帯域反射型の共振器を用いた場合、ＦＥＴ２１０によるスロット線路３０１間のループ利得を稼ぐために、共振器２００とスロット線路３０１との電磁的結合を強くすると、共振器２００の負荷Ｑが小さくなり、位相雑音に対する特性が劣化してしまう。かといって、共振器２００の負荷Ｑを大きくするために、共振器２００とスロット線路３０１との電磁的結合を弱くすると、ループ利得を稼ぐことができず、所望の出力電圧を確保することができない。すなわち、ループ利得と共振器２００の負荷Ｑとはトレードオフの関係にある。
しかも、この発振回路では、チップ状の終端抵抗体２１１をスロット線路３０１の端部に配して、ゲート接続用電極３１１とソース接続用電極３１２とを電気的に接続しているので、共振器２００の共振時に電流がこの終端抵抗体２１１を流れ、この終端抵抗体２１１によって大きく電力を損失してしまう。
このように、上記した従来の発振回路では、ループ利得と負荷Ｑとを共に高レベルで調整することが困難であり、このため、高レベル及び高Ｑ値の出力を得ることができない。しかも、終端抵抗体２１１による大きな電力損失を伴う。
【０００５】
この発明は、上述した課題を解決するためになされたもので、高レベルでしかも高Ｑ値の出力を得ることができる発振回路及びこれを備えた通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明に係る発振回路は、一方端部が基板の縁部で開口した出力ポートとしての第１スロット線路と、第１スロット線路の他方端部上に実装され且つ負性抵抗として機能する半導体素子と、半導体素子による反射利得特性の位相が０°となる第１スロット線路の位置に配された帯域反射型共振器とを具備する構成とした。
かかる構成により、半導体素子が作動すると、第１スロット線路内で、帯域反射型共振器側から半導体素子に入射する信号は、負性抵抗として機能する半導体素子により所定の利得で反射され、第１スロット線路の開口から外部に出力される。このとき、帯域反射型共振器の位置が、半導体素子による反射利得特性の位相が０°となる第１スロット線路の位置に設定されているので、半導体素子への入射波の位相と半導体素子で増幅された反射波の位相とに、差がほとんど生じない。このため、振幅の大きな定在波が第１スロット線路内に生じ、その開口から出力される。
【０００７】
請求項２の発明は、請求項１に記載の発振回路において、第１スロット線路の他方端部から分岐した状態で延出し、基板縁部に至って、基板上の電極を第１電極と第２電極とに分離する第２スロット線路と、第１スロット線路の他方端部から分岐した状態で延出する第３スロット線路とを備え、半導体素子は、電界効果トランジスタであり、そのゲート電極とドレイン電極とソース電極とが第１スロット線路と第２スロット線路と第３スロット線路とを跨ぐように、第１及び第２電極上に実装されており、帯域反射型共振器は、第１電極に形成されている構成とした。
【０００８】
請求項３の発明は、請求項２に記載の発振回路において、基板は、誘電体基板である構成とした。
かかる構成により、誘電体共振発振回路（ＤＲＯ）を構成することができる。
【０００９】
請求項４の発明は、請求項２又は請求項３に記載の発振回路において、第２スロット線路を、第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、第３スロット線路を、第１スロット線路から出力させる出力信号の波長の４分の１から２分の１の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成して、第２電極を新第２電極及び第３電極とに分離し、半導体素子のゲート電極とドレイン電極とソース電極とを、第２スロット線路と第３スロット線路とを順に挟んだ状態で上記第１電極と新第２電極と第３電極とにそれぞれ接続した構成とする。
かかる構成により、第２スロット線路のショートスタブがインダクタとして機能し、第３スロット線路のショートスタブがコンデンサとして機能する。そして、帯域反射型共振器と半導体素子との間の第１スロット線路をコンデンサとして機能させることができる。これにより、ＤＣバイアス電圧を新第２電極を通じて半導体素子のドレイン電極に印加し、ゲート電極とソース電極とで挟まれた第１スロット線路に所望周波数の出力信号を生成することができる。
【００１０】
請求項５の発明は、請求項２又は請求項３に記載の発振回路において、第２スロット線路を、第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、第３スロット線路を、第１スロット線路から出力させる出力信号の波長の４分の１から２分の１の長さのショートスタブで形成し、半導体素子のドレイン電極とゲート電極とソース電極とを、第２スロット線路と第３スロット線路とを順に挟んだ状態で第１電極と第２電極にそれぞれ接続した構成とする。
かかる構成により、第２スロット線路のショートスタブがインダクタとして機能し、ショートスタブである第３スロット線路がコンデンサとして機能する。そして、帯域反射型共振器と半導体素子との間の第１スロット線路をコンデンサとして機能させることができる。これにより、ＤＣバイアス電圧を第１電極を通じて半導体素子のドレイン電極に印加し、ドレイン電極とソース電極とで挟まれた第１スロット線路に所望周波数の出力信号を生成することができる。
【００１１】
請求項６の発明は、請求項２又は請求項３に記載の発振回路において、第２スロット線路を、第１スロット線路から出力させる帯域内出力信号の波長の２分の１から４分の３の長さのショートスタブと、ショートスタブ端から上記波長の４分の１の位置で当該ショートスタブから分岐し基板縁部に至るＤＣカット線路とで形成し、第３スロット線路を、第１スロット線路から出力させる出力信号の波長の４分の１から２分の１の長さのショートスタブで形成し、半導体素子のドレイン電極とソース電極とゲート電極とを、第２スロット線路と第３スロット線路とを順に挟んだ状態で第１電極と第２電極にそれぞれ接続した構成とする。
かかる構成により、第２スロット線路のショートスタブがインダクタとして機能し、ショートスタブである第３スロット線路がコンデンサとして機能する。そして、帯域反射型共振器と半導体素子との間の第１スロット線路をコンデンサとして機能させることができる。これにより、ＤＣバイアス電圧を第１電極を通じて半導体素子のドレイン電極に印加し、ドレイン電極とゲート電極とで挟まれた第１スロット線路に所望周波数の出力信号を生成することができる。
【００１２】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載の発振回路において、帯域反射型共振器は、第１スロット線路から分岐し且つその長さが波長の略４分の１に設定されたショートスタブである構成とした。
かかる構成により、帯域反射型共振器と第１スロット線路との電磁気的結合を強めることができると共に、所定のＱ値を確保することができる。
【００１３】
請求項８の発明は、請求項１ないし請求項６のいずれかに記載の発振回路において、帯域反射型共振器は、第１スロット線路の近傍に穿設された矩形口状の共振器である構成とした。
かかる構成により、帯域反射型共振器と第１スロット線路との電磁気的結合を疎結合状態にすることができ、高いＱ値を得ることができる。
【００１４】
請求項９の発明は、請求項１ないし請求項６のいずれかに記載の発振回路において、帯域反射型共振器は、第１スロット線路の近傍に穿設され且つ波長の直径を有する円形口状の共振器である構成とした。
かかる構成により、帯域反射型共振器と第１スロット線路との電磁気的結合を疎結合状態にすることができ、さらに高いＱ値を得ることができる。
【００１５】
また、請求項１０の発明に係る通信装置は、請求項１ないし請求項９のいずれかに記載の発振回路を備えた構成とする。
【発明の効果】
【００１６】
以上詳しく説明したように、請求項１ないし請求項９の発明に係る発振回路は、出力ポートとしての第１スロット線路に、負性抵抗として機能する半導体素子を実装し、帯域反射型共振器を、半導体素子による反射利得特性の位相が０°となる第１スロット線路の位置に配した構成としたので、上記した従来の発振回路の如く、チップ状の終端抵抗体を必要としない。したがって、終端抵抗体で消費する電力の損失分を半導体素子によるループ利得として稼ぐことができる。このため、帯域反射型共振器と第１スロット線路との電磁気的結合を敢えて強めることなく、高い負荷Ｑを維持した状態で、所望のループ利得を確保することができる。また、従来の発振回路では、半導体素子で入反射している第１スロット線路内の信号を出力させず、共振回路等で消耗させていたので、大きな電力を無駄に消費させていた。しかし、この発明の発振回路では、半導体素子で入反射する第１スロット線路内の信号をそのまま出力させる構成であるので、帯域反射型共振器等で消耗されていた電力を出力信号の電力に転化することができる。すなわち、この発明によれば、高Ｑ値を維持した状態で高出力電力の信号を第１スロット線路から出力することができ、この結果、高出力化と低位相雑音化との両立を図った発振回路を提供することができるという優れた効果がある。しかも、終端抵抗体の実装によって生じる製造時の発振回路の特性バラツキも防ぐことができる。
【００１７】
また、請求項５及び請求項６の発明によれば、出力信号を、ドレイン電極とソース電極又はゲート電極とで挟まれた第１スロット線路に生成する構成であるので、振幅のより大きな定在波を第１スロット線路内に形成することができ、この結果、出力信号のさらなる高電力化を図ることができるという効果がある。
【００１８】
また、請求項８の発明によれば、高出力状態で、より高いＱ値を得ることができるという効果があり、請求項９の発明によれば、高出力状態で、さらに高いＱ値を得ることができるという効果がある。
【００１９】
また、請求項１０の発明によれば、高出力且つ低位相雑音の発振回路を備えているので、高品質でＢＥＲ（ビット誤り率）特性に優れた通信装置を提供することができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２１】
図１は、この発明の第１実施例に係る発振回路を示す分解斜視図であり、図２は、ＦＥＴを除いて示す発振回路の平面図であり、図３は、ＦＥＴを実装した状態で示す図２の矢視Ａ−Ａ断面図である。
【００２２】
この実施例の発振回路は、図１及び図２に示すように、誘電体共振発振回路（ＤＲＯ）であり、図１に示すように、この発振回路１を、第１スロット線路２と、第２スロット線路３と、第３スロット線路４と、半導体素子としての電界効果トランジスタ（以下、「ＦＥＴ」と記す。）５と、帯域反射型共振器６とで構成した。
これら第１スロット線路２〜第３スロット線路４と帯域反射型共振器６は、基板１００に形成されており、ＦＥＴ５は、基板１００の表面１００ａ側に実装されている。
【００２３】
基板１００は、矩形平板状の誘電体基板であり、樹脂材料、セラミックス材料、又はこれらを混合した複合材料からなる。
第１スロット線路２〜第３スロット線路４と帯域反射型共振器６は、基板１００の表面１００ａ及び裏面１００ｂにそれぞれ形成された金、銅、銀等の膜状の電極を、例えばフォトリソグラフィ技術等を用いてパターニングすることによって形成した。この実施例では、スロットやスタブのタイプとして、ＰＤＴＬ（Ｐｌａｎｅｒ  Ｄｉｅｌｅｃｔｒｉｃ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ）を採用した。つまり、第１スロット線路２〜第３スロット線路４と帯域反射型共振器６とを基板１００の両面１００ａ，１００ｂにそれぞれ対称に形成した。勿論、このＰＤＴＬのタイプに限定するものではなく、第１スロット線路２〜第３スロット線路４と帯域反射型共振器６を基板１００の表面１００ａにのみ形成し、裏面１００ｂには、グランド電極のみを形成したり、又は、裏面１００ｂには、何も形成しない構成とすることもできる。
【００２４】
第１スロット線路２は、帯域内の信号Ｓを出力するための出力ポートであり、一方端部２ａが基板１００の縁部で開口している。
【００２５】
第２スロット線路３は、基板１００上の電極を分離する線路であり、第１スロット線路２の他方端部２ｂから上方（図１上方）に直角に延出し、その端部３ａが基板１００の縁部で開口している。これにより、第２スロット線路３は、基板１００上の電極を第１電極１０１と第２電極１０２とに分離する。
具体的には、この第２スロット線路３を、Ｌ字状のショートスタブ３０と直線状のＤＣ（直流）カット線路３１とで構成した。そして、ショートスタブ３０の長さ、即ち第１スロット線路２の他方端部２ｂから先端３０ａに至る長さを第１スロット線路２から出力させる帯域内の信号Ｓの波長（以下、「λｇ」と記す）の２分の１から４分の３の長さに設定した。また、ＤＣカット線路３１は、ショートスタブ３０の先端３０ａからλｇ／４の位置でショートスタブ３０から分岐して、基板１００の縁部で開口している。
【００２６】
第３スロット線路４は、第２電極１０２を分離する線路であり、第１スロット線路２の他方端部２ｂから分岐して右方（図１右方）に延出し、その端部４ａが基板１００の縁部で開口している。これにより、第３スロット線路４は、上記第２電極１０２を、第３スロット線路４よりも上側の新第２電極１０２′と下側の第３電極１０３とに分離する。
具体的には、この第３スロット線路４を、Ｌ字状のショートスタブ４０と直線状のＤＣカット線路４１とで構成した。そして、ショートスタブ４０の長さ、即ち第１スロット線路２の他方端部２ｂから先端４０ａに至る長さをλｇ／４〜λｇ／２の長さに設定した。また、ＤＣカット線路４１は、ショートスタブ４０の先端４０ａからλｇ／４の位置でショートスタブ４０から分岐して、基板１００の右側縁部で開口している。
【００２７】
図１に示すＦＥＴ５は、表面実装型のチップ部品であり、裏面にゲート電極Ｇとドレイン電極Ｄとソース電極Ｓとを有し、第１スロット線路２の他方端部２ｂ上に金等のバンプ５０を介して表面実装されている。
具体的には、図２に示すように、ＦＥＴ５のゲート電極Ｇを第１電極１０１上に、ドレイン電極Ｄを新第２電極１０２′上に、ソース電極Ｓを第３電極１０３上にそれぞれ接続した。これにより、ＦＥＴ５のゲート電極Ｇとドレイン電極Ｄとが第２スロット線路３を挟み、ドレイン電極Ｄとソース電極Ｓとが第３スロット線路４を挟み、ソース電極Ｓとゲート電極Ｇとが第１スロット線路２を挟んだ状態になる。
【００２８】
また、この実施例のＦＥＴ５と第２スロット線路３と第３スロット線路４とより構成された回路は、負性抵抗として機能する。
図４は、ＦＥＴ５の機能を説明するための部分拡大図である。
すなわち、図４に示すように、このＦＥＴ５は、帯域反射型共振器６側からの信号Ｓ１を入力して、所定の利得で増幅し、その増幅した信号Ｓ２を第１スロット線路２側に戻す。つまり、ＦＥＴ５に入射する入射信号Ｓ１を所定の利得で反射させ、増幅した反射信号Ｓ２を第１スロット線路２の一方端部２ａ側に向けて出力する機能を有している。
【００２９】
帯域反射型共振器６は、第１スロット線路２から出力する帯域内信号ＳのＱ値を挙げるために設けられた共振器であり、この実施例では、帯域反射型共振器６をショートスタブで形成した。
具体的には、第１スロット線路２から第１電極１０１側に分岐したショートスタブを形成し、その長さを略λｇ／４に設定することで、このショートスタブを帯域反射型共振器６として用いた。
また、帯域反射型共振器６の分岐位置２ｃは、ＦＥＴ５による反射利得特性の位相が０°となる位置に設定する。つまり、第１スロット線路２内には、入射信号Ｓ１と反射信号Ｓ２との定在波が生じるが、入射信号Ｓ１と反射信号Ｓ２との位相の差が０となり、定在波比（ＳＷＲ）が最大となる位置に、帯域反射型共振器６を設定する。この実施例では、分岐位置２ｃと他方端部２ｂとの距離をλｇ／２〜３λｇ／４に設定した。
【００３０】
図５は、発振回路１の等価回路図である。
この実施例では、図１及び図２に示したように、ＦＥＴ５のゲート電極Ｇを第１電極１０１上に、ドレイン電極Ｄを新第２電極１０２′上に、ソース電極Ｓを第３電極１０３上にそれぞれ接続したので、ＤＣバイアス電圧を第１電極１０１，新第２電極１０２′，第３電極１０３を通じてＦＥＴ５のゲート電極Ｇ，ドレイン電極Ｄ，ソース電極Ｓにそれぞれ印加することができる。この実施例では、ドレイン電極ＤにのみＤＣバイアス電圧を印加し、他の電極は接地状態にした。また、ゲート電極Ｇとドレイン電極Ｄとの間のショートスタブ３０の長さをλｇ／２〜３λｇ／４に設定すると共に、ショートスタブ４０の長さをλｇ／４〜λｇ／２に設定し、第１スロット線路２の点２ｃと他方端部２ｂとの長さをλｇ／２〜３λｇ／４に設定した。そして、分岐位置２ｃに帯域反射型共振器６を形成した。
したがって、この発振回路１は、図５に示す等価回路に対応する。すなわち、ショートスタブ３０がインダクタＬに対応する。また、ショートスタブ４０がコンデンサＣ１に対応し、点２ｃと他方端部２ｂ間の第１スロット線路２がコンデンサＣ２に対応する。そして、ショートスタブ状の帯域反射型共振器６が共振回路Ｒｅに対応する。このため、発振回路１は、コルピッツ型発振器として機能することとなる。
【００３１】
次に、この実施例の発振回路が示す作用及び効果について説明する。
図１及び図２において、ＤＣバイアス電圧を第２電極１０２を通じてドレイン電極Ｄに印加し、ＦＥＴ５を作動させると、図４に示したように、ＦＥＴ５が負性抵抗として機能し、帯域反射型共振器６側から入射する入射信号Ｓ１と所定の利得で増幅した反射信号Ｓ２とが第１スロット線路２内に生成される。このとき、帯域反射型共振器６が分岐位置２ｃに形成されているため、入射信号Ｓ１と反射信号Ｓ２とによる大きな振幅の定在波が生じる。この結果、大きな電力の出力信号Ｓが第１スロット線路２から出力されることとなる。しかも、上記した従来の発振回路の如く、チップ状の終端抵抗体を用いていないので、発振回路１で無駄な電力を消費することがない。その結果、帯域反射型共振器６と第１スロット線路２との間の電磁気的結合を敢えて強めなくとも、ＦＥＴ５による大きなループ利得を得ることができる。また、帯域反射型共振器６によって、高Ｑ値の出力信号Ｓを出力することができるだけでなく、出力信号Ｓを第１スロット線路２から直接出力することで、従来では帯域反射型共振器６等で消耗されていた電力を出力信号の電力に転化することができる。
【００３２】
図６は、Ｑ値とループ利得との相関図であり、この図を用いて、上記した従来の発振回路とこの実施例の発振回路１との違いを説明する。
図６において、曲線Ｖ１が従来の発振回路が示すＱ値−ループ利得間特性であり、曲線Ｖ２がこの実施例の発振回路１が示すＱ値−ループ利得間特性である。
曲線Ｖ１の点Ｐ１で示すように、従来の発振回路において、Ｑ値を「ｑ１」に上げると、ループ利得が「ｇ１」という低い値になってしまう。かといって、曲線Ｖ１の点Ｐ２で示すように、ループ利得を「ｇ２」に上げると、Ｑ値が「ｑ２」という低い値になってしまう。
これに対して、この実施例の発振回路１では、無駄な電力を消費せず、大きな電力を出力信号Ｓに加えることができるので、そのＱ値−ループ利得間特性は、曲線Ｖ２に示すように、曲線Ｖ１よりも右上方にシフトする。この結果、曲線Ｖ２の点Ｐ３で示すように、高いＱ値「ｑ１」を維持した状態で、高いループ利得「ｇ２」を得ることができる。
このように、この実施例の発振回路１によれば、高Ｑ値を維持した状態で高出力電力の出力信号Ｓを第１スロット線路２から出力することができ、この結果、高出力化と低位相雑音化との両立を図ることができる。
【実施例２】
【００３３】
次に、この発明の第２実施例について説明する。
図７は、この発明の第２実施例に係る発振回路を示す平面図である。
図７に示すように、この実施例は、矩形口状の帯域反射型共振器６−１を第１スロット線路２の近傍に形成した点が、上記第１実施例と異なる。
具体的には、第１電極１０１を矩形口状に抜いて、帯域施設反射型共振器６−１を形成する。
矩形口状の帯域反射型共振器６−１の縦ｂはλｇ／２に設定されている。
また、この帯域反射型共振器６−１は、第１スロット線路２の近傍に若干のギャップＴを持たせて形成する。この帯域反射型共振器６−１も、上記第１実施例の帯域反射型共振器６と同様に、第１スロット線路２の点２ｃの位置に形成される。
また、この実施例においても、ＰＤＴＬを採用しており、帯域反射型共振器６−１が基板１００の両面１００ａ，１００ｂ（図１参照）に互いに対向するように形成されている。
【００３４】
かかる構成により、発振回路の動作時に、帯域反射型共振器６−１が共振して、帯域反射型共振器６−１の幅方向に電界Ｅが生じ、この電界Ｅの周りに磁界が生じる。この結果、帯域反射型共振器６−１と第１スロット線路２とがギャップＴを隔てて電磁気的に結合する。したがって、帯域反射型共振器６−１と第１スロット線路２とが疎結合状態になり、第１スロット線路２内の出力信号Ｓが、第１実施例の場合よりも、高いＱ値を持つこととなる。この結果、より一層の低位相雑音化を図ることができる。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００３５】
次に、この発明の第３実施例について説明する。
図８は、この発明の第３実施例に係る発振回路を示す平面図である。
図８に示すように、この実施例は、円形口状の帯域反射型共振器６−２を第１スロット線路２の近傍に形成した点が、上記第２実施例と異なる。
具体的には、第１電極１０１を円形口状に抜いて、帯域反射型共振器６−２を形成する。このとき、帯域反射型共振器６−２の直径を、上記帯域内の出力信号Ｓの波長λｇに設定し、この帯域反射型共振器６−２を第１スロット線路２の近傍に若干のギャップＴを持たせて形成する。この帯域反射型共振器６−２も、上記第２実施例の帯域反射型共振器６−１と同様に、第１スロット線路２の点２ｃの位置に形成される。そして、この実施例においても、ＰＤＴＬを採用しており、帯域反射型共振器６−２が基板１００の両面１００ａ，１００ｂ（図１参照）に互いに対向するように形成されている。
【００３６】
かかる構成により、発振回路の動作時において、ＴＥ０１０モードの出力信号Ｓと結合する帯域反射型共振器６−２内の電磁波は、円環状の電界Ｅとこの電界Ｅを取囲むドーナツ状の磁界とで構成され、帯域反射型共振器６−２が、ＴＥ０１０モードの共振モードで共振する。かかる共振により、第１スロット線路２内の出力信号Ｓが、第２実施例の場合よりも、高いＱ値を持つこととなる。この結果、更に低位相雑音化を図ることができる。
その他の構成、作用及び効果は、上記第２実施例と同様であるので、その記載は省略する。
【実施例４】
【００３７】
次に、この発明の第４実施例について説明する。
図９は、この発明の第４実施例に係る発振回路の表面側を示す平面図であり、図１０は、発振回路の裏面側を示す平面図である。
図９に示すように、この実施例は、第２スロット線路３のショートスタブ３０や第３スロット線路４のショートスタブ４０の形状が上記第３実施例のショートスタブ３０，４０と異なる。
具体的には、曲折した第１スロット線路２の一方端部２ａを幅広に形成して、インピーダンスのマッチングを取るようにした。また、第２スロット線路３のＤＣカット線路３１と第３スロット線路４のＣＤカット線路４１とを、それぞれ幅広に形成して、当該ＤＣカット線路３１，４１への信号の漏洩を防ぐようにした。
また、上記第３実施例では、ショートスタブ３０，４０のλｇの長さの折り曲げ部を直状に形成した。しかし、製造上の誤差から、ショートスタブ３０，４０の長さを正確にλｇにすることが困難な場合がある。かかる場合を考慮して、この実施例では、ショートスタブ３０，４０の折り曲げ部３０ｂ，４０ｂを半径がλｇの扇形に形成した。これにより、製造上の誤差が生じた場合においても、波長λｇの信号を折り曲げ部３０ｂ，４０ｂで確実に共振させることができる。
また、この実施例の発振回路もＰＤＴＬを採用しているが、基板１００の裏面１００ｂにおいては、第２スロット線路３のＤＣカット線路３１や第３スロット線路４のＤＣカット線路４１は不要であるので、図１０に示すように、裏面のパターンには、ＤＣカット線路３１，４１を設けていない。
その他の構成、作用及び効果は、上記第３実施例と同様であるので、その記載は省略する。
【実施例５】
【００３８】
次に、この発明の第５実施例について説明する。
図１１は、この発明の第５実施例に係る発振回路の表面側を示す平面図であり、図１２は、発振回路の裏面側を示す平面図である。
この実施例は、図１１に示すように、第１スロット線路２をドレイン電極Ｄとソース電極Ｓで挟むように、ＦＥＴ５を実装した点が、上記第４実施例と異なる。
【００３９】
具体的には、上記第４実施例と同様に、基板１００上の電極を第１電極１０１と第２電極１０２とに分離する第２スロット線路３を、半径λｇ／４の扇形の折り曲げ部３０ｂを有した長さλｇ／２〜３λｇ／４のショートスタブ３０と幅広のＤＣ（直流）カット線路３１とで構成した。
一方、第３スロット線路４′は、上記第４実施例の第３スロット線路４と異なり、ＤＣカット線路４１を有していない。すなわち、第３スロット線路４′を、第１スロット線路２の他方端部２ｂから水平に分岐した長さλｇ／４〜λｇ／２の直状のショートスタブで構成した。
また、第１スロット線路２の一方端部２ａの近傍に、第４スロット線路７を形成して、第１電極１０１を分離した。そして、第４スロット線路７の分岐点からλｇ／４の位置にλｇ／４のショートスタブ７０を形成した。
【００４０】
また、ＦＥＴ５のドレイン電極Ｄを第１電極１０１上に接続し、ゲート電極Ｇ及びソース電極Ｓを第３スロット線路４′を跨ぐように第２電極１０２上に接続した。これにより、ＦＥＴ５のドレイン電極Ｄとゲート電極Ｇとが第２スロット線路３を挟み、ゲート電極Ｇとソース電極Ｓとが第３スロット線路４を挟み、ソース電極Ｓとドレイン電極Ｄとが第１スロット線路２を挟んだ状態になる。
【００４１】
かかる構成により、帯域内の出力信号Ｓを、ＦＥＴ５のドレイン電極Ｄ側に位置した第１スロット線路２から出力するので、振幅のより大きな定在波を第１スロット線路２内に形成することができ、この結果、出力信号Ｓのさらなる高電力化を図ることができる。
【００４２】
また、この実施例の発振回路もＰＤＴＬを採用しているが、図１２に示すように、上記第４実施例と同様に、裏面のパターンには、ＤＣカット線路３１，４１を設けていない。
その他の構成、作用及び効果は、上記第４実施例と同様であるので、その記載は省略する。
【実施例６】
【００４３】
次に、この発明の第６実施例について説明する。
図１３は、この発明の第６実施例に係る発振回路の表面側を示す平面図であり、図１４は、発振回路の裏面側を示す平面図である。
この実施例は、第１スロット線路２をドレイン電極Ｄとゲート電極Ｇとで挟むように、ＦＥＴ５を実装した点が、上記第５実施例と異なる。
【００４４】
具体的には、第３スロット線路４′′は、上記第５実施例の第３スロット線路４′と異なり、水平に分岐していない。すなわち、第３スロット線路４′′を、第１スロット線路２の他方端部２ｂから真下（図１３の下側）に分岐した長さλｇ／４〜λｇ／２の直状のショートスタブで構成した。
【００４５】
また、ＦＥＴ５のドレイン電極Ｄを第１電極１０１上に接続し、ソース電極Ｓ及びゲート電極Ｇを第３スロット線路４′′を跨ぐように第２電極１０２上に接続した。これにより、ＦＥＴ５のドレイン電極Ｄとソース電極Ｓとが第２スロット線路３を挟み、ソース電極Ｓとゲート電極Ｇとが第３スロット線路４′′を挟み、ゲート電極Ｇとドレイン電極Ｄとが第１スロット線路２を挟んだ状態になる。
その他の構成、作用及び効果は、上記第５実施例と同様であるので、その記載は省略する。
【実施例７】
【００４６】
次に、この発明の第７実施例について説明する。
図１５は、この発明の第７実施例に係る通信装置を示すブロック図である。
図１５の破線で示すように、この実施例の通信装置は、送信部８と受信部９とアンテナ共用器１０（デュプレクサ）とアンテナ１１と上記第１ないし第６実施例のいずれかの発振回路１とを備えている。
【００４７】
送信部８は、ミキサ８０と帯域通過フィルタ８１とパワーアンプ８２とによって構成されている。
一方、受信部９は、ローノイズアンプ９０と帯域通過フィルタ９１とミキサ９２とよって構成されている。
アンテナ共用器１０は、送信部８の出力側と受信部９の入力側との間に設けられ、アンテナ１１がこのアンテナ共用器１０に接続されている。
そして、発振回路１は、上記第１ないし第６実施例の誘電体共振発振回路（ＤＲＯ）である。発振回路１は、ミキサ８０，９２に接続されており、搬送波となる帯域内の信号をミキサ８０，９２に出力する。
【００４８】
これにより、送信時には、中間周波信号（ＩＦ信号）が、ミキサ８０に入力される。このとき、ミキサ８０は、この中間周波信号と発振回路１からの搬送波とを掛け合わせて、中間周波信号を例えばミリ波帯の信号にアップコンバートする。そして、ミキサ８０から出力された信号が、帯域通過フィルタ８１で不要な信号が除去された後、パワーアンプ８２によって送信電力に増幅され、送信部８からアンテナ共用器１０に出力される。すると、この信号がアンテナ共用器１０を介してアンテナ１１から送信される。
【００４９】
また、受信時には、アンテナ１１で受信されたミリ波帯の信号が、アンテナ共用器１０を介してローノイズアンプ９０に入力される。すると、受信された信号がローノイズアンプ９０によって増幅され、帯域通過フィルタ９１で不要な信号が除去された後、ミキサ９２に入力される。このとき、ミキサ９２は、このミリ波帯の信号と発振回路１からの搬送波とを掛け合わせて、ミリ波帯の信号を中間周波信号にダウンコンバートする。そして、ダウンコンバートされた中間周波信号が、受信部９から出力される。
【００５０】
このように、高出力且つ低位相雑音の発振回路１を備えることで、高品質でＢＥＲ（ビット誤り率）特性に優れた通信装置を提供することができる。
その他の構成、作用及び効果は、上記第１ないし第６実施例と同様であるので、その記載は省略する。
【００５１】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記第５実施例では、第４実施例に対応した例を示したが、第１ないし第３実施例に対応した変形例もこの発明の範囲に含まれる。すなわち、円形口状の帯域反射型共振器６−２の代わりに、第１実施例で示したλｇ／４の長さのショートスタブを第１スロット線路２から分岐させて、帯域反射型共振器として用い、ドレイン電極Ｄとソース電極Ｓとで第１スロット線路２を挟むようにＦＥＴ５を実装した発振回路も、この発明の要旨の範囲に含まれる。また、帯域反射型共振器６−２の代わりに、第２実施例で示した矩形口状の帯域反射型共振器６−１を用い、ドレイン電極Ｄとソース電極Ｓとで第１スロット線路２を挟むようにＦＥＴ５を実装した発振回路も、この発明の要旨の範囲に含まれる。
【００５２】
また、上記第６実施例においても同様に、円形口状の帯域反射型共振器６−２の代わりに、第１実施例や第２実施例で示したλｇ／４の長さのショートスタブや矩形口状の帯域反射型共振器６−１を帯域反射型共振器として用い、ドレイン電極Ｄとゲート電極Ｇとで第１スロット線路２を挟むようにＦＥＴ５を実装した発振回路も、この発明の要旨の範囲に含まれる。
【図面の簡単な説明】
【００５３】
【図１】この発明の第１実施例に係る発振回路を示す分解斜視図である。
【図２】ＦＥＴを除いて示す発振回路の平面図である。
【図３】ＦＥＴを実装した状態で示す図２の矢視Ａ−Ａ断面図である。
【図４】ＦＥＴの機能を説明するための部分拡大図である。
【図５】発振回路の等価回路図である。
【図６】Ｑ値とループ利得との相関図である。
【図７】この発明の第２実施例に係る発振回路を示す平面図である。
【図８】この発明の第３実施例に係る発振回路を示す平面図である。
【図９】この発明の第４実施例に係る発振回路の表面側を示す平面図である。
【図１０】発振回路の裏面側を示す平面図である。
【図１１】この発明の第５実施例に係る発振回路の表面側を示す平面図である。
【図１２】発振回路の裏面側を示す平面図である。
【図１３】この発明の第６実施例に係る発振回路の表面側を示す平面図である。
【図１４】発振回路の裏面側を示す平面図である。
【図１５】この発明の第７実施例に係る通信装置を示すブロック図である。
【図１６】従来例に係る発振回路を示す平面図である。
【符号の説明】
【００５４】
１…発振回路、  ２…第１スロット線路、  ２ａ…一方端部、  ２ｂ…他方端部、  ２ｃ…分岐位置、  ３…第２スロット線路、  ３ａ，４ａ…端部、  ４…第３スロット線路、  ５…ＦＥＴ、  ６，６−１，６−２…帯域反射型共振器、  ７…第４スロット線路、  ３０，４０，７０…ショートスタブ、  ３０ａ，４０ａ…先端、  ３０ｂ，４０ｂ…折り曲げ部、  ３１，４１…ＤＣカット線路、  ５０…バンプ、  １００…基板、  １００ａ…表面、  １００ｂ…裏面、  １０１…第１電極、  １０２…第２電極、  １０２′…新第２電極、  １０３…第３電極、  Ｄ…ドレイン電極、  Ｇ…ゲート電極、  Ｓ…ソース電極、  Ｓ…出力信号、  Ｓ１…入射信号、  Ｓ２…反射信号。
【図１】
2007135007.tif 000003
【図２】
2007135007.tif 000004
【図３】
2007135007.tif 000005
【図４】
2007135007.tif 000006
【図５】
2007135007.tif 000007
【図６】
2007135007.tif 000008
【図７】
2007135007.tif 000009
【図８】
2007135007.tif 000010
【図９】
2007135007.tif 000011
【図１０】
2007135007.tif 000012
【図１１】
2007135007.tif 000013
【図１２】
2007135007.tif 000014
【図１３】
2007135007.tif 000015
【図１４】
2007135007.tif 000016
【図１５】
2007135007.tif 000017
【図１６】
2007135007.tif 000018