(57)【要約】【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。【選択図】図１
2007073967.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に形成され、導電型不純物がドープされた多結晶半導体膜と、
前記多結晶半導体膜上に形成され、タングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、
前記オーミックコンタクト膜上に形成された金属バリヤ膜と、
前記金属バリヤ膜上に形成された高融点金属膜と、
備えることを特徴とする多層ゲート電極。
【請求項２】
半導体基板と、
前記半導体基板に形成されている第１導電型のソース／ドレイン領域と、
前記ソース／ドレイン領域間のチャネル領域に形成されている第１ゲート絶縁膜と、
請求項１記載の多層ゲート電極を有する導電型トランジスタと、
を備えることを特徴とする半導体素子。
【請求項３】
前記半導体基板に形成されている第２導電型のソース／ドレイン領域と、
前記第２導電型のソース／ドレイン領域間のチャネル領域に形成されている第２ゲート絶縁膜と、
をさらに備えることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記オーミックコンタクト膜は、前記多結晶半導体膜との界面に前記タングステン及び前記非タングステン金属を含む三元系シリサイド膜を有することを特徴とする請求項１に記載の多層ゲート電極。
【請求項５】
前記オーミックコンタクト膜は、前記タングステン及び前記非タングステン金属を含む三元系シリサイド膜であることを特徴とする請求項１に記載の多層ゲート電極。
【請求項６】
前記非タングステン金属は、Ｔｉ、Ｚｒ及びＨｆで構成された群から選択されたいずれか一つであることを特徴とする請求項１に記載の多層ゲート電極。
【請求項７】
前記高融点金属膜は、タングステン（Ｗ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及びチタン（Ｔｉ）で構成された群から選択されたいずれか一つ以上の金属で構成されていることを特徴とする請求項１に記載の多層ゲート電極。
【請求項８】
前記金属バリヤ膜は、ＷＮｘ、ＴａＮｘ及びＴｉＮｘで構成された群から選択されたいずれか一つ以上で形成されていることを特徴とする請求項１に記載の多層ゲート電極。
【請求項９】
前記チャネル領域は、前記半導体基板にリセスされたチャネル領域であることを特徴とする請求項２に記載の多層ゲート電極。
【請求項１０】
ゲート絶縁膜上に第１導電型不純物がドープされた多結晶半導体膜を形成する段階と、
前記多結晶半導体膜上にタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝約０．０１ないし約０．５５）を含むオーミックコンタクト膜を形成する段階と、
前記オーミックコンタクト膜の上部に金属バリヤ膜を形成する段階と、
前記金属バリヤ膜の上部に高融点金属膜を形成する段階と、
前記高融点金属膜、前記金属バリヤ膜、前記オーミックコンタクト膜、前記多結晶半導体膜及びゲート絶縁膜を順にパターニングする段階と、
を含むことを特徴とする多層ゲート電極の製造方法。
【請求項１１】
ゲート絶縁膜が形成された半導体基板を提供する段階と、
請求項１０記載の多層ゲート電極が形成された導電型トランジスタを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記ゲート絶縁膜上に、第２導電型不純物がドープされた多結晶半導体膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項１３】
前記オーミックコンタクト膜を形成する段階は、前記タングステン及び前記非タングステン金属で構成されたコンポジットターゲットを蒸着して形成する段階を含むことを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項１４】
前記オーミックコンタクト膜をシリサイド化するためのアニーリング工程をさらに含むことを特徴とする請求項１３に記載の多層ゲート電極の製造方法。
【請求項１５】
前記オーミックコンタクト膜を形成する段階は、
前記多結晶半導体膜上に前記タングステン膜及び前記非タングステン膜を含む二重膜を形成する段階と、
前記二重膜をアニーリングする段階と、を含むことを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項１６】
前記二重膜を形成する段階では、前記多結晶半導体膜上に前記タングステン膜及び前記非タングステン膜を順に積層して形成することを特徴とする請求項１５に記載の多層ゲート電極の製造方法。
【請求項１７】
前記タングステン膜の厚さ（Ａ）と前記非タングステン膜の厚さ（Ｂ）との比（Ｂ／Ａ）は、０．０１〜１．２であることを特徴とする請求項１５に記載の多層ゲート電極の製造方法。
【請求項１８】
前記オーミックコンタクト膜にアニーリング工程を行なってシリサイド化されたオーミックコンタクト膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の多層ゲート電極の製造方法。
【請求項１９】
前記オーミックコンタクト膜を形成する段階は、タングステンソースガス、非タングステンソースガス及びシリコンソースガスを利用したＣＶＤ法またはＡＬＤ法により実施することを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項２０】
前記オーミックコンタクト膜にアニーリング工程を行なってシリサイド化されたオーミックコンタクト膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項２１】
前記導電型トランジスタを形成した後に、キャパシタを形成するキャパシタ形成段階と、
前記導電型トランジスタに電気的な信号の入出力を行うための配線を形成する段階と、
前記半導体基板にパッシベーション層を形成する段階と、
前記半導体基板をパッケージする段階と、
をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項２２】
前記非タングステン金属は、Ｔｉ、Ｚｒ及びＨｆを含む群から選択されたいずれか一つであることを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項２３】
前記高融点金属膜は、タングステン（Ｗ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含む群から選択されたいずれか一つ以上の金属で構成されていることを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【請求項２４】
リセスされたチャネルトレンチを含む半導体基板を提供する段階をさらに含むことを特徴とする請求項１０に記載の多層ゲート電極の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、さらに詳細には高温で安定しながらも抵抗等特性等が改善されて信頼性が優秀な半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されて配線のデザインルールがサブ１００ｎｍ（ｓｕｂ−１００ｎｍ）以下に縮小されることによって配線のＲＣ遅延が大きな問題として提起されている。このような問題を解決するために面抵抗（sheet resistance）が２〜４Ω／ＳＱ程度と小さなタングステンのような高融点金属（high fusion point metal）が配線用の物質として適用され始めている。高融点金属膜は、ゲートラインまたはビットライン等に適用することができる。
【０００３】
ゲートラインに高融点金属膜のみを適用する場合、ゲート絶縁膜の汚染問題が発生する。したがって、不純物がドープされた多結晶シリコンで構成されたバッファー用ゲートラインを形成し、その上に高融点金属ラインを積層する構造が採用される。しかし、多結晶シリコン膜上に高融点金属膜を直接積層する場合、高融点金属膜が自らのシリサイド化を遮断するための金属バリヤ膜を形成するとともに、高融点金属膜のコンタクト抵抗を減少させるために多結晶シリコン膜と高融点金属膜との間にオーミックコンタクト膜等を介在させる必要がある。
【０００４】
ところが、従来のオーミックコンタクト膜は、多結晶シリコン膜にドープされた不純物が外部に拡散（out diffusion）する経路で作用し、オーミックコンタクト膜上に蒸着されるゲート金属の結晶性を変化させてゲート電極の面抵抗を上昇させる要因になる。これによって、ＰＭＯＳ素子の場合、Ｃ−Ｖ特性が顕著に劣化する現象が発生する。また、従来のオーミックコンタクト膜は高温で不安定であって、熱工程で凝集したり、多結晶シリコン膜にボイド（void）を形成する現像等が発生するという問題がある。
【０００５】
【特許文献１】米国特許第６，００１，７１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が解決しようとする技術的課題は、高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極を提供することにある。
また、本発明が解決しようとする他の技術的課題は、前記多層ゲート電極を含む半導体素子を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記多層ゲート電極の製造方法を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記半導体素子の製造方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができることである。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。
【０００８】
前記他の技術的課題を達成するための本発明の半導体素子は、半導体基板と、前記半導体基板に形成されている第１導電型のソース／ドレイン領域と、前記ソース／ドレイン領域間のチャネル領域に形成されている第１ゲート絶縁膜と、本発明の多層ゲート電極を含む導電型トランジスタと、を備える。
【０００９】
前記技術的課題を達成するための本発明の多層ゲート電極の製造方法は、ゲート絶縁膜上に第１導電型不純物がドープされた多結晶半導体膜を形成する段階と、前記多結晶半導体膜上にタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝約０．０１ないし約０．５５）を含むオーミックコンタクト膜を形成する段階と、前記オーミックコンタクト膜の上部に金属バリヤ膜を形成する段階と、前記金属バリヤ膜の上部に高融点金属膜を形成する段階と、前記高融点金属膜、金属バリヤ膜、オーミックコンタクト膜、第１導電型不純物がドープされた多結晶半導体膜及びゲート絶縁膜を順にパターニングする段階とを含む。
【００１０】
前記技術的課題を達成するための本発明の半導体素子の製造方法は、ゲート絶縁膜が形成された半導体基板を提供する段階と、本発明の多層ゲート電極から導電型トランジスタを形成する段階とをを含む。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１１】
このように、本発明の実施形態による多層ゲート電極及び半導体素子は高温で熱的に安定であって、かつゲート電極の抵抗特性を希望する範囲内に維持することができるだけでなく、反転キャパシタンス等その特性が向上するので、半導体素子の信頼性を改善することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照して説明することにより、明確になる。しかし本発明は以下で開示する実施形態に限られるものでなく、相異なる多様な形態で具現可能であり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供するものであり、本発明は特許請求の範囲によって定義されるものである。明細書全体にかけて同一参照符号は同一構成要素を示す。
【００１３】
図１は本発明の一実施形態による多層構造が適用された平板チャネルトランジスタを含む半導体素子を示す断面図である。
図１を参照すると、本発明の一実施形態による多層構造が適用された半導体素子は、例えばＰＭＯＳトランジスタなどの第１導電型トランジスタを含む。ＰＭＯＳトランジスタは、半導体基板１０１に形成されたＰ型ソース／ドレイン領域１６０と、Ｐ型ソース／ドレイン領域１６０間のチャネル領域１６５に形成されたゲート絶縁膜１０５と、ゲート電極１３５とを含む。ゲート電極１３５は、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐと、高融点金属膜１３０とを含む多層ゲート電極である。ゲート電極１３５は、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐと高融点金属膜１３０との間に、オーミックコンタクト膜１２０及び金属バリヤ膜１３２を具備する。
【００１４】
本発明の一実施形態において、多結晶半導体膜１１０Ｐは、例えば多結晶シリコン膜などのシリコン系半導体膜である。このような多結晶半導体膜１１０Ｐは、約１０〜２０００Å程度の適切な厚さに形成されている。
【００１５】
高融点金属膜１３０は、溶ける点が鉄（１５３９℃）より高い金属である高融点金属で構成される。高融点金属を例示すれば、タングステン（Ｗ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）等があるがこれに限られない。半導体素子製造工程への適用容易性を考慮する時、タングステンが高融点金属膜１３０で汎用的に用いられるが、本発明の思想及び範囲内で本発明に好適ないかなる他の物質も用いることができる。このような高融点金属膜１３０は、約１０〜２０００Å程度の適切な厚さに調節することができる。
【００１６】
金属バリヤ膜１３２は、後続熱処理により高融点金属膜１３０がシリサイド化されることを遮断するためのものである。このような金属バリヤ膜１３２は、金属窒化物で構成される。金属窒化物としては、タングステン窒化物、チタン窒化物、タンタル窒化物、ボロン窒化物等を例に挙げることができる。このような金属バリヤ膜１３２は、約５〜３００Åの厚さに適切に調節される。
【００１７】
オーミックコンタクト膜１２０は、高融点金属膜１３０または金属バリヤ膜１３２と多結晶半導体膜１１０Ｐとのコンタクト抵抗を低めるためのものである。本発明の一実施形態において、オーミックコンタクト膜１２０は、タングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含んでいる。例えば、オーミックコンタクト膜１２０は、タングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含む二成分系金属膜、三元系シリサイド膜（ＭｘＷ１−ｘＳｉｙ、ｘ＝０．０１〜０．５５）またはこれらの複合膜である。ここで、図示していないが、二成分系金属膜と三元系シリサイド膜とを含む複合膜の場合、シリサイド膜は不純物がドープされた多結晶半導体膜１１０Ｎ、１１０Ｐの界面に形成される。このようなオーミックコンタクト膜１２０は、約５〜５００Å程度の厚さに適切に調節することができる。この時、非タングステン金属（Ｍ）としては、Ｔｉ、Ｚｒ、Ｈｆ等を用いることができるが、これらに限るものではない。
【００１８】
本発明の一実施形態において、オーミックコンタクト膜１２０に含まれるタングステンの原子含有量（１−ｘ）は、非タングステン金属の原子含有量（ｘ）より大きいか、同一である。このような含有量に設定することにより、ゲート電極の低い面抵抗を確保することができ、ひいてはオーミックコンタクト膜と多結晶半導体膜との間等のようにゲート電極内に形成される界面における粗さ（roughness）が改善される。また、加えて熱工程時における安定性を確保することができる。ここで、ｘが０．０１未満の場合、過度なタングステンによって後続熱工程時に、シリコン成分の拡散によるボイド形成が発生するおそれがあり、半導体素子の信頼性が低下を招く。反面、ｘが０．５５を超過すると、非タングステン金属の含有量が高くなるので、これによって高温熱工程時における非タングステン金属による凝集化が起こるおそれがあるだけでなく、非タングステン金属とドープされた多結晶半導体膜との反応が起こってＰＭＯＳトランジスタにおける反転キャパシタンス特性の低下を招くことがある。なお、本発明が前述した範囲を逸れる比率を排除するのではない。
未説明符号１４０はゲート電極１３５、１３７を形成するためのハードマスクを示しており、１５０はスペーサーをそれぞれ示す。
【００１９】
一方、本発明の一実施形態による半導体素子は、例えばＮＭＯＳトランジスタからなる第２導電型トランジスタをＰＭＯＳトランジスタと共に含むことができる。ＮＭＯＳトランジスタは、半導体基板１０１に形成されたＮ型ソース／ドレイン領域１６２と、Ｎ型ソース／ドレイン領域１６２間のチャネル領域１６７に形成されたゲート絶縁膜１０５と、ゲート電極１３７とを含む。ゲート電極１３５は、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎ及び高融点金属膜１３０を含む多層ゲート電極であって、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎと高融点金属膜１３０との間には、オーミックコンタクト膜１２０及び金属バリヤ膜１３２等を具備する。
【００２０】
ゲート電極を構成するそれぞれの膜に対する説明は、前述したＰＭＯＳトランジスタに対する説明と実質的に同じであるので、ここでは省略する。
本発明の一実施形態による半導体素子は、相異なる不純物がドープされた多結晶半導体膜、すなわちデュアル多結晶半導体膜１１０Ｐ、１１０Ｎで構成されたゲート電極１３５、１３７を含む。すなわち、ＰＭＯＳトランジスタの場合にはＰ型不純物がドープされた多結晶半導体膜１１０Ｐで構成されたゲート電極１３５が、ＮＭＯＳトランジスタの場合にはＮ型不純物がドープされた多結晶半導体膜１１０Ｎで構成されたゲート電極１３７が使われる。従来の場合、工程を単純化するためにＮ型不純物がドープされた多結晶半導体膜を用いてＰＭＯＳトランジスタ用ゲート電極を形成している。この場合、しきい電圧が約０．７Ｖ程度である。反面、本実施形態のようにＰ型不純物がドープされた多結晶半導体膜を用いてＰＭＯＳトランジスタ用ゲート電極１３５を形成すれば、しきい電圧は約０．５５Ｖ程度に低下する。したがって、デュアル多結晶半導体膜１１０Ｐ、１１０Ｎを用いる場合、トランジスタの特性は向上させることができる。
【００２１】
また、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐは、Ｐ型不純物と共にＰ型不純物の濃度より低い濃度のＮ型不純物がドープされている多結晶半導体膜である。また、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎは、Ｎ型が単独でドープされている。これにより、多結晶半導体（１１０Ｐ、１１０Ｎ）にＰ型不純物とＮ型不純物だけをドープする場合に比べて製造工程が簡単である。これに対しては製造方法で詳述する。
【００２２】
図２は本発明の一実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。
図１と異なりＰＭＯＳトランジスタのＰ型ソース／ドレイン領域１６０’間のチャネル領域と、ＮＭＯＳトランジスタのＮ型ソース／ドレイン領域１６２’間のチャネル領域とがそれぞれ半導体基板１０１にリセスされて形成されたトレンチ（Ｔ）の外周に沿って形成される。したがって、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保することができる。その他残りの構成要素は図１を参照しながら説明した半導体素子と実質的に同じである。
【００２３】
以下図３から図８を参照して図１に示されている半導体素子の例示的な製造方法を説明する。以下製造方法説明時本発明の技術分野で通常の知識を有する者に広く知られた工程段階によって形成されることができる工程に対しては本発明が曖昧に解析されることを避けるために概略的に説明する。
【００２４】
図３示すように、半導体基板１０１に素子分離領域（図示せず）を形成してアクティブ領域を定義した後、半導体基板１０１上にゲート絶縁膜１０５を形成する。
半導体基板１０１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰで構成される群から選択される一つ以上の半導体材料で構成された基板、ＳＯＩ（Silicon Oｎ Insulator）基板等が使われることができるが、これは例示に過ぎない。
【００２５】
ゲート絶縁膜１０５には、半導体基板１０１を熱酸化させて形成したシリコン酸化膜、ＳｉＯＮ、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、高誘電率物質、これらの複合物またはこれらが順に積層された積層膜等が用いられる。高誘電率物質は、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ハフニウムケイ酸塩、ジルコニウムケイ酸塩またはこれらの複合膜等を例に挙げることができる。
【００２６】
続いて、ゲート絶縁膜１０５上にＮ型不純物がドープされた多結晶半導体膜、例えば多結晶シリコン膜１１０Ｎを形成する。Ｎ型不純物がドープされた多結晶シリコン膜は、先に多結晶シリコン膜を形成した後Ｎ型不純物をイオン注入によりドーピングしたり、多結晶シリコン膜蒸着時にインサイチュでＮ型不純物をドーピングすることにより形成することができる。Ｎ型不純物としては、燐（Ｐ）または砒素（Ａｓ）用いられる。
【００２７】
図４に示すように、アクティブ領域のうちＮＭＯＳが形成される領域をマスキングするフォトレジストパターン１１２を形成する。続いて、フォトレジストパターン１１２をイオン注入のマスクとして用い、Ｐ型不純物１１４をイオン注入によりドーピングしてＰ型不純物がドープされた多結晶シリコン膜１１０Ｐを形成する。Ｐ型不純物ではホウ素（Ｂ）、ホウ素弗化物（ＢＦ2）、インジウム（Ｉｎ）等が用いられる。
【００２８】
この時、Ｐ型不純物の濃度が既にドーピングされたＮ型不純物の濃度より高くなるようにドーピングし、全体的な導電型がＰ型を示すようにする。その結果、図４に示すように半導体基板１０１上にＮ型不純物がドープされた多結晶シリコン膜１１０ＮとＰ型不純物がドープされた多結晶シリコン膜１１０Ｐとで構成されたデュアル多結晶シリコン膜が形成される。
【００２９】
デュアル多結晶シリコン膜は、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域がそれぞれ露出する２枚のマスクを用いてＮ型不純物とＰ型不純物をそれぞれ注入して形成することもできるが、図３及び図４に説明したように一枚のマスクのみを用いて形成することが工程を単純化して製造単価を減少させることができる。続いて、急速窒化処理及び洗浄工程を実施する。
【００３０】
図５に示すように、多結晶半導体膜１１０Ｎ、１１０Ｐの上面にオーミックコンタクト膜１２０を形成する。
【００３１】
このようなオーミックコンタクト膜１２０は、タングステンと非タングステンを含む二成分系金属膜（Ｗ１−ｘＭｘ、ｘ＝０．０１〜０．５５）で形成される。本発明の一実施形態によれば、このような二成分系金属膜は、タングステンと非タングステンを含む二成分系コンポジットターゲット（composite target）（Ｗ１−ｘＭｘ、ｘ＝０．０１〜０．５５）を利用した物理的気相蒸着法等により形成されるが、これに限らるものではない。この時、蒸着温度は約０〜９００℃で行われる。
また、本発明の他の実施形態によれば、二成分系金属膜は次のように形成される。
【００３２】
まず第１導電型不純物がドープされた多結晶半導体膜上にタングステン膜及び非タングステン膜を順に積層し二重膜（bilayer）を形成する。この時、多結晶半導体膜上には、タングステン膜を非タングステン膜より先に形成することが抵抗特性の観点からさらに望ましいが、非タングステン膜を先に形成することを排除するものではない。ここで、タングステン膜及び非タングステン膜は、それぞれＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ等により蒸着して形成することができるがこれに限られない。ここで、タングステンソースガスとしては、ＷＦ6、ＷＣｌ6、Ｗ（ＣＯ）6等を、非タングステンソースガスとしてはＴｉＣｌ4、ＴＤＭＡＴ、ＴＥＭＡＴ、ＴＤＥＡＴ、ＴＤＭＡＨ、ＴＤＥＡＨ、ＴＥＭＡＨ、ＨｆＣｌ4、ＴＤＭＡＺ、ＴＤＥＡＺ、ＴＥＭＡＺ、ＺｒＣｌ4等を用いることができる。なお、これらに限るものではない。また、タングステン膜及び非タングステン膜はそれぞれ約０〜９００℃程度で蒸着される。この時、タングステン膜の厚さ（Ａ）及び非タングステン膜の厚さ（Ｂ）はそれぞれ５〜１００Å程度に形成され、その厚さの比（Ｂ／Ａ）は０．０１〜１．２程度である。
【００３３】
続いて形成された二重膜をアニーリングする。この時、アニーリング工程によりタングステン膜と非タングステン膜とが相互に混合（intermixing）して、均質な二成分系金属膜が形成される。このようなアニーリング工程は２００〜９００℃で行われる。また、このようなアニーリング工程の条件によって二成分系金属膜の一部、具体的には不純物がドープされた多結晶半導体膜との界面と隣接した二成分系金属膜とが多結晶半導体膜と反応してその一部が三元系シリサイド膜に変化する。
【００３４】
前述したそれぞれの実施形態で形成された二成分系金属膜は、追加的なアニーリング工程を経てその一部または全部がシリサイド化される。すなわち、アニーリングにより、二成分系金属膜は、多結晶半導体膜及び隣接する領域の一部またはその全部がシリサイド化されることによって、三元系（ternary）シリサイド膜（ＭｘＷ１−ｘＳｉｙ、ｘ＝０．０１〜０．５５）として形成される。このようなアニーリング工程は、二成分系金属膜の形成後どの段階でも行うことができ、１回またはそれ以上の回数で行うことができる。また、アニーリング工程は、シリサイド化のための別個の工程で行ってもよいが、後続工程、例えばキャパシタを形成する段階、電気的信号の入出力を可能にさせる配線を形成する段階、半導体基板上にパッシベーション層を形成する段階、は導体基板をパッケージする段階等に伴う熱工程によって行ってもよい。このようなアニーリング工程は、二成分系金属膜がシリサイド化されるように約４００〜１１００℃で行われる。
【００３５】
一方、本発明の他の実施形態によるオーミックコンタクト膜１２０の製造方法は、タングステンソースガス、非タングステンソースガス及びシリコンソースガスを利用してＣＶＤまたはＡＬＤ法により三元系シリサイド膜を蒸着させる方法である。この時、タングステンソースガスとしてはＷＦ6、ＷＣｌ6、Ｗ（ＣＯ）6等を、非タングステンソースガスとしてはＴｉＣｌ4、ＴＤＭＡＴ、ＴＥＭＡＴ、ＴＤＥＡＴ、ＴＤＭＡＨ、ＴＤＥＡＨ、ＴＥＭＡＨ、ＨｆＣｌ4、ＴＤＭＡＺ、ＴＤＥＡＺ、ＴＥＭＡＺ、ＺｒＣｌ4、シリコンソースガスとしてはＳｉＨ4、ＳｉＨ2Ｃｌ2、Ｓｉ（ＯＣ2Ｈ5）4等を用いることができるが、これらに限らるものではない。
【００３６】
このような金属膜及びシリサイド膜の製造工程時において用いられるソースガスの流量、温度、圧力等は、それぞれの蒸着装置の種類によって多様に調整することができ、本発明の思想及び範囲内で本発明に好適な金属膜及びシリサイド膜の形成に好適な各種の流量、温度及び圧力を適用することができる。
【００３７】
図６に示すように、オーミックコンタクト膜１２０上に、金属バリヤ膜１３２及び高融点金属膜１３０を順に形成する。続いて、高融点金属膜１３０上にゲート電極を定義するためのハードマスク１４０を形成する。ハードマスク１４０はシリコン窒化膜等で形成される。
【００３８】
図７に示すように、ハードマスク１４０をエッチングマスクとして用いて高融点金属膜１３０、金属バリヤ膜１２４、オーミックコンタクト膜１２０、多結晶シリコン膜（１１０Ｎ及び１１０Ｐ）及びゲート絶縁膜１０５をパターニングしてゲート電極を完成する。
【００３９】
図８に示すように、ＰＭＯＳ領域にはＰ型不純物を、ＮＭＯＳ領域にはＮ型不純物を、それぞれ注入してＰ型ソース／ドレイン領域１６０及びＮ型ソース／ドレイン領域１６２をそれぞれ形成する。この時、それぞれのソース／ドレイン領域は、ＬＤＤ構造で形成される。その結果、Ｐ型ソース／ドレイン領域１６０及びＮ型ソース／ドレイン領域１６２を具備する平板チャネル型ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが完成される。
【００４０】
以後、半導体素子の技術分野で通常の知識を有する者に広く知られた工程段階によってキャパシタを形成する段階、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにそれぞれ電気的信号の入出力が可能にさせるビットラインを含む配線を形成する段階、基板上にパッシベーション層を形成する段階、及び前記基板をパッケージする段階をさらに遂行して半導体素子を完成する。ここで、キャパシタを形成する段階及び配線を形成する段階は、本発明の目的の範囲内でその順序を相互に変更することができる。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。
【００４１】
以下、本発明の一実施形態による半導体素子の特性評価に対して説明する。
（抵抗特性及び界面形状）
タングステン膜（Ｗ）／タングステン窒化物（ＷＮ）／オーミックコンタクト膜／ｐ＋多結晶シリコン膜で構成されたゲートを具備する半導体素子を製造して面抵抗を測定した。また界面形状を走査型電子顕微鏡（scanning electron microscope：ＳＥＭ）で観察しその結果を表１に示した。表１において、界面形状が良好であれば○、不良であれば×を表示した。
【００４２】
具体的に、テストサンプル１では、ゲート絶縁膜上に形成された多結晶シリコン膜上にＴｉ：Ｗ＝０．１：０．９の組成で構成されたコンポジットターゲットを利用してＰＶＤ法により二成分系金属膜を蒸着し、続いてＷＮ、Ｗを順に蒸着し、次にハードマスクを形成してゲートパターニングをした。その次に、８５０℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
【００４３】
テストサンプル２では、ゲート絶縁膜上に形成された多結晶シリコン膜上にＷ膜及びＴｉ膜を順に蒸着した。この時、Ｗ膜及びＴｉ膜の厚さはそれぞれ５０Å及び３０Åであってその厚さの比（Ｔｉ／Ｗ）は０．６である。その次に、４５０℃でアニーリングして二成分系金属膜を形成した。続いてＷＮ、Ｗを順次に蒸着し、次にハードマスクを形成してゲートパターニングをした。続いて、８５０℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
【００４４】
比較サンプル１では、ゲート絶縁膜上に形成された多結晶シリコン膜上にＴｉで形成された金属膜を蒸着し、続いてＷＮ、Ｗを順に蒸着した。次に、ハードマスクを形成してゲートパターニングをした。その次に８５０℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
【００４５】
【表１】
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【００４６】
表１に示すように、本発明の一実施形態によって製造されたテストサンプル１及びテストサンプル２は、比較サンプル１に比べて面抵抗が大きく改善されることが分かる。また、シリサイド化後にはシリサイド化前に比べてさらに面抵抗が低くなる。
【００４７】
また、図９Ａから図９Ｃを参照して多結晶シリコン膜とオーミックコンタクト膜との界面形状を見ると、テストサンプル１（図９Ａ）及びテストサンプル２（図９Ｂ）は比較サンプル１（図９Ｃ）に比べて界面の粗さが非常に改善されることが分かる。
【００４８】
以下、本発明の一実施形態による半導体素子のＣ−Ｖ特性評価を図１０Ａから図１０Ｄを参考にして説明する。
【００４９】
図１０Ａから図１０Ｄは、全て高融点金属膜／金属バリヤ膜／オーミックコンタクト膜／多結晶シリコン膜で構成されたゲートを具備する半導体素子に関するＣ−Ｖ特性を測定したのである。具体的に、図１０Ａは本発明の一実施形態によるテストサンプル３に関するものであって、Ｗ／ＷＮｘ／Ｔｉ０．１Ｗ０．９Ｓｉ／多結晶シリコン膜で構成されたデュアルゲートを具備する半導体素子のＰＭＯＳトランジスタについてＣ−Ｖ特性を評価した結果を示すグラフである。図１０Ｂから図１０Ｄはそれぞれ比較サンプル２から４に関するものであって、それぞれＷ／ＷＮｘ／ＴｉＳｉｘ／多結晶シリコン膜（比較サンプル２）、Ｗ／ＴｉＮｘ／ＷＳｉｘ／多結晶シリコン膜（比較サンプル３）、Ｗ／ＴｉＮｘ／ＴｉＳｉｘ／多結晶シリコン膜（比較サンプル４）で構成されたデュアルゲートを具備する半導体素子のＰＭＯＳトランジスタについてＣ−Ｖ特性を評価した結果を示すグラフである。Ｃ−Ｖ特性はそれぞれのサンプルに対する半導体ウエーハの相異なる５個の測定ポイントで測定した。
【００５０】
図１０Ａを参照すると、本発明の一実施形態にしたがって形成されたゲートを具備する半導体素子はＰＭＯＳ反転キャパシタンス（inversion capacitance）が改善していることが分かる。反面、比較サンプル２から比較サンプル４のＣ−Ｖ特性を示す図１０Ｂから図１０Ｄの場合、反転キャパシタンスが低下することが分かる。特に、比較サンプル２（図１０Ｂ）の場合、その測定位置によって反転キャパシタンス値に偏差が大きく発生していることが分かる。
【００５１】
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明のその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施できるものである。それゆえ以上で記述した実施形態は全ての面で例示的なものであって限定的ではない。
【００５２】
（産業上の利用可能性）
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、ＭＥＭ’ｓ（Micro Electro Mechanical）素子、光電子（optoelectronic）素子、ディスプレイ素子（display device）等に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による平板チャネルトランジスタを含む半導体素子の断面図。
【図２】本発明の一実施形態によるリセスチャネルトランジスタを含む半導体素子の断面図。
【図３】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図４】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図５】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図６】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図７】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図８】図１に示す平板チャネルトランジスタを含む半導体素子の製造工程を説明するための断面図。
【図９Ａ】本発明の一実施形態によって製造したテストサンプル１の界面形状を走査電子顕微鏡で撮影した写真を示す概略図。
【図９Ｂ】本発明の一実施形態によって製造したテストサンプル２の界面形状を走査電子顕微鏡で撮影した写真を示す概略図。
【図９Ｃ】比較サンプルの界面形状を走査電子顕微鏡で撮影した写真を示す概略図。
【図１０Ａ】本発明の一実施形態によって製造したテストサンプル３のＣ−Ｖ特性のグラフを示す概略図。
【図１０Ｂ】比較サンプル２のＣ−Ｖ特性のグラフを示す概略図。
【図１０Ｃ】比較サンプル３のＣ−Ｖ特性のグラフを示す概略図。
【図１０Ｄ】比較サンプル４のＣ−Ｖ特性のグラフを示す概略図。
【符号の説明】
【００５４】
１０１：半導体基板、１０５：ゲート絶縁膜、１１０Ｐ：多結晶半導体膜、１１０Ｎ：多結晶半導体膜、１２０：オーミックコンタクト膜、１３０：高融点金属膜、１３２：金属バリヤ膜、１３５、１３５’：Ｐ型ゲート電極、１３７、１３７’：Ｎ型ゲート電極、１４０：ハードマスク、１５０：スペーサー、１６０、１６０’：Ｐ型ソース／ドレイン領域、１６２、１６２’：Ｎ型ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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