(57)【要約】【課題】  冗長回路を有する不揮発性半導体メモリにおいて、アクセス時間を長くすることなく回路規模を小さくする。【解決手段】  レギュラーセンスアンプおよび不良情報センスアンプは、レギュラーセクタおよび不良情報セクタ毎に設けられる。これにより、読み出し経路に余分な負荷が付くことを防止でき、アクセス時間を最小限にできる。ライトアンプは、レギュラーセクタおよび不良情報セクタに共通に設けられる。一般に、不揮発性半導体メモリの書き込み動作時間は長いため、ライトアンプを共通化するために、データの伝達経路の配線負荷やスイッチの負荷が増えても、書き込み動作時間への影響は小さい。この結果、読み出しアクセス時間を長くすることなく、回路規模を小さくでき、不揮発性半導体メモリの製造コストを削減できる。【選択図】    図１
2007265589.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性のレギュラーメモリセルと、前記レギュラーメモリセルに接続されたレギュラービット線と、不良のレギュラーメモリセルを救済するための不揮発性の冗長メモリセルと、前記冗長メモリセルに接続された冗長ビット線とを有するレギュラーセクタと、
不良のレギュラーメモリセルの位置を示す不良情報を記憶する複数の不揮発性の不良情報メモリセルと、前記不良情報メモリセルに接続された不良情報ビット線とを有する不良情報セクタと、
前記レギュラーメモリセルに記憶されたデータを読み出すために、前記レギュラービット線に接続されるレギュラーセンスアンプと、
前記不良情報メモリセルに記憶された前記不良情報を読み出すために、前記不良情報ビット線に接続される不良情報センスアンプと、
前記レギュラーメモリセルにデータを書き込むために前記レギュラービット線に接続されるライトアンプと、
前記ライトアンプを用いて前記不良情報メモリセルに前記不良情報データを書き込むために、前記不良情報ビット線を前記レギュラービット線に接続する不良情報スイッチとを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
電源が不揮発性半導体メモリに供給されたことを検出したときに、前記不良情報メモリセルから前記不良情報を読み出すために前記不良情報センスアンプを活性化するパワーオン制御部と、
前記不良情報センスアンプから読み出される前記不良情報を保持する保持部と、
前記保持部に保持された前記不良情報が、アクセスされるレギュラーメモリセルの位置を示すときに、アクセスされるレギュラーメモリセルの代わりに前記冗長メモリセルを有効にするアクセス切り替え部とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項１記載の不揮発性半導体メモリにおいて、
リファレンスメモリセルと、前記リファレンスメモリセルに接続されたリファレンスビット線を有するリファレンスセクタと、
前記リファレンスメモリセルを、前記リファレンスビット線を介して、アクセスされないレギュラーメモリセルに接続されたレギュラービット線に接続するリファレンススイッチとを備え、
前記レギュラーセンスアンプは、アクセスされるレギュラーメモリセルおよび前記リファレンスメモリセルに接続された一対のレギュラービット線上の信号量の差に応じて、データを読み出すことを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項３記載の不揮発性半導体メモリにおいて、
前記リファレンスセクタに配置される複数のリファレンスワード線を備え、
前記リファレンスメモリセルは、前記リファレンスワード線の１本のみに接続され、
前記リファレンスメモリセルに接続されないリファレンスワード線は、第１電圧に固定されていることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項４記載の不揮発性半導体メモリにおいて、
データを入出力する複数のデータ端子を備え、
前記レギュラーセクタは、前記データ端子にそれぞれ対応する複数のレギュラーデータ領域と、不良を有するデータ領域を救済するための冗長データ領域とを備え、
前記リファレンスメモリセルは、前記レギュラーデータ領域および前記冗長データ領域毎に形成されていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項５記載の不揮発性半導体メモリにおいて、
前記リファレンスセクタは、前記リファレンスワード線にそれぞれ接続された複数のダミーメモリセルを備えていることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項３記載の不揮発性半導体メモリにおいて、
前記不良情報セクタおよび前記リファレンスセクタは、複数のダミーメモリセルを備え、
前記レギュラーメモリセル、前記不良情報メモリセル、前記リファレンスメモリセルおよび前記ダミーメモリセルは、同じセル構造を有し、同じ間隔でレイアウトされていることを特徴とする不揮発性半導体メモリ。
【請求項８】
請求項３記載の不揮発性半導体メモリにおいて、
試験モード中に動作し、前記リファレンスメモリセルの閾値電圧が所定の値に設定されるまで、前記リファレンスメモリセルのプログラム動作とベリファイ動作とを繰り返し実行する試験制御部を備えていることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求項１記載の不揮発性半導体メモリにおいて、
前記不良情報セクタに配置される複数の不良情報ワード線を備え、
前記不良情報メモリセルは、前記不良情報ワード線の１本のみに接続され、
前記不良情報メモリセルに接続されない不良情報ワード線は、第１電圧に固定されていることを特徴とする不揮発性半導体メモリ。
【請求項１０】
請求項１記載の不揮発性半導体メモリにおいて、
前記不良情報データは、一対の前記不良情報メモリセルに相補のデータとして記憶され、
前記不良情報センスアンプは、前記不良情報ビット線を介して一対の前記不良情報メモリから読み出されるデータを差動増幅することを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良を救済するための冗長回路を有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
一般に、半導体メモリは、基板中の格子欠陥および製造工程で発生する異物に起因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。例えば、フラッシュメモリ等の不揮発性半導体メモリは、正規のワード線またはビット線に加えて冗長ワード線または冗長ビット線を有している。試験工程において、メモリセルの不良が検出された場合、不良のメモリセルに接続されたワード線またはビット線を冗長ワード線または冗長ビット線に置き換えるために、不良のメモリセルのアドレスを示す不良情報がヒューズ回路等にプログラムされる。冗長回路を使用して不良のメモリセルを救済することで、半導体メモリの歩留は向上する。例えば、不良情報がプログラムされるヒューズ回路は、メモリセルアレイの外側に形成される（例えば、特許文献１参照）。
【０００３】
一方、不揮発性半導体メモリにおいて、不良情報を不揮発性のメモリセル（不良情報メモリセル）にプログラムする手法が提案されている。この種の不揮発性半導体メモリでは、不良情報を各不良情報メモリセルにプログラムするための専用のプログラム回路や、不良情報メモリセルから不良情報を読み出すための専用のセンスアンプが設けられている（例えば、特許文献２参照）。
【特許文献１】特開平１１−３３９４８８号公報
【特許文献２】特開２０００−２０７８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、不良情報メモリセルをアクセスするための専用の制御回路を設けることで、不揮発性半導体メモリのチップサイズは大きくなる。また、通常の読み出し動作において、冗長回路を使用するか否かの判定は、アクセス時間を短くするために、できるだけ早く行うことが望ましい。
【０００５】
本発明の目的は、冗長回路を有する不揮発性半導体メモリにおいて、アクセス時間を長くすることなく回路規模を小さくすることである。
【課題を解決するための手段】
【０００６】
不揮発性半導体メモリは、レギュラーセクタおよび不良情報セクタを有する。レギュラーセクタは、複数の不揮発性のレギュラーメモリセルと、レギュラーメモリセルに接続されたレギュラービット線と、不良のレギュラーメモリセルを救済するための不揮発性の冗長メモリセルと、冗長メモリセルに接続された冗長ビット線とを有する。不良情報セクタは、不良のレギュラーセルの位置を示す不良情報を記憶する複数の不揮発性の不良情報メモリセルと、不良情報メモリセルに接続された不良情報ビット線とを有する。レギュラーセンスアンプは、レギュラービット線に接続され、レギュラーメモリセルに記憶されたデータを読み出す。不良情報センスアンプは、不良情報ビット線に接続され、不良情報メモリセルに記憶された不良情報を読み出す。レギュラーセンスアンプおよび不良情報センスアンプを、レギュラーセクタおよび不良情報セクタにそれぞれ対応して形成することで、レギュラーメモリセルからレギュラーセンスアンプまでの経路に、余分な負荷（配線やスイッチ）が配置されることを防止できる。これにより、レギュラーメモリセルからデータを読み出す通常の読み出し動作を高速に実行できる。
【０００７】
ライトアンプは、レギュラービット線に接続され、レギュラーメモリセルにデータを書き込む。また、ライトアンプは、レギュラービット線および不良情報スイッチを介して不良情報ビット線に接続され、不良情報メモリセルに不良情報データを書き込む。すなわち、ライトアンプは、レギュラーセクタおよび不良情報セクタに共通に設けられる。一般に、不揮発性半導体メモリでは、書き込み動作時間（プログラム動作時間）は長い。このため、回路規模を削減するために、ライトアンプをレギュラーセクタおよび不良情報セクタに共通に設ける場合に、データの伝達経路の配線負荷やスイッチの負荷が増えても、書き込み動作時間への影響は小さい。この結果、読み出しアクセス時間を長くすることなく、回路規模を小さくでき、不揮発性半導体メモリの製造コストを削減できる。
【発明の効果】
【０００８】
本発明では、冗長回路を有する不揮発性半導体メモリにおいて、アクセス時間を長くすることなく回路規模を小さくできる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
【００１０】
図１は、本発明の第１の実施形態の不揮発性半導体メモリを示している。半導体メモリＭＥＭは、例えば、ＮＯＲ型のフラッシュメモリである。メモリＭＥＭは、コマンド入力部１０、パワーオンリセット部１１、アドレス入力部１２、データ入出力部１４、動作制御部１６、昇圧電圧生成部１８、負電圧生成部２０、冗長比較部２２およびメモリコア２４を有している。
【００１１】
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるコマンドＣＭＤを受け、受けたコマンドＣＭＤを内部コマンドＩＣＭＤとして動作制御部１６に出力する。この実施形態では、読み出しコマンド、書き込みコマンド（プログラムコマンド）、イレーズコマンドおよび試験コマンドが、コマンドＣＭＤとしてコマンド入力部１０に供給される。試験コマンドは、後述するように、リファレンスメモリセルＲＥＦＭＣの閾値電圧を設定するとき、および不良情報メモリセルＤＥＦＭＣに不良情報を書き込むときに供給される。試験コマンドは、メモリＭＥＭの試験工程でのみ使用され、ユーザ（メモリＭＥＭを搭載するシステム）の使用は禁止されている。
【００１２】
パワーオンリセット部１１は、メモリＭＥＭのパワーオン時に、電源電圧ＶＣＣが所定の値まで上昇したことを検出し、パワーオンリセット信号ＰＯＲＳＴを出力する。
【００１３】
アドレス入力部１２は、アドレス端子ＡＤに供給される外部アドレスＡＤを受け、受けた外部アドレスＡＤを内部アドレスＩＡＤとして冗長比較部２２およびメモリコア２４に出力する。アドレスＡＤは、通常動作モード中にレギュラーメモリセルＭＣをアクセスするために供給され、試験モード中にリファレンスメモリセルＲＥＦＭＣおよび不良情報メモリセルＤＥＦＭＣをアクセスするために使用される。通常動作モードは、ユーザがメモリセルＭＣをアクセスするための動作モードである。
【００１４】
データ入出力部１４は、読み出し動作時にデータバスＤＢを介してメモリコア２４から出力される読み出しデータをデータ端子Ｉ／Ｏに出力し、書き込み動作（プログラム動作）時にデータ端子Ｉ／Ｏで受ける書き込みデータを、データバスＤＢを介してメモリコア２４に出力する。データ端子Ｉ／Ｏは、読み出しデータおよび書き込みデータに共通の端子であり、例えば３２ビット（Ｉ／Ｏ０−３１）で構成される。
【００１５】
動作制御部１６は、内部コマンドＩＣＭＤに応じて、メモリコア２４の動作を制御する動作制御信号ＯＣＮＴと、昇圧電圧生成部１８および負電圧生成部２０の動作を制御する電圧制御信号ＶＣＮＴ１−２を出力する。昇圧電圧生成部１８は、電圧制御信号ＶＣＮＴ１に応答して昇圧電圧ＶＢＳＴ（例えば、５Ｖと９Ｖ）を生成する。昇圧電圧ＶＢＳＴは、例えば、読み出し動作時や書き込み動作時に、ワード線に供給される。負電圧生成部２０は、電圧制御信号ＶＣＮＴ２に応答して負電圧ＶＭＩＮ（例えば、−９Ｖ）を生成する。負電圧ＶＭＩＮは、例えば、イレーズ動作時にワード線に供給される。
【００１６】
冗長比較部２２は、通常動作モード中に、読み出し動作時および書き込み動作時に供給されるアドレスＡＤと、後述する不良情報ラッチＤＬＣから出力される不良アドレス（不良情報）とを比較する。冗長比較部２２は、アドレスＡＤと不良アドレスが一致する時に、不良検出信号ＤＤＥＴを活性化する。これにより、不良情報ラッチＤＬＣから出力される不良データ端子番号（不良情報）に対応するレギュラーデータ領域Ｄ０−３１（図３）に対するアクセスが禁止され、その代わりに冗長データ領域ＲＤ０−１（図３）に対するアクセスが許可される。
【００１７】
メモリコア２０は、メモリセルアレイＡＲＹ、アドレスデコーダＤＥＣ、レギュラーセンスアンプＳＡ、ライトアンプＷＡ、データマルチプレクサＤＭＵＸ、不良情報ラッチＤＬＣおよび不良情報センスアンプＤＳＡを有している。メモリセルアレイＡＲＹは、後述する図２に示すように、不良情報メモリセルＤＥＦＭＣを有する不良情報セクタＤＥＦＳＥＣと、レギュラーメモリセルＭＣおよび冗長メモリセルＲＭＣを有するレギュラーセクタＲＧＬＳＥＣと、リファレンスメモリセルＲＥＦＭＣを有するリファレンスセクタＲＥＦＳＥＣとを有している。ユーザによりアクセス可能なメモリセルアレイＡＲＹの記憶容量は、例えば、１Ｍバイトである。メモリセルアレイＡＲＹの詳細は、後述する図２−図８で説明する。
【００１８】
アドレスデコーダＤＥＣは、通常動作モード中に、不揮発性のメモリセルＭＣ、ＲＭＣをアクセスするために、アドレスＡＤをデコードし、デコード信号を出力する。また、アドレスデコーダＤＥＣは、試験モード中に、不揮発性のメモリセルＤＥＦＭＣ、ＲＥＦＭＣをアクセスするために、アドレスＡＤをデコードし、デコード信号を出力する。センスアンプＳＡは、リファレンスメモリセルＲＥＦＭＣを用いて、メモリセルＭＣまたは冗長メモリセルＲＭＣから読み出されるデータの信号量を増幅し、増幅したデータをデータマルチプレクサＤＭＵＸに出力する。ライトアンプＷＡは、メモリセルＭＣ、ＲＭＣに書き込むデータおよび不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣの閾値電圧を所定の値に設定するためのデータを、メモリセルアレイＡＲＹに出力する。
【００１９】
データマルチプレクサＤＭＵＸは、読み出し動作において、不良検出信号ＤＤＥＴの非活性化中に、レギュラーデータ領域Ｄ０−３１から読み出されるデータをデータバスＤＢに出力する。データマルチプレクサＤＭＵＸは、読み出し動作において、不良検出信号の活性化中に、不良が存在しないレギュラーデータ領域Ｄ０−３１から読み出されるデータをデータバスＤＢに出力し、不良が存在するレギュラーデータ領域Ｄ０−３１の代わりに冗長データ領域ＲＤ０−１から読み出されるデータをデータバスＤＢに出力する。
【００２０】
また、データマルチプレクサＤＭＵＸは、書き込み動作において、不良検出信号ＤＤＥＴの非活性化中に、レギュラーデータ領域Ｄ０−３１に対応するライトアンプＷＡに書き込みデータを出力する。データマルチプレクサＤＭＵＸは、書き込み動作において、不良検出信号の活性化中に、不良が存在しないレギュラーデータ領域Ｄ０−３１に対応するライトアンプＷＡに書き込みデータを出力し、不良が存在するレギュラーデータ領域Ｄ０−
３１の代わりに冗長データ領域ＲＤ０−１に対応するライトアンプＷＡに書き込みデータを出力する。
【００２１】
不良情報センスアンプＤＳＡは、一対の不良情報メモリセルＤＥＦＭＣから読み出される相補のデータ（１つの不良情報）の信号量を増幅する。不良情報センスアンプＤＳＡは、不良情報メモリセルＤＥＦＭＣに専用のセンスアンプである。不良情報ラッチＤＬＣは、不良情報センスアンプＤＳＡにより増幅された不良情報（不良アドレスおよび不良データ端子番号）を保持する。
【００２２】
図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。メモリセルアレイＡＲＹは、４つのメモリブロックＭＢＬＫで構成されている。メモリブロックＭＢＬＫは、鏡面対称であることを除き、同じ構造である。各メモリブロックＭＢＬＫは、図の縦方向に並ぶ４つのレギュラーセクタＲＧＬＳＥＣと、レギュラーセクタＲＧＬＳＥＣの両側（図の上下）に配置される不良情報セクタＤＥＦＳＥＣおよびリファレンスセクタＲＥＦＳＥＣを有している。ユーザによりアクセス可能な各メモリブロックＭＢＬＫの記憶容量は、２５６ｋバイトである。レギュラーセクタＲＧＬＳＥＣは、レギュラーメモリセルＭＣと冗長メモリセルＲＭＣとを有している。各レギュラーセクタＲＧＬＳＥＣの記憶容量は、６４ｋバイトである。
【００２３】
図３は、図２に示したメモリブロックＭＢＬＫの詳細を示している。メモリブロックＭＢＬＫは、データ端子Ｉ／Ｏ０−３１にそれぞれ対応するレギュラーデータ領域Ｄ０−３１と、冗長データ領域ＲＤ０−１を有している。各レギュラーデータ領域Ｄ０−３１は、図の縦方向に長い４つのサブデータ領域ＳＤ０−３を有している。各データ領域Ｄ０−３１の記憶容量は、８ｋバイト（６４ｋビット）である。
【００２４】
各冗長データ領域ＲＤ０−１は、各サブデータ領域ＳＤ０−３と同じ記憶容量を有している。すなわち、各冗長データ領域ＲＤ０−１の記憶容量は、２ｋバイト（１６ｋビット）である。そして、メモリブロックＭＢＬＫ毎に、最大２つのサブデータ領域ＳＤが、冗長データ領域ＲＤ０−１に置き換え可能である。図中の太い破線枠Ａ、Ｂは、後述する図４および図５に対応する。
【００２５】
図４は、図３に示した領域Ａの詳細を示している。各サブデータ領域ＳＤ０−３は、２本のメインビット線対ＭＢＬ（レギュラービット線）と、メインビット線ＭＢＬからそれぞれ分岐する４本のサブビット線ＳＢＬ（レギュラービット線）とを有している。サブビット線ＳＢＬは、レギュラーデコード信号ＳＥＣＹ０−７をゲートでそれぞれ受ける図示しないｎＭＯＳトランジスタ（スイッチ）を介してメインビット線ＭＢＬに接続されている。各サブビット線ＳＢＬには、レギュラーワード線ＷＬ０−２５５またはＷＬ２５６−５１１に接続された２５６個のレギュラーメモリセルＭＣ（図中の丸印）に接続されている。図４では、ワード線ＷＬ０−２５５およびワード線ＷＬ２５６−５１１は、それぞれ３本のみを記載し、残りの２５３本の記載は省略している。メインビット線ＭＢＬ（縦方向に伸びる太線）は、図４および図５に示すように、不良情報セクタＤＥＦＳＥＣ、レギュラーセクタＲＧＬＳＥＣおよびリファレンスセクタＲＥＦＳＥＣに亘って配線されている。
【００２６】
各冗長データ領域ＲＤ０−１は、例えば、サブデータ領域ＳＤ１と同じ構造を有している。すなわち、各冗長データ領域ＲＤ０−１は、２本のメインビット線ＭＢＬ（冗長ビット線）と、メインビット線ＭＢＬからそれぞれ分岐する４本のサブビット線ＳＢＬ（冗長ビット線）とを有している。各サブビット線ＳＢＬには、レギュラーワード線ＷＬ０−２５５またはＷＬ２５６−５１１に接続された２５６個の冗長メモリセルＲＭＣに接続されている。
【００２７】
不良情報セクタＤＥＦＳＥＣは、図中の横方向に伸びる太線で示した１本の不良情報ワード線ＤＥＦＷＬと、９本のダミーワード線ＤＭＹＷＬとを有している。図４では、ダミーワード線ＤＭＹＷＬは、２本のみを記載し、残りの７本の記載は省略している。ダミーワード線ＤＭＹＷＬには、図中に丸印で示したダミーメモリセルＤＭＣが接続されている。ダミーメモリセルＤＭＣは、サブビット線ＳＢＬに対応するダミーサブビット線ＤＳＢＬに接続されている。不良情報ワード線ＤＥＦＷＬには、ダミーメモリセルＤＭＣと、図中に太い丸印で示した４つの不良情報メモリセルＤＥＦＭＣが接続されている。なお、レギュラーメモリセルＭＣ、不良情報メモリセルＤＥＦＭＣ、冗長メモリセルＲＭＣおよびダミーメモリセルＤＭＣは、同じセル構造を有し、同じ間隔でレイアウトされている。このため、レギュラーメモリセルＭＣと同じ特性を有する不良情報メモリセルＤＥＦＭＣを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
【００２８】
不良情報メモリセルＤＥＦＭＣは、図３に示した各データ領域Ｄ０−３１におけるサブデータ領域ＳＤ３のメインビット線ＭＢＬに対応して形成されており、不良情報ビット線ＤＥＦＢＬにそれぞれ接続されている。各メインビット線ＭＢＬに対応する一対の不良情報ビット線ＤＥＦＢＬは、不良情報センスアンプＤＳＡに直接接続されている。不良情報デコード信号ＤＥＦＹをゲートで受けるｎＭＯＳトランジスタ（不良情報スイッチ）、および不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲをゲートで受けるｎＭＯＳトランジスタ（スイッチ）により、不良情報サブビット線ＤＥＦＳＢＬは、メインビット線ＭＢＬに接続される。不良情報スイッチにより、メインビット線ＭＢＬは、不良情報セクタＤＥＦＳＥＣと完全に遮断可能である。不良情報セクタＤＥＦＳＥＣの詳細は、後述する図７で説明する。
【００２９】
なお、不良情報セクタＤＥＦＳＥＣのダミーメモリセルＤＭＣは、有効なワード線および有効なビット線を接続することにより、不良情報メモリセルＤＥＦＭＣとして使用可能である。換言すれば、不良情報メモリセルＤＥＦＭＣは、不良情報センスアンプＤＳＡおよび不良情報ラッチＤＬＣのレイアウト領域が確保できれば、必要に応じて増やすことができる。この場合、少ない開発期間で、不良情報メモリセルＤＥＦＭＣの数が多いメモリＭＥＭを再設計できる。
【００３０】
図５は、図３に示した領域Ｂの詳細を示している。レギュラーセクタＲＧＬＳＥＣの構成は、図４と同じである。リファレンスセクタＲＥＦＳＥＣは、図中に太線で示した１本のリファレンスワード線ＲＥＦＷＬと、９本のダミーワード線ＤＭＹＷＬとを有している。図５では、ダミーワード線ＤＭＹＷＬは、２本のみを記載し、残りの７本の記載は省略している。図４に示した不良情報セクタＤＥＦＳＥＣと同様に、ダミーワード線ＤＭＹＷＬには、図中に丸印で示したダミーメモリセルＤＭＣが接続されている。ダミーメモリセルＤＭＣは、サブビット線ＳＢＬに対応するダミーサブビット線ＤＳＢＬに接続されている。
【００３１】
リファレンスワード線ＲＥＦＷＬには、ダミーメモリセルＤＭＣと、図中に太い丸印で示した１つのリファレンスメモリセルＲＥＦＭＣが接続されている。リファレンスメモリセルＲＥＦＭＣは、図３に示した各データ領域Ｄ０−３１のサブデータ領域ＳＤ１と、冗長データ領域ＲＤ０−１にそれぞれ形成されている。
【００３２】
リファレンスメモリセルＲＥＦＭＣは、リファレンスビット線ＲＥＦＢＬに接続されている。リファレンスビット線ＲＥＦＢＬは、リファレンスデコード信号ＳＥＣＹＲ０−１、ＹＤ１Ｒ、ＹＤ１（０）−ＹＤ１（３）をゲートで受けるｎＭＯＳトランジスタを介して、レギュラーセンスアンプＳＡおよびメインビット線ＭＢＬに接続される。より詳細に
は、リファレンスビット線ＲＥＦＢＬは、デコード信号ＳＥＣＹＲ０が高論理レベルのときセンスアンプＳＡの一方の入力に接続され、デコード信号ＳＥＣＹＲ１が高論理レベルのときセンスアンプＳＡの他方の入力に接続される。
【００３３】
このように、リファレンスデコード信号ＳＥＣＹＲ０−１、ＹＤ１Ｒ、ＹＤ１（０）−ＹＤ１（３）をゲートで受けるｎＭＯＳトランジスタは、リファレンスメモリセルＲＥＦＭＣを、リファレンスビット線ＲＥＦＢＬを介して、アクセスされないレギュラーメモリセルＭＣに接続されたレギュラービット線ＭＢＬに接続するリファレンススイッチとして動作する。なお、センスアンプＳＡは、メモリＭＥＭの読み出し動作時に、レギュラーデコード信号ＹＤ１（０）−ＹＤ１（３）をゲートで受けるｎＭＯＳトランジスタにより、データ領域ＳＤ０−３に対応するメインビット線対ＭＢＬのいずれかに接続される。
【００３４】
リファレンスビット線ＲＥＦＢＬは、リファレンスデコード信号ＳＥＣＹＲ０−１、ＹＤ１Ｒ、書き込みデコード信号ＹＤ２（０）、ＹＤ２（１）をゲートで受けるｎＭＯＳトランジスタを介して、ライトアンプＷＡにそれぞれ接続される。書き込みデコード信号ＹＤ２（０）、ＹＤ２（１）は、メモリＭＥＭの書き込み動作時に供給される。この場合、ライトアンプＷＡから出力される書き込みデータは、書き込みデコード信号ＹＤ２（０）、ＹＤ２（１）の論理レベルに応じて、メインビット線対ＭＢＬの一方に供給される。
【００３５】
冗長データ領域ＲＤ０−１に形成されるリファレンスメモリセルＲＥＦＭＣを、冗長センスアンプＲＳＡおよび冗長ライトアンプＲＷＡに接続するスイッチの構成も、上述の構成と同じである。但し、各冗長データ領域ＲＤ０−１のメインビット線対ＭＢＬは、冗長デコード信号ＲＹＤ１をゲートで受けるｎＭＯＳトランジスタ（スイッチ）により冗長センスアンプＳＡに接続される。なお、レギュラーメモリセルＭＣ、リファレンスメモリセルＲＥＦＭＣ、冗長メモリセルＲＭＣおよびダミーメモリセルＤＭＣは、同じセル構造を有し、同じ間隔でレイアウトされている。このため、レギュラーメモリセルＭＣと同じ特性を有するリファレンスメモリセルＲＥＦＭＣを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
【００３６】
データマルチプレクサＤＭＵＸは、上述したように、読み出し動作において、不良検出信号ＤＤＥＴの非活性化中に、レギュラーデータ領域Ｄ０−３から読み出されるデータをデータバスＤＢに出力し、不良検出信号の活性化中に、冗長データ領域ＲＤ０−１のいずれかから読み出されるデータをデータバスＤＢに出力する。すなわち、データマルチプレクサＤＭＵＸは、後述する図１１に示すラッチ回路ＬＴに保持された不良情報が、アクセスされるレギュラーメモリセルＭＣの位置を示すときに、アクセスされるレギュラーメモリセルＭＣの代わりに冗長メモリセルＲＭＣを有効にするアクセス切り替え部として動作する。
【００３７】
なお、ダミーメモリセルＤＭＣは、有効なワード線および有効なビット線を接続することにより、リファレンスメモリセルＲＥＦＭＣとして使用可能である。換言すれば、リファレンスメモリセルＲＥＦＭＣは、必要に応じて増やすことができる。
【００３８】
図４および図５に示したように、メモリセルアレイＡＲＹは、周辺部等にダミーメモリセルＤＭＣおよびトランジスタ等のダミー素子を配置している。ダミー素子を配置することにより、トランジスタの特性を均一にでき、配線幅等を均一にできる。また、共通のレイアウトパターンを繰り返し使用できるため、レイアウト設計が容易になる。リファレンスセクタＲＥＦＳＥＣの詳細は、後述する図８で説明する。
【００３９】
図６は、図２に示したレギュラーセクタＲＧＬＳＥＣの詳細を示している。不揮発性のメモリＭＥＭは、一般的なＮＯＲ型のアレイ構造を有している。各レギュラーメモリセル
ＭＣは、例えば、フローティングゲートを有し、コントロールゲートをワード線ＷＬに接続する。各メモリセルＭＣのドレインおよびソースは、サブビット線ＳＢＬおよび共通のソース線ＳＲＣにそれぞれ接続される。例えば、ソース線ＳＲＣは、レギュラーセクタＲＧＬＳＥＣ毎に共通に配線される。このため、消去動作は、セクタＲＧＬＳＥＣ単位で実行される。なお、不良情報セクタＤＥＦＳＥＣおよびリファレンスセクタＲＥＦＳＥＣにおいても、図６に示したＮＯＲ型構造を有している。
【００４０】
図７は、図２に示した不良情報セクタＤＥＦＳＥＣの詳細を示している。図４で説明したように、不良情報セクタＤＥＦＳＥＣは、データ領域Ｄ０−３１毎に４つの不揮発性の不良情報メモリセルＤＥＦＭＣ（図中の太い円）を有している。不良情報メモリセルＤＥＦＭＣは、１本の不良情報ワード線ＤＥＦＷＬのみに接続されている。各不良情報メモリセルＤＥＦＭＣは、不良情報ビット線ＲＥＦＢＬおよびゲートで不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲを受けるスイッチ（ｎＭＯＳトランジスタ）を介して不良情報センスアンプＤＳＡに接続されている。
【００４１】
不良情報メモリセルＤＥＦＭＣを除くメモリセルは、全てダミーメモリセルＤＭＣである。不良情報メモリセルＤＥＦＭＣおよびダミーメモリセルＤＭＣのソースは、不良情報ソース線ＤＥＦＳＲＣに接続されている。ダミーワード線ＤＭＹＷＬは、接地され、０Ｖ（第１電圧）に固定されている。これにより、各不良情報サブビット線ＤＥＦＳＢＬは、１つの不良情報メモリセルＤＥＦＭＣのみに電気的に接続される。したがって、不良情報メモリセルＤＥＦＭＣを、過消去レベルの近くまで消去でき、不良情報の読み出しマージンを向上できる。
【００４２】
各メインビット線ＭＢＬに対応する一対の不良情報メモリセルＤＥＦＭＣは、１つの不良情報を相補のデータとして記憶する。このため、不良情報セクタＤＥＦＳＥＣは、６４個の不良情報を記憶できる。本実施形態では、不良を救済するための不良情報として、冗長データ領域ＲＤ０−１毎に、８ビットが必要である。具体的には、不良のレギュラーメモリセルＭＣの位置を示す不良情報を記憶するために必要なビットは、サブデータ領域ＳＤ０−３を区別するための２ビット、データ端子Ｉ／Ｏ０−３１を区別するための５ビット、各冗長データ領域ＲＤ０−１をイネーブルにするための１ビットである。このため、２つの冗長データ領域ＲＤ０−１を使用するために、合計１６ビットが必要である。
【００４３】
本実施形態では、１６組の不良情報メモリセル対ＤＥＦＭＣが使用され、４８組の不良情報メモリセル対ＤＥＦＭＣは使用されない。不良情報メモリセルＤＥＦＭＣの数に余裕があるため、例えば、図２に示した上下に隣接する２つのレギュラーセクタＲＧＬＳＥＣ毎に救済を実施することも可能である。この場合、救済効率が高くなるため、メモリＭＥＭの歩留を向上できる。
【００４４】
一方、本実施形態とは直接関係ないが、データ端子Ｉ／Ｏが１６ビット（Ｉ／Ｏ０−１５）で構成される場合、１６個のレギュラーデータ領域Ｄ０−１５が形成される。このとき、不良情報セクタＤＥＦＳＥＣは、３２組の不良情報メモリセル対ＤＥＦＭＣを有する。この場合にも、２つの冗長データ領域ＲＤ０−１を形成できる。
【００４５】
本実施形態では、上述したように、４個の不良情報メモリセルＤＥＦＭＣは、レギュラーデータ領域Ｄ０−３１毎に形成される。最小限の数の不良情報メモリセルＤＥＦＭＣを形成することにより、不良情報メモリセルＤＥＦＭＣのプログラム動作に掛かる時間を最小限にできる。この結果、メモリＭＥＭの試験工程における試験時間を短縮できる。
【００４６】
図８は、図２に示したリファレンスセクタＲＥＦＳＥＣの詳細を示している。図５で説明したように、リファレンスセクタＲＥＦＳＥＣは、データ領域Ｄ０−３１毎に１つの不
揮発性のリファレンスメモリセルＲＥＦＭＣ（図中の太い円）を有している。リファレンスメモリセルＲＥＦＭＣは、１本のリファレンスワード線ＲＥＦＷＬのみに接続されている。図７に示した不良情報セクタＤＥＦＳＥＣと同様に、リファレンスメモリセルＲＥＦＭＣを除くメモリセルは、全てダミーメモリセルＤＭＣである。
【００４７】
リファレンスメモリセルＲＥＦＭＣおよびダミーメモリセルＤＭＣのソースは、リファレンスソース線ＡＶＲＳＳＲに接続されている。ダミーワード線ＤＭＹＷＬは、接地され、０Ｖ（第１電圧）に固定されている。これにより、１本のリファレンスビット線ＲＥＦＢＬは、１つのリファレンスメモリセルＲＥＦＭＣのみに電気的に接続される。これにより、リファレンスメモリセルＲＥＦＭＣを、過消去レベルの近くまで消去できるため、試験工程において、リファレンスメモリセルＲＥＦＭＣの閾値電圧を、正確に設定できる。
【００４８】
例えば、リファレンスメモリセルＲＥＦＭＣの閾値電圧は、高論理レベルを記憶するレギュラーメモリセルＭＣの閾値電圧と、低論理レベルを記憶するレギュラーメモリセルＭＣの閾値電圧の中央の値に設定される。読み出し動作時に、メインビット線ＭＢＬの一方に接続されるレギュラーメモリセルＭＣからデータを読み出すときに、リファレンスメモリセルＲＥＦＭＣは、リファレンスデコード信号ＳＥＣＹＲ０−１によってメインビット線ＭＢＬの他方に接続される。
【００４９】
メインビット線対ＭＢＬに流れるレギュラーメモリセルＭＣおよびリファレンスメモリセルＲＥＦＭＣのセル電流は、例えば、センスアンプＳＡ内に形成されるカスコーダによりそれぞれ電圧に変換される。そして、変換された電圧の差をセンスアンプＳＡにより差動増幅することにより、レギュラーメモリセルＭＣに記憶された２値データを読み出すことができる。
【００５０】
本実施形態では、上述したように、リファレンスメモリセルＲＥＦＭＣは、レギュラーデータ領域Ｄ０−３１毎および冗長データ領域ＲＤ０−１毎に形成される。最小限の数のリファレンスメモリセルＲＥＦＭＣを形成することにより、リファレンスメモリセルＲＥＦＭＣのプログラム動作に掛かる時間を最小限にできる。この結果、メモリＭＥＭの試験工程における試験時間を短縮できる。
【００５１】
また、リファレンスメモリセルＲＥＦＭＣをメモリセルアレイＡＲＹ内に形成することにより、リファレンスメモリセルＲＥＦＭＣに接続されるメインビット線ＭＢＬの配線負荷を、アクセスされるレギュラーメモリセルＭＣに接続されるメインビット線ＭＢＬの配線負荷と容易に一致させることができる。メモリＭＥＭの製造条件が変動した場合にも、配線負荷の特性は、同じ側にシフトするため常に一致する。これに対して、リファレンスメモリセルＲＥＦＭＣがメモリセルアレイＡＲＹの外に形成される場合、一般に、配線負荷を一致させるために、ダミー負荷が形成される。しかし、ダミー負荷の特性は、メモリＭＥＭの製造条件の変動より変化するため、メインビット線ＭＢＬの配線負荷の特性と完全に一致させることはできない。
【００５２】
図９は、図４に示した不良情報センスアンプＤＳＡの詳細を示している。不良情報センスアンプＤＳＡは、不良情報メモリセル対ＤＥＦＭＣ０−１からのデータの読み出し動作、各不良情報メモリセルＤＥＦＭＣ０−１にデータを書き込むときのベリファイ動作、および不良情報メモリセルＤＥＦＭＣ０−１に書き込まれたデータを消去するときのベリファイ動作に使用される。
【００５３】
不良情報センスアンプＤＳＡは、プリチャージ信号ＰＲＥをゲートで受ける一対のｎＭＯＳトランジスタと、リファレンス信号ＲＥＦ０−１をゲートでそれぞれ受ける一対のｎＭＯＳトランジスタと、入力ノードＩＮ、ＸＩＮが相補の入力に接続された差動増幅器Ａ
ＭＰを有している。リファレンス信号ＲＥＦ０は、不良情報デコード信号ＳＥＣＹＣおよび消去／プログラムベリファイ信号ＥＰＲＧＭＶのＡＮＤ論理により生成される。リファレンス信号ＲＥＦ１は、不良情報デコード信号ＳＥＣＹＣＲおよび消去／プログラムベリファイ信号ＥＰＲＧＭＶのＡＮＤ論理により生成される。
【００５４】
差動増幅器ＡＭＰは、入力ノードＩＮ、ＸＩＮにそれぞれ対応して、直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ｐＭＯＳトランジスタのソースは、電源線ＶＣＣ（例えば、３Ｖ）に接続されている。ｎＭＯＳトランジスタのソースは、センスアンプイネーブル信号ＳＥＮをゲートで受けるｎＭＯＳトランジスタを介して接地線に接続されている。増幅されたデータＤＯＵＴは、入力ノードＸＩＮに接続されたｎＭＯＳトランジスタのドレインから出力される。
【００５５】
図１０は、図９に示した不良情報センスアンプＤＳＡの動作を示している。この実施形態では、読み出し動作ＲＤは、一対の不良情報メモリセルＤＥＦＭＣ０−１から相補のデータを読み出すことで実行される。このため、読み出し動作ＲＤでは、不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲは、高論理レベルＨ（以下、Ｈレベルとも称する）に保持される。不良情報デコード信号ＤＥＦＹは、低論理レベルＬ（以下、Ｌレベルとも称する）に保持されるため、入力ノードＩＮ、ＸＩＮとライトアンプＷＡとの接続は解除される。読み出し動作ＲＤ中、消去／プログラムベリファイ信号ＥＰＲＧＭＶは、Ｌレベルに保持されるため、リファレンス信号ＲＥＦ０−１は、Ｌレベルに保持される。Ｈレベルのプリチャージ信号ＰＲＥにより、入力ノードＩＮ、ＸＩＮに所定の読み出し電流が流れる。不良情報ワード線ＤＥＦＷＬは、高レベル（例えば、ＶＣＣ）に変化され、不良情報メモリセルＤＥＦＭＣの閾値電圧に応じて、ソース線ＤＥＦＳＲＣに電流が引き抜かれる。
【００５６】
入力ノードＩＮ、ＸＩＮに接続される不良情報メモリセルＤＥＦＭＣ０−１が、それぞれ書き込み状態（プログラム状態、高閾値電圧）および消去状態（低閾値電圧）のとき、入力ノードＩＮの電圧は、入力ノードＸＩＮの電圧より高くなる。このため、差動増幅器ＡＭＰは、Ｈレベルの読み出しデータＤＯＵＴを出力する。
【００５７】
消去動作ＥＲでは、Ｈレベルの不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲ、ＤＥＦＹにより、不良情報メモリセルＤＥＦＭＣ０−１は、ライトアンプＷＡに接続される。リファレンス信号ＲＥＦ０−１は、Ｌレベルの消去／プログラムベリファイ信号ＥＰＲＧＭＶによりＬレベルに保持される。Ｌレベルのプリチャージ信号ＰＲＥにより、読み出し電流の入力ノードＩＮ、ＸＩＮへの供給は停止する。したがって、入力ノードＩＮ、ＸＩＮは、フローティング状態になる。Ｌレベルのセンスアンプイネーブル信号ＳＥＮにより、差動増幅器ＡＭＰは非活性化される。そして、不良情報ワード線ＤＥＦＷＬが−９Ｖに設定され、不良情報メモリセル対ＤＥＦＭＣ０−１のフローティングゲートから電子が引き抜かれる。すなわち、消去動作ＥＲが実行される。
【００５８】
消去動作ＥＲ後のベリファイ動作ＥＶＲではベリファイする不良情報メモリセルＤＥＦＭＣ（ＤＥＦＭＣ０またはＤＥＦＭＣ１）に応じて、不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲの一方が、Ｈレベルに設定される。Ｈレベルの消去／プログラムベリファイ信号ＥＰＲＧＭＶにより、ベリファイする不良情報メモリセルＤＥＦＭＣに対応するリファレンス信号ＲＥＦ（ＲＥＦ０−１の一方）は、Ｌレベルに変化する。ベリファイしない不良情報メモリセルＤＥＦＭＣに対応するリファレンス信号ＲＥＦ（ＲＥＦ０−１の他方）は、Ｈレベルに変化する。これにより、ベリファイしない不良情報メモリセルＤＥＦＭＣが接続される入力ノード（ＩＮまたはＸＩＮ）は抵抗を介して接地され、リファレンスノードＲＥＦとして作用する。Ｌレベルの不良情報デコード信号ＤＥＦＹにより、入力ノードＩＮ、ＸＩＮとライトアンプＷＡとの接続は解除される。プリチャージ信号ＰＲＥおよびセンスアンプイネーブル信号ＳＥＮはＨレベルに設定され、不良情報ワード線ＤＥＦ
ＷＬは０Ｖに設定される。そして、ベリファイする不良情報メモリセルＤＥＦＭＣの入力ノード（ＩＮ、ＸＩＮの一方）の電圧がベリファイしない不良情報メモリセルＤＥＦＭＣの入力ノード（ＩＮ、ＸＩＮの他方）の電圧より低くなったときに、不良情報メモリセルＤＥＦＭＣが消去状態になったことが確認される。このように、ベリファイ動作ＥＶＲは、不良情報メモリセルＤＥＦＭＣ０−１毎に実行される。
【００５９】
プログラム動作ＰＲＧは、不良情報メモリセルＤＥＦＭＣ０−１毎に実行される。このため、プログラムする不良情報メモリセルＤＥＦＭＣ（ＤＥＦＭＣ０またはＤＥＦＭＣ１）に応じて、不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲの一方は、Ｈレベルに設定される。Ｌレベルの消去／プログラムベリファイ信号ＥＰＲＧＭＶにより、リファレンス信号ＲＥＦ０−１は、Ｌレベルに変化する。プリチャージ信号ＰＲＥおよびセンスアンプイネーブル信号ＳＥＮは、Ｌレベルに設定される。これにより、プログラムする不良情報メモリセルＤＥＦＭＣのドレイン（ＩＮ、ＸＩＮの一方）は、ライトアンプＷＡからの出力を受けてＨレベルに変化する。プログラムしない不良情報メモリセルＤＥＦＭＣのドレイン（ＩＮ、ＸＩＮの他方）は、フローティング状態になる。
【００６０】
不良情報デコード信号ＤＥＦＹは、高論理レベルに設定され、不良情報デコード信号ＤＥＦＹをゲートで受けるｎＭＯＳトランジスタ（不良情報スイッチ）はオンする。これにより、不良情報ビット線ＤＥＦＢＬは、レギュラービット線ＭＢＬおよび図示しないライトアンプＷＡに接続される。そして、不良情報ワード線ＤＥＦＷＬが９Ｖに設定され、プログラムする不良情報メモリセルＤＥＦＭＣのフローティングゲートに電子が注入される。不良情報メモリセルＤＥＦＭＣは、プログラム時にメインビット線ＭＢＬに接続されるため、配線負荷は大きくなる。しかし、不良情報メモリセルＤＥＦＭＣは、試験工程でプログラムされるため、配線負荷の増加によるプログラム時間の増加は、問題にならない。
【００６１】
プログラム動作ＰＲＧ後のベリファイ動作ＰＶＲは、不良情報ワード線ＤＥＦＷＬをＶＣＣに設定することを除き、消去動作ＥＲ後のベリファイ動作ＥＶＲと同じである。すなわち、ベリファイ動作ＰＶＲは、不良情報メモリセルＤＥＦＭＣ０−１毎に実行される。プログラム動作ＰＲＧおよびそのベリファイ動作ＰＶＲを、不良情報メモリセルＤＥＦＭＣ０−１毎に実行することにより、不良情報メモリセルＤＥＦＭＣ０−１の閾値電圧を確実に所定の値に設定できる。このため、不良情報を確実に記憶でき、かつ不良情報を確実に読み出すことができる。
【００６２】
図１１は、図４に示した不良情報ラッチＤＬＣの詳細を示している。不良情報ラッチＤＬＣは、パルス生成回路ＰＬＳＧＥＮ、ＯＲ回路、入力回路ＩＮＰＵＴおよびラッチ回路ＬＴを有している。パルス生成回路ＰＬＳＧＥＮは、メモリＭＥＭのパワーオン時に生成されるパワーオンリセット信号ＰＯＲＳＴに応答してラッチ信号ＬＡＴＣＨ（正のパルス信号）を生成する。ＯＲ回路は、高論理レベルのラッチ信号ＬＡＴＣＨまたは高論理レベルの不良情報試験信号ＤＥＦＶを、パワーオンタイミング信号ＰＯＲＴとして入力回路ＩＮＰＵＴに出力する。不良情報試験信号ＤＥＦＶは、不良情報メモリセルＤＥＦＭＣ０−１をプログラムする試験モード中に高論理レベルに設定される。これにより、プログラム動作後のベリファイ動作および消去動作後のベリファイ動作において、不良情報メモリセルＤＥＦＭＣ０−１から読み出される論理を不良情報ラッチＤＬＣを介して読み出すことができる。
【００６３】
入力回路ＩＮＰＵＴは、一対のＣＭＯＳクロックトインバータを並列に接続して構成されている。入力回路ＩＮＰＵＴの制御ゲートであるｎＭＯＳトランジスタとｐＭＯＳトランジスタは、パワーオンタイミング信号ＰＯＲＴと、その反転信号をそれぞれ受ける。入力回路ＩＮＰＵＴは、パワーオンタイミング信号ＰＯＲＴが高論理レベルの時に、入力端子で受ける読み出しデータＤＯＵＴの論理を反転して、ラッチ回路ＬＴに伝える。
【００６４】
ラッチ回路ＬＴは、出力が入力に接続された一対のインバータを有している。ラッチ回路ＬＴは、読み出しデータＤＯＵＴの論理を保持し、保持している値をデータ信号ＤＡＴＡとして出力する。このように、ラッチ回路ＬＴは、不良情報メモリセルＤＥＦＭＣから読み出される不良情報を保持する保持部として動作する。
【００６５】
図１２は、図１１に示したパルス生成回路ＰＬＳＧＥＮの詳細を示している。パルス生成回路ＰＬＳＧＥＮは、パワーオンリセット信号ＰＯＲＳＴを反転させ遅延させる遅延回路ＤＬＹと、パワーオンリセット信号ＰＯＲＳＴとその反転遅延信号を受けるＡＮＤ回路を有している。遅延回路ＤＬＹは、ｐＭＯＳトランジスタのゲートを遅延信号の伝達経路に接続し、ｐＭＯＳトランジスタのソースおよびドレインを電源線ＶＣＣに接続したＭＯＳキャパシタＣＡＰを有している。そして、パルス生成回路ＰＬＳＧＥＮは、パワーオンリセット信号ＰＯＲＳＴの立ち上がりエッジに同期して、遅延回路ＤＬＹの遅延時間（例えば、１００ｎｓ）に対応するパルス幅を有するラッチ信号ＬＡＴＣＨ（１ショットパルス）を生成する。
【００６６】
図１３は、図４に示した不良情報センスアンプＤＳＡおよび不良情報ラッチＤＬＣのパワーオン時の動作を示している。メモリＭＥＭに電源電圧ＶＣＣが供給され（パワーオン）、電源電圧ＶＣＣが所定の電圧を超えると、図１に示したパワーオンリセット部１１は、パワーオンリセット信号ＰＯＲＳＴを低レベルから高レベルに変化する（図１３（ａ））。図１２に示したパルス生成回路ＰＬＳＧＥＮは、パワーオンリセット信号ＰＯＲＳＴの高レベルへの変化に応答して、ラッチ信号ＬＡＴＣＨを約１００ｎｓの期間、高論理レベルに変化する（図１３（ｂ））。
【００６７】
図１１に示した不良情報ラッチＤＬＣは、ラッチ信号ＬＡＴＣＨに同期してパワーオンタイミング信号ＰＯＲＴを出力する（図１３（ｃ））。また、図１に示した動作制御部１６は、パワーオンリセット信号ＰＯＲＳＴの高レベルへの変化に応答して、不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲ、プリチャージ信号ＰＲＥおよびセンスアンプイネーブル信号ＳＥＮを、期間Ｐ１だけ高論理レベルに設定する。期間Ｐ１は、不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲ、プリチャージ信号ＰＲＥおよびセンスアンプイネーブル信号ＳＥＮの立ち下がりエッジが、パワーオンタイミング信号ＰＯＲＴの立ち下がりエッジより遅れるように設定される。
【００６８】
図９に示した不良情報センスアンプＤＳＡは、パワーオンに同期して、期間Ｐ１に活性化され、不良情報メモリセルＤＥＦＭＣ０−１から読み出される相補のデータの信号量の差を差動増幅し、読み出しデータＤＯＵＴとして出力する（図１３（ｄ））。不良情報ラッチＤＬＣは、パワーオンタイミング信号ＰＯＲＴの立ち下がりエッジに同期して、読み出しデータＤＯＵＴをラッチする（図１３（ｅ））。
【００６９】
なお、図１３には示していないが、メモリＭＥＭの出荷前の試験工程において、不良情報メモリセルＤＥＦＭＣ０−１に不良情報を書き込む場合、不良情報試験信号ＤＥＦＶは、高論理レベルに保持される。この場合、入力回路ＩＮＰＵＴがインバータとして常に動作するため、図１１に示した不良情報ラッチＤＬＣは、読み出しデータＤＯＵＴを出力するバッファとして動作する。これにより、上述したように、プログラム動作後のベリファイ動作および消去動作後のベリファイ動作において、不良情報メモリセルＤＥＦＭＣ０−１から読み出される論理を、不良情報ラッチＤＬＣを介して読み出すことができる。
【００７０】
不良のメモリセルＭＣを示す不良情報をパワーオン時に不良情報メモリセルＤＥＦＭＣから読み出し、ラッチ回路ＬＴに保持しておくことにより、メモリセルＭＣのアクセス毎に不良情報メモリセルＤＥＦＭＣをアクセスする必要がなくなる。このため、消費電力を
削減できる。さらに、アクセス時間（特に、読み出しアクセス時間）の中に、不良情報メモリセルＤＥＦＭＣのアクセス時間を含めなくてよいため、アクセス時間を短縮できる。
【００７１】
図１４は、図２に示したメモリセルアレイＡＲＹの動作を示している。本実施形態では、メモリセルアレイＡＲＹは、アクセス可能なメモリセルとして、レギュラーメモリセルＭＣ（冗長メモリセルＲＭＣ）、不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣを有している。動作制御回路１６は、メモリセルアレイＡＲＹを以下のように制御することにより、これ等メモリセルＭＣ（ＲＭＣ）、ＤＥＦＭＣ、ＲＥＦＭＣに対して、読み出し動作、書き込み動作（またはプログラム動作）、消去動作およびベリファイ動作を実行する。ベリファイ動作は、書き込み動作、プログラム動作および消去動作後の確認のために実行される。
【００７２】
図中の”ｏｆｆ”は、その信号を受けるスイッチ（ｎＭＯＳトランジスタ）がオフすることを示す。図中の”ｏｎ”は、その信号を受けるスイッチがオンすることを示す。図中の”ｓｅｌ”は、その信号を受けるスイッチのいずれかがオンすることを示す。不良情報デコード信号ＳＥＣＹＣ、ＳＥＣＹＣＲ、ＤＥＦＹは、不良情報メモリセルＤＥＦＭＣをアクセスするための専用の信号である。レギュラーメモリセルＭＣ、冗長メモリセルＲＭＣおよびリファレンスメモリセルＲＥＦＭＣのアクセス時に、これ等信号を受けるスイッチはオフする。このため、メモリセルＭＣ、ＲＭＣ、ＲＥＦＭＣの全てのアクセスモードにおいて、メインビット線ＭＢＬは、不良情報セクタＤＥＦＳＥＣおよび不良情報センスアンプＤＳＡと完全に遮断される。したがって、メモリセルＭＣ、ＲＭＣ、ＲＥＦＭＣのアクセス時に、ライトアンプＷＡ、不良情報セクタＤＥＦＳＥＣおよび不良情報センスアンプＤＳＡがメインビット線ＭＢＬの負荷に影響を与えることを防止できる。
【００７３】
同様に、不良情報メモリセルＤＥＦＭＣのアクセス時に、リファレンスメモリセルＲＥＦＭＣは使用されない。このため、不良情報メモリセルＤＥＦＭＣのアクセス時に、リファレンスデコード信号ＹＤ１Ｒ、冗長デコード信号ＲＹＤ１、レギュラーデコード信号ＳＥＣＹ０−７およびリファレンスデコード信号ＳＥＣＹＲ０−１を受けるスイッチはオフする。
【００７４】
以下の説明では、デコード信号を受けるスイッチをデコード信号の名称で表す。例えば、書き込みデコード信号ＹＤ２（０）を受けるスイッチを、スイッチＹＤ２（０）と表し、不良情報デコード信号ＳＥＣＹＣを受けるスイッチを、スイッチＳＥＣＹＣと表す。
【００７５】
レギュラーメモリセルＭＣおよび冗長メモリセルＲＭＣの読み出し動作ＲＤでは、アクセスするレギュラーメモリセルＭＣを、メインビット線ＭＢＬを介してセンスアンプＳＡに接続するために、データ領域Ｄ０−３１において、スイッチＳＥＣＹ０−７のいずれかがオンし、スイッチＹＤ１（０）−ＹＤ１（３）のいずれかがオンする。また、リファレンスメモリセルＲＥＦＭＣをメインビット線ＭＢＬおよびセンスアンプＳＡに接続するために、スイッチＳＥＣＹＲ０−１のいずれかがオンし、スイッチＹＤ１Ｒがオンする。そして、センスアンプＳＡは、アクセスされるレギュラーメモリセルＭＣおよびリファレンスメモリセルＲＥＦＭＣに接続された一対のレギュラービット線ＭＢＬ上の信号量の差に応じて、データを読み出す。
【００７６】
このとき、冗長データ領域ＲＤ０−１においても、スイッチＲＹＤ１がオンし、冗長メモリセルＲＭＣおよび冗長データ領域ＲＤ０−１のリファレンスメモリセルＲＥＦＭＣは、冗長センスアンプＲＳＡに接続される。冗長センスアンプＲＳＡは、アクセスされる冗長メモリセルＲＭＣおよびリファレンスメモリセルＲＥＦＭＣに接続された一対のレギュラービット線ＭＢＬ上の信号量の差に応じて、データを読み出す。レギュラーワード線ＷＬおよびリファレンスワード線ＲＥＦＷＬは、昇圧電圧ＢＳＴ（例えば、５Ｖ）に設定さ
れる。
【００７７】
一方、スイッチＹＤ２（０）−（１）のオフにより、メインビット線ＭＢＬは、ライトアンプＷＡから完全に遮断される。同様に、スイッチＳＥＣＹＣ、ＳＥＣＹＣＲ、ＤＥＦＹのオフにより、メインビット線ＭＢＬは、不良情報セクタＤＥＦＳＥＣおよび不良情報センスアンプＤＳＡと完全に遮断される。
【００７８】
レギュラーメモリセルＭＣおよび冗長メモリセルＲＭＣの書き込み動作ＷＲでは、アクセスするレギュラーメモリセルＭＣを、メインビット線ＭＢＬを介してライトアンプＷＡに接続するために、データ領域Ｄ０−３１において、スイッチＳＥＣＹ０−７のいずれかがオンし、スイッチＹＤ１（０）−ＹＤ１（３）のいずれかがオンし、スイッチＹＤ２（０）−（１）のいずれかがオンする。上記動作により、冗長データ領域ＲＤ０−１においても、冗長メモリセルＲＭＣは、冗長ライトアンプＷＡに接続される。レギュラーワード線ＷＬは、例えば、９Ｖに設定される。
【００７９】
レギュラーメモリセルＭＣおよび冗長メモリセルＲＭＣの消去動作ＥＲでは、レギュラーセクタＲＧＬＳＥＣ毎にスイッチＹＤ１（０）−ＹＤ１（３）、ＲＹＤ１、ＳＥＣＹ０−７がオンし、他のスイッチはオフする。レギュラーワード線ＷＬは、例えば、−９Ｖに設定される。リファレンスメモリセルＲＥＦＭＣおよび不良情報メモリセルＤＥＦＭＣは、独立のセクタＲＥＦＳＥＣ、ＤＥＦＳＥＣ内に形成される。メモリセルＭＣ、ＲＥＦＭＣ、ＤＥＦＭＣに接続されるソース線は、セクタ毎に独立して配線されるため、リファレンスメモリセルＲＥＦＭＣおよび不良情報メモリセルＤＥＦＭＣは、レギュラーメモリセルＭＣの消去動作による影響は受けない。
【００８０】
レギュラーメモリセルＭＣおよび冗長メモリセルＲＭＣのベリファイ動作ＶＲでは、ベリファイするメモリセルＭＣ、ＲＭＣを、メインビット線ＭＢＬを介してセンスアンプＳＡ、ＲＳＡに接続するために、データ領域Ｄ０−３１において、スイッチＳＥＣＹ０−７のいずれかがオンし、スイッチＹＤ１（０）−ＹＤ１（３）のいずれかがオンし、スイッチＲＹＤ１がオンする。また、ベリファイ動作時のリファレンス電圧をライトアンプＷＡから供給するために、スイッチＹＤ２（０）−（１）のいずれかがオンする。レギュラーワード線ＷＬは、３−５Ｖに設定される。
【００８１】
不良情報メモリセルＤＥＦＭＣの読み出し動作ＲＤは、専用の不良情報センスアンプＤＳＡを用いて、上述した図１０と同様に実行される。レギュラーセンスアンプＳＡとメインビット線ＭＢＬとの接続を解除するために、スイッチＹＤ２（０）−（１）、ＹＤ１（０）−（３）はオフする。
【００８２】
不良情報メモリセルＤＥＦＭＣのプログラム動作ＰＲＧでは、不良情報メモリセルＤＥＦＭＣのいずれかをライトアンプＷＡに接続するために、スイッチＳＥＣＹＣ、ＳＥＣＹＣＲのいずれかがオンし、スイッチＹＤ１（０）−（３）のいずれかがオンし、スイッチＹＤ２（０）−（１）のいずれかがオンする。プログラム動作ＰＲＧは、上述したように、不良情報メモリセルＤＥＦＭＣ毎に実行される。
【００８３】
不良情報メモリセルＤＥＦＭＣの消去動作ＥＲでは、スイッチＹＤ１（０）−（３）、ＲＹＤ１、ＳＥＣＹ０−７、ＳＥＣＹＣ、ＳＥＣＹＣＲ、ＤＥＦＹがオンし、他のスイッチはオフする。そして、不良情報セクタＤＥＦＳＥＣ内の全ての不良情報メモリセルＤＥＦＭＣのデータが一度に消去される。
【００８４】
不良情報メモリセルＤＥＦＭＣのベリファイ動作ＶＲでは、専用の不良情報センスアンプＤＳＡを用いて、上述した図１０と同様に実行される。具体的には、スイッチＳＥＣＹ
Ｃ、ＳＥＣＹＣＲのいずれかがオンし、他のスイッチはオフする。消去動作後のベリファイ動作では、不良情報ワード線ＤＥＦＷＬは、０Ｖに設定される。プログラム動作後のベリファイ動作では、不良情報ワード線ＤＥＦＷＬは、ＶＣＣに設定される。
【００８５】
リファレンスメモリセルＲＥＦＭＣの読み出し動作ＲＤは、レギュラーメモリセルＭＣの読み出し動作と同じである。リファレンスメモリセルＲＥＦＭＣのプログラム動作ＰＲＧでは、アクセスするリファレンスメモリセルＲＥＦＭＣを、メインビット線ＭＢＬを介してライトアンプＷＡに接続するために、スイッチＳＥＣＹＲ０−１のいずれかがオンし、スイッチＹＤ１Ｒがオンし、スイッチＹＤ２（０）−（１）のいずれかがオンする。リファレンスワード線ＲＥＦＷＬは、２−３Ｖに設定される。
【００８６】
リファレンスメモリセルＲＥＦＭＣの消去動作ＥＲでは、スイッチＹＤ１Ｒ、ＳＥＣＹＲ０−１のみがオンし、他のスイッチはオフする。リファレンスワード線ＲＥＦＷＬは、例えば、−９Ｖに設定される。そして、リファレンスセクタＲＥＦＳＥＣ内の全てのリファレンスメモリセルＲＥＦＭＣのデータが一度に消去される。
【００８７】
リファレンスメモリセルＲＥＦＭＣのベリファイ動作ＶＲでは、ベリファイするリファレンスメモリセルＲＥＦＭＣを、センスアンプＳＡに接続するために、スイッチＳＥＣＹＲ０１のいずれかがオンし、スイッチＹＤ１Ｒがオンし、スイッチＹＤ２（０）−（１）のいずれかがオンする。リファレンスワード線ＲＥＦＷＬは、３−５Ｖに設定される。
【００８８】
図４および図５に示したように、不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣをメモリセルアレイＡＲＹ内に、レギュラーメモリセルＭＣと同様に配置することで、不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣを、共通の動作制御部１６を用いてレギュラーメモリセルＭＣのアクセスと同様にアクセスできる。この結果、不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣをアクセスするための制御回路の論理を削減でき、メモリＭＥＭのチップサイズを削減できる。
【００８９】
また、不良情報メモリセルＤＥＦＭＣ、レギュラーメモリセルＭＣおよびリファレンスメモリセルＲＥＦＭＣを、互いに異なるセクタＤＥＦＳＥＣ、ＲＧＬＳＥＣ、ＲＥＦＳＥＣに形成することにより、１つのセクタのアクセス動作が、他のセクタに影響することを防止できる。この結果、メモリＭＥＭの動作マージンを向上できる。
【００９０】
以上、第１の実施形態では、レギュラーセンスアンプＳＡおよび不良情報センスアンプＤＳＡを、レギュラーセクタＲＧＬＳＥＣおよび不良情報セクタＥＦＳＥＣにそれぞれ対応して形成するため、レギュラーメモリセルＭＣからレギュラーセンスアンプＳＡまでの経路に、余分な配線やスイッチが配置されることを防止できる。これにより、レギュラーメモリセルＭＣからデータを読み出す通常の読み出し動作を高速に実行できる。
【００９１】
ライトアンプＷＡを、レギュラーセクタＲＧＬＳＥＣおよび不良情報セクタＤＥＦＳＥＣに共通に設けることにより、読み出しアクセス時間を長くすることなく、回路規模を小さくでき、メモリＭＥＭの製造コストを削減できる。
【００９２】
パワーオン時に不良情報メモリセルＤＥＦＭＣから不良情報を読み出してラッチ回路ＬＴに保持し、保持されている不良情報を用いて不良の有無を判定し、アクセスされるレギュラーメモリセルＭＣの代わりに冗長メモリセルＲＭＣを有効にすることにより、メモリＭＥＭの消費電力を削減できる。また、読み出しアクセス時間を短縮できる。
【００９３】
不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣをメモリセル
アレイＡＲＹ内の不良情報セクタＤＥＦＳＥＣおよびリファレンスセクタＲＥＦＳＥＣにそれぞれ形成することにより、レギュラーメモリセルＭＣと同じ特性を有する不良情報メモリセルＤＥＦＭＣおよびリファレンスメモリセルＲＥＦＭＣを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
【００９４】
図１５は、本発明の第２の実施形態の不揮発性半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のコマンド入力部１０の代わりにコマンド入力部１０Ａを有している。また、半導体メモリＭＥＭは、試験制御部２６を新たに有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリとして形成されている。
【００９５】
コマンド入力部１０Ａは、第１の実施形態のコマンド入力部１０に、試験制御部２６を動作させるための試験コマンドＴＣＭＤを受ける機能を有している。試験コマンドＴＣＭＤは、メモリＭＥＭの出荷前の動作試験においてメモリＭＥＭに供給される。試験制御部２６は、試験コマンドＴＣＭＤを受けたときに、リファレンスメモリセルＲＥＦＭＣの閾値電圧を所定の値に設定するために動作する。具体的には、試験制御部２６は、動作制御部１６にリファレンスメモリセルＲＥＦＭＣのプログラム動作とベリファイ動作を実行させる。試験制御部２６は、ベリファイ動作の結果をメモリセルアレイＡＲＹから読み出し、リファレンスメモリセルＲＥＦＭＣの閾値電圧が所定の値に設定されるまで、リファレンスメモリセルＲＥＦＭＣのプログラム動作とベリファイ動作とを繰り返し実行する。
【００９６】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、試験制御部２６により、リファレンスメモリセルＲＥＦＭＣの閾値電圧を自動的に所定の値に設定できる。したがって、メモリＭＥＭの出荷前の試験工程に掛かる時間を短縮でき、メモリＭＥＭの製造コストを削減できる。
【００９７】
なお、上述した実施形態では、本発明をＮＯＲ型のフラッシュメモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＮＡＮＤ型のフラッシュメモリに適用してもよい。
【００９８】
上述した実施形態では、フローティングゲートを有するメモリセルＭＣ、ＤＥＦＭＣ、ＲＥＦＭＣ、ＲＭＣ、ＤＭＣを用いる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、トラップゲートを有するメモリセルルＭＣ、ＤＥＦＭＣ、ＲＥＦＭＣ、ＲＭＣ、ＤＭＣを用いてもよい。
【００９９】
上述した実施形態では、サブデータ領域ＳＤ０−３を、４組のメインビット線対ＭＢＬのそれぞれに８本のサブビット線ＳＢＬを接続することで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、サブデータ領域ＳＤ０−３を、２組のメインビット線対ＭＢＬに１６本のサブビット線ＳＢＬを接続することで構成してもよい。本発明は、メインビット線ＭＢＬが対になる構成であれば適用可能である。
【０１００】
上述した実施形態では、本発明を、Ｉ／Ｏ冗長方式のメモリＭＥＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、アドレス冗長方式のメモリＭＥＭに適用してもよい。
【０１０１】
上述した実施形態では、パルス生成回路ＰＬＳＧＥＮにより、パワーオンリセット信号ＰＯＲＳＴに同期して１ショットパルス（ＬＡＴＣＨ）を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭがクロック同期式の場合、クロックに同期して動作するＤフリップフロップ等のクロック回路により、ク
ロックの１周期分の高レベル期間を有するラッチ信号ＬＡＴＣＨを生成してもよい。
【０１０２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数の不揮発性のレギュラーメモリセルと、前記レギュラーメモリセルに接続されたレギュラービット線と、不良のレギュラーメモリセルを救済するための不揮発性の冗長メモリセルと、前記冗長メモリセルに接続された冗長ビット線とを有するレギュラーセクタと、
不良のレギュラーメモリセルの位置を示す不良情報を記憶する複数の不揮発性の不良情報メモリセルと、前記不良情報メモリセルに接続された不良情報ビット線とを有する不良情報セクタと、
前記レギュラーメモリセルに記憶されたデータを読み出すために、前記レギュラービット線に接続されるレギュラーセンスアンプと、
前記不良情報メモリセルに記憶された前記不良情報を読み出すために、前記不良情報ビット線に接続される不良情報センスアンプと、
前記レギュラーメモリセルにデータを書き込むために前記レギュラービット線に接続されるライトアンプと、
前記ライトアンプを用いて前記不良情報メモリセルに前記不良情報データを書き込むために、前記不良情報ビット線を前記レギュラービット線に接続する不良情報スイッチとを備えていることを特徴とする不揮発性半導体メモリ。
（付記２）
付記１記載の不揮発性半導体メモリにおいて、
電源が不揮発性半導体メモリに供給されたことを検出したときに、前記不良情報メモリセルから前記不良情報を読み出すために前記不良情報センスアンプを活性化するパワーオン制御部と、
前記不良情報センスアンプから読み出される前記不良情報を保持する保持部と、
前記保持部に保持された前記不良情報が、アクセスされるレギュラーメモリセルの位置を示すときに、アクセスされるレギュラーメモリセルの代わりに前記冗長メモリセルを有効にするアクセス切り替え部とを備えていることを特徴とする不揮発性半導体メモリ。
（付記３）
付記１記載の不揮発性半導体メモリにおいて、
リファレンスメモリセルと、前記リファレンスメモリセルに接続されたリファレンスビット線を有するリファレンスセクタと、
前記リファレンスメモリセルを、前記リファレンスビット線を介して、アクセスされないレギュラーメモリセルに接続されたレギュラービット線に接続するリファレンススイッチとを備え、
前記レギュラーセンスアンプは、アクセスされるレギュラーメモリセルおよび前記リファレンスメモリセルに接続された一対のレギュラービット線上の信号量の差に応じて、データを読み出すことを特徴とする不揮発性半導体メモリ。
（付記４）
付記３記載の不揮発性半導体メモリにおいて、
前記リファレンスセクタに配置される複数のリファレンスワード線を備え、
前記リファレンスメモリセルは、前記リファレンスワード線の１本のみに接続され、
前記リファレンスメモリセルに接続されないリファレンスワード線は、第１電圧に固定されていることを特徴とする不揮発性半導体メモリ。
（付記５）
付記４記載の不揮発性半導体メモリにおいて、
データを入出力する複数のデータ端子を備え、
前記レギュラーセクタは、前記データ端子にそれぞれ対応する複数のレギュラーデータ領域と、不良を有するデータ領域を救済するための冗長データ領域とを備え、
前記リファレンスメモリセルは、前記レギュラーデータ領域および前記冗長データ領域毎に形成されていることを特徴とする不揮発性半導体メモリ。
（付記６）
付記５記載の不揮発性半導体メモリにおいて、
前記リファレンスセクタは、前記リファレンスワード線にそれぞれ接続された複数のダミーメモリセルを備えていることを特徴とする不揮発性半導体メモリ。
（付記７）
付記３記載の不揮発性半導体メモリにおいて、
前記不良情報セクタおよび前記リファレンスセクタは、複数のダミーメモリセルを備え、
前記レギュラーメモリセル、前記不良情報メモリセル、前記リファレンスメモリセルおよび前記ダミーメモリセルは、同じセル構造を有し、同じ間隔でレイアウトされていることを特徴とする不揮発性半導体メモリ。
（付記８）
付記３記載の不揮発性半導体メモリにおいて、
試験モード中に動作し、前記リファレンスメモリセルの閾値電圧が所定の値に設定されるまで、前記リファレンスメモリセルのプログラム動作とベリファイ動作とを繰り返し実行する試験制御部を備えていることを特徴とする不揮発性半導体メモリ。
（付記９）
付記１記載の不揮発性半導体メモリにおいて、
前記不良情報セクタに配置される複数の不良情報ワード線を備え、
前記不良情報メモリセルは、前記不良情報ワード線の１本のみに接続され、
前記不良情報メモリセルに接続されない不良情報ワード線は、第１電圧に固定されていることを特徴とする不揮発性半導体メモリ。
（付記１０）
付記１記載の不揮発性半導体メモリにおいて、
前記不良情報データは、一対の前記不良情報メモリセルに相補のデータとして記憶され、
前記不良情報センスアンプは、前記不良情報ビット線を介して一対の前記不良情報メモリから読み出されるデータを差動増幅することを特徴とする不揮発性半導体メモリ。
（付記１１）
付記１０記載の不揮発性半導体メモリにおいて、
データを入出力する複数のデータ端子を備え、
前記不良情報は、前記データ端子にそれぞれ対応する複数の不良情報データ領域を備え、
少なくとも一対の前記不良情報メモリセルが、前記不良情報データ領域毎に形成されていることを特徴とする不揮発性半導体メモリ。
（付記１２）
付記１記載の不揮発性半導体メモリにおいて、
前記レギュラービット線は、
スイッチを介して前記レギュラーセンスアンプに接続されるメインビット線と、
前記メインビット線にスイッチを介して接続される複数のサブビット線とを備えていることを特徴とする不揮発性半導体メモリ。
【０１０３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１０４】
本発明は、不良を救済するための冗長回路を有する不揮発性半導体メモリに適用可能で
ある。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態の不揮発性半導体メモリを示すブロック図である。
【図２】図１に示したメモリセルアレイの詳細を示すブロック図である。
【図３】図２に示したメモリブロックの詳細を示すブロック図である。
【図４】図３に示した領域Ａの詳細を示すブロック図である。
【図５】図３に示した領域Ｂの詳細を示すブロック図である。
【図６】図２に示したレギュラーセクタの詳細を示す回路図である。
【図７】図２に示した不良情報セクタの詳細を示すブロック図である。
【図８】図２に示したリファレンスセクタの詳細を示すブロック図である。
【図９】図４に示した不良情報センスアンプの詳細を示す回路図である。
【図１０】図９に示した不良情報センスアンプＤＳＡの動作を示す状態図である。
【図１１】図４に示した不良情報ラッチの詳細を示すブロック図である。
【図１２】図１１に示したパルス生成回路の詳細を示す回路図である。
【図１３】図４に示した不良情報センスアンプおよび不良情報ラッチのパワーオン時の動作を示すタイミング図である。
【図１４】図２に示したメモリセルアレイの動作を示す状態図である。
【図１５】本発明の第２の実施形態の不揮発性半導体メモリを示すブロック図である。
【符号の説明】
【０１０６】
１０‥コマンド入力部；１１‥パワーオンリセット部；１２‥アドレス入力部；１４‥データ入出力部；１６‥動作制御部；１８‥昇圧電圧生成部；２０‥負電圧生成部；２２‥冗長比較部；２４‥メモリコア；２６‥試験制御部；ＡＲＹ‥メモリセルアレイ；ＤＥＦＭＣ‥不良情報メモリセル；ＤＥＦＳＥＣ‥不良情報セクタ；ＤＬＣ‥不良情報ラッチ；ＤＭＣ‥ダミーメモリセル；ＤＳＡ‥不良情報センスアンプ；ＭＣ‥レギュラーメモリセル；ＭＥＭ‥メモリ；ＲＥＦＭＣ‥リファレンスメモリセル；ＲＥＦＳＥＣ‥リファレンスセクタ；ＲＧＬＳＥＣ‥レギュラーセクタ；ＲＭＣ‥冗長メモリセル；ＳＡ‥レギュラーセンスアンプ；ＷＡ‥ライトアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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