(57)【要約】【課題】              読み出し作動時にフローティングゲートから電子が引き抜かれることを防ぐこと。【解決手段】          基板１上の第１の領域に絶縁膜２を介して配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に絶縁膜５を介して配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域７ａ、７ｂと、フローティングゲート６ａの上に絶縁膜８を介して配設されたコントロールゲート１１と、を備え、コントロールゲート１１は、セレクトゲート３ａと立体交差し、セレクトゲート３ａの延在部に位置する基板表面の第４の領域に第３の拡散領域２１が設けられ、フローティングゲート６ａは、サイドウォール状に形成されており、セレクトゲート３ａの側壁面寄りの上端部に丸み部６ｂを有する。【選択図】            図２
2007073804.tif 000002
【特許請求の範囲】
【請求項１】
基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、
前記セレクトゲートの側壁面寄りの上端部の角部を露出させる工程と、
前記角部を丸めて、前記セレクトゲートの前記セレクトゲートの側壁面寄りの上端部に丸み部を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、基板全面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、前記セレクトゲート、及び前記第２の絶縁膜の側壁に、サイドウォール状のフローティングゲートを形成し、
前記角部を露出させる工程では、前記第５の絶縁膜および前記第４の絶縁膜を除去することを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記フローティングゲートを形成する工程の前に、
前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、
所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、前記第１の半導体膜、および前記第１の絶縁膜を選択的にエッチングすることでセレクトゲートを形成する工程と、
基板全面に第６の絶縁膜を形成する工程と、
を含み、
前記フローティングゲートを形成する工程と前記角部を露出させる工程の間に、
前記第６の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、
隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、
を含み、
前記丸み部を形成する工程の後に、
基板全面に第８の絶縁膜を形成する工程と、
前記第８の絶縁膜上にコントロールゲートを形成する工程と、
を含むことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記丸み部を形成する工程では、プラズマエッチングにて行うことを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置の製造方法。
【請求項５】
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に配設されたフローティングゲートと、
前記第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域と、
前記フローティングゲートの上に配設されたコントロールゲートと、
を備え、
前記フローティングゲートは、サイドウォール状に形成されており、前記セレクトゲートの側壁面寄りの上端部に丸み部を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する半導体記憶装置およびその製造方法に関し、特に、１セルあたり複数ビット情報を記憶する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、１セルあたり複数ビット情報を記憶する不揮発性半導体記憶装置として、図５に示すようなセルトランジスタを有する不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、一導電型の帯状の半導体層１２４ａを挟んで半導体基体１２１の表層に形成された２つの帯状の反対導電型領域１２３ａ、１２３ｂと、一方の反対導電型領域１２３ａ上から半導体層１２４ａの一方の側面にかけて絶縁膜１２２ａを介して形成された第１のフローティングゲート１２７ａと、他方の反対導電型領域１２３ｂ上から半導体層１２４ａの他方の側面にかけて絶縁膜１２２ｂを介して形成された第２のフローティングゲート１２７ｂと、半導体層１２４ａの上部表面に絶縁膜１２８を介して形成されたコントロールゲート１３０ａとを有する（特許文献１参照）。従来例１に係る不揮発性半導体記憶装置によれば、構造自体の信頼性が高く、かつ過大な書込みを行っても捕獲電荷の局在化を維持し、かつ閾値電圧のばらつきを抑制することができ、フローティングゲート１２７ａ、１２７ｂと反対導電型領域１２３ａ、１２３ｂとが重なっている分だけ微細化が可能というものである。
【０００３】
また、従来の半導体記憶装置において、図６及び図７に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板２０１表面に互いに離間して並設される第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂと、第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂの間の領域の基板２０１上に絶縁膜２０２を介して配設されるセレクトゲート２０３ａと、セル領域外のセレクトゲート２０３ａ下の基板２０１表面に、セレクトゲート２０３ａと交差する方向に延在して配設された第３の拡散領域（図６の２２１）と、を備え、第１の拡散領域２０７ａとセレクトゲート２０３ａとの間の第１の領域、及び、第２の拡散領域２０７ｂとセレクトゲート２０３ａとの間の第２の領域に、絶縁膜２０２を介して配設されるフローティングゲート２０６ａと、フローティングゲート２０６ａとセレクトゲート２０３ａの上に絶縁膜２０８を介して配設されるコントロールゲート２１１と、を有し、第１の拡散領域２０７ａと、フローティングゲート２０６ａと、コントロールゲート２１１と、セレクトゲート２０３ａとで第１の単位セルを構成し、第２の拡散領域２０７ｂと、フローティングゲート２０６ａと、コントロールゲート２１１と、セレクトゲート２０３ａとで第２の単位セルを構成したものがある。セレクトゲート２０３ａに正電圧を印加することによって、セル領域内のセレクトゲート２０３ａ下の基板２０１表面に反転層２２０が形成される（特許文献２参照）。従来例２に係る不揮発性半導体記憶装置は、（１）セレクトゲート２０３ａが存在する点、（２）セレクトゲート２０３ａに正電圧を印加したときにセル領域内のセレクトゲート２０３ａ下に反転層２２０が形成される点、（３）フローティングゲート２０６ａ下をチャネルとして使用している点、（４）読み出し時のドレイン側の電流供給経路に反転層２２０と第３の拡散領域（図６の２２１）を用いる点が、従来例１に係る不揮発性半導体記憶装置と異なる。
【０００４】
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート２０３ａ下のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート２０３ａを挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、安定な回路動作を得るのに有利である。
【０００５】
従来例２に係る不揮発性半導体記憶装置の製造方法について図面を用いて説明する。図８〜１１は、従来例２に係る不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
【０００６】
まず、基板２０１に素子分離領域（図示せず）を形成した後、基板２０１のセル領域にウェル（図示せず）を形成し、その後、第３の拡散領域（図６の２２１）を形成し、その後、基板２０１上に絶縁膜２０２（例えば、シリコン酸化膜）を形成し、絶縁膜２０２の上にセレクトゲート膜２０３（例えば、ポリシリコン膜）を形成し、セレクトゲート膜２０３上に絶縁膜２１０（例えば、シリコン酸化膜）を形成し、絶縁膜２１０上に絶縁膜２０４（例えば、シリコン窒化膜）を形成し、絶縁膜２０４上に絶縁膜２１２（例えば、シリコン酸化膜）を形成し、絶縁膜２１２上に絶縁膜２１３（例えば、シリコン窒化膜）を形成する（ステップＡ１；図８（Ａ）参照）。次に、絶縁膜２１３上にセレクトゲート２０３ａを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜２１３、絶縁膜２１２、絶縁膜２０４、絶縁膜２１０、セレクトゲート膜（図８（Ａ）の２０３）、および絶縁膜２を選択的にエッチングすることでセレクトゲート２０３ａを形成し、その後、当該フォトレジストを除去する（ステップＡ２；図８（Ｂ）参照）。次に、基板全面に、絶縁膜２０５（例えば、シリコン酸化膜）を形成する（ステップＡ３；図８（Ｃ）参照）。
【０００７】
次に、フローティングゲート膜２０６（例えば、ポリシリコン膜）を基板全面に堆積する（ステップＡ４；図９（Ｄ）参照）。次に、フローティングゲート膜（図９（Ｄ）の２０６）をエッチバックすることにより、絶縁膜２０２、セレクトゲート２０３ａ、絶縁膜２０４、絶縁膜２１２、および絶縁膜２１３の側壁に、サイドウォール状のフローティングゲート２０６ａを形成する（ステップＡ５；図９（Ｅ）参照）。次に、絶縁膜２０５とフローティングゲート２０６ａをマスクとして、基板２０１にイオン注入を行うことで、セルフアラインで第１の拡散領域２０７ａ、第２の拡散領域２０７ｂを形成する（ステップＡ６；図９（Ｆ）参照）。
【０００８】
次に、基板全面に、絶縁膜２０９（例えば、ＣＶＤシリコン酸化膜）を堆積する（ステップＡ７；図１０（Ｇ）参照）。次に、ＣＭＰ法により絶縁膜２１３をストッパとして絶縁膜２０９を平坦化（絶縁膜２１３上の絶縁膜２０５が除去）する（ステップＡ８；図１０（Ｈ）参照）。次に、絶縁膜２０９を選択的に一部除去する（ステップＡ９；図１０（Ｉ）参照）。
【０００９】
次に、絶縁膜（図１０（Ｆ）の２１３）を選択的に除去する（ステップＡ１０；図１１（Ｊ）参照）。次に、絶縁膜２１２（絶縁膜２０５、絶縁膜２０９の一部も含む）を選択的に除去する（ステップＡ１１；図１１（Ｋ）参照）。なお、絶縁膜２１２を除去する際、絶縁膜２０９および絶縁膜２０５の一部も除去される。次に、基板全面に、絶縁膜２０８（例えば、ＯＮＯ膜）を形成する（ステップＡ１２；図１１（Ｌ）参照）。
【００１０】
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜２０８、フローティングゲート２０６ａを選択的に除去することで帯状のコントロールゲート２１１、及び、島状のフローティングゲート２０６ａを形成し、その後、当該フォトレジストを除去する（ステップＡ１３；図７参照）。これにより、メモリセルを有する半導体記憶装置ができる。
【００１１】
従来例２に係る不揮発性半導体記憶装置の読み出し動作について図面を用いて説明する。図１２は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【００１２】
図１２を参照すると、読み出し動作では、フローティングゲート２０６ａに電子が蓄積されていない状態（消去状態；しきい値電圧低、ＯＮセル）では、コントロールゲート２１１、セレクトゲート２０３ａ、第３の拡散領域（図６の２２１）に正電圧を印加することにより、電子ｅが第２の拡散領域２０７ｂからフローティングゲート２０６ａ直下のチャネルを走行し、かつ、セレクトゲート２０３ａ下に形成された反転層２２０を走行し、第３の拡散領域（図６の２２１）に移動する。一方、フローティングゲート２０６ａに電子が蓄積された状態（書込状態；しきい値電圧高、ＯＦＦセル）では、コントロールゲート２１１、セレクトゲート２０３ａ、第３の拡散領域（図６の２２１）に正電圧を印加しても、フローティングゲート２０６ａ下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【００１３】
【特許文献１】特許第３２４９８１１号公報
【特許文献２】米国特許出願公開第２００５−００２９５７７号明細書
【特許文献３】特開平１１−３５４７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来例２に係る不揮発性半導体記憶装置の製造方法では、エッチバックにてフローティングゲート２０６ａを形成しているため（図９（Ｅ）参照）、サイドウォール状に形成されており、フローティングゲート２０６ａは絶縁膜２０４の側壁面寄りの上端部に切り立った角部２０６ｂを有する（図７参照）。フローティングゲート２０６ａにこのような角があると、読み出し動作時にコントロールゲート２１１にかける低い電圧がフローティングゲート２０６ａの角に電界が集中してしまい（図１３参照）、フローティングゲートからコントロールゲートに電子が引き抜かれてしまう（図１４参照）。そのため、動作上の信頼性が低くなるおそれがある。
【００１５】
本発明の主な課題は、読み出し作動時にフローティングゲートから電子が引き抜かれることを防ぐことである。
【課題を解決するための手段】
【００１６】
本発明の第１の視点においては、半導体記憶装置の製造方法において、基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、前記セレクトゲートの側壁面寄りの上端部の角部を露出させる工程と、前記角部を丸めて、前記セレクトゲートの前記セレクトゲートの側壁面寄りの上端部に丸み部を形成する工程と、を含むことを特徴とする。
【００１７】
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、基板全面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、前記セレクトゲート、及び前記第２の絶縁膜の側壁に、サイドウォール状のフローティングゲートを形成し、前記角部を露出させる工程では、前記第５の絶縁膜および前記第４の絶縁膜を除去することが好ましい。
【００１８】
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程の前に、前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、前記第１の半導体膜、および前記第１の絶縁膜を選択的にエッチングすることでセレクトゲートを形成する工程と、基板全面に第６の絶縁膜を形成する工程と、を含み、前記フローティングゲートを形成する工程と前記角部を露出させる工程の間に、前記第６の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、を含み、前記丸み部を形成する工程の後に、基板全面に第８の絶縁膜を形成する工程と、前記第８の絶縁膜上にコントロールゲートを形成する工程と、を含むことが好ましい。
【００１９】
本発明の前記半導体記憶装置の製造方法において、前記丸み部を形成する工程では、プラズマエッチングにて行うことが好ましい。
【００２０】
本発明の第３の視点においては、半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設されたフローティングゲートと、前記第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域と、前記フローティングゲートの上に配設されたコントロールゲートと、を備え、前記フローティングゲートは、サイドウォール状に形成されており、前記セレクトゲートの側壁面寄りの上端部に丸み部を有することを特徴とする。
【発明の効果】
【００２１】
本発明（請求項１−５）によれば、フローティングゲートの角を丸めることで、フローティングゲートとコントロールゲート間に集中する電界が緩和され、リード作動時にフローティングゲートから電子が引き抜かれることを防ぐことができる。
【発明を実施するための最良の形態】
【００２２】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【００２３】
実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３ａと、絶縁膜１０と、絶縁膜４と、絶縁膜５と、フローティングゲート６ａと、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第３の拡散領域２１を有する（図１、２参照）。半導体記憶装置における一つの単位セルは、図１において一点鎖線で示すように、１つの第２の拡散領域７ｂ（又は第１の拡散領域７ａ）と、１つのフローティングゲート６ａと、コントロールゲート１１と、セレクトゲート３ａと、からなる。半導体記憶装置における２ビットセルは、セレクトゲート３ａを共通として２つの単位セルを線対称として配置することで構成される。
【００２４】
基板１は、Ｐ型シリコン基板である（図１、２参照）。絶縁膜２は、セレクトゲート３と基板１の間に設けられたセレクトゲート絶縁膜（例えば、シリコン酸化膜）である（図２参照）。
【００２５】
セレクトゲート３ａは、絶縁膜２の上に設けられた導電膜（例えば、ポリシリコン）である（図１、２参照）。セレクトゲート３ａは、平面に対する法線方向から見て、共通線（図１の横線部分）から複数の櫛歯部分が延在する。一方のセレクトゲート３ｂの櫛歯部分は、他方のセレクトゲート３ａの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。
【００２６】
絶縁膜１０は、セレクトゲート３ａ上に設けられた絶縁膜（例えば、シリコン酸化膜）である（図２参照）。絶縁膜４は、絶縁膜１０上に設けられた絶縁膜（例えば、シリコン窒化膜）である（図２参照）。絶縁膜５は、絶縁膜１０および絶縁膜４の側壁、第１のセレクトゲート３ａおよび第２のセレクトゲート３ｂの側壁、絶縁膜２の側壁、基板１上と、フローティングゲート６ａと、の間に設けられたトンネル絶縁膜（例えば、シリコン酸化膜）である。
【００２７】
フローティングゲート６ａは、記憶ノードであり、セレクトゲート３ａ、絶縁膜１０及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図１、２参照）。フローティングゲート６ａには、例えば、ポリシリコンを用いることができる。フローティングゲート６ａは、断面を見るとサイドウォール状に形成されており、絶縁膜２０４（もしくはセレクトゲート３ａ）の側壁面寄りの上端部に丸み部６ｂを有する（図２参照）。丸み部６ｂは、プラズマにてフローティングゲート６ａの角部（図７の２０６ｂに相当）を丸めたものである。丸み部６ｂは、曲率半径が１０ｎｍ以上であることが好ましい。フローティングゲート６ａは、平面方向から見ると島状に配設されている（図１参照）。
【００２８】
第１の拡散領域７ａおよび第２の拡散領域７ｂは、基板１の所定領域（隣り合うフローティングゲート６ａの間）に設けられたｎ＋型拡散領域であり、セレクトゲート３ａ（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７ａおよび第２の拡散領域７ｂは、セレクトゲート３ａとの関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａおよび第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａおよび第２の拡散領域７ｂの不純物濃度は、同一である。
【００２９】
絶縁膜８は、フローティングゲート６ａとコントロールゲート１１ａの間に配設される絶縁膜（例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりなるＯＮＯ膜）である（図２参照）。絶縁膜９は、絶縁膜８と基板１（の第１の拡散領域７ａおよび第２の拡散領域７ｂ）に間に配設される絶縁膜（例えば、ＣＶＤ法で成膜したシリコン酸化膜、あるいは熱酸化によるシリコン酸化膜（熱酸化膜））である（図２参照）。
【００３０】
コントロールゲート１１ａは、セレクトゲート３ａと第１の拡散領域７ａ（第２の拡散領域７ｂ）の間の領域のチャネルを制御する。コントロールゲート１１ａは、セレクトゲート３ａの櫛歯部分と直交する方向に延在されており、セレクトゲート３ａと立体交差する（図１、２参照）。コントロールゲート１１ａは、セレクトゲート３ａとの交差部において、セレクトゲート３ａの上層に設けられた絶縁膜８の上面に当接している（図２参照）。コントロールゲート１１ａは、セレクトゲート３ａ、絶縁膜１０及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１ａは、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１ａの表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。
【００３１】
第３の拡散領域２１は、ｎ＋型拡散領域であり、書込み時にはセルトランジスタのソース領域となり、読み出し時はドレイン領域となる（図１参照）。第３の拡散領域２１は、セル領域外でセレクトゲート３ａの櫛歯部分と直交する方向に延在されており、セレクトゲート３ａと立体交差する。第３の拡散領域２１は、セレクトゲート３ａとの交差部において、セレクトゲート３ａの下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
【００３２】
なお、実施形態１の半導体記憶装置の書込み動作、読み出し動作、消去動作は従来例２と同様である。
【００３３】
次に、本発明の実施形態１に係る半導体記憶装置の製造方法について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した工程断面図である。
【００３４】
まず、従来例２のステップＡ１〜Ａ１０の工程（図８、９、１０、１１（Ｊ）参照）を行うことで、図３（Ａ）の構成の半導体記憶装置を製造する（ステップＢ１）。
【００３５】
次に、プラズマエッチングにてフローティングゲート６ａの角部（図７の２０６ｂに相当）を丸めて、丸み部６ｂを形成する（ステップＢ２；図３（Ｂ）参照）。プラズマエッチングは、例えば、チャンバ内のソース側上部電極とバイアス側下部電極の間にウェハ（図３（Ａ）の構成の半導体記憶装置が形成されたもの）を配置し、圧力１．３３３２２Ｐａ、Ａｒガスの流量を５０ｓｃｃｍ、ソースパワー４００Ｗ、バイアスパワー２００Ｗ、エッチング時間４０ｓの条件の下で行うことができる。この条件によれば、フローティングゲート６ａの角部（図７の２０６ｂに相当）を集中的に丸めることができ、丸み部６ｂの曲率半径を１０ｎｍ以上とすることができる。
【００３６】
次に、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成する（ステップＢ３；図３（Ｃ）参照）。
【００３７】
その後、絶縁膜８上にコントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、帯状のフローティングゲート６ａを選択的に除去することで帯状のコントロールゲート１１、及び、島状のフローティングゲート６ａを形成し、その後、当該フォトレジストを除去する（ステップＢ４；図２参照）。これにより、フローティングゲート６ａの角部（図７の２０６ｂに相当）が丸まった丸み部６ｂを有する半導体記憶装置ができる。
【００３８】
実施形態１によれば、フローティングゲート６ａの角部（図７の２０６ｂに相当）を丸めた丸み部６ｂを形成することにより、コントロールゲート１１に読み出し時の電圧を与えても、丸み部６ｂによってフローティングゲート６ａとコントロールゲート１１の間に電界が集中しなくなり、フローティングゲート６ａから電子が引き抜かれなくなる（図４参照）。これにより、動作上の信頼性が向上する。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した工程断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図面である。
【図５】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図６】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図７】従来例２に係る半導体記憶装置の構成を模式的に示した（図６の）Ｙ−Ｙ´間の部分断面図である。
【図８】従来例２に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図９】従来例２に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図１０】従来例２に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図１１】従来例２に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図１２】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１３】従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間の電界の様子を模式的に示した図である。
【図１４】従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図である。
【符号の説明】
【００４０】
１、２０１  基板
２、２０２  絶縁膜（シリコン酸化膜、第１の絶縁膜）
３、２０３  セレクトゲート膜（ポリシリコン、第１の半導体膜）
３ａ、２０３ａ  セレクトゲート
４、２０４  絶縁膜（シリコン窒化膜、第３の絶縁膜）
５、２０５  絶縁膜（シリコン酸化膜、第６の絶縁膜）
６、２０６  フローティングゲート膜（ポリシリコン、第２の半導体膜）
６ａ、２０６ａ  フローティングゲート
６ｂ  丸め部
７ａ、２０７ａ  第１の拡散領域（ローカルビット線、Ｎ＋拡散層）
７ｂ、２０７ｂ  第２の拡散領域（ローカルビット線、Ｎ＋拡散層）
８、２０８  絶縁膜（ＯＮＯ膜、第８の絶縁膜）
９、２０９  絶縁膜（シリコン酸化膜、第７の絶縁膜）
１０、２１０  絶縁膜（シリコン酸化膜、第２の絶縁膜）
１１、２１１  コントロールゲート（ワード線、ポリシリコン）
１２、２１２  絶縁膜（シリコン酸化膜、第４の絶縁膜）
１３、２１３  絶縁膜（シリコン窒化膜、第５の絶縁膜）
２１  第３の拡散領域
２０６ｂ  角部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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