(57)【要約】【課題】アクセストランジスタとサイリスタとによってメモリセルが構成される半導体装置において、メモリセルの縮小化を可能とする。【解決手段】アクセストランジスタ１１と、前記アクセストランジスタ１１に並列に接続された複数の負性抵抗特性の素子（サイリスタ）１２，１３とを備えたメモリセルを有するものであり、前記サイリスタはターンオンおよびターンオフを制御するゲート電極１２Ｇ，１３Ｇを有するものである。【選択図】図１
2007066364.tif 000002
【特許請求の範囲】
【請求項１】
アクセストランジスタと、
前記アクセストランジスタに並列に接続された複数の負性抵抗特性の素子と
を備えたメモリセルを有する
ことを特徴とする半導体装置。
【請求項２】
前記負性抵抗特性の素子はサイリスタで構成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サイリスタはターンオンおよびターンオフを制御するゲート電極を有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記アクセストランジスタの一方の拡散層は前記複数のサイリスタのうち一方のサイリスタのエミッタに接続され、
前記アクセストランジスタの他方の拡散層はデータ線に接続され、
前記複数のサイリスタのうち他方のサイリスタのエミッタはそれぞれ電気的に独立なビット線に接続され、
前記アクセストランジスタのゲート電極はワード線に接続され、
複数のサイリスタのゲート電極はそれぞれ電気的に独立なワード線に接続されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記一つのアクセストランジスタと、前記アクセストランジスタに並列に接続される前記複数の負性抵抗特性の素子とで構成されるセルを単位セルとし、
複数の前記単位セルをアレイ状に配設した
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記複数のサイリスタにそれぞれ電気的に独立に接続された前記ビット線の電位を同電位にしてデータを保持する
ことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記複数のサイリスタのうち、書き込みを行うサイリスタの前記ビット線の電位は、前記データ線の電位に対して高電位にし、かつその他の前記サイリスタの前記ビット線の電位よりも高電位にしてデータの書き込む
ことを特徴とする請求項４記載の半導体装置。
【請求項８】
前記複数のサイリスタのうち、書き込みを行うサイリスタの前記ビット線の電位は、前記データ線の電位に対して低電位にし、かつその他の前記サイリスタの前記ビット線の電位よりも低電位にしてデータの書き込む
ことを特徴とする請求項４記載の半導体装置。
【請求項９】
前記データ線の電位をデータ保持状態よりも高電位としてデータの書き込みを行う
ことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル面積の縮小化が容易なものでトランジスタとサイリスタとでメモリセルが構成される半導体装置に関するものである。
【背景技術】
【０００２】
負性抵抗特性をもつ素子をメモリに応用する試みは、古くから検討されている。負性抵抗素子の高抵抗、低抵抗の２つの状態を０／１とする記憶素子が実現できるからである。
最近、負性抵抗素子としてサイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリセルが提案されている（以下、Ｔ−ＲＡＭと呼ぶ）（例えば、特許文献１、非特許文献１参照。）。
【０００３】
上記非特許文献のＴ−ＲＡＭメモリセルを図１４によって説明する。図１４に示すように、サイリスタ３１０は縦型のｐｎｐｎ接合で実現され、サイリスタ３１０のｎ型エミッタ３１１は、アクセストランジスタ３２０のｎ型拡散層３２１と接続されている。サイリスタ３１０のゲート電極３１２はサイリスタ３１０のｐ型ベース部３１３にＭＩＳ構造で配置されている。
【０００４】
また、図１５に、上記非特許文献に開示されたＴ−ＲＡＭの等価回路を示す。図１５に示すように、アクセストランジスタ３２０のゲート電極３２２は、ワード線ＷＬ１に接続され、サイリスタ３１０のゲート電極３１２はワード線ＷＬ２に接続されている。アクセストランジスタ３２０の一方の拡散層３２３は、ビット線ＢＬに接続され、もう一方の拡散層３２１は、サイリスタ３１０のｎ型エミッタ３１１に接続されている。サイリスタのｐ型エミッタ３１４は、基準電位Ｖrefに接続されている。
【０００５】
データ保持時の電流−電圧特性を図１６によって説明する。図１６に示すように、基準電位Ｖrefをビット線ＢＬに対して高電位とし、サイリスタの高抗抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、サイリスタの低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”として、データを保持する。
【０００６】
次に、データ読み出し時の電流−電圧特性を図１７によって説明する。図１７に示すように、ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタを低抵抗状態にする。ビット線ＢＬに対して、基準電圧Ｖrefを高電位に印可し、サイリスタの高抗抵抗特性とアクセストランジスタ特性との交点での電流をメモリの“０”での電流、サイリスタの低抵抗特性とアクセストランジスタ特性との交点での電流をメモリの“１”での電流として、データの読み出しを行う。
【０００７】
次に、メモリにデータ“１”を書き込む時の電流−電圧特性を図１８によって説明する。図１８に示すように、ＷＬ１、ＷＬ２に書き込み電圧を印加し、Ｖrefに対して、ＢＬの電位を低電位とし、サイリスタを低抵抗状態にして、データ１を書き込む。
【０００８】
次に、メモリにデータ“０”の書き込む時の電流−電圧特性を図１９によって説明する。図１９に示すように、ＷＬ１、ＷＬ２に書き込み電圧を印加し、Ｖrefに対して、ＢＬの電位を高電位とし、サイリスタを高抵抗状態にし、データ“０”を書き込む。
【０００９】
上記説明したように、Ｔ−ＲＡＭの１ビットは１つのアクセストランジスタと１つのサイリスタで構成されている。
【００１０】
【特許文献１】米国特許第６２２９１６１号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D.Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」Technical Digest IEDM 1999, pp.283-286  １９９９年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、Ｔ−ＲＡＭの１ビットは、１つのアクセストランジスタと１つのサイリスタとで構成されているため、セル面積を縮小化できない点である。
【００１２】
本発明は、回路構成を工夫して、Ｔ−ＲＡＭの１ビット当たりのセル面積を縮小化することを課題とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、アクセストランジスタと、前記アクセストランジスタに並列に接続された複数の負性抵抗特性の素子、例えば前記アクセストランジスタに並列に接続された複数のサイリスタとを備えたメモリセルを有することを特徴とする。
【００１４】
サイリスタＲＡＭのメモリセルは、一つのトランジスタと、それに接続する一つのサイリスタとで構成されるが、本発明の半導体装置では、アクセストランジスタを共通化して、そのアクセストランジスタに並列に接続されたサイリスタの数だけ、メモリセルとなる。
【発明の効果】
【００１５】
本発明の半導体装置は、アクセストランジスタと、前記アクセストランジスタに並列に接続された複数の負性抵抗特性の素子、例えば前記アクセストランジスタに並列に接続された複数のサイリスタとを備えたため、一つのメモリセルは一つのアクセストランジスタとそれに接続された一つの負性抵抗素子で構成される。したがって、複数の負性抵抗素子の数だけ、一つのアクセストランジスタでメモリセルが構成されるので、１ビットあたりのメモリセル面積が小さくでき、メモリセル面積の縮小化が図れるという利点がある。また、低コストでのメモリ装置が実現できる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置に係る一実施の形態の第１例を、図１の等価回路図によって説明する。
【００１７】
図１に示すように、半導体装置１は、一個のアクセストランジスタ１１と、このアクセストランジスタ１１に並列に接続された複数（この実施の形態では一例として２個）の負性抵抗特性の素子１２、１３とを備えたメモリセルを有する。上記負性抵抗特性の素子１２、１３はサイリスタで構成されている。以下、負性抵抗特性の素子１２、１３はサイリスタとして説明する。
【００１８】
詳しく説明すると、上記アクセストランジスタ１１の一方の拡散層は上記サイリスタ１２、１３の各ｎ型エミッタ（カソード）に接続され、上記アクセストランジスタ１１の他方の拡散層はデータ線ＤＬ１に接続されている。このアクセストランジスタ１１のゲートはワード線ＷＬ１に接続されている。
【００１９】
上記サイリスタ１２、１３の各ｐ型エミッタ（アノード）は、それぞれに電気的に独立なビット線ＢＬ１−１、ＢＬ１−２に接続されている。また、上記サイリスタ１２はターンオンおよびターンオフを制御するゲート電極１２Ｇを有し、上記サイリスタ１３はターンオンおよびターンオフを制御するゲート電極１３Ｇを有する。このゲート電極１２Ｇ、１３Ｇには、独立して、ワード線ＷＬ１−１、ＷＬ１−２が接続されている。
【００２０】
本発明の半導体装置１は、１つのアクセストランジスタ１１に複数の負性抵抗特性をもつ素子、サイリスタ１２、１３を並列に接続したメモリ構成を持つことから、このメモリセルは、１ビット当たりに１つのアクセストランジスタと１つのサイリスタで構成されるＴ−ＲＡＭに比べ、セル面積を小さくすることが可能である。このように、本発明の半導体装置は、アクセストランジスタと負性抵抗素子で構成されるメモリにおいて、面積の小さなメモリセル構成を提供するものである。
【００２１】
次に、本発明の半導体装置１のデータ書き込み、保持、読み出し方法を説明する。
【００２２】
図２は、上記半導体装置１のデータ保持時の電流−電圧特性を示したものである。データ線ＤＬ−１に対して、ビット線ＢＬ１−１、ＢＬ１−２に高電位を印可する。それぞれのサイリスタ１２，１３は、高抗抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”として、データを保持する。
【００２３】
図３は、サイリスタ１２に保持されたデータを読み出した時の特性を示したものである。ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタ１１を低抵抗状態にする。ビット線ＢＬ１−１をデータ線ＤＬ１に対して高電位にし、かつデータ保持状態にあるビット線ＢＬ１−２よりも高電位にすることで、図中の交点での電流で、サイリスタ１２の高抵抗、低抵抗状態を“０”、“１”として、データの読み出しを行う。
【００２４】
図４は、サイリスタ１２にデータ“１”を書き込む時の電流−電圧特性を示したものである。ワード線ＷＬ１、ＷＬ１-２に書き込み電圧を印加し、データ線ＤＬ１に対して、ビット線ＢＬ１−２の電位を高電位とし、サイリスタ１２を低抵抗状態にして、データ“１”を書き込む。
【００２５】
図５は、サイリスタ１２にデータ“０”を書き込む時の電流−電圧特性を示したものである。ワード線ＷＬ１、ＷＬ１-２に書き込み電圧を印加し、データ線ＤＬ１に対して、ビット線ＢＬ１−２の電位を正電位とし、サイリスタ１２を高抵抗状態にし、データ“０”を書き込む。
【００２６】
以上のように、一つのアクセストランジスタ１１に対して複数（上記実施の形態では二つ）のサイリスタ１２、１３を並列に接続することで、メモリを構成でき、従来技術の１つのアクセストランジスタと１つのサイリスタで構成される従来のメモリセルに比べ、１ビットあたりのメモリセルの面積を小さくできる。上記では、１つのアクセストランジスタ１１に対して、２つのサイリスタ１２、１３を並列に接続しているが、接続するサイリスタは二つに限るものではなく、三つ以上のサイリスタを接続することでも、本発明のメモリセル構成は実現される。
【００２７】
上記半導体装置では、ｎチャネルのアクセストランジスタを用いているが、本発明は、ｎチャネルのアクセストランジスタに限定するものではなく、Ｐチャネルのアクセルトランジスタを用いても良い。
【００２８】
サイリスタの構造は、従来技術に示した縦型のｐｎｐｎ構造に限定されるものではなく、ＳＯＩ基板に形成されたサイリスタ、バルク基板に形成されらサイリスタなど、サイリスタの構造は限定されるものではない。
【００２９】
本発明の適用例として、図６に示すように、１つのアクセストランジスタ１１に４つのサイリスタ１２、１３、１４、１５が並列に接続され、１つのアクセストランジスタ１１あたり４ビットをブロック単位とし、２×２のブロックで構成されるメモリを示したものである。構成するブロック数は限定されるものではなく、メモリを用いる回路の要件により、自由に構成することが可能である。
【００３０】
このように、一つのアクセストランジスタと、このアクセストランジスタに並列に接続される複数の負性抵抗特性の素子とで構成されるセルを単位セルとし、複数の単位セルをアレイ状に配設することができる。以下にアレイ構成の一例を説明する。
【００３１】
図７（１）に示すように、この第１のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートに接続する書き込みワード線ＷＷＬを同一方向（例えば平行）に配設し、それらに対して直角方向にサイリスタ１２、１３のアノード線となるビット線ＢＬおよびサイリスタ１２、１３のカソード線Ｒｅｆを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３２】
また、図７（２）に示すように、この第２のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートのそれぞれに接続する書き込みワード線ＷＷＬを同一方向（例えば平行）に配設し、それらに対して直角方向にサイリスタ１２、１３のアノード線となるビット線ＢＬおよびサイリスタ１２、１３のカソード線Ｒｅｆを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３３】
上記第１、第２のアレイ構成は、ワード線ＷＬ上における任意のビットの読み出しが可能になる。また選択トランジスタ単位で個別に電圧設定が可能になる。さらにカソード線Ｒｅｆを読み出し線として用いることもできる。
【００３４】
次に、図８（１）に示すように、この第３のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートに接続するワード線ＷＷＬおよびサイリスタ１２、１３のカソード線Ｒｅｆを同一方向（例えば平行）に配設し、それらに対して直角方向にサイリスタ１２、１３のアノード線となるビット線ＢＬを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３５】
次に、図８（２）に示すように、この第４のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートのそれぞれに接続する書き込みワード線ＷＷＬおよびサイリスタ１２、１３のカソード線Ｒｅｆを同一方向（例えば平行）に配設し、それらに対して直角方向にサイリスタ１２、１３のアノード線となるビット線ＢＬを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３６】
上記第３、第４のアレイ構成は、アノード線となるビット線ＢＬとカソード線Ｒｅｆとを直角方向に配置するため、セルサイズを小さくすることができる。またワード線ＷＬ上における任意のビットの読み出しが可能になる。
【００３７】
次に、図９（１）に示すように、この第５のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートに接続するワード線ＷＷＬおよびサイリスタ１２、１３のアノード線Ｒｅｆを同一方向（例えば平行）に配設し、それらに対して直角方向にデータ線ＤＬを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３８】
次に、図９（２）に示すように、この第６のアレイ構成は、アクセストランジスタ１１のゲートに接続するワード線ＷＬ、サイリスタ１１、１２のゲートのそれぞれに接続する書き込みワード線ＷＷＬおよびサイリスタ１２、１３のアノード線Ｒｅｆを同一方向（例えば平行）に配設し、それらに対して直角方向にデータ線ＤＬを配設したものである。なお、アクセストランジスタ１１、サイリスタ１２、１３の配置は、前記図１によって説明した半導体装置と同様である。
【００３９】
上記第５、第６のアレイ構成は、アノード線Ｒｅｆとカソード線となるデータ線ＤＬを直角方向に配置するため、セルサイズを小さくすることができる。またデータ線ＤＬを一本にできる。
【００４０】
次に、上記各アレイ構成に対する動作を説明する。前記図９（２）に示したアレイ構成の半導体装置では、データの保持は、前記図２に示したように、データ線ＤＬに対して、ビット線ＢＬ１−１〜ＢＬ２−２に高電位を印加する。それぞれのサイリスタ１２、１３は、高抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”としてデータを保持する。
【００４１】
データの読み出しは、前記図３に示したように、ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタ１１を低抵抗状態にする。ビット線ＢＬ１−１をデータ線ＤＬ１に対して高電位にし、かつデータ保持状態にあるビット線ＢＬ１−２よりも高電位にすることで、図中の交点での電流で、サイリスタ１２の高抵抗、低抵抗状態を“０”、“１”として、データの読み出しを行う。
【００４２】
データ１の書き込みは、前記図４に示したように、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬに対して、ビット線ＢＬ１−１の電位を高電位とし、サイリスタ１２を低抵抗状態にして、データ“１”を書き込む。
【００４３】
データ２の書き込みは、前記図５は、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬ１をビット線ＢＬ１−１の電位に対して正電位とし、サイリスタ１２を高抵抗状態にし、サイリスタ１２にデータ“０”を書き込む。
【００４４】
次に、前記図８（２）に示した第４のアレイ構成の半導体装置のデータ保持特性を説明する。このアレイ構成では、データの保持は、前記図２に示したように、データ線ＤＬに対して、ビット線ＢＬ１−１〜ＢＬ２−２に高電位を印加する。それぞれのサイリスタ１２、１３は、高抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”としてデータを保持する。
【００４５】
データの読み出しは、前記図３に示したように、ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタ１１を低抵抗状態にする。ビット線ＢＬ１−１をデータ線ＤＬ１に対して高電位にし、かつデータ保持状態にあるビット線ＢＬ１−２よりも高電位にすることで、図中の交点での電流で、サイリスタ１２の高抵抗、低抵抗状態を“０”、“１”として、データの読み出しを行う。
【００４６】
データ１の書き込みは、前記図４に示したように、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬに対して、ビット線ＢＬ１−１の電位を高電位とし、サイリスタ１２を低抵抗状態にして、データ“１”を書き込む。
【００４７】
データ２の書き込みは、前記図５は、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬ１をビット線ＢＬ１−１の電位に対して正電位とし、サイリスタ１２を高抵抗状態にし、サイリスタ１２にデータ“０”を書き込む。
【００４８】
次に、前記図７（２）に示した第２のアレイ構成の半導体装置のデータ保持特性を説明する。このアレイ構成では、データの保持は、前記図２に示したように、データ線ＤＬに対して、ビット線ＢＬ１−１〜ＢＬ２−２に高電位を印加する。それぞれのサイリスタ１２、１３は、高抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”としてデータを保持する。
【００４９】
データの読み出しは、前記図３に示したように、ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタ１１を低抵抗状態にする。ビット線ＢＬ１−１をデータ線ＤＬ１に対して高電位にし、かつデータ保持状態にあるビット線ＢＬ１−２よりも高電位にすることで、図中の交点での電流で、サイリスタ１２の高抵抗、低抵抗状態を“０”、“１”として、データの読み出しを行う。
【００５０】
データ１の書き込みは、前記図４に示したように、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬに対して、ビット線ＢＬ１−１の電位を高電位とし、サイリスタ１２を低抵抗状態にして、データ“１”を書き込む。
【００５１】
データ２の書き込みは、前記図５は、ワード線ＷＬ１、書き込みワード線ＷＷＬ１-１に書き込み電圧を印加し、データ線ＤＬ１をビット線ＢＬ１−１の電位に対して正電位とし、サイリスタ１２を高抵抗状態にし、サイリスタ１２にデータ“０”を書き込む。
【００５２】
いずれのアレイ構成においても、データの保持、データの読み出し、データ１の書き込み、データ２の書き込みは同様に行われる。
【００５３】
次に、本発明の半導体装置に係わるセル断面構成の一例およびセルレイアウトの一例を、図１０の概略構成断面図および図１０のレイアウト図によって説明する。ここでは一例として、前記図９（２）に示した回路構成のセル断面およびセルレイアウト例をＳＯＩ（Silicon on insulator）基板に形成した一例を示す。
【００５４】
図１０および図１１に示すように、ＳＯＩ（Silicon On Insulator）基板１１１の半導体層（シリコン層）１１２には、ゲート絶縁膜１４１を介してゲート電極（ワード線）ＷＬ１が形成されている。このゲート電極ＷＬ１の両側の半導体層１１２には、アクセストランジスタ１４０のソース・ドレインとなる不純物層１４２、１４３が形成されている。この不純物層１４２、１４３間にチャネル層１４４が形成されている。このアクセストランジスタ１４０には、ＰＮＰＮ接合からなる不純物層で形成されるサイリスタ１２０、１３０が並列に接続されている。具体的には、アクセストランジスタ１４０の一方の不純物層１４３と、上記サイリスタ１２０のＮ型層１２１とが共通の不純物層となっている。したがって、上記アクセストランジスタ１４０の不純物層１４２、１４３およびチャネル層１４４が形成される半導体層と上記サイリスタ１２０が形成される半導体層が同一半導体層で形成され、このサイリスタ１２０とは別のサイリスタ１３０は別の半導体層１１３に形成されている。
【００５５】
また、上記アクセストランジスタ１４０の不純物層１４３には、他方のサイリスタ１３０のＮ型不純物層１３２が、第２配線層１５２が接続されている。また、上記サイリスタ１２０のＮ型不純物層１２１、１２３間のＰ型不純物層１２２上にゲート絶縁膜１２５を介して書き込みワード線（ゲート電極）ＷＷＬ１−１が形成されている。同様に、上記サイリスタ１３０のＮ型不純物層１３１、１３３間のＰ型不純物層１３２上にゲート絶縁膜１３５を介して書き込みワード線（ゲート電極）ＷＷＬ１−２が形成されている。上記ビット線ＢＬ１−１、ＢＬ１−２は第１配線層と同一配線層で形成されている。
【００５６】
さらに、上記サイリスタ１２０のＰ型不純物層１２４にはビット線ＢＬ１−１が接続されている。同様に、上記サイリスタ１３０のＰ型不純物層１３４にはビット線ＢＬ１−２が接続されている。そして、一方のサイリスタ１２０のＮ型不純物層１２１と他方のサイリスタ１３０のＮ型不純物層１３１とが第２配線層１５２によって接続されている。
【００５７】
また、アクセストランジスタ１４０の他方の不純物層１４２には第３配線層１５３で形成されるデータ線ＤＬが接続されている。このデータ線ＤＬは、上記ワード線ＷＬ１、書き込みワード線ＷＷＬ１−１、ＷＷＬ１−２およびビット線ＢＬ１−１、ＢＬ１−２に対して直角方向に配設されている。
【００５８】
上記説明したように、半導体装置１００では、一つのアクセストランジスタ１４０に複数（この例では二つ）のサイリスタ１２０、１３０を並列に接続してメモリセルを構成したことにより、１ビットあたりのメモリセル面積を小さくすることができる。これにより、従来のＴＲＡＭよりも低コストでサイリスタメモリを実現することができる。また、ＳＯＩ基板を用いたことにより、サイリスタ形成領域を絶縁層によって電気的に分離することができるので、誤動作の発生を抑制することができる。
【００５９】
次に、本発明の半導体装置に係わるセル断面構成の一例およびセルレイアウトの一例を、図１２の概略構成断面図および図１３のレイアウト図によって説明する。ここでは一例として、前記図９（２）に示した回路構成のセル断面およびセルレイアウト例をバルク半導体基板に形成した一例を示す。
【００６０】
図１２および図１３に示すように、バルク半導体基板２１１にＮ型シリコン基板を用いる。このバルク半導体基板２１１の上部に素子分離領域２１３により分離されるアクセストランジスタの形成領域とサイリスタの形成領域とが形成されている。この素子分離領域２１３は、例えばＳＴＩ（Shallow Trench Isolation）技術により形成されている。上記サイリスタの形成領域はＰ型ウエル２１４、２１５によって形成されている。また、アクセストランジスタの形成領域はＰ型ウエル２１６によって形成されている。
【００６１】
上記サイリスタ２２０のＰ型ウエル２１４には、Ｎ型不純物層（Ｎ型ベース領域）２２２、Ｎ型不純物層（Ｎ型カソード領域）２２４が分離した状態に形成され、一方のＮ型不純物層２２２内の上部には上記Ｐ型ウエル２１４と分離した状態にＰ型不純物層（Ｐ型アノード領域）２２１が形成されている。また、サイリスタ２２０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２２３は上記Ｐ型ウエル２１４によって形成される。したがって、上記サイリスタ２２０は、上記Ｐ型不純物層２２１、Ｎ型不純物層２２２、Ｐ型不純物層２２３、Ｎ型不純物層２２４とから構成されている。
【００６２】
また、別のサイリスタ２３０のＰ型ウエル２１５にも上記Ｐ型ウエル２１４と同様な構成が形成されている。すなわち、Ｐ型ウエル２１５には、Ｎ型不純物層（Ｎ型ベース領域）２３２、Ｎ型不純物層（Ｎ型カソード領域）２３４が分離した状態に形成され、一方のＮ型不純物層２３２内の上部には上記Ｐ型ウエル２１５と分離した状態にＰ型不純物層（Ｐ型アノード領域）２３１が形成されている。また、サイリスタ２３０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２３３は上記Ｐ型ウエル２１５によって形成される。したがって、上記サイリスタ２３０は、上記Ｐ型不純物層２３１、Ｎ型不純物層２３２、Ｐ型不純物層２３３、Ｎ型不純物層２３４とから構成されている。
【００６３】
上記サイリスタ２２０のＰ型不純物層２２３上にはゲート絶縁膜２２５を介してゲート電極２２６が形成され、このゲート電極２２６は書き込みワード線ＷＷＬ１−１が接続されている。また、このサイリスタ２２０のアノード側のＰ型不純物層２２１には、ビット線ＢＬ１−１が独立して接続されている。また、別のサイリスタ２３０のＰ型ウエル２１５にも上記Ｐ型ウエル２１４と同様な構成が形成されている。すなわち、上記サイリスタ２３０のＰ型不純物層２３３上にはゲート絶縁膜２３５を介してゲート電極２３６が形成され、このゲート電極２３６は書き込みワード線ＷＷＬ１−２が接続されている。また、このサイリスタ２３０のアノード側のＰ型不純物層２３１には、ビット線ＢＬ１−２が独立して接続されている。上記ビット線ＢＬ１−１，ＢＬ１−２は、例えば第１配線層（第１層目の配線）で形成されている。
【００６４】
一方、アクセストランジスタ２４０の形成領域となるＰ型ウエル２１６上には、ゲート絶縁膜２４１を介してゲート電極２４２（ワード線ＷＬ１）が形成されている。このゲート電極２４２の一方側のＰ型ウエル２１６にはエクステンション領域２４３を介してソース・ドレイン領域２４５が形成され、ゲート電極２４２の他方側のＰ型ウエル２１５にはエクステンション領域４４を介してソース・ドレイン領域２４６が形成されている。また、ゲート電極２４２の両側には、上記エクステンション領域２４３、２４４を介して上記ソース・ドレイン領域２４５、２４５を形成するためのスペーサとなるサイドウォール（図示せず）が形成されている。このようにアクセストランジスタ２４０が構成されている。
【００６５】
上記サイリスタ２２０のＮ型不純物層２２４と上記アクセストランジスタ２４０の一方のソース・ドレイン領域２４６とは、接続孔２５１を通じて配線層２５２によって接続されている。この配線層２５２は、例えば第１配線層（第１層目の配線）で形成されている。また、上記サイリスタ２３０のＮ型不純物層２３４と上記アクセストランジスタ２４０の一方のソース・ドレイン領域２４６とは、接続孔２５３、２５１等を通じて配線層２５４によって接続されている。この配線層２５４は、例えば第２配線層（第２層目の配線）で形成されている。さらに、アクセストランジスタ２４０の他方のソース・ドレイン領域２４５はデータ線ＤＬが接続されている。このデータ線ＤＬは、上記ワード線ＷＬ１、書き込みワード線ＷＷＬ１−１、ＷＷＬ１−２およびビット線ＢＬ１−１，ＢＬ１−２に対して直角方向に配設されている。
【００６６】
上記説明したように、上記アクセストランジスタ２４０には、ＰＮＰＮ接合からなる不純物層からなるサイリスタ２２０、２３０が並列に接続されている。
【００６７】
上記説明したように、半導体装置２００では、一つのアクセストランジスタ２４０に複数（この例では二つ）のサイリスタ２２０、２３０を並列に接続してメモリセルを構成したことにより、１ビットあたりのメモリセル面積を小さくすることができる。これにより、従来のＴＲＡＭよりも低コストでサイリスタメモリを実現することができる。しかも、安価なバルク半導体基板を用いることができるので、ＳＯＩ基板を用いた上記半導体装置１００よりも低コスト化が図れる。また、バルク半導体基板を用いたが、各サイリスタ形成領域を絶縁層からなる素子分離領域２１３によってによって電気的に分離することができるので、誤動作の発生を抑制することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した等価回路図である。
【図２】本発明の半導体装置のデータ保持時の電流−電圧特性図である。
【図３】本発明の半導体装置のデータを読み出した時の電流−電圧特性図である。
【図４】本発明の半導体装置にデータ“１”を書き込む時の電流−電圧特性図である。
【図５】本発明の半導体装置にデータ“０”を書き込む時の電流−電圧特性図である。
【図６】本発明の半導体装置の適用例を示した等価回路図である。
【図７】本発明の半導体装置を適用した第１、第２のアレイ構成を示した等価回路図である。
【図８】本発明の半導体装置を適用した第３、第４のアレイ構成を示した等価回路図である。
【図９】本発明の半導体装置を適用した第５、第６のアレイ構成を示した等価回路図である。
【図１０】本発明の半導体装置をＳＯＩ基板に形成したセル断面構成の一例を示した概略構成断面図である。
【図１１】本発明の半導体装置をＳＯＩ基板に形成したセルレイアウトの一例を示したレイアウト図である。
【図１２】本発明の半導体装置をバルク半導体基板に形成したセル断面構成の一例を示した概略構成断面図である。
【図１３】本発明の半導体装置をバルク半導体基板に形成したセルレイアウトの一例を示したレイアウト図である。
【図１４】従来技術のＴ−ＲＡＭメモリセルの概略構成断面図である。
【図１５】従来技術のＴ−ＲＡＭメモリセルの等価回路図である。
【図１６】従来技術のＴ−ＲＡＭメモリセルのデータ保持時の電流−電圧特性図である。
【図１７】従来技術のＴ−ＲＡＭメモリセルのデータを読み出した時の電流−電圧特性図である。
【図１８】従来技術のＴ−ＲＡＭメモリセルのデータ“１”を書き込む時の電流−電圧特性図である。
【図１９】従来技術のＴ−ＲＡＭメモリセルのデータ“０”を書き込む時の電流−電圧特性図である。
【符号の説明】
【００６９】
１…半導体装置、１１…アクセストランジスタ、１２，１３…負性抵抗特性の素子（サイリスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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