(57)【要約】【課題】フラッシュメモリ装置において、センシングライン相互間の信号干渉を減少させることにより、読出し動作におけるセンシング誤りを減らす。【解決手段】フラッシュメモリ装置は、メモリセルアレイと、プリチャージ電圧発生器と、複数のページバッファとを備えてなる。メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。プリチャージ電圧発生器は、選択制御信号に応答して、第１電圧及び第２電圧のいずれか一つをプリチャージ電圧として出力する。複数のページバッファは、複数のビットラインの少なくとも一対のビットラインごとに一つずつ連結され、プリチャージ制御信号に応答してセンシングラインをプリチャージ電圧でそれぞれプリチャージする。読出し動作時には、センシングノード用プリチャージ電圧を選択的に変更する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のワードラインと複数のビットラインをそれぞれ共有する複数のメモリセルを含むメモリセルアレイと、
選択制御信号に応答して、第１電圧及び第２電圧のいずれか一つをプリチャージ電圧として出力するプリチャージ電圧発生器と、
上記複数のビットラインの少なくとも一対のビットラインごとに一つずつ連結され、プリチャージ制御信号に応答してセンシングラインを上記プリチャージ電圧でそれぞれプリチャージする複数のページバッファとを備えてなり、
上記フラッシュメモリ装置の検証読出し動作またはノーマル読出し動作時に、上記複数のページバッファのそれぞれは、上記少なくとも一対のビットラインのうちの一つを通して上記複数のメモリセルのうちの一つから上記センシングラインのうちの一つに伝達される読出しデータをセンシングする
フラッシュメモリ装置。
【請求項２】
請求項１に記載のフラッシュメモリ装置において、
上記第２電圧が上記第１電圧より大きい
ことを特徴とするフラッシュメモリ装置。
【請求項３】
請求項２に記載のフラッシュメモリ装置において、
上記第１電圧と上記第２電圧の間の差は、上記センシングラインのうちの一つの結合容量により決定される
ことを特徴とするフラッシュメモリ装置。
【請求項４】
請求項１に記載のフラッシュメモリ装置において、
上記プリチャージ電圧発生器は、上記第１電圧を発生する第１電圧発生器と、上記第２電圧を発生する第２電圧発生器と、上記選択制御信号に応答して、上記第１電圧及び上記第２電圧のいずれか一つを選択し、その選択された電圧を上記プリチャージ電圧として出力する電圧セレクタとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項５】
請求項４に記載のフラッシュメモリ装置において、
上記プリチャージ制御信号がディスエーブルされるとき、上記複数のページバッファのそれぞれが上記センシングラインのそれぞれを上記プリチャージ電圧でプリチャージし、
上記選択制御信号は、上記プリチャージ制御信号がディスエーブルされる全体期間の一部の期間の間イネーブルされ、残りの期間の間ディスエーブルされ、
上記電圧セレクタは、上記選択制御信号がイネーブルされるとき、上記第１電圧を上記プリチャージ電圧として出力し、上記選択制御信号がディスエーブルされるとき、上記第２電圧を上記プリチャージ電圧として出力する
ことを特徴とするフラッシュメモリ装置。
【請求項６】
請求項４に記載のフラッシュメモリ装置において、
上記電圧セレクタは、上記選択制御信号に応答して、上記第１電圧及び上記第２電圧のいずれか一つを選択するマルチプレクサを含む
ことを特徴とするフラッシュメモリ装置。
【請求項７】
請求項１に記載のフラッシュメモリ装置において、
上記複数のページバッファのそれぞれは、
ビットライン選択信号とディスチャージ信号に応答して、上記少なくとも一対のビットラインのうちの一つを選択し、その選択されたビットラインを上記センシングラインのうちの一つに連結するビットライン選択回路と、
上記プリチャージ制御信号に応答して、上記センシングラインのうちの一つを上記プリチャージ電圧でプリチャージし、上記検証読出し動作または上記ノーマル読出し動作時に、上記センシングラインのうちの一つを通して受信される上記複数のメモリセルのうち、上記選択されたビットラインに連結されたメモリセルからの上記読出しデータをセンシングして記憶するレジスタ回路とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項８】
請求項７に記載のフラッシュメモリ装置において、
上記レジスタ回路は、デュアルラッチタイプであり、上記フラッシュメモリ装置のプログラム動作時に、データ入出力ノードを通して受信される入力データをラッチし、ラッチされた上記入力データを上記センシングラインのうちの一つに出力する
ことを特徴とするフラッシュメモリ装置。
【請求項９】
請求項８に記載のフラッシュメモリ装置において、
上記レジスタ回路は、
上記プリチャージ制御信号に応答して、上記センシングラインのうちの一つを上記プリチャージ電圧でプリチャージするプリチャージ回路と、
上記入力データを格納し、または第１ラッチ制御信号に応答して上記センシングラインのうちの一つの電圧をセンシングし、第１センシングデータを格納する第１レジスタと、
第１入力制御信号に応答して、上記データ入出力ノードから受信される上記入力データを上記第１レジスタに出力する第１入力制御回路と、
上記入力データを格納し、または第２ラッチ制御信号に応答して上記センシングラインのうちの一つの電圧をセンシングし、第２センシングデータを格納する第２レジスタと、
第２入力制御信号に応答して、上記データ入出力ノードから受信される上記入力データを上記第２レジスタに出力する第２データ入力回路と、
第１または第２プログラム制御信号に応答して、上記第１レジスタまたは第２レジスタから受信される上記第１もしくは第２センシングデータまたは上記入力データを上記センシングラインのうちの一つに出力するプログラム制御回路と、
第１出力制御信号または第２出力制御信号に応答して、上記第１レジスタまたは第２レジスタから受信される上記第１または第２センシングデータを上記データ入出力ノードに出力するデータ出力回路とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１０】
請求項７に記載のフラッシュメモリ装置において、
上記レジスタ回路は、シングルラッチタイプであり、上記フラッシュメモリ装置のプログラム動作時に、データ入出力ノードを通して受信される入力データをラッチし、ラッチされた上記入力データを上記センシングラインのうちの一つに出力する
ことを特徴とするフラッシュメモリ装置。
【請求項１１】
請求項１０に記載のフラッシュメモリ装置において、
上記レジスタ回路は、
上記プリチャージ制御信号に応答して、上記センシングラインのうちの一つを上記プリチャージ電圧でプリチャージするプリチャージ回路と、
上記入力データを格納し、またはラッチ制御信号に応答して、上記センシングラインのうちの一つの電圧をセンシングし、センシングデータを格納するレジスタと、
入力制御信号に応答して、上記データ入出力ノードから受信される上記入力データを上記レジスタに出力するデータ入力回路と、
プログラム制御信号に応答して、上記レジスタから受信される上記入力データを上記センシングラインのうちの一つに出力するプログラム制御回路と、
出力制御信号に応答して、上記レジスタから受信される上記センシングデータを上記データ入出力ノードに出力するデータ出力回路とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１２】
請求項１に記載のフラッシュメモリ装置において、
上記プリチャージ制御信号は、互いに異なる時点にそれぞれディスエーブルされる少なくとも二つのプリチャージ信号を含み、
上記複数のページバッファは、少なくとも二つのグループに区分され、
上記少なくとも二つのグループのうちの一つに含まれるページバッファは、上記少なくとも二つのプリチャージ信号のうちの一つに応答して、上記センシングラインのうちの一部を上記プリチャージ電圧でプリチャージし、
上記少なくとも二つのグループのうち、残りの一つに含まれるページバッファは、上記少なくとも二つのプリチャージ信号のうち、残りの一つに応答して、残りの上記センシングラインを上記プリチャージ電圧でプリチャージする
ことを特徴とするフラッシュメモリ装置。
【請求項１３】
複数のメモリセルを含むフラッシュメモリ装置の読出し動作方法であって、
変更されるプリチャージ電圧を発生する段階と、
プリチャージ制御信号に応答して、少なくとも一つのセンシングラインを上記プリチャージ電圧でプリチャージする段階と、
複数のワードラインのうちの一つを選択し、その選択されたワードラインに読出し電圧または検証読出し電圧を供給する段階と、
ビットライン選択信号及びディスチャージ信号に応答して、少なくとも一対のビットラインのうちの一つを選択し、その選択されたビットラインを上記少なくとも一つのセンシングラインに連結する段階と、
ラッチ制御信号に応答して、上記複数のメモリセルのうち、上記選択されたワードラインと上記選択されたビットラインに連結されたメモリセルから上記少なくとも一つのセンシングラインに伝達された読出しデータをセンシングし、そのセンシングデータを少なくとも一つのレジスタに貯蔵する段階と
を含んでなるフラッシュメモリ装置の読出し動作方法。
【請求項１４】
請求項１３に記載のフラッシュメモリ装置の読出し動作方法であって、さらに、
少なくとも一つのセンシングラインがプリチャージされるとき、上記選択されたビットラインが上記プリチャージ電圧でプリチャージされるように、上記ビットライン選択信号及び上記ディスチャージ信号に応答して、第１設定時間の間、上記選択されたビットラインを上記センシングラインに連結する段階を含んでなる
ことを特徴とするフラッシュメモリ装置の読出し動作方法。
【請求項１５】
請求項１３に記載のフラッシュメモリ装置の読出し動作方法であって、さらに、
出力制御信号に応答して、上記少なくとも一つのレジスタに貯蔵された上記センシングデータをデータ入出力ノードに出力する段階を含んでなる
ことを特徴とするフラッシュメモリ装置の読み出し動作方法。
【請求項１６】
請求項１４に記載のフラッシュメモリ装置の読出し動作方法において、
上記プリチャージ電圧を発生する段階は、
第１電圧を発生する段階と、
上記第１電圧より大きい第２電圧を発生する段階と、
選択制御信号に応答して、上記第１設定時間の間、上記第１電圧を上記プリチャージ電圧として出力する段階と、
上記選択制御信号に応答して、第２設定時間の間、上記第２電圧を上記プリチャージ電圧として出力する段階とを含む
ことを特徴とするフラッシュメモリ装置の読出し動作方法。
【請求項１７】
請求項１６に記載のフラッシュメモリ装置の読出し動作方法において、
上記プリチャージする段階は、
上記第１設定時間の間、上記少なくとも一つのセンシングラインを上記第１電圧でプリチャージする段階と、
上記第２設定時間の間、上記少なくとも一つのセンシングラインを上記第２電圧でプリチャージする段階とを含む
ことを特徴とするフラッシュメモリ装置の読出し動作方法。
【請求項１８】
請求項１６に記載のフラッシュメモリ装置の読出し動作方法において、
上記第１電圧と上記第２電圧間の差は、上記少なくとも一つのセンシングラインの結合容量により決定される
ことを特徴とするフラッシュメモリ装置の読出し動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関するものであり、特に、フラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、短時間で大容量のデータをプログラムし（書き込み）、または読み出すためにページバッファ(page buffer)を含んでいる。ページバッファは、高電圧素子と低電圧素子を含む。したがって、フラッシュメモリ装置の製造工程において、上記ページバッファの一部分は半導体基板の高電圧素子領域に形成され、残り部分は半導体基板の低電圧素子領域に形成される。図１は、従来のフラッシュメモリ装置の一部分についてそのレイアウトを概略的に示した概念図である。図１には、メモリセル領域ＣＬ、高電圧素子領域ＨＶ、及び低電圧素子領域ＬＶが示されている。メモリセル領域ＣＬは、メモリセルが形成されている領域である。高電圧素子領域ＨＶと低電圧素子領域ＬＶは、フラッシュメモリ装置の周辺回路が形成されている部分であり、図１では、図面の簡略化のために、ページバッファに対応する領域のみが示されている。高電圧素子領域ＨＶにおいて、ＨＰＢ１〜ＨＰＢ４で表示される部分は、ページバッファのビットライン選択回路が形成されている領域（以下、「ビットライン選択回路領域」という）である。また、低電圧素子領域ＬＶにおいて、ＬＰＢ１〜ＬＰＢ４で示される部分は、ページバッファのレジスタ回路が形成されている領域（以下、「レジスタ回路領域」という）である。結局、ビットライン選択回路領域ＨＰＢ１〜ＨＰＢ４と、レジスタ回路領域ＬＰＢ１〜ＬＰＢ４をそれぞれ含むページバッファ領域ＰＢＦ１〜ＰＢＦ４が、メモリセル領域ＣＬの一側に羅列されるように配置される。例えば、ページバッファ領域ＰＢＦ１は、ビットライン選択回路領域ＨＰＢ１とレジスタ回路領域ＬＰＢ１を含む。一方、互いに異なる領域に分離されて配置されたビットライン選択回路領域ＨＰＢ１〜ＨＰＢ４とレジスタ回路領域ＬＰＢ１〜ＬＰＢ４の間にそれぞれ電気的通路を形成するために、センシングラインＳＯＬ１〜ＳＯＬ４が追加で配置される。センシングラインＳＯＬ１〜ＳＯＬ４は、ビットライン選択回路領域ＨＰＢ１〜ＨＰＢ４及びレジスタ回路領域ＬＰＢ１〜ＬＰＢ４の上部にそれぞれ配置され、ビットライン選択回路領域ＨＰＢ１〜ＨＰＢ４及びレジスタ回路領域ＬＰＢ１〜ＬＰＢ４にそれぞれ交差されるように配置される。ページバッファ領域ＰＢＦ１〜ＰＢＦ４が互いに隣接するように羅列されているため、センシングラインＳＯＬ１〜ＳＯＬ４も互いに隣接するように配置される。しかし、このようにセンシングラインＳＯＬ１〜ＳＯＬ４が互いに隣接して配置された場合、フラッシュメモリ装置の読出し動作時にセンシングラインＳＯＬ１〜ＳＯＬ４の間に存在する寄生キャパシタＣにより、センシングラインＳＯＬ１〜ＳＯＬ４にそれぞれ伝達される信号の間に干渉が発生し得る。これをさらに詳しく説明すれば、例えば、読出し動作時に、センシングラインＳＯ２を通して「１」（すなわち、電圧ＶＣＣ）の読出しデータが転送され、センシングラインＳＯ１、ＳＯ３を通して「０」（すなわち、電圧ＶＳＳ）の読出しデータがそれぞれ転送されることが考えられる。その場合、センシングラインＳＯ２に連結されたページバッファは、センシングラインＳＯ２の読出しデータが「０」であると誤ってセンシングすることがあり得る。その理由��、センシングラインＳＯ１、ＳＯ３が電圧ＶＳＳのレベルになっても、センシングラインＳＯ２は電圧ＶＣＣのレベルで維持されなければならないのに、寄生キャパシタＣのカップリングキャパシタンス(coupling capacitance)による電圧だけセンシングラインＳＯ２の電圧が減少するためである。このようにセンシングラインＳＯ２の電圧が減少すれば、センシングラインＳＯ２に連結されたページバッファは、センシングラインＳＯ２に伝達された読出しデータのロジック値が「１」ではなく「０」であると誤ってセンシングすることがある。結局、センシングラインＳＯＬ１〜ＳＯＬ４の間の干渉現象により、それらのそれぞれに伝達された読出しデータがページバッファにより誤ってセンシングされ得る。このような現象は、半導体メモリ装置が小型化及び高集積化され、センシングラインの間の間隔が次第に減少することにより、さらに深刻に現れる。また、センシングラインの間の干渉現象は、フラッシュメモリ装置のプログラム検証のための読出し動作またはノーマル(normal)読出し動作のフェイル(fail)（動作不良）を誘発させる原因として作用する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、この発明が解決しようとする技術的課題は、プログラム検証のための読出し動作またはノーマル読出し動作時に、センシングノード用プリチャージ電圧を選択的に変更させることにより、センシングラインの間の信号干渉を減少させ、読出し動作のフェイルを減少させることができるフラッシュメモリ装置を提供することにある。
【０００４】
この発明が解決しようとする他の技術的課題は、プログラム検証のための読出し動作またはノーマル読出し動作時に、センシングノード用プリチャージ電圧を選択的に変更させることにより、センシングラインの間の信号干渉を減少させ、読出し動作のフェイルを減少させることができるフラッシュメモリ装置の読出し動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の技術的課題を達成するために、この発明によるフラッシュメモリ装置は、メモリセルアレイ、プリチャージ電圧発生器、及び複数のページバッファを含んで構成されている。メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。プリチャージ電圧発生器は、選択制御信号に応答して、第１電圧及び第２電圧のいずれか一つをプリチャージ電圧として出力する。複数のページバッファは、複数のビットラインの少なくとも一対のビットラインごとに一つずつ連結され、プリチャージ制御信号に応答してセンシングラインをプリチャージ電圧でそれぞれプリチャージする。望ましくは、フラッシュメモリ装置の検証(verify)読出し動作またはノーマル(normal)読出し動作時に、複数のページバッファのそれぞれが少なくとも一対のビットラインのうちの一つを通して複数のメモリセルのうちの一つからセンシングラインのうちの一つに伝達される読出しデータをセンシングする。
【０００６】
上記の他の技術的課題を達成するために、この発明によるフラッシュメモリ装置の読出し動作方法は、複数のメモリセルを含むフラッシュメモリ装置の読出し動作方法において、選択的に変更されるプリチャージ電圧を発生する段階と、プリチャージ制御信号に応答して少なくとも一つのセンシングラインをプリチャージ電圧でプリチャージする段階と、複数のワードラインのうちの一つを選択して、その選択されたワードラインに読出し電圧または検証読出し電圧を供給する段階と、ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのうちの一つを選択して、その選択されたビットラインを少なくとも一つのセンシングラインに連結する段階と、ラッチ制御信号に応答して、複数のメモリセルのうち、選択されたワードラインと選択されたビットラインに連結されたメモリセルから少なくとも一つのセンシングラインに伝達された読出しデータをセンシングして、そのセンシングデータを少なくとも一つのレジスタに貯蔵する段階とを含んでなる。
【発明の効果】
【０００７】
以上に説明したように、この発明によるフラッシュメモリ装置及びその読出し動作方法は、プログラム検証のための読出し動作またはノーマル読出し動作時に、センシングノード用プリチャージ電圧を選択的に変更させることにより、センシングライン間の信号干渉を減少させ、読出し動作のフェイルを減少させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付した図面を参照しながら、この発明の望ましい実施形態を説明する。しかし、この発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、これら実施例は、この発明の開示を完全にして、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【０００９】
図２は、この発明の一実施例によるフラッシュメモリ装置の概略的な回路構成を示すブロック図である。図２を参考にすれば、フラッシュメモリ装置１００は、メモリセルアレイ１１０、プリチャージ電圧発生器１２０、及び複数のページバッファＰＢ１〜ＰＢＮ（Ｎは整数）を含んで構成されている。メモリセルアレイ１１０は、ビットラインＢＬｅ１〜ＢＬｅＮ、ＢＬｏ１〜ＢＬｏＮとワードラインＷＬ１〜ＷＬＫ（Ｋは整数）を共有するメモリセルＭｅ１１〜ＭｅＫＮ、Ｍｏ１１〜ＭｏＫＮ（ＫとＮは整数）を含む。メモリセルアレイ１１０において、同一のワードライン（例えば、ＷＬ１）に連結されたメモリセルＭｅ１１〜Ｍｅ１Ｎ、Ｍｏ１１〜Ｍｏ１Ｎは、一つのページＰＧ１をなす。また、メモリセルアレイ１１０は、ドレイン選択ラインＤＳＬに連結されるドレイン選択トランジスタＤＳＴと、ソース選択ラインＳＳＬに連結されるソース選択トランジスタＳＳＴをさらに含む。メモリセルアレイ１１０の構成及び具体的な動作は、この技術分野において通常の知識を有する者であれば十分に理解することができるため、これについての詳細な説明は省略する。プリチャージ電圧発生器１２０は、第１電圧発生器１２１、第２電圧発生器１２２及び電圧セレクタ(selector)１２３を含む。第１電圧発生器１２１は、第１電圧ＶＰ１を発生する。第２電圧発生器１２２は、第２電圧ＶＰ２を発生する。望ましくは、第２電圧ＶＰ２は、第１電圧ＶＰ２より高い。電圧セレクタ１２３は、選択制御信号ＳＣＴＬに応答して第１電圧ＶＰ１と第２電圧ＶＰ２のうちのいずれか一方を選択し、その選択された電圧（ＶＰ１またはＶＰ２）をプリチャージ電圧ＶＰＲＥとして出力する。望ましくは、選択制御信号ＳＣＴＬがイネーブルされる時に、電圧セレクタ１２３は第１電圧ＶＰ１をプリチャージ電圧ＶＰＲＥとして出力する。また、選択制御信号ＳＣＴＬがディスエーブルされる時に、電圧セレクタ１２３が第２電圧ＶＰ２をプリチャージ電圧ＶＰＲＥとして出力する。望ましくは、電圧セレクタ１２３は、マルチプレクサ(multiplexer)として具現されることができる。複数のページバッファＰＢ１〜ＰＢＮは、ビットライン選択回路ＢＳ１〜ＢＳＮとレジスタ回路ＲＧ１〜ＲＧＮをそれぞれ含む。例えば、ページバッファＰＢ１は、ビットライン選択回路ＢＳ１とレジスタ回路ＲＧ１を含む。ビットライン選択回路ＢＳ１〜ＢＳＮは、センシングラインＳＮＬ１〜ＳＮＬＮ（Ｎは整数）を通してレジスタ回路ＲＧ１〜ＲＧＮにそれぞれ連結される。例えば、ビットライン選択回路ＢＳ１は、センシングラインＳＮＬ１を通してレジスタ回路ＲＧ１に連結される。複数のページバッファＰＢ１〜ＰＢＮのそれぞれは、少なくとも一対のビットラインに連結される。例えば、ページバッファＰＢ１は、ビットラインＢＬｅ１，ＢＬｏ１に連結される。
【００１０】
ページバッファＰＢ１〜ＰＢＮのそれぞれは、デュアルラッチタイプ(dual latch type)またはシングルラッチタイプ(single latch type)で設計され得る。図３は、ページバッファＰＢ１〜ＰＢＮのそれぞれがデュアルラッチタイプで設計されている場合の、ページバッファＰＢ１の詳細な回路図である。また、図４は、ページバッファＰＢ１〜ＰＢＮのそれぞれがシングルラッチタイプで設計されている場合の、ページバッファＰＢ１の詳細な回路図である。まず、図３を参考にして、ページバッファＰＢ１〜ＰＢＮの構成及び具体的な動作を詳しく説明すれば、次のとおりである。ページバッファＰＢ１〜ＰＢＮの構成及び具体的な動作は、全てが実質的に類似しているため、ページバッファＰＢ１を中心に説明する。ページバッファＰＢ１は、ビットライン選択回路ＢＳ１とレジスタ回路ＲＧ１を含む。ビットライン選択回路ＢＳ１は、ＮＭＯＳトランジスタＮ１１〜Ｎ１４を含む。ＮＭＯＳトランジスタＮ１１は、ディスチャージ信号ＤＩＳＣＨｅ１に応答してビットライン制御信号ＶＩＲＰＷＲをビットラインＢＬｅ１に出力する。ＮＭＯＳトランジスタＮ１２は、ディスチャージ信号ＤＩＳＣＨｏ１に応答して、ビットライン制御信号ＶＩＲＰＷＲをビットラインＢＬｏ１に出力する。ＮＭＯＳトランジスタＮ１３は、ビットライン選択信号ＢＳＬｅ１に応答して、ビットラインＢＬｅ１をセンシングラインＳＮＬ１に連結する。ＮＭＯＳトランジスタＮ１４は、ビットライン選択信号ＢＳＬｏ１に応答して、ビットラインＢＬｏ１をセンシングラインＳＮＬ１に連結する。例えば、フラッシュメモリ装置１００の読出し動作またはプログラム動作時に、ビットラインＢＬｅ１が選択されたとき、ビットライン選択信号ＢＳＬｅ１とディスチャージ信号ＤＩＳＣＨｏ１がイネーブルされ、ビットライン選択信号ＢＳＬｏ１とディスチャージ信号ＤＩＳＣＨｅ１がディスエーブルされる。ビットライン選択信号ＢＳＬｅ１に応答してＮＭＯＳトランジスタＮ１３がターンオンされ、ビットラインＢＬｅ１をセンシングラインＳＮＬ１に連結する。また、ビットライン選択信号ＢＳＬｏ１に応答してＮＭＯＳトランジスタＮ１４がターンオフされ、ビットラインＢＬｏ１をセンシングラインＳＮＬ１に連結する。ディスチャージ信号ＤＩＳＣＨｅ１に応答してＮＭＯＳトランジスタＮ１１がターンオフされ、ビットラインＢＬｅ１へのビットライン制御信号ＶＩＲＰＷＲの出力を停止する。また、ディスチャージ信号ＤＩＳＣＨｏ１に応答してＮＭＯＳトランジスタＮ１２がターンオンされ、ビットラインＢＬｏ１にビットライン制御信号ＶＩＲＰＷＲを出力する。結果的に、ビットライン選択回路ＢＳ１がビットラインＢＬｅ１を選択したとき、ビットラインＢＬｅ１はセンシングラインＳＮＬ１に連結され、ビットラインＢＬｏ１はセンシングラインＳＮＬ１から分離され、ビットライン制御信号ＶＩＲＰＷＲの電圧でプリチャージまたはディスチャージされる。結局、ビットラインＢＬｏ１が遮蔽(shield)される。
【００１１】
レジスタ回路ＲＧ１は、プリチャージ回路１３０、レジスタ１４０、１５０、データ入力回路１６０、１７０、プログラム制御回路１８０、データ出力回路１９０及び検証(verify)回路２０１、２０２を含む。プリチャージ回路１３０は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳＮ１を通して、センシングラインＳＮＬ１をプリチャージ電圧ＶＰＲＥでプリチャージする。例えば、プリチャージ回路１３０は、ＰＭＯＳトランジスタとして具現され得る。一方、図３には詳細に示されていないが、プリチャージ制御信号ＰＲＥＣＨｂは、少なくとも二つのプリチャージ信号ＰＲＥＣＨｂ’、ＰＲＥＣＨｂ”を含むことができる。この場合、複数のページバッファＰＢ１〜ＰＢＮは、少なくとも二つのグループに区分され得る。例えば、奇数番目のページバッファＰＢ１、ＰＢ３、ＰＢ５、・・・、ＰＢ(Ｎ−１)が一つのグループをなし、偶数番目のページバッファＰＢ２、ＰＢ４、ＰＢ６、・・・、ＰＢＮが他のグループをなすことができる。プリチャージ信号ＰＲＥＣＨｂ’、ＰＲＥＣＨｂ”は、互いに異なる時点にそれぞれディスエーブルされる。例えば、プリチャージ信号ＰＲＥＣＨｂ’がまずディスエーブルされ、次にプリチャージ信号ＰＲＥＣＨｂ”がディスエーブルされる。この場合、プリチャージ信号ＰＲＥＣＨｂ’に応答して、ページバッファＰＢ１、ＰＢ３、ＰＢ５、・・・、ＰＢ(Ｎ−１)のそれぞれのプリチャージ回路１３０がセンシングラインＳＮＬ１、ＳＮＬ３、ＳＮＬ５、・・・、ＳＮＬ(Ｎ−１)のそれぞれをプリチャージ電圧ＶＰＲＥでプリチャージする。また、プリチャージ信号ＰＲＥＣＨｂ”に応答して、ページバッファＰＢ２、ＰＢ４、ＰＢ６、・・・、ＰＢＮのそれぞれのプリチャージ回路１３０がセンシングラインＳＮＬ２、ＳＮＬ４、ＳＮＬ６、・・・、ＳＮＬＮのそれぞれをプリチャージ電圧ＶＰＲＥでプリチャージする。
【００１２】
レジスタ１４０は、センシング回路１４１、ラッチ回路１４２及びラッチリセット回路１４３を含む。センシング回路１４１は、ラッチ制御信号ＭＬＣＨに応答して、センシングラインＳＮＬ１が連結されたセンシングノードＳＮ１の電圧をセンシングし、ノードＱ１にセンシングデータＳ１Ｂを発生する。センシング回路１４１は、ＮＭＯＳトランジスタ１４４、１４５を含む。ＮＭＯＳトランジスタ１４４は、センシングノードＳＮ１の電圧に応答してターンオンまたはオフされ、ＮＭＯＳトランジスタ１４５は、ラッチ制御信号ＭＬＣＨに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１４４、１４５がいずれもターンオンされたとき、ノードＱ１にロジック「０」のセンシングデータＳ１Ｂが発生する。ラッチ回路１４２は、ノードＱ１、Ｑ２に連結されたインバータ１４６、１４７を含む。ラッチ回路１４２は、ノードＱ１から受信されるセンシングデータＳ１Ｂをラッチして、その反転したセンシングデータＳ１をノードＱ２に出力する。また、ラッチ回路１４２は、ノードＱ１を通して受信される入力データＤ１Ｂをラッチして反転した入力データＤ１をノードＱ２に出力する。また、ラッチ回路１４２は、ノードＱ２を通して受信される入力データＤ２をラッチし、反転した入力データＤ２ＢをノードＱ１に出力する。ラッチリセット回路１４３は、リセット制御信号ＲＳＴＬに応答して、ラッチ回路１４２を初期化する。例えば、ラッチリセット回路１４３は、ＮＭＯＳトランジスタとして具現されることができる。この場合、ラッチリセット回路１４３は、リセット制御信号ＭＲＳＴがイネーブルされたとき、ノードＱ２をグラウンド電圧ＶＳＳでディスチャージする。その結果、ラッチ回路１４２が初期化される。
【００１３】
レジスタ１５０は、センシング回路１５１、ラッチ回路１５２及びラッチリセット回路１５３を含む。センシング回路１５１は、ＮＭＯＳトランジスタ１５４、１５５を含む。ラッチ回路１５２は、ノードＱ３とＱ４の間に連結されるインバータ１５６、１５７を含む。レジスタ１５０の構成及び具体的な動作は、上述のレジスタ１５０の構成及び動作と類似しているので、これについての詳細な説明は、重複を避けるため省略する。
【００１４】
データ入力回路１６０は、ＮＭＯＳトランジスタ１６１、１６２を含む。ＮＭＯＳトランジスタ１６１は、ノードＱ１とデータ入出力ノードＹ１の間に連結され、入力制御信号ＤＩＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１６１は、ターンオンされたとき、データ入出力ノードＹ１を通して受信される入力データＤ１ＢをノードＱ１に出力する。ＮＭＯＳトランジスタ１６２は、ノードＱ２とデータ入出力ノードＹ１の間に連結され、入力制御信号ｎＤＩＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ１６２は、ターンオンされるたとき、データ入出力ノードＹ１を通して受信される入力データＤ２をノードＱ２に出力する。
【００１５】
データ入力回路１７０は、ＮＭＯＳトランジスタ１７１、１７２を含む。ＮＭＯＳトランジスタ１７２は、ノードＱ３とデータ入出力ノードＹ１の間に連結され、入力制御信号ＤＩＲに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１７２は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤ３ＢをノードＱ３に出力する。ＮＭＯＳトランジスタ１７１は、ノードＱ４とデータ入出力ノードＹ１の間に連結され、入力制御信号ｎＤＩＲに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１７１は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤ４をノードＱ４に出力する。
【００１６】
プログラム制御回路１８０は、ＮＭＯＳトランジスタ１８１、１８２を含む。ＮＭＯＳトランジスタ１８１は、センシングノードＳＮ１とノードＱ２の間に連結され、プログラム制御信号ＰＧＭＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１８１がターンオンされたとき、ノードＱ２から受信されるセンシングデータＳ１または入力データＤ１もしくはＤ２をセンシングノードＳＮ１に出力する。ＮＭＯＳトランジスタ１８２は、センシングノードＳＮ１とノードＱ４の間に連結され、プログラム制御信号ＰＧＭＲに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１８２がターンオンされたとき、ノードＱ４から受信されるセンシングデータＳ２または入力データＤ３もしくはＤ４をセンシングノードＳＮ１に出力する。
【００１７】
データ出力回路１９０は、ＮＭＯＳトランジスタ１９１、１９２を含む。ＮＭＯＳトランジスタ１９１は、ノードＱ２とデータ入出力ノードＹ１の間に連結され、出力制御信号ＭＢＤＯに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１９１がターンオンされたとき、ノードＱ２から受信されるセンシングデータＳ１をデータ入出力ノードＹ１に出力する。また、ＮＭＯＳトランジスタ１９２は、ノードＱ４とデータ入出力ノードＹ１の間に連結され、出力制御信号ＳＢＤＯに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタ１９２がターンオンされたとき、ノードＱ４から受信されるセンシングデータＳ２をデータ入出力ノードＹ１に出力する。
【００１８】
検証回路２０１は、ノードＱ２を通してラッチ回路１４２から受信されるセンシングデータＳ１に応答して検証ラインＰＶＬに検証信号ＭＶＲを出力する。例えば、検証回路２０１は、ＰＭＯＳトランジスタとして具現されることができる。この場合、センシングデータＳ１が「０」であるとき、検証回路２０１が検証ラインＰＶＬに内部電圧ＶＤＤを供給する。その結果、検証ラインＰＶＬにロジック「１」の検証信号ＭＶＲが発生する。反対に、センシングデータＳ１が「１」であるとき、検証回路２０１は検証ラインＰＶＬに内部電圧ＶＤＤの供給を停止する。図３には示されていないが、検証回路２０１が内部電圧ＶＤＤを供給しないとき、検証ラインＰＶＬはグラウンド電圧ＶＳＳでディスチャージされる。したがって、検証ラインＰＶＬにはロジック「０」の検証信号ＭＶＲが発生する。
【００１９】
検証回路２０２は、上記ノードＱ４を通してラッチ回路１５２から受信されるセンシングデータＳ２に応答して検証ラインＰＶＲに検証信号ＬＶＲを出力する。例えば、検証回路２０２は、ＰＭＯＳトランジスタとして具現されることができる。検証回路２０２の具体的な動作は、上述した検証回路２０１の動作と類似しているので、説明の重複を避けるために、これについての詳細な説明は、省略する。
【００２０】
次に、図４を参照しながら、ページバッファＰＢ１〜ＰＢＮのそれぞれがシングルラッチタイプで設計される場合の、ページバッファＰＢ１〜ＰＢＮの構成及び具体的な動作を詳しく説明すると、次のとおりである。ページバッファＰＢ１〜ＰＢＮそれぞれの構成及び具体的な動作は実質的に類似しているので、ページバッファＰＢ１を中心に説明する。ページバッファＰＢ１は、ビットライン選択回路ＢＳ１’とレジスタ回路ＲＧ１’を含む。ビットライン選択回路ＢＳ１’は、ＮＭＯＳトランジスタＮ２１〜Ｎ２４を含む。ＮＭＯＳトランジスタＮ２１〜Ｎ２４の動作説明は、上述したＮＭＯＳトランジスタＮ１１〜Ｎ１４と類似しているので、説明の重複を避けるために省略する。レジスタ回路ＲＧ１’は、プリチャージ回路２１０、レジスタ２２０、データ入力回路２３０、プログラム制御回路２４０及びデータ出力回路２５０を含む。プリチャージ回路２１０は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳＮ１を通してセンシングラインＳＮＬ１をプリチャージ電圧ＶＰＲＥでプリチャージする。例えば、プリチャージ回路２１０は、ＰＭＯＳトランジスタとして具現されることができる。レジスタ２２０は、センシング回路２２１、ラッチ回路２２２及びラッチリセット回路２２３を含む。センシング回路２２１は、ラッチ制御信号ＬＣＨに応答して、センシングラインＳＮＬ１が連結されたセンシングノードＳＮ１の電圧をセンシングし、ノードＮ１にセンシングデータＳＢを発生する。センシング回路２２１は、ＮＭＯＳトランジスタ２２４、２２５を含む。ＮＭＯＳトランジスタ２２４は、センシングノードＳＮ１の電圧に応答してターンオンまたはターンオフされ、ＮＭＯＳトランジスタ２２５は、ラッチ制御信号ＬＣＨに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタ２２４、２２５がいずれもターンオンされたとき、ノードＮ１にロジック「０」（＝グラウンド電圧ＶＣＣ）のセンシングデータＳＢが発生する。ラッチ回路２２２は、ノードＮ１、Ｎ２に連結されたインバータ２２６、２２７を含む。ラッチ回路２２２は、ノードＮ１から受信されるセンシングデータＳＢをラッチし、反転したセンシングデータＳをノードＮ２に出力する。また、ラッチ回路２２２は、ノードＮ１を通して受信される入力データＤＡ１Ｂをラッチして反転した入力データＤＡ１をノードＮ２に出力する。また、ラッチ回路２２２は、ノードＮ２を通して受信される入力データＤＡ２をラッチし、反転した入力データＤＡ２ＢをノードＮ１に出力する。ラッチリセット回路２２３は、リセット制御信号ＲＳＴに応答して、ラッチ回路２２２を初期化する。例えば、ラッチリセット回路２２３は、ＮＭＯＳトランジスタとして具現されることができる。この場合、ラッチリセット回路２２３は、リセット制御信号ＲＳＴがイネーブルされるとき、ノードＮ２をグラウンド電圧ＶＳＳでディスチャージする。その結果、ラッチ回路２２２が初期化される。
【００２１】
データ入力回路２３０は、ＮＭＯＳトランジスタ２３１、２３２を含む。ＮＭＯＳトランジスタ２３１は、ノードＮ１とデータ入出力ノードＹ１の間に連結され、入力制御信号ＤＩに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタ２３１は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤＡ１ＢをノードＮ１に出力する。ＮＭＯＳトランジスタ２３２は、ノードＮ２とデータ入出力ノードＹ１の間に連結され、入力制御信号ｎＤＩに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタ２３２は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤＡ２を上記ノードＮ２に出力する。
【００２２】
プログラム制御回路２４０は、プログラム制御信号ＰＧＭに応答して、ノードＮ２から受信される入力データＤＡ１またはＤＡ２をセンシングノードＳＮ１に出力する。望ましくは、プログラム制御回路２４０は、ＮＭＯＳトランジスタとして具現されることができる。データ出力回路２５０は、出力制御信号ＰＢＤＯに応答して、ノードＮ２から受信されるセンシングデータＳをデータ入出力ノードＹ１に出力する。望ましくは、データ出力回路２５０は、ＮＭＯＳトランジスタとして具現されることができる。
【００２３】
図５は、図２に示されたページバッファとメモリセルアレイの一部が形成された半導体基板を概念的に示した斜視図である。図面の簡略化のために、図５では、ページバッファとメモリセルアレイそれぞれの細部的な構成要素についての図示が省略され、各装置が形成される領域を中心として図示されている。半導体基板３００の上部には、メモリセルアレイパターン３１０、ビットライン選択回路パターン３２１〜３２４、３５１〜３５４、レジスタ回路パターン３３１〜３３４、３６１〜３６４がそれぞれ形成されている。メモリセルアレイパターン３１０の図中右側には上記ビットライン選択回路パターン３２１〜３２４が順次並んで配置され、ビットライン選択回路パターン３２４のさらに右側にはレジスタ回路３３１〜３３４が順次並んで配置されている。また、ビットライン選択回路パターン３２１〜３２４とレジスタ回路パターン３３１〜３３４とのそれぞれの間の電気的通路を形成するために、センシングラインパターン３４１〜３４４がビットライン選択回路パターン３２１〜３２４及びレジスタ回路パターン３３１〜３３４の上に形成されている。例えば、センシングラインパターン３４１は、ビットライン選択回路パターン３２１とレジスタ回路パターン３３１の間の電気的通路を形成する。ビットライン選択回路パターン３５１〜３５４は、ビットライン選択回路パターン３２１〜３２４と同様にメモリセルアレイパターン３１０の図中左側に順次並んで配置されている。レジスタ回路パターン３６１〜３６４は、ビットライン選択回路パターン３５４のさらに左側に順次並んでに配置されている。また、ビットライン選択回路パターン３５１〜３５４とレジスタ回路パターン３６１〜３６４とのそれぞれの間の電気的通路を形成するために、センシングラインパターン３７１〜３７４がビットライン選択回路パターン３５１〜３５４及びレジスタ回路パターン３６１〜３６４の上に形成されている。ところで、センシングラインパターン３４１〜３４４または３７１〜３７４の相互間には、寄生容量Ｃ１が存在する。また、センシングラインパターン３４１〜３４４または３７１〜３７４と下部パターン（すなわち、ビットライン選択回路パターン及びレジスタ回路パターン）の間には、寄生容量Ｃ２が存在する。ここで、寄生容量Ｃ１、Ｃ２は、フラッシュメモリ装置１００の読出し動作時に、センシングラインＳＮＬ１〜ＳＮＬＮを通して転送される読出しデータの電圧に影響を与えることがある。例えば、センシングラインＳＮＬ２を通して転送される読出しデータのロジック値が「１」であり、センシングラインＳＮＬ１、ＳＮＬ３を通してそれぞれ転送される読出しデータのそれぞれのロジック値が「０」である場合が考えられる。この場合、寄生キャパシタＣ１、Ｃ２による結合容量(coupling capacitance)により決定される電圧ΔＶだけ、センシングラインＳＮＬ２を通して転送される読出しデータの電圧が減少する。例えば、センシングラインＳＮＬ２のプリチャージ電圧ＶＰＲＥが内部電圧ＶＤＤである場合、上記電圧ΔＶは、以下の式［数１］で表される。
【００２４】
［数１］
ΔＶ＝（ＣＰ／ＣＧ＋ＣＰ）×ＶＤＤ
ここに、ＣＰはＣ１のキャパシタンス、ＣＧはＣ２のキャパシタンスである。
【００２５】
次に、図６を参照しながら、上述のフラッシュメモリ装置１００のノーマル(normal)読出し動作及び検証(verify)読出し動作の過程を詳細に説明する。図６は、図２に示されたフラッシュメモリ装置の読出し動作と関連した信号の動作タイミング波形図である。通常、フラッシュメモリ装置１００（図２参照）の読出し動作は、メモリセルアレイ１１０の１ページ（ＰＧ１〜ＰＧＫのうちの一つ）単位で実行される。しかし、この実施例では、説明の便宜上、例えば、ワードラインＷＬ１とビットラインＢＬｅ１が選択され、ワードラインＷＬ１とビットラインＢＬｅ１に連結されたメモリセルＭｅ１１からデータが読み出される過程を中心として説明する。また、この実施例では、図３に示されたページバッファＰＢ１の動作を中心として説明する。
【００２６】
まず、プリチャージ電圧発生器１２０の第１及び第２電圧発生器１２１、１２２が第１及び第２電圧ＶＰ１、ＶＰ２をそれぞれ図示の時点で発生する。この場合、第１電圧発生器１２１は、第１電圧ＶＰ１を内部電圧ＶＤＤレベルで発生し、第２電圧発生器１２２は、第２電圧ＶＰ２を電圧ＶＤＤ＋ΔＶレベルで発生する。ここで、電圧ΔＶは、上記［数１］で示されたとおりである。
【００２７】
その後、時間Ｔ１の間、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされる。また、プリチャージ制御信号ＰＲＥＣＨｂのディスエーブル時に、時間Ｔ２の間、選択制御信号ＳＣＴＬとビットライン選択信号ＢＳＬｅ１がイネーブルされる。図６には示されていないが、ビットライン選択信号ＢＳＬｅ１がイネーブル状態である間、ビットライン選択信号ＢＳＬｏ１とディスチャージ信号ＤＩＳＣＨｅ１がディスエーブルされ、ディスチャージ信号ＤＩＳＣＨｏ１がイネーブルされる。
【００２８】
選択制御信号ＳＣＴＬに応答して、時間Ｔ２の間、プリチャージ電圧発生器１２０の電圧セレクタ１２３が第１電圧ＶＰ１を選択し、プリチャージ電圧ＶＰＲＥとして出力する。プリチャージ制御信号ＰＲＥＣＨｂに応答して、時間Ｔ２の間、プリチャージ回路１３０がセンシングノードＳＮ１を通してセンシングラインＳＮＬ１をプリチャージ電圧ＶＰＲＥ（すなわち、第１電圧ＶＰ１）でプリチャージする。このときに、ビットライン選択回路ＢＳ１は、ビットライン選択信号ＢＳＬｅ１、ＢＳＬｏ１に応答して、ビットラインＢＬｅ１をセンシングラインＳＮＬ１に連結し、ビットラインＢＬｏ１をセンシングラインＳＮＬ１から分離する。また、ビットライン選択回路ＢＳ１は、ディスチャージ信号ＤＩＳＣＨｅ１、ＤＩＳＣＨｏ１に応答して、ビットラインＢＬｏ１をビットライン制御信号ＶＩＲＰＷＲの電圧（すなわち、グラウンド電圧ＶＳＳ）でディスチャージして、遮蔽させる。結果的に、時間Ｔ２の間、ビットラインＢＬｅ１とセンシングラインＳＮＬ１がプリチャージ電圧ＶＰＲＥでプリチャージされる。
【００２９】
時間Ｔ２の経過後に、選択制御信号ＳＣＴＬがディスエーブルされ、次いで時間Ｔ３の間、ビットライン選択信号ＢＳＬｅ１がディスエーブルされる。選択制御信号ＳＣＴＬに応答して、電圧セレクタ１２３が第２電圧ＶＰ２を選択し、プリチャージ電圧ＶＰＲＥとして出力する。ビットライン選択回路ＢＳ１は、ビットライン選択信号ＢＳＬｅ１に応答して、ビットラインＢＬｅ１を上記時間Ｔ３の間、センシングラインＳＮＬ１から分離する。時間Ｔ３の間は、プリチャージ制御信号ＰＲＥＣＨｂは、ディスエーブル状態で維持される。プリチャージ制御信号ＰＲＥＣＨｂに応答して、プリチャージ回路１３０が時間Ｔ３の間、センシングノードＳＮ１を通してセンシングラインＳＮＬ１をプリチャージ電圧ＶＰＲＥ（すなわち、第２電圧ＶＰ２）でプリチャージする。一方、時間Ｔ４の間、ワードラインＷＬ１に読出し電圧ＶＲＤまたは検証読出し電圧ＶＦＲＤが供給される。望ましくは、検証読出し電圧ＶＦＲＤは、読出し電圧ＶＲＤより大きい。例えば、フラッシュメモリ装置１００のノーマル読出し動作の場合は、ワードラインＷＬ１に読み出し電圧ＶＲＤが供給され、フラッシュメモリ装置１００の検証読出し動作の場合は、ワードラインＷＬ１に検証読出し電圧ＶＦＲＤが供給される。上述の時間Ｔ１の経過後に、プリチャージ制御信号ＰＲＥＣＨｂがイネーブルされる。その結果、プリチャージ回路１３０がプリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングラインＳＮＬ１のプリチャージ動作を停止する。
【００３０】
その後、時間Ｔ５の間、ビットライン選択信号ＢＳＬｅ１がイネーブルされる。ビットライン選択回路ＢＳ１（図２）は、ビットライン選択信号ＢＳＬｅ１に応答して、時間Ｔ５の間、ビットラインＢＬｅ１をセンシングラインＳＮＬ１（図２）に連結する。例えば、メモリセルＭｅ１１（図２）が消去されたセルである場合、センシングラインＳＮＬ１の電圧ＶＰ２は、次第に減少してグラウンド電圧ＶＳＳになる。また、メモリセルＭｅ１１がプログラムされたセルである場合、センシングラインＳＮＬ１の電圧ＶＰ２は、センシングラインＳＮＬ１の結合容量により、上記電圧ΔＶだけ減少する。その後、時間Ｔ６の間、ラッチ制御信号ＭＬＣＨがイネーブルされる。ラッチ制御信号ＭＬＣＨに応答して、レジスタ１４０のセンシング回路１４１がセンシングノードＳＮ１の電圧をセンシングする。この場合、センシングノードＳＮ１の電圧は、センシングラインＳＮＬ１の電圧により決定される。メモリセルＭｅ１１が消去されたセルである場合は、センシング回路１４１のＮＭＯＳトランジスタ１４４はターンオフされる。したがって、レジスタ１４０のラッチ回路１４２は、初期化された状態を維持する。また、メモリセルＭｅ１１がプログラムされたセルである場合は、センシングラインＳＮＬ１の電圧が電圧ＶＰ１で維持されるので、ＮＭＯＳトランジスタ１４４はターンオンされる。その結果、センシング回路１４１はノードＱ１をグラウンド電圧ＶＳＳでディスチャージし、ノードＱ１にロジック「０」のセンシングデータＳ１Ｂを発生する。ラッチ回路１４２は、センシングデータＳ１Ｂをラッチして記憶する。また、ラッチ回路１４２は、センシングデータＳ１Ｂを反転してセンシングデータＳ１をノードＱ２に出力する。図６には示されていないが、その後、出力制御信号ＭＢＤＯがイネーブルされ、出力制御信号ＳＢＤＯがディスエセーブルされる。出力制御信号ＭＢＤＯに応答して、データ出力回路１９０のＮＭＯＳトランジスタ１９１がノードＱ２から受信されるセンシングデータＳ１をデータ入出力ノードＹ１に出力する。
【００３１】
以上説明したように、この発明によるフラッシュメモリ装置１００では、読出し動作時に、センシングラインＳＮＬ１の結合容量により減少するセンシングラインＳＮＬ１の電圧分だけ、プリチャージ電圧発生器１２０がプリチャージ電圧ＶＰＲＥを増加させて発生する。結局、センシングラインＳＮＬ１が増加した電圧ＶＰ２で予めプリチャージされるので、その後にセンシングラインＳＮＬ１の電圧が減少しても、センシングラインＳＮＬ１の電圧は、初期のプリチャージ電圧ＶＰＲＥ（すなわち、ＶＰ１）に維持されることができる。したがって、フラッシュメモリ装置１００の読出し動作時に、センシングラインの間の干渉現象が減少し、検証読出し動作またはノーマル読出し動作のフェイル(fail)発生比率を減少させることができる。
【００３２】
以上に説明したこの発明の技術的思想は、望ましい実施例について具体的に記述したものであるが、上述の実施例はその説明のためのものであって、その制限のためのものではないことに注意しなければならない。また、この発明は、この発明の技術分野の通常の専門家であれば、この発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００３３】
【図１】従来のフラッシュメモリ装置の一部分についてそのレイアウトを概略的に示す概念図である。
【図２】この発明の一実施例によるフラッシュメモリ装置の概略的な回路構成を示すブロック図である。
【図３】図２に示されたページバッファの、デュアルラッチタイプで設計されている場合の、詳細な回路図である。
【図４】図２に示されたページバッファの、シングルラッチタイプで設計されている場合の、詳細な回路図である。
【図５】図２に示されたページバッファとメモリセルアレイの一部が形成された半導体基板を概念的に示した斜視図である。
【図６】図２に示されたフラッシュメモリ装置の読出し動作に関連する信号の動作タイミング波形図である。
【符号の説明】
【００３４】
１００…フラッシュメモリ装置
１１０…メモリセルアレイ
１２０…プリチャージ電圧発生器
１２１…第１電圧発生器
１２２…第２電圧発生器
１２３…電圧セレクタ
ＰＢ１〜ＰＢＮ…ページバッファ
ＢＳ１〜ＢＳＮ…ビットライン選択回路
ＲＧ１〜ＲＧＮ…レジスタ回路
【図１】
2007265594.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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