(57)【要約】【課題】  単位セル当たりのビット数が大きいメモリ素子であってもデータの確実な読み込み・書き込みを可能にしたマップアドレス管理方法を提供する。【解決手段】  磁壁６を有する記録媒体としての磁性細線２と、磁性細線２に複数の記録ビット５から成るデータ列８を磁壁６の移動により記録する記録ヘッド３と、記録されたデータ列８を磁壁６の移動により再生する第１の再生ヘッド４とを備えた単位セル１がマトリクス状に複数配されて成るメモリ素子のマップアドレス管理方法であって、データ列８の端部に位置する複数の記録ビット５に規則的な信号を付加している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子のマップアドレス管理方法であって、
上記データ列の端部に位置する複数の上記記録ビットに規則的な信号を付加することを特徴とするメモリ素子のマップアドレス管理方法。
【請求項２】
上記メモリ素子が、上記単位セルの行アドレスを管理する行デコーダと、列アドレスを管理する列デコーダとを有しており、
これらの行デコーダおよび列デコーダによって単位セルの絶対アドレスを制御することにより指定された単位セルのデータ列からメインデータを取り出し、
複数の単位セルのデータ列から取り出した複数のメインデータからデータブロックを生成すると共に、該データブロックを、該データブロックの始端が、上記のいずれかの単位セルの始端に対応する一方、上記データブロックの終端が上記のいずれかの単位セルの終端に対応するように、配置することを特徴とする請求項１に記載のメモリ素子のマップアドレス管理方法。
【請求項３】
上記データ列の端部に位置する複数の記録ビットに上記単位セルのアドレス情報を付加すると共に、該データ列から上記メインデータを取り出すときに、上記アドレス情報を上記メインデータに加えることを特徴とする請求項２に記載のマップアドレス管理方法。
【請求項４】
磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子であって、
上記データ列の端部に位置する複数の上記記録ビットに規則的な信号が付加されていることを特徴とするメモリ素子。
【請求項５】
上記磁性細線には複数の括れが設けられており、上記記録ビットは、上記括れに挟まれて位置していることを特徴とする請求項４に記載のメモリ素子。
【請求項６】
上記単位セルの行アドレスを管理する行デコーダと、列アドレスを管理する列デコーダとを有しており、
これらの行デコーダおよび列デコーダによって単位セルの絶対アドレスを制御することにより指定された単位セルのデータ列から取り出されたメインデータを順に並べてデータブロックが生成されており、
該データブロックは、該データブロックの始端が、上記のいずれかの単位セルの始端に対応する一方、上記データブロックの他端が上記のいずれかの単位セルの他端に対応するように配設されていることを特徴とする請求項４または５に記載のメモリ素子。
【請求項７】
上記データ列の端部に位置する複数の上記記録ビットには少なくとも上記単位セルのアドレス情報がさらに含まれており、このアドレス情報が上記メインデータに加えられていることを特徴とする請求項６に記載のメモリ素子。
【請求項８】
上記規則的な信号、および／または、上記アドレス情報を読み込む再生ヘッドが上記単位セルに設けられていることを特徴とする請求項４ないし７のいずれか１項に記載のメモリ素子。
【請求項９】
同一の上記単位セルに設けられた上記磁性細線は、最初に上記データ列が書き込まれた第１の領域と、データ列を記録および／または再生するために該データ列が移動する移動先の第２領域とからなっており、
上記再生ヘッドは上記第２の領域に設けれらていることを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
上記データ列を上記第１の領域から上記第２の領域へ移動させるとき、および、上記データ列を上記第２の領域から上記第１の領域へ移動させるときに、上記読み込みヘッドにて上記アドレス情報を読み込むことを特徴とする請求項９に記載のメモリ素子。
【請求項１１】
上記再生ヘッドが上記データ列の端部に位置する上記複数の記録ビットが設けられた領域と、上記メインデータが設けられた領域との間に配されていることを特徴とする請求項９または１０に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録媒体としての磁性細線と、この磁性細線に記録を行なう書き込みヘッドと、上記磁性細線に記録されたデータを再生する読み込みヘッドから構成され、磁気情報の記録又は再生時において、磁性細線に記録された磁壁を電流によって移動させるメモリ素子に関し、特に、セル内に於ける多数ビットを有するメモリ素子のマップアドレス管理に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリを初めとする不揮発性メモリ、いわゆる電源を切っても、情報を保持することが出来るメモリは、多くの商品に搭載されている。例えば、ＰＣ（Personal Computer；パーソナルコンピュータ）では、ＵＳＢメモリ装置に、ポータブルオーディオでは、アップルコンピュータ社のiPodShuffleに代表されるシリコンオーディオに用いられている。
【０００３】
半導体プロセスで作製される不揮発性メモリは、その容量を年々増加させると同時にそのコストの低下も著しい。これにより、従来用いられてきた記憶装置、例えば、ＭＤ、ＣＤ（コンパクトディスク）、ＨＤＤ（ハードディスク装置）などの記録装置は、今後、不揮発性メモリに置き換えられていくことが予想されている。
【０００４】
その中で、特に容量において、大きなポテンシャルを有する、不揮発性メモリが提案されている。この不揮発性メモリは、ＩＢＭ提案の磁気レーストラックメモリ（ＭＲＴＭ：Ｍａｇｎｅｔｉｃ  Ｒａｃｅ−Ｔｒａｃｋ  Ｍｅｍｏｒｙ）という新型の不揮発性メモリである（特許文献１参照）。この不揮発性メモリは、磁性細線と呼ばれるナノオーダーの断面を持つ強磁性材料からなる細線に磁気的に記録された情報を電流によって高速に移動させる事によって、固定された再生ヘッドで読み取りを行なうものである。細線への情報の書き込みは、再生ヘッドに隣接配置された記録ヘッドで行なう。
【０００５】
図１０（ａ）（ｂ）は、特許文献１に記載されている、ＭＲＴＭの概略構成図である。この図１０（ａ）（ｂ）を用いて、ＭＲＴＭを説明する。なお、図１０（ａ）は、ＭＲＴＭを概略的に示す図であり、図１０（ｂ）は、このＭＲＴＭの再生用ヘッド（再生ヘッド）および記録用ヘッド（記録ヘッド）周辺の拡大図である。
【０００６】
同図に示すように、磁性細線１０３が、Ｕ字型形状でシリコン基板１２０上、SiO２のような絶縁体（絶縁物）に埋め込まれて形成されている。そして、この磁性細線１０３の底面でかつシリコン基板１２０上に設けられた記録ヘッド１０１と、この記録ヘッド１０１から離間してシリコン基板１２０上に設けられた再生ヘッド１０２と、同じくシリコン基板１２０上に設けられたその他の電気配線とが配置されている。上記の磁性細線１０３は、パーマロイ（ＮｉＦｅ合金）、Ｆｅ、Ｃｏ、Ｎｉの強磁性金属、又はこれら金属を含む合金から成っている。
【０００７】
つまり、これら磁性細線１０３、記録ヘッド１０１、および再生ヘッド１０２にて一つの単位セル１００が構成されており、図１０には示していないが、この単位セル１００同士を電気的に複数接続させる事によって、ＭＲＴＭのメモリチップが構成される。
【０００８】
磁性細線１０３に記録された情報（記録情報；磁気情報；データ）は、Ｕ字型をした磁性細線１０３の一方の領域（初期領域）１０７に記録されている。なお、磁性細線１０３の他方の領域をリザーブ領域１１０とする。記録情報は、磁性細線１０３の長さに多数のビットが記録されており（これを記録ビット１０６という）、例えば、１０ミクロンの長さに０．１ミクロンの磁化領域を記録できれば、１００ビットとなる。初期領域１０７に記録された磁気情報は、この磁性細線１０３に電流を流す事によって、リザーブ領域１１０に移動させることができる。
【０００９】
この移動時に再生、記録を行なう。一般的なフラッシュメモリの場合、単位セルに１ビット、又は数ビット程度を記録するのに対し、このメモリチップは、数十倍のビットを記録可能であるので、大容量メモリを実現できる。
【００１０】
また、特許文献２に記載されている通り、一般的なフラッシュメモリでは、ビット線とワード線で与えられるセルのアドレスを基準とし、更にセルのビット数を感知する感知部が設けられ、記録データは、このビット線とワード線の電圧の組み合わせによって、記録あるいは再生を行なうように構成されている。
【特許文献１】米国特許第０６８３４００５号公報（平成１５年１２月１６日  公表）
【特許文献２】特表平１０−５０１３６１号公報（平成１０年２月３日  公表）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述したように、ＭＲＴＭの場合、単位セル１００に記憶させる記録ビット１０６の数がかなり大きくなる。この点は、記録容量の増大、というメリットをもたらす。
【００１２】
しかしながら、この不揮発性メモリ（ＭＲＴＭ）では、図１０（ａ）（ｂ）に示すように、記録ヘッド１０１と再生ヘッド１０２との位置が離れて配置されている。そのため、予めこの位置ずれ量が分かっていないと、データの始まりがずれることになる。
【００１３】
また、単位セル１００毎の磁気特性のばらつきや磁壁ピニングエネルギーのばらつきにより、データの初めと終わりが不明確になる可能性を持つ。これは、単位セル１００において、記録された磁気情報は電気パルスの電流振幅と数によって、移動量制御が可能であるが、同じ電気パルス（数、電流振幅）で駆動した場合にも、磁気特性ばらつき、磁壁ピニングエネルギーのばらつきにより、同じ移動量となるとは限らない。従って、せっかく記録容量を増大させているのに、データの単位セルへの確実な書き込み・データの単位セルからの確実な読み込みができない、という問題があった。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、単位セル当たりのビット数が大きいメモリ素子であってもデータの確実な読み込み・書き込みを可能にしたメモリ素子、およびマップアドレス管理方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明のメモリ素子のアドレスマップ管理方法は、上記の課題を解決するために、磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子のマップアドレス管理方法であって、上記データ列の端部に位置する複数の上記記録ビットに規則的な信号を付加することを特徴としている。
【００１６】
また、本発明のメモリ素子は、上記の課題を解決するために、磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子であって、上記データ列の端部に位置する複数の上記記録ビットに規則的な信号が付加されていることを特徴としている。
【００１７】
本発明のメモリ素子は、磁性細線と、書き込みヘッドと、読み込みヘッドとを有する、いわゆる、ＭＲＴＭ（Magnetic Race-Track Memory）として知られているメモリ素子である。
【００１８】
このメモリ素子では、上記したように、書き込みヘッドと読み込みヘッドとが互いに離間しているため（つまり、初期領域からそれぞれのヘッドまでの距離が異なるため）、記録・再生する際に、データ列の始まりがずれるという問題がある。また、メモリ素子を構成する単位セル毎の磁気特性のばらつきや磁壁ピニングエネルギーのばらつきにより、データの初めと終わりが不明確になる可能性があるという問題もある。これらの問題のために、正確にデータ列を書き込んだり、読み込んだりすることができなかった。
【００１９】
これに対して、上記構成によれば、本発明のメモリ素子、およびメモリ素子のアドレスマップ管理方法では、データ列の端部に位置する複数の上記記録ビットに規則的な信号が付加されている。
【００２０】
ここで、規則的な信号とは、データ列の始端や終端（端部）を認識することができる信号のことをいい、例えば、「０１」のデジタルデータの連続データ「０１０１０１０１・・・」、すなわち、磁化方向を連続的に反転させた信号が挙げられる。
【００２１】
このような規則的な信号をデータ列に付加することによって、データ列の端部を容易に認識することができる。従って、データ（データ列）の始まりがずれたり、データの初めと終わりが不明確になるという問題を回避することができる。それゆえ、単位セル当たりのビット数が大きいメモリ素子であってもデータの確実な読み込み・書き込みを可能にしたメモリ素子、およびマップアドレス管理方法を提供することができる。
【００２２】
また、本発明のメモリ素子のマップアドレス管理方法では、上記メモリ素子が、上記単位セルの行アドレスを管理する行デコーダと、列アドレスを管理する列デコーダとを有しており、これらの行デコーダおよび列デコーダによって単位セルの絶対アドレスを制御することにより指定された単位セルのデータ列からメインデータを取り出し、複数の単位セルのデータ列から取り出した複数のメインデータからデータブロックを生成すると共に、該データブロックを、該データブロックの始端が、上記のいずれかの単位セルの始端に対応する一方、上記データブロックの終端が上記のいずれかの単位セルの終端に対応するように、配置することが好ましい。
【００２３】
また、本発明のメモリ素子では、上記単位セルの行アドレスを管理する行デコーダと、列アドレスを管理する列デコーダとを有しており、これらの行デコーダおよび列デコーダによって単位セルの絶対アドレスを制御することにより指定された単位セルから取り出されたメインデータを順に並べてデータブロックが生成されており、該データブロックは、該データブロックの始端が、上記のいずれかの単位セルの始端に対応する一方、上記データブロックの他端が上記のいずれかの単位セルの他端に対応するように配設されていることが好ましい。
【００２４】
一般的に、フラッシュメモリの場合、通常、セルのアドレスは、ビット線とワード線の交点を座標に見立てて与えられる。このセルのデータアドレス管理は、メモリチップ上に別途設けられたＣＰＵにて制御される。この場合、アドレスに対して、１ビットのデータが与えられる。これに対して、ＭＲＴＭのように、単位セルに１００ビットを超えるような多数ビットデータが格納されている場合、上記と同様にセル単位でアドレス管理を行なうと不要なデータを含むセル全体のデータを読み出す必要があるので、データのランダムアクセス性能が低下するという問題がある。
【００２５】
ところが、上記の特許文献１には、書き換え手段、及び読み込み手段については、記述されているが、記録されたセル、詳細には、セルに記録されたビット列のアドレス管理に関する手段は開示されていない。また、上記特許文献２に記載されたアドレス信号と複数ビットを持つセルの再生も、上記ビット線とワード線によるアドレス管理を拡張するものであって、ＭＲＴＭのように単位セルに記録されているビット数が、１００ビット以上となるようなデータ列を想定していない。
【００２６】
一方、仮に、通常のフラッシュメモリと同様に、単位セルに連続的にデータを記録していくと、一つの単位セルのビット数が極めて大きいので、単位セルの中に２つのデータブロックが存在することになる。単位セルの中に２つのデータブロックが存在すると、書き込み時には記録密度向上に寄与するが、ある特定のデータブロックを消去する場合、単位セル内でデータブロックの始端を初めに検出する必要があるため、始端を検出するための時間を要し、消去速度の低下を引き起こす。データの消去速度が低下すると、データの消去後の再書き込みまでにかかる時間も増えてしまう、という問題が生じる。
【００２７】
これに対して、上記構成によれば、データブロックの始端（磁壁が移動する方向の一端）が、いずれかの単位セルの始端に対応する一方、データブロックの他端がいずれかの単位セルの他端に対応するようになっている。そのため、異なるデータブロックで同じ単位セルを共有することがなくなり、単位セル単位（単位セル毎）でのデータブロックの消去が可能となる。
【００２８】
消去動作は、データブロック単位（つまり、セル単位）で行なわれるので、通常のフラッシュメモリと同様のアドレス管理による消去を行なっても、他のデータブロックを削除することがない。すなわち、単位セル内を管理する専用のＣＰＵを用いることなく、通常のフラッシュメモリと同様のアドレス管理（アドレス制御）にて消去できるので、消去時間を短縮できると共に、再書き込み速度を早めることができる
また、本発明のマップアドレス管理方法では、上記データ列の端部に位置する複数の記録ビットに上記単位セルのアドレス情報を付加すると共に、該データ列から上記メインデータを取り出すときに、上記アドレス情報を上記メインデータに加えることが好ましい。
【００２９】
また、本発明のメモリ素子では、上記データ列の端部に位置する複数の上記記録ビットには少なくとも上記単位セルのデータ列アドレス情報がさらに含まれており、このアドレス情報が上記メインデータに加えられていることが好ましい。
【００３０】
上記構成によれば、メインデータにアドレス情報が付加されているので、アドレス管理が容易になるだけでなく、このアドレス情報に記録、未記録の区別を記録させることにより、上記のデータブロックを更に細分化して記録された単位セルからの情報のみを取り出す（読み込む）ことができる。これにより高速なランダムアクセスを実現することができる。
【００３１】
また、本発明のメモリ素子では、上記磁性細線には複数の括れが設けられており、上記記録ビットは、上記括れに挟まれて位置していることが好ましい。上記構成によれば、この括れにおいて磁壁を安定して留めることができる。
【００３２】
また、本発明のメモリ素子では、上記規則的な信号、および／または、上記アドレス情報を読み込む再生ヘッドが上記単位セルに設けられていることが好ましい。
【００３３】
上記構成によれば、アドレス情報を読み込みヘッドに先行して再生ヘッドにて読み込むことができる。従って、更なる高度なアクセス性能を得ることができる。
【００３４】
また、本発明のメモリ素子では、同一の上記単位セルに設けられた上記磁性細線は、最初に上記データ列が書き込まれた第１の領域と、データ列を記録および／または再生するために該データ列が移動する移動先の第２領域とからなっており、上記再生ヘッドは上記第２の領域に設けれらていることが好ましい。
【００３５】
上記構成によれば、データ列の始端にアドレス情報を埋め込んだ場合、第２の領域から第１の領域にデータ列が移動する場合に先行してアドレス情報を得ることが可能で、第１の領域から読み込みを始める場合にも再生ヘッドでアドレス情報を読み込みことが可能とある。
【００３６】
また、本発明のメモリ素子では、上記データ列を上記第１の領域から上記第２の領域へ移動させるとき、および、上記データ列を上記第２の領域から上記第１の領域へ移動させるときに、上記読み込みヘッドにて上記アドレス情報を読み込むことが好ましい。
【００３７】
また、本発明のメモリ素子では、上記再生ヘッドが上記データ列の端部に位置する上記複数の記録ビットが設けられた領域と、上記メインデータが設けられた領域との間に配されていることが好ましい。
【発明の効果】
【００３８】
本発明のマップアドレス管理方法は、以上のように、磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子のマップアドレス管理方法であって、上記データ列の端部に位置する複数の上記記録ビットに規則的な信号を付加している。
【００３９】
また、本発明のメモリ素子は、以上のように、磁壁を有する記録媒体としての磁性細線と、該磁性細線に複数の記録ビットから成るデータ列を上記磁壁の移動により記録する書き込みヘッドと、記録された上記データ列を上記磁壁の移動により再生する読み込みヘッドとを備えた単位セルがマトリクス状に複数配されて成るメモリ素子であって、上記データ列の端部に位置する複数の上記記録ビットに規則的な信号が付加されている。
【００４０】
従って、単位セル当たりのビット数が大きいメモリ素子であってもデータの確実な読み込み・書き込みを可能にしたメモリ素子、およびマップアドレス管理方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
本発明の一実施の形態を説明する前に、まず、本発明の前提となる参考例について、図面を用いて説明する。なお、ここで説明する参考例の構成については、後述する実施の形態の構成に対して、適宜用いることができる。
【００４２】
〔参考例〕
図１０（ａ）は、本発明の実施の形態を説明する背景（参考例）としてのＭＲＴＭ（Magnetic Race-Track Memory）における単位セル１００の概略構成図である。図１０（ｂ）は、図１０（ａ）における後述する記録ヘッドおよび再生ヘッド周辺を拡大した図である。このＭＲＴＭは、上記の特許文献１に記載されている。なお、図示しないが、ＭＲＴＭは、単位セル１００が同一平面上に、マトリクス状に複数配されることによって構成されている。
【００４３】
この単位セル１００は、図１０（ａ）（ｂ）に示すように、記録媒体としての磁性細線１０３と、磁性細線１０３に情報信号を書き込むための記録ヘッド１０１と、磁性細線１０３に書き込まれた情報信号（磁気記録情報；情報）を読み出すための再生ヘッド１０２と、を有している。
【００４４】
また、記録ヘッド１０１および再生ヘッド１０２は、図１０（ｂ）に示すように、互いに磁性細線１０３に対向し、かつ、互いに離間して設けられている。なお、磁性細線１０３は、図１０（ａ）に示すように、単位セル１００毎に、初期領域１０７と、リザーブ領域１１０と、を有している。ここで、初期領域１０７に記録された情報信号をリザーブ領域１１０に移動させることによって、単位セル１００へ情報信号の書き込み（記録）および読み出し（再生）を行なうことができる。図１０（ａ）（ｂ）では、情報信号が初期領域１０７に記録された構成を示している、つまり、これらの図に示すように、初期領域１０７の磁性細線には、情報信号が記録された、複数の記録ビット１０６が設けられている。
【００４５】
単位セル１００は、磁性細線１１０を記録媒体とし、情報信号を記録するものである。情報信号の記録は、記録ヘッド１０１からの発生磁界によって磁化方向（磁化方向）を変える（決定する）ことによって行なう。この情報信号の記録は、記録ヘッド１０１に銅線を用いて、この銅線を流れる電流Ｉによる外部磁界を用いてもよい。また、この情報の記録は、磁性細線１０３を用いて、磁壁１０４（図１１参照）からの漏れ磁界を用いてもよい。記録した情報信号の読み取り（読み出し）は、磁性細線１０３の近傍に設けられた、磁気抵抗効果素子を備えた再生ヘッド１０２によって行なう。
【００４６】
単位セル１００において、磁性細線１０３に設けられた磁壁１０４は、電流ＩをＧ方向に流す事によって電流Ｉが流れる方向（Ｇ方向）とは逆方向へ移動するようになっている。つまり、電流Ｉによって電子の移動方向と同方向に磁壁１０４を移動させることによって、情報信号を高速に移動させて、磁性細線１０３へ情報信号の記録および再生を行なう。
【００４７】
図１１は、従来の参考例としての磁性細線１０３の一部分（の記録ビット１０６保持部分）を拡大したものである。磁性細線１０３には、同図に示すように、情報信号が記録された記録ビット１０６の間に、磁壁１０４が設けられており、この磁壁１０４の安定したピニングを実現するため、括れ１０５が設けられている。この括れ１０５の位置で磁壁１０４が安定して存在する（留まる）ようになっている。
【００４８】
図１２は、従来の参考例としてのフラッシュメモリにおける、アドレスの管理手法を説明する図である。このフラッシュメモリは、同図に示すように、通常、ビット線と呼ばれる情報信号の再生に用いるライン１５１・１５２と、ワード線と呼ばれる情報信号の記録に用いるライン１５３とが互いに直交しており、これらのビット線１５１・１５２およびワード線１５３との交点に、セル１５０が配置されている。そして、ワード線１５３上、かつ、２つのビット線１５１・１５２に挟持された位置に、電荷保存領域１５４が設けられている。
【００４９】
このセル１５０には、通常１ビット、最近は２ビットの情報信号の記録が行われるものもあるが、ビット線１５１・１５２とワード線１５３によって、セル１５０のアドレスが指定される（アドレスが管理される）。図１２では、２ビットの情報信号が記録されており、一般的に、ビット線１５１・１５２とワード線１５３との設定電圧の組み合わせによって、セル１５０内情報信号のビット選択、および、ビット情報の再生・記録を切り替えることができるようになっている。なお、セル２０３がマルチビット化された場合のアドレスの管理手法は、上記の特許文献２に詳細に記載されている。
【００５０】
〔実施の形態〕
次に、本発明の一実施の形態について図面を用いて説明する。
【００５１】
図２（ａ）は、本実施の形態のＭＲＴＭ（Magnetic Race-Track Memory）のメモリチップ（メモリ素子）の概略構成を示す斜視図であり、図２（ｂ）は、図２（ａ）に示すメモリチップにマトリクス状に複数配された（互いに直交する行方向および列方向に離間して複数配された）単位セル１のうちの一つを取り出した単位セル１の拡大図である。なお、これらの単位セル１は、後述する連結部１７（図４参照）にて互いに接続されている。この連結部１７は、電流が流れるものであればよく、銅（Cu）、アルミニウム（Al）などの導電性のある金属であれば何でもよい。また、連結部１７は磁性細線であってもよい。
【００５２】
メモリチップは、図２（ａ）に示すように、基台としてのシリコン（半導体）基板（基板）２０、およびこの基板２０上に載置された、メモリ領域２１と、デコーダＣＰＵ２２と、セル内データマッピング用ＣＰＵ２３と、制御回路２４と、周辺回路２５とを備えている。なお、デコーダＣＰＵ２２、制御回路２４、および周辺回路２５は、通常のフラッシュメモリに搭載されているものである。また、周辺回路２５は、外部クロックの処理や、電圧制御すなわち電源としての役割を有している。
【００５３】
メモリ領域２１は、情報を記録するメモリとしての役割を有しており、主に図２（ｂ）に示す単位セル（メモリセル）１がマトリクス状に複数配されて形成されている。
【００５４】
デコーダＣＰＵ２２は、後に図６を用いて説明するように、行デコーダ３０および列デコーダ３１を有しており、これら行デコーダ３０および列デコーダ３１にて、メモリ領域２１における単位セル１の列および行を検出（感知）する役割を有している。但し、行デコーダ３０および列デコーダ３１は必ずしもデコーダＣＰＵ２２に設けられる必要はなく、他の部分に設けられていてもよい。
【００５５】
図３は、図２に示すメモリ領域２１を模式的に示す斜視図である。同図に示すように、行方向には磁性細線２が配されており、列方向には記録時に用いる記録用銅線から成る記録ヘッド３および再生時に用いる再生用磁気抵抗素子７を有する第１の再生ヘッド４が配されており、これらの交点が単位セル１となっている。そして、行アドレスと列アドレスにてアドレス（絶対アドレス）が示される。なお、同図では説明の便宜上、記録ヘッド３と第１の再生ヘッド４とが同一の線分にて描かれている。
【００５６】
図４は、同一行に隣接して３つ配された単位セル１から成る、メモリチップを示す正面図である。これら３つの単位セル１は、同図に示すように、連結部１７を介して互いに電気的に直列接続されている。
【００５７】
次に、本発明の最重要部分である、単位セル１の構成について説明する。
【００５８】
図１は、単位セル１の正面図である。
【００５９】
単位セル１は、同図に示すように、基板２０上に形成されており、記録媒体としての基板２０面に対して垂直方向に折れ曲がった磁性細線２と、この磁性細線２の底部に対向して設けられると共に基板２０上に形成された、記録ヘッド（書き込みヘッド）３および第１の再生ヘッド（読み込みヘッド）４とを備えている。磁性細線２は、ナノオーダーの断面を持つ強磁性材料から成る細線である。なお、磁性細線２は、パーマロイ（ニッケルと鉄の合金）等の強磁性材料から成っている。なお、磁性細線２の形状は、基板２０面に対して垂直方向に折れ曲がっていればどのような形状でもよい。なお、記録媒体としての磁性細線２を折れ曲がった形状とすることにより、記録容量の増大を図ることができる。また、磁性細線２は、初期領域（第１の領域）Ａとリザーブ領域（第２の領域）Ｂとを有している。
【００６０】
また、記録ヘッド３は、導電性材料、銅、アルミニウムからなる一方、第１の再生ヘッド４は、強磁性体で、絶縁体を挟み込むなど、複数の層が積層して成る磁気抵抗効果素子７を備えている。この磁気抵抗効果素子７としては、ＧＭＲ素子、ＴＭＲ素子などが知られている。さらに、基板２０上には、図１に示すように、絶縁体である酸化シリコン（ＳｉＯ２）の層が形成されている。そのため、磁性細線２、記録ヘッド３、および第１の再生ヘッド４は、この酸化シリコンにて覆われている。但し、隣接する単位セル１同士の電気的な連結が必要であるため、磁性細線２の一部は、この酸化シリコンの表面に設けられている。つまり、磁性細線２は、酸化シリコンにて覆われていない部分を有している。但し、図４に示すように単位セル１を電気的に接続した後に、これらの表面にＳｉＯ２を形成しても良い。
【００６１】
図１には、初期領域Ａに情報が記録されている単位セル１の構成について示されている。初期領域Ａにおける磁性細線２に情報（データ列８（請求項に記載のデータ列））が記録された複数の記録ビット５が設けられており、隣接する記録ビット５間には磁壁６が設けられている。さらに、磁性細線２には、一定間隔で括れ９が設けられている。この括れ９は、この括れ９の位置で磁壁６を安定して留める役割を有している。なお、この括れ９の数が磁壁６の数であり、括れ９に挟まれた数が記録ビット５のビット数となる。
【００６２】
そして、この磁性細線２は、記録ヘッド３を流れる電流方向にて記録ビット５の磁化方向（磁化の向き）が決められた複数の記録ビット５を有している。
【００６３】
また、磁性細線２には、図１中の矢印Ｃ方向（初期領域Ａからリザーブ領域Ｂへ向かう方向）へ磁壁６が移動する。なお、磁壁６は、電流Ｉの流れる方向ではなく、電子の流れる方向へ移動する。そのため、電流Ｉの流れる方向と磁壁６の移動方向（Ｃ方向）とは互いに逆になる。
【００６４】
この電流Ｉによって磁壁６を移動させて、つまり、磁性細線２に記録されたデータ列（セルデータ列；データ）８を初期領域Ａからリザーブ領域Ｂへ移動させることによって、磁性細線２へのデータ列８の書き込み（記録）および磁性細線２からのデータ列８の読み出し（再生）を行っている。
【００６５】
ここで、特に注目すべきは、初期領域Ａに記録されているデータ列８の両端部（始端部および終端部）にヘッダ（見出し部）１１・１２が設けられている点にある。具体的には、上記したセル内データマッピング用ＣＰＵ２３によって、データ列８の始端部に第１のヘッダ１１が設けられている一方、データ列８の終端部に第２のヘッダ１２が設けられている。なお、この第１のヘッダ１１および第２のヘッダ１２の付与は、デコーダＣＰＵ２２にて行なうことができるし、記録ヘッド３にて行なうこともできる。
【００６６】
また、これらの第１および第２のヘッダ１１・１２間にはメインデータ１３が設けられている。つまり、メインデータ１３の両側に、第１および第２のヘッダ１１・１２が設けられている。さらに換言すれば、初期領域Ａに記録されているデータ列８は、第１および第２のヘッダ１１・１２およびメインデータ１３から成っている。
【００６７】
これらの第１および第２のヘッダ１１・１２は、特に、データ列８の両端部（始端部および終端部）を認識させる役割を有している。ここで、これらの第１および第２のヘッダ１１・１２の構成としては、例えば、「０１」のデジタルデータの連続データ「０１０１０１０１・・・」、すなわち、磁化方向を連続的に反転させた信号を埋め込んだ構成とすることができる。このように、磁化方向を連続的に反転させる連続データの繰り返しの回数を決めておけば、データ列８の両端部（始端部および終端部）を容易に認識することができる。この第１および第２のヘッダ１１・１２は、記録ヘッド３により連続データなどを書き込むことにより作成することができる。
【００６８】
そのため、第１の再生ヘッドと記録ヘッドとが互いに離れており、ビット数がかなり多い、ＭＲＴＭの単位セルであっても、単位セル内のデータの読み出し（読み取り）を容易に行なうことができる。つまり、単位セル当たりのビット数が大きいメモリ素子であってもデータの確実な読み込み・書き込みが可能となる。
【００６９】
なお、ここでは、データ列８の両端部に第１および第２のヘッダ１１・１２を設けている、すなわち２つのヘッダ１１・１２を設けているが、読み込み・書き込み時のデータ列８の移動方向をいずれか一方向に決めておけば、データ列８の先頭にあれば良いので、ヘッダは一つでもいい。
【００７０】
また、ここでは、磁化方向を連続的に反転させた信号を第１および第２のヘッダ１１・１２に埋め込んでいるが、磁化方向を連続的に反転させた信号に限らず、始端部および／または終端部が分かる、ある一定のルールに従って磁化方向の配列であれば何でもよい。例えば、「０１」と「１１」と「００」とを互いに組み合わせても良い。また、上記したように、磁化方向を連続的に反転させた信号を埋め込む場合には、反転回数は適宜選択することができる。
【００７１】
次に、磁性細線２へのデータの記録・再生方法について説明する。
【００７２】
磁性細線２へのデータの書き込み（記録）は、（ｉ）磁性細線２に対向して設けられた記録ヘッド３に電流を流し、この記録ヘッド３の周りに発生する磁界により記録ビット５の磁化方向を変え、（ｉｉ）図１中の矢印Ｃ方向（初期領域Ａからリザーブ領域Ｂへ向かう方向）へ電流を流すことによって磁壁６を移動させて、つまり、磁性細線２に記録されたデータ列（セルデータ列）８を初期領域Ａからリザーブ領域Ｂへ移動させると同時に、「０」，「１」のデータを書き込むことにより、実現することができる。
【００７３】
一方、データの読み出し（再生）方法は、（ｉｉｉ）予め第１の再生ヘッド４側に磁化方向を固定した固定層を用意し、磁性細線２に電流Ｉを流し、（ｉｖ）図１中の矢印Ｃ方向（初期領域Ａからリザーブ領域Ｂへ向かう方向）へ磁壁６を移動させて、つまり、磁性細線２に記録されたデータ列（セルデータ列）８を初期領域Ａからリザーブ領域Ｂへ移動させる。
【００７４】
これによって、記録ビット５の磁化方向と固定層の磁化方向が同じになると、第１の再生ヘッド４から磁性細線２間の電気抵抗が小さくなり、記録ビット５の磁化方向と固定層の磁化方向が異なる場合には上記電気抵抗が大きくなる。この抵抗の違いにより、記録ビット５から「０」，「１」のデータを読み出すことができる。
【００７５】
図２に示すセル内データマッピング用ＣＰＵ２３は、各単位セル１に記録されたデータ列８から、第１および第２のヘッダ１１・１２を除いて、メインデータ１３を取り出す役割を有している。例えば、単位セル１におけるデータ列８に含まれるメインデータ１３が５０ビットの場合、セル内データマッピング用ＣＰＵ２３は、データ列８の第１および第２のヘッダ１１・１２を除いて、メインデータ１３の５０ビット分を取り出すことができるようになっている。
【００７６】
図５（ａ）は、セル内データマッピング用ＣＰＵ２３にてメインデータ１３を取り出す前のデータ列８を示している一方、図５（ｂ）は、取り出したメインデータ１３にサブアドレスを加えて、作成したデータ列１８を示している。
【００７７】
本実施の形態では、例えばファイル名、前後のデータ列８との関係、ファイルサイズなどの情報を予め第１および第２のヘッダ１１・１２に埋め込むことも可能である。例えば、第１のヘッダ１１または第２のヘッダ１２にファイル名、前後のメインデータとの関係、ファイルサイズなどの情報をサブアドレス４８として加え、セル内データマッピング用ＣＰＵ２３にてデータ列８からメインデータ１３を取り出す際に、同時にサブアドレス４８も取り出して、データ列１８とする。
【００７８】
図２に示すデコーダＣＰＵ２２は、図６に示すように、データマッピング用ＣＰＵ２３を用いて複数のデータ列８から取り出した少なくともメインデータ１３を含むデータ列１８を再配列させて（並び替えて）、データブロック１６とする役割を有している。ここで、データブロック１６とは、データを記録・再生する際の単位をいう。
【００７９】
図６は、データマッピング用ＣＰＵ２３を用いて単位セル１に記録されているデータ列８からデータ列１８を、メモリ領域２１にマトリクス状に配された単位セル１群の行および列に少なくとも１つずつ設けられた、行デコーダ３０、および列デコーダ３１を用いて、データブロック１６とする原理を示している。行デコーダ３０および列デコーダ３１は、読み出した単位セル１の行アドレスと列アドレスをそれぞれ読み取るための情報が予め格納されている。
【００８０】
具体的には、単位セル１のアドレスを示す行アドレスと列アドレスは、行デコーダ３０と列デコーダ３１にて感知され、デコーダＣＰＵ２２は、単位セル１の行アドレスと列アドレスから単位セル１の絶対アドレスを制御して、データ列１８を順に並べてデータブロック１６を構成する。その結果、図６に示すように、データブロック１６は、複数のメインデータ１３とサブアドレス４８とが順に並んで構成されている。
【００８１】
通常の（一般的な）フラッシュメモリの場合、記録データのアドレスは、メモリ基板上に設けられた、互いに直交するビット線（行）とワード線（列）とのクロスポイントとして与えられる。
【００８２】
本実施の形態におけるＭＲＴＭの場合には、上記の図１および図４に示すように、磁性細線２に対する、一対の第１の再生ヘッド３と記録ヘッド４とで、単位セル１が構成される。そのため、例えば、読み出し時に、磁性細線２（行）と再生ヘッド３（列）との組み合わせによって単位セル１のアドレスを与える一方、書き込み時に、磁性細線２（行）と記録ヘッド４（列）との組み合わせによって単位セル１のアドレスを与えることが好ましい（合理的である）。
【００８３】
このようにアドレスを与えることができれば、通常のフラッシュメモリと同様のアドレス管理（単位セル毎のアドレス管理）が可能となり、合理的にアドレス管理を行なうことができる。
【００８４】
ところが、仮に、本実施の形態のようなＭＲＴＭの場合に、通常のフラッシュメモリと同様に、単位セルに連続的にデータを記録していくと、一つの単位セルのビット数が極めて大きいので、単位セルの中に２つのデータブロックが存在することになる。単位セルの中に２つのデータブロックが存在すると、書き込み時には記録密度向上に寄与するが、ある特定のデータブロックを消去する場合、単位セル内でデータブロックの始端を初めに検出する必要があるため、始端を検出するための時間を要し、消去速度の低下を引き起こす。データの消去速度が低下すると、データの消去後の再書き込みまでにかかる時間も増えてしまう、という問題が生じる。
【００８５】
これに対して、本実施の形態では、データブロック１６の始端がいずれかの単位セル１の始端から始まり、データブロック１６の終端がいずれかの単位セル１の終端で終了するように構成することによってメモリ素子のマップアドレスを管理している。そのため、異なるデータブロック１６で同じ単位セル１を共有することがなくなり、単位セル毎でのデータブロック１６の消去が可能となる。
【００８６】
消去動作は、データブロック１６単位（つまり、複数の単位セル１）で行なわれるので、通常のフラッシュメモリと同様のアドレス管理による消去を行なっても、他のデータブロックを削除することがない。すなわち、単位セル１内を管理する専用のＣＰＵを用いることなく、通常のフラッシュメモリと同様のアドレス管理（アドレス制御）にて消去できるので、消去時間を短縮できると共に、再書き込み速度を早めることができる、という効果を奏する。
【００８７】
図７は、図１に示す単位セルの変形例の単位セルを示す正面図である。そのため、図１に示す単位セルとの相違点のみ説明し、同一の構成・機能を有する個所については、同一の参照符号を付し、その説明を省略する。
【００８８】
図７に示すように、第１および第２のヘッダ１１・１２を設けた個所に、それぞれ第１および第２のアドレス（アドレス情報）４５・４６を埋め込んでもよい（加えてもよい）。第１および第２のアドレス４５・４６は、第１および第２のヘッダ１１・１２の一部に割り込ませてもよいし、第１および第２のヘッダ１１・１２とメインデータ１３との間に設けてもよい。
【００８９】
このアドレス情報は、メインデータ１３と、このメインデータ１３を記録した単位セル１との関係を示すものであり、上記第１および第２のアドレス４５・４６は同じ情報である。この第１および第２のアドレス４５・４６としては、上記図１で説明した、データ列の始端部および終端部を見つ付け出すために設けた連続データと同様に、例えば連続データの繰り返し回数を決めてアドレス情報を埋め込むことができる。なお、同図では、第１および第２の両方のヘッダ１１・１２にアドレス４５・４６を埋め込んでいるが、一方のヘッダのみにアドレスを埋め込んでもよい。
【００９０】
これにより、セル内データマッピングＣＰＵ２３にてデータ列８からメインデータ１３を取り出す際に、上記の第１および第２のアドレス４５・４６をサブアドレス４８に情報として加えることができる（図５（ｂ）参照）。この構成によれば、データブロック１６を構成する個々のメインデータ１３のアドレス管理を行なうことができる。以上のように、サブアドレス４８は、第１および第２のアドレス４５・４６を含むように構成しているが、サブアドレス４８と第１および第２のアドレス４５・４６が同一であっても問題ない。
【００９１】
また、記録密度が大きくなり、扱うメモリ容量が増えると、アドレス管理に使用するビット数に限界があるため、データブロック１６の容量が増大していく。データブロック１６の容量が増大して、記録データ量が小さい場合、データブロック１６内に未使用領域（未記録領域）が増大する。この場合、上記のサブアドレス４８にメインデータ１３の記録・未記録の区別を入れて記憶させてもよい。
【００９２】
これによって、消去、または書き込みの単位であるデータブロック１６を更に細分化して、記録されたデータブロック１６の中から、必要なメインデータ１３の情報のみを取り出すことができる。従って、より高速なランダムアクセスを実現することができる。すなわち、サブアドレス４８がデータブロック１６内に存在することから、外部ＣＰＵ（不図示）からのアクセス制御を実現することができる。
【００９３】
また、制御回路２４は、サブアドレス４８で指定された情報に対してアクセス命令が出されるが、この信号処理はセル内データマッピング用ＣＰＵ２３にて行なうことができる。つまり、常に、セル内データマッピング用ＣＰＵ（単位セル１から少なくともメインデータ１３を含むデータ列１８を取り出すＣＰＵ）２３が、図６に示したように最終的にデータブロック１６を構築するデコーダＣＰＵ２２に優先して動作し、指定された単位セル１のデータ列１８をデコーダＣＰＵ２２に受け渡すようにすることが好ましい。これにより、さらに高度なランダムアクセス性能を実現することができる。なお、ここまでの高度なランダムアクセス性能を必要としない場合には、デコーダＣＰＵ２２による管理のみで対応することもできる。また、チップに制御回路２４を実装せず、同様のアクセス制御を外部ＣＰＵ（不図示）から行わせる事も可能である。
【００９４】
なお、通常のフラッシュメモリでは、本実施の形態のサブアドレスがデータ列として記録されていないため、データブロックに含めることができない。
【００９５】
また、図７に示すように、ヘッダ１１・１２に埋め込まれたアドレスを読み取るための第２の再生ヘッド（再生ヘッド）５０・第３の再生ヘッド（再生ヘッド）５１を単位セル１に設けることが好ましい。第２の再生ヘッド５０は磁性細線２の初期領域Ａに対向して設けられている一方、第３の再生ヘッド５１は磁性細線２のリザーブ領域Ｂに対向して設けられていることが好ましい。なお、第２の再生ヘッド５０および第３の再生ヘッド５１は、第１の再生ヘッド４と同じ構成となっている。
【００９６】
このように、第２の再生ヘッド５０および第３の再生ヘッド５１を設けることにより、アドレス（アドレス情報）を第１の再生ヘッドに先行して読み出すことができる。このため、更にアクセス性能を高めることができる。なお、ここでは第２の再生ヘッド５０および第３の再生ヘッド５１の両方を備えた構成としているが、いずれか一方の再生ヘッドのみでもよい。いずれか一方のみの再生ヘッドを設けた構成であっても、アクセス性能を高めることができる。
【００９７】
なお、第２の再生ヘッド５０および第３の再生ヘッド５１のうち、いずれか一方のみの再生ヘッドを設ける場合には、第３の再生ヘッド５１のみを設けることが好ましい。つまり、リザーブ領域Ｂのみ再生ヘッドを設けることが好ましい。
【００９８】
この場合、例えば、第１のヘッダ１１にアドレスを埋め込めば、リザーブ領域Ｂから初期領域Ａに記録ビット５を移動するのに先行してリザーブ領域Ｂに設けた再生ヘッド（第３の再生ヘッド５１）にてアドレスを得ることが可能であり、さらに、初期領域Ａから読み出しを始めるときは第１の再生ヘッド４でアドレス（アドレス情報）を読み取ることが可能となる。
【００９９】
なお、第２の再生ヘッド５０および第３の再生ヘッド５１の設置位置は、単位セル１内におけるデータ列、アドレス埋め込み位置によって変わるので、最も効率的にアドレスを効率的に読み出せる位置に適宜変えることができる。
【０１００】
図８は、図７に示す単位セル１を３つ直列に電気的に接続したメモリチップの最小構成単位を示す正面図であり、図４に対応している。
【０１０１】
図９は、図７に示す単位セルにおいてデータ列が、初期領域Ａからリザーブ領域Ｂに移動した状態を示している。
【０１０２】
上記のデータ再配列、マップアドレス管理は、通常のフラッシュメモリのＣＰＵ管理の前段階として、実行される。これら２つのＣＰＵは、メモリチップ内でのデータ配列を管理するのみであり、実際のデータは、チップ外のメインＣＰＵによって、一般に複数のデータブロックという単位に分割されて記録・再生が行われる。データブロック１６は、例えば６４ｋＢ（１２８ｋＢ、２５６ｋＢ、・・などでもよい）単位で、前後のデータとの関係、ファイル名、ファイルサイズなどの情報が付加され、規格化されたフォーマットによる管理が行われる。一般的に、上記データブロックサイズは、チップ上のメモリ容量が増大すると大きくなる。
【０１０３】
以上のアドレス管理は、一般的なフラッシュメモリにおけるアドレス、又はデータ管理に対し、独自に拡張している。しかしながら、従来のフラッシュメモリにおける管理と互換性を持たせつつ、今後の大容量メモリに必須のセル当たりのビット数が極めて大きいものへの対応を可能とし、更に、詳細なアドレス情報を使用することによって、ランダムアクセス性能を犠牲にせず、大容量を実現したメモリとなる。本発明によるメモリチップ構成は、図２に示すように、フラッシュメモリでも用いられるデコーダＣＰＵ２２にセル内データマッピング用ＣＰＵ２３を追加した構成となっている。
【０１０４】
また、この発明の実施の形態によるメモリ素子は、高速な消去、書き込みを行なう場合、通常のフラッシュメモリと同様のアドレス制御を選択すればよく、更にランダムアクセス性能を向上させたければ、セル内アドレス情報を用いれば良く、極めて柔軟な対応を可能としている。
【０１０５】
また、マップアドレス管理方法は、磁性細線を記録媒体とし、前記磁性細線に記録を行う書き込みヘッドと、前記磁性細線に記録されたデータを再生する読み込みヘッドから構成され、磁気情報の記録又は再生時に、磁性細線に記録された磁壁を電流によって移動させるメモリ素子で、少なくとも一対の記録ヘッドと再生ヘッドを持つ単位セルに書き込むデータ列において、最初の複数ビット、または／および終わりの複数ビットにデータ始まり、又はデータ終わりを示す信号を付加し、この間にメインデータを配置してもよい。
【０１０６】
また、マップアドレス管理方法は、記録・再生の単位であるデータブロックが、上記マップアドレス管理されたセルの集合体で構成され、データブロックの先頭が、セル内データ列の途中から始まらないように構成してもよい。
【０１０７】
また、マップアドレス管理方法は、メモリ素子の単位セルに書き込まれるデータ列において、データの始まり、および／又は終わりを示す複数ビットにセルアドレス情報を含ませるように構成してもよい。
【０１０８】
また、メモリ素子は、磁性細線を記録媒体とし、前記磁性細線に記録を行う書き込みヘッドと、前記磁性細線に記録されたデータを再生する読み込みヘッドから構成され、磁気情報の記録又は再生時に、磁性細線に記録された磁壁を電流によって移動させるメモリ素子で、これの単位セルに書き込むデータ列において、最初の複数ビット、または／および終わりの複数ビットにデータ始まり、又はデータ終わりを示す信号を付加し、この間にメインデータを配置するように、マップアドレス管理を実行する信号処理回路を設けてもよい。
【０１０９】
また、メモリ素子は、記録・再生のデータブロックが、上記マップアドレス管理されたセルの集合体で構成され、データブロックの先頭が、セルの途中から始まらないように複数セルから構成されるデータブロックのマップアドレス管理を実行する信号処理回路を設けてもよい。
【０１１０】
また、メモリ素子は、メモリ素子の単位セルに書き込まれるデータ列において、データの始まり、および／又は終わりを示す複数ビットにセルアドレス情報を含ませるように構成し、これら複数ビットを用いてマップアドレス管理を実行する信号処理回路を設けてもよい。
【０１１１】
また、メモリ素子は、単位セルに書き込まれたデータ列の始まり、および／又は終わり、又はアドレスを含む信号を読み取る専用の再生ヘッドをセル毎に１つ以上設けてもよい。
【０１１２】
また、メモリ素子は、単位セルにおけるデータ列が初期領域、又はリザーブ領域に格納されている状態において、データの始まり又は終わり又はアドレスを含む信号を読み取る専用の再生ヘッドが、単位セルの始まりおよび／又は終わり又はアドレスを含む領域とメインデータ領域との間に位置するよう設置されていてもよい。
【０１１３】
また、メモリ素子は、セル内のデータ列をリザーブ領域から、初期位置に戻す時、及び／または初期領域からリザーブ領域に移動する時に、上記再生ヘッドが、セルのアドレス情報を読み取るように構成してもよい。
【０１１４】
本発明によれば、セル当たりのビット数が大きいメモリ素子において、ランダムアクセス性能を犠牲にせず、大容量を実現するデータアドレスマッピング手法と、これを用いたメモリ素子を実現することができる。また、本発明によれば、ＭＲＴＭのような多数ビットのセルを持つメモリ素子において、従来のフラッシュメモリと同様のデータアドレス管理を実現しつつ、本メモリ特有の課題である記録ヘッドと再生ヘッドの位置ずれ、各セルの磁気的ばらつき、磁壁ピニングエネルギーのばらつきに起因するデータ列のスタート位置ばらつきに対応し、従来相反する課題であったランダムアクセス性能の向上と大容量化を同時に実現することができる。
【０１１５】
なお、単位セルに、アドレス専用読み取りヘッドを追加する。更に、データ記録時にセルアドレス情報をヘッダ領域に書き込むように構成する。これによって、データブロック内にセルアドレス情報を組み込む事が可能となり、再生時に外部ＣＰＵから、このアドレスを利用したランダムアクセスが実現する。今後セル当たりのビット数が増大した場合でも、ランダムアクセス性能の低下を抑え、ユーザに使いやすいメモリ素子を提供する。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
つまり、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１８】
本発明のメモリ素子は、大容量の情報を記憶させるメモリチップとして特に好適に利用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本実施の形態の単位セルの概略構成を示す正面図である。
【図２】本実施の形態のメモリチップの概略構成を示す斜視図である。
【図３】図２に示すメモリ領域を模式的に示す斜視図である。
【図４】図１に示す単位セルを連結したメモリチップの構成単位を示す正面図である。
【図５】（ａ）は、図１に示す単位セルに記録されたデータ列のデータマッピングを示す図であり、（ｂ）は、図５（ａ）に示すデータ列からメインデータを取り出した状態を示す図である。
【図６】行・列デコーダによるデータマッピングを示す図である。
【図７】本実施の形態の図１とは別の単位セルの概略構成を示す正面図である。
【図８】図７に示す単位セルを連結したメモリチップの構成単位を示す正面図である。
【図９】図７に示す単位セルにおいて、情報が初期領域からリザーブ領域へ移動した状態を示す図である。
【図１０】（ａ）は、従来のＭＲＴＭの構成を示す図であり、（ｂ）は、図１０（ａ）における記録ヘッドおよび再生ヘッド付近を拡大した図である。
【図１１】図１０（ａ）における初期領域の一部を拡大した図である。
【図１２】従来のフラッシュメモリにおける単位セルの構成を示す図である。
【符号の説明】
【０１２０】
１    単位セル
２    磁性細線
３    記録ヘッド（書き込みヘッド）
４    第１の再生ヘッド（読み込みヘッド）
５    記録ビット
６    磁壁
８    データ列
９    括れ
１１  第１のヘッダ（データ列の端部）
１２  第２のヘッダ（データ列の端部）
１３  メインデータ
２２  デコーダＣＰＵ
２３  セル内データマッピング用ＣＰＵ
３０  行デコーダ
３１  列デコーダ
４５  第１のアドレス（アドレス情報）
４６  第２のアドレス（アドレス情報）
４８  サブアドレス
５０  第２の再生ヘッド（再生ヘッド）
５１  第３の再生ヘッド（再生ヘッド）
Ａ    初期領域（第１の領域）
Ｂ    リザーブ領域（第２の領域）
【図１】
2007073103.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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