(57)【要約】      （修正有）【課題】画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことのできる画像メモリシステムを提供する。【解決手段】画像メモリシステム１１は、複数のメモリ１３と、複数のメモリ１３に画像データを振り分けて記憶させるメモリコントローラ１５とを備える。メモリコントローラ１５は、画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込む。メモリコントローラ回路１５は、複数のメモリ１３の同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリと、
前記複数のメモリに画像データを振り分けて記憶させるメモリコントローラとを備え、
前記メモリコントローラは、
画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込む書込制御手段と、
前記複数のメモリの同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出す読出制御手段とを備えたことを特徴とする画像メモリシステム。
【請求項２】
前記読出制御手段は、画像データにおける読出画素アドレスの指定を受け付けて、前記読出画素アドレスに含まれるライン番号およびライン方向アドレスに基づき、前記読出画素アドレスを含むラインのデータおよび隣接したラインのデータをそれぞれ記憶した複数のメモリから、前記読出画素アドレスに対応するメモリアドレスを含んだ所定のメモリアドレス部分のデータを読み出すことを特徴とする請求項１に記載の画像メモリシステム。
【請求項３】
前記書込制御手段は、画像データに並んだ複数のラインのデータを前記複数のメモリの同一アドレス領域へとそれぞれ書き込む処理を繰り返し、一のアドレス領域から別のアドレス領域に移るときには少なくとも１本のラインを重複して書き込むことを特徴とする請求項１または２に記載の画像メモリシステム。
【請求項４】
前記複数のメモリは、０番からｎ番までのｎ＋１（ｎは正数）のメモリであり、
前記書込制御手段は、０番からｎ−１番のメモリに対しては、ライン番号をｎで割った余りと一致するメモリ番号のメモリに各ラインを書き込む制御を行い、ｎ番のメモリに対しては、０番のメモリと同じラインのデータを０番メモリに対して１ライン分ずらして書き込む制御を行うことを特徴とする請求項１に記載の画像メモリシステム。
【請求項５】
各メモリは、パイプライン処理を行うための複数のバンクを有しており、
前記書込制御手段は、前記各メモリの前記複数のバンクに同一データを書き込み、
前記メモリ数ｎ＋１は、バンク数に１を加えた数であることを特徴とする請求項４に記載の画像メモリシステム。
【請求項６】
前記読出制御手段は、読出位置の画素のライン番号をｎで割った余りと一致するメモリ番号および前記余りに１を加えたメモリ番号のメモリから同一メモリアドレスのデータを読み出すことを特徴とする請求項４または５に記載の画像メモリシステム。
【請求項７】
複数のメモリに画像データを振り分けて記憶する画像メモリシステムのメモリ制御方法であって、
前記画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込み、
前記複数のメモリの同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出すことを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを記憶する画像メモリシステムに関し、特に、高速で、ランダムアクセスに対応できる技術に関する。
【背景技術】
【０００２】
従来、放送局等では、映像切替や編集作業のためにスイッチャといわれる映像切替装置が使用されている。スイッチャには、映像に特殊効果を与える特殊効果装置が付属されている。
【０００３】
特殊効果装置は、映像の縮小、回転および変形のために、画像メモリシステムを使って内挿処理を行う。画像メモリシステムはフレームメモリで構成され、フレームメモリには、１フレームの輝度信号、色差信号およびキー信号が書き込まれる。フレームメモリとしては、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ）が好適に用いられる。そして、フレームメモリから所定範囲の複数画素データがランダムアクセスによって読み出され、それら複数画素のデータを使って内挿処理が行われる。
【０００４】
内挿用の所定範囲の複数画素データとは、隣接ラインの同一部分の画素データであり、ここでの同一部分とは、ライン方向に沿った位置が同じであることを意味する（以下同様）。例えば、４点（２画素×２ライン）のデータが読み出され、また例えば、８点（４画素×２ライン）のデータが読み出される。特殊効果装置では、このような複数画素のデータを高速で読み出せることが望まれる。
【０００５】
ＳＤＲＡＭへのアクセスを高速化する従来技術の一例においては、メモリコントローラが、複数の連続するコマンドにてバンクアドレスが連続するか否かを判断し、バンクアドレスが連続しないようにコマンドを並び替える（特許文献１）。
【特許文献１】特開２００１−２５６１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の画像メモリシステムは、各ラインが単に順番通りにメモリに書き込まれるので、隣接ラインの同一部分の画素データは一つのメモリの中の別々のアドレスに離れて配置されており、それらデータを読み出すには別々のアドレスを順番に指定する必要があり、そのため、内挿に必要な複数画素データの読出動作の高速化が容易でないという問題があった。特に、放送局装置では、生放送に適合するリアルタイム性を確保するために、さらには、ＨＤ（High Definition）映像を処理するために、高速な画素クロックにてデータ欠落を生じることなく内挿用のデータを読み出すことが求められており、したがって、さらなる高速化が望まれる。
【０００７】
前出の特許文献１は、コマンドの並替えによってメモリへのアクセスを高速化しているが、上記のように隣接ラインの同一部分の複数の画素データを最大限の速度で読み出すといった要求を満たすものではない。
【０００８】
本発明は、従来の問題を解決するためになされたもので、その目的は、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことのできる画像メモリシステムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の画像メモリシステムは、複数のメモリと、前記複数のメモリに画像データを振り分けて記憶させるメモリコントローラとを備え、前記メモリコントローラは、画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込む書込制御手段と、前記複数のメモリの同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出す読出制御手段とを備えている。
【００１０】
この構成により、隣接するラインを異なるメモリの同一メモリアドレスに書き込み、複数のメモリの同一メモリアドレスからデータを読み出すので、隣接ラインにおける同一部分の画素データの読出しを同一メモリアドレスを使って同時に行うことができ、したがって、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことができる。
【００１１】
また、本発明の画像メモリシステムにおいて、前記読出制御手段は、画像データにおける読出画素アドレスの指定を受け付けて、前記読出画素アドレスに含まれるライン番号およびライン方向アドレスに基づき、前記読出画素アドレスを含むラインのデータおよび隣接したラインのデータをそれぞれ記憶した複数のメモリから、前記読出画素アドレスに対応するメモリアドレスを含んだ所定のメモリアドレス部分のデータを読み出す。
【００１２】
この構成により、読出位置の画素アドレスの指定を受け付けて、画素アドレスに応じて読出し制御を行い、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことができる。
【００１３】
また、本発明の画像メモリシステムにおいて、前記書込制御手段は、画像データに並んだ複数のラインのデータを前記複数のメモリの同一アドレス領域へとそれぞれ書き込む処理を繰り返し、一のアドレス領域から別のアドレス領域に移るときには少なくとも１本のラインを重複して書き込む。
【００１４】
この構成により、隣接ラインのデータを複数のメモリの同一アドレスに適切に振り分けて書き込むことができ、このようにして書き込まれたデータを利用して、隣接ラインの同一部分の画素データを同時に読み出すことができる。また、アドレス領域が変わる部分に書き込まれるデータに関しても、重複して書き込まれたデータを利用して、隣接ラインの同一部分の画素データを同時に読み出すことができる。
【００１５】
また、本発明の画像メモリシステムにおいて、前記複数のメモリは、０番からｎ番までのｎ＋１（ｎは正数）のメモリであり、前記書込制御手段は、０番からｎ−１番のメモリに対しては、ライン番号をｎで割った余りと一致するメモリ番号のメモリに各ラインを書き込む制御を行い、ｎ番のメモリに対しては、０番のメモリと同じラインのデータを０番メモリに対して１ライン分ずらして書き込む制御を行う。
【００１６】
この構成により、隣接ラインのデータを複数のメモリの同一アドレスに適切に振り分けて書き込むことができ、このようにして書き込まれたデータを利用して、隣接ラインの同一部分の画素データを高速に読み出すことができる。
【００１７】
また、本発明の画像メモリシステムにおいて、各メモリは、パイプライン処理を行うための複数のバンクを有しており、前記書込制御手段は、前記各メモリの前記複数のバンクに同一データを書き込み、前記メモリ数ｎ＋１は、バンク数に１を加えた数である。
【００１８】
この構成により、同一メモリの複数のバンクには順番に同じデータを写していき、かつ、０番とｎ番のメモリに同時にデータを書き込むことができ、効率よく高速にデータを書き込むことができる。
【００１９】
また、本発明の画像メモリシステムにおいて、前記読出制御手段は、読出位置の画素のライン番号をｎで割った余りと一致するメモリ番号および前記余りに１を加えたメモリ番号のメモリから同一メモリアドレスのデータを読み出す。この構成により、上記の書込処理によって複数のメモリに適切に振り分けられたデータを利用して、隣接ラインの同一部分の画素データを複数のメモリの同一メモリアドレスから読み出すことができ、画像処理に必要なデータを高速に読み出すことができる。
【００２０】
また、本発明の別の態様は、複数のメモリに画像データを振り分けて記憶する画像メモリシステムのメモリ制御方法であって、前記画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込み、前記複数のメモリの同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出す。この態様によっても上述の本発明の利点が得られる。
【発明の効果】
【００２１】
本発明は、画像データの隣接するラインを異なるメモリの同一メモリアドレスに書き込み、複数のメモリの同一メモリアドレスからデータを読み出す構成を設けることにより、隣接ラインにおける同一部分の画素データを同時に読み出すことができ、画像処理に必要な画素データのランダムアクセスによる読出しを高速に行えるという効果を有する画像メモリシステムを提供できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態に係る画像メモリシステムについて、図面を用いて説明する。
【００２３】
本発明の実施の形態に係る画像メモリシステムを図１に示す。本実施の形態の画像メモリシステムは、放送局用のスイッチャに備えられた映像の特殊効果装置に設けられる。画像メモリシステムは画像データを記憶し、そして、記憶した画像データから、内挿に必要なデータを出力する。内挿に必要なデータは、複数ラインの同一部分の画素データである。下記の例では８点読出が行われる。８点読出は４画素×２ラインのデータを読み出す処理である。本実施の形態は、特に、８点同時読出を可能にして、読出速度を向上するものである。
【００２４】
図１において、画像メモリシステム１１は、複数のメモリ１３と、それらメモリ１３を制御するメモリコントローラ回路１５と、メモリコントローラ回路１５の前段に配置されたバッファ１７とを備えている。各メモリ１３の前後にはそれぞれ書込スイッチ１９と読出スイッチ２１が設けられており、それらはメモリコントローラ回路１５によって制御される。
【００２５】
本実施の形態では、図示のように、５つのメモリ１３が備えられている。各メモリ１３は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）であり、４つのバンクを備えている。５つのメモリ１３が１つのフレームメモリを構成しており、１フレームのデータを記憶する。
【００２６】
メモリコントローラ回路１５は、各メモリ１３への書込と読出を制御する回路であり、メモリ１３に対してランダムアクセスを行う。書込対象の画像データは、バッファ１７に入力されて、メモリコントローラ回路１５に供給される。メモリコントローラ回路１５は、書込スイッチ１９を制御してメモリ１３へデータを書き込む。また、読出画素アドレスのデータもバッファ１７に入力されてメモリコントローラ回路１５に供給される。読出画素アドレスは、画像中における、読出位置の画素のアドレスである。メモリコントローラ回路１５は、読出画素アドレスに応じて適当な読出スイッチ２１を制御して、メモリ１３から必要なデータを出力させる。
【００２７】
図２は、画像メモリシステム１１に書き込まれる１フレームの画像データを示している。本実施の形態は、ＨＤ（High Definition）映像に適合しており、１フレームの画像データは、１９２０×１０８０の画素データで構成されている。すなわち、水平方向のラインの本数が１０８０であり、各ラインの画素数が１９２０である。
【００２８】
各ラインは、メモリへの書込のために４つのセグメントに分割される。左端から３番目までの各セグメントは５１２の画素を含み、残りの１つのセグメントは３８４の画素を含む。セグメントの幅（５１２画素）は、後述するメモリの１つのバンクの幅、すなわち、１ロウ（列）当たり５１２カラム、に合うように設定されている。このようなセグメントを、本実施の形態では、画素セグメントと呼ぶ。画素セグメントには、左から右へ、また、上から下へと番号が付けられている。例えば、ライン０は画素セグメント０〜３を含み、ライン１は画素セグメント４〜７を含む。最後のライン１０７９は画素セグメント４３１６〜４３１９を含む。
【００２９】
また、本実施の形態では、図２の画像データ中での画素の位置を、画素アドレス（Ｘ，Ｙ）という。Ｘは、ライン方向アドレス（０〜１９１９）であり、ライン上の画素位置（左端からの画素数）を表す。Ｙは、ライン番号（０〜１０７９）であり、画素が属するラインの上下方向位置を表す。例えば、図２の画素Ｐは、ライン０の画素セグメント０における右端の画素であり、画素アドレスは、（５１１、０）である。
【００３０】
図３（ａ）、図３（ｂ）は、画像データをより詳細に示す図であり、ライン０、１の先頭部分のデータを示している。画素データＰは、３０ビットのデータである。１つの画素データＰは、図３（ｂ）に示されるように、輝度信号Ｙ、色差信号ＣｂまたはＣｒ、キー信号Ｋで構成されている。
【００３１】
本実施の形態では、後述にて詳細に説明するように、画像データの読出処理において、内挿処理のために８点読出が行われる。８点読出では、読出範囲の左上の画素アドレスが読出画素アドレスとして指定され、読出画素アドレスを含む８画素（ライン２本×４画素）が読み出される。図の例では、画素アドレス（０，０）が指定され、ライン０、１の先頭の４画素が読み出される。
【００３２】
図４は、本実施の形態における書込制御動作を示している。図示のように、１フレームの画像データが、５個のメモリ０〜４に書き込まれる。
【００３３】
５個のメモリのうちで、メモリ０〜３に対しては、メモリコントローラ回路１５は、各ラインを、ｍｏｄ（ライン番号／４）の番号のメモリに書き込む制御を行う。ｍｏｄ（ライン番号／４）は、ライン番号を４で割った余りである。
【００３４】
また、５番目のメモリ４に対しては、メモリコントローラ回路１５は、メモリ０と同じラインのデータを、メモリ０に対してライン１本分ずらして書き込む制御を行う。つまり、メモリ４は、ライン０を除いて、ライン４以降の、メモリ０と同じデータを書き込まれる。
【００３５】
したがって、図示のように、ライン０は、メモリ０に書き込まれる。ライン４、８・・・は、メモリ０とメモリ４に書き込まれる。また、ライン１、５・・・はメモリ１に書き込まれ、ライン２、６・・・はメモリ２に書き込まれ、ライン３、７・・・はメモリ３に書き込まれる。
【００３６】
図４の下半分は、メモリ０〜４におけるデータの配置を示している。ここでは、各メモリの１つのバンクが示されている。各メモリでは、１つのロウ（列）が、１つの画素セグメントを記憶する。したがって、１本のラインは、４つのロウに書き込まれる。図示されないが、各ロウ（列）は５１２カラムで構成されており、１つの画素のデータが１つのカラムに書き込まれる。
【００３７】
具体的には、メモリ０では、ライン０の画素セグメント０〜３が、ロウアドレス０〜３に書き込まれ、ライン４の画素セグメント１６〜１９が、ロウアドレス４〜７に書き込まれ、以降、各ラインが４つのロウに書き込まれる。他のメモリについても同様である。メモリ０とメモリ４とでは、４つのロウアドレス分データがずれており、これにより、データがライン１本分ずれている。
【００３８】
以上に書込処理を説明した。上記のように、メモリコントローラ回路１５は、５つのメモリの同じアドレス領域（４列の領域）に１本ずつラインを書き込み、それから５つのメモリの次の同じアドレス領域に１本ずつラインを書き込み、この処理を繰り返す。
【００３９】
このような書込処理が行われる結果、図示のように、メモリコントローラ回路１５は、画像データの隣接するラインを異なるメモリの同一メモリアドレスに書き込むことができ、このデータ配置が後述の読出処理で好適に活用される。
【００４０】
また、メモリコントローラ回路１５は、アドレス領域が変わるときには、ラインを重複して書き込んでいる。例えば、ライン４が、メモリ４のロウアドレス０〜３とメモリ０のロウアドレス４〜８とに重複して書き込まれる。この重複書込も後述する読出処理で好適に機能する。
【００４１】
図５および図６は、各メモリの全体構成を示している。図５（ａ）、図５（ｂ）および図５（ｃ）は、それぞれ、メモリ０、メモリ１およびメモリ２であり、図６（ａ）および図６（ｂ）は、メモリ３およびメモリ４である。図示のように、各メモリは４つのバンク０〜３で構成されている。４つのバンク０〜３は、パイプライン処理を実現するための構成であり、同一のデータを書き込まれる。
【００４２】
図７は、５つのメモリの４つのバンクへとデータを書き込む順番を示している。図７において、ステップＳ０は、ライン０をメモリ０のバンク０に書き込むと同時にバッファ１７へ書き込む。ステップＳ１は、バッファ１７へ書き込んだライン０のデータをバンク１に書き込み、また、ライン１をメモリ１のバンク０に書き込むと同時にバッファ１７へ書き込む。ステップＳ２は、ライン０のデータをバンク２に書き込み、また、ライン１のデータをバンク１に書き込み、さらに、ライン２をメモリ２のバンク０に書き込むと同時にバッファ１７へ書き込む。以降、同様の処理が繰り返され、各ステップは、バンク間でのラインのコピーと、新しいラインの書き込みを行う。
【００４３】
図７において、ステップＳ４は、ライン１のデータをバッファ１７からバンク３に書き込み、ライン２のデータをバッファ１７からバンク２に書き込み、ライン３のデータをバッファ１７からバンク１に書き込み、さらに、ライン４をメモリ０とメモリ４のバンク０に書き込む。メモリ０とメモリ４は、ライン４以降のデータについては、同じステップで処理される。
【００４４】
このように、本実施の形態では、メモリの数を、バンクの数よりも１つ多く設定したので、メモリ０とメモリ４への書込を同時に行うことができ、効率よく高速にデータを書き込むことができる。
【００４５】
次に、本実施の形態における読出制御動作について説明する。メモリコントローラ回路１５は、読出画素アドレスの入力を受け付けて、下記に説明するように、読出画素アドレスの画素を含む８画素（４画素×２ライン）のデータを読み出す。
【００４６】
読出制御において、メモリコントローラ回路１５は、読出画素アドレスのライン番号に基づき、ｍｏｄ（ライン番号／４）の番号のメモリと、その次の番号のメモリとを特定する。これら２つのメモリは、上述の書込処理を経ているので、読出画素アドレスの画素が属するラインと、その次のラインとを、同じメモリアドレスに、それぞれ記憶している。そこで、メモリコントローラ回路１５は、これら２つのメモリから、同一メモリアドレスを使って、必要な４画素のデータを読み出す。４画素の先頭メモリアドレスは、読出画素アドレスに対応するメモリアドレスであり、より詳細には、読出画素アドレスの画素がｍｏｄ（ライン番号／４）のメモリに書き込まれたときのメモリアドレスである。このようにして、メモリコントローラ回路１５は、メモリのデータ配置を活用して、２ライン同時読出により、読出画素アドレスを含む８画素のデータを読み出すことができる。
【００４７】
図８は、上記の読出処理をより詳細に示している。図８では、読出画素アドレス＝（Ａ，Ｂ）である。Ｂ÷４＝Ｃ余りＤであり、また、Ａ÷５１２＝Ｅ余りＦであったとする。５１２は、１つの画素セグメントの画素数である。
【００４８】
メモリコントローラ回路１５は、ｍｏｄ（ライン番号／４）がＤであるので、メモリＤおよびメモリＤ＋１からデータを読み出す。（Ａ，Ｂ）の画素データは、メモリＤの中では、ロウアドレスＣ＋ＥのカラムアドレスＦに書き込まれている。そこで、メモリコントローラ回路１５は、メモリＤおよびメモリＤ＋１の、ロウアドレスＣ＋Ｅの、カラムアドレスＦ〜Ｆ＋３のデータを読み出す。この処理によって、メモリコントローラ回路１５は、読出画素アドレス（Ａ、Ｂ）の画素を左上端に含んだ８画素のデータを読み出すことができる。
【００４９】
図９は、上記の処理の具体例を示している。図の例では、１フレームの左上端の８点のデータが読み出される。この場合、読出画素アドレスが（０，０）である。０÷４＝０余り０であり、０÷５１２＝０余り０である。そこで、メモリコントローラ回路１５は、メモリ０とメモリ１から、ロウアドレス０の、カラムアドレス０〜３のデータを読み出す。こうして、１フレームの左上端の８点のデータが読み出される。
【００５０】
図１０は、別の例を示している。図１０の例では、読出画素アドレスが（０，３）である。この場合、３÷４＝０余り３であり、０÷５１２＝０余り０である。そこで、メモリコントローラ回路１５は、メモリ３とメモリ４から、ロウアドレス０の、カラムアドレス０〜３のデータを読み出す。
【００５１】
図１０の例からは、５番目のメモリ４を設けたことの利点が分かる。仮にメモリ４が無かったとすると、メモリ３に書き込まれたラインの次のラインは、他のメモリの同一メモリアドレスには書き込まれなくなる。そのため、一部のラインについては、同じメモリアドレスを使った高速な読出ができなくなる。これに対して、本実施の形態では、メモリ４を設け、メモリ４とメモリ０でデータを重複させており、これにより、任意のラインとその次のラインが必ず２つのメモリの同一アドレスに格納される。したがって、メモリコントローラ回路１５は、任意の２ラインのデータを同一メモリアドレスから読み出すことができる。
【００５２】
図１１は、複数のバンクを使ったパイプライン処理を示している。図の例では、読出画素アドレス（Ａ，Ｂ）に対応する８画素のデータが、バンク０から読み出される。また、読出画素アドレス（Ａ＋１，Ｂ）に対応するデータが、バンク１から読み出される。同様に、読出画素アドレス（Ａ＋２，Ｂ）、（Ａ＋３，Ｂ）に対応するデータが、それぞれ、バンク２、３から読み出される。読出時、バンクプリチャージ、バンクアクティブの処理が、データの読出と並行して行われる。この処理は、一般的なパイプライン処理である。
【００５３】
以上、本発明の実施の形態に係る画像メモリシステム１１について説明した。本実施の形態では、メモリコントローラ回路１５が本発明の書込制御手段および読出制御手段として機能する。本実施の形態によれば、メモリコントローラ回路１５が、隣接するラインを異なるメモリの同一メモリアドレスに書き込み、複数のメモリの同一メモリアドレスからデータを読み出す。これにより、画像メモリシステム１１は、隣接ラインにおける同一部分の画素データの読出しを同一メモリアドレスを使って同時に行うことができ、したがって、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことができる。例えば上記の８点読出をランダムアクセスにて行うことができ、放送局のＨＤ用特殊効果装置などで求められる高速性の要求に応えることができる。
【００５４】
また、本実施の形態によれば、上記のように、メモリコントローラ回路１５は、画像データにおける読出画素アドレスの指定を受け付けて、読出画素アドレスに含まれるライン番号およびライン方向アドレスに基づき、読出画素アドレスを含むラインのデータおよび隣接したラインのデータをそれぞれ記憶した複数のメモリから、読出画素アドレスに対応するメモリアドレスを含んだ所定のメモリアドレス部分のデータを読み出すように構成されている。このようにして、読出位置の画素アドレスの指定を受け付けて、画素アドレスに応じて読出し制御を行い、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことができる。
【００５５】
また、本実施の形態によれば、メモリコントローラ回路１５は、画像データに並んだ複数のラインのデータを複数のメモリの同一アドレス領域へとそれぞれ書き込む処理を繰り返し、一のアドレス領域から別のアドレス領域に移るときには少なくとも１本のラインを重複して書き込む。上記の例では、１本のラインがメモリ０とメモリ４に重複して書き込まれる。このような処理により、隣接ラインのデータを複数のメモリの同一アドレスに適切に振り分けて書き込むことができ、書き込まれたデータを利用して、隣接ラインの同一部分の画素データを同時に読み出すことができる。また、アドレス領域が変わる部分に書き込まれるデータに関しても、重複して書き込まれたデータを利用して、隣接ラインの同一部分の画素データを同時に読み出すことができる。
【００５６】
また、本実施の形態によれば、複数のメモリは、０番からｎ番までのｎ＋１のメモリであり（ｎは正数、上記の実施の形態では４）、メモリコントローラ回路１５は、０番からｎ−１番のメモリに対しては、ライン番号をｎで割った余りと一致するメモリ番号のメモリに各ラインを書き込む制御を行い、ｎ番のメモリに対しては、０番のメモリと同じラインのデータを０番メモリに対して１ライン分ずらして書き込む制御を行う。これにより、隣接ラインのデータを複数のメモリの同一アドレスに適切に振り分けて書き込むことができ、このようにして書き込まれたデータを利用して、隣接ラインの同一部分の画素データを高速に読み出すことができる。
【００５７】
また、本実施の形態によれば、各メモリは、パイプライン処理を行うための複数のバンクを有しており、書込制御手段は、各メモリの複数のバンクに同一データを書き込み、メモリ数ｎ＋１は、バンク数に１を加えた数である。これにより、同一メモリの複数のバンクには順番に同じデータを写していき、かつ、０番とｎ番のメモリに同時にデータを書き込むことができ、効率よく高速にデータを書き込むことができる。
【００５８】
また、本実施の形態によれば、メモリコントローラ回路１５は、読出位置の画素のライン番号をｎで割った余りと一致するメモリ番号および余りに１を加えたメモリ番号のメモリから同一メモリアドレスのデータを読み出す。これにより、上記の書込処理によって複数のメモリに適切に振り分けられたデータを利用して、隣接ラインの同一部分の画素データを複数のメモリの同一メモリアドレスから読み出すことができ、画像処理に必要なデータを高速に読み出すことができる。
【００５９】
以上に本発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施の形態を変形可能なことはもちろんである。
【産業上の利用可能性】
【００６０】
以上のように、本発明にかかる画像メモリシステムは、画像処理に必要な隣接ラインの同一部分の画素データを高速に読み出すことができるという効果を有し、ＨＤ用の特殊効果装置等として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における画像メモリシステムを示す図
【図２】画像メモリシステムに書き込まれる画像データを示す図
【図３】（ａ）画像データの一部の画素データを示す図  （ｂ）画像データの一部の画素データを示す図
【図４】画像データの書込制御動作を示す図
【図５】（ａ）メモリ０に書き込まれたデータを示す図  （ｂ）メモリ１に書き込まれたデータを示す図  （ｃ）メモリ２に書き込まれたデータを示す図
【図６】（ａ）メモリ３に書き込まれたデータを示す図  （ｂ）メモリ４に書き込まれたデータを示す図
【図７】複数のバンクへの書込動作を示す図
【図８】２ライン同時読出の読出制御動作を示す図
【図９】読出制御動作の具体例を示す図
【図１０】読出制御動作の別の具体例を示す図
【図１１】複数のバンクを使ったパイプライン処理を示す図
【符号の説明】
【００６２】
１１  画像メモリシステム
１３  メモリ
１５  メモリコントローラ回路
１７  バッファ
１９  書込スイッチ
２１  読出スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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