(57)【要約】【課題】昇圧動作及び降圧動作を安定して行う。【解決手段】インダクタンスと、昇圧用・降圧用スイッチング素子と、平滑用コンデンサを有した昇降圧ＤＣ−ＤＣコンバータにおいて、出力電圧の分圧電圧と基準電圧との誤差を増幅して誤差電圧を生成する誤差増幅器と、発振周波数が固定化された発振クロック信号を生成するＰＬＬ回路と、発振クロック信号に基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成するアップダウンカウンタと、アップダウンカウント値に基づいて昇圧用及び降圧用三角波信号を生成出力する三角波発生回路と、誤差電圧と昇圧用三角波信号とを比較する昇圧用コンパレータと、誤差電圧と降圧用三角波信号とを比較する降圧用コンパレータと、を有したスイッチング制御回路を設ける。【選択図】図１
2007135275.tif 000002
【特許請求の範囲】
【請求項１】
インダクタンスと、昇圧動作時にオン・オフさせて前記インダクタンスに直流入力電圧に応じた磁気エネルギーを充放電させる昇圧用スイッチング素子と、降圧動作時にオン・オフさせて前記インダクタンスに前記直流入力電圧に応じた磁気エネルギーを充放電させる降圧用スイッチング素子と、前記インダクタンスから充放電された磁気エネルギーに応じた電圧を平滑化する平滑用コンデンサと、を有し、前記直流入力電圧のレベルを昇圧又は降圧させて目的レベルの出力電圧を前記平滑用コンデンサから得る昇降圧ＤＣ−ＤＣコンバータに設けられるスイッチング制御回路であって、
前記出力電圧に応じた電圧と前記目的レベルに応じた基準電圧との誤差を増幅して誤差電圧を生成出力する誤差増幅器と、
基準クロック信号の基準周波数に基づいて発振周波数が固定化された発振クロック信号を生成出力するＰＬＬ回路と、
前記発振周波数が固定化された発振クロック信号に基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成出力するアップダウンカウンタと、
前記アップダウンカウント値に基づいて昇圧用三角波信号及び降圧用三角波信号を生成出力する三角波発生回路と、
前記誤差電圧と前記昇圧用三角波信号とを比較して前記昇圧用スイッチング素子をオン・オフさせるための昇圧用スイッチング制御信号を生成出力する昇圧用コンパレータと、
前記誤差電圧と前記降圧用三角波信号とを比較して前記降圧用スイッチング素子をオン・オフさせるための降圧用スイッチング制御信号を生成出力する降圧用コンパレータと、
を有することを特徴とするスイッチング制御回路。
【請求項２】
前記ＰＬＬ回路に用いられる前記基準クロック信号は、
前記昇降圧ＤＣ−ＤＣコンバータと接続された外部装置において、前記昇圧用スイッチング素子及び前記降圧用スイッチング素子の所望のスイッチング周波数に応じた前記基準周波数が設定され、前記外部装置から供給される他励クロック信号であること、を特徴とする請求項１に記載のスイッチング制御回路。
【請求項３】
前記三角波発生回路は、
前記昇圧用三角波信号及び前記降圧用三角波信号の周波数を、前記アップダウンカウント値の周波数に応じた同一周波数に設定すること、
を特徴とする請求項２に記載のスイッチング制御回路。
【請求項４】
前記三角波発生回路は、
前記昇圧用三角波信号及び前記降圧用三角波信号の位相を、前記アップダウンカウント値の位相に応じた同一位相に設定すること、
を特徴とする請求項１乃至３のいずれかに記載のスイッチング制御回路。
【請求項５】
前記三角波発生回路は、
前記降圧用三角波信号のピークレベルを前記昇圧用三角波信号のボトムレベルよりも高レベルとし、前記ピークレベルと前記ボトムレベルの間にオーバーラップ領域を設定すること、
を特徴とする請求項１乃至４のいずれかに記載のスイッチング制御回路。
【請求項６】
前記三角波発生回路は、
前記アップダウンカウント値のビット数分有し、対応するビット桁がｎ桁の場合には２の（ｎ−１）乗の電流を流す複数の第１の定電流源と、
前記複数の第１の定電流源の電流経路上にそれぞれ接続されて前記アップダウンカウント値に基づいてオン・オフする複数のスイッチング素子と、
前記複数のスイッチング素子を介して前記複数の第１の定電流源の合成電流が一方の端子側から他方の端子側に向けて流れる第１の抵抗素子及び第２の抵抗素子と、
前記第２の抵抗素子の他方の端子側に接続されて前記オーバーラップ領域に応じた制御電流を流す第２の定電流源と、を有し、
前記第１の抵抗素子に前記合成電流が流れて電圧降下が生じることで、前記第１の抵抗素子の一方の端子側から前記昇圧用三角波信号が取り出され、
前記第２の抵抗素子に前記制御電流によって制限された前記合成電流が流れて電圧降下が生じることで、前記第２の抵抗素子の一方の端子側から前記降圧用三角波信号が取り出されること、
を特徴とする請求項５に記載のスイッチング制御回路。
【請求項７】
インダクタンスと、昇圧動作時にオン・オフさせて前記インダクタンスに直流入力電圧に応じた磁気エネルギーを充放電させる昇圧用スイッチング素子と、降圧動作時にオン・オフさせて前記インダクタンスに前記直流入力電圧に応じた磁気エネルギーを充放電させる降圧用スイッチング素子と、前記インダクタンスから充放電された磁気エネルギーに応じた電圧を平滑化する平滑用コンデンサと、を有し、前記直流入力電圧のレベルを昇圧又は降圧させて目的レベルの出力電圧を前記平滑用コンデンサから得る昇降圧ＤＣ−ＤＣコンバータであって、
前記出力電圧に応じた電圧と前記目的レベルに応じた基準電圧との誤差を増幅して誤差電圧を生成出力する誤差増幅器と、
基準クロック信号の基準周波数に基づいて発振周波数が固定化された発振クロック信号を生成出力するＰＬＬ回路と、
前記発振周波数が固定化された発振クロック信号に基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成出力するアップダウンカウンタと、
前記アップダウンカウント値に基づいて昇圧用三角波信号及び降圧用三角波信号を生成出力する三角波発生回路と、
前記誤差電圧と前記昇圧用三角波信号とを比較して前記昇圧用スイッチング素子をオン・オフさせるための昇圧用スイッチング制御信号を生成出力する昇圧用コンパレータと、
前記誤差電圧と前記降圧用三角波信号とを比較して前記降圧用スイッチング素子をオン・オフさせるための降圧用スイッチング制御信号を生成出力する降圧用コンパレータと、
を有することを特徴とする昇降圧ＤＣ−ＤＣコンバータ。
【請求項８】
前記昇圧用スイッチング素子は、前記インダクタンスに磁気エネルギーを充電させる第１の充電用スイッチング素子と、前記インダクタンスに充電された磁気エネルギーを放電させる第１の放電用スイッチング素子と、を直列接続した第１の直列接続体であり、
前記降圧用スイッチング素子は、前記インダクタンスに磁気エネルギーを充電させる第２の充電用スイッチング素子と、前記インダクタンスに充電された磁気エネルギーを放電させる第２の放電用スイッチング素子と、を直列接続した第２の直列接続体であり、
前記インダクタンスは、前記第１の直列接続体の接続部と前記第２の直列接続体の接続部の間に設けること、
を特徴とする請求項７に記載の昇降圧ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング制御回路及びそれを用いた昇降圧ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、電子機器に組み込まれるローカルなスイッチング電源である。ＤＣ−ＤＣコンバータは、インダクタンスと、そのインダクタンスに対して直流入力電圧Ｖｉｎを印加して磁気エネルギーを充電する際にオンさせる充電用スイッチング素子と、そのインダクタンスに充電された磁気エネルギーを放電する際にオンさせる放電用スイッチング素子と、そのインダクタンスと接続され、出力電圧Ｖｏｕｔを平滑する平滑用コンデンサと、を有しており、充電用スイッチング素子及び放電用スイッチング素子と、を相補的にオン・オフさせることで、直流入力電圧Ｖｉｎのレベルを昇降圧させて目的レベルの出力電圧Ｖｏｕｔを得るスイッチング電源である。このような仕組みによって、ＤＣ−ＤＣコンバータは、自身と接続された負荷に必要な電源電圧を供給することができる。
【０００３】
ところで、ＤＣ−ＤＣコンバータには、昇圧動作と降圧動作の両方を実施可能な昇降圧ＤＣ−ＤＣコンバータが提案されている。尚、昇降圧ＤＣ−ＤＣコンバータでは、前述した充電用及び放電用スイッチング素子を、昇圧用と降圧用の両方の場合で必要となる。このため、昇圧用スイッチング素子及び降圧用スイッチング素子がともにオン・オフ動作をしてスイッチング損失が大きくなるのを防止すべく、昇圧用スイッチング素子又は降圧用スイッチング素子のいずれか一方のみをオン・オフ動作させるような仕組みが採用される場合が多い。
【０００４】
図９は、従来の昇降圧ＤＣ−ＤＣコンバータを示す図である（例えば、以下に示す特許文献１を参照）。同図に示すように、直流入力電圧Ｖｉｎは入力端子１から降圧用スイッチング素子３へと印加されており、また、降圧用スイッチング素子３を介して昇圧用スイッチング素子５の一方側へも印加されてある。
【０００５】
三角波発生回路１１は、降圧用スイッチング素子３又は昇圧用スイッチング素子５をオン・オフ動作させるためのパルス幅変調信号の生成基準となる三角波信号を発生する回路である。この三角波信号が、降圧用コンパレータ１３及び昇圧用コンパレータ１４の各反転入力へと供給される。ここで、レベルシフト回路１５は、エラーアンプ１０の出力を三角波信号の波高差分レベルシフトして、昇圧用コンパレータ１４の非反転入力へと入力させる回路である。従って、三角波信号の波高差電圧の範囲内に非反転入力の入力レベルが収まっている降圧用コンパレータ１３若しくは昇圧用コンパレータ１４のいずれか一方が、反転入力と非反転入力の比較結果としてのパルス幅変調信号を出力する。このパルス幅変調信号によって、降圧用スイッチング素子３又は昇圧用スイッチング素子５のいずれか一方が繰り返しオン・オフされ、これに伴って生じるインダクタンス４の磁気エネルギーの充放電によって、直流入力電圧Ｖｉｎは降圧又は昇圧される。尚、このように昇降圧された直流入力電圧Ｖｉｎは、平滑用コンデンサ８によって平滑化された後、出力端子２から出力電圧Ｖｏｕｔとして取り出される。
【０００６】
尚、三角波発生回路１１は、一般的に、図１０に示すような構成を呈する。すなわち、三角波発生回路１１は、“１ｉ”の電流を流す定電流源２１と、コンデンサ２２と、そのコンデンサ２２と並列に設けた“２ｉ”の電流を引っ張る能力を有したスイッチング素子２３と、を有しており、基準クロック信号Ｃによってスイッチング素子２３がオフする場合、コンデンサ２２に“１ｉ”の電流に基づいてコンデンサ２２が充電され、一方、基準クロック信号Ｃによってスイッチング素子２３がオンする場合、定電流源２１の“１ｉ”の電流ではスイッチング素子２３に流す電流が不足するので、コンデンサ２２から“１ｉ”の電流が放電される。かかる充放電動作によって、コンデンサ２２の一方の電極より三角波信号が生成される。
【０００７】
このように、図９に示した従来の昇降圧ＤＣ−ＤＣコンバータでは、降圧用スイッチング素子３又は昇圧用スイッチング素子５のいずれか一方のみをオン・オフ動作させるので、スイッチング損失を減らすことができ、電圧変換効率の向上が図られる。
【特許文献１】実開平３−６３０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９に示した昇降圧ＤＣ−ＤＣコンバータにおいて、三角波発生回路１１において発生する三角波信号は、三角波発生回路１１を構成する各部品（定電流源２１やスイッチング素子２３等）の製造バラツキや基準クロック信号Ｃのジッタ等に起因して、設計上で期待したとおりの波形が得られ難い。このため、三角波信号の振幅レベルとレベルシフト回路１５において設定されるレベルシフト量とが、降圧用スイッチング素子３又は昇圧用スイッチング素子５のいずれか一方のみをオン・オフ動作させるための関係を維持し難い場合がある。そして、この場合にあっては、降圧用スイッチング素子３又は昇圧用スイッチング素子５が両方ともオン・オフ動作してしまい、電圧変換効率が必ずしも改善されない恐れがある。
【０００９】
このように、従来の昇降圧ＤＣ−ＤＣコンバータでは、電圧変換効率向上の観点から降圧用コンパレータ１３と昇圧用コンパレータ１４をそれぞれ単独で設けてあるが、三角波信号の波形の不安定性ゆえに、降圧用コンパレータ１３と昇圧用コンパレータ１４それぞれにおいて三角波信号とエラーアンプ１０の出力との間のレベル関係が設計上期待したとおりのものにはならず、この結果として、精度の良い出力電圧Ｖｏｕｔが得られないという課題があった。
【課題を解決するための手段】
【００１０】
前記課題を解決するための主たる発明は、インダクタンスと、昇圧動作時にオン・オフさせて前記インダクタンスに直流入力電圧に応じた磁気エネルギーを充放電させる昇圧用スイッチング素子と、降圧動作時にオン・オフさせて前記インダクタンスに前記直流入力電圧に応じた磁気エネルギーを充放電させる降圧用スイッチング素子と、前記インダクタンスから充放電された磁気エネルギーに応じた電圧を平滑化する平滑用コンデンサと、を有し、前記直流入力電圧のレベルを昇圧又は降圧させて目的レベルの出力電圧を前記平滑用コンデンサから得る昇降圧ＤＣ−ＤＣコンバータに設けられるスイッチング制御回路であって、前記出力電圧に応じた電圧と前記目的レベルに応じた基準電圧との誤差を増幅して誤差電圧を生成出力する誤差増幅器と、基準クロック信号の基準周波数に基づいて発振周波数が固定化された発振クロック信号を生成出力するＰＬＬ回路と、前記発振周波数が固定化された発振クロック信号に基づいてアップカウント動作とダウンカウント動作を交互に行いアップダウンカウント値を生成出力するアップダウンカウンタと、前記アップダウンカウント値に基づいて昇圧用三角波信号及び降圧用三角波信号を生成出力する三角波発生回路と、前記誤差電圧と前記昇圧用三角波信号とを比較して前記昇圧用スイッチング素子をオン・オフさせるための昇圧用スイッチング制御信号を生成出力する昇圧用コンパレータと、前記誤差電圧と前記降圧用三角波信号とを比較して前記降圧用スイッチング素子をオン・オフさせるための降圧用スイッチング制御信号を生成出力する降圧用コンパレータと、を有することとする。
【発明の効果】
【００１１】
本発明によれば、昇圧動作及び降圧動作を安定して行えるスイッチング制御回路及びそれを用いた昇降圧ＤＣ−ＤＣコンバータを提供することができる。
【発明を実施するための最良の形態】
【００１２】
＜昇降圧ＤＣ−ＤＣコンバータの全体構成＞
図１は、本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ１００の全体構成を示す図である。  
昇降圧ＤＣ−ＤＣコンバータ１００は、入力端子１０１と、出力端子１０２と、クロック端子１０３と、Ｈブリッジ回路１１０と、平滑用コンデンサＣ１と、抵抗分圧器１２０と、スイッチング制御回路２００と、エラーアンプ２０の負帰還経路上に設ける帰還抵抗Ｒ３及び帰還コンデンサＣ２と、を有する。
【００１３】
入力端子１０１は、昇降圧変換対象とする直流入力電圧ＶＩＮが印加される端子である。出力端子１０２は、直流入力電圧ＶＩＮのレベルを昇降圧して目的レベルとなった出力電圧ＶＯＵＴを取り出すための端子である。クロック端子１０３は、ＰＬＬ回路２３０において分周回路２３２より出力される分周クロック信号ＳＣＫ２との位相比較対象とする基準クロック信号ＣＬＫが入力される端子である。
【００１４】
Ｈブリッジ回路１１０は、降圧動作時にオン・オフする降圧用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂと、昇圧動作時にオン・オフする昇圧用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂと、インダクタンスＬとがＨ字状に接続された回路であり、直流入力電圧ＶＩＮをチョッピングするものである。
【００１５】
かかるＨブリッジ回路１１０の構成を詳述すると、ＮＭＯＳトランジスタＤＷ＿Ｔは、そのドレインには入力端子１０１が接続され、そのソースにはＮＭＯＳトランジスタＤＷ＿Ｂのドレインが接続され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＤ１が供給される。ＮＭＯＳトランジスタＤＷ＿Ｂは、そのドレインにはＮＭＯＳトランジスタＤＷ＿Ｔのソースが接続され、そのソースは接地され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＤ２が供給される。
【００１６】
一方、ＮＭＯＳトランジスタＵＰ＿Ｔは、そのドレインには出力端子１０２が接続され、そのソースにはＮＭＯＳトランジスタＵＰ＿Ｂのドレインが接続され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＵ１が供給される。ＮＭＯＳトランジスタＵＰ＿Ｂは、そのドレインにはＮＭＯＳトランジスタＵＰ＿Ｔのソースが接続され、そのソースは接地され、そのゲートにはスイッチング制御回路２００からの駆動信号ＳＵ２が供給される。また、ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂの接続部と、ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂの接続部との間にはインダクタンスＬが設けられる。
【００１７】
平滑用コンデンサＣ１は、Ｈブリッジ回路１１０から、詳しくはＮＭＯＳトランジスタＵＰ＿Ｔのドレインから得られるチョッピング後の直流入力電圧ＶＩＮを平滑化するコンデンサである。かかる平滑用コンデンサＣ１によって、目的レベルに平滑化された出力電圧ＶＯＵＴが出力端子１０２から得られることになる。
【００１８】
抵抗分圧器１２０は、抵抗素子Ｒ１、Ｒ２による直列接続体で構成され、それぞれの抵抗値を変えることによって、出力電圧ＶＯＵＴの目的レベルを調整するものである。よって、出力電圧ＶＯＵＴの目的レベルの外部調整のため、抵抗分圧器１２０は、一般的に、スイッチング制御回路２００の外付け回路とされる。尚、出力電圧ＶＯＵＴは、抵抗分圧器１２０の分圧比（＝Ｒ２／（Ｒ１＋Ｒ２））によって分圧電圧Ｖｆ１へと変換される。そして、分圧電圧Ｖｆ１は、スイッチング制御回路２００へとフィードバックされる。
【００１９】
スイッチング制御回路２００は、抵抗分圧器１２０から得られた分圧電圧Ｖｆ１と、出力電圧ＶＯＵＴの目的レベルに応じた基準電圧Ｖｒと、の比較結果であるエラーアンプ２２０の誤差出力Ｖｆ２に基づいて、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂをオン・オフするためのスイッチング駆動信号ＳＤ１、ＳＤ２、若しくは、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂをオン・オフするためのスイッチング駆動信号ＳＵ１、ＳＵ２を生成する回路である。
【００２０】
＜昇降圧ＤＣ−ＤＣコンバータの降圧動作＞
図２をもとに、昇降圧ＤＣ−ＤＣコンバータ１００（特に、Ｈブリッジ回路１１０）の降圧動作の流れを説明する。まず、降圧動作の場合、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂについて、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフへと固定される。
【００２１】
一方、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂについて、まず、ＮＭＯＳトランジスタＤＷ＿Ｔをオン、ＮＭＯＳトランジスタＤＷ＿Ｂをオフとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に対して直流入力電圧ＶＩＮに応じた磁気エネルギーが充電される。尚、インダクタンスＬ１に充電された磁気エネルギーが、ＮＭＯＳトランジスタＵＰ＿Ｔを介して平滑用コンデンサＣ１によって平滑化された後、平滑用コンデンサＣ１の一方の電極側に出現する電圧が、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。
【００２２】
つぎに、ＮＭＯＳトランジスタＤＷ＿Ｔをオフ、ＮＭＯＳトランジスタＤＷ＿Ｂをオンとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｂ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に充電された磁気エネルギーが出力端子１０２に向けて放電される。尚、インダクタンスＬに直流入力電圧ＶＩＮが印加されない状況となるため、出力端子１０２に向けて放電された磁気エネルギーは時間経過と共に徐々に減衰していく。また、放電された磁気エネルギーは、平滑用コンデンサＣ１によって平滑化された後、平滑用コンデンサＣ１の一方の電極側に出現する電圧が、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。
【００２３】
このように、ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂのオン・オフ動作が繰り返し行われることで、充電用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｔのオン期間が時間経過とともに長くなる一方、放電用スイッチング素子に該当するＮＭＯＳトランジスタＤＷ＿Ｂのオフ期間が時間経過とともに短くなる。よって、直流入力電圧ＶＩＮを所定の目的レベルにまで昇圧させた出力電圧ＶＯＵＴが、出力端子１０２より取り出される。
【００２４】
＜昇降圧ＤＣ−ＤＣコンバータの昇圧動作＞
図３をもとに、昇降圧ＤＣ−ＤＣコンバータ１００（特に、Ｈブリッジ回路１１０）の昇圧動作の流れを説明する。まず、昇圧動作の場合、降圧用スイッチング素子であるＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂについて、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフに固定される。
【００２５】
一方、昇圧用スイッチング素子であるＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂについては、まず、ＮＭＯＳトランジスタＵＰ＿Ｔをオフ、ＮＭＯＳトランジスタＵＰ＿Ｂをオンとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｂの電流経路が形成されて、インダクタンスＬ１に対して直流入力電圧ＶＩＮに応じた磁気エネルギーが充電される。
【００２６】
つぎに、ＮＭＯＳトランジスタＵＰ＿Ｔをオン、ＮＭＯＳトランジスタＵＰ＿Ｂをオフとさせる。この結果、ＮＭＯＳトランジスタＤＷ＿Ｔ、インダクタンスＬ、ＮＭＯＳトランジスタＵＰ＿Ｔの電流経路が形成されて、インダクタンスＬ１に充電された磁気エネルギーが出力端子１０２に向けて放電されるとともに、平滑用コンデンサＣ１によって平滑化される。尚、この放電の際、インダクタンスＬに発生する電圧の向きは、直流入力電圧ＶＩＮの向きと同じであるので、平滑用コンデンサＣ１の一方の電極側に出現する電圧は、直流入力電圧ＶＩＮよりも昇圧され、出力電圧ＶＯＵＴとして出力端子１０２より取り出される。
【００２７】
このように、ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂのオン・オフ動作が繰り返し行われることで、充電用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｂのオン期間が時間経過とともに短くなる一方、放電用スイッチング素子に該当するＮＭＯＳトランジスタＵＰ＿Ｔのオフ期間が時間経過とともに長くなる。よって、直流入力電圧ＶＩＮを所定の目的レベルにまで昇圧させた出力電圧ＶＯＵＴが、出力端子１０２より取り出される。
【００２８】
＜スイッチング制御回路の構成・動作＞
図４乃至図８を適宜参照しつつ、本発明の一実施形態に係るスイッチング制御回路２００の詳細な構成・動作について図１をもとに説明する。
【００２９】
図１に示すように、スイッチング制御回路２００は、エラーアンプ２２０、ＰＬＬ回路２３０、アップダウンカウンタ２４０、ＤＡＣ（デジタル・アナログ変換器）２５０、昇圧用コンパレータ２６０、降圧用コンパレータ２７０、スイッチング駆動回路２８０、を１チップに集積化した回路である。
【００３０】
エラーアンプ２２０は、オペアンプと、そのオペアンプの負帰還経路上に帰還抵抗Ｒ３と帰還コンデンサＣ２を設けることで、いわゆる積分回路を構成している。また、かかるオペアンプの非反転入力には出力電圧ＶＯＵＴの目的レベルに応じた基準電圧Ｖｒが印加され、反転入力には分圧電圧Ｖｆ１が印加され、エラーアンプ２２０は、基準電圧Ｖｒと出力電圧ＶＯＵＴの差分であり且つ積分された誤差信号Ｖｆ２が出力される。尚、昇圧又は降圧動作が時間経過とともに安定化したとき、オペアンプの非反転入力と反転入力はイマジナリーショートされ、基準電圧Ｖｒと分圧電圧Ｖｆ１は概略同レベルとなる。すなわち、このとき、出力端子１０２から目的レベルの出力電圧ＶＯＵＴが取り出される。
【００３１】
ＰＬＬ回路２３０は、ＶＣＯ（電圧制御発振器）２３１、分周回路２３２、位相比較器２３３、を有する。  
ＶＣＯ２３１は、出力周波数（発振クロック信号ＳＣＫ１の発振周波数）が制御電圧に比例する発振回路である。  
分周回路２３２は、ＶＣＯ２３１の発振クロック信号ＳＣＫ１を分周数（１／Ｎ）に応じて分周して、その分周結果である分周クロック信号ＳＣＫ２を位相比較器２３３へ供給する。なお、分周回路２３２の分周数（１／Ｎ）は、ＶＣＯ２３１の発振クロック信号ＳＣＫ１に対して要求される周波数に応じて設定される。  
位相比較器２３３は、基準クロック信号ＣＬＫと分周クロック信号ＳＣＫ２の位相を比較し、その位相差に応じた誤差信号をＶＣＯ２３１へと供給する。尚、ＶＣＯ２３１の入力側にはコンデンサＣ４が設けられる。かかるコンデンサＣ４は、位相比較器２３３からの誤差信号を平滑化して、ＶＣＯ２３１の制御電圧とするためのローパスフィルタを構成するものである。この結果、ＶＣＯ２３１は、位相比較器２３３から供給される誤差信号を平滑化した制御電圧に応じて、発振クロック信号ＳＣＫ１の位相を進ませる又は遅らせるべく作用する。
【００３２】
尚、基準クロック信号ＣＬＫは、昇降圧ＤＣ−ＤＣコンバータのコンバータ１００と接続されたマイコン等の外部装置において、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）と降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）の所望のスイッチング周波数に対応させた基準周波数ｆ１が設定されたものであり、当該外部装置からクロック端子１０３へと供給される他励クロック信号である。すなわち、このような基準クロック信号ＣＬＫによって、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）及び降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）のスイッチング周波数は共通に設定される。このため、昇降圧ＤＣ−ＤＣコンバータ１００にはスイッチングノイズを除去するためのフィルタ回路を設ける必要があるが、かかるフィルタ回路は、昇圧用と降圧用とで共通な回路で済ませることができる。
【００３３】
このようにＰＬＬ制御がなされることで、最終的には、基準クロック信号ＣＬＫと分周クロックＳＣＫ２との間の位相差がある位相差で安定し、ＶＣＯ２３１の発振クロック信号ＳＣＫ１の発振周波数は、基準クロックＣＬＫの基準周波数ｆ１を分周数の逆数（Ｎ）分逓倍させた周波数に固定化（ロック）された状態となる。
【００３４】
アップダウンカウンタ２４０は、ＰＬＬ回路２３０より出力される基準周波数ｆ１のＮ倍の発振クロックＳＣＫ１のエッジに基づいて、アップカウント動作とダウンカウント動作を交互に繰り返すカウンタである。例えば、最大カウント値に応じた数のフリップフロップ回路を縦続接続することで構成される。尚、本実施形態では、図４に示すように、１６（２の４乗）進アップダウンカウントする場合とし、その結果、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）を生成するものとする。
【００３５】
ＤＡＣ２５０は、本発明に係る『三角波発生回路』の一実施形態であり、アップダウンカウンタ２４０のアップダウンカウント値をもとに、昇圧用コンパレータ２６０へと供給される昇圧用三角波信号Ｖａｔ１と、降圧用コンパレータ２７０へと供給される降圧用三角波信号Ｖａｔ２へと変換する回路である。尚、ＤＡＣ２５０は、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２を、アップダウンカウント値の周波数に応じた同一周波数に設定する。かかる理由は、スイッチングノイズ用のフィルタを昇圧用と降圧用とで共通させる要請に基づくものである。また、ＤＡＣ２５０は、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２を、アップダウンカウント値の位相に応じた同一位相に設定する。かかる理由は、昇降圧ＤＣ−ＤＣコンバータ１００の場合、エラーアンプ２２０の誤差信号Ｖｆ２の大きさによっては昇圧動作と降圧動作が切り替わることがあり、その際に正常動作させる要請に基づくものである。
【００３６】
本発明の一実施形態に係るＤＡＣ２５０の構成を図５に示しておく。アップダウンカウンタ２４０より４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に対応すべく、電流１ｉ（２の０乗）を流す定電流源２５１ａ、電流２ｉ（２の１乗）を流す定電流源２５１ｂ、電流４ｉ（２の２乗）を流す定電流源２５１ｃ、電流８ｉ（２の３乗）を流す定電流源２５１ｄ、が並列に設けられる。
【００３７】
また、定電流源２５１ａの電流経路上には１桁目のアップダウンカウント値Ｄ０に基づいてオン・オフ（Ｄ０＝Ｈレベル：オン、Ｄ０＝Ｌレベル：オフ）するスイッチング素子２５２ａ、定電流源２５１ｂの電流経路上には２桁目のアップダウンカウント値Ｄ１に基づいてオン・オフ（Ｄ１＝Ｈレベル：オン、Ｄ１＝Ｌレベル：オフ）するスイッチング素子２５２ｂ、定電流源２５１ｃの電流経路上には３桁目のアップダウンカウント値Ｄ２に基づいてオン・オフ（Ｄ２＝Ｈレベル：オン、Ｄ２＝Ｌレベル：オフ）するスイッチング素子２５２ｃ、定電流源２５１ｄの電流経路上には４桁目のアップダウンカウント値Ｄ３に基づいてオン・オフ（Ｄ３＝Ｈレベル：オン、Ｄ３＝Ｌレベル：オフ）するスイッチング素子２５２ｄ、がそれぞれ設けられる。
【００３８】
定電流源２５１ａ〜２５１ｄがそれぞれ流す電流（１ｉ、２ｉ、４ｉ、８ｉ）は、スイッチング素子２５２ａ〜２５２ｄを介して合成された合成電流となり、また、その合成電流は、抵抗素子Ｒ４、Ｒ５の並列接続によって、抵抗素子Ｒ４の一方の端子側へと分流させた電流Ｉｓ１と、抵抗素子Ｒ５の一方の端子側へと分流させた電流Ｉｓ２となる。
【００３９】
まず、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ１は、抵抗素子Ｒ４の一方の端子側から他方の端子側に向けて流れ、この結果、抵抗素子Ｒ４の一方の端子には電流Ｉｓ１に基づく電圧降下Ｖｓ１（＝Ｒ４×Ｉｓ１）が生じる。尚、抵抗素子Ｒ４の他方の端子には、ボルテージフォロワ２５３ａを介して直流電源２５４ａの基準電圧Ｖｘを予め印加させておく。この結果、抵抗素子Ｒ４の一方の端子には、一定の基準電圧Ｖｘに対して４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に基づいて可変となる電圧降下Ｖｓ１を加算した、階段状の昇圧用三角波信号Ｖｄｔ１が出現する。この階段状の昇圧用三角波信号Ｖｄｔ１は、フィルタ２５６を介して、滑らかなアナログの昇圧用三角波信号Ｖａｔ１となる。
【００４０】
尚、階段状の昇圧用三角波信号Ｖｄｔ１は、図６に示す上側の波形となる。まず、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルの場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流はゼロである。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに相当するボトムレベルＶ１＿Ｂとなる。
【００４１】
その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“０”から“１５”までアップカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ１が「Ｒ４×“１ｉ”」毎に階段状に増加していく。そして、“１５”までアップカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＨレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオンし、定電流源２５１ａ〜２５１ｄの合成電流は“１５ｉ（＝１ｉ＋２ｉ＋４ｉ＋８ｉ）”となる。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに対して最大の「Ｒ４×“１５ｉ”」の電圧降下Ｖｓ１を加算したピークレベルＶ１＿Ｐとなる。
【００４２】
さらに、その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“１５”から“０”までダウンカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ１が「Ｒ４×１ｉ」毎に階段状に減少していく。そして、“０”までダウンカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流は再びゼロとなる。このとき、昇圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｘに相当するボトムレベルＶ１＿Ｂとなる。
【００４３】
一方、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ２は、抵抗素子Ｒ５の一方の端子側から他方の端子側に向けて流れる。尚、抵抗素子Ｒ５の他方の端子側には、降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐを昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂよりも高レベルとなるように制限すべく、電流Ｉｓ３を流す定電流源２５５が設けられる。詳述すると、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２のレベル関係としては、降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐと昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂの間にオーバーラップ領域ΔＶ（＝Ｖ２＿Ｐ−Ｖ１＿Ｂ）が必ず設けられるよう制限される。かかるオーバーラップ領域ΔＶを設ける理由は、仮に、オーバーラップ領域ΔＶを設けないとすると、昇圧用三角波信号Ｖｄｔ１のボトムレベルＶ１＿Ｂと降圧用三角波信号Ｖｄｔ２のピークレベルＶ２＿Ｐとの間に、昇圧用コンパレータ２６０と降圧用コンパレータ２７０両方の比較結果が固定されてしまう所謂不感帯が発生するからである。
【００４４】
そこで、オーバーラップ領域ΔＶに応じた制御電流Δｉを設定した上で、定電流源２５５の電流Ｉｓ３は、定電流源２５１ａ〜２５１ｄの最大合成電流である“１５ｉ”から制御電流Δｉを差し引いた電流（＝１５ｉ−Δｉ）とする。この結果、抵抗素子Ｒ５の一方の端子側から他方の端子側に向けて、定電流源２５１ａ〜２５１ｄの合成電流から分流された電流Ｉｓ２から定電流源２５５の電流Ｉｓ３を差し引いた電流（＝Ｉｓ２−Ｉｓ３）が流れる。そして、抵抗素子Ｒ５の一方の端子には電圧降下Ｖｓ２（＝Ｒ５×（Ｉｓ２−Ｉｓ３））が生じる。尚、抵抗素子Ｒ５の他方の端子には、ボルテージフォロワ２５３ｂを介して直流電源２５４ｂの基準電圧Ｖｙを予め印加させておく。この結果、抵抗素子Ｒ５の他方の端子には、一定の基準電圧Ｖｙに対して４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）に基づいて可変となる電圧降下Ｖｓ２を加算した、階段状の降圧用三角波信号Ｖｄｔ２が出現する。この階段状の昇圧用三角波信号Ｖｄｔ２は、フィルタ２５６を介して、滑らかなアナログの降圧用三角波信号Ｖａｔ２となる。
【００４５】
尚、階段状の降圧用三角波信号Ｖｄｔ２は、図６に示す下側の波形となる。尚、図６に示す例では、制御電流Δｉを“２ｉ”に設定した場合であり、定電流源２５５の電流Ｉｓ３は“１３ｉ（＝１５ｉ−２ｉ）”となる場合である。まず、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルの場合、スイッチング素子２５２ａ〜２５２ｄは全てオフし、定電流源２５１ａ〜２５１ｄの合成電流はゼロである。このとき、降圧用三角波信号Ｖｄｔ２は、基準電圧Ｖｙに相当するボトムレベルＶ２＿Ｂとなる。
【００４６】
その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“０”から“１５”までアップカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ２が「Ｒ５×“１ｉ”」毎に階段状に増加していく。そして、“１５”までアップカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＨレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは全てオンし、定電流源２５１ａ〜２５１ｄの合成電流は“１５ｉ（＝１ｉ＋２ｉ＋４ｉ＋８ｉ）”となる。しかし、抵抗素子Ｒ５には最大“１３ｉ”の電流しか流せないので、抵抗素子Ｒ５に流れる電流は“２ｉ”である。よって、このとき、降圧用三角波信号Ｖｄｔ１は、基準電圧Ｖｙに対して「Ｒ５×“２ｉ”」の電圧降下Ｖｓ２を加算したピークレベルＶ２＿Ｐとなる。
【００４７】
さらに、その後、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が“１５”から“０”までダウンカウントされていく際、それに応じてスイッチング素子２５２ａ〜２５２ｄがオン・オフし、電圧降下Ｖｓ２が「Ｒ５×１ｉ」毎に階段状に減少していく。そして、“０”までダウンカウントされて、４ビットのアップダウンカウント値（Ｄ０〜Ｄ４）が全てＬレベルとなる場合、スイッチング素子２５２ａ〜２５２ｄは再び全てオフし、定電流源２５１ａ〜２５１ｄの合成電流は再びゼロとなる。このとき、降圧用三角波信号Ｖｄｔ２は、基準電圧Ｖｙに相当するボトムレベルＶ２＿Ｂとなる。
【００４８】
昇圧用コンパレータ２６０は、昇圧動作用のスイッチング駆動信号ＳＵ１、ＳＵ２を生成するための差動コンパレータであり、その反転入力には誤差信号Ｖｆ２が印加され、その非反転入力には昇圧用三角波信号Ｖａｔ１が印加される。よって、昇圧用コンパレータ２６０は、昇圧用三角波信号Ｖａｔ１よりも誤差信号Ｖｆ２の方が高レベルの場合にはＨレベルを出力し、昇圧用三角波信号Ｖａｔ１よりも誤差信号Ｖｆ２の方が低レベルの場合にはＬレベルを出力する。
【００４９】
降圧用コンパレータ２７０は、降圧動作用のスイッチング駆動信号ＳＤ１、ＳＤ２を生成するための差動コンパレータであり、その反転入力には誤差信号Ｖｆ２が印加され、その非反転入力には降圧用三角波信号Ｖａｔ２が印加される。よって、降圧用コンパレータ２７０は、降圧用三角波信号Ｖａｔ２よりも誤差信号Ｖｆ２の方が高レベルの場合にはＨレベルを出力し、降圧用三角波信号Ｖａｔ２よりも誤差信号Ｖｆ２の方が低レベルの場合にはＬレベルを出力する。
【００５０】
スイッチング駆動回路２８０は、昇圧用コンパレータ２６０の出力に基づいて、ＮＭＯＳトランジスタＵＰ＿Ｔを駆動（オン・オフ）するためのスイッチング駆動信号ＳＵ１と、ＮＭＯＳトランジスタＵＰ＿Ｂを駆動（オン・オフ）するためのスイッチング駆動信号ＳＵ２を生成する。尚、本実施形態では、スイッチング駆動信号ＳＵ１は、バッファ素子２８１によって、昇圧用コンパレータ２６０の出力の論理レベルを変えずに生成され、スイッチング駆動信号ＳＵ２は、インバータ素子２８２によって、昇圧用コンパレータ２６０の出力の論理レベルを反転させて生成される場合とする。
【００５１】
また、スイッチング駆動回路２８０は、降圧用コンパレータ２７０の出力に基づいて、ＮＭＯＳトランジスタＤＷ＿Ｔを駆動（オン・オフ）するためのスイッチング駆動信号ＳＤ１と、ＮＭＯＳトランジスタＤＷ＿Ｂを駆動（オン・オフ）するためのスイッチング駆動信号ＳＤ２を生成する。尚、本実施形態では、スイッチング駆動信号ＳＤ１は、インバータ素子２８４によって、降圧用コンパレータ２７０の出力の論理レベルを反転させて生成され、スイッチング駆動信号ＳＤ２は、バッファ素子２８３によって、降圧用コンパレータ２７０の出力の論理レベルを変えずに生成される場合とする。
【００５２】
図７に、降圧動作の場合にスイッチング駆動回路２８０にて生成されるスイッチング駆動信号ＳＵ１、ＳＵ２、ＳＤ１、ＳＤ２の波形を示しておく。尚、図７では、基準電圧Ｖｒのレベルよりも分圧電圧Ｖｆ１のレベルが高い場合であり、また、誤差信号Ｖｆ２のレベルが、昇圧用三角波信号Ｖａｔ１のボトムレベルＶ１＿Ｂと、降圧用三角波信号Ｖａｔ２のボトムレベルＶ２＿Ｂの間に収まっている場合を示す。
【００５３】
例えば、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも全期間にわたって高レベルなので、昇圧用コンパレータ２６０の出力はＨレベルを継続する。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｈレベル、Ｌレベル」を継続し、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフを継続する。
【００５４】
一方、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも高レベルとなる場合と低レベルとなる場合とがある。例えば、時刻Ｔ２〜Ｔ３の期間では、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも低レベルであり、降圧用コンパレータ２７０の出力はＬレベルとなる。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｈレベル、Ｌレベル」となり、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフする。この結果、インダクタンスＬに対して磁気エネルギーが充電される。
【００５５】
引き続き、時刻Ｔ３〜Ｔ４の期間では、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも高レベルであり、降圧用コンパレータ２７０の出力はＨレベルとなる。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｌレベル、Ｈレベル」となり、ＮＭＯＳトランジスタＤＷ＿Ｔはオフ、ＮＭＯＳトランジスタＤＷ＿Ｂはオンする。この結果、前回の時刻Ｔ２〜Ｔ３の期間で充電された磁気エネルギーが、インダクタンスＬより放電され、出力電圧ＶＯＵＴひいては分圧電圧Ｖｆ１が降圧され、分圧電圧Ｖｆ１のレベルが基準電圧Ｖｆのレベルに近づくことで、誤差信号Ｖｆ２のレベルが低下していくことになる。
【００５６】
図８に昇圧動作の場合にスイッチング駆動回路２８０にて生成されるスイッチング駆動信号ＳＵ１、ＳＵ２、ＳＤ１、ＳＤ２の波形を示しておく。尚、図８では、基準電圧Ｖｒのレベルよりも分圧電圧Ｖｆ１のレベルが低い場合であり、また、誤差信号Ｖｆ２のレベルが、昇圧用三角波信号Ｖａｔ１のピークレベルＶ１＿Ｐと、降圧用三角波信号Ｖａｔ２のピークレベルＶ２＿Ｐの間に収まっている場合を示す。
【００５７】
例えば、降圧用三角波信号Ｖａｔ２は誤差信号Ｖｆ２よりも全期間にわたって低レベルなので、降圧用コンパレータ２７０の出力はＬレベルを継続する。よって、スイッチング駆動信号ＳＤ１、ＳＤ２は、それぞれ「Ｈレベル、Ｌレベル」を継続し、ＮＭＯＳトランジスタＤＷ＿Ｔはオン、ＮＭＯＳトランジスタＤＷ＿Ｂはオフを継続する。
【００５８】
一方、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも高レベルとなる場合と低レベルとなる場合とがある。例えば、時刻Ｔ２〜Ｔ３の期間では、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも低レベルであり、昇圧用コンパレータ２６０の出力はＬレベルとなる。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｌレベル、Ｈレベル」となり、ＮＭＯＳトランジスタＵＰ＿Ｔはオフ、ＮＭＯＳトランジスタＵＰ＿Ｂはオンする。この結果、インダクタンスＬに対して磁気エネルギーが充電される。
【００５９】
引き続き、時刻Ｔ３〜Ｔ４の期間では、昇圧用三角波信号Ｖａｔ１は誤差信号Ｖｆ２よりも高レベルであり、昇圧用コンパレータ２６０の出力はＨレベルとなる。よって、スイッチング駆動信号ＳＵ１、ＳＵ２は、それぞれ「Ｈレベル、Ｌレベル」となり、ＮＭＯＳトランジスタＵＰ＿Ｔはオン、ＮＭＯＳトランジスタＵＰ＿Ｂはオフする。この結果、前回の時刻Ｔ２〜Ｔ３の期間で充電された磁気エネルギーが、インダクタンスＬより放電され、出力電圧ＶＯＵＴひいては分圧電圧Ｖｆ１が昇圧され、分圧電圧Ｖｆ１のレベルが基準電圧Ｖｆのレベルに近づくことで、誤差信号Ｖｆ２のレベルが低下していくことになる。
【００６０】
ところで、本発明では、従来の昇降圧ＤＣ−ＤＣコンバータとは異なり、三角波発生回路としては図１０に示したような発振回路ではなく、ＰＬＬ回路２３０によって周波数が固定化された安定な発振クロック信号ＳＣＫ１をもとに、デジタル量の昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２を生成する。そして、このデジタル量の昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２がＤＡ変換されて、アナログ量の昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２が、昇圧用コンパレータ２６０と降圧用コンパレータ２７０へと供給される。
【００６１】
尚、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２は、クロック端子１０３に供給された基準クロック信号ＣＬＫに基づいて、同一の周波数且つ同一の位相に設定される。また、昇圧用三角波信号Ｖｄｔ１と降圧用三角波信号Ｖｄｔ２との間には、不感帯を生じさせないようにするために、オーバーラップ領域が設定される。
【００６２】
よって、本発明では、従来の昇降圧ＤＣ−ＤＣコンバータのように三角波信号の不安定性の影響を受けず、昇圧用コンパレータ２６０及び降圧用コンパレータ２７０において正常な比較動作が行われ、ひいては、昇降圧ＤＣ−ＤＣコンバータ１００全体の昇圧動作と降圧動作が安定して行われることになる。また、昇圧用三角波信号Ｖａｔ１と降圧用三角波信号Ｖａｔ２が前述した関係を維持しつつ安定して生成されるため、昇圧用スイッチング素子（ＮＭＯＳトランジスタＵＰ＿Ｔ、ＵＰ＿Ｂ）と、降圧用スイッチング素子（ＮＭＯＳトランジスタＤＷ＿Ｔ、ＤＷ＿Ｂ）のうちいずれか一方のみを確実にオン・オフ動作させることができる。よって、電圧変換効率をより確実に向上させることができる。
【００６３】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータの構成を示す図である。
【図２】本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ、特にＨブリッジ回路の降圧動作を説明する図である。
【図３】本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ、特にＨブリッジ回路の昇圧動作を説明する図である。
【図４】本発明の一実施形態に係るアップダウンカウンタのロジック例を示す図である。
【図５】本発明の一実施形態に係るＤＡＣの構成を示す図である。
【図６】本発明の一実施形態に係るＤＡＣにおいて生成された平滑化前の昇圧用三角波信号と降圧用三角波信号の波形を示す図である。
【図７】本発明の一実施形態に係るスイッチング制御回路の主要信号について降圧動作の場合の波形を示す図である。
【図８】本発明の一実施形態に係るスイッチング制御回路の主要信号について昇圧動作の場合の波形を示す図である。
【図９】従来の昇降圧ＤＣ−ＤＣコンバータの構成を示す図である。
【図１０】従来の三角波発振回路の構成を示す図である。
【符号の説明】
【００６５】
１    入力端子                        １０１  入力端子
１０２  出力端子                      １０３  クロック端子
３    降圧用スイッチング素子          ４    インダクタンス
５    昇圧用スイッチング素子          ８    平滑用コンデンサ
１０、２２０  エラーアンプ
１１  三角波発生回路                  １２  直流電源
１３、２７０  降圧用コンパレータ      １４、２６０  昇圧用コンパレータ
１５  レベルシフト回路                ２１  定電流源
２２  コンデンサ                      ２３  スイッチング素子
１００  昇降圧ＤＣ−ＤＣコンバータ    １１０  Ｈブリッジ回路
１２０  抵抗分圧器                    ２００  スイッチング制御回路
２３０  ＰＬＬ回路                    ２３１  ＶＣＯ
２３２  分周回路                      ２３３  位相比較器
２４０  アップダウンカウンタ          ２５０  ＤＡＣ
２８０  スイッチング駆動回路          ２８１、２８３  バッファ素子
２８２、２８４  インバータ素子
【図１】
2007135275.tif 000003
【図２】
2007135275.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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