(57)【要約】【課題】  回路内部におけるモニタ対象の信号を既存の出力端子で検出可能にした半導体記憶装置を提供する。【解決手段】  外部から入力される信号により所定のモードに設定される場合、第１の信号を出力し、所定のモードに設定されない場合、第１の信号の反転信号である第２の信号を出力するモードレジスタ１１０と、第１の信号を受信する場合、第１の信号または第２の信号を出力端子に出力させ、第２の信号を受信する場合、ハイインピーダンス状態の信号を出力端子に出力させるコントロールロジック１０４と、モードレジスタおよびコントロールロジックの間に接続され、内部信号を検出するためのテストモード信号が入力されない場合、モードレジスタから受信する信号をコントロールロジックに送出し、内部信号およびテストモード信号が入力される場合、モードレジスタから受信する信号を反転してコントロールロジックに送出する論理回路２０とを有する。【選択図】  図１
2007066381.tif 000002
【特許請求の範囲】
【請求項１】
回路内部でモニタ対象となる内部信号を出力端子で検出するための半導体記憶装置であって、
外部から入力される信号により所定のモードに設定される場合、第１の信号を出力し、前記所定のモードに設定されない場合、前記第１の信号の反転信号である第２の信号を出力するモードレジスタと、
前記第１の信号を受信する場合、該第１の信号または前記第２の信号を前記出力端子に出力させ、前記第２の信号を受信する場合、ハイインピーダンス状態の信号を該出力端子に出力させるコントロールロジックと、
前記モードレジスタおよび前記コントロールロジックの間に接続され、前記内部信号を検出するためのテストモード信号が入力されない場合、前記モードレジスタから受信する信号を前記コントロールロジックに送出し、該内部信号および該テストモード信号が入力される場合、該モードレジスタから受信する信号を反転して該コントロールロジックに送出する論理回路と、
を有する半導体記憶装置。
【請求項２】
前記モードレジスタは、
前記所定のモードのうち第１のモードに設定されると、前記論理回路に対して信号を送出するための第１の信号経路と、該所定のモードのうち該第１のモードと異なる第２のモードに設定されると、該論理回路に対して信号を送出するための第２の信号経路とを備え、
前記論理回路は、
前記第１の信号経路を介して受信する信号に対応して前記コントロールロジックに対して信号を送出するための第３の信号経路と、前記第２の信号経路を介して受信する信号に対応して該コントロールロジックに対して信号を送出するための第４の信号経路とを備えた、請求項１記載の半導体記憶装置。
【請求項３】
前記モードレジスタは、
前記第１のモードに設定されると、前記第１の信号経路を介して前記第１の信号を前記論理回路に送出し、前記第２の信号経路を介して前記第２の信号を該論理回路に送出し、
前記コントロールロジックは、
前記第３の信号経路を介して前記第１の信号を受信すると、該第１の信号を前記出力端子に出力させ、その後、前記第４の信号経路を介して前記第１の信号を受信すると、前記第２の信号を前記出力端子に出力させる、請求項２記載の半導体記憶装置。
【請求項４】
前記モードレジスタは、
前記第２のモードに設定されると、前記第１の信号経路を介して前記第２の信号を前記論理回路に送出し、前記第２の信号経路を介して前記第１の信号を該論理回路に送出し、
前記コントロールロジックは、
前記第４の信号経路を介して前記第１の信号を受信すると、前記第２の信号を前記出力端子に出力させ、その後、前記第３の信号経路を介して前記第１の信号を受信すると、該第１の信号を前記出力端子に出力させる、請求項２記載の半導体記憶装置。
【請求項５】
前記第１のモードは、ＤＤＲ２−ＳＤＲＡＭのＯＣＤ機能のＤｒｉｖｅ（１）モードであり、前記第２のモードは該ＯＣＤ機能のＤｒｉｖｅ（０）モードである、請求項２から４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路内部の信号のモニタが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一種にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭの種類の中には、一定周期のクロック信号に同期して動作するＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ（以下では、ＳＤＲＡＭと表記する）がある。そのＳＤＲＡＭには、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ）モードという高速なデータ転送機能を備えたＤＤＲ−ＳＤＲＡＭや、ＤＤＲよりも高性能にし、かつ消費電力を抑制したＤＤＲ２−ＳＤＲＡＭがある。
【０００３】
一方、プロセスのばらつきや電圧依存によって、チップ内部の制御信号が設計通りにならない場合があるため、その信号が設計値通りか否かを確認する必要がある。例えば、センスのタイミングを決める制御信号が設計値通りになっているかを確認するため、センスを活性化する信号をテストモードによって、既存の出力端子に伝えることで、外部からモニタする方法がある。チップ内部の制御信号をモニタするための方法の一例が特許文献１に開示されている。以下では、チップ内部の制御信号を内部信号と称する。ＤＤＲ２−ＳＤＲＡＭにおける、内部信号の従来のモニタ方法を説明する。
【０００４】
図７は従来のＤＤＲ２−ＳＤＲＡＭの一構成例を示すブロック図である。
【０００５】
図７に示すように、半導体記憶装置は、クロック発生器１００と、外部信号が入力されるコマンドデコーダ１０２と、ユーザにより各種設定を行うためのモードレジスタ１１０と、各種設定に対応して制御信号を送出するコントロールロジック１０４と、ロウアドレスを一時保存するためのロウアドレスバッファ１０６と、カラムアドレスを一時保存するためのカラムアドレスバッファ１０８と、記憶領域となるメモリセルアレイ領域１１１Ａ〜１１１Ｄと、データの入出力を制御するデータコントロールロジック１１２と、入出力バッファを含む入出力回路１１４とを有する構成である。メモリセルアレイ領域１１１Ａ〜１１１Ｄのそれぞれには、ロウデコーダ１１６、センスアンプ１１８およびカラムデコーダ１２０が設けられている。なお、内部信号を出力端子でモニタする方法に関連して、以下では、入出力回路１１４については出力回路としての機能を中心に説明する。
【０００６】
入出力回路１１４には、入出力信号ＤＱ０〜ＤＱｋの端子が設けられている。ただし、ｋは３、７、１５などの整数であり、デバイスの入出力端子数により異なる。モニタ対象となる内部信号を出力するための出力端子を、複数の入出力信号ＤＱ０〜ＤＱｋの端子うちいずれか１つに設定してもよく、これら全ての端子に設定してもよい。ここでは、その内部信号をモニタするための端子をＤＱ端子と称する。また、入出力回路１１４には、データ転送のタイミングを決めるための信号であるＤＱＳを入出力するための端子が設けられている。ＤＱＳは、ＤＤＲ仕様から追加された入出力信号であり、決まった論理で、ＤＱと同様に入出力される。このＤＱＳ信号の入出力端子をＤＱＳ端子と称する。また、入出力回路１１４には、その内部信号をユーザがモニタするために、出力信号を切り替えるセレクタ１３０と、出力制御論理回路１３２とが接続されている。
【０００７】
セレクタ１３０には、モニタ対象となる内部信号と、内部メモリデータとが入力される。セレクタ１３０は、通常、内部メモリデータを入出力回路１１４に送出し、外部からテストモード信号が入力されると、内部メモリデータの代わりに内部信号を入出力回路１１４に送出する。出力制御論理回路１３２は、ＲＥＡＤコマンドの信号を受信すると、入出力回路１１４にＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号を出力する。入出力回路１１４は、出力制御論理回路１３２からＯＥ信号を受信すると、セレクタ１３０から受信する信号を予め指定された入出力端子に送出する。
【０００８】
次に、図７に示した半導体記憶装置における、内部信号をモニタするための動作を簡単に説明する。
【０００９】
通常、入出力回路１１４は、出力制御論理回路１３２からＯＥ信号を受信すると、セレクタ１３０から受信する内部メモリデータを入出力信号ＤＱ０〜ＤＱｋの端子に送出する。その結果、内部データがそれらの入出力端子から外部に出力される。一方、セレクタ１３０は、テストモード信号を受信すると、内部メモリデータの代わりに内部信号を入出力回路１１４に送出する。入出力回路１１４は、出力制御論理回路１３２からＯＥ信号を受信すると、内部信号をＤＱ端子に送出する。内部メモリデータの代わりに内部信号がＤＱ端子に出力される。このようにして、テストモードにおいては、内部信号をＤＱ端子でモニタすることが可能となる。
【００１０】
なお、特定の内部信号をモニタする方法として、ロールコールというテストモードが開示されている（特許文献２参照）。このロールコールは、リダンダンシの判定信号を出力端子に出力することで、どのアドレスがリダンダンシを使用しているかを確認可能にするものである。
【００１１】
一方、ＤＤＲ２−ＳＤＲＡＭは、Ｃａｓ−ＬａｔｅｎｃｙやＡｄｄｉｔｉｖｅ−Ｌａｔｅｎｃｙなどのパラメータをユーザにより設定可能にしている。以下に、その方法を簡単に説明する。
【００１２】
Ｃａｓ−Ｌａｔｅｎｃｙの設定は、ＭＲＳ（Mode Register Set）のコードに割り当てられている。Ａｄｄｉｔｉｖｅ−Ｌａｔｅｎｃｙの設定は、ＥＭＲＳ１（Extended Mode Register Set-1）のコードに割り当てられている。ユーザは、パラメータに合わせてコードを選択し、コードに割り当てられた通りに外部信号を設定する。
【００１３】
図８はモードレジスタ内のＥＭＲＳ１のコマンドデコーダ回路を模式的に示す図である。ＥＭＲＳ１のコマンドデコーダ回路１４０は、アドレス入力端子およびバンクアドレス入力端子に外部信号がコードに対応して設定されると、制御信号をコントロールロジック１０４に送出する。コマンドデコーダ１０２は、外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥが設定されると、コントロールロジック１０４に制御信号を送出する。コントロールロジック１０４は、モードレジスタ１１０およびコマンドデコーダ１０２から制御信号を受信すると、受信した制御信号に対応してロウアドレスバッファ１０６、カラムアドレスバッファ１０８、ロウデコーダ１１６、センスアンプ１１８および入出力回路１１４に制御信号を送出する。なお、図７では、アドレス入力をＡ０〜Ａ１１とし、バンクアドレス入力をＢＡ０、ＢＡ１としているが、これらの入力用端子の数は記憶容量の大きさにより異なる。
【００１４】
Ａｄｄｉｔｉｖｅ−Ｌａｔｅｎｃｙを例えば“３”に設定する場合、ユーザが外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥを、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝０（Ｌｏｗ）に設定する。また、ＭＲＳモードをＥＭＲＳ１に設定するために、ＢＡ０＝１、ＢＡ１＝０とする。そして、外部信号Ａ３〜Ａ５をＡ３＝Ａ４＝１、Ａ５＝０に設定する。これにより、Ａｄｄｉｔｉｖｅ−Ｌａｔｅｎｃｙが“３”に設定される。
【００１５】
また、ＤＤＲ２−ＳＤＲＡＭは、各種パラメータの値を設定可能にするだけでなく、標準仕様のＯＣＤ（Ｏｆｆ Ｃｈｉｐ Ｄｒｉｖｅｒ）キャリブレーション機能（以下では、単に「ＯＣＤ機能」と称する）を備えている。この機能は、ユーザにより出力インピーダンスの調整を可能にするものである。以下に、ＤＤＲ２でＪＥＤＥＣ標準仕様であるＯＣＤ機能について簡単に説明する。
【００１６】
ＯＣＤ機能はＥＭＲＳ１のコードに割り当てられている。モードレジスタ１１０内のＥＭＲＳ１のコマンドデコーダ回路１４０にその論理が組まれている。コントロールロジック１０４は、上述したようにして、モードレジスタ１１０内のＥＭＲＳ１のコマンドデコーダ回路１４０から制御信号を受信すると、各部に制御信号を送出することで、最終的に入出力回路１１４のＤＱ端子およびＤＱＳ端子から、以下に説明するような信号が出力される。
【００１７】
ユーザは、出力インピーダンスを測定して調整するために、ＯＣＤ−Ｄｒｉｖｅ−Ｍｏｄｅのコードを参照して外部信号を設定する。モードには、Ｄｒｉｖｅ（１）とＤｒｉｖｅ（０）がある。ＭＲＳモードをＥＭＲＳ１にするために、外部信号ＢＡ０とＢＡ１を、ＢＡ０＝１、ＢＡ１＝０に設定する。そして、Ｄｒｉｖｅ（１）モードにする場合には、外部信号Ａ７〜Ａ９をＡ７＝１、Ａ８＝Ａ９＝０に設定する。Ｄｒｉｖｅ（０）モードにする場合には、外部信号Ａ７〜Ａ９をＡ７＝Ａ９＝０、Ａ８＝１に設定する。
【００１８】
図９（ａ）はＤｒｉｖｅ（１）モードの波形図を示し、図９（ｂ）はＤｒｉｖｅ（０）モードの波形図を示す。
【００１９】
Ｄｒｉｖｅ（１）モードの場合、図９（ａ）に示すように、モードレジスタ１１０にＤｒｉｖｅ（１）モードをエントリすると、入出力回路１１４のＤＱ端子およびＤＱＳ端子から"Ｈ"が出力される。また、図には示さないが、ＤＱＳ信号の逆位相の信号であるＤＱＳＢの出力端子からは“Ｌ”が出力される。Ｄｒｉｖｅ（０）モードの場合は、図９（ｂ）に示すように、Ｄｒｉｖｅ（１）モードとは逆で、入出力回路１１４のＤＱ端子およびＤＱＳ端子から"Ｌ"が出力される。ＤＱＳＢの出力端子からは“Ｈ”が出力される。標準仕様でモードレジスタセットの１つに割り当てられているＤｒｉｖｅ（１）やＤｒｉｖｅ（０）にエントリすることで、入出力回路１１４のＤＱ端子およびＤＱＳ端子の出力が"Ｈ"や"Ｌ"になるように、ＤＤＲ２製品では、モードレジスタ１１０に論理が組まれている。
【特許文献１】特開昭６１−６６２９５号公報
【特許文献２】特開２０００−２３１７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
テストモードをチップ設計に組み込む場合、出力端子には内部出力データパスのデータが伝えられるため、テストモードによりデータパスか内部信号かを切り替えるセレクタを追加する必要があった。この場合、テストモードのためにアクセスパスの遅延の副作用が生じてしまうことになる。
【００２１】
また、出力端子にデータを出力するためには、出力制御論理回路に、テストモードの論理が必要となる。通常はＲＥＡＤコマンドを受けて、ＯＥ信号が活性され、出力制御論理回路が動作することになるが、テストモードによってもＯＥを活性化させる論理が必要となる。そして、テストモードのために、通常のデータパスに余分な負荷がついてしまう。
【００２２】
また、出力回路を活性化する論理は、ＲＥＡＤコマンドから作成されるが、出力制御論理回路は、ＤＤＲではＣａｓ−ＬａｔｅｎｃｙやＡｄｄｉｔｉｖｅ−Ｌａｔｅｎｃｙなどの仕様によって複雑なものとなっており、これに内部信号をモニタするためのテストモードを追加すると、さらに複雑になってしまうという問題があった。
【００２３】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、回路内部におけるモニタ対象の信号を既存の出力端子で検出することを可能にした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するための本発明の半導体記憶装置は、回路内部でモニタ対象となる内部信号を出力端子で検出するための半導体記憶装置であって、
外部から入力される信号により所定のモードに設定される場合、第１の信号を出力し、前記所定のモードに設定されない場合、前記第１の信号の反転信号である第２の信号を出力するモードレジスタと、
前記第１の信号を受信する場合、該第１の信号または前記第２の信号を前記出力端子に出力させ、前記第２の信号を受信する場合、ハイインピーダンス状態の信号を該出力端子に出力させるコントロールロジックと、
前記モードレジスタおよび前記コントロールロジックの間に接続され、前記内部信号を検出するためのテストモード信号が入力されない場合、前記モードレジスタから受信する信号を前記コントロールロジックに送出し、該内部信号および該テストモード信号が入力される場合、該モードレジスタから受信する信号を反転して該コントロールロジックに送出する論理回路と、
を有する構成である。
【００２５】
本発明では、モードレジスタが所定のモードに設定された後、論理回路がテストモードに設定され、モニタ対象の内部信号が論理回路に入力されると、出力端子から出力される信号が第１の信号または第２の信号からハイインピーダンス状態の信号に遷移するため、内部信号を出力端子で検出することが可能となる。また、内部信号を入力したときから出力端子の出力が遷移するまでの時間を測定すれば、内部信号の活性化までの時間を測定することも可能となる。
【発明の効果】
【００２６】
本発明によれば、モードレジスタの設定により出力の状態が切り替わるような論理を利用しているため、規模の大きい回路を追加する必要がない。小規模の論理回路を追加するだけで、内部信号を出力端子でモニタすることができるだけでなく、アクセスパス遅延の副作用を抑制できる。
【発明を実施するための最良の形態】
【００２７】
本発明の半導体記憶装置は、ＤＤＲ２−ＳＤＲＡＭにおける標準仕様のＯＣＤ機能のように予め決められた回路の途中に、モニタ対象の内部信号を出力端子に出力させるための論理回路を組み込んだことを特徴とする。
【実施例１】
【００２８】
本実施例の半導体記憶装置の構成について説明する。
【００２９】
図１は本実施例の半導体記憶装置の一構成例を示すブロック図である。なお、従来の図と同様な構成については、同一の符号を付し、その詳細な説明を省略する。
【００３０】
図１に示すように、本実施例の半導体記憶装置には、モードレジスタ１１０に論理回路２０が接続されている。また、モニタ対象となる内部信号が送出される信号線（不図示）が分岐され、論理回路２０に接続されている。論理回路２０には、モードレジスタ１１０からの信号の他に、モニタ対象となる内部信号が入力される。そして、論理回路２０の出力はモードレジスタ１１０の出力ＯＵＴ２となる。本実施例では、ＯＣＤ機能を動作するように設定される場合とする。
【００３１】
図２は本実施例の論理回路２０の構成を示す図である。
【００３２】
図２に示すように、論理回路２０は、否定論理積のＮＡＮＤ２１，２２および否定ゲートのＩＮＶ２３とを有する。ＮＡＮＤ２１には、内部信号Ｓｉｇ−Ａとテストモードをイネーブル状態にするための信号であるテストモード信号Ｓｉｇ−Ｔとが入力される。このテストモード信号Ｓｉｇ−Ｔは、外部信号により設定され、“０”（Ｌｏｗ）のとき非活性となり、“１”（Ｈｉｇｈ）のとき活性となる。テストモード信号Ｓｉｇ−Ｔは、モードレジスタ１１０内から論理回路２０に供給される。ＮＡＮＤ２２には、ＥＲＭＳ１のコマンドデコーダ回路１４０からの出力信号ＯＵＴ１とＮＡＮＤ２１の出力信号が入力される。ＩＮＶ２３は、ＮＡＮＤ２２の出力信号が入力され、出力信号をモードレジスタ１１０の出力信号ＯＵＴ２としてコントロールロジック１０４に送出する。
【００３３】
次に、図２に示した論理回路２０の動作を説明する。
【００３４】
通常動作時は、テストモード信号Ｓｉｇ−Ｔが"Ｌ"（非活性）であり、ＯＵＴ１＝ＯＵＴ２である。この場合、ユーザは、ＯＣＤキャリブレーションや各種パラメータの設定を従来と同様に行うことが可能である。
【００３５】
続いて、モニタ対象となる内部信号を検出する方法について説明する。図３および図４はモニタ対象となる内部信号の検出方法を説明するための波形図である。図３はＤｒｉｖｅ（１）モードの場合を示す波形図であり、図４はＤｒｉｖｅ（０）モードの場合を示す波形図である。
【００３６】
図３に示すように、テストモード信号Ｓｉｇ−Ｔが“Ｌ”の状態で、ＯＣＤ−Ｄｒｉｖｅ（１）にエントリすると、仕様によりＤＱ端子およびＤＱＳ端子は、電気的にいずれにも接続されていない状態のＨｉ−Ｚから"Ｈ"出力となる。Ｄｒｉｖｅモードにエントリ後、テストモード信号Ｓｉｇ−Ｔ＝“Ｈ”として、テストモードにエントリする。ここで、例えば、モニタしたい内部信号Ｓｉｇ−Ａが、ＡＣＴコマンドから一定の時間で出る信号だとする。
【００３７】
テストモードにエントリ後、あるＣＫタイミングでＡＣＴコマンドを入力し、Ｓｉｇ−Ａ＝“Ｈ”になると、ＮＡＮＤ２１の出力が“Ｌ”になる。ＮＡＮＤ２２は、ＯＵＴ１が“Ｈ”で、ＮＡＮＤ２１から“Ｌ”が入力されるため、“Ｈ”を出力する。ＩＮＶ２３は、“Ｈ”が入力され、“Ｌ”を出力する。これにより、Ｄｒｉｖｅ（１）モードの信号のＯＵＴ２が“Ｈ”から"Ｌ"となり、ＤＱ端子およびＤＱＳ端子の出力は“Ｈ”から"Ｈｉ−Ｚ"となる。このタイミングをテスタ等を用いて検出すれば、ＡＣＴコマンドからどのくらいの時間でＳｉｇ−Ａが活性化するかを、出力端子ＤＱ、ＤＱＳで検出することが可能となる。
【００３８】
図３に示した論理回路２０は、テストモードにエントリした状態で、ＯＵＴ１＝“Ｈ”、ＯＵＴ２＝"Ｈ"である場合、モニタしたい内部信号が“Ｌ”から"Ｈ"に遷移すると、ＯＵＴ２＝“Ｌ”となる論理構成になっている。
【００３９】
一方、Ｄｒｉｖｅ（０）モードで内部信号を検出する場合には、図３に示したＯＵＴ１の信号経路とは別のＯＵＴ１’の出力に図３に示した論理回路２０を接続する。そして、論理回路２０からコントロールロジック１０４への出力をＯＵＴ２’とする。なお、ユーザがＯＣＤ機能でＤｒｉｖｅ（０）モードを指定すれば、ＯＵＴ１’からの信号により、入出力回路１１４のＤＱ端子およびＤＱＳ端子の出力は“Ｌ”となる。
【００４０】
Ｄｒｉｖｅ（０）モードの論理に論理回路２０を組み込む場合では、図４に示すように、ＯＵＴ２が"Ｌ"から“Ｈｉ−Ｚ”に遷移するのを検出することで、モニタ対象の内部信号について活性化までの時間を測定することになる。論理回路２０の動作は、図３で説明した場合と同様であるため、ここでは、その詳細な説明を省略する。
【００４１】
なお、同等の論理であれば、本実施例とは別の回路構成であってもよく、その場合であっても小数の論理素子の追加で容易に論理回路を実現できる。
【００４２】
本実施例の半導体記憶装置は、論理回路２０がテストモードに設定され、モニタ対象の内部信号が論理回路２０に入力されると、出力端子から出力される信号が“Ｈ”または“Ｌ”からＨｉ−Ｚに遷移するため、内部信号を出力端子で検出することが可能となる。また、内部信号を入力したときから出力端子の出力が遷移するまでの時間を測定すれば、内部信号の活性化までの時間を測定することも可能となる。
【００４３】
本実施例の半導体記憶装置は、ＤＤＲ２−ＳＤＲＡＭのＯＣＤ機能に代表される、モードレジスタの設定により出力の状態が切り替わるような論理を利用しているため、規模の大きい回路を追加する必要がない。その結果、アクセスパス遅延の副作用を抑制し、内部信号を出力端子で検知するテストモードを実現できる。
【実施例２】
【００４４】
実施例１では、ＯＣＤ機能のＤｒｉｖｅ（０）モードまたはＤｒｉｖｅ（１）モードの論理に回路を追加したが、本実施例では、Ｄｒｉｖｅ（０）モードおよびＤｒｉｖｅ（１）モードの論理に回路を追加することで、内部信号の遷移を検出するものである。以下に、本実施例の構成について説明する。なお、論理回路以外の構成は、実施例１と同様であるため、その詳細な説明を省略する。また、実施例１と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００４５】
図５は本実施例の論理回路の一構成例を示す図である。図５に示すように、ＥＭＲＳ１のコマンドデコーダ回路１４０は、Ｄｒｉｖｅ（１）モードによりＤＱ端子およびＤＱＳ端子に“Ｈ”を出力させるための信号ＯＵＴ１を出力する信号経路と、Ｄｒｉｖｅ（０）モードによりＤＱ端子およびＤＱＳ端子に“Ｌ”を出力させるための信号ＯＵＴ３を出力する信号経路とを有する。ここでは、外部信号によりＤｒｉｖｅ（１）モードに設定されるため、ＯＵＴ１のＤｒｉｖｅ（１）モード信号は“Ｈ”であり、ＯＵＴ３のＤｒｉｖｅ（０）モード信号は“Ｌ”である。
【００４６】
本実施例では、実施例１の論理回路２０の代わりに論理回路３０が接続されている。論理回路３０は、否定論理積のＮＡＮＤ２１，２２および否定ゲートのＩＮＶ２３、ならびにＩＮＶ２４，２６および否定論理和のＮＯＲ２５を有する構成である。ＮＡＮＤ２１，２２およびＩＮＶ２３の接続は実施例１と同様である。ＩＮＶ２４には、ＮＡＮＤ２１の出力が入力される。ＮＯＲ２５は、ＩＮＶ２４の出力とＯＵＴ３とが入力される。ＩＮＶ２６は、ＮＯＲ２５の出力が入力され、コントロールロジック１０４に出力信号をＯＵＴ４として送出する。
【００４７】
なお、ＯＵＴ２を出力する信号線はＤｒｉｖｅ（１）モードによりＤＱ端子およびＤＱＳ端子に“Ｈ”を出力させるための信号経路となり、ＯＵＴ４を出力する信号線はＤｒｉｖｅ（０）モードによりＤＱ端子およびＤＱＳ端子に“Ｌ”を出力させるための信号経路となる。
【００４８】
次に、本実施例の論理回路３０の動作を説明する。
【００４９】
通常動作時は、テストモード信号Ｓｉｇ−Ｔが"Ｌ"（非活性）であり、ＯＵＴ１＝ＯＵＴ２であり、ＯＵＴ３＝ＯＵＴ４である。この場合、ユーザは、ＯＣＤキャリブレーションや各種パラメータの設定を従来と同様に行うことが可能である。
【００５０】
続いて、モニタ対象となる内部信号を出力させる方法について説明する。図６は本実施例の論理回路の動作を説明するための波形図である。
【００５１】
図６に示すように、テストモード信号Ｓｉｇ−Ｔが“Ｌ”の状態で、ＯＣＤ−Ｄｒｉｖｅ（１）にエントリすると、ＯＵＴ１＝ＯＵＴ２＝"Ｈ"となり、ＤＱ端子およびＤＱＳ端子はＨｉ−Ｚから"Ｈ"出力となる。その後、テストモードにエントリすると、テストモード信号Ｓｉｇ−Ｔ＝“Ｈ”となる。モニタしたい内部信号Ｓｉｇ−ＡはＡＣＴコマンドから一定の時間で出る信号だとする。あるＣＫタイミングでＡＣＴコマンドを入力すると、内部信号Ｓｉｇ−Ａが“Ｌ”から“Ｈ”に遷移し、実施例１と同様にして、ＯＵＴ２が“Ｈ”から“Ｌ”に遷移する。
【００５２】
一方、内部信号Ｓｉｇ−Ａが“Ｌ”から“Ｈ”に遷移したとき、ＮＡＮＤ２１の出力が“Ｌ”になり、ＩＮＶ２４の出力は“Ｈ”になる。そして、ＮＯＲ２５は、ＩＮＶ２４の“Ｈ”信号およびＯＵＴ３の“Ｌ”信号が入力されることで、“Ｌ”信号をＩＮＶ２６に出力する。ＩＮＶ２６は、ＮＯＲ２５から“Ｌ”信号を受け取ると、“Ｈ”信号を出力する。このようにして、図６に示すように、ＯＵＴ４が“Ｌ”から“Ｈ”に遷移する。
【００５３】
上述したように、ＯＵＴ２が“Ｈ”から“Ｌ”に遷移し、Ｄｒｉｖｅ（１）モードが非活性となるが、ＯＵＴ４が“Ｌ”から“Ｈ”に遷移し、Ｄｒｉｖｅ（０）モードが活性となる。そのため、図６に示すように、ＤＱ端子およびＤＱＳ端子の出力が"Ｈ"から“Ｌ”に切り替わる。このタイミングをテスタ等を用いて検出すれば、ＡＣＴコマンドからどのくらいの時間でＳｉｇ−Ａが活性化するかを、出力端子ＤＱ、ＤＱＳで検出することが可能となる。
【００５４】
図５に示した論理回路３０は、テストモードにエントリした状態で、ＯＵＴ１＝ＯＵＴ２＝"Ｈ"、ＯＵＴ３＝ＯＵＴ４＝"Ｌ"である場合、モニタしたい内部信号が“Ｌ”から"Ｈ"に遷移すると、ＯＵＴ２が“Ｌ”に遷移し、ＯＵＴ４が"Ｈ"に遷移する論理構成を取っている。
【００５５】
なお、Ｄｒｉｖｅ（１）とＤｒｉｖｅ（０）に追加したテストモード論理を逆にすることで、出力端子における内部信号の検出を"Ｌ"から“Ｈ”への切り替わりにすることも可能である。この場合、Ｄｒｉｖｅ（０）モードの信号がＮＡＮＤ２２に入力される信号経路に出力され、Ｄｒｉｖｅ（１）モードの信号がＮＯＲ２５に入力される信号経路に出力される。そして、ＩＮＶ２３からの出力はＤｒｉｖｅ（０）モードのための信号となり、ＩＮＶ２６からの出力はＤｒｉｖｅ（１）モードのための信号となり、それぞれコントロールロジック１０４に入力される。
【００５６】
本実施例の半導体記憶装置では、"Ｈ"または“Ｌ”から"Ｈｉ−Ｚ"への切り替わりが検出しにくいテスタ環境や評価環境の場合でも、検出対象の信号変化が“Ｈ”から"Ｌ"への遷移であるため、検出がより容易になり、また切り替わりタイミングもより正確に求めることができる。また、本実施例のテストモードのための論理は、図５に示すような小数の論理素子の追加で済み、大規模な回路の追加を必要としない。
【００５７】
本発明の半導体記憶装置は、ＤＤＲ２−ＳＤＲＡＭのＯＣＤ機能に代表されるような、モードレジスタの設定により出力の状態が切り替わるような論理を利用しているため、規模の大きい回路を追加する必要がない。その結果、アクセスパス遅延の副作用を抑制し、内部信号を出力端子で検知するテストモードを実現できる。また、小規模の論理を追加するだけで、内部信号を外部からモニタできる。さらに、プロセス依存や電圧依存で実際の半導体がどのようなタイミングで動作しているかを知ることができ、タイミング調整や設計精度を向上させることができる。
【００５８】
なお、実施例１および実施例２では、ＤＱ端子およびＤＱＳ端子で内部信号の変化を検出するようにしたが、ＤＱ端子およびＤＱＳ端子に限られず、予めいずれかの端子に設定し、設定した端子でその変化を検出するようにしてもよい。
【００５９】
また、ＤＤＲ２のＯＣＤ機能に限らず、モードレジスタの設定により出力の状態が切り替わるような論理が設けられている半導体記憶装置に、本発明を適用することが可能である。
【図面の簡単な説明】
【００６０】
【図１】実施例１の半導体記憶装置の一構成例を示すブロック図である。
【図２】実施例１の論理回路の一構成例を示す図である。
【図３】モニタ対象となる内部信号の検出方法を説明するための波形図である。
【図４】モニタ対象となる内部信号の検出方法を説明するための波形図である。
【図５】実施例２の論理回路の一構成例を示す図である。
【図６】図５に示した論理回路の動作を説明するための図である。
【図７】従来の半導体記憶装置の一構成例を示すブロック図である。
【図８】モードレジスタ内部を模式的に示す図である。
【図９】ＯＣＤ機能を説明するための波形図である。
【符号の説明】
【００６１】
２０    論理回路
１０４    コントロールロジック
１１０    モードレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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