(57)【要約】【課題】  静電サージから有効に保護することができ、かつ、保護抵抗による電圧降下や消費電力を抑制することができる出力回路を有する半導体装置を提供する。【解決手段】  半導体装置の出力バッファを構成する保護抵抗１１とＮＭＯＳ７に代えて、所定の抵抗値のｎ（例えば、２）倍の抵抗値を有する保護抵抗１１ｘ（ｘは、ａ，ｂ）と所定のゲート幅の１／ｎのゲート幅を有するＮＭＯＳ７ｘからなる直列回路を、出力ノード８と接地ノード２の間に、ｎ組並列に接続する。これにより、出力パッド８に静電サージが印加されたときに各ＮＭＯＳ７ｘに流れるサージ電流は、分割しない場合の１／ｎになり、破壊耐量が大きくなる。また、出力バッファのノードＮＯと出力パッド８の間に保護抵抗を入れる必要がなくなるので、保護抵抗による電圧降下や無駄な消費電力を抑制することができる。【選択図】      図１
2007073783.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源線に、ドレインが出力パッドにそれぞれ接続され、ゲートに内部出力信号が与えられるＰチャネルＭＯＳトランジスタ、及び、ドレインが保護抵抗を介して前記出力パッドに、ソースが接地線にそれぞれ接続され、ゲートに前記内部出力信号が与えられるＮチャネルＭＯＳトランジスタで構成される出力バッファと、
アノードが前記出力パッドに、カソードが前記電源線にそれぞれ接続された第１の保護ダイオードと、
カソードが前記出力パッドに、アノードが前記接地線にそれぞれ接続された第２の保護ダイオードと、
前記電源線と前記接地線の間に接続され、該電源線に静電サージが印加された時にオン状態となる電源間保護回路とを有する半導体装置において、
前記出力パッドと前記接地線の間に接続される前記保護抵抗及びＮチャネルＭＯＳトランジスタは、所定の保護抵抗のｎ（但し、ｎは２以上の整数）倍の抵抗値を有する分割された保護抵抗と所定のゲート幅の１／ｎのゲート幅を有する分割されたＮチャネルＭＯＳトランジスタからなる直列回路を、ｎ組並列に接続して構成したことを特徴とする半導体装置。
【請求項２】
前記分割されたＮチャネルＭＯＳトランジスタは、Ｎ−拡散層の上にＮ＋拡散層を形成したオフセット構造のアクティブ領域を有する高耐圧トランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源間保護回路は、サイリスタ、またはサイリスタとゲート制御用のＰチャネルＭＯＳトランジスタで構成したことを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に高耐圧ＭＯＳトランジスタのＥＤＳ(Electro Static Discharge)保護に関するものである。
【背景技術】
【０００２】
図２は、従来の半導体装置の出力部の回路図である。
この半導体装置は、電源パッド１と接地パッド２を有し、これらの電源パッド１と接地パッド２に電源線３と接地線４がそれぞれ接続されている。電源線３と接地線４の間には論理動作を行う内部回路５が接続され、この内部回路５の出力信号ＳＯが出力バッファを構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）６とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）７のゲートに接続されている。ＰＭＯＳ６とＮＭＯＳ７はインバータを構成し、これらのＰＭＯＳ６とＮＭＯＳ７のソースは、それぞれ電源線３と接地線４に接続されている。一方、出力ノードＮＯであるＰＭＯＳ６のドレインは、保護抵抗１１を介してＮＭＯＳ７のドレインに接続されると共に、保護抵抗１２を介して出力パッド８に接続されている。
【０００３】
また、出力パッド８と電源線３の間には、アノードとカソードがそれぞれ出力パッド８と電源線３に接続された保護ダイオード１３が接続され、出力パッド８と接地線４の間には、アノードとカソードがそれぞれ接地線４と出力パッド８に接続された保護ダイオード１４が接続されている。更に、電源線３と接地線４の間には、逆方向のダイオード特性によって電源間保護を行うＮＭＯＳ１５が接続されている。
【０００４】
このような保護回路を有する半導体装置において、電源電圧ＶＤＤよりも高い静電サージが出力パッド８に印加されると、順方向の保護ダイオード１３によって電源線３の電位は出力パッド８の電位とほぼ同様に上昇する。この時、出力パッド８と電源線３の間の電圧は、順方向の保護ダイオード１３によって制限されるので、ＰＭＯＳ６の静電破壊は防止される。静電サージによって出力パッド８の電位が更に上昇すると、保護ダイオード１４や電源間保護用のＮＭＯＳ１５がブレークダウンを起こし、出力パッド８と接地線４の間の電圧は、急激に低下する。保護ダイオード１４やＮＭＯＳ１５がブレークダウンを起こすまで、出力パッド８の電位は上昇するが、直列に挿入された保護抵抗１１，１２によってＮＭＯＳ７に流れる電流は制限されるので、このＮＭＯＳ７の静電破壊は防止される。また、接地電圧ＧＮＤよりも低い静電サージが出力パッド８に印加された時には、順方向となる保護ダイオード１４と保護抵抗１１，１２によって、ＰＭＯＳ６及びＮＭＯＳ７の静電破壊が防止される。
【０００５】
【特許文献１】特開２００４−７１９９１号公報
【特許文献２】特開平８−３３０５２１号公報
【特許文献３】特開平１１−２７４４０４号公報
【特許文献４】特許第３３８６０４２号明細書
【特許文献５】特許第３５２６８５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記半導体装置では、出力パッド８と接地パッド２の間に静電サージが印加されたときに、出力パッド８→保護ダイオード１３→電源線３→ＮＭＯＳ１５→接地線４→接地パッド２の第１のサージ電流経路と、出力パッド８→保護抵抗１２→保護抵抗１１→ＮＭＯＳ７→接地線４→接地パッド２の第２のサージ電流経路が形成される。この場合、ＮＭＯＳ１５とＮＭＯＳ７はほぼ同じ特性を有するが、第１のサージ電流経路は電源線３や接地線４のインピーダンスが大きいため、第２のサージ電流経路のＮＭＯＳ７が先にブレークダウンを起こして破壊してしまうおそれがある。
【０００７】
このため、出力ノードＮＯと出力パッド８の間に挿入する保護抵抗１２の値は、ＮＭＯＳ７がブレークダウンしたときに流れる電流が、このＮＭＯＳ７の破壊耐量以下に抑えられるように、大きな値にする必要がある。このため、例えば、有機ＥＬ(Electro Luminescence)ディスプレイのように、電流駆動方式の負荷回路を接続すると、保護抵抗１２による電圧降下が生じるので、電源電圧を更に高くする必要がある等、適用が困難であるだけでなく、この保護抵抗１２によって無駄な電力が消費されるという課題があった。
【０００８】
更に、有機ＥＬディスプレイのように、例えば２０Ｖ以上の電源電圧で駆動する場合、出力回路に高耐圧ＭＯＳトランジスタを使用する必要がある。しかし、高耐圧のＮＭＯＳは、静電サージ電流に対する破壊耐量とゲート幅との依存度が非常に小さいため、必要な破壊耐量を得ようとすると膨大なゲート幅となり、素子面積が増大してしまうという問題があった。
【０００９】
本発明は、静電サージから有効に保護することができ、かつ、保護抵抗による電圧降下や消費電力を抑制することができる出力回路を有する半導体装置を目的としている。
【課題を解決するための手段】
【００１０】
本発明は、ソースが電源線に、ドレインが出力パッドにそれぞれ接続され、ゲートに内部出力信号が与えられるＰＭＯＳ、及び、ドレインが保護抵抗を介して前記出力パッドに、ソースが接地線にそれぞれ接続され、ゲートに前記内部出力信号が与えられるＮＭＯＳで構成される出力バッファと、アノードが前記出力パッドに、カソードが前記電源線にそれぞれ接続された第１の保護ダイオードと、カソードが前記出力パッドに、アノードが前記接地線にそれぞれ接続された第２の保護ダイオードと、前記電源線と前記接地線の間に接続され、該電源線に静電サージが印加された時にオン状態となる電源間保護回路とを有する半導体装置において、前記出力パッドと前記接地線の間に接続される前記保護抵抗及びＮＭＯＳを、所定の保護抵抗のｎ（但し、ｎは２以上の整数）倍の抵抗値を有する分割された保護抵抗と所定のゲート幅の１／ｎのゲート幅を有する分割されたＮＭＯＳからなる直列回路を、ｎ組並列に接続して構成したことを特徴としている。
【発明の効果】
【００１１】
本発明では、半導体装置の出力バッファを構成する保護抵抗とＮＭＯＳを、所定の抵抗値のｎ倍の抵抗値を有する分割された保護抵抗と所定のゲート幅の１／ｎのゲート幅を有する分割されたＮＭＯＳからなる直列回路を、ｎ組並列に接続している。これにより、出力パッドに静電サージが印加されたときに分割された各ＮＭＯＳに流れる静電サージ電流は、分割しない場合の１／ｎになり、破壊耐量が大きくなる。また、出力バッファを構成するＰＭＯＳのドレインと出力パッドの間に保護抵抗を入れる必要がなくなるので、保護抵抗による電圧降下や無駄な消費電力を抑制することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
分割されたＮＭＯＳは、Ｎ−拡散層の上にＮ＋拡散層を形成したオフセット構造のアクティブ領域を有する高耐圧トランジスタで構成する。また、電源間保護回路は、サイリスタ、またはゲート制御用素子を有したサイリスタや、前記特許文献５の図１、図２に記載され素子で構成する。ゲート制御用の素子としては、ＰＭＯＳ、ＮＭＯＳ、ダイオード等がある。
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例を示す半導体装置の出力バッファの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１５】
この半導体装置は、電源パッド１と接地パッド２を有し、これらの電源パッド１と接地パッド２に電源線３と接地線４がそれぞれ接続されている。電源線３と接地線４の間には論理動作を行う内部回路５が接続され、この内部回路５の出力信号ＳＯが出力バッファを構成するＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのゲートに接続されている。ＰＭＯＳ６とＮＭＯＳ７ａ，７ｂはインバータを構成し、これらのＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのソースは、それぞれ電源線３と接地線４に接続されている。一方、出力ノードＮＯであるＰＭＯＳ６のドレインは、出力パッド８に接続されると共に、保護抵抗１１ａ，１１ｂを介してそれぞれＮＭＯＳ７ａ，７ｂのドレインに接続されている。
【００１６】
なお、各ＮＭＯＳ７ａ，７ｂのゲート幅は、１つのＮＭＯＳ７で構成する場合のゲート幅の１／２となるように同一寸法で形成されている。また、各保護抵抗１１ａ，１１ｂの値は、１つの保護抵抗１１で構成する場合の２倍となるように同一の抵抗値に形成されている。
【００１７】
また、出力パッド８と電源線３の間には、アノードとカソードがそれぞれ出力パッド８と電源線３に接続された保護ダイオード１３が接続され、出力パッド８と接地線４の間には、アノードとカソードがそれぞれ接地線４と出力パッド８に接続された保護ダイオード１４が接続されている。
【００１８】
更に、電源線３と接地線４の間には、サイリスタ２１とＰＭＯＳ２２を組み合わせてサイリスタ特性によって保護を行う電源間保護回路２０が接続されている。
【００１９】
図３（ａ）〜（ｃ）は、図１中の出力バッファのレイアウト図であり、同図（ａ）は平面図、同図（ｂ），（ｃ）は、それぞれ同図（ａ）中のＡ−Ａ線、Ｂ−Ｂ線に沿う部分の断面図である。
【００２０】
この出力バッファは、ＮＭＯＳ７及び抵抗１１を４つに等分して並列に接続したもので、図３（ａ）の左側と右側に、それぞれトランジスタ形成領域と抵抗形成領域が配置されている。
【００２１】
ＮＭＯＳ７は、図３（ｂ）に示すように、シリコン基板Ｓｉに設けられたＰウエル内に形成され、ドレインＤ、ソースＳ及びゲートＧの各電極間はフィールド酸化膜Ｆで仕切られている。ドレインＤとソースＳのアクティブ領域は、深いＮ−拡散層の上にＮ＋拡散層を形成したオフセット構造となっており、このＮ−拡散層の内側と外側に空乏層が伸びることにより、高耐圧特性が得られるようになっている。また、ゲートＧは、ドレインＤとソースＳの間に、Ｐウエル上に設けられた厚いゲート酸化膜を介して形成されている。
【００２２】
ドレインＤ、ソースＳ及びゲートＧの上には層間絶縁膜Ｉが形成され、この層間絶縁膜Ｉの表面に金属配線Ｍが形成されている。そして、ドレインＤ及びソースＳのＮ＋拡散層と金属配線Ｍの間は、所定の位置に層間絶縁膜Ｉを貫通して形成されたコンタクトＣによって電気的に接続されている。
【００２３】
一方、抵抗１１ａ，１１ｂ等は、図３（ｃ）に示すように、シリコン基板Ｓｉの表面に形成されたフィールド酸化膜Ｆの上に、所定パターンのポリシリコン膜Ｐを形成して構成されている。ポリシリコン膜Ｐの上にはトランジスタ形成領域と同じ層間絶縁膜Ｉが形成され、この層間絶縁膜Ｉの表面に金属配線Ｍが形成されている。そして、抵抗１１ａ，１１ｂ等を構成するポリシリコン膜Ｐと金属配線Ｍの間は、所定の位置に層間絶縁膜Ｉを貫通して形成されたコンタクトＣによって電気的に接続されている。
【００２４】
次に、この半導体装置における静電サージ印加時の動作を説明する。
このような半導体装置において、出力パッド８に、接地パッド２を基準にして正の静電サージが印加されると、この静電サージは、ノードＮＯに伝搬されて、並列に接続された保護抵抗１１ｘとＮＭＯＳ７ｘ（但し、ｘは、ａ，ｂ）の直列回路に印加されると共に、順方向となる保護ダイオード１３を介して電源線３に伝搬されて電源間保護回路２０に印加される。
【００２５】
静電サージ電圧が上昇したとき、ＮＭＯＳ７ｘがブレークダウンする前に、電源間保護回路２０がブレークダウン（即ち、先ずＰＭＯＳ２２がブレークダウンして、サイリスタ２１のゲートＧがほぼ接地電位となり、このサイリスタ２１がオン状態となる）を起こして、電源線３と接地線４の間の電圧が低下すれば問題は生じない。当然、回路設計上、電源間保護回路２０が先にブレークダウンするように設定されている。しかし、電源間保護回路２０の配置位置によっては、この電源間保護回路２０までの電源線３や接地線４のインピーダンスの影響で、必ずしも電源間保護回路２０がＮＭＯＳ７ｘよりも先にブレークダウンするとは限らない。
【００２６】
ＮＭＯＳ７ｘが電源間保護回路２０よりも先にブレークダウンした場合、静電サージは並列に接続されたＮＭＯＳ７ａ，７ｂに分流する。これらのＮＭＯＳ７ａ，７ｂには、従来回路（図２）における抵抗１１の２倍の抵抗値に設定された保護抵抗１１ａ，１１ｂが直列に接続されている。従って、各ＮＭＯＳ７ａ，７ｂに流れるサージ電流は、従来回路のＮＭＯＳ７に流れる電流の１／２となる。このため、２つのＮＭＯＳ７ａ，７ｂによる静電破壊耐量が２倍になり、これらの２つのＮＭＯＳ７ａ，７ｂは直ちに破壊されず、保護抵抗１１ａ，１１ｂによる電圧降下によってノードＮＯの電位は上昇する。
【００２７】
そして、ＮＭＯＳ７ａ，７ｂが破壊される前に電源間保護回路２０がブレークダウンを起こせば、電源線３と接地線４の間の電圧は急激に低下し、ＮＭＯＳ７ａ，７ｂは静電サージから保護される。従って、従来回路に比べて静電破壊耐量が大きくなり、破壊されるおそれを少なくすることができる。
【００２８】
一方、出力バッファとしての通常の動作において、この半導体装置では、従来回路のＮＭＯＳ７に代えてゲート幅を１／２に設定したＮＭＯＳ７ａ，７ｂを並列に接続し、かつ、従来回路の保護抵抗１１に代えて抵抗値を２倍にした保護抵抗１１ａ，１１ｂを並列に接続しているので、全体としてのＮＭＯＳのゲート幅と保護抵抗の大きさは全く同一である。従って、通常の出力バッファとしての駆動能力は変わらない。しかも、ノードＮＯと出力パッド８との間に直列の保護抵抗を必要としないので、保護抵抗による電圧降下や無駄な消費電力が発生しない。
【００２９】
以上のように、この実施例の半導体装置は、ＰＭＯＳ６と保護抵抗１１とＮＭＯＳ７で構成されるインバータ型の出力バッファのＮＭＯＳ７を、所定のゲート幅の１／２のゲート幅を有する２個のＮＭＯＳ７ａ，７ｂに分割し、更に、この分割した各ＮＭＯＳ７ａ，７ｂに、所定の保護抵抗１１を２倍の抵抗値を有する保護抵抗１１ａ，１１ｂに分割して、それぞれ直列に接続している。これにより、出力パッド８から侵入する静電サージに対する破壊耐量が大きくなると共に、ノードＮＯと出力パッド８との間に直列の保護抵抗を必要としないので、直列の保護抵抗による電圧降下や無駄な消費電力を抑制することができるという利点がある。
【００３０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  出力バッファは２個のＮＭＯＳ７ａ，７ｂを並列にして構成しているが、任意のｎ個（但し、ｎは２以上の整数）のＮＭＯＳを並列に接続して構成することができる。その場合、各ＮＭＯＳのゲート幅は、図２のＮＭＯＳ７のゲート幅の１／ｎに設定し、これらのＮＭＯＳに直列に接続される保護抵抗の値は、図２の保護抵抗１１のｎ倍に設定する。
（２）  電源間保護回路２０として、サイリスタ２１とこのサイリスタ２１をゲート制御するＰＭＯＳ２２を設けているが、他のゲート制御用素子を有するサイリスタや、前記特許文献５に記載された素子、サイリスタ２１のみ、或いは、従来回路と同様のＮＭＯＳを用いても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例を示す半導体装置の出力部の回路図である。
【図２】従来の半導体装置の出力部の回路図である。
【図３】図１中の出力バッファのレイアウト図である。
【符号の説明】
【００３２】
１    電源パッド
２    接地パッド
３    電源線
４    接地線
５    内部回路
６，２２    ＰＭＯＳ
７ａ，７ｂ，１５    ＮＭＯＳ
８    出力パッド
１１ａ，１１ｂ    保護抵抗
２０    電源間保護回路
２１    サイリスタ
【図１】
2007073783.tif 000003
【図２】
2007073783.tif 000004
【図３】
2007073783.tif 000005