(57)【要約】【課題】  強誘電体記憶装置の隣り合うメモリセル間において、強誘電体膜での分極量の干渉を抑え、安定したデータ読み出しを実現する。【解決手段】  本発明の強誘電体記憶装置およびその製造方法は、強誘電体膜１６をゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセル１１と、所定の方向に繰り返し配置された複数のメモリセル１１の強誘電体膜１６の上に共通に形成されたワード線１２を備え、強誘電体膜１６が、メモリセル１１ごとに分断されて形成されている。【選択図】  図１
2007258613.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜をゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセルと、
所定の方向に繰り返し配置された複数の前記メモリセルの前記強誘電体膜上に共通に形成されたワード線を備え、
前記強誘電体膜が、前記メモリセルごとに分断されて形成されていることを特徴とする強誘電体記憶装置。
【請求項２】
常誘電体膜に強誘電体膜を積層してゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセルと、
所定の方向に繰り返し配置された複数の前記メモリセルの前記ゲート絶縁膜上に共通に形成されたワード線を備え、
前記強誘電体膜が、前記メモリセルごとに分断されて形成されていることを特徴とする強誘電体記憶装置。
【請求項３】
前記強誘電体膜は、前記電界効果トランジスタを互いに分離する素子分離領域上で分断されていることを特徴とする請求項１および請求項２に記載の強誘電体記憶装置。
【請求項４】
前記強誘電体膜は、前記電界効果トランジスタの活性領域上にのみ形成されていることを特徴とする請求項１および請求項２に記載の強誘電体記憶装置。
【請求項５】
複数の電界効果トランジスタを互いに分離する素子分離領域をシリコン基板上に形成する工程と、
前記素子分離領域を形成した後に、前記シリコン基板上に強誘電体膜を堆積させる工程と、
前記電界効果トランジスタごとに前記強誘電体膜が分断されるよう、前記素子分離領域上に堆積された前記強誘電体膜を除去する工程と、
前記強誘電体膜を分断した後に、前記シリコン基板上に前記電界効果トランジスタのゲート電極膜を堆積させる工程と、
前記ゲート電極膜を加工してワード線を形成する工程を有することを特徴とする強誘電体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１−トランジスタ型の強誘電体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体膜を利用した不揮発性メモリセルの構成には、（１）ＤＲＡＭ（ダイミックランダムアクセスメモリ）メモリセルのキャパシタ部分に強誘電体膜を使用する１Ｔ１Ｃ型（１−トランジスタ＋１キャパシタ型メモリセル）と、（２）電界効果トランジスタのゲート絶縁膜に強誘電体膜を用いてデータ記憶素子とする１Ｔ型（１−トランジタ型メモリセル。例えば、「特許文献１」を参照。）とがある。１Ｔ型は、メモリセルを１つの電界効果トランジスタで構成しているため、１Ｔ１Ｃ型に比較してより高密度でメモリセルを配置することができ、大容量の不揮発性メモリに適している。
【０００３】
従来の１Ｔ型メモリセルを用いた強誘電体記憶装置では、図８に示したように、メモリセルのゲート電極を共通に接続してワード線として用いる構成が取られている。このようにすれば、メモリセルを稠密に配置することができる。すなわち、平面的には、図８（ａ）に示したように、ワード線１０２（ゲート電極）を挟んで上下に活性領域１０３（ソース電極およびドレイン電極）が配置され、複数のメモリセルが素子分離領域１０４を挟んで横方向に繰り返し配置されている。そして、ゲート絶縁膜である強誘電体膜１０６は、ワード線１０２とともに形成されるため、図８（ｂ）に示したように、ワード線方向に隣接するメモリセル間で共通に接続されている。つまり、隣接するメモリセル１０１の活性領域１０３を分離する素子分離領域１０４上でも強誘電体膜１０６は途切れることなく形成されている。
【０００４】
しかしながら、このような従来の強誘電体記憶装置では、上述したように、ワード線１０２を共有するメモリセル間で強誘電体膜１０６が連続しているために、隣り合うメモリセルの強誘電体膜１０６の間で干渉が起こり、メモリセル１０１のデータが書き換わってしまう可能性があるという問題があった。
【０００５】
すなわち、例えば、メモリセル１０１に“１”データを書き込み、隣接する２つのメモリセルに“０”データを書き込む場合では、メモリセルにはあらかじめ“０”データが書き込まれているとして、書き込み時に各端子に与えられる電位は次のようになる。メモリセル１０１のビット線には接地電位（以下、「ＧＮＤ」という。）が印加され、隣接メモリセルのビット線には電源電位（以下、「Ｖｃｃ」という。）が印加され、ワード線にはＶｃｃが印加される。これによりメモリセル１０１の分極は反転してワード線から基板へと向かう方向(図８（ｂ）では下向きの矢印で示した。)になる。隣接メモリセルの分極は反転せず基板からワード線へ向かう方向(図８（ｂ）では上向きの矢印で示した。)のままである。このため、メモリセル１０１と隣接メモリセルの境界、つまり、素子分離領域１０４上で、強誘電体膜１０６の分極が上向きになっている部分と下向きになっている部分が接する箇所が存在する。図８（ｂ）に破線で囲んで示したこのような箇所では分極が不安定になっているので、メモリセル１０１と隣接メモリセルの分極が同じ方向を向いている場合に比べてセルあたりの実効的な分極量が小さくなっている。これは、隣接メモリセルに書き込まれているデータによって、メモリセル１０１に蓄えられている分極量が変化するということを意味し、場合によっては、メモリセル１０１の誤読み出しの原因になる。
【０００６】
特に、近年、半導体製造技術の微細化が進み、隣り合うメモリセルの間隔がより狭くなっており、この強誘電体膜１０６での分極におけるセル間干渉の問題はより深刻になっている。
【特許文献１】特開２００２−２０３９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、隣り合うメモリセル間における強誘電体膜での分極量の干渉を抑え、安定したデータ読み出しを行える強誘電体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、強誘電体膜をゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセルと、所定の方向に繰り返し配置された複数の前記メモリセルの前記強誘電体膜上に共通に形成されたワード線を備え、前記強誘電体膜が、前記メモリセルごとに分断されて形成されていることを特徴とする強誘電体記憶装置が提供される。
【０００９】
また、本発明の別の一態様によれば、常誘電体膜に強誘電体膜を積層してゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセルと、所定の方向に繰り返し配置された複数の前記メモリセルの前記ゲート絶縁膜上に共通に形成されたワード線を備え、前記強誘電体膜が、前記メモリセルごとに分断されて形成されていることを特徴とする強誘電体記憶装置が提供される。
【００１０】
さらに、本発明の別の一態様によれば、複数の電界効果トランジスタを互いに分離する素子分離領域をシリコン基板上に形成する工程と、前記素子分離領域を形成した後に、前記シリコン基板上に強誘電体膜を堆積させる工程と、前記電界効果トランジスタごとに前記強誘電体膜が分断されるよう、前記素子分離領域上に堆積された前記強誘電体膜を除去する工程と、前記強誘電体膜を分断した後に、前記シリコン基板上に前記電界効果トランジスタのゲート電極膜を堆積させる工程と、前記ゲート電極膜を加工してワード線を形成する工程を有することを特徴とする強誘電体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリセルごとに強誘電体膜が分離されているので、隣接メモリセルのデータに関わりなく安定したデータ読み出しを実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係わる強誘電体記憶装置のメモリセル部を示す構造図である。ここでは、主に、ワード線１２を共有する３つのメモリセル１１をその平面図（図１（ａ）に示す。）およびワード線１２方向に沿った断面図（図１（ｂ）Ａ−Ａ断面図に示す。）で示した。なお、図１（ａ）の平面図においては、説明を簡略にするため、上層の層間絶縁膜１７が省略されている。
【００１４】
本発明の実施例１に係わる強誘電体記憶装置のメモリセル部は、平面的には、図１（ａ）に示したように、ワード線１２を共有する複数のメモリセル１１が素子分離領域１４を隔ててワード線１２方向（図１（ａ）では紙面横方向。）に繰り返し配置されている。また、図１（ｂ）に断面図で示したように、ワード線１２の下には、ゲート絶縁膜として強誘電体膜１６がメモリセル１１ごとに分断されて形成されている。
【００１５】
素子分離領域１４は、メモリセル１１を構成する電界効果トランジスタの活性領域１３を分離するようにシリコン基板１８（以下、「基板１８」という。）の主面表層部に形成されている。
【００１６】
強誘電体膜１６は、活性領域１３の上に形成され、メモリセル１１ごとに素子分離領域１４の上で分断されている。
【００１７】
ワード線１２は、メモリセル１１を構成する電界効果トランジスタのゲート電極であり、強誘電体膜１６の上に形成されている。そして、ワード線１２の上にはメモリセル部全面を覆うように層間絶縁膜１７が形成されている。
【００１８】
メモリセル１１を構成する電界効果トランジスタは、ワード線１２（ゲート電極）を挟んで活性領域１３（ソース電極およびドレイン電極）が配置され、強誘電体膜１６の分極を利用したデータ記憶素子として機能する。
【００１９】
図２は、本発明の実施例１に係わる強誘電体記憶装置のメモリセル１１におけるＢ−Ｂ断面を示す図である。  
強誘電体膜１６は、図２に示したように、ワード線１２とほぼ同じ幅で形成されている。また、ワード線１２および強誘電体膜１６の両側の活性領域１３（ドレイン電極およびソース電極）には、それぞれに電気的に接続するためのコンタクト１５が、層間絶縁膜１７を貫通して形成されている。
【００２０】
次に、データ記憶素子としてのメモリセル１１の機能について説明する。  
図３は、本発明の実施例１に係わる強誘電体記憶装置のメモリセル１１におけるデータ記憶状態を示すイメージ図である。
【００２１】
ここでは、一例として、メモリセル１１ａおよび１１ｃにデータ“０”が記憶され、メモリセル１１ｂにデータ“１”が記憶されている場合を示した。
【００２２】
メモリセル１１は、強誘電体膜１６の分極の向きによって“０”または“１”のデータを記憶する。例えば、図３の場合には、ワード線１２から基板１８へと向かう方向(図３では下向きの矢印で示した。)で表した分極がデータ“１”を記憶し、基板１８からワード線１２へ向かう方向(図３では上向きの矢印で示した。)で表した分極がデータ“０”を記憶する。
【００２３】
すなわち、メモリセル１１は、ゲート絶縁膜である強誘電体膜１６における分極の向きに従って電界効果トランジスタのオン抵抗値が変化することを利用して、データ記憶素子として機能する。
【００２４】
上述した構成のメモリセル１１では、図３に示したように、素子分離領域１４の上で強誘電体膜１６が分断されている。このように強誘電体膜１６を分断し、その間をワード線１２で埋めれば、メモリセル１１の分極が作る電場は隣接するメモリセル１１にはほとんど伝わらなくなる。したがって、メモリセル１１での強誘電体膜１６の分極が隣接するメモリセル１１の強誘電体膜の分極に与える影響を小さくすることができる。
【００２５】
次に、上述した構成を持つ強誘電体記憶装置の製造方法について説明する。  
図４は、本発明の実施例１に係わる強誘電体記憶装置の製造方法を示す断面図である。ここでは、主に、強誘電体膜１６の形成にかかわる部分を示した。
【００２６】
本発明の実施例１に係わる強誘電体記憶装置の製造方法は、素子分離領域１４を形成する工程、強誘電体膜１６を堆積する工程、強誘電体膜１６を分断する工程、およびワード線１２を形成する工程を備えている。
【００２７】
素子分離領域１４を形成する工程では、メモリセル１１を構成する電界効果トランジスタを互いに分離するために、素子分離領域１４が基板１８の主面表層部に形成される。
【００２８】
強誘電体膜１６を堆積する工程では、図４（ａ）に示したように、強誘電体膜１６が基板１８の全面に堆積され、結晶化のためにアニールされる。
【００２９】
強誘電体膜１６を分断する工程では、まず、図４（ｂ）に示したように、ＰＥＰ（Photo Etching Process）で、強誘電体膜１６を除去する部分がフォトレジスト４１のマスク材パターンによって定義される。次に、図４（ｃ）に示したように、このマスク材パターンをマスクにして、強誘電体膜１６がＲＩＥ（Radical Ion Etching）にて加工され、素子分離領域１４上の一部が除去される。これにより、強誘電体膜１６が分断される。
【００３０】
ワード線１２を形成する工程では、分断された強誘電体膜１６の上にゲート電極となる導電材料が堆積され、これと分断された強誘電体膜１６が通常の方法で加工され、ワード線１２およびメモリセル１１を構成する電界効果トランジスタが形成される。
【００３１】
この後、メモリセル１１の上にシリコン酸化膜などの層間絶縁膜１７が堆積され、平坦化される。さらに、通常の方法で、電界効果トランジスタのソース領域およびドレイン領域へのコンタクト１５およびそれらへの配線層が形成される。
【００３２】
上記実施例１によれば、メモリセル１１ごとに強誘電体膜１６が分離されているので、分極が互いに影響することが少なく、メモリセル１１からのビット線信号量が隣接するメモリセル１１のデータによって変化することがない。このため、ビット線の信号量ばらつきを抑えることができ、隣接するメモリセル１１のデータに関わりなく安定したデータ読み出しを実現することができる。
【００３３】
上述の実施例１では、説明を容易にするため、強誘電体膜１６の分断に使用するマスク材は、フォトレジスト４１であるとしたが、本発明はこれに限られるものではなく、例えば、マスク材間のスペースが小さすぎて通常のＰＥＰではうまく形成できない場合には、図５に示したように、一旦、少し広めの幅で形成したマスク材の側壁に、側壁残しの技術を用いて、スペーサー５１を形成し、最終的に狭いマスク間スペースを実現するという方法もある。
【００３４】
また、マスク材は、フォトレジスト４１のパターンを別の材料、例えば、シリコン酸化膜などに転写したものでも良い。
【００３５】
さらに、上述の実施例１では、強誘電体膜１６は、素子分離領域１４の形成後に活性領域１３のシリコン表面に直接堆積されるとしたが、本発明はこれに限られるものではなく、例えば、強誘電体膜１６が下地のシリコン表面と反応する可能性を低減するため、強誘電体膜１６を堆積する前にバッファ膜を堆積しても良い。
【実施例２】
【００３６】
図６は、本発明の実施例２に係わる強誘電体記憶装置のメモリセル部を示す構造図である。ここでは、主に、ワード線６２を共有する３つのメモリセル６１をその平面図（図６（ａ）に示す。）およびワード線６２方向に沿った断面図（図６（ｂ）Ａ−Ａ断面図に示す。）で示した。なお、図６（ａ）の平面図においては、説明を簡略にするため、上層の層間絶縁膜６７が省略されている。
【００３７】
本発明の実施例２に係わる強誘電体記憶装置のメモリセル部は、平面的には、図６（ａ）に示したように、ワード線６２を共有する複数のメモリセル６１が素子分離領域６４を隔ててワード線６２方向（図６（ａ）では紙面横方向。）に繰り返し配置されている。また、図６（ｂ）に断面図で示したように、ワード線６２の下には、ゲート絶縁膜として強誘電体膜６６がメモリセル６１ごとに分断されて形成されている。
【００３８】
強誘電体膜６６を除く各部の構成、機能は、実施例１と同様なので、詳しい説明は省略する。  
実施例１との違いは、強誘電体膜６６が、図６（ｂ）に示したように、メモリセル６１を構成する電界効果トランジスタの活性領域６３の上にのみ形成されていることである。すなわち、強誘電体膜６６は、素子分離領域６４に囲まれた活性領域６３の上に埋め込み形成されており、素子分離領域６４の上には全く形成されていない。
【００３９】
上述のような構造に強誘電体膜６６を作りこむためには、例えば、実施例１の製造方法において、図４（ｂ）および（ｃ）の替わりに、強誘電体膜６６を選択的にエッチングするＣＭＰ（Chemical Mechanical Polishing）を行い、素子分離領域６４の上にある強誘電体膜６６をすべて除去する工程を追加すればよい。
【００４０】
上記実施例２によれば、メモリセル６１ごとに強誘電体膜６６が分離されているので、実施例１と同様の効果を得られるばかりでなく、製造プロセスの微細化に伴う製造上の困難も回避することができる。
【００４１】
すなわち、上記実施例２によれば、ＣＭＰにより強誘電体膜６６が素子分離領域６４に対して自己整合的に形成されるので、素子分離領域６４の上で強誘電体膜６６をＰＥＰにより加工する必要がなく、微細化に伴う合わせ余裕の問題などを回避することができる。
【００４２】
上述の実施例２では、強誘電体膜６６は、素子分離領域６４の形成後に活性領域６３のシリコン表面に直接堆積されるとしたが、本発明はこれに限られるものではなく、例えば、強誘電体膜６６が下地のシリコン表面と反応する可能性を低減するため、強誘電体膜６６を堆積させる前にバッファ膜を堆積させても良い。
【実施例３】
【００４３】
図７は、本発明の実施例３に係わる強誘電体記憶装置のメモリセル部を示す構造図である。ここでは、主に、ワード線７２を共有する３つのメモリセル７１をその平面図（図７（ａ）に示す。）およびワード線７２方向に沿った断面図（図７（ｂ）Ａ−Ａ断面図に示す。）で示した。なお、図７（ａ）の平面図においては、説明を簡略にするため、上層の層間絶縁膜７７が省略されている。
【００４４】
本発明の実施例３に係わる強誘電体記憶装置のメモリセル部は、平面的には、図７（ａ）に示したように、ワード線７２を共有する複数のメモリセル７１が素子分離領域７４を隔ててワード線７２方向（図７（ａ）では紙面横方向。）に繰り返し配置されている。
【００４５】
また、図７（ｂ）に断面図で示したように、ワード線７２の下には、ゲート絶縁膜として強誘電体膜７６および常誘電体膜７９が積層して形成されている。すなわち、メモリセル７１を構成する電界効果トランジスタの活性領域７３および素子分離領域７４の上に常誘電体膜７９が形成され、常誘電体膜７９の上に強誘電体膜７６がメモリセル７１ごとに分断されて形成されている。
【００４６】
常誘電体膜７９を除く各部の構成、機能は、実施例１と同様なので、詳しい説明は省略する。  
実施例１との違いは、上述したように、強誘電体膜７６の下にバッファ膜として常誘電体膜７９が設けられ、素子分離領域７４の上で強誘電体膜７６だけが分断されていて常誘電体膜７９は残っている点である。
【００４７】
このように、素子分離領域７４の上に薄い常誘電体膜７９が残っていても、十分に実施例１と同様の効果が期待できる。また、素子分離領域７４の上に薄い常誘電体膜７９が残っているので、強誘電体膜７６をエッチングしてスペースを形成する際に、常誘電体膜７９をエッチングストッパーとして用いることができる。
【００４８】
上述のような構造を持つ強誘電体記憶装置の製造方法は、例えば、実施例１の製造方法において、図４（ａ）で強誘電体膜７６を堆積する前に、メモリセル部全面に常誘電体膜７９を所望の厚さで堆積する工程を追加すればよい。
【００４９】
上記実施例３によれば、メモリセル７１ごとに強誘電体膜７６が分離されているので、実施例１と同様の効果を得られるばかりでなく、常誘電体膜７９をエッチングストッパーとして利用できるので、強誘電体膜７６のエッチング制御性が向上し、加工プロセスが容易になるという効果も期待できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係わる強誘電体記憶装置のメモリセル部を示す構造図。
【図２】本発明の実施例１に係わる強誘電体記憶装置のメモリセル１１におけるＢ−Ｂ断面を示す図。
【図３】本発明の実施例１に係わる強誘電体記憶装置のメモリセルにおけるデータ記憶状態を示すイメージ図。
【図４】本発明の実施例１に係わる強誘電体記憶装置の製造方法を示す断面図。
【図５】本発明の実施例１に係わる強誘電体記憶装置の別の製造方法を示す断面図。
【図６】本発明の実施例２に係わる強誘電体記憶装置のメモリセル部を示す構造図。
【図７】本発明の実施例３に係わる強誘電体記憶装置のメモリセル部を示す構造図。
【図８】従来の強誘電体記憶装置のメモリセル部を示す構造図。
【符号の説明】
【００５１】
１１、１１ａ〜１１ｃ、６１、７１  メモリセル
１２、６２、７２  ワード線
１３、６３、７３  活性領域
１４、６４、７４  素子分離領域
１５、６５、７５  コンタクト
１６、６６、７６  強誘電体膜
１７、６７、７７  層間絶縁膜
１８、６８、７８  基板
７９  常誘電体膜
【図１】
2007258613.tif 000003
【図２】
2007258613.tif 000004
【図３】
2007258613.tif 000005
【図４】
2007258613.tif 000006
【図５】
2007258613.tif 000007
【図６】
2007258613.tif 000008
【図７】
2007258613.tif 000009
【図８】
2007258613.tif 000010