(57)【要約】      （修正有）【課題】フィン構造を有する半導体装置において、ゲート電極となる高い第２の突部の側面に側壁部を形成するが、ソース／ドレイン領域となる低い第１の突部の側面には側壁部を形成しないようにした半導体装置の製造方法を提供する。【解決手段】凸状の第１の突部３０と前記第１の突部よりも高い凸状の第２の突部４２とを形成する。前記第１および第２の突部の側面に、第１の側壁部４４を形成した後、前記第２の突部より低い位置に表面が位置するように第１の膜５２を形成する。前記第１の膜５２の表面から突出している前記第２の突部の側面にある前記第１の側壁部の側面に第２の側壁部５４を形成した後、前記第１の膜５２をエッチングすることにより、前記第２の突部４２の側面には第２の側壁部５４を形成するが、前記第１の突部３０の側面には前記第２の側壁部５４を形成しない。【選択図】図２９
2007073831.tif 000002
【特許請求の範囲】
【請求項１】
凸状の第１の突部を形成する工程と、
前記第１の突部よりも高い、凸状の第２の突部を形成する工程と、
前記第２の突部の側面に、第１の側壁部を形成する工程と、
前記第２の突部より低い位置に、表面が位置するように、第１の膜を形成する工程と、
前記第１の膜の表面から突出している前記第２の突部の側面にある前記第１の側壁部の側面に、マスク部を形成する工程と、
前記マスク部をマスクとして用いて、前記第１の膜をエッチングすることにより、前記第２の突部の側面にある前記第１の側壁部の側面に、前記マスク部と前記第１の膜とから形成された第２の側壁部を形成するが、前記第１の突部の側面には前記第２の側壁部を形成しない工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の突部はゲート電極であり、前記第１の突部は凸状半導体部である、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の突部の側面に、第１の側壁部を形成する工程では、前記第１の突部の側面にも第１の側壁部が形成される、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の側壁部を形成する工程は、全面的に第１の側壁膜を形成し、この第１の側壁膜をエッチバックすることなく、前記第１の側壁膜をそのまま前記第１の側壁部とする、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記凸状半導体部はシリコン層により構成されているとともに、
前記凸状半導体部の上面及び両側面に、エピタキシャル成長をさせることにより、ソース領域及びドレイン領域を持ち上げるシリコン層を形成する工程を、さらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、凸状の第１の突部と、この第１の突部よりも高い、凸状の第２の突部とを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極とソース／ドレイン領域とを三次元的に構成し、電界効果トランジスタの集積度を向上させたＦｉｎＦＥＴが存在する（例えば、特開２００２−９２８９号公報、特願２００４−１５０５１９号参照）。このＦｉｎＦＥＴにおいては、ゲート電極を構成するための突部と、ソース／ドレイン領域を構成するためのＦｉｎである突部とが形成されており、第１の突部であるＦｉｎよりも、第２の突部であるゲート電極の突部の方が、高く、形成されている。
【０００３】
このようなＦｉｎＦＥＴにおいて、デート電極の突部の側面に側壁部を形成しようとする場合、Ｆｉｎの突部の側面にも側壁部が形成されてしまい、Ｆｉｎの突部にソース／ドレイン領域を形成するためのドーピングがしにくかったり、シリサイド形成がしにくかったりする問題が生じている。すなわち、Ｆｉｎの突部の上面からのみ、ドーピングをしなければならず、また、シリサイド貼り付けをしなければならないという問題が生じている。
【０００４】
しかし、このような手法でドーピングをしたり、シリサイド貼り付けをしたりすると、Ｆｉｎの深さ方向に均一なソース／ドレイン領域を形成することができないとう問題を生じる。具体的には、ソース領域とドレイン領域との間の実効チャネル長が、Ｆｉｎの深さによって異なってしまい、また、ソース／ドレイン領域のＦｉｎの下部に、高い寄生抵抗が発生してしまうという問題が発生している。このため、ＦｉｎＦＥＴのトランジスタ駆動能力が劣化するという問題が生じている。
【０００５】
このような問題は、ＦｉｎＦＥＴに限らず、高さの異なる複数の突部を有する半導体装置においては、同様に発生する可能性がある。
【特許文献１】特開２００２−９２８９号公報
【特許文献２】特願２００４−１５０５１９号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、前記課題に鑑みてなされたものであり、第１の突部と、この第１の突部より高い第２の突部とを有する半導体装置の製造方法において、高い第２の突部の側面に側壁部を形成するが、低い第１の突部の側面には側壁部を形成しないようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、凸状の第１の突部を形成する工程と、前記第１の突部よりも高い、凸状の第２の突部を形成する工程と、前記第２の突部の側面に、第１の側壁部を形成する工程と、前記第２の突部より低い位置に、表面が位置するように、第１の膜を形成する工程と、前記第１の膜の表面から突出している前記第２の突部の側面にある前記第１の側壁部の側面に、マスク部を形成する工程と、前記マスク部をマスクとして用いて、前記第１の膜をエッチングすることにより、前記第２の突部の側面にある前記第１の側壁部の側面に、前記マスク部と前記第１の膜とから形成された第２の側壁部を形成するが、前記第１の突部の側面には前記第２の側壁部を形成しない工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１の突部と、この第１の突部より高い第２の突部とを有する半導体装置の製造方法において、高い第２の突部の側面に側壁部を形成するが、低い第１の突部の側面には側壁部を形成しないようにした半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１実施形態〕
図１乃至図３８に基づいて、第１実施形態に係る半導体装置の製造工程を説明する。これらの図のうち、図１乃至図６、図１５、図１８、図２１、図２４、図２７、図３０、図３３、及び、図３６は、本実施形態に係る半導体装置の製造工程を説明するための半導体装置の斜視図である。図７、図９、図１１、図１３、図１６、図１９、図２２、図２５、図２８、図３１、図３４、及び、図３７は、図６の半導体装置のＡ−Ａ’線に対応する断面図である。図８（ａ）、図１０（ａ）、図１２（ａ）、図１４（ａ）、図１７（ａ）、図２０（ａ）、図２３（ａ）、図２６（ａ）、図２９（ａ）、図３２（ａ）、図３５（ａ）、及び、図３８（ａ）は、図６の半導体装置のＢ−Ｂ’線に対応する断面図である。図８（ｂ）図１０（ｂ）、図１２（ｂ）、図１４（ｂ）、図１７（ｂ）、図２０（ｂ）、図２３（ｂ）、図２６（ｂ）、図２９（ｂ）、図３２（ｂ）、図３５（ｂ）、及び、図３８（ｂ）は、図６の半導体装置のＣ−Ｃ’線断面図である。図８（ｃ）図１０（ｃ）、図１２（ｃ）、図１４（ｃ）、図１７（ｃ）、図２０（ｃ）、図２３（ｃ）、図２６（ｃ）、図２９（ｃ）、図３２（ｃ）、図３５（ｃ）、及び、図３８（ｃ）は、図６の半導体装置のＤ−Ｄ’線に対応する断面図である。
【００１０】
なお、以下の各実施形態においては、ＳＯＩ基板上にＮ型のＭＯＳトランジスタを形成する場合を説明するが、実際には、このＳＯＩ基板上にＰ型のＭＯＳトランジスタも存在し、このＰ型のＭＯＳトランジスタについても同様の工程で形成される。
【００１１】
まず、図１に示すように、例えば５０ｎｍのＳＯＩ基板１０を用意する。本実施形態においては、このＳＯＩ基板１０は、ＳｉＮ層１２と、シリコン基板１４と、シリコン酸化膜１６と、シリコン層１８から形成されている。このＳＯＩ基板１０上に、例えば７０ｎｍのＳｉＮハードマスク２０を形成する。このＳｉＮハードマスク２０は、例えば、ジクロロシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３雰囲気中で、１０Ｔｏｒｒ、７５０℃において成膜することで形成される。
【００１２】
次に、リソグラフィー法により、ＳｉＮハードマスク２０上に、Ｆｉｎ形状のレジストを形成し、ＲＩＥ（Reactive Ion Etching）により、ＳｉＮハードマスク２０をＦｉｎ形状にエッチングする。続いて、レジストを除去した後、このＳｉＮハードマスク２０をマスクとして用いて、シリコン層１８をＲＩＥでエッチングすることにより、Ｆｉｎ状の第１の突部３０を形成する。この第１の突部３０は、本実施形態における凸状半導体部に相当し、後に、ソース／ドレイン領域が形成される。また、本実施形態においては、この第１の突部３０は、１０ｎｍの幅で形成される。
【００１３】
次に、図２に示すように、ＳｉＨ４、Ｎ２、Ｈ２の混合ガス中で、１Ｔｏｒｒ、６２０℃の条件において、ポリシリコン層３２を例えば３００ｎｍ程度堆積して形成する。このとき、Ｆｉｎの突部３０上に、ゲート電極用のポリシリコン層３２を形成するため、ポリシリコン３２の表面には大きな段差が形成される。
【００１４】
次に、図３に示すように、このポリシリコン層３２を、ＣＭＰ（Chemical Mechanical Polishing）により平坦化し、ＳｉＮハードマスク２０が露出するまで、エッチバックする。
【００１５】
次に、図４に示すように、ゲート電極用の２層目のポリシリコン層３４を、例えば５０ｎｍ堆積し、形成する。これら２つのポリシリコン層３２、３４は、併せて、後のゲート電極材料となるポリシリコン層３６を構成する。
【００１６】
次に、図５に示すように、ポリシリコン層３６上に、ＳｉＮハードマスク３８を例えば１００ｎｍ堆積して、形成する。続いて、このＳｉＮハードマスク３８上に、ゲートパターンのレジストマスク４０を形成する。
【００１７】
次に、図６乃至図８に示すように、レジストマスク４０をマスクとして用いて、ＳｉＮハードマスク３８をエッチングし、レジストマスク４０を除去する。続いて、ＳｉＮハードマスク２０、３８をマスクとして用いて、ポリシリコン層３６をエッチングすることにより、第２の突部４２を形成する。この第２の突部４２は、後にゲート電極を構成する。本実施形態においては、ポリシリコン層３６は１６０ｎｍの高さに形成され、ＳｉＮハードマスク３８は５０ｎｍの高さで形成される。
【００１８】
次に、図９及び図１０（ａ）乃至図１０（ｃ）に示すように、ＳｉＮ膜４４を形成する。このＳｉＮ膜４４は、例えば、ジクロロシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３雰囲気中で、１０Ｔｏｒｒ、７００℃において成膜することで形成される。ここでは、後述するように、このＳｉＮ膜４４をＳｉＮハードマスク２０よりも低い温度で形成することにより、ＳｉＮ膜４４のエッチングレートを速くしている。このＳｉＮ膜４４が、本実施形態における第１の側壁膜に相当する。
【００１９】
このＳｉＮ膜４４の膜厚は、エレベートソース／ドレインの前処理時になくならないように、３ｎｍ以上が好ましく、また、ソース／ドレイン寄生抵抗の低減効果に鑑みると、６０ｎｍ以下が好ましい。より好ましくは、この膜厚は１５ｎｍ程度である。なお、成膜レートの制御を容易化するために、例えば、ＳｉＮを３０ｎｍの膜厚で形成した後に、Ｈ３ＰＯ４含有溶液を用いて、１５ｎｍ程度までエッチングして、ＳｉＮ膜４４を形成するようにしてもよい。
【００２０】
次に、図１１及び図１２（ａ）乃至図１２（ｃ）に示すように、全面的にエッチバックすることにより、ＳｉＮ膜４４を側壁部として残す。すなわち、図１２（ａ）乃至図１２（ｃ）に示すように、Ｆｉｎとなる突部３０を構成するシリコン層１８とＳｉＮハードマスク２０の側面に、ＳｉＮ膜４４からなる側壁部を形成し、ゲート電極となる突部４２を構成するポリシリコン層３６とＳｉＮハードマスク３８の側面に、ＳｉＮ膜４４からなる第１の側壁部を形成する。
【００２１】
この工程は、後述するＴＥＯＳ膜でＳｉＮ膜４４を加工した後にＳｉＮ膜４４を除去するが、この除去の際に、Ｆｉｎの底部のコーナーにあるＳｉＮ膜４４がまるく残るのを防止するために行う。このため、このＳｉＮ膜４４をエッチバックする工程は、必ずしも必要な工程ではなく、省くことも可能である。
【００２２】
さらに、好ましくは、ＳｉＮ膜４４をエッチバックする際に、その下にある下地層であるシリコン酸化膜１６を例えば５ｎｍ程度、掘り下げると良い。この掘り下げは、例えば、ＲＩＥ若しくは希釈したフッ酸（ＤＨＦ）により行うことが可能である。この掘り下げを深く行うことにより、ＳｉＮ膜４４がコーナー部分に残るのを効果的に回避できるが、あまり深く掘り下げると、Ｆｉｎが倒れたり、シリコン酸化膜１８の厚さが減少することによりシリコン基板１４へのリーク電流が増大したりする懸念があることから、本実施形態においては、５０ｎｍ以下が好ましいとしている。
【００２３】
次に、図１３及び図１４（ａ）乃至図１４（ｃ）に示すように、シリコン酸化膜５０を、例えば５ｎｍの膜厚で形成する。このシリコン酸化膜５０は、１Ｔｏｒｒ、６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）を供給することで堆積させることができる。このシリコン酸化膜５０は、加工精度の観点からすると、３０ｎｍ以下が好ましく、後述するＳｉＮエッチング用マスクとしての耐性から、２ｎｍ以上であることが好ましい。このシリコン酸化膜５０が、本実施形態における下地層上に全面的に形成された追加の膜に相当する。
【００２４】
次に、図１５、図１６、及び、図１７（ａ）乃至図１７（ｃ）に示すように、ポリシリコン層５２を、例えば、３５０ｎｍの膜厚で形成する。このポリシリコン層５２は、例えば、上述したポリシリコン層３２と同様に、ＳｉＨ４、Ｎ２、Ｈ２の混合ガス中で、１Ｔｏｒｒ、６２０℃の条件により、堆積することが可能である。続いて、ＣＭＰにより、ポリシリコン層５２を平坦化して、ゲート電極上部のＳｉＮハードマスク３８が露出するまでエッチバックする。
【００２５】
次に、図１８、図１９、及び、図２０（ａ）乃至図２０（ｃ）に示すように、Ｆｉｎ上部のＳｉＮハードマスク２０が露出する直前まで、ポリシリコン層５２をエッチバックする。このエッチバックの際には、ＳｉＮハードマスク２０上にポリシリコン層５２が３０ｎｍ以下であれば、残っていても構わない。また、逆に、ＳｉＮハードマスク２０より２０ｎｍ程度下まで、ポリシリコン層５２がエッチングされてしまっても構わない。このポリシリコン層５２が、本実施形態における第１の膜に相当する。
【００２６】
次に、図２１、図２２、及び、図２３（ａ）乃至図２３（ｃ）に示すように、ＳｉＮ膜５４を、例えば１５ｎｍの膜厚で全面的に形成する。このＳｉＮ膜５４は、例えば上述同様に、ジクロロシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３雰囲気中で、１０Ｔｏｒｒ、７５０℃において成膜することで形成される。また、このＳｉＮ膜５４は、本実施形態における第２の膜に相当する。続いて、このＳｉＮ膜５４を全面的にエッチバックすることにより、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ＳｉＮ膜５４をマスク部として残留させる。
【００２７】
次に、図２４、図２５、及び、図２６（ａ）乃至図２６（ｃ）に示すように、このＳｉＮ膜５４をマスクとして用いて、ポリシリコン層５２をＲＩＥによりエッチングする。このエッチングにより、ＳｉＮ膜５４の下側に位置するポリシリコン層５２を残存させて、つまり、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ポリシリコン層５２を残存させて、ＳｉＮ膜５４とポリシリコン層５２とにより第２の側壁部を形成する。
【００２８】
次に、図２７、図２８、及び、図２９（ａ）乃至図２９（ｃ）に示すように、ウエットエッチング（例えば、希釈したフッ酸（ＤＨＦ））により、シリコン酸化膜５０を剥離して、除去する。このウエットエッチングの際には、第２の側壁部であるＳｉＮ膜５４とシリコン層５２とが保護膜となり、ゲート電極の側面にあるシリコン酸化膜５０は除去されない。
【００２９】
次に、図３０、図３１、及び、図３２（ａ）乃至図３２（ｃ）に示すように、ＣＤＥにより、ポリシリコン層５２を除去する。
【００３０】
次に、図３３、図３４、及び、図３５（ａ）乃至図３５（ｃ）に示すように、Ｈ３ＰＯ４含有溶液でＦｉｎ側面にあるＳｉＮ膜４４を剥離して、除去する。
【００３１】
また、本実施形態においては、ＳｉＮ膜４４は比較的低温で形成することにより、Ｈ３ＰＯ４含有溶液によるエッチングレートが速くなるようにしている。このため、シリコン層１８とＳｉＮ膜４４とのコーナー部分に、ＳｉＮ膜４４が残ってしまうのを回避して、このコーナー部分におけるＳｉＮ膜４４がフラットになるようにすることができる。また、シリコン酸化膜５０のＦｉｎ方向へ伸びる奥行きを深くすることにより、より効果的に、コーナー部分におけるＳｉＮ膜４４をフラットにすることができる。これは、図３４で点線で示すように、初期には、シリコン酸化膜５０側からシリコン層１８側にかけてＳｉＮ膜４４は裾を引いた形状となるが、Ｈ３ＰＯ４含有溶液でＳｉＮ膜４４をエッチングする際には、奥に行くほどエッチング剤が入り込みにくいことから、シリコン酸化膜５０側にあるＳｉＮ膜４４の方が、シリコン層１８側にあるＳｉＮ膜４４よりも、エッチングが遅くなる。このため、シリコン酸化膜５０の奥行きが深くなれば、Ｈ３ＰＯ４含有溶液によりエッチングされたＳｉＮ膜４４は、理論上、次第にフラットになっていくと考えられる。
【００３２】
次に、図３６、図３７、及び、図３８（ａ）乃至図３８（ｃ）に示すように、必要に応じて、シリコン酸化膜５０を希釈したフッ酸（ＤＨＦ）により剥離して、除去する。
【００３３】
この後、Ｆｉｎを構成するシリコン層１８の側面にドーピングを行って、ソース／ドレイン領域を形成するとともに、シリサイド貼り付けを行う。これにより、図３９に示すようなＦｉｎＦＥＴを得ることができる。すなわち、ゲート電極である第２の突部４２を中心として、その両側にあるシリコン層１８に、ソース領域Ｓとドレイン領域Ｄとを形成することができる。Ｆｉｎを構成するシリコン層１８へのドーピング方法は、斜めイオン注入法でもよいし、或いは、プラズマドーピングや固相拡散でもよい。シリサイド材料としては、例えば、ＮｉＳｉを用いることができる。
【００３４】
さらに、この後、例えば、ＴＥＯＳなどを用いた層間絶縁膜を全面的に堆積し、ＣＭＰにより平坦化する。そして、ソース／ドレイン領域につながるようなコンタクト孔を形成し、Ａｌ／ＴｉＮ／Ｔｉ或いはＣｕ／ＴｉＮ／Ｔｉの配線層を形成する。さらに、必要に応じて、２層目以降の配線形成工程を行うことにより、半導体装置が完成する。
【００３５】
以上のように、本実施形態に係る半導体装置の製造方法によれば、図２７乃至図２９に示すように、ゲート電極の側面にだけ、ポリシリコン層５２とＳｉＮ膜５４とから構成された側壁部を形成することができる。そして、この側壁部を、ゲート電極の側面に形成したＳｉＮ膜４４の保護膜として用いることにより、ゲート電極の側面にＳｉＮ膜４４を残して、Ｆｉｎを構成するシリコン層１８とＳｉＮハードマスク２０の側面にはＳｉＮ膜４４を残さないようにすることができる。このため、Ｆｉｎを構成するシリコン層１８の側面から、ドーピングをしたり、シリサイド貼り付けをしたりすることができるようになる。
【００３６】
このため、図３９に示すように、Ｆｉｎの深さ方向に均一なソース領域Ｓとドレイン領域Ｄを形成することができる。すなわち、Ｆｉｎの上部におけるソース領域Ｓとドレイン領域Ｄとの間の実効チャネル長Ｌ１と、Ｆｉｎの下部におけるソース領域Ｓとドレイン領域Ｄとの間の実効チャネル長Ｌ２とが、同等の長さとなる。また、Ｆｉｎの側面から、十分なドーピングとシリサイド化が行われるので、寄生抵抗が低減され、ＦＥＴの駆動能力を向上させることができる。
【００３７】
〔第２実施形態〕
次に、図４０乃至図６５に基づいて、第２実施形態に係る半導体装置の製造工程を説明する。これらの図のうち、図４２、図４５、図４８、図５１、図５４、図５７、及び、図６０、図６３は、本実施形態に係る半導体装置の製造工程を説明するための半導体装置の斜視図である。図４０、図４３、図４６、図４９、図５２、図５５、図５８、図６１、及び、図６４は、図６の半導体装置のＡ−Ａ’線に対応する断面図である。図４１（ａ）、図４４（ａ）、図４７（ａ）、図５０（ａ）、図５３（ａ）、図５６（ａ）、図５９（ａ）、図６２（ａ）、及び、図６５（ａ）は、図６の半導体装置のＢ−Ｂ’線に対応する断面図である。図４１（ｂ）、図４４（ｂ）、図４７（ｂ）、図５０（ｂ）、図５３（ｂ）、図５６（ｂ）、図５９（ｂ）、図６２（ｂ）、及び、図６５（ｂ）は、図６の半導体装置のＣ−Ｃ’線断面図である。図４１（ｃ）、図４４（ｃ）、図４７（ｃ）、図５０（ｃ）、図５３（ｃ）、図５６（ｃ）、図５９（ｃ）、図６２（ｃ）、及び、図６５（ｃ）は、図６の半導体装置のＤ−Ｄ’線に対応する断面図である。
【００３８】
本実施形態に係る半導体装置の製造工程は、図１３及び図１４に至るまでの工程は、上述した第１実施形態と同様である。これら図１３及び図１４の後、本実施形態においては、図４０及び図４１に示すように、ＲＩＥにより、シリコン酸化膜５０をエッチングすることにより、第３の側壁部を形成するとともに、その下にあるシリコン酸化膜１６を掘り下げる。すなわち、ゲート電極の側面にあるＳｉＮ膜４４の側面と、Ｆｉｎの側面にあるＳｉＮ膜４４の側面に、シリコン酸化膜５０を残存させて、第３の側壁部を形成する。
【００３９】
ここで、シリコン酸化膜１６を掘り下げるのは、シリコン酸化膜５０をウエットエッチングで除去する際に、シリコン酸化膜５０とシリコン酸化膜１６との間のコーナー部分に、シリコン酸化膜５０が残ってしまうのを回避するためである。シリコン酸化膜１６を掘り下げる深さのプロセスマージンは、ＳｉＮ膜４４をエッチングしながら、シリコン酸化膜１６を掘り下げる場合よりも広いが、好ましくは、５ｎｍである。
【００４０】
次に、図４２、図４３、及び、図４４（ａ）乃至図４４（ｃ）に示すように、ポリシリコン層５２を、例えば、３５０ｎｍの膜厚で形成する。このポリシリコン層５２は、例えば、上述したポリシリコン層３２と同様に、ＳｉＨ４、Ｎ２、Ｈ２の混合ガス中で、１Ｔｏｒｒ、６２０℃の条件により、堆積することが可能である。続いて、ＣＭＰにより、ポリシリコン層５２を平坦化して、ゲート電極上部のＳｉＮハードマスク３８が露出するまでエッチバックする。
【００４１】
次に、図４５、図４６、及び、図４７（ａ）乃至図４７（ｃ）に示すように、Ｆｉｎ上部のＳｉＮハードマスク２０が露出する直前まで、ポリシリコン層５２をエッチバックする。このエッチバックの際には、ＳｉＮハードマスク２０上にポリシリコン層５２が３０ｎｍ以下であれば、残っていても構わない。また、逆に、ＳｉＮハードマスク２０より２０ｎｍ程度下まで、ポリシリコン層５２がエッチングされてしまっても構わない。このポリシリコン層５２が、本実施形態における第１の膜に相当する。
【００４２】
次に、図４８、図４９、及び、図５０（ａ）乃至図５０（ｃ）に示すように、ＳｉＮ膜５４を、例えば１５ｎｍの膜厚で全面的に形成する。このＳｉＮ膜５４は、例えば上述同様に、ジクロロシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３雰囲気中で、１０Ｔｏｒｒ、７５０℃において成膜することで形成される。続いて、このＳｉＮ膜５４を全面的にエッチバックすることにより、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ＳｉＮ膜５４をマスク部として残す。
【００４３】
次に、図５１、図５２、及び、図５３（ａ）乃至図５４（ｃ）に示すように、このＳｉＮ膜５４をマスクとして用いて、ポリシリコン層５２をＲＩＥによりエッチングする。このエッチングにより、ＳｉＮ膜５４の下側に位置するポリシリコン層５２を残存させて、つまり、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ポリシリコン層５２を残存させて、ＳｉＮ膜５４とポリシリコン層５２とにより第２の側壁部を形成する。
【００４４】
次に、図５４、図５５、及び、図５６（ａ）乃至図５６（ｃ）に示すように、ウエットエッチング（例えば、希釈したフッ酸（ＤＨＦ））により、シリコン酸化膜５０を剥離して、除去する。このウエットエッチングの際には、第２の側壁部であるＳｉＮ膜５４とシリコン層５２とが保護膜となり、ゲート電極の側面にあるシリコン酸化膜５０は除去されない。
【００４５】
次に、図５７、図５８、及び、図５９（ａ）乃至図５９（ｃ）に示すように、ＣＤＥにより、ポリシリコン層５２を除去する。
【００４６】
次に、図６０、図６１、及び、図６２（ａ）乃至図６２（ｃ）に示すように、Ｈ３ＰＯ４含有溶液でＦｉｎ側面にあるＳｉＮ膜４４を剥離して、除去する。本実施形態においては、ＳｉＮ膜４４は比較的低温で形成することにより、Ｈ３ＰＯ４含有溶液によるエッチングレートが速くなるようにしている。このため、シリコン層１８とＳｉＮ膜４４とのコーナー部分に、ＳｉＮ膜４４が残ってしまうのを回避して、このコーナー部分におけるＳｉＮ膜４４がフラットになるようにすることができる。また、シリコン酸化膜５０のＦｉｎ方向へ伸びる奥行きを深くすることにより、より効果的に、コーナー部分におけるＳｉＮ膜４４をフラットにすることができる。これは、図３４で点線で示すように、初期には、シリコン酸化膜５０側からシリコン層１８側にかけてＳｉＮ膜４４は裾を引いた形状となるが、Ｈ３ＰＯ４含有溶液でＳｉＮ膜４４をエッチングする際には、奥に行くほどエッチング剤が入り込みにくいことから、シリコン酸化膜５０側にあるＳｉＮ膜４４の方が、シリコン層１８側にあるＳｉＮ膜４４よりも、エッチングが遅くなる。このため、シリコン酸化膜５０の奥行きが深くなれば、Ｈ３ＰＯ４含有溶液によりエッチングされたＳｉＮ膜４４は、理論上、次第にフラットになっていくと考えられる。
【００４７】
次に、図６３、図６４、及び、図６５（ａ）乃至図６５（ｃ）に示すように、必要に応じて、シリコン酸化膜５０を希釈したフッ酸（ＤＨＦ）により剥離して、除去する。これ以降の工程は、上述した第１実施形態と同様である。
【００４８】
以上のように、本実施形態に係る半導体装置の製造方法によれば、ゲート電極の側面にだけ、ポリシリコン層５２とＳｉＮ膜５４とから構成された側壁部を形成することができる。そして、この側壁部を、ゲート電極の側面に形成したＳｉＮ膜４４の保護膜として用いることにより、ゲート電極の側面にＳｉＮ膜４４を残して、Ｆｉｎを構成するシリコン層１８とＳｉＮハードマスク２０の側面にはＳｉＮ膜４４を残さないようにすることができる。このため、Ｆｉｎを構成するシリコン層１８の側面から、ドーピングをしたり、シリサイド貼り付けをしたりすることができるようになる。
【００４９】
また、シリコン酸化膜５０をエッチングして、このシリコン酸化膜５０をエッチングする際にシリコン酸化膜１６もエッチングして、掘り下げるようにしたので、シリコン酸化膜５０をエッチングにより除去する際に、シリコン酸化膜５０とシリコン酸化膜１６との間のコーナー部分に、シリコン酸化膜５０が残ってしまうのを回避することができる。
【００５０】
〔第３実施形態〕
次に、図６６乃至図８３に基づいて、第３実施形態に係る半導体装置の製造工程を説明する。これらの図のうち、図６６、図６８、図７０、図７２、図７４、図７６、図７８、図８０、及び、図８２は、図６の半導体装置のＡ−Ａ’線に対応する断面図である。図６７（ａ）、図６９（ａ）、図７１（ａ）、図７３（ａ）、図７５（ａ）、図７７（ａ）、図７９（ａ）、図８１（ａ）、及び、図８３（ａ）は、図６の半導体装置のＢ−Ｂ’線に対応する断面図である。図６７（ｂ）、図６９（ｂ）、図７１（ｂ）、図７３（ｂ）、図７５（ｂ）、図７７（ｂ）、図７９（ｂ）、図８１（ｂ）、及び、図８３（ｂ）は、図６の半導体装置のＣ−Ｃ’線断面図である。図６７（ｃ）、図６９（ｃ）、図７１（ｃ）、図７３（ｃ）、図７５（ｃ）、図７７（ｃ）、図７９（ｃ）、図８１（ｃ）、及び、図８３（ｃ）は、図６の半導体装置のＤ−Ｄ’線に対応する断面図である。
【００５１】
本実施形態に係る半導体装置の製造工程は、図９及び図１０に至るまでの工程は、上述した第１実施形態と同様である。これら図９及び図１０の後、本実施形態においては、図６６及び図６７に示すように、ＳｉＮ膜４４上に、例えば１５ｎｍの膜厚のシリコン酸化膜５０を形成する。すなわち、第１の側壁膜であるＳｉＮ膜４４をエッチングすることなく、追加の膜であるシリコン酸化膜５０を形成する。また、本実施形態においては、このシリコン酸化膜５０のエッチングも行わない。これにより、製造プロセスにおける工程数を削減している。
【００５２】
次に、図６８及び図６９に示すように、このシリコン酸化膜５０上に、ポリシリコン層５２を、例えば、３５０ｎｍの膜厚で形成する。このポリシリコン層５２は、例えば、上述したポリシリコン層３２と同様に、ＳｉＨ４、Ｎ２、Ｈ２の混合ガス中で、１Ｔｏｒｒ、６２０℃の条件により、堆積することが可能である。続いて、ＣＭＰにより、ポリシリコン層５２を平坦化して、ゲート電極上部のＳｉＮハードマスク３８が露出するまでエッチバックする。
【００５３】
次に、図７０及び図７１に示すように、Ｆｉｎ上部のＳｉＮハードマスク２０が露出する直前まで、ポリシリコン層５２をエッチバックする。このエッチバックの際には、ＳｉＮハードマスク２０上にポリシリコン層５２が３０ｎｍ以下であれば、残っていても構わない。また、逆に、ＳｉＮハードマスク２０より２０ｎｍ程度下まで、ポリシリコン層５２がエッチングされてしまっても構わない。このポリシリコン層５２が、本実施形態における第１の膜に相当する。
【００５４】
次に、図７２及び図７３に示すように、ＳｉＮ膜５４を、例えば１５ｎｍの膜厚で全面的に形成する。このＳｉＮ膜５４は、例えば上述同様に、ジクロロシランＳｉＨ２Ｃｌ２、アンモニアＮＨ３雰囲気中で、１０Ｔｏｒｒ、７５０℃において成膜することで形成される。続いて、このＳｉＮ膜５４を全面的にエッチバックすることにより、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ＳｉＮ膜５４をマスク部として残す。
【００５５】
次に、図７４及び図７５に示すように、このＳｉＮ膜５４をマスクとして用いて、ポリシリコン層５２をＲＩＥによりエッチングする。このエッチングにより、ＳｉＮ膜５４の下側に位置するポリシリコン層５２を残存させて、つまり、ゲート電極の側面にあるシリコン酸化膜５０の側面に、ポリシリコン層５２を残存させて、ＳｉＮ膜５４とポリシリコン層５２とにより第２の側壁部を形成する。
【００５６】
次に、図７６及び図７７に示すように、ウエットエッチング（例えば、希釈したフッ酸（ＤＨＦ））により、シリコン酸化膜５０を剥離して、除去する。このウエットエッチングの際には、第２の側壁部であるＳｉＮ膜５４とシリコン層５２とが保護膜となり、ゲート電極の側面にあるシリコン酸化膜５０は除去されない。
【００５７】
次に、図７８及び図７９に示すように、ＣＤＥにより、ポリシリコン層５２を除去する。
【００５８】
次に、図８０及び図８１に示すように、Ｈ３ＰＯ４含有溶液でＦｉｎ側面にあるＳｉＮ膜４４を剥離して、除去する。本実施形態においては、ＳｉＮ膜４４は比較的低温で形成することにより、Ｈ３ＰＯ４含有溶液によるエッチングレートが速くなるようにしている。このため、シリコン層１８とＳｉＮ膜４４とのコーナー部分に、ＳｉＮ膜４４が残ってしまうのを回避して、このコーナー部分におけるＳｉＮ膜４４がフラットになるようにすることができる。また、シリコン酸化膜５０のＦｉｎ方向へ伸びる奥行きを深くすることにより、より効果的に、コーナー部分におけるＳｉＮ膜４４をフラットにすることができる。これは、図３４で点線で示すように、初期には、シリコン酸化膜５０側からシリコン層１８側にかけてＳｉＮ膜４４は裾を引いた形状となるが、Ｈ３ＰＯ４含有溶液でＳｉＮ膜４４をエッチングする際には、奥に行くほどエッチング剤が入り込みにくいことから、シリコン酸化膜５０側にあるＳｉＮ膜４４の方が、シリコン層１８側にあるＳｉＮ膜４４よりも、エッチングが遅くなる。このため、シリコン酸化膜５０の奥行きが深くなれば、Ｈ３ＰＯ４含有溶液によりエッチングされたＳｉＮ膜４４は、理論上、次第にフラットになっていくと考えられる。
【００５９】
次に、図８２及び図８３に示すように、必要に応じて、シリコン酸化膜５０を希釈したフッ酸（ＤＨＦ）により剥離して、除去する。
【００６０】
この後、Ｆｉｎを構成するシリコン層１８の側面にドーピングを行って、ソース／ドレイン領域を形成するとともに、シリサイド貼り付けを行う。これにより、図３９に示すようなＦｉｎＦＥＴを得ることができる。Ｆｉｎを構成するシリコン層１８へのドーピング方法は、斜めイオン注入法でもよいし、或いは、プラズマドーピングや固相拡散でもよい。シリサイド材料としては、例えば、ＮｉＳｉを用いることができる。
【００６１】
さらに、この後、例えば、ＴＥＯＳなどを用いた層間絶縁膜を全面的に堆積し、ＣＭＰにより平坦化する。そして、ソース／ドレイン領域につながるようなコンタクト孔を形成し、Ａｌ／ＴｉＮ／Ｔｉ或いはＣｕ／ＴｉＮ／Ｔｉの配線層を形成する。さらに、必要に応じて、２層目以降の配線形成工程を行うことにより、半導体装置が完成する。
【００６２】
以上のように、本実施形態に係る半導体装置の製造方法によれば、ゲート電極の側面にだけ、ポリシリコン層５２とＳｉＮ膜５４とから構成された側壁部を形成することができる。そして、この側壁部を、ゲート電極の側面に形成したＳｉＮ膜４４の保護膜として用いることにより、ゲート電極の側面にＳｉＮ膜４４を残して、Ｆｉｎを構成するシリコン層１８とＳｉＮハードマスク２０の側面にはＳｉＮ膜４４を残さないようにすることができる。このため、Ｆｉｎを構成するシリコン層１８の側面から、ドーピングをしたり、シリサイド貼り付けをしたりすることができるようになる。
【００６３】
しかも、本実施形態においては、図６６及び図６７に示すように、ＳｉＮ膜４４とシリコン酸化膜５０をエッチングすることなく、ポリシリコン層５２を形成することとしたので、製造プロセスにおける工程数を削減することができる。
【００６４】
〔第４実施形態〕
図８４は、第４実施形態に係る半導体装置の製造方法を説明する断面図であり、上述した第１実施形態における図３９に対応する図である。
【００６５】
この図８４に至るまでの製造工程は、上述した第１実施形態乃至第３実施形態のいずれでもよい。そして、本実施形態においては、シリコン層１８にソース領域Ｓとドレイン領域Ｄを形成する際に、不純物拡散を行わずに、シリサイド貼り付けのみを行う。すなわち、ショットキー接合のソース／ドレイン構造を有するＦｉｎＦＥＴを形成する。
【００６６】
このように、本実施形態においては、Ｆｉｎを構成するシリコン層１８の側面に側壁部が構成されていないことから、Ｆｉｎの側面からシリサイド貼り付けを行うことができるようになり、Ｆｉｎの深さ方向に均一なショットキーソース／ドレインを形成することができるようになる。すなわち、Ｆｉｎの上部におけるソース領域Ｓとドレイン領域Ｄとの間の実効チャネル長Ｌ１と、Ｆｉｎの下部におけるソース領域Ｓとドレイン領域Ｄとの間の実効チャネル長Ｌ２とが、同等の長さとなる。また、Ｆｉｎの下部に低抵抗なシリサイドが形成されるため、寄生抵抗が低減され、ＦＥＴの駆動能力を向上させることができる。
【００６７】
但し、ショットキーコンタクト抵抗を低減するために、ソース領域Ｓとドレイン領域Ｄには、ショットキーバリアの小さい材料を用いることが望ましい。例えば、Ｎ型のＦＥＴには、ＥｒＳｉを用いるとよく、Ｐ型のＦＥＴには、ＰｔＳｉを用いるとよい。
【００６８】
〔第５実施形態〕
図８５は、第５実施形態に係る半導体装置の製造方法を説明する断面図であり、上述した第１実施形態における図３６に対応する図である。
【００６９】
この図８５に至るまでの製造工程は、上述した第１実施形態乃至第３実施形態のいずれでもよい。そして、本実施形態においては、Ｆｉｎを構成するシリコン層１８の上部に形成されているＳｉＮハードマスク２０を除去する。
【００７０】
続いて、Ｆｉｎを構成するシリコン層１８にソース領域Ｓとドレイン領域Ｄとを形成した後、例えばエピタキシャル成長によりシリコン層６０を形成して、ソース／ドレイン部分を持ち上げる。本実施形態においては、Ｆｉｎを構成するシリコン層１８の上面及び両側面が露出しているので、Ｆｉｎの上面及び両側面にエピタキシャル成長によりシリコン層６０を形成することができる。このシリコン層６０を形成した後、必要であれば、さらに不純物イオンの注入を行ってもよい。
【００７１】
以上のように、本実施形態に係る半導体装置の製造方法によれば、Ｆｉｎを構成するシリコン層１８の側面には側壁部が形成されていないため、このシリコン層１８の上面及び両側面を露出させることができる。このため、シリコン層１８の上面及び両側面に、エピタキシャル成長によりシリコン層６０を形成することができるようになり、ソース領域Ｓ及びドレイン領域Ｄの寄生抵抗を低減させ、トランジスタの駆動能力を向上させることができる。
【００７２】
〔第６実施形態〕
図８６乃至図８７は、第６実施形態に係る半導体装置の製造方法を説明する断面図であり、上述した第１実施形態における図３６に対応する図である。
【００７３】
この図８６に至るまでの製造工程は、上述した第１実施形態乃至第３実施形態のいずれでもよい。そして、本実施形態においては、Ｆｉｎを構成するシリコン層１８の上部に形成されているＳｉＮハードマスク２０と、ゲート電極を構成するポリシリコン層３６の上部に形成されているＳｉＮハードマスク３８とを、ＲＩＥを行って、エッチング除去する。
【００７４】
次に、図８７に示すように、Ｆｉｎを構成するシリコン層１８に不純物拡散層をドーピングにより形成し、ソース／ドレイン領域とを形成する。
【００７５】
次に、図８８に示すように、ＮｉＳｉを形成し、シリコン層１８とポリシリコン層３６とをすべてシリサイド化し、メタルゲートとメタルソース／ドレインを形成する。
【００７６】
以上のように、本実施形態に係る半導体装置の製造方法によれば、Ｆｉｎを構成するシリコン層１８の側面には側壁部が形成されていないため、このシリコン層１８の上面及び両側面にシリサイドを形成することが可能になる。このため、ソース領域Ｓ及びドレイン領域Ｄの寄生抵抗を低減させ、トランジスタの駆動能力を向上させることができる。
【００７７】
また、ゲート電極を構成するポリシリコン層３６をすべてシリサイド化し、メタルゲートを形成することとしたので、完全空乏型トランジスタのしきい値をコントロールでき、低電力で高駆動力なＦＥＴを実現することができる。
【００７８】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１３及び図１４において、シリコン酸化膜５０を形成する際には、シリコンの原料として、ＴＥＯＳ以外の有機系、ハロゲン系、水素化合物系の材料を用いたＣＶＤ法により、形成するようにしてもよい。例えば、有機系としてＢＴＢＡＳ（ＳｉＨ２［Ｎ｛Ｃ（ＣＨ３）３｝２］）、ＴＤＭＡＳ（Ｓｉ［Ｎ（ＣＨ３）２］２）、ハロゲン系としてＳｉＨ２Ｃｌ２、ＳｉＣｌ４、Ｓｉ２Ｃｌ６、ＳｉＦ４、水素化合物系としてＳｉＨ４などが挙げられる。また、雰囲気は原料や成膜温度などに応じてＯ２、Ｈ２Ｏ、Ｎ２Ｏなどをから選択される単体もしくは混合ガスを適宜用いることができる。
【００７９】
或いは、図１３及び図１４において、ＴＥＯＳとＨ２Ｏを用いたＡＬＤ法により、シリコン酸化膜５０を形成するようにしてもよい。シリコンの原料としては、上述したように、ＴＥＯＳ以外の有機系、ハロゲン系、水素化合物系の材料を用いることができる。酸化剤としては、Ｈ２Ｏの代わりに、Ｏ２、Ｏ３、Ｈ２Ｏ２、Ｎ２Ｏなどを用いても良い。このような手法によりシリコン酸化膜５０を形成することにより、通常のＣＶＤ法よりも、Ｆｉｎの側面や、ゲート電極の側面に、より均一に成膜することができる。
【００８０】
また、図１５乃至図１７において、ポリシリコン層５２を形成する際には、ＣＶＤ法の代わりに、シリコンターゲットを用いてＡｒ／Ｎ２雰囲気中においてスパッタ法で成膜するようにしてもよい。
【００８１】
或いは、図１５乃至図１７において、ポリシリコンの代わりにアモルファスシリコンを用いて、アモルファスシリコン層５２としてもよい。このアモルファスシリコン層５２は、ＳｉＨ４、Ｈ２、Ｎ２雰囲気中１Ｔｏｒｒ、５５０℃で成膜することで得られる。さらに、ＰまたはＡｓをｉｎ−ｓｉｔｕでドープすることにより、図２４乃至図２６において、アモルファスシリコン層５２を、ＲＩＥによりエッチングする際に、ＳｉＮ膜５４やシリコン酸化膜５０に対する選択比を、より高くすることができる。
【００８２】
さらに、上述した実施形態においては、半導体装置の一例としてＦｉｎＦＥＴを例に、本発明を説明したが、凸状の第１の突部と、この第１の突部よりも高い高さの凸状の第２の突部とを有する他の半導体装置についても、本発明を適用することができる。
【図面の簡単な説明】
【００８３】
【図１】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図２】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図３】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図４】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図５】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図６】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図７】図６のＡ−Ａ’線に対応する工程断面図。
【図８】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図９】図６のＡ−Ａ’線に対応する工程断面図。
【図１０】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図１１】図６のＡ−Ａ’線に対応する工程断面図。
【図１２】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図１３】図６のＡ−Ａ’線に対応する工程断面図。
【図１４】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図１５】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図１６】図６のＡ−Ａ’線に対応する工程断面図。
【図１７】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図１８】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図１９】図６のＡ−Ａ’線に対応する工程断面図。
【図２０】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図２１】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図２２】図６のＡ−Ａ’線に対応する工程断面図。
【図２３】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図２４】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図２５】図６のＡ−Ａ’線に対応する工程断面図。
【図２６】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図２７】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図２８】図６のＡ−Ａ’線に対応する工程断面図。
【図２９】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図３０】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図３１】図６のＡ−Ａ’線に対応する工程断面図。
【図３２】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図３３】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図３４】図６のＡ−Ａ’線に対応する工程断面図。
【図３５】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図３６】第１実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図３７】図６のＡ−Ａ’線に対応する工程断面図。
【図３８】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図３９】第１実施形態に係る半導体装置における図６のＢ−Ｂ’線に対応する断面図。
【図４０】図６のＡ−Ａ’線に対応する工程断面図。
【図４１】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図４２】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図４３】図６のＡ−Ａ’線に対応する工程断面図。
【図４４】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図４５】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図４６】図６のＡ−Ａ’線に対応する工程断面図。
【図４７】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図４８】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図４９】図６のＡ−Ａ’線に対応する工程断面図。
【図５０】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図５１】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図５２】図６のＡ−Ａ’線に対応する工程断面図。
【図５３】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図５４】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図５５】図６のＡ−Ａ’線に対応する工程断面図。
【図５６】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図５７】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図５８】図６のＡ−Ａ’線に対応する工程断面図。
【図５９】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図６０】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図６１】図６のＡ−Ａ’線に対応する工程断面図。
【図６２】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図６３】第２実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図６４】図６のＡ−Ａ’線に対応する工程断面図。
【図６５】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する工程断面図。
【図６６】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図６７】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図６８】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図６９】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図７０】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図７１】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図７２】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図７３】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図７４】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図７５】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図７６】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図７７】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図７８】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図７９】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図８０】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図８１】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図８２】図６のＡ−Ａ’線に対応する第３実施形態における工程断面図。
【図８３】（ａ）、（ｂ）、（ｃ）は、それぞれ、図６のＢ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に対応する第３実施形態における工程断面図。
【図８４】第４実施形態に係る半導体装置の製造工程を説明する断面図。
【図８５】第５実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図８６】第６実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図８７】第６実施形態に係る半導体装置の製造工程を説明するための斜視図。
【図８８】第６実施形態に係る半導体装置の製造工程を説明するための斜視図。
【符号の説明】
【００８４】
１０  ＳＯＩ基板
１２  ＳｉＮ層
１４  シリコン基板
１６  シリコン酸化膜
１８  シリコン層
２０  ＳｉＮハードマスク
３０  第１の突部
３２  ポリシリコン層
３４  ポリシリコン層
３６  ポリシリコン層
３８  ＳｉＮハードマスク
４０  レジストマスク
４２  第２の突部
４４  ＳｉＮ膜
５０  シリコン酸化膜
５２  ポリシリコン層
５４  ＳｉＮ膜
Ｓ  ソース領域
Ｄ  ドレイン領域
【図１】
2007073831.tif 000003
【図２】
2007073831.tif 000004
【図３】
2007073831.tif 000005
【図４】
2007073831.tif 000006
【図５】
2007073831.tif 000007
【図６】
2007073831.tif 000008
【図７】
2007073831.tif 000009
【図８】
2007073831.tif 000010
【図９】
2007073831.tif 000011
【図１０】
2007073831.tif 000012
【図１１】
2007073831.tif 000013
【図１２】
2007073831.tif 000014
【図１３】
2007073831.tif 000015
【図１４】
2007073831.tif 000016
【図１５】
2007073831.tif 000017
【図１６】
2007073831.tif 000018
【図１７】
2007073831.tif 000019
【図１８】
2007073831.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５８】
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【図５９】
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【図６０】
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【図６３】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７４】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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