(57)【要約】【課題】簡略化されたプロセスで製造することのできる、溝型ゲート電極を有するＭＩＳＦＥＴ及び溝型キャパシタを有する半導体装置、及びその製造方法を提供する。【解決手段】ＭＩＳＦＥＴのゲート電極を埋め込む為のゲート溝と、前記キャパシタを形成する為のキャパシタ形成溝と、を同時に形成する溝形成工程、を具備する。【選択図】図２
2007324489.tif 000002
【特許請求の範囲】
【請求項１】
溝型のゲート電極を有するＭＩＳＦＥＴと、溝型のキャパシタとを有する半導体装置の製造方法であって、
前記ＭＩＳＦＥＴのゲート電極を埋め込む為のゲート溝と、前記キャパシタを形成する為のキャパシタ形成溝と、を同時に形成する溝形成工程、
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法であって、
更に、
前記ＭＩＳＦＥＴのゲート絶縁膜と、前記キャパシタのキャパシタ誘電膜と、を同時に形成する絶縁膜形成工程
を具備する
半導体装置の製造方法。
【請求項３】
請求項２に記載された半導体装置の製造方法であって、
前記ゲート絶縁膜及び前記キャパシタ誘電膜は、酸化シリコン膜である
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置の製造方法であって、
更に、
前記ＭＩＳＦＥＴのゲート電極と、前記キャパシタの上部電極と、を同時に形成する電極形成工程
を具備する
半導体装置の製造方法。
【請求項５】
請求項４に記載された半導体装置の製造方法であって、
前記電極形成工程は、
前記ゲート絶縁膜及び前記キャパシタ誘電膜上に、多結晶シリコンを積層する工程と、
前記多結晶シリコン上に、タングステンを積層する工程と、
を有する
半導体装置の製造方法。
【請求項６】
溝型のゲート電極を有するＭＩＳＦＥＴと、
溝型のキャパシタと、
を具備し、
前記ゲート電極と、前記キャパシタの上部電極とが、同一材料で形成されている
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
更に、
前記ＭＩＳＦＥＴのゲート絶縁膜と、前記キャパシタのキャパシタ誘電膜とが、同一材料で形成されている
半導体装置。
【請求項８】
請求項７に記載された半導体装置であって、
前記ゲート絶縁膜及び前記キャパシタ誘電膜は、酸化シリコン膜である
半導体装置。
【請求項９】
請求項６乃至８のいずれかに記載された半導体装置であって、
前記ＭＩＳＦＥＴのゲート電極と、前記キャパシタの上部電極とが同一材料で形成されている
半導体装置。
【請求項１０】
請求項９に記載された半導体装置であって、
前記ゲート電極及び前記キャパシタの上部電極は、
前記ゲート絶縁膜及び前記キャパシタ誘電膜上に設けられた多結晶シリコンと、
前記多結晶シリコン上に設けられたタングステンと、
を有する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に、ＭＩＳＦＥＴとＭＩＳキャパシタとを有する半導体装置の製造方法及び製造方法に関する。
【背景技術】
【０００２】
半導体装置では、微細化の要求が進んでおり、昇圧回路等に用いられるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタに対しては、低面積化の要求がある。このような要求に対して、キャパシタ形成領域に凹凸な溝を形成する事で、単位面積あたりの容量を向上させることが知られている。
【０００３】
また、半導体装置の微細化に伴ない、閾値の低下とパンチスルー耐圧の低下に対する対策が必要となっている。この対策として、ゲート電極を溝に埋めこんだ溝型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。溝型のＭＩＳＦＥＴとして、例えば特許文献１は、半導体基板に掘った溝の側壁にチャネルが形成され、その溝の底面から半導体装置の拡散層までの距離が、その溝のチャネル方向の平面寸法より長い事を特徴とする半導体装置、を開示している。
【０００４】
ところで、半導体装置の微細化に伴ない、製造プロセスが複雑化している。コスト低減、スループットの向上の観点から、製造プロセスは簡略化されている事が望まれる。
【０００５】
製造プロセスを簡略化させるために、特許文献２は、半導体素子と、その半導体素子間を分離する素子分離溝と、キャパシタ形成溝と、そのキャパシタ形成溝内に誘電体膜を介して形成されたキャパシタ電極とを有する半導体装置の製造方法において、半導体基板にその素子分離溝を形成する工程で、そのキャパシタ形成溝が形成されることを特徴とする半導体装置の製造方法、を開示している。
【０００６】
しかしながら、溝型ゲート電極を有するＭＩＳＦＥＴと、ＭＩＳキャパシタとを有する半導体装置において、製造プロセスを簡略にする事のできる技術については、未だ開示されていない。
【特許文献１】特開平５−１６７０３３号  公報
【特許文献２】特開２００３−３０９１８２号  公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、簡略化されたプロセスで製造することのできる、溝型ゲート電極を有するＭＩＳＦＥＴと溝型のキャパシタとを有する半導体装置及びその製造方法を提供する事にある。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明にかかる半導体装置の製造方法は、溝型のゲート電極（１６ａ）を有するＭＩＳＦＥＴ（３０Ａ）と、溝型のキャパシタ（３０Ｂ）とを有する半導体装置の製造方法である。ＭＩＳＦＥＴ（３０Ａ）のゲート電極（１６ａ）を埋め込む為のゲート溝（７ａ）と、キャパシタ（３０Ｂ）を形成する為のキャパシタ形成溝（７ｂ）と、を同時に形成する溝形成工程（ステップＳ８０）、を具備する。
ゲート溝（７ａ）と、キャパシタ形成溝（７ｂ）と、を同一工程で形成する事により、製造プロセスを簡略にすることができる。
【００１０】
上記の半導体装置の製造方法において、更に、ＭＩＳＦＥＴ（３０Ａ）のゲート絶縁膜（１０ａ）と、キャパシタ（３０Ｂ）のキャパシタ誘電膜（１０ｂ）と、を同時に形成する絶縁膜形成工程（ステップＳ１１０）、を具備することが好ましい。
ゲート絶縁膜（１０ａ）と、キャパシタ誘電膜（１０ｂ）とを同時に形成する事で、製造プロセスを更に簡略にすることができる。
【００１１】
上記の半導体装置の製造方法において、ゲート絶縁膜（１０ａ）及びキャパシタ誘電膜（１０ｂ）は、酸化シリコン膜であることが好ましい。
酸化シリコン膜は、ゲート絶縁膜（１０ａ）としてもキャパシタ誘電膜（１０ｂ）としても用いることができる。酸化シリコン膜を用いることで、ゲート絶縁膜（１０ａ）とキャパシタ誘電膜（１０ｂ）とを同時に形成することができる。
【００１２】
上記の半導体装置の製造方法において、更に、ＭＩＳＦＥＴ（３０Ａ）のゲート電極（１６ａ）と、キャパシタ（３０Ｂ）の上部電極（１６ｂ）と、を同時に形成する電極形成工程（ステップＳ１２０〜Ｓ１８０）、を具備することが好ましい。
ゲート電極（１６ａ）と、キャパシタの上部電極（１６ｂ）とを同時に形成することで、製造プロセスを更に簡略にすることができる。
【００１３】
上記の半導体装置の製造方法において、電極形成工程（ステップＳ１２０〜Ｓ１８０）は、ゲート絶縁膜（１０ａ）及びキャパシタ誘電膜（１０ｂ）上に、多結晶シリコンを積層する工程（ステップＳ１２０）と、その多結晶シリコン上に、タングステンを積層する工程（ステップＳ１３０）と、を有することが好ましい。
【００１４】
本発明にかかる半導体装置（１００）は、溝型のゲート電極（１６ａ）を有するＭＩＳＦＥＴ（３０Ａ）と、溝型のキャパシタ（３０Ｂ）と、を具備する。ゲート電極（１６ａ）と、キャパシタ（３０Ｂ）の上部電極（１６ｂ）とが、同一材料で形成されている。
ゲート電極（１６ａ）とキャパシタの上部電極（１６ｂ）とを同一材料とする事で、ゲート電極（１６ａ）と上部電極（１６ｂ）とを同一工程で形成することが可能となる。
【００１５】
上記の半導体装置（１００）は、更に、ＭＩＳＦＥＴ（３０Ａ）のゲート絶縁膜（１０ａ）と、キャパシタ（３０Ｂ）のキャパシタ誘電膜（１０ｂ）とが、同一材料で形成されていることが好ましい。
ゲート絶縁膜（１０ａ）とキャパシタ誘電膜（１０ｂ）とが同一材料であることにより、ゲート絶縁膜１０ａとキャパシタ誘電膜（１０ｂ）とを同一工程で形成することが可能となる。
【００１６】
上記の半導体装置（１００）において、ゲート絶縁膜（１０ａ）及びキャパシタ誘電膜（１０ｂ）は、酸化シリコン膜であることが好ましい。
【００１７】
上記の半導体装置（１００）において、ＭＩＳＦＥＴ（３０Ａ）のゲート電極（１６ａ）と、キャパシタ（３０Ｂ）の上部電極（１６ｂ）とが同一材料で形成されていることが好ましい。
ゲート電極（１６ａ）と上部電極（１６ｂ）とを同一材料とすることで、ゲート電極（１６ａ）と上部電極（１６ｂ）とを同一工程で形成することが可能となる。
【００１８】
上記の半導体装置（１００）において、ゲート電極（１６ａ）及びキャパシタの上部電極（１６ｂ）は、ゲート絶縁膜（１０ａ）及びキャパシタ誘電膜（１０ｂ）上に設けられた多結晶シリコン（１１）と、多結晶シリコン（１１）上に設けられたタングステン（１２）と、を有することが好ましい。
【発明の効果】
【００１９】
本発明に依れば、簡略化されたプロセスで製造することのできる溝型ゲート電極を有するＭＩＳＦＥＴと、キャパシタとを有する半導体装置、及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００２０】
図面を参照して、本発明の実施形態にかかる半導体装置及びその製造方法を説明する。図１は、半導体装置１００の平面図であり、図２は図１のＡＡ’断面、ＢＢ’断面を示す図である。本実施の形態に係る半導体装置１００としては、例えばＤＲＡＭが挙げられる。半導体装置１００は、ＭＩＳＦＥＴ、及びキャパシタを有している。これらは、単結晶シリコンの半導体基板１上に形成されている。図１において左側の図は、ＭＩＳＦＥＴを含むメモリセル部分（以下、ＭＩＳＦＥＴ形成領域）、右側の図は、キャパシタ形成領域を示している。
【００２１】
図１に示されるように、ＭＩＳＦＥＴ形成領域では、半導体基板１上にワード線（ＷＬ）とビット線（ＢＬ）が交差するように配置されている。ＷＬは、ＭＩＳＦＥＴ３０Ａのゲート電極１６ａに、ＢＬはソース・ドレイン領域に、夫々プラグを介して接続されている。なお、図１の図において、ソース・ドレイン領域の図示は省略されている。
【００２２】
一方、半導体基板１上のキャパシタ形成領域には、少なくとも一本のキャパシタ溝が形成されている。本実施の形態では、複数のキャパシタ溝が、基板平面上で平行に延びるストライプ状である場合について説明するが、穴状、格子状など、他の形状であってもよく、キャパシタ溝のレイアウトについては限定されない。
【００２３】
図２を参照する。図２において、左側の図は図１のＡＡ’断面を示す図である。即ち、ＭＩＳＦＥＴ３０Ａ部分の断面構造を示している。説明の便宜上、Ｎチャネル型のＭＩＳＦＥＴついてのみ示しているが、別の領域にはＰチャネル型のＭＩＳＦＥＴも形成されている。ＭＩＳＦＥＴ３０Ａは、Ｐ型不純物層８と、ソース・ドレイン領域１７、１９ａと、ゲート絶縁膜１０ａと、ゲート電極１６ａと、を有している。
【００２４】
半導体基板１の上側表面部分は、Ｐ型の不純物がドープされたＰ型不純物層８となっている。
【００２５】
Ｐ型不純物層８には、Ｎ型の不純物がドープされたソース・ドレイン領域１７、１９ａが設けられている。ソース・ドレイン領域１７、１９ａは、半導体基板１上に設けられたプラグ２２ｂ、２２ａに電気的に接続されている。プラグ２２ｂ、ａの材質としては、不純物がドープされた多結晶シリコンが例示される。
【００２６】
半導体基板１上には、更に、素子分離溝が形成されている。素子分離溝には、素子分離酸化膜４が埋め込まれている。この素子分離溝によって、ＭＩＳＦＥＴやキャパシタ等の半導体素子間が分離されている。
【００２７】
また、半導体基板１上には、ゲート溝７ａが形成されている。ゲート溝７ａには、ゲート絶縁膜１０ａを介してゲート電極１６ａが埋め込まれている。ゲート絶縁膜１０ａは、酸化シリコン膜である。このようにして、溝型のゲート電極１６ａが形成されている。
【００２８】
ゲート電極１６ａは、多結晶シリコン１１と、タングステン１２とを有している。多結晶シリコン１１は、ゲート溝７ａに埋め込まれるとともに、ゲート溝７ａ周囲のゲート絶縁膜１０ａ上にも設けられている。タングステン１２は、多結晶シリコン１１上に形成されている。
【００２９】
ゲート電極１６ａのタングステン１２上には、窒化シリコン膜１３が形成されている。尚、ゲート電極１６ａは、多結晶シリコンとタングステン以外にも、高融点金属、シリサイドなどの合金膜等を用いることができるが、この場合、後述するキャパシタ誘電体も同じ材料である必要がある。
【００３０】
タングステン１２及び窒化シリコン膜１３の側部には、窒化シリコン膜１５が設けられている。更に、窒化シリコン膜１５の側部と、多結晶シリコンの側部とには、窒化シリコン膜１８が形成されている。
【００３１】
ゲート電極１６ａやプラグ２２ａ、２２ｂの周囲には層間絶縁膜２０が設けられている。すなわち、ゲート電極１６ａやプラグ２２ａ、２２ｂは、層間絶縁膜２０に埋め込まれるように配置されている。層間絶縁膜２０上には、層間絶縁膜２３が設けられている。層間絶縁膜２３には、配線引き出し用のプラグ２４ａが、プラグ２２ａに対応する位置に埋め込まれている。
【００３２】
上述のように構成された溝型のゲート電極を有するＭＩＳＦＥＴ３０Ａは、溝の側壁をチャネルにする事ができるので、実効的なチャネル長が長くなる。半導体装置の微細化に伴ない問題となる、短チャネル効果を抑制することができる。
【００３３】
続いて、図２の右側の図を参照して、キャパシタ３０Ｂの構成について説明する。キャパシタ３０Ｂは、ＭＩＳＦＥＴ３０Ａが形成されたものと同じ半導体基板１の上に設けられている。また、キャパシタ３０Ｂは、キャパシタ下部電極９、キャパシタ上部電極１６ｂ、キャパシタ誘電膜１０ｂ、キャパシタ下部電極引き上げ部拡散層１９ｂ、を有している。キャパシタ３０ｂは、２つのプラグ２４ｃ、２４ｂによって、周囲の半導体素子に電気的に接続されている。
【００３４】
キャパシタ下部電極９は、半導体基板１の表面側に形成されている。キャパシタ下部電極９は、Ｎ型の不純物がドープされた半導体層である。
【００３５】
半導体基板１のキャパシタ形成領域には、複数（図では２本）のキャパシタ溝７ｂが掘られている。キャパシタ溝７ｂの深さは、ゲート溝７ａとほぼ同じである。詳細は後述するが、キャパシタ溝７ｂは、ゲート溝７ａと同一工程で形成される。
【００３６】
キャパシタ溝１７ｂに追従するように、キャパシタ誘電膜１０ｂが半導体基板１上（キャパシタ下部電極９上）に設けられている。キャパシタ誘電膜１０ｂは、ゲート絶縁膜１０ａと同じ酸化シリコン膜である。詳細は後述するが、キャパシタ誘電膜１０ｂは、ゲート絶縁膜１０ａと同一工程で形成される。
【００３７】
キャパシタ誘電膜１０ｂを介した半導体基板１上（キャパシタ下部電極９上）には、キャパシタ上部電極１６ｂが設けられている。キャパシタ上部電極１６ｂは、キャパシタ形成領域に対応して配置されている。ここで、キャパシタ上部電極１６ｂは、キャパシタ溝７ｂを埋めこむように形成されている。
【００３８】
キャパシタ上部電極１６ｂ上には、窒化シリコン膜１３が形成されている。また、キャパシタ形成領域の端部においては、窒化シリコン膜１５が、窒化シリコン膜１３及びタングステン１２の側部を覆うように設けられている。更に、窒化シリコン膜１５と多結晶シリコン１１の側部には、窒化シリコン膜１８が設けられている。
【００３９】
キャパシタ下部電極引き上げ部拡散層１９ｂは、半導体基板１上におけるキャパシタ上部電極１６ｂが形成された領域（キャパシタ形成領域）の外側に設けられている。キャパシタ下部電極引き上げ部拡散層１９ｂは、Ｎ型不純物（リン等）のドープされたＮ型不純物領域である。キャパシタ下部電極引き上げ部拡散層１９ｂは、プラグ２４ｂに接続されている。
【００４０】
キャパシタ３０Ｂの形成された半導体基板１上には、２層の層間絶縁膜２０、２３が形成されている。即ち、窒化シリコン１３の上の空間は、層間絶縁膜２０で埋められている。層間絶縁膜２０上には、層間絶縁膜２３が形成されている。
【００４１】
２つのプラグ２４ｂ、２４ｃは、層間絶縁膜２０、２３に埋めこまれるようにして配置されている。プラグ２４ｂは、キャパシタ下部電極引き上げ部拡散層１９ｂ上に形成されたキャパシタ誘電膜１０ｂに接続されている。プラグ２４ｃは、窒化シリコン膜１３を貫通して、キャパシタ上部電極１６ｂ（タングステン１２）に接続されている。プラグ２４ｂ、ｃは、タングステン、Ｔｉ、ＴｉＮを含んでいる。
【００４２】
上述した構成を有するキャパシタ３０Ｂは、キャパシタ溝７ｂを設ける事でキャパシタ表面積が増加されており、単位面積あたりの容量を向上させることができる。
【００４３】
続いて、ＭＩＳＦＥＴ３０Ａとキャパシタ３０Ｂとを有する半導体装置の製造方法について説明する。図１０は、半導体装置の製造方法のフローチャートを示す図である。半導体装置の製造方法は、図１０に示されるステップＳ１０〜２３０の工程を有している。各工程の詳細について、以下に図３〜図９を参照して説明する。尚、図３〜図９において、左側の図はＭＩＳＦＥＴを含む構成、右側の図はキャパシタを含む構成を示す断面図である。
【００４４】
ステップＳ１０〜４０までの工程について説明する。
【００４５】
ステップＳ１０；酸化シリコン膜の製膜
まず、Ｐ型の単結晶シリコンの半導体基板１を準備する。半導体基板１を熱酸化して、表面に酸化シリコン膜２を形成させる。この時に形成される酸化シリコン膜２の膜厚は、例えば９ｎｍである。
【００４６】
ステップＳ２０；窒化シリコン膜３の形成
続いて、酸化シリコン膜２の上層に窒化シリコン膜３を堆積させる。窒化シリコン膜３は、例えばＣＶＤ法により堆積させる事ができる。窒化シリコン膜３の膜厚は、例えば１２０ｎｍである。
【００４７】
ステップＳ３０；素子分離溝の形成
続いて、窒化シリコン膜３の上にレジスト（図示せず）を形成してパターニングする。パターニングされたレジストをマスクとして、窒化シリコン膜３、酸化シリコン膜２、及び半導体基板１を順次ドライエッチングして、半導体基板１に素子分離溝を形成する。
【００４８】
ステップＳ４０；素子分離酸化膜の形成
続いて、酸化シリコン膜を半導体基板１上に堆積させる。酸化シリコン膜は、素子分離溝を埋めこむように堆積される。この時の酸化シリコン膜は、例えばＣＶＤ法を用いて堆積させる事ができる。更に、ＣＭＰ法を用いて、素子分離溝以外に堆積された酸化シリコン膜を研磨することで、素子分離溝内部に埋めこまれた素子分離酸化膜４が形成される。更に、フッ酸を用いて素子分離酸化膜４の膜厚を調整する。素子分離酸化膜４が形成された後の断面図が図３に示される。
【００４９】
ステップＳ５０〜Ｓ８０の工程について説明する。
【００５０】
ステップＳ５０；窒化シリコン膜５の堆積
熱燐酸を用いて窒化シリコン膜３を除去する。そして酸化シリコン膜２の上層に窒化シリコン膜５を堆積させる。窒化シリコン膜５は、例えばＣＶＤ法で堆積させることができる。窒化シリコン膜５の膜厚は、例えば１２０ｎｍである。
【００５１】
ステップＳ６０；窒化シリコン５に開口を形成
続いて、窒化シリコン膜５上にレジスト（図示せず）を形成させてパターニングする。この時、レジストは、ゲート溝及びキャパシタ溝となる位置に開口が設けられるようにパターニングされる。パターニングされたレジストをマスクとして、窒化シリコン膜５をエッチングし、酸化シリコン膜２に達する開口を形成する。
【００５２】
ステップＳ７０；側壁マスクの形成
続いて、レジストを除去した後に、ＣＶＤ法を用いて窒化シリコン膜を堆積させる。そして、堆積させた窒化シリコン膜を全面異方性ドライエッチングする。これにより、開口部の側壁にのみ窒化シリコン膜６が残る。
【００５３】
ステップＳ８０；ゲート溝及びキャパシタ溝の形成
続いて、窒化シリコン膜５、６をマスクとして、酸化シリコン膜２及び半導体基板１をドライエッチングする。この工程により、半導体基板１のＭＩＳＦＥＴ形成領域にはゲート溝７ａが、キャパシタ形成領域にはキャパシタ溝７ｂが、夫々形成される。ゲート溝７ａ及びキャパシタ溝７ｂが形成された後の断面図が、図４に示されいている。
【００５４】
ステップＳ９０〜１１０の工程について説明する。
【００５５】
ステップＳ９０；窒化シリコン膜５、６の除去
熱リン酸により、窒化シリコン膜５、６を除去する。更に、基板加工による汚染や損傷除去の為の洗浄や犠牲酸化を行う。
【００５６】
ステップＳ１００；不純物の注入
続いて、レジストを形成し、これをマスクとして例えばイオン注入法で不純物注入を行う。メモリセル及びＮチャネル型ＭＩＳＦＥＴが形成される領域には、ボロンなどのＰ型不純物が注入されて、半導体基板１の表面側にＰ型不純物層８が形成される。一方、キャパシタ形成領域には、リンや砒素などのＮ型不純物が注入されて、半導体基板１の表面側にＮ型不純物層が形成される。このＮ型不純物層が、キャパシタ下部電極９となる。尚、図示していないが、Ｐチャネル型ＭＩＳＦＥＴが形成される領域には、キャパシタ形成領域と同様にＮ型不純物が注入されて、Ｎ型不純物層が形成される。
【００５７】
本ステップ（Ｓ１００）における不純物注入は、ＭＩＳＦＥＴが所望の動作を示し、かつ、キャパシタの下部電極が形成できればよく、不純物注入工程及び不純物プロファイルに関しては変更可能である。即ち、イオン注入法以外の方法で不純物を注入してもよい。Ｐ型不純物としてボロン以外のものを用いてもよい。Ｎ型不純物として、リン及び砒素以外のものを用いることもできる。
【００５８】
ステップＳ１１０；ゲート絶縁膜及びキャパシタ誘電膜の形成
続いて、半導体基板１を熱酸化する。この熱酸化により、表面に酸化シリコン膜が形成される。この酸化シリコン膜は、ゲート溝７ａ及びキャパシタ溝７ｂに追従して形成される。ＭＩＳＦＥＴ形成領域に形成された酸化シリコン膜がゲート絶縁膜１０ａとなり、キャパシタ形成領域に形成された酸化シリコン膜がキャパシタ誘電膜１０ｂとなる。ゲート絶縁膜１０ａ及びキャパシタ誘電膜１０ｂが形成された後の断面図が、図５に示される。
【００５９】
尚、半導体装置１００が、ゲート絶縁膜の厚みの異なる複数のＭＩＳＦＥＴを有する場合には、複数のキャパシタ溝に形成されるキャパシタ誘電膜の各々を、いずれのＭＩＳＦＥＴのゲート絶縁膜形成工程において形成させるかを考慮することで、キャパシタ誘電膜厚を異ならせることができる。即ち、キャパシタ誘電膜の容量及び耐圧を所望のものに調整することができる。
【００６０】
また、ゲート絶縁膜１０ａとキャパシタ誘電膜１０ｂの膜厚を異なるものにする場合は、いずれか一方をマスクした状態で、他方をエッチングすればよい。
【００６１】
ステップＳ１２０〜Ｓ１４０の工程について説明する。
【００６２】
ステップＳ１２０；多結晶シリコン膜の堆積
ゲート絶縁膜１０ａ及びキャパシタ誘電膜１０ｂ上に、多結晶シリコン膜１１を堆積させる。多結晶シリコン膜１１は、ゲート溝７ａ及びキャパシタ溝７ｂを埋めこむように堆積される。多結晶シリコン膜１１は、例えばＣＶＤ法で堆積させることができる。
【００６３】
ステップＳ１３０；タングステン膜１２の堆積
続いて、多結晶シリコン膜１１上にタングステン膜１２を堆積させる。タングステン膜１２は、例えば、スパッタ法により堆積させることができる。
【００６４】
ステップＳ１４０；窒化シリコン膜１３、酸化シリコン膜１４の堆積
続いて、タングステン膜１２上に、窒化シリコン膜１３及び酸化シリコン膜１４をこの順で堆積させる。窒化シリコン膜１３、酸化シリコン膜１４は、例えばＣＶＤ法で堆積させることができる。酸化シリコン膜１４までが堆積された後の半導体装置の断面構造が、図６に示される。
【００６５】
ステップＳ１５０〜Ｓ１８０までの工程について説明する。
【００６６】
ステップＳ１５０；窒化シリコン膜１３、酸化シリコン膜１４のパターニング
酸化シリコン膜１４上にレジスト（図示せず）を形成してパターニングする。パターニングされたレジストをマスクとして、酸化シリコン膜１４及び窒化シリコン膜１３を順次ドライエッチングする。この時、除去されなかった酸化シリコン膜１４及び窒化シリコン膜１３が、ゲート電極及びキャパシタ上部電極加工時におけるマスクとなる。
【００６７】
ステップＳ１６０；タングステンに開口を形成
続いて、酸化シリコン膜１４をマスクとして、タングステン膜１２をエッチングする。このエッチングにより、タングステン膜１２を貫通し、多結晶シリコン膜１１の上面に達する開口部を形成する。
【００６８】
ステップＳ１７０；タングステン側部に窒化シリコン堆積
続いて、全面に酸化シリコン膜１４上に窒化シリコン膜を堆積させ、異方性エッチングすることで、タングステン膜１２側部に窒化シリコン膜１５を形成させる。
【００６９】
ステップＳ１８０；多結晶シリコンのエッチング
続いて、窒化シリコン膜１３、１５をマスクとして多結晶シリコン膜１１をエッチングする。エッチングで除去されなかった部分の多結晶シリコン膜１１、タングステン膜１２が、ゲート電極１６ａ及びキャパシタ上部電極１６ｂである。ゲート電極１６ａ及びキャパシタ上部電極１６ｂまでが形成された後の半導体装置の断面構造が、図７に示される。
【００７０】
ステップＳ１９０；ソース・ドレイン領域の形成
キャパシタ形成領域をレジスト（図示せず）で被覆する。そして、ＭＩＳＦＥＴ形成領域に、砒素等のＮ型不純物をイオン打ち込み法で注入する。これにより、ＭＩＳＦＥＴのソース・ドレイン領域１７となるＮ型不純物層が自己整合的に形成される。
【００７１】
続いて、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域の全面に、ＣＶＤ法によって窒化シリコン膜を堆積し、これを全面エッチングすることで、ゲート電極１６ａ及びキャパシタ上部電極１６ｂの側部に、窒化シリコン膜１８を形成させる。そして、ＭＩＳＦＥＴ形成領域及びキャパシタ形成領域にリン等のＮ型不純物をイオン打ち込み法で注入する。これにより、ＭＩＳＦＥＴのソース・ドレイン領域１９ａとなるＮ型不純物層と、キャパシタ下部電極引き上げ部拡散層１９ｂとなるＮ型不純物層が自己整合的に形成される。この後の断面図が図８に示されている。
【００７２】
ステップＳ２００〜２１０の工程について説明する。
【００７３】
ステップＳ２００；層間絶縁膜２０の形成
ＭＩＳＦＥＴ形成領域、及びキャパシタ形成領域の全面に、酸化シリコン膜をＣＶＤ法を用いて堆積する。そして、ＣＭＰ法によって表面を平坦化して層間絶縁膜２０を形成させる。
【００７４】
ステップＳ２１０；接続孔の形成
続いて、層間絶縁膜２０上にレジストを形成しこれをパターニングする。パターニングされたレジストをマスクとして層間絶縁膜２０をドライエッチングする。これにより、層間絶縁膜２０を貫通し、ＭＩＳＦＥＴのソースドレイン領域１９ａに達する接続孔が形成される。更に、この接続孔内を含む層間絶縁膜２０上に、ＣＶＤ法によって窒化シリコン膜を堆積し、異方性の全面エッチングを行うことで接続孔の側壁に窒化シリコン膜２１を形成させる。更に、接続孔を含む層間絶縁膜２０上に、ＣＶＤ法を用いて不純物を含んだ多結晶シリコン膜を堆積させる。次いで、層間絶縁膜２０上の多結晶シリコン膜をＣＭＰ法によって除去し、接続孔内にのみ多結晶シリコンを残す。この接続孔内に残った多結晶シリコン膜がプラグ２２ａ、２２ｂとなる。プラグ２２ａ、２２ｂが形成された後の断面構造が、図９に示される。
【００７５】
ステップＳ２２０〜Ｓ２３０の工程について説明する。
【００７６】
ステップＳ２２０；層間絶縁膜２３の形成
層間絶縁膜２０及びプラグ２２ａ、２２ｂ上に、酸化シリコン膜をＣＶＤ法を用いて堆積し、層間絶縁膜２３を形成する。
【００７７】
ステップＳ２３０；プラグ２４ａ、２４ｂ、２４ｃの形成
続いて、層間絶縁膜２３上にレジストを形成してパターニングする。パターニングされたレジストをマスクとして、層間絶縁膜２３をエッチングし、プラグ２２ａの引き出し配線用の孔と、キャパシタ下部電極引き上げ部１９ｂの拡散層となるＮ型不純物領域２０ｂに達する孔と、を形成する。更に、パターニングされたレジストをマスクとして、層間絶縁膜２３、層間絶縁膜２０、及び窒化シリコン膜１３を順次ドライエッチングし、キャパシタ上部電極１６ｂのタングステン膜１２に達する接続孔を形成する。そして、層間絶縁膜２３上にスパッタリング法を用いてＴｉＮ膜、Ｔｉ膜を堆積させる。更に、ＣＶＤ法を用いてＴｉ膜上にタングステン膜を堆積させる。これにより、層間絶縁膜２３に設けられた各孔に、タングステン膜、Ｔｉ膜、及びＴｉＮ膜からなるプラグ２４ａ、２４ｂ、及び２４ｃが形成される。
【００７８】
尚、上述のステップＳ２３０においては、プラグ２４ａ用の孔と２４ｂ用の孔とが同一工程であり、プラグ２４ｃ用の孔は別工程となっているが、これはＤＲＡＭの周辺回路のＭＩＳＦＥＴ接続工程において、キャパシタ上部電極と接続することを想定している為であり、必ずしも別工程で行われる必要はない。プラグ２４ａ，２４ｂ，２４ｃ用の孔の形成を同一工程で行うことも可能である。
【００７９】
以上説明したようにステップＳ１０〜２３０の動作により、図２に示される構造の半導体装置１００が形成される。本実施の形態にかかる半導体装置の製造方法に依れば、Ｓ８０の処理において、ゲート溝７ａとキャパシタ溝７ｂとが別々の工程で形成されるのではなく、同一工程で形成されるので、製造プロセスが簡略化されている。
【００８０】
また、ゲート絶縁膜１０ａとキャパシタ誘電膜１０ｂとが同一材料であることにより、Ｓ１１０の処理においてゲート絶縁膜１０ａとキャパシタ誘電膜１０ｂとを同一工程で形成することができる。
【００８１】
更に、ゲート電極１６ａとキャパシタ上部電極１６ｂとが同一材料であることで、Ｓ１２０〜Ｓ１８０の処理において、ゲート電極１６ａとキャパシタ上部電極１６ｂとを同一工程で形成することができる。
【００８２】
尚、引用文献２に示される従来例のように、キャパシタ形成溝を素子分離溝形成とを同一工程とした場合には、素子分離溝中に酸化膜を埋めこむ工程において、キャパシタ溝中にも酸化シリコン膜が埋め込まれることになる。従って、キャパシタ形成溝に埋めこまれた酸化シリコン膜を除去して新たにキャパシタ誘電体膜を製膜するか、キャパシタ形成溝に埋めこまれた酸化シリコン膜をキャパシタ形成溝に追従する形に加工する必要がある。一方、本実施の形態においては、ゲート溝とキャパシタ溝とを同一工程で形成するので、このような工程の追加は必要無く、製造プロセス簡略化の観点から有利である。
【図面の簡単な説明】
【００８３】
【図１】本発明にかかる半導体装置の平面図である。
【図２】本発明にかかる半導体装置の断面図である。
【図３】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図４】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図５】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図６】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図７】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図８】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図９】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図１０Ａ】本発明にかかる半導体装置の製造方法の動作フローを示す図である。
【図１０Ｂ】本発明にかかる半導体装置の製造方法の動作フローを示す図である。
【符号の説明】
【００８４】
１      半導体基板
２      酸化シリコン膜
３      窒化シリコン膜
４      素子分離酸化膜
５      窒化シリコン膜
６      窒化シリコン膜
７ａ    ゲート溝
７ｂ    キャパシタ溝
８      Ｐ型不純物層
９      キャパシタ下部電極
１０ａ  ゲート絶縁膜
１０ｂ  キャパシタ誘電膜
１１    多結晶シリコン膜
１２    タングステン膜
１３    窒化シリコン膜
１４    酸化シリコン膜
１５    窒化シリコン膜
１６ａ  ゲート電極
１６ｂ  キャパシタ上部電極
１７    ソース・ドレイン領域
１８    窒化シリコン膜
１９ａ  ソース・ドレイン領域
１９ｂ  キャパシタ下部電極引き上げ部拡散層
２０    層間絶縁膜
２１    窒化シリコン膜
２２ａ  プラグ
２２ｂ  プラグ
２３    層間絶縁膜
２４ａ  プラグ
２４ｂ  プラグ
２４ｃ  プラグ
３０Ａ  ＭＩＳＦＥＴ
３０Ｂ  キャパシタ
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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