(57)【要約】【課題】  チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置およびその製造方法を提供する。【解決手段】  上層回路配線２１ｂと、上層回路配線２１ｂの膜厚を電気抵抗値によって測定するための電気抵抗測定パターン２２ａと、電気抵抗測定器を電気的に接続するための測定器用パッド２４ａ・２４ｂとを備えている。電気抵抗測定パターン２２ａおよび測定器用パッド２４ａ・２４ｂは、これら測定器用パッドおよび電気抵抗測定パターン２２ａが配置されている層とは異なる層に配置されている下層接続配線２３ａ・２３ｂを介して、互いに電気的に接続されている。【選択図】  図１
2007073850.tif 000002
【特許請求の範囲】
【請求項１】
回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置において、
上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層とは異なる層に配置されている接続配線を介して、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記電気抵抗測定パターンの両端は、金属が埋設されている第一接続孔を介して、それぞれ異なる前記接続配線の一端に電気的に接続されていると共に、該接続配線の他端が、金属が埋設されている第二接続孔を介して、それぞれ互いに異なる測定器用パッドに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置において、
上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層に配置されている接続配線を介して、互いに電気的に接続されており、
上記測定器用パッドのうちの少なくとも一つが、電気抵抗測定パターンの延長線上とは異なる位置に設けられていることを特徴とする半導体装置。
【請求項４】
前記接続配線の線幅が５μｍ〜２０μｍであることを特徴とする請求項１または３記載の半導体装置。
【請求項５】
前記測定器用パッドは、前記回路配線と同一層に配置されると共に、電気抵抗測定器の探針が接触可能な大きさに形成されていることを特徴とする請求項１または３に記載の半導体装置。
【請求項６】
前記測定器用パッドは、該測定器用パッドが配置されている層における或る箇所に集中して配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電気抵抗測定パターンは、隣接する前記回路配線に平行に配置されていることを特徴とする請求項１または３に記載の半導体装置。
【請求項８】
電気抵抗測定パターンと回路配線との間隔が、０．０６μｍ〜１．００μｍであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
電気抵抗測定パターンの線幅が０．１μｍ〜０．５μｍであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
電気抵抗測定パターンの長さは、隣接する回路配線の長さよりも短いことを特徴とする請求項７記載の半導体装置。
【請求項１１】
回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置の製造方法において、
基板上に形成された第一絶縁膜に、第一溝部を形成する第一工程と、
上記第一溝部に金属膜を埋設して、第一接続配線を形成する第二工程と、
上記第一接続配線上および第一絶縁膜上に、第二絶縁膜を形成する第三工程と、
上記第二絶縁膜に、第二溝部および上記第一接続配線に達する第三溝部を形成する第四工程と、
上記第二溝部および第三溝部に金属膜を埋設して、第二溝部に回路配線となる第一配線を、第三溝部に上記第一接続配線を介して電気的に接続される電気抵抗測定パターンおよび測定器用パッドを、それぞれ形成する第五工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第二工程では、第一溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第五工程では、第二溝部および第三溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第四工程では、さらに、第二絶縁膜に第四溝部を形成し、
前記第五工程では、さらに、上記第四溝部に金属膜を埋設して、第三溝部に埋設された金属膜によって接続されていない電気抵抗測定パターンと測定器用パッドとを接続する第二接続配線を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第五工程の後に、
測定器用パッドに電気的に接続した電気抵抗測定器から電気抵抗測定パターンに電圧を印加して、当該電気抵抗測定パターンの電気抵抗値を測定することにより、回路配線の膜厚を測定する第六工程を検査工程として有することを特徴とする請求項１１ないし１４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関するものである。特に、配線の厚さを検査し得る半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、大規模集積回路（ＬＳＩ）の動作速度向上に伴い、低抵抗の配線が必要とされている。低抵抗の配線を実現するために、配線材料としてＣｕ（銅）が用いられている。Ｃｕ配線を形成するためには、まず、基板上に堆積された酸化膜に溝を形成した後、その溝をＣｕで埋設する。次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）によって、余分なＣｕを除去する。これにより、配線となる部分にのみＣｕを残すことができる。
【０００３】
ＣＭＰは本来、基板を平坦にするための技術である。しかしながら、ＣＭＰ処理後に幅の広い配線部分で、Ｃｕ膜厚が薄くなるディッシング（Ｄｉｓｈｉｎｇ）と呼ばれる現象や、密集配線部分で、酸化膜厚とＣｕ膜厚とが薄くなるエロージョン（Ｅｒｏｓｉｏｎ）と呼ばれる現象が生じることがある。これらの薄膜化が顕著になると、配線の抵抗が上昇し、ＬＳＩに動作不良が起こることになる。
【０００４】
このような不良を検査するために、電気抵抗測定パターンを半導体装置であるチップ内に配置し、該電気抵抗測定パターンの電気抵抗値を測定することにより膜厚を検査する方法が、特許文献１に開示されている。
【０００５】
図７は特許文献１に記載されている従来の半導体装置の平面図である。図８は上記半導体装置のＣ−Ｃ’線での断面図である。図８に示すように、通常、酸化膜１０１およびＣｕ配線１０４は平坦になるはずであるが、Ｃｕ配線１０４が密集した状態では、酸化膜１０１およびＣｕ配線１０４にエロージョンが発生して、二点鎖線１０３のように、その膜厚が薄くなる膜減りが生じることになる。このとき、Ｃｕ配線１０４の近傍に配置された電気抵抗測定パターン１０２に測定器用パッド１０５を介して電圧を印加して、その電気抵抗値を測定することにより、Ｃｕ配線１０４の膜減り量を知ることができる。
【特許文献１】特開２０００−５８６１１号公報（公開日：２０００年２月２５日）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成は、以下の問題点を有している。
【０００７】
具体的には、チップサイズを縮小するという要求が今後、より厳しくなるデバイスにおいては、電気抵抗測定パターン１０２を多数配置することは困難である。仮に、電気抵抗測定パターン１０２を配置する領域を確保することができたとしても、従来の構成では、配線の薄膜化が起こっている箇所を実際に特定することができない。すなわち、配線全体で薄膜化が起こっているのか、配線の一部分で薄膜化が起こっているのかを正確に特定することができない。
【０００８】
また、Ｃｕ配線１０４の配置によっては、測定器用パッド１０５を、チップにおける任意の位置に配置することができないため、回路配線が形成されていない領域を有効に利用できずに、チップサイズが大きくなるという問題点を有している。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、上記課題を解決するために、回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置において、上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層とは異なる層に配置されている接続配線を介して、互いに電気的に接続されていることを特徴としている。
【００１１】
上記の構成によれば、電気抵抗測定パターンおよび測定器用パッドを電気的に接続する接続配線が、これら電気抵抗測定パターンおよび測定器用パッドが配置されている層とは異なる層（他層）に配置されている。これにより、電気抵抗測定パターンおよび測定器用パッドが配置されている層に形成された回路配線の構成を阻害することなく、電気抵抗測定パターンと測定器用パッドとを電気的に接続することができる。したがって、チップにおける任意の位置に測定器用パッドを配置することが可能となるので、すなわち、チップにおける任意の位置に測定パッドを配置しても、電気抵抗測定パターンと測定器用パッドとを電気的に接続することができるので、回路配線等が形成されていない領域をより有効に利用することが可能となる。その結果、電気抵抗測定パターンを同一層内により多く形成することができ、ひいては例えばＣＭＰ処理による回路配線の膜減り箇所をより精度良く検知することができる。さらに、同一層内における配線等の形成領域を縮小することができる。したがって、チップサイズが増加することを抑制することができる。
【００１２】
本発明の半導体装置では、前記電気抵抗測定パターンの両端は、金属が埋設されている第一接続孔を介して、それぞれ異なる前記接続配線の一端に電気的に接続されていると共に、該接続配線の他端が、金属が埋設されている第二接続孔を介して、それぞれ互いに異なる測定器用パッドに電気的に接続されていることが好ましい。
【００１３】
上記の構成によれば、電気抵抗測定パターンおよび測定器用パッドは、それぞれ金属が埋設されている第一接続孔および第二接続孔を介して、電気抵抗測定パターンおよび測定器用パッドが配置されている層とは異なる層に配置されている接続配線と電気的に接続されている。これにより、電気抵抗測定パターンおよび測定器用パッドが配置されている層と接続配線が配置されている層との距離が離れている場合でも確実に電気的に接続することができる。したがって、接続配線をより自由に配置することができ、ひいては回路配線を層内に自由に配置しやすくなる。
【００１４】
本発明の半導体装置は、上記課題を解決するために、回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置において、上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層に配置されている接続配線を介して、互いに電気的に接続されており、上記測定器用パッドのうちの少なくとも一つが、電気抵抗測定パターンの延長線上とは異なる位置に設けられていることを特徴としている。
【００１５】
上記の構成によれば、測定器用パッドのうちの少なくとも一つが、電気抵抗測定パターンの延長線上とは異なる位置に設けられているので、回路配線が形成されていない領域を有効に利用することができる。したがって、回路配線に隣接するように多数の電気抵抗測定パターンを配置することができる。また、チップサイズが増大することを抑制することができる。
【００１６】
本発明の半導体装置では、前記接続配線の線幅が５μｍ〜２０μｍであることが好ましい。
【００１７】
上記の構成によれば、例えばＣＭＰ処理によるディッシングやエロージョンが生じ難い。また、接続配線にディッシングやエロージョンが生じたとしても電気抵抗値が高抵抗となることを防止することができる。これにより、電気抵抗値の変動は電気抵抗測定パターンの膜厚の変動によるものと見なすことができ、回路配線に生じる膜減り箇所を特定することができる。
【００１８】
本発明の半導体装置では、前記測定器用パッドは、前記回路配線と同一層に配置されると共に、電気抵抗測定器の探針が接触可能な大きさに形成されていることが好ましい。
【００１９】
上記の構成によれば、電気抵抗測定器の探針を接続することができるので、回路配線の膜厚を測定することが可能となる。
【００２０】
本発明の半導体装置では、前記測定器用パッドは、該測定器用パッドが配置されている層における或る箇所に集中して配置されていることが好ましい。
【００２１】
上記の構成によれば、測定器用パッドがばらばらに分散して配置されている半導体装置に比して、電気抵抗測定器の探針を接続しやすくなる。したがって、膜厚検査に要する時間を短縮することができる。
【００２２】
本発明の半導体装置では、前記電気抵抗測定パターンは、隣接する前記回路配線に平行に配置されていることが好ましい。
【００２３】
上記の構成によれば、電気抵抗測定パターンが回路配線に平行に配置されていない場合に比べて、測定可能な範囲が大きくなり、薄膜化している箇所を特定しやすくなる。
【００２４】
本発明の半導体装置では、電気抵抗測定パターンと回路配線との間隔が、０．０６μｍ〜１．００μｍであることが好ましい。
【００２５】
上記の構成によれば、正確に膜厚の状態を検知することができる。
【００２６】
本発明の半導体装置では、電気抵抗測定パターンの線幅が０．１μｍ〜０．５μｍであることが好ましい。
【００２７】
上記の構成によれば、ＣＭＰ処理により回路配線が研削されるときに、回路配線と共に、電気抵抗測定パターンも同時に研削されることになる。したがって、回路配線に薄膜化が生じる場合には、電気抵抗測定パターンも同時に薄膜化が生じることになる。よって、回路配線の薄膜化を検知することができる。
【００２８】
本発明の半導体装置では、電気抵抗測定パターンの長さは、隣接する回路配線の長さよりも短いことが好ましい。
【００２９】
上記の構成によれば、一つの回路配線に対して、多数の電気抵抗測定パターンを利用して、膜厚の検査を行なうことができる。例えば、一つの回路配線に平行に電気抵抗測定パターンを多数、直列に配置することにより、回路配線のどの位置の膜厚が薄くなっているかを精度良く特定することができる。
【００３０】
本発明の半導体装置の製造方法は、上記課題を解決するために、回路配線と、上記回路配線の膜厚を電気抵抗値によって測定するための電気抵抗測定パターンと、電気抵抗測定器を電気的に接続するための測定器用パッドとを備える半導体装置の製造方法において、基板上に形成された第一絶縁膜に、第一溝部を形成する第一工程と、上記第一溝部に金属膜を埋設して、第一接続配線を形成する第二工程と、上記第一接続配線上および第一絶縁膜上に、第二絶縁膜を形成する第三工程と、上記第二絶縁膜に、第二溝部および上記第一接続配線に達する第三溝部を形成する第四工程と、上記第二溝部および第三溝部に金属膜を埋設して、第二溝部に回路配線となる第一配線を、第三溝部に上記第一接続配線を介して電気的に接続される電気抵抗測定パターンおよび測定器用パッドを、それぞれ形成する第五工程とを有することを特徴としている。
【００３１】
上記の構成によれば、電気抵抗測定パターンおよび測定器用パッドを、これら電気抵抗測定パターンおよび測定器用パッドと異なる層に形成される第一接続配線によって電気的に接続することができる。したがって、回路配線となる第一配線の構成を阻害することなく、チップにおける所望の位置に測定器用パッドを配置することができるので、チップサイズが増大することを抑制することができる。また、回路配線等が形成されていない領域をより有効に利用することが可能となる。その結果、電気抵抗測定パターンを同一層内により多く形成することができ、膜厚測定の精度が向上する。
【００３２】
さらに、第一配線、並びに、上記第一接続配線を介して電気的に接続される電気抵抗測定パターンおよび測定器用パッドを同時に形成することができる。したがって、第一配線、電気抵抗測定パターン、および測定器用パッドを別々に形成する工程が不要であるため、製造工程の増加を抑制することができる。
【００３３】
本発明の半導体装置の製造方法では、前記第二工程では、第一溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去することが好ましい。
【００３４】
上記の構成によれば、第一溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去するので、所望とする配線パターンを形成することができる。さらに、余分な金属膜による短絡（ショート）を防止することができる。
【００３５】
本発明の半導体装置の製造方法では、前記第五工程では、第二溝部および第三溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去することが好ましい。
【００３６】
上記の構成によれば、第二溝部および第三溝部に埋設した金属膜の余分な部分を化学的機械的研磨処理により除去するので、所望とする配線、電気抵抗測定パターンおよび測定器用パッドを同時に形成することができる。さらに、余分な金属膜による短絡（ショート）を防止することができる。
【００３７】
本発明の半導体装置の製造方法では、前記第四工程では、さらに、第二絶縁膜に第四溝部を形成し、前記第五工程では、さらに、上記第四溝部に金属膜を埋設して、第三溝部に埋設された金属膜によって接続されていない電気抵抗測定パターンと測定器用パッドとを接続する第二接続配線を形成することが好ましい。
【００３８】
上記の構成によれば、電気抵抗測定パターンおよび測定器用パッドと同時に、当該電気抵抗測定パターンおよび測定器用パッドを接続する第二接続配線を形成するので、別途、第二接続配線を形成する工程を必要とせず、製造工程の増加を抑制することができる。
【００３９】
本発明の半導体装置の製造方法では、前記第五工程の後に、測定器用パッドに電気的に接続した電気抵抗測定器から電気抵抗測定パターンに電圧を印加して、当該電気抵抗測定パターンの電気抵抗値を測定することにより、回路配線の膜厚を測定する第六工程を検査工程として有することが好ましい。
【００４０】
上記の構成によれば、例えばＣＭＰ処理によって第一配線、電気抵抗測定パターンおよび測定器用パッドを形成した後に、膜厚を検査することにより、製品を次工程へ進めるときに、良品を得ることができるかどうかを判断することができる。また、ＣＭＰ処理での研磨不足の際に追加ＣＭＰ処理を行っても回路配線の膜厚を確保することができるかの判断に役立てることができる。
【００４１】
また、設計修正により、ＣＭＰ処理による膜減りを抑えることが可能である場合、製造工程完了前に設計修正作業を開始することができるため、半導体装置の新機種の開発期間を短縮することができる。
【発明の効果】
【００４２】
本発明の半導体装置は、以上のように、上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層とは異なる層に配置されている接続配線を介して、互いに電気的に接続されているものである。
【００４３】
それゆえ、接続配線が他層に形成されているので、測定器用パッドをチップにおける任意の箇所に配置することが可能となり、回路配線等が形成されていない領域をより有効に利用することが可能となる。その結果、電気抵抗測定パターンを同一層内により多く形成することが可能となる。これにより、例えばＣＭＰ処理による回路配線の膜減り箇所をより精度良く検知することができる。さらに、同一層内における配線等の形成領域を縮小することができる。したがって、チップサイズが増加することを抑制することができる。
【００４４】
その結果、チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置を提供することができるという効果を奏する。
【００４５】
本発明の半導体装置は、以上のように、上記電気抵抗測定パターンおよび上記測定器用パッドは、これら測定器用パッドおよび電気抵抗測定パターンが配置されている層に配置されている接続配線を介して、互いに電気的に接続されており、上記測定器用パッドのうちの少なくとも一つが、電気抵抗測定パターンの延長線上とは異なる位置に設けられているものである。
【００４６】
それゆえ、測定器用パッドのうちの少なくとも一つが、電気抵抗測定パターンの延長線上とは異なる位置に設けられているので、回路配線が形成されていない領域を有効に利用することができる。したがって、回路配線に隣接するように多数の電気抵抗測定パターンを配置することができる。また、チップサイズが増大することを抑制することができる。
【００４７】
その結果、チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置を提供することができるという効果を奏する。
【００４８】
本発明の半導体装置の製造方法は、以上のように、基板上に形成された第一絶縁膜に、第一溝部を形成する第一工程と、上記第一溝部に金属膜を埋設して、第一接続配線を形成する第二工程と、上記第一接続配線上および第一絶縁膜上に、第二絶縁膜を形成する第三工程と、上記第二絶縁膜に、第二溝部および上記第一接続配線に達する第三溝部を形成する第四工程と、上記第二溝部および第三溝部に金属膜を埋設して、第二溝部に回路配線となる第一配線を、第三溝部に上記第一接続配線を介して電気的に接続される電気抵抗測定パターンおよび測定器用パッドを、それぞれ形成する第五工程とを有する方法である。
【００４９】
それゆえ、電気抵抗測定パターンおよび測定器用パッドを、これら電気抵抗測定パターンおよび測定器用パッドと異なる層に形成される第一接続配線によって電気的に接続することができる。また、第一配線と、電気抵抗測定パターン、および測定器用パッドとを同時に形成することができる。したがって、製造工程の増加を抑制することができるという効果を奏する。
【００５０】
結果として、チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置の製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５１】
〔実施の形態１〕
本発明の一実施形態について図１〜図４に基づいて説明すると以下の通りである。
【００５２】
図１は本実施の形態の半導体装置の平面図である。図２は上記半導体装置のＡ−Ａ’線での断面図である。図３（ａ）〜（ｅ）、および図４（ａ）〜（ｄ）は上記半導体装置の製造工程を示す断面図である。
【００５３】
まず、図１および図２を参照しながら、本実施の形態の半導体装置の構成について説明する。
【００５４】
本実施の形態の半導体装置は、上層および下層の二層の配線からなる構成である。上記半導体装置は、上層回路配線（回路配線、第一配線）２１ａ・２１ｂ・２１ｃ、下層回路配線（回路配線）２６、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃ、測定器用パッド２４ａ〜２４ｆ、下層接続配線（接続配線、第一接続配線）２３ａ〜２３ｄ、上層接続配線（接続配線、第二接続配線）２０ａ・２０ｂ、ビア・ホール（接続孔）２５ａ〜２５ｈ、ビア・ホール（接続孔）２７、層間絶縁膜（第二絶縁膜）８、およびシリコン基板（基板）１から構成されている。
【００５５】
上層回路配線２１ａ・２１ｂ・２１ｃおよび下層回路配線２６は、例えば銅（Ｃｕ）からなる、回路を構成する配線である。なお、上層回路配線２１ａ・２１ｂ・２１ｃおよび下層回路配線２６等の回路を構成する配線の線幅については、所望とする半導体装置により、適宜設定することができる。本実施の形態では、上層回路配線２１ｂ・２１ｃについて、例えば、５０μｍとして説明する。
【００５６】
ビア・ホール２５ａ〜２５ｈおよびビア・ホール２７は、半導体装置の上層に配置された配線と、当該半導体装置の下層に配置された配線とを接続するための、例えば銅（Ｃｕ）等が埋設された接続孔である。
【００５７】
電気抵抗測定パターン２２ａ・２２ｂ・２２ｃは、例えば銅（Ｃｕ）からなり、上層回路配線２１ａ・２１ｂ・２１ｃおよび層間絶縁膜８の膜厚を測定するために設けられている。なお、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃを用いて、上記膜厚を測定する方法については後述する。
【００５８】
また、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃの線幅の寸法は、回路を構成し得る線幅の最小線幅（例えばＣｕ配線の加工可能な最小線幅）と略同一であり、例えば、０．１μｍ〜０．５μｍである。なお、最小線幅は、同種の配線、例えばＣｕ配線を作製する場合でも、各層における加工方法により異なる。したがって、同じチップ内でも何層目のＣｕ配線であるかによって加工方法が異なるため、最小線幅も異なることになる。また、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃの長さは、例えば４０μｍ〜１００μｍである。
【００５９】
測定器用パッド２４ａ〜２４ｆは、例えば、銅（Ｃｕ）からなり、図示しない電気抵抗測定器を電気的に接続するために形成されていると共に、該電気抵抗測定器から印加された電圧を、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃに加えるために設けられている。また、測定器用パッド２４ａ〜２４ｆは、上記電気抵抗測定器の探針（プローブ）を接続することができる大きさに形成されており、探針を接続する部分は方形状となっている。但し、測定器用パッド２４ａ〜２４ｆの形状は、方形状に限定されるものではなく、例えば、円形等の任意の形状であってもよい。
【００６０】
上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄは、例えば銅（Ｃｕ）からなり、電気抵抗測定パターン２２ａ〜２２ｃと測定器用パッド２４ａ〜２４ｆとを接続するための配線である。上層接続配線２０ａ・２０ｂは半導体装置の上層側に配置されている接続配線であり、下層接続配線２３ａ〜２３ｄは該半導体装置の下層側に配置されている接続配線である。なお、それぞれに接続されている配線にいては後述する。
【００６１】
上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄの線幅は、ディッシングやエロージョンが起こらない程度の狭い線幅であると共に、可能な限り広い線幅である必要がある。そのため、上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄの線幅は、例えば、５μｍ〜２０μｍであることが望ましい。上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄの線幅が５μｍ未満では、線幅が狭いために、電圧を印加したときに電気抵抗が増加して、接続配線２３a〜２３ｄ部分の抵抗値が電気抵抗測定パターンの抵抗値と比較して大きくなり、電気抵抗測定パターンの抵抗値を正確に測定することができない。一方、線幅が２０μｍ以上では、ＣＭＰ処理において、上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄにディッシングやエロージョンが生じてしまうため、接続配線部分の抵抗バラツキが、電気抵抗測定パターンの抵抗値バラツキよりも大きくなっていしまう。
【００６２】
次に、本実施の形態の半導体装置の各部材の配置について詳細に説明する。
【００６３】
本実施の形態の半導体装置は、シリコン基板１上に、層間絶縁膜８が形成されている。層間絶縁膜８に、例えばＣｕからなる配線が二層積層して形成されている。具体的には、各上層回路配線２１ａ・２１ｂ・２１ｃ、各電気抵抗測定パターン２２ａ・２２ｂ・２２ｃ、各測定器用パッド２４ａ〜２４ｆおよび各上層接続配線２０ａ。２０ｂは層間絶縁膜８中において上層側に形成されている。また、下層回路配線２６および各下層接続配線２３ａ〜２３ｄは下層側に形成されている。
【００６４】
電気抵抗測定パターン２２ａ・２２ｂ・２２ｃは、上層回路配線２１ｂ・２１ｃの近傍に設けられている。より詳細には、図１に示すように、電気抵抗測定パターン２２ａは上層回路配線２１ｂ近傍（図１中では左上側）に設けられている。電気抵抗測定パターン２２ｂは上層回路配線２１ｃ近傍（図１では右上側）に設けられている。また、電気抵抗測定パターン２２ｃは、上層回路配線２１ｂ近傍（図１では上層回路配線２１ｂの右下側）および上層回路配線２１ｃ近傍（図１では上層回路配線２１ｃの左下側）に、上層回路配線２１ｂと上層回路配線２１ｃとの間に設けられている。なお、近傍とは、配線間の加工寸法の最小値である０．０６μｍ〜０．０９μｍ程度から１μｍ程度までの範囲を意味する。
【００６５】
測定器用パッド２４ａ〜２４ｆは、電気抵抗測定パターン２２ａ・２２ｂ・２２ｃから離れた位置に一箇所に集中して設けられている。これにより、各測定器用パッド２４ａ〜２４ｆが分散して配置されている構成よりも、外部から電気抵抗測定器の探針を接続しやすくなる。したがって、測定に要する時間を短縮することができる。その結果、製造効率を向上することができる。
【００６６】
次に、電気抵抗測定パターン２２ａの一端は、ビア・ホール２５ａ、下層接続配線２３ａおよびビア・ホール２５ｃを介して、測定器用パッド２４ｂに接続されている。一方、その他端は、ビア・ホール２５ｂ、下層接続配線２３ｂおよびビア・ホール２５ｄを介して、測定器用パッド２４ｂに接続されている。
【００６７】
すなわち、上層回路配線２１ｂ・２１ｃ等の回路を構成する配線を迂回するように、上層回路配線２１ｂ・２１ｃと同一層内（同一平面内）ではなく、下層にある下層接続配線２３ａ・２３ｂを介して、電気抵抗測定パターン２２ａと各測定器用パッド２４ａ・２４ｂとが接続されている。
【００６８】
また、電気抵抗測定パターン２２ｃは、電気抵抗測定パターン２２ａと同様の態様である。すなわち、ビア・ホール２５ｅ、下層接続配線２３ｃおよびビア・ホール２５ｇを介して、測定器用パッド２４ｅに接続されている。一方、その他端は、ビア・ホール２５ｆ、下層接続配線２３ｄおよびビア・ホール２５ｈを介して、測定器用パッド２４ｆに接続されている。
【００６９】
これにより、同一層内に、接続する配線を配置する領域を確保することができなくても、他の層内に接続配線を形成することにより、電気抵抗測定パターンと測定器用パッドとを接続することができる。
【００７０】
一方、上層回路配線２１ａ・２１ｂ・２１ｃの近傍に各測定器用パッドを配置する領域を確保することができる場合でも、下層に形成された下層接続配線２３ａ〜２３ｄを使用することにより、配線を配置する領域に余剰となるスペース（配線が形成されていない領域）が生じることとなり、電気抵抗測定パターンを配置する箇所を確保することができる。つまり、上層回路配線２１ａ・２１ｂ・２１ｃの近傍により多くの電気抵抗測定パターンを配置することが可能となるので、膜厚を検査する精度を向上することができる。また、配線の間隔を広くすることが可能となるので、配線同士が接触して短絡（ショート）することを防止することができる。さらに、各測定器用パッド２４ａ〜２４ｆを任意の位置に形成することが可能となるので、チップサイズが大きくなることを抑制することができる。
【００７１】
一方、電気抵抗測定パターン２２ｂは、その一端が、上層接続配線２０ａを介して、測定器用パッド２４ｃに接続されていると共に、その他端が、上層接続配線２０ｂを介して、測定器用パッド２４ｄに接続されている。例えば、半導体装置の表面に、電気抵抗測定パターンと測定器用パッドとを接続する接続配線を配置するためのスペースが十分に存在する場合は、上層接続配線２０ａ・２０ｂのように表面に配置してもよい。これにより、別途、ビア・ホール等を形成する必要がないので、配線を形成する費用を削減することができる。また、製造工程が増加することを抑制することができる。
【００７２】
また、電気抵抗測定パターン２２ｂおよび上層接続配線２０ａ・２０ｂからなる配線パターンの形状は「コ」の字状である。すなわち、電気抵抗測定パターン２２ｂと上層接続配線２０ａ・２０ｂとは直交して形成されている。これにより、接続配線と電気抵抗測定パターンとが平行である場合、または電気抵抗測定パターンの延長線上に測定器用パッドが形成されている場合に比べて、多数の電気抵抗測定パターンを測定すべき配線に隣接するように配置することができる。すなわち、接続配線に邪魔されることなく、電気測定パターンを回路配線の近傍に多数配置することができる。したがって、膜減り箇所を特定しやすくなる。なお、上記配線パターンの形状は、「コ」の字状に限定されるものではなく、電気抵抗測定パターン２２ｂと上層接続配線２０ａ・２０ｂとの接続箇所が、所定の角度を有するように形成されていればよい。つまり、電気抵抗測定パターンの延長線上と異なる位置に測定器用パッドが形成されていればよい。
【００７３】
なお、上層接続配線２０ａ・２０ｂおよび下層接続配線２３ａ〜２３ｄは直線状であるが、所望とする半導体装置の回路配線等を考慮して、曲線状等、任意の形状に形成すればよい。
【００７４】
また、電気抵抗パターン、接続配線、および測定器用パッドの配置については、特に、限定されるものではなく、所望とする半導体装置のサイズに対応させて、適宜配置すればよい。
【００７５】
ここで、図１および図２を参照しながら膜厚の検査方法について説明する。
【００７６】
一般に、回路配線の線幅が広い場合、例えば、回路配線の線幅が回路を構成し得る最小線幅の１０倍以上である場合、または、例えば、上記線幅が２０μｍ以上である場合、ＣＭＰ処理により、ディッシングが生じることがある。例えば、図２における二点鎖線１７で示すように、本来、平坦である上層回路配線２１ｃ・２１ｂおよび酸化膜である層間絶縁膜８が、不均一に薄膜化するようになる。
【００７７】
ここで、例えば、測定器用パッド２４ｃ・２４ｄに、図示しない電気抵抗測定器を接続した後、当該電気抵抗測定器から電圧を印加する。これにより、電気抵抗測定パターン２２ｂに電流が流れることになる。このとき、電気抵抗測定パターン２２ｂに流れる電流を測定することにより電気抵抗測定パターン２２ｂの電気抵抗値を得ることができる。そして、電気抵抗測定パターン２２ｂの線幅、長さ、および比抵抗が既知であるので、式（１）より、電気抵抗測定パターン２２ｂの膜厚を求めることができる。
【００７８】
Ｒ＝（ρ×Ｌ）／（Ｗ×Ｈ）…（１）
（Ｈ：膜厚、ρ：比抵抗、Ｌ：長さ、Ｗ：線幅、Ｒ：電気抵抗値）
【００７９】
式（１）より、膜厚が薄くなるにつれ、電気抵抗値が増加することがわかる。すなわち、薄膜化が起こっていないときの電気抵抗値に対して、どの程度、電気抵抗値が増加しているかによって、電気抵抗測定パターン２２ｂの膜減り量（厚さの状態）を検査することができる。したがって、電気抵抗測定パターン２２ｂに隣接する上層回路配線２１ｃ（図１の上側部）の膜減り量が判る。つまり、同時に半導体装置の回路動作不良が起こることを知ることができ、かつ、その箇所を特定することができる。
【００８０】
なお、同様にして、電気抵抗測定パターン２２ａの抵抗値を測定することにより、近傍の上層回路配線２１ｂ（図１では上側部分）の薄膜化を検査することが可能となる。また、電気抵抗測定パターン２２ｃの近傍の上層回路配線２１ｂ（図１では下側部分）および上層回路配線２１ｃ（図１では下側部分）の薄膜化を検査することができる。
【００８１】
また、本実施の形態では、上述のとおり、例えば、電気抵抗測定パターン２２ｂと上層回路配線２１ｃとの間隔は、配線間の加工寸法の最小値である０．０６μｍ〜０．０９μｍ程度から１μｍ以内である。したがって、確実に隣接する上層回路配線２１ｃの膜厚を測定することができる。０．０６μｍ未満では、製造時に電気抵抗測定パターン２２ｂと上層回路配線２１ｃとが接触して短絡するおそれがある。また、１μｍ以上間隔が空いていると、膜減り箇所を精度よく特定することができない。
【００８２】
また、上層回路配線２１ｃの形成時におけるＣＭＰ処理により、上層接続配線２０ａ・２０ｂにディッシングが生じたとしても、上層接続配線２０ａ・２０ｂの線幅が５μｍ〜２０μｍであるので、上層接続配線２０ａ・２０ｂにおける電気抵抗値は高抵抗にならない。さらに、寄生抵抗を低く抑えることができる。したがって、上層接続配線２０ａ・２０ｂにおけるディッシングの影響は問題にならない。その結果、配線長に依存することなく各電気抵抗測定パターン２２ａ・２２ｂ・２２ｃの正味の抵抗値を正確に把握することができる。
【００８３】
また、測定器用パッド２４ａ〜２４ｆについては、測定器用パッド２４ａ〜２４ｆの内部に、矩形の酸化膜領域を複数配置して、パッド面積に対する酸化膜の面積比を４０％以上とすることにより、電気測定可能な低抵抗になる。したがって、測定器用パッド２４ａ〜２４ｆについても、上層接続配線２０ａ・２０ｂと同様に、ディッシングの影響は問題にならない。
【００８４】
また、従来の構成では、回路配線の長さ（配線長）に対して電気抵抗測定パターンの長さが長く設けられている。したがって、従来は回路配線のどの箇所に膜減りが生じているか特定することができない。一方、本実施の形態では、例えば、上層回路配線２１ｂの膜減りを、電気抵抗測定パターン２２ａおよび電気抵抗測定パターン２２ｃの各電気抵抗値を測定することにより検知している。つまり、回路配線の長さ（配線長）よりも長さが短い電気抵抗測定パターンを多数配置することにより、回路配線のどの位置に膜減りが生じているか正確に特定することができる。したがって、電気抵抗測定パターンの長さは、膜厚を測定するための回路配線の配線長に対して、短いことが望ましい。なお、本実施の形態では、電気抵抗測定パターンの長さとしては、例えば、４０μｍ〜１００μｍである。
【００８５】
また、電気抵抗測定パターン同士の間隔は、１０μｍ以上であることが望ましい。これにより、各電気抵抗測定パターンは互いに影響を受けることがなく、膜厚の状態を、より精度よく検知することができる。例えば、上層回路配線２１ｂおよび上層回路配線２１ｃとの間隔が１０μｍ以上と広い場合、電気抵抗測定パターン２２ｃの他に、他の電気抵抗測定パターンを配置することにより、膜厚の状態を、より精度よく検知することができる。
【００８６】
なお、上述の説明では、接続配線として、上層接続配線および下層接続配線の二層の接続配線について説明した。しかしながら、これに限るものではなく、より多数の層に形成された接続配線であってもよい。例えば、測定すべき回路配線が形成されている層と接続配線が形成されている層との間に、多数の層がある場合、すなわち、半導体装置の最上層に測定すべき回路配線が配置され、かつ最下層や中層等、どの層に接続配線が形成されていても、接続孔を介して接続することにより、本実施の形態と略同様の効果を得ることができる。また、複数の層にまたがる接続配線を用いてもよい。
【００８７】
ここで、図３（ａ）〜（ｅ）および図４（ａ）〜（ｄ）を参照しながら上記半導体装置の製造工程について説明する。
【００８８】
まず、図３（ａ）に示すように、シリコン基板１上に酸化膜を堆積させて層間絶縁膜（第一絶縁膜）２を形成する。
【００８９】
次に、図３（ｂ）に示すように、層間絶縁膜２上にフォトレジスト５を積層する。続いて、フォトリソグラフィ法により、フォトレジスト５に、Ｃｕが埋設されて配線となる溝部３および溝部４を形成するための開口部を形成する。続いて、ドライエッチング法により、フォトレジスト５をマスクとして用いて、層間絶縁膜２における上記マスクから露出した箇所に、それぞれ、例えば１００〜２０００ｎｍの深さである溝部３および溝部（第一溝部）４を形成する。なお、後の工程において、溝部３は、回路を構成する下層回路配線２６となり、溝部４は、電気抵抗測定パターン２２ａを測定器用パッド２４ｂに接続させるための下層接続配線２３ｂとなる（図３（ｄ）参照）。
【００９０】
次に、図３（ｃ）に示すように、フォトレジスト５を除去した後、メッキ法、あるいはＣＶＤ法により溝部３・４を、例えば膜厚２００〜４０００ｎｍのＣｕ膜（金属膜）６により完全に埋め込む。このとき、溝部３・４以外の領域には、余分なＣｕが残存している。
【００９１】
次に、図３（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）処理を行い余分なＣｕを除去して、下層接続配線２３ｂおよび下層回路配線２６を形成する。すなわち、下層接続配線２３ｂおよび下層回路配線２６は同時に形成されると共に、同一層内に形成されることになる。ここで、下層接続配線２３ｂおよび下層回路配線２６を同時に形成することにより、下層接続配線２３ｂと下層回路配線２６とを別々に形成する工程に比べて、製造工程が増えることがない。
【００９２】
なお、上記した通り、下層接続配線２３ｂは、後述する電気抵抗測定パターン２２ａと測定器用パッド２４ｂとを接続するための配線であり、その線幅を、例えば、５μｍ〜２０μｍにすることが望ましい。すなわち、下層接続配線２３ｂの線幅が５μｍ〜２０μｍである場合、ディッシング、または、エロージョンが起こらない程度の狭い線幅であると共に、可能な限り広い線幅であるといえる。これにより、ＣＭＰ処理において下層接続配線２３ｂの薄膜化が発生することなく、下層接続配線２３ｂの電気抵抗値を、下層接続配線２３ｂの配線幅と配線長とから計算することができると共に、寄生抵抗を低く抑えることができる。その結果、電気抵抗測定パターン２２ａの電気抵抗値を精度良く測定することができる。
【００９３】
次に、図３（ｅ）に示すように、例えば、膜厚５００〜３０００ｎｍになるように酸化膜を堆積させて層間絶縁膜８を形成する。
【００９４】
その後、図４（ａ）に示すように、層間絶縁膜８上にフォトレジスト１１を積層する。続いて、フォトリソグラフィ法により、フォトレジスト１１に、回路を構成するビア・ホール２７を形成するための開口部と、下層接続配線２３ｂに接続されるビア・ホール２５ｂ・２５ｄを形成するための開口部とを形成する。その後、ドライエッチング法により、フォトレジスト１１をマスクとして用いて、層間絶縁膜８における上記マスクから露出した箇所（ビア・ホール２５ｂ・２５ｄ・２７となる箇所）にそれぞれ溝部１０ａ・１０ｂ、溝部９を形成する。
【００９５】
次に、図４（ｂ）に示すように、層間絶縁膜８上からフォトレジスト１１を除去した後、別途、層間絶縁膜８上にフォトレジスト１５を積層する。続いて、フォトリソグラフィ法により、フォトレジスト１５に、回路を構成する上層回路配線２１ａ・２１ｂ・２１ｃを形成するための開口部と、電気抵抗測定パターン２２ａ・２２ｂ及び測定器用パッド２４ｂを形成するための開口部とを形成する。
【００９６】
次に、ドライエッチング法により、フォトレジスト１５をマスクとして用いて、層間絶縁膜８の上層における上層回路配線２１ａ・２１ｂ・２１ｃ、電気抵抗測定パターン２２ａ・２２ｂ、および測定器用パッド２４ｂとなる箇所に、それぞれ、深さ１００〜２０００ｎｍである溝部（第二溝部）１２ａ・１２ｂ・１２ｃ、溝部（第三溝部）１３ａ・１３ｂ、および溝部（第三溝部）１４を形成する。その後、フォトレジスト１５を除去する。このエッチングにより溝部９が下層回路配線２６にまで達すると共に、溝部１０ａ・１０ｂがそれぞれ下層接続配線２３ｂに達することになる。
【００９７】
次に、図４（ｃ）に示すように、メッキ法、あるいはＣＶＤ（Chemical Vapor Deposition）法により、溝部９、溝部１０ａ・１０ｂ、溝部１２ａ・１２ｂ・１２ｃ、溝部１３ａ・１３ｂ、および溝部１４を膜厚２００〜４０００ｎｍのＣｕ膜１６により完全に埋没させる。これにより、溝部９は、後述する上層回路配線２１ａと下層回路配線２６とを接続するビア・ホール２７となる。また、溝部１０ａは、下層接続配線２３ｂと後述する電気抵抗測定パターン２２ａを接続するビア・ホール２５ｂとなり、溝部１０ｂは下層接続配線２３ｂと後述する測定器用パッド２４ｂとを接続するビア・ホール２５ｄとなる。これにより、上層側の配線等と下層側の配線等とを接続するためのビア・ホールを一括して形成することができる。なお、このとき、層間絶縁膜８の表面には、余分なＣｕが残存している。
【００９８】
次に、図４（ｄ）に示すように、ＣＭＰ処理により、余分なＣｕを除去する。これにより、上層回路配線２１ａ・２１ｂ・２１ｃ、電気抵抗測定パターン２２ａ・２２ｂ、および測定器用パッド２４ｂが同時に形成される。したがって、各構成部材を別々に形成する場合に比して、製造工程が増加することを抑制することができる。
【００９９】
なお、電気抵抗測定パターンと回路配線との距離を０．０６μｍ〜１μｍに形成することが望ましく、また、電気抵抗測定パターンの線幅を０．１μｍ〜０．５μｍに形成することが望ましい。これにより、ＣＭＰ処理により回路配線が研削されるときに、回路配線と共に、電気抵抗測定パターンも同時に研削されることになる。したがって、回路配線に薄膜化が生じる場合には、電気抵抗測定パターンも同時に薄膜化が生じることになる。よって、回路配線の薄膜化を検知することができる。
【０１００】
以上の製造工程により、図１および図２に示す電気抵抗測定パターンおよび測定器用パッドを備える半導体装置を形成することができる。
【０１０１】
なお、本実施の形態に係る半導体装置の製造方法では、図１に示す半導体装置のＡ−Ａ’線での断面について説明しているが、特に限定されることなく、図示しない他の回路配線や、電気抵抗測定パターンや、ビア・ホール等についても、上記の製造方法を用いて同様に形成することができる。すなわち、フォトレジスト５・１１・１５のマスクパターンを適宜設定することにより、所望の配線を作製することができる。
【０１０２】
また、ＣＭＰ処理の直後に、電気抵抗値を測定することにより、製品を次工程へ進めた場合に、良品を得ることができるか判断することができる。また、ＣＭＰ処理における研磨不足の際に、ＣＭＰ処理をさらに追加して行なう場合、回路配線のＣｕ膜厚を確保することができるかの判断に役立てることができる。したがって、複数の層構造である半導体装置を製造する場合、上記のとおり、電気抵抗値を測定しながら、製造工程を進めていくことにより、製品の不具合を減少することができるので、製品のロスを減少させることが可能となり、より効果的である。
【０１０３】
また、設計修正により、ＣＭＰ処理による膜減りを抑えることが可能である場合、製造工程完了前に設計修正作業を開始することができるため、新機種の開発期間を短縮することができる。
【０１０４】
〔実施の形態２〕
本発明の他の実施の形態について図５および図６に基づいて説明すると以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態１と同じである。また、説明の便宜上、上記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１０５】
図５は本実施の形態における半導体装置を示す平面図である。図６は上記半導体装置のＢ−Ｂ’線での断面図である。
【０１０６】
本実施の形態の半導体装置は、上記実施の形態１の半導体装置における幅広の上層回路配線の代わりに、微細でかつ密集した上層回路配線が形成されているものである。すなわち、上層回路配線が密集した密集配線パターンになっている。なお、密集配線とは、配線の密度により決定され、換言すれば、配線幅と配線間の距離との比により決定される。
【０１０７】
ここで、例えば、上記の上層回路配線の線幅が隣接する他の上層回路配線までの距離（ピッチ）の１倍以上である場合、余分なＣｕ膜を除去するためにＣＭＰ処理を行なうと、酸化膜および上層回路配線にエロージョンが生じることがある。すなわち、図６に示すように、平坦になるべき層間絶縁膜８と上層回路配線（回路配線、第一配線）３１ａ・３１ｂ・３１ｃ・３１ｄ・３１ｅ・３１ｆとが二点鎖線３７のように薄膜化されることになる。本実施の形態では、このようにエロージョンが生じるときの膜厚の検査を行なうための構成について説明する。
【０１０８】
本実施の形態の半導体装置では、上層回路配線３１ａ〜３１ｆは密集して平行に配置されている。その線幅の寸法は、例えば２μｍである。
【０１０９】
また、電気抵抗測定パターン３２ａ・３２ｂ・３２ｃは、上層回路配線３１ａ〜３１ｆを挟むように、上層回路配線３１ａ〜３１ｆの近傍に隣接して平行に配置されている。より詳細には、電気抵抗測定パターン３２ａと電気抵抗測定パターン３２ｂとの間に上層回路配線３１ａ〜３１ｃが３本配置されている。また、電気抵抗測定パターン３２ｂと電気抵抗測定パターン３２ｃとの間に上層回路配線３１ｄ〜３１ｆが３本配置されている。すなわち、３本の回路配線に対して、２本の電気抵抗測定パターンにより、膜厚の測定を行なう構成である。なお、電気抵抗測定パターン３２ａ・３２ｂ・３２ｃの線幅の寸法は、上層回路配線３１ａ〜３１ｆの線幅と略同一であり、例えば２μｍである。
【０１１０】
測定器用パッド３４ａ〜３４ｆは、上記実施の形態１における測定器用パッドと同様に、一箇所にまとめて形成されている。
【０１１１】
電気抵抗測定パターン３２ａの一端は、ビア・ホール（接続孔）３５ａ、下層接続配線（接続配線、第一接続配線）３３ａおよびビア・ホール３５ｃを介して、測定器用パッド３４ａに接続されている。一方、その他端は、ビア・ホール３５ｂ、下層接続配線３３ｂおよびビア・ホール３５ｄを介して、測定器用パッド３４ｂに接続されている。
【０１１２】
また、電気抵抗測定パターン３２ｂの一端は、ビア・ホール３５ｅ、下層接続配線３３ｃおよびビア・ホール３５ｇを介して、測定器用パッド３４ｃに接続されている。一方、その他端は、ビア・ホール３５ｆ、下層接続配線３３ｄおよびビア・ホール３５ｈを介して、測定器用パッド３４ｄに接続されている。
【０１１３】
上記の通り、下層接続配線３３ａ〜３３ｄを用いることにより、上記実施の形態１と同様に、各測定器用パッド３４ａ〜３４ｄを上層内の任意の位置に形成することが可能となるので、チップサイズが大きくなることを抑制することができる。
【０１１４】
また、電気抵抗測定パターン３２ｃの一端は、上層接続配線（接続配線、第二接続配線）３０ａを介して、測定器用パッド３４ｅに接続されていると共に、その他端は、上層接続配線３０ｂを介して、測定器用パッド３４ｆに接続されている。また、上層接続配線３０ａ・３０ｂと電気抵抗測定パターン３２ｃとは「コ」の字状に配置されている。
【０１１５】
ここで、本実施の形態の半導体装置の配線の膜厚の検査方法は、前記実施の形態１と同様である。例えば、回路を構成する上層回路配線３１ａ・３１ｂ・３１ｃ・３１ｄ・３１ｅ・３１ｆの近傍に電気抵抗測定パターン３２ａ・３２ｂ・３２ｃを配置し、これらの抵抗を測定することにより、上層回路配線３１ａ・３１ｂ・３１ｃ・３１ｄ・３１ｅ・３１ｆの膜厚が薄くなっている箇所を特定することができる。
【０１１６】
このとき、電気抵抗測定パターン３２ａにより、上層回路配線３１ａ・３１ｂ（図５では上方部分）の膜厚の状態がわかる。また、電気抵抗測定パターン３２ｂにより、上層回路配線３１ｂ・３１ｃ（図５では中央部分）および上層回路配線３１ｄ・３１ｅ（図５の央部分）の膜厚の状態がわかる。そして、電気抵抗測定パターン３２ｃにより、上層回路配線３１ｅ・３１ｆ（図５では下方部分）の膜厚の状態がわかる。すなわち、密集配線の膜厚を測定する場合、１本の電気抵抗測定パターンにより、複数の回路配線の膜厚の状態を知ることができる。
【０１１７】
なお、上層接続配線３０ａ・３０ｂおよび下層接続配線３３ａ・３３ｂ・３３ｃ・３３ｄの線幅は５μｍ〜２０μｍであり、測定器用パッド３４ａ・３４ｂ・３４ｃ・３４ｄ・３４ｅ・３４ｆには酸化膜が４０％含まれていることから、エロージョンの影響については考慮する必要はない。
【０１１８】
このように、上層回路配線３１ａ〜３１ｆが密集している場合であっても、本実施の形態によれば、チップサイズを増大させることなく、膜減り箇所を精度良く特定することができる。
【０１１９】
なお、本実施の形態の半導体装置は、上記実施の形態１と同様の製造方法によって製造することができる。すなわち、上記実施の形態１において説明したフォトレジスト５・１１・１５の開口部のパターンを変更することにより、上層および下層に所望の配線パターンを形成することができる。すなわち、層間絶縁膜８の所望の位置に、上層回路配線として密集配線パターンおよびその膜厚を検査するための電気抵抗測定パターン等を形成することができる。
【０１２０】
なお、本発明の半導体装置は、以下のように表現することができる。
【０１２１】
〔１〕本発明の半導体装置は、基板上に堆積された第一絶縁膜に形成した溝に金属膜を埋め込んで形成された第二配線と、前記第二配線上に形成された第二絶縁膜に形成した溝に金属膜を埋め込んで形成された第一配線と、研磨して前記第一配線の形成工程と同時に形成される電気抵抗測定パターンを有するともいえる。
【０１２２】
上記〔１〕の構成によれば、例えば回路を構成する配線である第一配線を形成するときに同時に電気抵抗測定パターンを形成するので、別途、電気抵抗測定パターンを形成する工程を必要とすることなく、製造工程が煩雑になることを防止することできる。さらに、第一配線と電気抵抗測定パターンとは同時に研磨されるので、第一配線の膜厚が薄膜化すると、電気抵抗測定パターンも薄膜化されることになる。したがって、電気抵抗測定パターンの抵抗値を測定することにより、第一配線の膜減り箇所を特定することができる。
【０１２３】
〔２〕上記〔１〕に記載の半導体装置は、前記電気抵抗測定パターンに接続する測定器用パッドが、回路を構成する配線が存在し無い領域にあってもよい。これにより、より多くの場所に電気抵抗測定パターンを配置することができる。したがって、配線の薄膜化により電気抵抗値が高抵抗となっている不良箇所を制度よく特定することができる。
【０１２４】
〔３〕上記〔１〕に記載の半導体装置は、前記電気抵抗測定パターンが積層配線によって測定器用パッドに接続していてもよい。これにより、離れた位置に配置した電気抵抗測定パターンと測定器用パッドとを、回路を構成する配線に邪魔されずに接続することができる。
【０１２５】
〔４〕上記〔３〕に記載の半導体装置は、前記電気抵抗測定パターンの両端が各々接続孔により別の下層の配線に接続し、それぞれの下層接続配線が接続孔により別々の上層の配線に接続し、その上層接続配線の一部が電気抵抗測定器の針を接触できる広さを持っていてもよい。これにより、他の階層に形成された下層接続配線を接続することにより、回路を構成する配線を迂回するように、電気抵抗測定パターンに、電気抵抗測定器を接続するための上層配線を接続することができる。つまり、同一層内には接続配線を配置する必要がないので、その分、同一層内における、形成領域が大きくなることを抑制することができる。また、上層配線の一部が、電気抵抗測定器を接続できるように形成されているので、電気抵抗測定パターンに電流を流すことが可能になる。
【０１２６】
〔５〕上記〔１〕〜〔４〕に記載の半導体装置は、前記電気抵抗測定パターンは前記回路を構成する配線の近傍に平行に配置されていてもよい。これにより、電気抵抗測定パターンが回路配線に平行に配置されていない場合に比べて、測定可能な範囲が大きくなり、薄膜化している箇所を特定しやすくなる。
【０１２７】
〔６〕上記〔１〕〜〔５〕に記載の半導体装置は、前記電気抵抗測定パターンは前記回路を構成する配線の近傍に、間隔が１μｍ以下でありかつ配線間の加工寸法の最小である０．０６μｍ〜０．０９μｍの間隔を離して、電気抵抗測定パターンを配置していてもよい。これにより、正確に膜厚の状態を検知することができる。
【０１２８】
〔７〕上記〔１〕〜〔６〕に記載の半導体装置は、前記電気抵抗測定パターンの線幅は前記回路を構成する配線の線幅に略等しくてもよい。これにより、電気抵抗測定パターンの近傍に回路を構成する配線である回路配線が存在しない場合、当該電気抵抗測定パターン自身の膜減りを抑えることができる。したがって、電気抵抗測定パターンの近傍にある回路を構成する配線の膜減りの影響を正確に測定することができる。
【０１２９】
〔８〕上記〔１〕〜〔６〕に記載の半導体装置は、前記電気抵抗測定パターンの線幅は前記回路を構成する配線の線幅の１／１０程度であってもよい。これにより、電気抵抗測定パターンの近傍に回路を構成する配線である回路配線が存在しない場合、当該電気抵抗測定パターン自身の膜減りを抑えることができる。したがって、電気抵抗測定パターンの近傍にある回路を構成する配線の膜減りの影響を正確に測定することができる。
【０１３０】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３１】
本発明に係る半導体装置の製造方法によれば回路を構成する配線の膜厚を精度良く測定することができる。これにより、本発明に係る半導体装置は大規模集積回路（ＬＳＩ）に適用することができる。
【図面の簡単な説明】
【０１３２】
【図１】本発明の一実施形態における半導体装置の平面図である。
【図２】上記半導体装置のＡ−Ａ’線での断面図である。
【図３】（ａ）〜（ｅ）は、上記半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、上記半導体装置の製造工程を示す断面図である。
【図５】本発明の他の実施の形態における半導体装置を示す平面図である。
【図６】図５の半導体装置のＢ−Ｂ’線での断面図である。
【図７】従来の半導体装置を示す平面図である。
【図８】図７の半導体装置のＣ−Ｃ’線での断面図である。
【符号の説明】
【０１３３】
１    シリコン基板（基板）
２    層間絶縁膜（第一絶縁膜）
３    溝部
４    溝部（第一溝部）
５    フォトレジスト
６    Ｃｕ膜（金属膜）
８    層間絶縁膜（第二絶縁膜）
９    溝部
１０    溝部
１１    フォトレジスト
１２ａ・１２ｂ・１２ｃ    溝部（第二溝部）
１３ａ・１３ｂ    溝部（第三溝部）
１４    溝部（第三溝部）
１５    フォトレジスト
１６    Ｃｕ膜（金属膜）
２０ａ・２０ｂ    上層接続配線（接続配線、第二接続配線）
２１ａ・２１ｂ・２１ｃ    上層回路配線（回路配線、第一配線）
２２ａ・２２ｂ・２２ｃ    電気抵抗測定パターン
２３ａ・２３ｂ・２３ｃ・２３ｄ    下層接続配線（接続配線、第一接続配線）
２４ａ・２４ｂ・２４ｃ・２４ｄ・２４ｅ・２４ｆ    測定器用パッド
２５ａ・２５ｂ・２５ｃ・２５ｄ・２５ｅ・２５ｆ・２５ｇ・２５ｈ    ビア・ホール（接続孔）
２６    下層回路配線（回路配線）
３０ａ・３０ｂ    上層接続配線（接続配線、第二接続配線）
３１ａ・３１ｂ・３１ｃ・３１ｄ・３１ｅ・３１ｆ    上層回路配線（回路配線、第一配線）
３２ａ・３２ｂ・３２ｃ    電気抵抗測定パターン
３３ａ・３３ｂ・３３ｃ・３３ｄ    下層接続配線（接続配線、第一接続配線）
３４ａ・３４ｂ・３４ｃ・３４ｄ・３４ｅ・３４ｆ    測定器用パッド
３５ａ・３５ｂ・３５ｃ・３５ｄ・３５ｅ・３５ｆ・３５ｇ・３５ｈ    ビア・ホール（接続孔）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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