(57)【要約】【課題】処理が簡単で、ハード量が少なく、汎用性のあるデータ誤り検出・訂正を行う。【解決手段】メモリ装置は、誤り検出ビットが付加された制御データを格納する不揮発性メモリ１０と、装置１の動作時に使用される揮発性メモリ４０と、メモリ１０に格納された制御データを読み取ると共に、その読み取った制御データの誤りを検出するデータ読み取り回路２０と、この回路２０で読み取った制御データのうち誤りのないデータをメモリ４０に書き込むデータ書き込み回路３０と、メモリ４０の非動作時のタイミングで、このメモリ４０に書き込まれたデータを読み出してこのデータの誤りを連続して検出する誤り検出回路５０と、履歴書き込み回路６０とを有している。回路５０では、データの誤りを検出したときに、回路２０を制御し、メモリ１０から再度データを読み込み、メモリ４０に再度書き込ませることによりデータの復旧を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
誤り検出ビットが付加されたデータを不揮発性メモリに格納した後、前記不揮発性メモリに格納された前記データを読み取って揮発性メモリに書き込み、前記揮発性メモリの動作時に前記揮発性メモリに書き込まれた前記データを読み取って使用する装置において、
前記揮発性メモリの非動作時のタイミングで、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを連続して検出することを特徴とするデータ誤り検出・訂正方法。
【請求項２】
誤り検出ビットが付加されたデータを不揮発性メモリに格納した後、前記不揮発性メモリに格納された前記データを読み取って揮発性メモリに書き込み、前記揮発性メモリの動作時に前記揮発性メモリに書き込まれた前記データを読み取って使用する装置において、
前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを随時監視し、前記データの誤りを検出したときにはこの誤り発生を通知することを特徴とするデータ誤り検出・訂正方法。
【請求項３】
誤り検出ビットが付加されたデータを不揮発性メモリに格納した後、前記不揮発性メモリに格納された前記データを読み取って揮発性メモリに書き込み、前記揮発性メモリの動作時に前記揮発性メモリに書き込まれた前記データを読み取って使用する装置において、
前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを随時監視し、前記データの誤りを検出したときにはこの誤り発生を、前記揮発性メモリの非動作のタイミングまで保存することを特徴とするデータ誤り検出・訂正方法。
【請求項４】
請求項１〜３のいずれか１項に記載のデータ誤り検出・訂正方法において、
前記データの誤りを検出したときには、前記不揮発性メモリから再度データを読み込み、前記揮発性メモリに再度書き込むことを特徴とするデータ誤り検出・訂正方法。
【請求項５】
請求項１〜３のいずれか１項に記載のデータ誤り検出・訂正方法において、
前記データの誤りを検出したときには、この誤り情報を前記不揮発性メモリに保存することを特徴とするデータ誤り検出・訂正方法。
【請求項６】
誤り検出ビットが付加されたデータを格納する不揮発性メモリと、
データを書き込む揮発性メモリであって、動作時に前記書き込まれたデータが読み取られて使用される前記揮発性メモリと、
前記不揮発性メモリに格納された前記データを読み取ると共に、前記読み取ったデータの誤りを検出するデータ読み取り回路と、
前記データ読み取り回路で読み取った前記データのうち誤りのないデータを前記揮発性メモリに書き込むデータ書き込み回路と、
前記揮発性メモリの非動作時のタイミングで、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを連続して検出する誤り検出回路と、
を有することを特徴とするデータ誤り検出・訂正機能付きメモリ装置。
【請求項７】
誤り検出ビットが付加されたデータを格納する不揮発性メモリと、
データを書き込む揮発性メモリであって、動作時に前記書き込まれたデータが読み取られて使用される前記揮発性メモリと、
前記不揮発性メモリに格納された前記データを読み取ると共に、前記読み取ったデータの誤りを検出するデータ読み取り回路と、
前記データ読み取り回路で読み取った前記データのうち誤りのないデータを前記揮発性メモリに書き込むデータ書き込み回路と、
前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを随時監視する誤り検出回路と、
を有することを特徴とするデータ誤り検出・訂正機能付きメモリ装置。
【請求項８】
請求項６又は７記載のデータ誤り検出・訂正機能付きメモリ装置において、
前記誤り検出回路が前記データの誤りを検出したときには、前記データ読み取り回路を制御し、前記不揮発性メモリから再度データを読み込み、前記揮発性メモリに再度書き込ませる再書き込み制御手段を、
設けたことを特徴とするデータ誤り検出・訂正機能付きメモリ装置。
【請求項９】
請求項６〜８のいずれか１項に記載のデータ誤り検出・訂正機能付きメモリ装置において、
前記誤り検出回路が前記データの誤りを検出したときには、この誤り情報を前記不揮発性メモリに書き込む誤り情報書き込み回路を、
設けたことを特徴とするデータ誤り検出・訂正機能付きメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、音声通話処理等のようにメモリアクセスに余裕のある装置における、利用形態により制御データを入れ替えて動作するメモリデータに対するデータ誤り検出・訂正方法、及びデータ誤り検出・訂正機能付きメモリ装置に関するものである。
【背景技術】
【０００２】
従来、データの誤り検出・訂正には、データに対してパリティや誤り訂正符号の付与が行われている。このようなデータ誤り検出・訂正の技術として、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２００４−７２１７号公報
【特許文献２】特開２００１−６３８６号公報
【０００４】
特許文献１の図１等には、バイト誤り訂正・検出方法及び装置に関する技術が記載されている。このバイト誤り訂正・検出装置は、情報理論に基づくハミング符号により誤り検出・訂正を行うものであり、送信側の符号化回路により、誤り訂正ビットがデータに付与され、受信側に設けられたシンドローム生成回路、及び誤り訂正回路でチェックして、誤り検出と訂正可能な誤りを訂正するようになっている。
【０００５】
特許文献２の図１には、誤り訂正機能をデータ保存用の紫外線消去可能なメモリ（Erasable and Programmable Read Only Memory、以下「ＥＰＲＯＭ」という。）に付与した誤り訂正機能付きＥＰＲＯＭに関する技術が記載されている。この誤り訂正機能付きＥＰＲＯＭにおいて、誤り訂正ビットはデータ書き込み時に生成され、リード（読み出し）によるデータチェックにより誤り検出・訂正を行うようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の特許文献１の技術では、情報理論によるシンドローム等のパリティ行列の生成等、シンドローム生成回路、及び誤り訂正回路におけるハード量の増加や演算処理の増加を引き起こし、小規模装置や演算能力の少ない装置には適用が困難という課題があった。
【０００７】
又、特許文献２の技術では、部品としてメモリがＥＰＲＯＭに限定されてしまうため、汎用性が無くて現実的には使用できない場合が発生するという課題や、任意のビットに対しての誤り検出・訂正ができないという課題があった。
【０００８】
本発明は、前記従来の課題を解決し、誤り検出・訂正の処理が簡単で、ハード量が少なく、汎用性のあるデータ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明のデータ誤り検出・訂正方法は、誤り検出ビットが付加されたデータを不揮発性メモリに格納した後、前記不揮発性メモリに格納された前記データを読み取って揮発性メモリに書き込み、前記揮発性メモリの動作時に前記揮発性メモリに書き込まれた前記データを読み取って使用する装置において、前記揮発性メモリの非動作時のタイミングで、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを連続して検出するか、或いは、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを随時監視するようにしている。
【００１０】
又、本発明のデータ誤り検出・訂正機能付きメモリ装置は、誤り検出ビットが付加されたデータを格納する不揮発性メモリと、データを書き込む揮発性メモリであって、動作時に前記書き込まれたデータが読み取られて使用される前記揮発性メモリと、前記不揮発性メモリに格納された前記データを読み取ると共に、前記読み取ったデータの誤りを検出するデータ読み取り回路と、前記データ読み取り回路で読み取った前記データのうち誤りのないデータを前記揮発性メモリに書き込むデータ書き込み回路と、前記揮発性メモリの非動作時のタイミングで、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを連続して検出する誤り検出回路（或いは、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを随時監視する誤り検出回路）とを有している。
【発明の効果】
【００１１】
本発明のデータ誤り検出・訂正方法、及びデータ誤り検出・訂正機能付きメモリ装置によれば、複数のデータに対する誤り検出を行い、簡単なパリティチェックのような誤り検出のみで、元データヘの復旧が可能となる。しかも、揮発性メモリの非動作時に検出・復旧が行える可能性が高く、このデータ誤り検出・訂正方法、或いはデータ誤り検出・訂正機能付きメモリ装置を実装した装置の故障を減少させることができる。又、誤りが発生したことを保存することで、その実装した装置のメンテナンスが容易になる。従って、誤り検出・訂正の処理が簡単で、ハード量が少なく、汎用性のあるデータ誤り検出・訂正方法、或いはデータ誤り検出・訂正機能付きメモリ装置を実現できる。
【発明を実施するための最良の形態】
【００１２】
本発明の最良の実施形態のデータ誤り検出・訂正機能付きメモリ装置では、誤り検出ビットが付加されたデータを格納する不揮発性メモリと、データを書き込む揮発性メモリであって、動作時に前記書き込まれたデータが読み取られて使用される前記揮発性メモリと、前記不揮発性メモリに格納された前記データを読み取ると共に、前記読み取ったデータの誤りを検出するデータ読み取り回路と、前記データ読み取り回路で読み取った前記データのうち誤りのないデータを前記揮発性メモリに書き込むデータ書き込み回路と、前記揮発性メモリの非動作時のタイミングで、前記揮発性メモリに書き込まれた前記データを読み出してこのデータの誤りを連続して検出する誤り検出回路とを有している。
【００１３】
又、このメモリ装置には、再書き込み制御手段と、誤り情報書き込み回路とが設けられている。前記再書き込み制御手段では、前記誤り検出回路が前記データの誤りを検出したときには、前記データ読み取り回路を制御し、前記不揮発性メモリから再度データを読み込み、前記揮発性メモリに再度書き込ませる。更に、前記誤り情報書き込み回路では、前記誤り検出回路が前記データの誤りを検出したときには、この誤り情報を前記不揮発性メモリに書き込むようになっている。
【実施例１】
【００１４】
（実施例１の構成）
図１は、本発明の実施例１を示すデータ誤り検出・訂正機能付きメモリ装置の概略の構成図である。
【００１５】
このデータ誤り検出・訂正機能付きメモリ装置は、例えば、音声通話処理のようにメモリアクセスに余裕のある装置１の制御データを格納するためのものであり、その装置１の外部よりのデータ書き込み装置２に、無線又は有線の通信媒体３を介して接続される不揮発性メモリ（例えば、制御データ保持用メモリ）１０を有している。制御データ保持用メモリ１０は、データ書き込み装置２から送られてくる制御デーＤ１，Ｄ２，Ｄ３，・・・を保持するメモリであり、電源を切ってもデータが保存されるＥＰＲＯＭ、電気的消去可能なメモリ（Electrically ＥＰＲＯＭ、以下「ＥＥＰＲＯＭ」という。）、フラッシュメモリ等で構成され、複数の制御データＤ１，Ｄ２，Ｄ３，・・・を格納する記憶領域１１，１２，１３，・・・、及び誤り情報ＰＢを格納する記憶領域１４を有している。
【００１６】
メモリ１０には、これに保存された制御データＤ１，Ｄ２，Ｄ３，・・・を読み取るためのデータ読み取り回路２０が接続されている。データ読み取り回路２０には、データ書き込み回路３０を介して、該データ書き込み回路３０により制御データＤ１，Ｄ２，・・・が書き込まれる揮発性メモリ（例えば、動作用メモリ）４０が接続されている。動作用メモリ４０は、スタティック型の随時読み書き可能なメモリ（Static Random Access Memory、以下「ＳＲＡＭ」という。）、ダイナミック型の随時読み書き可能なメモリ（Dynamic ＲＡＭ、以下「ＤＲＡＭ」という。）等で構成され、複数の制御データＤ１，Ｄ２，・・・を格納する記憶領域４１，４２，・・・を有している。
【００１７】
メモリ４０には、装置１内の動作のための動作データ読み取り回路４が接続されると共に、データの誤り検出のための誤り検出回路５０が接続されている。誤り検出回路５０は、誤り検出後の動作に応じて、再度データを書き込む場合は、データ読み取り回路２０に対して再読み込み制御信号Ｓ５０を与えるための再書き込み制御手段としての機能を有している。この誤り検出回路５０には、誤り情報書き込み回路である履歴書き込み回路６０が接続されている。履歴書き込み回路６０は、誤り検出回路５０による誤り検出後に誤り検出情報を保存する場合は、メモリ１０に対してその誤り情報ＰＢを書き込むための回路である。
【００１８】
（実施例１のデータ誤り検出・訂正方法）
装置１外部よりのデータ書き込み装置２から、通信媒体３を介して、一般的な通信による方法や直接ケーブル接続による方法等によりダウンロードすることで、制御データ保持用メモリ１０の記憶領域１１，１２，１３，・・・に制御データＤ１，Ｄ２，Ｄ３，・・・の書き込みを行う。このとき、制御データＤ１，Ｄ２，Ｄ３，・・・に既にパリティビット等の誤り検出ビットを追加して書き込む。誤り検出ビットは制御データＤ１，Ｄ２，Ｄ３，・・・の一部として扱えるため、メモリ１０の記憶領域１１，１２，１３，・・・には、異なったビット長のデータでも、それぞれのビット長に適した誤り検出ビットを付与することができる。
【００１９】
例えば、データ幅が８ビットのメモリ１０を使用する場合、制御データＤ１が１２ビット、制御データＤ２が４ビット等でも、制御データＤ１の記憶領域１１は偶数アドレスの先頭ビット、制御データＤ２の記憶領域１２は各アドレスの先頭ビットを誤り検出ビットとして、書き込み時に定義すればよい。実際には、誤り検出ビットの位置は、本来のデータ以外のところであればどこでもよい。
【００２０】
装置１の起動時に、メモリ１０からデータ読み取り回路２０により制御データＤ１，・・・が読み出され、誤り検出回路２１で誤り検出ビットによるチェックが行われる。誤りがない場合、データ書き込み回路３０により動作用メモリ４０の記憶領域４１，４２，・・・に書き込まれる。このとき、メモリ１０に保存されていた誤り検出ビットも、そのまま、メモリ４０に書き込まれる。なお、誤り検出回路２１でデータの誤りが検出された場合は、例えば、図示しない制御信号等により、再度、データ書き込み装置２からメモリ１０へ制御データの書き込みが行われ、この制御データがデータ読み取り回路２０により読み取られ、データ書き込み回路３０によりメモリ４０に書き込まれる。
【００２１】
メモリ４０に書き込まれた制御データＤ１，Ｄ２，・・・は、装置１の動作に応じて動作データ読み取り回路４により読み出され、該装置１の制御のために使用される。ここで、装置１は特定の状態で、メモリ４０の読み出しを行わない時間が発生する。例えば、音声通話が行われていない場合等で、メモリ４０から読み出しを行わない状態が発生する。このようなメモリ４０にアクセスしない状態が発生した時、誤り検出回路５０は、メモリ４０中の制御データＤ１，Ｄ２，・・・を読み出し、誤り検出を行う。
【００２２】
ここで、誤りを検出した場合、誤り検出回路５０から再読み込み制御信号Ｓ５０がデータ読み取り回路２０に与えられ、メモリ１０から再度、メモリ４０に制御データを書き込むことで、制御データの復旧（即ち、誤り訂正）が行われる。なお、データの復旧ではなく、データ異常の検出のみで、装置１を停止することも可能である。データ異常の内容である誤り情報ＰＢは、履歴書き込み回路６０により、メモリ１０の記憶領域１４に書き込むことで、異常内容の保存が可能である。
【００２３】
（実施例１の効果）
本実施例１によれば、複数の制御データＤ１，Ｄ２，・・・に対する誤り検出を行い、簡単なパリティチェックのような誤り検出のみで、元データヘの復旧が可能となる。しかも、装置１の動作していない状況で検出・復旧が行える可能性が高く、装置１の故障を減少させることができる。又、誤りが発生したことを保存することで、装置１のメンテナンスも容易になる。
【実施例２】
【００２４】
（実施例２の構成）
図２は、本発明の実施例２を示すデータ誤り検出・訂正機能付きメモリ装置の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２５】
本実施例２のデータ誤り検出・訂正機能付きメモリ装置では、実施例１の動作データ読み取り回路４及び誤り検出回路５０に代えて、これとは構成の異なる動作データ読み取り回路４Ａ及び誤り検出回路５０Ａが設けられている。実施例１と同様の動作用メモリ４０は、装置１内の動作のため動作データ読み取り回路４Ａに接続されるが、同時に誤り検出回路５０Ａにも接続されている。誤り検出回路５０Ａは、誤り検出後の動作に応じて、再度デー夕を書き込む場合は、再読み込み制御信号Ｓ５０Ａをデータ読み取り回路２０に与える再書き込み制御手段としての機能を有している。誤り検出回路５０Ａには、実施例１と同様に、履歴書き込み回路６０が接続されている。その他の構成は、実施例１と同様である。
【００２６】
（実施例２のデータ誤り検出・訂正方法）
実施例１と同様に、装置１外部よりのデータ書き込み装置２から、通信媒体３を介してダウンロードすることで、制御データ保持用メモリ１０の記憶領域１１，１２，１３，・・・に制御データデータＤ１，Ｄ２，Ｄ３，・・・の書き込みを行う。このとき、制御データＤ１，Ｄ２，Ｄ３，・・・に既に誤り検出ビットを追加して書き込む。誤り検出ビットはデータの一部として扱えるため、メモリ１０の記憶領域１１，１２，１３，・・・のなかには、異なったビット長の制御データＤ１，Ｄ２，Ｄ３，・・・でも、それぞれのビット長に適した誤り検出ビットを付与することができる。例えば、データ幅が８ビットのメモリ１０を使用する場合、制御データＤ１が１２ビット、制御データＤ２が４ビット等でも、制御データＤ１の記憶領域１１は偶数アドレスの先頭ビット、制御データＤ２の記憶領域１２は各アドレスの先頭ビットを誤り検出ビットとして、書き込み時に定義すればよい。実際には、誤り検出ビットの位置は、本来のデータ以外のところであればどこでもよい。
【００２７】
装置１の起動時に、メモリ１０からデータ読み取り回路２０により制御データＤ１，Ｄ２，Ｄ３，・・・が読み出され、誤り検出回路２１で誤り検出ビットによるチェックが行われる。誤りがない場合、データ書き込み回路３０により動作用メモリ４０の記憶領域４１，４２，・・・に書き込まれる。このとき、メモリ１０に保存されていた誤り検出ビットもそのまま、メモリ４０に書き込まれる。なお、誤り検出回路２１でデータの誤りが検出された場合は、実施例１と同様に、再度、データ書き込み装置２からメモリ１０へ制御データの書き込みが行われ、この制御データがメモリ４０に書き込まれる。
【００２８】
メモリ４０に書き込まれた制御データＤ１，Ｄ２，・・・は、装置１の動作に応じて動作データ読み取り回路４Ａにより読み出される。この際、実施例１と異なり、動作データ読み取り回路４Ａによるデータ読み取り時に、誤り検出回路５０Ａによりリアルタイムに誤り検出が実施される。誤りが検出された場合、装置１の状態に影響がないときは、誤り検出回路５０Ａから再読み込み制御信号Ｓ５０Ａがデータ読み取り回路２０に与えられ、検出して直ぐにメモリ１０からの再読み込みを行うことでデータの復旧を行うことができる。
【００２９】
なお、本実施例２で使用する装置１では、特定の状態でメモリ１０の読み出しを行わない時間が発生する。例えば、音声通話が行われていない場合等で、メモリ４０から読み出しを行わない状態が発生する。そこで、この状態まで誤り情報ＰＢを保存しておき、メモリ４０を使用しなくなったら直ぐに、メモリ１０からの再読み込みを行うことも可能である。又、データの復旧ではなく、データ異常の検出のみで、装置１を停止することも可能である。データ異常の内容である誤り情報ＰＢは、履歴書き込み回路６０によりメモリ１０の記憶領域１４に書き込むことで、異常内容の保存が可能である。
【００３０】
（実施例２の効果）
実施例２によれば、次の（ａ）〜（ｃ）のような効果がある。
【００３１】
（ａ）  実施例１と同様に、複数の制御データＤ１，Ｄ２，Ｄ３，・・・に対する誤り検出を行い、簡単なパリティチェックのような誤り検出のみで、元データヘの復旧が可能となる。しかも、装置１が動作していない状況で検出・復旧が行える可能性が高く、装置１の故障を減少させることができる。又、誤りが発生したことを保存することで、装置１のメンテナンスも容易になる。
【００３２】
（ｂ）  実施例１では、特定の状況になったときに連続して誤り検出を行うため、動作データ読み取り回路４側に、誤り検出のためのメモリ制御回路（例えば、アドレスやリード制御の回路等）が追加で必要になる。これに対して本実施例２では、通常動作中に同時に誤り検出を行うため、メモリ制御回路が不要である。
【００３３】
（ｃ）  実施例１では、特定の状態になる前に制御データＤ１，Ｄ２，Ｄ３，・・・の異常が発生して、装置１の状態が異常になる場合が考えられるが、本実施例２では、装置１の動作中に異常を認識でき、且つ、その時の状態に応じた対応が可能になる。例えば、メモリ１０の記憶領域１１でのデータ誤りは、装置１の動作への影響が少ないため、制御データＤ１を再度読み込んで復旧を行い、記憶領域１２での制御データＤ２の誤りは、装置１への影響が大きいため、装置１の動作を停止する等、状況に応じて誤り検出時の動作を変更することも可能である。
【実施例３】
【００３４】
本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。
【００３５】
（Ａ）  実施例１、２では、特定の状態で、動作用メモリ４０からの読み込が発生しない装置１の例を説明したが、その他の例として、周期的に処理を実施するような装置１の場合、特定時間に、同様な動作用メモリ４０の読み込みが発生しないようにタイミングの制御を行うことで、本発明を適用可能である。
【００３６】
（Ｂ）  実施例１では、動作用メモリ４０の読み込みが発生していない場合に、動作用メモリ４０からデータを読み出して誤り検出を行う例を説明したが、装置１の状態に応じて、動作用メモリ４０の誤り検出領域を限定することで、誤り検出の頻度を上げることが可能である。
【００３７】
（Ｃ）  図１及び図２のメモリ装置は、図示以外の構成に変更しても良く、更に、そのメモリ装置におけるデータ誤り検出・訂正方法もその構成に応じて変更が可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１を示すデータ誤り検出・訂正機能付きメモリ装置の概略の構成図である。
【図２】本発明の実施例２を示すデータ誤り検出・訂正機能付きメモリ装置の概略の構成図である。
【符号の説明】
【００３９】
１        装置
１０      制御データ保持用メモリ
２０      データ読み取り回路
２１，５０，５０Ａ      誤り検出回路
３０      データ書き込み回路
４０      動作用メモリ
６０      履歴書き込み回路
【図１】
2007025777.tif 000003
【図２】
2007025777.tif 000004