(57)【要約】【課題】ＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタのゲート幅を増加でき、且つ、ゲート配線をパターニング形成するドライエッチング工程に際して、ゲート絶縁膜の過剰なエッチングを抑制可能な半導体装置を提供する。【解決手段】半導体装置１０は、シリコン基板１１の表面部分に形成され内部に素子分離酸化膜１３を有するトレンチ１２と、トレンチ１２によってシリコン基板１１の表面部分が区画された複数の素子形成領域１０Ａと、トレンチ１２及び素子形成領域１０Ａ上に延びるゲート配線１５とを有する。素子形成領域１０Ａ内のシリコン基板１１の表面は、ゲート配線１５の延長方向に見て、素子分離領域１０Ｂとの境界から素子形成領域１０Ａの中央に向かって一旦低くなり、次いで、順次に高くなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板の表面部分に形成された溝内に絶縁膜を有する素子分離領域と、該素子分離領域によって表面部分が区画されたシリコン基板から成る複数の素子形成領域と、前記素子分離領域及び素子形成領域上に延びるゲート配線とを有するＭＯＳ型半導体装置において、
前記素子形成領域内のシリコン基板の表面は、前記ゲート配線の延長方向に見て、前記素子分離領域との境界から素子形成領域の中央に向かって一旦低くなり、次いで、順次に高くなることを特徴とする半導体装置。
【請求項２】
前記シリコン基板の表面の高さは、前記素子形成領域の前記素子分離領域との境界部分と、前記素子形成領域の中央とでほぼ等しい、請求項１に記載の半導体装置。
【請求項３】
前記素子形成領域の中央を含む領域におけるシリコン基板の表面は、前記ゲート配線に沿った断面が略円弧状に形成されている、請求項１又は２に記載の半導体装置。
【請求項４】
シリコン基板の表面を、絶縁膜を内部に有するトレンチから成る素子分離領域によって複数の素子形成領域に区画する工程と、
等方性エッチングによって前記絶縁膜の表面部分を除去する工程と、
水素雰囲気下のアニール処理によって前記素子形成領域のシリコン基板の表面を、素子分離領域との境界部分から前記素子形成領域の中央に向かって順次に高くなる形状に形成する工程と、
異方性エッチングによって、前記素子形成領域のシリコン基板の表面をエッチバックする工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記アニール処理は、圧力が３０Torr以下で、且つ、基板温度が９００℃以上の条件で行う、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エッチバック工程に後続し、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
等方性エッチングによって、前記熱酸化膜を除去する工程とを更に有する、請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ半導体装置は、記憶素子であるキャパシタと、キャパシタを駆動するＭＯＳトランジスタとを備える。メモリ半導体装置では、近年、設計ルールが益々縮小され、各トランジスタが占有可能な面積が狭くなり、ゲート幅を確保することが困難になっている。ゲート幅の短縮は、ＭＯＳトランジスタのオン電流の低下に繋がり、ＳＮ比の低下をもたらす。
【０００３】
小さな占有面積で大きなゲート幅を確保可能なＭＯＳトランジスタとして、ソース・ドレイン領域やゲート電極を立体的に形成した縦型ＭＯＳトランジスタがある。しかし、縦型ＭＯＳトランジスタの形成に際しては、多くの露光・パターニング工程が新たに必要となり、プレーナ型ＭＯＳトランジスタに比して、工程数が大幅に増加する。従って、低コストが要求されるメモリ半導体装置では、プレーナ型ＭＯＳトランジスタの形成に際して、工程数増加を抑制しつつゲート幅を確保することが求められている。
【０００４】
上記に対して特許文献１は、図１３に示すプレーナ型ＭＯＳトランジスタを提案している。このプレーナ型ＭＯＳトランジスタの形成に際しては、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域１０Ｂを形成した後、トレンチ１２内に埋め込まれた素子分離酸化膜１３の表面部分を除去することによって、素子形成領域１０Ａ内のシリコン基板１１の表面と、素子分離酸化膜１３の表面との間に段差を形成する。
【特許文献１】特開２００１−０３５９１３号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、素子形成領域１０Ａ内のシリコン基板１１の表面と、素子分離酸化膜１３の表面との間に段差を形成し、この段差の分だけ表面の長さを増やすことによってゲート幅Ｗを増加できるものとしている。
【０００６】
しかし、同文献の製造方法では、同図に示すように、素子形成領域１０Ａの縁部でシリコン基板１１にエッジ４３が形成される。このエッジ４３は、ゲート配線１５をパターニング形成するドライエッチング工程に際して、ゲート酸化膜１４に電界を集中させ、ゲート酸化膜１４を過剰にエッチングするおそれがある。過剰なエッチングによってゲート酸化膜１４が薄くなると、ゲート酸化膜１４の絶縁耐性が低下し、ＭＯＳトランジスタの信頼性が低下する。
【０００７】
本発明は、上記に鑑み、ＭＯＳトランジスタを備える半導体装置及びその製造方法であって、ＭＯＳトランジスタのゲート幅を増加でき、且つ、ゲート配線をパターニング形成するドライエッチング工程に際して、ゲート絶縁膜の過剰なエッチングを抑制可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、シリコン基板の表面部分に形成された溝内に絶縁膜を有する素子分離領域と、該素子分離領域によって表面部分が区画されたシリコン基板から成る複数の素子形成領域と、前記素子分離領域及び素子形成領域上に延びるゲート配線とを有するＭＯＳ型半導体装置において、
前記素子形成領域内のシリコン基板の表面は、前記ゲート配線の延長方向に見て、前記素子分離領域との境界から素子形成領域の中央に向かって一旦低くなり、次いで、順次に高くなることを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法は、シリコン基板の表面を、絶縁膜を内部に有するトレンチから成る素子分離領域によって複数の素子形成領域に区画する工程と、
等方性エッチングによって前記絶縁膜の表面部分を除去する工程と、
水素雰囲気下のアニール処理によって前記素子形成領域のシリコン基板の表面を、素子分離領域との境界部分から前記素子形成領域の中央に向かって順次に高くなる形状に形成する工程と、
異方性エッチングによって、前記素子形成領域のシリコン基板の表面をエッチバックする工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置によれば、素子形成領域内のシリコン基板の表面が曲面形状を有するため、この表面に沿って形成されるゲート配線の長さが増加し、ゲート幅を大きくすることが出来る。また、素子形成領域内のシリコン基板の表面にエッジ部を形成しないようにすることによって、ゲート配線をパターニング形成するドライエッチング工程に際して、ゲート酸化膜の特定部分に電界が集中することを抑制し、ゲート絶縁膜の過剰なエッチングを防止できる。
【００１１】
本発明の半導体装置の好適な態様では、前記シリコン基板の表面の高さは、前記素子形成領域の前記素子分離領域との境界部分と、前記素子形成領域の中央とでほぼ等しい。また、本発明の半導体装置の好適な態様では、前記素子形成領域の中央を含む領域におけるシリコン基板の表面は、前記ゲート配線に沿った断面が略円弧状に形成されている。ゲート酸化膜の特定部分に電界が集中することを、より効果的に抑制できる。
【００１２】
本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を製造する一製造方法を実現している。本発明に係る半導体装置の製造方法の好適な態様では、前記アニール処理は、圧力が３０Torr以下で、且つ、基板温度が９００℃以上の条件で行う。素子分離領域内のシリコン基板の表面を、縁部から中央部に向かってなだらかに高くなる曲面形状に形成できる。
【００１３】
本発明に係る半導体装置の製造方法の好適な態様では、
前記エッチバック工程に後続し、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
等方性エッチングによって、前記熱酸化膜を除去する工程とを更に有する。
エッチバック工程でシリコン基板の表面に生じた損傷を除去し、素子形成領域に損傷が存在しないシリコン基板の表面を露出させることが出来る。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照し、本発明の実施形態を詳しく説明する。図１は、本発明の一実施形態に係る半導体装置であるＤＲＡＭのセルアレイ領域の一部を示す平面図である。半導体装置（ＤＲＡＭ）１０は、メモリセルが配設される素子形成領域１０Ａと、素子形成領域１０Ａを区画する素子分離領域１０Ｂとを有する。
【００１５】
図２、３は、図１のII−II線及びIII−III線に沿った断面をそれぞれ示す断面図である。半導体装置１０はシリコン基板１１を備え、素子分離領域１０Ｂでは、シリコン基板１１の表面部分にトレンチ１２が形成されている。トレンチ１２の内部にはＳｉＯ２から成る素子分離酸化膜１３が埋め込まれ、ＳＴＩ型の素子分離領域を構成している。
【００１６】
シリコン基板１１の表面は素子形成領域１０Ａで露出している。素子形成領域１０Ａ内のシリコン基板１１の表面は、素子分離領域１０Ｂとの境界で素子分離酸化膜１３の表面に連続すると共に、縁部から中央部に向かって一旦低くなり、次いで、中央部に向かってなだからに高くなる。縁部よりも内側の領域では、その断面は略円弧状に形成されている。つまり、素子形成領域１０Ａ内のシリコン基板１１の表面は、略Ｗ字状の断面を有する。素子形成領域１０Ａの中央部のシリコン基板１１の表面の高さは、素子分離酸化膜１３の表面の高さと同程度である。
【００１７】
シリコン基板１１上には、ゲート酸化膜１４が形成され、ゲート酸化膜１４上には、ゲート配線（ワード線）１５及びゲートスペーサ１６が順次に積層されている。ゲート配線１５脇のゲート酸化膜１４上であって、ゲート配線１５及びゲートスペーサ１６の側面には、サイドウォール１７が形成されている。ゲート配線１５は例えばポリシリコンから、ゲートスペーサ１６及びサイドウォール１７は例えばＳｉ３Ｎ４膜から構成されている。
【００１８】
図１に示すように、ゲート配線１５から露出するシリコン基板１１の表面部分には、不純物が導入され、ソース領域１８及びドレイン領域１９が形成されている。複数のゲート配線１５は、相互に並行して延在し、１つの素子形成領域１０Ａを２つのゲート配線１５が交差する。ゲート配線１５と、ゲート配線１５の両脇のシリコン基板１１の表面部分に形成されたソース領域１８及びドレイン領域１９とが、１つのＭＯＳトランジスタを構成し、１つの素子形成領域１０Ａには、ソース領域１８を共有して、２つのＭＯＳトランジスタが配設されている。
【００１９】
ゲート配線１５と素子形成領域１０Ａとが重なるひし形部分４１が、ＭＯＳトランジスタのチャネル領域である。チャネル領域４１のゲート配線１５の延在方向に沿った長さがゲート幅Ｗである。ＭＯＳトランジスタのオン電流は、チャネル領域４１の断面積によって決定される。ゲート配線１５のライン幅（ゲート長）Ｌは、半導体装置の設計に際して予め設定されているので、ＭＯＳトランジスタのオン電流を増加させるためには、ゲート幅Ｗを増加させる必要がある。半導体装置１０では、ライン幅Ｌ、及び、ゲート配線１５間のスペース幅Ｓは、何れも９０ｎｍに設定されている。
【００２０】
図２、３に戻り、ゲートスペーサ１６及びサイドウォール１７を覆ってシリコン基板１１上に、層間絶縁膜２０が形成されている。層間絶縁膜２０は、ＢＰＳＧ（Boro-Phospho Silicate Glass）やＰＳＧ（Phospho Silicate Glass）から成る。層間絶縁膜２０及びゲート酸化膜１４を貫通して、サイドウォール１７及びシリコン基板１１を露出させるコンタクトホール２１が形成されている。コンタクトホール２１は、サイドウォール１７を自己整合マスクとする自己整合（ＳＡＣ：Self Align Contact）法によって形成されている。
【００２１】
コンタクトホール２１の内部には、不純物ドープポリシリコンなどの導電材料から成るコンタクトプラグ２２が形成されている。図４は、１つの素子形成領域１０Ａに配設されたコンタクトプラグ２２と、半導体装置１０の各部分との位置関係を示す平面図である。コンタクトプラグ２２は、ゲートスペーサ１６及びサイドウォール１７から露出するソース領域１８及びドレイン領域１９にそれぞれ接続する。
【００２２】
図５は、図４のＶ−Ｖ線に沿った断面を示す断面図である。近年、設計ルールの縮小に伴い、シリコン基板１１とコンタクトプラグ２２との接触面積が低減し、その接触抵抗（コンタクト抵抗）が増大する問題が生じている。これに対して、半導体装置１０では、コンタクトプラグ２２は、曲面形状を有するシリコン基板１１の表面に接するため、平坦な表面に接する場合に比して接触面積が増加し、コンタクト抵抗を１〜２割程度低くできる。このことは、図１に示したセルアレイ領域だけでなく、周辺回路領域に形成されたコンタクトプラグについても同様である。なお、コンタクト抵抗は一般に１ｋΩ以下であることが要求される。
【００２３】
コンタクトプラグ２２の頂部には、キャパシタの下部電極、又は、上層配線が接続されている。メモリセルは、ＭＯＳトランジスタと、そのＭＯＳトランジスタに接続されたキャパシタとで構成される。
【００２４】
本実施形態の半導体装置１０によれば、素子形成領域１０Ａ内のシリコン基板１１の表面が曲面形状を有するので、この表面に沿って形成されるゲート配線１５の長さを増やして、ゲート幅Ｗを増加できる（図２）。これによって、ＭＯＳトランジスタのＳＮ比を増大し、ＭＯＳトランジスタの特性を向上できる。また、コンタクトプラグ２２とシリコン基板１１との接触面積を増大し、コンタクト抵抗を低減できる（図５）。
【００２５】
更に、素子形成領域１０Ａ内のシリコン基板１１の表面にエッジ部を形成しないようにすることによって、ゲート配線１５を形成するドライエッチング工程に際して、シリコン基板１１上に形成されたゲート酸化膜１４の特定部分に電界が集中することを抑制し、ゲート酸化膜１４の過剰なエッチングを防止できる。従って、ＭＯＳトランジスタの信頼性の低下を抑制できる。
【００２６】
なお、近年の設計ルールが０．２０μｍルール程度以下の半導体装置では、ＬＯＣＯＳ（Local Oxidation of Silicon）型の素子分離領域は用いられなくなっている。これは、ＬＯＣＯＳ型の素子分離領域では、素子分離領域の寸法の縮小化が容易でなく、ゲート幅を確保できないからである。ゲート幅を確保するためには、上記実施形態に示したＳＴＩ型の素子分離領域を形成することが好ましい。
【００２７】
図６〜９は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。図６〜８は、図１のII−II線に沿った断面を、図９は、図１のIII−III線に沿った断面をそれぞれ示している。先ず、シリコン基板１１上に熱酸化法によりＳｉＯ２膜（熱酸化膜）を形成する。熱酸化膜上にＣＶＤ法によりＳｉ３Ｎ４膜を堆積した後、Ｓｉ３Ｎ４膜上にフォトリソグラフィ法により、素子分離領域１０Ｂが開口するレジストマスクを形成する。引き続き、レジストマスクをマスクとする異方性エッチングにより、Ｓｉ３Ｎ４膜及び熱酸化膜をパターニングし、素子分離領域１０Ｂが開口するハードマスク３１を形成する。更に、アッシング、及び、酸剥離処理によって、レジストマスクを除去する（図６（ａ））。酸剥離処理には、例えば硫酸過水（ＳＰＭ）及びアンモニア過水（ＡＰＭ）を用いる。
【００２８】
次いで、ハードマスク３１をマスクとするドライエッチングによって、素子分離領域１０Ｂのシリコン基板１１の表面部分を除去し、トレンチ１２を形成する。トレンチ１２の形成に際して、絶縁材料の埋設性等を考慮し、トレンチ１２間の間隔が１００ｎｍ程度の場合には、テーパ角度を８２〜８７度、深さを２００〜２５０ｎｍ程度とする。なお、テーパ角度は、シリコン基板１１表面の鉛直方向に対する角度である。
【００２９】
次いで、ＨＤＰ（High Density Plasma）−ＣＶＤ法などにより、トレンチ１２の内部及びシリコン基板１１上にＳｉＯ２膜３２を堆積する（図６（ｂ））。引き続き、ＣＭＰ（Chemical Mechanical Polishing）やウエットプロセスによって、シリコン基板１１の表面を平坦化し、シリコン基板１１上に堆積したＳｉＯ２膜３２、及び、ハードマスク３１のうちのＳｉ３Ｎ４膜を除去する（図６（ｃ））。トレンチ１２の内部に残留したＳｉＯ２は、素子分離酸化膜１３を構成する。
【００３０】
更に、シリコンに対するＳｉＯ２のエッチ選択比が高い、ＢＨＦ（buffer HF）などを用いたウエットエッチングにより、素子分離酸化膜１３の表面部分を２０〜３０ｎｍ程度だけ除去する（図７（ｄ））。これによって、素子形成領域１０Ａ内のシリコン基板１１の表面を素子分離酸化膜１３の表面から２０〜３０ｎｍ程度だけ突出させる。
【００３１】
次いで、水素雰囲気下でのアニール処理によって、素子形成領域１０Ａ内のシリコン基板１１の表面を、縁部から中央部に向かってなだらかに高くなる、断面が略円弧状の曲面形状に形成する（図７（ｅ））。アニール処理の条件は、圧力を３０Torr以下とし、基板温度を９００〜１０００℃とする。温度が９００℃未満ではシリコン基板１１の表面が充分に変形せず、１０００℃よりも高いとウエハの反りが生じる等のおそれがあるため、好ましくない。アニーラには、アニール処理の制御性を高めるために、枚葉式アニーラを用いることが好ましい。
【００３２】
本実施形態では、一般的な枚葉式アニーラを用い、圧力を１５Torr、基板温度を９００℃、Ｈ２ガス流量を３０ｓｌｍ、処理時間を６０秒とする。なお、水素雰囲気下でのアニール処理で、シリコン基板１１の表面がなだらかな曲面形状に形成されるのは、高温下でシリコン内部に水素が侵入し、シリコン原子が動き易くなることによって、シリコン基板１１の表面がエネルギー的により安定した形状に変化するためと考えられる。
【００３３】
引き続き、ＳｉＯ２に対するシリコンのエッチ選択比が高いドライエッチングによって、素子形成領域１０Ａ内のシリコン基板１１の表面部分を、その表面形状を保ちつつ２０〜３０ｎｍ程度だけエッチバックする。これによって、シリコン基板１１の表面で最も突出した中央部の高さを、素子分離酸化膜１３の表面の高さと同程度に形成する。エッチバックに際して、素子分離酸化膜１３下のシリコンはエッチングされずに残るため、シリコン基板１１の表面は、素子分離領域１０Ｂとの境界で素子分離酸化膜１３の表面に連続する。本実施形態では、エッチング装置として、誘導コイル型のプラズマ源を有するＩＣＰソースエッチング装置を用い、下記の第１及び第２ステップを行う。
【００３４】
第１ステップでは、エッチングガスをＣＦ４とし、流量を１００sccm、圧力を４ｍTorr、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗ、基板温度を２０℃、エッチング時間を３秒とする。第２ステップでは、エッチングガスをＨＢｒ及びＯ２とし、ＨＢｒの流量を１５０sccm、Ｏ２の流量を４sccm、圧力を６０ｍTorr、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗ、基板温度を２０℃、エッチング時間を２０秒とする。これらの条件で、シリコンのエッチレートは、約６０ｎｍ／分であり、ＳｉＯ２に対するシリコンのエッチ選択比は２００よりも大きい。
【００３５】
引き続き、酸剥離処理などによって、エッチバックで生じた堆積物を除去する（図７（ｆ））。酸剥離処理には、例えば硫酸過水（ＳＰＭ）及びアンモニア過水（ＡＰＭ）を用いる。次いで、熱酸化法により、シリコン基板１１の表面にＳｉＯ２膜（熱酸化膜）を形成する。これによって、エッチバックでシリコン基板１１の表面に生じた損傷を含む表層部分を熱酸化膜に形成する。更に、ＢＨＦなどを用いたウエットエッチングによって、シリコン基板１１の表面に形成した熱酸化膜を除去し、これによって、損傷が存在しないシリコン基板１１の表面を露出させる。
【００３６】
シリコン基板１１の表面にゲート酸化膜１４を形成した後、ゲート酸化膜１４上に不純物ドープポリシリコン膜１５ａ、及び、Ｓｉ３Ｎ４膜１６ａを順次に成膜する。Ｓｉ３Ｎ４膜１６ａはコンタクトホール２１の形成に際して自己整合マスクとするため、充分な厚みで成膜する。引き続き、Ｓｉ３Ｎ４膜１６ａ上にフォトレジスト膜３３を成膜する（図８（ｇ））。更に、公知のフォトリソグラフィ技術を用いてフォトレジスト膜３３をパターニングし、Ｓｉ３Ｎ４膜１６ａ上にゲート配線１５のパターンを有するレジストマスクを形成する。
【００３７】
引き続き、レジストマスクを用いたドライエッチングにより、Ｓｉ３Ｎ４膜１６ａをパターニングし、ゲートスペーサ１６を形成する。次いで、ゲートスペーサ１６をマスクとして用いたドライエッチングによって、不純物ドープポリシリコン膜１５ａをパターニングし、ゲート配線１５を形成する。更に、ゲートスペーサ１６から露出するシリコン基板１１の表面部分に不純物を注入し、ソース領域１８及びドレイン領域１９を形成する。なお、ゲートスペーサ１６は、ＳｉＯ２膜とＳｉ３Ｎ４膜との積層構造とすることも出来る。
【００３８】
全面にＳｉ３Ｎ４膜を２０ｎｍ程度の厚みで成膜した後、Ｓｉ３Ｎ４膜のエッチバックを行い、ゲート酸化膜１４上であって、ゲート配線１５及びゲートスペーサ１６の側面にサイドウォール１７を形成する。これによって、ゲート配線１５と、ゲート配線１５両脇のシリコン基板１１の表面部分に形成されたソース領域１８及びドレイン領域１９とから成るＭＯＳトランジスタを形成する（図９（ｈ））。
【００３９】
次いで、ゲートスペーサ１６及びサイドウォール１７を覆ってシリコン基板１１上に、層間絶縁膜２０を３００〜５００ｎｍの厚みで堆積する。層間絶縁膜２０には、ＢＰＳＧやＰＳＧを用いる。引き続き、層間絶縁膜２０中のボイドの抑制を目的として、基板温度が７００〜８００℃で６０分程度のアニール処理を行う。更に、ＣＭＰにより、層間絶縁膜２０の上面を平坦化する。
【００４０】
次いで、公知のフォトリソグラフィ法によって、層間絶縁膜２０上に円形の開口パターンを有するレジストマスクを形成する。引き続き、このレジストマスクを用い、ゲートスペーサ１６及びサイドウォール１７を自己整合マスクとするドライエッチングによって、隣接するサイドウォール１７の間のシリコン基板１１を露出させるコンタクトホール２１を形成する。
【００４１】
コンタクトホール２１の内部及び層間絶縁膜２０上に不純物ドープポリシリコンを堆積した後、ＣＭＰやエッチバックによって、層間絶縁膜２０上に堆積した不純物ドープポリシリコンを除去し、コンタクトプラグ２２を形成する。更に、コンタクトプラグ２２に接続するキャパシタや上層配線を形成することによって、半導体装置１０を完成する。
【００４２】
本実施形態の製造方法によれば、素子分離領域１０Ｂの形成に後続して、素子分離酸化膜１３のウエットエッチング、及び、水素雰囲気下でのアニール処理を行うことによって、素子形成領域１０Ａ内のシリコン基板１１の表面を、縁部から中央部に向かってなだらかに高くなる曲面形状に形成できる。これによって、ＭＯＳトランジスタのゲート幅Ｗを増加できる。本実施形態の製造方法では、シリコン基板の表面を平坦に形成する従来の製造方法に比して、露光工程が増加しない。従って、半導体装置製造プロセスのスループットの低下を抑制できる。
【００４３】
また、素子形成領域１０Ａ内のシリコン基板１１の表面にエッジ部を形成しないようにすることによって、ゲート配線１５をパターニング形成するドライエッチング工程に際して、シリコン基板１１上に形成されるゲート酸化膜１４の特定部分に電界が集中することを抑制し、ゲート酸化膜１４の過剰なエッチングを防止できる。従って、ＭＯＳトランジスタの信頼性の低下を防止できる。
【００４４】
ところで、特許文献１の製造方法では、ゲート配線１５のパターニング形成に際して用いるフォトレジスト膜３３の成膜に際して、図１０に示すように、素子形成領域１０Ａ内のシリコン基板１１の表面と素子分離酸化膜１３の表面との間の凹凸形状が、フォトレジスト膜３３の表面に反映される。フォトレジスト膜３３の表面が凹凸形状を有すると、露光の際の焦点深度にばらつきが生じ、ゲート配線の加工精度が低下する。
【００４５】
上記に対して、本実施形態の製造方法では、アニール処理に後続するシリコン基板１１のエッチバックで、素子形成領域１０Ａ内のシリコン基板１１の中央部の高さが、素子分離酸化膜１３の表面の高さと同程度になるように形成することによって、図８（ｇ）に示したように、フォトレジスト膜３３の表面に凹凸形状が反映されることを抑制できる。これによって、露光の際の焦点深度を揃え、ゲート配線の加工精度の低下を抑制できる。
【００４６】
図１１は、上記実施形態の変形例に係る半導体装置の構成を示す断面図である。同図は、図５に相当する断面である。半導体装置２３では、シリコン基板１１とコンタクトプラグ２２との間に、不純物ドープポリシリコンから成るコンタクト層２４が形成されている。
【００４７】
半導体装置２３の製造に際しては、図９（ｈ）のサイドウォール形成工程に後続し、エピタキシャル成長法によって、ゲートスペーサ１６及びサイドウォール１７から露出する素子形成領域１０Ａのシリコン基板１１上に不純物ドープポリシリコンを成長させ、コンタクト層２４を形成する。また、コンタクトホール２１を形成するドライエッチング工程では、コンタクト層２４の上面を露出させる。本変形例の半導体装置２３では、コンタクト層２４とシリコン基板１１との間の接触面積を増大できるので、コンタクト抵抗を低減できる。
【００４８】
ところで、特許文献１の製造方法でコンタクト層２４を形成すると、図１２に示すように、コンタクト層２４がシリコン基板１１の段差部分に形成されることによって、コンタクト層２４が素子形成領域１０Ａの外側に延伸する。この場合、同図の符号４２に示すように、素子形成領域１０Ａの外側に延伸したコンタクト層２４同士が接触し、隣接するコンタクト層２４間で短絡が生じるおそれがある。
【００４９】
上記に対して、本変形例では、素子形成領域１０Ａの縁部でシリコン基板１１の表面が素子分離酸化膜１３の表面よりも低く形成されているので、コンタクト層２４が素子形成領域１０Ａの外側に延伸することを抑制し、隣接するコンタクト層２４間の短絡を抑制できる。
【００５０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、上記実施形態では、ＤＲＡＭの例を示したが、本発明は、ＭＯＳトランジスタを備える種々の半導体装置に適用できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のII−II線に沿った断面を示す断面図である。
【図３】図１のIII−III線に沿った断面を示す断面図である。
【図４】図１の半導体装置について、コンタクトプラグと半導体装置の各部分との位置関係を示す平面図である。
【図５】図４のＶ−Ｖ線に沿った断面を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図７】図７（ｄ）〜（ｆ）は、図６に後続する各製造段階を順次に示す断面図である。
【図８】図８（ｇ）は、図７に後続する製造段階を示す断面図である。
【図９】図９（ｈ）は、図８に後続する製造段階を示す断面図である。
【図１０】特許文献１の製造方法の問題点を示す断面図である。
【図１１】実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図１２】特許文献１の半導体装置の問題点を示す断面図である。
【図１３】特許文献１の半導体装置の構成を示す断面図である。
【符号の説明】
【００５２】
１０：半導体装置
１０Ａ：素子形成領域
１０Ｂ：素子分離領域
１１：シリコン基板
１２：トレンチ
１３：素子分離酸化膜
１４：ゲート酸化膜
１５：ゲート配線
１５ａ：不純物ドープポリシリコン膜
１６：ゲートスペーサ
１６ａ：Ｓｉ３Ｎ４膜
１７：サイドウォール
１８：ソース領域
１９：ドレイン領域
２０：層間絶縁膜
２１：コンタクトホール
２２：コンタクトプラグ
２３：半導体装置
２４：コンタクト層
３１：ハードマスク
３２：ＳｉＯ２膜
３３：フォトレジスト膜
４１：チャネル領域
４２：素子分離領域上の部分
４３：エッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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