(57)【要約】【課題】内部で生成したクロック信号で駆動する低速動作時に、外部から入力される高速動作用のクロック信号で駆動される回路部分の消費電力を低減することができる半導体装置を得る。【解決手段】ＮＡＮＤ回路６は、選択信号ＳＥＬがハイレベルのときに、入力されたクロック信号ＣＬＫの信号レベルを反転させて分周回路２に出力し、分周回路２は、入力された信号を所定の分周比で分周し第２クロック信号ＣＬＫ２を生成して選択回路４の入力端ＩＮ１に出力し、選択信号ＳＥＬがローレベルのときは、ＮＡＮＤ回路６は、出力端がハイレベルのままになり、分周回路２は、第２クロック信号ＣＬＫ２の出力を停止するようにした。【選択図】図１
2007114989.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロック信号の中から、１つのクロック信号を選択して使用する半導体装置において、
所定の第１クロック信号を生成して出力する発振回路と、
入力された信号を所定の分周比で分周して第２クロック信号として出力する分周回路と、
外部から入力される制御信号に応じて、外部から入力されたクロック信号である外部クロック信号に対する該分周回路への出力制御を行う出力制御回路と、
前記制御信号に応じて、前記第１クロック信号又は前記第２クロック信号のいずれか一方を排他的に出力する選択回路と、
を備え、
前記出力制御回路は、前記選択回路に対して第１クロック信号を出力するように前記外部からの制御信号が入力されると、前記分周回路への前記外部クロック信号の出力を停止することを特徴とする半導体装置。
【請求項２】
前記出力制御回路は、前記選択回路に対して第２クロック信号を出力するように前記外部からの制御信号が入力されると、前記外部クロック信号を前記分周回路へ出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
複数のクロック信号の中から、１つのクロック信号を選択して使用する半導体装置において、
所定の第１クロック信号を生成して出力する発振回路と、
外部から入力されたクロック信号である外部クロック信号を所定の分周比で分周して第２クロック信号として出力する分周回路と、
外部から入力される制御信号に応じて、前記第１クロック信号又は前記第２クロック信号のいずれか一方を排他的に出力する選択回路と、
を備え、
前記分周回路は、第１クロック信号を出力するように前記外部からの制御信号が前記選択回路に入力されると、動作を停止して前記第２クロック信号の出力を停止することを特徴とする半導体装置。
【請求項４】
前記分周回路は、第２クロック信号を出力するように前記外部からの制御信号が前記選択回路に入力されると、前記第２クロック信号を生成して出力することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記外部クロック信号は、前記第１クロック信号よりも周波数が高いことを特徴とする請求項１、２、３又は４記載の半導体装置。
【請求項６】
前記選択回路から出力されるクロック信号を入力クロック信号として入力されるＰＬＬ回路を備えることを特徴とする請求項１、２、３、４又は５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロック信号の中から、１つのクロック信号を選択するクロック信号選択回路を内蔵した半導体装置に関し、特に、ＰＬＬ回路に入力するクロック信号が複数存在し、該各クロック信号の１つを選択するクロック信号選択回路を内蔵した半導体装置の省電力化に関する。
【背景技術】
【０００２】
従来、図３で示すように、複数のクロック信号の中から１つのクロック信号を選択して利用する場合の省電力回路が知られている（例えば、特許文献１参照。）。図３の回路では、例えば周波数が３２.７６８ｋＨｚの低速用クロック信号ＣＬＫ１を生成して出力する低速用発振回路１０１、例えば周波数が１０ＭＨｚの高速用クロック信号ＣＬＫ２を生成して出力する高速用発振回路１０２、セレクタ１０３、ＣＰＵ１０４、ＣＰＵ周辺回路１０５及びクロック制御回路１０６を備えている。
【０００３】
クロック制御回路１０６は、ＣＰＵ１０４の指示でセレクタ１０３にクロック選択信号ＣＬＫＳＥＬを送り、低速動作時には低速用クロック信号ＣＬＫ１を、高速動作時には高速用クロック信号ＣＬＫ２をセレクタ１０３から出力させる。また、クロック制御回路１０６は、低速用クロック信号ＣＬＫ１を選択する選択信号ＣＫＬＣＥＬを出力している場合は、発振制御信号ＣＬＫ２ＢＥＮ０によって高速用発振回路１０２の動作を停止させる。更に、クロック制御回路１０６は、高速用クロック信号ＣＬＫ２を選択する選択信号ＣＫＬＣＥＬを出力している場合は、発振制御信号ＣＬＫ１ＢＥＮ０によって低速用発振回路１０１の動作を停止させる。このようにして、非選択の発振回路の動作を停止させることで、発振回路自体の消費電流の低減を図っている。
【特許文献１】特開平８−２７２４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、低速用の発振回路しか持たず、高速動作用のクロック信号は外部から入力される半導体装置においては、外部から入力されるクロック信号で駆動される回路部分は常に動作している。このため、高速動作が必要なく、自身に備わっている低速用の発振回路から出力されるクロック信号で動作している場合においても、外部から入力されるクロック信号で駆動される回路部分で電力を消費してしまうという問題があった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、内部で生成したクロック信号で駆動する低速動作時に、外部から入力される高速動作用のクロック信号で駆動される回路部分の消費電力を低減することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、複数のクロック信号の中から、１つのクロック信号を選択して使用する半導体装置において、
所定の第１クロック信号を生成して出力する発振回路と、
入力された信号を所定の分周比で分周して第２クロック信号として出力する分周回路と、
外部から入力される制御信号に応じて、外部から入力されたクロック信号である外部クロック信号に対する該分周回路への出力制御を行う出力制御回路と、
前記制御信号に応じて、前記第１クロック信号又は前記第２クロック信号のいずれか一方を排他的に出力する選択回路と、
を備え、
前記出力制御回路は、前記選択回路に対して第１クロック信号を出力するように前記外部からの制御信号が入力されると、前記分周回路への前記外部クロック信号の出力を停止するものである。
【０００７】
また、前記出力制御回路は、前記選択回路に対して第２クロック信号を出力するように前記外部からの制御信号が入力されると、前記外部クロック信号を前記分周回路へ出力するようにした。
【０００８】
また、この発明に係る半導体装置は、複数のクロック信号の中から、１つのクロック信号を選択して使用する半導体装置において、
所定の第１クロック信号を生成して出力する発振回路と、
外部から入力されたクロック信号である外部クロック信号を所定の分周比で分周して第２クロック信号として出力する分周回路と、
外部から入力される制御信号に応じて、前記第１クロック信号又は前記第２クロック信号のいずれか一方を排他的に出力する選択回路と、
を備え、
前記分周回路は、第１クロック信号を出力するように前記外部からの制御信号が前記選択回路に入力されると、動作を停止して前記第２クロック信号の出力を停止するものである。
【０００９】
また、前記分周回路は、第２クロック信号を出力するように前記外部からの制御信号が前記選択回路に入力されると、前記第２クロック信号を生成して出力するようにした。
【００１０】
また、前記外部クロック信号は、前記第１クロック信号よりも周波数が高くなるようにした。
【００１１】
また、前記選択回路から出力されるクロック信号を入力クロック信号として入力されるＰＬＬ回路を備えるようにした。
【発明の効果】
【００１２】
本発明の半導体装置によれば、前記選択回路に対して第１クロック信号を出力するように前記外部からの制御信号が入力されると、前記分周回路への前記外部クロック信号の出力を停止するようにした。このことから、低速用のクロック信号である第１クロック信号を生成する発振回路だけを備え、高速用のクロック信号である外部クロック信号は半導体装置の外部から供給される構成の場合においても、外部クロック信号を使用しないときは、外部クロック信号を分周する分周回路が動作しないようにしたため、内部で生成したクロック信号で駆動する低速動作時に、外部から入力される高速動作用のクロック信号で駆動される回路部分の消費電力を大幅に低減することができる。
例えば携帯電話等のシステムにおいて、通常高速用のクロック信号は、無線回路やオーディオの特性を重視した場合にオーディオ回路等に使用されているが、無線回路が動作していない場合や、オーディオの特性をあまり重視しない場合のオーディオ回路を動作させるときは、高速用のクロック信号は不要で低速用のクロック信号のみでよく、このような場合に、高速動作用のクロック信号で駆動される回路部分の消費電力を低減させることができる。
【００１３】
また、第１クロック信号を出力するように前記外部からの制御信号が前記選択回路に入力されると、動作を停止して前記第２クロック信号の出力を停止するようにしても前記と同様の効果を得ることができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示した図である。
図１の半導体装置１において、外部接続用端子Ｘ１とＸ２との間に水晶発振子１１が接続され、外部接続用端子Ｔ１には外部から選択信号ＳＥＬが入力され、外部接続用端子Ｔ２には外部からクロック信号ＣＬＫが入力されている。
半導体装置１は、分周回路２、発振回路３、選択回路４、ＰＬＬ回路５及びＮＡＮＤ回路６を備えている。なお、選択信号ＳＥＬは制御信号を、クロック信号ＣＬＫは外部クロック信号を、ＮＡＮＤ回路６は出力制御回路をそれぞれなし、半導体装置１は、１つのＩＣに集積されている。
【００１５】
発振回路３において、入力端Ｘｉ１には外部接続用端子Ｘ１が接続され、入力端Ｘｉ２には外部接続用端子Ｘ２が接続されている。発振回路３は、水晶発振子１１を励起して第１クロック信号ＣＬＫ１を生成し、選択回路４の入力端ＩＮ２に出力する。水晶発振子１１の周波数は約３２.８ｋＨｚと低い周波数であり、該周波数が第１クロック信号ＣＬＫ１の周波数になる。なお、第１クロック信号ＣＬＫ１はリアルタイムクロック（ＲＴＣ）としても利用される。外部接続用端子Ｔ１に入力された選択信号ＳＥＬは、ＮＡＮＤ回路６の一方の入力端及び選択回路４の入力端ＳＥにそれぞれ入力され、外部接続用端子Ｔ２に入力されたクロック信号ＣＬＫはＮＡＮＤ回路６の他方の入力端に入力されている。クロック信号ＣＬＫの周波数は、第１クロック信号ＣＬＫ１と比較してはるかに高い周波数であり、例えば約２０ＭＨｚである。
【００１６】
ＮＡＮＤ回路６は、選択信号ＳＥＬがハイレベルのときに、入力されたクロック信号ＣＬＫの信号レベルを反転させて分周回路２に出力し、分周回路２は、入力された信号を所定の分周比で分周させて第２クロック信号ＣＬＫ２を生成し、選択回路４の入力端ＩＮ１に出力する。また、ＮＡＮＤ回路６は、選択信号ＳＥＬがローレベルのときは、出力端がハイレベルのままになり、分周回路２は、第２クロック信号ＣＬＫ２の出力を停止する。
次に、選択回路４は、選択信号ＳＥＬがハイレベルのときは、入力端ＩＮ１に入力されている第２クロック信号ＣＬＫ２をＰＬＬ回路５に出力し、選択信号ＳＥＬがローレベルのときは、入力端ＩＮ２に入力されている第１クロック信号ＣＬＫ１をＰＬＬ回路５に出力する。
【００１７】
すなわち、選択信号ＳＥＬによって第１クロック信号ＣＬＫ１が選択されているときは、ＮＡＮＤ回路６によって分周回路２に第２クロック信号ＣＬＫ２が入力されないようにしたことから、分周回路２は動作せず分周回路２で消費する電力を削減することができる。このことから、内部で生成した第１クロック信号ＣＬＫ１で駆動する低速動作時に、外部から入力される高速動作用のクロック信号ＣＬＫで駆動される回路部分の消費電力を低減することができる。
また、半導体装置１をＣＭＯＳで構成した場合、回路の消費電流は動作速度に比例するため、クロック信号ＣＬＫのような高い周波数のクロック信号で動作する分周回路２の消費電流は非常に大きいことから、大きな省電力効果を得ることができる。
【００１８】
なお、図１では、第１クロック信号ＣＬＫ１はＲＴＣ機能を有しているため、選択回路４が第２クロック信号ＣＬＫ２を選択している場合も、発振回路３は作動している。しかし、発振回路３の周波数は前記のように、クロック信号ＣＬＫの周波数の約１／６００であり、発振回路３の消費電流は分周回路２よりも極めて小さいことから、発振回路３が作動することによる電力損失は問題となるレベルではない。
【００１９】
第２の実施の形態．
前記第１の実施の形態では、第１クロック信号ＣＬＫ１が選択されているときは、分周回路２にクロック信号ＣＬＫが入力されないようにして分周回路２で消費する電力を削減するようにしたが、分周回路２が、入力されたイネーブル信号によって動作を停止するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態における半導体装置の構成例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＮＡＮＤ回路６をなくしてインバータ１５を追加し、図１の分周回路２がイネーブル信号入力端ＥＮを備え、該イネーブル信号入力端ＥＮにローレベルの信号が入力されると動作を停止するようにしたことにある。これに伴って、図１の分周回路２を分周回路２ａにし、図１の半導体装置１を半導体装置１ａにした。
【００２０】
図２において、半導体装置１ａは、分周回路２ａ、発振回路３、選択回路４、ＰＬＬ回路５及びインバータ１５を備えている。なお、半導体装置１ａは１つのＩＣに集積されている。
外部接続用端子Ｔ１に入力された選択信号ＳＥＬは、分周回路２ａのイネーブル信号入力端ＥＮ及び選択回路４の入力端ＳＥにそれぞれ入力され、外部接続用端子Ｔ２に入力されたクロック信号ＣＬＫはインバータ１５を介して分周回路２ａに入力されている。
分周回路２ａは、選択信号ＳＥＬがハイレベルのときに作動し、インバータ１５を介して入力されたクロック信号ＣＬＫを所定の分周比で分周させて第２クロック信号ＣＬＫ２として選択回路４の入力端ＩＮ１に出力する。また、分周回路２ａは、選択信号ＳＥＬがローレベルのときは動作を停止して電流を消費しなくなり、分周回路２ａで消費する電力を削減することができる。
【００２１】
すなわち、選択信号ＳＥＬによって第１クロック信号ＣＬＫ１が選択されているときは、分周回路２ａは動作せず分周回路２ａで消費する電力を削減することができる。このことから、前記第１の実施の形態と同様の効果を得ることができ、内部で生成した第１クロック信号ＣＬＫ１で駆動する低速動作時に、外部から入力される高速動作用のクロック信号ＣＬＫで駆動される回路部分の消費電力を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示した図である。
【図２】本発明の第２の実施の形態における半導体装置の構成例を示した図である。
【図３】従来の半導体装置の構成例を示した図である。
【符号の説明】
【００２３】
１，１ａ  半導体装置
２，２ａ  分周回路
３  発振回路
４  選択回路
５  ＰＬＬ回路
６  ＮＡＮＤ回路
１１  水晶発振子
１５  インバータ
【図１】
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【図２】
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【図３】
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