(57)【要約】【課題】  入力信号と出力信号の周波数比の関係から求められた数値を用い、任意の周波数比に変換が可能な周波数信号変換回路を実現する。【解決手段】  第１周波数の１クロックずつ記憶される数値を出力する第１、第２レジスタ３１、３７と、第１レジスタ３１から出力された数値に第１の値Ｎａを加算して第１加算値を得る第１加算器３２と、第１レジスタから得られた数値に第３の値Ｎｂを減算して減算値を得る減算器３３と、減算値が正又は０の場合に第１加算値を、負の場合に減算値を出力して第１レジスタに記憶させるセレクタ３４と、減算値が正又は０の時は１を出力し、負の時は０を出力する制御部３５と、第２レジスタから出力された数値に第４の値Ｎｃを加算して第２加算値を出力する第２加算器３８と、制御部３５の出力と第２加算器の出力を加算して第２レジスタに記憶させる第３加算器３９とを備えて構成した。【選択図】      図２
2007124191.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数信号に対する第２の周波数信号の比を約分した際の分子を第１の値、分母を第２の値、前記第２の値から前記第１の値を引いた第３の値、前記比の正数値を第４の値とするとき、これらの値を用いて前記第１の周波数信号から前記第２の周波数信号に変換する周波数信号変換回路において、
前記第１の周波数信号に対応するクロックの１クロックずつ記憶される数値を出力する第１、第２レジスタと、
前記第１レジスタから出力された数値に前記第１の値を加算して第１加算値を出力する第１加算器と、
前記第１レジスタから出力された数値に前記第３の値を減算して減算値を出力する減算器と、
前記減算器から出力された前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させるセレクタと、
前記減算値が正又は０の時は、１を出力し、負の時は、０を出力する制御部と、
前記第２レジスタから出力された数値に前記第４の値を加算して第２加算値を出力する第２加算器と、
前記制御部から出力された１又は０と前記第２加算器から出力された前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させる第３加算器と、
を備えたことを特徴とする周波数信号変換回路。
【請求項２】
第１の周波数信号に対する第２の周波数信号の比を約分した際の分子を第１の値、分母を第２の値、前記第２の値から前記第１の値を引いた第３の値、前記比の正数値を第４の値とするとき、これらの値を用いて前記第１の周波数信号から前記第２の周波数信号に変換する周波数信号変換方法において、
第１、第２レジスタに記憶される数値を前記第１の周波数信号に対応するクロックの１クロックずつに出力し、
前記第１レジスタから出力された数値に前記第１の値を加算して第１加算値を出力し、
前記第１レジスタから出力された数値から前記第３の値を減算して減算値を出力し、
前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させ、
前記減算値が正又は０の時は、１を出力し、負の時は、０を出力させ、
前記第２レジスタから出力された数値に前記第４の値を加算して第２加算値を出力し、
前記１又は０と前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させ、
前記第２レジスタから次の数値を出力させることを特徴とする周波数信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の周波数信号に対する第２の周波数信号の比を約分した際の数値を用い、第１の周波数信号を第２の周波数信号に変換する周波数信号変換回路及び周波数信号変換方法に関する。
【背景技術】
【０００２】
最近になり、ディジタル化された映像信号や音声信号が記録媒体に記録されたり、伝送媒体で伝送されたりするようになってきた。それらの映像信号や音声信号は所定のマスタークロック周波数が用いられ、同期して再生される。
一方、ディジタル化された映像信号や音声信号に用いられるマスタークロック周波数は同一であることが好ましいが、実際には異なる周波数が用いられて記録や伝送がなされている。映像信号や音声信号を同一の表示時間で、例えばリップシンクを確保して同期再生できることは好ましい。即ち、お互いに異なる複数のマスタクロック周波数間での周波数変換が簡単に行えることが望ましい。
【０００３】
特許文献１には、単純な整数比とはならない周波数のクロックの間で互いに同期したクロックを生成するクロック発生装置が開示されている。例えば、第１のクロックがＳＴＣ(System Time Clock)でその周波数ｆ１が２７ＭＨｚであり、第２のクロックが音声マスタクロックでその周波数ｆ２が１２．２８８ＭＨｚである場合に、それらの周波数比（ｆ１／ｆ２）の関係が約２．２となり、単純な整数比とはならない。第１のクロックの周波数ｆ１が第２のクロックの周波数ｆ２より大きく、周波数ｆ１が周波数ｆ２で割り切れない関係にあるとき、（Ｐ＜ｆ１／ｆ２）の関係となる自然数Ｐの分周出力と、（ｆ１／ｆ２＜Ｑ）となる自然数Ｑの分周出力とを所定パターンで組み合わせて、第１のクロックに同期した第２のクロックを生成するようにしたクロック発生装置が開示されている。
【特許文献１】特開２００３−８７２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されているクロック発生装置及び方法では２分周と３分周の繰り返しのパターンを複数用意し、第１のパターンを７回繰り返し、第２のパターンを１５回繰り返し、さらに第３のパターンを１４回繰り返し、・・・・のように複数の繰り返しパターンを複数回繰り返し、結果的に所定の周波数比の信号が得られるようにしている。従って、入力信号に対する出力信号の周波数比が一義的に定められる場合であっても容易にその比率で与えられる周波数の信号を変換して得ることはできなかった。
【０００５】
そこで、本発明は、上記のような問題点を解消するためになされたもので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路及び周波数信号変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明における第１の発明は、第１の周波数信号に対する第２の周波数信号の比を約分した際の分子を第１の値、分母を第２の値、前記第２の値から前記第１の値を引いた第３の値、前記比の正数値を第４の値とするとき、これらの値を用いて前記第１の周波数信号から前記第２の周波数信号に変換する周波数信号変換回路において、前記第１の周波数信号に対応するクロックの１クロックずつ記憶される数値を出力する第１、第２レジスタと、前記第１レジスタから出力された数値に前記第１の値を加算して第１加算値を出力する第１加算器と、前記第１レジスタから出力された数値に前記第３の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させるセレクタと、前記減算値が正又は０の時は、１を出力し、負の時は、０を出力する制御部と、前記第２レジスタから出力された数値に前記第４の値を加算して第２加算値を出力する第２加算器と、前記制御部から出力された１又は０と前記第２加算器から出力された前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させる第３加算器と、を備えたことを特徴とする周波数信号変換回路を提供する。
第２の発明は、第１の周波数信号に対する第２の周波数信号の比を約分した際の分子を第１の値、分母を第２の値、前記第２の値から前記第１の値を引いた第３の値、前記比の正数値を第４の値とするとき、これらの値を用いて前記第１の周波数信号から前記第２の周波数信号に変換する周波数信号変換方法において、第１、第２レジスタに記憶される数値を前記第１の周波数信号に対応するクロックの１クロックずつに出力し、前記第１レジスタから出力された数値に前記第１の値を加算して第１加算値を出力し、前記第１レジスタから出力された数値から前記第３の値を減算して減算値を出力し、前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させ、前記減算値が正又は０の時は、１を出力し、負の時は、０を出力させ、前記第２レジスタから出力された数値に前記第４の値を加算して第２加算値を出力し、前記１又は０と前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させ、前記第２レジスタから次の数値を出力させることを特徴とする周波数信号変換方法を提供する。
【発明の効果】
【０００７】
本発明によれば、第１の周波数信号に対応するクロックの１クロックずつ記憶される数値を出力する第１、第２レジスタと、前記第１レジスタから出力された数値に第１の値を加算して第１加算値を出力する第１加算器と、前記第１レジスタから出力された数値に第３の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させるセレクタと、前記減算値が正又は０の時は、１を出力し、負の時は、０を出力する制御部と、前記第２レジスタから出力された数値に第４の値を加算して第２加算値を出力する第２加算器と、前記制御部から出力された１又は０と前記第２加算器から出力された前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させる第３加算器と、を備えるので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路及び周波数信号変換方法を実現できる。
【発明を実施するための最良の形態】
【０００８】
以下に本発明の実施例に係る周波数信号変換回路について図１〜図６を用いて説明する。
図１は、本発明の周波数信号変換回路を搭載する多重化信号生成装置の構成例を示すブロック図である。
図２は、本発明の実施に係る周波数信号変換回路の構成例を示すブロック図である。
図３は、本発明の実施に係る周波数信号変換回路の動作例を示すタイミングチャートである。
図４は、本発明の実施に係る周波数信号変換回路の数値例の流れを示す動作説明図である。
図５は、本発明の実施に係る周波数信号変換回路の応用構成例を示すブロック図である。
図６は、本発明の実施に係る周波数信号変換回路の応用構成例に係る数値の流れを示す動作説明図である。
【０００９】
その周波数信号変換回路は入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換するという目的を、第１の周波数信号に対応するクロックの１クロックずつ記憶される数値を出力する第１、第２レジスタと、前記第１レジスタから出力された数値に第１の値を加算して第１加算値を出力する第１加算器と、前記第１レジスタから出力された数値に第３の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させるセレクタと、前記減算値が正又は０の時は、１を出力し、負の時は、０を出力する制御部と、前記第２レジスタから出力された数値に第４の値を加算して第２加算値を出力する第２加算器と、前記制御部から出力された１又は０と前記第２加算器から出力された前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させる第３加算器と、を備えるようにして実現した。
【００１０】
周波数信号変換回路を搭載する多重化信号生成装置の構成について述べる。
図１に示す多重化信号生成装置１０は、ＣＣＤカメラ１、クリスタル発振器２、周波数信号変換器（ＳＴＣＣ；System Time Clock Counter)３、ビデオエンコーダ４、周波数信号変換生成器５、音声用Ａ／Ｄ変換器６、オーディオエンコーダ７、多重化器８、及び制御器９より構成される。
図２に示す周波数信号変換器３は、第１レジスタ３１、第１加算器３２、減算器３３、セレクタ３４、インバータ３５、第２レジスタ３７、第２加算器３８、及び第３加算器３９より構成される。
図５に示す周波数信号変換生成器５は、第１レジスタ３１、第１加算器３２、減算器３３、セレクタ３４、インバータ３５、及びパルス発生器５６より構成される。
【００１１】
多重化信号生成装置１０の動作について述べる。
まず、クリスタル発振器２は３３ＭＨｚで発振する。ＣＣＤカメラはクロック周波数３３ＭＨｚで駆動され、撮影した被写体の映像信号を出力する。周波数信号変換器３はクリスタル発振器２で発振される３３ＭＨｚの周波数を入力し、２７ＭＨｚの信号を計数して得られる係数値情報を生成する。２７ＭＨｚはＭＰＥＧ（moving picture experts group）のシステム規格で規定されるマスター周波数である。ビデオエンコーダ４はクリスタル発振器２で発振される３３ＭＨｚの周波数により駆動され、映像信号の符号化を行う。
【００１２】
被写体の周囲音は図示しないマイクロフォンにより収音され、音声用Ａ／Ｄ変換器６でディジタル信号に変換された後にオーディオエンコーダ７により、例えばＭＰＥＧオーディオ規格に従って符号化される。ここで音声用Ａ／Ｄ変換器６による変換は標本化周波数４８ｋＨｚで行われる。オーディオエンコーダ７は、標本化周波数４８ｋＨｚの２５６（２の８乗）倍である１２．２８８ＭＨｚで駆動され、ディジタルディジタルオーディオ信号の符号化を行う。１２．２８８ＭＨｚと４８ｋＨｚとの周波数関係は２５６：１の関係にあり、標本化周波数４８ｋＨｚはオーディオエンコーダ７を駆動するオーディオ用マスタークロック周波数１２．２８８ＭＨｚを１／２５６に分周して得られる。１／２５６は１／２分周回路を８段接続して構成できる。
【００１３】
ビデオエンコーダ４から出力される符号化された映像信号、周波数信号変換器３から出力されるＳＴＣ（System Time Clock)情報、及びオーディオエンコーダ７から出力される符号化されたオーディオ信号は多重化器８で多重化され、トランスポート（ＴＳ）信号が生成される。トランスポート信号は記録媒体に記録されたり、伝送媒体を介して伝送されたりする。多重化器８で多重化されるＴＳ信号は、クリスタル発振器２より得られた３３ＭＨｚの信号をマスタークロックとして生成される２７ＭＨｚをシステム用マスタークロックとして用いる。３３ＭＨｚから生成された１２．２８８ＭＨｚをオーディオマスタークロックとして用いる。参照される全てのクロック周波数は３３ＭＨｚで発振される信号を用いて生成されることにより、映像、音声、及びＴＳ信号の間での時間ずれがなく、同期の取れたＴＳ信号として生成される。即ち、ビデオエンコーダ４及びオーディオエンコーダ７で符号化されて伝送される映像及び音声信号は、周波数変換器３で生成され、多重化されて伝送されるＳＴＣＣが用いられて同期再生がなされ。
【００１４】
図２を用いて周波数信号変換器について述べる。
周波数信号変換器３はクリスタル発振器２から入力される３３ＭＨｚから２７ＭＨｚで計数して得られるＳＴＣ係数出力を生成して、多重化器８に出力する。３３ＭＨｚと２７ＭＨｚの周波数比は１１対９である。
【００１５】
周波数信号変換器３により、整数比の関係にある周波数変換について述べる。
出力周波数と入力周波数の比をａ：ｂとする。上記の場合ａ／ｂは２７ＭＨｚ／３３ＭＨｚで、通分すると９／１１となる。
ここで、ａ／ｂに対するＮａ、Ｎｂ、及びＮｃを次の様に定める。
Ｎａ＝ａ／ｂの剰余
Ｎｂ＝ｂ−（ａ／ｂの剰余）
Ｎｃ＝ａ／ｂの商
ａ＝９、ｂ＝１１とするときＮａ、Ｎｂ、Ｎｃは次の様に求められる。
Ｎａ＝９
Ｎｂ＝１１−９＝２
Ｎｃ＝０
【００１６】
図２に示した周波数信号変換器３で、第１加算器３２で加算する数をＮａ＝９、減算器３３で減算する数をＮｂ＝２、第２加算器３８で加算する数をＮｃ＝０として動作させる。
最初に、制御回路９からリセット信号を得て第１レジスタ３１及び第２レジスタ３７に記憶されている数値を０にする。次に、クリスタル発振器２から出力される信号をクロック信号として供給し、そのクロック毎に第１レジスタ３１及び第２レジスタ３７に記憶される数値を書き換える。第１加算器３２、第２加算器３８、及び第３加算器３９のそれぞれは入力される数値を加算して得られる数値を出力する。減算器３３は正（＋）側に入力される数値から負（−）側に入力される数値を減算して得られる数値を出力する。減算器３３のキャリーアウト（ＣＯ）端子は、減算結果が正又は０の場合に０を出力し、負の場合に１を出力する。インバータ３５は入力信号が０の場合は１を出力し、１の場合は０を出力する。結果的に、減算器３３の演算結果とインバータ３５の出力信号は次の関係にある。
【００１７】
減算結果        インバータ出力        セレクタ３４の出力
正又は０              １                ０側の入力値
負                  ０                １側の入力値
セレクタ３４はインバータ３５から入力される数値の側の入力信号を選択して出力する。
【００１８】
図３に、周波数信号変換器３から得られる数値をタイミングチャートにより示す。
同図において（Ａ）はクリスタル発振器２から入力されるクロック入力であり、（Ｂ）は制御回路９から入力されるリセット信号である。（Ｃ）は第１加算器３２でＮａを加算して得られる数値を示し、（Ｄ）は第２レジスタ３７から出力されるＳＴＣ係数出力である。（Ａ）に示すカウント数が１〜１１までカウントする期間に（Ｄ）の値は１〜９までをカウントする。その期間のシーケンスが繰り返されることにより（Ｄ）からは３３ＭＨｚのクロックを９／１１の比で係数されたＳＴＣ係数結果が得られる。（Ｅ）は１１クロックの期間に９のパルスが出力される信号波形である。
【００１９】
図４を参照し、周波数信号変換器３につき詳細に説明する。
同図において、（Ａ）はクロック入力のカウント数、（Ｂ）は第１レジスタ３１の出力値、（Ｃ）は第１加算器３２の出力値、（Ｄ）は減算器３３の出力値、（Ｅ）は減算器３３のキャリー出力値、（Ｆ）はインバータ３５の出力値、（Ｇ）は第３加算器３９の出力値のそれぞれを示したものである。
第１列目の数値は、リセットがなされた次の入力クロックが「０」の時の数値である。第１加算器３２は、（Ｂ）で示される第１レジスタ３１の出力の「０」とＮａ＝「９」とを加算し（Ｃ）に示す第１加算器３２の出力の「９」が得られる。減算器３３からは（Ｂ）で示される「０」からＮｂ＝「２」を減算し（Ｄ）に示す減算器３３の出力「−２」が得られる。ここで減算器３３の出力は負であるので（Ｅ）のキャリー出力は「１」であり、（Ｆ）のインバータ３５の出力は「０」となる。セレクタ３４は０側の端子に入力される第１加算器３２からの数値「９」を得て出力する。
第２加算器３８は、第２レジスタ３７の数値「０」とＮｃ＝「０」とを加算し、数値「０」を出力する。第３加算器３９は、第２加算器３８の出力「０」とインバータ３５の出力「０」とを加算し、（Ｇ）に示す「０」を出力する。
【００２０】
次の入力クロック「１」において、第２列目の数値が得られる。（Ｂ）で示される第１レジスタ３１の出力の「９」はセレクタ３４の「０」側に入力された第１加算器３２の出力値である。図では破線により（Ｃ）の「９」が（Ｂ）の「９」とされることを示している。（Ｄ）に示す減算器３３の出力は正であるので（Ｆ）に示すインバータ出力は「１」となる。その次の入力クロック「２」では減算器３３の出力「７」が第１レジスタ３１に入力される。以下、上記と同様に動作する。
入力されるクロックごとのインバータ３５の出力値は「１、１、１、１、０、１、１、１、１、１、０」とされる。１１のクロックのうち、９のクロックで１が出力される。以降、１１クロック毎に上記のシーケンスを繰り返す。第３加算器３９からは「１、２、３、４、４、５、６、７、８、９、９」が出力される。次のシーケンスでは「１０、１１、１２、１３、１３、１４、１５、１６、１７、１８、１８」が出力される。
【００２１】
周波数信号変換器３の応用例として、上記と反対の、２７ＭＨｚのカウント値を３３ＭＨｚの係数値に変換する場合について述べる。即ち、商が１の場合の変換についてである。この例ではａ＝１１、ｂ＝９とされる。１１／９は１＋２／９であり、Ｎａ、Ｎｂ、及びＮｃは次の様になる。
Ｎａ＝２
Ｎｂ＝９−２＝７
Ｎｃ＝１
それらの値を図２に示した周波数信号変換器３に用い、２７ＭＨｚをクロック入力とし、３３ＭＨｚでカウントしたと等価の係数値が得られる。インバータから出力される係数値は「０、０、０、０、１、０、０、０、１」となる。第２加算器では２７ＭＨｚのクロック毎に「１」が加算され、第３加算器３９ではインバータから出力される「０、０、０、０、１、０、０、０、１」がさらに加算される。その結果、第３加算器から出力される係数値は「１、２、３、４、６、７、８、９、１１」となる。９クロック毎に１１づつ増加した数値が得られる。
【００２２】
次に、周波数信号変換生成器５について述べる。周波数信号変換生成器５は３３ＭＨｚのクロック入力に対し１２．２８８ＭＨｚの信号を生成する。ここで、
１２２８８＝４０９６×３＝２12×３
３３０００＝２3×３×５3×１１
であるので
１２２８８／３３０００＝２9／５3×１１＝５１２／１３７５
である。
従って、
Ｎａ＝５１２
Ｎｂ＝１３７５−５１２＝８６３
Ｎｃ＝０
となる。
【００２３】
図５に示す周波数信号変換生成器５で、図２に示したと同じ機能部分には同一符号を付し説明を省く。
周波数信号変換生成器５は図２に示した周波数信号変換器３に比し、クロック周波数の変換のみを行い係数値を出力しないので、第２レジスタ３７、第２加算器３８、及び第３加算器３９を省いた構成となっている。パルス発生器５６は、入力されるインバータ３５の数値に対応する数のパルスを生成して出力する。即ち、加算された数が０の場合にはクロック入力１に対してパルスを出力せず、加算された数が１の場合にはクロック入力１に対して１のパルスを出力する。周波数変換出力はクロック周波数よりも低い周波数の信号を出力する。
【００２４】
図６に、周波数信号変換生成器５の内部で生成される各部の出力値を示す。図４に示したと同様に、（Ａ）はクロック入力のカウント数、（Ｂ）は第１レジスタ３１の出力値、（Ｃ）は第１加算器３２の出力値、（Ｄ）は減算器３３の出力値、（Ｅ）は減算器３３のキャリー出力値、（Ｆ）はインバータ３５の出力値である。クロック入力１５以降も同様の数値が得られる。クロック入力数が１３７５ごとに同一シーケンスの動作が行われる。（Ｆ）に示すインバータ３５の出力値は、「０、０、１、０、０、１、０、０、１、０、１、０、０、１、０、・・・・」となっておりクロック入力数の３ごと又は２ごとに１が出力されている。それは、５１２／１３７５は１／２．６８５５であり、
（１／２）＜（１／２．６８５５）＜（１／３）
であることからも解る。
【００２５】
周波数信号変換生成器５は、クロック入力信号を与えられた任意の整数比により変換した信号を出力する。周波数信号変換器３はさらに、クロック入力信号を与えられた任意の整数比の周波数で計数した係数値を出力する。その変換シーケンスはａ／ｂで示される分母ｂで与えられるクロック数毎に繰り返されるため、変換して得られた信号及び係数値に含まれる周波数変動成分は高い周波数成分のみに限られる。
符号化された映像信号や音声信号は所定の大きさのバッファメモリに符号化されたディジタル信号を記憶し、そのバッファメモリに記憶されるデータ量がオーバーフローしたりアンダーフローしたりしない様にして符号化や復号化を行う。
【００２６】
本実施例で示した周波数信号変換器３により生成される変換されたクロック出力、及びＳＴＣ係数出力の時間変動成分は低い周波数成分を含まないため、符号化時や復号化時に用いるバッファメモリをオーバーフローさせたりアンダーフローさせたりすることがない。それらにより生じる映像や音声信号の不連続正に係り生じる雑音成分を小さく出来る。特にＭＰＥＧシステムにおける２７ＭＨｚのクロック周波数に許容される周波数変動は３０ｐｐｍ以下とされている。所定のクロック入力数ごとに同一のシーケンスを繰り返す周波数信号変換器３は、変換された信号で符号化装置や復号化装置を駆動するのに適している。
【００２７】
以上のように、本実施例で示した周波数信号変換器３によれば、第１の周波数信号に対応するクロックの１クロックずつ記憶される数値を出力する第１、第２レジスタ３１、３７と、前記第１レジスタ３１から出力された数値に第１の値Ｎａを加算して第１加算値を出力する第１加算器３２と、前記第１レジスタから出力された数値に第３の値Ｎｂを減算して減算値を出力する減算器３３と、前記減算器から出力された前記減算値が正、０、負であるかどうかを判定し、前記減算値が正又は０の場合には前記第１加算値を出力し、負の場合には、前記減算値を出力して前記第１レジスタに記憶させるセレクタ３４と、前記減算値が正又は０の時は、１を出力し、負の時は、０を出力する制御部３５と、前記第２レジスタから出力された数値に第４の値Ｎｃを加算して第２加算値を出力する第２加算器３８と、前記制御部３５から出力された１又は０と前記第２加算器から出力された前記第２加算値を加算して第３加算値を出力して、前記第２レジスタに記憶させる第３加算器３９と、を備えるので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路を実現できる。
【産業上の利用可能性】
【００２８】
第１の周波数信号に対する第２の周波数信号の比が任意の整数比で与えられる場合、第１の周波数信号を第２の周波数信号に変換する周波数信号変換回路に適用できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の周波数信号変換回路を搭載する多重化信号生成装置の構成例を示すブロック図である。
【図２】本発明の実施に係る周波数信号変換回路の構成例を示すブロック図である。
【図３】本発明の実施に係る周波数信号変換回路の動作例を示すタイミングチャートである。
【図４】本発明の実施に係る周波数信号変換回路の数値例の流れを示す動作説明図である。
【図５】本発明の実施に係る周波数信号変換回路の応用構成例を示すブロック図である。
【図６】本発明の実施に係る周波数信号変換回路の応用構成例に係る数値の流れを示す動作説明図である。
【符号の説明】
【００３０】
１    ＣＣＤカメラ
２    クリスタル発振器
３    周波数信号変換器
４    ビデオエンコーダ
５    周波数信号変換生成器
６    音声用Ａ／Ｄ変換器
７    オーディオエンコーダ
８    多重化器
９    制御器
１０    多重化信号生成装置
３１    第１レジスタ
３２    第１加算器
３３    減算器
３４    セレクタ
３５    インバータ
３７    第２レジスタ
３８    第２加算器
３９    第３加算器
５６    パルス発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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