(57)【要約】【課題】高速動作および広帯域動作が可能な受光素子部、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法を提供する。【解決手段】同一の導電型のイオン注入を行うことにより、半導体基板１または半導体基板１上のエピタキシャル層７の、受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃのうち、２以上の領域の同一の導電型の拡散層（図１では、Ｎ型拡散層４ｂ、４ｃ、Ｐ型拡散層のアノード拡散層８ａ、Ｐウェル拡散層８ｂおよびコレクタ拡散層８ｃ、Ｎ型拡散層のカソード拡散層１１ａおよびコレクタコンタクト拡散層１１ｃ、Ｎ型拡散層のソース／ドレイン拡散層１７ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１７ｃ、および、Ｐ型拡散層のソース／ドレイン拡散層１９ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１９ｃ、とした。）を同時に形成する。【選択図】図１
2007299890.tif 000002
【特許請求の範囲】
【請求項１】
受光素子部、ＣＭＯＳ素子およびバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法において、
同一の導電型のイオン注入を行うことにより、半導体基板または前記半導体基板上のエピタキシャル層の、受光素子領域、ＣＭＯＳ素子領域およびバイポーラトランジスタ素子領域のうち、２以上の領域の前記同一の導電型の拡散層を同時に形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記受光素子部はフォトダイオードを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャル層の、前記受光素子領域の導電型のアノード拡散層を形成するための前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記ＣＭＯＳ領域および前記バイポーラトランジスタ素子領域のうち、１以上の前記導電型のウェル拡散層およびコレクタ拡散層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記同一の導電型のイオン注入のイオン種をボロンイオンとし、前記ボロンイオンのドーズ量を５×１０11ｃｍ-2〜１×１０14ｃｍ-2程度とすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記受光素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、カソード拡散層およびコレクタコンタクト拡散層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記同一の導電型のイオン注入のイオン種をリンイオンとし、前記リンイオンのドーズ量を１×１０14ｃｍ-2〜１×１０16ｃｍ-2程度とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、ソースおよびドレイン拡散層、およびポリシリコン層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記同一の導電型のイオン注入のイオン種を砒素イオンとし、前記砒素イオンのドーズ量を５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度とすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記同一の導電型のイオン注入のイオン種をボロンイオンとし、前記ボロンイオンのドーズ量を５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度とすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、ポリシリコン層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に受光素子部、ＣＭＯＳ素子およびバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、受光素子のほとんどは単独素子として形成されていた。このため、受光した信号を処理するために、受光素子部は信号処理素子部と共に使用され、または、信号処理用半導体装置と同一パッケージに組み立てられて、ハイブリッド集積回路として使用されていた。
【０００３】
こうした中、受光素子部と信号処理素子部が１チップ上に形成される方法が提案された。この方法によれば、回路の微細化を可能にすることができる。なお、例えば、受光素子部と信号処理素子部として、フォトダイオード（以下、「ＰＤ」と記す。）とその信号処理を行うＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子やバイポーラトランジスタ（ＮＰＮ型トランジスタ（以下、「ＮＰＮ−Ｔｒ」と記す。）およびＰＮＰ型トランジスタ（以下、「ＰＮＰ−Ｔｒ」と記す。））などが挙げられる（例えば、特許文献１参照。）。
【０００４】
そして、受光素子部と信号処理素子部とが一体となった回路の場合、受光素子部は高速の用途に用いられるため、信号処理素子部も、高速かつ広帯域で作動することが必要とされる。このような信号処理素子部を構成する素子として、例えば、バイポーラトランジスタなどが挙げられる。このようなトランジスタを用いると、高速動作が可能な縦型構造の回路を容易に形成することが可能となる。
【０００５】
しかし、このバイポーラトランジスタのベース層およびエミッタ層は、自己整合的に形成されない。このため、このトランジスタの面積が広くなり、寄生容量が大きくなってしまい、高速動作および広帯域動作が困難になってしまうという問題があった。
【０００６】
そこで、現在、バイポーラトランジスタにおいて、エミッタ電極およびベース電極がポリシリコン（Ｐｏｌｙ−Ｓｉ）膜にて形成されるダブルポリシリコン構造が主流となっている。この構造を用いることにより、トランジスタの抵抗を小さくすることが可能となり、高速動作および広帯域動作を可能にすることができた。
【特許文献１】特開平１１−４５９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ダブルポリシリコン構造を有するバイポーラトランジスタは構造が複雑である。このため、受光素子部、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が一体となった回路の製造工程も複雑になるため、製造に多くの工程と時間を有するという問題点があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、高速動作および広帯域動作が可能な受光素子部、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記課題を解決するために、受光素子部、ＣＭＯＳ素子およびバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法において、図１に示すように、同一のＰ型またはＮ型のイオン注入を行うことにより、半導体基板１または半導体基板１上のエピタキシャル層７の、受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃのうち、２以上の領域の同一の導電型の拡散層（図１では、Ｎ型拡散層４ｂ、４ｃ、Ｐ型拡散層のアノード拡散層８ａ、Ｐウェル拡散層８ｂおよびコレクタ拡散層８ｃ、Ｎ型拡散層のカソード拡散層１１ａおよびコレクタコンタクト拡散層１１ｃ、Ｎ型拡散層のソース／ドレイン拡散層１７ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１７ｃ、および、Ｐ型拡散層のソース／ドレイン拡散層１９ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１９ｃ、とした。）を同時に形成する工程を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
上記の手段によれば、同一の導電型のイオン注入を行うことにより、半導体基板１または半導体基板１上のエピタキシャル層７の、受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃのうち、２以上の領域の同一の導電型の拡散層（図１では、Ｎ型拡散層４ｂ、４ｃ、Ｐ型拡散層のアノード拡散層８ａ、Ｐウェル拡散層８ｂおよびコレクタ拡散層８ｃ、Ｎ型拡散層のカソード拡散層１１ａおよびコレクタコンタクト拡散層１１ｃ、Ｎ型拡散層のソース／ドレイン拡散層１７ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１７ｃ、および、Ｐ型拡散層のソース／ドレイン拡散層１９ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１９ｃ、とした。）が同時に形成される。
【発明の効果】
【００１１】
本発明では、同一の導電型のイオン注入を行うことにより、半導体基板１または半導体基板１上のエピタキシャル層７の、受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃのうち、２以上の領域の同一の導電型の拡散層（例えば、Ｎ型拡散層４ｂ、４ｃ、Ｐ型拡散層のアノード拡散層８ａ、Ｐウェル拡散層８ｂおよびコレクタ拡散層８ｃ、Ｎ型拡散層のカソード拡散層１１ａおよびコレクタコンタクト拡散層１１ｃ、Ｎ型拡散層のソース／ドレイン拡散層１７ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１７ｃ、および、Ｐ型拡散層のソース／ドレイン拡散層１９ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１９ｃ、が挙げられる。）を同時に形成することができる。この結果、半導体装置の製造工程を少なくすることが可能になり、そして、半導体装置の製造時間が短縮でき、また、コスト削減にも寄与することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
はじめに、図１について簡単に説明する。
図１は、受光素子、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が１チップ上に形成された半導体装置の断面模式図である。
【００１３】
以下、この半導体装置の製造方法の概略について示す。
図１に示すように、半導体基板１において、受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃが設けられている。
【００１４】
まず、同一のＮ型のイオン注入を行うことにより、半導体基板１の、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃに高濃度Ｎ型拡散層４ｂ、４ｃを形成する。
【００１５】
続いて、半導体基板１上にエピタキシャル層７を形成する。
続いて、このエピタキシャル層７の受光素子領域１ａ、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃに、それぞれアノード拡散層８ａ、Ｐウェル拡散層８ｂおよびコレクタ拡散層８ｃを形成するために、Ｐ型のイオン注入を同時に行うことにより、低濃度Ｐ型拡散層を形成する。
【００１６】
続いて、エピタキシャル層７に素子分離領域９を形成する。
続いて、受光素子領域１ａおよびバイポーラトランジスタ素子領域１ｃにそれぞれカソード拡散層１１ａおよびコレクタコンタクト拡散層１１ｃとして、同一のＮ型のイオン注入を行うことにより、高濃度Ｎ型拡散層を形成する。
【００１７】
続いて、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃにそれぞれＮ型拡散層のソース／ドレイン拡散層１７ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１７ｃとして、同一のＮ型のイオン注入を行うことにより、高濃度Ｎ型拡散層を形成する。
【００１８】
続いて、ＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃにそれぞれＰ型拡散層のソース／ドレイン拡散層１９ｂおよびベースＰｏｌｙ−Ｓｉ拡散層１９ｃとして、同一のＰ型のイオン注入を行うことにより、高濃度Ｐ型拡散層を形成する。
【００１９】
以上のように、受光素子、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法によれば、同一の導電型のイオン注入を行うことにより、半導体基板１上のＣＭＯＳ素子領域１ｂおよびバイポーラトランジスタ素子領域１ｃの高濃度Ｎ型拡散層４ｂ、４ｃが同時に形成される。同様に、エピタキシャル層７上において、受光素子領域１ａのアノード拡散層８ａ、ＣＭＯＳ素子領域１ｂのＰウェル拡散層８ｂおよびバイポーラトランジスタ素子領域１ｃのコレクタ拡散層８ｃのＰ型拡散層、受光素子領域１ａのカソード拡散層１１ａおよびバイポーラトランジスタ素子領域１ｃのコレクタコンタクト拡散層１１ｃのＮ型拡散層、ＣＭＯＳ素子領域１ｂのＮ型拡散層のソース／ドレイン拡散層１７ｂおよびバイポーラトランジスタ素子領域１ｃのベースＰｏｌｙ−Ｓｉ拡散層１７ｃのＮ型拡散層およびＣＭＯＳ素子領域１ｂのＰ型拡散層のソース／ドレイン拡散層１９ｂおよびバイポーラトランジスタ素子領域１ｃのベースＰｏｌｙ−Ｓｉ拡散層１９ｃのＰ型拡散層をそれぞれ同時に形成することができる。このため、半導体装置の製造工程を少なくすることが可能になる。この結果、半導体装置の製造時間が短縮でき、また、コスト削減にも寄与することができる。
【００２０】
以下、実施の形態について説明する。
図２〜図８は本実施の形態の半導体装置の製造方法の各工程における断面模式図である。
【００２１】
まず、抵抗率が１Ω・ｃｍ〜５０Ω・ｃｍ程度のＰ型半導体基板１０１に、ＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃ、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅが設けられている。
【００２２】
ＰＤ領域１００ａにおいて、Ｎ型およびＰ型のイオン注入により、それぞれ深いＰＤ分離用Ｎ型拡散層１０２およびその上のやや浅い領域に第１ＰＤアノード用Ｐ型拡散層１０３を形成する。ＰＭＯＳ領域１００ｃおよびＮＰＮ−Ｔｒ領域１００ｄにおいて、同一のＮ型のイオン注入を行うことにより、高濃度Ｎ型拡散層１０４ｃ、１０４ｄを形成する（高濃度Ｎ型拡散層１０４ｃ、１０４ｄ中の不純物濃度が１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度になるようにする。）。ＰＮＰ−Ｔｒ領域１００ｅにおいても、Ｎ型およびＰ型のイオン注入により、ＰＮＰ−Ｔｒ分離用Ｎ型拡散層１０５およびその上のやや浅い領域にＰＮＰ−Ｔｒ分離用Ｐ型拡散層１０６を形成する（ＰＮＰ−Ｔｒ分離用Ｐ型拡散層１０６中の不純物濃度が１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度になるようにする。）。
【００２３】
続いて、このＰ型半導体基板１０１上に、抵抗率が０．５Ω・ｃｍ〜５Ω・ｃｍ程度の低濃度Ｎ型エピタキシャル層１０７を形成する。低濃度Ｎ型エピタキシャル層１０７のＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂおよびＰＮＰ−Ｔｒ領域１００ｅに、同一のＰ型のイオン注入（例えば、ドーズ量が５×１０11ｃｍ-2〜１×１０14ｃｍ-2程度のボロン（Ｂ）イオン。）を行うことにより、それぞれに第２ＰＤアノード用Ｐ型拡散層１０８ａ、Ｐウェル拡散層１０８ｂおよびコレクタ拡散層１０８ｅを形成する（以上、図２参照。）。
【００２４】
なお、この時、Ｐウェル拡散層１０８ｂまたはコレクタ拡散層１０８ｅのどちらか一方と第２ＰＤアノード用Ｐ型拡散層１０８ａを同時に形成するようにしてもよい。
続いて、低濃度Ｎ型エピタキシャル層１０７に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）１０９および誘電体素子分離１１０を形成する。
【００２５】
続いて、ＰＤ領域１００ａおよびＮＰＮ−Ｔｒ領域１００ｄに、同一のＮ型のイオン注入（例えば、ドーズ量が１×１０14ｃｍ-2〜１×１０16ｃｍ-2程度のリン（Ｐ）イオン。）を行うことにより、カソード拡散層１１１ａおよびコレクタコンタクト拡散層１１１ｄを形成する（以上、図３参照。）。
【００２６】
続いて、低濃度Ｎ型エピタキシャル層１０７上に、例えば、熱酸化によりゲート酸化膜などの絶縁体を形成する。
続いて、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅのベース／エミッタ領域の絶縁体を除去し、絶縁体１１２が残る。
【００２７】
続いて、絶縁体１１２が形成された低濃度Ｎ型エピタキシャル層１０７上に、例えば、ＬＰＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、全体にノンドープＳｉ層１１３を形成する。
【００２８】
続いて、フォトリソグラフィ工程により形成されたフォトレジストマスク１１４を用いて、ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃに、Ｎ型のイオン注入（例えば、ドーズ量が５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度のＰイオン。）により、Ｐｏｌｙ−Ｓｉ拡散層１１５を形成する（以上、図４参照。）。
【００２９】
続いて、フォトレジストマスク１１４の除去後、ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃのノンドープＳｉ層１１３およびＰｏｌｙ−Ｓｉ拡散層１１５にそれぞれエッチングを行い、ゲート部（ゲートおよびサイドウォール）１１５ｂ、１１５ｃを形成する。なお、この時、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅにノンドープＳｉ層１１３ｄ、１１３ｅを形成し、その他のノンドープＳｉ層１１３およびＰｏｌｙ−Ｓｉ拡散層１１５を除去する。ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃのゲート部１１５ｂ、１１５ｃがＬＤＤ構造の場合、サイドウォール形成前にＬＤＤ拡散層をイオン注入で形成するようにしてもよい。
【００３０】
続いて、フォトリソグラフィ工程により、ＰＤ領域１００ａのカソードコンタクト補償拡散層１１７ａ、ＮＭＯＳ領域１００ｂのソース／ドレイン拡散層１１７ｂ、ＰＭＯＳ領域１００ｃのバックゲートコンタクト拡散層１１７ｃ、ＮＰＮ−Ｔｒ領域１００ｄのコレクタコンタクト補償拡散層１１７ｄおよびＰＮＰ−Ｔｒ領域１００ｅのベースＰｏｌｙ−Ｓｉ拡散層１１７ｅの各形成予定領域のフォトレジストを開口し、フォトレジストマスク１１６を形成する。
【００３１】
続いて、形成したフォトレジストマスク１１６を利用して、同一のＮ型のイオン注入（例えば、ドーズ量が５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度の砒素（Ａｓ）イオン。）を行うことにより、ＰＤ領域１００ａにカソードコンタクト補償拡散層１１７ａ、ＮＭＯＳ領域１００ｂにソース／ドレイン拡散層１１７ｂ、ＰＭＯＳ領域１００ｃにバックゲートコンタクト拡散層１１７ｃ、ＮＰＮ−Ｔｒ領域１００ｄにコレクタコンタクト補償拡散層１１７ｄおよびＰＮＰ−Ｔｒ領域１００ｅにベースＰｏｌｙ−Ｓｉ拡散層１１７ｅを形成する。なお、ベースＰｏｌｙ−Ｓｉ拡散層１１７ｅ中の不純物は、この後の熱処理で容易にノンドープＳｉ層１１３ｅ中に広がる（以上、図５参照。）。
【００３２】
続いて、フォトレジストマスク１１６除去後、別のフォトリソグラフィ工程により、ＰＤ領域１００ａのアノードコンタクト補償拡散層１１９ａ、ＮＭＯＳ領域１００ｂのバックゲートコンタクト拡散層１１９ｂ、ＰＭＯＳ領域１００ｃのソース／ドレイン拡散層１１９ｃ、ＮＰＮ−Ｔｒ領域１００ｄのベースＰｏｌｙ−Ｓｉ拡散層１１９ｄおよびＰＮＰ−Ｔｒ領域１００ｅのコレクタコンタクト補償拡散層１１９ｅの各形成予定領域のフォトレジストを開口し、フォトレジストマスク１１８を形成する。
【００３３】
続いて、形成したフォトレジストマスク１１８を利用して、同一のＰ型のイオン注入（例えば、ドーズ量が５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度のＢイオン。）を行うことにより、ＰＤ領域１００ａにアノードコンタクト補償拡散層１１９ａ、ＮＭＯＳ領域１００ｂにバックゲートコンタクト拡散層１１９ｂ、ＰＭＯＳ領域１００ｃにソース／ドレイン拡散層１１９ｃ、ＮＰＮ−Ｔｒ領域１００ｄにベースＰｏｌｙ−Ｓｉ拡散層１１９ｄおよびＰＮＰ−Ｔｒ領域１００ｅにコレクタコンタクト補償拡散層１１９ｅを形成する。なお、Ｐｏｌｙ−Ｓｉ拡散層１１９ｄ中の不純物は、この後の熱処理で容易にノンドープＳｉ層１１３ｄ中に広がる（以上、図６参照。）。
【００３４】
続いて、フォトレジストマスク１１８除去後、全面に高温酸化膜（ＨＴＯ：Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄａｔｉｏｎ）１２０を形成する。
続いて、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅにおいて、ベース／エミッタ形成領域のベースＰｏｌｙ−Ｓｉ拡散層１１９ｄ、１１７ｅおよびベース／エミッタ形成領域のＨＴＯ１２０を開口する。
【００３５】
続いて、開口領域に、Ｐ型またはＮ型のイオン注入をそれぞれに行うことにより、ベース１２１ｄ、１２１ｅをそれぞれ形成する。そして、サイドウォール膜１２３ｄ、１２３ｅを形成する。
【００３６】
続いて、開口領域を含む全面にノンドープＰｏｌｙ−Ｓｉ層を形成して、エッチングにより、エミッタＰｏｌｙ−Ｓｉ領域１２４ｄ、１２４ｅを形成する。その後、エミッタＰｏｌｙ−Ｓｉ領域１２４ｄ、１２４ｅにＮ型またはＰ型のイオン注入により不純物をドープする。なお、エミッタＰｏｌｙ−Ｓｉ領域１２４ｄ、１２４ｅは、あらかじめ不純物がドープされたＰｏｌｙ−Ｓｉ層でも代用することが可能である。その後、熱処理を行うことにより、ドープされた不純物をエミッタＰｏｌｙ−Ｓｉ領域１２４ｄ、１２４ｅから拡散させることにより、エミッタ１２２ｄ、１２２ｅを形成する（以上、図７参照。）。
【００３７】
続いて、全面に、例えば、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、シリコン酸化膜（ＳｉＯ2）などの絶縁体１２５を形成する。絶縁体１２５は、必要に応じて、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などを用いて、平坦化を行う。
【００３８】
続いて、ＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃ、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅにおいて、各端子の絶縁体１２５を開口し、メタル配線１２６を形成する。なお、メタル配線層と絶縁体層は必要に応じた層数を形成する（以上、図８参照。）。
【００３９】
最後に、メタル配線工程後、例えば、プラズマＣＶＤ法などを用いて、窒化シリコン（ＳｉＮ）膜（不図示）などの保護膜を形成する。
なお、図３に示したように、低濃度Ｎ型エピタキシャル層１０７に、ＬＯＣＯＳ１０９および誘電体素子分離１１０を形成した。このＬＯＣＯＳ１０９および誘電体素子分離１１０に代わってＰＮ接合分離を形成することも可能である。
【００４０】
以下、ＰＮ接合分離の形成について説明する。
図９は、本実施の形態の半導体装置の製造方法の工程における図３の別の断面模式図である。
【００４１】
図２で示したように、ＰＤ領域１００ａにおいて、Ｎ型およびＰ型のイオン注入により、それぞれ深いＰＤ分離用Ｎ型拡散層１０２およびその上のやや浅い領域に第１ＰＤアノード用Ｐ型拡散層１０３を形成し、ＰＭＯＳ領域１００ｃおよびＮＰＮ−Ｔｒ領域１００ｄにおいて、Ｎ型のイオン注入により、高濃度Ｎ型拡散層１０４ｃ、１０４ｄを形成した。ＰＮＰ−Ｔｒ領域１００ｅにおいて、Ｎ型およびＰ型のイオン注入により、ＰＮＰ−Ｔｒ分離用Ｎ型拡散層１０５およびその上のやや浅い領域にＰＮＰ−Ｔｒ分離用Ｐ型拡散層１０６を形成した。
【００４２】
さらに、図９で示すように、Ｐ型半導体基板１０１上のＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃおよびＮＰＮ−Ｔｒ領域１００ｄに、イオン注入によって、高濃度Ｐ型拡散領域１２８ｂ、１２８ｃ、１２８ｄを形成する。
【００４３】
続いて、図２で示したように、Ｐ型半導体基板１０１上に、低濃度Ｎ型エピタキシャル層１０７を形成し、低濃度Ｎ型エピタキシャル層１０７のＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂおよびＰＮＰ−Ｔｒ領域１００ｅに、Ｐ型のイオン注入を同時に行うことにより、それぞれに第２ＰＤアノード用Ｐ型拡散層１０８ａ、Ｐウェル拡散層１０８ｂおよびコレクタ拡散層１０８ｅを形成した。その後の工程は、本実施の形態と同様の工程を行う。
【００４４】
さらに、図９で示すように、ＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃおよびＮＰＮ−Ｔｒ領域１００ｄに、Ｐ型のイオン注入を行うことにより、高濃度Ｐ型拡散領域１２７ｂ、１２７ｃ、１２７ｄを形成する。
【００４５】
以上のように、ＬＯＣＯＳ１０９および誘電体素子分離１１０に代わって、ＰＮ接合分離を形成することにより、ＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃ、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅの各領域を電気的に分離することが可能となる。
【００４６】
他方、図５に示したように、フォトレジストマスク１１６のＰＤ領域１００ａ、ＮＭＯＳ領域１００ｂ、ＰＭＯＳ領域１００ｃ、ＮＰＮ−Ｔｒ領域１００ｄおよびＰＮＰ−Ｔｒ領域１００ｅの開口領域に、Ｎ型のイオン注入を同時に行うことにより、カソードコンタクト補償拡散層１１７ａ、ソース／ドレイン拡散層１１７ｂ、バックゲートコンタクト拡散層１１７ｃ、コレクタコンタクト補償拡散層１１７ｄおよびベースＰｏｌｙ−Ｓｉ拡散層１１７ｅを形成した。このＰＮＰ−Ｔｒ領域１００ｅにおけるベースＰｏｌｙ−Ｓｉ拡散層１１７ｅの形成は、以下の方法を用いることも可能である。
【００４７】
図１０は、本実施の形態の半導体装置の製造方法の工程における図４の別の断面模式図である。図４に示したように、フォトリソグラフィ工程により形成されたフォトレジストマスク１１４を用いて、ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃに、Ｎ型のイオン注入により、Ｐｏｌｙ−Ｓｉ拡散層１１５の形成を行った。この時、図１０に示すように、フォトリソグラフィ工程によって、ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃと同時に、ＰＮＰ−Ｔｒ領域１００ｅのベースＰｏｌｙ−Ｓｉ拡散層１１７ｅの形成予定領域のフォトレジストも開口し、Ｎ型のイオン注入を行うことにより、ＮＭＯＳ領域１００ｂおよびＰＭＯＳ領域１００ｃのＰｏｌｙ−Ｓｉ拡散層１１５およびＰＮＰ−Ｔｒ領域１００ｅのベースＰｏｌｙ−Ｓｉ拡散層１１７ｅを同時に形成することが可能となる。その後の工程は、本実施の形態と同様の工程を行う。
【００４８】
以上のように、本実施の形態によれば、Ｐ型半導体基板１０１上のＰＭＯＳ領域１００ｃおよびＮＰＮ−Ｔｒ領域１００ｄにＮ型のイオン注入を行うことにより、高濃度Ｎ型拡散層１０４ｃ、１０４ｄを同時に形成することができ、また、低濃度Ｎ型エピタキシャル層１０７上においても、同一の導電型のイオン注入を同時に行うことにより、ＰＤ領域１００ａの第２ＰＤアノード用Ｐ型拡散層１０８ａ、ＮＭＯＳ領域１００ｂのＰウェル拡散層１０８ｂおよびＰＮＰ−Ｔｒ領域１００ｅのコレクタ拡散層１０８ｅのＰ型拡散層、ＰＤ領域１００ａのカソード拡散層１１１ａおよびＮＰＮ−Ｔｒ領域１００ｄのコレクタコンタクト拡散層１１１ｄのＮ型拡散層、ＮＭＯＳ領域１００ｂのソース／ドレイン拡散層１１７ｂおよびＰＮＰ−Ｔｒ領域１００ｅのベースＰｏｌｙ−Ｓｉ拡散層１１７ｅのＮ型拡散領域および、ＰＭＯＳ領域１００ｃのソース／ドレイン拡散層１１９ｃおよびＮＰＮ−Ｔｒ領域１００ｄのベースＰｏｌｙ−Ｓｉ拡散層１１９ｄのＰ型拡散層を同時に形成することができる。このため、半導体装置の製造工程を少なくすることが可能になり、結果として、半導体装置の製造時間が短縮でき、また、コスト削減にも寄与することができる。
【００４９】
なお、以上の形成条件は単なる例であり、膜形成のための材料、形成方法および拡散層形成のためのイオン種などは公知従来技術を利用することで、適宜変更することができる。また、本実施の形態では、Ｐ型半導体基板および低濃度Ｎ型エピタキシャル層に対し、Ｐ型またはＮ型拡散層などを形成した場合であるが、Ｎ型半導体基板および低濃度Ｐ型エピタキシャル層に対し、Ｎ型拡散層またはＰ型拡散層などを形成した場合でも同様の効果が得られる。
【００５０】
（付記１）  受光素子部、ＣＭＯＳ素子およびバイポーラトランジスタ素子が１チップ上に形成された半導体装置の製造方法において、
同一の導電型のイオン注入を行うことにより、半導体基板または前記半導体基板上のエピタキシャル層の、受光素子領域、ＣＭＯＳ素子領域およびバイポーラトランジスタ素子領域のうち、２以上の領域の前記同一の導電型の拡散層を同時に形成する工程を有することを特徴とする半導体装置の製造方法。
（付記２）  前記受光素子部はフォトダイオードを有することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  前記エピタキシャル層の、前記受光素子領域の導電型のアノード拡散層を形成するための前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記ＣＭＯＳ領域および前記バイポーラトランジスタ素子領域のうち、１以上の前記導電型のウェル拡散層およびコレクタ拡散層を形成することを特徴とする付記１記載の半導体装置の製造方法。
（付記４）  前記同一の導電型のイオン注入のイオン種をボロンイオンとし、前記ボロンイオンのドーズ量を５×１０11ｃｍ-2〜１×１０14ｃｍ-2程度とすることを特徴とする付記３記載の半導体装置の製造方法。
（付記５）  前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記受光素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、カソード拡散層およびコレクタコンタクト拡散層を形成することを特徴とする付記１記載の半導体装置の製造方法。
（付記６）  前記同一の導電型のイオン注入のイオン種をリンイオンとし、前記リンイオンのドーズ量を１×１０14ｃｍ-2〜１×１０16ｃｍ-2程度とすることを特徴とする付記５記載の半導体装置の製造方法。
（付記７）  前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、ソースおよびドレイン拡散層、およびポリシリコン層を形成することを特徴とする付記１記載の半導体装置の製造方法。
（付記８）  前記同一の導電型のイオン注入のイオン種を砒素イオンとし、前記砒素イオンのドーズ量を５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度とすることを特徴とする付記７記載の半導体装置の製造方法。
（付記９）  前記同一の導電型のイオン注入のイオン種をボロンイオンとし、前記ボロンイオンのドーズ量を５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度とすることを特徴とする付記７記載の半導体装置の製造方法。
（付記１０）  前記同一の導電型のイオン注入を行うことにより、前記エピタキシャル層の、前記受光素子領域、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域のうち、前記ＣＭＯＳ素子領域および前記バイポーラトランジスタ素子領域に、前記同一の導電型の拡散層の、ポリシリコン層を形成することを特徴とする付記１記載の半導体装置の製造方法。
（付記１１）  前記同一の導電型のイオン注入のイオン種をリンイオンとし、前記リンイオンのドーズ量を５×１０14ｃｍ-2〜５×１０16ｃｍ-2程度とすることを特徴とする付記１０記載の半導体装置の製造方法。
【００５１】
（付記１２）  前記半導体基板はＰ型半導体基板、前記エピタキシャル層はＮ型エピタキシャル層であることを特徴とする付記１記載の半導体装置の製造方法。
（付記１３）  前記半導体基板はＮ型半導体基板、前記エピタキシャル層はＰ型エピタキシャル層であることを特徴とする付記１記載の半導体装置の製造方法。
【００５２】
（付記１４）  素子分離領域として、ＰＮ接合分離を形成する工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５３】
【図１】受光素子、ＣＭＯＳ素子およびダブルポリシリコン構造を有するバイポーラトランジスタ素子が１チップ上に形成された半導体装置の断面模式図である。
【図２】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その１）である。
【図３】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その２）である。
【図４】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その３）である。
【図５】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その４）である。
【図６】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その５）である。
【図７】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その６）である。
【図８】本実施の形態の半導体装置の製造方法の各工程における断面模式図（その７）である。
【図９】本実施の形態の半導体装置の製造方法の工程における図３の別の断面模式図である。
【図１０】本実施の形態の半導体装置の製造方法の工程における図４の別の断面模式図である。
【符号の説明】
【００５４】
１  半導体基板
１ａ  受光素子領域
１ｂ  ＣＭＯＳ素子領域
１ｃ  バイポーラトランジスタ素子領域
４ｂ，４ｃ  高濃度Ｎ型拡散層
７  エピタキシャル層
８ａ  Ｐ型拡散層のアノード拡散層
８ｂ  Ｐウェル拡散層
８ｃ  コレクタ拡散層
９  素子分離領域
１１ａ  カソード拡散層
１１ｃ  コレクタコンタクト拡散層
１７ｂ  Ｎ型拡散層のソース／ドレイン拡散層
１７ｃ，１９ｃ  ベースＰｏｌｙ−Ｓｉ拡散層
１９ｂ  Ｐ型拡散層のソース／ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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