(57)【要約】      （修正有）【課題】駆動電圧レベルを変更できる相変化メモリ装置を提供する。【解決手段】相変化メモリ装置は、相変化物質及びダイオードから構成された複数の相変化メモリセルを備えるメモリアレイ、ビットラインとカラム選択トランジスタと、データラインとセンス増幅部とを連結する制御ノードとを備える。書き込み動作モードでは、制御ノード及びカラム選択トランジスタのゲートに対して、第１電圧が昇圧された制御電圧が印加され、待機モードでは、メモリアレイの相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルが互いに同じである。書き込み動作モードでは、書き込みドライバ、カラムデコーダ及びローデコーダに十分な書き込み電圧を供給し、読み出し動作モード及び待機動作モードでは書き込み動作モードより低い電圧を印加することによって、電流の損失を減らして動作の信頼性を高めうる。【選択図】図４
2007073176.tif 000002
【特許請求の範囲】
【請求項１】
相変化物質及びダイオードで構成された複数の相変化メモリセル、複数のビットライン、及び複数のワードラインを備えるメモリアレイと、
制御ノードと、
前記相変化メモリセルに連結された該当するビットラインとデータラインとを連結させる複数のカラム選択トランジスタと、
第１電圧を受けて前記第１電圧より高い少なくとも一つの制御電圧を出力する少なくとも一つの昇圧回路と、を備え、
書き込み動作モードでは、前記昇圧回路を通じて前記制御ノード及び前記カラム選択トランジスタのゲートに前記制御電圧を印加し、
待機モードでは、前記ワードラインと前記ビットラインとを同じ電圧レベルに維持することを特徴とする相変化メモリ装置。
【請求項２】
読み出し動作モードでは、前記カラム選択トランジスタのゲートには前記第１電圧が印加され、前記選択された相変化メモリセルのワードラインには接地電圧が印加され、前記制御ノードは、クランピング電圧レベルになり、
前記待機モードでは、前記カラム選択トランジスタのゲートに接地電圧が印加され、前記制御ノードは、前記第１電圧レベルにプリチャージされることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記待機モードでは、前記ワードラインとビットラインとの電圧レベルを前記第１電圧の電圧レベルに維持することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項４】
前記待機モードでは、前記ワードラインとビットラインとの電圧レベルを前記接地電圧レベルに維持することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項５】
前記待機モードでは、前記ワードラインとビットラインとがフローティング状態にされることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項６】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインを活性化させ、前記選択されていない相変化メモリセルに連結されたビットラインをフローティングさせることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項７】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインが活性化される間に、前記選択されていない相変化メモリセルに連結されたビットラインは、所定のクランピング電圧レベルになることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項８】
前記昇圧回路から第１制御電圧を受けて、前記相変化メモリセルにデータを書き込むために、前記制御ノードを制御する書き込みドライバと、
前記第１電圧及び前記昇圧回路から第２制御電圧を受けて、前記カラム選択トランジスタを制御するカラムデコーダと、
前記第１電圧及び前記昇圧回路から第３制御電圧を受けて、前記メモリアレイのワードラインを制御するローデコーダと、を備えることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項９】
前記少なくとも一つの昇圧回路は、
前記第１制御電圧、第２制御電圧及び第３制御電圧をそれぞれ出力する第１昇圧回路、第２昇圧回路及び第３昇圧回路を備え、
前記相変化メモリ装置は、
前記カラムデコーダに前記第１電圧または前記第２制御電圧を選択的に印加する第１選択回路と、
前記ローデコーダに前記第１電圧または前記第３制御電圧を選択的に印加する第２選択回路と、を備えることを特徴とする請求項８に記載の相変化メモリ装置。
【請求項１０】
前記昇圧回路は、
前記読み出し動作モード及び前記待機モードでは、前記第１電圧を昇圧させてサブ制御電圧を発生し、
前記サブ制御電圧は、
前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有することを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
前記制御信号は、書き込み活性信号であり、前記書き込み動作モードで活性化され、前記読み出し動作モード及び待機モードで非活性化されることを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１２】
相変化物質及びダイオードで構成された複数の相変化メモリセル、複数のビットライン、及び複数のワードラインを備えるメモリアレイと、
前記メモリアレイにデータを書き込む書き込みドライバと、
前記データが書き込まれるメモリセルのビットラインを選択するカラムデコーダと、
前記データが書き込まれるメモリセルのワードラインを選択するローデコーダと、を備え、
前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、それぞれ別途の電圧発生装置によって駆動され、
待機モードで、前記ワードラインとビットラインとの電圧レベルを互いに同じように維持することを特徴とする相変化メモリ装置。
【請求項１３】
前記電圧発生装置は、
書き込み動作モードでは、第１電圧が昇圧された制御電圧を発生し、
読み出し動作モード及び待機モードでは、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有するサブ制御電圧を発生させることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１４】
前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、制御信号に応答して入力される前記制御電圧及び前記第１電圧のうち一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する第１選択回路及び第２選択回路をさらに備えることを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１５】
前記制御信号は、書き込み活性信号であり、前記書き込み動作モードで活性化され、前記読み出し動作モード及び前記待機モードで非活性化されることを特徴とする請求項１４に記載の相変化メモリ装置。
【請求項１６】
前記待機モードでは、前記ワードライン及びビットラインの電圧レベルを前記第１電圧の電圧レベルまたは前記接地電圧レベルに維持することを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１７】
前記待機モードでは、前記相変化メモリセルに連結されたワードライン及びビットラインがフローティング状態にされることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１８】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインを活性化させ、前記選択されていない相変化メモリセルに連結されたビットラインをフローティング状態にすることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１９】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインを活性化させ、前記選択されていない相変化メモリセルに連結されたビットラインを所定のクランピング電圧レベルに維持することを特徴とする請求項１２に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置に係り、特に、動作モードに応じて駆動電圧レベルを変更できる相変化メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）とも呼ばれる。ＯＵＭは、加熱されてから冷却されれば、２つの状態のうち、何れか一つの状態に維持され、加熱及び冷却によって再び状態が変わりうるカルコゲニド合金のような相変化物質で構成される。
【０００３】
ここで、２つの状態とは、結晶状態と非晶質状態とを意味する。ＰＲＡＭに関しては、特許文献１及び特許文献２に説明されている。ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００４】
ＰＲＡＭの相変化物質が非晶質状態になるために、抵抗熱によって相変化物質の溶融点以上に加熱される。そして、高速で冷却される。相変化物質を結晶状態にするために、相変化物質は、一定時間の間に溶融点以下の温度に加熱された後に冷却される。
【０００５】
相変化メモリの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般的に、ＧＳＴ合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）と結晶状態（セットまたは０）とに速く変化できる性質のために、メモリ装置に有用に使用されうる。非晶質状態で相変化物質は、低い反射性及び高い抵抗を有し、結晶状態で相変化物質は、高い反射性及び低い抵抗を有する。
【０００６】
カルコゲニド物質からなるメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲニド物質の抵抗を測定するによって行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち、何れか一つの状態にして、一定の論理値を有させる動作である。
【０００７】
メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱した後、高速に冷却して非晶質状態にするか、または溶融点以下の温度に加熱した後、一定時間の間にその温度を維持した後に冷却して結晶状態にする。
【０００８】
図１Ａ及び図１Ｂは、２つの状態による相変化メモリセルをそれぞれ示す図面である。
【０００９】
相変化メモリセル１０は、相変化物質１４上に形成される伝導性の上部電極１２を備える。伝導性の下部電極コンタクト（ＢＥＣ）１６は、上部電極１２及び相変化物質１４を伝導性の下部電極１８に連結する。
【００１０】
図１Ａに示すように、メモリセル１０は、セット状態または０状態にある。この状態では、相変化物質１４は、結晶状態である。図１Ｂに示すように、メモリセル１０は、リセット状態または１の状態にある。この状態で相変化物質１４は、非晶質状態である。
【００１１】
図１Ａ及び図１Ｂには、相変化メモリセル１０を通じて流れる電流を制御し、ワードラインＷＬに連結されるダイオードＤが示されている。相変化メモリセル１０に電流が流れれば、下部電極コンタクト（ＢＥＣ）１６は、相変化物質１４を加熱して状態を変化させるヒータとして動作する。
【００１２】
図２は、ダイオードタイプの相変化メモリセルを備えるメモリアレイを示す回路図である。図２に示すように、メモリアレイ２００の単位相変化メモリセルは、ビットラインとワードラインとの間に相変化物質と直列に連結されるダイオードを備える。選択されたセルに連結されたビットラインには高電圧が印加され、選択されたセルに連結されたワードラインには低電圧が印加される。選択されていない残りのワードラインには、全て高電圧が印加される。
【００１３】
図３は、一般的な相変化メモリ装置の構造を示す図面である。図３に示すように、相変化メモリ装置３００は、メモリアレイ３１０、メモリアレイ制御部３２０、書き込みドライバＷＤ、カラムデコーダＹＤ、ローデコーダＸＤ及びセンス増幅部ＳＡＵを備える。
【００１４】
メモリアレイ３１０は、相変化物質ＧＳＴ及びダイオードＤで構成される複数のメモリセル１０、ノードＮＡと選択すべきカラムとを連結するカラム選択トランジスタＣＳＴＲを備える。
【００１５】
書き込みドライバＷＤは、書き込み動作モードで、メモリセル１０にデータを書き込む。書き込みドライバＷＤの構造は、特許文献３などに開示されているので、構造についての詳細な説明を省略する。
【００１６】
ローデコーダＸＤは、書き込み動作時、または読み出し動作時にローアドレスＸＡＤＤに応答して、データが書き込みまたは読み出されるメモリセル１０を選択する。ローデコーダＸＤは、メモリセル１０のダイオードＤが連結されたワードラインＷＬの電圧レベルを制御することによって、メモリセル１０を選択または非選択にする。
【００１７】
カラムデコーダＹＤは、カラムアドレスＹＡＤＤに応答して、書き込み動作時または読み出し動作時にデータが書き込みまたは読み出しされるメモリセル１０とノードＮＡとを連結する。カラムデコーダＹＤは、カラム選択トランジスタＣＳＴＲのゲートが連結されたノードＮＢの電圧レベルを制御することによって、メモリセル１０とノードＮＡとを連結または遮断する。
【００１８】
センス増幅部ＳＡＵは、データの読み出し動作時にノードＮＡの電圧レベルを感知してデータ値を測定する。センス増幅部ＳＡＵは、センス増幅回路Ｓ／Ａ、センス増幅回路Ｓ／Ａの入力端とセンスアンプ電源電圧ＶＳＡとの間に連結されるバイアストランジスタＢＴＲ、及びノードＮＡとセンス増幅回路Ｓ／Ａの前記入力端との間に連結されたクランプトランジスタＰＴＲを備える。センス増幅回路Ｓ／Ａの他の入力端には、基準電圧ＶＲＥＦが印加される。
【００１９】
センスアンプ電源電圧ＶＳＡは、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動する電源電圧ＶＣＣと同じレベルであるか、または異なるレベルでありうる。
【００２０】
バイアストランジスタＢＴＲは、待機モードで、バイアス電圧ＶＢＩＡＳによってターンオンされて、ノードＮＡをセンスアンプ電源電圧ＶＳＡレベルに維持させる。クランプトランジスタＰＴＲは、読み出し動作モードで、クランプ電圧ＶＣＬＡＭＰに応答してターンオンされて、ノードＮＡをクランプ電圧ＶＣＬＡＭＰレベルに維持させる。
【００２１】
メモリアレイ制御部３２０は、選択されたメモリセル１０のビットラインに電源電圧ＶＣＣを印加するために、信号ＣＥに応答してターンオンされるトランジスタＴＲ２と、データの読み出し動作や書き込み動作前に信号ｎＰＵＬＳＥに応答してターンオンされて、ビットラインを接地電圧ＶＳＳレベルにするトランジスタＴＲ１とを備える。
【００２２】
図３に示すように、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、電源電圧ＶＣＣに応答して駆動される。そして、書き込み動作モード、読み出し動作モードまたは待機モードに関係なく、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤに印加される電源電圧ＶＣＣのレベルは一定に維持される。
【００２３】
しかし、書き込み動作モードで、相変化物質の相変化を起こすのに十分な電流をメモリセル１０に伝達するために、相変化メモリ装置３００は、各ノードＮＡ、ＮＢ、ＮＣに印加される電圧を高いレベルに維持する必要がある。そして、読み出し動作モードや待機モードでは、製造工程の微細化によって動作の信頼性の確保のために、駆動電圧のレベルを下げることが必要であり、また、待機モードで漏れ電流による待機電力の消耗を低減させることが必要である。
【特許文献１】米国特許第６,４８７,１１３号明細書
【特許文献２】米国特許第６,４８０,４３８号明細書
【特許文献３】韓国特許出願第２００４−４５８４９号
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする技術的課題は、例えば、動作モードに応じて必要な駆動電圧の電圧レベルを調節できる相変化メモリ装置を提供するところにある。
【課題を解決するための手段】
【００２５】
前記技術的課題を解決するための本発明の実施形態に係る相変化メモリ装置は、相変化物質及びダイオードで構成された複数の相変化メモリセルを備えるメモリアレイ、前記相変化メモリセルに連結された該当するビットラインとデータラインとを連結する複数のカラム選択トランジスタ、及び、前記データラインとセンス増幅部とを連結する制御ノードを備える相変化メモリ装置に関する。
【００２６】
相変化メモリ装置は、書き込み動作モードでは、前記制御ノード及び前記カラム選択トランジスタのゲートに、第１電圧が昇圧された制御電圧のうち、対応する制御電圧がそれぞれ印加され、選択された相変化メモリセルのワードラインには接地電圧が印加され、待機モードでは、前記メモリアレイの相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルが互いに同じである。
【００２７】
読み出し動作モードでは、前記カラム選択トランジスタのゲートには前記第１電圧が印加され、前記選択された相変化メモリセルのワードラインには接地電圧が印加され、前記制御ノードは、クランピング電圧レベルになり、前記待機モードでは、前記カラム選択トランジスタのゲートに接地電圧が印加され、前記制御ノードは、前記第１電圧レベルにプリチャージされる。
【００２８】
待機モードでは、前記相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルは、前記第１電圧の電圧レベルである。待機モードでは、前記相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルは、前記接地電圧レベルである。待機モードでは、相変化メモリセルに連結されたワードラインとビットラインとはフローティングされる。
【００２９】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインが活性化される間に、前記選択されていない相変化メモリセルに連結されたビットラインはフローティング状態にされる。
【００３０】
前記書き込み動作モード及び読み出し動作モードでは、前記選択された相変化メモリセルに連結されたワードライン及びビットラインが活性化される間に、前記選択されていない相変化メモリセルに連結されたビットラインは、所定のクランピング電圧レベルになる。
【００３１】
相変化メモリ装置は、対応する前記制御電圧に応答して前記相変化メモリセルにデータを書き込むために、前記制御ノードを制御する書き込みドライバ、対応する前記制御電圧または前記第１電圧に応答して、前記カラム選択トランジスタを制御するカラムデコーダ、及び対応する前記制御電圧または前記第１電圧に応答して、前記メモリアレイのワードラインを制御するローデコーダをさらに備える。
【００３２】
相変化メモリ装置は、前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、制御信号に応答して前記制御電圧をそれぞれ発生する昇圧回路、及び前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、前記制御信号に応答して入力される前記制御電圧及び前記第１電圧のうち何れか一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する選択部をさらに備える。
【００３３】
前記昇圧回路は、前記読み出し動作モード及び前記待機モードで、前記第１電圧を昇圧させてサブ制御電圧を発生させ、前記サブ制御電圧は、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有する。
【００３４】
前記制御信号は、書き込み活性信号であり、前記書き込み動作モードで活性化され、前記読み出し動作モード及び待機モードで非活性化される。
【００３５】
前記技術的課題を解決するための本発明の他の実施形態に係る相変化メモリ装置は、相変化物質及びダイオードから構成された複数の相変化メモリセルを備えるメモリアレイ、前記メモリアレイにデータを書き込む書き込みドライバ、前記データが書き込まれるメモリセルのビットラインを選択するカラムデコーダ、及び前記データが書き込まれるメモリセルのワードラインを選択するローデコーダを備える相変化メモリ装置に関する。
【００３６】
相変化メモリ装置の前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、それぞれ別途の電圧発生装置によって駆動され、待機モードでは、前記メモリアレイの相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルが互いに同じである。
【００３７】
前記電圧発生装置は、書き込み動作モードでは、第１電圧が昇圧された制御電圧を発生し、読み出し動作モード及び待機モードでは、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有する。
【００３８】
前記技術的課題を解決するための本発明の他の実施形態に係る相変化メモリ装置は、相変化物質及びダイオードで構成される相変化メモリセルを備えるメモリアレイ、書き込み昇圧回路及び書き込みドライバを備える。
【００３９】
書き込み昇圧回路は、書き込み動作モードでは、制御信号に応答して第１電圧を昇圧させて第１制御電圧に出力し、読み出し動作モードまたは待機モードでは、前記制御信号に応答して、前記第１電圧を昇圧させて第２制御電圧に出力する。
【００４０】
書き込みドライバは、前記第１制御電圧に応答して、選択された相変化メモリセルにデータを書き込む。前記制御信号は、書き込み活性信号であり、前記第１制御電圧は、前記相変化メモリセルの相変化を起こすのに十分に高い電圧であり、前記第２制御電圧は、前記第１制御電圧よりは低く、前記第１電圧よりは高い電圧レベルである。
【００４１】
相変化メモリ装置は、前記書き込み動作モードで、前記制御信号に応答して、前記第１電圧を昇圧させて第３制御電圧に出力し、前記読み出し動作モード及び前記待機モードで、前記制御信号に応答して前記第１電圧を出力するカラム昇圧制御部、及び前記書き込み動作モードで、前記第３制御電圧に応答して、前記選択された相変化メモリセルに連結されたビットラインを選択し、前記読み出し動作モードで、前記第１電圧に応答して、前記選択された相変化メモリセルに連結されたビットラインを選択するカラムデコーダをさらに備える。
【００４２】
相変化メモリ装置は、前記書き込み動作モードでは、前記制御信号に応答して、前記第１電圧を昇圧させて第５制御電圧に出力し、前記読み出し動作モード及び前記待機モードでは、前記制御信号に応答して前記第１電圧を出力するロー昇圧制御部、及び前記書き込み動作モードでは、前記第５制御電圧に応答して、前記選択された相変化メモリセルに連結されたワードラインを前記接地電圧レベルに選択し、前記読み出し動作モードでは、前記第１電圧に応答して、前記選択された相変化メモリセルに連結されたワードラインを前記接地電圧レベルに選択するローデコーダをさらに備える。
【発明の効果】
【００４３】
本発明に係る相変化メモリ装置及び駆動方法は、書き込み動作モードでは、書き込みドライバ、カラムデコーダ及びローデコーダに十分な書き込み電圧を供給し、読み出し動作モード及び待機動作モードでは、カラムデコーダ及びローデコーダに書き込み動作モードよりも低い電圧を印加することによって電流の損失を減らし、動作の信頼性を高めうる。また、待機モードでは、ワードラインとビットラインとの電圧レベルを同じに維持することによって、漏れ電流を防止できる。
【発明を実施するための最良の形態】
【００４４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。
【００４５】
図４は、本発明の実施形態に係る相変化メモリ装置の構造を示す図面である。本発明の実施形態に係る相変化メモリ装置４００は、相変化物質ＧＳＴ及びダイオードＤで構成された複数の相変化メモリセルを備えるメモリアレイ４１０、相変化メモリセルに連結された該当するビットラインＢＬとデータラインＤＬとを連結する複数のカラム選択トランジスタＣＳＴＲ、及び、データラインＤＬとセンス増幅部ＳＡＵとを連結する制御ノードＮ４を備える。
【００４６】
相変化メモリ装置４００では、書き込み動作モードにおいて、制御ノードＮ４及びカラム選択トランジスタＣＳＴＲのゲートに対して、第１電圧が昇圧された制御電圧のうち対応する制御電圧がそれぞれ印加される。
【００４７】
選択された相変化メモリセルのワードラインには接地電圧が印加され、待機モードでは、メモリアレイ４１０の相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルが互いに同じである。
【００４８】
相変化メモリ装置４００は、書き込みドライバＷＤ、カラムデコーダＹＤ、ローデコーダＸＤ、昇圧回路ＰＵＭＰＷ、ＰＵＭＰＣ、ＰＵＭＰＲ、選択部ＣＳ、ＲＳ及びメモリアレイ制御部４５０をさらに備える。
【００４９】
メモリアレイ制御部４５０は、選択されたメモリセル１０のビットラインに電源電圧ＶＣＣを印加するために、信号ＣＥに応答してターンオンされるトランジスタＴＲ２と、データの読み出し動作や書き込み動作前に信号ｎＰＵＬＳＥに応答してターンオンされて、ビットラインを接地電圧ＶＳＳレベルにするトランジスタＴＲ１とを備える。
【００５０】
メモリアレイ４１０が備える相変化メモリセル１０の相変化物質ＧＳＴは、Ｇｅ、Ｓｂ及びＴｅを含みうる。
【００５１】
以下では、説明の便宜のために、選択部ＣＳをカラム選択部と呼び、選択部ＲＳをロー選択部と呼ぶ。また、昇圧回路ＰＵＭＰＷを書き込み昇圧回路と呼び、昇圧回路ＰＵＭＰＣをカラム昇圧回路と呼び、昇圧回路ＰＵＭＰＲをロー昇圧回路と呼ぶ。
【００５２】
そして、カラム昇圧回路ＰＵＭＰＣ及びカラム選択部ＣＳをカラム昇圧制御部４２０と呼び、ロー昇圧回路ＰＵＭＰＲ及びロー選択部ＲＳをロー昇圧制御部４３０と呼ぶ。
【００５３】
図５は、図４のカラム選択部の構造を示す回路図である。図６は、動作モードと図４の相変化メモリ装置の各ノードの電圧レベルとの関係を示す図面である。以下、図４ないし図６を参照して、本発明の実施形態に係る相変化メモリ装置の動作について説明する。
【００５４】
本発明の実施形態に係る相変化メモリ装置４００は、それぞれの動作モードに適する昇圧電圧を独立的に生成して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動するための昇圧回路を備える。
【００５５】
書き込み動作モードでは、十分な電流生成のために、昇圧回路は、高電圧を出力し、待機モード及び読み出し動作モードでは、昇圧回路は、相変化メモリ装置４００の動作の信頼性に問題にならない程度の電圧を出力する。
【００５６】
書き込み昇圧回路ＰＵＭＰＷは、書き込み動作モードでは、制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧して第１制御電圧ＶＰＰ１を出力し、読み出し動作モードまたは待機モードでは、制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧して第２制御電圧ＶＰＰ２に出力する。書き込みドライバＷＤは、第１制御電圧ＶＰＰ１に応答して、選択されたメモリセル１０にデータを書き込む。
【００５７】
ここで、制御信号は、書き込み活性信号である。そして、第１電圧ＶＣＣは、電源電圧である。図３に示すように、従来の相変化メモリ装置３００の書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、電源電圧ＶＣＣが直接提供されて動作する。しかし、図４の相変化メモリ装置４００は、電源電圧ＶＣＣを昇圧し、動作モードに応じて昇圧された電圧レベルを異ならせて、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動する。
【００５８】
ここで、電源電圧は、外部から入力される電圧であるか、または外部から入力される電圧に応答して、内部電圧発生回路（図示せず）によって発生した電圧でありうる。
【００５９】
書き込み動作モードにおける相変化メモリ装置４００の動作について説明する。書き込み動作モードでは、メモリアレイ４１０のメモリセル１０が、ローアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤに応答して選択されると仮定する。
【００６０】
書き込み動作モードでは、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動するために、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧制御部４２０及びロー昇圧制御部４３０が何れも動作する。
【００６１】
ロー昇圧制御部４３０は、書き込み動作モードでは、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第５制御電圧ＶＰＰ５を出力する。
【００６２】
ロー昇圧制御部４３０は、ロー昇圧回路ＰＵＭＰＲ及びロー選択部ＲＳを備える。ロー昇圧回路ＰＵＭＰＲは、書き込み動作モードでは、制御信号ＷＥＮに応答して第５制御電圧ＶＰＰ５を発生し、読み出し動作モードまたは待機動作モードでは、第１電圧ＶＣＣを昇圧して第６制御電圧ＶＰＰ６に出力する。
【００６３】
ロー選択部ＲＳは、制御信号ＷＥＮに応答して第５制御電圧ＶＰＰ５及び第１電圧のうち何れか一つを出力する。制御信号ＷＥＮは、書き込み活性信号であるので、書き込み動作モードで活性化される。
【００６４】
ロー昇圧制御部４３０は、活性化された制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧して第５制御電圧ＶＰＰ５をに出力する。ロー選択部ＲＳは、制御信号ＷＥＮが活性化されれば、第５制御電圧ＶＰＰ５を選択して出力し、制御信号ＷＥＮが非活性化されれば、第１電圧ＶＣＣを選択して出力する。ロー選択部ＲＳの構造は、カラム選択部ＣＳの構造と同じであり、後述する。
【００６５】
ロー選択部ＲＳから出力された第５制御電圧ＶＰＰ５は、ローデコーダＸＤを駆動し、ローデコーダＸＤは、入力されるローアドレスＸＡＤＤに対応するメモリセル１０のワードラインＷＬ１に連結されたノードＮ６を接地電圧レベルに制御する。このとき、選択されていないワードラインＷＬ２〜ＷＬｎは、第５制御電圧ＶＰＰ５によって高電圧レベルに制御されうる。
【００６６】
カラム昇圧制御部４２０は、書き込み動作モードで制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧させて第３制御電圧ＶＰＰ３に出力し、読み出し動作モード及び待機モードで制御信号ＷＥＮに応答して、第１電圧ＶＣＣを出力する。
【００６７】
カラムデコーダＹＤは、書き込み動作モードで第３制御電圧ＶＰＰ３に応答して、入力されるカラムアドレスＹＡＤＤによって選択されたメモリセル１０に連結されたビットラインＢＬを選択し、読み出し動作モードで第１電圧ＶＣＣに応答して、カラムアドレスＹＡＤＤによって選択されたメモリセル１０に連結されたビットラインＢＬを選択し、待機モードでカラムデコーダＹＤは動作しない。カラム昇圧制御部４２０は、カラム昇圧回路ＰＵＭＰＣ及びカラム選択部ＣＳをさらに備える。
【００６８】
カラム昇圧回路ＰＵＭＰＣは、書き込み動作モードでは、制御信号ＷＥＮに応答して第３制御電圧ＶＰＰ３を発生し、読み出し動作モード及び待機モードでは、第１電圧ＶＣＣを昇圧して第４制御電圧ＶＰＰ４を出力する。
【００６９】
カラム選択部ＣＳは、制御信号ＷＥＮに応答して、第３制御電圧ＶＰＰ３及び第１電圧ＶＣＣのうち何れか一つを出力する。カラム昇圧制御部４２０は、活性化された制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧させて第３制御電圧ＶＰＰ３に出力し、カラム選択部ＣＳは、活性化された制御信号ＷＥＮに応答して、第３制御電圧ＶＰＰ３を選択してカラムデコーダＹＤに印加する。
【００７０】
図５にカラム選択部ＣＳの回路構造が開示される。カラム選択部ＣＳは、トランジスタＴＲ１〜ＴＲ６及びインバータＩＮＶを備える。書き込み動作モードでは、制御信号ＷＥＮが活性化されれば、トランジスタＴＲ３はターンオンされ、トランジスタＴＲ４はインバータＩＮＶによってターンオフされる。トランジスタＴＲ３がターンオンされれば、トランジスタＴＲ３とトランジスタＴＲ１との間のノードが接地電圧ＶＳＳレベルになり、トランジスタＴＲ５がターンオンされて、第３制御電圧ＶＰＰ３が出力される。
【００７１】
逆に、制御信号ＷＥＮがローレベルであれば、インバータＩＮＶによってトランジスタＴＲ４がターンオンされ、トランジスタＴＲ４とトランジスタＴＲ２との間のノードが接地電圧ＶＳＳレベルになる。それにより、トランジスタＴＲ６がターンオンされて、第１電圧ＶＣＣが出力される。
【００７２】
ロー選択部ＲＳも、カラム選択部ＣＳの構造と同じである。カラム選択部ＣＳ及びロー選択部ＲＳは、制御信号ＷＥＮに応答して、入力される二つの電圧のうち一つを選択するマルチプレクサとして機能する。図５のカラム選択部ＣＳの回路構造は、一つの例であり、これに限定されるものではない。
【００７３】
第３制御電圧ＶＰＰ３によって駆動されるカラムデコーダＹＤは、メモリセル１０に連結されたビットラインＢＬを選択するスイッチを活性化させるための電圧をノードＮ５に印加する。ここで、スイッチは、カラム選択トランジスタＣＳＴＲである。ノードＮ５に印加される電圧は、第３制御電圧ＶＰＰ３によって駆動される電圧である。
【００７４】
第３制御電圧ＶＰＰ３は、選択されたメモリセル１０に連結されたビットラインＢＬを選択するためのスイッチを活性化にするのに十分に高い電圧である。例えば、第３制御電圧ＶＰＰ３は、約３〜５Ｖの電圧になりうる。
【００７５】
第３制御電圧ＶＰＰ３によってメモリセル１０とノードＮ４とを連結するカラム選択トランジスタＣＳＴＲは、図３の相変化メモリ装置３００の書き込み動作モードでターンオンされる程度がさらに大きくなる。
【００７６】
書き込み動作モードで書き込み昇圧回路ＰＵＭＰＷは、制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧させて第１制御電圧ＶＰＰ１を出力し、書き込みドライバＷＤは、第１制御電圧ＶＰＰ１応答してノードＮ４に書き込み電圧を印加する。
【００７７】
書き込み電圧は、前記第１制御電圧ＶＰＰ１によって駆動される電圧であり、第１制御電圧ＶＰＰ１は、メモリセル１０の相変化を起こすのに十分に高い電圧である。例えば、第１制御電圧ＶＰＰ１は、約３〜５Ｖの電圧になりうる。
【００７８】
このように、書き込み動作モードでは、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲは、それぞれ対応するノードＮ１、Ｎ２、Ｎ３で活性化された制御信号ＷＥＮに応答して、第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５を発生させる。
【００７９】
そして、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、それぞれ第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５に応答してノードＮ４、Ｎ５、Ｎ６を制御する。したがって、書き込み動作時に発生する電流の損失を減らしうる。
【００８０】
書き込み動作モードでの各ノードＮ１〜Ｎ６の電圧レベル状態が図６に示される。
【００８１】
図７ないし図９に示すように、書き込み動作モード及び読み出し動作モードでは、選択されていないビットラインがフローティング状態にされることが分かる。通常、書き込み動作モードや読み出し動作モードにおいて選択されていないビットラインはローレベルになるが、本発明の実施形態に係る相変化メモリ装置４００は、書き込み動作モード及び読み出し動作モードで選択されたワードラインが実際に活性化される間（図７ないし図９のＡ及びＢ部分）に選択されていないビットラインはフローティング状態にされる。
【００８２】
非選択のビットラインの電圧レベルがローレベルである場合、選択されたビットラインの高電圧が、選択されたワードラインに連結された隣接した相変化メモリセルを通じて非選択のビットラインに流れる漏れ電流が発生しうる。非選択のビットラインをフローティングさせれば、このような問題を防止できる。
【００８３】
図１０に示すように、本発明の実施形態に係る相変化メモリ装置４００では、書き込み動作モード及び読み出し動作モードにおいて選択されていないビットラインの電圧レベルが所定のクランピング電圧レベルにされることが分かる。
【００８４】
書き込み動作モードや読み出し動作モードにおいて選択されていないビットラインはローレベルになるが、この場合、選択されて高電圧が印加されたビットライン、選択されて接地電圧レベルになったワードライン、及び選択されたビットラインに隣接した非選択のビットラインは、ＰＮＰタイプのトランジスタを形成し、選択されたビットラインから非選択のビットラインに漏れ電流が流れる。
【００８５】
本発明の実施形態に係る相変化メモリ装置４００は、書き込み動作モード及び読み出し動作モードにおいて選択されたワードラインが実際に活性化される間に、選択されていないビットラインの電圧レベルを所定のクランピング電圧レベルに維持することによって、前記のような漏れ電流の発生を防止できる。
【００８６】
クランピング電圧レベルは、前記漏れ電流が発生しないほどに、前記選択されたビットラインの電圧レベルに近接するレベルでありうる。
【００８７】
読み出し動作モード及び待機モードにおける相変化メモリ装置４００の動作について説明する。読み出し動作モードでは、メモリアレイ４１０のメモリセル１０が選択されると仮定する。
【００８８】
読み出し動作モード及び待機モードでは、制御信号ＷＥＮは非活性化され、書き込みドライバＷＤは動作しない。書き込み昇圧回路ＰＵＭＰＷは、非活性化された制御信号ＷＥＮに応答して、第２制御電圧ＶＰＰ２をノードＮ１に発生する。第２制御電圧ＶＰＰ２は、第１制御電圧ＶＰＰ１よりは低く、第１電圧ＶＣＣよりは高い電圧レベルである。例えば、第２制御電圧ＶＰＰ２の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間に位置できる。
【００８９】
第２制御電圧ＶＰＰ２は、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内に書き込み昇圧回路ＰＵＭＰＷが第１制御電圧ＶＰＰ１を発生するようにする。すなわち、書き込み動作モードではない場合にも、第１制御電圧ＶＰＰ１よりは低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第２制御電圧ＶＰＰ２を発生させることによって、書き込み動作モードに転換された場合にも、第１制御電圧ＶＰＰ１を高速で発生させうる。
【００９０】
待機モードでは、バイアストランジスタＢＴＲは、バイアス電圧ＶＢＩＡＳによってターンオンされて、ノードＮ４を第１電圧ＶＣＣレベルに維持させる。読み出し動作モードでは、クランプトランジスタＰＴＲは、クランプ電圧ＶＣＬＡＭＰに応答してターンオンされて、ノードＮ４をクランプ電圧ＶＣＬＡＭＰレベルに維持させる。
【００９１】
読み出し動作モードでは、ノードＮ４がクランプ電圧ＶＣＬＡＭＰレベルに維持される動作は、当業者ならば理解できるので、その詳細な説明を省略する。
【００９２】
カラム昇圧回路ＰＵＭＰＣは、読み出し動作モード及び待機動作モードでは、非活性化された制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧させた第４制御電圧ＶＰＰ４をノードＮ２に出力する。第４制御電圧ＶＰＰ４は、第３制御電圧ＶＰＰ３よりは低く、第１電圧ＶＣＣよりは高い電圧レベルである。例えば、第４制御電圧ＶＰＰ４の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間でありうる。
【００９３】
第４制御電圧ＶＰＰ４も、第２制御電圧ＶＰＰ２と同様に、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内にカラム昇圧回路ＰＵＭＰＣが第３制御電圧ＶＰＰ３を発生するようにする。
【００９４】
すなわち、書き込み動作モードではない場合にも、第３制御電圧ＶＰＰ３よりは低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第４制御電圧ＶＰＰ４を発生することによって、書き込み動作モードに転換された場合にも第３制御電圧ＶＰＰ３を高速で発生させうる。
【００９５】
読み出し動作モードでカラム選択部ＣＳは、第１電圧ＶＣＣを選択してカラムデコーダＹＤに出力する。そして、カラムデコーダＹＤは、第１電圧ＶＣＣに応答して、カラム選択トランジスタＣＳＴＲのゲートに連結されたノードＮ５の電圧レベルを制御する。したがって、カラム選択トランジスタＣＳＴＲはターンオンされて、メモリセル１０から読み出されたデータをノードＮ４に伝送する。
【００９６】
書き込み動作モードで、カラム選択トランジスタＣＳＴＲが第３制御電圧ＶＰＰ３に応答してターンオンされるが、読み出し動作モードでは、カラム選択トランジスタＣＳＴＲが第１電圧ＶＣＣに応答してターンオンされる。
【００９７】
待機モードでは、カラムデコーダＹＤは、カラム選択部ＣＳから第１電圧ＶＣＣを受けるが、カラムデコーダＹＤは動作せず、カラム選択トランジスタＣＳＴＲも非選択になって、ノードＮ５は接地電圧ＶＳＳレベルになる。
【００９８】
ロー昇圧回路ＰＵＭＰＲは、読み出し動作モードでは、非活性化された制御信号ＷＥＮに応答して、第１電圧ＶＣＣを昇圧させた第６制御電圧ＶＰＰ６をノードＮ３に出力する。第６制御電圧ＶＰＰ６は、第５制御電圧ＶＰＰ５よりは低く、第１電圧ＶＣＣよりは高い電圧レベルである。例えば、第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間でありうる。
【００９９】
第６制御電圧ＶＰＰ６も、第２制御電圧ＶＰＰ２と同様に、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内にロー昇圧回路ＰＵＭＰＲが第５制御電圧ＶＰＰ５を発生するようにする。
【０１００】
すなわち、書き込み動作モードではない場合にも、第５制御電圧ＶＰＰ５よりは低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第６制御電圧ＶＰＰ６を発生させることによって、書き込み動作モードに転換された場合にも第５制御電圧ＶＰＰ５を高速で発生させうる。
【０１０１】
読み出し動作モードでは、ロー選択部ＲＳは、第１電圧ＶＣＣを選択してローデコーダＸＤに出力する。そして、ローデコーダＸＤは、第１電圧ＶＣＣに応答して、メモリセル１０のワードラインＷＬ１に連結されたノードＮ６の電圧レベルを接地電圧レベルに制御する。
【０１０２】
本発明の実施形態に係る相変化メモリ装置４００は、待機モードでメモリアレイ４１０の相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルを互いに同じく維持することによって、漏れ電流を遮断する。
【０１０３】
待機モードでは、相変化メモリセルに連結されたワードラインとビットラインとの電圧レベルが互いに同じであればよいので、ワードラインとビットラインとの電圧レベルを第１電圧ＶＣＣの電圧レベルに制御してもよく（図７を参照）、接地電圧レベルに制御してもよく（図８を参照）、ワードラインとビットラインとをフローティングさせてもよい。（図９を参照）
第１電圧ＶＣＣに応答して、動作モードによって相異なる電圧レベルを有する制御電圧を発生させる書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲの構造は、公知の差動増幅器型の昇圧回路などと多様であり、当業者ならば、昇圧回路の構造及び動作を理解できるので、その詳細な説明は省略する。
【０１０４】
カラムデコーダＹＤ及びローデコーダＸＤの構造及び動作も、当業者ならば理解できるので、その詳細な説明を省略する。また、第１制御電圧ＶＰＰ１ないし第６制御電圧ＶＰＰ６の電圧レベルについて具体的な数値を挙げて説明したが、このような電圧レベルは、単に本発明の相変化メモリ装置４００の動作のための一つの実施形態であり、これに限定されるものではない。
【０１０５】
本発明の実施形態に係る相変化メモリ装置４００において、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルより大きいものとして説明された。第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルが第１電圧ＶＣＣの電圧レベルより大きい理由は、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内に第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルを第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５の電圧レベルに昇圧させるためである。
【０１０６】
しかし、他の実施形態として、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルと同じでありうる。すなわち、制御信号ＷＥＮが活性化された場合、第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５の電圧レベルに昇圧される時間が、前記実施形態より長くなりうるが、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲは、制御信号ＷＥＮが非活性化された場合には、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６を出力せず、第１電圧ＶＣＣを出力してもよい。
【０１０７】
本発明の実施形態に係る相変化メモリ装置４００は、書き込み動作モードで高い電圧レベルを利用して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動し、読み出し動作モード及び待機モードでは、書き込み動作モードより低い電圧レベルを利用して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動することによって、書き込み動作時の消費電流を低減させ、動作の信頼性を高めうる。
【０１０８】
本発明の他の実施形態に係る相変化メモリ装置について、特許請求の範囲で使用された用語のうちサブ制御電圧は、前述の第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６を意味し、制御ノードは、ノードＮ４を意味する。
【０１０９】
また、本発明の実施形態がＧｅ、Ｓｂ及びＴｅから構成される相変化物質を備える相変化メモリ装置について説明しているが、印加される電流または電圧によって状態が変化するある適当な物質によって製作されたメモリ装置にも適用できるということを、当業者ならば分かるであろう。
【０１１０】
以上のように、図面及び明細書で最適の実施形態が開示された。ここでは特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものはない。
【０１１１】
したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【０１１２】
本発明は、相変化メモリ装置に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【０１１３】
【図１Ａ】相変化メモリセルを示す図面である。
【図１Ｂ】相変化メモリセルを示す図面である。
【図２】ダイオードタイプの相変化メモリセルを備えるメモリアレイを示す回路図である。
【図３】一般的な相変化メモリ装置の構造を示す図面である。
【図４】本発明の実施形態に係る相変化メモリ装置の構造を示す図面である。
【図５】図４のカラム選択部の構造を示す回路図である。
【図６】動作モードによって、図４の相変化メモリ装置の各ノードの電圧レベルを示す図面である。
【図７】図４の相変化メモリ装置の待機モード時のビットライン及びワードラインの電圧レベルを説明する図面である。
【図８】図４の相変化メモリ装置の待機モード時のビットライン及びワードラインの電圧レベルを説明する他の図面である。
【図９】図４の相変化メモリ装置の待機モード時のビットライン及びワードラインの電圧レベルを説明する他の図面である。
【図１０】図４の相変化メモリ装置の書き込み及び読み出し動作モード時の選択されていないビットラインの電圧レベルを説明する図面である。
【符号の説明】
【０１１４】
１０  相変化メモリセル
４００  相変化メモリ装置
４１０  メモリアレイ
４２０  カラム昇圧制御部
４５０  メモリアレイ制御部
Ｓ／Ａ  センス増幅回路
ＶＲＥＦ  基準電圧
ＧＳＴ  相変化物質
Ｄ  ダイオード
ＢＬ  ビットライン
ＤＬ  データライン
ＣＳＴＲ  カラム選択トランジスタ
ＳＡＵ  センス増幅部
Ｎ１ないしＮ６  制御ノード
ＷＤ  書き込みドライバ
ＹＤ  カラムデコーダ
ＸＤ  ローデコーダ
ＰＵＭＰＷ、ＰＵＭＰＣ、ＰＵＭＰＲ  昇圧回路
ＣＳ、ＲＳ  選択部
ＶＣＣ  電源電圧
ＶＳＡ  センスアンプ電源電圧
ＣＥ  信号
ｎＰＵＬＳＥ  信号
ＶＳＳ  接地電圧
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
ＰＵＭＰＲ  ロー昇圧回路
ＲＳ  ロー選択部
ＶＰＰ１ないしＶＰＰ６  制御電圧
ＷＥＮ  制御信号
ＷＬ１ないしＷＬｎ  ワードライン
ＢＴＲ  バイアストランジスタ
ＶＣＬＡＭＰ  クランプ電圧
ＰＴＲ  クランプトランジスタ
【図１Ａ】
2007073176.tif 000003
【図１Ｂ】
2007073176.tif 000004
【図２】
2007073176.tif 000005
【図３】
2007073176.tif 000006
【図４】
2007073176.tif 000007
【図５】
2007073176.tif 000008
【図６】
2007073176.tif 000009
【図７】
2007073176.tif 000010
【図８】
2007073176.tif 000011
【図９】
2007073176.tif 000012
【図１０】
2007073176.tif 000013