(57)【要約】【課題】複数のテスト機能を持つ半導体装置に必要な専用の入出力端子数を少なくし、半導体装置の小型化によるコストダウンを行う。【解決手段】基準信号を発生する発振回路１００と、基準信号を分周し駆動信号を生成する駆動回路２００と、からなる計時情報を制御する半導体装置１において、駆動回路２００は、基準信号を入力し第１の分周信号を出力する第１の分周回路２１０と、第１の分周信号かテスト用加速クロック信号かを選択する第１の制御信号により制御される第１の入力信号切替回路２２０と、第１の入力信号切替回路２２０の出力信号を入力し第２の分周信号を出力する第２の分周回路２３０と、第２の分周信号かテスト用加速クロック信号かを選択する第２の制御信号により制御される第２の入力信号切替回路２４０と、第２の入力信号切替回路２４０の出力信号を入力し駆動信号を出力する第３の分周回路２５０と、を有する。【選択図】図１
2007114031.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を発生する発振回路と、前記基準信号を分周し駆動信号を生成する駆動回路と
、からなり、前記駆動信号により計時機能を制御する半導体装置において、
前記駆動回路は、
前記駆動信号を加速して出力するためのテスト用加速クロック信号を有し、
前記基準信号を入力し第１の分周信号を出力する第１の分周回路と、
前記第１の分周信号を出力するか、または、前記テスト用加速クロック信号を出力する
か、を選択する第１の制御信号により制御される第１の入力信号切替回路と、
前記第１の入力信号切替回路の出力信号を入力し第２の分周信号を出力する第２の分周
回路と、
前記第２の分周信号を出力するか、または、前記テスト用加速クロック信号を出力する
か、を選択する第２の制御信号により制御される第２の入力信号切替回路と、
前記第２の入力信号切替回路の出力信号を入力し前記駆動信号を出力する第３の分周回
路と、を有する、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１の分周回路の分周率と、前記第２の分
周回路の分周率と、前記第３の分周回路の分周率の各々は、前記第１の分周信号の周波数
と、前記第２の分周信号の周波数と、前記駆動信号の周波数の各々が、所定の自然数ｎの
累乗となるように設定されている、ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記第１の分周信号の周波数は前記所
定の自然数ｎの２乗、前記第２の分周信号の周波数は前記所定の自然数ｎの１乗、前記駆
動信号の周波数は前記所定の自然数ｎの０乗、である、ことを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とそれを備える電子機器に関するものであり、特に、計時機能の
評価を行うための半導体装置に関するものである。
【背景技術】
【０００２】
従来、外部からの制御によって特性評価もしくは機能評価テストを行う半導体装置で、
テスト信号入力によってテストを行い、複数のテスト機能を持ったテストモードを搭載す
るためには、通常モードからテストモードへの移行を制御するための入力端子、テスト信
号入力用端子、テスト機能切り替え信号用入力端子の３端子、もしくは、テスト機能の数
に対応したより多数のテスト機能切り替え用入力端子が必要であった。
【０００３】
この問題を解決するために、例えば特許文献１には、分周回路のテスト用加速クロック
入力について、加速対象となる分周段毎に、加速クロック入力制御信号が存在しているも
のの、加速対象となる分周回路の周波数については、規則性が無く、任意に選択されてい
る。
【０００４】
【特許文献１】特開２００２−１８４８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、加速対象となる分周回路の周波数について、任意設定
の為、加速クロック入力を任意の分周段に、複数設置をし、かつ、同時クロック入力など
を駆使しても、クロック入力の発数が多くなるケースがあり、テスト時間（テストコスト
）に影響があった。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、テスト端子数を少なくし、テ
スト時間を短縮することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
＜発明１＞
上記課題を解決するために、本発明の半導体装置では、基準信号を発生する発振回路と
、前記基準信号を分周し駆動信号を生成する駆動回路と、からなり、前記駆動信号により
計時機能を制御する半導体装置において、前記駆動回路は、前記駆動信号を加速して出力
するためのテスト用加速クロック信号を有し、前記基準信号を入力し第１の分周信号を出
力する第１の分周回路と、前記第１の分周信号を出力するか、または、前記テスト用加速
クロック信号を出力するか、を選択する第１の制御信号により制御される第１の入力信号
切替回路と、前記第１の入力信号切替回路の出力信号を入力し第２の分周信号を出力する
第２の分周回路と、前記第２の分周信号を出力するか、または、前記テスト用加速クロッ
ク信号を出力するか、を選択する第２の制御信号により制御される第２の入力信号切替回
路と、前記第２の入力信号切替回路の出力信号を入力し前記駆動信号を出力する第３の分
周回路と、を有する、ことを要旨とする。
【０００８】
この構成によれば、駆動回路に対し、第１の制御信号と第２の制御信号をテスト用加速
クロック信号を選択する状態にし、所定の数のテスト用加速クロック信号を第２の分周回
路と第３の分周回路に同時に入力した後、第２の制御信号を第２の分周信号を選択する状
態に切り替え、残りの数のテスト用加速クロック信号を第２の分周回路に入力することに
より、少ないテスト用加速クロック信号で駆動信号を出力させることができ、テスト時間
を短縮することができる。
【０００９】
＜発明２＞
また、本発明の半導体装置では、前記第１の分周回路の分周率と、前記第２の分周回路
の分周率と、前記第３の分周回路の分周率の各々は、前記第１の分周信号の周波数と、前
記第２の分周信号の周波数と、前記駆動信号の周波数の各々が、所定の自然数ｎの累乗と
なるように設定されている。
【００１０】
この構成によれば、駆動回路に対し、第１の制御信号と第２の制御信号をテスト用加速
クロック信号を選択する状態にし、第２の分周信号の周波数から１を引いた数のテスト用
加速クロック信号を第２の分周回路と第３の分周回路に同時に入力した後、第２の制御信
号を第２の分周信号を選択する状態に切り替え、残りの数のテスト用加速クロック信号を
第２の分周回路に入力することにより、少ないテスト用加速クロック信号で駆動信号を出
力させることができ、テスト時間を短縮することができる。
【００１１】
＜発明３＞
また、本発明の半導体装置では、前記第１の分周信号の周波数は前記所定の自然数ｎの
２乗、前記第２の分周信号の周波数は前記所定の自然数ｎの１乗、前記駆動信号の周波数
は前記所定の自然数ｎの０乗、である。
【００１２】
この構成によれば、第１の制御信号と第２の制御信号をテスト用加速クロック信号を選
択する状態にし、第２の分周信号の周波数から１を引いた数のテスト用加速クロック信号
を第２の分周回路と第３の分周回路に同時に入力した後、第２の制御信号を第２の分周信
号を選択する状態に切り替え、残りの数のテスト用加速クロック信号を第２の分周回路に
入力することにより、少ないテスト用加速クロック信号で駆動信号を出力させることがで
き、テスト時間を短縮することができる。
【００１３】
＜発明４＞
次に、本発明に係る電子機器は、上述した半導体装置を備え、例えば、電子時計、パー
ソナルコンピュータ、携帯電話機、および携帯情報端末等が該当する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を具体化した第１実施形態について図面に従って説明する。なお、本実施
形態にあっては、テスト用加速クロック信号を入力して駆動回路の加速試験をおこなう電
子機器としてのアナログ電子時計について説明をおこなうが、本発明をこれに限定する趣
旨ではなく、所定の機能評価のための信号を入力するテストモードを備えている半導体装
置とそれを用いた電子機器であれば、本発明の適用が可能であり、たとえば、デジタル電
子時計でもよい。
（第１実施形態）
【００１５】
＜半導体装置の構成＞
図１は、本発明の第１実施形態に係る半導体装置の構成を示すブロック図である。同図
に示されるように、半導体装置１は、発振回路１００と、駆動回路２００と、桁上げ発生
回路３００と、計時機能であるクロックカウンタ３１０と、３線式シリアルインターフェ
ース制御回路４００と、システム制御レジスタ５００と、バス６００と、から構成されて
いる。
【００１６】
発振回路１００は、基準信号Ｖ０を発生し、駆動回路２００に出力する。駆動回路２０
０は、基準信号Ｖ０を入力し駆動信号Ｖ３を生成する。
【００１７】
３線式シリアルインターフェース制御回路４００は、図示しない外部機器からのデータ
入出力信号ＤＩＯとクロック信号ＣＬＫとチップイネーブル信号ＣＥにより制御され、バ
ス６００に制御信号を出力する。データ入出力信号ＤＩＯは、第１の制御信号である第１
制御信号Ｃ１と、第２の制御信号である第２制御信号Ｃ２と、リセット信号を制御する信
号が含まれている。３線式シリアルインターフェース制御回路４００は、チップイネーブ
ル信号ＣＥがＨｉｇｈの期間にクロック信号ＣＬＫのタイミングに基づきデータ入出力信
号ＤＩＯのシリアルデータをバス６００を介してシステム制御レジスタ５００に書き込む
。
【００１８】
システム制御レジスタ５００は、第１制御信号Ｃ１と、第２制御信号Ｃ２と、リセット
信号を保持する。
【００１９】
駆動回路２００は、さらに、第１の分周回路である第１分周回路２１０と、第１の入力
信号切替回路である第１入力信号切替回路２２０と、第２の分周回路である第２分周回路
２３０と、第２の入力信号切替回路である第２入力信号切替回路２４０と、第３の分周回
路である第３分周回路２５０と、から構成されている。
【００２０】
第１分周回路２１０は、基準信号Ｖ０を入力し第１の分周信号である第１分周信号Ｖ１
と桁上げ基準信号Ｖ４を出力する。第１入力信号切替回路２２０は、第１分周信号Ｖ１ま
たはテスト用加速クロック信号ＴＥＳＴを第１制御信号Ｃ１により選択し第１出力信号Ｓ
１に出力する。第１入力信号切替回路２２０は、第１制御信号Ｃ１がＬｏｗの時に第１分
周信号Ｖ１を第１出力信号Ｓ１に出力し、第１制御信号Ｃ１がＨｉｇｈの時にテスト用加
速クロック信号ＴＥＳＴを第１出力信号Ｓ１に出力する。
【００２１】
第２分周回路２３０は、第１出力信号Ｓ１を入力し第２の分周信号である第２分周信号
Ｖ２を出力する。第２入力信号切替回路２４０は、第２分周信号Ｖ２またはテスト用加速
クロック信号ＴＥＳＴを第２制御信号Ｃ２により選択し第２出力信号Ｓ２に出力する。第
２入力信号切替回路２４０は、第２制御信号Ｃ２がＬｏｗの時に第２分周信号Ｖ２を第２
出力信号Ｓ２に出力し、第２制御信号Ｃ２がＨｉｇｈの時にテスト用加速クロック信号Ｔ
ＥＳＴを第２出力信号Ｓ２に出力する。
【００２２】
第３分周回路２５０は、第２出力信号Ｓ２を入力し駆動信号Ｖ３を出力する。
【００２３】
桁上げ発生回路３００は、駆動信号Ｖ３と桁上げ基準信号Ｖ４を入力し、駆動信号Ｖ３
と桁上げ基準信号Ｖ４が共にＬｏｗの期間に桁上げ信号ＵＰをＨｉｇｈで出力する。クロ
ックカウンタ３１０は、桁上げ信号ＵＰがＬｏｗからＨｉｇｈに遷移すると、桁上げが行
われる。
【００２４】
リセット信号がＨｉｇｈの期間、第１分周回路２１０と、第２分周回路２３０と、第３
分周回路２５０と、桁上げ発生回路３００の内部ノードがＬｏｗにリセットされ、第１分
周信号Ｖ１と、第２分周信号Ｖ２と、駆動信号Ｖ３と、桁上げ信号ＵＰがＬｏｗにリセッ
トされる。
【００２５】
次に、本半導体装置１において、クロックカウンタ３１０を通常動作よりも高速に加速
して計時機能の加速検査を行う方法について説明する。
【００２６】
＜テスト用加速クロック信号を使用しない場合＞
まず、図２を参照してテスト用加速クロック信号を使用しない場合の桁上げ信号の出力
を説明する。図２は、テスト用加速クロック信号を用いない場合の桁上げ信号の出力を説
明するタイミングチャートである。
【００２７】
テスト用加速クロック信号ＴＥＳＴを使用しない場合、発振回路１００から発生する基
準信号Ｖ０に基づいて計時機能の加速検査を行うことになる。
【００２８】
ここで、発振回路１００から発生する基準信号Ｖ０の周波数を３２７６８Ｈｚとし、第
１分周回路２１０の分周率を１／３２、第２分周回路２３０の分周率を１／３２、第３分
周回路２５０の分周率を１／３２、とする。この場合、第１分周信号Ｖ１の周波数は１０
２４Ｈｚ、第２分周信号Ｖ２の周波数は３２Ｈｚ、駆動信号Ｖ３の周波数は１Ｈｚとなる
。また、桁上げ基準信号Ｖ４は、常に１０２４Ｈｚを出力する。
【００２９】
チップイネーブル信号ＣＥがＨｉｇｈである図２の時点ｔ１から時点ｔ２において、ク
ロック信号ＣＬＫが動作し、データ入出力信号ＤＩＯからリセット信号＝Ｈｉｇｈ、第１
制御信号Ｃ１＝Ｌｏｗ、第２制御信号Ｃ２＝Ｌｏｗが送信され、システム制御レジスタ５
００に書き込まれる。
【００３０】
時点ｔ３から時点ｔ４の期間、現在のクロックカウンタ３１０の値を読み出し、データ
入出力信号ＤＩＯから外部機器に送信される。
【００３１】
時点ｔ５から基準信号Ｖ０が３２７６８発出力され、時点ｔ６で駆動信号Ｖ３がＬｏｗ
となり、桁上げ基準信号Ｖ４もＬｏｗとなる。時点ｔ６で、桁上げ信号ＵＰがＨｉｇｈと
なる。さらに時点ｔ６から基準信号Ｖ０を１６発出力すると、時点ｔ７で桁上げ基準信号
Ｖ４がＨｉｇｈに遷移し、桁上げ信号ＵＰもＬｏｗに遷移する。桁上げ信号ＵＰがＬｏｗ
に遷移した時点でクロックカウンタ３１０の値が桁上げされる。
【００３２】
時点ｔ８から時点ｔ９の期間、現在のクロックカウンタ３１０の値を読み出し、データ
入出力信号ＤＩＯから外部機器に送信される。
【００３３】
以上の方法によれば、クロックカウンタ３１０の１つの桁上げを行うのに、基準信号Ｖ
０を３２７６８＋１６＝３２７８４発出力しなければならず、加速検査の効率を上げるこ
とができない。
【００３４】
＜第１分周信号と第２分周信号が累乗の関係にない場合＞
次に、図３を参照して第１分周信号と第２分周信号が累乗の関係にない場合の桁上げ信
号の出力を説明する。図３は、第１分周信号と第２分周信号が累乗の関係にない場合の桁
上げ信号の出力を説明するタイミングチャートである。
【００３５】
ここで、発振回路１００から発生する基準信号Ｖ０の周波数を３２７６８Ｈｚとし、第
１分周回路２１０の分周率を１／８、第２分周回路２３０の分周率を１／１２８、第３分
周回路２５０の分周率を１／３２、とする。この場合、第１分周信号Ｖ１の周波数は４０
９６Ｈｚ、第２分周信号Ｖ２の周波数は３２Ｈｚ、駆動信号Ｖ３の周波数は１Ｈｚとなる
。また、桁上げ基準信号Ｖ４は、常に１０２４Ｈｚを出力する。この場合、第１分周信号
Ｖ１の周波数と第２分周信号Ｖ２の周波数と駆動信号Ｖ３の周波数は、相互に累乗の関係
にない。また、外部機器からテスト用加速クロック信号ＴＥＳＴを４０９６Ｈｚの周波数
で入力するものとする。
【００３６】
チップイネーブル信号ＣＥがＨｉｇｈである図３の時点ｔ１から時点ｔ２において、ク
ロック信号ＣＬＫが動作し、データ入出力信号ＤＩＯからリセット信号＝Ｈｉｇｈ、第１
制御信号Ｃ１＝Ｈｉｇｈ、第２制御信号Ｃ２＝Ｈｉｇｈが送信され、システム制御レジス
タ５００に書き込まれる。
【００３７】
時点ｔ３から時点ｔ４の期間、現在のクロックカウンタ３１０の値を読み出し、データ
入出力信号ＤＩＯから外部機器に送信される。
【００３８】
第１制御信号Ｃ１＝Ｈｉｇｈ、第２制御信号Ｃ２＝Ｈｉｇｈなので、第１入力信号切替
回路２２０および第２入力信号切替回路２４０により第１出力信号Ｓ１および第２出力信
号Ｓ２にはテスト用加速クロック信号ＴＥＳＴが出力される。時点ｔ５からテスト用加速
クロック信号ＴＥＳＴが３１発出力され、時点ｔ６で第２分周信号Ｖ２は３１／１２８の
状態になり、駆動信号Ｖ３は３１／３２の状態になる。
【００３９】
次に、時点ｔ７から時点ｔ８の期間に、データ入出力信号ＤＩＯから第２制御信号Ｃ２
＝Ｌｏｗが送信され、システム制御レジスタ５００に書き込まれる。時点ｔ８で第２制御
信号Ｃ２＝Ｌｏｗに遷移するので、第２入力信号切替回路２４０により第２出力信号Ｓ２
には第２分周信号Ｖ２が出力される。
【００４０】
時点ｔ９からテスト用加速クロック信号ＴＥＳＴが９７発出力され、時点ｔ１０で第２
分周信号Ｖ２は（３１＋９７）／１２８となり、第２分周信号Ｖ２から１クロック出力さ
れる。これにより、駆動信号Ｖ３は（３１＋１）／３２となり、駆動信号Ｖ３がＬｏｗと
なり、桁上げ基準信号Ｖ４もＬｏｗとなる。
【００４１】
時点ｔ１０で、桁上げ信号ＵＰがＨｉｇｈとなる。さらに時点ｔ１０からテスト用加速
クロック信号ＴＥＳＴを２発出力すると、時点ｔ１１で桁上げ基準信号Ｖ４がＨｉｇｈに
遷移し、桁上げ信号ＵＰもＬｏｗに遷移する。桁上げ信号ＵＰがＬｏｗに遷移した時点で
クロックカウンタ３１０の値が桁上げされる。
【００４２】
時点ｔ１２から時点ｔ１３の期間、現在のクロックカウンタ３１０の値を読み出し、デ
ータ入出力信号ＤＩＯから外部機器に送信される。
【００４３】
以上の方法によれば、クロックカウンタ３１０の１つの桁上げを行うのに、テスト用加
速クロック信号ＴＥＳＴを３１＋９７＋２＝１３０発出力しなければならず、加速検査の
効率を上げることができない。
【００４４】
＜第１分周信号と第２分周信号が累乗の関係にある場合＞
次に、図４を参照して第１分周信号と第２分周信号が累乗の関係にある場合の桁上げ信
号の出力を説明する。図４は、第１分周信号と第２分周信号が累乗の関係にある場合の桁
上げ信号の出力を説明するタイミングチャートである。
【００４５】
ここで、発振回路１００から発生する基準信号Ｖ０の周波数を３２７６８Ｈｚとし、第
１分周回路２１０の分周率を１／８、第２分周回路２３０の分周率を１／６４、第３分周
回路２５０の分周率を１／６４、とする。この場合、第１分周信号Ｖ１の周波数は４０９
６（＝６４の２乗）Ｈｚ、第２分周信号Ｖ２の周波数は６４（＝６４の１乗）Ｈｚ、駆動
信号Ｖ３の周波数は１（＝６４の０乗）Ｈｚとなる。また、桁上げ基準信号Ｖ４は、常に
１０２４Ｈｚを出力する。この場合、第１分周信号Ｖ１の周波数と第２分周信号Ｖ２の周
波数と駆動信号Ｖ３の周波数は、自然数ｎ＝６４の累乗の関係にある。また、外部機器か
らテスト用加速クロック信号ＴＥＳＴを４０９６Ｈｚの周波数で入力するものとする。
【００４６】
チップイネーブル信号ＣＥがＨｉｇｈである図４の時点ｔ１から時点ｔ２において、ク
ロック信号ＣＬＫが動作し、データ入出力信号ＤＩＯからリセット信号＝Ｈｉｇｈ、第１
制御信号Ｃ１＝Ｈｉｇｈ、第２制御信号Ｃ２＝Ｈｉｇｈが送信され、システム制御レジス
タ５００に書き込まれる。
【００４７】
時点ｔ３から時点ｔ４の期間、現在のクロックカウンタ３１０の値を読み出し、データ
入出力信号ＤＩＯから外部機器に送信される。
【００４８】
第１制御信号Ｃ１＝Ｈｉｇｈ、第２制御信号Ｃ２＝Ｈｉｇｈなので、第１入力信号切替
回路２２０および第２入力信号切替回路２４０により第１出力信号Ｓ１および第２出力信
号Ｓ２にはテスト用加速クロック信号ＴＥＳＴが出力される。時点ｔ５からテスト用加速
クロック信号ＴＥＳＴが６３発出力され、時点ｔ６で第２分周信号Ｖ２は６３／６４の状
態になり、駆動信号Ｖ３は６３／６４の状態になる。
【００４９】
次に、時点ｔ７から時点ｔ８の期間に、データ入出力信号ＤＩＯから第２制御信号Ｃ２
＝Ｌｏｗが送信され、システム制御レジスタ５００に書き込まれる。時点ｔ８で第２制御
信号Ｃ２＝Ｌｏｗに遷移するので、第２入力信号切替回路２４０により第２出力信号Ｓ２
には第２分周信号Ｖ２が出力される。
【００５０】
時点ｔ９からテスト用加速クロック信号ＴＥＳＴが１発出力され、時点ｔ１０で第２分
周信号Ｖ２は（６３＋１）／６４となり、第２分周信号Ｖ２から１クロック出力される。
これにより、駆動信号Ｖ３は（６３＋１）／６４となり、駆動信号Ｖ３がＬｏｗとなり、
桁上げ基準信号Ｖ４もＬｏｗとなる。
【００５１】
時点ｔ９で、桁上げ信号ＵＰがＨｉｇｈとなる。さらに時点ｔ１０からテスト用加速ク
ロック信号ＴＥＳＴを２発出力すると、時点ｔ１１で桁上げ基準信号Ｖ４がＨｉｇｈに遷
移し、桁上げ信号ＵＰもＬｏｗに遷移する。桁上げ信号ＵＰがＬｏｗに遷移した時点でク
ロックカウンタ３１０の値が桁上げされる。
【００５２】
時点ｔ１２から時点ｔ１３の期間、現在のクロックカウンタ３１０の値を読み出し、デ
ータ入出力信号ＤＩＯから外部機器に送信される。
【００５３】
以上の方法によれば、クロックカウンタ３１０の１つの桁上げを行うのに、テスト用加
速クロック信号ＴＥＳＴを６３＋１＋２＝６６発出力するだけですみ、加速検査の効率を
上げることが可能になる。
【００５４】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００５５】
本実施形態では、発振回路１００から発生する基準信号Ｖ０の周波数を３２７６８Ｈｚ
とし、第１分周回路２１０の分周率を１／８、第２分周回路２３０の分周率を１／６４、
第３分周回路２５０の分周率を１／６４、とすることにより、第１分周信号Ｖ１の周波数
は４０９６（＝６４の２乗）Ｈｚ、第２分周信号Ｖ２の周波数は６４（＝６４の１乗）Ｈ
ｚ、駆動信号Ｖ３の周波数は１（＝６４の０乗）Ｈｚとなり、第１分周信号Ｖ１の周波数
と第２分周信号Ｖ２の周波数と駆動信号Ｖ３の周波数は、自然数ｎ＝６４の累乗の関係に
ある。このような構成によれば、テスト用加速クロック信号ＴＥＳＴから６６発出力だけ
でクロックカウンタ３１０の値を桁上げすることが可能になり、加速検査の効率を上げる
ことが可能になる。
【００５６】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定される
ものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることが
できる。以下、変形例を挙げて説明する。
【００５７】
（変形例１）本発明に係る半導体装置の第１変形例について説明する。前記第１実施形
態では、第１分周信号Ｖ１の周波数と第２分周信号Ｖ２の周波数と駆動信号Ｖ３の周波数
が、自然数ｎ＝６４の累乗の関係にある場合について説明したが、次のような構成でもよ
い。すなわち、発振回路１００から発生する基準信号Ｖ０の周波数を３２７６８Ｈｚとし
、第１分周回路２１０の分周率を１／３２、第２分周回路２３０の分周率を１／３２、第
３分周回路２５０の分周率を１／３２、とすることにより、第１分周信号Ｖ１の周波数は
１０２４（＝３２の２乗）Ｈｚ、第２分周信号Ｖ２の周波数は３２（＝３２の１乗）Ｈｚ
、駆動信号Ｖ３の周波数は１（＝３２の０乗）Ｈｚとなり、第１分周信号Ｖ１の周波数と
第２分周信号Ｖ２の周波数と駆動信号Ｖ３の周波数は、自然数ｎ＝３２の累乗の関係にな
る。また、外部機器からテスト用加速クロック信号ＴＥＳＴを１０２４Ｈｚの周波数で入
力するものとする。また、桁上げ基準信号Ｖ４は、常に１０２４Ｈｚを出力する。このよ
うな構成であれば、テスト用加速クロック信号ＴＥＳＴを３１＋１＋１＝３３発出力する
だけですみ、加速検査の効率をさらに上げることが可能になる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る半導体装置の構成を示すブロック図。
【図２】テスト用加速クロック信号を用いない場合の桁上げ信号の出力を説明するタイミングチャート。
【図３】第１分周信号と第２分周信号が累乗の関係にない場合の桁上げ信号の出力を説明するタイミングチャート。
【図４】第１分周信号と第２分周信号が累乗の関係にある場合の桁上げ信号の出力を説明するタイミングチャート。
【符号の説明】
【００５９】
１…半導体装置、１００…発振回路、２００…駆動回路、２１０…第１分周回路、２２
０…第１入力信号切替回路、２３０…第２分周回路、２４０…第２入力信号切替回路、２
５０…第３分周回路、３００…桁上げ発生回路、３１０…クロックカウンタ、４００…３
線式シリアルインターフェース制御回路、５００…システム制御レジスタ、６００…バス
、Ｖ０…基準信号、Ｖ１…第１分周信号、Ｖ２…第２分周信号、Ｖ３…駆動信号、Ｖ４…
桁上げ基準信号、Ｓ１…第１出力信号、Ｓ２…第２出力信号、ＵＰ…桁上げ信号、Ｃ１…
第１制御信号、Ｃ２…第２制御信号、Ｒ…リセット信号、ＴＥＳＴ…テスト用加速クロッ
ク信号、ＤＩＯ…データ入出力信号、ＣＬＫ…クロック信号、ＣＥ…チップイネーブル信
号。
【図１】
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【図２】
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【図３】
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【図４】
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