(57)【要約】【課題】正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を提供すること。【解決手段】測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とするもの。【選択図】                    図１
2007198763.tif 000002
【特許請求の範囲】
【請求項１】
測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、
ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とする高調波解析装置。
【請求項２】
前記サンプリングクロック発生器は、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする請求項１記載の高調波解析装置。
【請求項３】
前記サンプリングクロック発生器は、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする請求項１記載の高調波解析装置。
【請求項４】
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする請求項２記載の高調波解析装置。
【請求項５】
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする請求項３記載の高調波解析装置。
【請求項６】
前記サンプリングクロック発生器は、整数部と小数部の出力系統を有し小数部出力を加算するように構成された加算器を含むことを特徴とする請求項１記載の高調波解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流回路に発生する高調波の解析装置に関し、詳しくは、測定アナログ信号のディジタル化に用いるサンプリング用クロックの高精度化に関するものである。
【背景技術】
【０００２】
近年、テレビやインバータ形式の蛍光灯、エアコン等の電気機器に流れる電流には高調
波成分が含まれる場合が多い。また、電力設備に高調波を発生させる機器が接続されてい
る場合にも、交流回路に高調波電流が流れる。このような高調波は、他の電気設備に悪影
響を与えることから、高調波解析を行って高調波成分の分布を把握し、高調波成分の軽減対策を講じる必要がある。
【０００３】
図５は従来の高調波解析装置の一例を示すブロック図である。図５において、高調波解析の対象となる測定アナログ信号は、入力端子１を介して正規化回路２に入力され、信号処理に適した適正な信号レベルに正規化される。正規化回路２で所定の信号レベルに正規化された測定アナログ信号は、Ａ／Ｄ変換器(ＡＤＣ)３に入力されるとともに、ゼロクロス検出器７にも入力される。
【０００４】
ＡＤＣ３は、正規化された測定アナログ信号をＡ／Ｄ変換し、ディジタルデータに変換する。ＡＤＣ３で変換されたディジタルデータは、ＤＳＰ４を介してメモリ５に保存される。
【０００５】
ＤＳＰ４は、メモリ５に必要なサンプル数のデータが保存されたら、これらメモリ５に保存されたディジタルデータに基づきＦＦＴ演算を行い、測定アナログ信号の高調波成分を求める。そして、求めた高調波成分を出力装置６に表示する。
【０００６】
ゼロクロス検出器７は、正規化された測定アナログ信号のゼロクロス点を検出し、負から正にゼロクロスするときに１、正から負にゼロクロスするときに０になるディジタル値のゼロクロス信号に変換する。このゼロクロス信号の周波数は、正規化された測定アナログ信号の基本波の周波数と一致する。ゼロクロス検出器７のゼロクロス信号は、ＰＬＬ回路８に入力される。
【０００７】
ＰＬＬ回路８は、ゼロクロス信号のＮ倍の周波数を有するディジタル信号を生成し、サンプリングクロックとしてＡＤＣ３に入力する。
【０００８】
図６は図５のＰＬＬ回路８の一例を示すブロック図である。図６において、位相比較器８１の一方の入力端子には、ゼロクロス検出器７のゼロクロス信号が基準信号として入力される。位相比較器８１の他方の入力端子には、ＶＣＯ（電圧制御発振器）８３の出力信号が分周器８４を介して入力される。位相比較器８１は、ゼロクロス信号と分周器８４の出力信号との位相を比較し、２つの信号の位相差に比例した信号をフィルタ８２を介してＶＣＯ８３に制御信号として出力する。
【０００９】
フィルタ８２は、ＶＣＯ８３の位相同期動作に不要な高周波成分を除去する。
【００１０】
ＶＣＯ８３は、フィルタ８２を介して入力される制御信号の電圧に対応した周波数を有する０、１のディジタル信号を出力する。このディジタル信号は、サンプリングクロックとしてＡＤＣ３に入力されるとともに、分周器８４で１／Ｎの周波数に分周されて位相比較器８１に入力される。定常状態では、基準となるゼロクロス信号の立ち上がりとＶＣＯ８３で生成されるサンプリングクロックの立ち上がりは一致する。
【００１１】
図７は図５の構成における各部の波形例図である。(a)は正規化回路２に入力される高調波成分を含む測定アナログ信号、(b)はゼロクロス検出器７から出力される測定アナログ信号に基づくゼロクロス信号、(c)はＰＬＬ回路８からＡＤＣ３に入力されるサンプリングクロックである。
【００１２】
【特許文献１】特開２００５−０６１９３９
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、図６のようなアナログＰＬＬ回路８において、位相比較器８１の基準となるゼロクロス信号と分周器８４の出力信号との位相差が最小検出位相差以下の場合に着目すると、位相比較器８１から位相差に比例した信号が出力されなくなる。この結果、サンプリングクロックの周波数は、基準信号の周波数の正確なＮ倍にならなくなってしまう。
【００１４】
また、基準となるゼロクロス信号の周波数が固定化された単一周波数ではないため、ある程度の周波数範囲に対応したフィルタ８２のＣ、Ｒの定数決定にあたっては、相当の工数が必要になる。また、定数決定にあたっては、これら各素子の特性ばらつきや温度による特性変化も考慮しなければならない。
【００１５】
また、ＶＣＯ８３の電圧−周波数変換特性については、全入力電圧範囲で理想的な特性ではなく、上限や下限に近い電圧入力では特性が悪化する。
【００１６】
さらに、アナログ回路で構成していることから外来ノイズの影響を受けやすく、安定したサンプリングクロックを出力するにはノイズの影響を受けにくくする必要がある。
【００１７】
測定アナログ信号をディジタルデータに変換するＡ/Ｄ変換器に入力されるサンプリングクロックの周波数が不正確であったり不安定であったりすると、測定アナログ信号とＡ/Ｄ変換器から変換出力されるディジタルデータの対応関係が低下し、高精度の高調波解析が期待できなくなる。
【００１８】
本発明は、このような従来の問題点に着目したものであり、その目的は、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、請求項１の発明は、
測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、
ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とする。
【００２０】
請求項２の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする。
【００２１】
請求項３の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする。
【００２２】
請求項４の発明は、請求項２記載の高調波解析装置において、
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする。
【００２３】
請求項５の発明は、請求項３記載の高調波解析装置において、
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする。
【００２４】
請求項６の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、整数部と小数部の出力系統を有し小数部出力を加算するように構成された加算器を含むことを特徴とする。
【発明の効果】
【００２５】
これらにより、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置が実現できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明について、図面を用いて説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一符号を付けて再度の説明は省略する。図１において、図５のＰＬＬ回路８に代えてサンプリングクロック発生器９が接続されている。
【００２７】
サンプリングクロック発生器９は、ゼロクロス検出器７から出力されるゼロクロス信号の周波数のＮ倍のディジタル信号を生成し、これをＡ／Ｄ変換のタイミングを制御するサンプリングクロックとしてＡＤＣ３に入力する。
【００２８】
図２は図１のサンプリングクロック発生器９の具体例を示すブロック図である。図２において、立ち上がりエッジ検出器１０は、入力されるゼロクロス信号の立ち上がりエッジを検出することによりパルスを１つ生成し、パルスカウンタ１１に出力する。
【００２９】
パルスカウンタ１１には、ゼロクロス検出器７から入力されるゼロクロス信号の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックも入力されている。そして、ゼロクロス検出器７のゼロクロス信号パルスから次のゼロクロス信号パルスまでの時間、基準クロックのパルス数をカウントする。カウント終了後、そのカウント値をメモリ１２に出力する。
【００３０】
メモリ１２は、パルスカウンタ１１の出力をＭ個保存できる領域を持っている。立ち上がりエッジ検出器１０の出力パルスがあるごとに、パルスカウンタ１１のカウント値出力はメモリ１２に保存される。１回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域１にパルスカウンタ１１のカウント値出力が保存され、２回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域２にパルスカウンタ１１のカウント値出力が保存され、Ｍ回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域Ｍにパルスカウンタ１１のカウント値出力が保存される。
【００３１】
そして、（Ｍ＋１）回目の立ち上がりエッジ検出器１０の出力パルスではメモリ１２の先頭に戻ってメモリ領域１にパルスカウンタ１１のカウント値出力が保存され、（Ｍ＋２）回目の立ち上がりエッジ検出器１０の出力パルスではメモリ１２のメモリ領域２にパルスカウンタ１１のカウント値出力が保存される。
【００３２】
加算器１３は、メモリ１２のメモリ領域１〜Ｍまでに保存されているパルスカウンタ１１のカウント値をすべて加算し、加算結果を２進数で演算器１４に出力する。
【００３３】
演算器１４は、除算器、乗算器、シフタなどで構成される。除算器の場合、定数１として数値Ｎが入力され、加算器１３の加算出力をＮで除算した数値が出力される。乗算器の場合、定数１として（１／Ｎ）を計算した数値が入力され、加算器１３の加算出力に（１／Ｎ）を乗算した数値が出力される。Ｎが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数１として（ｌｏｇ２Ｎ）を計算した数値が入力され、加算器１３の加算出力を右へ（ｌｏｇ２Ｎ）ビット分シフトした数値が出力される。
【００３４】
演算器１５も、除算器、乗算器、シフタなどで構成される。除算器の場合、定数２として数値Ｍが入力され、演算器１４の出力をＭで除算した数値が出力される。乗算器の場合は、定数２として（１／Ｍ）を計算した数値が入力され、演算器１４の出力に（１／Ｍ）を乗算した数値が出力される。Ｍが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数２として（ｌｏｇ２Ｍ）を計算した数値が入力され、演算器１４の出力を右へ（ｌｏｇ２Ｍ）ビット分シフトした数値が出力される。
【００３５】
加算器１６の一方の入力端子には演算器１５の出力値が入力され、他方の入力端子にはラッチ１７を介して加算器１６の小数部の出力値（積み残し）が入力される。この加算器１６は整数部と小数部の出力系統を備えていて、整数部出力はダウンカウンタ１８に入力され、小数部出力はラッチ１７を介して加算器１６の他方の入力端子に入力されている。
【００３６】
ダウンカウンタ１８には、加算器１６の整数部出力値の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックが入力され、カウント値判定回路１９から制御パルスが入力されている。カウント値判定回路１９から制御パルスが入力されることにより加算器１６の整数部出力値をカウント初期値としてセットし、基準クロックパルスが入ってくる毎にカウント初期値から１カウントずつカウントダウンしていく。カウント値が１になると、カウント値判定回路１９から制御パルスが入力され、次の基準クロックのパルスが入ったタイミングで、加算器１６の整数部出力値をカウント初期値としてセットする。
【００３７】
カウント値判定回路１９は、ダウンカウンタ１８のカウント値が１になったことを検出判定してパルスを出力する。このカウント値判定回路１９の出力パルスは、Ａ／Ｄ変換のタイミングを制御するサンプリングクロックとしてＡＤＣ３に入力されるとともに、ダウンカウンタ１８に制御パルスとして入力され、さらにラッチ１７にラッチパルスとして入力される。
【００３８】
ラッチ１７のラッチ端子には、カウント値判定回路１９の出力パルスが入力される。ラッチ１７は、カウント値判定回路１９からダウンカウンタ１８のカウント値１の判定パルスが出力される毎に加算器１６の小数部出力をラッチし、加算器１６の他方の入力端子に入力する。
【００３９】
このような構成において、演算器１４に定数１として入力される数値Ｎは、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決める数値である。演算器１５に定数２として入力される数値Ｍは、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決める数値である。
【００４０】
ここで、ゼロクロス信号がジッターを持っている場合、この数値Ｍが大きいほどアベレージング効果が大きくなり、ゼロクロス信号のジッターがサンプリングクロックのジッターとして与える影響は小さくなる。
【００４１】
また、ゼロクロス信号に全くジッターがないものとすると、数値Ｍが大きくなることによって基準クロックの分解能より高い分解能でゼロクロス信号の立ち上がりを検出できることになり、サンプリングクロックの周波数精度が高くなる。
【００４２】
図３はゼロクロス信号にジッターがないときの各部の波形・数値例図であり、Ｎ＝５、Ｍ＝２の例を示している。
【００４３】
図４はゼロクロス信号にジッターがあるときの各部の波形・数値例図であり、Ｎ＝５、Ｍ＝２の例を示している。
【００４４】
図６に示すＰＬＬ回路８では、図７に示すようにゼロクロス信号(b)の立ち上がりとサンプリングクロック(c)の立ち上がりが一致していたが、図２に示すサンプリングクロック発生器９の場合、図３および図４に示すようにゼロクロス信号(a)の立ち上がりとサンプリングクロックに対応するカウント値判定回路１９の出力(n)の立ち上がりは必ずしも一致しない。
【００４５】
ゼロクロス信号の立ち上がりとサンプリングクロックが一致し、さらにゼロクロス信号の立ち上がりと同じ時刻にＡ／Ｄ変換されたディジタルデータを先頭にＤＳＰがメモリに保存し、このウインドウのデータを使ってＤＳＰがＦＦＴ演算を行ったとき、ＦＦＴ演算の結果は、ウインドウの先頭の位置を０ｄｅｇとした基本波成分の位相が算出できる。
【００４６】
しかし、このウインドウの先頭位置に対する基本波成分の位相を算出する必要がない場合には、ゼロクロス信号の立ち上がりとサンプリングクロックの立ち上がりを一致させる必要はない。
【００４７】
図２において、加算器１６で演算器１５の出力値とラッチ１７の出力値（積み残し）を加算することにより、ダウンカウンタ１８にセットされる値は前回までの積み残しを考慮した値になるため、サンプリングクロックの周期の理想値とのずれは、長い時間を経過した後でも基準クロックの３個分以下になる。
【００４８】
この基準クロック３個分以下の内訳は、ゼロクロス信号と基準クロックが同期していないことによる最初のゼロクロス信号の立ち上がりと立ち上がりエッジ検出器１０の出力との時間のずれに対応する最大基準クロック１個分と、（Ｍ＋１）個後の立ち上がりエッジ検出器１０の出力とゼロクロス信号の立ち上がりとの時間のずれに対応する最大基準クロック１個分と、加算器１６の小数部出力の最大値０．９９９９・・・に対応する最大基準クロック１個分となる。
【００４９】
サンプリグクロックの理想値とのずれは、基準クロックの３個分以下なので、基準クロックが比較的低い周波数でも精度良くサンプリグクロックが発生できる。また、基準クロックが高くできる場合は、より精度良くサンプリグクロックが発生できる。
【００５０】
正規化された信号に内部ノイズが重畳されていることに起因して、ゼロクロス検出器７の出力信号がジッターを持っている場合でも、Ｍを大きくすることにより安定したサンプリングクロックを生成できる。Ｍを大きくするためには、メモリ１２の容量を増やすとともに加算器１３の加算可能個数を増やせばよく、容易である。
【００５１】
図２に示すサンプリングクロック発生器９は、ディジタル回路で構成することからアナログ素子のＣやＲが不要になり、定数決定の必要がなく、ばらつきや温度の影響もない。
【００５２】
また、ＶＣＯに対応する回路もアナログではなく、ディジタル回路で実現するため、理想的な特性に近づけることができ、外来ノイズに対しても影響を受けにくい。
【００５３】
パルスカウンタ１１の最大カウント可能数を大きくすることにより、基準信号が低い周波数でも高調波解析可能である。基準信号が高い周波数では、基準クロックの周波数を高くすれば、精度良くサンプリグクロックが発生できる。
【００５４】
演算器１４の定数１や演算器１５の定数２を可変にすることにより、簡単に分周比やアベレージング効果を変更することができる。
【００５５】
なお上記実施例では、パルスカウンタ１１の基準クロックとダウンカウンタ１８の基準クロックとして同一のものを使う例を示したが、同一である必要はなく、異なっていても良い。その場合は、ダウンカウンタ１８にセットする値を加算器１６の整数部出力に適切な数値を乗算したり、除算したりすればよい。また、演算器１５の出力に適切な数値を乗算したり、除算してもよい。
【００５６】
また、パルスカウンタ１１の基準クロックとダウンカウンタ１８の基準クロックとして同一のものを使う場合、基準クロックの周波数の絶対的な精度は必要ない。温度などの影響で、基準クロックの周波数がドリフトした場合でも、ゼロクロス信号の周期を基準クロックでカウントし、同じ基準クロックを使ってダウンカウンタ１８をダウンカウントしてＡＤＣ３へのサンプリングクロックを作っているからである。
【００５７】
また、上記実施例では、入力端子１に入力される測定アナログ信号から、Ａ／Ｄ変換される信号とゼロクロス信号の両方を得ているが、ゼロクロス信号を別の入力端子に入力される測定アナログ信号から得てもよい。
【００５８】
以上説明したように、本発明によれば、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を実現することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のサンプリングクロック発生器９の具体例を示すブロック図である。
【図３】ゼロクロス信号にジッターがないときの図２各部の波形・数値例図である。
【図４】ゼロクロス信号にジッターがあるときの図２各部の波形・数値例図である。
【図５】従来の高調波解析装置の一例を示すブロック図である。
【図６】図５のＰＬＬ回路８の一例を示すブロック図である。
【図７】図５の構成における各部の波形例図である。
【符号の説明】
【００６０】
９  サンプリングクロック発生器
１０  エッジ検出器
１１  パルスカウンタ
１２  メモリ
１３,１６  加算器
１４,１５  演算器
１７  ラッチ
１８  ダウンカウンタ
１９  カウント値判定回路
【図１】
2007198763.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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