(57)【要約】【課題】  基板の面方向での熱膨張係数或いは熱収縮係数の異方性により、基板上に形成される半導体素子特性の劣化、及び歩留まり低下を抑える。【解決手段】  基板の面方向で熱収縮率、または熱膨張係数の異方性を有するプラスチックフィルム基板１上に薄膜トランジスタし、基板の熱収縮率、または熱膨張係数の最も大きい方向７と薄膜トランジスタのチャネルの電流を流す方向８とが非平行となるように、チャネルを形成する。それにより、プラスチックフィルム基板上に安定かつ均一な電気特性を持つ薄膜トランジスタを提供する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板面方向に熱収縮率または熱膨張係数の異方性を有する基板の該基板面上に形成された半導体素子であって、
前記基板の熱収縮率または熱膨張係数の最も大きい方向と前記半導体素子の電流の流れる方向とが非平行であることを特徴とする半導体素子。
【請求項２】
基板面方向に熱収縮率または熱膨張係数の異方性を有する基板の該基板面上に形成された半導体素子であって、
前記基板の熱収縮率または熱膨張係数の最も小さい方向と前記半導体素子の電流の流れる方向とが略平行であることを特徴とする半導体素子。
【請求項３】
前記半導体素子は活性層にIn-Ga-Zn-Oを含む透明酸化物半導体を用いたことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記基板は高分子樹脂であることを特徴とする請求項１、２又は３に記載の半導体素子。
【請求項５】
前記基板は熱可塑性樹脂をシート状に溶融成型し、それを縦、横の二軸に延伸するプラスチックフィルムであることを特徴とする請求項１、２又は３に記載の半導体素子。
【請求項６】
前記半導体素子は薄膜トランジスタである請求項１から５のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の面方向で熱収縮率、または熱膨張係数の異方性を有する基板上に形成する半導体素子に関する。
【背景技術】
【０００２】
近年では、可撓性、軽量性を有する基板上に発光素子、表示体などの研究開発が活発に行われている。たとえばＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１）。
【０００３】
上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
【０００４】
一方、フィルム状のフレキシブル基板上に気相法で形成される薄膜では、薄膜の残留応力により基板がそってしまう課題があり、それを解決する手段として、成膜工程に基板を湾曲させて、残留内部応力を打ち消すといった手法が考えられている（特許文献２）。
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】特開平６−２８００２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、基板の面方向で熱収縮率、または熱膨張係数の異方性を有する基板上に、安定な半導体素子特性を有する半導体素子、およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
プラスチック板、樹脂フィルムなどの可撓性を有する基板を用いる場合、基板を含む薄膜積層体の反り、熱収縮率、線膨張係数などの寸法変形、残留応力に対する因子に対して悪影響を及ぼす。特に、熱可塑性樹脂をシート状に溶融成型し、それを縦、横の二軸に延伸するプラスチックフィルムを基板にする場合は著しいものと考えられる。二軸延伸工程のため、面方向で熱収縮率、または熱膨張係数が異なる基板となるからである。基板上に形成される半導体素子にとって、寸法変化等は電流流路距離の変化、電流流路幅の変化、半導体ピエゾ抵抗効果の変化等につながり、最後に作製された素子が最初デザインされた素子と異なってしまうことになる。例えば、基板が熱収縮されてドレインとソース間のチャネルの短縮により、寄生容量が大きくなったり、カットオフ周波数が落ちてしまったりすることになる。
【０００７】
通常は半導体素子の製造工程は多数の高温プロセスを含んでいる。すなわち、室温から高温に、また高温から室温にという温度サイクルを含むプロセスが多い。そこで、面方向で熱収縮率、または熱膨張係数の異方性を有する基板は温度サイクルにより膨張、収縮し、基板の寸法が変わってしまい、半導体素子の寸法変化、変形、内部歪、或いは応力に影響を与え、上記のように半導体素子の特性に影響を与えることになる。
【０００８】
本発明は基板上での半導体素子の電流の流れる方向のレイアウトを工夫することで、半導体素子の寸法変化、変形、内部歪、或いは応力等を抑制するものである。
【０００９】
以下、具体的に本発明について説明する。
【００１０】
本発明の半導体素子は、基板面方向に熱収縮率または熱膨張係数の異方性を有する基板の該基板面上に形成された半導体素子であって、
前記基板の熱収縮率または熱膨張係数の最も大きい方向と前記半導体素子の電流の流れる方向とが非平行であることを特徴とする。
【００１１】
また本発明の半導体素子は、基板面方向に熱収縮率または熱膨張係数の異方性を有する基板の該基板面上に形成された半導体素子であって、
前記基板の熱収縮率または熱膨張係数の最も小さい方向と前記半導体素子の電流の流れる方向とが略平行であることを特徴とする。
【００１２】
本発明において、半導体素子は、ＭＯＳＦＥＴ、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）、紫外線センサ、太陽電池、イオン敏感トランジスタなどの一般に公知の電気素子を含むものとする。
【発明の効果】
【００１３】
本発明によれば、熱膨張や熱収縮による悪影響を回避できる。その結果、半導体素子の均一な高安定性、長寿命、かつ歩留まりの向上を得ることができる。
【発明を実施するための最良の形態】
【００１４】
近年、In-Ga-Zn-O系のアモルファス酸化物をチャネル層に用いた薄膜トランジスタが報告されている(K.Nomura et. al, Nature Vol.432,p.488-492 (2004-11)(英))。このトランジスタは、室温でプラスチックやガラス基板への作成が可能である。さらには、電界効果移動度が６−９cm2V-1s-1程度でノーマリーオフ型のトランジスタ特性が得られている。
【００１５】
また、本発明者らは、In-Ga-Zn-Oを含み構成される膜及びこれに関する膜の成長条件に関する研究開発を精力的に進めた結果、成膜時の酸素雰囲気の条件で、電子キャリア濃度が１０１８／ｃｍ３未満の微結晶を含有する透明酸化物膜を開発した。この透明半伝導性酸化物アモルファス薄膜をチャネル層に用いたＴＦＴを作製することに成功した。上記透明半伝導性酸化膜はIn-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表され、膜内に微結晶を含有し、電子キャリア濃度が１０１８／ｃｍ３未満である透明アモルファス酸化物膜である。さらに、プラスチックフィルム上に上記In-Ga-Zn-Oを含み構成される膜を用いて半導体素子を作製することにも成功した。
【００１６】
これらの薄膜トランジスタを含む半導体素子は、基板面方向に、熱収縮率または熱膨張係数の異方性を有する基板の該基板面上に形成される半導体素子に適用できる。
【００１７】
本発明は、必ずしも上記薄膜トランジスタに限定されるものではないが、上記薄膜トランジスタはプラスチックフィルム基板上に常温で形成することができ、本発明を好適に用いることができるので、アモルファス透明酸化膜薄膜をチャネル層に用いたＴＦＴをプラスチックフィルム基板に形成した例を本発明の好適な実施形態として取り上げて説明する。本発明に用いる薄膜トランジスタの他の例としては、例えば特許文献１のＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いたＴＦＴがある。
【００１８】
図１はプラスチックフィルム基板上に作製したアモルファスIn-Ga-Zn-O薄膜をチャネル層に用いたトップゲート型ＴＦＴ素子の断面図、図２はその平面図である。
【００１９】
フィルム基板の面方向の熱収縮率、または熱膨張係数の異方性はフィルムメーカーによる測定データ、又は自らの測定データを用いることができる。測定方法は機械的、もしくは光学的な手法が知られている。
【００２０】
図２に示すように、基板１の熱収縮率または熱膨張係数の最も大きい方向７（図２中、矢印で示す）とＴＦＴ素子のチャネルの電流を流す方向８（図２中、太い矢印で示す）との成す角度をθ（図中、９は角度θを示す）とするように、フォトリソグラフィー法でフィルム基板１の表面にドレイン電極、及びソース電極をパターニングした。その後、リフトオフ法でドレイン電極４、及びソース電極３を形成した。すなわち、チャネルの電流を流す方向（ドレイン電極とソース電極との間に電流を流す方向）を決めてチャネルを形成した。なお、ドレイン電極４とソース電極３の配置が逆の場合もある（この場合、電流の流れる向きは逆になる）。
【００２１】
その製造工程の結果、上記θが０°の場合、ＴＦＴ素子のオン電流ＩＤＳ＝１．６９×１０−４Ａが流れた。なお、ＴＦＴ素子のオン・オフ比は３×１０５超であった。
【００２２】
上記θは０°を超え９０°以下の範囲で適宜設定される。上記θは基板の熱収縮率、または熱膨張係数の最も大きい方向と半導体素子のチャネルの電流を流す方向との成す角度である。
【００２３】
基板の面方向で熱収縮率、または熱膨張係数の異方性を有する基板上に形成された半導体素子であって、基板の熱収縮率、または熱膨張係数の最も大きい方向と半導体素子に形成されたチャネルの電流を流す方向とを非平行にすることによって、オン電流が増加する。
【００２４】
本発明において、基板の熱収縮率、または熱膨張係数の最も大きい方向と半導体素子に形成されたチャネルの電流を流す方向との成す角度θは、非平行であればよい（θ＝０でなければよい）が、好ましくは４５°以上９０°以下である。より好ましくは、６０°以上９０°以下である。最適には、８０°以上９０°以下である。このように、基板の熱収縮率、または熱膨張係数の最も大きい方向と前記半導体素子に形成されたチャネルの電流を流す方向との成す角度を非平行とすることにより、ＴＦＴ素子の移動度を増加させ、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値（以降Ｓ値と記す）を減少させることができる。後述する実施例では０°より４５°、４５°より９０°がＴＦＴ素子の移動度をより増加させ、Ｓ値をより減少させることができた。そして、９０°は０°に比べて、ＴＦＴ素子の移動度が約３０％程度増加でき、Ｓ値が約６０％程度減少でき、スイッチング速度の増大などのトランジスタ特性を向上させることができた。
【００２５】
半導体素子に形成されたチャネルの電流を流す方向は、基板の熱収縮率、または熱膨張係数の最も大きい方向との間でなす角度が９０°に近いほど、ＴＦＴ素子の移動度を増加でき、Ｓ値を減少できる。これは、９０°に近いほど、基板の熱収縮率または熱膨張係数の最も小さい方向に角度に近くなるからである。よって、基板の熱収縮率または熱膨張係数の最も小さい方向と半導体素子の電流の流れる方向とが略平行（平行又は平行に近い状態）、最適には平行となるようにすることが好ましい。ここで平行又は平行に近い状態（基板の熱収縮率または熱膨張係数の最も小さい方向と半導体素子の電流の流れる方向とのなす角度が０°以上３０°以下にあること）である。
【００２６】
基板面方向に、熱収縮率または熱膨張係数の異方性を有する基板において、基板の熱収縮率、または熱膨張係数の最も大きい方向が複数存在する場合（例えば縦方向と横方向とが熱収縮率または熱膨張係数が大きい場合）には、当該複数の方向について非平行となるように半導体素子の電流の流れる方向を設定すればよい。
【００２７】
なお、化合物In-Ga-Zn-O膜のような透明酸化物半導体膜を形成する際に、多くは応力が発生し、そのため、結晶化発生、配向性の変化、さらにクラックの発生などが起こる。特に、プラスチック基板のような面方向で熱収縮率、または熱膨張係数の異方性を有する基板に成膜する場合は、酸化物半導体膜にかかる応力によって、酸化物半導体の非結晶性が変化したり、膜のピエゾ抵抗および疲労特性に影響を与えたりすることが考えられる。
【００２８】
しかし、基板の熱収縮率、または熱膨張係数の最も大きい方向と半導体素子に形成されたチャネルの電流を流す方向との成す角度を適切な範囲に調整することにより、ＴＦＴ素子群の生産歩留まりを著しく向上させることができる。特に大面積な基板の場合では重要である。
【００２９】
なお、上記の高分子樹脂基板において、３０分１５０℃の条件で、熱収縮率が0.01％以上９％以下のものを用いることが好ましい。
【００３０】
なお、上記の高分子樹脂基板において、熱膨張係数が５×１０-6以上１×１０-5以下のものを用いることが好ましい。
【００３１】
なお、上記の高分子樹脂基板において、２５mｍ厚さの絶縁破壊電圧が6KV超のものを用いることが好ましい。
【００３２】
なお、上記の半導体素子の各製造プロセスには、最高温度は５０℃以上３００℃以下にすることは好ましい形態である。ただし、プラスチックフィルムを基板として使用できるために、基板温度は２００℃未満に保つことが好ましい。
【００３３】
なお、上記の熱可塑性樹脂基板はトリアセテート、ジアセテート、セロハン、ポリエーテルサルホン、ポリエーテルエーテルサルホン、ポリサルホン、ポリエーテルイミド、ポリカーボネート、ポリエステル、ポリビニルアルコール、ポリアリレート、ポリメタクリル酸メチル、フッ化ビニリテン、ポリスチレン、ＡＳ樹脂、ＡＢＳ樹脂、ポリエチレン、ポリプロピレン、塩化ビニル樹脂、メタクリル樹脂、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリアミド、ポリアセタール、変形ポリフェニレンエーテル、ポリブチレンテレフタレート、ポリフェニレンサルファイド、ポリアミドイミド、ポリイミド、ポリフタルアミド、環状ポリオレフィンポリマー、シクロオレフィンポリマー、ポリエーテルエーテルケトン、及び液晶ポリマーからなる群より選ばれた一種又は二種以上の熱可塑性樹脂を用いることが望ましい。
【００３４】
熱可塑性樹脂基板として、熱可塑性樹脂をシート状に溶融成型し、それを縦、横の二軸に延伸する二軸延伸フィルム基板を用いることができる。
【００３５】
なお、前記ＴＦＴ（薄膜トランジスタ、Thin Film Transistor）は、ゲート端子、ソース端子、及び、ドレイン端子を備えている。そしてＴＦＴは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用い、ゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流を制御する機能を有するアクティブ素子である。
【００３６】
上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子とを順に形成するスタガ（トップゲート）構造のものや、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造のものなどに用いることができる。
【００３７】
なお、前記半導体素子の活性層はスパッタ法、蒸着法、ＣＶＤ法、エピタキシャル成長法、光励起堆積法、パルスレーザー蒸着法、イオンプレーディング法から選ばれる薄膜形成法にて作製することができる。量産性の観点から、スパッタ法が最も適している。スパッタ法により１４０℃以下でIn-Ga-Zn-Oを含み構成されるアモルファス透明酸化膜薄膜を活性層に用いたＴＦＴを作製することができる。
【００３８】
なお、前記アモルファス透明酸化膜薄膜の材料については、In-Ga-Zn-O、In-Ga-Zn-Sn−O、Ga-Zn-Sn−O、In-Sn-Zn-O、In-Zn-O、In-Sn-Sb-Oなどの化合物を用い、半導体素子の活性層を形成することが好ましい。
【００３９】
なお、前記アモルファス透明酸化膜薄膜の材料については、Sn、Al、Sb、Cd、Ge、P、As、N、Mgなどの不純物のうちに一種以上をIn-Ga-Zn-Oを含み構成される化合物に添加することが可能である。
【００４０】
また、前記アモルファス透明酸化膜薄膜の電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で成膜することが好ましい形態である。
【００４１】
なお、前記透明半絶縁性アモルファスIn-Ga-Zn-O酸化物薄膜をＴＦＴのチャネル層として用いると、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超、かつ電子キャリア濃度が１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレーン・ソース端子間の電流を、１０マイクロアンペヤ未満、好ましくは０．１マイクロアンペア未満にすることができる。また、該薄膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
【００４２】
なお、前記透明酸化物膜をチャネル層に利用する際には、ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、又はＨｆＯ２、ＨｆＳｉＯＸ、ＨｆＳｉＯＮ、ＨｆＡｌＯＸの1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜を用いトランジスタを形成することも好ましい形態である。ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【００４３】
以上では、In−Ga−Znを含み構成されるアモルファス酸化物を例示して説明しているが、本発明は、Sn、In、Znの少なくとも１種類の元素を含み構成されるアモルファス酸化物に適用できる。
【００４４】
更に、アモルファス酸化物の構成元素の少なくとも一部にSnを選択する場合、Snを、Sn1-xM4x（0<x<1、M4は、Snより原子番号の小さい４族元素のSi、GeあるいはZrから選ばれる。）に置換することもできる。
【００４５】
また、アモルファス酸化物の構成元素の少なくとも一部にInを選択する場合、Inを、In1-yM3y（0<y<1、M3は、Lu、またはInより原子番号の小さい３族元素のB、Al、Ga、あるいはYから選ばれる。）に置換することもできる。
【００４６】
また、アモルファス酸化物の構成元素の少なくとも一部にZnを選択する場合、Znを、Zn1-zM2z（0<z<1、M2は、Znより原子番号の小さい２族元素のMgあるいはCaから選ばれる。）に置換することもできる。
【００４７】
具体的に本発明に適用できるアモルファス材料は、Sn−In−Zn酸化物、In−Zn−Ga−Mg酸化物、In酸化物、In−Sn酸化物、In−Ga酸化物、In−Zn酸化物、Zn−Ga酸化物、Sn−In−Zn酸化物などである。勿論、構成材料の組成比は必ずしも１：１である必要は無い。なお、ZnやSnは、単独ではアモルファスを形成し難い場合があるが、Inを含ませることによりアモルファス相が形成され易くなる。例えば、In−Zn系の場合は、酸素を除く原子数割合が、Inが約２０原子％以上含まれる組成にするのがよい。Sn−In系の場合は、酸素を除く原子数割合が、Inが約８０原子％以上含まれる組成にするのがよい。Sn−In−Zn系の場合は、酸素を除く原子数割合が、Inが約１５原子％以上含まれる組成にするのがよい。
【００４８】
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるX線回折を行った場合に明瞭な回折ピークが検出されない（即ちハローパターンが観測される）ことで確認できる。なお、本発明は、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
【００４９】
以下本発明の実施例について説明する。以下に示す実施例は、プラスチックフィルム基板上にアモルファス透明酸化膜薄膜をチャネルに用いたＴＦＴを作製した例である。
【実施例１】
【００５０】
二軸延伸されたプラスチックフィルム基板上に、ＴＦＴのチャネルの電流を流す方向とプラスチックフィルム基板の熱収縮率の最も大きい方向とが非平行となるように、前記チャネルを形成する、アモルファスIn-Ga-Zn-O薄膜をチャネルに用いたＴＦＴを作製する例を示す。プラスチックフィルム基板上に作製されるＴＦＴはトップゲート型ＴＦＴ素子であって、その構成は既に説明した図１、図２で示す構成と同じである。
【００５１】
プラスチックフィルム基板として、シート状のプラスチックフィルム（東レ社の二軸延伸ポリエチレンテレフタレート、商品名：ルミラー、品番：Ｔ５６、厚さ：１２５ミクロン、サイズ：５ｃｍ角、縦方向（フィルム長手方向）熱収縮率：１．２、横方向熱収縮率：０．５）を用いた。
【００５２】
図２に示すように、プラスチックフィルム基板の熱収縮率の最も大きい方向とＴＦＴのチャネルの電流を流す方向とが非平行のθ角（θ＝９０°）となるように、フォトリソグラフィー法でフィルム表面にドレイン、及びソースの電極をパターニングした。その後リフトオフ法によりドレイン、及びソースの電極（材質：Ａｕ／Ｔｉ、厚さ：４５nm）を形成した。
【００５３】
その後、スパッタ製膜法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、上記フィルム基板上に微結晶を含むIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。成膜条件は：Ａｒ：４４ｓｃｃｍ、Ｏ２：１．６〜１．７ｓｃｃｍ、プロセス圧力：４．２ｍＴｏｒｒ、高周波パワー密度：約３．７Ｗ/ｃｍ2、基板温度：非加熱、成膜の厚さ：５０nmである。
【００５４】
最後、ゲート絶縁膜として用いるY2O3膜をスパッタ製膜法により成膜した（厚み：１４０nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10-3 A/cm2）。その上にＡｕ／Ｔｉ（厚さ：４５nm）を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子を形成した。すなわち、プラスチックフィルム基板上にアモルファスIn-Ga-Zn-O薄膜をチャネルに用いたトップゲート型ＴＦＴを作製した。
【００５５】
また、上記全てのプロセスには、基板の温度を意図的に加温しない状態であった。そこで、サーモラベル（日油技研工業）を用いて温度測定を行い、Y2O3膜をスパッタした際にプロセス温度は約１３５度に到達することが分かった。これは本ＴＦＴの作製プロセスの最高温度であったことが確認された。結局、最後まで一連の温度サイクルにより、５ｃｍ角のフィルム基板は湾曲し、周辺より中心部は約１ｍｍ低下した。
【００５６】
図３に、室温下で測定したＴＦＴ素子（チャネル長：３mｍ、チャネル幅：３０mｍ、θ角：９０°）のIDS電流−VDS電圧特性を示す。そこで、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。さらに、図４に室温下で測定した同ＴＦＴ素子IDS電流−VＧS電圧の電流−電圧特性を示す。そこで、VDS= 6 V印加時におけるゲート電圧VGSの閾値は約0.35 Vであった。また、VGS=6 V時には、IDS=2.66× 10-4Aの電流が流れた。これはゲートバイアスにより絶縁体の微結晶を含むIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。また、トランジスタのオン・オフ比は5.5× 104超であった。また、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値は約0.07V/decであった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約20.3 cm2(V・sec)-1の電界効果移動度が得られた。
【実施例２】
【００５７】
実施例１と同じ寸法のＴＦＴ素子を製作し、ただθ角は４５°にする。図５に、室温下で測定したＴＦＴ素子（チャネル長：３mｍ、チャネル幅：３０mｍ、θ角：４５°）のIDS電流−VDS電圧特性を示す。図６に室温下で測定した同ＴＦＴ素子IDS電流−VＧS電圧の電流−電圧特性を示す。そこで、VDS= 6 V印加時におけるゲート電圧VGSの閾値は約0.64 Vであった。また、VGS=6 V時には、IDS=1.83× 10-4Aの電流が流れた。また、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値は約0.14V/decであった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約17.1 cm2(V・sec)-1の電界効果移動度が得られた。
（比較例）  
実施例１と同じ寸法のＴＦＴ素子を製作し、ただθ角は０°にする。図７に、室温下で測定したＴＦＴ素子（チャネル長：３mｍ、チャネル幅：３０mｍ、θ角：０°）のIDS電流−VDS電圧特性を示す。図８に室温下で測定した同ＴＦＴ素子IDS電流−VＧS電圧の電流−電圧特性を示す。そこで、VDS= 6 V印加時におけるゲート電圧VGSの閾値は約0.72 Vであった。また、VGS=6 V時には、IDS=1.69× 10-4Aの電流が流れた。また、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値は約0.20V/decであった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約15.6 cm2(V・sec)-1の電界効果移動度が得られた。
【００５８】
上記の実施例１、実施例２および比較例をまとめたデータを表１に示す。
【００５９】
【表１】
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【００６０】
上記θ角を大きくすれば、オン電流が増えることを見出した。ただし、オフ電流とリーク電流ＩＧＳにおいて、顕著な変化は認められない。
【００６１】
このように、前記基板の熱収縮率、または熱膨張係数の最も大きい方向と前記半導体素子に形成されたチャネルの電流を流す方向との成す角度を非平行とすることにより、ＴＦＴ素子の移動度を増加させ、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値を減少させることができ、０°より４５°、４５°より９０°がＴＦＴ素子の移動度をより増加させ、Ｓ値をより減少させることができた。そして、９０°は０°に比べて、ＴＦＴ素子の移動度が約３０％程度増加でき、サブスレッシュホルドスロープ（Subthreshold slope）特性のＳ値が約６０％程度減少でき、スイッチング速度の増大などのトランジスタ特性を向上させることができる。
【００６２】
また、このＴＦＴオフ時のゲート電流が０．１マイクロアンペヤ未満のノーマリオフで、オン・オフ比が１０4超のトランジスタ特性を持つ。本発明により、スパッタ蒸着法で可視光に透明で、プラスチックフィルム上にＴＦＴを作成することができる。
【産業上の利用可能性】
【００６３】
本発明によれば、基板の面方向で熱収縮率、または熱膨張係数の異方性を有する基板上に安定かつ均一な電気特性を持つ半導体素子を提供し、それを用いた回路、装置などの提供が可能となる。
【００６４】
例えば、柔らかいプラスチックフィルム上に透明酸化物膜をＴＦＴの活性層に用いるＴＦＴに応用でき、さらにフレキシブル・ディスプレイの画素ドライバや、認証用のＩＣカードや商品ＩＤタグなどの分野にも応用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態及び実施例１に係わる、プラスチックフィルム基板上に作製したアモルファスIn-Ga-Zn-O薄膜をチャネルに用いたトップゲート型ＴＦＴの断面図である。
【図２】本発明の実施形態及び実施例１に係わる、ＴＦＴの上面図である。
【図３】実施例１(θ=90°)で作製したＴＦＴのIDS電流−VDS電圧特性を示すグラフである。
【図４】実施例１(θ=90°)で作製したＴＦＴのIDS電流−VＧS電圧特性を示すグラフである。
【図５】実施例２(θ=45°)で作製したＴＦＴのIDS電流−VDS電圧特性を示すグラフである。
【図６】実施例２(θ=45°)で作製したＴＦＴのIDS電流−VＧS電圧特性を示すグラフである。
【図７】比較例(θ=0°)で作製したＴＦＴのIDS電流−VDS電圧特性を示すグラフである。
【図８】比較例(θ=0°)で作製したＴＦＴのIDS電流−VＧS電圧特性を示すグラフである。
【符号の説明】
【００６６】
１  基板
２  ゲート電極
３  ソース電極
４  ドレイン電極
５  活性層（チャネル層）
６  ゲート絶縁膜
７  基板の熱収縮率、または熱膨張係数の最も大きい方向
８  半導体素子のチャネルの電流を流す方向
９  基板の熱収縮率の最も大きい方向と半導体素子のチャネルの電流を流す方向の成す角θ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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