(57)【要約】【課題】  ワード線電圧を生成する方法と装置が開示される。【手段】  ワード線電圧発生器は、第１電流源と調整可能電流源と電圧変換器とを備え、これらは電流加算ノードに接続される。第１電流源は第１電流を生成し、第１電流から導出される電圧は、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変化するセル位置依存温度係数を少なくとも部分的に含む。調整可能電流源は温度変化から実質的に独立した第２電流を生成する。電圧変換器は第１電流に比例するワード線電圧を持つワード線信号を生成するよう構成される。【選択図】  図９
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【特許請求の範囲】
【請求項１】
ワード線電圧発生器であって、
電流加算ノードに結合され、第１電流を生成するよう構成された電流源であって、前記第１電流から導出された電圧が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変動するセル位置依存性温度係数を少なくとも部分的に含む第１電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第２電流を生成するよう構成された調整可能電流源と、
前記電流加算ノードに結合され、前記第１電流に比例するワード線電圧を持つワード線信号を発生する電圧変換器と、
を具備するワード線電圧発生器。
【請求項２】
前記第１電流源の前記第１電流が、少なくとも１つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を更に持つ、請求項１に記載のワード線電圧発生器。
【請求項３】
前記第１電流源が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置に少なくとも部分的に応答して複数の異なる電流源レベルで前記第１電流を生成するよう構成された複数の電流源発生器を備える、請求項１に記載のワード線電圧発生器。
【請求項４】
前記セル位置依存性温度係数が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置の最上位アドレス・ビットから決定される、請求項１に記載のワード線電圧発生器。
【請求項５】
前記セル位置依存性温度係数が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置の複数のアドレス・ビットから決定される、請求項１に記載のワード線電圧発生器。
【請求項６】
前記複数の電流源発生器が、整合電流コントローラからの温度補償済みバイアス信号に少なくとも部分的に応答して前記複数の異なる電流源レベルで前記第１電流を生成するよう構成される、請求項３に記載のワード線電圧発生器。
【請求項７】
前記整合電流コントローラが、
第１電流信号と、それと実質的に等しい電流であって前記温度補償済みバイアス信号と関係する第２電流信号とを生成する整合電流源と、
前記第１電流信号と接地との間に結合された第１ｐｎジャンクション素子と、
前記第２電流信号と接地との間に結合された第１抵抗素子と、
を備える、請求項６に記載のワード線電圧発生器。
【請求項８】
前記整合電流コントローラが、
第１電流信号と、それと実質的に等しい電流であって前記温度補償済みバイアス信号と関係する第２電流信号とを生成する整合電流源と、
前記第１電流信号と接地との間に結合された第１ｐｎジャンクション素子と、
前記第２電流信号と接地との間に直列に結合された、第１抵抗素子及び第２ｐｎジャンクション素子と、
を備える、請求項６に記載のワード線電圧発生器。
【請求項９】
前記整合電流コントローラが、
第１電流信号と、それと実質的に等しい電流であって前記温度補償済みバイアス信号と関係する第２電流信号とを生成する整合電流源と、
前記第１電流信号と接地との間に結合された第１ｐｎジャンクション素子と、
前記第２電流信号と接地との間に直列に結合された、第１抵抗素子及び第２ｐｎジャンクション素子と、
前記第２電流信号と接地との間に結合された第２抵抗素子と、
を備える、請求項６に記載のワード線電圧発生器。
【請求項１０】
前記第１抵抗素子と前記第２抵抗素子が選択的に可変であるように構成されてなる、請求項９に記載のワード線電圧発生器。
【請求項１１】
前記整合電流コントローラが、少なくとも１つのビット・セルと実質的に同じフラッシュ・セルを流れるバイアスされた電流から前記温度補償済みバイアス信号を生成する、請求項６に記載のワード線電圧発生器。
【請求項１２】
前記調整可能電流源が、検証プロセス期間に第１電流源電流を生成し、読み出しプロセス期間に第２電流源電流を生成するよう構成される、請求項１に記載のワード線電圧発生器。
【請求項１３】
前記調整可能電流源が、複数の異なる電流源レベルで前記第２電流源電流を生成するよう構成された複数の電流源発生器を備える、請求項１に記載のワード線電圧発生器。
【請求項１４】
前記複数の異なる電流源レベルのうちの１つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の１つのレベルが読み出しプロセス期間に生成される、請求項１３に記載のワード線電圧発生器。
【請求項１５】
前記少なくとも１つのビット・セルが少なくとも１つのマルチレベル・ビット・セルであり、
前記複数の異なる電流源レベルのうちの少なくとも１つのレベルが、前記少なくとも１つのマルチレベル・ビット・セルの第１電圧レベルに対して生成され、
前記複数の異なる電流源レベルのうちの少なくとも１つの別のレベルが、前記少なくとも１つのマルチレベル・ビット・セルの追加の電圧レベルに対して生成される、
請求項１３に記載のワード線電圧発生器。
【請求項１６】
前記電流加算ノードに結合され、温度変化から実質的に独立した第３電流をシンクするよう構成された調整可能電流シンクを更に備える、請求項１に記載のワード線電圧発生器。
【請求項１７】
第１電流を生成し、該第１電流から、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変動するセル位置依存性温度係数を少なくとも部分的に含む電圧を導出するステップと、
温度変化から実質的に独立した第２電流を生成するステップと、
前記第１電流と前記第２電流とを組み合わせて基準電流を生成するステップと、
前記基準電流を電圧変換器に流すことにより、前記基準電流をワード線電圧に変換するステップと、
を具備する方法。
【請求項１８】
第１電流を生成する前記ステップが、前記第１電流を生成し、該第１電流から、相互接続されたビット・セルの閾値電圧の温度係数に実質的に等しい温度係数を更に含む電圧を導出するステップを含む、請求項１７に記載の方法。
【請求項１９】
第１電流を生成する前記ステップが、相互接続されたビット・セルのストリングにおけるメモリの位置に少なくとも部分的に応答して複数の第１電流を生成するステップを含む、請求項１７に記載の方法。
【請求項２０】
前記複数の第１電流が、相互接続されたビット・セルのストリングにおけるメモリの位置の最上位アドレス・ビットから決定される、請求項１９に記載の方法。
【請求項２１】
複数の第１電流を生成する前記ステップが、相互接続されたビット・セルのストリングにおけるメモリの位置の複数のアドレス・ビットから決定される、請求項１９に記載の方法。
【請求項２２】
第２電流を生成する前記ステップが、
検証プロセス期間に第１電流源電流を生成するステップと、
読み出しプロセス期間に第２電流源電流を生成するステップと、
を含む、請求項１７に記載の方法。
【請求項２３】
調整可能電流シンクから生成され、温度変化から実質的に独立した第３電流を生成するステップと、
前記第３電流を前記第１電流及び前記第２電流と組み合わせて前記基準電流を生成するステップと、
を更に備える、請求項１７に記載の方法。
【請求項２４】
少なくとも１つのワード線電圧発生器を備える半導体メモリであって、
電流加算ノードに結合され、第１電流を生成するよう構成された電流源であって、前記第１電流から導出された電圧が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変動するセル位置依存性温度係数を少なくとも部分的に含む第１電流源と、
前記電流加算ノードに結合され、前記第１電流に比例するワード線電圧を持つワード線信号を発生するよう構成された電圧変換器と、
を具備する半導体メモリ。
【請求項２５】
前記第１電流源が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置に少なくとも部分的に応答して複数の異なる電流源レベルで前記第１電流を生成するよう構成された複数の電流源発生器を備える、請求項２４に記載の半導体メモリ。
【請求項２６】
前記セル位置依存性温度係数が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置の最上位アドレス・ビットから決定される、請求項２４に記載の半導体メモリ。
【請求項２７】
前記セル位置依存性温度係数が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置の複数のアドレス・ビットから決定される、請求項２４に記載の半導体メモリ。
【請求項２８】
半導体ウェーハであって、
少なくとも１つのワード線電圧発生器を有する少なくとも１つの半導体デバイスを具備し、
前記ワード線電圧発生器が、
電流加算ノードに結合され、第１電流を生成するよう構成された電流源であって、前記第１電流から導出された電圧が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変動するセル位置依存性温度係数を少なくとも部分的に含む第１電流源と、
前記電流加算ノードに結合され、前記第１電流に比例するワード線電圧を持つワード線信号を発生するよう構成された電圧変換器と、
を備える半導体ウェーハ。
【請求項２９】
電子システムであって、
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
プロセッサと、
少なくとも１つのワード線電圧発生器を有する少なくとも１つのメモリ・デバイスであって、前記ワード線電圧発生器が、
電流加算ノードに結合され、第１電流を生成するよう構成された電流源であって、前記第１電流から導出された電圧が、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変動するセル位置依存性温度係数を少なくとも部分的に含む第１電流源と、
前記電流加算ノードに結合され、前記第１電流に比例するワード線電圧を持つワード線信号を発生するよう構成された電圧変換器と、
を備えるメモリ・デバイスと、
を具備する電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。更に詳細には、本発明は、半導体メモリの動作期間に発生する温度変動の補償に関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、コンピュータシステムから移動電話、パーソナル・ディジタル・アシスタント、カメラ、音楽プレーヤ等の個人用電気製品まで、広範な領域で益々評判を呼ぶようになっている。好評の拡大と共に個々の装置に多量のデータを置き、該装置を低電力消費で動作させる必要性が増してくる。
【０００３】
電気的消去可能プログラマブル・メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭのような不揮発性メモリは、基板と制御ゲートとの間に配置されたフローティング・ゲートを用いて電界効果トランジスタ（ＦＥＴ）に情報を蓄積する。図１はフラッシュ・メモリに用いられる従来のトランジスタを備えるフラッシュ・セルを示している。フラッシュ・セル１０はドレイン１２、ソース１４、フローティング・ゲート１６、制御ゲート１８を備える。フローティング・ゲート１６は、フローティング・ゲート１６の上下に形成された誘電体層によって制御ゲート１８及び基板から絶縁される。フラッシュ・メモリにおいては、複数のフラッシュ・セルの制御ゲートはワード線に結合される。こうして、ここでは制御ゲート上の信号又はその変動はＶｗｌとして表される。
【０００４】
フラッシュ・セルが最初に消去されると仮定すると、フローティング・ゲートに電荷を配することによってフラッシュ・セルがプログラムされる。電荷がフローティング・ゲートに蓄積されると、該電荷はフローティング・ゲートに効果的に捕らえられ、電力が除去されても失われない。その後、消去プロセスを用いて、蓄積された電荷をフローティング・ゲートから除去する。プログラミングと消去は、フラッシュ・セルの構造に依存して、アバランシェ注入、チャネル注入、トンネリング等の周知の種々のメカニズムを用いて達成される。
【０００５】
図２は、電流対電圧曲線としてのフラッシュ・セルの電流特性を表している。動作において、消去されたフラッシュ・セルは曲線２０によって表されて二進の「１」として定義される電流特性を示す。フラッシュ・セルがプログラムされると、フローティング・ゲート上の追加の電荷によりフラッシュ・セルの電流特性は高い方の電圧へ移動する。フローティング・ゲートに電荷が蓄積されればされるほど、電流曲線は右へ移動する。曲線３０は、二進の「０」として安全にプログラムされたフラッシュ・セルの電流特性を示している。曲線２５は、「０」と見なされるべき許容可能な最小プログラミングでのフラッシュ・セルの電流特性を示している。線４０はセンス増幅器がプログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別する電流閾値（Ｉｔｈ）を示している。フラッシュ・セルからの電流（Ｉｃｅｌｌ）がＩｔｈよりも小さいならば、フラッシュ・セルはプログラムされているとみなされ、Ｉｃｅｌｌの方がＩｔｈよりも大きいならばフラッシュ・セルはプログラムされていないとみなされる。換言すると、センス増幅器が検出することができる充分大きな電流をフラッシュ・セルが流す、線５０で表される閾値電圧（Ｖｔｈ）が存在する。つまり、プログラミング後は、プログラムされない電圧とプログラムされる電圧との中間に位置する電圧を印加することにより、フラッシュ・セルを読み取ることができる。この電圧を印加することにより電流が感知されるならば、フラッシュ・セルはプログラムされていないとみなされる（すなわち、この場合は「１」である）。電流が感知されないと、フラッシュ・セルはプログラムされているとみなされる（即ち、この場合は「０」である）。
【０００６】
図３は、読み出しプロセス期間にワード線で用いられる電圧に対してプログラムされているフラッシュ・セルに存在するマージンを表している。曲線２５は、プログラムされているとみなされるべき許容可能な最小プログラミングでのフラッシュ・セルの電流特性を示している。フラッシュ・セルがプログラムされた後、検証プロセスが実行される。検証プロセスにおいては、プログラムされたフラッシュ・セルを読み出すのに許容できる最高の電圧であり、且つ、閾値電流Ｉｔｈよりも小さい電流Ｉｃｅｌｌを与える検証ワード線電圧（Ｖｗｌ＿ｖ）を用いてフラッシュ・セル読み取る。この検証プロセスの後、フラッシュ・セルがプログラムされているものとして検出されない場合、フラッシュ・セルは再度プログラムされ、又は不良セルとしてマークされて代わりのセルと交換される。換言すると、Ｖｗｌ＿ｖはプログラムされていないフラッシュ・セルを読み出すワード線上の最高電圧を示している。つまり、フラッシュ・セルが通常の読み出し動作期間に読み出されるとき、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するためのマージンが存在することを保証するよう、Ｖｗｌ＿ｖよりも小さいワード線電圧（Ｖｗｌ＿ｒ）を用いることができる。
【０００７】
前述したように、フラッシュ・セルの電流特性は、温度の変化と共に変動する。この変動を図４に示す。曲線２５Ｌは低温でプログラムされたフラッシュ・セルを示している。線Ｖｗｌ＿ｖ（ＬＴ）はフラッシュ・セルが低温において許容可能レベルにあると検証され得ることを示す。しかし、デバイスが高温にあると、フラッシュ・セルは電流曲線２５Ｈを示す。高温においては、フラッシュ・セルがプログラムされているとして検証される最高電圧はＶｗｌ＿ｖ（ＨＴ）で示される。つまり、読み出しワード線電圧Ｖｗｌ＿ｒが低温及び高温に対して同一電圧であれば、低温でプログラムされ高温で読み出されるフラッシュ・セルでは、図４に示すように、検証マージンが減少する。フラッシュ・セルの電流特性は温度変化と共に変動するので、この温度変化は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するのに利用できるマージンを減少させる。
【０００８】
また、フラッシュ・メモリ・セルの直列チェーンにおけるセルの位置はフラッシュ・メモリ・セルの閾値電圧を支配する。また、温度変化はメモリ・セルの直列チェーンを流れる電流の変化を生じる。図５において、ＮＡＮＤフラッシュ・アレイは、直列セル・チェーン８８、８９に配列されたフローティング・ゲート・セルのアレイ８７からなる。それぞれのフローティング・ゲート・セルは直列セル・チェーン８８、８９においてドレインとソースの間が結合されている。複数の直列セル・チェーン８８、８９を通るワード線（ＷＬ＿０〜ＷＬ＿１５）は、どのフローティング・ゲート・セルの制御ゲートにも結合されてその動作を制御する。
【０００９】
動作において、ワード線（ＷＬ＿０〜ＷＬ＿１５）は、書き込まれるべき又は読み出されるべき直列セル・チェーン８８、８９における個々のフローティング・ゲート・メモリ・セルを選択し、各直列セル・チェーン８８、８９における残りのフローティング・ゲート・メモリ・セルを通過モードで動作させる。フローティング・ゲート・メモリ・セルの各直列セル・チェーン８８、８９はソース選択ゲート９４、９５によってソース線９０に結合され、また、ドレイン選択ゲート９１、９２によって個々のビット線（ＢＬ１〜ＢＬＮ）に結合される。ソース選択ゲート９４、９５は制御ゲートの結合されたソース選択ゲート制御線ＳＧ（Ｓ）９６によって制御される。ドレイン選択ゲート９１、９２はドレイン選択ゲート制御線ＳＧ（Ｄ）９３によって制御される。
【００１０】
図５から分かるように、１つのメモリ・セルを読み出すためには、電流は直列セル・チェーン８８、８９における他のメモリ・セルを流れなければならない。したがって、残りのセルはドレイン接続又はソース接続と直列の寄生抵抗になる。直列セル・チェーン８８の最も下側にあるセル＿０  ９８はアレイのグランドに最も近いので、ドレイン線において１５回の電圧降下を経験し、ソース線において１回の電圧降下を経験する。直列セル・チェーン８８の最も上に位置するセル＿１５  ９７はソース線において１５回の電圧降下を経験し、ドレイン線において１回の電圧降下を経験する。
【００１１】
知られているように、任意のトランジスタ（例えばメモリ・セル）の電流は、動作モードに依存して、トランジスタのＶｇｓとＶｄｓとによって決定される。飽和モードにおいては、セルの電流は大部分はＶｇｓとともに変化し、Ｖｄｓの関数ではない。トランジスタ電流はＶｇｓの二乗と共に変化する。線形モードにおいては、セルを流れる電流はＶｄｓと共に変化する。
【００１２】
最大利得を得るために特定のセルが飽和モードで動作していると仮定すると、直列セル・チェーン８８の最も下のセル９８はそのＶｇｓに電圧降下を経験しない。直列セル・チェーン８８の最も上のセル９７はソース電圧の１５回の電圧降下を経験する。セル電流は（Ｖｇｓ−Ｖｔ）２の関数であるから、Ｖｔ（すなわち、閾値電圧）が同一であるならば、ソース電圧の差はセル電流の変化を反映して二乗される。
【００１３】
温度と閾値電圧すなわちＶｔレベルとの関係は、セル・ストリング又はメモリ・セルのチェーンにおけるセルの位置の関数である。閾値電圧すなわちＶｔレベルの変動は温度の関数であるばかりでなく、温度の変動にわたってセル・ストリングにおけるセルの位置と共に変動する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
フラッシュ・セルの電流特性は温度変化と共に変化するので、この温度変化は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するのに利用できるマージンを減少させる。また、閾値電圧すなわちＶｔレベルも、メモリ・セルのストリングにおけるセルの位置の関数であるから、温度、フラッシュ・セルの特性及びセルのストリングにおけるフラッシュ・セルの位置に依存してワード線電圧を修正することにより、マージンを増すようワード線電圧を生成する必要性が存在する。
【課題を解決するための手段】
【００１５】
ワード線電圧を生成するための方法及び装置が提供される。本発明の１つの実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された電流源であって、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変化するセル位置依存性温度係数を有する第１電流を生成するよう構成された第１電流源を備える。また、ワード線電圧発生器は、温度変化から実質的に独立した第２電流を生成するよう構成された調整可能電流源と、第１電流に比例するワード線電圧を発生する電圧変換器とを備えている。
【００１６】
本発明の他の実施の形態においては、方法は、相互接続されたビット・セルのストリングにおけるメモリ・セルの位置と共に変化するセル位置依存性温度係数を有する第１電流を生成する。また、第２電流が生成され、これは温度変化から実質的に独立している。第１電流と第２電流は組み合わされて基準電流を生成し、基準電流は電圧変換器を通って流すことによってワード線電圧に変換される。
【００１７】
他の実施の形態は、ワード線電圧発生器と、ワード線電圧発生器を有するデバイスを含む半導体ウェーハと、ここで記述するワード線電圧発生器を有するメモリ・デバイスを含む電子システムとを備える。
【発明を実施するための最良の形態】
【００１８】
この説明における回路の中には、ダイオード接続されたトランジスタとして知られる周知の回路構成を含むものがある。ダイオード接続されたトランジスタは、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタのゲートとドレインを接続するとき、又は、バイポーラ・トランジスタのベースとコレクタを接続するときに形成される。このように接続されると、トランジスタはｐ−ｎジャンクション・ダイオードと同様の電圧・電流特性で動作する。したがって、図にダイオードとして示された回路素子は、ダイオード特性を持つｐ−ｎジャンクションを作る任意のデバイス、例えば、従来のダイオード、ダイオード構成で接続されたバイポーラ・トランジスタ、ダイオード構成で接続されたＣＭＯＳデバイスにおいて実現され得る。また、ダイオード特性を持つ適宜のデバイスを、ダイオード、ｐ−ｎジャンクション素子、ダイオード接続ＣＭＯＳトランジスタ及びダイオード接続されたバイポーラ・トランジスタと呼ぶことにする。
【００１９】
ここでの記述は、不揮発性メモリを電気的消去可能プログラマブル・メモリ（ＥＥＰＲＯＭ）セル、フラッシュＥＥＰＲＯＭセル及びフラッシュ・セルと呼ぶ。理解されるように、本発明の実施の形態はこれらの不揮発性メモリ・セルのうちの任意のもので実施することができる。
【００２０】
多くの実施の形態において、本発明は、温度、フラッシュ・セルの特性及びフラッシュ・セルのストリングすなわち直列チェーンにおけるフラッシュ・セルの位置に依存してワード線電圧を修正することによってマージンを広げるための回路及び方法を含む。図６は、異なる温度及びフラッシュ・セルのストリングすなわち直列チェーンにおけるフラッシュ・セルの異なる位置に対して読み出しワード線電圧Ｖｗｌ＿ｒを変えることによって広げられた検証マージンを示している。図４と同様に、曲線２５Ｌは低温でプログラムされたフラッシュ・セルを示し、曲線２５Ｈは高温で読み出されるフラッシュ・セルを示している。Ｖｗｌ＿ｖ（ＬＴ）はフラッシュ・セルが低温で検証される最高電圧を示しており、同様にＶｗｌ＿ｖ（ＨＴ）はフラッシュ・セルが高温で検証される最高電圧を示している。Ｖｗｌ＿ｒは、フラッシュ・セルの現特性に一致させようとする又は現温度に対して補償しようとする補償を実行しないときの読み出しワード線電圧である。図４と同様に、Ｖｗｌ＿ｒとＶｗｌ＿ｖ（ＨＴ）との間に、比較的小さい検証マージンが「未補償検証マージン」として示されている。しかし、読み出しが行われるワード線電圧を修正するならば、検証マージンを広げることが可能である。Ｖｗｌ＿ｒ（ＨＴ）は、高温期間での読み出しプロセスに対する修正された電圧を示している。読み出しプロセス期間にワード線電圧を下げることにより、検証マージンは、Ｖｗｌ＿ｖ（ＨＴ）とＶｗｌ＿ｒ（ＨＴ）との間の差として「補償済み検証マージン」によって示されるように広げられる。
【００２１】
フラッシュ・セルに対してプログラムされた値を示す他の方法は、ワード線電圧に対するフラッシュ・セルの閾値電圧の確率分布である。図７は、フラッシュ・セルが２つの状態（すなわち、プログラムされた状態とプログラムされていない状態）にある、双レベルのフラッシュ・セルの分布を示している。線６０Ｌは、低温でのプログラムされていないフラッシュ・セルに対するＶｔｈの分布を示しており、線６０Ｈは、高温でのプログラムされていないフラッシュ・セルに対するＶｔｈの分布を示している。同様に、線６２Ｌは、低温でのプログラムされたフラッシュ・セルに対するＶｔｈの分布を示しており、線６２Ｈは、高温でのプログラムされたフラッシュ・セルに対するＶｔｈの分布を示している。線６８は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために読み出し期間に用いられる電圧レベルを示す。図７は、プログラムされた状態を二進の１で、プログラムされていない状態を二進の０で示す。しかし、当業者が認識するように、これは任意の定義であり、逆に定義してもよい。
【００２２】
フラッシュ・セルはマルチレベルであってよく、２つの二進状態よりも多い状態を示すようにフラッシュ・セルをマルチのＶｔｈレベルでプログラムしてもよい。図８は４レベルのフラッシュ・セルを示している。低温で「１１」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７０Ｌで、高温で「１１」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７０Ｈで示す。同様に、低温で「１０」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７２Ｌで、高温で「１０」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７２Ｈで示す。低温で「００」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７４Ｌで、高温で「００」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７４Ｈで示す。最後に、低温で「０１」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７６Ｌで、高温で「０１」状態にプログラムされたフラッシュ・セルに対するＶｔｈの分布は線７６Ｈで示す。線８２、８４、８６は４つのプログラムされた状態を区別するために読み出し期間に用いられる電圧レベルを示している。図８は、４つの異なる分布を表す二進値に対する可能な割当を示す。しかし、当業者は認識するように、この状態定義は他の二進の組み合わせにより定義可能である。さらに、当業者は認識するように、２又は４以外の多くの状態が本発明の範囲内に入る。
【００２３】
図９は、第１電流源１１０、調整可能電流源１２０及び電圧変換器１４０を備えるワード線電圧発生器１００の回路モデルである。第１電流源１１０は電流加算ノード１５０に結合され、第１電流（Ｉｔ）を生成するよう構成される。第１電流から導出される電圧は、フラッシュ・セルの閾値電圧の温度係数に実質的に等しい温度係数を含む。換言すると、第１電流源１１０のみが電圧変換器１４０に結合されているならば、第１電流源１１０は、電圧変換器１４０における電圧降下がフラッシュ・セルの閾値電圧の温度係数と実質的に等しいように構成される。さらに言い換えるならば、ｄＶｗｌ／ｄＴ＝ｄ（Ｒ＊Ｉｔ）／ｄＴ〜ｄＶｔ＿ｃｅｌｌ／ｄＴである。ただし、Ｒは電圧変換器１４０の抵抗値であり、Ｖｔ＿ｃｅｌｌはフラッシュ・セルの閾値電圧である。
【００２４】
調整可能電流源１２０は電流加算ノード１５０に結合され、温度変化から実質的に独立した第２電流（Ｉｃｈ）を生成するよう構成される。第１電流源１１０と調整可能電流源１２０とを組み合わせて電流加算ノード１５０に基準電流を生成させる。電圧変換器１４０は、抵抗素子のような変換器要素において基準電流を減少させることによって電流加算ノード１５０での電流に比例するＩＲ降下を作るよう構成される。
【００２５】
第１電流源１１０は、温度及びフラッシュ・セルの特性に依存して、電流加算ノード１５０に供給する電流の量を適合させて修正する。つまり、第１電流源１１０からの電流の変化はワード線上の電圧の変化を生じる。換言すると、Ｖｔ＿ｃｅｌｌが温度の関数であることに関係した方法で、Ｉｔは温度の関数である（すなわち、Ｉｔ＝ｆ（Ｔ））。
【００２６】
調整可能電流源１２０は、検証動作期間には第１電流源電流を、読み出し動作期間には第２電流源電流を持つよう調整され得る充電電流（Ｉｔｈ）（これは第２電流とも呼ばれる）を生成する。換言すると、検証動作期間にはＩｃｈ＝Ａ＊Ｉｃであり、読み出し動作期間にはＩｃｈ＝Ｂ＊Ｉｃである。さらに、調整可能電流源１２０は、読み出し動作と検証動作との間の温度差に起因して総加算電流を歪めることがないよう、温度変化から実質的に独立するよう構成される。
【００２７】
したがって、電流加算ノード１５０に結果として生じる電流はＩｓｕｍ＝Ｉｔ＋Ｉｃｈ、すなわち、検証動作期間にはＩｓｕｍ＝ｆ（Ｔ）＋Ａ＊Ｉｃ、読み出し動作期間にはＩｓｕｍ＝ｆ（Ｔ）＋Ｂ＊Ｉｃとなる。この構成により、フラッシュ・セルが読み出し動作及び検証動作の期間に適応するのと同じようにして温度変化に適応するよう構成されたワード線電圧を発生させることができる。また、ＡとＢの値は、マルチレベルのそれぞれのレベルでの読み出し動作と検証動作との間の差に加えて、マルチレベルのフラッシュ・セルに結合されたワード線に対する複数の電圧を生成するのに適した複数の加算電流を生じるように選択される。
【００２８】
図１０は、第１電流源１１０’、調整可能電流源１２０’、調整可能電流シンク１３０’及び電圧変換器１４０’を備えるワード線電圧発生器１００’の回路モデルである。第１電流源１１０’はフラッシュ・セルの温度係数に実質的に等しい温度係数を有することにより、図９の第１電流源１１０と同様である。
【００２９】
調整可能電流源１２０’は、検証動作期間には第１電流源電流を持ち、読み出し動作期間には第２電流源電流を持つよう調整され得る充電電流（Ｉｃｈ）を生成する。換言すると、検証動作期間にはＩｃｈ＝Ａ＊Ｉｃであり、読み出し動作期間にはＩｃｈ＝Ｂ＊Ｉｃである。さらに、調整可能電流源１２０’は、読み出し動作と検証動作との間の温度差に起因して総加算電流を歪めることがないよう、温度変化から実質的に独立するよう構成される。
【００３０】
調整可能電流源１２０’と同じように、調整可能電流シンク１３０’は検証動作期間には第１シンク電流を持ち、読み出し動作期間には第２シンク電流を持つよう調整され得る放電電流（Ｉｄｉｓ）（これは第３電流とも呼ばれる）を生成する。換言すると、検証動作期間にはＩｄｉｓ＝Ｃ＊Ｉｄであり、読み出し動作期間にはＩｄｉｓ＝Ｄ＊Ｉｄである。さらに、調整可能電流シンク１３０’は、読み出し動作と検証動作との間の温度差に起因して総加算電流を歪めることがないよう、温度変化から実質的に独立するよう構成される。
【００３１】
したがって、電流加算ノード１５０’に結果として生じる電流はＩｓｕｍ＝Ｉｔ＋Ｉｃｈ＋Ｉｄｉｓ、すなわち、検証動作期間にはＩｓｕｍ＝ｆ（Ｔ）＋Ａ＊Ｉｃ＋Ｃ＊Ｉｄ、読み出し動作期間にはＩｓｕｍ＝ｆ（Ｔ）＋Ｂ＊Ｉｃ＋Ｄ＊Ｉｄとなる。この構成により、フラッシュ・セルが読み出し動作及び検証動作の期間に適応するのと同じようにして温度変化に適応するよう構成されたワード線電圧を発生させることができる。
【００３２】
構成例として、図１０のワード線電圧発生器１００’は検証動作期間にはＣ＝０、読み出し動作期間にはＢ＝０として構成され得る。当該構成においては、検証動作期間には、可変電流源は電流加算ノード１５０’に電流を与えるが、可変電流シンクは効果的にオフである。同様に、読み出し動作期間には、可変電流源は効果的にオフであり、可変電流シンクはシンク電流を電流加算ノード１５０’に加える。言うまでもなく、当業者であれば認識するように、本発明の範囲内で係数Ａ、Ｂ、Ｃ、Ｄの他の多くの組み合わせを想定することができる。また、Ａ、Ｂ、Ｃ、Ｄの値は、マルチレベルのそれぞれのレベルでの読み出し動作と検証動作との間の差に加えて、マルチレベル・フラッシュ・セルに結合されたワード線に対する複数の電圧を生成するのに適した複数の加算電流を生じるように選択される。
【００３３】
図１１は、第１電流源１１０”、調整可能電流源１２０”、調整可能電流シンク１３０”及び電圧変換器１４０”、可変電流コントローラ１７０及び可変電流セレクタ１８０を備えるワード線電圧発生器１００”の回路図である。動作において、ワード線電圧発生器は図９及び図１０の既に検討した実施の形態と同様に動作する。図１１の実施の形態においては、電圧変換器１４０”は電流加算ノード１５０”と接地との間に結合された抵抗素子Ｒとして実現され得る。さらに、第１電流源１１０”は、ソースが電源に結合され、ドレインが電流加算ノード１５０”に結合されたｐチャネル・トランジスタ（Ｐｓ）として実現され得る。ｐチャネル・トランジスタＰｓのゲートは、Ｐｓを流れる電流の量を制御するよう、整合電流コントローラ１６０によって生成される温度補償済みバイアス信号１６５に結合される。この整合電流コントローラ１６０については後に詳述する。
【００３４】
可変電流コントローラ１７０と可変電流セレクタ１８０は、調整可能電流源１２０”及び調整可能電流シンク１３０”を制御する。可変電流コントローラ１７０については後に詳述する。発生された信号はｐチャネル・トランジスタ１Ａ、２Ａ、４Ａのゲート及びｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂのゲートに結合される。ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａは、２Ａのサイズが１Ａの２倍であり、４Ａのサイズが２Ａの２倍であるよう、二進の重み付けがなされたゲート・サイズを持つよう構成される。可変電流セレクタ１８０は信号ｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐ、ｔｒｍ＿１ｎ、ｔｒｍ＿２ｎ、ｔｒｍ＿４ｎを生成する。この構成により、可変電流コントローラ１７０は、重み付けされた電流を電流加算ノード１５０”に加えることができるようｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐをアサート又はネゲートすることができる。例えば、ｐチャネル・トランジスタ１Ａが１０μＡを供給するとすると、ｐチャネル・トランジスタ２Ａは２０μＡを供給するよう構成され、ｐチャネル・トランジスタ４Ａは４０μＡを供給するよう構成され、調整可能電流源１２０”は０〜７０μＡの電流を供給するよう構成されるが、これに限られるものではない。
【００３５】
調整可能電流シンク１３０”は二進の重み付けがされたｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂを制御することによって同様に動作する。言うまでもなく、二進の重み付けは調整可能電流源１２０”及び調整可能電流シンク１３０”を作るための１つの代表的な方法である。当業者は認識するように、本発明の範囲内で多くの他の方法を実施することができる。さらに、二進の重み付けは、選択された素子のダイナミック・レンジを修正するよう増減され得る。例えば、二進の重み付けは０〜３の選択へ減少され、又は０〜１５の選択へ増加されるが、これに限られるものではない。
【００３６】
可変電流コントローラ１７０は、ノード１７２（ｖｇｐ＿ｃ）でのバイアス電圧を制御することにより、ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａを流れる電流の量を微調整する。同様に、ｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂを流れる電流の量は、ノード１７４（ｖｇｎ＿ｃ）でのバイアス電圧を制御することにより微調整される。この微調整と二進の重み付けとの組み合わせを用いて、可変電流源からの各二進の重み付けされた電流源を組み合わせることにより、温度変化から実質的に独立した総合的な第２電流Ｉｃｈを作ることができる。同様に、微調整と二進の重み付けとの組み合わせを用いて、可変電流シンクからの各二進の重み付けされた電流シンクを組み合わせることにより、温度変化から実質的に独立した総合的な第３電流Ｉｄｉｓを作ることができる。
【００３７】
図１２Ａ〜図１２Ｇは、図１１の整合電流コントローラ１６０の種々の実施の形態の回路図である。図１２Ａ〜図１２Ｄは、電流ミラー構成で結合されたｐチャネル・トランジスタＰ１、Ｐ２と、電流ミラー構成で結合されたｎチャネル・トランジスタＮ１、Ｎ２とを備える整合電流源１６３を有する。この整合電流源１６３は、電流加算ミラー構成について周知のように、トランジスタが同一サイズを持つよう整合されているならば等しい電流を有する、Ｐ１を通る第１電流Ｉ１とＰ２を通る第２電流Ｉ２とを作る。
【００３８】
図１２Ａは、負の温度係数を有する整合電流コントローラ１６０を示している。抵抗素子Ｒ１は所定の電圧降下を生じ、Ｎ２を通る第２電流を作る。しかし、ダイオードにおいては、ｐｎジャンクションは負の温度係数を持ち、ｐｎジャンクションにおける電圧降下の変化は温度変化に逆比例する。換言すると、温度の上昇につれて、ｐｎジャンクションでの電圧降下は低下する。例えば、シリコンの場合、ｐｎジャンクションでの電圧降下は約−２．２ｍＶ／°Ｃで温度変化に逆比例する。したがって、ダイオードＤ１は負の温度係数を持つダイオード電圧降下を示す。整合電流源は、温度補償済みバイアス信号１６５がダイオードＤ１の負の温度係数に関係した負の温度係数を持つように、電流Ｉ１、Ｉ２を実質的に同じになるよう維持する動作を行う。
【００３９】
図１２Ｂは、正の温度係数を有する整合電流コントローラ１６０を示している。ダイオードＤ１、Ｄ２は、ダイオードＤ１が相対サイズ１の接合面積を有し、ダイオードＤ２がダイオードＤ１のサイズのＮ倍の接合面積を持つよう、相対サイズの接合面積を持つよう構成される。サイズは違うがエミッタ電流が同一である２つのダイオードは異なる電流密度を持つことになり、その結果、ｐｎジャンクションにおける電圧降下が僅かに異なってくる。ダイオードの温度係数が負であることにより、温度が上昇すると、ダイオードＤ１の電圧降下はダイオードＤ２の電圧降下よりも大きい割合で低下する。一般に、この差はΔＶｂｅと呼ばれ、２つのダイオードＤ１、Ｄ２間の電圧降下の差を表す。したがって、第１のダイオードＤ１における電圧降下は、第２のダイオードＤ２の電圧降下と抵抗Ｒ１の電圧降下との組み合わせに等しい。したがって、第１電流Ｉ１と第２電流Ｉ２とを実質的に同一に維持するには、抵抗Ｒ１における電圧降下（ΔＶｂｅ）は直接の温度相関を有する（すなわち、温度の上昇と共に電圧変化が増加する）。また、ΔＶｂｅは絶対温度比例（ＰＴＡＴ）である電圧とも呼ばれる。これは、温度補償済みバイアス信号１６５が実質的に温度から独立した状態を続けるように、ダイオードＤ１の負の温度係数とは実質的に反対の正の温度係数で、温度変化に比例して電圧が調整されるからである。
【００４０】
図１２Ｃは、図１２Ａの実施の形態と図１２Ｂの実施の形態との間の温度係数を持つ整合電流コントローラ１６０を示している。動作において、図１１Ｃの実施の形態は図１１Ｂの実施の形態と同様に動作する。しかし、図１１Ｃの実施の形態は抵抗Ｒ２を有する。この結果、第２電流Ｉ２は副電流Ｉ２ａと副電流Ｉ２ｂとに分割される。副電流Ｉ２ａは前述のΔＶｂｅ項に起因して温度変化に直接関係する。一方、副電流Ｉ２ｂは電流Ｉ２を増加させるように動作し、その結果、第２電流Ｉ２はオフセット（Ｉｐｔｃｏ）を持つ正の温度係数を有することになる。この場合、副電流Ｉ２ａは正の温度係数を生成し、副電流Ｉ２ｂはオフセットを生成する。その結果、温度補償済みバイアス信号１６５はＩｐｔｃｏに直接関係した電圧を有する。Ｎ１、Ｎ２のトランジスタ・サイズに対するＲ１とＲ２との間の異なる抵抗比を選択して、温度変化から実質的に独立した状態を保ちながら、温度補償済みバイアス信号１６５を異なる値に修正するようにしてもよい。
【００４１】
図１２Ｄの実施の形態は図１２Ｃの実施の形態と同じであるが、抵抗Ｒ１ｔ，Ｒ２ｔにバイパス・トランジスタＮ３、Ｎ４をそれぞれ設けた点で相違する。この構成により、Ｒ１（及びＲ１ｔ）を流れる副電流Ｉ２ａに起因する電圧降下を修正する微調整能力が可能になる。同様に、Ｒ２（及びＲ２ｔ）を流れる副電流Ｉ２ａに起因する電圧降下が修正される。言うまでもなく、この微調整能力は２つ以上の選択可能な抵抗へと拡大できる。
【００４２】
図１２Ｅは、フラッシュ・メモリ・セルＭ１を用いて、選択されているフラッシュ・メモリ・セルの特性を作るための整合電流コントローラ１６０を示している。ｐチャネル・トランジスタＰ３はダイオード構成に接続されて電流源を作る。フラッシュ・メモリ・セルＭ１は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。ｎチャネル・トランジスタＮ５はバイアス電圧Ｖｂｉａｓによって制御されて、ｐチャネル・トランジスタＰ３を流れる電流を更に修正し、その結果、温度補償済みバイアス信号１６５に出力される電圧を修正する。
【００４３】
図１２Ｆは、図１２Ｅと同様に、フラッシュ・メモリ・セルＭ２を用いて、選択されているフラッシュ・メモリ・セルの特性を作るための整合電流コントローラ１６０を示している。ｐチャネル・トランジスタＰ３はダイオード構成で接続されて電流源を作る。フラッシュ・メモリ・セルＭ２は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。しかし、図１２Ｆの実施の形態においては、フラッシュ・メモリ・セルの制御ゲートとフローティング・ゲートは動作的に結合されている。この構成により、プログラムされたフラッシュ・セルを一層正確に作ることができ、フラッシュ・メモリ・セルＭ２に対するプログラミング動作を生成する機構を提供する必要性を解消する。ｎチャネル・トランジスタＮ５はバイアス電圧Ｖｂｉａｓによって制御され、ｐチャネル・トランジスタＰ３を流れる電流を更に修正し、その結果、温度補償済みバイアス信号１６５を修正する。
【００４４】
図１２Ｇは、ｎチャネル・トランジスタＮ６を用いて、選択されているフラッシュ・メモリ・セルの特性を作るための整合電流コントローラ１６０を示している。ｐチャネル・トランジスタはダイオード構成で接続されて電流源を作る。ｎチャネル・トランジスタＮ６はメモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。ｎチャネル・トランジスタＮ５はバイアス電圧Ｖｂｉａｓによって制御され、ｐチャネル・トランジスタＰ３を流れる電流を更に修正し、その結果、温度補償済みバイアス信号１６５を修正する。
【００４５】
図１３は、図１１の可変電流コントローラ１７０の代表的な実施の形態の回路図である。ｐチャネル・トランジスタＰ３、Ｐ４、ｎチャネル・トランジスタＮ７、Ｎ８、ダイオードＤ３、Ｄ４及び抵抗Ｒ３、Ｒ４は、図１２Ｃの整合電流コントローラ１６０と同様の方法で、オフセット（Ｉｐｔｃｏ）付きの正の温度係数を作るよう動作する。その結果、温度変動から実質的に独立するようにノード１７２（ｖｇｐ＿ｃ）が生成され、該ノードは図１１に示す調整可能電流源１２０”のｐチャネル・トランジスタに対するバイアス・レベルを作る。ｐチャネル・トランジスタＰ５及びｎチャネル・トランジスタＮ９は、図１１に示す調整可能電流シンク１３０”のｎチャネル・トランジスタに対して適切なバイアス・レベルで、ノード１７２（ｖｇｐ＿ｃ）に関係するノード１７４（ｖｇｎ＿ｃ）にバイアス信号を生成するよう動作する。
【００４６】
前述のとおり、個々のメモリ・セルを流れる電流を変えることによって温度が検証マージンに影響を与えるばかりでなく、メモリ・セルを流れる電流もメモリ・セルのストリング又はチェーンにおけるメモリ・セルの位置によって影響される。フラッシュ・メモリ・セルの直列チェーンにおけるセルの位置がメモリ・セルの閾値電圧を支配する間に、温度変化も、メモリ・セルの直列チェーンを流れる電流の変化を生じさせる。
【００４７】
図１４Ａはメモリ・セル＿０  ９８の等価回路を示しており、図１４Ｂはメモリ・セル＿１５  ９７の等価回路を示している。図５を参照して述べたとおり、ＮＡＮＤフラッシュ・アレイはストリング又はセル・チェーンに配列されたフローティング・ゲート・セルのアレイからなり、それぞれのフローティング・ゲート・セルは直列セル・チェーン８８’においてドレインとソースが結合されている。動作において、ワード線（ＷＬ＿０〜ＷＬ＿１５）は書き込まれるべき又は読み出されるべき直列セル・チェーンにおける個々のフローティング・ゲート・メモリ・セルを選択し、それぞれの直列セル・チェーンにおける残りのフローティング・ゲート・メモリ・セルを通過モードで動作させる。例えば、図１４Ａは、セル＿０  ９８が選択され、それぞれの他のセルが通過モードに構成されたときの等価回路を示している。図示のとおり、セル＿０  ９８の上側の抵抗はＲｄ０として識別され、セルのチェーンにおける抵抗の和と等価である。具体的には、Ｒｄ０＝ＲＳＧＤ＋ＲＣＥＬＬ−１５＋ＲＣＥＬＬ−１４＋・・・＋ＲＣＥＬＬ−１であり、Ｒｓ０＝ＲＳＧＳである。ただし、ＲＳＧＤはドレイン選択ゲートの抵抗であり、ＲＳＧＳはソース選択ゲートの抵抗である。同様に、図１４Ｂは、セル＿１５  ９７が選択され、それぞれの他のセルが通過モードに構成されたときの等価回路を示している。図示のとおり、セル＿１５  ９７の上側の抵抗はＲｓ１５として識別され、セルのチェーンにおける抵抗の和と等価である。具体的には、Ｒｓ１５＝ＲＳＧＳ＋ＲＣＥＬＬ−１４＋ＲＣＥＬＬ−１３＋・・・＋ＲＣＥＬＬ−０であり、Ｒｄ１５＝ＲＳＧＤである。
【００４８】
明らかに、１つのメモリ・セルを読み出すために、電流は直列セル・チェーンにおける他のメモリ・セルを流れなければならない。したがって、残りのセルは、ドレイン接続又はソース接続と直列の寄生抵抗になる。直列セル・チェーン８８の最も下側のセル＿０  ９８はアレイの接地に最も近いので、ドレイン線においては１５回の電圧降下を経験し、ソース線においては１回の電圧降下を経験する。直列セル・チェーン８８の最も上側のセル＿０  ９７はソース線において１５回の電圧降下を、ドレイン線において１回の電圧降下をそれぞれ経験する。
【００４９】
図１５は、ワード線電圧Ｖｗｌによって活性化されたときにメモリ・セルを流れる代表的な電流を示すグラフで、高温と低温でプロットしたものである。図示のとおり、対数目盛りでの高温（ＨＴ）及び低温（ＬＴ）の電流のグラフは互いに一致せず、第１閾値電流Ｉｔｈ１と第２閾値電流Ｉｔｈ２とを有するプログラムされたフラッシュ・セル電流Ｉｃｅｌｌを持つように識別される領域を作る。グラフから明らかなように、相互接続されたフラッシュ・メモリ・セルのストリング又はチェーンにおけるセルの位置と共に変動する位置依存性温度係数が存在する。第１閾値電流Ｉｔｈ１の温度依存性はＲｓ０（ＨＴ）＞Ｒｓ０（ＬＴ）且つＲｓ１５（ＨＴ）＞Ｒｓ１５（ＬＴ）を生じ、Ｒｓの温度依存性に起因するＶｔの温度依存性は｜ｄＶｔ０／ｄＴ｜＜｜ｄＶｔ１５／ｄＴ｜である。第２閾値電流Ｉｔｈ２の温度依存性はＲｓ０（ＨＴ）＜Ｒｓ０（ＬＴ）且つＲｓ１５（ＨＴ）＜Ｒｓ１５（ＬＴ）を生じ、Ｒｓの温度依存性に起因するＶｔの温度依存性は｜ｄＶｔ０／ｄＴ｜＜｜ｄＶｔ１５／ｄＴ｜である。
【００５０】
図１６Ａは、代表的な１６個のメモリ・セルのストリング又はチェーンの両端のセル位置に対する第１閾値電流を示しており、図１６Ｂは、代表的な１６個のメモリ・セルのストリング又はチェーンの両端のセル位置に対する第２閾値電流を示している。図示のとおり、メモリ・セルのストリング又はチェーンにおけるセル位置は温度変動を示している。例えば、図１６Ｂの第２閾値電流Ｉｔｈ２の場合、セル＿１５はセル＿０よりもビット線に近いのでセル＿１５はセル＿０よりもソース電圧が低い。したがって、温度の上昇に伴って、セル＿１５のソース電圧は低くなる。これは、セル電流が減少してＶｔ＿ｃｅｌｌを温度にしたがって増加させ、図１６Ｂに示す温度依存性を生じるからである。したがって、メモリ・セルのストリング又はチェーンにおけるメモリ・セルの位置に関係する温度補償は、温度変動に対する検証マージンの拡大にさらに貢献する。
【００５１】
図１７は、第１電流源１１０’’’、調整可能電流源１２０”、調整可能電流シンク１３０”、電圧変換器１４０”、可変電流コントローラ１７０及び可変電流セレクタ１８０を有するワード線電圧発生器１００’’’の回路図である。動作において、ワード線電圧発生器は前述の図９〜図１１の実施の形態と同様に動作するが、図１７の実施の形態においては、第１電流源１１０’’’は電流加算ノード１５０’’’に結合されたワード線調整可能電流源３１０を備える。
【００５２】
可変電流コントローラ１７０及び可変電流セレクタ１８０は調整可能電流源１２０”と調整可能電流シンク１３０”を制御する。発生された信号はｐチャネル・トランジスタ１Ａ、２Ａ、４Ａ及びｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂのゲートにそれぞれ結合される。ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａは、２Ａが１Ａのサイズの２倍であり、４Ａが２Ａのサイズの２倍であるように、二進の重み付けがなされたゲート・サイズを持つよう構成される。可変電流セレクタ１８０は信号ｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐ、ｔｒｍ＿１ｎ、ｔｒｍ＿２ｎ、ｔｒｍ＿４ｎを生成する。この構成により、可変電流コントローラ１７０は電流加算ノード１５０’’’への重み付けされた電流を可能とするよう、ｔｒｍ＿１ｐ、ｔｒｍ＿２ｐ、ｔｒｍ＿４ｐをアサート又はネゲートすることができる。例えば、ｐチャネル・トランジスタ１Ａが１０μＡを供給するよう構成され、ｐチャネル・トランジスタ２Ａが２０μＡを供給するよう構成され、ｐチャネル・トランジスタ４Ａが４０μＡを供給するよう構成されると、調整可能電流源１２０”は０から７０μＡの電流を供給するよう構成されるが、これに限定されるものではない。
【００５３】
調整可能電流シンク１３０”は二進の重み付けがされたトランジスタ１Ｂ、２Ｂ、４Ｂヲ制御することによって同様に動作する。言うまでもなく、二進の重み付けは調整可能電流源１２０”と調整可能電流シンク１３０”を作るための１つの代表的な方法である。当業者は認識するように、本発明の範囲内で多くの他の方法を実施することができる。さらに、二進の重み付けは選択される電流のダイナミック・レンジを修正するよう増減することができる。例えば、二進の重み付けを、０〜３の選択に対しては減少させ、０〜１５に対しては増加させることができるが、これに限られるものではない。
【００５４】
可変電流コントローラ１７０は、ノード１７２（ｖｇｐ＿ｃ）でのバイアス電圧を制御することによってｐチャネル・トランジスタ１Ａ、２Ａ、４Ａを流れる電流の量を微調整する。同様に、ｎチャネル・トランジスタ１Ｂ、２Ｂ、４Ｂを流れる電流の量はノード１７４（ｖｇｎ＿ｃ）でのバイアス電圧を制御することにより微調整される。この微調整と可変の重み付けとの組み合わせを用いて、可変電流源からの各重み付けされた電流源を組み合わせることによって、温度変化から実質的に独立した総合的な第２電流Ｉｃｈを作ることができる。同様に、微調整と可変の重み付けとの組み合わせを用いて、可変電流源からの各重み付けされた電流源を組み合わせることによって、温度変化から実質的に独立した総合的な第３電流Ｉｄｉｓを作ることができる。
【００５５】
第１電流源１１０’’’は、ワード線調整可能電流源３１０を流れる電流の量を制御するための整合コントローラ１６０を備えるように構成される。整合コントローラ１６０は温度補償済みバイアス信号１６５を生成して、前述のように、ワード線調整可能電流源３１０を流れる電流を制御する。整合コントローラ１６０とワード線電流セレクタ３２０はワード線調整可能電流源３１０を制御する。整合コントローラ１６０からの温度補償済みバイアス信号１６５はｐチャネル・トランジスタ１Ａ、２Ａ、４Ａのゲートに結合される。ｐチャネル・トランジスタ１Ａ、２Ａ、４Ａは、２Ａが１Ａのサイズの２倍であり、４Ａが２Ａのサイズの２倍であるように二進の重み付けがなされたゲート・サイズを持つよう構成される。ワード線電流セレクタ３２０は信号ｔｒｍｔ＿１ｂ、ｔｒｍｔ＿２ｂ、ｔｒｍｔ＿４ｂを生成する。この構成により、ワード線電流セレクタ３２０は、ワード線アドレスにしたがって電流加算ノード１５０”に重み付けされた電流を加えることができるようｔｒｍｔ＿１ｂ、ｔｒｍｔ＿２ｂ、ｔｒｍｔ＿４ｂをアサート又はネゲートすることができる。
【００５６】
図１８は、本発明の実施の形態によるワード線電流セレクタ３２０の論理を示している。例えば、ワード線電流セレクタ３２０はメモリ・セルの代表的な１６ワード線ストリング又はチェーンについて図示されているが、これに限定されるものではない。周知のように、１６本という量のワード線は４本の二進アドレス線（ＲＡ３、ＲＡ２、ＲＡ１、ＲＡ０）を用いて一義的にアドレス指定される。この実施の形態において、図１７のワード線用調整可能電流源３１０を制御するための信号ｔｒｍｔ＿１ｂ、ｔｒｍｔ＿２ｂ、ｔｒｍｔ＿４ｂは、０、０、ＲＡ３と加算するキャリ加法を用いる二進加算器へ入力される一定の基底値ｔｒｍｔ＿１ｂ＿ｂａｓｅ＝１、ｔｒｍｔ＿２ｂ＿ｂａｓｅ＝１、ｔｒｍｔ＿４ｂ＿ｂａｓｅ＝０から生成される。二進加算器からの加算された出力が制御信号を生じ、ＲＡ３＝０のときにはｔｒｍｔ＿１ｂ＝１、ｔｒｍｔ＿２ｂ＝１、ｔｒｍｔ＿４ｂ＝０であり、ＲＡ３＝１のときにはｔｒｍｔ＿１ｂ＝０、ｔｒｍｔ＿２ｂ＝０、ｔｒｍｔ＿４ｂ＝１である。
【００５７】
図１９は、本発明の別の実施の形態によるワード線電流セレクタ３２０の論理を示している。同様の例を用いると、ワード線電流セレクタ３２０はメモリ・セルの代表的な１６ワード線ストリング又はチェーンについて図示され、１６本という量のワード線は４本の二進アドレス線（ＲＡ３、ＲＡ２、ＲＡ１、ＲＡ０）を用いて一義的にアドレス指定される。この実施の形態においては、図１７のワード線用調整可能電流源３１０を制御するための信号ｔｒｍｔ＿１ｂ、ｔｒｍｔ＿２ｂ、ｔｒｍｔ＿４ｂは、０、ＲＡ３、ＲＡ２と加算するキャリ加法を用いる二進加算器へ入力される一定の基底値ｔｒｍｔ＿１ｂ＿ｂａｓｅ＝１、ｔｒｍｔ＿２ｂ＿ｂａｓｅ＝１、ｔｒｍｔ＿４ｂ＿ｂａｓｅ＝０から生成される。二進加算器からの加算された出力は、図１９の真理値表に示す制御信号を生じる。
【００５８】
図２０は、本発明の一つの実施の形態に係るワード線電圧発生器１００を備えるフラッシュ・メモリの代表的な実施の形態のブロック図である。フラッシュ・メモリは、フラッシュ・メモリ・セルの配列２１０と、アドレス入力に基づいて適宜のワード線を選択する行デコーダ２２０と、列デコーダ２２５とを備える。選択された列は読み出しのためにセンス増幅器ブロック２３０へ送られる。さらに、センス増幅器ブロック２３０は、プログラミング及び消去の期間にフラッシュ・セルのソース、フラッシュ・セルのドレイン又はそれら両方に適宜の電圧を加えるのに用いられる。インタフェース・ブロック２３５は外部回路とセンス増幅器ブロック２３０との間でのデータ入力とデータ出力とをインタフェースする回路を備える。コントローラ２４０及びコマンド・バッファ２４５はフラッシュ・メモリ内の種々の動作及び外部回路から受信されたコマンドを制御する。アドレス・バッファ２５０は外部回路と行デコーダ２２０と列デコーダ２２５との間のアドレスを一時記憶する。メモリの配列２１０のアーキテクチャに依存して、アドレス・バッファ２５０はアドレスの一部を行デコーダ２２０及び列デコーダ２２５へ送る。
【００５９】
スイッチ２９０は現動作モードによってワード線のうちの適宜のものを選択する。Ｖｗｌ発生器１００は、本発明の実施の形態にしたがって読み出し動作及び検証動作のためのワード線電圧を発生する。Ｖｐｇｍ発生器２６２はプログラミング動作のためのワード線電圧を発生する。
【００６０】
図２１に示すように、半導体ウェーハ４００は本発明にしたがって複数の半導体メモリ３００を含み、各半導体メモリ３００はワード線電圧発生の少なくとも１つの実施の形態又は本明細書に記述した方法を組み込んでいる。言うまでもなく、理解されるように、半導体メモリ３００はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板の上に作ることができる。
【００６１】
図２２に示すように、本発明にしたがって、電子システム５００は入力装置５１０、出力装置５２０、プロセッサ５３０及びメモリ・デバイス５４０を備える。メモリ・デバイス５４０はワード線電圧発生の少なくとも１つの実施の形態又は本明細書に記述した方法をメモリ・デバイス５４０に組み込む少なくとも１つの半導体メモリ３００’を備えている。
【００６２】
好ましい実施の形態に関して本発明を説明してきたが、当業者は認識し理解するように、本発明は実施の形態に限定されるものではない。むしろ、特許請求された発明の範囲から逸脱することなく、好ましい実施の形態に対する多くの追加、削除、修正を行うことができる。さらに、発明者が考える発明の範囲内に包含される形で、１つの実施の形態の特徴を他の実施の形態の特徴と組み合わせることができる。
【図面の簡単な説明】
【００６３】
【図１】フラッシュ・メモリ・セルの回路図である。
【図２】フラッシュ・メモリ・セルの種々の電流のグラフ表示である。
【図３】フラッシュ・メモリ・セルにおける検証マージンのグラフ表示である。
【図４】フラッシュ・メモリ・セルにおける低減された検証マージンのグラフ表示である。
【図５】フラッシュ・メモリ・アレイの一部の単純化された図で、フラッシュ・メモリ・セルの直列チェーンを示している。
【図６】フラッシュ・メモリ・セルにおける補償済み検証マージンのグラフ表示である。
【図７】双レベル・フラッシュ・メモリ・セルに対する閾値電圧の分布グラフである。
【図８】マルチレベル・フラッシュ・メモリ・セルに対する閾値電圧の分布グラフである。
【図９】本発明の代表的な実施の形態の回路モデルである。
【図１０】本発明の他の代表的な実施の形態の回路モデルである。
【図１１】本発明の他の代表的な実施の形態の回路図である。
【図１２Ａ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｂ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｃ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｄ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｅ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｆ】整合電流コントローラの種々の実施の形態の回路図である。
【図１２Ｇ】整合電流コントローラの種々の実施の形態の回路図である。
【図１３】本発明の代表的な実施の形態に係る可変電流コントローラの回路図である。
【図１４Ａ】メモリ・セルのストリング又はチェーンにおける種々のメモリ・セルの等価回路を示す図である。
【図１４Ｂ】メモリ・セルのストリング又はチェーンにおける種々のメモリ・セルの等価回路を示す図である。
【図１５】セル・トランジスタの温度依存性を示すグラフである。
【図１６Ａ】メモリ・セルのストリング又はチェーンにおける種々のセルの温度依存性を示すグラフである。
【図１６Ｂ】メモリ・セルのストリング又はチェーンにおける種々のセルの温度依存性を示すグラフである。
【図１７】本発明の代表的な実施の形態に係る、メモリ・セルのストリング又はチェーンにおける行アドレス位置に応答する種々の電流セレクタの回路図である。
【図１８】本発明の実施の形態に係るワード線電流セレクタ３２０の論理を示す図である。
【図１９】本発明の他の実施の形態に係るワード線電流セレクタ３２０の論理を示す図である。
【図２０】本発明の代表的な実施の形態に係るワード線電圧発生器を備えるフラッシュ・メモリのブロック図である。
【図２１】本発明の代表的な実施の形態に係るワード線電圧発生器を含む複数の半導体デバイスを備える半導体ウェーハである。
【図２２】本発明の代表的な実施の形態に係るワード線電圧発生器を含む複数の半導体メモリを示す計算システム図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【外国語明細書】
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