(57)【要約】【課題】クロック生成用のＶＣＯ回路を使用せず、クロックを再生すること。【解決手段】オーディオ再生回路４０は、受信ストリームに基づき生成されたフレーム同期信号に基づき再生された、送信側のビデオ・クロックに同期するビデオ・クロックＶＣＫが供給される。このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。周期調整回路４１は、送信されるオーディオ・サンプル数と、現在のＭＣＫカウント数とに基づき、サンプル数に対応したクロック数となるようＭＣＫ単位でＢＣＫの周期を調整する。【選択図】  図２
2007124044.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ／オーディオ・データを出力する際の基準クロックを再生するクロック再生回路であって、
所定区間の開始を示す区間情報及び前記基準クロックより周波数が高い基準クロック再生用クロックが供給され、１区間に含まれる前記基準クロック再生用クロックのクロック数をカウントするクロック数カウント回路と、
目標値と、前記クロック数カウント回路によりカウントされたカウントクロック数との比較結果に基づき、前記基準クロック再生用クロックから、少なくとも前記所定区間においては送信側基準クロックとクロック数が一致するようその周期を調整した基準クロックを再生する周期調整回路とを有する基準クロック再生回路。
【請求項２】
前記基準クロックは、前記区間情報としてのフレーム情報と共にパケットにて送信されるビデオ・データを再生するためのクロックである
ことを特徴とする請求項１記載の基準クロック再生回路。
【請求項３】
前記基準クロックは、前記区間情報としてのフレーム情報と共にパケットにて送信されるオーディオ・データを再生するためのクロックである
ことを特徴とする請求項１記載の基準クロック再生回路。
【請求項４】
前記パケットは、フレーム情報、オーディオ・データ及びビデオ・データを含み、
再生されたビデオ・クロックに基づき前記基準クロック再生用クロックを生成する
ことを特徴とする請求項３記載の基準クロック再生回路。
【請求項５】
前記ビデオ・クロックは、電圧制御発振器により発振されたビデオ・クロック再生用クロックが前記フレーム情報で示される一のフレーム内に所定数含まれるよう周波数制御されたクロックであって、
前記ビデオ・クロックを逓倍・分周して前記基準クロック再生用クロックを生成する逓倍・分周回路を有する
ことを特徴とする請求項４記載の基準クロック再生回路。
【請求項６】
前記目標値は、前記パケットに含まれるオーディオ・サンプル数に基づき算出される
ことを特徴とする請求項３乃至５のいずれか１項記載の基準クロック再生回路。
【請求項７】
前記周期調整回路は、前記オーディオ・サンプル数から求まる基準クロック再生用クロックの目標値である目標クロック数と前記カウントクロック数とを比較し、当該カウントクロック数が大きい場合には前記基準クロックの周期が長くなるよう調整し、当該カウントクロック数が小さい場合には前記基準クロックの周期が短くなるよう調整する
ことを特徴とする請求項２乃至６のいずれか１項記載の基準クロック再生回路。
【請求項８】
前記周期調整回路は、前記比較結果に基づき、前記基準クロック再生用クロック単位で前記基準クロックの周期を調整する
ことを特徴とする請求項１乃至７のいずれか１項記載の基準クロック再生回路。
【請求項９】
ビデオ／オーディオ・データ及びフレーム情報を含む受信ストリームを受信する受信部と、
前記フレーム情報に基づき前記ビデオ／オーディオ・データを出力する際の基準クロックを再生する基準クロック再生部と、
前記ビデオ／オーディオ・データを前記基準クロックに同期させて出力するデータ出力部とを有し、
前記基準クロック再生部は、
前記フレーム情報及び前記基準クロックより周波数が高い基準クロック再生用クロックが供給され、前記フレーム情報で示される一のフレームに含まれる前記基準クロック再生用クロックのクロック数をカウントするクロック数カウント回路と、
目標値と、前記クロック数カウント回路によりカウントされたカウントクロック数との比較結果に基づき、前記基準クロック再生用クロックから、少なくとも前記フレーム単位では送信側基準クロックとクロック数が一致するようその周期を調整した基準クロックを、前記基準クロック再生用クロックから生成する周期調整回路とを有するデータ受信装置。
【請求項１０】
オーディオ・データ及びビデオ・データを含む受信ストリームを受け取り、前記オーディオ・データ及びビデオ・データをそれぞれオーディオ・クロック及びビデオ・クロックに同期して出力するデータ受信装置であって、
前記受信ストリームから抽出されたフレーム情報に基づき再生されたビデオ・クロックが供給され、これを逓倍・分周してオーディオ・クロック再生用クロックを生成する逓倍・分周回路と、
前記フレーム情報で示される一のフレームに含まれる前記オーディオ・クロック再生用クロックをカウントするクロック数カウント回路と、
前記オーディオ・クロック再生用クロックに基づき前記オーディオ・クロックを出力する周期調整回路と、
前記オーディオ・クロック及びビデオ・クロックに同期して前記受信ストリームに含まれるそれぞれオーディオ・データ及びビデオ・データを出力する出力回路とを有し、
前記周期調整回路は、前記受信ストリームに含まれるオーディオ・サンプル数と、前記クロック数カウント回路のクロックカウント結果とに基づき、１フレームのオーディオ・クロックが前記オーディオ・サンプル数に対応したクロックとなるようその周期を調整するデータ受信装置。
【請求項１１】
前記ビデオ・クロックは、電圧制御発振器により発振されたビデオ・クロック再生用クロックが前記フレーム情報で示される一のフレーム内に所定数含まれるよう周波数制御されたクロックである
ことを特徴とする請求項１０記載のデータ受信装置。
【請求項１２】
前記周期調整回路は、前記オーディオ・サンプル数から求まるオーディオ・クロック再生用クロックの目標クロック数と前記カウントクロック数とを比較し、当該カウントクロック数が大きい場合には前記オーディオ・クロックの周期が長くなるよう調整し、当該カウントクロック数が小さい場合には前記オーディオ・クロックの周期が短くなるよう調整する
ことを特徴とする請求項１０項記載のデータ受信装置。
【請求項１３】
前記周期調整回路は、前記比較結果に基づき、前記オーディオ・クロック再生用クロック単位で前記オーディオ・クロックの周期を調整する
ことを特徴とする請求項１０記載のデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば受信ストリームに含まれるオーディオ及び／又はビデオ・データの基準クロックを再生する基準クロック再生回路及びこれを備えるデータ受信装置に関する。
【背景技術】
【０００２】
通常、ビデオ・データやオーディオ・データを受信する受信装置においては、これらを処理するためにビデオ・クロックやオーディオ・クロックを再生する必要がある。例えば特許文献１には、ビデオ基準クロックからオーディオ基準クロックを再生する受信装置が開示されている。
【０００３】
この特許文献１に記載の受信装置においては、オーディオ基準クロックの周波数が送信されるオーディオ信号によって異なる場合があり、そのような場合においても、共通のＶＣＯ(Voltage Controlled Oscillator：電圧制御発振器)を使用してオーディオ・クロックを再生するものである。
【０００４】
このようなＭＰＥＧ（Moving Picture Experts Group）方式で圧縮しストリーム化されたデータは、ビデオ・クロックとオーディオ・クロックとが同期しており、ビデオ・クロックはＶＣＯが出力する信号を逓倍、分周し、これらを位相比較し、その比較結果に基づきＶＣＯの制御電圧を制御することで、受信データに同期をさせる。またビデオのクロックをＰＬＬにて逓倍、分周し、ビデオ・クロック及びＶＣＯが出力する信号を分周し、これらを位相比較し、その比較結果に基づきＶＣＯの制御電圧を制御することで、受信データに含まれるオーディオのサンプリング周波数Ｆｓに対応するオーディオ・クロックを再生することができる。
【０００５】
ところで、ビデオ・クロックとオーディオ・クロックとが同期していないストリームを受信する受信装置においては、受信側でビデオ・クロックとオーディオ・クロックとをそれぞれ別々に再生する必要がある。ＤＶ（Digital Video：ＩＥＣ６１８３４）の圧縮技術においては、ビデオ・データとオーディオ・データとの同期が取れていない、すなわち同じクロックで圧縮されていないことが多いため、単純なＰＬＬ（Phase Locked Loop）逓倍回路を使用すると、オーディオ・サンプル数とのずれが生じ、転送データのオーバ・フローやアンダーフローが発生してしまう。
【０００６】
このため、通常ＤＶの圧縮技術が使用されたデータを伸張する回路では、ビデオ・データとオーディオ・データそれぞれにＶＣＯ回路が必要である。図５は、従来のＤＶデコーダの一例を示すブロック図である。図５に示すように、システムは、受信ストリームを受信する受信データ処理回路１１１と、受信データ処理回路１１１から送られるＤＶ圧縮データをデコードするＤＶデコーダ１１２とを有する。ＤＶデコーダ１１２は、オーディオ・クロック再生回路１３０からオーディオ・クロックが供給され、ビデオ・クロック再生回路１２０からビデオ・クロックが供給される。ＤＶデコーダ１１２は、これらオーディオ・クロック及びビデオ・クロックを用いてそれぞれオーディオ・データ及びビデオ・データを出力する。
【０００７】
オーディオ・クロック再生回路１３０、ビデオ・クロック再生回路１２０は、それぞれ同様の構成を有する。例えばビデオ・クロック再生回路１２０は、ビデオ・クロック用ＶＣＯ回路１２１、クロック数カウント回路１２２、及び位相比較部１２３を有する。ビデオ・クロック用ＶＣＯ回路１２１は、制御電圧の変化に呼応して発振周波数を変化させることができる発振器である。クロック数カウント回路１２２は、受信ストリームに含まれるビデオ・データのフレーム同期信号と、ビデオ・クロック用ＶＣＯ回路が出力するクロックとが供給され、１フレーム内の前記クロック数をカウントする。位相比較部１２３は、１フレーム間に含まれるクロック数の理想値とクロック数カウント回路１２２がカウントしたクロック数とを比較し、この比較結果に応じて制御信号を生成しＶＣＯ回路１２１の制御電圧を制御する。
【０００８】
こうしてビデオ・クロック再生回路１２０は、受信側のビデオ・クロックに同期したビデオ・クロックを再生し、これをＤＶデコーダ１１２へ供給する。オーディオ・クロック再生回路１３０も同様にしてオーディオ・クロックを再生する。
【特許文献１】特開２００４−８０５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図５に示す従来のＤＶデコーダ１１２においては、共にアナログのＶＣＯ回路を含むＰＬＬ回路（オーディオ・クロック再生回路１３０、ビデオ・クロック再生回路１２０）を介してクロックを入力する必要がある。よって、アナログ回路部分が大きくなり、装置が大型化してしまう。これは上述の特許文献１においても同様であるが、特にＤＶでは、オーディオ用、ビデオ用の２つのクロック再生回路が必要となるため、この問題は顕著となる。
【課題を解決するための手段】
【００１０】
本発明にかかる基準クロック再生回路は、ビデオ／オーディオ・データを出力する際の基準クロックを再生するクロック再生回路であって、所定区間の開始を示す区間情報及び前記基準クロックより周波数が高い基準クロック再生用クロックが供給され、１区間に含まれる前記基準クロック再生用クロックのクロック数をカウントするクロック数カウント回路と、目標値と、前記クロック数カウント回路によりカウントされたカウントクロック数との比較結果に基づき、前記基準クロック再生用クロックから、少なくとも前記所定区間においては送信側基準クロックとクロック数が一致するようその周期を調整した基準クロックを再生する周期調整回路とを有するものである。
【００１１】
本発明においては、基準クロックより周波数が高い基準クロック再生用クロックを使用して、区間内に含まれる基準クロックのクロック数が送信側のそれと一致するよう、基準クロックの周期を調整することで、電圧制御発振器（ＶＣＯ）を使用せずに受信側の基準クロックを再生することができる。
【００１２】
本発明にかかるデータ受信装置は、オーディオ・データ及びビデオ・データを含む受信ストリームを受け取り、前記オーディオ・データ及びビデオ・データをそれぞれオーディオ・クロック及びビデオ・クロックに同期して出力するデータ受信装置であって、前記受信ストリームから抽出されたフレーム情報に基づき再生されたビデオ・クロックが供給され、これを逓倍・分周してオーディオ・クロック再生用クロックを生成する逓倍・分周回路と、前記フレーム情報で示される一のフレームに含まれる前記オーディオ・クロック再生用クロックをカウントするクロック数カウント回路と、前記オーディオ・クロック再生用クロックに基づき前記オーディオ・クロックを出力する周期調整回路と、前記オーディオ・クロック及びビデオ・クロックに同期して前記受信ストリームに含まれるそれぞれオーディオ・データ及びビデオ・データを出力する出力回路とを有し、前記周期調整回路は、前記受信ストリームに含まれるオーディオ・サンプル数と、前記クロック数カウント回路のクロックカウント結果とに基づき、１フレームのオーディオ・クロックが前記オーディオ・サンプル数に対応したクロックとなるようその周期を調整するものである。
【００１３】
本発明においては、ビデオ・クロックを逓倍し、分周してオーディオ・クロック再生用クロックを生成し、一のフレームに含まれるオーディオ・クロック再生用クロックをカウントし、カウント結果及び受信ストリームに含まれるオーディオ・サンプル数に基づき、オーディオ・クロックの周期を調整することで、１フレームのオーディオ・クロック数がオーディオ・サンプル数に対応したものとする。このことにより、電圧制御発振器（ＶＣＯ）を使用することなく、受信側でオーディオ・データの欠落やバッファのアンダーフローを防止できるオーディオ・クロックを再生することができ、オーディオ・データを途切れることなく伝送することができる。
【発明の効果】
【００１４】
本発明によれば、クロック生成用のＶＣＯ回路を使用せずクロックを再生することができるクロック再生回路及びこれを具備したデータ受信装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ＤＶ方式のデータ伝送において、ビデオ・クロックのみを利用してオーディオ・クロックを再生し、オーディオ・データを途切れることなく伝送することが可能なクロック再生回路を備えるＤＶデコーダに適用したものである。
【００１６】
図１は、本実施の形態にかかるクロック再生回路を有するＤＶデコーダを含む受信システムを示すブロック図である。図１に示すように、受信システム１は、ＤＶパケットからなる受信ストリームＤ０を受け取るデータ受信回路１１と、受信ストリームからのＤＶ圧縮データＤ１を受け取るＤＶデコーダ１２とを有する。
【００１７】
ＤＶデコーダ１２には、ビデオ・クロックが供給される。そして、このビデオ・クロックに基づきオーディオ・クロックが生成され、これらのクロックを使用して伸張されたビデオ・データＤ３、オーディオ・データＤ２が出力される。
【００１８】
なお、ビデオ・データは、その後、例えばビデオエンコーダ１４に供給され、アナログデータに変換されてモニタ１６にて表示される。また、オーディオ・データもオーディオＤＡＣ（Digital Analog Converter）１３にてアナログ変換されスピーカ１５を介して出力される。
【００１９】
ここで、本実施の形態にかかるＤＶデコーダ１２は、従来とは異なりオーディオ・クロックの供給を必要としない。本実施の形態においては、ＤＶデコーダ１２の内部にＰＬＬを備え、入力されるＤＶデータのサンプリング周波数に合わせてビデオ・クロックを逓倍し、分周する。逓倍し、分周されたビデオ・クロックをオーディオ・マスタ・クロックＭＣＫとし、オーディオ・マスタ・クロックＭＣＫを分周してオーディオ・ビッド・クロックＢＣＫを生成する。そして、このオーディオ・ビット・クロックＢＣＫを生成する際、オーディオ・データの欠落を防止するようビット・クロックＢＣＫの周期を制御するものである。
【００２０】
次に、本受信システム１について更に詳細に説明する。図２は、本受信システム１の詳細を示すブロック図である。図２に示すように、データ受信回路１１は、パケット化されたＤＶ圧縮データ（ＤＶパケット）を受信ストリームとして受け取る。ここで、ＮＴＳＣ（National Television Standards Committee）方式であれば、約３０Ｈｚに１回の割合でＤＶパケットのヘッダに、シンクデータが付加される。ＰＡＬ（Phase Alternation by Line）方式であれば２５Ｈｚに１回となる。いずれにせよ、１ビデオフレームに同期するシンクデータが付加されている。
【００２１】
データ受信回路１１は、受信ストリームを受信すると、データ部分と、ヘッダ情報及びシステム情報等のその他の部分（以下、付加データ部分という。）とに分離し、データ部分であるＤＶ圧縮データをＡＶデコーダ１２へ出力する。一方、付加データ部分に含まれるシンクデータには、時間情報が記録されており、このシンクデータに基づき１フレーム毎にその開始を示すパルス（以下、フレーム同期信号という。）を生成して後述するビデオ・クロック再生回路２０へ出力する。更に、付加データには、１フレームに含まれるオーディオ・サンプル数の情報も含まれる。上述のフレーム同期信号共にこのオーディオ・サンプル数を後述するオーディオ・クロック再生回路４０へ供給する。
【００２２】
ビデオ・クロック再生回路２０は、受信ストリームから受信側ビデオ・クロックに同期したビデオ・クロックを再生し、ＡＶデコーダ１２へ供給する。ＡＶデコーダ１２は、ビデオ・クロックからオーディオ・クロックを再生するオーディオ・クロック再生回路４０を有し、ビデオ・クロック及びオーディオ・クロックに基づきそれぞれオーディオ・データ、伸張したビデオ・データを出力する。
【００２３】
ビデオ・クロック再生回路２０は、ビデオ・クロック再生用ＶＣＯ回路２１と、クロック数カウント回路２２と位相比較部２３とを有する。ビデオ・クロック生成用ＶＣＯ回路は、制御電圧の変化に呼応して発振周波数を変化させることができる発振器であり、所定の周波数のクロックを出力する。
【００２４】
クロック数カウント回路２２には、受信ストリームのＤＶパケットのヘッダ情報から生成された上述のフレーム同期信号が供給され、１フレーム間におけるビデオ・クロック用ＶＣＯ回路２１が生成したクロック数をカウントする。そして、このビデオクロックカウント数を位相比較部２３へ送る。
【００２５】
例えばＮＴＳＣフォーマット（２９．９７ＭＨｚ）における１フレーム間隔（１／２９．９７≒３３．３ｍｓｅｃ）において理想的なビデオ・クロック数は、約９００９００回（周波数：２７ＭＭｚ）である。以下、これを目標クロック数という。位相比較部２３は、この目標クロック数を目標値とし、クロック数カウント回路２２がカウントしたクロック数とこの目標値とを比較し、ずれを計測する。すなわち、目標値は、再生単位であるフレームにおいて予め設定された送信側ビデオ・クロック数の理想値である。そして、このずれに基づきＰＷＭ（pulse width modulation）信号を生成し、ビデオ・クロック用ＶＣＯ回路２１に加わる電圧を微調整する。このＰＷＭ信号により、ビデオ・クロック用ＶＣＯ回路２１が生成するクロック周期を制御し、送信側ビデオ・クロックに同期したビデオ・クロックＶＣＫを生成させる。
【００２６】
送信側におけるビデオ・クロックＶＣＫも、同様のＶＣＯ回路によって生成されるが、同様に制御してもＶＣＯ回路の個体差によって生成されるクロックの周波数が異なる。また、例えばカセットテープに記録されたデータを読出し送信する場合、テープの伸縮によりフレーム間隔がずれる場合がある。送信側と受信側とでフレーム間隔がずれてしまうと、両者の間隔がずれたままの状態でパケットを受信し続けることとなり、受信側においてバッファがオーバ・フローしてパケットの欠落が生じたり、アンダーフローしてデータが出力できなくなったりする問題が生じる。よって、これを回避するため、ＤＶデコーダ１２は、通常、ビデオ・クロック再生回路２０を有し、クロック数カウント回路２２及び位相比較部２３によりこのずれを吸収し、受信ストリームから送信側のビデオ・クロックに同期したビデオ・クロックＶＣＫを再生させる。
【００２７】
ＡＶデコーダ１２は、ビデオ・データ・バッファ３１、ビデオ・データ伸張回路３２、ビデオ・データ出力回路３４、オーディオ・データ・バッファ３３及びオーディオ・データ出力回路３５を有する。また、本実施の形態にかかるＡＶデコーダ１２は、ビデオ・クロックからオーディオ・クロックを再生するオーディオ・クロック再生回路４０を有する。
【００２８】
上述のデータ受信回路１１から、ビデオ・データ及びオーディオ・データがそれぞれビデオ・データ・バッファ３１及びオーディオ・データ・バッファ３３へ供給される。ビデオ・データは、ビデオ・データ・バッファ３１にて適切な順序に並び換えられ、ビデオ・データ伸張回路３２にて伸張処理される。そして、このビデオ・データがビデオ・クロック再生回路２０からのビデオ・クロックと共にビデオ・データ出力回路３４に供給され、このビデオ・クロックに同期してビデオ・データが出力される。
【００２９】
また、オーディオ・データは、オーディオ・データ・バッファ３５にて適切な順序に並び替えられ、オーディオ・データ出力回路３５へ供給される。このオーディオ・データ出力回路３５には、後述するオーディオ・ビット・クロックＢＣＫが供給され、これを使用してオーディオ・データが出力される。
【００３０】
次に、オーディオ・クロック再生回路について説明する。本実施の形態にかかるオーディオ・クロック再生回路４０は、ビデオ・クロックに基づきオーディオ・ビット・クロックを再生する回路である。
【００３１】
このオーディオ・クロック再生回路４０は、周期調整回路４１、クロック数カウント回路４２、比較部４３、及び逓倍・分周ＰＬＬ４４を有する。逓倍・分周ＰＬＬ４４は、入力されるクロックを逓倍・分周する回路であり、本実施の形態においては、ビデオ・クロックが入力され、このビデオ・クロックを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成する。オーディオ・マスタ・クロックＭＣＫは、オーディオ・データを制御する各種クロック全ての元となる基準のクロックである。
【００３２】
ここで、以下の説明においては、オーディオ・データのサンプリング周波数ｆｓを４８ｋＨｚとした場合について説明する。この場合、１フレーム（２９．９７ＭＨｚ）のオーディオ・サンプル数は約１６０１となる。オーディオ・データを表現するためのオーディオ・マスタ・クロックＭＣＫの周波数は複数ある。図３は、オーディオ・データ（ＰＣＭ）とクロックを示す模式図である。図３は、１サンプルを２５６のオーディオ・マスタ・クロックＭＣＫで表す場合を示している。これは、サンプリング周波数＝ｆｓとしたとき、オーディオ・マスタ・クロックＭＣＫの周波数＝２５６×ｆｓであり、以下、本明細書においては、これを２５６ｆｓと示す。また、同様に、１オーディオ・サンプルを３８４のオーディオ・マスタ・クロックＭＣＫで表す場合を３８４ｆｓと示す。なお、オーディオ・サンプルをいくつのオーディオ・マスタ・クロックＭＣＫで表現するかはこれらに限らず、例えば５１２など、他の値であってもよい。
【００３３】
更に、本実施の形態においては、１オーディオ・サンプルのビット数は３２又は６４ビットの場合について説明する。以下、１オーディオ・サンプルを２５６のオーディオ・マスタ・クロックＭＣＫ、３２ビット（３２のオーディオ・ビット・クロックＢＣＫ）で表現する場合を２５６ｆｓ／３２ＢＣＫ、１サンプルを６４ビット（６４のオーディオ・ビット・クロックＢＣＫ）で表現する場合を２５６ｆｓ／６４ＢＣＫと記載する。同様に、１オーディオ・サンプルを３８４のオーディオ・マスタ・クロックＭＣＫ、３２ビット（３２のオーディオ・ビット・クロックＢＣＫ）で表現する場合を３８４ｆｓ／３２ＢＣＫ、１サンプルを６４ビット（６４のオーディオ・ビット・クロックＢＣＫ）で表現する場合を３８４ｆｓ／６４ＢＣＫと記載する。
【００３４】
図３（ａ）に示すように、１サンプルは、左右クロックＬＲＣＫに対応する。そして、２５６ｆｓ又は３８４ｆｓ／３２ＢＣＫであれば、図３（ｂ）に示すように、１左右クロックＬＲＣＫ＝３２オーディオ・ビット・クロックＢＣＫからなる。この左右クロックＬＲＣＫは、ＨｉｇｈとＬｏｗとがそれぞれ１６オーディオ・ビット・クロックＢＣＫからなる。オーディオ・データは、オーディオ・ビット・クロックＢＣＫに同期して出力されるため、右又は左の音がそれぞれ１６ビットで表現される。また、２５６ｆｓ又は３８４ｆｓ／６４ＢＣＫであれば、１ＬＲＣＫは６４オーディオ・ビット・クロックＢＣＫからなり、左右の音がそれぞれ３２ビットで表現される。左右クロックＬＲＣＫ、オーディオ・ビット・クロックＢＣＫは、オーディオ・マスタ・クロックＭＣＫを分周して生成される。
【００３５】
このように、オーディオ・マスタ・クロックＭＣＫの周波数は２５６ｆｓ、３８４ｆｓなど異なっている。また、１サンプルをいくつのビットで表現するかも異なる。これらはユーザによって外部から指示される。逓倍・分周ＰＬＬ４４は、その外部からの指示に基づき、ビデオ・クロックＶＣＫを逓倍し、分周して目的の周波数を有するオーディオ・マスタ・クロックＭＣＫを生成する。生成したオーディオ・マスタ・クロックＭＣＫは、クロック数カウント回路４２及び周期調整回路４１へ供給される。
【００３６】
クロック数カウント回路４２は、データ受信回路１１からビデオ・クロック再生回路２０と同様、同期信号が供給され、１フレーム間のオーディオ・マスタ・クロックＭＣＫをカウントする。そしてそのクロックカウント数を比較部４３へ入力する。
【００３７】
比較部４３には、データ受信回路１１がＤＶパケットに含まれるシステム情報から抽出した送信側のオーディオ・サンプル数が供給される。上述の通り、サンプリング周波数ｆｓを４８ｋＨｚとした場合、１フレーム（２９．９７Ｈｚ）のオーディオ・サンプル数は理想的には約１６０１であるが、送信側のクロック周波数に応じて異なってくる。よって、送信側では自己の現在のフレームにおけるオーディオ・サンプル数をシステム情報として送信する。これを比較部４３が受け取り、オーディオ・サンプル数からオーディオ・マスタ・クロックＭＣＫを算出し、これを目標値とし、クロック数カウント回路４２のクロックカウント数とこの目標値とを比較する。つまり、この目標値は、送信側にてカウントされた１フレームにおける送信側オーディオ・マスタ・クロックＭＣＫのカウント数である。上記２５６ｆｓ／３２ＢＣＫであれば、入力されたオーディオ・サンプル数に２５６を乗算し、この乗算値とクロック数カウント回路４２のクロックカウント数とを比較する。この比較結果に基づく制御信号を周期調整回路４１へ入力する。
【００３８】
周期調整回路４１は、オーディオ・マスタ・クロックＭＣＫのカウント数がオーディオ・サンプル数に対応するクロック数より少ない場合には、オーディオ・バッファ３３のオーバ・フローが生じてしまうため、オーディオ・ビット・クロックＢＣＫの周期が短くなるよう制御する。一方、カウント数が多い場合には、オーディオ・バッファ３３のアンダーフローが生じてしまうため、オーディオ・ビット・クロックＢＣＫの周期が長くなるよう制御する。こうして周期調整回路４１は、送信側から送信されるオーディオ・サンプル数で示されるクロック数と同一となるよるオーディオ・ビット・クロックＢＣＫを生成する。
【００３９】
次に、周期調整回路４１の周期調整方法について詳細に説明する。図４は周期調整方法を説明する図であって、図４（ａ）乃至図４（ｄ）は、それぞれ３８４ｆｓ／６４ＢＣＫ、３８４ｆｓ／３２ＢＣＫ、２５６ｆｓ／６４ＢＣＫ、２５６ｆｓ／３２ＢＣＫの場合を示す図である。
【００４０】
図４（ａ）に示すように、３８４ｆｓ／６４ＢＣＫの場合、通常、１オーディオ・ビット・クロックＢＣＫは、オーディオ・マスタ・クロックＭＣＫが６クロックからなる、周期がＴ０のクロックである。このオーディオ・ビット・クロックＢＣＫが６４クロックで１左右クロックＬＲＣＫとなる。たとえば、比較部４３は、クロックカウント数と、オーディオ・サンプル数に対応したクロック数とを比較した結果、
１フレーム中のクロックカウント数＞オーディオ・サンプル数×３８４
の場合、すなわち、オーディオ・マスタ・クロックＭＣＫが送信側より速い場合には、オーディオ・サンプル数が足りなくなる。これを防止するため、オーディオ・ビット・クロックを周期がＴ１のＢＣＫ＿ＩＰとする。すなわち、通常６オーディオ・マスタ・クロックＭＣＫで１オーディオ・ビット・クロックであるのを、７オーディオ・マスタ・クロックＭＣＫで１オーディオ・ビット・クロックとなるよう、波形を変化させる。本例においては、Ｈｉの期間を４オーディオ・マスタ・クロックＭＣＫと長くしている。なお、Ｌｏｗの期間を４オーディオ・マスタ・クロックＭＣＫとすることで、１オーディオ・ビット・クロックの１周期を長くするようにしてもよいことは勿論である。
【００４１】
ここで、例えば１フレームにつき１サンプルが足りなくなる場合について具体的に説明する。この場合には、１サンプル＝３８４ＭＣＫ（６４ＢＣＫ×６）クロック分長くすればよい。このため、例えば、サンプル数＝１６０１とすると、単純には、１フレームは、１６０１（サンプル）×６４ＢＣＫからなるため、オーディオ・ビット・クロックＢＣＫを約２６７ＢＣＫに１回の割合で、ＢＣＫ＿ＩＰとすることで、１フレームの期間を１サンプル分長くすることができる。周期調整回路４１は、比較部４３の比較結果を受け取り、例えばオーディオ・ビット・クロックＢＣＫを何クロックに１回の割合でＢＣＫ＿ＩＰとするかを決定してＢＣＫ＿ＩＰを生成することで、クロックカウント数をオーディオ・サンプル数×３８４と一致させるよう制御する。なお、できるだけ１フレーム期間に均等になるようオーディオ・ビット・クロックＢＣＫ＿ＩＰを挿入することが好ましい。
【００４２】
逆に、オーディオ・マスタ・クロックＭＣＫの
１フレームのクロックカウント数＜オーディオ・サンプル数×３８４
の場合、すなわち、オーディオ・マスタ・クロックＭＣＫが送信側より遅い場合には、オーディオ・サンプルの欠落が発生する。これを防止するため、オーディオ・ビット・クロックを周期がＴ２のＢＣＫ＿ＩＮとする。すなわち、ＢＣＫ＿ＩＮ波形に示すように、通常６オーディオ・マスタ・クロックＭＣＫで１オーディオ・ビット・クロックであるのを、５オーディオ・マスタ・クロックＭＣＫで１オーディオ・ビット・クロックとなるよう、波形を変化させる。本例においては、Ｈｉの期間を２オーディオ・マスタ・クロックＭＣＫと短くしている。なお、Ｌｏｗの期間を２オーディオ・マスタ・クロックＭＣＫとすることで、１オーディオ・ビット・クロックの１周期を短くするようにしてもよいことは勿論である。このＢＣＫ＿ＩＮを所定のタイミングで挿入することで、１フレームに含まれるオーディオ・マスタ・クロックＭＣＫのクロック数をオーディオ・サンプル数×３８４に一致させることができる。
【００４３】
また、クロックカウント数＝オーディオ・サンプル数×３８４の場合には、オーディオ・ビット・クロックＢＣＫの周期を調整する必要はない。上述したように、周期の調整は、データの受信開始時の他、受信途中であっても、例えば送信側の記録媒体の変形等によって送信側と受信側とのクロックが揃わなくなる場合がある。よって、毎フレーム毎にクロック数を比較し、周期の調整を行なうことが好ましい。
【００４４】
その他、図４（ｂ）乃至図４（ｄ）の場合であっても同様である。図４（ｂ）の３８４ｆｓ／３２ＢＣＫの場合には、１オーディオ・ビット・クロックＢＣＫは、１２オーディオ・マスタ・クロックＭＣＫからなるが、これを１３オーディオ・マスタ・クロックＭＣＫ又は１１オーディオ・マスタ・クロックＭＣＫとすることでクロックカウント数とオーディオ・サンプル数×３８４とを一致させる。
【００４５】
また、２５６ｆｓの場合には、１サンプル２５６オーディオ・マスタ・クロックＭＣＫからなり、図４（ｃ）の２５６ｆｓ／６４ＢＣＫの場合には、１オーディオ・ビット・クロックＢＣＫは、４オーディオ・マスタ・クロックＭＣＫからなるが、これを５オーディオ・マスタ・クロックＭＣＫ又は３オーディオ・マスタ・クロックＭＣＫとすることでオーディオ・ビット・クロックＢＣＫの周期を変更する。また、図４（ｄ）の２５６ｆｓ／３２ＢＣＫの場合には、１オーディオ・ビット・クロックＢＣＫは、８オーディオ・マスタ・クロックＭＣＫからなるが、これを９オーディオ・マスタ・クロックＭＣＫ又は７オーディオ・マスタ・クロックＭＣＫとすることでオーディオ・ビット・クロックＢＣＫの周期を変更する。これにより、クロックカウント数とオーディオ・サンプル数×２５６とを一致させる。
【００４６】
なお、周期調整回路４１の制御方法は上記に限らず、送信側から送られるサンプル数に一致する左右クロックＬＲＣＫを生成できるよう制御できればよい。上述においては、オーディオ・ビット・クロックＢＣＫに１オーディオ・マスタ・クロックＭＣＫを追加又は削除してＢＣＫ＿１Ｐ、ＢＣＫ＿１Ｎを生成し、これらを使用して制御を行なっているが、その他、例えば以下の方法がある。すなわち、左右クロックＬＲＣＫの１６クロック分のＬＲＣＫ１６、２５６クロック分のＬＲＣＫ２５６クロックを生成し、これらを利用してサンプル数に一致するクロックカウント数とするよう制御することも可能である。具体的には、２５６ｆｓ／３２ＢＣＫの場合、１ＬＲＣＫ（＝２５６ＭＣＫ）毎に±ＭＣＫ分の調整とする場合、ＬＲＣＫ２５６（＝２５６×２５６ＭＣＫ）では、±４０９６通りの周期を有するＬＲＣＫ２５６を得ることができる。この±４０９６通りの周期のＬＲＣＫ２５６を適宜組み合せることで更に精度が高い制御が可能となる。
【００４７】
この場合、比較結果としてのカウンタ数のずれと、フレーム内における±４０９６通りのＬＲＣＫ２５６の組み合せとの対応づけを予め求めておき、これをテーブルに保持しておくことも可能である。比較結果としてのカウンタ数のずれに基づき、上記テーブルから適切なクロックの組み合わせを読出し、これに基づき１フレームの左右クロックＬＲＣＫのクロック数とオーディオ・サンプル数とが一致するよう制御することも可能である。
【００４８】
具体的には、比較部４３を例えばレジスタから構成し、図示せぬＣＰＵにより、オーディオ・サンプル数とクロックカウント数とに基づき±４０９６通りの周期のＬＲＣＫ２５６のいずれを使用すればよいかを演算する。そして、所定の周期のＬＲＣＫ２５６を選択させる値を比較部４３にセットする。比較部４３は、セットされたレジスタ値を制御信号として周期調整回路４１に出力する。このようにして、周期調整回路４１が制御信号（レジスタ値）に基づき適切な周期のＬＲＣＫ２５６を生成することで、１フレームの左右クロックＬＲＣＫのクロック数とオーディオ・サンプル数とを一致させることができる。
【００４９】
本実施の形態においては、全てのオーディオ・クロックに同期し、基準となるクロックであり、最も周波数が高いオーディオ・マスタ・クロックＭＣＫを使用して、オーディオ・ビット・クロックＢＣＫの周期を、１オーディオ・マスタ・クロックＭＣＫ分長くするか又は短くすることで調整し、送信側から送られるオーディオ・サンプル数に一致するオーディオ・データを出力可能なオーディオ・ビット・クロックＢＣＫとする。
【００５０】
すなわち、オーディオ・ビット・クロックＢＣＫの周期をオーディオ・マスタ・クロックＭＣＫにより調整することで、アナログのＶＣＯ回路を不要とし、オーディオ・クロックをディジタルで処理することができる。従って、ＡＶデコーダにオーディオ・クロックを供給するアナログのオーディオ・クロック再生回路を不要とすることができ、ＤＶデコーダ１２の集積を簡単化することができる。
【００５１】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。本実施の形態においては、ＤＶデコーダにおいて従来オーディオとビデオとで別々に必要であったクロック再生回路をビデオ再生回路のみとし、オーディオ・クロックについてはディジタル処理する例について説明したが、オーディオ・クロックのみならず、ビデオ・クロックＶＣＫについても同様にディジタル化してもよい。この場合、ビデオ・クロックＶＣＫより数倍周波数が速いクロックを用意し、上述と同様の方法で、ビデオ・クロックの周期を必要に応じて短く又は長くすることで、送信側のビデオ・クロックに同期するビデオ・クロックを再生することができる。
【００５２】
また、本実施の形態においては、送信側の１フレームにおけるオーディオ・ビット・クロック数と、受信側の１フレームにおける受信側オーディオ・ビット・クロックＢＣＫ数とを一致させるよう、受信側オーディオ・ビット・クロックＢＣＫを受信側オーディオ・マスタ・クロックＭＣＫにより調整するものとして説明したが、この調整区間を、１フレームに限らず、それ未満又は１フレームより大きい所定区間としてもよい。
【００５３】
また、本実施の形態においては、ＡＶデコーダのクロック再生回路に適用する場合について説明したが、他のコーデックであっても適用することができる。すなわち、生成したい基準クロックより数倍速い周波数のクロックを用意し、上述と同様に所望の周期の基準クロックを生成すればよい。
【００５４】
更に、上述の実施の形態における各ブロックの処理は、ハードウェアの構成であっても、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現するようにしてもよい。この場合、コンピュータプログラムは、記録媒体に記録して提供することも可能であり、また、インターネットその他の伝送媒体を介して伝送することにより提供することも可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態にかかるクロック再生回路を備えたＤＶデコーダを含む受信システムを示すブロック図である。
【図２】同本受信システムの詳細を示すブロック図である。
【図３】オーディオ・データ（ＰＣＭ）とオーディオ・クロック（ＬＲＣＫ、ＢＣＫ）の関係を説明する図である。
【図４】本発明の実施の形態にかかるオーディオ・ビット・クロックの周期調整方法を説明する図であって、（ａ）乃至（ｄ）は、それぞれ３８４ｆｓ／６４ＢＣＫ、３８４ｆｓ／３２ＢＣＫ、２５６ｆｓ／６４ＢＣＫ、２５６ｆｓ／３２ＢＣＫの場合を示す図である。
【図５】従来のＤＶデコーダの一例を示すブロック図である。
【符号の説明】
【００５６】
４  周期調整回路
１１  データ受信回路
１２  デコーダ
１３  オーディオＤＡＣ
１４  ビデオエンコーダ
１５  スピーカ
１６  モニタ
２０  ビデオ・クロック生成回路
２１  ビデオ・クロック用ＶＣＯ回路
２２  クロック数カウント回路
２３  位相比較部
３１  ビデオ・データ・バッファ
３２  ビデオ・データ伸張回路
３３  オーディオ・データ・バッファ
３４  ビデオ・データ出力回路
３５  オーディオ・データ出力回路
４０  オーディオ・クロック再生回路
４１  周期調整回路
４２  クロック数カウント回路
４３  位相比較部
４４  逓倍・分周ＰＬＬ回路
【図１】
2007124044.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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