(57)【要約】【課題】不揮発性記憶装置において、不揮発性メモリの動作を制御するコントローラの消費電力を低減することができる技術を提供する。【解決手段】フラッシュメモリ２００の半導体チップとフラッシュメモリ２００の動作を制御するコントローラ１００の半導体チップとが実装され、コントローラ１００は、中央処理装置（ＣＰＵ）１３０と、中央処理装置１３０へ供給するクロックを生成するクロック発振器１１１及びＣＰＵクロック発生器１１２と、中央処理装置１３０へのクロック供給の条件を設定するホールトレジスタ（ＨＲ）１２１とを備え、ホールトレジスタ１２１からのホールト信号ＨＡＬＴ＿０＿ｄとフラッシュメモリ２００からのレディ／ビジー信号Ｒ／Ｂに基づいて、中央処理装置１３０へのクロック供給を制御する。【選択図】図１
2007122427.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリの半導体チップと、前記不揮発性メモリの動作を制御するコントローラの半導体チップとが実装された不揮発性記憶装置であって、
前記コントローラは、
中央処理装置と、
前記中央処理装置へ供給するクロックを生成するクロック発振器と、
前記中央処理装置へのクロック供給の条件を設定するレジスタと、
前記レジスタからの信号と前記不揮発性メモリからのレディ／ビジー信号とに基づいて、前記中央処理装置へのクロック供給を制御する手段とを備えることを特徴とする不揮発性記憶装置。
【請求項２】
請求項１記載の不揮発性記憶装置において、
前記不揮発性メモリは、フラッシュメモリであることを特徴とする不揮発性記憶装置。
【請求項３】
請求項１記載の不揮発性記憶装置において、
前記不揮発性メモリは、複数の半導体チップであることを特徴とする不揮発性記憶装置。
【請求項４】
請求項１記載の不揮発性記憶装置において、
前記コントローラは、前記中央処理装置へのクロック供給が停止中であっても、動作しているモジュールを含むことを特徴とする不揮発性記憶装置。
【請求項５】
請求項４記載の不揮発性記憶装置において、
前記モジュールは、ホストインタフェースおよび割り込みコントローラであることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１記載の不揮発性記憶装置において、
前記不揮発性メモリからのレディ／ビジー信号は、前記不揮発性メモリの書き込み又は消去動作時にビジーとなることを特徴とする不揮発性記憶装置。
【請求項７】
請求項１記載の不揮発性記憶装置において、
前記レジスタからの信号がイネーブル、かつ、前記不揮発性メモリからのレディ／ビジー信号がビジーの時、前記中央処理装置へのクロック供給が停止することを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特にフラッシュメモリ、ＭＲＡＭ、相変化メモリ、ＥＥＰＲＯＭ等の不揮発性メモリの動作を制御するコントローラの構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、不揮発性記憶装置においては、不揮発性メモリとしてのフラッシュメモリの半導体チップと、そのフラッシュメモリの動作を制御するコントローラの半導体チップとを同一パッケージ内に実装したものが考えられる。
【０００３】
図７は、本発明の前提として検討した不揮発性記憶装置の構成を示すブロック図である。図７に示す不揮発性記憶装置は、１チップのフラッシュメモリ８００と、１チップのコントローラ７００から成り、それらが同一パッケージ内に実装されている。
【０００４】
コントローラ７００は、クロック発振器７１０、ステートマシン（ＳＭ；状態遷移制御装置）７２０、中央処理装置（ＣＰＵ）７３０、ホストインタフェース（ホストＩ／Ｆ）７４０、フラッシュインタフェース（フラッシュＩ／Ｆ）７５０、コマンドユーザーインタフェース（ＣＵＩ）７６０、ランダムアクセスメモリ（ＲＡＭ）７７０、リードオンリーメモリ（ＲＯＭ）７８０、エラー検出・訂正回路（ＥＣＣ）７９０等から成る。
【０００５】
ステートマシン７２０、中央処理装置（以下、「ＣＰＵ」という）７３０、フラッシュインタフェース７５０、コマンドユーザーインタフェース７６０、ランダムアクセスメモリ７７０、リードオンリーメモリ７８０、エラー検出・訂正回路７９０は、それぞれ内部バスに接続されている。また、ステートマシン７２０からクロック発振器７１０に源発振回路の起動／停止信号ＣＬＫ＿ＥＮが入力し、クロック発振器７１０からＣＰＵ７３０にクロック信号ＣＬＫ＿０が入力し、フラッシュインタフェース７５０からＣＰＵ７３０にフラッシュメモリからのレディ／ビジー信号Ｒ／Ｂ＿０が入力している。また、ホストインタフェース７４０とランダムアクセスメモリ７７０、ホストインタフェース７４０とコマンドユーザーインタフェース７６０、コマンドユーザーインタフェース７６０とステートマシン７２０、ステートマシン７２０とＣＰＵ７３０は、それぞれ信号線により接続されている。  
【０００６】
フラッシュメモリ８００とコントローラ７００は、アドレス線、データ線、制御線（レディ／ビジー信号Ｒ／Ｂを含む）等により接続されている。また、ホストインタフェース７４０は外部のホストと接続される。
【０００７】
次に、図８により、図７に示した不揮発性記憶装置の動作を説明する。図８は、図７に示した不揮発性記憶装置において、ホストからコマンド投入を受けた場合の動作を示すタイミング図である。
【０００８】
外部のホストからコマンド投入を受けると、ステートマシン７２０からの源発振回路の起動／停止信号ＣＬＫ＿ＥＮが“Ｌ（ロウレベル）”から“Ｈ（ハイレベル）”に遷移し、コントローラ７００内のクロック発振器７１０が起動され、ＣＰＵ７３０にクロック信号ＣＬＫ＿０が供給される。そして、コントローラ７００からフラッシュメモリ８００に対して、書き込み、消去等のコマンドが発行されると、フラッシュメモリ８００は書き込み、消去等の動作を開始し、レディ／ビジー信号Ｒ／Ｂを“Ｌ”すなわちビジー（Ｂ）にする。コントローラ７００は、クロック信号ＣＬＫ＿０を使って、フラッシュメモリ８００のレディ／ビジー信号Ｒ／Ｂを監視し、レディ／ビジー信号Ｒ／Ｂが“Ｈ”すなわちレディ（Ｒ）になったら次の動作に進む。レディ／ビジー信号Ｒ／Ｂがレディになるまでのビジー期間中も、ＣＰＵ７３０にはクロック信号ＣＬＫ＿０が与え続けられる。
【０００９】
なお、本発明に関連する技術文献としては、特許文献１及び特許文献２がある。
【特許文献１】特開２００１−３５０７３８号公報
【特許文献２】特開平１１−２０３２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、前記のような不揮発性記憶装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１１】
フラッシュメモリ８００のレディ／ビジー信号Ｒ／Ｂがビジー期間中のＣＰＵ７３０は、フラッシュメモリ８００の内部動作の完了を待っているだけのいわば空転（アイドリング）の状態にあるにもかかわらず、クロックが供給されているため、無用な消費電力が発生している。
【００１２】
そこで、本発明の目的は、不揮発性記憶装置において、不揮発性メモリの動作を制御するコントローラの消費電力を低減することができる技術を提供することにある。
【００１３】
またＣＰＵ７３０等に供給するクロックのクロック発生器について検討した結果、温度特性による発信周波数の変動の影響を低減することが必要である。
【００１４】
そこで、本発明の別の目的は、不揮発性記憶装置において、コントローラの動作を制御する基準となるクロックを発生するクロック発生器の温度特性の影響を低減することができる技術を提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、本発明による不揮発性記憶装置は、不揮発性メモリの半導体チップとその不揮発性メモリの動作を制御するコントローラの半導体チップとが実装され、そのコントローラは、中央処理装置（ＣＰＵ）と、その中央処理装置へ供給するクロックを生成するクロック発振器と、中央処理装置へのクロック供給の条件を設定するレジスタとを備え、そのレジスタからの信号と不揮発性メモリからのレディ／ビジー信号に基づいて、中央処理装置へのクロック供給を制御するものである。
【００１８】
また、本発明による不揮発性記憶装置は、不揮発性メモリの半導体チップとその不揮発性メモリの動作を制御するコントローラの半導体チップとが実装され、そのコントローラは、内部電圧発生回路と、中央処理装置（ＣＰＵ）へ供給するクロックを生成するクロック発振器とを備え、そのクロック発振器に供給する電圧は、中央処理装置へ供給する電圧とは異なり、温度特性を生じにくい電圧を供給するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２０】
不揮発性メモリの動作中（レディ／ビジー信号Ｒ／Ｂが“Ｌ”）に、ＣＰＵへのクロック供給を停止することができるので、コントローラの消費電力が低減される。
【００２１】
またコントローラの内部クロックを生成するクロック発振器に供給する電圧として温度依存性を生じにくい電圧を供給することで、クロック発振器の発生するクロックの温度特性による変動を小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１による不揮発性記憶装置の構成を示すブロック図、図２は本実施の形態１の不揮発性記憶装置において、クロック切替回路の構成例を示す論理回路図、図３はコントローラの動作を示すタイミング図である。
【００２４】
まず、図１により、本実施の形態１による不揮発性記憶装置の構成の一例を説明する。本実施の形態１の不揮発性記憶装置は、例えば、不揮発性メモリとしてのフラッシュメモリ２００の半導体チップと、フラッシュメモリ２００の動作を制御するコントローラ１００の半導体チップなどから成り、それらが同一パッケージ内に実装されている。
【００２５】
コントローラ１００は、クロック発振器１１１とＣＰＵクロック発生器１１２から成るクロック切替回路１１０、ホールトレジスタ（ＨＲ）１２１を含むステートマシン（ＳＭ；状態遷移制御装置）１２０、ＣＰＵ（中央処理装置）１３０、ホストインタフェース（ホストＩ／Ｆ）１４０、フラッシュインタフェース（フラッシュＩ／Ｆ）１５０、コマンドユーザーインタフェース（ＣＵＩ）１６０、ランダムアクセスメモリ（ＲＡＭ）１７０、リードオンリーメモリ（ＲＯＭ）１８０、エラー検出・訂正回路（ＥＣＣ）１９０、内部電圧発生回路１０００等から構成される。
【００２６】
ステートマシン１２０、ＣＰＵ１３０、フラッシュインタフェース１５０、コマンドユーザーインタフェース１６０、ランダムアクセスメモリ１７０、リードオンリーメモリ１８０、エラー検出・訂正回路１９０は、それぞれ内部バスに接続されている。また、ステートマシン１２０からクロック切替回路１１０に源発振回路の起動／停止信号ＣＬＫ＿ＥＮとホールトレジスタ（ＣＰＵクロック停止レジスタ）１２１の出力のホールト信号ＨＡＬＴ＿０＿ｄが入力し、クロック切替回路１１０からＣＰＵ１３０にＣＰＵ用クロックＣＰＵ＿ＣＬＫが入力し、フラッシュインタフェース１５０からＣＰＵ１３０とクロック切替回路１１０にフラッシュメモリ２００からのレディ／ビジー信号Ｒ／Ｂ＿０が入力している。また、ホストインタフェース１４０とランダムアクセスメモリ１７０、ホストインタフェース１４０とコマンドユーザーインタフェース１６０、コマンドユーザーインタフェース１６０とステートマシン１２０、ステートマシン１２０とＣＰＵ１３０は、それぞれ信号線により接続されている。  
【００２７】
フラッシュメモリ２００とコントローラ１００は、アドレス線、データ線、制御線（レディ／ビジー信号Ｒ／Ｂを含む）等により接続されている。また、ホストインタフェース１４０は外部のホストと接続される。例えば、この不揮発性記憶装置が携帯電話向けに使用される場合は、ホストはベースバンドプロセッサ等である。
【００２８】
なお、不揮発性メモリとしては、フラッシュメモリ２００の代わりに、ＭＲＡＭ、相変化メモリ、ＥＥＰＲＯＭ等であってもよい。
【００２９】
次に、図２により、クロック切替回路１１０の構成の一例を説明する。クロック切替回路１１０は、例えば、クロック発振器１１１とＣＰＵクロック発生器１１２などから構成される。  
【００３０】
クロック発振器１１１は、源発振回路の起動／停止信号ＣＬＫ＿ＥＮが入力し、クロックを生成してクロック信号ＣＬＫ＿０を出力する。
【００３１】
ＣＰＵクロック発生器１１２は、例えば、フリップフロップ１１３，１１４，１１５，１１６、ＯＲゲート１１７，１１８、インバータ１１９などから構成される。
【００３２】
ＣＰＵクロック発生器１１２において、フリップフロップ１１３のクロック入力端子には、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが入力され、フリップフロップ１１４，１１５，１１６のクロック入力端子には、クロック発振器１１１からのクロック信号ＣＬＫ＿０が入力されている。
【００３３】
また、ホールトレジスタ１２１の出力のホールト信号ＨＡＬＴ＿０＿ｄがフリップフロップ１１３のデータ入力端子Ｄに入力し、フリップフロップ１１３のデータ出力端子Ｑからのホールト信号ＨＡＬＴ＿０がＯＲゲート１１７に入力している。フラッシュインタフェース１５０からのレディ／ビジー信号Ｒ／Ｂ＿０がフリップフロップ１１４のデータ入力端子Ｄに入力し、フリップフロップ１１４のデータ出力端子Ｑからの信号がフリップフロップ１１５のデータ入力端子Ｄに入力し、フリップフロップ１１５のデータ出力端子Ｑからの信号がＯＲゲート１１７に入力している。ＯＲゲート１１７の出力がインバータ１１９に入力し、インバータ１１９の出力がフリップフロップ１１６のデータ入力端子Ｄに入力し、フリップフロップ１１６のデータ出力端子ＱからのＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮがＯＲゲート１１８に入力している。ＯＲゲート１１８の他方の入力端子にはクロック信号ＣＬＫ＿０が入力されている。ＯＲゲート１１８の出力のＣＰＵ用クロックＣＰＵ＿ＣＬＫは、ＣＰＵ１３０に入力される。
【００３４】
次に、図３により、コントローラ１００の動作を説明する。図３は、ホストからコマンド投入を受けた場合の動作を示すタイミング図であり、フラッシュメモリ２００のビジー中にホールトレジスタ１２１を設定する場合と、フラッシュメモリ２００がビジーになるより前にホールトレジスタ１２１を設定する場合を示す。
【００３５】
まず、初期状態として、ホールトレジスタ１２１を“Ｈ”に設定し、ホールトレジスタ１２１の出力のホールト信号ＨＡＬＴ＿０＿ｄを“Ｈ”（非イネーブル）にしておく。そして、外部のホストからコマンド投入を受けると、ステートマシン１２０からの源発振回路の起動／停止信号ＣＬＫ＿ＥＮが“Ｌ（ロウレベル）”から“Ｈ（ハイレベル）”に遷移し、クロック切替回路１１０内のクロック発振器１１１が起動され、ＣＰＵクロック発生器１１２にクロック信号ＣＬＫ＿０が出力される。この状態では、クロック信号ＣＬＫ＿０は、そのまま、ＣＰＵ用クロックＣＰＵ＿ＣＬＫとしてＣＰＵ１３０に供給される。
【００３６】
そして、コントローラ１００からフラッシュメモリ２００に対して、書き込み、消去等のコマンドが発行されと、フラッシュメモリ２００は書き込み、消去等の動作を開始し、レディ／ビジー信号Ｒ／Ｂが“Ｌ”すなわちビジー（Ｂ）となる。
【００３７】
レディ／ビジー信号Ｒ／Ｂが“Ｌ”（ビジー）の間に、ホールトレジスタ１２１を“Ｌ”に設定した場合、ホールトレジスタ１２１の出力のホールト信号ＨＡＬＴ＿０＿ｄが“Ｌ”（イネーブル）になり、ＣＰＵクロック発生器１１２内のホールト信号ＨＡＬＴ＿０が“Ｌ”になる。これを受けて、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｌ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが“Ｈ”固定となり、ＣＰＵ１３０へのクロック供給が停止する。ただし、この間も、クロック信号ＣＬＫ＿０は止まらない。
【００３８】
そして、フラッシュメモリ２００の書き込み、消去等の動作が終了するとレディ／ビジー信号Ｒ／Ｂが“Ｈ”（レディ）になり、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｈ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが再び動き始め、ＣＰＵ１３０へのクロック供給が再開される。
【００３９】
レディ／ビジー信号Ｒ／Ｂが“Ｌ”（ビジー）になる前に、ホールトレジスタ１２１を“Ｌ”に設定した場合は、レディ／ビジー信号Ｒ／Ｂが“Ｌ”になるタイミングで、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｌ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが“Ｈ”固定となり、ＣＰＵ１３０へのクロック供給が停止する。
【００４０】
そして、フラッシュメモリ２００の書き込み、消去等の動作が終了するとレディ／ビジー信号Ｒ／Ｂが“Ｈ”になり、ＣＰＵ１３０へのクロック供給が再開される。
【００４１】
上記のホールトレジスタ１２１の設定は、内部コントローラ（マイクロプログラム）等で制御することができる。
【００４２】
なお、コントローラ１００は、ＣＰＵ１３０へのクロック供給が停止中であっても、動作しているモジュール（例えば、ホストインタフェース１４０、割り込みコントローラ（図示せず））等を含んでいる。
【００４３】
以上述べたように、ホールトレジスタ１２１からのホールト信号ＨＡＬＴ＿０＿ｄと、フラッシュメモリ２００からのレディ／ビジー信号Ｒ／Ｂに基づいて、ＣＰＵ１３０へのクロック供給を停止することができるので、無用な電力が消費されないため、低消費電力化に効果がある。
【００４４】
したがって、本実施の形態１による不揮発性記憶装置によれば、フラッシュメモリの動作中（Ｒ／Ｂ＝“Ｌ”）に、従来は停止していなかった「ＣＰＵのクロック」を停止できる。特に、フラッシュメモリ制御の動作時間のうち、コントローラ単独の動作に比べて、フラッシュメモリへのアクセスにかかる時間が長い（例えば、プログラム動作における８０％相当の時間）ので、低消費電力化となる。
【００４５】
なお、「ＣＰＵのクロック」の再イネーブルは、停止しないクロックを用いて制御するので、「ＣＰＵのクロック」を一旦停止しても、制御上の問題はない。
【００４６】
また、上記ホールトレジスタは、内部コントローラで制御できる。これにより、状況に応じて、Ｒ／Ｂ＝“Ｌ”であっても「ＣＰＵのクロック」を止めないように制御することも可能である。この場合、低消費電力化の効果を一部犠牲にするが、フラッシュメモリのビジー中のバックグラウンド動作としてＣＰＵを動かすことも可能となり、柔軟な制御が可能になる。
【００４７】
（実施の形態２）
複数のフラッシュメモリを制御するコントローラでは、それぞれのフラッシュメモリのレディ／ビジー信号Ｒ／Ｂをチェックできるように、それぞれに対応するホールトレジスタを用意する。以下、複数チップのフラッシュメモリを搭載した不揮発性記憶装置の一例として、２チップのフラッシュメモリと、それらを制御するコントローラを搭載した不揮発性記憶装置について説明する。なお、以下の説明において、前記実施の形態１の各部に相当する部分には、前記実施の形態１と同じ符号を付してその説明を省略する。
【００４８】
図４は本発明の実施の形態２による不揮発性記憶装置の構成を示すブロック図、図５は本実施の形態２の不揮発性記憶装置において、クロック切替回路の構成例を示す論理回路図、図６はコントローラの動作を示すタイミング図である。
【００４９】
まず、図４により、本実施の形態２による不揮発性記憶装置の構成の一例を説明する。本実施の形態２の不揮発性記憶装置は、例えば、不揮発性メモリとしてのフラッシュメモリ２００，２００ａの２つの半導体チップと、フラッシュメモリ２００，２００ａの動作を制御するコントローラ１００の半導体チップなどから成り、それらが同一パッケージ内に実装されている。
【００５０】
ステートマシン（ＳＭ）１２０には、フラッシュメモリ２００を制御するホールトレジスタ（ＨＲ）１２１と、フラッシュメモリ２００ａを制御するホールトレジスタ（ＨＲ）１２１ａが含まれている。ホールトレジスタ１２１からはホールト信号ＨＡＬＴ＿０＿ｄ、ホールトレジスタ１２１ａからはホールト信号ＨＡＬＴ＿１＿ｄが出力され、クロック切替回路１１０に入力している。
【００５１】
フラッシュインタフェース１５０からＣＰＵ１３０とクロック切替回路１１０には、フラッシュメモリ２００からのレディ／ビジー信号Ｒ／Ｂ＿０と、フラッシュメモリ２００ａからのレディ／ビジー信号Ｒ／Ｂ＿１が入力している。  
【００５２】
なお、不揮発性メモリとしては、前記実施の形態１と同様に、フラッシュメモリ２００，２００ａの代わりに、ＭＲＡＭ、相変化メモリ、ＥＥＰＲＯＭ等であってもよい。
【００５３】
次に、図５により、クロック切替回路１１０の構成の一例を説明する。クロック切替回路１１０は、例えば、クロック発振器１１１とＣＰＵクロック発生器１１２などから構成される。  
【００５４】
ＣＰＵクロック発生器１１２は、例えば、フリップフロップ１１３，１１３ａ，１１４，１１４ａ，１１５，１１５ａ，１１６、ＯＲゲート１１７，１１７ａ，１１８、ＮＡＮＤゲート１１９ａなどから構成される。
【００５５】
ＣＰＵクロック発生器１１２において、フリップフロップ１１３，１１３ａのクロック入力端子には、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが入力され、フリップフロップ１１４，１１４ａ，１１５，１１５ａ，１１６のクロック入力端子には、クロック発振器１１１からのクロック信号ＣＬＫ＿０が入力されている。
【００５６】
また、ホールトレジスタ１２１ａの出力のホールト信号ＨＡＬＴ＿１＿ｄがフリップフロップ１１３ａのデータ入力端子Ｄに入力し、フリップフロップ１１３ａのデータ出力端子Ｑからのホールト信号ＨＡＬＴ＿１がＯＲゲート１１７ａに入力している。フラッシュインタフェース１５０からのレディ／ビジー信号Ｒ／Ｂ＿１がフリップフロップ１１４ａのデータ入力端子Ｄに入力し、フリップフロップ１１４ａのデータ出力端子Ｑからの信号がフリップフロップ１１５ａのデータ入力端子Ｄに入力し、フリップフロップ１１５ａのデータ出力端子Ｑからの信号がＯＲゲート１１７ａに入力している。ＯＲゲート１１７とＯＲゲート１１７ａの出力がＮＡＮＤゲート１１９ａに入力し、ＮＡＮＤゲート１１９ａの出力がフリップフロップ１１６のデータ入力端子Ｄに入力し、フリップフロップ１１６のデータ出力端子ＱからのＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮがＯＲゲート１１８に入力している。ＯＲゲート１１８の他方の入力端子にはクロック信号ＣＬＫ＿０が入力されている。ＯＲゲート１１８の出力のＣＰＵ用クロックＣＰＵ＿ＣＬＫは、ＣＰＵ１３０に入力される。
【００５７】
次に、図６により、コントローラ１００の動作を説明する。図６は、ホストからコマンド投入を受けた場合の動作を示すタイミング図であり、フラッシュメモリ２００についてはＣＰＵクロックを停止させる場合と、フラッシュメモリ２００ａについてはＣＰＵクロックを停止させない場合を示す。
【００５８】
まず、初期状態として、ホールトレジスタ１２１，１２１ａを“Ｈ”に設定し、ホールトレジスタ１２１，１２１ａの出力のホールト信号ＨＡＬＴ＿０＿ｄ，ＨＡＬＴ＿１＿ｄを“Ｈ”（非イネーブル）にしておく。そして、外部のホストからコマンド投入を受けると、ステートマシン１２０からの源発振回路の起動／停止信号ＣＬＫ＿ＥＮが“Ｌ（ロウレベル）”から“Ｈ（ハイレベル）”に遷移し、クロック切替回路１１０内のクロック発振器１１１が起動され、ＣＰＵクロック発生器１１２にクロック信号ＣＬＫ＿０が出力される。この状態では、クロック信号ＣＬＫ＿０は、そのまま、ＣＰＵ用クロックＣＰＵ＿ＣＬＫとしてＣＰＵ１３０に供給される。
【００５９】
そして、コントローラ１００からフラッシュメモリ２００に対して、書き込み、消去等のコマンドが発行されと、フラッシュメモリ２００は書き込み、消去等の動作を開始し、レディ／ビジー信号Ｒ／Ｂ＿０が“Ｌ”すなわちビジー（Ｂ）となる。
【００６０】
図６に示すように、レディ／ビジー信号Ｒ／Ｂ＿０が“Ｌ”（ビジー）になる前に、ホールトレジスタ１２１を“Ｌ”に設定した場合は、レディ／ビジー信号Ｒ／Ｂ＿０が“Ｌ”になるタイミングで、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｌ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが“Ｈ”固定となり、ＣＰＵ１３０へのクロック供給が停止する。ただし、この間も、クロック信号ＣＬＫ＿０は止まらない。
【００６１】
図示しないが、レディ／ビジー信号Ｒ／Ｂ＿０が“Ｌ”（ビジー）の間に、ホールトレジスタ１２１を“Ｌ”に設定した場合、ホールトレジスタ１２１の出力のホールト信号ＨＡＬＴ＿０＿ｄが“Ｌ”（イネーブル）になり、ＣＰＵクロック発生器１１２内のホールト信号ＨＡＬＴ＿０が“Ｌ”になる。これを受けて、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｌ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが“Ｈ”固定となり、ＣＰＵ１３０へのクロック供給が停止する。
【００６２】
そして、フラッシュメモリ２００の書き込み、消去等の動作が終了するとレディ／ビジー信号Ｒ／Ｂ＿０が“Ｈ”（レディ）になり、ＣＰＵ用クロックの起動／停止信号ＣＰＵ＿ＣＬＫ＿ＥＮが“Ｈ”になり、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが再び動き始め、ＣＰＵ１３０へのクロック供給が再開される。
【００６３】
フラッシュメモリ２００ａについては、図６に示すように、ホールトレジスタ１２１ａを“Ｈ”に設定したままのときはホールト信号ＨＡＬＴ＿１は“Ｈ”固定であり、レディ／ビジー信号Ｒ／Ｂ＿１が“Ｌ”になっても、ＣＰＵ用クロックＣＰＵ＿ＣＬＫは停止しない。
【００６４】
図示しないが、ホールトレジスタ１２１ａを“Ｌ”に設定してホールト信号ＨＡＬＴ＿１を“Ｌ”にすれば、レディ／ビジー信号Ｒ／Ｂ＿１が“Ｌ”になった時に、ＣＰＵ用クロックＣＰＵ＿ＣＬＫが停止する。
【００６５】
以上のように、ホールトレジスタ１２１からのホールト信号ＨＡＬＴ＿０＿ｄと、ホールトレジスタ１２１ａからのホールト信号ＨＡＬＴ＿１＿ｄと、フラッシュメモリ２００からのレディ／ビジー信号Ｒ／Ｂ＿０と、フラッシュメモリ２００ａからのレディ／ビジー信号Ｒ／Ｂ＿１とに基づいて、ＣＰＵ１３０へのクロック供給を停止することができるので、フラッシュメモリごとにそれぞれ制御が可能となり、無用な電力が消費されないため、低消費電力化に効果がある。
【００６６】
したがって、本実施の形態２による不揮発性記憶装置によれば、前記実施の形態１の効果が得られると共に、複数のフラッシュメモリからのレディ／ビジーＲ／Ｂ信号につき、それぞれホールトレジスタを設けることにより、「ＣＰＵのクロック」を止める条件をそれぞれ設定できる。
【００６７】
（実施の形態３）
図１または図４のクロック発振器の一例を図９に示す。図９の降圧回路は内部電圧発生回路の一部のブロックである。この内部電圧発生回路は図示しないが、中央処理装置等に供給する内部電圧（ＣＰＵ供給電圧）と共に、クロック発振器に供給する電圧（クロック供給電圧）を生成する。このＣＰＵ供給電圧は、消費電力やプロセスにより決定される電圧（例えば１．５Ｖ）が供給される。一方でクロック供給電圧は温度特性による特性変化を生じにくい電圧が供給される。
【００６８】
なお、降圧回路については、リングオシレータの温度依存性を少なくするため、ＭＯＳのドレイン電流の温度依存性のほとんどない電圧（本例では０．９Ｖ）を供給する。
【００６９】
また、トリミングについては、発振周波数を設計値で何通り（本例では１６通り）も振り分けたリング発振器を用意しておき、ウエハ完成後のテスト工程にて、最適な発振器を選択する。
【００７０】
また、タイマー回路については、降圧回路の安定化期間（例えば、３００〜５００ｎｓ）だけタイマーをかける。
【００７１】
図１０に一般的なＭＯＳトランジスタの温度に対する電流−電圧特性のグラフを示す。
【００７２】
このグラフを見れば、温度変化に応じて電流−電圧特性が変化していることは明かである。しかしながら電流−電圧特性が、温度変化に依らず一定である点（Ａ）が存在している。則ち、クロック発振器内のリング発振器を構成するＭＯＳトランジスタのゲート電圧としてこのＡ点の電圧を印可する。
【００７３】
図１１にリング発振器の一例を示す。リング発振器を構成するＭＯＳトランジスタのゲート電圧として上記Ａ点の電圧を印可するためには、その前段のインバータ出力電圧としてＡ点の電圧を印可すればよく、そのためにはインバータ動作電圧としてＡ点の電圧に、電源電圧側のＰＭＯＳトランジスタのオン抵抗による電圧降下を加えた程度の電圧（Ａ点電圧＋α）を印可すればよい。則ち、リング発振器に供給する動作電圧として、Ａ点電圧＋αの電圧が供給される。それによりリング発振器を構成するＭＯＳトランジスタは温度変化に依らず出力電流を一定にすることができ、結果としてリング発振器の温度特性による特性変化を生じにくくなる。
【００７４】
この場合、リング発振器の出力電圧としてはＡ点電圧＋αとなるため、中央処理装置等のクロック信号を受ける回路の動作電圧とは異なる電圧となっていることも考えられる。中央処理装置等の動作電圧がＡ点電圧＋αよりも高い電圧である場合、クロック信号を受ける回路にリーク電流を生じることになる。一方で中央処理装置等の動作電圧がＡ点電圧＋αよりも低い電圧である場合、クロック信号を受ける回路のゲート耐圧レベルによっては、ＭＯＳトランジスタのゲート絶縁膜にかかる電圧ストレスによる劣化を生じることが考えられる。そのため、クロック発振器の出力電圧は、レベルシフタ回路を介して中央処理装置等の動作電圧と大凡同じ電圧に変換して出力する。
【００７５】
すなわち、クロック発振器にはこのＡ点電圧＋αの電圧とＣＰＵ供給電圧と同じ電圧とがクロック供給電圧として供給され、リング発振器からレベルシフタまではこのＡ点電圧＋αの電圧が供給され、レベルシフタから分周器まではＣＰＵ供給電圧と同じ電圧が供給される。
【００７６】
またインバータの段数を異ならせた複数のリング発振器を有し、好適な周波数の発振をしているリング発振器を選択するトリミング回路を備えても良い。
【００７７】
図１２にクロック発振器の起動時のタイミングチャートを示す。クロック起動信号（ＣＬＫ＿ＥＮ）がイネーブルとなった後、降圧回路の出力電圧とリング発振器の発振が安定する迄の間、分周器イネーブル信号（ＥＮＡＢＬＥ）をディセーブルとしておき不安定なクロック信号が中央処理装置等に供給されないようマスクする。タイマー等でクロック信号が安定するまでの期間を測定し、分周器イネーブル信号をイネーブルにして分周器から中央処理装置等に供給するクロック信号を出力する。
【００７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置、電子機器等の製造業において利用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１による不揮発性記憶装置の構成を示すブロック図である。
【図２】本発明の実施の形態１の不揮発性記憶装置において、クロック切替回路の構成例を示す論理回路図である。
【図３】本発明の実施の形態１の不揮発性記憶装置において、コントローラの動作を示すタイミング図である。
【図４】本発明の実施の形態２による不揮発性記憶装置の構成を示すブロック図である。
【図５】本発明の実施の形態２の不揮発性記憶装置において、クロック切替回路の構成例を示す論理回路図である。
【図６】本発明の実施の形態２の不揮発性記憶装置において、コントローラの動作を示すタイミング図である。
【図７】本発明の前提として検討した不揮発性記憶装置の構成を示すブロック図である。
【図８】図７に示した不揮発性記憶装置において、コントローラの動作を示すタイミング図である。
【図９】本発明の実施の形態３において、クロック発振器の構成を示す図である。
【図１０】本発明の実施の形態３において、ＭＯＳトランジスタの温度に対する電流−電圧特性を示す図である。
【図１１】本発明の実施の形態３において、リング発振器の構成を示す回路図である。
【図１２】本発明の実施の形態３において、クロック発振器の起動時のタイミングを示す概念図である。
【符号の説明】
【００８１】
１００，７００  コントローラ
１１０  クロック切替回路
１１１，７１０  クロック発振器
１１２  ＣＰＵクロック発生器
１１３，１１３ａ，１１４，１１４ａ，１１５，１１５ａ，１１６  フリップフロップ
１１７，１１７ａ，１１８  ＯＲゲート
１１９  インバータ
１１９ａ  ＮＡＮＤゲート
１２０，７２０  ステートマシン（ＳＭ）
１２１，１２１ａ  ホールトレジスタ（ＨＲ）
１３０，７３０  中央処理装置（ＣＰＵ）
１４０，７４０  ホストインタフェース（ホストＩ／Ｆ）
１５０，７５０  フラッシュインタフェース（フラッシュＩ／Ｆ）
１６０，７６０  コマンドユーザーインタフェース（ＣＵＩ）
１７０，７７０  ランダムアクセスメモリ（ＲＡＭ）
１８０，７８０  リードオンリーメモリ（ＲＯＭ）
１９０，７９０  エラー検出・訂正回路（ＥＣＣ）
２００，２００ａ，８００  フラッシュメモリ
１０００  内部電圧発生回路
【図１】
2007122427.tif 000003
【図２】
2007122427.tif 000004
【図３】
2007122427.tif 000005
【図４】
2007122427.tif 000006
【図５】
2007122427.tif 000007
【図６】
2007122427.tif 000008
【図７】
2007122427.tif 000009
【図８】
2007122427.tif 000010
【図９】
2007122427.tif 000011
【図１０】
2007122427.tif 000012
【図１１】
2007122427.tif 000013
【図１２】
2007122427.tif 000014