(57)【要約】【課題】Ｖｐｐを取捨選択的に転送するための転送回路あるいはデコード回路において、転送トランジスタのＶｔｈ（スレッシュホルド電圧）の電圧降下なくＶｐｐを転送することができ、かつ、通常のＬＶＰ（ロウボルテージＰ型トランジスタ）を使用することによってプロセスを削減しコストを低減した不揮発性半導体記憶装置を提供すること。【解決手段】転送回路のＨＶＰ（ハイボルテージＰ型トランジスタ）の代わりにＬＶＰ（ロウボルテージＰ型トランジスタ）を使用して、ゲートとドレインとの間に閾値がＶｄｄ程度となる双方向のダイオードを挿入する。【選択図】図３
2007323782.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列された複数のメモリセルを有するブロックを複数有するメモリセルアレイと、前記複数のブロックから任意のブロックを選択するとともに、選択したブロックに電圧を転送する電圧転送回路とを含む不揮発性半導体記憶装置であって、
前記電圧転送回路は、
Ｎ型トランジスタと、
Ｐ型トランジスタと、
順方向電圧が電源電圧Ｖｄｄと同程度の第１のダイオード回路と、
順方向電圧が電源電圧Ｖｄｄと同程度であって前記ダイオード回路に対して逆方向に接続された第２のダイオード回路と
を備え、
前記Ｎ型トランジスタのドレインは、転送源となる電圧が印加され、
前記Ｎ型トランジスタのゲートは、前記Ｐ型トランジスタのドレインと共に、前記第１のダイオードのアノード、前記第２のダイオードのカソード、及び出力ノードに接続され、
前記Ｎ型トランジスタのソースは、前記Ｐ型トランジスタのソースに接続され、
前記Ｐ型トランジスタのゲートは、前記第１のダイオードのカソード、及び前記第２のダイオードのアノードに接続され、
電源電圧Ｖｄｄまたは０Ｖのいずれかである転送制御信号が前記Ｐ型トランジスタのゲートに印加され、
前記転送制御信号に対する反転信号が前記Ｎ型トランジスタのゲートに印加され、
前記第１のダイオードと前記第２のダイオードとが前記Ｐ型トランジスタのゲートとドレインとの間に挿入されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記転送源となる電圧は、前記メモリセルアレイに対する書き込み電圧、書き込みパス電圧、読み出し電圧、消去電圧のいずれかである
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧転送回路は、前記複数のメモリセルアレイの中から任意のメモリセルアレイを選択して、電圧を転送する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧転送回路は、複数の前記転送源となる電圧から任意の電圧を選択して、１つ以上のブロック又はメモリセルアレイに転送する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧転送回路は、選択時には、前記転送源となる電圧を局所的に昇圧して、前記Ｎ型トランジスタのゲートに昇圧した電圧を印加すると共に、非選択時には、前記Ｎ型トランジスタのゲートをグランド電位に落とすローカル昇圧回路を備え、転送源となる電圧はそのままの状態を保持しながら、電圧転送の選択、非選択を行う
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記ダイオード回路は、Ｐ型トランジスタのドレインとゲートとを接続したものを1つ以上使用し、または、Ｎ型トランジスタのドレインとゲートとを接続したものを１つ以上使用する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記Ｎ型トランジスタは、ディプレッション型で、ハイボルテージタイプであり、前記Ｐ型トランジスタは、エンハンスメント型で、ロウボルテージタイプである
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込み、消去、読み出しといった各動作において、高電圧を転送する電圧転送回路を含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置に使用する電源電圧（以下、「Ｖｄｄ」という）とは別に、データの書き込み、消去、読み出しといった各動作において、必要な電圧に使用するため、Ｖｄｄ以上となる高電圧（以下、便宜上「Ｖｐｐ」という）を生成する場合、不揮発性半導体記憶装置には、Ｖｄｄを昇圧させるための昇圧回路、Ｖｐｐを取捨選択的に転送するための転送回路あるいはデコード回路が必要となる。
【０００３】
転送回路の例としては、ＨＶＰ（ハイボルテージＰ型トランジスタ）で構成するＬｅｖｅｌ  Ｓｈｉｆｔａ（レベルシフタ）がある。Ｐ型トランジスタが使用されるのは、Ｎ型と異なり転送時に電圧降下なく電圧を転送することが可能だからである。
【０００４】
しかしながら、従来のＨＶＰ（ハイボルテージＰ型トランジスタ）で構成するＬｅｖｅｌ  Ｓｈｉｆｔａ（レベルシフタ）は、耐圧の高いトランジスタを製造するためのプロセスが必要であるため、生産工程が多くコストが掛かるという問題点があった。
【特許文献１】特開２００２−６３７９５公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、Ｖｐｐを取捨選択的に転送するための転送回路あるいはデコード回路において、転送トランジスタのＶｔｈ（スレッシュホルド電圧）の電圧降下なく電圧を転送するためにＰ型トランジスタを使用し、かつ、ＨＶＰ（ハイボルテージＰ型トランジスタ）ではなく、通常のＬＶＰ（ロウボルテージＰ型トランジスタ）を使用することによって、プロセスを削減しコストを低減することにある。
【課題を解決するための手段】
【０００６】
一実施形態に係る本発明の不揮発性半導体記憶装置は、
メモリセルがマトリックス配列された複数のブロックから構成される複数のメモリセルアレイと、前記複数のブロックから任意のブロックを選択するとともに、選択したブロックに電圧を転送する複数の電圧転送回路を含む不揮発性半導体記憶装置であって、
前記電圧転送回路は、
Ｎ型トランジスタと、
Ｐ型トランジスタと、
順方向電圧がＶｄｄと同程度の第１のダイオード回路と、
順方向電圧がＶｄｄと同程度であって前記ダイオード回路に対して逆方向に接続された第２のダイオード回路と
を備え、
前記Ｎ型トランジスタのドレインは、転送源となる電圧が印加され、
前記Ｎ型トランジスタのゲートは、前記Ｐ型トランジスタのドレインと共に、前記第１のダイオードのアノード、前記第２のダイオードのカソード、及び出力ノードに接続され、
前記Ｎ型トランジスタのソースは、前記Ｐ型トランジスタのソースに接続され、
前記Ｐ型トランジスタのゲートは、前記第１のダイオードのカソード、前記第２のダイオードのアノードに接続され、
Ｖｄｄまたは０Ｖのいずれかである転送制御信号が前記Ｐ型トランジスタのゲートに印加され、
前記転送制御信号に対する反転信号が前記Ｎ型トランジスタのゲートに印加され、
前記第１のダイオードと前記第２のダイオードとが前記Ｐ型トランジスタのゲートとドレインとの間に挿入されている
ことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、Ｖｐｐを取捨選択的に転送するための転送回路あるいはデコード回路において、転送トランジスタのＶｔｈ（スレッシュホルド電圧）の電圧降下なくＶｐｐを転送することができ、かつ、通常のＬＶＰ（ロウボルテージＰ型トランジスタ）を使用することによってプロセスを削減しコストを低減した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【０００９】
図９に示した転送回路は、ＨＶＰ９０１、９０２を２つ使用した転送回路である。図１０は、図９に示した転送回路のＨＶＰ９０２がオンしたときのトランジスタのモデル図であり、ストレスが掛かる部位を示している。図１１は、図９に示した転送回路のＨＶＰ９０２がオフしたときのトランジスタのモデル図であり、ストレスが掛かる部位を示している。
【００１０】
図９に示した転送回路においては、ＨＶＰ９０２がオンするときは、図１０に示すようにゲートに０Ｖが印加され、ソース、ドレインにＶｐｐが印加される。このため、ゲートとソースとの間、ゲートとドレインとの間、ゲートとチャンネルとの間の酸化膜ストレスに対する耐性がＶｐｐ以上必要となる。また、オフするときは、図１１に示すようにゲート、ソースにＶｐｐが印加され、ドレインに０Ｖが印加される。このため、ゲートとドレインとの間の酸化膜ストレスに対する耐性がＶｐｐ以上必要となり、ドレインとウェルとの間のＰＮジャンクションストレスに対する耐性もＶｐｐ以上必要となる。
【００１１】
高耐圧のトランジスタは、プロセスにおいて高度の技術が必要であること、工程が増大すること、回路面積が大きくなること等の問題点がある。
【００１２】
図１２は、別の構成による転送回路を示した回路図である。図１３は、図１２に示した転送回路のＨＶＰ１２０２がオンしたときのトランジスタのモデル図であり、ストレスが掛かる部位を示している。図１４は、図１２に示した回路のＨＶＰ１２０２がオフしたときのトランジスタのモデル図であり、ストレスが掛かる部位を示している。
【００１３】
図１２に示した転送回路は、ＨＶＰ１２０２転送スイッチとして使用し、Ｄタイプ（閾値が負電圧）のＨＮＥ（ＤタイプのハイボルテージＮ型トランジスタ）１２０１を、上記ＨＶＰ１２０２の保護回路として使用している。
【００１４】
図１２に示した転送回路においては、ＨＶＰ１２０２がオフしているときは、図１４に示すようにゲートにＶｄｄが印加され、ソースはゲートよりも閾値Ｖｔ  ｈｎｄ（Ｖｄｄに近い値）分高い電位となり電荷チャージされ、フローティング状態となり、ドレインに０Ｖが印加される。ゲートとドレインとの間及びソースとウェルとの間のストレスは、Ｖｄｄ程度であるため、通常のロウボルテージトランジスタレベルの耐圧があれば良い。しかし、ＨＶＰ１２０２がオンしたときは、図１３に示すようにゲートに０Ｖが印加され、ソース、ドレインにＶｐｐが印加される。このため、ゲートとソースとの間、ゲートとドレインとの間、ゲートとチャンネルとの間の酸化膜ストレスに対する耐性がＶｐｐ以上必要となる。
【００１５】
従って、図９に示した転送回路と同じように、高耐圧のトランジスタが必要となって、高耐圧のトランジスタは、プロセスにおいて高度の技術が必要であること、工程が増大すること、回路面積が大きくなること等の問題点がある。
【００１６】
上記問題を解決するために、本発明者らは、図１５に示すように、図１２に示した転送回路のＨＶＰ１２０２の代わりにＬＶＰ（ロウボルテージＰ型トランジスタ）１５０２を使用して、ゲートとドレインとの間に閾値がＶｄｄ程度となる双方向のダイオード１５０５、１５０６を挿入することとした。
【００１７】
図１６は、図１５に示した転送回路のＬＰＥ１５０２がオンしたときのトランジスタのモデル図である。図１７は、図１５に示した転送回路のＬＰＥ１５０２がオフしたときのトランジスタのモデル図である。
【００１８】
図１６に示すモデル図では、図１５に示すＬＰＥ１５０２のゲート電圧は、ダイオード１５０６の順方向電圧Ｖｆの分だけ、ＶＰＰより低くなっている。ＬＰＥ１５０２のドレイン及びソースには、ＶＰＰが印加されている。しかし、ダイオード１５０６が挿入されているために、ゲートとドレインとの間、ゲートとのソースとの間、ゲートとチャネルとの間のストレスはＶｄｄ程度の電圧しか掛からないため、ＬＰＥ１５０２は、ロウボルテージトランジスタを使用することができる。
【００１９】
また、図１７に示すモデル図は、図１５に示すＬＰＥ１５０２がオフしたときの図を示すものであり、このときノードＶＰＰＯＵＴの電位は０Ｖである。ＬＰＥ１５０２のゲート電圧は、ＳＥＬｎよりＶｄｄを印加する。ＬＰＥ１５０２のドレインは、ノードＶＰＰＯＵＴの電位と同じく０Ｖである。上記ＬＰＥ１５０２の保護回路として使用するＨＶＤ１５０１は、Ｄタイプを使用する。Ｄタイプは閾値（Ｖｔ＿ｈｎｄ）が負電位であるため、ソースの電位は、ゲートの電位より閾値分高い。ＨＮＥ１５０１の閾値（Ｖｔ＿ｈｎｄ）をほぼＶｄｄとすると、ＨＮＥ１５０１は、ＬＰＥ１５０２のドレイン及びノードＶＰＰＯＵＴの電位と同じく０ＶであるからＬＰＥ１５０２のソースは、ほぼＶｄｄに等しい。
【００２０】
このように、ＬＰＥ１５０２のドレインとゲートとの間にＶｆがＶｄｄ程度となるダイオード１５０５、１５０６を挿入することにより、ＬＰＥ１５０２には、Ｖｄｄ程度のストレスしか掛からないため、ＬＰＥ１５０２にロウボルテージタイプのトランジスタを使用することができる。よって、Ｖｐｐを取捨選択的に転送するためのスイッチ回路あるいはデコード回路において、転送トランジスタのＶｔｈ（スレッシュホルド電圧）の電圧降下なくＶｐｐを転送することができ、かつ、通常のＬＶＰ（ロウボルテージＰ型トランジスタ）を使用することによってプロセスを削減しコストを低減した不揮発性半導体記憶装置を提供することができる。
【００２１】
なお、ダイオードとしては、Ｐ型トランジスタのドレインとゲートとを接続したものやＮ型トランジスタのドレインとゲートとを接続したものを使用しても良い。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の代表的な例の一つであるＮＡＮＤ型フラッシュメモリの概略図である。図２は、図１に示したメモリセルアレイ１０３がｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）から構成される例を示した図である。各セルアレイブロックＢＬＫｉは、互いに交差する複数のワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｉ−１とを有する。ビット線ＢＬ０〜ＢＬｉ−１は、全セルアレイブロックＢＬＫｉにまたがって敷設される。各ワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｉ−１の交差部にメモリセルＭＣ０〜ＭＣｉ−１が配置される。複数個の浮遊ゲート型メモリセルＭＣ０〜ＭＣｉ−１は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットが構成されている。
【００２３】
各メモリセルＭＣ０〜ＭＣｉ―１の制御ゲートは、ワード線ＷＬ０〜ＷＬｉ―１に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧ１，ＳＧ２に接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。
【００２４】
図１に示した転送トランジスタＴｒＤ、Ｔｒ０〜Ｔｒｉ−１、ＴｒＳは、それぞれノードＳＧＤ、ノードＣＧ０〜ＣＧｉ−１、ノードＳＧＳから供給される書き込み電圧、読み出し電圧、消去電圧等を、選択ゲート線ＳＧ１、ワード線ＷＬ０〜ＷＬｉ−１、選択ゲート線ＳＧ２に転送するトランジスタである。転送トランジスタＴｒＤ、Ｔｒ０〜Ｔｒｉ−１、ＴｒＳは、Ｎ型トランジスタであるため転送電圧はその閾値（Ｖｔｈ）分の電圧降下が生じる。
【００２５】
そこで、ブロック選択スイッチ回路１０２により転送される、転送トランジスタＴｒＤ、Ｔｒ０〜Ｔｒｉ−１、ＴｒＳのゲートに供給されるＶＲＤＥＣノード１０１からの高電圧は、ノードＳＧＤ、ノードＣＧ０〜ＣＧｉ−１、ノードＳＧＳから供給される書き込み電圧、読み出し電圧、消去電圧等の電圧よりも、上記転送トランジスタの電圧降下（Ｖｔｈ）分高い電圧とする必要がある。
【００２６】
選択信号ＳＥＬのＨＩ／ＬＯによってブロック選択スイッチ回路１０２をＯＮ／ＯＦＦさせ選択制御する。例えば選択信号ＳＥＬがＨＩのときにブロック選択スイッチ回路１０２がＯＮするようにすると、転送トランジスタＴｒＤ、Ｔｒ０〜Ｔｒｉ−１、ＴｒＳのゲートには、ＶＲＤＥＣノード１０１からの高電圧が供給される。そして、ノードＳＧＤ、ノードＣＧ０〜ＣＧｉ−１、ノードＳＧＳから供給される書き込み電圧、読み出し電圧、消去電圧等を、選択ゲート線ＳＧ１、ワード線ＷＬ０〜ＷＬｉ−１、選択ゲート線ＳＧ２に転送する。
【００２７】
これとは逆に選択信号ＳＥＬがＬＯのときにブロック選択スイッチ回路１０２がＯＦＦするようにすると、転送トランジスタＴｒＤ、Ｔｒ０〜Ｔｒｉ−１、ＴｒＳのゲートには、０Ｖが供給され転送トランジスタは、カットオフの状態となり、選択ゲート線ＳＧ１、ワード線ＷＬ０〜ＷＬｉ−１、選択ゲート線ＳＧ２はフローティングの状態となる。
【００２８】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック選択スイッチ回路を示した図である。本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック選択スイッチ回路１０２は、ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０と、ダイオードブロック３２０と、ＳＥＬ信号転送ブロック３３０、３４０とから構成される。
【００２９】
ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０は、ＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）３１１とＥタイプのロウボルテージＰ型トランジスタ（ＬＰＥ）３１２とから構成される。ＨＮＤ３１１のドレインには、ノード３１３が接続され、ＶＲＤＥＣからの高電圧が供給される。
【００３０】
ダイオードブロック３２０は、４つのロウボルテージＰ型トランジスタ（ＬＰＥ）３２１〜３２４から構成される。ＬＰＥ３２１〜３２４は、いずれもゲートがドレインに接続されてダイオードとして機能する。ＬＰＥ３２１、３２２は、ＬＰＥ３１２のゲートとドレインとの間に挿入され、ＬＰＥ３２３、３２４は、ＬＰＥ３１２のゲートとドレインとの間にＬＰＥ３２１、３２２に対して逆方向に挿入される。実施例としてＬＰＥ３２３、３２４及びＬＰＥ３２１、３２２をダイオード接続したが、順方向電圧（Ｖｆ）が、Ｖｄｄ程度となるように調整する。ＬＰＥのウェルの接続は、ＬＰＥ３１２のゲート、出力ノード３５０、ＬＰＥ３１２のソース（ノードＶＴＤ３６０）のいずれに接続してもよいが、レイアウト面積の観点から、ＬＰＥ３１２と同じノードＶＴＤ３６０に接続することが望ましい。また、Ｖｆ＝Ｖｄｄの条件を満たすダイオードの役割を果たす回路であれば、例えばＥタイプのハイボルテージＮ型トランジスタや高耐圧ダイオードでもよい。
【００３１】
選択信号転送ブロック３３０は、ナンドゲート３３１とＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）３３２とＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）３３３とから構成される。ナンドゲート３３１の入力には、トリガー信号ＴＲＩＧと選択信号ＳＥＬが入力され、出力には、ＬＮＤ３３２のドレインが接続される。ＬＮＤ３３２、ＨＮＤ３３３のゲートには、選択信号ＳＥＬの反転信号であるＳＥＬｎが入力される。ＨＮＤ３３３のソースは、ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０のＬＰＥ３１２のゲートに接続される。
【００３２】
選択信号転送ブロック３４０は、ＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）３４１とＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）３４２とから構成される。ＬＮＤ３４１のドレインには選択信号ＳＥＬが入力され、ＬＮＤ３４１、ＨＮＤ３４２のゲートには、トリガー信号ＴＲＩＧが入力され、ＨＮＤ３４２のソースは、ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０のＬＰＥ３１２のドレイン、ＨＮＤ３１１のゲート及び出力ノード３５０に接続される。
【００３３】
ブロック選択スイッチ回路１０２の転送動作に関して、まず、ノードＶＲＤＥＣ３１３から高電圧を出力ノード３５０に転送しないときの動作について説明する。ＶＲＤＥＣから高電圧を出力ノード３５０に転送しないときは、ＳＥＬ信号をＬＯ（０Ｖ）にする。ＨＮＤ３１１は、Ｄタイプ（ディプレッションタイプ）であるため負の閾値となり、ＨＮＤ３１１のソースはゲートよりも閾値Ｖｔ＿ｈｎｄ（Ｖｄｄに近い値）分高い電位となり電荷チャージされ、フローティング状態となる。ＳＥＬ信号はＬＯ（０Ｖ）であるから、ナンドゲート３３１の出力はＨＩ（Ｖｄｄ）となる。
【００３４】
ＬＮＤ３３１、ＨＮＤ３３２のゲートに供給されるＳＥＬｎ信号は、ＳＥＬ信号の反転信号でＨＩ（Ｖｄｄ）であるから、ＬＰＥ３１２のゲートにはＶｄｄが印加され、ＬＰＥ３１２はオフする。ＬＰＥがオフであるため、ＶＲＤＥＣから供給される高電圧は、出力ノード３５０には転送されず、出力ノード３５０の電圧は０Ｖとなる。
【００３５】
次に、ＶＲＤＥＣ（ノード３１３）から高電圧を出力ノード３５０に転送するときの動作について説明する。ＶＲＤＥＣから高電圧を出力ノード３５０に転送するときは、ＳＥＬ信号をＨＩ（Ｖｄｄ）にする。選択信号転送ブロック３４０のＬＮＤ３４１とＨＮＤ３４２のゲートには、トリガー信号ＴＲＩＧのパルスが入力され、ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０のＬＰＥ３１２のドレイン、ＨＮＤ３１１のゲート及び出力ノード３５０をＶｄｄにプリチャージする。ＨＮＤ３１１のゲートはＶｄｄになるので、ＨＮＤ３１１のソース（ノードＶＴＤ３６０）は、閾値Ｖｔ＿ｈｎｄ（Ｖｄｄに近い値）分高い電位となる。すなわち、ノードＶＴＤ３６０の電位はＶｄｄ＋Ｖｔ＿ｈｎｄ（≒２Ｖｄｄ）となる。
【００３６】
一方、ＬＰＥ３１２のゲートには、選択信号転送ブロック３３０から転送されるＬＯ信号（０Ｖ）が印加されるので、ＬＰＥ３１２はオンして、ＶＲＤＥＣから高電圧が出力ノード３５０に転送されて、出力ノード３５０の電圧は高電圧となる。
【００３７】
出力ノード３５０に転送された高電圧により、ＨＮＤ３１１のゲート電位が上昇するので、最終的にはノード３１３のＶＲＤＥＣから供給される高電圧と同電位の高電圧が出力ノードに転送される。
【００３８】
これに伴い、ダイオードブロック３２０のＬＰＥ３２１、３２２により、ＬＰＥ３１２のゲート（ノードＧＡＴＥＰ）には、ノード３１３のＶＲＤＥＣから出力ノード３５０に転送されたＶＲＤＥＣの高電圧よりもＶｆ（Ｖｄｄ程度）低い電圧が印加される。このため、ＬＰＥ３１２のゲートとソースとの間、ゲートとドレインとの間、ゲートとチャネルとの間には、Ｖｄｄ程度のストレスしか掛からない。従って、ロウボルテージトランジスタを使用しても破壊されることはない。
【００３９】
なお、出力ノード３５０に転送した高電圧を放電するときは、ＶＲＤＥＣの電位を下げることによって行う。ＶＲＤＥＣの電位が下がることによって、出力ノード３５０の電位も同様にＶｄｄまで下がり、ＳＥＬ信号がＬＯ（０Ｖ）になると、出力ノード３５０の電位は０Ｖとなる。
【００４０】
このときも、ＬＰＥ３１２のゲートとソースとの間、ゲートとドレインとの間、ゲートとチャネルとの間には、Ｖｄｄ程度のストレスしか掛からない。従って、ロウボルテージトランジスタを使用しても破壊されることはない。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の概略図である。図４に示す本発明の第２の実施形態に係る不揮発性半導体記憶装置は、昇圧回路（４０１）と、複数（Ｎ個）のメモリセルアレイＳＡ＿０〜ＳＡ＿Ｎと、複数（Ｎ個）のメモリセルアレイ選択スイッチ回路ＳＥＬＳＡ＿０〜ＳＥＬＳＡ＿Ｎとから構成される。各メモリセルアレイは、さらに複数のブロックＢＬＫ＿０〜ＢＬＫ＿ｋから構成される。各ブロックは、データ消去の単位となり、複数のブロック（例えばＢＬＫ＿０〜ＢＬＫ＿７）のデータが、まとめて一括消去されることも可能である。図５に示す本発明の第２の実施形態に係る不揮発性半導体記憶装置に示したメモリセルアレイ選択スイッチ回路は、複数のブロックをまとめて選択するとき及びメモリセルアレイを選択するための選択回路である。
【００４２】
図５に示すメモリセルアレイ選択スイッチ回路は、第１の実施形態と同様に、メモリセルアレイを選択制御するために必要な高電圧を電位降下することなく転送する。ここで、第１の実施形態と異なる点は、選択切換えをするときの高電圧をそのままにして、選択切換えをする点である。第１の実施形態では、出力ノードの高電圧をＶｄｄやＶｓｓ（０Ｖ）に放電する必要があった。これに対して、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路は、昇圧回路の出力電位は高電圧を保ったまま選択切換えを行う。
【００４３】
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路を示した図である。本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路ＳＥＬＳＡ＿０は、ＶＰＧＭＨ＿ＶＲＤＥＣ転送ブロック５１０と、ダイオードブロック５２０と、Ｖｄｄ転送ブロック５３０、５４０と、ローカル昇圧回路５５０とから構成される。
【００４４】
ＶＰＧＭＨ＿ＶＲＤＥＣ転送ブロック５１０は、図３に示したＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック３１０と同様に、ＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）５１１とＥタイプのロウボルテージＰ型トランジスタ（ＬＰＥ）５１２とから構成される。ＨＮＤ５１１のドレインには、ノード５１３が接続され、プログラム電圧（ＶＰＧＭＨ）などの高電圧が供給される。ＨＮＤ５１１のゲートには、ローカル昇圧回路５５０の出力が接続される。ＨＮＤ５１１のソース（ノードＶＴＤ）には、ダイオードブロック５２０とＬＰＥ５１２のソースが接続される。
【００４５】
ダイオードブロック５２０の構成及び機能については、図３に示したダイオードブロック３２０と同様である。
【００４６】
また、ダイオードブロック５２０はＬＰＥ５１２のドレインとゲートとの間に挿入されても良い。
【００４７】
Ｖｄｄ転送ブロック５３０は、ＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）５３１とＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）５３２とから構成される。Ｖｄｄ転送ブロック５４０も、同様にＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）５４１とＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）５４２とから構成される。ＬＮＤ５３１、５４１、ＨＮＤ５３２、５４２のゲートには、選択信号ＳＥＬの反転信号であるＳＥＬｎが入力される。ＬＮＤ５３１、５４１のドレインにはＶｄｄが印加されている。
【００４８】
図６は、図５に示した本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路中のローカル昇圧回路６５０の構成を示した図である。ローカル昇圧回路６５０は、Ｄｉｃｋｓｏｎ型チャージポンプ回路を基本構成とした昇圧回路である。但し、従来のＤｉｃｋｓｏｎ型チャージポンプ回路とは異なり、ダイオード接続したＩタイプのハイボルテージＮ型トランジスタ（ＨＮＩ）６０８を付加している。ＨＮＩ６０８は、Ｅタイプに比較し閾値が低く０Ｖ付近にある。ＨＮＩ６０８は、ノードＧＡＴＥＮの電圧が高くなりすぎないようにリミッタ回路の役割を持たせている。また、ＨＮＥ６１０は、ゲートに選択信号の反転信号ＳＥＬｎが印加され、ソースがグランドに接続され、ドレインがノードＧＡＴＥＮに接続されていることにより、非選択時には、ＨＮＥ６１０をオンさせて、ノードＧＡＴＥＮをグランド電位０Ｖにすることができる。
【００４９】
本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路の選択時と非選択時の動作について以下説明する。まず、選択時には、図５に示したローカル昇圧回路５５０からノードＧＡＴＥＮにプログラム電圧（ＶＰＧＭＨ）を局所的に昇圧した電圧（ＶＰＧＭＨ＋α）を供給する。ＨＮＤ５１１は、ディプレッションタイプなので、ノードＧＡＴＥＮは、ＶＰＧＭＨ以上の電圧まで昇圧されていれば、転送するＶＰＧＭＨを電位降下なく転送することができる。
【００５０】
一方、ＬＰＥ５１２のゲート（ノードＧＡＴＥＰ）は、フローティング状態としておくと、ダイオードブロック５２０により、ＬＰＥ５１２のゲートには転送するＶＰＧＭＨからダイオードの順方向電圧（Ｖｆ）分低い電圧が印加される。これにより、ＬＰＥ５１２のゲートとソースとの間、ゲートとドレインとの間、ゲートとチャネルとの間にはＶｄｄ程度の電位を保ちながら、ＶＰＧＭＨを電位降下なく出力ノード５６０へ転送することができる。
【００５１】
非選択時には、図６に示すローカル昇圧回路のＨＮＥ６１０のゲートに印加するＳＥＬｎ信号をＨＩしてノードＧＡＴＥＮをグランド電位０ＶにすることによりＨＮＤ５１１をオフする。これにより、ＶＰＧＭＨ電圧を下げることなく高電圧を保持したままで、出力ノード電圧を下げることが可能となる。ノードＧＡＴＥＰ及び出力ノード５６０の電位は、Ｖｄｄ転送回路５３０、５４０により、Ｖｄｄの電位となる。非選択時においてもＬＰＥ５１２は、ゲートとソースとの間、ゲートとドレインとの間、ゲートとチャンネルとの間に、Ｖｄｄ程度のストレスしか掛からないため、破壊するおそれはない。
【００５２】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の概略図である。図７に示す本発明の第３の実施形態に係る不揮発性半導体記憶装置は、複数（Ｎ個）の昇圧回路７０１〜７０Ｎと、複数（Ｎ個）の転送電圧選択スイッチ回路ＳＥＬＶ＿０〜ＳＥＬＶ＿Ｎとメモリセルアレイ７１０から構成される。
【００５３】
図７に示す本発明の第３の実施形態に係る不揮発性半導体記憶装置は、様々な動作（リード、書き込み、消去等）に対応して、ワード線（ノードＣＧ＿Ｎ）に供給する電圧を昇圧回路から選択的に転送する回路を備えたものである。
【００５４】
図７に示す本発明の第３の実施形態に係る不揮発性半導体記憶装置は、本発明の第１の実施形態及び本発明の第２の実施形態と同様に、必要とする高電圧を電位降下することなく転送することが可能である。また、本発明の第２の実施形態と同様に昇圧回路の出力電位（例えばＶＰＧＭやＶＭ等）の電位を保ったまま、別途ローカル昇圧回路のＯＮ／ＯＦＦにより、転送のＯＮ／ＯＦＦの切換えを行う。以上の動作を図８に示す。
【００５５】
図８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置に使用する転送電圧選択スイッチ回路ＳＥＬＶ＿０の回路図である。転送電圧選択スイッチ回路ＳＥＬＶ＿０は、ＶＰＧＭ＿ＣＧＮ転送ブロック８１０と、ダイオードブロック８２０と、Ｖｄｄ転送ブロック８３０と、ローカル昇圧回路８５０とから構成される。
【００５６】
ＶＰＧＭ＿ＣＧＮ転送ブロック８１０は、ＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）８１１とＥタイプのロウボルテージＰ型トランジスタ（ＬＰＥ）８１２と、さらに、出力ノード８６０に接続された保護用のＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）８１３とから構成される。ＨＮＤ８１１のドレインには、ノード８１４が接続され、プログラム電圧（ＶＰＧＭＨ）などの高電圧が供給される。ＨＮＤ８１１のゲートには、ローカル昇圧回路８５０の出力が接続される。ＨＮＤ８１１のソース（ノードＶＴＤ）には、ダイオードブロック８２０とＬＰＥ８１２のソースが接続される。
【００５７】
ダイオードブロック８２０の構成及び機能については、図３に示したダイオードブロック３２０と同様である。
【００５８】
Ｖｄｄ転送ブロック８３０は、ＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）８３１とＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）８３２とから構成される。ＬＮＤ８３１、ＨＮＤ８３２のゲートには、選択信号ＳＥＬの反転信号であるＳＥＬｎが入力される。ＬＮＤ８３１のドレインにはＶｄｄが印加されている。
【００５９】
ローカル昇圧回路８５０は、図６に示したローカル昇圧回路５５０と同じである。
【００６０】
図８に示した本発明の第３の実施形態に係る不揮発性半導体記憶装置の転送電圧選択スイッチ回路が、図５に示した本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路と異なる点は、Ｖｄｄ転送ブロック５４０に相当するブロックがない点である。本発明の第３の実施形態は、複数の動作電圧から１つの動作電圧を選択して、１つの出力ノード８６０に転送する実施形態である。１つの転送電圧選択スイッチ回路が非選択で出力ノード８６０へ転送動作をしなくても、出力ノード８６０には、他の転送電圧選択スイッチ回路からＶＭ等の高電圧が供給される。ＬＰＥ８１２は、ロウボルテージトランジスタであるため、高電圧のストレスが掛かると破壊されるおそれがある。そこで、出力ノードにＬＰＥ８１２を保護するための保護用のＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）８１３が挿入されている。これにより、転送トランジスタのＶｔｈ（スレッシュホルド電圧）の電圧降下なく必要な高電圧選択的に出力ノード８６０へ転送することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の概略図。
【図２】本発明の第１の実施形態に係るメモリセルアレイの構成図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック選択スイッチ回路を示した図。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の概略図。
【図５】本発明の第２の実施形態に係る不揮発性半導体記憶装置に示したメモリセルアレイ選択スイッチ回路を示した図。
【図６】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ選択スイッチ回路中のローカル昇圧回路の構成を示した図。
【図７】本発明の第３の実施形態に係る不揮発性半導体記憶装置の概略図。
【図８】本発明の第３の実施形態に係る不揮発性半導体記憶装置に使用する転送電圧選択スイッチ回路を示した図。
【図９】従来のハイボルテージＰ型トランジスタを使用した転送回路を示した図。
【図１０】図９に示した転送回路のＰ型トランジスタの一方がオンしたときのトランジスタのモデル図。
【図１１】図９に示した転送回路のＰ型トランジスタの一方がオフしたときのトランジスタのモデル図。
【図１２】従来の別の構成による転送回路を示した図。
【図１３】図１２に示した転送回路のＰ型トランジスタがオンしたときのトランジスタのモデル図。
【図１４】図１２に示した転送回路のＰ型トランジスタがオフしたときのトランジスタのモデル図。
【図１５】図１２に示したハイボルテージＰ型トランジスタの代わりにロウボルテージＰ型トランジスタを使用した転送回路を示した図。
【図１６】図１５に示した転送回路のＰ型トランジスタがオンしたときのトランジスタのモデル図。
【図１７】図１５に示した転送回路のＰ型トランジスタがオフしたときのトランジスタのモデル図。
【符号の説明】
【００６２】
ＢＬ０〜ＢＬｉ−１  ビット線
ＢＬＫ０〜ＢＬＫｍ−１  ブロック
ＣＧ０〜ＣＧｉ−１  コントロールゲート線
ＭＣ０〜ＭＣｉ−１  メモリセル
Ｓ１、Ｓ２  選択ゲートトランジスタ
ＳＡ＿１〜ＳＡ＿Ｎ  セルアレイ
ＳＥＬＳＡ＿０〜ＳＥＬＳＡ＿Ｎ  メモリセルアレイ選択スイッチ回路
ＳＥＬＶ＿０〜ＳＥＬＶ＿Ｎ  転送電圧選択スイッチ回路
ＳＧＤ、ＳＧＳ  選択ゲート線
Ｔｒ０〜Ｔｒｉ−１、ＴｒＤ、ＴｒＳ  転送トランジスタ
ＷＬ０〜ＷＬｉ−１  ワード線
１０１  ＶＲＤＥＣノード
１０２  ブロック選択スイッチ回路
１０３  メモリセルアレイ
３１０  ＶＲＤＥＣ＿ＴｒａｎｓｆｅｒＧ転送ブロック
３１１  ＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）
３１２  ロウボルテージＰ型トランジスタ（ＬＰＥ）
３１３  ノードＶＲＤＥＣ
３２０  ダイオードブロック
３２１〜３２４  ロウボルテージＰ型トランジスタ（ＬＰＥ）    
３３０  選択信号転送ブロック
３３１  ナンドゲート
３３２  ＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）
３３３  ハイボルテージＮ型トランジスタ（ＨＮＤ）
３４０  選択信号転送ブロック
３４１  ＤタイプのロウボルテージＮ型トランジスタ（ＬＮＤ）
３４２  ＤタイプのハイボルテージＮ型トランジスタ（ＨＮＤ）
３５０  出力ノード（ＴｒａｎｓｆｅｒＧ）
３６０  ノードＶＴＤ
４０１  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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