(57)【要約】【課題】  システムの待機モード時のような低い出力負荷のときに電力効率を高めることのできる電源装置を提供する。【解決手段】  電源装置１０は、２つ以上の電源回路（非絶縁型電源回路１１、絶縁型電源回路１２）を直列に接続する構成を取り、それぞれの電源回路（非絶縁型電源回路１１、絶縁型電源回路１２）は入力電圧よりも出力電圧を低くする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２つ以上の電源回路を直列に接続する構成を取る電源装置において、前記２つ以上の電源回路のそれぞれは、入力電圧よりも出力電圧を低くすることを特徴とする電源装置。
【請求項２】
前記電源装置は、第１の電源回路と該第１の電源回路の出力を入力とする第２の電源回路とで構成され、
前記第１の電源回路が非絶縁型電源回路から構成され、
前記第２の電源回路が絶縁型電源回路から構成されていることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記電源装置は、第１の電源回路と該第１の電源回路の出力を入力とする第２の電源回路とで構成され、
前記第１の電源回路が非絶縁型電源回路から構成され、
前記第２の電源回路が非絶縁型電源回路から構成されていることを特徴とする請求項１に記載の電源装置。
【請求項４】
前記電源装置は、第１の電源回路と該第１の電源回路の出力を入力とする第２の電源回路とで構成され、
前記第１の電源回路が非絶縁型電源回路から構成され、
前記第２の電源回路が、前記第１の電源回路の出力を入力する非絶縁型電源回路と、前記第１の電源回路の出力を入力する絶縁型電源回路とを並列にした電源回路から構成されていることを特徴とする請求項１に記載の電源装置。
【請求項５】
ＰＷＭ方式を用いた前記絶縁型電源回路において、前記絶縁型電源回路の出力電圧として２．５Ｖから９Ｖを取る場合において、前記絶縁型電源回路の入力電圧を１２Ｖ±２０％の電圧にて使用することを特徴とする請求項２又は４に記載の電源装置。
【請求項６】
前記絶縁型電源回路にＰＷＭ方式を採用した場合において、ＰＷＭ信号により制御されるスイッチング素子のオン時間とオフ時間の比が、待機負荷時に１：２〜１：４にされることを特徴とする請求項５に記載の電源装置。
【請求項７】
前記絶縁型電源回路を構成する絶縁トランスとして、一次巻線数対二次巻線数比が３：１〜６：１の絶縁トランスを用いたことを特徴とする、請求項５に記載の電源装置。
【請求項８】
ＰＷＭ方式を用いた前記絶縁型電源回路において、無負荷時又は待機負荷時の前記絶縁型電源回路の出力電圧が２．５Ｖ〜９Ｖを取る場合において、前記絶縁型電源回路の入力電圧を１２Ｖ±２０％の電圧にて使用することを特徴とする、請求項２又は４に記載の電源装置。
【請求項９】
前記絶縁型電源回路は、重負荷時および中負荷時ではＰＦＭ方式で動作し、軽負荷時ではＰＷＭ方式で動作することを特徴とする、請求項５に記載の電源装置。
【請求項１０】
前記ＰＦＭ方式と前記ＰＷＭ方式との間の切り換え点にヒステリシスを設けたことを特徴とする、請求項９に記載の電源装置。
【請求項１１】
負荷に応じて、前記非絶縁型電源回路から出力される出力電圧を可変する手段を更に備えたことを特徴とする、請求項５乃至７のいずれか１つに記載の電源装置。
【請求項１２】
負荷に応じて、前記第１電源回路から出力される出力電圧を可変する手段を更に備えたことを特徴とする、請求項２〜１０のいずれか１つに記載の電源装置。
【請求項１３】
前記非絶縁型電源回路およびＰＷＭ制御された前記絶縁型電源回路の制御回路に電力を供給するための補助電源回路を更に備えたことを特徴とする、請求項５乃至８のいずれか１つに記載の電源装置。
【請求項１４】
前記第１電源回路と前記第２電源回路とには、スイッチング動作により間歇的に入力電圧を取り込むスイッチング素子と、該スイッチング素子の制御を行う制御回路とが設けられ、
前記第１電源回路の前記制御回路と前記第２電源回路の前記制御回路とに電力を供給するための補助電源回路を更に備えたことを特徴とする請求項２〜１２のいずれか１つに記載の電源装置。
【請求項１５】
前記非絶縁型電源回路は、前記入力電圧としてＡＣ入力電圧を受けるものであり、前記非絶縁型電源回路は、前記ＡＣ入力電圧を整流した電圧に変換する整流器を含み、
定格負荷時には前記整流した電圧の全部を使用し、中負荷時には前記整流した電圧の約半分を使用し、軽負荷時には前記整流した電圧の一部のみを使用するように制御する制御手段を有することを特徴とする、請求項５乃至７および１３のいずれか１つに記載の電源装置。
【請求項１６】
交流の入力電圧から該入力電圧のピーク電圧より低い第１電圧を生成する第１電源回路と、
前記第１電圧から第２電圧を生成して出力する第２電源回路とを備え、
前記第１電源回路は、
前記入力電圧の位相に基づきスイッチング素子をオン・オフして当該入力電圧を入力する位相制御方式の電源回路であり、
定格負荷時には前記交流の入力電圧の全部を使用し、中負荷時には前記交流の入力電圧の約半分を使用し、軽負荷時には前記交流の入力電圧の一部のみを使用するように制御する制御手段を有することを特徴とする、請求項５乃至７および１３のいずれか１つに記載の電源装置。
【請求項１７】
入力電圧から第１電圧を生成する第１電源回路と、
前記第１電圧から第２電圧を生成して出力する第２電源回路とを備え、
前記第１電圧は前記入力電圧よりも低い電圧であることを特徴とする電源装置。
【請求項１８】
交流の入力電圧から該入力電圧のピーク電圧より低い第１電圧を生成する第１電源回路と、
前記第１電圧から第２電圧を生成して出力する第２電源回路とを備え、
前記第１電源回路は、前記入力電圧の位相に基づきスイッチング素子をオン・オフして当該入力電圧を入力する位相制御方式の電源回路であり、
前記第２電源回路は、トランスを介して前記第２電圧を生成する絶縁型の電源回路であることを特徴とする電源装置。
【請求項１９】
交流の入力電圧から該入力電圧のピーク電圧より低い第１電圧を生成する第１電源回路と、
前記第１電圧から第２電圧を生成して出力する第２電源回路とを備え、
前記第１電源回路は、前記入力電圧の位相に基づき第１スイッチング素子をオン・オフして当該入力電圧を入力する位相制御方式の電源回路であり、
前記第２電源回路は、発振器の信号に基づき第２スイッチング素子をオン・オフして前記第１電圧を入力する他励型チョッパー方式の電源回路であることを特徴とする電源装置。
【請求項２０】
入力電圧から第１電圧を生成する第１電源回路と、
前記第１電圧から第２電圧を生成して出力する第２電源回路とを備え、
前記第１電源回路は、スイッチング素子をオン・オフして前記入力電圧を入力する降圧型チョッパー方式の電源回路であり、
前記第２電源回路は、トランスを介して前記第２電圧を生成する絶縁型の電源回路であることを特徴とする電源装置。
【請求項２１】
前記絶縁型の第２電源回路は、発振器の信号に基づきスイッチング素子をオン・オフすることで前記第１電圧を入力して前記トランスの一次側の電流を流す他励型・絶縁型の電源回路であることを特徴とする請求項１８又は２０に記載の電源装置。
【請求項２２】
前記トランスはフライバックトランスであることを特徴とする請求項２１記載の電源装置。
【請求項２３】
前記第１電源回路における前記スイッチング素子は、Ｐ型半導体とＮ型半導体とを交互に４層に形成してなる四層素子であることを特徴とする請求項１８〜２２の何れかに記載の電源装置。
【請求項２４】
前記第２電源回路における前記スイッチング素子は、ＭＯＳＦＥＴであることを特徴とする請求項１９，２１，２２の何れかに記載の電源装置。
【請求項２５】
前記第１電源回路は、１００Ｖ以上の入力電圧を３０Ｖ以下に降圧して前記第１電圧とすることを特徴とする請求項１７〜２４の何れかに記載の電源装置。
【請求項２６】
前記第１電源回路は、１００Ｖ以上の入力電圧を２０Ｖ以下に降圧して前記第１電圧とすることを特徴とする請求項１７〜２４の何れかに記載の電源装置。
【請求項２７】
前記第１電源回路から出力される前記第１電圧は、該第２電源回路から出力される前記第２電圧の５倍より低い電圧であることを特徴とする請求項１７〜２４の何れかに記載の電源装置。
【請求項２８】
前記第１電源回路から出力される前記第１電圧は、該第２電源回路から出力される前記第２電圧より高い電圧であることを特徴とする請求項２５〜２７の何れかに記載の電源装置。
【請求項２９】
前記第２電源回路の前記トランスにおける一次巻線と二次巻線の巻数比が、
（Ｅ１／Ｅｏｕｔ）×０．５〜（Ｅ１／Ｅｏｕｔ）×１．５
ここで、Ｅ１は第２電源回路に入力される第１電圧
Ｅｏｕｔは第２電源回路から出力される第２電圧
の範囲に含まれていることを特徴とする請求項１８，２０〜２２の何れかに記載の電源装置。
【請求項３０】
前記第２電源回路の前記トランスの一次側に電流が流されるオン時間とこの電流が遮断されるオフ時間との比が、待機負荷時に１：２〜１：４の範囲内になることを特徴とする請求項１８，２０〜２２の何れかに記載の電源装置。
【請求項３１】
前記第２電源回路の前記トランスの一次側に電流が流されるオン時間とこの電流が遮断されるオフ時間との比が、１０ｍＷ〜５０ｍＷの出力時に１：２〜１：４の範囲内になることを特徴とする請求項１８，２０〜２２の何れかに記載の電源装置。
【請求項３２】
前記第２電源回路の前記トランスの一次側に電流が流されるオン時間とこの電流が遮断されるオフ時間との比が、電源装置が搭載されるシステムの待機モードの負荷時に１：２〜１：４の範囲内になることを特徴とする請求項１８，２０〜２２の何れかに記載の電源装置。
【請求項３３】
前記第２電源回路の前記スイッチング素子の制御方式が、出力負荷の大きさに応じてＰＷＭ制御とＰＦＭ制御とに切り換えられることを特徴とする請求項１９，２１，２２，２４の何れかに記載の電源装置。
【請求項３４】
出力負荷が大きいときはＰＷＭ制御に、出力負荷が小さいときにＰＦＭ制御に切り換えられることを特徴とする請求項３３記載の電源装置。
【請求項３５】
出力負荷が大きいときはＰＦＭ制御に、出力負荷が小さいときにＰＷＭ制御に切り換えられることを特徴とする請求項３３記載の電源装置。
【請求項３６】
出力負荷の大きさに応じて、前記第１電源回路から出力される第１電圧の大きさを変化させる手段を備えたことを特徴とする、請求項１７〜３５のいずれか１つに記載の電源装置。
【請求項３７】
前記第１電源回路の前記スイッチング素子を制御する第１制御ＩＣと、
前記第２電源回路の前記スイッチング素子および該スイッチング素子を制御する制御回路とが集積された第２制御ＩＣとを備え、
前記第２制御ＩＣは、第１制御ＩＣよりも高い耐圧構造を有するＩＣであることを特徴とする請求項１９，２１，２２，２４，３３〜３５の何れかに記載の電源装置。
【請求項３８】
前記第１電源回路の前記スイッチング素子を制御する第１制御回路と、
前記第１制御回路に電力を供給する第１補助電源回路とを備えたことを特徴とする請求項１９，２１，２２，２４，３３〜３５，３７の何れかに記載の電源装置。
【請求項３９】
前記第１補助電源回路は、前記第１電源回路の入力電圧をコンデンサ分割した電圧を入力して出力電圧を生成する構成であることを特徴とする請求項３８に記載の電源装置。
【請求項４０】
前記第１電源回路の前記スイッチング素子を駆動する第１ドライブ回路と、
前記第１補助電源回路とは別に前記入力電圧をコンデンサ分割した電圧を入力して出力電圧を生成する第２補助電源回路とを備え、
前記第２補助電源回路により前記第１ドライブ回路に電力が供給されることを特徴とする請求項３８又は３９に記載の電源装置。
【請求項４１】
前記第２電源回路の前記スイッチング素子を制御する第２制御回路を備え、
前記第１補助電源回路により前記第２制御回路に電力が供給されることを特徴とする請求項３８〜４０の何れかに記載の電源装置。
【請求項４２】
前記第２電源回路の前記スイッチング素子を制御する第２制御回路を備え、
前記第１電源回路から出力される前記第１電圧が前記第２制御回路に動作電圧として供給されることを特徴とする請求項３８〜４０の何れかに記載の電源装置。
【請求項４３】
出力負荷に対する電力効率が、無負荷から待機負荷の範囲で最大となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【請求項４４】
出力負荷に対する電力効率が、電源装置が搭載されるシステムの待機モードの負荷±１０パーセントの範囲で最大となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【請求項４５】
出力負荷に対する電力効率が、２０ｍＷ〜１００ｍＷの範囲で最大となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【請求項４６】
出力負荷に対する電力効率が、無負荷から待機負荷の範囲で７０％以上となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【請求項４７】
出力負荷に対する電力効率が、電源装置が搭載されるシステムの待機モードの負荷±１０パーセントの範囲で７０％以上となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【請求項４８】
出力負荷に対する電力効率が、２０ｍＷ〜５０ｍＷの負荷の範囲で７０％以上となっていることを特徴とする請求項１〜４２の何れかに記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、特に、待機中での電力損失を小さくできる電源装置に関する。
【背景技術】
【０００２】
例えば、テレビ受像機や録画装置などの電源装置が搭載されるシステムにおいては、主機能を停止させても待機モードとなって電力消費がゼロにならないものが一般である。待機モード時には、主機能への電力供給は停止されるが、リモートコントローラの操作を待ち受けたり、設定時刻までタイマーカウントを行ったり、システムの最低限の状態表示などを行うため、リモートコントローラの受光器、マイクロコンピュータ、セグメント表示器などに小さな電力が供給される。
【０００３】
ＡＣ電源からシステムの動作電圧を生成する一般的な電源装置として、例えば、整流回路と他励式・絶縁型のスイッチング電源回路とを組み合わせたものがある。
このような電源装置においては、設計時に、スイッチング周波数、トランスの巻数比、インダクタンス素子のＬ値などの各素子定数を適宜選定することで、電力効率が最高となる負荷の大きさをある程度の範囲で変更することが出来る。
【０００４】
従来、この種の電源装置では、最大負荷時（負荷電力が最大になった場合）にその電源装置の効率が最も良くなるように設計されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、従来の電源装置では、最大負荷時に効率が最大となるように設計されている。このような電源装置を、負荷として、リモートコントローラからの電波（例えば、赤外線）の指令信号に応答して動作するコントロール回路に電力を供給するために使用する場合がある。周知のように、リモートコントローラは、実際に動作する期間に較べて、待機している期間が長時間である。従って、コントロール回路も、動作する期間に較べて待機している期間が長時間である。このような、コントロール回路に電力を供給する場合において、従来の電源装置のように、最大負荷時に効率を最大にしていると、待機中での電力損失が大きくなってしまう。
【０００６】
また、従来の電源装置の構成では、回路素子の定数を最適化しただけでは、例えば１０ｍＷ〜１００ｍＷと云った軽負荷時に電力効率のピークをもってきたり、このような軽負荷時に電力効率を７０％以上にすることは難しかった。その要因としては、例えば、スイッチング損失やトランスで生じる損失の出力電力に対する相対的な量が軽負荷時に大きくなることが考えられる。
【０００７】
すなわち、スイッチング素子では、スイッチングパルスの立上り期間と立下り期間において比較的大きなスイッチング損失が生じるが、出力負荷が小さいときには、スイッチング素子のオン期間を短くしなければならず、それゆえ、立上り期間と立下り期間に生じるスイッチング損失が、伝達する電力に対して大きな割り合いを占めてしまう。
【０００８】
また、トランスは、コア構成や巻線構造などを最適化した場合でも、一次側と二次側の巻数比が１：１に近づくほど結合度が高くなるということが経験上分かっている。しかしながら、巻数比は、一次側と二次側の電圧比、最大効率とする負荷の大きさ、そのときのスイッチングパルスのデューティ比等によってほぼ決定される。そして、軽負荷時にスイッチング素子のオン期間が余り短くならないようにするためには、トランスの巻数比を電圧比程度に大きくしなければならない。したがって、従来の電源装置の構成では、軽負荷時に効率が上がるように設計しようとしても、トランスの巻数比を小さくすることは出来ず、それ故、トランスの結合度が低くなって電力効率を高めることが出来ない。
【０００９】
このような理由から、従来の電源装置の構成ではシステムが待機モードとなったときなどの軽負荷時に電力効率を高めることには限界があった。また、上記以外の種々の要因からも待機モードなどの軽負荷時に電力効率を高めることには限界があった。
【００１０】
したがって、本発明の解決課題は、待機中の電力損失を小さくすることができる、電源装置を提供することにある。
【００１１】
本発明の他の目的は、説明が進むにつれて明らかになるだろう。
【課題を解決するための手段】
【００１２】
本発明によれば、２つ以上の電源回路（１１；１１Ａ；１１Ｂ，１２；１２Ａ）を直列に接続する構成を取る電源装置（１０；１０Ａ；１０Ｂ；１０Ｃ；１０Ｄ；１０Ｅ；１０Ｆ）において、前記２つ以上の電源回路のそれぞれは、入力電圧（Ｅｉｎ；Ｅ１）よりも出力電圧（Ｅ１；Ｅｏｕｔ）を低くすることを特徴とする電源装置が得られる。
【００１３】
上記電源装置は、第１の電源回路（１１；１１Ａ；１１Ｂ）と、該第１の電源回路の出力を入力とする第２の電源回路（１２；１２Ａ）とから構成されて良い。その場合、前記第１の電源回路は非絶縁型電源回路（１１；１１Ａ；１１Ｂ）から構成されて良く、前記第２の電源回路は絶縁型電源回路（１２；１２Ａ）から構成されて良い。ＰＷＭ方式を用いた前記絶縁型電源回路（１２）において、前記絶縁型電源回路の出力電圧（Ｅｏｕｔ）として２．５Ｖから９Ｖを取る場合において、前記絶縁型電源回路の入力電圧（Ｅ１）を略１２Ｖ中心に±２０％以内の電圧にて使用することが好ましい。前記絶縁型電源回路（１２）にＰＷＭ方式を採用した場合において、待機負荷時におけるＰＷＭ信号により制御されるスイッチング素子の制御方式を、オン時間とオフ時間の比を略１：３を中心に１：２から１：４の範囲で選定して使用することが好ましい。前記絶縁型電源回路（１２）を構成する絶縁トランス（Ｔ１）として、一次巻線数対二次巻線数比（Ｎ１：Ｎ２）を略４：１を中心に３：１から６：１の範囲で選定することが望ましい。また、ＰＷＭ方式を用いた前記絶縁型電源回路（１２）において、無負荷時又は待機負荷時の前記絶縁型電源回路の出力電圧（Ｅｏｕｔ）が２．５Ｖ〜９Ｖを取る場合において、前記絶縁型電源回路の入力電圧（Ｅ１）を略１２Ｖ中心に±２０％以内の電圧にて使用することが好ましい。
【００１４】
また、前記絶縁型電源回路（１２Ａ）は、重負荷時および中負荷時ではＰＦＭ方式で動作し、軽負荷時ではＰＷＭ方式で動作することが好ましい。前記ＰＦＭ方式と前記ＰＷＭ方式との間の切り換え点にヒステリシスを設けること（図１９）が望ましい。更に、負荷に応じて、前記非絶縁型電源回路から出力される出力電圧を可変する手段（７１，７２，４１Ａ，４２Ａ）を更に備えることが好ましい。前記非絶縁型電源回路およびＰＷＭ制御された前記絶縁型電源回路の制御回路に電力を供給するための補助電源回路（１３；１３Ａ；１３Ｂ）を更に備えても良い。
【００１５】
また、前記非絶縁型電源回路（１１Ｂ）は、前記入力電圧としてＡＣ入力電圧を受けるものであり、前記非絶縁型電源回路は、前記ＡＣ入力電圧を整流した電圧に変換する整流器（Ｄ１）を含んでも良い。この場合、定格負荷時には前記整流した電圧の全部を使用し、中負荷時には前記整流した電圧の約半分を使用し、軽負荷時には前記整流した電圧の一部のみを使用するように制御する制御手段（５１，５２，１５，４２Ｂ）を有することが好ましい。
【００１６】
また、本発明の電源装置は、第１電源回路に位相制御方式の電源回路（１１）を適用し、前記第２電源回路に絶縁型の電源回路（１２）を適用しても良い。また、第１電源回路に位相制御方式の電源回路（１１Ｇ）を適用し、第２電源回路に他励型チョッパー方式の電源回路（１２Ｇ）を適用しても良い。また、第１電源回路に降圧型チョッパー方式の電源回路を適用し、第２電源回路に絶縁型の電源回路を適用しても良い。また、絶縁型の第２電源回路（１２）としては、スイッチング素子（ＦＥＴ１）とトランス（Ｔ１）を用いた他励型・絶縁型の電源回路とすると良い。
【００１７】
このように、第１電源回路により第２電源回路の入力電圧を低くすることで、軽負荷時における第２電源回路のスイッチング素子のオン期間を比較的長くして、軽負荷時でもスイッチングパルスのデューティ比を最適にすることが出来る。また、入力電圧が低くされる分、軽負荷時に効率が良くなるように設計しても、第２電源回路のトランスの巻数比が余り大きな値にならず、トランスの結合度を高い値に維持することが出来る。従って、第２電源回路の電力効率を軽負荷時に高くしたり、軽負荷時にピークが来るように設計することが可能となる。
【００１８】
さらに、第１電源回路に位相制御方式の電源回路を適用することで、軽負荷時に高効率の電力伝達が可能となり、第１電源回路と第２電源回路との損失を合わせても、従来の一段構成の電源装置と比較して、軽負荷時の電力効率を非常に高くすることが出来る。位相制御方式の電源回路だけでは、低周波ノイズにより出力電圧が安定しなかったり、外部電源から絶縁できないという問題があるが、第２電源回路として他励型のスイッチング電源回路や絶縁型の電源回路を組み合わせることでこれらの問題は解消される。
【００１９】
また、第１電源回路に降圧型チョッパー方式の電源回路を適用した場合でも、位相制御方式の電源回路を適用した場合に比べると効率は少し低くなるものの、従来の一段構成の電源装置と比較して、軽負荷時の電力効率を高くすることが出来る。
【００２０】
第１電源回路と第２電源回路の回路素子の具体例としては、第１電源回路のスイッチング素子（ＳＣＲ，Ｑ１）には４層素子を適用し、第２電源回路のスイッチング素子（ＦＥＴ１）にはＭＯＳＦＥＴを適用し、第２電源回路のトランス（Ｔ１）にはフライバックトランスを適用すると好ましい。ここで、４層素子とは、例えば、サイリスタ、トライアック、ＰＵＴ（プログラマブルユニジャンクショントランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）、ＳＣＳ（シリコン制御スイッチ）、ショックレーダイオード、ＳＳＳ（二端子サイリスタ）などである。
【００２１】
また具体的には、第１電源回路により出力される電圧は、第２電源回路の出力電圧の近傍まで低くすればするほど軽負荷時の効率を向上することが出来ると考えられるが、例えば、１００Ｖ以上の入力電圧を３０Ｖ以下や２０Ｖ以下まで低下させれば、１００Ｖ以上の電圧をそのまま第２電源回路に入力する場合と比較して、顕著な効果が得られる。また、第２電源回路の出力電圧を基準にして定義すれば、出力電圧の５倍の電圧以下まで低下させれば、同様に顕著な効果を得ることが出来る。
【００２２】
さらに具体的には、第２電源回路の巻線比は、第１電圧と第２電圧の電圧比を（Ｅ１／Ｅｏｕｔ）として、（Ｅ１／Ｅｏｕｔ）×０．５〜（Ｅ１／Ｅｏｕｔ）×１．５とすると良い。また、想定される待機負荷時に第２電源回路のスイッチング素子のオン時間とオフ時間の比が１：２〜１：４になるように設計するとよい。このようにすることで、待機負荷時の電力効率を非常に高くすることが出来る。
【００２３】
なお、第２電源回路のスイッチング素子の制御方式を、出力電力に応じてＰＦＭ方式とＰＷＭ方式に切り換えるようにすることで、出力電力の幅を広くして、中負荷や高負荷にもある程度の電力効率が維持されるようにすることが出来る。出力負荷が小さいときにＰＦＭ、大きいときにＰＷＭと切り換えるようにすると良いが、その逆でも同様の効果が得られる。
【００２４】
また望ましくは、前記第１電源回路の前記スイッチング素子を制御する第１制御ＩＣ（ＩＣ１）と、前記第２電源回路の前記スイッチング素子および該スイッチング素子を制御する制御回路とが集積された第２制御ＩＣ（ＩＣ２）とを備え、前記第２制御ＩＣは、第１制御ＩＣよりも高い耐圧構造を有するＩＣとして構成すると良い。
【００２５】
このように制御回路やスイッチング素子を集積化することで、電源装置をコンパクトな構成に出来る。さらに、第２電源回路においてはフライバックトランスやインダクタンスなどから高電圧がスイッチング素子に印加される恐れがあるので、そのスイッチング素子を高耐圧化しなければならないが、第１制御ＩＣと第２制御ＩＣとを別構成とすることで、第２制御ＩＣのみ高耐圧にすれば済む。しかも、一般的な一段構成の電源装置においてはＡＣ２４０Ｖを入力とする場合、スイッチング素子の耐圧は６００Ｖ以上必要となるが、前述のように第１の電源回路において第２の電源回路の入力電圧を低くしているので第２の電源回路のスイッチング素子の耐圧も低く抑えることができる。したがって、製造コストの低減が図れる。
【００２６】
さらに望ましくは、第１電源回路の制御回路や第２電源回路の制御回路に電力を供給する補助電源回路（１０１）を備えると良い。これにより、制御回路で消費される固定損失の低減を図り、電源装置の軽負荷時の電力効率をより向上させることが出来る。
【００２７】
補助電源回路としては、１つの補助電源回路で、第１電源回路の制御回路（ＩＣ１）、第２電源回路の制御回路（ＩＣ２）、第１電源回路のスイッチング素子のドライブ回路のそれぞれに電力供給するように構成したり、或いは、上記ドライブ回路（１１３）用に専用の補助電源回路（１０２）を追加しても良い。また、第２電源回路の制御回路（ＩＣ２）については第２電源回路の入力電圧により動作させるようにしても良い。補助電源回路としては、入力電圧をコンデンサ分割した電圧を整流して電力供給する構成にすると良い。
【００２８】
以上のような電源装置により、出力負荷に対する電力効率が、無負荷から待機負荷の範囲で最大となるようにしたり、電源装置が搭載されるシステムの待機モードの負荷±１０パーセントの範囲で最大となるようにしたり、２０ｍＷ〜１００ｍＷのような省電力出力時に最大となるように構成することが出来る。また、このような範囲で電力効率を７０％以上或いは８０％以上に設計することも可能となる。
【００２９】
このような電源装置によれば、例えば、システムに主電源と待機時対応用電源とを搭載するとともに、待機モード時には、主電源を停止させて待機時対応用電源のみを動作させることで、待機モードの消費電力を低減するようなシステム構成の場合に、本発明の電源装置を待機時対応用電源として有効に利用することが出来る。
【００３０】
尚、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、これらに限定されないのは勿論である。
【発明の効果】
【００３１】
本発明では、２つ以上の電源回路を直列に接続する構成を取る電源装置において、２つ以上の電源回路のそれぞれは、入力電圧よりも出力電圧を低くしているので、待機中の電力損失を小さくすることができる。
【発明を実施するための最良の形態】
【００３２】
図１を参照して、本発明の実施の形態に係る電源装置１０について説明する。図示の電源装置１０は、ＡＣ電源またはＤＣ電源２０からの入力電圧を出力電圧に変換する装置である。
図示の電源装置１０は、待機中の電力損失を小さくできる電源装置であって、入力電圧を中間電圧（第１の電源回路１１の出力電圧）に変換する第１の電源回路１１と、中間電圧（第２の電源回路１２の入力電圧）を出力電圧に変換する第２の電源回路１２とから構成されている。
【００３３】
待機中の電力損失を小さくできるので、電源装置１０は、従来の電源装置のような、出力側に間欠動作によるリップル電圧を発生することなく、出力側に安定した出力電圧を供給することができる。
【００３４】
尚、図示の電源装置１０からの出力電圧が供給される負荷は、例えば、リモートコントローラからの電波（例えば、赤外線）の指令信号に応答して動作するコントロール回路であって良い。周知のように、リモートコントローラは、実際に動作する期間に較べて、待機している期間が長時間である。従って、コントロール回路も、動作する期間に較べて待機している期間が長時間である。
【００３５】
電源装置１０において、中間電圧（第１の電源回路１１の出力電圧）は入力電圧より低く、出力電圧は中間電圧（第２の電源回路１２の入力電圧）より低い。
図示の電源装置１０では、第１の電源回路１１は、非絶縁型電源回路から構成され、第２の電源回路１２は、絶縁型電源回路から構成されている。
【００３６】
図示の非絶縁型電源回路１１は、待機負荷時に電力損失が小さくなる中間電圧（非絶縁型電源回路１１の出力電圧）を出力する。絶縁型電源回路１２は、１次側と２次側とが絶縁された回路であって、例えば、スイッチング電源回路から構成されている。
【００３７】
図２は、図１に示した電源装置１０の電気特性を示す特性図である。図２において、横軸は出力電流（負荷電流）Ｉ又は出力電力を示し、縦軸は出力電圧Ｖを示している。図２において、Ａは無負荷時を示し、Ｂは待機負荷時を示し、Ｃは最大負荷時を示している。
【００３８】
図３は、本発明による電源装置１０と従来の電源装置の効率特性を示す特性図である。図３において、横軸は負荷電力を示し、縦軸は効率を示す。図３において、η（ＩＶ）は本発明による電源装置１０の効率特性を示し、η（ＣＶ）は従来の電源装置の効率特性を示す。
【００３９】
図３から明らかなように、従来の電源装置では、負荷電力が最大になった場合（最大負荷時Ｃ）に電源装置の効率η（ＣＶ）が一番良くなるように設計されている。これに対して、本発明による電源装置１０は、小電力負荷（待機）時Ｂ又は無負荷時Ａに電源装置１０の消費電力が小さくなるように構成されている。
【００４０】
換言すれば、従来の電源装置では、スイッチング電源の入力電圧を設定する場合に、スイッチング電源回路のトランスの巻数比とパルス幅変調を選定する際に、最大負荷時Ｃに一番効率η（ＣＶ）が高くなるように選定している。これに対して、本発明による電源装置１０は、第１の電源回路１１と第２の電源回路１２とを二段直列に接続した装置であって、第１の電源回路（非絶縁型電源回路）１１は第２の電源回路（絶縁型電源回路）１２の待機中負荷に対して、電力損失を小さく出来るように構成されている。すなわち、本発明による電源装置１０は、図３に示されるように、小電力供給（待機）時Ｂに最も効率η（ＩＶ）が高くなるように構成されている。その代わりに、本発明による電源装置１０は、無負荷時Ａに最も効率が高くなるように構成されても良い。とにかく、本発明による電源装置１０は、待機負荷時Ｂ又は無負荷時Ａに消費電力を小さくするように動作する。
【００４１】
図４は、本発明による電源装置１０と従来の電源装置の損失電力特性を示す特性図である。図４において、横軸は負荷電流・電力を示し、縦軸は損失電力を示す。図４において、loss（ＩＶ）は本発明による電源装置１０の損失電力特性を示し、loss（ＣＶ）は従来の電源装置の損失電力特性を示す。
【００４２】
図４から明らかなように、従来の電源装置では、待機負荷時Ｂに消費電力を小さくすることができない。例えば、従来の電源装置を、コントロール回路に電力を供給するために使用した場合、電力の損失を小さくすることができない。これに対して、本発明による電源装置１０では、待機負荷時Ｂに消費電力を小さくすることが出来る。尚、小電力時（待機負荷時）Ｂに電源装置１０の電力損失を小さくするためには、第２の電源回路１２を構成する、トランス、スイッチング素子などの部品の損失を小さくすれば良い。その為には、第２の電源回路（スイッチング電源回路）１２に供給する入力電圧として、前述した損失の小さくなる中間電圧（第１の電源回路１１の出力電圧）を、第１の電源回路１１から供給すれば良い。
【００４３】
このように損失が小さくなるように第２の電源回路１２の入力電圧（中間電圧）と出力電圧を選定してデータをとると、図５に示すグラフのようになる。図５において、横軸は出力電圧を表わし、縦軸は第２の電源回路１２の入力電圧（中間電圧）倍率を示す。出力電圧が高くなるに従って、入力電圧倍率が低くなることが分かる。
【００４４】
また、本発明では第１の電源回路と第２の電源回路を用いて行なったが、３つ以上の電源回路を直列に接続する構成を取り、３つ以上の電源回路のそれぞれは、入力電圧よりも出力電圧を低くする電源装置であっても同様の効果が得られることは、当業者には自明のことである。
【００４５】
例えば、欧州のように２００Ｖ以上の入力電圧を用いているような場合には、第１の電源回路と第２の電源回路と第３の電源回路を直列に接続して使用した方が待機時の効率を良くすることができることも考えられる。また、入力電圧が１００Ｖの場合でも、３段構成以上とした方が待機時の効率が良くなる場合も考えられる。本発明の主旨としては、電源装置として待機時の電力損失を下げる（効率を上げる）方法として、２つ以上の電源回路を直列に接続した構成の電源装置を用いるものである。
【実施例１】
【００４６】
図６を参照して、本発明の第１の実施例による電源装置１０について説明する。図示の電源装置１０は、ＡＣ電源（図示せず）から供給されるＡＣ入力電圧ＥｉｎをＤＣ出力電圧Ｅｏｕｔに変換する装置である。図示の電源装置１０から出力される出力電圧Ｅｏｕｔは、負荷として、リモートコントローラ（図示せず）から供給される電波（例えば、赤外線）の指令信号に応答して動作するコントロール回路３０に供給される。
【００４７】
電源装置１０は、第１の電源回路としての非絶縁型電源回路１１と、第２の電源回路としての絶縁型電源回路１２とを備えている。
【００４８】
図示の非絶縁型電源回路１１は、ＡＣ入力電圧Ｅｉｎを全波整流して、全波整流した電圧を出力する全波整流器Ｄ１と、この全波整流した電圧を後述する位相制御回路からの制御パルスで導通して、導通した電流を流すシリコン制御整流器ＳＣＲと、この導通した電流を蓄積して、平滑した電圧を上記中間電圧Ｅ１（非絶縁型電源回路１１の出力電圧）として出力するコンデンサＣ１とを有する。非絶縁型電源回路１１は、更に、中間電圧Ｅ１（非絶縁型電源回路１１の出力電圧）を検出して、電圧検出信号を出力する検出回路４１と、この検出信号に応答して、上記制御パルスをシリコン制御整流器ＳＣＲの制御端子へ供給する位相制御回路４２とを備えている。尚、上述したように、中間電圧Ｅ１（非絶縁型電源回路１１の出力電圧）は入力電圧Ｅｉｎより低い。とにかく、検出回路４１と位相制御回路４２とによって、中間電圧Ｅ１（非絶縁型電源回路１１の出力電圧）が一定となるように制御される。
【００４９】
絶縁型電源回路１２は、一次巻線Ｎ１と二次巻線Ｎ２とを持つ絶縁トランスＴ１と、この一次巻線Ｎ１に接続されたスイッチング素子としての電界効果トランジスタＦＥＴ１と、絶縁トランスＴ１の二次巻線Ｎ２に誘起された交流電圧を整流するダイオードＤ２と、このダイオードＤ２で整流された電圧を平滑して、出力電圧Ｅｏｕｔを出力するコンデンサＣ２とを有する。上記中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）は、絶縁トランスＴ１の一次巻線Ｎ１と電界効果トランジスタＦＥＴ１との直列回路に印加される。絶縁型コンバータ１２は、更に、出力電圧Ｅｏｕｔおよび抵抗器Ｒ１に流れる出力電流（負荷電流）を検出して、出力検出信号を出力する検出回路５１と、この出力検出信号を一次側回路へ帰還信号として帰還する帰還回路５２と、この帰還信号に応答して、電界効果トランジスタＦＥＴ１をオン／オフするためのパルス幅変調（ＰＷＭ）信号を発生するためのＰＷＭ発振器５３とを備えている。尚、上述したように、出力電圧Ｅｏｕｔは中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）より低い。とにかく、絶縁型電源回路１２は、検出回路５１と帰還回路５２とＰＷＭ発振器５３との組み合わせから成る制御手段によって、出力電圧Ｅｏｕｔが一定となるように制御される。
【００５０】
図７を参照して、本発明の第２の実施例による電源装置１０Ａについて説明する。図示の電源装置１０Ａは、図６に示した電源装置１０と同じ構成を有するが、上記制御手段の制御の仕方が特定されている点が異なる。従って、図７では、非絶縁型電源回路１１の図示を省略し、図６に示した絶縁型電源回路１２のみを示している。上記制御手段（検出回路５１、帰還回路５２、ＰＷＭ発振器５３）は、絶縁型電源回路１２を、待機負荷時ＢにおけるＰＷＭ信号により制御されるスイッチング素子（電界効果トランジスタ）ＦＥＴ１のオン時間ＴＯＮとオフ時間ＴＯＦＦの比ＴＯＮ：ＴＯＦＦを略１：３を中心に１：２から１：４の範囲で選定して使用するように制御する。
【００５１】
以下、図８乃至図１０を参照して、ＴＯＮ：ＴＯＦＦを略１：３になるように制御する理由について説明する。図８乃至図１０の各々において、（Ａ）はＰＷＭ発振器５３から発生されるＰＷＭ信号を示し、（Ｂ）は一次側回路の電界効果トランジスタＦＥＴ１を流れるＦＥＴ１電流と、二次側回路のダイオードＤ２を流れるＤ２電流を示す。
【００５２】
図８はＰＷＭ信号の比ＴＯＮ：ＴＯＦＦを略１：３に選定したときの波形を示している。この場合、ＦＥＴ１電流による電界効果トランジスタＦＥＴ１における損失と、Ｄ２電流によるダイオードＤ２における損失との合計が実質的に一番小さくなる。
【００５３】
図９は、ＰＷＭ信号のオン時間ＴＯＮを、ＰＷＭ信号のオフ時間ＴＯＦＦよりも長く選定した場合の波形を示している。この場合、Ｄ２電流によるダイオードＤ２における損失が増加するが、ＦＥＴ１電流による電界効果トランジスタＦＥＴ１による損失は小さくなる。しかしながら、それらの損失の合計は、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦを略１：３に選定したときの損失よりも大きくなる。
【００５４】
図１０はＰＷＭ信号のオフ時間ＴＯＦＦをオン時間ＴＯＮの３倍よりも長く選定した場合の波形を示している。この場合、ＦＥＴ１電流による電界効果トランジスタＦＥＴ１における損失が大きくなるが、Ｄ２電流によるダイオードＤ２における損失は小さくなる。この場合も、それらの損失の合計は、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦを略１：３に選定したときの損失よりも大きくなる。
【００５５】
図１１は、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦと絶縁型電源回路１２の効率ηとの間の関係を示す特性図であり、本発明者等による測定の結果得られたものである。図１１において、横軸はＴＯＦＦ／ＴＯＮを示し、縦軸は絶縁型電源回路１２の効率ηを示す。図１１から、ＴＯＦＦ／ＴＯＮがほぼ３に等しいときに、絶縁型電源回路１２の効率ηが最大になっていることが分かる。従って、ＴＯＦＦ／ＴＯＮが２〜４の範囲にあれば、絶縁型電源回路１２の効率ηを高く維持できる。より好ましくは、ＴＯＦＦ／ＴＯＮは２．５〜３．５の範囲にあれば良い。さらに好ましくは、ＴＯＦＦ／ＴＯＮは２．７〜３．３の範囲にあれば良い。
【００５６】
とにかく、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦを略１：３を中心に１：２から１：４の範囲で選定して使用することにより、絶縁型電源回路１２の効率ηを高く維持することができる。より好ましくは、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦは略１：３を中心に１：２．５から１：３．５の範囲にあれば良く、さらに好ましくは、ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦは略１：３を中心に１：２．７から１：３．３の範囲にあれば良い。
【００５７】
図１２を参照して、本発明の第３の実施例による電源装置１０Ｂについて説明する。図示の電源装置１０Ｂは、図６に示した電源装置１０と同じ構成を有するが、上記絶縁型電源回路１２を構成する絶縁トランスＴ１の巻線比が特定されている点が異なる。従って、図１２では、非絶縁型電源回路１１の図示を省略し、図６に示した絶縁型電源回路１２のみを示している。
【００５８】
図示の絶縁型電源回路１２は、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）：出力電圧Ｅｏｕｔの比を略４：１に選定している。その理由は、このときが絶縁トランスＴ１の結合度が最も高くなるからである。また、Ｅ１：Ｅｏｕｔ≒４：１は、絶縁トランスＴ１の一次巻線数対二次巻線数比Ｎ１：Ｎ２を、略４：１にすることにより達成できる。そして、Ｎ１：Ｎ２≒４：１に選定すると、上述したＴ１：Ｔ２≒１：３にすることが出来る。
【００５９】
図１３は絶縁トランスＴ１の一次巻線数対二次巻線数比Ｎ１：Ｎ２と絶縁型電源回路１２の効率ηとの間の関係を示す特性図であり、本発明者等による測定の結果得られたものである。図１３において、横軸はＮ１／Ｎ２を示し、縦軸は絶縁型電源回路１２の効率ηを示す。図１３から、Ｎ１／Ｎ２がほぼ４に等しいときに、絶縁型電源回路１２の効率ηが最大になっていることが分かる。従って、Ｎ１／Ｎ２が３〜６の範囲にあれば、絶縁型電源回路１２の効率ηを高く維持できる。好ましくは、Ｎ１／Ｎ２は３．３〜５の範囲にあれば良い。より好ましくは、Ｎ１／Ｎ２は３．５〜４．５の範囲にあれば良い。
【００６０】
したがって、絶縁型電源回路１２を構成する絶縁トランスＴ１として、一次巻線数対二次巻線数比Ｎ１：Ｎ２を、略４：１を中心に３：１から６：１の範囲で選定した絶縁トランスを使用することにより、絶縁型電源回路１２の効率ηを高く維持することができる。より好ましくは、絶縁トランスＴ１の一次巻線数対二次巻線数比Ｎ１：Ｎ２が略４：１を中心に３．３：１から５：１の範囲であれば良く、さらに好ましくは、絶縁トランスＴ１の一次巻線数対二次巻線数比Ｎ１：Ｎ２が略４：１を中心に３．５：１から４．５：１の範囲であれば良い。
【００６１】
上述した本発明の第１乃至第３の実施例による電源装置１０、１０Ａ、１０Ｂに用いられる絶縁型電源回路１２において、無負荷時又は待機負荷時の出力電圧Ｅｏｕｔが２．５Ｖから９Ｖを取る場合において、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）を略１２Ｖ中心に±２０％として使用することが好ましい。
【００６２】
次に、その理由について図１４を参照して説明する。図１４は、出力電圧Ｅｏｕｔをパラメータとしたときの中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）と絶縁型電源回路１２の効率ηとの間の関係を示す特性図であり、本発明者等による測定の結果得られたものである。図１４において、横軸は中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）を示し、縦軸は絶縁型電源回路１２の効率ηを示しており、無負荷時又は待機負荷時における出力電圧Ｅｏｕｔを２．５Ｖ、５Ｖ、および９Ｖに設定した場合の特性を示している。
【００６３】
図１４から、無負荷時又は待機負荷時において、出力電圧Ｅｏｕｔが２．５Ｖから９Ｖを取った場合に、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）が略１２Ｖのときに絶縁型電源回路１２の効率ηが最大になっていることが分かる。従って、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）が略１２Ｖ中心に±２０％の範囲にあれば、絶縁型電源回路１２の効率ηを高く維持できる。より好ましくは、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）は略１２Ｖ中心に±１０％の範囲にあれば良い。さらに好ましくは、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）は略１２Ｖ中心に±５％の範囲にあれば良い。
【００６４】
以上のことから、絶縁型電源回路１２において、無負荷時又は待機負荷時の出力電圧Ｅｏｕｔが２．５Ｖから９Ｖを取る場合において、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）を略１２Ｖ中心に±２０％として使用することが好ましいことが分かる。
【００６５】
なお、図１４の特性線は、中間電圧Ｅ１を１２Ｖとし、出力電圧Ｅｏｕｔを２．５Ｖ、５Ｖ、９Ｖとする各条件で、絶縁トランスＴ１の巻数比等の各素子定数を適宜選定した回路における各特性を示している。従って、中間電圧Ｅ１の設定値を１０Ｖや５Ｖ等とする条件で設計すれば、その設定値の近傍で効率ηのピークがくる回路を構成することが出来る。いずれにせよ、中間電圧Ｅ１は、出力電圧Ｅｏｕｔに近い電圧、或いは出力電圧Ｅｏｕｔより１Ｖ〜２Ｖ程度高い電圧まで、低くすれば低くするほど良いと考えられる。それにより、絶縁トランスＴ１の巻数比をより１：１に近づけることができ、絶縁トランスＴ１の結合度が上がって待機負荷時の効率ηをより高めることが出来る。なお、中間電圧Ｅ１を出力電圧Ｅｏｕｔの近傍まで低くしなくても、ある程度低くすることで、入力電圧ＥＩＮを直接入力した場合に比べて、待機負荷時の効率ηを高めることが出来る。
【００６６】
図１５を参照して、本発明の第４の実施例による電源装置１０Ｃについて説明する。図示の電源装置１０Ｃは、絶縁型電源装置が後述するように変更されている点を除いて、図６に示した電源装置１０と同様の構成を有する。従って、図１５では、非絶縁型電源回路１１の図示を省略すると共に、絶縁型電源回路に１２Ａの参照符号を付してある。
【００６７】
図示の絶縁型電源回路１２Ａは、ＰＷＭ発振器５３の代わりに発振器５３Ａを有する点を除いて、図６に示した絶縁型電源回路１２と同様の構成を有する。
【００６８】
図１６は、負荷の軽重に応じた、発振器５３Ａから発生される発振信号の波形を示す。図１６において、（Ａ）は負荷が重いときの発振信号の波形を示し、（Ｂ）は負荷が軽いときの発振信号の波形を示し、（Ｃ）は負荷が非常に軽いときの発振信号の波形を示す。
【００６９】
負荷が重負荷から軽負荷の間では、図１６（Ａ）および（Ｂ）に示されるように、発振器５３Ａは、オン時間ＴＯＮが一定で、オフ時間ＴＯＦＦを可変とするようなパルス周波数変調（ＰＦＭ）の発振信号を発生する。これに対して、負荷が軽負荷以下になった場合、図１６（Ｂ）および（Ｃ）に示されるように、発振器５３Ａは、パルス周期Ｔが一定で、オン時間ＴＯＮを可変とするようなパルス幅変調（ＰＷＭ）の発振信号を発生する。
【００７０】
このように負荷の軽重に応じて、発振器５３Ａから発生される発振信号を、ＰＦＭ方式からＰＷＭ方式へ切り替えるのは、負荷が軽くなると、発振信号の制御周波数が低くなるからある。そのため、発振信号の制御周波数を検出して、発振器５３Ａは、発振信号をＰＦＭ方式とＰＷＭ方式との間で切り替えを行っている。この発振信号の制御周波数を検出する周波数検出回路は、発振器５３Ａから発生される発振信号のパルス電圧を積分回路で積分することにより、検出することが可能である。
【００７１】
図１７に発振器５３Ａの構成を示す。発振器３５Ａは、ドライブ回路６１と、積分回路６２と、検出回路６３と、切り替え回路６４とを備えている。
【００７２】
図１８は図１７に示された発振器５３Ａの動作を説明するための波形図である。図１８において、（Ａ）はドライブ回路６１から出力されるパルス電圧の波形を示し、（Ｂ）は積分回路６３から出力される積分電圧の波形を示す。
【００７３】
ドライブ回路６１は、図１８（Ａ）に示されるようなパルス電圧を発生する。積分回路６２は、このパルス電圧を積分して、図１８（Ｂ）に示されるような、積分電圧を出力する。検出回路６３は、この積分電圧から制御周波数を検出する。切り替え回路６４は、この検出した制御周波数に基づいて、発振信号をＰＦＭ方式とＰＷＭ方式との間で切り替える。とにかく、積分回路６２と検出回路６３との組み合わせによって、発振信号の制御周波数を検出する周波数検出回路として働く。
【００７４】
尚、図１９に示されるように、ＰＷＭ方式とＰＦＭ方式との切り換え点にヒステリシスを設けている。図１９は、出力電圧特性と周波数制御特性を示す図である。図１９において、横軸は負荷電流・電力を表わし、縦軸は出力電圧又は周波数を表わす。
【００７５】
図２０を参照して、本発明の第５の実施例による電源装置１０Ｄについて説明する。図示の電源装置１０Ｄは、非絶縁型電源回路が後述するように変更されていると共に、検出回路７１と帰還回路７２とを更に備えている点を除いて、図６に示した電源装置１０と同様の構成を有する。従って、非絶縁型電源回路に１１Ａの参照符号を付してある。
【００７６】
検出回路７１は第２の電源回路１２の抵抗器Ｒ１を流れる出力電流（負荷電流）を検出して、電流検出信号を出力する。帰還回路７１は、この電流検出信号を電流帰還信号として第１の電源回路１１Ａへ帰還する。
【００７７】
第１の電源回路１１Ａは、検出回路および位相制御回路の動作が図６に示した検出回路４１および位相制御回路４２と相違する点を除いて、図６の第１の電源回路１１と同様の構成を有する。従って、検出回路および位相制御回路にそれぞれ４１Ａおよび４２Ａの参照符号を付してある。
【００７８】
検出回路４１Ａは、コンデンサＣ１の両端電圧である中間電圧Ｅ１（第１の電源回路１１Ａの出力電圧）を検出するばかりでなく、上記電流帰還信号をも受ける。検出回路４１Ａは、電圧検出信号と電流帰還信号とを位相制御回路４２Ａへ供給する。位相制御回路４２Ａは、電圧検出信号および電流帰還信号に応答して、制御パルスをシリコン制御整流器ＳＣＲの制御端子へ供給する。
【００７９】
このような構成によれば、負荷の軽重（負荷電流の大小）に応じて、第１の電源回路１１Ａが出力する中間電圧Ｅ１（第１の電源回路１１Ａの出力電圧）を可変することができる。とにかく、検出回路７１と帰還回路７２と検出回路４１Ａと位相制御回路４２Ａとの組み合わせは、負荷に応じて、非絶縁型コンバータ１１Ａから出力される中間電圧Ｅ１（第１の電源回路１１Ａの出力電圧）を可変する手段として働く。
【００８０】
尚、図２０に示す例では、検出回路７１と帰還回路７２とを備えているが、これらを設ける代わりに、図２０の破線で示されるように、第２の電源回路１２がもともと備えている帰還回路５２が出力する帰還信号を、第１の電源回路１１Ａの検出回路４１Ａへ帰還するようにしても良い。
【００８１】
図２１に、図２０に示した電源装置１０Ｄの出力電圧特性と中間電圧（第２の電源回路１２の入力電圧）特性の例を示す。図２１において、横軸は負荷電流又は電力を示し、縦軸は出力電圧又は中間電圧（第２の電源回路１２の入力電圧）を示す。図２１において、太い実線は出力電圧特性を示し、細い実線は中間電圧（第２の電源回路１２の入力電圧）特性の第１の例を示し、破線は中間電圧（第２の電源回路１２の入力電圧）特性の第２の例を示す。
【００８２】
最初に、中間電圧（第２の電源回路１２の入力電圧）特性の第１の例について説明する。この場合、位相制御回路４２Ａは、負荷電流が大きくなるにつれて中間電圧Ｅ１（第２の電源回路１２の入力電圧）が大きくなるように、制御パルスを発生する。
【００８３】
次に、中間電圧（第２の電源回路１２の入力電圧）特性の第２の例について説明する。最初に負荷電流が増加する場合の動作について説明する。この場合、負荷電流が（Ｂ）点に増加するまでは、中間電圧Ｅ１（第２の電源回路１２の入力電圧）を徐々に高くするが、（Ｂ）点より負荷電流が大きい範囲では、中間電圧Ｅ１（第２の電源回路１２の入力電圧）が一定となるように、位相制御回路４２Ａは制御パルスを発生する。
【００８４】
負荷電流が減少する場合の動作について説明する。この場合、負荷電流が（Ｂ）点よりも低い（Ａ）点に達するまでは、中間電圧Ｅ１（第２の電源回路１２の入力電圧）を一定に保つが、（Ａ）点以下になると、中間電圧Ｅ１（第２の電源回路１２の入力電圧）を徐々に低くするように、位相制御回路４２Ａは制御パルスを発生する。
【００８５】
このように、負荷電流が増加する方向と減少する方向に対して差（ヒステリシス）を設けている。このような制御方法を採用することによって、変化する部分（Ａ）と（Ｂ）に対して発振現象が起こるのを防止することができる。
【００８６】
図２２を参照して、本発明の第６の実施例による電源装置１０Ｅについて説明する。図示の電源装置１０Ｅは、補助電源回路１３を更に備えている点を除いて、図６に示した電源装置１０と同様の構成を有する。
【００８７】
補助電源回路１３は、第１の電源回路１１の検出回路４１および位相制御回路４２と、第２の電源回路１２のＰＷＭ発振器５３とに電力を供給するための回路である。換言すれば、図示の電源装置１０Ｅは、シリコン制御整流器ＳＣＲを制御する回路（検出回路４１と位相制御回路４２）と電界効果トランジスタＦＥＴ１を制御する回路（ＰＷＭ発振器５３）とに供給する電力を、別の電源回路である補助電源回路１３を用いて行なっている。
【００８８】
図示の補助電源回路１３は、ＡＣ入力電圧Ｅｉｎを受ける、コンデンサＣ３および全波整流器Ｄ３と、全波整流器Ｄ３で全波整流された電圧をさらに整流するダイオードＤ４と、ダイオードＤ４で整流された電圧を平滑するコンデンサＣ４とから構成されている。
尚、補助電源回路１３は、図２２に示したものに限定されないのは勿論である。
【００８９】
図２３は他の補助電源回路１３Ａを示す回路図である。図示の補助電源回路１３Ａは、ＡＣ入力電圧Ｅｉｎを受けるコンデンサＣ５が更に追加されている点を除いて、図２２に示した補助電源回路１３と同様の構成を有する。
【００９０】
図２４は更に他の補助電源回路１３Ｂを示す回路図である。図示の補助電源回路１３Ｂは、全波整流器Ｄ３の代わりに、２個のダイオードＤ５、Ｄ６を用いている点を除いて、図２３に示した補助電源回路１３Ａと同様の構成を有する。
【００９１】
図２５を参照して、本発明の第７の実施例による電源装置１０Ｆについて説明する。図示の電源装置１０Ｆは、第１の電源回路の動作が後述するように変更されると共に、マスク回路１５を更に備えている点を除いて、図２２に示した電源装置１０Ｅと同様の構成を有する。従って、第１の電源回路に１１Ｂの参照符号を付してある。
【００９２】
第１の電源回路１１Ｂは、位相制御回路４２の代わりに位相制御器４２Ｂを備えている点を除いて、図２２に示した第１の電源回路１１と同様の構成を有する。
【００９３】
マスク回路１５は、帰還回路５２から出力される帰還信号の大きさを検出して、帰還信号がある値以上になったときに検出信号を出力する検出回路８１と、検出信号に応答してマスク信号を位相制御器４２Ｂへ供給するマルチ回路８２とを備えている。
【００９４】
図２６乃至図２８を参照して、負荷の軽重に応じて、位相制御器４２Ｂからシリコン制御整流器ＳＣＲのゲートへ供給される制御パルスの違いについて説明する。図２６乃至図２８の各々において、（Ａ）は全波整流器Ｄ１から出力される全波整流された電圧Ｖの波形を示す。図２６（Ｂ）は定格負荷時（重負荷時）の制御パルスの波形を示し、図２７（Ｂ）は中負荷時の制御パルスの波形を示し、図２８（Ｂ）は軽負荷時の制御パルスの波形を示す。
【００９５】
最初に図２６を参照して、定格負荷時（重負荷時）において位相制御器４２Ｂから発生される制御パルスについて説明する。この場合、マスク回路１５はマスク信号を発生しない。この為、位相制御器４２Ｂは、図２６（Ｂ）に示されるように、全波整流器Ｄ１が出力する全波整流された電圧の全部を使用するような、制御パルスを発生する。
【００９６】
次に図２７を参照して、中負荷時において位相制御器４２Ｂから発生される制御パルスについて説明する。この場合、マスク回路１５は制御パルスを２回に１度の割合でマスクするマスク信号を発生する。この為、位相制御器４２Ｂは、図２７（Ｂ）に示されるように、全波整流器Ｄ１が出力する全波整流された電圧の半分を使用するような、制御パルスを発生する。換言すれば、中負荷時には、位相制御器４２Ｂは、半波整流された電圧を使用するような制御パルスを発生する。
【００９７】
最後に図２８を参照して、軽負荷時において位相制御器４２Ｂから発生される制御パルスについて説明する。この場合、マスク回路１５は制御パルスを３回に２度の割合でマスクするマスク信号を発生する。この為、位相制御器４２Ｂは、図２８（Ｂ）に示されるように、全波整流器Ｄ１が出力する全波整流された電圧の一部（本例では、１／３）を使用するような、制御パルスを発生する。
【００９８】
とにかく、検出回路５１と帰還回路５２とマスク回路１５と位相制御器４２Ｂとの組み合わせは、定格負荷時には全波整流した電圧の全部を使用し、中負荷時には全波整流した電圧の約半分を使用し、軽負荷時には全波整流した電圧の一部のみを使用するように制御する制御手段として働く。
【００９９】
図２６乃至図２８に示す例では、位相制御器４２Ｂから発生される制御パルスを３段階に切り換えているが、２段階に切り換えても良い。以下では、制御パルスを２段階に切り換える場合を例に挙げて説明する。
【０１００】
図２９を参照して、検出回路８１の動作について説明する。図２９は帰還回路５２が出力する帰還信号の特性を示す図であり、横軸は負荷電流を表わし、縦軸は信号電流又は電圧を表わす。
【０１０１】
図２９から、負荷電流が大きくなればなる程、信号電流（電圧）が小さく（低く）なることが分かる。検出回路８１は、負荷電流が所定の値より小さくなったことを、信号電流（電圧）がある値以上になったことによって検出し、検出信号を出力する。
【０１０２】
この検出信号に応答して、マルチ回路８２は後述するようなマスク信号を出力する。マルチ回路８２は、例えば、２安定マルチバイブレータから構成され、マルチ出力信号をマスク信号として出力する。
【０１０３】
図３０は位相制御器４２Ｂの構成を示すブロック図である。位相制御器４２Ｂは、位相制御回路９１と、スイッチ回路９２と、ドライブ回路９３とを有する。
【０１０４】
図３１を参照して、負荷電流が小さいときの電源装置１０Ｆの動作について説明する。図３１において、（Ａ）は全波整流器Ｄ１から出力される全波整流された電圧の波形を示し、（Ｂ）は位相制御回路９１から出力される位相制御信号の波形を示し、（Ｃ）はマルチ回路８２で生成されるマルチトリガー信号の波形を示し、（Ｄ）はマルチ回路８２から出力されるマルチ出力信号（マスク信号）の波形を示し、（Ｅ）はドライブ回路９３から出力されるドライブ信号の波形を示す。
【０１０５】
全波整流器Ｄ１は、図３１（Ａ）に示されるような、全波整流された電圧を出力する。位相制御回路９１は、図３１（Ｂ）に示されるような、位相制御信号を発生する。一方、マルチ回路８２は、図３１（Ｃ）に示されるような、マルチトリガー信号でトリガされて、図３１（Ｄ）に示されるような、マルチ出力信号（マスク信号）を出力する。スイッチ回路９２は、位相制御回路９１から発生された位相制御信号を、マスク回路１５から出力されてくるマスク信号でマスクして、マスクした信号を出力する。このマスクした信号はドライブ回路９３へ供給される。このマスクした信号に応答して、ドライブ回路９３は、図３１（Ｅ）に示されるような、ドライブ信号を出力する。このドライブ信号は、制御パルスとして、シリコン制御整流器ＳＣＲの制御端子へ供給される。
【０１０６】
図２５に示すマルチ回路８２は２安定マルチバイブレータから構成されているが、これに限定されないのは勿論である。例えば、マルチ回路８２は１安定マルチバイブレータから構成されても良い。
【０１０７】
図３２を参照して、他のマルチ回路８２Ａについて説明する。図示のマルチ回路８２Ａは、２安定マルチバイブレータ８２１と、微分回路８２２と、２安定マルチバイブレータ８２３とから構成されている。
【０１０８】
図３３に図３２に示したマルチ回路８２Ａの動作を説明するための波形図を示す。図３３において、（Ａ）は２安定マルチバイブレータ８２１の出力信号の波形を示し、（Ｂ）は２安定マルチバイブレータ８２３の出力信号の波形を示す。
【０１０９】
２安定マルチバイブレータ８２１は、マルチトリガー信号（図３１（Ｃ）参照）に応答して、図３３（Ａ）に示されるような、第１のマルチ信号を出力する。このマルチ信号は、微分回路８２２で微分されて、微分回路８２２から微分信号が出力される。この微分信号に応答して、２安定マルチバイブレータ８２３は、図３３（Ｂ）に示されるような、第２のマルチ信号を出力する。この第２のマルチ信号は、マスク信号として、位相制御器８２Ｂのスイッチ回路９２に供給される。
【０１１０】
図３３から明らかなように、２安定マルチバイブレータ８２３の出力信号は、実質的に、２安定マルチバイブレータ８２１の出力信号を２分周したような波形をしている。
【０１１１】
図３４を参照して、更に他のマルチ回路８２Ｂについて説明する。図示のマルチ回路８２Ｂは、２安定マルチバイブレータ８２３の代わりに１安定マルチバイブレータ８２４を備えている点を除いて、図３２に示したマルチ回路８２Ａと同様の構成を有する。
【０１１２】
図３５に１安定マルチバイブレータ８２４の出力信号の波形を示す。１安定マルチバイブレータ８２４の出力信号は、マスク信号として、位相制御器８２Ｂのスイッチ回路９２に供給される。
【０１１３】
これらの全波整流された電圧の一部を使用する方法については、公知となっている種々の方法があるので、当業者によって種々の方法に置き換える事が容易であることは自明である。
【０１１４】
次に、図３６〜図３８を参照しながら上記実施例の補足説明を行う。
先ず、図３６を参照して待機負荷時以外の動作について説明する。図３６は、第２の実施例の絶縁型電源回路（第２電源回路）１２における待機負荷時と定格負荷時の各動作波形を示す図である。
【０１１５】
同図において、（Ａ−１）と（Ｂ−１）は、待機負荷時におけるスイッチング素子ＦＥＴ１の入力パルスと、絶縁トランス（フライバックトランス）Ｔ１に流れる電流の各波形を示している。また、（Ａ−２）と（Ｂ−２）は、待機負荷よりも大きな定格負荷のときの各波形を示している。
【０１１６】
図３６（Ａ−１），（Ｂ−１）は、図８の波形と同様のものである。回路設計時に、絶縁トランスＴ１の巻数比やスイッチング周波数を適宜選定することで、待機負荷時のスイッチングパルスのデューティ比を１／３の近傍に設計することが出来る。このような設計により、待機負荷時のスイッチング損失の合計が小さくされ、待機負荷時の効率ηが向上される。
【０１１７】
図３６（Ａ−２）と（Ｂ−２）に示すように、同一の電源回路において出力負荷が大きくなっていくと、制御回路によりスイッチング素子ＦＥＴ１の入力パルスのデューティ比が次第に高くされる。これにより、オン時間ＴＯＮに絶縁トランスＴ１に蓄積されるエネルギーが大きくなる。そして、スイッチング素子ＦＥＴ１のオフ時間ＴＯＦＦに絶縁トランスＴ１の二次側で放出される電流量が大きくなるため、大きな負荷に対応することが出来る。
【０１１８】
次に、図３７を参照して、絶縁トランスの巻数比の選定例について説明する。図３７は、中間電圧Ｅ１（絶縁型電源回路１２の入力電圧）と出力電圧Ｅｏｕｔの電圧比が"２"となる電源回路と、"５"となる電源回路の各々における、絶縁トランスの巻数比と絶縁型電源回路１２の効率ηとの関係をそれぞれ示す特性図である。
【０１１９】
絶縁トランスＴ１の巻数比（Ｎ１／N２）は、絶縁型電源回路（第２電源回路）１２に入力される中間電圧Ｅ１と、該回路１２から出力される出力電圧Ｅｏｕｔとの各設定値により、選定値が異なってくる。具体的な選定方法は次の如くである。先ず、中間電圧Ｅ１と出力電圧Ｅｏｕｔの電圧比と、絶縁トランスＴ１の巻数比を同一の値として、絶縁トランスＴ１のＬ値、スイッチング周波数、待機負荷時のスイッチングパルスのデューティ比など、その他の回路定数を選定する。次に、こうして回路定数を選定して構成した絶縁型電源回路１２について、設計段階で考慮されていない種々の具体的なパラメータの影響を考慮して、絶縁トランスＴ１の巻数比を最適化する。すなわち、絶縁トランスＴ１の巻数比をパラメータとして変化させながら絶縁型電源回路１２の効率ηを計測し、効率ηが最高となる巻数比を求める。
【０１２０】
このときの絶縁トランスＴ１の巻数比と絶縁型電源回路１２の効率ηとの関係を示したのが図３７である。図３７に示されるように、効率ηは、絶縁トランスＴ１の巻数比（Ｎ１／Ｎ２）が入力と出力の電圧比（Ｅ１／Ｅｏｕｔ）の付近でピークとなる。従って、絶縁トランスＴ１の巻数比を、（Ｅ１／Ｅｏｕｔ）×０．５〜（Ｅ１／Ｅｏｕｔ）×１．５の範囲とし、より好ましくは（Ｅ１／Ｅｏｕｔ）×０．６５〜（Ｅ１／Ｅｏｕｔ）×１．３５の範囲とすることで絶縁型電源回路１２の効率ηを高くすることが出来る。
【０１２１】
次に、図３８を参照して、負荷の軽重に応じたＰＷＭ制御とＰＦＭ制御の切換えの第２の例について説明する。図３８は、第２の切換例における負荷の軽重に応じて発振器から発生される発振信号を示す波形図であり、（Ａ）は負荷が重いときの発振信号の波形を示し、（Ｂ）は負荷が軽いときの発振信号の波形を示し、（Ｃ）は負荷が非常に軽いときの発振信号の波形を示す。
【０１２２】
図１６で説明したように、第２電源回路（例えば絶縁型電源回路１２）のスイッチング素子ＦＥＴ１の制御を、負荷が小さなときにＰＦＭ制御とし、負荷が大きなときにＰＷＭ制御とすることで、軽負荷のときにスイッチングのオン時間が非常に小さくなることが回避され、結果として広い出力負荷に対応することが可能となる。
【０１２３】
同様に、図３８に示すように、負荷が小さなときにＰＷＭ制御に、負荷が大きなときにＰＦＭ制御に切り換えることで、結果として広い出力負荷に対応することが可能となる。
【０１２４】
スイッチング損失はスイッチングパルスの立上り期間と立下り期間に比較的大きくなるため、スイッチング素子ＦＥＴ１のオン時間ＴＯＮが短くなってくると、オン時間ＴＯＮに占める立上り時間と立下り時間の占める割合が増す。これは伝達する電力に対して損失の割合が増すことを意味する。そのため、図３８に示すように、オン時間ＴＯＮがある程度短くなったらＰＦＭ制御に切り換えてスイッチング周期Ｔを伸ばすことで、損失を大きくせずに小さな出力負荷に対応することが可能となる。
【０１２５】
以下、図３９〜図４４を参照しながら本発明の電源装置のバリエーションについて説明する。
【０１２６】
図３９は、第８の実施例の電源装置１０Ｇを示すもので第１の電源回路１１Ｇと第２の電源回路１２Ｇとを共に非絶縁型とした例である。
この第８の実施例の電源装置１０Ｇは、位相制御方式の第１の電源回路１１Ｇと、他励型チョッパー方式・降圧型の第２の電源回路１２Ｇとから構成したものである。
【０１２７】
第１の電源回路１１Ｇは、例えばＡＣ１００ＶやＡＣ２００Ｖの入力電圧ＥＩＮをその交流電圧の位相に基づきスイッチング素子Ｑ１をオン・オフさせて入力することで、例えば入力電圧ＥＩＮよりも低い中間電圧Ｅ１を生成する。位相制御方式では、軽負荷時において交流電圧が小さくなる位相でスイッチング素子Ｑ１が駆動されるので、軽負荷時に対する電力効率を非常に高くすることが出来る。
【０１２８】
なお、このような位相制御方式の電源回路では、図６に示すように、スイッチング素子（シリコン制御整流器ＳＣＲ）の前段に全波整流回路や半波整流回路を設けた構成とすることも出来る。しかしながら、図３９のように整流回路を設けない方が、整流回路での損失を省き、電源装置のコンパクト化を図れるという点で効果的である。
【０１２９】
第２の電源回路１２Ｇは、他励型チョッパー方式・降圧型のスイッチング電源回路で、中間電圧Ｅ１を入力してそれを降圧した出力電圧ＥＯＵＴを生成する。図示の構成は一般的な降圧型ＤＣ／ＤＣコンバータの構成であり、ＦＥＴ２はＭＯＳＦＥＴなどのスイッチング素子、５４はスイッチング制御を行う制御回路、Ｄ７はショットキーバリアダイオードなどの整流ダイオード、Ｌはリアクトル、５５は出力電圧ＥＯＵＴの検出回路、Ｃ２は平滑ダイオードである。
【０１３０】
このような電源装置１０Ｇによれば、第２の電源回路１２Ｇに入力電圧ＥＩＮよりも低い中間電圧Ｅ１が供給されるので、入力電圧ＥＩＮが直接入力される場合に比べて、出力負荷が小さなときでもスイッチング素子ＦＥＴ２のオン時間を長くすることが出来る。それにより軽負荷時の電力効率を高くすることが出来る。
【０１３１】
図４０は、第９の実施例の電源装置１０Ｈを示すもので、第１の電源回路１１Ｈを非絶縁型とし、その後段に絶縁型の電源回路１２Ｈａと、非絶縁型の電源回路１２Ｈｂとを並列に設けたものである。
このような電源装置１０Ｈは、絶縁された電圧ＥＯＵＴ１と、絶縁を要しない電圧ＥＯＵＴ２とを電源とするシステムにおいて有用である。
【０１３２】
ここで、非絶縁型の第１の電源回路１１Ｈとしては、図６や図３９に示すような位相制御方式の電源回路を適用すると好ましい。後段の絶縁型の電源回路１２Ｈａとしては、図６に示すフライバック型電源回路を適用したり、或いは、フォワード型の電源回路を適用しても良い。また、後段の非絶縁型の電源回路１２Ｈｂとしては、他励方式のスイッチング電源回路を適用すると好ましく、降圧型や昇降圧型のスイッチング電源回路を適用することが出来る。
【０１３３】
図４１は、第１０の実施例の電源装置１０Ｉを示すものである。
【０１３４】
同図において、ＥＩＮは交流の入力電圧、Ｑ１は第１電源回路のスイッチング素子、Ｌ２はサージ除去用のチョークコイル、Ｃ１は平滑コンデンサ、Ｒ１４，Ｒ１５は中間電圧Ｅ１の検出抵抗、ＩＣ１は第１電源回路の制御回路、１０１は制御回路用の電力を供給する第１補助電源回路、１１１は位相制御用に入力電圧ＥＩＮの同期信号を生成するフィルタ回路である。
【０１３５】
また、Ｔ１は第２の電源回路のフライバック型の絶縁トランス、Ｄ１６は整流ダイオード、Ｃ２は平滑コンデンサ、Ｌ１，Ｃ２１はリプル除去用のチョークコイルとコンデンサ、Ｒ１９，Ｒ２０は出力電圧ＥＯＵＴの検出抵抗、１２１はフォトカプラを用いた帰還回路、ＩＣ２は第２の電源回路の制御回路である。
【０１３６】
スイッチング素子Ｑ１は、例えば、サイリスタやその他の四層素子からなり、その制御端子に微分回路１１２やダイオードＤ１５を介して制御回路ＩＣ１の信号が入力されてオン・オフ動作する。
【０１３７】
制御回路ＩＣ１は、スイッチング素子Ｑ１を位相制御方式で制御する回路を、例えば１個の半導体チップ上に集積したものである。そして、検出抵抗Ｒ４，Ｒ５からの検出電圧とフィルタ回路１１１からの同期信号とを入力して、これらの信号に基づき検出電圧が一定値に維持されるようにスイッチング素子Ｑ１に駆動信号を出力する。この制御回路ＩＣは一般耐圧のプロセスにより形成される。
【０１３８】
帰還回路１２１は、検出抵抗Ｒ１９，Ｒ２０からの検出電圧に比例した電流を、可変型シャントレギュレータ用デバイスＩＣ３によりフォトカプラの発光ダイオードＩＣ４−２に流し、この発光をフォトカプラのフォトトランジスタＩＣ４−１で受けて、その検出電圧を制御回路ＩＣ２に出力する。
【０１３９】
制御回路ＩＣ２は、第２電源回路のスイッチング素子（例えばＭＯＳＦＥＴ）と、スイッチング制御用の発振器と、スイッチング制御を行う制御回路とを、例えば１個の半導体チップ上に集積したものである。そして、フォトカプラからの検出電圧に基づき、この検出電圧が一定値に維持されるように、ＰＷＭ制御やＰＦＭ制御により内部のスイッチング素子をオン・オフさせて、絶縁トランスＴ１の一次巻線に間歇的に中間電圧Ｅ１を印加させて電流を流す。
【０１４０】
この制御回路ＩＣ２は、内蔵されているスイッチング素子に絶縁トランスＴ１から大きな起電力が入力される場合があるので、高耐圧のプロセスで形成し、高耐圧構造を有する。
【０１４１】
第１補助電源回路１０１は、入力電圧ＥＩＮをコンデンサＣ１１により分割した電圧を取り込んで制御回路ＩＣ１，ＩＣ２の動作電圧を生成する。この動作電圧は、ツェナーダイオードＤ１２によりレギュレートした後、ダイオード１４により整流され、且つ、コンデンサＣ１５により平滑されて出力される。
【０１４２】
このように、第１補助電源回路１０１から制御回路ＩＣ１，ＩＣ２の電力供給を行わせることで、制御系で消費される固定損失を低減させ、軽負荷時の電力効率をさらに向上させることが出来る。
【０１４３】
図４２は、第１１の実施例の電源装置１０Ｊを示すものである。この電源装置１０Ｊは、図４１の電源装置１０Ｉにドライブ回路１１３と第２補助電源回路１０２を追加したものである。
【０１４４】
ドライブ回路１１３は、２段構成のトランジスタＱ２，Ｑ３により、制御回路ＩＣ１からの制御信号をスイッチング素子Ｑ１の駆動電圧に変換して該スイッチング素子Ｑ１の制御端子に出力する。
【０１４５】
第２補助電源回路１０２は、入力電圧ＥＩＮをコンデンサＣ１２で分割した電圧を取り込んでドライブ回路１１３に供給する。供給電圧は、ツェナーダイオードＤ１１によりレギュレートした後、ダイオードＤ１３により整流され、且つ、コンデンサＣ２４により平滑されて出力される。
【０１４６】
このように、第２補助電源回路１０２を第１補助電源回路１０１とは独立して設けて、ドライブ回路１１３に動作電圧を供給させることで、制御回路ＩＣ１とドライブ回路１１３とにそれぞれ最適な電力供給が行われ、さらに電力効率の向上を図ることが出来る。
【０１４７】
図４３は、第１２の実施例の電源装置１０Ｋを示すものである。
この電源装置１０Ｋは、図４１の電源装置１０Ｉとほぼ同様の構成であり、第２の制御回路ＩＣ２の動作電圧を第１補助電源回路１０１から供給するのではなく、第１電源回路の出力電圧（中間電圧Ｅ１）を動作電圧として供給する点で異なる。
【０１４８】
中間電圧Ｅ１は、第１電源回路によって低い電圧にされるので、制御回路ＩＣ２の動作電圧として適切な電圧となる場合がある。このようなときに、図４３の電源装置１０Ｋのように中間電圧Ｅ１を制御回路ＩＣ２の動作電圧として供給することが出来る。
【０１４９】
第２の制御回路ＩＣ２には上述のように内蔵されているスイッチング素子に絶縁トランスＴ１から高電圧が印加されるおそれがあるため、この電源装置１０Ｋは、第１の制御回路ＩＣ１と第２の制御回路ＩＣ２との電源ラインを分離できる点で有用である。
【０１５０】
図４４は、第１３の実施例の電源装置１０Ｌを示すものである。
この電源装置１０Ｌは、図４２の電源装置１０Ｊとほぼ同様の構成であり、第２の制御回路ＩＣ２の動作電圧を第１補助電源回路１０１から供給するのではなく、第１電源回路の出力電圧（中間電圧Ｅ１）を動作電圧として供給するようにした点で異なる。
【０１５１】
第２の制御回路ＩＣ２には内蔵されているスイッチング素子に絶縁トランスＴ１から高電圧が印加されるおそれがあるため、第１の制御回路ＩＣ１と第２の制御回路ＩＣ２との電源ラインを分離できる点で、この電源装置１０Ｌは有用である。
【０１５２】
以上、本発明についてその好ましい実施の形態によって説明してきたが、本発明の精神を逸脱しない範囲内で、種々の変形が当業者によって可能であるのは明らかである。
【図面の簡単な説明】
【０１５３】
【図１】本発明の実施の形態に係る電源装置を示すブロック図である。
【図２】図１に示した電源装置の電気特性を示す特性図である。
【図３】本発明による電源装置と従来の電源装置の効率特性を示す特性図である。
【図４】本発明による電源装置と従来の電源装置の損失電力特性を示す特性図である。
【図５】第２の電源回路の入力電圧倍率を示す図である。
【図６】本発明の第１の実施例による電源装置を示すブロック図である。
【図７】本発明の第２の実施例による電源装置を示すブロック図である。
【図８】ＰＷＭ信号のオン時間：オフ時間の比を略１：３に選定したときの波形を示す図である。
【図９】ＰＷＭ信号のオン時間を、ＰＷＭ信号のオフ時間よりも長く選定した場合の波形を示す図である。
【図１０】ＰＷＭ信号のオフ時間をオン時間の３倍よりも長く選定した場合の波形を示す図である。
【図１１】ＰＷＭ信号の比ＴＯＮ：ＴＯＦＦと絶縁型電源回路の効率との間の関係を示す特性図である。
【図１２】本発明の第３の実施例による電源装置を示すブロック図である。
【図１３】絶縁トランスの一次巻線数対二次巻線数比Ｎ１：Ｎ２と絶縁型電源回路の効率との間の関係を示す特性図である。
【図１４】出力電圧をパラメータとしたときの中間電圧（絶縁型電源回路の入力電圧）と絶縁型電源回路の効率との間の関係を示す特性図である。
【図１５】本発明の第４の実施例による電源装置を示すブロック図である。
【図１６】負荷の軽重に応じた、発振器から発生される発振信号の波形を示す図である。
【図１７】図１５に示した電源装置の絶縁型電源回路に使用される発振器の構成を示すブロック図である。
【図１８】図１７に示された発振器の動作を説明するための波形図である。
【図１９】ＰＷＭ方式とＰＦＭ方式との切り換え点にヒステリシスを設けた様子を示す特性図である。
【図２０】本発明の第５の実施例による電源装置を示すブロック図である。
【図２１】図２０に示した電源装置の出力電圧特性と中間電圧（絶縁型電源回路の入力電圧）特性の例を示す図である。
【図２２】本発明の第６の実施例による電源装置を示すブロック図である。
【図２３】図２２に示した電源装置に使用される他の補助電源回路を示す回路図である。
【図２４】図２２に示した電源装置に使用される更に他の補助電源回路を示す回路図である。
【図２５】本発明の第７の実施例による電源装置を示すブロック図である。
【図２６】定格負荷時（重負荷時）において位相制御器から発生される制御パルスを説明するための波形図である。
【図２７】中負荷時において位相制御器から発生される制御パルスを説明するための波形図である。
【図２８】軽負荷時において位相制御器から発生される制御パルスを説明するための波形図である。
【図２９】図２５に示した電源装置に使用されるマスク回路中の検出回路の動作を説明するための、帰還回路が出力する帰還信号の特性を示す図である。
【図３０】図２５に示した電源装置に使用される位相制御器の構成を示すブロック図である。
【図３１】負荷電流が小さいときの、図２５に示す電源装置の動作を説明するための波形図である。
【図３２】図２５に示した電源装置に使用される他のマルチ回路の構成を示すブロック図である。
【図３３】図３２に示したマルチ回路の動作を説明するための波形図である。
【図３４】図２５に示した電源装置に使用される更に他のマルチ回路の構成を示すブロック図である。
【図３５】図３４中の１安定マルチバイブレータの出力信号の波形を示す波形図である。
【図３６】第２の実施例の電源装置における待機負荷時と定格負荷時の動作波形を示す図である。
【図３７】入力電圧と出力電圧の電圧比が異なる２つの電源回路における絶縁トランスの巻数比と絶縁型電源回路の効率ηとの関係を示す特性図である。
【図３８】負荷の軽重に応じた、発振器から発生される発振信号の波形の第２の例を示す図である。
【図３９】本発明の第８の実施例の電源装置を示す図である。
【図４０】本発明の第９の実施例の電源装置を示すブロック図である。
【図４１】本発明の第１０の実施例の電源装置を示す回路図である。
【図４２】本発明の第１１の実施例の電源装置を示す回路図である。
【図４３】本発明の第１２の実施例の電源装置を示す回路図である。
【図４４】本発明の第１３の実施例の電源装置を示す回路図である。
【符号の説明】
【０１５４】
１０，１０Ａ〜１０Ｌ    電源装置
１１，１１Ａ，１１Ｂ，１１Ｇ，１１Ｈ    第１の電源回路（非絶縁型電源回路）
１２，１２Ａ，１２Ｇ，１２Ｈａ，１２Ｈｂ    第２の電源回路
１３，１３Ａ，１３Ｂ，１０１，１０２    補助電源回路
１５    マスク回路
２０    ＡＣ電源又はＤＣ電源
３０    負荷（コントロール回路）
Ｅｉｎ    入力電圧
Ｅ１    中間電圧
Ｅｏｕｔ    出力電圧
４１，４１Ａ    検出回路
４２，４２Ａ    位相制御回路
４２Ｂ    位相制御器
５１    検出回路
５２    帰還回路
５３    ＰＷＭ発振器
５３Ａ    発振器
６１    ドライブ回路
６２    積分回路
６３    検出回路
６４    切り替え回路
７１    検出回路
７２    帰還回路
８１    検出回路
８２    マルチ回路
８２１    ２安定マルチバイブレータ
８２２    微分回路
８２３    ２安定マルチバイブレータ
８２４    １安定マルチバイブレータ
９１    位相制御回路
９２    スイッチ回路
９３    ドライブ回路
１１１    フィルタ回路
１１３    ドライブ回路
１２１    帰還回路
Ｄ１    全波整流器
ＳＣＲ    シリコン制御整流器
Ｃ１    コンデンサ
Ｔ１    絶縁トランス
Ｎ１    一次巻線
Ｎ２    二次巻線
ＦＥＴ１    電界効果トランジスタ（スイッチング素子）
Ｄ２    ダイオード
Ｃ２    コンデンサ
Ｃ３    コンデンサ
Ｄ３    全波整流器
Ｄ４    ダイオード
Ｃ４    コンデンサ
Ｃ５    コンデンサ
Ｄ５，Ｄ６    ダイオード
Ｑ１    第１電源回路のスイッチング素子（四層素子）
ＩＣ１  第１電源回路の制御回路（第１制御ＩＣ）
ＩＣ２  第２電源回路の制御回路（第２制御ＩＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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