(57)【要約】【課題】ｒｅｃａｌｌ動作及びＳＲＡＭ動作を安定化させ得るＮＶ−ＳＲＡＭを提供する。【解決手段】容量に書き込まれたセル情報をメモリセル１１にラッチするｒｅｃａｌｌ動作と、メモリセル１１からビット線ＢＬ，バーＢＬにセル情報を読み出し、あるいはビット線ＢＬ，バーＢＬからメモリセル１１にセル情報を書き込むＳＲＡＭ動作と、メモリセル１１にラッチされたセル情報を容量に書き込むｓｔｏｒｅ動作とを行う半導体記憶装置であって、ｒｅｃａｌｌ動作時にメモリセル１１のｌｏａｄ素子とｄｒｖ素子との電流駆動能力を同等とし、ＳＲＡＭ動作時にｌｏａｄ素子の電流駆動能力をｄｒｖ素子の電流駆動能力より低くする電源供給装置１２ａ〜１２ｃ，１４を備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
容量に書き込まれたセル情報をメモリセルにラッチするｒｅｃａｌｌ動作と、メモリセルからビット線にセル情報を読み出し、あるいはビット線からメモリセルにセル情報を書き込むＳＲＡＭ動作と、メモリセルにラッチされたセル情報を前記容量に書き込むｓｔｏｒｅ動作とを行う半導体記憶装置であって、
前記ｒｅｃａｌｌ動作時に前記メモリセルのｌｏａｄ素子とｄｒｖ素子との電流駆動能力を同等とし、前記ＳＲＡＭ動作時に前記ｌｏａｄ素子の電流駆動能力をｄｒｖ素子の電流駆動能力より低くする電源供給装置を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電源供給装置は、
前記メモリセルと高電位側電源との間に介在される第一の電源スイッチと、
前記メモリセルと低電位側電源との間に介在される第二の電源スイッチと、
前記第一及び第二の電源スイッチを制御する電源制御部と
を備え、
前記電源制御部は、前記ｒｅｃａｌｌ動作時に前記第一の電源スイッチと第二の電源スイッチとの電流供給能力を同等とし、前記ＳＲＡＭ動作時に前記第一の電源スイッチの電流供給能力を第二の電源スイッチの電流供給能力より低くすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第一の電源スイッチは、複数の電源スイッチを並列に接続して構成し、前記電源制御部は、前記ｒｅｃａｌｌ動作時に複数の電源スイッチを導通させ、前記ＳＲＡＭ動作時に複数の電源スイッチのいずれかを導通させることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第一の電源スイッチは、複数のＰチャネルＭＯＳトランジスタを並列に接続して構成し、前記第二の電源スイッチは、ＮチャネルＭＯＳトランジスタで構成したことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記電源制御部は、前記メモリセルへの電源供給を制御する活性化信号と、前記メモリセルのプレート線を選択する選択信号とに基づいて、前記第一及び第二の電源スイッチを制御する制御信号を生成することを特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＶ（Non Volatile）−ＳＲＡＭに関するものである。
ＳＲＡＭの一種類として、強誘電体の容量を備えて不揮発性のメモリセルを構成したＮＶ−ＳＲＡＭがある。このＮＶ−ＳＲＡＭでは、容量に書き込まれているセル情報を読み出すｒｅｃａｌｌ動作と、読み出されたセル情報をメモリセルにラッチするＳＲＡＭ動作と、メモリセルにラッチされたセル情報を容量に書き込むｓｔｏｒｅ動作とを繰り返す。そして、これらの各動作を安定化させることが必要となっている。
【背景技術】
【０００２】
図３は、従来のＮＶ−ＳＲＡＭのメモリセルを示す。メモリセル１には電源スイッチ２ａ，２ｂを介して電源ＶDD，Ｖssが供給され、メモリセル１の入出力ノードＮ１，Ｎ２はそれぞれ転送ゲート３ａ，３ｂを介してビット線ＢＬ，バーＢＬに接続される。転送ゲート３ａ，３ｂはワード線ＷＬが選択されると、すなわちＨレベルとなると導通状態となる。
【０００３】
入出力ノードＮ１，Ｎ２と第一のプレート線ＰＬ１との間には、容量Ｃ１，Ｃ２が接続され、入出力ノードＮ１，Ｎ２と第二のプレート線ＰＬ２との間には、容量Ｃ３，Ｃ４が接続されている。各容量Ｃ１〜Ｃ４は、強誘電体を使用した容量値の大きい容量であり、その容量値は同一である。
【０００４】
このようなメモリセル１の動作を図４に従って説明する。ｒｅｃａｌｌ動作では、例えば第一のプレート線ＰＬ１がＨレベルに立ち上げられる。すると、前サイクルでの容量Ｃ１〜Ｃ４へのセル情報の格納状況により、ノードＮ１，Ｎ２に電位差Ｖsigが生じる。
【０００５】
次いで、電源スイッチ２ａ，２ｂがオンされて、メモリセル１が活性化される。すると、メモリセル１の動作により、ノードＮ１，Ｎ２の一方がほぼ電源ＶDDレベルまで上昇し、他方が電源Ｖssレベルまで下降して、メモリセル１にセル情報がラッチされる。
【０００６】
次いで、ワード線ＷＬがＨレベルとなると、ＳＲＡＭ動作すなわちビット線ＢＬ，バーＢＬからメモリセル１への書き込み動作あるいはメモリセル１からビット線ＢＬ，バーＢＬへの読み出し動作が行われる。
【０００７】
次いで、メモリセル１のセル情報を各容量Ｃ１〜Ｃ４に書き込むｓｔｏｒｅ動作が行われる。すなわち、プレート線ＰＬ１がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ１，Ｃ２に書き込まれ、続いてプレート線ＰＬ２がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ３，Ｃ４に書き込まれる。
【０００８】
この後、電源スイッチ２ａ，２ｂがオフされて、次サイクルのｒｅｃａｌｌ動作を待つ状態となる。
上記のようなＮＶ−ＳＲＡＭのメモリセル１では、ｒｅｃａｌｌ動作時におけるノードＮ１，Ｎ２間の電位差Ｖsigの中間電位は、電源ＶDD，Ｖssの中間電位となる。このため、電位差Ｖsigに基づいてセル情報をメモリセル１にラッチするとき、メモリセル１のｌｏａｄ素子（ＰチャネルＭＯＳトランジスタ）とｄｒｖ素子（ＮチャネルＭＯＳトランジスタ）の電流駆動能力比は１：１であることが望ましい。
【０００９】
一方、ＳＲＡＭ動作時において、ビット線ＢＬ，バーＢＬからメモリセル１に対しノードＮ１，Ｎ２のセル情報を反転させる逆データの書き込み動作を行う場合には、その動作を安定化させるために、ｌｏａｄ素子の能力をｄｒｖ素子の能力より低くすることが望ましい。
【００１０】
現状では、ＳＲＡＭ動作の安定化を優先させて、ｌｏａｄ素子とｄｒｖ素子の能力比を１：２に設定している。
【特許文献１】特開２０００−２９３９８９号公報
【特許文献２】特開昭６３−００４４９７号公報
【特許文献３】特許第２８８３７６７号公報
【特許文献４】特開平９−２８８８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、現状ではメモリセル１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力比は、ＳＲＡＭ動作の安定化を優先させて、１：２に設定されている。
すると、ｒｅｃａｌｌ動作時に、容量Ｃ１〜Ｃ４の熱減極等により、ノードＮ１，Ｎ２の電位差Ｖsigが小さくなるとき、メモリセル１でのラッチ動作が不安定となるという問題点がある。
【００１２】
特許文献１〜４には、このような課題を解決する構成は開示されていない。
この発明の目的は、ｒｅｃａｌｌ動作及びＳＲＡＭ動作を安定化させ得るＮＶ−ＳＲＡＭを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的は、容量に書き込まれたセル情報をメモリセルにラッチするｒｅｃａｌｌ動作と、メモリセルからビット線にセル情報を読み出し、あるいはビット線からメモリセルにセル情報を書き込むＳＲＡＭ動作と、メモリセルにラッチされたセル情報を前記容量に書き込むｓｔｏｒｅ動作とを行う半導体記憶装置で、前記ｒｅｃａｌｌ動作時に前記メモリセルのｌｏａｄ素子とｄｒｖ素子との電流駆動能力を同等とし、前記ＳＲＡＭ動作時に前記ｌｏａｄ素子の電流駆動能力をｄｒｖ素子の電流駆動能力より低くする電源供給装置を備えた半導体記憶装置により達成される。
【発明の効果】
【００１４】
本発明によれば、ｒｅｃａｌｌ動作及びＳＲＡＭ動作を安定化させ得るＮＶ−ＳＲＡＭを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明を具体化したＮＶ−ＳＲＡＭの一実施の形態を図１及び図２に従って説明する。
図１に示すＮＶ−ＳＲＡＭは、メモリセル１１に第一位置の電源スイッチを構成する電源スイッチ１２ａ，１２ｂを介して電源ＶDDが供給され、第二の電源スイッチを構成する電源スイッチ１２ｃを介して電源Ｖssが供給される。電源スイッチ１２ａ，１２ｂはＰチャネルＭＯＳトランジスタで構成され、電源スイッチ１２ｃはＮチャネルＭＯＳトランジスタで構成される。
【００１６】
そして、電源供給時には、電源スイッチ１２ａ，１２ｂの少なくともいずれかのゲートにＬレベルの活性化信号が入力され、電源スイッチ１２ｃのゲートにＨレベルの活性化信号が入力されて、各電源スイッチ１２ａ，１２ｂの少なくともいずれかと、電源スイッチ１２ｃがオンされ、メモリセル１１に電源ＶDD，Ｖssが供給される。
【００１７】
電源スイッチ１２ａ〜１２ｃの電流供給能力は、電源スイッチ１２ａ，１２ｂの電流供給能力の和が電源スイッチ１２ｃと同等となるように設定され、電源スイッチ１２ａ，１２ｃの電流供給能力比は１：２となるように設定されている。
【００１８】
前記メモリセル１１のノードＮ１，Ｎ２は、それぞれ転送ゲート１３ａ，１３ｂを介してビット線ＢＬ，バーＢＬに接続される。転送ゲート１３ａ，１３ｂはＮチャネルＭＯＳトランジスタで構成され、そのゲートにワード線ＷＬが接続される。そして、ワード線ＷＬが選択されてＨレベルとなると、各ノードＮ１，Ｎ２がビット線ＢＬ，バーＢＬに接続される。
【００１９】
前記ノードＮ１，Ｎ２と第一のプレート線ＰＬ１との間には、容量Ｃ１１，Ｃ１２が接続され、ノードＮ１，Ｎ２と第二のプレート線ＰＬ２との間には、容量Ｃ１３，Ｃ１４が接続されている。前記容量Ｃ１１〜Ｃ１４は、強誘電体を使用した容量値の大きい容量であり、その容量値は同一である。
【００２０】
前記メモリセル１１を構成するｌｏａｄ素子（ＰチャネルＭＯＳトランジスタ）とｄｒｖ素子（ＮチャネルＭＯＳトランジスタ）の電流駆動能力比は１：１に設定されている。
次に、前記電源スイッチ１２ａ〜１２ｃと、その電源スイッチ１２ａ〜１２ｃを制御する電源制御部１４からなる電源供給装置の構成を説明する。電源制御部１４は、インバータ回路１５と、ＯＲ回路１６と、ＮＡＮＤ回路１７とで構成される。
【００２１】
インバータ回路１５には電源活性化信号ＡＣＴが入力され、そのインバータ回路１５の出力信号が前記電源スイッチ１２ｂ，１２ｃのゲートに入力される。従って、電源活性化信号ＡＣＴがＨレベルとなると、電源スイッチ１２ｂ，１２ｃが導通状態となる。
【００２２】
前記ＯＲ回路１６には、前記プレート線ＰＬ１，ＰＬ２を選択してＨレベルとする選択信号ＰＬ１ｃ，ＰＬ２ｃが入力され、そのＯＲ回路１６の出力信号はＮＡＮＤ回路１７に入力される。また、ＮＡＮＤ回路１７には前記電源活性化信号ＡＣＴが入力される。従って、選択信号ＰＬ１ｃ，ＰＬ２ｃのいずれかがＨレベルとなり、かつ活性化信号ＡＣＴがＨレベルとなると、電源スイッチ１２ａがＨレベルとなる。
【００２３】
次に、上記のように構成された電源供給装置及びメモリセル１１の動作を図２に従って説明する。
前サイクルで例えばノードＮ１がＨレベル、ノードＮ２がＬレベルとなるように各容量Ｃ１〜Ｃ４にセル情報が書き込まれている状態からｒｅｃａｌｌ動作が開始されると、例えば選択信号ＰＬ１ｃがＨレベルとなって、プレート線ＰＬ１がＬレベルからＨレベルに引き上げられる。
【００２４】
すると、ノードＮ１，Ｎ２に電位差Ｖsigが生じる。すなわち、ノードＮ１の電位はプレート線ＰＬ１の立ち上がり幅に近い振幅で上昇し、ノードＮ２の電位はＬレベルから僅かに上昇する。
【００２５】
このとき、電源活性化信号ＡＣＴはＬレベルであるので、電源スイッチ１２ａ〜１２ｃはいずれもオフされている。
次いで、活性化信号ＡＣＴがＨレベルとなると、電源スイッチ１２ｂ，１２ｃがオンされるとともに、ＮＡＮＤ回路１７の入力信号がともにＨレベルとなって電源スイッチ１２ａがオンされる。
【００２６】
すると、電源スイッチ１２ａ，１２ｂと同１２ｃとの電流供給能力は等しくなり、メモリセル１１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力は１：１となる。
そして、メモリセル１の動作により、ノードＮ１はほぼ電源ＶDDレベルまで上昇し、ノードＮ２は電源Ｖssレベルまで下降して、メモリセル１にセル情報がラッチされる。
【００２７】
次いで、選択信号ＰＬ１ｃがＬレベルとなって、プレート線ＰＬ１がＬレベルとなると、ＮＡＮＤ回路１７の出力信号はＨレベルとなり、電源スイッチ１２ａがオフされる。すると、電源スイッチ１２ｂと同１２ｃとの電流供給能力は１：２となり、メモリセル１１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力も１：２となる。
【００２８】
次いで、ワード線ＷＬがＨレベルとなり、ＳＲＡＭ動作すなわちビット線ＢＬ，バーＢＬからメモリセル１への書き込み動作あるいはメモリセル１からビット線ＢＬ，バーＢＬへの読み出し動作が行われる。
【００２９】
次いで、メモリセル１のセル情報を各容量Ｃ１１〜Ｃ１４に書き込むｓｔｏｒｅ動作が行われる。すなわち、プレート線ＰＬ１がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ１１，Ｃ１２に書き込まれ、続いてプレート線ＰＬ２がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ１３，Ｃ１４に書き込まれる。
【００３０】
この後、活性化信号ＡＣＴがＬレベルとなり、電源スイッチ１２ｂ，１２ｃがオフされて、次サイクルのｒｅｃａｌｌ動作を待つ状態となる。
上記のような電源制御部１４及びメモリセル１１を備えたＮＶ−ＳＲＡＭでは、次に示す作用効果を得ることができる。
（１）ｒｅｃａｌｌ動作時には、メモリセル１１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力を１：１とすることができる。従って、ｒｅｃａｌｌ動作を安定化させることができる。
（２）ＳＲＡＭ動作時には、メモリセル１１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力を１：２とすることができる。従って、ＳＲＡＭ動作、特にメモリセル１１への逆データの書き込み動作を安定化させることができる。
（３）電源活性化信号ＡＣＴとプレート線ＰＬ１，ＰＬ２をＨレベルとする選択信号ＰＬ１ｃ，ＰＬ２ｃとに基づいて、電源制御部１４で電源スイッチ１２ａ〜１２ｃを制御することにより、ｒｅｃａｌｌ動作時とＳＲＡＭ動作時でメモリセル１１のｌｏａｄ素子とｄｒｖ素子の電流駆動能力を切り替えることができる。従って、ｌｏａｄ素子とｄｒｖ素子の電流駆動能力を切り替えるために新たな制御信号を必要とすることはない。
【００３１】
上記実施の形態は、以下の態様で実施してもよい。
・ｌｏａｄ素子とｄｒｖ素子の電流駆動能力の比あるいは電源スイッチ１２ａ〜１２ｃの電流供給能力の比は、ｒｅｃａｌｌ動作とＳＲＡＭ動作をともに安定化させる比率であればよい。
【図面の簡単な説明】
【００３２】
【図１】一実施の形態を示す回路図である。
【図２】一実施の形態の動作を示すタイミング波形図である。
【図３】従来例を示す回路図である。
【図４】従来例の動作を示すタイミング波形図である。
【符号の説明】
【００３３】
１１      メモリセル
１２ａ，１２ｂ      電源供給装置（第一の電源スイッチ）
１２ｃ      電源供給装置（第二の電源スイッチ）
１４      電源供給装置（電源制御部）
【図１】
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【図２】
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【図３】
2007265465.tif 000005
【図４】
2007265465.tif 000006