(57)【要約】【課題】第１溝の周縁に位置する第２半導体層表面の角部での電界集中を緩和できるようにした半導体装置の製造方法を提供する。【解決手段】ＳＢＳＩ法を用いてバルクのＳｉ基板１にＳＯＩ構造を形成する方法であって、Ｓｉ層３及びＳｉＧｅ層２を貫通してＳｉ基板１を露出させる支持体穴５を形成し、次に、支持体穴５の周縁に位置するＳｉ層３表面の角部だけに熱酸化膜６ａを形成し、その後、支持体穴５が埋め込まれ且つ当該Ｓｉ層３が覆われるようにしてＳｉ基板１上に支持体膜７を形成する。このような構成であれば、支持体穴５の周縁に位置するシリコン層３表面の角部に丸みを持たせることが可能となるので、たとえシリコン層３の上記角部の直上方にゲート電極を配置した場合でも、上記角部での電界集中を緩和することができる。【選択図】図５
2007324290.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に単結晶の第１半導体層を形成する工程と、
前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝の周縁に位置する前記第２半導体層表面の角部に熱酸化膜を形成する工程と、
前記角部に前記熱酸化膜を形成した後で、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、
前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１溝を形成する工程では、
パターニングしたフォトレジスト膜をマスクとして前記第２半導体層及び前記第１半導体層をエッチングして前記第１溝を形成し、
前記第１溝の周縁に位置する前記第２半導体層表面の前記角部に前記熱酸化膜を形成する工程では、
前記フォトレジスト膜をトリミングして当該フォトレジスト膜下から前記角部を露出させ、次に、
トリミングした前記フォトレジスト膜をマスクとして前記第２半導体層に不純物をイオン注入することによって前記角部をアモルファス化し、その後、
前記半導体基板に熱酸化処理を施すことによって、アモルファス化された前記角部に前記熱酸化膜を形成する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層はシリコン（Ｓｉ）であり、
前記熱酸化処理の温度を７５０℃以下に設定することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に単結晶の第１半導体層を形成する工程と、
前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、
前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記第１溝を形成する工程では、
パターニングしたフォトレジスト膜をマスクとして、前記第２半導体層下から前記第１半導体層が露出しない程度に当該第２半導体層を等方性エッチングし、さらに、
前記フォトレジスト膜をマスクとして、前記第２半導体層と前記第１半導体層とを異方性エッチングすることによって前記第１溝を形成する、ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。
一般に、バルクシリコン基板の全面にＳＯＩ構造を形成したＳＯＩ基板を用意して、このＳＯＩ構造の上に順次トランジスタを形成することが行われ、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。
【０００３】
また、特許文献１や非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ）法が開示されている。
ＳＢＳＩ法では、まずシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（即ち、支持体穴）を形成する。その上から酸化膜などを成膜した後、素子領域形状を得るように周辺の酸化膜、シリコン層、シリコンゲルマニウム層をドライエッチングする。
【０００４】
そして、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部にＳｉＯ2
などの絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Ｂｕｒｉｅｄ
Ｏｘｉｄｅ）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＩ構造の露出したシリコン層上にゲート電極を形成する場合は、シリコン層表面の角部に寄生ＭＯＳが形成され、また当該角部においてゲート絶縁膜の絶縁信頼性が劣化するおそれがある。一般に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を有する半導体装置の製造プロセスでは、トレンチを形成した後で基板に高温の熱処理を施してシリコン層表面の角部を丸めることが可能である。
【０００６】
しかしながら、ＳＢＳＩ法では、高温の熱処理を行うとシリコンゲルマニウム層のゲルマニウム（Ｇｅ）が隣接する層に拡散する不具合を生ずる。また、シリコンゲルマニウム層をエッチングした後に熱処理をしてシリコン層表面の角部を丸めることは可能ではあるが、この段階では当該角部の一部が支持体で覆われており、支持体で覆われている角部については熱処理を行ったとしても丸めることができなかった。この点について、図１５を参照しながら具体的に説明する。
【０００７】
図１５は、従来例に係る半導体装置の製造工程における途中の工程を示し、図１５（ａ）は模式平面図、図１５（ｂ）は同図（ａ）のＣ−  Ｃ´線に沿う模式断面図である。シリコン基板１０１上に、シリコンゲルマニウム層１０２、シリコン層１０３をエピタキシャル成長させ、そこに支持体を形成するための穴（即ち、支持体穴）１０５を形成する。このとき支持体穴１０５の周縁にはシリコン層１０３表面の角部１１０が存在している。その後、支持体穴１０５を埋めてシリコン層１０３を覆う支持体１０４を形成する。この支持体１０４に覆われ支持体穴１０５の間に位置する領域が素子領域となる部分である。
【０００８】
ここで、シリコン層１０３の角部１１０は支持体１０４で覆われていることから、シリコンゲルマニウム層１０２をエッチングした後に熱処理をしても、この角部１１０を丸めることができない。そのため、後の工程で、図１５（ａ）の二点鎖線で示すようなゲート電極１０６を２つの支持体穴（以下、「第１溝」ともいう。）１０５に跨る方向に配置した場合には、シリコン層（以下、「第２半導体層」ともいう。）１０３の角部１１０に電界が集中しやすく、リーク電流の原因となる可能性があった。
本発明は上記課題を解決するためになされたものであり、第１溝の周縁に位置する第２半導体層表面の角部での電界集中を緩和できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝の周縁に位置する前記第２半導体層表面の角部に熱酸化膜を形成する工程と、前記角部に前記熱酸化膜を形成した後で、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。
【００１０】
このような構成であれば、熱酸化膜の形成によって、第１溝の周縁に位置する第２半導体層表面の角部に丸みを持たせることが可能となる。従って、第２半導体層の上記角部の直上方にゲート電極を配置した場合でも、上記角部での電界集中を緩和することができる。これにより、ゲート絶縁膜の信頼性を高めることができ、リーク電流の防止に寄与することができる。
【００１１】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１溝を形成する工程では、パターニングしたフォトレジスト膜をマスクとして前記第２半導体層及び前記第１半導体層をエッチングして前記第１溝を形成し、前記第１溝の周縁に位置する前記第２半導体層表面の前記角部に前記熱酸化膜を形成する工程では、前記フォトレジスト膜をトリミングして当該フォトレジスト膜下から前記角部を露出させ、次に、トリミングした前記フォトレジスト膜をマスクとして前記第２半導体層に不純物をイオン注入することによって前記角部をアモルファス化し、その後、前記半導体基板に熱酸化処理を施すことによって、アモルファス化された前記角部に前記熱酸化膜を形成する、ことを特徴とするものである。
【００１２】
ここで、単結晶の半導体層よりもアモルファスの半導体層の方が酸素と反応し易い（即
ち、酸化し易い）傾向がある。
発明２の半導体装置の製造方法によれば、第２半導体層表面の上記角部（即ち、アモルファス化した部分）だけに熱酸化膜を形成し、それ以外の領域の第２半導体層（即ち、単結晶の部分）には熱酸化膜をできるだけ形成しないようにすることができる。
【００１３】
〔発明３〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層はシリコン（Ｓｉ）であり、前記熱酸化処理の温度を７５０℃以下に設定することを特徴とするものである。
このような構成であれば、第１半導体層から半導体基板や第２半導体層側へのＧｅの拡散を十分に抑制することができるので、例えばトランジスタの（Ｇｅに起因した）意図しない特性変動を防ぐことが可能である。
【００１４】
〔発明４〕  発明４の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記第１溝を形成する工程では、パターニングしたフォトレジスト膜をマスクとして、前記第２半導体層下から前記第１半導体層が露出しない程度に当該第２半導体層を等方性エッチングし、さらに、前記フォトレジスト膜をマスクとして、前記第２半導体層と前記第１半導体層とを異方性エッチングすることによって前記第１溝を形成する、ことを特徴とするものである。
【００１５】
このような構成であれば、第１溝を形成する過程で、当該第１溝の周縁に位置する第２半導体層表面の角部に対応する部位（以下、「角部」ともいう。）を角張った形状ではなく、なだらかな凹面で構成されるテーパ状に成形することができる。従って、第２半導体層の上記角部の直上方にゲート電極を配置した場合でも、上記角部での電界集中を緩和することができる。これにより、ゲート絶縁膜の信頼性を高めることができ、リーク電流の防止に寄与することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１から図１３は本発明の第１実施形態に係る半導体装置の製造方法を示す模式図である。詳しくは、図１から図１３の各図（ａ）は模式平面図であり、各図（ｂ）は同図（ａ）におけるＡ−  Ａ´断線に沿う模式断面図である。また、図１４は、図１３（Ａ）におけるＢ−Ｂ´断線に沿う模式断面図である。
【００１７】
図１（ａ）及び（ｂ）において、まず始めに、バルクシリコンウエーハであるシリコン基板１に第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層２を形成し、その上に第２半導体層としてのシリコン（Ｓｉ）層３を形成する。シリコンゲルマニウム層２およびシリコン層３はそれぞれ単結晶であり、エピタキシャル成長によって形成する。
次に、支持体穴を形成する領域を開口し、それ以外の領域を覆うフォトレジスト膜４をシリコン層３上に形成する。そして、フォトレジスト膜４をマスクにして、シリコン層３とシリコンゲルマニウム層２とを順次エッチングしてシリコン基板１の表面を露出させ、
支持体穴５を形成する。図１（ａ）に示すように、平面視で、支持体穴５によって両側から挟まれた領域が素子を形成する領域（即ち、素子領域）となる。
【００１８】
なお、図示しないが、フォトレジスト膜４を形成する前に、シリコン層３上に下地酸化膜や、酸化防止膜等を形成しても良い。下地酸化膜は、例えばシリコン酸化膜であり、シリコン層の熱酸化によって形成することが可能である。また、酸化防止膜は例えばシリコン窒化膜であり、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって形成することが可能である。酸化防止膜がシリコン窒化膜である場合には、シリコン層３の酸化防止としての機能のほかに、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）による平坦化プロセスのストッパー層として機能させることもできる。
【００１９】
次に、図２（ａ）及び（ｂ）に示すように、酸素プラズマなどを用いたアッシング処理によってフォトレジスト膜４をトリミング（即ち、細線化）して、支持体穴５の周縁に位置するシリコン層３表面の角部６をフォトレジスト膜４下から露出させる。
次に、図３（ａ）及び（ｂ）に示すように、トリミングしたフォトレジスト膜４をマスクとして、シリコン基板１  表面に向けて例えばアルゴン（Ａｒ）をイオン注入する。これにより、フォトレジスト膜４下から露出した角部６にはアルゴンがイオン注入され、その結晶構造がアモルファス化（即ち、非晶質化）される。なお、このアモルファス化工程でイオン注入する不純物はアルゴンに限られることはなく、例えばシリコンなどでも良い。
【００２０】
次に、酸素プラズマなどを用いたアッシング処理によって、シリコン基板１上からフォトレジスト膜４を取り除く。そして、図４（ａ）及び（ｂ）に示すように、シリコン基板１に熱酸化処理を施して、シリコン層３表面の角部６に熱酸化膜（ＳｉＯ2膜）６ａを形
成する。ここで、単結晶のシリコン層よりもアモルファスのシリコン層の方がより酸化しやすい傾向がある。この第１実施形態では、シリコン層３の上記角部６のみをアモルファス化しているので、上記角部６だけに熱酸化膜６ａを形成し、それ以外の領域のシリコン層３には熱酸化膜をできるだけ形成しないようにすることができる。
【００２１】
また、この第１実施形態では、熱酸化膜６ａを形成する際の処理温度を、例えば４００℃以上、７５０℃以下の低温度に設定すると良い。このような温度範囲を選択することで、シリコンゲルマニウム層２からシリコン基板１や、シリコン層３側へのＧｅの熱拡散を十分に抑制することができる。その結果、例えばトランジスタの（Ｇｅに起因した）意図しない特性変動を防ぐことが可能である。
【００２２】
なお、図４（ｂ）において、シリコン層３の（角張った）角部を熱酸化すると、当該角部は熱酸化膜（ＳｉＯ2膜）６ａとなって体積が増加すると共に、熱酸化の過程でその表
面がある程度流動化する。その結果、角部の角張った形状はある程度丸くなった形状（即ち、なだらかな曲面形状）となる。角張った形状とは、即ち、角が出ている形状のことである。
【００２３】
次に、図５（ａ）及び（ｂ）に示すように、支持体穴５を埋め込み、かつシリコン層３を覆うようにして、シリコン基板１の上方全体に支持体膜７を形成する。この支持体膜７は例えばシリコン酸化膜であり、例えばＣＶＤなどによって形成する。続いて、図６（ａ）及び（ｂ）に示すように、支持体膜７の上にフォトレジスト膜８を形成する。このフォトレジスト膜８の平面視での形状（即ち、平面形状）は、例えば２つの支持体穴５に跨って素子領域を覆うような形状である。
【００２４】
次に、図７（ａ）及び（ｂ）に示すように、上記フォトレジスト膜８をマスクにして支
持体膜７、シリコン層３、シリコンゲルマニウム層２を順次ドライエッチングする。このエッチングによって、シリコン基板１上には支持体膜７からなる支持体９が形成されると共に、支持体９の周りにはシリコン基板１を底面とする溝部１３が形成される。図７（ａ）及び（ｂ）において、支持体９下方の（溝部１３に面した）側面１５は、シリコン層３とシリコンゲルマニウム層２が露出した開口面となっている。次に、フォトレジスト膜８を除去する。
【００２５】
そして、図８（ａ）及び（ｂ）に示すように、支持体９下方の溝部１３に面した側面１５からフッ硝酸などのエッチング液をシリコン層３及びシリコンゲルマニウム層２に接触させることによって、シリコンゲルマニウム層２を選択的にエッチングして除去する。これにより、シリコン基板１とシリコン層３との間に空洞部１０を形成する。フッ硝酸を用いたウェットエッチングでは、シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく（即ち、シリコンよりもシリコンゲルマニウムの方がエッチングされ易く）、シリコン層を残してシリコンゲルマニウム層だけを選択的にエッチングして除去することが可能である。図８（ａ）及び（ｂ）に示すように、空洞部１０の形成後は、シリコン層３は支持体９によって完全に支持された構造となる。
【００２６】
続いて、図９（ａ）及び（ｂ）に示すように、シリコン基板１を熱酸化して、空洞部１０内にＳｉＯ2膜からなる埋め込み絶縁層（ＢＯＸ層）１１を形成する。なお、この埋め
込み絶縁層１１の形成は、シリコン基板１の熱酸化に限らず、ＣＶＤで行うことも可能である。
次に、図１０（ａ）及び（ｂ）に示すように、シリコン基板１の上方全面に素子間分離用の絶縁膜１２を形成する。この絶縁膜１２の形成によって溝部１３が埋め込まれる。また、（前に説明した）熱酸化又はＣＶＤによる空洞部１０内の埋め込みが不十分である場合には、この絶縁膜１２の形成によって空洞部１０内の埋め込みも補完される。
【００２７】
次に、図１１（ａ）及び（ｂ）に示すように、ＣＭＰなどによりシリコン基板１の上方全面を平坦化処理し、絶縁膜１２、支持体９の一部を取り除く。これによりシリコン層３の上面が露出し、かつシリコン層３が絶縁膜１２および埋め込み絶縁層１１で素子分離された構造（ＳＯＩ構造）が完成する。なお、上述したように、シリコン層３上に酸化防止膜としてシリコン窒化膜を形成していた場合には、この平坦化処理工程で酸化防止膜がストッパー層として機能するので、シリコン層３の意図しないディッシング等を防ぐことが可能である。また、シリコン窒化膜をストッパー層として使用した場合には、平坦化処理後に例えば熱燐酸を用いたウェットエッチングでこれを除去し、その後、例えば希フッ酸を用いたウェットエッチングで下地酸化膜（ＳｉＯ2膜）を除去すれば良い。
【００２８】
次に、図１２（ａ）及び（ｂ）に示すように、シリコン層３の表面を熱酸化してゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法によって、ゲート絶縁膜２０上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２０上にゲート電極２１を形成する。
次に、図１３において、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層３内にイオン注入することにより、ゲート電極２１両側のシリコン層３にそれぞれ低濃度不純物導入層からなるＬＤＤ層２３ａ，２３ｂを形成する。
【００２９】
さらに、ＣＶＤなどの方法により、ＬＤＤ層２３ａ，２３ｂが形成されたシリコン層３上に絶縁層を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などのドライエッチングを用いて絶縁層をエッチバックする。これにより、図１３に示すように、ゲート電極２１の側壁にサイドウォール２４ａ，２４ｂを形成する。そしてゲート電極２１およびサイドウォール２４ａ，２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層３内にイオン注入することで、ゲート電極２１両側のシリコン層３にそれぞれ高濃
度不純物導入層からなるソース層２５ａ、ドレイン層２５ｂを形成する。このようにして、ＳＯＩ構造上にトランジスタを完成させる。
【００３０】
このように、本発明の第１実施形態によれば、支持体穴５の周縁に位置するシリコン層３表面の角部６に熱酸化膜６ａを形成し、その後、支持体膜７を形成している。熱酸化膜６ａの形成によって、シリコン層３表面の角部６に丸みを持たせることができる。従って、上記角部６の直上方にゲート電極２１を配置した場合でも、上記角部６での電界集中を緩和することができる。これにより、ゲート絶縁膜２０の信頼性を高めることができ、リーク電流の防止に寄与することができる。
【００３１】
本発明の第１実施形態によれば、上記角部６での電界集中を緩和できることから、上記角部６の直上方にゲート電極２１を配置することが可能となり、素子領域において任意の方向にゲート電極２１を延ばすことが可能となる。即ち、任意の方向にゲート長方向を設定することができるので、ゲート電極２１をより自由にレイアウトすることが可能となり、半導体装置の設計の自由度を高めることができる。
【００３２】
（２）第２実施形態
図１４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す模式断面図である。図１４（ａ）〜（ｃ）において、第１実施形態で説明した図１〜図１３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第２実施形態では、支持体穴を形成する際に、始めにシリコン層３を等方性エッチングで途中までエッチングし、次に、異方性エッチングで残りのシリコン層３とシリコンゲルマニウム層２とをエッチングする。
【００３３】
即ち、図１４（ａ）において、支持体穴を形成する際に、フォトレジスト４をマスクにして、シリコン層３を例えば厚さ方向で途中の位置までウェットエッチングする。このウェットエッチングは等方性エッチングであり、エッチャントとしては例えば下記ａ）〜ｃ）の何れか一、又はそれらを組み合わせて使用する。この第２実施形態では、第１実施形態とは異なり、フォトレジストのトリミングは行わない。
【００３４】
ａ）フッ硝酸
ｂ）フッ硝酸＋酢酸
ｃ）フッ酸
ｄ）フッ酸＋フッ化アンモニウム
【００３５】
次に、フォトレジスト４をマスクにして、残りのシリコン層３と、シリコンゲルマニウム層２とを順次ドライエッチングして除去する。このドライエッチングは異方性エッチングである。これにより、図１４（ｂ）に示すように、支持体穴５´を形成する。この支持体穴５´の役割は、第１実施形態で説明した支持体５と同じである。これ以降の工程は、第１実施形態と同じである。図１４（ｃ）に示すように、最終的に、支持体穴は支持体９と絶縁膜１２とによって埋め込まれる。
【００３６】
このように、本発明の第２実施形態によれば、支持体穴５´を形成する際に、始めにシリコン層３を等方性エッチングで途中までエッチングし、次に、異方性エッチングで残りのシリコン層３とシリコンゲルマニウム層２とをエッチングしている。このような構成であれば、支持体穴５´を形成する過程で、当該支持体穴５´の周縁に位置するシリコン層３表面の角部に対応する部位（以下、「角部」ともいう。）６´を角張った形状ではなく、なだらかな凹面で構成されるテーパ状に成形することができる。
【００３７】
従って、シリコン層３表面の上記角部６´の直上方にゲート電極を配置した場合でも、
上記角部６´での電界集中を緩和することができる。これにより、ゲート絶縁膜の信頼性を高めることができ、リーク電流の防止に寄与することができる。
なお、この第２実施形態においても第１実施形態と同様に、フォトレジスト膜４を形成する前に、シリコン層３上に下地酸化膜や、酸化防止膜等を形成しても良い。下地酸化膜は例えばシリコン酸化膜であり、酸化防止膜は例えばシリコン窒化膜である。シリコン層３上に下地酸化膜や酸化防止膜（以下、「保護膜」ともいう。）を形成した場合には、図１４（ａ）で等方性のウェットエッチングを開始する前に、フォトレジスト膜４をマスクにこれら保護膜をドライエッチングで取り除けば良い。
【００３８】
上記の第１、第２実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、シリコンゲルマニウム層２が本発明の「第１半導体層」に対応し、シリコン層３が本発明の「第２半導体層」に対応している。まだ、支持体穴５、５´が本発明の「第１溝」に対応し、溝部１３が本発明の「第２溝」に対応している。さらに、埋め込み絶縁層１１が本発明の「絶縁層」に対応している。
【００３９】
なお、上記の第１、第２実施形態では、「半導体基板」がバルクシリコンウエーハであり、「第１半導体層」の材質がシリコンゲルマニウムであり、「第２半導体層」がシリコンである場合について説明した。しかしながら、本発明の「半導体基板」、「第１半導体層」及び「第２半導体層」の材質はこれに限られることはなく、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択される組み合わせを用いることができる。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第１実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】第１実施形態に係る半導体装置の製造方法を示す図（その１３）。
【図１４】第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】従来例を示す図。
【符号の説明】
【００４１】
１  シリコン（Ｓｉ）基板、２  シリコンゲルマニウム（ＳｉＧｅ）層、３  シリコン（Ｓｉ）層、４  フォトレジスト膜、５、５´  支持体穴、６、６´  シリコン層表面の角部、６ａ  熱酸化膜、７  支持体膜、９  支持体、１０  空洞部、１１  埋め込み絶縁層、１２  絶縁膜、１３  溝部、２０  ゲート絶縁膜、２１  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォール、２５ａ  ソース層、２５ｂ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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