(57)【要約】【課題】製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子を提供する。【解決手段】半導体基板内に形成されたｎ型の不純物からなるソース領域４と、半導体基板内に形成されたｎ型の不純物からなるドレイン領域５と、ソース領域４及びドレイン領域５間の半導体基板上にゲート絶縁膜３を介して形成されたゲート電極６とを含むＭＯＳトランジスタを有する半導体素子であって、半導体基板内に形成されたｎ型の不純物領域７と、半導体基板内に形成されたｐ型の不純物領域１０と、ｎ型の不純物領域７及びｐ型の不純物領域１１の各々とゲート電極６とを接続するために設けられた配線Ｈ１及びＨ２とを備える。【選択図】図１
2007324305.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１の導電型の不純物からなるソース領域と、前記半導体基板内に形成された第１の導電型の不純物からなるドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含むＭＯＳトランジスタを有する半導体素子であって、
前記半導体基板内に形成された第１の導電型の不純物領域と、
前記半導体基板内に形成された第１の導電型とは反対導電型である第２の導電型の不純物領域と、
前記第１の導電型の不純物領域及び前記第２の導電型の不純物領域の各々と前記ゲート電極とを接続するために設けられた配線とを備える半導体素子。
【請求項２】
請求項１記載の半導体素子であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、
前記第１の配線を切断するための第１の配線切断用端子を備える半導体素子。
【請求項３】
請求項１記載の半導体素子であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、
前記第１の配線を切断するための第１の配線切断用端子と、
前記第２の配線を切断するための第２の配線切断用端子とを備える半導体素子。
【請求項４】
請求項１記載の半導体素子であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、
前記第２の配線を切断するための第２の配線切断用端子を備える半導体素子。
【請求項５】
請求項１〜４のいずれか１項記載の半導体素子であって、
前記半導体素子が固体撮像素子を含む半導体素子。
【請求項６】
半導体基板内に形成された第１の導電型の不純物からなるソース領域と、前記半導体基板内に形成された第１の導電型の不純物からなるドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含むＭＯＳトランジスタを有する半導体素子の製造方法であって、
前記半導体基板内に、前記ドレイン領域と、前記ソース領域と、前記ゲート電極に帯電する電荷を前記半導体基板に逃がすための第１の導電型の不純物領域と、前記ゲート電極に帯電する電荷を前記半導体基板に逃がすための第１の導電型とは反対導電型である第２の導電型の不純物領域とを形成する第１の工程と、
前記ゲート電極を形成する第２の工程と、
前記第１の工程及び前記第２の工程後、前記第１の導電型の不純物領域及び前記第２の導電型の不純物領域の各々と前記ゲート電極とを接続する配線を形成する第３の工程とを含む半導体素子の製造方法。
【請求項７】
請求項６記載の半導体素子の製造方法であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、
前記第３の工程後、前記第１の配線を切断する第４の工程を含む半導体素子の製造方法。
【請求項８】
請求項７記載の半導体素子の製造方法であって、
前記第１の配線が、前記ゲート電極と前記第１の導電型の不純物領域とをヒューズを介して接続する配線であり、
前記ヒューズに接続するヒューズ切断用端子を形成する第５の工程を含み、
前記第４の工程では、前記ヒューズ切断用端子に電圧を印加して前記ヒューズを切断することで、前記第１の配線を切断する半導体素子の製造方法。
【請求項９】
請求項６記載の半導体素子の製造方法であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、
前記第３の工程後、前記第２の配線を切断する第４の工程と、
前記第４の工程後、前記第１の配線を切断する第５の工程とを含む半導体素子の製造方法。
【請求項１０】
請求項９記載の半導体素子の製造方法であって、
前記第１の配線が、前記ゲート電極と前記第１の導電型の不純物領域とを第１のヒューズを介して接続する配線であり、
前記第２の配線が、前記第１の配線と前記第２の導電型の不純物領域とを第２のヒューズを介して接続する配線であり、
前記第１のヒューズに接続する第１のヒューズ切断用端子を形成する第６の工程と、
前記第２のヒューズに接続する第２のヒューズ切断用端子を形成する第７の工程とを含み、
前記第４の工程では、前記第２のヒューズ切断用端子に電圧を印加して前記第２のヒューズを切断することで、前記第２の配線を切断し、
前記第５の工程では、前記第１のヒューズ切断用端子に電圧を印加して前記第１のヒューズを切断することで、前記第１の配線を切断する半導体素子の製造方法。
【請求項１１】
請求項６記載の半導体素子の製造方法であって、
前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、
前記第３の工程後、前記第２の配線を切断する第４の工程を含む半導体素子の製造方法。
【請求項１２】
請求項１１記載の半導体素子の製造方法であって、
前記第２の配線が、前記第１の配線と前記第２の導電型の不純物領域とをヒューズを介して接続する配線であり、
前記ヒューズに接続するヒューズ切断用端子を形成する第５の工程を含み、
前記第４の工程では、前記ヒューズ切断用端子に電圧を印加して前記ヒューズを切断することで、前記第２の配線を切断する半導体素子の製造方法。
【請求項１３】
請求項６〜１２のいずれか１項記載の半導体素子の製造方法であって、
前記半導体素子が固体撮像素子を含む半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内に形成された第１の導電型の不純物からなるソース領域と、前記半導体基板内に形成された第１の導電型の不純物からなるドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含むＭＯＳトランジスタを有する半導体素子に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを有する半導体素子として、例えば固体撮像素子が挙げられる。例えばＣＣＤ型の固体撮像素子には、光電変換素子で発生して電荷転送素子を転送されてきた電荷に応じた信号を出力するアンプ部等の周辺回路にＭＯＳトランジスタが用いられている。このようなＭＯＳトランジスタを有する半導体素子では、製造プロセス中にＭＯＳトランジスタのゲートに電荷が帯電することにより、チャージアップが発生し、ＭＯＳトランジスタのゲート絶縁膜が破壊されたり劣化したりすることがある。固体撮像素子は、ＭＯＳトランジスタのゲート絶縁膜として酸化膜と窒化膜と酸化膜とを順に積層したＯＮＯ構造のものを用いることが多いため、チャージアップしやすい構造となっている。特に、近年はギャップレスマイクロレンズや層内レンズ等の導入により、エッチバック等によるプラズマダメージの影響が無視できず、チャージアップによりＭＯＳトランジスタの閾値電圧の変動等が起こりやすくなっている。
【０００３】
そこで、従来では、製造プロセスによってゲート電極に帯電する電荷が原因となるＭＯＳトランジスタの特性劣化を防止するために、保護ダイオードを設けることが行われている。
【０００４】
図５は、従来のＭＯＳトランジスタを有する半導体素子の断面模式図である。
ｎ型シリコン１上にはｐ型のウェル層２が形成され、ｎ型シリコン１とｐウェル層２とにより半導体基板が構成される。ｐウェル層２の表面部には、第１の導電型であるｎ型の不純物からなるソース領域４と、ｎ型の不純物からなるドレイン領域５とが形成され、ソース領域４及びドレイン領域５間の半導体基板上には、ＯＮＯ構造等のゲート絶縁膜３を介して、ポリシリコン等の導電性材料からなるゲート電極６が形成されている。このソース領域４と、ドレイン領域５と、ゲート電極６とによってエンハンスメント型（Ｅ型）のＮチャネルＭＯＳトランジスタが構成されている。
【０００５】
又、ｐウェル層２の表面部には、ｐウェル層２の電位を固定するための第１の導電型とは反対導電型の第二導電型であるｐ型の不純物領域８と、ゲート電極６に帯電する電荷を半導体基板に逃がすためのｎ型の不純物領域７とが形成されている。
【０００６】
ｐ型の不純物領域８には、ここに電圧を印加するための端子８ｔが接続されている。ソース領域４には端子Ｓが接続され、ドレイン領域５には端子Ｄが接続されている。ゲート電極６には、ここに電圧を印加するための端子Ｇが接続されている。ｎ型の不純物領域７には、端子Ｇが接続され、これにより、ゲート電極６とｎ型の不純物領域７とが接続される。
【０００７】
このような構成によれば、ｎ型の不純物領域７とｐウェル層２とによって構成されるバルクダイオードが、ゲート電極６を保護するための保護ダイオードとして機能する。このため、製造プロセス中にゲート電極６にマイナス電荷が帯電したとしても、このマイナス電荷を半導体基板に逃がすことができ、ＮチャネルＭＯＳトランジスタの特性劣化を防ぐことができる。又、端子Ｇに正電圧を印加した場合でも、バルクダイオードが逆方向接続となるため、半導体基板にゲート電流が流れるのを防ぐことができる。図５では、ＮチャネルＭＯＳトランジスタを有する半導体素子を例にしたが、ＰチャネルＭＯＳトランジスタを有する半導体素子の場合は、図５において導電型を全て反対導電型にしたものとなる。
【０００８】
ＭＯＳトランジスタのゲート電極保護に関する文献として特許文献１が挙げられる。
【０００９】
【特許文献１】特開２００６−２４６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＭＯＳトランジスタのゲート電極に帯電する電荷はプラスの場合もあれば、マイナスの場合もある。このため、図５に示した構成では、マイナス電荷については半導体基板に逃がすことができるが、プラス電荷については半導体基板に逃がしきれず、チャージアップしてしまう可能性がある。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
（１）半導体基板内に形成された第１の導電型の不純物からなるソース領域と、前記半導体基板内に形成された第１の導電型の不純物からなるドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含むＭＯＳトランジスタを有する半導体素子であって、前記半導体基板内に形成された第１の導電型の不純物領域と、前記半導体基板内に形成された第１の導電型とは反対導電型である第２の導電型の不純物領域と、前記第１の導電型の不純物領域及び前記第２の導電型の不純物領域の各々と前記ゲート電極とを接続するために設けられた配線とを備える半導体素子。
【００１３】
（２）（１）記載の半導体素子であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、前記第１の配線を切断するための第１の配線切断用端子を備える半導体素子。
【００１４】
（３）（１）記載の半導体素子であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、前記第１の配線を切断するための第１の配線切断用端子と、前記第２の配線を切断するための第２の配線切断用端子とを備える半導体素子。
【００１５】
（４）（１）記載の半導体素子であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続するために設けられた第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続するために設けられた第２の配線とを含み、前記第２の配線を切断するための第２の配線切断用端子を備える半導体素子。
【００１６】
（５）（１）〜（４）のいずれか１つ記載の半導体素子であって、前記半導体素子が固体撮像素子を含む半導体素子。
【００１７】
（６）半導体基板内に形成された第１の導電型の不純物からなるソース領域と、前記半導体基板内に形成された第１の導電型の不純物からなるドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含むＭＯＳトランジスタを有する半導体素子の製造方法であって、前記半導体基板内に、前記ドレイン領域と、前記ソース領域と、前記ゲート電極に帯電する電荷を前記半導体基板に逃がすための第１の導電型の不純物領域と、前記ゲート電極に帯電する電荷を前記半導体基板に逃がすための第１の導電型とは反対導電型である第２の導電型の不純物領域とを形成する第１の工程と、前記ゲート電極を形成する第２の工程と、前記第１の工程及び前記第２の工程後、前記第１の導電型の不純物領域及び前記第２の導電型の不純物領域の各々と前記ゲート電極とを接続する配線を形成する第３の工程とを含む。
【００１８】
（７）（６）記載の半導体素子の製造方法であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、前記第３の工程後、前記第１の配線を切断する第４の工程を含む半導体素子の製造方法。
【００１９】
（８）（７）記載の半導体素子の製造方法であって、前記第１の配線が、前記ゲート電極と前記第１の導電型の不純物領域とをヒューズを介して接続する配線であり、前記ヒューズに接続するヒューズ切断用端子を形成する第５の工程を含み、前記第４の工程では、前記ヒューズ切断用端子に電圧を印加して前記ヒューズを切断することで、前記第１の配線を切断する半導体素子の製造方法。
【００２０】
（９）（６）記載の半導体素子の製造方法であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、前記第３の工程後、前記第２の配線を切断する第４の工程と、前記第４の工程後、前記第１の配線を切断する第５の工程とを含む半導体素子の製造方法。
【００２１】
（１０）（９）記載の半導体素子の製造方法であって、前記第１の配線が、前記ゲート電極と前記第１の導電型の不純物領域とを第１のヒューズを介して接続する配線であり、前記第２の配線が、前記第１の配線と前記第２の導電型の不純物領域とを第２のヒューズを介して接続する配線であり、前記第１のヒューズに接続する第１のヒューズ切断用端子を形成する第６の工程と、前記第２のヒューズに接続する第２のヒューズ切断用端子を形成する第７の工程とを含み、前記第４の工程では、前記第２のヒューズ切断用端子に電圧を印加して前記第２のヒューズを切断することで、前記第２の配線を切断し、前記第５の工程では、前記第１のヒューズ切断用端子に電圧を印加して前記第１のヒューズを切断することで、前記第１の配線を切断する半導体素子の製造方法。
【００２２】
（１１）（６）記載の半導体素子の製造方法であって、前記配線が、前記ゲート電極と前記第１の導電型の不純物領域とを接続する第１の配線と、前記第１の配線と前記第２の導電型の不純物領域とを接続する第２の配線とを含み、前記第３の工程後、前記第２の配線を切断する第４の工程を含む半導体素子の製造方法。
【００２３】
（１２）（１１）記載の半導体素子の製造方法であって、前記第２の配線が、前記第１の配線と前記第２の導電型の不純物領域とをヒューズを介して接続する配線であり、
前記ヒューズに接続するヒューズ切断用端子を形成する第５の工程を含み、前記第４の工程では、前記ヒューズ切断用端子に電圧を印加して前記ヒューズを切断することで、前記第２の配線を切断する半導体素子の製造方法。
【００２４】
（１３）（６）〜（１２）のいずれか１つ記載の半導体素子の製造方法であって、前記半導体素子が固体撮像素子を含む半導体素子の製造方法。
【発明の効果】
【００２５】
本発明によれば、製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図面を参照して説明する。
【００２７】
（第一実施形態）
図１は、本発明の第一実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図である。図１において図５と同じ構成には同一符号を付してある。
図１に示す半導体素子は、図５に示す半導体素子において、ｐウェル層２の表面部にｎ型のウェル層９を追加し、このｎウェル層９の表面部に、ゲート電極６に帯電したプラス電荷を半導体基板に逃がすためのｐ型の不純物領域１０と、ｎウェル層９の電位を固定するためのｎ型の不純物領域１１とを追加し、更に、ゲート電極６とｎ型の不純物領域７とをポリシリコン等からなるヒューズ１２を介して接続する配線Ｈ１と、配線Ｈ１とｐ型の不純物領域１０とを接続する配線Ｈ２と、ヒューズ１２に電圧を印加するために配線Ｈ１に接続されたヒューズ切断用の端子１３と、ｎ型の不純物領域１１に電圧を印加するための端子１１ｔとを追加したものである。
【００２８】
本発明の第一実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程は次の通りである。
まず、ｐウェル層２、ソース領域４、ドレイン領域５、ｎ型の不純物領域７，１１、ｐ型の不純物領域８，１０、ｎウェル層９、ゲート絶縁膜３、及びゲート電極６を公知のＣＭＯＳプロセスによって形成した後、端子８ｔ，Ｓ，Ｄ，Ｇ，１３，１１ｔ、配線Ｈ１、及び配線Ｈ２を公知のＣＭＯＳプロセスによって形成する。この状態が図１に示した状態である。そして、固体撮像素子のように、ゲート電極６よりも上にカラーフィルタやマイクロレンズ等の構成部材を形成する工程がある素子の場合は、この構成部材を公知の手法によって形成する。そして、最後に、端子１３に電圧を印加してヒューズ１２を切断することで配線Ｈ１を切断して、半導体素子の製造を完了する。
【００２９】
このようにして製造された半導体素子は、図１に示した状態以降の製造プロセスによってゲート電極６に電荷が帯電した場合でも、その電荷のうち、マイナス電荷はｎ型の不純物領域７に抜け、プラス電荷はｐ型の不純物領域１０に抜けるため、チャージアップを防ぐことができる。又、このような構成の半導体素子をプロセスチャージアップモニタとして利用することもできる。
【００３０】
配線Ｈ１が切断されない状態で端子Ｇに正電圧を印加してＭＯＳトランジスタを動作させると、ｐ型の不純物領域１０とｎウェル層９とで構成されるダイオードが順方向接続となるため、ｐ型の不純物領域１０にゲート電流が流れてしまうといった問題がある。しかし、本実施形態の半導体素子は、チャージアップが発生する可能性のある製造プロセス終了後に、端子１３に電圧を印加してヒューズ１２を切断するため、端子Ｇに正電圧を印加した場合でも、半導体基板にゲート電流がリークすることがなくなり、上記問題を解決することができる。
【００３１】
尚、ヒューズ１２を切断するタイミングは、ウェハに半導体素子の構成要素を全て作りこんだ後に、このウェハをダイシングしてチップ化する前の第一のタイミングと、チップ化した後の第二のタイミングのどちらかを選択することができる。第一のタイミングにした場合は、ダイシング中にゲート電極６に帯電する電荷を半導体基板に逃がすことができなくなるため、ＭＯＳトランジスタの特性が劣化する恐れがある。これに対し、第二のタイミングにした場合には、ダイシング中にゲート電極６に帯電する電荷を半導体基板に逃がすことができるため、ＭＯＳトランジスタの特性劣化を防ぐことができる。又、第二のタイミングにした場合は、チップレベルでしか半導体素子の検査ができないのに対し、第一のタイミングにした場合は、ウェハレベル及びチップレベルの両方で半導体素子の検査を行うことができる。
【００３２】
又、以上の説明では、半導体素子の有するＭＯＳトランジスタをＥ型のものとして説明したが、勿論、デプレッション型（Ｄ型）であっても同様の効果を得ることができる。又、以上の説明では、半導体素子の有するＭＯＳトランジスタをＮチャネルＭＯＳトランジスタとして説明したが、勿論、ＰチャネルＭＯＳトランジスタであっても良い。この場合は、図１において導電型を全て反対にした構成となる。
【００３３】
（第二実施形態）
図２は、本発明の第二実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図である。図２において図１と同じ構成には同一符号を付してある。
図２に示す半導体素子は、図１に示す半導体素子において、配線Ｈ２を、配線Ｈ３に変更し、配線Ｈ３に端子１５を接続した構成である。配線Ｈ３は、配線Ｈ１とｐ型の不純物領域１０とをポリシリコン等のヒューズ１４を介して接続するものである。端子１５は、ヒューズ１４に電圧を印加するためのヒューズ切断用端子である。
【００３４】
本発明の第二実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程は次の通りである。
まず、ｐウェル層２、ソース領域４、ドレイン領域５、ｎ型の不純物領域７，１１、ｐ型の不純物領域８，１０、ｎウェル層９、ゲート絶縁膜３、及びゲート電極６を公知のＣＭＯＳプロセスによって形成した後、端子８ｔ，Ｓ，Ｄ，Ｇ，１３，１１ｔ，１５、配線Ｈ１、及び配線Ｈ３を公知のＣＭＯＳプロセスによって形成する。この状態が図２に示した状態である。そして、固体撮像素子のように、ゲート電極６よりも上にカラーフィルタやマイクロレンズ等の構成部材を形成する工程がある素子の場合は、この構成部材を公知の手法によって形成する。そして、端子１５に電圧を印加してヒューズ１４を切断することで配線Ｈ３を切断した後、端子１３に電圧を印加してヒューズ１２を切断することで配線Ｈ１を切断して、半導体素子の製造を完了する。
【００３５】
このようにして製造された半導体素子は、図２に示した状態以降の製造プロセスによってゲート電極６に電荷が帯電した場合でも、その電荷のうち、マイナス電荷はｎ型の不純物領域７に抜け、プラス電荷はｐ型の不純物領域１０に抜けるため、チャージアップを防ぐことができる。第一実施形態の半導体素子では、ウェハレベルで半導体素子の検査を行うには、その検査前にヒューズ１２を切断する必要があり、この結果、後のダイシング工程によってチャージアップが発生してしまう。これに対し、本実施形態の半導体素子によれば、ヒューズ１４を切断してからウェハレベルで半導体素子の検査を行い、ダイシング工程後、ヒューズ１２を切断してからチップレベルでの半導体素子の検査を行うことができる。つまり、ウェハレベルでの検査を行う場合でも、ダイシング工程時に配線Ｈ１を残しておくことができるため、ダイシング工程においてゲート電極６に帯電するマイナス電荷を半導体基板に逃がすことができ、チャージアップの発生する確率を減らすことができる。
【００３６】
尚、以上の説明では、半導体素子の有するＭＯＳトランジスタをＮチャネルＭＯＳトランジスタとして説明したが、勿論、ＰチャネルＭＯＳトランジスタであっても良い。この場合は、図２において導電型を全て逆にした構成となる。
【００３７】
（第三実施形態）
図３は、本発明の第三実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図である。図３において図２と同じ構成には同一符号を付してある。
図３に示す半導体素子は、図２に示す半導体素子において、配線Ｈ１を、配線Ｈ４に変更し、端子１３を削除した構成である。配線Ｈ４は、ゲート電極６とｎ型の不純物領域７とを接続するものである。
【００３８】
本発明の第三実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程は次の通りである。
まず、ｐウェル層２、ソース領域４、ドレイン領域５、ｎ型の不純物領域７，１１、ｐ型の不純物領域８，１０、ｎウェル層９、ゲート絶縁膜３、及びゲート電極６を公知のＣＭＯＳプロセスによって形成した後、端子８ｔ，Ｓ，Ｄ，Ｇ，１１ｔ，１５、配線Ｈ４、及び配線Ｈ３を公知のＣＭＯＳプロセスによって形成する。この状態が図３に示した状態である。そして、固体撮像素子のように、ゲート電極６よりも上にカラーフィルタやマイクロレンズ等の構成部材を形成する工程がある素子の場合は、この構成部材を公知の手法によって形成する。そして、端子１５に電圧を印加してヒューズ１４を切断することで配線Ｈ３を切断して、半導体素子の製造を完了する。
【００３９】
このようにして製造された半導体素子は、図３に示した状態以降の製造プロセスによってゲート電極６に電荷が帯電した場合でも、その電荷のうち、マイナス電荷はｎ型の不純物領域７に抜け、プラス電荷はｐ型の不純物領域１０に抜けるため、チャージアップを防ぐことができる。第一実施形態の半導体素子では、ウェハレベルで半導体素子の検査を行うには、その検査前にヒューズ１２を切断する必要があり、この結果、後のダイシング工程によってチャージアップが発生してしまう。これに対し、本実施形態の半導体素子によれば、ダイシング工程時に配線Ｈ４を残しておくことができるため、ダイシング工程においてゲート電極６に帯電するマイナス電荷を半導体基板に逃がすことができ、チャージアップの発生する確率を減らすことができる。
【００４０】
尚、本実施形態の半導体素子は、端子Ｇに電圧を印加するときにはヒューズ１４が既に切断されているため、図４に示したように、ｐウェル層２内にｐ型の不純物領域１０が形成されていても問題は良い。
【００４１】
又、以上の説明では、半導体素子の有するＭＯＳトランジスタをＮチャネルＭＯＳトランジスタとして説明したが、勿論、ＰチャネルＭＯＳトランジスタであっても良い。この場合は、図３，４において導電型を全て逆にした構成となる。
【００４２】
第一実施形態〜第三実施形態では、配線Ｈ１の切断と配線Ｈ３の切断を、ヒューズに電圧を印加してヒューズを切断することで行うものとしたが、このような方法に限らず、例えばレーザで配線Ｈ１や配線Ｈ３を切断するようにしても良い。例えば、図１に示す半導体素子において、ヒューズ１２と端子１３を削除した構成とし、全ての構成部材を形成した後、配線Ｈ１をレーザで切断して半導体素子の製造を完了したり、又は、配線Ｈ２をレーザで切断して半導体素子の製造を完了したり、又は、配線Ｈ２をレーザで切断した後、配線Ｈ１をレーザで切断して半導体素子の製造を完了したりしても良い。
【００４３】
又、半導体素子のうち、特に固体撮像素子は製造プロセス中にゲート電極に帯電が起こりやすいため、第一実施形態〜第三実施形態で説明した構成が最も効果的となるのは、半導体素子が固体撮像素子のときである。
【図面の簡単な説明】
【００４４】
【図１】本発明の第一実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図
【図２】本発明の第二実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図
【図３】本発明の第三実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図
【図４】本発明の第三実施形態であるＭＯＳトランジスタを有する半導体素子の製造工程途中での断面模式図
【図５】従来のＭＯＳトランジスタを有する半導体素子の断面模式図
【符号の説明】
【００４５】
１  シリコン基板
２  ｐウェル層
３  ゲート絶縁膜
４  ソース領域
５  ドレイン領域
６  ゲート電極
７、１１  ｎ型不純物領域
８，１０  ｐ型不純物領域
９  ｎウェル層
８ｔ、Ｓ、Ｄ、Ｇ、１３、１１ｔ  端子
１２  ヒューズ
Ｈ１、Ｈ２  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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