(57)【要約】【課題】微細なパターンを有し、パターンの加工寸法精度が高く、かつ微細パターンの配置位置の制御を容易に実現することができるスイッチング素子及びそれを備えた半導体装置を提供する。更に、それらの製造方法を提供する。【解決手段】半導体装置１のスイッチング素子５において、第１の電極対向面６１を有する第１の主電極６と、第１の電極対向面６１に対向し離間された第２の電極対向面７１を有する第２の主電極７と、第１の主電極６に一端が接触し第２の主電極７に他端が接触するとともに、第１の電極対向面６１から第２の電極対向面７１に向う第１の方向に複数の微粒子８０を相互に接触させ１列に連ねた単位チャネル８１を、第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域８とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面を有する第１の電極と、
前記第１の面に対向し離間された第２の面を有する第２の電極と、
前記第１の電極に一端が接触し前記第２の電極に他端が接触するとともに、前記第１の面から前記第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、前記第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域と、
を備えたことを特徴とするスイッチング素子。
【請求項２】
前記チャネル領域の単位チャネルの一端は前記第１の電極の前記第１の面に接触し、他端は前記第２の電極の第２の面に接触したことを特徴とする請求項１に記載のスイッチング素子。
【請求項３】
前記複数の微粒子のそれぞれは、同一形状及び同一径を実質的に有する球体又は楕円体であることを特徴とする請求項１又は請求項２に記載のスイッチング素子。
【請求項４】
前記単位チャネルの前記複数の微粒子のそれぞれは引力により接触し、前記単位チャネルの前記複数の微粒子とそれに隣接する他の前記単位チャネルの前記複数の微粒子とは斥力により離間されることを特徴とする請求項１乃至請求項３のいずれかに記載のスイッチング素子。
【請求項５】
前記引力は前記第１の方向に働く電界に基づき前記複数の微粒子のそれぞれに働く引力であり、前記斥力は前記電界により前記第２の方向において前記複数の微粒子のそれぞれに働く斥力であることを特徴とする請求項４に記載のスイッチング素子。
【請求項６】
前記第１の電極の前記第１の面又は前記第２の電極の前記第２の面の最も短い辺の長さに比べて、前記複数の微粒子の前記球体の径若しくは前記楕円体の短径が短いことを特徴とする請求項３に記載のスイッチング素子。
【請求項７】
前記第１の電極の前記第１の面又は前記第２の電極の前記第２の面は平面形状又は曲面形状であることを特徴とする請求項１乃至請求項６のいずれかに記載のスイッチング素子。
【請求項８】
前記チャネル領域上の絶縁体と、
前記絶縁体上の制御電極と、
を更に備えたことを特徴とする請求項１乃至請求項７のいずれかに記載のスイッチング素子。
【請求項９】
第１の面を有する第１の電極と、
前記第１の面に対向し離間された第２の面を有する第２の電極と、
前記第１の面に一端が接触し前記第２の面に他端が接触するとともに、前記第１の面から前記第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、前記第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域と、を有するスイッチング素子と、
前記スイッチング素子を搭載する基板と、
を備えたことを特徴とする半導体装置。
【請求項１０】
第１の面を有する第１の電極と、
前記第１の面に対向し離間された第２の面を有する第２の電極と、
前記第１の面と第２の面との間に設けられた誘電体膜と、
前記誘電体膜上において前記第１の電極の上面に一端が接触し前記第２の電極の上面に他端が接触するとともに、前記第１の面から前記第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、前記第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域と、を有するスイッチング素子と、
前記スイッチング素子を搭載する基板と、
を備えたことを特徴とする半導体装置。
【請求項１１】
第１の面を有する第１の電極及び前記第１の面に対向し離間された第２の面を有する第２の電極を形成する工程と、
前記第１の電極と前記第２の電極との間に複数の微粒子を散布する工程と、
一端が前記第１の電極に接触し他端が前記第２の電極に接触するとともに、前記第１の面から前記第２の面に向かう第１の方向に前記微粒子を相互に接触させ１列に連ねた単位チャネルを、前記第１の方向と交差する第２の方向に互いに離間して複数形成したチャネル領域を形成する工程と、
を備えたことを特徴とするスイッチング素子の製造方法。
【請求項１２】
前記チャネル領域を形成する工程は、前記第１の電極と前記第２の電極との間に散布された前記微粒子に前記第１の方向に働く電界を印加し、前記第１の方向に１列に微粒子を連ねた単位チャネルを形成するとともに、前記第２の方向に前記単位チャネルを互いに離間する工程であることを特徴とする請求項１１に記載のスイッチング素子の製造方法。
【請求項１３】
前記チャネル領域を形成する工程は、前記第１の電極と前記第２の電極との間に散布された前記微粒子に前記第１の方向に働く磁界を印加し、前記第１の方向に１列に前記微粒子を連ねた単位チャネルを形成するとともに、前記第２の方向に前記単位チャネルを互いに離間する工程であることを特徴とする請求項１１に記載のスイッチング素子の製造方法。
【請求項１４】
前記チャネル領域を形成する工程は、前記単位チャネルを形成した後に、この単位チャネルの前記微粒子間を接合する工程を更に備えたことを特徴とする請求項１２又は請求項１３に記載のスイッチング素子の製造方法。
【請求項１５】
前記微粒子を散布する工程は、前記微粒子が懸濁された溶媒を液滴として前記第１の電極と前記第２の電極との間に噴出し、前記溶媒を蒸発させて前記微粒子を散布する工程であることを特徴とする請求項１１乃至請求項１４のいずれかに記載のスイッチング素子の製造方法。
【請求項１６】
前記微粒子を散布する工程は、前記微粒子と熱分解性ポリマーとの混合膜を形成する工程と、前記混合膜の前記熱分解性ポリマーの一部を加熱により分解し排出する工程とを備えたことを特徴とする請求項１１乃至請求項１４のいずれかに記載のスイッチング素子の製造方法。
【請求項１７】
前記請求項１１乃至前記請求項１６のいずれかに記載されたスイッチング素子の製造方法を備えたことを特徴とする半導体装置の製造方法。
【請求項１８】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に微粒子を散布する工程と、
前記基板を電極間に配置し、前記電極間に電圧を印加することにより働く引力に基づき前記第１の絶縁膜の表面に対して垂直方向に前記微粒子を一列に連ねるとともに、斥力に基づき一列に連ねた前記微粒子間を互いに離間させる工程と、
前記微粒子を埋設する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中において前記微粒子の周囲を酸化する工程と、
前記第２の絶縁膜上に電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子、半導体装置及びそれらの製造方法に関し、特に主電極間にチャネル領域を有するスイッチング素子、このスイッチング素子を搭載する半導体装置及びそれらの製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積度化に伴い、それを構築する大規模集積回路（Large Scale Integration）の回路パターン、トランジスタ等の素子パターン、結線の配線パターンは益々微細化の傾向にある。パターンの微細化には、単に線幅を細くするだけではなく、パターンの加工寸法精度や配置位置精度を向上することが同時に要求されている。特に、半導体装置の基幹構成要素であるMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の加工においては、素子パターンの微細化に伴い、微細化の比率を上回る比率において加工寸法精度を向上することが要請されている。このため、半導体製造プロセスにおいて、パターンの加工寸法精度に直結するリソグラフィ技術には大きな負荷が課せられている。半導体製造プロセスの量産コストの大半はリソグラフィ工程に要するコストである。従って、パターンの加工寸法精度を向上することは、半導体装置の製品コストを押し上げる要因になっている。
【０００３】
このようなトップダウン型の微細加工に対する課題を根本的に解消する技術として、下記特許文献１及び非特許文献１に開示されているように、所望の分子構造を人工的に合成し、得られた分子の均一性を利用して、均一の特性の素子を得る、ボトムアップ型の試みが知られている。しかしながら、合成された分子を所望の位置に配置する技術、配置された電極と配線との間の電気的な接触を得る技術等、実用化に向けて解決すべき課題が多数存在する。
【０００４】
また、シリコン素子の微細化の限界を大きく超える可能性がある素子として、カーボンナノチューブ素子が知られている。しかしながら、所望の大きさや特性を持つカーボンナノチューブを電極間の所望の位置に配置する技術は確立されていないので、カーボンナノチューブ素子は実用化には至っていない。
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【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のように、リソグラフィ技術を使用するトップダウン型のパターン形成方法においては、パターンの微細化に伴う加工寸法精度の向上の要請が厳しく、パターンの微細化は困難であった。一方、大きさや形状の決まった微細構造体を使用するボトムアップ型のパターン形成方法においては、加工寸法精度の要請に応えることは可能であるが、微細構造体を電極上の所望の位置に配置する等、実用化をすることが困難であった。
【０００６】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、微細なパターンを有し、パターンの加工寸法精度が高く、かつ微細パターンの配置位置の制御を容易に実現することができるスイッチング素子及びそれを備えた半導体装置を提供することである。
【０００７】
更に、本発明の目的は、パターンを微細化することができ、パターンの加工寸法精度を向上することができ、しかも微細パターンの配置位置の制御を容易に実現することができるスイッチング素子の製造方法及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明によるスイッチング素子は、第１の面を有する第１の電極と、第１の面に対向し離間された第２の面を有する第２の電極と、第１の面に一端が接触し第２の面に他端が接触するとともに、第１の面から第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域と、を備えたことを特徴とする。
【０００９】
本発明による第１の半導体装置は、第１の面を有する第１の電極と、第１の面に対向し離間された第２の面を有する第２の電極と、第１の面に一端が接触し第２の面に他端が接触するとともに、第１の面から第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域とを有するスイッチング素子と、このスイッチング素子を搭載する基板と、を備えたことを特徴とする。
【００１０】
本発明による第２の半導体装置は、第１の面を有する第１の電極と、前記第１の面に対向し離間された第２の面を有する第２の電極と、前記第１の面と第２の面との間に設けられた誘電体膜と、前記誘電体膜上において前記第１の電極の上面に一端が接触し前記第２の電極の上面に他端が接触するとともに、前記第１の面から前記第２の面に向う第１の方向に複数の微粒子を相互に接触させ１列に連ねた単位チャネルを、前記第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域と、を有するスイッチング素子と、前記スイッチング素子を搭載する基板と、を備えたことを特徴とする。
【００１１】
本発明による第１の半導体装置の製造方法は、第１の面を有する第１の電極及び第１の面に対向し離間された第２の面を有する第２の電極を形成する工程と、第１の電極と第２の電極との間に複数の微粒子を散布する工程と、一端が第１の電極に接触し他端が第２の電極に接触するとともに、第１の面から第２の面に向かう第１の方向に微粒子を相互に接触させ１列に連ねた単位チャネルを、第１の方向と交差する第２の方向に互いに離間して複数形成したチャネル領域を形成する工程とを備えたことを特徴とする。
【００１２】
本発明による第２の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に微粒子を散布する工程と、基板を電極間に配置し、電極間に電圧を印加することにより働く引力に基づき第１の絶縁膜の表面に対して垂直方向に微粒子を一列に連ねるとともに、斥力に基づき一列に連ねた微粒子間を互いに離間させる工程と、微粒子を埋設する第２の絶縁膜を形成する工程と、第２の絶縁膜中において微粒子の周囲を酸化する工程と、第２の絶縁膜上に電極を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、微細なパターンを有し、パターンの加工寸法精度が高く、かつ微細パターンの配置位置の制御を容易に実現することができるスイッチング素子及びそれを備えた半導体装置を提供することができる。
【００１４】
更に、本発明によれば、パターンを微細化することができ、パターンの加工寸法精度を向上することができ、しかも微細パターンの配置位置の制御を容易に実現することができるスイッチング素子の製造方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
（第１の実施の形態）
［スイッチング素子及び半導体装置の構造］
図１及び図２に示すように、本発明の第１の実施の形態に係る半導体装置１は、第１の電極対向面６１を有する第１の主電極６と、第１の電極対向面６１に対向し離間された第２の電極対向面７１を有する第２の主電極７と、第１の電極対向面６１に一端が接触し第２の電極対向面７１に他端が接触するとともに、第１の電極対向面６１から第２の電極対向面７１に向う第１の方向に複数の微粒子８０を相互に接触させ１列に連ねた単位チャネル８１を、第１の方向と交差する第２の方向に互いに離間して複数配設したチャネル領域８とを有するスイッチング素子５と、このスイッチング素子５を搭載する基板２とを備えている。更に、スイッチング素子５は、チャネル領域８上の絶縁膜９と、この絶縁膜９上の制御電極１０とを備えている。
【００１７】
基板２は、１つのスイッチング素子５を搭載する、又は複数のスイッチング素子５を集積化し搭載するベース基板として使用される。この基板２には、半導体製造プロセスにおいて安定した信頼性を有するシリコン単結晶基板を実用的に使用することができる。また、本発明は、シリコン単結晶基板に必ずしも限定するものではなく、基板２にはIII族−V族化合物半導体基板、絶縁基板、SOI（Silicon on Insulator）基板等を使用してもよい。
【００１８】
第１の主電極６、第２の主電極７は、いずれも主電流が流れる電極として使用され、ソース電極又はドレイン電極として使用されている。第１の主電極６の最も単純な形状は直方体若しくは立方体であり、この第１の主電極６の６面のうち第２の主電極７に最短距離において向かい合う１つの面が第１の電極対向面６１になる。同様に、第２の主電極７の最も単純な形状は直方体若しくは立方体であり、この第２の主電極７の６面のうち第１の電極対向面６１に最短距離において平行に向かい合う１つの面が第２の電極対向面７１になる。第１の電極対向面６１と第２の電極対向面７１との間の離間距離はチャネル領域８のチャネル長に相当する。ここで、最も単純な形状とは、第１の主電極６若しくは第２の主電極７の電極長さ、電極幅及び電極高さをそれぞれ一定の値に固定した場合の形状を意味し、上層配線との接続のためのアライメント余裕寸法を加えた電極幅を部分的に拡張した形状、電極の引き回しのために電極の平面形状をＬ字に変更した形状等は含まない形状という意味で使用される。
【００１９】
第１の実施の形態において、第１の主電極６及び第２の主電極７には、半導体製造プロセスにおいて安定した信頼性を有しかつ前処理プロセスにおいて耐熱性に優れたシリコン多結晶膜が使用される。このシリコン多結晶膜には、導電性を確保する例えばｎ型不純物、具体的にはP（燐）若しくはAs（砒素）が活性化状態において含まれている。つまり、第１の主電極６、第２の主電極７は、いずれも「電極」という表現を使用しているが、「半導体領域（ソース領域又はドレイン領域）」、更に詳細には「拡散領域」を含む意味において使用されている。また、導電性を確保する不純物には、ｎ型不純物に限定されるものではなく、ｐ型不純物、例えばB（硼素）を使用することができる。
【００２０】
チャネル領域８は、制御電極１０に印加される電圧によって発生する電界効果に基づいて、主電流（又は電子若しくは正孔）を流し、又この主電流の流れを停止するようになっている。微粒子８０には、第１の実施の形態において電界効果によって閾値電圧を制御する、換言すればエネルギレベルを制御することができるとともに、スイッチング素子５の回路動作並びに半導体製造プロセスにおいて安定した信頼性を有するIV族に属するSi（シリコン）半導体粒子を実用的に使用することができる。なお、Si以外のIV族半導体であるGeやC、III族−V族化合物半導体であるGaAs、GaN、GaSb、InP等を、微粒子８０の素材として使用することも可能である。チャネル領域８の詳細な構造並びに詳細な製造方法は後述するが、複数の微粒子８０のそれぞれは基本的に同一形状及び同一径（直径）を有する球体により構成されている。第１の実施の形態において、数十ｎｍ以下のチャネル長寸法を有する超微細化されたスイッチング素子５を実現するために、微粒子８０の直径は数ｎｍ具体的には１ｎｍ〜３ｎｍの範囲内に設定されている。ここで、微粒子８０の形状並びに直径は理想的にはすべて同一であることが好ましいが、製造プロセスにおいて許容される範囲内の微粒子８０の形状のばらつきや径のばらつきが存在しても構わない。なお、微粒子８０のそれぞれには、同一形状及び同一径（短径若しくは長径）を有する楕円体を使用することができる。
【００２１】
チャネル領域８の１つの（１本の）単位チャネル８１は、第１の電極対向面６１と第２の電極対向面７１との間の離間距離が予め決められた範囲内において、複数の微粒子８０を相互に接触させて第１の方向に連結することにより構成されている。ここで、「離間距離」とは、スイッチング素子５のチャネル長に相当する。また、「第１の方向」とは、図面上の表記はしていないが、チャネル長方向と同一方向である。単位チャネル８１は、半導体製造プロセス中において微粒子８０間に相互に働く引力を利用して互いに結合させ１列に連結させ、この状態を半導体製造プロセス終了後も持続させることにより構成している。チャネル領域８において、第２の方向に隣接する単位チャネル８１は、半導体製造プロセス中において微粒子８０間に相互に働く斥力を利用して互いに離間させ、この状態を半導体製造プロセス終了後も持続させることにより構成している。ここで、「第２の方向」とは、図面上の表記はしていないが、チャネル幅方向と同一方向であり、第１の方向に対して直交する方向である。第１の電極対向面６１と第２の電極対向面７１との間の「離間距離」とは半導体製造プロセス上の加工寸法精度において決定される離間距離であり、この離間距離は、通常、最小加工寸法に設定されている。
【００２２】
絶縁膜９は第１の実施の形態においてゲート絶縁膜である。絶縁膜９には、例えばSiO2（シリコン酸化）膜、Si3N4（シリコン窒化）膜、オキシナイトライド膜、HfSiON膜等の単層膜、又はこれらの複合膜を実用的に使用することができる。
【００２３】
制御電極１０は第１の実施の形態においてゲート電極である。制御電極１０には、例えばシリコン多結晶膜、高融点金属シリサイド膜、高融点金属膜等の単層膜、又はシリコン多結晶膜上に高融点金属シリサイド膜若しくは高融点金属膜を積層した複合膜を実用的に使用することができる。
【００２４】
すなわち、第１の実施の形態において、スイッチング素子５は、絶縁ゲート型電界効果トランジスタ（IGFET：Insulated gate Field Effect Transistor）であり、更に詳細にはシリコン−絶縁体−金属の積層構造を有するMISFET：Metal Insulator Semiconductor Field Effect Transistor）である。
【００２５】
スイッチング素子５上にはパッシベーション膜１１が配設されている。図示しないが、このパッシベーション膜１１上には素子間又は回路間を結線する配線が配設されており、この配線はパッシベーション膜１１に設けられた接続孔を通してスイッチング素子５の第１の主電極６、第２の主電極７のそれぞれに接続されている。配線にはアルミニウム合金膜、Cu膜等の単層膜、又はそれらとバリアメタル膜若しくは反射防止膜を積層した複合膜を実用的に使用することができる。
【００２６】
［スイッチング素子の基本的構造及び基本的製造方法］
次に、第１の実施の形態に係るスイッチング素子５の基本的構造及び基本的製造方法を説明する。
【００２７】
（１）スイッチング素子の基本的製造方法
まず、スイッチング素子５の基本的製造方法から説明する。図３に示すように、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間（チャネル領域８に相当する。）に複数の微粒子８０を散布する。この複数の微粒子８０は第１の電極対向面６１と第２の電極対向面７１との間にランダムに分布する。
【００２８】
この状態において、図４に示すように、第１の主電極６と第２の主電極７との間に電圧Ｖを印加する。この電圧Ｖの印加によって、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かい合う方向（第１の方向）に電場Ｅが発生する。複数の微粒子８０の間には引力及び斥力の相互作用の効果が働き、第１の電極対向面６１から第２の電極対向面７１に向かってチャネル長方向（第１の方向）に微粒子８０が線状に１列に連結され、複数列の単位チャネル８１を構築する。同時に、複数の単位チャネル８１は、チャネル幅方向（第２の方向）において一定の間隔を持って相互に離間され、チャネル領域８を構築する。
【００２９】
このような製造方法を利用することによって、第１の主電極６、第２の主電極７のそれぞれの加工パターンに比べて、遙かに微細なパターンである微粒子８０により構築された微細なパターンの単位チャネル８１を生成することができ、この単位チャネル８１により構築されるチャネル領域８を生成することができる。結果的にデバイスサイズを決定するチャネル領域８のパターンサイズを微細化することができ、スイッチング素子５の微細化を実現することができる。
【００３０】
（２）スイッチング素子の基本的構造
次に、スイッチング素子５において、チャネル領域８の微粒子８０間に働く相互作用について説明する。微粒子８０は電場中に置かれると、電場強度と誘電率と形状とに応じた電気分極ｐを持つ。２個の微粒子８０がそれぞれ電気分極ｐ1、ｐ2を持ち、電気分極ｐ1を原点とした電気分極ｐ2の位置ベクトルをｒとすると、微粒子８０間の双極子相互作用力により電気分極ｐ1が受ける力Ｆは下記（１）式により与えられる。
【数１】
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【００３１】
ここで、ε0は真空の誘電率（約８．８５×１０-12Ｆ／ｍ）である。厳密には、媒質が真空でない場合、誘電率ε0には補正が必要であるが、大気圧程度の気体であれば補正量を無視することができる。なお、作用反作用の原理からも解るように、電気分極ｐ2の受ける力は、（１）式と大きさが等しく、反対方向を向いている。
【００３２】
従って、外部から与えられた電場Ｅによって電場Ｅが作用する方向と同じ方向に分極した２つの微粒子（双極子）８０間に働く力の向きは（１）式の符号を評価することにより算出することができる。図５（Ａ）に示すように、電場Ｅが作用する方向に対して、２つの微粒子８０が垂直に並んでいる場合には、その微粒子８０間には斥力が働く。図５（Ｂ）に示すように、電場Ｅが作用する方向に対して、２つの微粒子８０が平行に並んでいる場合には、その微粒子８０間には引力が働く。この結果、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間に多数の微粒子８０が存在した場合には、微粒子８０は、電場Ｅが作用する方向に対して、同一方向において数珠繋ぎになり、垂直の方向において互いに離間する。微粒子８０をこのように整列して配置した状態は最もエネルギ的に安定になる。
【００３３】
微粒子８０が等方的形状を有し、均一な誘電率ε1を有しかつ半径ａを有する球体の場合、電場Ｅの中において微粒子８０に誘起される電気分極ｐの大きさは下記（２）式により与えられる。なお、微粒子８０が完全導体の場合には誘電率ε1は無限大の極限を取る（分数部分が１に近似される）。
【数２】
2007324480.tif 000005
【００３４】
第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間が平行平板において近似することができる場合には、第１の主電極６と第２の主電極７との間に印加する電圧Ｖと、第１の主電極６と第２の主電極７との間の電極間距離ｄとを用いて、電場ＥをＥ＝Ｖ／ｄとして表すことができるので、（１）式の力Ｆの大きさを見積もることができる。
【００３５】
例えば、直径が２ｎｍ、誘電率ε1（＝∞）を有する導体により形成された微粒子８０を使用し、電極間距離ｄを１０ｎｍ、電極間電圧Ｖを１Ｖに設定した場合、２つの微粒子８０が電場Ｅが作用する方向に対して垂直方向に並んで接していると、微粒子８０間には約０．２ｐＮの斥力が働く。更に、２つの微粒子８０が電場Ｅが作用する方向に対して平行な方向に並んで接していると、微粒子８０間には約０．４ｐＮの引力が働く。
【００３６】
これらの力Ｆの大きさは、化学結合力に比較すると小さく、いわゆる分子間結合力と同等の大きさである。従って、微粒子８０の誘電率（材質）、電極間電圧Ｖ等の条件を適宜調整すれば、微粒子８０の配置状態や配置位置を適宜制御することができる。
【００３７】
なお、第１の主電極６及び第２の主電極７の線幅が数十ｎｍ以下になり、第１の電極対向面６１に対して第２の電極対向面７１を平行平板の状態において近似することが困難なくらい、第１の主電極６と第２の主電極７との間の距離が離れている場合においても、双方の主電極間に十分な大きさの電場強度を得ることができる。これは、電界イオン顕微鏡の原理として知られている電場強度の近似式、Ｅ＝Ｖ／（ｋｒｂ）に基づくものであり、図６に示すように、第１の主電極６及び第２の主電極７のチャネル領域８側の平面形状に円弧形状を備え、第１の電極対向面６１及び第２の電極対向面７１を曲面形状とすることにより実現することができる。但し、ｋは５〜７程度の係数、ｒｂは円弧形状の曲率半径である。曲率半径ｒｂの最小値の上限は第１の主電極６又は第２の主電極７の線幅の２分の１であるため、線幅が１０ｎｍであれば、平行平板の場合の２．５〜３．５倍の電極間電圧Ｖを印加することにより、同等の電場強度を得ることができる。
【００３８】
また、微粒子８０の大きさを数十ｎｍ以下に設定すれば、微粒子８０の帯電に必要なエネルギが大きくなり、電流が抑制される、クーロン・ブロッケードと呼ばれる現象が発生する。つまり、導電性を有する微粒子８０が第１の主電極６と第２の主電極７との間を短絡する連結状態になっていても、主電流の流れを抑制することができ、過電流に伴う異常加熱等の障害を防ぐことができる。微粒子８０の帯電エネルギは、帯電している電荷をｑ、静電容量をＣとすれば、（１／２）ｑ2／Ｃにより表すことができる。電荷ｑは必ず素電荷ｅ（約１．６×１０-19Ｃ）の整数倍になるので、電子１個を微粒子８０に付け加えるために必要となる最小エネルギは（１／２）ｅ2／Ｃになる。このエネルギが室温（動作温度）の熱揺らぎエネルギｋＴ（但し、ｋはボルツマン定数、Ｔは絶対温度である。）を超える場合にクーロン・ブロッケードが顕著に発生するので、静電容量はＣ＜ｅ2／（２ｋＴ）を満たせばよい。この条件は、絶対温度Ｔ＝３００Ｋとすれば静電容量Ｃ＜３×１０-18Ｆとなり、媒質を真空とし、微粒子８０を球体と仮定すれば、微粒子８０の半径ａが２８ｎｍよりも小さくなることに相当する。
【００３９】
前述のスイッチング素子５のチャネル領域８の構造を、その生成前及び生成後に分けて更に詳細に説明する。図７に示すスイッチング素子５は、前述の図３に示す、第１の主電極６と第２の主電極７との間に複数の微粒子８０を散布した状態に相当し、微粒子８０の整列化前であって、チャネル領域８としては完成されていない状態である。第１の主電極６と第２の主電極７との間に、微粒子８０の整列化が生じない程度の電極間電圧Ｖを印加し、双方の主電極間に電流を流すと、主電流経路が直線的では無く、局部的に遮断されている箇所も存在するので、主電流は部分的にトンネル電流として流れる。
【００４０】
図８に示すスイッチング素子５は、前述の図４に示す、第１の主電極６と第２の主電極７との間に微粒子８０を線状に連結した単位チャネル８１を複数形成し、微粒子８０の整列化後であって、チャネル領域８を完成させた状態である。チャネル領域８においては、微粒子８０の大きさによって規定された単位チャネル８１の長さ（チャネル長）と単位チャネル８１の配列本数によって規定された幅（チャネル幅）とにより主電流経路が生成されている。このスイッチング素子５においては、図７に示すスイッチング素子５のような主電流が部分的にトンネル電流として流れることがない。
【００４１】
すなわち、チャネル領域８に流れる主電流を計測することによって、図７に示す微粒子８０が整列前のスイッチング素子５であるか、図８に示す微粒子８０が整列後のスイッチング素子５であるかを判別することができる。これは、第１の実施の形態に係るスイッチング素子５が、単に３端子素子だけに限定されるものではなく、２端子素子、具体的にはアンチヒューズとして適用可能であることを示す。
【００４２】
一般に、素子の微細化に伴って素子の線幅を縮小すると、素子の断面積が縮小される。IGFETにおいてはチャネル幅を減少することになり、IGFETが外部素子を駆動可能な電流量は減少する（駆動能力が減少する。）。特性を劣化することなく、設計通りの特性を有する素子を得るには、電流経路のばらつき、特に電流経路の長さのばらつきを極力抑えた微細パターンを複数並列に配置し、これら電流経路を流れる電流を同時に制御することが有効である。図８に示す第１の実施の形態に係るスイッチング素子５はこのような条件を満たす構造を備えており、チャネル領域８のチャネル長（電流経路の長さ）は下記（３）式によって決定することができる。
【００４３】
チャネル長＝２×（微粒子８０の半径）×（直列配列数）  …（３）
微粒子８０の直列配列数は常に整数である。従って、微粒子８０の半径が均一に揃っていれば（同一であれば）、単位チャネル８１の長さＬBCは常に一定になり、チャネル領域８においてすべての単位チャネル８１の長さは一定になる。これは、チャネル領域８のチャネル長が複数のスイッチング素子５において同一であることを意味する。
【００４４】
（３）スイッチング素子の第１の変形例
図９に示すように、例えばスイッチング素子５の製造プロセス中のリソグラフィ工程において、プロセスばらつき等の原因により、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間の離間距離が寸法ＬS分だけ短くなった場合においても、単位チャネル８１の長さＬBCは常に一定になる。単位チャネル８１の実効的な長さＬBCは電流経路であり、電流経路は電流が流れる最短距離になる。つまり、単位チャネル８１の１つの微粒子８０中の電流経路は、この微粒子８０の中心とこの微粒子８０の第１の電極対向面６１側の他の微粒子８０に接する表面との間の直線経路（半径に相当する）と、この微粒子８０の中心とこの微粒子８０の第２の電極対向面７１側の他の微粒子８０に接する表面との間の直線経路（半径に相当する）とによって構築されている。すなわち、単位チャネル８１の微粒子８０が１直線に並んでいない場合でも、個々の微粒子８０の電流経路長は直径に相当する。
【００４５】
（４）スイッチング素子の第２の変形例
また、図１０に示すように、例えば大きな半径を有する微粒子８０Ｌとそれよりも小さな半径を有する微粒子８０Ｓとが存在し、微粒子８０のサイズにばらつきが存在する場合においても、平均化による均一化を利用することにより、チャネル領域８の複数の単位チャネル８１の長さＬBCのばらつきを減少することができる。つまり、図１０に示す１つの単位チャネル８１は微粒子８０Ｌ及び８０Ｓを含む合計５個の微粒子８０によって構築され、単位チャネル８１の長さＬBCには５個の微粒子８０の大きさのばらつきが平均化されているので、単位チャネル８１の長さＬBCのばらつきは１個の微粒子８０の大きさのばらつきに比べて遙かに小さくなる。結果的に、複数の単位チャネル８１の長さＬBCのばらつきを均一化することができる。
【００４６】
（５）スイッチング素子の第３の変形例
更に、図１１（Ａ）及び図１１（Ｂ）に示すように、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間の領域（空間）内に整数個の微粒子８０が収まらない場合においても、チャネル領域８の複数の単位チャネル８１の長さＬBCのばらつきを減少することができる。このスイッチング素子５は、第１の主電極６と第２の主電極７との間に働く電場Ｅが第１の電極対向面６１と第２の電極対向面７１との対向部分よりも外側に広がっていることを利用して構成されている。更に、このスイッチング素子５は、第１の電極対向面６１と第２の電極対向面７１との間にそれらの上辺まで達しない程度に充填された絶縁体８５を備え、この絶縁体８５に誘起される、誘電分極による双極子モーメントとの相互作用により、この絶縁体８５と微粒子８０との間に働く斥力を利用することにより構成されている。単位チャネル８１の長さＬBCは同様に上記（３）式により決定されている。なお、図１１（Ａ）及び図１１（Ｂ）に示すスイッチング素子５のチャネル領域８は、平面図上では第１の電極対向面６１と第２の電極対向面７１との間を含み、立体的には第１の主電極６の上面と第２の主電極７の上面との間に構築される。
【００４７】
（６）スイッチング素子の第４の変形例
第４の変形例に係るスイッチング素子５は、チャネル領域８の微粒子８０に球体ではなく楕円体を使用した例を説明するものである。この場合には、微粒子８０の分極軸の異方性を考慮する必要がある。図１２（Ａ）及び図１２（Ｂ）に示すように、外部電場Ｅの中に置かれた微粒子８０の分極ｐは、微粒子８０の電場Ｅが働く方向の長さが最大になる場合に、最大になる。この時、系のエネルギが最小となる。従って、楕円体形状を有する微粒子８０には、球体形状を有する微粒子８０の双極子相互作用に加えて、楕円体の長軸が電場Ｅと同じ方向となるように偶力Ｆｍが働く。
【００４８】
図１３（Ａ）に示すように、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間に楕円体形状を有する微粒子８０を散布した状態においては、微粒子８０の長軸はランダムな方向に向いている。ところが、図１３（Ｂ）に示すように、第１の主電極６と第２の主電極７との間に電圧Ｖを印加すると、微粒子８０に偶力が働き、長軸の向きが揃い、重心が整列され、第１の電極対向面６１と第２の電極対向面７１との間に第１の方向に長軸の方向を揃えて数珠繋ぎに微粒子８０を連結することができる。すなわち、楕円体形状を有する微粒子８０を１列に連結させた単位チャネル８１を複数構築することができ、チャネル領域８を構成することができる。この楕円体形状を有する微粒子８０により生成されるチャネル領域８を備えたスイッチング素子５においては、第１の主電極６と第２の主電極７との間においてＯＮ／ＯＦＦ比を大きくすることができる特徴がある。
【００４９】
（７）スイッチング素子の第５の変形例
第５の変形例に係るスイッチング素子５は、電気分極による双極子相互作用に代えて、磁化による双極子相互作用を利用し、微粒子８０を整列させ、チャネル領域８を構成した例を説明するものである。前述の（１）式において与えられる電気分極による双極子相互作用に対して比例定数が異なるのみで、磁化による双極子相互作用の距離や角度に対する依存性は同一である。
【００５０】
図１４（Ａ）に示すように、第１の主電極６の第１の電極対向面６１と第２の主電極７の第２の電極対向面７１との間に微粒子８０を散布する。微粒子８０は第１の電極対向面６１と第２の電極対向面７１との間においてランダムに散布される。ここで、第１の主電極６、第２の主電極７はいずれも磁性体により形成され、微粒子８０は同様に磁性体により形成されている。図１４（Ｂ）に外部磁場Ｂを印加すると、微粒子８０間に双極子相互作用が働き、第１の電極対向面６１と第２の電極対向面７１との間に数珠繋ぎに微粒子８０を連結することができる。すなわち、磁性体からなる微粒子８０を１列に連結させた単位チャネル８１を複数構築することができ、チャネル領域８を構成することができる。電場Ｅを印加する場合に対して、微粒子８０を磁化する磁場は外部磁場Ｂであるため、第１の主電極６及び第２の主電極７に特に磁化を備えなくても双極子相互作用は有効に機能するので、微粒子８０を整列することができる。なお、この第５の変形例に係るスイッチング素子５においては、第１の主電極６及び第２の主電極７を磁性体により形成しているので、第１の主電極６と微粒子８０との間及び第２の主電極７と微粒子８０との間にも双極子相互作用が働き、それぞれの接合を確実に行うことができる特徴がある。
【００５１】
（８）スイッチング素子の具体的な第１の使用方法
前述の第１の実施の形態に係るスイッチング素子５並びに第１の変形例乃至第５の変形例に係るスイッチング素子５において、一旦、整列した微粒子８０は準安定状態となるので、整列に用いられた電場Ｅや磁場Ｂが取り除かれても、微粒子８０の整列した形状を保つことができる。ところが、系を加熱する、つまり少なくともチャネル領域８を加熱すると、微粒子８０には運動エネルギを熱的に得ることができ、微粒子８０の整列状態を壊すことができる。また、整列に用いられた方向と異なる方向の電場Ｅや磁場Ｂを印加すると、微粒子８０の整列状態を壊すことができる。このような現象を積極的に利用して、スイッチング素子５においては、第１の主電極６と第２の主電極７との間のＯＮ／ＯＦＦ状態を切り替えることができる。
【００５２】
一方、スイッチング素子５において、整列した微粒子８０を安定に保持したい場合には、微粒子８０間、第１の主電極６と微粒子８０との間、第２の主電極７と微粒子８０との間を各々確実に接合する必要がある。例えば、光照射を利用した接合方法を実用的に使用することができる。具体的には、数十ｎｍ以下の大きさの微粒子８０に光を照射してプラズモンを励起し、微粒子８０間、第１の主電極６と微粒子８０との間、第２の主電極７と微粒子８０との間において非常に大きな強度のエネルギ密度を生成し、これを利用して局所光化学反応や局所加熱効果を誘発し、局所的に化学結合を生じさせて接合する。結果的に、整列された微粒子８０を確実に固定することができる。更に、微粒子８０の整列に使用される電場Ｅや磁場Ｂを印加した状態であれば、系が加熱されても、微粒子８０の整列状態を保つことができる。系の加熱源には、例えば単位チャネル８１（抵抗体）に電流が流れることにより発生する抵抗熱を実用的に使用することができる。
【００５３】
（９）スイッチング素子の具体的な第２の使用方法
図１５（Ａ）に具体的な使用方法としてスイッチング素子５の単純な構造を示す。図１５（Ｂ）はスイッチング素子５の第１の主電極６、第２の主電極７及びチャネル領域８の構造を示し、図１５（Ｃ）は絶縁膜９及び制御電極１０の構造を示す。スイッチング素子５は、図１５（Ｂ）に示すように、予め第１の主電極６と第２の主電極７との間に微粒子８０を散布し、電界Ｅ又は磁界Ｂを印加し、複数列の単位チャネル８１を生成することによりチャネル領域８を形成する。そして、チャネル領域８上に図１５（Ｃ）に示す絶縁膜９を形成し、この絶縁膜９上に制御電極１０を形成する。このような一連の製造プロセスを経て、３端子素子である図１５（Ａ）に示すスイッチング素子５を完成させることができる。このスイッチング素子５においては、第１の主電極６と第２の主電極７との間のチャネル領域８に流れる電流を、制御電極１０からの電界効果により制御することができる。
【００５４】
また、スイッチング素子５は、図１６に示すように、制御電極１０上に絶縁膜９を形成し、この絶縁膜９上に微粒子８０を整列させたチャネル領域８を形成し、制御電極１０とチャネル領域８との上下を入れ替えた構造を備えてもよい。
【００５５】
このように第１の実施の形態に係るスイッチング素子５並びにこのスイッチング素子５を備えた半導体装置１においては、微細なパターンを有し、パターンの加工寸法精度が高く、かつ微細パターンの配置位置の制御を容易に実現することができる。すなわち、第１の実施の形態においては、リソグラフィにより決定される寸法のばらつきに比べて、スイッチング素子５のチャネル領域８のチャネル長のばらつきを小さくすることができ、スイッチング素子５の電流電圧特性を均一化することができる。
【００５６】
［スイッチング素子及び半導体装置の具体的な製造方法］
次に、第１の実施の形態に係るスイッチング素子５並びに半導体装置１の製造方法を図１７乃至図２７を用いて説明する。
【００５７】
まず最初に、厚さ７２０μｍの基板２を準備し、基板２の表面を沸酸により洗浄する。この後、図１７に示すように、基板２上に絶縁膜３を形成する。この絶縁膜３は、熱酸化法により、温度９５０℃において膜厚３００ｎｍに成長させたシリコン酸化（SiO2）膜３を使用する。絶縁膜３は、基板２の別の領域に図示しないMISFET、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）等の素子を製造する場合において、これら素子の分離用絶縁膜をそのまま利用してもよい。例えば、シャロートレンチアイソレーション（STI）プロセスが第１の実施の形態に係る製造プロセスに組み込まれる場合には、STIのトレンチ内部を埋設するシリコン酸化膜を形成する工程を、前述の絶縁膜３を形成する工程に兼用してもよい。トレンチ内部を埋設するシリコン酸化膜は、例えばテトラエソキシシラン（TEOS）を主原料とする化学的気相堆積（CVD）法により形成される。
【００５８】
図示しないが、リソグラフィ技術を使用し、絶縁膜３上に幅１０ｎｍの開口パターンを有するレジストマスクを形成する。この開口パターンは、スイッチング素子５の第１の主電極６、第２の主電極７及びチャネル領域８のそれぞれを形成する領域に存在する。なお、第１の主電極６或いは第２の主電極７はその上層に形成される配線と電気的に接続されるようになっており、第１の主電極６に連結される接続領域或いは第２の主電極７に連結される接続領域を開口パターンに併せて配設することができる。接続領域の平面形状は例えば櫛型に設定することができる。レジストマスクを使用し、その開口パターンから露出する絶縁膜３にエッチングを行い、図１８（Ａ）及び図１８（Ｂ）に示すように、絶縁膜３にスイッチング素子５を形成するための溝（トレンチ）３Ｔを形成する。エッチングにはCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができ、溝３Ｔの深さは例えば２０ｎｍである。
【００５９】
図１９（Ａ）及び図１９（Ｂ）に示すように、溝３Ｔの内部を埋設（充填）する主電極形成膜６５を絶縁膜３上に形成する。主電極形成膜６５には、シランを主原料としPH3を添加した低圧CVD（LPCVD）法により成膜され、燐（P）がドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば３０ｎｍの膜厚により成膜される。
【００６０】
図２０（Ａ）及び図２０（Ｂ）に示すように、主電極形成膜６５の全面をエッチングバックにより主電極形成膜６５の成膜膜厚分を後退させ、溝３Ｔ内部に主電極形成膜６５を埋設するとともに、絶縁膜３上の溝３Ｔ以外の領域の主電極形成膜６５を除去する。エッチングバックには、HBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。反応性イオンエッチングは、終点検出を利用し、絶縁膜３の表面が露出した時点において、終了する。結果的に、溝３Ｔ内部にこの溝３Ｔに対して主電極形成膜６５を自己整合により形成することができる。
【００６１】
この後、リソグラフィ技術を使用し、スイッチング素子５のチャネル領域８の形成領域に開口パターンを有するレジストマスク５１を絶縁膜３上に形成する。このレジストマスク５１において、開口パターンのチャネル長を規定する部分の長さは例えば１０ｎｍに設定され、チャネル幅を規定する部分の長さは３０ｎｍに設定されている。スイッチング素子５のチャネル幅の長さは既に溝３Ｔの溝幅により決定されているので、開口パターンのチャネル幅を規定する部分の長さは、溝３Ｔの幅寸法に、最低限、アライメント余裕寸法を加えた長さになる。
【００６２】
図２１（Ａ）及び図２１（Ｂ）に示すように、レジストマスク５１を使用し、開口パターンから露出する主電極形成膜６５を部分的に除去し、チャネル領域８を形成するための溝（凹部）８Ｔを形成する。溝８Ｔの長さはチャネル長に相当し、レジストマスク５１の開口パターンにより決まり、溝８Ｔの幅は溝３Ｔにより決まる。この溝８Ｔを形成する工程と同一工程において、残存する主電極形成膜６５により第１の主電極６及び第２の主電極７を形成することができる。第１の主電極６の第１の電極対向面６１、第２の主電極７の第２の電極対向面７１は溝８Ｔの側壁面になる。溝８Ｔの形成には、つまり主電極形成膜６５の部分的な除去には、HBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。図２１（Ｂ）に示すように、レジストマスク５１の開口パターンにおいて、チャネル幅を規定する部分の寸法は溝３Ｔの幅寸法に比べて大きく設定されている。開口パターン内には絶縁膜３の表面の一部が露出されているが、絶縁膜３に対して主電極形成膜６５のエッチング選択比が大きく設定されているので、絶縁膜３は殆どエッチングされることはなく、主電極形成膜６５のみ選択的にエッチングすることができる。従って、リソグラフィ技術において、レジストマスク５１の開口パターンのチャネル幅方向（第２の方向）のアライメント寸法精度を緩和することができ、前述の条件においては、±１０ｎｍまで許容することができるので、製造上の歩留まりを向上することができる。
【００６３】
図２２（Ａ）及び図２２（Ｂ）に示すように、少なくともチャネル領域８の形成領域に相当する溝３Ｔ内に微粒子８０を散布する。第１の実施の形態においては、レジストマスク５１はこの段階では除去していないので、レジストマスク５１の表面上の全面に微粒子８０を散布する。第１の実施の形態において、微粒子８０には平均直径２ｎｍに設定されたSiが使用され、このSiはイソプロピルアルコールに懸濁された状態において高電圧を印加したノズルから微小液滴として吐出される。この吐出された微小液滴のイソプロピルアルコールは基板２の表面つまりレジストマスク５１の表面に到達する前に気化し、Siの微粒子つまり微粒子８０のみをレジストマスク５１の表面上に散布することができる。なお、微粒子８０の散布装置の説明は後述する。
【００６４】
図２３（Ａ）及び図２３（Ｂ）に示すように、第１の主電極６と第２の主電極７との間に例えば１Ｖの電圧を印加し、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かう第１の方向に電界Ｅを発生させる。この電界Ｅの発生により、ランダムに散布された微粒子８０間に働く引力の作用によって、複数の微粒子８０が第１の方向に一列に数珠繋ぎに整列された単位チャネル８１を複数形成することができる。互いに隣接する単位チャネル８１間は、各々の微粒子８０間に働く斥力によって第２の方向に離間される。すなわち、複数の微粒子８０を一列に数珠繋ぎに整列させた単位チャネル８１を並列に複数本配列したチャネル領域８を形成することができる。微粒子８０を散布し、この散布された微粒子８０を整列後、これらの微粒子８０に例えばＡｒＦエキシマレーザー光を照射し、単位チャネル８１の微粒子８０間を結合させるとともに、単位チャネル８１の一端の微粒子８０を第１の電極対向面６１に結合し、単位チャネル８１の他端の微粒子８０を第２の電極対向面７１に結合することができる。
【００６５】
図２４（Ａ）及び図２４（Ｂ）に示すように、レジストマスク５１を剥離するとともに、レジストマスク５１上に散布された不必要な微粒子８０を除去する。なお、この製造プロセスの段階において、図示しない第１の主電極６に連結された接続領域、第２の主電極７に連結された接続領域、具体的には櫛型形状の接続領域のうち不必要な部分は、リソグラフィ技術により新たに形成したレジストマスクを使用して除去しておく。この除去には、HBr及びO2ガスを使用する反応性エッチングを実用的に使用することができる。接続領域のうち不必要な部分とは、例えば、製造プロセス中において微粒子８０の整列を行う電圧Ｖを印加するためにプローブを接触させる接続領域である。
【００６６】
図２５（Ａ）及び図２５（Ｂ）に示すように、少なくともチャネル領域８上つまり単位チャネル８１上若しくは微粒子８０上に絶縁膜９を形成する。絶縁膜９はスイッチング素子５のゲート絶縁膜として使用される。絶縁膜９には、例えばTEOSを主原料とするCVD法により成膜され、２ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。絶縁膜９は、実際には、微粒子８０上、第１の主電極６上、第１の電極対向面６１上、第２の主電極７上及び第２の電極対向面７１上に少なくとも形成されている。また、絶縁膜９には、ゲート絶縁膜として最適なSiON膜、HfSiON膜等の単層膜、若しくはそれらとSiO2膜との複合膜を使用することができる。
【００６７】
図２６（Ａ）及び図２６（Ｂ）に示すように、絶縁膜９上を含む基板２の全面上に制御電極形成膜１０Ａを形成する。制御電極形成膜１０Ａには、例えばシランを主原料としPH3を添加したLPCVD法により成膜され、Pがドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば３０ｎｍの膜厚により成膜される。
【００６８】
引き続き、制御電極形成膜１０Ａ上にリソグラフィ技術により例えば１５ｎｍの膜厚を有するレジストマスク（図示しない）を形成する。このレジストマスクを使用して制御電極形成膜１０Ａにパターンニングを行い、図２７（Ａ）及び図２７（Ｂ）に示すように、制御電極形成膜１０Ａから制御電極１０を形成する。パターンニングには、HBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【００６９】
この制御電極１０Ａを形成する工程が終了すると、ソース領域及びドレイン領域として使用される一対の第１の主電極６及び第２の主電極７、微粒子８０を整列し構築されたチャネル領域８、ゲート絶縁膜として使用される絶縁膜９、ゲート電極として使用される制御電極１０を備えたスイッチング素子５を完成させることができる。
【００７０】
前述の図１及び図２に示すように、スイッチング素子５上を含む基板２の全面上にパッシベーション膜１１を形成する。パッシベーション膜１１には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。なお、図示しないが、この後、パッシベーション膜１１上に、第１の主電極６、第２の主電極７のそれぞれに接続される配線を形成し、更に配線上にファイナルパッシベーション膜を形成する。これら一連の製造工程が終了すると、第１の実施の形態に係る半導体装置１を完成させることができる。
【００７１】
このようなスイッチング素子５の製造方法及び半導体装置１の製造方法においては、パターンを微細化することができ、パターンの加工寸法精度を向上することができ、しかも微細パターンの配置位置の制御を容易に実現することができる。
【００７２】
［散布装置の構成］
次に、前述のスイッチング素子５の製造方法並びに半導体装置１の製造方法において使用され、微粒子８０を散布する散布装置について説明する。
【００７３】
図２８に示すように、第１の実施の形態に係る散布装置１００は、前述のスイッチング素子５を搭載し半導体装置１を製造するシリコン単結晶ウェーハ２Ｗを載置し保持する基板ステージ１０１と、微粒子８０を懸濁させた溶液を吐出する中空針状電極１０２と、溶液を中空針状電極１０２に供給する溶液吐出ポンプ１０３と、中空針状電極１０２と溶液吐出ポンプ１０３との間を連結する配管１０４と、溶液を貯溜する原料容器１０５と、溶液吐出ポンプ１０３と原料容器１０５との間を連結する配管１０６と、中空針状電極１０２と基板ステージ１０１（シリコン単結晶ウェーハ２Ｗ）との間に配設された引出電極１０７と、中空針状電極１０２の供給側先端と引出電極１０７及び基板ステージ１０１との間に電界を印加する電圧制御ユニット１０８とを備えている。
【００７４】
電圧制御ユニット１０８は、中空針状電極１０２の先端側の供給口から吐出する液滴に電界を印加し、液滴を帯電させる。帯電に必要な電界強度は、液滴がシリコン単結晶ウェーハ２Ｗに到達する以前に、液滴の表面張力よりも帯電による反発力の方が大きくなるように調整されている。
【００７５】
原料容器１０５内には微粒子８０が溶媒に懸濁された状態において貯溜され、この溶液は溶液吐出ポンプ１０３を通して中空針状電極１０２に供給される。中空針状電極１０２と引出電極１０７との間には電圧制御ユニット１０８によって電場が生成されており、中空針状電極１０２の供給口から吐出される溶液は、微小液滴となって基板ステージ１０１に向かって放出される。微小液滴においては、表面積と体積との比が大きいので、表面から急速に溶媒分子を蒸発させることができる。更に、電場中に放出された液滴は、表面に大量の電荷を帯びているので、電荷間に働く斥力が非常に大きくなり、やがて液滴の表面張力を上回る。すると、液滴は幾つかの小滴に分裂し、より一層の溶媒分子の蒸発を進行することができる。そして、この過程が繰り返され、液滴は一気に細分化され、微粒子８０に電荷が移った状態になる。従って、シリコン単結晶ウェーハ２Ｗの表面に到達する前に微粒子８０は電荷を帯びて個々に独立した状態になり、電荷間の斥力が働いて再結合することなく、微粒子８０は分散した状態においてシリコン単結晶ウェーハ２Ｗの表面に到達する。
【００７６】
これに対し、電場を発生させずに、単に微粒子８０を懸濁させた溶液をシリコン単結晶ウェーハ２Ｗに液滴させた場合には、溶媒分子の蒸発が起こるが、液滴の表面張力が優勢となるので、液滴の大きさが小さくなることに伴って微粒子８０間の間隔が狭くなる。
【００７７】
散布装置１００の中空針状電極１０２と引出電極１０７との間に印加する電界は電圧制御ユニット１０８から出力される電圧により制御され、この電圧制御ユニット１０８は引出電極１０７とシリコン単結晶ウェーハ２Ｗとの間の電圧も制御することができる。つまり、シリコン単結晶ウェーハ２Ｗの表面上に飛来する微粒子８０の運動エネルギを調整することができる。更に、電圧制御ユニット１０８においては、溶液吐出ポンプ１０３の溶液の供給動作と基板ステージ１０１の位置決め動作とを連動して制御することができる。例えば、基板ステージ１０１によりシリコン単結晶ウェーハ２Ｗが所定の位置に決められたときに、電圧制御ユニット１０８からの制御により溶液吐出ポンプ１０３の溶液の供給を開始し、中空針状電極１０２の供給口から微粒子８０を含む液滴を散布することができる。また、電圧制御ユニット１０８は、微粒子８０の散布量に合わせて溶液吐出ポンプ１０３からの溶液の供給量を制御することができる。
【００７８】
中空針状電極１０２と溶液吐出ポンプ１０３との間を連接する配管１０４には、中空針状電極１０２に印加される電圧から他の部分を隔離するために、高絶縁性の合成樹脂例えば弗素樹脂により形成されている。原料容器１０５と溶液吐出ポンプ１０３とを接続する配管１０６は配管１０４と同一材料により形成されている。弗素樹脂は低発塵性にも優れている。
【００７９】
このように構成される散布装置１００を使用し、前述のスイッチング素子５及び半導体装置１を製造することができる。なお、中空針状電極１０２は、第１の実施の形態において１個しか図示していないが、必要に応じて複数を一次元配列してもよく、又二次元配列してもよい。
【００８０】
［微粒子の散布方法の変形例］
第１の実施の形態に係る半導体装置１の製造方法においては、微粒子８０の散布不足や、散布時に微粒子８０が基板２外へ排出される等の無駄な消費を抑制することができるが、前述の図２８に示す散布装置１００が必要である。散布装置１００の導入は、装置本体のコストに加え、クリーンルーム内に設置するための経費等、多大なコストを必要とするので、コストを抑えるには既存の設備を利用することが望ましい。本変形例では、回転塗布装置とＣＭＰ装置とを利用して、微粒子８０を凝集させることなく基板２上に散布する手法を提供することができる。
【００８１】
微粒子８０を単に有機溶剤や水等の溶媒に分散させた溶液は、粘性が低いため、通常の回転塗布を試みても、均一な膜を形成することが困難である。そこで、粘性を調整する手法として、高粘度樹脂であるポリビニルアルコールを添加する手法を採用する。粘性を高くすれば、微粒子８０が凝集しようとしても、粘性抵抗に妨げられるので、凝集を防ぐことができる。また、ポリビニルアルコールは、幅広い範囲において粘性を調整することができるだけでなく、高温の水には容易に溶けるが、室温近傍の水に対しては溶解速度があまり大きくないという特徴がある。つまり、何らかの理由において微粒子８０の再塗布の必要が発生した場合に、高温の水という極めて安価で取り扱い易い溶媒により微粒子８０を簡単に剥離することができ、更に室温近傍において水を溶剤として使用しCMP法により溝内へ微粒子８０を簡単に埋め込むことができる。
【００８２】
水に対するポリビニルアルコールの溶解度は加熱処理により一層小さくなり、１００℃〜１８０℃程度の熱処理により、膨潤も抑制することができる。更に、ポリビニルアルコールの環境への負荷は極めて小さいので、使用後の処理は容易である。そして、一般的に用いられる、O2ガスを用いたプラズマ灰化処理により、ポリビニルアルコールと微粒子８０との混合物から、微粒子８０のみを基板２上に残して、ポリビニルアルコールのみを除去することができる。
【００８３】
具体的には、逆ミセル法により形成され、２ｎｍの粒径を有するシリコン粒子を微粒子８０として使用し、この微粒子８０を純水中に分散した溶液を用意する。この溶液に平均重合度１８００のポリビニルアルコールを３％の重量比において含ませる。このように作製された溶液は、通常の回転塗布装置を使用し、回転数２０００ｒｐｍにおいて基板２上に回転塗布される。塗布後に１８０℃の温度において１５分間の熱処理を行い、ポリビニルアルコール樹脂膜にコロイダルシリカ微粒子を分散した混合膜を形成することができる。このとき、原料となる溶液の粘性が高いので、混合膜の均一性は極めて良好である。なお、基板２上には、微粒子８０の配置を行いたい部分、具体的にはチャネル領域が凹部となるように、予め溝８Ｔを作成しておく。
【００８４】
次に、室温近傍に保たれた水を使用し、CMP法により、ポリビニルアルコール樹脂膜と微粒子８０との混合膜を表面から研磨する。ポリビニルアルコール樹脂膜が研磨され溶解されると、その部分に含まれていた微粒子８０も一緒に排出することができる。研磨終点は、予め形成されていた溝８Ｔの内部にのみ混合膜が残った状態である。そして、O2ガスを用いたプラズマ灰化処理を行い、ポリビニルアルコールのみを除去すれば、チャネル領域にのみ微粒子８０を凝集させることなく配置することができる。
【００８５】
具体的には、第１の実施の形態の図２１（Ａ）及び図２１（Ｂ）の状態に引き続き、レジスト５１を剥離し、図２９（Ａ）及び図２９（Ｂ）に示すように、溝８Ｔの内部が埋設されるように、絶縁膜３上を含む基板２上の全面に微粒子８０を含む混合膜８９を形成する。すなわち、逆ミセル法により形成され、２ｎｍの粒径を有するシリコン粒子を微粒子８０として使用し、この微粒子８０を純水中に分散した溶液に、平均重合度１８００のポリビニルアルコールを３％の重量比において混合した塗布液を製作する。この塗布液は、通常の回転塗布装置を使用し、回転数２０００ｒｐｍにおいて塗布される。塗布液の塗布後に、１８０℃の温度において１５分間の熱処理を行い、ポリビニルアルコール８８と微粒子８０との混合膜８９を形成する。
【００８６】
図３０（Ａ）及び図３０（Ｂ）に示すように、室温に維持された純水を使用し、CMP法により、余剰の混合膜８９を除去する。そして、引き続き、図３１（Ａ）及び図３１（Ｂ）に示すように、O2ガスを用いたプラズマ灰化処理を行い、混合膜８９中のポリビニルアルコール８８を除去し、微粒子８０のみを基板２の溝８Ｔの内部に残す。
【００８７】
図３２（Ａ）及び図３２（Ｂ）に示すように、第１の主電極６と第２の主電極７との間に例えば１Ｖの電圧を印加し、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かう第１の方向に電界Ｅを発生させる。この電界Ｅの発生により、ランダムに散布された微粒子８０間に働く引力の作用によって、複数の微粒子８０が第１の方向に一列に数珠繋ぎに整列された単位チャネル８１を複数形成することができる。互いに隣接する単位チャネル８１間は、各々の微粒子８０間に働く斥力によって第２の方向に離間される。すなわち、複数の微粒子８０を一列に数珠繋ぎに整列させた単位チャネル８１を並列に複数本配列したチャネル領域８を形成することができる。微粒子８０を散布し、この散布された微粒子８０を整列後、これらの微粒子８０に例えばＡｒＦエキシマレーザー光を照射し、単位チャネル８１の微粒子８０間を結合させるとともに、単位チャネル８１の一端の微粒子８０を第１の電極対向面６１に結合し、単位チャネル８１の他端の微粒子８０を第２の電極対向面７１に結合することができる。
【００８８】
なお、この製造プロセスの段階において、図示しない第１の主電極６に連結された接続領域、第２の主電極７に連結された接続領域、具体的には櫛型形状の接続領域のうち不必要な部分は、リソグラフィ技術により新たに形成したレジストマスクを使用して除去しておく。この除去には、HBr及びO2ガスを使用する反応性エッチングを実用的に使用することができる。接続領域のうち不必要な部分とは、例えば、製造プロセス中において微粒子８０の整列を行う電圧Ｖを印加するためにプローブを接触させる接続領域である。これにより、第１の実施の形態の図２４（Ａ）及び図２４（Ｂ）と同じ状態が形成されるので、
以下、引き続き第１の実施の形態の図２５（Ａ）及び図２５（Ｂ）に示された工程以降を行うことにより、本変形例に係る半導体装置１を完成させることができる。
【００８９】
（第２の実施の形態）
次に、第２の実施の形態に係るスイッチング素子５並びに半導体装置１の製造方法を図３３乃至図４８を用いて説明する。なお、第２の実施の形態並びにそれ以降の実施の形態において、第１の実施の形態に係るスイッチング素子５及び半導体装置１の構成要素と同一又は類似の構成要素には同一符号を付け、その説明は重複するので省略する。
【００９０】
まず最初に、厚さ７２０μｍの基板２を準備し、基板２の表面を沸酸により洗浄する。この後、図３３に示すように、基板２上に絶縁膜３を形成する。この絶縁膜３は、熱酸化法により、温度９５０℃において膜厚３００ｎｍに成長させたSiO2膜を使用する。絶縁膜３は、基板２の別の領域に図示しないMISFET、MOSFET等の素子を製造する場合において、これら素子の分離用絶縁膜をそのまま利用してもよい。例えば、STIプロセスが第２の実施の形態に係る製造プロセスに組み込まれる場合には、STIのトレンチ内部を埋設するシリコン酸化膜を形成する工程を、前述の絶縁膜３を形成する工程に兼用してもよい。トレンチ内部を埋設するシリコン酸化膜は、例えばTEOSを主原料とするCVD法により形成される。
【００９１】
図３４に示すように、電極形成膜１０Ａを絶縁膜３上に形成する。電極形成膜１０Ａには、シランを主原料としPH3を添加したLPCVD法により成膜され、Pがドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば３０ｎｍの膜厚により成膜される。
【００９２】
図３５に示すように、電極形成膜１０Ａ上に絶縁膜２１を形成する。絶縁膜２１には、例えばジクロロシランとアンモニアとを主原料とするLPCVD法により成膜され、５０ｎｍの膜厚を有するシリコン窒化（Si3N4）膜を実用的に使用することができる。
【００９３】
リソグラフィ技術を使用し、幅１０ｎｍの開口パターンを有する図示しないレジストマスクを形成する。このレジストマスクを使用し、図３６に示すように、絶縁膜２１をエッチングによりパターンニングする。エッチングには、例えばCHF3、CF4及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。この後、レジストマスクは剥離される。
【００９４】
図３７に示すように、絶縁膜２１をエッチングマスクとして使用し、電極形成膜１０Ａをパターンニングすることにより、制御電極１０を形成する。このパターンニングには、HBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【００９５】
図３８に示すように、絶縁膜２１上を含む基板２上の全面に絶縁膜２２を形成する。絶縁膜２２には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。
【００９６】
図３９に示すように、ケミカルメカニカルポリッシング（CMP）法を使用し、かつ絶縁膜２１をストッパ層として使用し、絶縁膜２２の表面の平坦化を行う。引き続き、図４０に示すように、絶縁膜２２の表面からその膜厚方向に向かって絶縁膜２２にエッチバック処理を行い、一定の膜厚の絶縁膜２２を残存させる。例えば２７ｎｍの膜厚においてこの絶縁膜２２を残存させる。エッチバック処理には、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。
【００９７】
図４１に示すように、制御電極１０上の絶縁膜２１を選択的に除去する。この除去には例えば１６０℃の熱燐酸液を使用するウエットエッチングを実用的に使用することができる。
【００９８】
図４２に示すように、制御電極１０上を含む基板２上の全面に絶縁膜９を形成する。絶縁膜９には、例えばTEOSを主原料とするCVD法により成膜され、３ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。また、絶縁膜９には、ゲート絶縁膜として最適なSiON膜、HfSiON膜等の単層膜、若しくはそれらとSiO2膜との複合膜を使用することができる。
【００９９】
図４３に示すように、絶縁膜９上の全面に主電極形成膜６５を形成する。主電極形成膜６５には、例えばスパッタリング法により成膜され、１０ｎｍの膜厚を有するタングステン（W）膜を実用的に使用することができる。
【０１００】
引き続き、リソグラフィ技術を使用し、第１の主電極６及び第２の主電極７の形成パターンを有し、かつ図示しない接続領域のパターンを有するレジストマスク２３を形成する。図４４に示すように、レジストマスク２３を使用し、主電極形成膜６５のパターンニングを行う。このパターンニングにより、スイッチング素子５の第１の主電極６、第２の主電極７を形成するとともに、第１の主電極６と第２の主電極７との間において制御電極１０上にチャネル領域８となる溝６Ｔを形成することができる。溝６Ｔの幅は例えば１０ｎｍである。パターンニングには、例えばCHF3及びSF6ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１０１】
図４５に示すように、少なくともチャネル領域８の形成領域に相当する溝６Ｔ内に微粒子８０を散布する。第２の実施の形態においては、レジストマスク２３はこの段階では除去していないので、レジストマスク２３の表面上の全面に微粒子８０を散布する。第２の実施の形態において、微粒子８０には平均直径２ｎｍに設定されたSiが使用され、このSiはイソプロピルアルコールに懸濁された状態において前述の図２８に示す散布装置１００を使用して高電圧を印加した中空針状電極１０２から微小液滴として吐出される。この吐出された微小液滴のイソプロピルアルコールは基板２の表面つまりレジストマスク２３の表面に到達する前に気化し、Siの微粒子つまり微粒子８０のみをレジストマスク２３の表面上に散布することができる。
【０１０２】
図４６に示すように、第１の主電極６と第２の主電極７との間に例えば１Ｖの電圧を印加し、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かう第１の方向に電界Ｅを発生させる。この電界Ｅの発生により、ランダムに散布された微粒子８０間に働く引力の作用によって、複数の微粒子８０が第１の方向に一列に数珠繋ぎに整列された単位チャネル８１を複数形成することができる。互いに隣接する単位チャネル８１間は、各々の微粒子８０間に働く斥力によって第２の方向に離間される。すなわち、複数の微粒子８０を一列に数珠繋ぎに整列させた単位チャネル８１を並列に複数本配列したチャネル領域８を形成することができる。微粒子８０を散布し、この散布された微粒子８０を整列後、これらの微粒子８０に例えばＡｒＦエキシマレーザー光を照射し、単位チャネル８１の微粒子８０間を結合させるとともに、単位チャネル８１の一端の微粒子８０を第１の電極対向面６１に結合し、単位チャネル８１の他端の微粒子８０を第２の電極対向面７１に結合することができる。
【０１０３】
図４７に示すように、レジストマスク２３を剥離するとともに、レジストマスク２３上に散布された不必要な微粒子８０を除去する。このレジストマスク２３を剥離することにより、第２の実施の形態に係るスイッチング素子５を完成させることができる。なお、この製造プロセスの段階において、図示しない第１の主電極６に連結された接続領域、第２の主電極７に連結された接続領域、具体的には櫛型形状の接続領域のうち不必要な部分は、リソグラフィ技術により新たに形成したレジストマスクを使用して除去しておく。この除去には、例えばCHF3及びSF6ガスを使用する反応性イオンエッチングを実用的に使用することができる。接続領域のうち不必要な部分とは、例えば、製造プロセス中において微粒子８０の整列を行う電圧Ｖを印加するためにプローブを接触させる接続領域である。
【０１０４】
図４８に示すように、スイッチング素子５上を含む基板２の全面上にパッシベーション膜１１を形成する。パッシベーション膜１１には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。なお、図示しないが、この後、パッシベーション膜１１上に、第１の主電極６、第２の主電極７のそれぞれに接続される配線を形成し、更に配線上にファイナルパッシベーション膜を形成する。これら一連の製造工程が終了すると、第２の実施の形態に係る半導体装置１を完成させることができる。
【０１０５】
このようなスイッチング素子５の製造方法及び半導体装置１の製造方法においては、第１の実施の形態に係るスイッチング素子５の製造方法及び半導体装置１の製造方法により得られる効果と同様の効果を得ることができる。
【０１０６】
（第３の実施の形態） 
次に、第３の実施の形態に係るスイッチング素子５並びに半導体装置１の製造方法を図４９乃至図７２を用いて説明する。
【０１０７】
まず最初に、厚さ７２０μｍの基板２を準備し、基板２の表面を沸酸により洗浄する。この後、図４９に示すように、基板２上に絶縁膜３を形成する。この絶縁膜３は、熱酸化法により、温度９５０℃において膜厚３００ｎｍに成長させたSiO2膜を使用する。絶縁膜３は、基板２の別の領域に図示しないMISFET、MOSFET等の素子を製造する場合において、これら素子の分離用絶縁膜をそのまま利用してもよい。例えば、STIプロセスが第３の実施の形態に係る製造プロセスに組み込まれる場合には、STIのトレンチ内部を埋設するシリコン酸化膜を形成する工程を、前述の絶縁膜３を形成する工程に兼用してもよい。トレンチ内部を埋設するシリコン酸化膜は、例えばTEOSを主原料とするCVD法により形成される。
【０１０８】
図５０に示すように、電極形成膜１０Ａを絶縁膜３上に形成する。電極形成膜１０Ａには、シランを主原料としPH3を添加したLPCVD法により成膜され、Pがドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば３０ｎｍの膜厚により成膜される。
【０１０９】
引き続き、電極形成膜１０Ａ上に絶縁膜９を形成し、更に図５１に示すように、絶縁膜９上に絶縁膜２１を形成する。絶縁膜９はゲート絶縁膜として使用され、この絶縁膜９には、例えばアトミックレイヤーデポジション（ALD）法により成膜され、５ｎｍの膜厚を有するHfSiON膜を実用的に使用することができる。絶縁膜２１には、例えばジクロロシランとアンモニアとを主原料とするLPCVD法により成膜され、５０ｎｍの膜厚を有するSi3N4膜を実用的に使用することができる。また、絶縁膜９には、ゲート絶縁膜として最適なSiON膜、SiO2膜等の単層膜やそれらを有する複合膜を使用することができる。
【０１１０】
リソグラフィ技術を使用し、幅１０ｎｍの開口パターンを有する図示しないレジストマスクを形成する。このレジストマスクを使用し、図５２に示すように、絶縁膜２１及び絶縁膜９をエッチングによりパターンニングする。エッチングには、例えばCHF3、CF4及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。この後、レジストマスクは剥離される。
【０１１１】
図５３に示すように、絶縁膜２１をエッチングマスクとして使用し、電極形成膜１０Ａをパターンニングすることにより、制御電極１０を形成する。このパターンニングには、HBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１１２】
図５４に示すように、絶縁膜２１上を含む基板２上の全面に絶縁膜２２を形成する。絶縁膜２２には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。
【０１１３】
図５５に示すように、CMP法を使用し、かつ絶縁膜２１をストッパ層として使用し、絶縁膜２２の表面の平坦化を行う。引き続き、図５６に示すように、絶縁膜２２の表面からその膜厚方向に向かって絶縁膜２２にエッチバック処理を行い、一定の膜厚の絶縁膜２２を残存させる。例えば２８ｎｍの膜厚においてこの絶縁膜２２を残存させる。エッチバック処理には、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１１４】
図５７に示すように、少なくとも絶縁膜２１の上面上、この絶縁膜２１の側面上及び絶縁膜２２の上面上を覆う絶縁膜２４を形成する。絶縁膜２４には、例えばTEOSを主原料とするCVD法により成膜され、２ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。
【０１１５】
図５８に示すように、絶縁膜２４上の全面に主電極形成膜６５を形成する。主電極形成膜６５には、例えば２ｎｍの膜厚を有するチタン（Ti）膜とこのTi膜上に積層された４０ｎｍの膜厚を有するW膜との複合膜を実用的に使用することができる。これらの膜をスパッタリング法により連続して成膜することができる。
【０１１６】
図５９に示すように、CMP法を使用し、かつ絶縁膜２１をストッパ層として使用し、主電極形成膜６５の表面の平坦化を行う。引き続き、リソグラフィ技術を使用し、第１の主電極６及び第２の主電極７の形成パターンを有し、かつ図示しない接続領域のパターンを有する図示しないレジストマスク２３を形成する。図６０に示すように、このレジストマスクを使用し、主電極形成膜６５のパターンニングを行う。このパターンニングにより、スイッチング素子５の第１の主電極６、第２の主電極７を形成することができる。パターンニングには、例えばCHF3及びSF6ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１１７】
図６１に示すように、第１の主電極６及び第２の主電極７上を含む基板２上の全面にパッシベーション膜１１を形成する。このパッシベーション膜１１には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。
【０１１８】
図６２に示すように、パッシベーション膜１１の第１の主電極６上及び第２の主電極７上に接続孔１１Ｈを形成する。接続孔１１Ｈは、リソグラフィ技術によりレジストマスクを形成し、このレジストマスクを使用してパッシベーション膜１１をエッチングすることにより形成する。エッチングには、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１１９】
図６３に示すように、接続孔１１Ｈを通して第１の主電極６及び第２の主電極７に接続するように、パッシベーション膜１１上に配線形成膜１２Ａを形成する。配線形成膜１２Ａには、例えばスパッタリング法により成膜され、１５０ｎｍの膜厚を有するアルミニウム合金膜を実用的に使用することができる。
【０１２０】
引き続き、リソグラフィ技術により図示しないレジストマスクを形成し、このレジストマスクを使用し、図６４に示すように、配線形成膜１２Ａをパターンニングし、配線１２を形成する。ここで、配線１２は、少なくとも製造プロセス中、詳細には後の微粒子８０の整列工程において、第１の主電極６と第２の主電極７との間に電圧を印加するデザインにおいてパターンニングされている。パターンニングには、例えばCl2及びBCl3ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１２１】
リソグラフィ技術を使用し、第１の主電極６と第２の主電極７との間であって制御電極１０上に開口パターンを有するレジストマスク２３を、配線１２上を含む基板２上の全面に形成する（図６５参照。）。
【０１２２】
図６５に示すように、レジストマスク２３を使用し、その開口パターンから露出するパッシベーション膜１１、絶縁膜２１及び２４をエッチングにより除去し、第１の主電極６と第２の主電極７との間にチャネル領域８を形成するための溝６Ｔを形成する。パッシベーション膜１１及び絶縁膜２１のエッチングには、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。絶縁膜２４のエッチングには、例えばCHF3、SF4及びO2ガスを使用する反応性エッチングを実用的に使用することができる。これらのエッチング条件においては、配線１２、第１の主電極６及び第２の主電極７、絶縁膜９のそれぞれには金属元素が含まれ、エッチング選択比を十分に確保することができるので、レジストマスク２３に覆われていなくてもエッチングによる目減りは殆どない。従って、リソグラフィ技術における位置合わせ精度を緩く設定することができ、製造プロセス上の歩留まりを向上することができるとともに、製造プロセスに要するコストを減少することができる。
【０１２３】
図６６に示すように、少なくともチャネル領域８の形成領域に相当する溝６Ｔ内に微粒子８０を散布する。第３の実施の形態においては、レジストマスク２３はこの段階では除去していないので、レジストマスク２３の表面上の全面に微粒子８０を散布する。第３の実施の形態において、微粒子８０には平均直径２ｎｍに設定されたSiが使用され、このSiはイソプロピルアルコールに懸濁された状態において前述の図２８に示す散布装置１００を使用して高電圧を印加した中空針状電極１０２から微小液滴として吐出される。この吐出された微小液滴のイソプロピルアルコールは基板２の表面つまりレジストマスク２３の表面に到達する前に気化し、Siの微粒子つまり微粒子８０のみをレジストマスク２３の表面上に散布することができる。
【０１２４】
図６７に示すように、第１の主電極６と第２の主電極７との間に配線１２を通して例えば１．５Ｖの電圧を印加し、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かう第１の方向に電界Ｅを発生させる。この電界Ｅの発生により、ランダムに散布された微粒子８０間に働く引力の作用によって、複数の微粒子８０が第１の方向に一列に数珠繋ぎに整列された単位チャネル８１を複数形成することができる。互いに隣接する単位チャネル８１間は、各々の微粒子８０間に働く斥力によって第２の方向に離間される。すなわち、複数の微粒子８０を一列に数珠繋ぎに整列させた単位チャネル８１を並列に複数本配列したチャネル領域８を形成することができる。微粒子８０を散布し、この散布された微粒子８０を整列後、これらの微粒子８０に例えばＡｒＦエキシマレーザー光を照射し、単位チャネル８１の微粒子８０間を結合させるとともに、単位チャネル８１の一端の微粒子８０を第１の電極対向面６１に結合し、単位チャネル８１の他端の微粒子８０を第２の電極対向面７１に結合することができる。
【０１２５】
図６８に示すように、レジストマスク２３を剥離するとともに、レジストマスク２３上に散布された不必要な微粒子８０を除去する。このレジストマスク２３を剥離することにより、第３の実施の形態に係るスイッチング素子５を完成させることができる。このとき、第１の主電極６及び第２の主電極７の上面等に微粒子８０が残留する可能性があるが、スイッチング素子５の動作に悪影響を及ぼすものではないので、放置したまま次工程を進めてもよい。
【０１２６】
図６９に示すように、チャネル領域８の溝６Ｔを埋設するように、配線１２上を含む基板２上の全面に絶縁膜１３を形成する。絶縁膜１３には、例えばTEOSを主原料とするCVD法により成膜され、２０ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。そして、図７０に示すように、絶縁膜１３にエッチバック処理を行い、溝６Ｔ内部にのみ絶縁膜１３を残存させる。エッチバック処理には、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１２７】
図７１に示すように、配線１２を選択的に除去する。この除去には希塩酸を用いたウェットエッチングを使用することができる。そして、図７２に示すように、配線１２の除去により露出された接続孔１１Ｈの内部を埋設するように、パッシベーション膜１１上及び絶縁膜１３上を含む基板２上の全面にパッシベーション膜１４を形成する。このパッシベーション膜１４には、例えばTEOSを主原料とするCVD法により成膜され、２０ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。なお、図示しないが、この後、パッシベーション膜１４上に、第１の主電極６、第２の主電極７のそれぞれに接続される配線を形成し、更に配線上にファイナルパッシベーション膜を形成する。これら一連の製造工程が終了すると、第３の実施の形態に係る半導体装置１を完成させることができる。
【０１２８】
このようなスイッチング素子５の製造方法及び半導体装置１の製造方法においては、第１の実施の形態に係るスイッチング素子５の製造方法及び半導体装置１の製造方法により得られる効果と同様の効果を得ることができる。
【０１２９】
（第４の実施の形態） 
次に、第４の実施の形態に係るスイッチング素子５並びに半導体装置１の製造方法を図７３乃至図８０を用いて説明する。なお、第４の実施の形態に係る製造方法は、前述の第３の実施の形態に係る製造方法の図４９乃至図５９までに示す工程が同一であるので、ここでの重複する説明は省略する。
【０１３０】
［微粒子の基本的な散布方法］
半導体装置１において、電極間に間隙を含む構造を形成する手法には、スペーサにより囲まれた領域に犠牲層と呼ばれる物質を成膜しておき、上部構造（図７９の絶縁膜１５に相当。）の形成後に、犠牲層を薬液により等方的にエッチング除去する手法が、一般的である。しかし、配線の微細化が進むことに伴い、電極の線幅や線間隔が数十ｎｍ以下になると、薬液の表面張力の影響が極めて大きくなり、電極の隙間から薬液を回り込ませて浸入させることが容易ではない。仮に薬液が行き届いたとしても、次に、電極の隙間から薬液を排出することが容易ではない。更に、何らかの手段により薬液の排出ができたとしても、微粒子８０を間隙内に残さなければならず、薬液の排出とともに微粒子８０が排出されることを防止することは容易ではない。
【０１３１】
従って、犠牲層として用いる物質を気体として排出することが望ましく、その処理コストの観点から、できる限り単純な工程、例えば加熱処理により揮発成分に分解することが望ましい。このような観点に基づき、第４の実施の形態に係る半導体装置の製造プロセスにおいては、熱分解性ポリマーを犠牲層として使用する。熱分解性ポリマーの代表例としては、ポリアルキレンオキシドが知られており、特にモノマーの炭素数が２或いは３の、ポリエチレンオキシド、ポリプロピレンオキシドは比較的低温において熱分解するので扱い易い。
【０１３２】
具体的には、逆ミセル法により形成され、２ｎｍの粒径を有するシリコン多結晶粒子を微粒子８０として使用し、汎用のレジスト溶媒としても用いられているプロピレングリコールモノメチルエーテルアセテート（PGMEA）中に分散した溶液を準備し、この溶液に平均分子量が約３０００００のポリエチレンオキシドを２％の重量比において混合した溶液を作製する。この溶液を通常の回転塗布装置を用いて回転数２０００ｒｐｍで基板２上に回転塗布すると、回転中に溶媒は気化してしまうので、ポリエチレンオキシド膜中にコロイダルシリカ粒子が分散した混合膜を形成することができる（図７４）。なお、基板２上の空隙を形成したい部分が溝（凹部）６Ｔとなるように、電極には予め溝を形成するパターニングが行われる。
【０１３３】
引き続き、ポリエチレンオキシドの溶解速度が小さい、プロピレングリコールモノメチルエーテル（PGME）とイソプロピルアルコール（IPA）とを３：１の比率において混合した混合液を使用し、CMP法により、ポリエチレンオキシドと微粒子８０との混合膜を表面から化学研磨する。ポリエチレンオキシドが研磨され溶解されると、その部分に含まれていた微粒子８０も一緒に排出することができる。化学研磨の終点においては、電極の上面を露出することができ、予め形成された溝にのみ混合膜が残った状態となる（図７５）。
【０１３４】
そして、回転塗布法を使用し、上部絶縁膜１５を基板２上の全面に成膜する（図７６）。絶縁膜１５にはＳＯＧ（spin on glass）膜を使用することができる。ＳＯＧ膜の熱処理は2段階に分けることが可能であり、第一段階の熱処理では溶媒を揮発させることが主目的のため、高温処理は不要である。このため、下地のポリエチレンオキシドが熱分解しない条件下において、ＳＯＧ膜を成膜することができる。引き続き、リソグラフィ技術を使用し、主電極及びチャネル領域８の形成領域以外の領域に開口パターンを有するレジストマスクを形成する。このレジストマスクを使用し、反応性イオンエッチングにより絶縁膜１５にパターンニングを行い、引き続きO2ガスを使用したプラズマ灰化処理を行い、レジストマスクを除去する（図７７）。さらに、パターニングされた絶縁膜１５をエッチングマスクとして使用し、反応性イオンエッチングを用いて主電極をパターニングする（図７８）。このとき、絶縁膜１５の加工により露出された部分の直下にあるポリエチレンオキシド及び微粒子８０の一部はパターンニングと同時にエッチングにより除去される。
【０１３５】
次に、１８０℃の加熱処理を行い、残ったポリエチレンオキシドを熱分解し、この分解生成物は、気化蒸発させ、パターンニングにより形成された隙間を通して排出する（図７９）。ポリエチレンオキシドの熱分解による分解生成物の大部分は気体であるため、絶縁膜及び主電極の電極対向面により囲まれた空間内に可動状態のまま微粒子８０のみが残留する。
【０１３６】
そして、回転塗布可能なSOG膜を高粘度溶液を用いて形成する（図８０）。このSOG膜の表面張力によるメニスカスを利用して、微粒子８０が存在する絶縁膜１５下の空間（ポリエチレンオキシドが除去された空間）を空洞の状態に維持したまま、絶縁膜１５上に絶縁膜を成膜することができる。
【０１３７】
［半導体装置の具体的な製造方法］
次に、上述した微粒子の基本的な散布方法を用いた半導体装置の製造方法について、より具体的に説明する。前述の第３の実施の形態に係る図５９に示す工程の後に、図７３に示すように、主電極形成膜６５から露出する絶縁膜２１及び２４を選択的に除去し、絶縁膜９の表面が露出する溝６Ｔを生成する。絶縁膜２４の除去には、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。また、絶縁膜２１の除去には、例えばCHF3、CF4及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１３８】
図７４に示すように、制御電極１０上に絶縁膜９を介在しかつ溝６Ｔの内部に埋設されるように、主電極形成膜６５上の全面に微粒子８０を有する混合膜８７を形成する。第４の実施の形態において、微粒子８０は、例えば直径約２ｎｍを有するシリコン多結晶粒子である。混合膜８７は、微粒子８０をプロピレングリコールモノメチルエーテルアセテート（PGMEA）中に分散した溶液に平均分子量が約３０００００のポリエチレンオキシド８６を重量比２％において混合した塗布液を、通常の回転塗布装置を用いて回転数２０００ｒｐｍにおいて塗布したものである。従って、混合膜８７はポリエチレンオキシド８６中に微粒子８０を混合した膜である。混合膜８７は回転塗布法を使用して基板２上の全面に塗布され硬化される。なお、ポリエチレンオキシド８６は、熱分解性ポリマーの代表例であるアルキレンオキシドの一例として使用したものであり、他の熱分解性ポリマーを使用してもよい。
【０１３９】
図７５に示すように、CMP法を使用し、余分な混合膜８７は除去される。CMP法には、プロピレングリコールモノメチルエーテル（PGME）とイソプロピルアルコール（IPA）とを３：１の比率において混合した混合液が使用される。結果的に、チャネル領域８を形成するための溝６Ｔの内部に、微粒子８０を有する混合膜８７が埋設された状態になる。
【０１４０】
図７６に示すように、主電極形成膜６５上及び混合膜８７上を含む基板２上の全面に回転塗布（SOG：spin on glass）法により塗布され硬化された絶縁膜１５を形成する。この絶縁膜１５は例えば１００ｎｍの膜厚に設定される。引き続き、リソグラフィ技術を使用し、第１の主電極６、第２の主電極７及びチャネル領域８の形成領域以外の領域に開口パターンを有する図示しないレジストマスクを形成する。
【０１４１】
図７７に示すように、レジストマスクを使用し、絶縁膜１５をパターンニングする。パターンニングには、例えばCF4及びO2ガスを用いた反応性イオンエッチングを実用的に使用することができる。引き続き、パターンニングされた絶縁膜１５をエッチングマスクとして使用し、図７８に示すように、主電極形成膜６５にパターンニングを行い、第１の主電極６及び第２の主電極７を形成する。パターンニングには、例えばCHF3及びCF6ガスを用いた反応性イオンエッチングを実用的に使用することができる。
【０１４２】
次に、例えば１８０℃の加熱処理を行い、残存している混合膜８７のポリエチレンオキシド８６を熱分解し、分解生成物を気化蒸発させ、主電極形成膜６５のパターンニングにより生成された隙間より分解生成物を排出する。ポリエチレンオキシド８６の熱分解による分解生成物の大部分は気体であるため、図７９に示すように、絶縁膜９、１５、第１の主電極６の第１の電極対向面６１及び第２の主電極７の第２の電極対向面７１により囲まれた空間内に可動状態のまま微粒子８０のみが残留する。
【０１４３】
図８０に示すように、絶縁膜１５上の全面に回転塗布法を使用し、高粘度溶媒を使用したSOG膜４３を形成する。このSOG膜４３は、表面張力によるメニスカスを利用して、微粒子８０が存在する絶縁膜１５下の空間（ポリエチレンオキシド８６が除去された空間）を空洞の状態に維持したまま、絶縁膜１５上に成膜することができる。このとき、第１の主電極６及び第２の主電極７の側面の一部も空洞に隣接する構造となるが、これは第１の主電極６及び第２の主電極７に寄生的に付加される電気容量を減らす効果があるので、寧ろ望ましい構造である。
【０１４４】
この後、第１の主電極６、第２の主電極７のそれぞれに接続される配線を形成し、更に配線上にファイナルパッシベーション膜を形成する。これら一連の製造工程が終了すると、第４の実施の形態に係る半導体装置１を完成させることができる。
【０１４５】
このようなスイッチング素子５の製造方法及び半導体装置１の製造方法においては、最終的な配線を形成する工程が完了した後に、その配線を利用して第１の主電極６と第２の主電極７との間に電圧を印加し、前述の第１の実施の形態乃至第３の実施の形態に係るスイッチング素子５及び半導体装置１と同様に、微粒子８０を整列させ、チャネル領域８を生成することができる。チャネル領域８の微粒子８０を整列させた状態において固定する場合には、第１の主電極６と第２の主電極７との間に電圧を印加し微粒子８０を整列させた状態において昇温すればよい。温度上昇によって、微粒子８０間が接合されるとともに、第１の主電極６の第１の電極対向面６１と微粒子８０との間及び第２の主電極７の第２の電極対向面７１と微粒子８０との間も接合することができる。
【０１４６】
更に、微粒子８０の整列状態と非整列状態との間を行き来させる場合には、整列用の電圧を０Ｖとして昇温することにより、微粒子８０の熱運動を利用して半導体装置１の全体を非整列状態にする方法を利用することかできる。また、制御電極１０に電圧を印加することにより発生する電場を利用し、非整列状態に転移する方法を利用することができる。
【０１４７】
（第５の実施の形態） 
次に、第５の実施の形態に係るスイッチング素子５並びに半導体装置１の製造方法を図８１乃至図１０３を用いて説明する。
【０１４８】
まず最初に、厚さ７２０μｍの基板２を準備し、基板２の表面を沸酸により洗浄する。この後、図８１に示すように、基板２上に絶縁膜３を形成する。この絶縁膜３は、熱酸化法により、温度９５０℃において膜厚３００ｎｍに成長させたSiO2膜を使用する。絶縁膜３は、基板２の別の領域に図示しないMISFET、MOSFET等の素子を製造する場合において、これら素子の分離用絶縁膜をそのまま利用してもよい。例えば、STIプロセスが第５の実施の形態に係る製造プロセスに組み込まれる場合には、STIのトレンチ内部を埋設するシリコン酸化膜を形成する工程を、前述の絶縁膜３を形成する工程に兼用してもよい。トレンチ内部を埋設するシリコン酸化膜は、例えばTEOSを主原料とするCVD法により形成される。
【０１４９】
図８２に示すように、絶縁膜３上の全面に絶縁膜２１を形成する。絶縁膜２１には、例えばジクロロシランとアンモニアとを主原料とするLPCVD法により成膜され、７０ｎｍの膜厚を有するSi3N4膜を実用的に使用することができる。
【０１５０】
リソグラフィ技術を使用し、幅１０ｎｍの開口パターンを有する図示しないレジストマスクを形成する。このレジストマスクを使用し、図８３に示すように、絶縁膜２１をエッチングによりパターンニングする。エッチングには、例えばCHF3、CF4及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。この後、レジストマスクは剥離される。
【０１５１】
図８４に示すように、絶縁膜２１上を含む基板２上の全面に絶縁膜２２を形成する。絶縁膜２２には、例えばTEOSを主原料とするCVD法により成膜され、１００ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。図８５に示すように、CMP法を使用し、かつ絶縁膜２１をストッパ層として使用し、絶縁膜２２の表面の平坦化を行う。
【０１５２】
リソグラフィ技術を使用し、第１の主電極６、第２の主電極７及びチャネル領域８の形成領域に開口パターンを有する図示しないレジストマスクを絶縁膜２１上及び絶縁膜２２上を含む基板２上の全面に形成する。レジストマスク及び絶縁膜２１をエッチングマスクとして使用し、図８６に示すように、絶縁膜２２をエッチングにより除去し、第１の主電極６及び第２の主電極７を形成するための溝２２Ｔを形成する。エッチングには、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。このとき、絶縁膜２２とその下地の絶縁膜３との間には十分なエッチング選択比を確保することができないので、下地の絶縁膜３の表面がオーバーエッチングされる。第５の実施の形態においては、後述するが、寧ろこのような形状が好ましい。
【０１５３】
図８７に示すように、溝２２Ｔの内部を埋設するように、絶縁膜２１上及び絶縁膜２２上を含む基板２上の全面に主電極形成膜６５を形成する。主電極形成膜６５には、例えばスパッタリング法により成膜され、１００ｎｍの膜厚を有するW膜を実用的に使用することができる。
【０１５４】
図８８に示すように、CMP法を使用し、絶縁膜２１及び絶縁膜２２に達しない程度において、主電極形成膜６５の表面の平坦化を行う。引き続き、図８９に示すように、主電極形成膜６５の表面からその膜厚方向に向かって主電極形成膜６５にエッチバック処理を行い、溝２２Ｔの内部に一定の膜厚の主電極形成膜６５を残存させる。例えば３０ｎｍの膜厚においてこの主電極形成膜６５を残存させ、この主電極形成膜６５から第１の主電極６及び第２の主電極７を形成する。エッチバック処理には、例えばSF6及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１５５】
図９０に示すように、溝２２Ｔ内において露出する絶縁膜２１の側面上、絶縁膜２２の側面上、第１の主電極６の上面上、第２の主電極７の上面上を含む基板２上の全面に絶縁膜２５を形成する。絶縁膜２５には、例えばTEOSを主原料とするCVD法により成膜され、７ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。
【０１５６】
図９１に示すように、絶縁膜２５にエッチバック処理を行い、絶縁膜２５の成膜した膜厚分を除去することにより、溝２２Ｔ内において第１の主電極６の表面及び第２の主電極７の表面を露出することができる。エッチバック処理には、例えばCHF3及びCOガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１５７】
図９２に示すように、溝２２Ｔ内の第１の主電極６の上面及び第２の主電極７の上面に接続するように、絶縁膜２１上及び絶縁膜２２上を含む基板２上の全面に引出電極形成膜６６を形成する。引出電極形成膜６６には、例えばスパッタリング法により成膜され、８０ｎｍの膜厚を有するW膜を実用的に使用することができる。引き続き、図９３に示すように、CMP法を使用し、かつ絶縁膜２１をストッパ層として使用し、引出電極形成膜６６の表面の平坦化を行い、溝２２Ｔの内部に引出電極形成膜６６を埋設する。この引出電極形成膜６６により、第１の主電極６に接続された引出電極６２及び第２の主電極７に接続された引出電極７２を形成する。
【０１５８】
図９４に示すように、引出電極６２及び７２に接続するように、絶縁膜２１上及び絶縁膜２２上を含む基板２上の全面に配線形成膜１２Ａを形成する。配線形成膜１２Ａには、例えばスパッタリング法により成膜され、１００ｎｍの膜厚を有するアルミニウム合金膜を実用的に使用することができる。
【０１５９】
引き続き、リソグラフィ技術により配線形成膜１２Ａ上にレジストマスク２６を形成し、このレジストマスク２６を使用し、図９５に示すように、配線形成膜１２Ａをパターンニングし、配線１２を形成する。ここで、配線１２は、少なくとも製造プロセス中、詳細には後の微粒子８０の整列工程において、第１の主電極６と第２の主電極７との間に電圧を印加するデザインにおいてパターンニングされている。パターンニングには、例えばCl2及びBCl3ガスを使用する反応性イオンエッチングを実用的に使用することができる。この後、レジストマスク２６は剥離する。
【０１６０】
図９６に示すように、絶縁膜２１を選択的に除去し、チャネル領域８を形成するための溝６Ｔを形成する。絶縁膜２１の除去には、例えばCHF3、CF4及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１６１】
図９７に示すように、少なくともチャネル領域８の形成領域に相当する溝６Ｔ内に微粒子８０を散布する。第５の実施の形態において、微粒子８０には平均直径２ｎｍに設定されたSiが使用され、このSiはイソプロピルアルコールに懸濁された状態において前述の図２８に示す散布装置１００を使用して高電圧を印加した中空針状電極１０２から微小液滴として吐出される。この吐出された微小液滴のイソプロピルアルコールは基板２の表面つまり配線１２の表面や絶縁膜３の表面に到達する前に気化し、Siの微粒子つまり微粒子８０のみを配線１２の表面上や絶縁膜３の表面に上に散布することができる。
【０１６２】
図９８に示すように、第１の主電極６と第２の主電極７との間に配線１２を通して例えば１．５Ｖの電圧を印加し、第１の主電極６の第１の電極対向面６１から第２の主電極７の第２の電極対向面７１に向かう第１の方向に電界Ｅを発生させる。この電界Ｅの発生により、ランダムに散布された微粒子８０間に働く引力の作用によって、複数の微粒子８０が第１の方向に一列に数珠繋ぎに整列された単位チャネル８１を複数形成することができる。互いに隣接する単位チャネル８１間は、各々の微粒子８０間に働く斥力によって第２の方向に離間される。すなわち、複数の微粒子８０を一列に数珠繋ぎに整列させた単位チャネル８１を並列に複数本配列したチャネル領域８を形成することができる。微粒子８０を散布し、この散布された微粒子８０を整列後、これらの微粒子８０に例えばＡｒＦエキシマレーザー光を照射し、単位チャネル８１の微粒子８０間を結合させるとともに、単位チャネル８１の一端の微粒子８０を第１の電極対向面６１に結合し、単位チャネル８１の他端の微粒子８０を第２の電極対向面７１に結合することができる。
【０１６３】
ここで、下地の絶縁膜３がオーバーエッチングされ、この部分に第１の主電極６及び第２の主電極７が形成されているので、第１の主電極６の下面及び第２の主電極７の下面は、微粒子８０が散布される溝６Ｔの底面に比べて低く設定される構造を有する。つまり、微粒子８０には、第１の主電極６の底面と第１の電極対向面６１との角部分に発生する電場ではなく、第１の電極対向面６１の中央部分の均一性の良い電場を印加することができ、同様に、第２の主電極７の底面と第２の電極対向面７１との角部分に発生する電場ではなく、第２の電極対向面７１の中央部分の均一性の良い電場を印加することができる。
【０１６４】
図９９に示すように、溝６Ｔ内の整列された微粒子８０上を含む基板２上の全面に絶縁膜９を形成する。この絶縁膜９には、例えばALD法により成膜され、５ｎｍの膜厚を有するHfSiON膜を実用的に使用することができる。また、絶縁膜９には、ゲート絶縁膜として最適なSiON膜、SiO2膜等の単層膜やそれらを有する複合膜を使用することができる。
【０１６５】
図１００に示すように、配線１２を除去するとともに、配線１２上に散布された不必要な微粒子８０を絶縁膜９とともに除去する。配線１２の除去には、希塩酸を用いたウェットエッチングを使用することができる。
【０１６６】
図１０１に示すように、絶縁膜９上を含む基板２の全面上に制御電極形成膜１０Ａを形成する。制御電極形成膜１０Ａには、例えばシランを主原料としPH3を添加したLPCVD法により成膜され、Pがドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば１００ｎｍの膜厚により成膜される。このシリコン多結晶膜のステップカバレッジは良好であり、溝６Ｔの内部を完全に充填することができ、溝６Ｔ上の表面においてシリコン多結晶膜の表面を平坦化することができる。
【０１６７】
図１０２に示すように、制御電極形成膜１０Ａにエッチバック処理を行い、溝６Ｔの内部において制御電極形成膜１０Ａを一定の膜厚残存させ、この残存させた制御電極形成膜１０Ａから制御電極１０を形成する。エッチバック処理には例えばHBr及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができ、終点検出を利用して一定の膜厚を残存させる。ここで、一定の膜厚とは例えば３５ｎｍである。この制御電極１０を形成する工程が終了すると、第５の実施の形態に係るスイッチング素子５を完成させることができる。
【０１６８】
図１０３に示すように、スイッチング素子５上を含む基板２上の全面にパッシベーション膜１１を形成する。パッシベーション膜１１には、例えばTEOSを主原料とするCVD法により成膜され、１５０ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。なお、図示しないが、この後、パッシベーション膜１１上に、第１の主電極６、第２の主電極７のそれぞれに接続される配線を形成し、更に配線上にファイナルパッシベーション膜を形成する。これら一連の製造工程が終了すると、第５の実施の形態に係る半導体装置１を完成させることができる。
【０１６９】
このようなスイッチング素子５の製造方法及び半導体装置１の製造方法においては、パターンを微細化することができ、パターンの加工寸法精度を向上することができ、しかも微細パターンの配置位置の制御を容易に実現することができる。
【０１７０】
（第６の実施の形態） 
次に、本発明の第６の実施の形態を図１０４乃至図１１３を用いて説明する。第６の実施の形態は、二重ドット構造を採用するメモリセル（スイッチング素子）を備えた半導体記憶装置（半導体装置）に本発明を適用した例を説明するものである。
【０１７１】
まず最初に、厚さ７２０μｍの基板２を準備し、基板２の表面を沸酸により洗浄する。この後、図１０４に示すように、基板２上の素子分離領域にSTIプロセスを使用してトレンチを形成した後、トレンチ内部を埋設する絶縁膜３を形成する。
【０１７２】
図１０５に示すように、基板２の素子形成領域の表面上において、絶縁膜９を形成する。絶縁膜９には、例えば熱酸化法により、温度９５０℃において膜厚２ｎｍに成長させたSiO2膜を使用する。また、絶縁膜９には、HfSiON膜若しくはSiON膜の単層膜、又はそれとSiO2膜とを積層した複合膜を使用することができる。引き続き、リソグラフィ技術を使用して素子形成領域に開口パターンを有する図示しないレジストマスクを形成し、このレジストマスクを使用して基板２の表面の不純物濃度を調節する。例えば、加速電圧１０ｋＶにおいてイオン注入法を使用して硼素（B）イオンを注入し、レジストマスクの剥離処理後に熱処理による不純物活性化と拡散とを行うことにより、表面近傍の不純物濃度を１０16atoms／cm3程度に調節することができる。
【０１７３】
図１０６に示すように、少なくとも素子形成領域の絶縁膜９上に微粒子８０を散布する。第６の実施の形態において、微粒子８０には平均直径５ｎｍに設定されたSiが使用され、このSiはイソプロピルアルコールに懸濁された状態において前述の図２８に示す散布装置１００を使用して高電圧を印加した中空針状電極１０２から微小液滴として吐出される。この吐出された微小液滴のイソプロピルアルコールは基板２の表面つまり絶縁膜９の表面に到達する前に気化し、Siの微粒子つまり微粒子８０のみを絶縁膜９の表面上に散布することができる。
【０１７４】
真空中において、図示しない２枚の電極板の間に基板２を設置し、電極板間に電圧を印加することにより、図１０７に示すように、基板２の表面をその法線方向を向いた電場に晒し、絶縁膜９の表面上の微粒子８０を整列させる。基板２の誘電率の差を反映して、素子形成領域の絶縁膜９上に微粒子８０を整列させる条件においては、素子分離領域の絶縁膜３上の電場の強度は微粒子８０を整列するために十分ではない。微粒子８０は整列する際に、面内においては斥力が働き互いに離れるので、被覆率は最密充填よりも小さくなる。典型的な例として、直径５ｎｍの微粒子が最密充填した場合の面密度は２．３×１０12個／cm2であるが、微粒子が互いに表面を２ｎｍ離して１層整列した場合の面密度は１．２×１０12個／cm2となる。従って、１ＭＬ分の微粒子を散布しておき、互いに表面を２ｎｍ離して整列させると、大部分が縦に二個連なった微粒子列を１×１０12個／cm2程度の面密度において形成することができる。メモリセルの二重ドット構造は、チャネル領域のキャリアが退けられることにより、メモリとしての効果を十分に発現するためには、ドットの面密度として２．５×１０11個／cm2以上であれば良いので、第６の実施の形態に係る半導体記憶装置１における面密度により、十分に条件を満たすことができる。
【０１７５】
次に、図１０８に示すように、微粒子８０上を覆う絶縁膜９１を形成する。絶縁膜９１には、例えばTEOSを主原料とするCVD法により成膜され、１５ｎｍの膜厚を有するSiO2膜を実用的に使用することができる。引き続き、９５０℃の熱酸化条件に晒し、図１０９に示すように、微粒子８０の表面を酸化させる。この酸化量は例えば１ｎｍに調節する。このとき、絶縁膜９においても熱酸化が進行するので、絶縁膜９の膜厚は１ｎｍ程度増加する。
【０１７６】
図１１０に示すように、絶縁膜９１上を含む基板２の全面上に制御電極形成膜１０Ａを形成する。制御電極形成膜１０Ａには、例えばシランを主原料としPH3を添加したLPCVD法により成膜され、Pがドープされたシリコン多結晶膜を実用的に使用することができる。シリコン多結晶膜は例えば４０ｎｍの膜厚により成膜される。
【０１７７】
図１１１に示すように、電極形成膜１０Ａにパターンニングを行い、制御電極１０を形成する。パターンニングには、リソグラフィ技術により形成されたレジストマスクを使用し、HBr及びO2ガスを使用する反応性イオンエッチングにより行うことができる。制御電極１０は、図示しないが、同図１１１中、紙面に対して垂直方向に延在するワード線に一体に接続されている。
【０１７８】
図１１２に示すように、制御電極１０をエッチングマスクとして使用し、制御電極１０の周囲に露出する絶縁膜９１、微粒子８０及び絶縁膜９のそれぞれをパターンニングにより除去する。このパターンニングには、例えばCHF3及びO2ガスを使用する反応性イオンエッチングを実用的に使用することができる。
【０１７９】
図１１３に示すように、リソグラフィ技術を使用し、素子形成領域に開口パターンを有する図示しないレジストマスクと制御電極１０とをマスクとして使用し、基板２の主面部にソース領域及びドレイン領域として使用される一対の第１の主電極６及び第２の主電極７を形成する。第１の主電極６及び第２の主電極７は、イオン注入法を使用し、加速電圧１ｋＶにおいてAsイオンを基板２の表面近傍に注入し、レジストマスクの剥離処理後に、熱処理による不純物活性化と拡散とを行うことにより形成する。第１の主電極６、第２の主電極７のそれぞれの不純物濃度は１０20atoms／cm3程度に調整される。第１の主電極６及び第２の主電極７を形成する工程が終了すると、情報を蓄積可能なスイッチング素子５つまり二重ドット構造を備えたメモリセルを完成させることができる。
【０１８０】
この後、図示しないが、メモリセルの第１の主電極６又は第２の主電極７に接続されるビット線又はソース線を形成する工程等が終了すると、第６の実施の形態に係る半導体記憶装置１を完成させることができる。
【０１８１】
なお、第６の実施の形態は微粒子８０にSi微粒子を使用しているが、本発明においては、Si以外に例えばFePt、Au、Ag、CdSe、SiO2のいずれかを微粒子８０として使用することができる。これらの材料においては、比較的容易に微粒子８０を製作することができるので、利用がし易い。また、本発明においては、炭素粒子やフラーレンも微粒子８０として適した大きさのものを得ることができ、特にＣ60のダイマーは楕円体の代替形状として適している。また、本発明においては、微粒子８０が球体や楕円体に限られるものではなく、多面体形状や柱状形状を有する微粒子８０であってもよい。
【０１８２】
（その他の実施の形態）
なお、本発明は前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、変更可能である。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１の実施の形態に係るスイッチング素子を備えた半導体装置の要部断面図である。
【図２】図１に示す半導体装置のＦ２−Ｆ２切断線における要部断面図である。
【図３】図１に示すスイッチング素子の基本的構造及び製造方法を説明する第１の製造工程における模式的斜視図である。
【図４】スイッチング素子の第２の製造工程における模式的斜視図である。
【図５】双極子間の相互作用力を示す説明図である。
【図６】図１に示すスイッチング素子の主電極形状の変形例を示す平面図である。
【図７】図３に示すスイッチング素子の拡大模式図である。
【図８】図４に示すスイッチング素子の拡大模式図である。
【図９】第１の実施の形態に係るスイッチング素子の第１の変形例を示す拡大模式図である。
【図１０】第１の実施の形態に係るスイッチング素子の第２の変形例を示す拡大模式図である。
【図１１】（Ａ）は第１の実施の形態に係るスイッチング素子の第３の変形例を示す模式的斜視図であり、（Ｂ）は（Ａ）に示すスイッチング素子の要部拡大断面図である。
【図１２】（Ａ）及び（Ｂ）はいずれも第１の実施の形態に係る第４の変形例を示すスイッチング素子のチャネル領域において、微粒子に働く力を説明する模式図である。
【図１３】（Ａ）は図１２に示す第４の変形例に係るスイッチング素子の第１の製造工程における模式的断面図であり、（Ｂ）はスイッチング素子の第２の製造工程における模式的断面図である。
【図１４】（Ａ）は第１の実施の形態に係る第５の変形例を示すスイッチング素子の第１の製造工程における模式的断面図であり、（Ｂ）はスイッチング素子の第２の製造工程における模式的断面図である。
【図１５】（Ａ）は第１の実施の形態に係る第２の使用方法を説明するスイッチング素子の模式的斜視図であり、（Ｂ）はスイッチング素子の第１及び第２の主電極並びにチャネル領域を示す模式的斜視図であり、（Ｃ）は絶縁膜及び制御電極の模式的斜視図である。
【図１６】第１の実施の形態に係る他の使用方法を説明するスイッチング素子の模式的斜視図である。
【図１７】第１の実施の形態に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図１８】（Ａ）は第２の工程断面図、（Ｂ）は（Ａ）の中央部分（チャネル領域部分）を紙面に対して垂直に切断した断面図（以下、「切断断面図」という。）である。
【図１９】（Ａ）は第３の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２０】（Ａ）は第４の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２１】（Ａ）は第５の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２２】（Ａ）は第６の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２３】（Ａ）は第７の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２４】（Ａ）は第８の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２５】（Ａ）は第９の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２６】（Ａ）は第１０の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２７】（Ａ）は第１１の工程断面図、（Ｂ）は（Ａ）の切断断面図である。
【図２８】第１の実施の形態に係る散布装置の概略構成である。
【図２９】本発明の第１の実施の形態の変形例に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図３０】第２の工程断面図である。
【図３１】第３の工程断面図である。
【図３２】第４の工程断面図である。
【図３３】本発明の第２の実施の形態に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図３４】第２の工程断面図である。
【図３５】第３の工程断面図である。
【図３６】第４の工程断面図である。
【図３７】第５の工程断面図である。
【図３８】第６の工程断面図である。
【図３９】第７の工程断面図である。
【図４０】第８の工程断面図である。
【図４１】第９の工程断面図である。
【図４２】第１０の工程断面図である。
【図４３】第１１の工程断面図である。
【図４４】第１２の工程断面図である。
【図４５】第１３の工程断面図である。
【図４６】第１４の工程断面図である。
【図４７】第１５の工程断面図である。
【図４８】第１６の工程断面図である。
【図４９】本発明の第３の実施の形態に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図５０】第２の工程断面図である。
【図５１】第３の工程断面図である。
【図５２】第４の工程断面図である。
【図５３】第５の工程断面図である。
【図５４】第６の工程断面図である。
【図５５】第７の工程断面図である。
【図５６】第８の工程断面図である。
【図５７】第９の工程断面図である。
【図５８】第１０の工程断面図である。
【図５９】第１１の工程断面図である。
【図６０】第１２の工程断面図である。
【図６１】第１３の工程断面図である。
【図６２】第１４の工程断面図である。
【図６３】第１５の工程断面図である。
【図６４】第１６の工程断面図である。
【図６５】第１７の工程断面図である。
【図６６】第１８の工程断面図である。
【図６７】第１９の工程断面図である。
【図６８】第２０の工程断面図である。
【図６９】第２１の工程断面図である。
【図７０】第２２の工程断面図である。
【図７１】第２３の工程断面図である。
【図７２】第２４の工程断面図である。
【図７３】本発明の第４の実施の形態に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図７４】第２の工程断面図である。
【図７５】第３の工程断面図である。
【図７６】第４の工程断面図である。
【図７７】第５の工程断面図である。
【図７８】第６の工程断面図である。
【図７９】第７の工程断面図である。
【図８０】第８の工程断面図である。
【図８１】本発明の第５の実施の形態に係るスイッチング素子及び半導体装置の製造方法を説明する第１の工程断面図である。
【図８２】第２の工程断面図である。
【図８３】第３の工程断面図である。
【図８４】第４の工程断面図である。
【図８５】第５の工程断面図である。
【図８６】第６の工程断面図である。
【図８７】第７の工程断面図である。
【図８８】第８の工程断面図である。
【図８９】第９の工程断面図である。
【図９０】第１０の工程断面図である。
【図９１】第１１の工程断面図である。
【図９２】第１２の工程断面図である。
【図９３】第１３の工程断面図である。
【図９４】第１４の工程断面図である。
【図９５】第１５の工程断面図である。
【図９６】第１６の工程断面図である。
【図９７】第１７の工程断面図である。
【図９８】第１８の工程断面図である。
【図９９】第１９の工程断面図である。
【図１００】第２０の工程断面図である。
【図１０１】第２１の工程断面図である。
【図１０２】第２２の工程断面図である。
【図１０３】第２３の工程断面図である。
【図１０４】本発明の第６の実施の形態に係るスイッチング素子及び半導体記憶装置の製造方法を説明する第１の工程断面図である。
【図１０５】第２の工程断面図である。
【図１０６】第３の工程断面図である。
【図１０７】第４の工程断面図である。
【図１０８】第５の工程断面図である。
【図１０９】第６の工程断面図である。
【図１１０】第７の工程断面図である。
【図１１１】第８の工程断面図である。
【図１１２】第９の工程断面図である。
【図１１３】第１０の工程断面図である。
【符号の説明】
【０１８４】
１  半導体装置又は半導体記憶装置
２  基板
２Ｗ  シリコン単結晶ウェーハ
３Ｔ、６Ｔ、８Ｔ、２２Ｔ  溝
２３、２６、５１  レジストマスク
４３  塗布膜
５  スイッチング素子
６  第１の主電極
６１  第１の電極対向面
６２、７２  引出電極
６５  主電極形成膜
６６  引出電極形成膜
７  第２の主電極
７１  第２の電極対向面
８  チャネル領域
８０、８０Ｌ、８０Ｓ  微粒子
８１  単位チャネル
８５  絶縁体
８６  ポリエチレンオキシド
８７、８９  混合膜
８８  ポリビニルアルコール
３、９、１３、１５、２１、２２、２４、２５、９１  絶縁膜
１０  制御電極
１０Ａ  制御電極形成膜
１１、１４  パッシべーション膜
１１Ｈ  接続孔
１２  配線
１２Ａ  配線形成膜  １００  散布装置
１０１  基板ステージ
１０２  中空針状電極
１０３  溶液吐出ポンプ
１０４、１０６  配管
１０５  原料容器
１０７  引出電極
１０８  電圧制御ユニット
【図１】
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【図２】
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【図３】
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【図４】
2007324480.tif 000009
【図５】
2007324480.tif 000010
【図６】
2007324480.tif 000011
【図７】
2007324480.tif 000012
【図８】
2007324480.tif 000013
【図９】
2007324480.tif 000014
【図１０】
2007324480.tif 000015
【図１１】
2007324480.tif 000016
【図１２】
2007324480.tif 000017
【図１３】
2007324480.tif 000018
【図１４】
2007324480.tif 000019
【図１５】
2007324480.tif 000020
【図１６】
2007324480.tif 000021
【図１７】
2007324480.tif 000022
【図１８】
2007324480.tif 000023
【図１９】
2007324480.tif 000024
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2007324480.tif 000037
【図３３】
2007324480.tif 000038
【図３４】
2007324480.tif 000039
【図３５】
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【図３６】
2007324480.tif 000041
【図３７】
2007324480.tif 000042
【図３８】
2007324480.tif 000043
【図３９】
2007324480.tif 000044
【図４０】
2007324480.tif 000045
【図４１】
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【図４２】
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【図４３】
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【図４４】
2007324480.tif 000049
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
2007324480.tif 000076
【図７２】
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【図７３】
2007324480.tif 000078
【図７４】
2007324480.tif 000079
【図７５】
2007324480.tif 000080
【図７６】
2007324480.tif 000081
【図７７】
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【図７８】
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【図７９】
2007324480.tif 000084
【図８０】
2007324480.tif 000085
【図８１】
2007324480.tif 000086
【図８２】
2007324480.tif 000087
【図８３】
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【図８４】
2007324480.tif 000089
【図８５】
2007324480.tif 000090
【図８６】
2007324480.tif 000091
【図８７】
2007324480.tif 000092
【図８８】
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【図８９】
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【図９０】
2007324480.tif 000095
【図９１】
2007324480.tif 000096
【図９２】
2007324480.tif 000097
【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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