(57)【要約】【課題】本発明は、「Ｐｎ＜Ｐｐ」の関係を満たすデュアルメタルゲート電極構造の半導体装置及びデュアルメタルゲート電極構造の半導体装置を容易に製造する製造方法を提供するものである。【解決手段】ゲート絶縁膜を形成し、前記ゲート絶縁膜上に第一の金属膜を成膜することによりｎＭＯＳトランジスタのゲート電極を形成し、ｐＭＯＳトランジスタ領域の前記第一の金属膜を剥離し、シリコン膜を成膜し、前記第一の金属膜より大きい仕事関数を有する第二の金属膜と前記シリコン膜とを反応させてｐＭＯＳトランジスタのゲート電極となる金属シリコン化合物を形成する。【選択図】図１
2007324230.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に第一の金属膜を成膜することによりｎＭＯＳトランジスタのゲート電極を形成し、ｐＭＯＳトランジスタ領域の前記第一の金属膜を剥離し、シリコン膜を成膜し、前記第一の金属膜より大きい仕事関数を有する第二の金属膜と前記シリコン膜とを反応させてｐＭＯＳトランジスタのゲート電極となる金属シリコン化合物を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体の製造方法において、前記第一の金属膜は、III族又はIV族を含む化合物であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体の製造方法において、前記第二の金属膜は、プラチナ、ニッケル、パラジウム、レニウム、ロジウム、及びイリジウムの少なくとも一つを含む化合物であることを特徴とする半導体装置の製造方法。
【請求項４】
ｎＭＯＳトランジスタのゲート電極が第一の金属膜と該第一の金属膜より大きい仕事関数を有する金属シリコン化合物の積層電極であり、ｐＭＯＳトランジスタのゲート電極が前記金属シリコン化合物であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第一の金属膜は、III族又はIV族を含む化合物であり、前記金属シリコン化合物は、プラチナ、ニッケル、パラジウム、レニウム、ロジウム、及びイリジウムの少なくとも一つを含む化合物であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、金属膜をゲート電極に用いたデュアルメタルゲート構造の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化を実現するために、デバイスの微細化が追求されてきている。しかし、デバイスの微細化には限界がある。従って、次世代デバイスにおいてはゲート酸化膜のスケーリングが困難である。また、デバイスの微細化によってゲート電極の空乏化を無視できなくなる。
【０００３】
ゲート電極の空乏化に対しては、メタルゲート電極構造を採用することが提案されている。しかし、メタルゲート電極構造の場合、トランジスタの閾値は、チャネル領域の不純物濃度とゲート電極の仕事関数に依存する。従って、ｎＭＯＳ（ｎ−ｃｈａｎｎｅｌ  ＭＯＳ）とｐＭＯＳ（ｐ−ｃｈａｎｎｅｌ  ＭＯＳ）のそれぞれに異なる仕事関数を有する導電体材料を用いること（デュアルメタルゲート電極構造）が必要となる。ここで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート電極の仕事関数が式１の関係を満たしている必要がある。
Ｐｎ  ＜  Ｐｐ  ・・・  （式１）
（Ｐｎ：ｎＭＯＳトランジスタのゲート電極の仕事関数）
（Ｐｐ：ｐＭＯＳトランジスタのゲート電極の仕事関数）
【０００４】
式１の関係を満たす金属材料の一例として、ｎＭＯＳトランジスタのゲート電極はエルビウム（Ｅｒ）、イットリウム（Ｙ）等が、ｐＭＯＳトランジスタのゲート電極は貴金属（プラチナ（Ｐｔ）、ルテニウム（Ｒｕ）等）が考えられる。
【０００５】
ここで、半導体装置の製造方法の一つとして化学気相成長（ＣＶＤ）法又は特許文献１に開示されているフルシリサイド（ＦＵＳＩ）法が知られている。しかし、これらの方法を用いてデュアルメタルゲート構造の半導体装置を製造する場合、特性が劣化する点、加工が困難である点等が問題となっていた。従って、これらの方法は、デュアルメタルゲート電極構造の半導体装置の製造方法に適しているとはいえなかった。
【特許文献１】特開２００５−１２３６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、式１の関係を満たすデュアルメタルゲート電極構造の半導体装置及びデュアルメタルゲート電極構造の半導体装置を容易に製造する製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の第一の態様によれば、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に第一の金属膜を成膜することによりｎＭＯＳトランジスタのゲート電極を形成し、ｐＭＯＳトランジスタ領域の前記第一の金属膜を剥離し、シリコン膜を成膜し、前記第一の金属膜より大きい仕事関数を有する第二の金属膜と前記シリコン膜とを反応させてｐＭＯＳトランジスタのゲート電極となる金属シリコン化合物を形成することを特徴とする半導体装置の製造方法が提供される。
【０００８】
本発明の第二の態様によれば、ｎＭＯＳトランジスタのゲート電極が第一の金属膜と該第一の金属膜より大きい仕事関数を有する金属シリコン化合物の積層電極であり、ｐＭＯＳトランジスタのゲート電極が前記金属シリコン化合物であることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ｎＭＯＳ及びｐＭＯＳのゲート電極に金属材料を用いたデュアルメタルゲート電極構造の半導体装置を容易に製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明についての具体的な実施例を説明する。なお、以下の内容は、本発明の実施の一態様であって、本発明は、これに限られるものではない。
【００１１】
＜実施例１＞
以下に、本発明に係るデュアルメタルゲート電極構造の半導体装置の製造方法についての実施例を、図１及び図２を用いて説明する。
【００１２】
はじめに、図１（ａ）が示すように、素子分離１０２を有した単結晶シリコン基板１０１上にハフニウム（Ｈｆ）を含むゲート絶縁膜１０３（膜厚＝２ｎｍ）を形成する。次に、ゲート絶縁膜１０３上にバリアメタル（ＴｉＳｉＮ）膜１０４（膜厚＝１０ｎｍ）を成膜する。ゲート絶縁膜の形成及びＴｉＳｉＮ膜１０４の成膜方法の一例としてＣＶＤ法が考えられる。
【００１３】
図１（ａ）が示す工程の次に、図１（ｂ）が示すように、ｎＭＯＳ領域のＴｉＳｉＮ膜１０４を剥離する。ＴｉＳｉＮ膜を剥離する方法の一例として、ＨＦを含んでいる水溶液を利用することが考えられる。
【００１４】
図１（ｂ）が示す工程の次に、図１（ｃ）が示すように、例えば、多結晶シリコン膜１０５を堆積した後、さらにその上に、シリコン窒化膜１０６（膜厚＝１００ｎｍ）を堆積する。なお、シリコン窒化膜を成膜する前に、多結晶シリコン膜中のｎＭＯＳ領域にヒ素（Ａｓ＋）イオンを、ｐＭＯＳ領域にホウ素（Ｂ＋）イオンをイオン注入しても良い。イオン注入が実行されることによって、低抵抗化することができる。イオン注入を実行する際には、多結晶シリコン膜を突き抜けることがない限り、低抵抗化することができる範囲の条件を任意に設定して良い。
【００１５】
図１（ａ）〜（ｃ）が示す工程を実行することによって、ｎＭＯＳ領域のゲート絶縁膜１０３はＴｉＳｉＮ膜１０４と接し、ｐＭＯＳ領域のゲート絶縁膜１０３はシリコン膜１０５と接する構造が生成される。
【００１６】
図１（ｃ）が示す工程の次に、図１（ｄ）が示すように、例えば、３０ｎｍのゲート幅パターンにシリコン窒化膜１０６、多結晶シリコン膜１０５及びＴｉＳｉＮ膜１０４を異方性エッチングし、ゲート電極パターンを形成する。
【００１７】
図１（ｄ）が示す工程の次に、図１（ｅ）が示すように、シリコン窒化膜（膜厚＝５ｎｍ）を堆積した後、反応性イオンエッチング（ＲＩＥ）法によりエッチバックすることによって、電極パターンの側壁部分を囲むシリコン窒化膜１０７を形成する。次に、浅い拡散層１０８（接合の深さ＝１５ｎｍ、ピーク濃度＞１Ｅ２１／ｃｍ３）を形成する。浅い拡散層１０８を形成する方法の一例として、ｎＭＯＳ領域にヒ素イオン（Ａｓ＋）を、ｐＭＯＳ領域にホウ素イオン（Ｂ＋）をイオン注入し、８００℃、５ｓｅｃの加熱処理を施す方法が考えられる。
【００１８】
図１（ｅ）が示す工程の次に、図２（ｆ）が示すように、シリコン窒化膜（膜厚＝１５ｎｍ）及びシリコン酸化膜（膜厚＝１５ｎｍ）を堆積した後、ＲＩＥ法によりエッチバックすることによって、電極パターンの側壁部分を囲むシリコン窒化膜１０９（膜厚＝１５ｎｍ）及びシリコン酸化膜１１０（膜厚＝１５ｎｍ）を形成する。次に、深い拡散層１１１（接合の深さ＝４５ｎｍ、ピーク濃度＞１Ｅ２１／ｃｍ３）を形成する。深い拡散層１１１を形成する方法の一例として、ｎＭＯＳ領域にリンイオン（Ｐ＋）を、ｐＭＯＳ領域にホウ素イオン（Ｂ＋）をイオン注入し、１０４０℃、５ｓｅｃの加熱処理を施す方法が考えられる。次に、浅い拡散層１０８上にシリサイド層１１２を形成する。シリサイド層１１２を形成する方法の一例として、ニッケル膜（膜厚＝１０ｎｍ）を全面に堆積し、３５０℃、３０ｓｅｃの加熱処理を施してニッケル膜とシリコン基板１０１を反応させ、硫酸と過酸化水素水の混合液を用いて未反応のニッケル膜を除去し、５００℃、３０ｓｅｃの加熱処理を施す方法が考えられる。
【００１９】
図２（ｆ）が示す工程の次に、図２（ｇ）が示すように、第一の層間膜１１３（膜厚＝２５０ｎｍ）を成膜した後、シリコン窒化膜１０６の表面が露出するまで平坦化する。平坦化する方法の一例として、化学的機械研磨（ＣＭＰ）法が考えられる。次に、ＲＩＥ法によりエッチバックすることによって、ゲート電極表面のシリコン膜１０５が露出するようにシリコン窒化膜１０６を除去する。なお、ＣＭＰ法によって、シリコン窒化膜１０６を除去しても良い。
【００２０】
次に、図２（ｈ）が示すように、ゲート電極上に、例えば、プラチナ膜１１４（膜厚＝５０ｎｍ）を全面に堆積する。
【００２１】
図２（ｈ）が示す工程の次に、図２（ｉ）が示すように、シリコン膜１０５をシリサイド化して、プラチナシリサイド層１１５にする。シリサイド化する方法の一例として、４５０℃、６０ｓｅｃの加熱処理を施し、シリコン膜１０５とプラチナ膜１１４を反応させる方法が考えられる。なお、ｎＭＯＳ領域は、シリコン膜１０５の下層に、プラチナの拡散を抑制するＴｉＳｉＮ膜１０４が存在するので、ＴｉＳｉＮ膜１０４よりも下層にプラチナが拡散することはない。
【００２２】
図１及び図２（ｆ）〜（ｉ）が示す工程を実行することによって、ｎＭＯＳ領域のゲート絶縁膜１０３はＴｉＳｉＮ膜１０４と接し、ｐＭＯＳ領域のゲート絶縁膜１０３はプラチナシリサイド層１１５と接する構造が生成される。
【００２３】
図２（ｉ）が示す工程の次に、図２（ｊ）が示すように、コンタクト１１７を形成する。コンタクト１１７を形成する方法の一例として、第二の層間膜１１６（膜厚＝５０ｎｍ）を堆積し、その上に所望のコンタクトパターンを形成し、コンタクトパターンの内部にチタン膜（膜厚＝１５ｎｍ）、窒化チタン膜（膜厚＝２０ｎｍ）又はタングステン膜（膜厚＝２５０ｎｍ）を埋め込み、ＣＭＰ法によって平坦化する方法が考えられる。次に、コンタクト１１７を電気的につなぐ銅配線１１９を形成する。コンタクト１１７を形成する方法の一例として、第三の層間膜１１８（膜厚１５０ｎｍ）を堆積し、所望の溝パターンを形成し、窒化タンタル膜（膜厚＝１０ｎｍ）又は銅膜（膜厚＝１５０ｎｍ）を埋め込み、ＣＭＰ法によって平坦化する方法が考えられる。
【００２４】
図１及び図２の工程を実行することによって、式１の関係を満たすデュアルメタルゲート構造の半導体装置を容易に製造することができる。
【００２５】
なお、デュアルメタルゲート構造の半導体装置の仕事関数は、Ｐｎ＝４．３［ｅＶ］程度、Ｐｐ＝４．８［ｅＶ］程度が目安となる。
【００２６】
実施例１では、ｎＭＯＳトランジスタのゲート電極材料をＣＶＤ法によって形成した後、ｐＭＯＳ電極材料をＦＵＳＩ法によって形成した。ここで、ｐＭＯＳトランジスタのゲート電極の材料となる貴金属は、ＣＶＤ法による加工が難しく、かつ、仕事関数が熱に依存して変動するという特性を持っている。また、ｎＭＯＳトランジスタのゲート電極の材料となる金属は、ゲート絶縁膜を容易に還元するという特性を持っている。上述の方法によれば、これらの特性に起因する問題を回避することができ、結果的に、デュアルメタルゲート構造の半導体装置を容易に製造することができる。なお、式１の関係を満たす金属膜を生成する方法は、ＣＶＤ法及びＦＵＳＩ法に限られるものではない。
【００２７】
＜実施例２＞
実施例１では、ｎＭＯＳトランジスタのゲート電極の材料としてＴｉＳｉＮを用いた例を示したが、III族（チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ））又はIV族（バナウジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ））を含む金属（仕事関数＝４．０〜４．３ｅＶ）を用いても良い。これらの金属は、ＴｉＳｉＮと同様に、デュアルメタルゲートにおけるｎＭＯＳトランジスタに好適な仕事関数を有しているからである。
【００２８】
＜実施例３＞
実施例１，２では、ｐＭＯＳトランジスタのゲート電極の材料としてプラチナシリサイドを用いた例を示したが、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）又はこれらの組み合わせを含むシリコン化合物（仕事関数＝４．７〜５．２ｅＶ）でも良い。これらの金属は、デュアルメタルゲートにおけるｎＭＯＳトランジスタのゲート電極に好適な仕事関数を有しているとともに、実施例２で説明した金属に対して、式１の関係を満たしているからである。
【００２９】
＜実施例４＞
その他の例としては、トランジスタのゲート電極をバリアメタル材料との積層構造にしても良い。このような積層構造は、トランジスタのゲート電極の材料となる金属が高い仕事関数を有する金属の拡散を抑制できない場合に有効である。また、上記実施例１〜３では、ゲート絶縁膜の材料としてＨｆ系酸化膜を用いた例を示したが、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、又はＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、上記酸化物の積層膜でも良い。
【図面の簡単な説明】
【００３０】
【図１】（ａ）〜（ｅ）は、本発明に係る半導体装置の製造方法を示したものである。
【図２】（ｆ）〜（ｊ）は、本発明に係る半導体装置の製造方法を示したものである。
【符号の説明】
【００３１】
１０１  単結晶シリコン基板
１０２  素子分離
１０３  ゲート絶縁膜
１０４  バリアメタル（ＴｉＳｉＮ）膜
１０５  多結晶シリコン膜
１０６  シリコン窒化膜
１０７，１０９  電極パターンの側壁部分を囲むシリコン窒化膜
１０８  浅い拡散層
１１０  シリコン酸化膜
１１１  深い拡散層
１１２  シリサイド層
１１３  第一の層間膜
１１４  プラチナ膜
１１５  プラチナシリサイド層
１１６  第二の層間膜
１１７  コンタクト
１１８  第三の層間膜
１１９  銅配線
【図１】
2007324230.tif 000003
【図２】
2007324230.tif 000004
【手続補正書】
【提出日】平成19年5月30日(2007.5.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
はじめに、図１（ａ）が示すように、素子分離１０２を有した単結晶シリコン基板１０１上にハフニウム（Ｈｆ）を含むゲート絶縁膜１０３（膜厚＝２ｎｍ）を形成する。次に、ゲート絶縁膜１０３上にバリアメタル（ＴｉＳｉＮ）膜１０４（膜厚＝１０ｎｍ）を成膜する。ゲート絶縁膜１０３の形成及びＴｉＳｉＮ膜１０４の成膜方法の一例としてＣＶＤ法が考えられる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図１（ｃ）が示す工程の次に、図１（ｄ）が示すように、例えば、３０ｎｍのゲート幅パターンにシリコン窒化膜１０６、多結晶シリコン膜１０５及びゲート絶縁膜１０３を異方性エッチングし、ゲート電極パターンを形成する。このとき、ｎＭＯＳ領域では、ＴｉＳｉＮ膜１０４も異方性エッチングする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
実施例１，２では、ｐＭＯＳトランジスタのゲート電極の材料としてプラチナシリサイドを用いた例を示したが、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）又はこれらの組み合わせを含むシリコン化合物（仕事関数＝４．７〜５．２ｅＶ）でも良い。これらの金属は、デュアルメタルゲートにおけるｐＭＯＳトランジスタのゲート電極に好適な仕事関数を有しているとともに、実施例２で説明した金属に対して、式１の関係を満たしているからである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
＜実施例４＞
その他の例としては、トランジスタのゲート電極をバリアメタル材料との積層構造にしても良い。このような積層構造は、トランジスタのゲート電極の材料となる金属が高い仕事関数を有する金属の拡散を抑制できない場合に有効である。また、上記実施例１〜３では、ゲート絶縁膜の材料としてハフニウム系酸化膜を用いた例を示したが、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、又はＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、上記酸化物の積層膜でも良い。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2007324230.tif 000005