(57)【要約】【課題】省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供する。【解決手段】本発明に係る半導体装置１００は、半導体基板１と、半導体基板１上に形成されたサブコレクタ層２と、サブコレクタ層２上に形成されたコレクタ層３と、コレクタ層３上に形成されたベース層４と、ベース層４上に形成されたエミッタ層５と、コレクタ層３と接続されるコレクタ電極８ａと、ベース層４と接続されるベース電極７と、エミッタ層５と接続されるエミッタ電極６と、サブコレクタ層２をスパイラル状に区画する絶縁領域１６と、スパイラル状に区画されたサブコレクタ層２の一端に接続される第１のインダクタ電極８ｂと、スパイラル状に区画されたサブコレクタ層２の他端に接続される第２のインダクタ電極８ｃとを備える。【選択図】図１
2007324422.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたサブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と、
前記コレクタ層と接続されるコレクタ電極と、
前記ベース層と接続されるベース電極と、
前記エミッタ層と接続されるエミッタ電極と、
前記サブコレクタ層をスパイラル状に区画する絶縁領域と、
前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極と、
前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極とを備える
ことを特徴とする半導体装置。
【請求項２】
前記絶縁領域は、イオン注入により高抵抗化した領域である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁領域は、エッチング法により活性層を除去した領域である
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コレクタ層は、
前記コレクタ電極と接続される第１のコレクタ層領域と、
前記スパイラル状に区画されたサブコレクタ層上に形成される第２のコレクタ層領域とを含み、
前記第２のコレクタ層領域は、イオン注入によって高抵抗化される
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される絶縁膜と、
前記絶縁膜上に形成される抵抗層と、
前記抵抗層の一端に接続される第１の抵抗電極と、
前記抵抗層の他端に接続される第２の抵抗電極とを備える
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成される容量下部電極と、
前記容量下部電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される容量上部電極とを備える
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板上にサブコレクタ層を形成する第１ステップと、
前記サブコレクタ層上にコレクタ層を形成する第２ステップと、
前記コレクタ層上にベース層を形成する第３ステップと、
前記ベース層上にエミッタ層を形成する第４ステップと、
前記サブコレクタ層をスパイラル状に区画する絶縁領域を形成する第５ステップと、
前記コレクタ層と接続されるコレクタ電極、前記ベース層と接続されるベース電極、前記エミッタ層と接続されるエミッタ電極、前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極、および、前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極を形成する第６ステップとを含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第５ステップにおいて、イオン注入により高抵抗化した前記絶縁領域を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第５ステップにおいて、エッチング法により活性層を除去した前記絶縁領域を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、能動素子と受動素子とを集積化した高周波数帯で動作する半導体装置に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタ、特に化合物半導体によるヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor：以下、ＨＢＴと記す。)は、携帯電話用のパワーアンプをはじめとした高周波数帯で動作する半導体装置として幅広く使用されている。従来主流であった電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴと記す。）と比較して、ＨＢＴは、縦型デバイスであるため単位面積あたりの電流駆動能力が高く、トランジスタを小型化できるためチップ面積を小さくできるという利点がある。また、ＨＢＴは、容量入力となっているＦＥＴに比べ、抵抗入力のためインピーダンス整合が容易で整合回路を小さくできる。これにより、ＨＢＴを用いＭＭＩＣ(Microwave Monolithic Integrated Circuit)を作製する場合に、チップ面積を小さくできるという利点がある。
【０００３】
さらに近年、特に携帯電話向けパワーアンプモジュールにおいてはこれまでの低消費電力および高出力化に対する要求だけでなく、低価格化および小型化に対する要求が一層強まっている。また、抵抗、容量およびインダクタといった受動素子は、従来チップ部品として実装されていた。そこで、化合物半導体チップ上に能動素子と受動素子とを搭載するＭＭＩＣ化を進めていくことで、低価格化および小型化を実現することができる。
【０００４】
しかしながら、ＭＭＩＣ化すると、半導体チップ上で配線を引き回して各受動素子と能動素子とをつなぎ合わせるため、配線抵抗によるロスが発生する。また、各素子間のリーク等による高周波特性の劣化が発生する。さらに、高周波用の化合物半導体のエピウエハは非常に高価なため、チップサイズが大きくなってしまうと、チップ価格が上昇してしまうため、チップ部品を削減したコストダウン効果が薄れてしまうことになる。
【０００５】
これに対し、高抵抗層上に導電膜をスパイラル状にパターニングして作成したインダクタを用いることにより、省スペース性と高周波特性との両立を実現した技術が一般的に知られている（例えば、特許文献１参照。）。
【０００６】
図８は、従来の抵抗、容量およびインダクタを同一チップ上に形成した、ＨＢＴパワーアンプの構成を示す概略図である。図８（ａ）は、従来のＨＢＴパワーアンプの平面図である。図８（ｂ）は、図８（ａ）のＤ０−Ｄ１における断面図である。
【０００７】
図８に示す従来の半導体装置４００は、トランジスタ領域１１３と、受動素子領域１１７とを含む。
【０００８】
トランジスタ領域１１３は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が形成される領域である。受動素子領域１１７は、インダクタが形成される領域である。
【０００９】
半導体装置４００は、半絶縁性のＧａＡｓ基板１０１と、サブコレクタ層１０２と、３コレクタ層１０３と、ベース層１０４と、エミッタ層１０５と、エミッタ電極１０６と、ベース電極１０７と、コレクタ電極１０８ａと、第１配線層１０９ａ〜１０９ｄと、第２配線層１１０ａ〜１１０ｃと、第１層間膜１１１と、第２層間膜１１２と、高抵抗領域１１６とを備える。
【００１０】
サブコレクタ層１０２は、半絶縁性ＧａＡｓ基板１０１上に形成される。
【００１１】
トランジスタ領域１１３において、コレクタ層１０３は、サブコレクタ層１０２上に積層される。ベース層１０４は、コレクタ層１０３上に積層される。エミッタ層１０５は、ベース層１０４上に積層される。また、コレクタ電極１０８ａは、コレクタ層１０３上に形成される。ベース電極１０７は、ベース層１０４上に形成される。エミッタ電極１０６は、エミッタ層１０５上に形成される。以上の構成によりトランジスタ領域１１３に縦型のＨＢＴが形成される。また、エミッタ電極１０６は第１配線層１０９ａと接続され、ベース電極１０７は第１配線層１０９ｂと接続され、コレクタ電極１０８ａは第１配線層１０９ｃと接続される。また、第１配線層１０９ｃは、第２配線層１１０ａと接続される。
【００１２】
受動素子領域１１７に形成されるスパイラル状のインダクタは、導電部となる第１配線層１０９ｄから形成される。第１配線層１０９ｄの一端は第２配線層１１０ｂと接続され、他端は第２配線層１１０ｃと接続される。
【００１３】
以上の構成により、従来の半導体装置４００は、ＨＢＴとスパイラル状のインダクタを集積化し、省スペース性と高周波特性との両立することができる。
【特許文献１】WO2002/056381号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、化合物半導体プロセスにおいては第１配線層および第２配線層からなる２層配線構造が一般的であり、図８に示すＨＢＴおよびインダクタの構成に加え、抵抗および容量をチップ上に配置してＭＭＩＣ化するには、それぞれ形成する領域が個別に必要となり、チップ面積の増大は避けられない。さらに、それぞれの素子には接続する配線およびコンタクト部分が必要となるため、さらなるチップ面積の増大を招きコストアップにつながるという問題がある。
【００１５】
また、容量パターンおよびインダクタパターンは面積を多く必要とするため、高い面積効率で各素子を配置しようとすると、長い配線により接続することを余儀なくされ、配線によるロスの発生により高周波特性の劣化を招くという問題がある。
【００１６】
そこで、本発明は、上記問題を鑑み、省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたサブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層と、前記コレクタ層と接続されるコレクタ電極と、前記ベース層と接続されるベース電極と、前記エミッタ層と接続されるエミッタ電極と、前記サブコレクタ層をスパイラル状に区画する絶縁領域と、前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極と、前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極とを備える。
【００１８】
この構成によれば、サブコレクタ層を導電部とする埋め込みインダクタが形成される。これにより、インダクタの形成にメタル配線を使用しないので、インダクタの上方にＭＩＭ容量および抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタ、抵抗および容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタ、抵抗および容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。
【００１９】
また、前記絶縁領域は、イオン注入により高抵抗化した領域であってもよい。
【００２０】
この構成によれば、ＨＢＴが形成される領域と受動素子（インダクタ、抵抗および容量）が形成される領域とを区画する絶縁領域の形成と同じ工程によりサブコレクタ層をスパイラル状に区画する絶縁領域を形成することができる。よって、本発明に係る半導体装置を、製造工程を増加させることなく作成することができる。
【００２１】
また、前記絶縁領域は、エッチング法により活性層を除去した領域であってもよい。
【００２２】
この構成によれば、イオン注入により絶縁領域を形成した場合に比べ、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。
【００２３】
また、前記コレクタ層は、前記コレクタ電極と接続される第１のコレクタ層領域と、前記スパイラル状に区画されたサブコレクタ層上に形成される第２のコレクタ層領域とを含み、前記第２のコレクタ層領域は、イオン注入によって高抵抗化されてもよい。
【００２４】
この構成によれば、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）上に高抵抗化されたコレクタ層が形成される。これにより、インダクタの導電部間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。
【００２５】
また、前記半導体装置は、さらに、前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される絶縁膜と、前記絶縁膜上に形成される抵抗層と、前記抵抗層の一端に接続される第１の抵抗電極と、前記抵抗層の他端に接続される第２の抵抗電極とを備えてもよい。
【００２６】
この構成によれば、インダクタの上方に抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタおよび抵抗を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタおよび抵抗）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。
【００２７】
また、前記半導体装置は、さらに、前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される容量下部電極と、前記容量下部電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される容量上部電極とを備えてもよい。
【００２８】
この構成によれば、インダクタの上方にＭＩＭ（Metal-Insulator-Metal）容量を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタおよび容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタおよび容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。
【００２９】
また、本発明に係る半導体装置の製造方法は、半導体基板上にサブコレクタ層を形成する第１ステップと、前記サブコレクタ層上にコレクタ層を形成する第２ステップと、前記コレクタ層上にベース層を形成する第３ステップと、前記ベース層上にエミッタ層を形成する第４ステップと、前記サブコレクタ層をスパイラル状に区画する絶縁領域を形成する第５ステップと、前記コレクタ層と接続されるコレクタ電極、前記ベース層と接続されるベース電極、前記エミッタ層と接続されるエミッタ電極、前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極、および、前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極を形成する第６ステップとを含む。
【００３０】
これによれば、サブコレクタ層を導電部とする埋め込みインダクタが形成される。これにより、インダクタの形成にメタル配線を使用しないので、インダクタの上方にＭＩＭ容量および抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタ、抵抗および容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタ、抵抗および容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。
【００３１】
また、前記第５ステップにおいて、イオン注入により高抵抗化した前記絶縁領域を形成してもよい。
【００３２】
これによれば、ＨＢＴが形成される領域と受動素子（インダクタ、抵抗および容量）が形成される領域とを区画する絶縁領域の形成と同じ工程によりサブコレクタ層をスパイラル状に区画する絶縁領域を形成することができる。よって、本発明に係る半導体装置を、製造工程を増加させることなく作成することができる。
【００３３】
また、前記第５ステップにおいて、エッチング法により活性層を除去した前記絶縁領域を形成してもよい。
【００３４】
これによれば、イオン注入により絶縁領域を形成した場合に比べ、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。
【発明の効果】
【００３５】
本発明は、省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。
【００３７】
（第1の実施形態）
本発明の第１の実施形態に係る半導体装置は、イオン注入によりサブコレクタ層を導電部とする埋め込みインダクタを形成し、該インダクタの上方に抵抗および容量を形成することで、省スペースでＨＢＴおよび受動素子（インダクタ、抵抗および容量）を集積したＭＭＩＣを実現することができる。
【００３８】
まず、本発明の第１の実施形態に係る半導体装置の構造を説明する。
【００３９】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す図である。図１（ａ）は、本発明の第１の実施形態に係る半導体装置１００の平面図である。図１（ｂ）は、図１（ａ）のＡ０−Ａ１における断面図である。
【００４０】
図１に示す半導体装置１００は、トランジスタ領域１３と、受動素子領域１７とを含む。
【００４１】
トランジスタ領域１３は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が形成される領域である。受動素子領域１７は、インダクタ、薄膜抵抗およびＭＩＭ容量が形成される領域である。
【００４２】
半導体装置１００は、半導体基板である半絶縁性のＧａＡｓ基板１と、サブコレクタ層２と、コレクタ層３と、ベース層４と、エミッタ層５と、エミッタ電極６と、ベース電極７と、コレクタ電極８ａと、インダクタ電極８ｂおよび８ｃと、第１配線層９ａ〜９ｈと、第２配線層１０と、第１層間膜１１と、第２層間膜１２と、高抵抗領域１６と、薄膜抵抗層１８と、ＭＩＭ容量下部電極２０とを備える。
【００４３】
サブコレクタ層２は、半絶縁性ＧａＡｓ基板１上に形成される。また、トランジスタ領域１３のサブコレクタ層２と、受動素子領域１７のサブコレクタ層２とは、トランジスタ領域１３と受動素子領域１７との間に形成された高抵抗領域１６により電気的に絶縁される。
【００４４】
トランジスタ領域１３において、コレクタ層３は、サブコレクタ層２上に形成される。ベース層４は、コレクタ層３上に形成される。エミッタ層５は、ベース層４上に形成される。また、コレクタ電極８ａは、サブコレクタ層２上に形成され、サブコレクタ層２を介してコレクタ層３と接続される。ベース電極７は、ベース層４上に形成され、ベース層４と接続される。エミッタ電極６は、エミッタ層５上に形成され、エミッタ層５と接続される。以上の構成によりトランジスタ領域１３に縦型のＨＢＴが形成される。また、エミッタ電極６は第１配線層９ａと接続され、ベース電極７は第１配線層９ｂと接続され、コレクタ電極８は第１配線層９ｃと接続される。また、第１配線層９ｃは、第２配線層１０と接続される。なお、第１配線層９ａ〜９ｈを特に区別しない場合には第１配線層９と記す。
【００４５】
受動素子領域１７に形成されるスパイラル状のインダクタは、導電部となるコレクタ層３およびサブコレクタ層２と、コレクタ層３およびサブコレクタ層をスパイラル状に区画する絶縁部である高抵抗領域１６とから形成される。インダクタの導電部となるコレクタ層３は、インダクタの導電部となるサブコレクタ層２上に形成される。高抵抗領域１６は、縦方向にコレクタ層３およびサブコレクタ層２を貫通するように形成される。インダクタを形成するサブコレクタ層２、コレクタ層３および高抵抗領域１６は、上方から見てスパイラル状に形成される。高抵抗領域１６は、イオン注入により高抵抗化した領域である。また、インダクタを形成するスパイラル状に区画されたサブコレクタ層２の一端はインダクタ電極８ｂと接続され、他端はインダクタ電極８ｃと接続される。インダクタ電極８ｂは第１配線層９ｄと接続され、インダクタ電極８ｃは第１配線層９ｅと接続される。
【００４６】
また、第１層間膜１１は、受動素子領域１７に形成されるインダクタの上方に形成される。すなわち、第１層間膜１１は、スパイラル状に区画されたサブコレクタ層２および高抵抗領域１６の上方に形成される。
【００４７】
受動素子領域１７に形成される薄膜抵抗１９は、薄膜抵抗層１８から形成される。薄膜抵抗層１８は、インダクタを形成するコレクタ層３および高抵抗領域１６の上方の第１層間膜１１上に形成される。薄膜抵抗層１８の一端は第１配線層９ｆに接続され、他端は第１配線層９ｇに接続される。
【００４８】
受動素子領域１７に形成されるＭＩＭ容量２１は、ＭＩＮ容量下部電極２０と、ＭＩＭ容量の上部電極である第１配線層９ｈと、ＭＩＭ容量下部電極２０および第１配線層９ｈの間に形成される第２層間膜１２とから形成される。ＭＩＭ容量下部電極２０は、インダクタを形成するコレクタ層３および高抵抗領域１６の上方の第１層間膜１１上に形成される。第２層間膜１２は、ＭＩＭ容量下部電極２０上に形成される。第１配線層９ｈは、ＭＩＭ容量下部電極２０の上方の第２層間膜１２上に形成される。
【００４９】
また、第1配線層９および第２配線層１０は、第1配線層および第２配線層間のコンタクト孔を介して接続される。エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ、薄膜抵抗層１８およびＭＩＭ容量下部電極２０は、第1配線層９および第２配線層１０を介して、それぞれ他の素子や同一チップ上の入出力端子と電気的に接続される。
【００５０】
以上のように、本発明の第１の実施形態に係る半導体装置１００は、コレクタ層３およびサブコレクタ層２をＨＢＴのコレクタ電流の導電層としてだけでなく、インダクタの導電部として使用する。コレクタ層３およびサブコレクタ層２は、n型の高い不純物濃度からなる半導体層(低抵抗半導体層)であり、ＨＢＴの特性に影響を与えない範囲で不純物濃度を高くして抵抗率を下げるよう、濃度が最適化されている。
【００５１】
また、半導体装置１００において、薄膜抵抗層１８からなる薄膜抵抗１９や、ＭＩＭ容量２１は、スパイラル状の埋め込みインダクタが形成される領域の上方に、層間膜１１を介して形成される。これにより、省スペースで１チップにインダクタ、抵抗および容量を集積化することができる。従来の半導体装置においてインダクタは、スパイラル状の第１配線層または第２配線層から形成されており、他の受動素子である抵抗およびＭＩＭ容量を重ねて配置することができない。そのため、抵抗およびＭＩＭ容量を形成する場合には、個別に抵抗およびＭＩＭ容量を形成する面積が必要となる。さらに、それらのコンタクト部分等も含めてチップ面積が必要となる。一方、本発明の第１の実施形態に係る半導体装置１００は、インダクタがエピ層に埋め込まれて形成されているため、抵抗およびＭＩＭ容量と、抵抗およびＭＩＭ容量の配線およびコンタクト部分とを、インダクタの上方に層間膜を介して重ねて配置することができる。よって、本発明の第１の実施形態に係る半導体装置１００は、チップ面積の増大を抑制することができる。
【００５２】
また、本発明の第１の実施形態に係る半導体装置１００は、トランジスタ領域１３のより近くに受動素子（インダクタ、抵抗および容量）を配置できるので、各素子を接続する配線を短くすることができる。よって、配線でのロスが抑制されるため、能動素子と受動素子とを同一チップに搭載した際の高周波特性の劣化を抑制することができる。
【００５３】
次に、本発明の第１の実施形態に係る半導体装置１００の製造方法を説明する。
【００５４】
図２は、本発明の第１の実施形態に係る半導体装置１００の製造過程を示す図である。
【００５５】
まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３およびインダクタのスパイラル部分を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図２（ａ））。
【００５６】
次に、ＳｉＯ2からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図２（ｂ））。
【００５７】
次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜１２としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図２（ｃ））。
【００５８】
蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図２（ｄ））。
【００５９】
なお、本実施形態において、コレクタ電流の導電層であると共に、インダクタを形成するサブコレクタ層２の不純物濃度については、上層のコレクタ層３、ベース層４およびエミッタ層５のエピ成長と、トランジス領域１３に形成されるＨＢＴの電気特性に影響を与えない範囲で高い濃度に最適化されている。これにより、インダクタにおける導電層の抵抗率が低くなるためインダクタでのロスの発生を抑制することができる。
【００６０】
また、本実施形態に係る半導体装置１００において、インダクタを区画するイオン注入は、従来から使用されている素子間分離領域形成のためのイオン注入を兼ねているため、インダクタ形成のための工程を新たに行う必要がなく、コストアップになることはない。
【００６１】
また、本実施形態に係る半導体装置１００において、ベースバラスト抵抗がベース電極の直上のみに存在し、さらにその抵抗パターンの直上よりベース端子に接続される配線層が引き出される構造のため、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。
【００６２】
また、本実施形態に係る半導体装置１００において、高抵抗領域１６の幅とリーク電流の関係から、インダクタのスパイラル間隔が最適化されている。図３は、各パターン同士の隣接間隔とリーク電流の関係を示す図である。図３に示す線３１は、後述する第２の実施形態におけるドライエッチングで活性層除去領域を形成した場合の活性層除去領域の幅(導電層の隣接間隔)とリーク電流の関係を示す。線３２は、高抵抗領域１６の幅(導電層の隣接間隔)とリーク電流の関係を示す。線３３は、従来のインダクタの形成に用いられる第１配線層の隣接間隔とリーク電流の関係を示す。線３４は、従来のインダクタの形成に用いられる第２配線層の隣接間隔とリーク電流の関係を示す。図３に示すように、高抵抗領域１６の幅を最適化する（例えば、図３に示す領域３５の高抵抗領域１６の幅を用いる）ことで、従来のインダクタを形成していた第１配線層および第２配線層の隣接間隔より高抵抗層の幅を狭くすることができる。よって、導電層となるコレクタ層３およびサブコレクタ層２のシート抵抗値は金属配線層より高いものの同程度の面積でほぼ同等のＱ値を持つ埋め込みインダクタを実現することができる。
【００６３】
以上により、本発明の第１の実施形態に係る半導体装置１００は、省スペース性と高周波特性の両立を実現することができる。
【００６４】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、インダクタの絶縁部をドライエッチング法で形成することで、省スペースで高いＱ値のインダクタを実現することができる。
【００６５】
図４は、本発明の第２の実施形態に係る半導体装置の構造を示す図である。図４（ａ）は、本発明の第２の実施形態に係る半導体装置２００の平面図である。図４（ｂ）は、図４（ａ）のＢ０−Ｂ１における断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６６】
図４に示す半導体装置２００は、図１に示す第１の実施形態に係る半導体装置１００に対し、受動素子領域１７に形成されるインダクタの絶縁部となるイオン注入により形成される高抵抗領域１６の代わりに、ドライエッチング法により活性層を除去した領域に絶縁体を埋め込んだ活性層除去領域２２が形成されている点が異なる。
【００６７】
図３に示すように、活性層除去領域２２（図３の線３１）は、高抵抗領域１６（図３の線３２）に比べ幅を狭くすることができる。よって、本発明の第２の実施形態に係る半導体装置２００は、第１の実施形態に係る半導体装置１００に比べ、省スペースで高いＱ値を有するインダクタを形成することができる。
【００６８】
次に、第２の実施形態に係る半導体装置２００の製造方法を説明する。
【００６９】
図５は、第２の実施形態に係る半導体装置２００の製造過程を示す図である。
【００７０】
まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図５（ａ））。
【００７１】
次に、ドライエッチング法により活性層をスパイラル状に除去し活性層除去領域２２を形成する。活性層除去領域２２に絶縁性の物質を充填し、受動素子領域１７に凹凸ができないようにする(図５（ｂ）)。
【００７２】
次に、ＳｉＯ2からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図５（ｃ））。
【００７３】
次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図５（ｄ））。
【００７４】
蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図５（ｅ））。
【００７５】
第２の実施形態に係る半導体装置２００は、インダクタの活性層を除去するためのドライエッチングに、低ダメージと微細性を両立できるドライエッチング装置を使用している。これにより、Ｑ値の高いインダクタを省スペースで実現する事ができる。
【００７６】
また、活性層除去領域２２に充填される高抵抗の絶縁体は、基板表面に対して同一平面となるよう形成するため、以降工程での加工出来栄えに影響を与えることはない。
【００７７】
以上より、本発明の第２の実施形態に係る半導体装置２００は、ドライエッチング法によりインダクタの絶縁部を形成することで、省スペースで高いＱ値のインダクタを実現することができる。
【００７８】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、インダクタの導電部上に高抵抗化した領域を形成することで、インダクタの導電部間のリーク電流を低減することできる。
【００７９】
図６は、本発明の第３の実施形態に係る半導体装置の構造を示す図である。図６（ａ）は、本発明の第３の実施形態に係る半導体装置３００の平面図である。図３（ｂ）は、図３（ａ）のＣ０−Ｃ１における断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００８０】
図６に示す半導体装置３００は、図１に示す第１の実施形態に係る半導体装置１００に対し、受動素子領域１７に形成されるスパイラル状のインダクタの導電部となるサブコレクタ層２上に、高抵抗領域２３が形成される点が異なる。
【００８１】
高抵抗領域２３は、スパイラル状に区画されたサブコレクタ層上に形成されるコレクタ層をイオン注入により高抵抗化した領域である。
【００８２】
これにより、本発明の第３の実施形態に係る半導体装置３００は、インダクタの導電部上に高抵抗領域を有するので、第１の実施形態に係る半導体装置１００と比べ、インダクタの導電部間でのリーク電流を更に抑制することができる。また、歪特性などＭＭＩＣ化する際に劣化する事が懸念される高周波特性を向上させることができる。
【００８３】
次に、第３の実施形態に係る半導体装置３００の製造方法を説明する。
【００８４】
図７は、第３の実施形態に係る半導体装置３００の製造過程を示す図である。
【００８５】
まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図７（ａ））。
【００８６】
次に、インダクタの導電部に対し、浅いイオン注入を行うことで、導電部のサブコレクタ上にあるコレクタ層を高抵抗化し、高抵抗領域２３を形成する(図７（ｂ）)。
【００８７】
次に、ＳｉＯ2からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図７（ｃ））。
【００８８】
次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図７（ｄ））。
【００８９】
蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図７（ｅ））。
【００９０】
ここで、インダクタの導電部であるサブコレクタ上のコレクタ層を高抵抗化する浅いイオン注入は、イオン注入エネルギー、注入量および熱処理等の条件がコレクタ層３のみを高抵抗化するよう最適化されている。よって、高抵抗領域２３を形成することで、インダクタの導電部となるサブコレクタ層２の抵抗値が増加することはない。
【００９１】
以上より、本発明の第３の実施形態に係る半導体装置３００は、インダクタの導電部上に高抵抗領域２３を有するので、第１の実施形態に係る半導体装置１００と比べ、インダクタの導電部間でのリーク電流を更に抑制することができる。また、歪特性などＭＭＩＣ化する際に劣化する事が懸念される高周波特性を向上させることができる。
【産業上の利用可能性】
【００９２】
以上のように、本発明は、半導体装置およびその製造方法に適用でき、特に、携帯電話向けパワーアンプモジュール等に用いられるＨＢＴと、インダクタ、抵抗および容量等の受動素子とを集積化した高周波数帯で動作するＭＭＩＣに適用できる。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造過程を示す図である。
【図３】各パターン同士の隣接間隔とリーク電流の関係を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造過程を示す図である。
【図６】本発明の第３の実施形態に係る半導体装置の構造を示す図である。
【図７】本発明の第３の実施形態に係る半導体装置の製造過程を示す図である。
【図８】従来の半導体装置の構造を示す図である。
【符号の説明】
【００９４】
１、１０１  半導体基板
２、１０２  サブコレクタ層
３、１０３  コレクタ層
４、１０４  ベース層
５、１０５  エミッタ層
６、１０６  エミッタ電極
７、１０７  ベース電極
８ａ、１０８ａ  コレクタ電極
８ｂ、８ｃ  インダクタ電極
９ａ〜９ｈ、１０９ａ〜１０９ｄ  第1配線層
１０、１１０ａ〜１１０ｃ  第２配線層
１１、１１１  第１層間膜
１２、１１２  第２層間膜
１３、１１３  トランジスタ領域
１４、１１４  エミッタメサ
１５、１１５  ベースメサ
１６、１１６  高抵抗化領域
１７、１１７  受動素子領域
１８  薄膜抵抗層
１９  薄膜抵抗
２０  ＭＩＭ容量下部電極
２１  ＭＩＭ容量
２２  活性層除去領域
２３  高抵抗領域
１００、２００、３００、４００  半導体装置
【図１】
2007324422.tif 000003
【図２】
2007324422.tif 000004
【図３】
2007324422.tif 000005
【図４】
2007324422.tif 000006
【図５】
2007324422.tif 000007
【図６】
2007324422.tif 000008
【図７】
2007324422.tif 000009
【図８】
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