(57)【要約】【課題】  スペクトル拡散クロックを使用するターゲットシステムのデジタルデータを収集する改善された方法及び装置の提供。【解決手段】  時間クロック１０２及び時間クロックの遷移をカウントするカウンタ２０１と、サンプルクロックの遷移の際に前記カウンタ２０１の時間クロックカウント値を保持するため構成された少なくとも２つのカウンタメモリ素子２０６、２０７と、前記保持されている時間クロックカウント値間の差を算出する処理素子２０５と、前記差と関連付けて前記デジタルサンプルデータを記録する収集部１１０とを具備する。【選択図】図１
2007135210.tif 000002
【特許請求の範囲】
【請求項１】
ターゲットシステムからデジタルサンプルデータを収集する方法において、
サンプルクロック１０３の遷移の際に前記デジタルサンプルデータにアクセスするステップ６０１と、
固定数のサンプルクロックの遷移間の瞬時時間差を時間クロック１０２に基づいて決定するステップ６０２と、
個々の時間差と関連付けて前記デジタルサンプルデータを記録するステップ６０５と
を具備することを特徴とする方法。
【請求項２】
前記瞬時時間差を蓄積するステップ６０４を更に有し、前記記録ステップ６０５は、前記蓄積された個々の時間差を前記個々のデジタルサンプルデータと共に記録するステップを更に具備することを特徴とする請求項１記載の方法。
【請求項３】
前記デジタルサンプルデータを記録する際に、前記蓄積された時間差をゼロにリセットするステップ６０６を更に具備することを特徴とする請求項２記載の方法。
【請求項４】
前記決定ステップは、グレーコード内の前記時間クロックの遷移をカウントするステップを更に具備することを特徴とする請求項１記載の方法。
【請求項５】
前記グレーコードカウントをバイナリカウントに変換するステップを更に具備することを特徴とする請求項４記載の方法。
【請求項６】
サンプルクロック周期が実質的に一定に留まっている時間量４０１に基づいて、前記固定数のサンプルクロック遷移を選択することを特徴とする請求項１記載の方法。
【請求項７】
前記決定ステップは、前記サンプルクロック１０３の遷移の連続した瞬時時間クロックカウントをＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリバッファ２０４内に保持するステップと、直近に保持された時間クロックカウント２０６から以前に保持されている時間クロックカウント２０７を減算し、前記固定数のサンプルクロック遷移間における前記瞬時時間差を生成するステップとを更に具備することを特徴とする請求項１記載の方法。
【請求項８】
前記サンプルクロックの前記連続した遷移は、時間的に隣接していることを特徴とする請求項７記載の方法。
【請求項９】
前記連続した遷移は、前記サンプルクロック１０３のすべてのＭ番目の遷移であることを特徴とする請求項７記載の方法。
【請求項１０】
デジタルサンプルデータを収集する装置において、
時間クロック１０２を入力し、前記入力した時間クロックの遷移をカウントするカウンタ２０１と、
サンプルクロックの遷移の際に前記カウンタ２０１の時間クロックカウント値を保持するため構成された少なくとも２つのカウンタメモリ素子２０６、２０７と、
前記保持されている時間クロックカウント値間の差を算出する処理素子２０５と、
前記差と関連付けて前記デジタルサンプルデータを記録する収集部１１０と
を具備することを特徴とする装置。
【請求項１１】
前記差を蓄積するアキュムレータ２１０を更に有し、前記収集部１１０は、前記サンプルクロック１０３の選択された遷移の際に前記デジタルサンプルデータと共に前記蓄積された差を記録することを特徴とする請求項１０記載の装置。
【請求項１２】
前記サンプルクロック１０３の選択された遷移の際に前記蓄積された差をリセットする選択素子３０１を更に具備することを特徴とする請求項１１記載の装置。
【請求項１３】
前記選択された遷移は、前記デジタルサンプルデータが記録される際に発生することを特徴とする請求項１２記載の装置。
【請求項１４】
前記カウンタは、グレーコードカウンタであることを特徴とする請求項１０記載の装置。
【請求項１５】
前記カウンタメモリ素子は、データをＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリバッファ２０４に供給することを特徴とする請求項１０記載の装置。
【請求項１６】
前記サンプルクロック１０３は変調されており、前記ＦＩＦＯメモリバッファ２０４は、サンプルクロック１０３の変調周期の２５％を上回らない時間スパンにわたっていくつかの時間クロックカウント値を維持していることを特徴とする請求項１５記載の装置。
【請求項１７】
前記処理素子２１０は、以前に保持されている時間クロックカウント値２０７と直近に保持された時間クロックカウント値２０６間の差を算出することを特徴とする請求項１５記載の装置。
【請求項１８】
複数の減速フェーズ７００を具備しており、それぞれの減速フェーズ７００は、少なくとも２つのカウンタメモリ素子７０４の個々のものを有し、前記処理素子２０５の個々のものは、前記保持されている時間クロックカウント値７０６、７０７の個々のものの間の差を算出することを特徴とする請求項１０記載の装置。
【請求項１９】
前記差を蓄積するそれぞれの減速フェーズにおける少なくとも１つのアキュムレータ８０６を更に具備することを特徴とする請求項１８記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期的なサンプル用の高分解能時間スタンプを有するデジタルサンプルデータ収集方法及びデジタルサンプルデータ収集装置に関する。
【背景技術】
【０００２】
デジタルシステムの従来の試験の一部では、ロジックアナライザやプロトコルアナライザが、適切なシステム動作を試験及び検証するため、ターゲットシステムから同期デジタルデータを収集している。これらのアナライザは、通常、ターゲットシステムを駆動するクロックから導出されるサンプルクロックソース又はターゲットシステムのデータストリームの一部としてエンコードされたソースを使用することにより、ターゲットシステムからのサンプルを記憶している。これらのアナライザは、それぞれの記憶されているサンプルを時間相関させるため、それぞれの記憶されているサンプルに時間スタンプすることを提供している。１つの従来のシステムにおいては、時間スタンプは、取得したそれぞれのサンプルと共に記憶される高周波時間クロックに基づいた絶対カウントである。時間スタンプのタイミング分解能は、時間クロックの周波数と時間スタンプの記憶に利用可能なメモリ量によって制限される。そして、クロック周波数が高いほど、タイミング分解能も良好であり、必要な情報の記憶に要するメモリも増大することがわかる。
【０００３】
システムのメモリを更に有効に使用している別の従来のシステムにおいては、記憶制限方法（ｓｔｏｒｅ  ｑｕａｌｉｆｉｃａｔｉｏｎ  ｍｅｔｈｏｄ）により、なんらかのユーザー定義による基準を満足したサンプルのみを記憶している。時間スタンプは、サンプルクロックに基づいており、記憶されない状態数のカウントを反映している。時間クロックにより、所望の分解能に対するサンプルクロックの平均周期を算出する。サンプルクロックの算出平均周期が時間の経過に伴って一定であると仮定すれば、記憶されているサンプル間のタイミングは、記憶されているサンプル間において発生するサンプルクロックの遷移数から算出可能である。
【０００４】
クロック周波数が高くなるに従って、これらを駆動する電子回路はノイズを放射しやすくなり、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）規格に合格するのが困難となる。ＥＭＩを軽減し、ＥＭＩ要件を遵守できるように、いくつかのデジタルシステムは、スペクトル拡散クロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋｉｎｇ：ＳＳＣ）を使用している。ＳＳＣにおいては、相対的に広い周波数帯にわたって放射パワースペクトルを拡散して、１つの周波数におけるパワー振幅を低減するのに十分な量だけクロック周波数を変調している。通常の変調は、３０ｋＨｚのレートに対して０〜０．５％である。このため、いくつかのデジタルシステムにおいては、時間ギャップを算出可能なサンプルクロック周期が一定ではなく、従来のシステムと同様のサンプルクロック周期の全体的な平均を使用したタイミング計算に、誤差項が含まれることになる。この誤差項は、一連のサンプルにわたって蓄積されると、時間クロックの分解能と比べて、大きなものになる可能性がある。この結果、サンプル間の時間ギャップを計測し、平均計測サンプルクロック周期の時間ギャップを算出する従来のサンプルクロックカウント蓄積法が許容不能な誤った計測値をもたらすことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、スペクトル拡散クロックを使用するターゲットシステムのデジタルデータを収集する改善された方法及び装置を必要としている。
【課題を解決するための手段】
【０００６】
本発明に係る方法は、ターゲットシステムからデジタルサンプルデータを収集する方法において、サンプルクロック１０３の遷移の際に前記デジタルサンプルデータにアクセスするステップ６０１と、固定数のサンプルクロックの遷移間の瞬時時間差を時間クロック１０２に基づいて決定するステップ６０２と、個々の時間差と関連付けて前記デジタルサンプルデータを記録するステップ６０５とを具備することを特徴とする。
【０００７】
本発明では、前記瞬時時間差を蓄積するステップ６０４を更に有し、前記記録ステップ６０５は、前記蓄積された個々の時間差を前記個々のデジタルサンプルデータと共に記録するステップを更に具備するように構成してもよい。
【０００８】
本発明では、前記デジタルサンプルデータを記録する際に、前記蓄積された時間差をゼロにリセットするステップ６０６を更に具備するように構成してもよい。
【０００９】
本発明では、前記決定ステップは、グレーコード内の前記時間クロックの遷移をカウントするステップを更に具備するように構成してもよい。
【００１０】
本発明では、前記グレーコードカウントをバイナリカウントに変換するステップを更に具備するように構成してもよい。
【００１１】
本発明では、サンプルクロック周期が実質的に一定に留まっている時間量４０１に基づいて、前記固定数のサンプルクロック遷移を選択するように構成してもよい。
【００１２】
本発明では、前記決定ステップは、前記サンプルクロック１０３の遷移の連続した瞬時時間クロックカウントをＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリバッファ２０４内に保持するステップと、直近に保持された時間クロックカウント２０６から以前に保持されている時間クロックカウント２０７を減算し、前記固定数のサンプルクロック遷移間における前記瞬時時間差を生成するステップとを更に具備するように構成してもよい。
【００１３】
本発明では、前記サンプルクロックの前記連続した遷移は、時間的に隣接しているように構成してもよい。
【００１４】
本発明では、前記連続した遷移は、前記サンプルクロック１０３のすべてのＭ番目の遷移であるように構成してもよい。
【００１５】
本発明に係る装置は、デジタルサンプルデータを収集する装置において、時間クロック１０２を入力し、前記入力した時間クロックの遷移をカウントするカウンタ２０１と、サンプルクロックの遷移の際に前記カウンタ２０１の時間クロックカウント値を保持するため構成された少なくとも２つのカウンタメモリ素子２０６、２０７と、前記保持されている時間クロックカウント値間の差を算出する処理素子２０５と、前記差と関連付けて前記デジタルサンプルデータを記録する収集部１１０とを具備することを特徴とする。
【００１６】
本発明では、前記差を蓄積するアキュムレータ２１０を更に有し、前記収集部１１０は、前記サンプルクロック１０３の選択された遷移の際に前記デジタルサンプルデータと共に前記蓄積された差を記録するように構成してもよい。
【００１７】
本発明では、前記サンプルクロック１０３の選択された遷移の際に前記蓄積された差をリセットする選択素子３０１を更に具備するように構成してもよい。
【００１８】
本発明では、前記選択された遷移は、前記デジタルサンプルデータが記録される際に発生するように構成してもよい。
【００１９】
本発明では、前記カウンタは、グレーコードカウンタであるように構成してもよい。
【００２０】
本発明では、前記カウンタメモリ素子は、データをＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリバッファ２０４に供給するように構成してもよい。
【００２１】
本発明では、前記サンプルクロック１０３は変調されており、前記ＦＩＦＯメモリバッファ２０４は、サンプルクロック１０３の変調周期の２５％を上回らない時間スパンにわたっていくつかの時間クロックカウント値を維持しているように構成してもよい。
【００２２】
本発明では、前記処理素子２１０は、以前に保持されている時間クロックカウント値２０７と直近に保持された時間クロックカウント値２０６間の差を算出するように構成してもよい。
【００２３】
本発明では、複数の減速フェーズ７００を具備しており、それぞれの減速フェーズ７００は、少なくとも２つのカウンタメモリ素子７０４の個々のものを有し、前記処理素子２０５の個々のものは、前記保持されている時間クロックカウント値７０６、７０７の個々のものの間の差を算出するように構成してもよい。
【００２４】
本発明では、前記差を蓄積するそれぞれの減速フェーズにおける少なくとも１つのアキュムレータ８０６を更に具備するように構成してもよい。
【００２５】
添付の図面との関連で、以下の詳細な説明を参照することにより、本開示内容について理解することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づき説明する。    
図１は本発明の一実施形態に係るデジタルサンプルデータ収集装置の構成を示すブロック図である。    
図１に示すように、デジタルサンプルデータ収集装置は、時間タグ生成器１０１と、デジタルサンプルデータレジスタ１０５を備える。時間クロック１０２とサンプルクロック１０３が時間タグ生成器１０１の異なる部分を駆動している。サンプルクロック１０３は、デジタルサンプルデータ収集装置によって収集されて計測されるターゲットデータ１０４を供給するターゲットシステムから直接に導出されている。従って、このデジタルサンプルデータ収集装置によって収集されるデジタルデータは、ターゲットシステムの動作と同期している。時間クロック１０２は、サンプルクロック１０３から構成された計測値のタイミング分解能を定義するターゲットシステムとは独立した高周波クロックである。また、サンプルクロック１０３は、デジタルサンプルデータ１０６を生成するため、サンプルクロック１０３の遷移の際にターゲットデータ１０４を保存するためのデジタルサンプルデータレジスタ１０５も駆動している。サンプルクロック１０３の選択された遷移の際に、収集部１１０は、ストア信号１０８により、時間タグ１０７と現在のデジタルサンプルデータ１０６を保持し、これら２つはデータレコード１０９内において関連付けられている。
【００２７】
図２は時間タグ生成器１０１の一例を示す図である。    
図２に示すように、時間タグ１０７は、デジタルサンプルデータ１０６の保持と共に生成される。生成される時間タグ１０７は、絶対時間スタンプである。時間クロック１０２がグレーコードカウンタ２０１を駆動している。グレーコードカウンタ２０１は、１回につき１ビットのみが変化するように、時間クロック１０２が遷移する毎に増分する。カウンタレジスタ２０２は、サンプルクロック１０３のそれぞれの遷移の際にグレーコードカウンタ２０１の値を記録する。時間クロック１０２は、サンプルクロック１０３よりも高い周波数を具備しており、計測システムのタイミング分解能を定義している。グレー／バイナリコンバータ２０３は、記録されたグレーコード値をバイナリコードに変換している。変換の後に、バイナリカウンタ値は、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリバッファ２０４内に時間クロックカウント値として保持される。後続の時間クロックカウント値も、サンプルクロック１０３のそれぞれの遷移に伴ってＦＩＦＯメモリバッファ２０４内に保持される。ＦＩＦＯメモリバッファにおいては、通常どおり、Ｎ個のカウンタ値が保持された後に、Ｎ＋１番目のバイナリカウンタ値が最新の保持値２０６としてＦＩＦＯメモリバッファ２０４内に保持され、ＦＩＦＯメモリバッファ２０４内の古い保持値２０７が破棄されることにより、Ｎ個の最新の保持時間クロックカウントが保持されている。従って、サンプルウィンドウ時間スパンは、Ｎにサンプルクロック１０３の瞬時平均周期を乗算したものによって定義されている。サンプルクロック１０３の瞬時平均周期は、サンプルクロック１０３のＮ個の遷移にわたってカウントされた時間クロックの遷移数に基づいて算出可能である。従って、サンプルウィンドウ時間スパンにおける瞬時平均サンプル周期は、この実施形態においては、直近で保持された時間クロックカウント値２０６から以前に保持されている時間クロックカウント値２０７を減算したものに時間クロック１０２の周期を乗算し、この結果をＦＩＦＯメモリバッファ２０４内に維持されている時間カウント数によって除算したものとして算出可能である。この式は、次のように表現可能である。
Ｔｓａｍｐｌｅ＝（ＣＯＵＮＴＮ−ＣＯＵＮＴ０）＊（Ｔｔｃｌｋ／Ｎ）
差分素子２０５は、直近で保持されたバイナリカウンタ値２０６を受け付け、その値を以前に保持されているバイナリカウンタ値２０７から減算して時間差カウンタ値２０８を取得する。この実施形態においては、直近で保持されたバイナリカウンタ値２０６は、保持されている最新の時間クロックカウント値であり、以前に保持されているバイナリカウンタ値２０７は、保持されている最も古い時間クロックカウント値である。この実施形態においては、デジタルサンプルデータは、サンプルクロック１０３のそれぞれの遷移に伴って保持されており、デジタルサンプルデータと関連する時間タグは、算出された時間差値２０８である。サンプルクロック１０３のそれぞれの遷移に伴って時間情報が記録されるため、一連のサンプルクロック時間カウント値に基づいて、すべてのタイミング情報を再生成可能とすることができる。このため、一例としては（これは図示されていない）、時間タグを時間差カウンタ値としてのみ算出しており、その場合には、素子２１０〜２１２が含まれていない。図２に示されている実施形態では、時間タグ１０７として絶対時間スタンプを算出している。図２の実施形態においては、デジタルサンプルデータ１０６は、サンプルクロック１０３のすべての遷移の際にではなく、サンプルクロック１０３の選択された遷移の際にのみ保持可能である。図２に示された実施形態においては、アキュムレータ２１０が、アキュムレータ２１２内に保持されている以前に蓄積された時間差２１１にそれぞれの時間差カウンタ値２０８を加算してフリーランニング式に絶対時間スタンプを生成しており、この実施形態においては、これが時間タグ１０７として出力される。
【００２８】
図３は時間タグ生成器１０１の他の実施形態を示すブロック図である。図３に示す実施形態では、生成される時間タグ１０７は、デルタ蓄積時間スタンプを有しており、これは、それぞれのサンプルクロック遷移又はサンプルクロックの選択された遷移の際にのみデータを記録するシステム内において使用可能である。具体的には、データと共に記憶される時間タグ１０７は、現在記憶されている現在デジタルサンプルデータの保持と、最後に記憶されているデジタルサンプルデータ１０６の保持の間の時間差を表している。この時間差２０８は、アキュムレータマルチプレクサ３０１に出力される。ストア信号１０８が論理真である場合には、時間タグ１０７は、デジタルサンプルデータ１０６の一部として保持される。マルチプレクサ３０１は、ストア信号１０８に応答し、蓄積されたデルタ時間の代わりにゼロを蓄積レジスタ２１２に出力することにより、デルタ時間値をリセットする。ストア信号１０８が論理偽である場合には、時間差２０８が、以前に蓄積されている時間差２１１に加算され、アキュムレータレジスタ２１２内において維持される。好都合なことに、このデルタ時間スタンプは、タイミング情報の保持に必要なビット数が少ないにも拘わらず、時間タグ１０７の精度と分解能を維持している。その他のデジタルサンプルデータ１０６の状態で、収集されたデータを出力する前においては、デジタルサンプルデータ保持イベントの絶対時間情報が更に算出可能である。
【００２９】
スペクトル拡散クロックを使用するターゲットシステムは、本実施形態に係る時間タグ１０７が特に好適である。サンプルクロック１０３が変調されているため、サンプルクロック１０３の周期（Ｔｓａｍｐｌｅ）は、時間の経過と共に変化しており、時間クロック１０２とサンプルクロック１０３の両方と比較した場合に、相対的に低速で変化している。時間クロック１０２は、一定の周期を具備しており、これを使用し、サンプルクロック１０３の変調周期を計測可能である。その例として、スペクトル拡散クロックを使用する１ＧＨｚサンプルクロックを、３０ｋＨｚにおいて０．５％変調可能である。図４には、変調周期４０２に対する時間の経過に伴うサンプル周期の関係を示すグラフが示されている。サンプルウィンドウ時間スパン４０１は、瞬時平均サンプル周期が計測される時間である。サンプルウィンドウ時間スパン４０１は、サンプル周期の時間分解能を意味のある程度に得るために十分に長く、且つ、サンプルクロックの瞬時平均周期が大きく変化しない時間のスパンをカバーする程度にサンプルクロック変調周期４０２に対して十分に短くなるように選択されている。当業者であれば、サンプルクロックの瞬時平均周期とＮが、サンプル周期の瞬時平均を計測可能なサンプルウィンドウ時間スパン４０１を定義していることを理解するであろう。カウンタ２０１の最小ビット幅は、時間クロック１０２の周波数（ｆｔｃｌｋ）、サンプルクロック１０３の最小計測可能周波数、ＦＩＦＯ（Ｎ）２０４の長さによって定義されている。カウンタビットの最小必要数の関数（Ｂｃｏｕｎｔ＿ｍｉｎ）は、次のように表現可能である。
Ｂｃｏｕｎｔ_ｍｉｎ≧ｌｏｇ（Ｎｆｔｃｌｋ／ｆｓａｍｐｌ_ｍｉｎ）／ｌｏｇ（２）
時間タグ１０７の最大ビット幅（Ｂｔｉｍｅｔａｇ_ｍａｘ）は、時間クロック周波数（ｆｔｃｌｋ）、ＦＩＦＯ２０４の長さ（Ｎ）、及び表現する最大許容時間（ｔｍａｘ）の関数である。時間タグビットの最小必要ビット数の関数（Ｂｔｉｍｅｔａｇ_ｍｉｎ）は、次のように表現可能である。
Ｂｔｉｍｅｔａｇ＿ｍｉｎ≧ｌｏｇ（Ｎｆｔｃｌｋｔｍａｘ）／ｌｏｇ（２）
図５には、デジタルサンプルデータ５０３及び対応する時間タグ５０４の保存フォーマットが示されている。この実施形態においては、デジタルサンプルデータは、その記録の際に、複数のデータ及びタグレコード５１０として記録される。データは、記録装置１１０によって記録される際に、単一のデータレコード５０１又はデータ及びタグレコードのペア５０１、５０２として記録される。具体的には、サンプルクロック１０３の連続した遷移の際に記録されるデジタルサンプルデータ１０６は、データレコード５０１のみを使用している。記憶制限方法（ｓｔｏｒｅ  ｑｕａｌｉｆｉｃａｔｉｏｎ  ｍｅｔｈｏｄ）を使用し、デジタルサンプルデータ記録イベント間において１つ又は複数のサンプルクロックの遷移がパスされる場合には、記録イベントと関連するタイミング情報のすべてを再生成するため、データ及びタグレコード５０１、５０２の両方が記録される。
【００３０】
データ及びタグレコード５０１、５０２のいずれの場合にも、状態ビット５００は、レコードフォーマットと、特に、そのレコードがデータレコードであるか、或いは、タグレコードであるかを示している。データレコード５０１のフォーマットは、データ５０３と第１時間タグ５０４を含んでいる。この実施形態における第１時間タグ５０４は、時間タグ１０７の１０個の最下位ビットであり、Ｎ個のサンプルクロック遷移における時間クロック遷移の数を表している。データレコード５０１のみが記録されている場合には、時間タグ１０７の１０個の最下位ビットは、最後のサンプルクロック遷移以降のタイミングを特徴付けている。単一のデータレコード５０１内の情報から瞬時平均サンプル周期が算出可能である。データレコード５０１のみが記録されている場合には、サンプルクロック周期が瞬間平均サンプル周期と等しいと仮定するのが妥当であり、以前のサンプルクロック遷移も保存されているため、データレコード５０１のすべての必要なタイミング情報がキャプチャされる。
【００３１】
デジタルサンプルデータ記録イベント間において１つ又は複数のサンプルクロック遷移が発生する際には、タイミング情報のすべてをキャプチャするため、データ及びタグレコード５０１、５０２の両方が必要である。データレコード５０１は、同一の形態及び内容を具備しており、タグレコード５０２は、時間タグ１０７の最上位ビット５０５を含んでいる。タグレコード５０２の時間タグ１０７の最上位ビット５０５をデータレコード５０１の時間タグ１０７の最下位ビット５０４と組み合わせることにより、完全な時間タグ１０７を再構築することができる。全体的な時間タグ１０７は、図３の実施形態と同一の蓄積デルタ時間又は図２の実施形態と同一の蓄積絶対時間を表現可能である。デルタ時間がサンプルクロック１０３のすべての遷移の際に算出される一実施形態においては、システムは、使用されている時間クロック１０２の周波数の相対的に長いサンプルクロック周期を完全に表現するために十分なビットがデータレコード５０１内に存在しており、タグレコード５０２が不要となるように設計されている。
【００３２】
図６には、ターゲットシステムからデジタルサンプルデータを収集するプロセスを示すフローチャートが示されており、この場合には、サンプルクロック１０３の遷移の際に、デジタルサンプルデータにアクセスしている（６０１）。図６に示されているプロセスフローは、図３に示されている装置に準拠している。当業者であれば、この実施形態を参照することにより、図示又は説明されているその他の実施形態のプロセスフローを案出可能であろう。サンプルクロック１０３の瞬時平均周期に関係する情報は、サンプルクロック１０３のＮ個の遷移にわたるいくつかの時間クロックの遷移を決定することによって収集される（６０２）。サンプルクロック１０３の瞬時平均周期は、時間クロック１０２の既知の周期とサンプルクロックの遷移の既知の数から算出可能である。ステップ６０３において、システムが、デジタルサンプルデータ１０６を記録する必要があると通知した場合には、アキュムレータ２１０の出力が、デジタルサンプルデータ１０６と共に、時間タグ１０７として記録される（６０５）。次いで、蓄積合計がリセットされる（６０６）。ステップ６０３において、システムが、デジタルサンプルデータ１０６を記録する必要があると通知していない場合には、プロセスは、次のデジタルサンプルデータが記録されるまで、サンプルクロック１０３のＮ個の最新の遷移にわたって時間クロックの遷移の数を反復的に蓄積する。
【００３３】
図７は本発明の別の実施形態における第１部分が示されており、この場合には、カウントの収集がファクタＭだけ減速されている（この図においては、Ｍ＝４である）。当業者であれば、この実施形態を参照することにより、減速を４を上回る又は下回るファクタにスケーリング可能であろう。グレーコードカウンタ２０１が、図２及び図３の減速されない実施形態と同様に、時間クロック１０２を受け付けている。グレーコードカウンタ２０１の出力が、第１、第２、第３、及び第４減速フェーズ７００ａ、７００ｂ、７００ｃ、７００ｄのそれぞれに対して供給される。それぞれの減速フェーズ７００ａ〜７００ｄは、フェーズイネーブル生成器７０１によって生成される４つの異なるフェーズイネーブル信号７０４ａ、７０４ｂ、７０４ｃ、７０４ｄの１つに応答する。すべての減速フェーズの完了は、減速サイクルの終了であり、次の減速サイクルの始まりでもある。それぞれのフェーズイネーブル信号７０４は、サンプルクロック１０３の１／Ｍの周期を具備している。当業者であれば、４の減速ファクタを具備する実施形態は、サンプルクロック１０３の１／４の周期を具備するフェーズイネーブル信号７０４を生成することを理解するであろう。それぞれのフェーズイネーブル信号７０４ａは、フェーズイネーブル信号の周期の１／４（或いは、更に一般的には、１／Ｍ）にわたって論理真であり、且つ、それぞれのフェーズイネーブル信号は、その他のフェーズイネーブル信号７０４ｂ、７０４ｃ、７０４ｄとは異なる時間において論理真である。即ち、それぞれのフェーズイネーブル信号７０４は、それぞれの減速フェーズの動作を連続的且つ反復的にイネーブルしている。それぞれの減速フェーズ７００ａ〜７００ｄは、フェーズイネーブル信号７０４ａ〜７０４ｄの個々の１つとサンプルクロック１０３の結合的な組み合わせ７０５によって駆動される個々のカウントレジスタ７０２ａ〜７０２ｄを有している。従って、それぞれのカウントレジスタ７０２ａ〜７０２ｄは、４による減速の実施形態においては、サンプルクロック１０３の４番目の遷移ごとに、且つ、Ｍによる減速の実施形態においては、サンプルクロック１０３のＭ番目の遷移ごとに、カウンタ２０１の出力を受け付けて保存する。グレーコードカウントは、それぞれの減速フェーズ７００ａ〜７００ｄにおいて、そのバイナリの等価物に変換され、個々のＦＩＦＯメモリバッファ７０４ａ〜７０４ｄ内に保持される。それぞれのＦＩＦＯメモリバッファ７０４ａ〜７０４ｄは、Ｎ個のカウントの合計にわたって、４番目又はＭ番目のカウントごとに受け付ける。瞬時平均サンプルクロック周期を判定するべくＮ個のカウントサンプルが取得され、減速ファクタがＭである場合には、第１減速素子は、カウントＮとカウント０の間において、Ｎ／Ｍ個のカウントの合計にわたって、すべてのＭ番目のカウントを受け付ける。第２減速フェーズ７００ｂは、１番目とＮ＋１番目のカウント間において、すべての４番目のカウントを受け付ける。すべての後続の減速素子も、すべての４番目のカウントを受け付け、例えば、減速フェーズ７００ｂの第１カウントは、例えば以前の減速フェーズ７００ａにおいて保存されている最後のカウントに続いている。更に一般的には、サンプルクロック１０３のＮ個の遷移にわたって瞬時平均を取得する減速ファクタＭの場合には、それぞれの減速素子７００は、Ｎ／Ｍ個のカウントの合計にわたって、すべてのＭ番目のカウントを受け付ける。次いで、それぞれの減速フェーズ７００内の保存されている最も古いカウント７０７を個々の保存されている最新のカウント７０７から減算することにより、それぞれの減速フェーズ７００ａ、７００ｂ、７００ｃ、７００ｄにおける個々の第１〜第４時間差カウンタ値７０８ａ、７０８ｂ、７０８ｃ、７０８ｄを生成する。
【００３４】
図８はファクタ４によって減速される上記の図７に示した実施形態における第２部分を示しており、この場合には、第１及び第２時間差カウンタ値７０８ａ、７０８ｂが第１中間アキュムレータ８０６において加算されている。図８の実施形態においては、デルタ時間カウントは、図３に示した減速されていない実施形態に準拠して維持されている。減速された実施形態においては、ストア信号１０８も、図７及び図８に示されている実施形態の同一の減速ファクタＭ又は４によって減速される。第１〜第４中間蓄積時間カウント合計８００ａ、８００ｂ、８００ｃ、８００ｄが、減速サイクル内において維持されており、適宜、時間タグ１０７ａ〜１０７ｄとして使用される。中間時間クロックカウント合計の選択は、第１、第２、第３、及び第４ストア信号８０８ａ、８０８ｂ、８０８ｃ、８０８ｄによって判定されている。ストア信号８０８ａ〜８０８ｄの中の１つのものにおける論理真は、現在のデジタルサンプルデータ１０６が記録されることを通知している。従って、ストア信号８０８ａ〜８０８ｄも、同一の減速サイクルにおいて後続の記録イベント用に使用する適切な蓄積時間カウント合計を通知している。具体的には、デルタ時間カウントが維持されているシステム内において、減速フェーズの１つ又は複数のものの後にデジタルサンプルデータ１０６が保存される場合には、適切な時間タグ１０７は、中間カウント合計８００ａ〜８００ｄの中の１つである。デジタルサンプルデータ１０６が、減速サイクル内のフェーズのいずれかにおいて保存されない場合には、第４中間蓄積合計８００ｄが、次の減速サイクルに備えてアキュムレータレジスタ２１２のコンテンツに加算される。アキュムレータレジスタ２１２は、それぞれの減速サイクルの終了時点において更新される。但し、アキュムレータ８０６、８０７、８０９、８１０、２１０とマルチプレクサ８０１、８０２、８０３、８０４、８０５、８１０、８１１、８１２、８１３は、それぞれの機能を非同期で実行している。
【００３５】
第１中間アキュムレータ８０６の出力と第２時間差カウンタ値７０８ｂは、第１時間差マルチプレクサ８０１に入力されている。第１ストア信号８０８ａが真の場合には、それは、時間タグ１０７ａがデジタルサンプルデータレコード５０１又はデータ／タグレコード５０１、５０２の一部として記録され、第２減速フェーズ７００ｂに対応した蓄積されていない時間差に基づいた新しいデルタ時間カウントが次の蓄積デルタ時間として使用されることを通知している。第１ストア信号８０８ａが偽である場合には、それは、時間タグ１０７ａが保持されていないことを通知している。第１時間差マルチプレクサ８０１は、第１ストア信号８０８ａに基づいて選択を実行する。第１時間差カウンタ値７０８ａがデジタルサンプルデータ１０６の一部として保持されている場合には、第２時間差カウンタ値７０８ｂが第１時間差マルチプレクサ８０１の出力において提示される。第１時間差カウンタ値７０８ａが保持されておらず、次のフェーズの中の１つが記録イベントを通知している場合には、第１及び第２時間差カウンタ値７０８ａ、７０８ｂの合計が、第１時間差マルチプレクサ８０１の出力において提示される。
【００３６】
残りの時間差カウンタ値７０８ｂ、７０８ｃ、７０８ｄも同様に処理される。具体的には、第１時間差マルチプレクサ８０１の出力が、第２中間アキュムレータ８０７内において第３時間差カウンタ値７０８ｃと加算される。第３時間差カウンタ値７０８ｃ及び第１時間差マルチプレクサ８０１の出力は、第２時間差マルチプレクサ８０２に入力される。第２ストア信号８０８ｂが、第２時間差マルチプレクサ８０２への２つの入力のいずれをその出力に提示するかを選択する。第２時間差マルチプレクサ８０２の出力は、アキュムレータ２１０の出力と共に、第２中間時間差マルチプレクサ８１１の入力に提示されている。第２中間時間差マルチプレクサ８１１のどの入力を出力に提示するかの選択は、第１及び第２ストア信号８０８ａ、８０８ｂの離接的な組み合わせに基づいている。ストア信号８０８が以前の減速フェーズのいずれかにおいて真である場合には、減速フェーズの中間においてデルタ時間のリセットを実装するため、時間タグ１０７は、中間蓄積合計７０８又は８００の中の適切なものに基づいている。従って、減速サイクル内の以前の減速フェーズのすべてにおけるストア信号１０８の離接的な組み合わせにより、中間蓄積合計が、アキュムレータ２１０の出力の代わりに、時間タグ１０７として提示及び記録されることになる。
【００３７】
上記の実施形態においては、時間差カウンタ値７０８が、その提示に伴って、アキュムレータ２１０内のアキュムレータレジスタ２１２の内容に加算されるが、アキュムレータレジスタ２１２は、それぞれの減速サイクルの終了時点においてのみ更新される。第１時間差カウンタ値７０８ａと、第１、第２、及び第３時間差マルチプレクサ８０１、８０２、及び８０３の出力は、アキュムレータマルチプレクサ８０５に対する入力として提示される。アキュムレータ２１０は、その現在の入力値に基づいて加算を実行し、その出力を第１減速フェーズ１０７ａ用の時間タグ又は中間時間タグマルチプレクサ８１０〜８１２に対する入力として提示する。現在の減速フェーズにおける時間保持信号８０８ａ〜８０８ｄの中の最も早いものが、バイナリエンコードされた最も早いストア信号８１４としてエンコードされ、減速サイクルにおいて中間蓄積カウント合計８１５としてその出力に提示されるアキュムレータマルチプレクサ８０５の入力の選択を実行する。保持信号８０８ａ〜８０８ｄのいずれもが減速サイクルにおいて論理真でない場合には、Ｍ番目の中間蓄積時間カウント合計８００ｄが、アキュムレータマルチプレクサ８０５の出力に提示されるべく選択される。バイナリエンコードされた最も早い保持信号８１４は、アキュムレータマルチプレクサ８０５の入力のいずれを最終的な中間蓄積カウント合計８１５としてその出力に提示するかを定義している。中間蓄積カウント合計８１５が、アキュムレータ２１０に対する入力として提示され、アキュムレータレジスタ２１２の内容と加算される。４番目（且つ、最後）の時間差マルチプレクサ８０４は、４番目のストア信号８０８ｄに応答する。第４ストア信号８０８ｄが、論理真である場合には、アキュムレータレジスタ２１２内に示されている時間差カウントがゼロにリセットされる。第４ストア信号８０８ｄが、論理偽である場合には、以前の保存イベント以降のそれぞれの減速フェーズにわたる時間差カウント７０８ａ〜７０８ｄの蓄積合計が、第４時間差マルチプレクサ８０４の出力と、第４中間時間差ストレージマルチプレクサ８１３の入力に提示される。以前のストア信号８０８ａ〜８０８ｄのいずれかが論理真である場合には、第４時間差マルチプレクサ８０４の出力がアキュムレータレジスタ２１２に対する入力として提示される。以前のストア信号８０８ａ〜８０８ｄのいずれもが真でない場合には、アキュムレータ２１０の出力がアキュムレータレジスタ２１２の入力に提示される。
【００３８】
図９は、４による減速の実施形態の第２部分の別の例を示しており、この場合には、第１、第２、及び第３中間ゲート９００、９０１、９０２が中間アキュムレータ８０６、８０７、及び８０９に対する入力をマスク又はアンマスクしている。図８の実施形態と同様に、第１記録信号８０８ａが論理真である場合には、アキュムレータ２１０の出力（これは、最後の減速サイクルの終了時点における蓄積された時間差カウント値を表している。）が第１減速フェーズ用の時間タグ１０７ａとして提示される。第１記録信号８０８ａが論理真である場合には、蓄積時間差カウントがリセットされ、アキュムレータレジスタ２１２内に保存されている次の蓄積時間差値が、次の減速フェーズ用の時間差カウント値７０８によって初期化される。減速サイクルのそれぞれのフェーズは、同様に実装されており、従って、本実施形態におけるその他のフェーズの説明としては、第１減速フェーズの説明だけで十分である。第１記録信号８０８ａは、最新の減速フェーズが記録イベントを通知しているかどうかを通知する。中間アキュムレータ８０６は、時間差カウンタ値７０８ｂを、ゼロ又は第１時間差カウンタ値７０８ａである第１中間ゲートの出力と合計する。中間アキュムレータの出力９０４は、第１中間時間タグマルチプレクサ８１０に提示される。アキュムレータ２１０の出力も、第１中間時間タグマルチプレクサ８１０に提示されている。第１記録信号８０８ａが論理真である場合には、第１中間アキュムレータの出力９０４が時間タグ１０７ｂとして第１中間時間タグマルチプレクサ８１０の出力に提示される。第１記録信号８０８ａが論理偽である場合には、アキュムレータ２１０の出力が第１中間時間タグマルチプレクサ８１０の出力に提示され、現在の時間タグ１０７ｂを適切に表現する。第１中間アキュムレータの出力９０４は、第２中間ゲート９０１にも提示されており、このゲートは、第２記録信号８０８ｂの論理値に応じて第１中間アキュムレータの出力９０４をマスク又はアンマスクし、値を第２中間アキュムレータ８０７に提示する。第２中間アキュムレータ８０７、第３中間ゲート９０２の動作、及び第３中間アキュムレータ８０９に対する第３中間ゲート９０２の出力の提示は、第１減速フェーズに関連した説明と類似しており、わかりやすくするため、その説明を省略する。アキュムレータマルチプレクサ８０５に対する第１時間差カウンタ値７０８ａと第１〜第３中間アキュムレータの出力９０４の提示は、図８に示した実施形態に類似している。中間アキュムレータ合計の蓄積とアキュムレータレジスタ２１２のリセットも、図８に示した実施形態に関連して説明したものとその動作が類似している。
【００３９】
以上、本発明の一例として、スペクトル拡散クロックを使用したターゲットシステムのデジタルデータを収集する方法及び装置について図面を参照して実施形態を説明した。同一の機能を実行する減速のスケーリングや異なる論理の使用などの本実施形態に対する明らかな変形は、本発明の範囲に属している。当業者であれば、本実施形態を参照することにより、本実施形態のその他の変形、適合、及び実施形態を案出可能であり、それらも本発明の範囲に属している。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係るデジタルサンプルデータ収集装置を示すブロックダイアグラムである。
【図２】図１に示した時間タグ生成器を示すブロックダイアグラムである。
【図３】図１に示した時間タグ生成器の他の例を示すブロックダイアグラムである。
【図４】変調されたサンプルクロックの周期とサンプルウィンドウ時間スパンの間との関係の一例を示すタイミング図である。
【図５】本発明の一実施形態において保存されるデータの概念的表現である。
【図６】本発明による一実施形態のフローチャートである。
【図７】本発明の別の実施形態に係るファクタＭだけ減速される構成の第１部分である（この場合には、Ｍ＝４である）。
【図８】本発明の別の実施形態に係るファクタＭだけ減速される構成の第２部分である。
【図９】本発明の別の実施形態に係るファクタＭだけ減速される構成の第２部分の他の例である。
【符号の説明】
【００４１】
１０２  時間クロック
１０３  サンプルクロック
１１０  収集部
２０１  カウンタ
２０４  ＦＩＦＯメモリバッファ
２０５  処理素子
２０６、２０７  カウンタメモリ素子
２１０  アキュムレータ
４０１  時間量
７００  減速フェーズ
７０４  カウンタメモリ素子
７０６、７０７  時間クロックカウント値
８０６  アキュムレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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