(57)【要約】【課題】横型パワーＭＯＳ及びＬＩＧＢＴとして動作するスイッチングロスの少ない小型の半導体装置及びその製造方法を提供する。【解決手段】ｐ型シリコン（Ｓｉ）基板１００と、ｎ型ドリフト領域１０１と、ｐ型コレクタ領域１１０ａと、ｎ型ソース領域１０３と、ｐ型エミッタ領域１０６と、エミッタ電極１０７と、ゲート電極１０５と、コレクタ電極１１１と、ｐ型コレクタ領域１１０ａとコレクタ電極１１１との間に位置するように、ｐ型シリコン（Ｓｉ）基板１００の表面に形成されたｎ型ドレイン領域１０９と、ｎ型ドレイン領域１０９内に形成され、ｐ型コレクタ領域１１０ａとコレクタ電極１１１とを電気的に接続するｐ型コレクタ接続領域１１０ｂとを備える。【選択図】図１
2007324361.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型の第１ドリフト領域と、
前記第１ドリフト領域表面に形成された第１導電型のコレクタ領域と、
前記第１ドリフト領域と間隔をあけて前記半導体基板の表面に形成された第２導電型のソース領域と、
前記ソース領域と隣接して前記半導体基板の表面に形成された第１導電型のエミッタ領域と、
前記ソース領域及びエミッタ領域と接触して前記半導体基板上に形成されたエミッタ電極と、
前記第１ドリフト領域とソース領域との間の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記コレクタ領域上方に位置するように、前記半導体基板上に形成されたコレクタ電極と、
前記コレクタ領域とコレクタ電極との間に位置するように、前記半導体基板の表面に形成された第２導電型のドレイン領域と、
前記ドレイン領域内に形成され、前記コレクタ領域とコレクタ電極とを電気的に接続する第１導電型のコレクタ接続領域とを備える
ことを特徴とする半導体装置。
【請求項２】
前記エミッタ領域は、前記ソース領域の下方に位置し、
前記半導体装置は、さらに、前記ソース領域内に形成され、前記エミッタ領域とエミッタ電極とを電気的に接続する第１導電型のエミッタ接続領域を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、前記第１ドリフト領域の表面に形成された第１導電型の第２ドリフト領域を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、前記第１ドリフト領域内に埋め込み形成された第１導電型の第３ドリフト領域を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、前記第１ドリフト領域に異なる深さで形成された複数の第１導電型の第４ドリフト領域を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１導電型の半導体基板の表面に第２導電型の第１ドリフト領域を形成する第１工程と、
前記半導体基板上にゲート酸化膜を介してゲート電極を形成する第２工程と、
前記半導体基板及び前記第１ドリフト領域のそれぞれに第１導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、第１導電型のエミッタ領域及びコレクタ領域を形成する第３工程と、
前記半導体基板及び前記コレクタ領域のそれぞれに第２導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、前記コレクタ領域よりも高い不純物濃度で第２導電型のソース領域及びドレイン領域と、第１導電型のコレクタ接続領域とを同時に形成する第４工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記第４工程では、前記エミッタ領域及び前記コレクタ領域のそれぞれに第２導電型の不純物のイオン注入を行い、前記エミッタ領域よりも高い不純物濃度で第２導電型のソース領域及びドレイン領域と、第１導電型のコレクタ接続領域及びエミッタ接続領域とを同時に形成する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、さらに、前記第１ドリフト領域に第１導電型の不純物のイオン注入を行って第１導電型の第２ドリフト領域を形成する第５工程を含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧での使用を目的とする電力用トランジスタに関し、特に絶縁ゲート型バイポーラトランジスタ（以下、本文ではＩＧＢＴと略す）及びその製造方法に関するものである。
【背景技術】
【０００２】
高電圧、大電力を扱う電力用トランジスタとしては、パワーＭＯＳＦＥＴやＩＧＢＴがよく知られている。これらの素子を他の半導体集積回路と同一半導体基板上に形成する場合、他の集積回路形成プロセスとの整合性が良いことから、素子として横型パワーＭＯＳＦＥＴ（以下、横型パワーＭＯＳと略す）や横型ＩＧＢＴ（以下、ＬＩＧＢＴと略す）が用いられる。しかしながら、ＬＩＧＢＴは、ＭＯＳＦＥＴのゲート絶縁構造に加えてバイポーラトランジスタの持つドリフト領域での伝導率変調性を併せ持っており、高破壊耐量及び低オン抵抗を実現できるデバイスであるが、バイポーラトランジスタとしての動作を行うため、スイッチング速度がＭＯＳＦＥＴに比べ遅くなってしまうという欠点を持つ。
【０００３】
このとき、ＬＩＧＢＴのスイッチング特性を改善する従来の技術として例えば特許文献１に記載の半導体装置がある。図１７は、同半導体装置の構造を示す断面図である。
【０００４】
この半導体装置では、ｐ-型半導体基板２１表面にｎ-型エピタキシャル層２２が形成され、ｎ-型エピタキシャル層２２は、トレンチウェル２３によりｎ-型エピタキシャル層２２ａ及びｎ-型エピタキシャル層２２ｂの２つの領域に分離されている。また、トレンチウェル２３を構成し、対向して位置するトレンチウェル壁２５、２６上には、電気的絶縁層２４が形成されている。また、トレンチウェル２３内部には、ポリシリコン等のトレンチウェル充填物質２７が形成されている。
【０００５】
トレンチウェル２３右側のｎ-型エピタキシャル層２２ｂでは、ドレインとなるｎ+型領域２８が形成され、ドレインとなるｎ+型領域２８上にはドレイン電極４３が形成されている。このドレインとなるｎ+型領域２８と一定の距離をあけてｐ型ウェル２９が形成されている。ｐ型ウェル２９の表面にはソース領域を形成するｎ+型領域３０及びｐ+型領域３１が形成されている。ソース領域を形成するｎ+型領域３０及びｐ+型領域３１の上方にはソース電極３２が形成されている。また、ｎ-型エピタキシャル層２２ｂ上には酸化層３３が形成され、この酸化層３３上にはゲート電極４１が形成されている。
【０００６】
トレンチウェル２３左側のｎ-型エピタキシャル層２２ａでは、ＬＩＧＢＴのアノードとなるｐ+型領域３４が形成され、アノードとなるｐ+型領域３４上にはアノード電極４２が形成されている。このアノードとなるｐ+型領域３４と一定の距離をあけてｐ型ウェル３５が形成されている。ｐ型ウェル３５の表面にはカソード領域を形成するｎ+型領域３６及びｐ+型領域３７が形成されている。カソード領域を形成するｎ+型領域３６及びｐ+型領域３７上にはカソード電極３８が形成されている。また、ｎ-型エピタキシャル層２２ａ上には酸化層３９が形成され、この酸化層３９上にはゲート電極４０が形成されている。また、ドレイン電極４３とアノード電極４２とは電気的に接続されている。
【０００７】
上記構造を有する半導体装置では、トレンチウェル２３左側のｎ-型エピタキシャル層２２ａがＬＩＧＢＴとなり、トレンチウェル２３右側のｎ-型エピタキシャル層２２ｂが横型パワーＭＯＳとなり、ＬＩＧＢＴ及び横型パワーＭＯＳが同一基板上に形成される。ＬＩＧＢＴのゲート電極４０及び横型パワーＭＯＳのゲート電極４１はそれぞれ独立した構造となっているため、ＬＩＧＢＴ及び横型パワーＭＯＳをそれぞれ独立にスイッチングさせることが可能である。よって、この半導体装置のオン、オフのスイッチング時にはスイッチング速度の速い横型パワーＭＯＳのみを動作させ、オン状態の時はＬＩＧＢＴを動作させることによってスイッチング速度を高速化することができる。
【特許文献１】特開平８−２１３６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、横型パワーＭＯＳとＬＩＧＢＴとを同一基板上に形成した特許文献１に記載の半導体装置においては、横型パワーＭＯＳとＬＩＧＢＴとのどちらか一方しか搭載していない半導体装置に比べ、同じ耐圧、オン抵抗を得るために必要な半導体装置の面積が大きくなってしまう。
【０００９】
そこで、本発明は、かかる問題点に鑑み、ＬＩＧＢＴとして動作するスイッチングロスの少ない小型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に形成された第２導電型の第１ドリフト領域と、前記第１ドリフト領域表面に形成された第１導電型のコレクタ領域と、前記第１ドリフト領域と間隔をあけて前記半導体基板の表面に形成された第２導電型のソース領域と、前記ソース領域と隣接して前記半導体基板の表面に形成された第１導電型のエミッタ領域と、前記ソース領域及びエミッタ領域と接触して前記半導体基板上に形成されたエミッタ電極と、前記第１ドリフト領域とソース領域との間の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記コレクタ領域上方に位置するように、前記半導体基板上に形成されたコレクタ電極と、前記コレクタ領域とコレクタ電極との間に位置するように、前記半導体基板の表面に形成された第２導電型のドレイン領域と、前記ドレイン領域内に形成され、前記コレクタ領域とコレクタ電極とを電気的に接続する第１導電型のコレクタ接続領域とを備えることを特徴とする。
【００１１】
この構成により、半導体装置はＬＩＧＢＴとして動作する。また、半導体装置はゲート電極に所定の電圧を印加し、さらにコレクタ電極に電圧を印加したときに横型パワーＭＯＳとしても動作する。ＬＩＧＢＴの立ち上がり電圧前に横型パワーＭＯＳが立ち上がることによって、ＬＩＧＢＴがターンオンに要する時間が短縮され、スイッチングロスが低減される。よって、ＬＩＧＢＴとして動作するスイッチングロスの少ない小型の半導体装置を実現することができる。
【００１２】
また、ドレイン領域の直下にＬＩＧＢＴのコレクタ領域が形成されることから、ドレイン領域とコレクタ領域とをコレクタ電極下に平面的に形成した場合よりも、オン電流に対して有効なコレクタ領域の面積を増加させることができ、オン電流を増加させることができる。よって、ＬＩＧＢＴの面積を増大することなくオン電流を増加させることができるので、オン電流を増加させることが可能な小型の半導体装置を実現することができる。
【００１３】
ここで、前記エミッタ領域は、前記ソース領域の下方に位置し、前記半導体装置は、さらに、前記ソース領域内に形成され、前記エミッタ領域とエミッタ電極とを電気的に接続する第１導電型のエミッタ接続領域を備えてもよい。
【００１４】
この構成により、高不純物濃度のエミッタ領域の面積を大きくすることができるため、ＬＩＧＢＴがオンした際のオン電流が増加する。その結果、オン電流をさらに増加させることが可能な半導体装置を実現することができる。
【００１５】
また、前記半導体装置は、さらに、前記第１ドリフト領域の表面に形成された第１導電型の第２ドリフト領域を備えてもよい。
【００１６】
この構成により、ＬＩＧＢＴのオフ時に半導体基板と第１ドリフト領域との接合部に形成される空乏層と、第１ドリフト領域と第２ドリフト領域との接合部で形成される空乏層とによって、第１ドリフト領域全体を効率よく空乏化することができる。このため、第１ドリフト領域の不純物濃度を高くした場合でも耐圧を確保できるため、オン抵抗を低減することが可能な半導体装置を実現できる。
【００１７】
また、前記半導体装置は、さらに、前記第１ドリフト領域内に埋め込み形成された第１導電型の第３ドリフト領域を備えてもよい。
【００１８】
この構成により、ＬＩＧＢＴのオフ時に半導体基板と第１ドリフト領域との接合部に形成される空乏層と、第１ドリフト領域と第３ドリフト領域との接合部で形成される空乏層とによって、第１ドリフト領域全体をさらに効率よく空乏化することができる。このため、第１ドリフト領域の不純物濃度をさらに高くした場合でも耐圧を確保できるため、さらにオン抵抗を低減することが可能な半導体装置を実現できる。
【００１９】
また、前記半導体装置は、さらに、前記第１ドリフト領域に異なる深さで形成された複数の第１導電型の第４ドリフト領域を備えてもよい。
【００２０】
この構成により、第１ドリフト領域内がさらに効率よく空乏化されるため、さらにオン抵抗を低減することが可能な半導体装置を実現できる。
【００２１】
また、本発明は、第１導電型の半導体基板の表面に第２導電型の第１ドリフト領域を形成する第１工程と、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する第２工程と、前記半導体基板及び前記第１ドリフト領域のそれぞれに第１導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、第１導電型のエミッタ領域及びコレクタ領域を形成する第３工程と、前記半導体基板及び前記コレクタ領域のそれぞれに第２導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、前記コレクタ領域よりも高い不純物濃度で第２導電型のソース領域及びドレイン領域と、第１導電型のコレクタ接続領域とを同時に形成する第４工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。
【００２２】
この製造方法により、ＬＩＧＢＴとして動作するスイッチングロスの少ない小型の半導体装置を少ない工程数で容易に製造することができる。また、オン電流を増加させることが可能な小型の半導体装置を少ない工程数で容易に製造することができる。
【００２３】
ここで、前記第４工程では、前記エミッタ領域及び前記コレクタ領域のそれぞれに第２導電型の不純物のイオン注入を行い、前記エミッタ領域よりも高い不純物濃度で第２導電型のソース領域及びドレイン領域と、第１導電型のコレクタ接続領域及びエミッタ接続領域とを同時に形成してもよい。
【００２４】
この製造方法により、オン電流を増加させることが可能な小型の半導体装置を少ない工程数で容易に製造することができる。
【００２５】
また、前記半導体装置の製造方法は、さらに、前記第１ドリフト領域に第１導電型の不純物のイオン注入を行って第１導電型の第２ドリフト領域を形成する第５工程を含んでもよい。
【００２６】
この製造方法により、オン抵抗を低減することが可能な半導体装置を容易に製造することができる。
【発明の効果】
【００２７】
本発明によれば、ＬＩＧＢＴのコレクタ領域とコレクタ電極との間に、横型パワーＭＯＳのドレインとなるドレイン領域が形成され、さらにドレイン領域中にコレクタ領域とコレクタ電極とを電気的に接続するためのコレクタ接続領域が形成されるので、ＬＩＧＢＴのゲート電極に所定の電圧を印加し、さらにコレクタ電極に電圧を印加したときにＬＩＧＢＴは横型パワーＭＯＳとして動作する。ＬＩＧＢＴの立ち上がり電圧前に横型パワーＭＯＳが立ち上がることによって、ＬＩＧＢＴがターンオンに要する時間が短縮され、スイッチングロスが低減される。よって、スイッチングロスの少ない小型のＬＩＧＢＴを実現することができる。
【００２８】
また、ドレイン領域の直下にはＬＩＧＢＴのコレクタ領域が形成されるので、ドレイン領域とコレクタ領域とをコレクタ電極下に平面的に形成した場合よりも、オン電流に対して有効なコレクタ領域の面積を増加させることができ、オン電流を増加させることができる。よってＬＩＧＢＴの面積を増大することなくオン電流を増加させることが可能なＬＩＧＢＴを実現することができる。
【００２９】
また、ＬＩＧＢＴのコレクタ領域を形成する工程において、ドリフト領域内にイオン注入を行い、熱処理による不純物の拡散によって第１導電型のコレクタ領域を形成した後、コレクタ領域よりも高い不純物濃度で、コレクタ領域のコレクタ接続領域が形成される領域以外の部分にイオン注入を行い、熱処理による不純物の拡散を行うことにより第２導電型のドレイン領域と、ドレイン領域中のコレクタ接続領域とを同時に形成する。よって、スイッチングロスの少ない小型のＬＩＧＢＴを少ない工程数で容易に製造することができる。
【００３０】
また、第２導電型のドリフト領域表面には、第１導電型のドリフト領域が形成される。よって、ＬＩＧＢＴのオフ時に第１導電型の半導体基板と第２導電型のドリフト領域との接合部に形成される空乏層と、第２導電型のドリフト領域と第１導電型のドリフト領域との接合部で形成される空乏層とによって、ドリフト領域全体を効率よく空乏化することができる。その結果、第２導電型のドリフト領域の不純物濃度を高くした場合でも耐圧を確保できるため、オン抵抗を低減することが可能なＬＩＧＢＴを実現することができる。
【００３１】
また、イオン注入によって第２導電型のドリフト領域表面に第１導電型のドリフト領域を形成する。よって、オン抵抗を低減することが可能なＬＩＧＢＴを容易に製造することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００３３】
（第１の実施の形態）
図１は、本発明に係る第１の実施の形態のＬＩＧＢＴの構造を示す模式的な断面図である。このＬＩＧＢＴは、本発明の半導体装置の一例である。
【００３４】
このＬＩＧＢＴは、不純物濃度が１Ｅ１４ｃｍ-3から１Ｅ１７ｃｍ-3程度のｐ型シリコン（Ｓｉ）基板１００に形成される。ｐ型シリコン（Ｓｉ）基板１００の表面の一部には、不純物濃度が１Ｅ１４ｃｍ-3から５Ｅ１６ｃｍ-3程度で厚さが４μｍから８μｍ程度のｎ型ドリフト領域１０１が形成され、ｎ型ドリフト領域１０１に隣接して不純物濃度が１Ｅ１６ｃｍ-3から１Ｅ１７ｃｍ-3程度のｐ型低濃度エミッタ領域１０２が形成されている。ｐ型低濃度エミッタ領域１０２の表面の一部には、高不純物濃度のｎ型ソース領域１０３が形成されている。ｎ型ドリフト領域１０１とｎ型ソース領域１０３とに挟まれたｐ型低濃度エミッタ領域１０２及びｎ型ドリフト領域１０１の一部の表面上方には、酸化シリコン（ＳｉＯ2）からなるゲート酸化膜１０４を介してポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極１０５が形成されている。ｐ型低濃度エミッタ領域１０２の表面には、ｐ型低濃度エミッタ領域１０２よりも不純物濃度の高い高不純物濃度のｐ型エミッタ領域１０６が形成され、ｐ型エミッタ領域１０６及びｎ型ソース領域１０３の上方には、ＡｌＳｉＣｕ等のアルミニウム合金からなるエミッタ電極１０７が形成されている。また、ｎ型ドリフト領域１０１の表面には、ｎ型ドリフト領域１０１よりも不純物濃度の高いｎ型バッファ領域１０８が形成され、ｎ型バッファ領域１０８の表面には高不純物濃度のｎ型ドレイン領域１０９が形成され、ｎ型ドレイン領域１０９の上方にはＡｌＳｉＣｕ等のアルミニウム合金からなるコレクタ電極１１１が形成されている。このｎ型ドレイン領域１０９の直下には高不純物濃度のｐ型コレクタ領域１１０ａが形成されている。またコレクタ電極１１１は、ｎ型ドレイン領域１０９内の一部に形成された高不純物濃度のｐ型コレクタ接続領域１１０ｂによってｐ型コレクタ領域１１０ａと電気的に接続されている。さらに、ｎ型ドリフト領域１０１の上方に位置するように、ｐ型シリコン（Ｓｉ）基板１００上にはトランジスタを分離するための酸化シリコン（ＳｉＯ2）からなる分離層１１２が形成されている。ゲート電極１０５とエミッタ電極１０７及びコレクタ電極１１１との間には、各電極間を分離するための酸化シリコン（ＳｉＯ2）とボロン・リン添加シリケードグラス（ＢＰＳＧ）との積層構造からなる層間絶縁膜１１３が形成され、その上方には窒化シリコン（ＳｉＮ）からなる保護膜１１４が形成されている。
【００３５】
図１のＬＩＧＢＴは、ＬＩＧＢＴのゲート電極１０５に所定の電圧を印加し、さらにコレクタ電極１１１に所定の電圧を印加したときに横型パワーＭＯＳとして動作する。よって、ＬＩＧＢＴの立ち上がり電圧前に横型パワーＭＯＳが立ち上がることになり、ＬＩＧＢＴがターンオンに要する時間が短縮され、スイッチングロスを低減できる。また、ｎ型ドレイン領域１０９の直下にＬＩＧＢＴのｐ型コレクタ領域１１０ａが形成されることから、ｎ型ドレイン領域１０９とｐ型コレクタ領域１１０ａとをコレクタ電極１１１下に平面的に形成した場合よりも、オン電流に対して有効なｐ型コレクタ領域１１０ａの面積を増加させることができ、オン電流を増加させることができる。よって、ＬＩＧＢＴの面積を増大させることなくオン電流を増加させることができる、横型パワーＭＯＳとしても動作可能なＬＩＧＢＴを実現することができる。すなわち、オン電流を増加させることが可能なスイッチングロスの少ない小型のＬＩＧＢＴを実現できる。
【００３６】
なお、図２に示すように、ｎ型ソース領域１０３の直下にｐ型エミッタ領域１１５ａを形成し、ｐ型エミッタ接続領域１１５ｂによってｐ型エミッタ領域１１５ａとエミッタ電極１０７とが電気的に接続されるような構造としても良い。こうすることで、高不純物濃度のｐ型エミッタ領域の面積を大きくすることができるため、ＬＩＧＢＴがオンした際のオン電流が増加し、スイッチングロスをさらに低減させたＬＩＧＢＴを実現することができる。
【００３７】
次に、図３〜９を用いて図１のＬＩＧＢＴの製造方法について説明する。図３は、同ＬＩＧＢＴのｎ型ドリフト領域１０１を形成する工程を示す断面図であり、図４は、同ＬＩＧＢＴのｐ型低濃度エミッタ領域１０２及び分離層１１２を形成する工程を示す断面図であり、図５は、同ＬＩＧＢＴのゲート酸化膜１０４及びゲート電極１０５を形成する工程を示す断面図であり、図６は、同ＬＩＧＢＴのｎ型バッファ領域１０８を形成する工程を示す断面図であり、図７は、同ＬＩＧＢＴのｐ型コレクタ領域１１０ａ及びｐ型エミッタ領域１０６を形成する工程を示す断面図であり、図８は、同ＬＩＧＢＴのｎ型ドレイン領域１０９、ｐ型コレクタ接続領域１１０ｂ及びｎ型ソース領域１０３を形成する工程を示す断面図であり、図９は、同ＬＩＧＢＴの層間絶縁膜１１３、エミッタ電極１０７、コレクタ電極１１１及び保護膜１１４を形成する工程を示す断面図である。
【００３８】
まず、図３に示すように、不純物濃度が１Ｅ１４ｃｍ-3から１Ｅ１７ｃｍ-3程度のｐ型シリコン（Ｓｉ）基板１００にレジストパターンを用いて所望の位置にリンのイオン注入を行う。その後、熱拡散により不純物濃度が１Ｅ１６ｃｍ-3から５Ｅ１６ｃｍ-3程度で厚さが４μｍから８μｍ程度のｎ型ドリフト領域１０１が形成されるようにｐ型シリコン（Ｓｉ）基板１００に熱処理を行う。
【００３９】
次に、図４に示すように、ｐ型シリコン（Ｓｉ）基板１００にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、ＳｉＮマスクを用いた熱酸化法により酸化シリコン（ＳｉＯ2）からなる分離層１１２を形成する。この熱酸化工程により、注入されたボロンの熱拡散が生じ、不純物濃度が１Ｅ１６ｃｍ-3から１Ｅ１７ｃｍ-3程度のｐ型低濃度エミッタ領域１０２が形成される。
【００４０】
次に、図５に示すように、ウェハ全体に酸化シリコン（ＳｉＯ2）膜及びポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成した後に、レジストパターンを用いて酸化シリコン（ＳｉＯ2）膜及びポリシリコン（ｐｏｌｙ−Ｓｉ）膜のエッチングを行い、酸化シリコン（ＳｉＯ2）からなるゲート酸化膜１０４とポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極１０５とを形成する。
【００４１】
次に、図６に示すように、ｎ型ドリフト領域１０１にレジストパターンを用いて所望の位置にリンのイオン注入を行う。その後、熱拡散により不純物濃度が１Ｅ１６ｃｍ-3から５Ｅ１６ｃｍ-3程度のｎ型バッファ領域１０８が形成されるようにｐ型シリコン（Ｓｉ）基板１００に熱処理を行う。
【００４２】
次に、図７に示すように、ｎ型バッファ領域１０８及びｐ型低濃度エミッタ領域１０２にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、熱拡散により不純物濃度が１Ｅ１８ｃｍ-3から１Ｅ１９ｃｍ-3程度で、深さが０．５μｍから１μｍ程度のｐ型コレクタ領域１１０ａ及びｐ型エミッタ領域１０６が同時に形成されるようにｐ型シリコン（Ｓｉ）基板１００に熱処理を行う。
【００４３】
次に、図８に示すように、ｎ型バッファ領域１０８（ｐ型コレクタ領域１１０ａ）及びｐ型低濃度エミッタ領域１０２にレジストパターンを用いて所望の位置にヒ素のイオン注入を行う。その後、酸化シリコン（ＳｉＯ2）とボロン・リン添加シリケードグラス（ＢＰＳＧ）との積層構造からなる層間絶縁膜１１３を形成した後、熱処理によりＢＰＳＧのリフローを行い表面の平坦化を行う。この熱処理により、不純物濃度が１Ｅ１９ｃｍ-3から１Ｅ２０ｃｍ-3程度でｐ型コレクタ領域１１０ａの不純物濃度よりも高く、深さが０．２μｍから０．４μｍ程度のｎ型ドレイン領域１０９及びｎ型ソース領域１０３と、ｐ型コレクタ接続領域１１０ｂとが同時に形成される。このとき、ｐ型コレクタ領域１１０ａへのイオン注入は、ｐ型コレクタ接続領域１１０ｂが形成される領域にはヒ素が注入されないように行われる。
【００４４】
次に、図９に示すように、レジストパターンを用いて層間絶縁膜１１３の所望の領域をエッチングした後、スパッタリング法によってＡｌＳｉＣｕ等のアルミニウム合金膜を形成する。その後、レジストパターンを用いてアルミニウム合金膜の所望の領域をエッチングし、エミッタ電極１０７及びコレクタ電極１１１を形成する。そして、全面に窒化シリコン（ＳｉＮ）からなる保護膜１１４をプラズマＣＶＤ法によって形成した後、レジストパターンを用いたドライエッチングによってパッド部を開口する。これにより、図１のＬＩＧＢＴが形成される。
【００４５】
このような製造方法を用いることによって、ｎ型ドレイン領域１０９とｐ型コレクタ接続領域１１０ｂを通してコレクタ電極と電気的に接続されたｐ型コレクタ領域１１０ａとの２重構造を形成することができ、横型パワーＭＯＳとしても動作可能なＬＩＧＢＴを容易に製造することができる。
【００４６】
次に、図１０〜１２を用いて図２のＬＩＧＢＴの製造方法について説明する。図１０は、同ＬＩＧＢＴのｐ型コレクタ領域１１０ａ及びｐ型エミッタ領域１１５ａを形成する工程を示す断面図であり、図１１は、同ＬＩＧＢＴのｎ型ドレイン領域１０９、ｐ型コレクタ接続領域１１０ｂ、ｐ型エミッタ接続領域１１５ｂ及びｎ型ソース領域１０３を形成する工程を示す断面図であり、図１２は、同ＬＩＧＢＴの層間絶縁膜１１３、エミッタ電極１０７、コレクタ電極１１１及び保護膜１１４を形成する工程を示す断面図である。
【００４７】
まず、図３から図６に示す工程を行う。
【００４８】
次に、図１０に示すように、ｎ型バッファ領域１０８及びｐ型低濃度エミッタ領域１０２にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、熱拡散によりｐ型コレクタ領域１１０ａ及びｐ型エミッタ領域１１５ａが形成されるようにｐ型シリコン（Ｓｉ）基板１００に熱処理を行う。
【００４９】
次に、図１１に示すように、ｎ型バッファ領域１０８（ｐ型コレクタ領域１１０ａ）及びｐ型エミッタ領域１１５ａにレジストパターンを用いて所望の位置にヒ素のイオン注入を行う。その後、酸化シリコン（ＳｉＯ2）とボロン・リン添加シリケードグラス（ＢＰＳＧ）との積層構造からなる層間絶縁膜１１３を形成した後、熱処理によりＢＰＳＧのリフローを行い表面の平坦化を行う。この熱処理により、ｐ型エミッタ領域１１５ａの不純物濃度よりも高いｎ型ドレイン領域１０９及びｎ型ソース領域１０３と、ｐ型コレクタ接続領域１１０ｂ及びｐ型エミッタ接続領域１１５ｂとが同時に形成される。このとき、ｐ型エミッタ領域１１５ａへのイオン注入は、ｐ型エミッタ接続領域１１５ｂが形成される領域にはヒ素が注入されないように行われる。
【００５０】
次に、図１２に示すように、レジストパターンを用いて層間絶縁膜１１３の所望の領域をエッチングした後、スパッタリング法によってＡｌＳｉＣｕ等のアルミニウム合金膜を形成する。その後、レジストパターンを用いてアルミニウム合金膜の所望の領域をエッチングし、エミッタ電極１０７及びコレクタ電極１１１を形成する。そして、全面に窒化シリコン（ＳｉＮ）からなる保護膜１１４をプラズマＣＶＤ法によって形成した後、レジストパターンを用いたドライエッチングによってパッド部を開口する。これにより、図２のＬＩＧＢＴが形成される。
【００５１】
このような製造方法工程を用いることにより、ｎ型ソース領域１０３の直下にｐ型エミッタ領域１１５ａが形成され、ｐ型エミッタ接続領域１１５ｂによってｐ型エミッタ領域１１５ａとエミッタ電極１０７とが電気的に接続された構造を形成することができ、高不純物濃度のエミッタ領域の面積を大きくすることができる。その結果、ＬＩＧＢＴがオンした際のオン電流が増加し、スイッチングロスをさらに低減させたＬＩＧＢＴを容易に製造することができる。
【００５２】
（第２の実施の形態）
図１３は、本発明に係る第２の実施の形態のＬＩＧＢＴの構造を示す模式的な断面図である。このＬＩＧＢＴは本発明の半導体装置の一例である。なお、図１３において、図１と同一の構成部材には同一の符号を付すこととする。
【００５３】
このＬＩＧＢＴは、ｐ型シリコン（Ｓｉ）基板１００に形成されている。ｐ型シリコン（Ｓｉ）基板１００の表面の一部には、ｎ型ドリフト領域１０１が形成され、ｎ型ドリフト領域１０１の表面には、厚さ１μｍ程度で不純物濃度が１Ｅ１６ｃｍ-3から３Ｅ１６ｃｍ-3程度のｐ型ドリフト領域１１６が形成されている。また、ｐ型ドリフト領域１１６は、ｐ型シリコン（Ｓｉ）基板１００と電気的に接続されている。
【００５４】
この構成により、ＬＩＧＢＴのオフ時にはｎ型ドリフト領域１０１とｐ型ドリフト領域１１６との間で空乏層が形成されるため、より高い耐圧を確保することができる。よって、ｎ型ドリフト領域１０１の不純物濃度を高くすることにより、第１の実施の形態のＬＩＧＢＴに比べオン抵抗を低減することが可能である。よって、本実施の形態のＬＩＧＢＴでは、スイッチングロスの低減と同時にオン抵抗を低減することができる。
【００５５】
なお、図１４に示すように、ｎ型ドリフト領域１０１内に表面から１．２μｍ程度の深さに、厚さ１μｍ程度で不純物濃度が１Ｅ１６ｃｍ-3から３Ｅ１６ｃｍ-3程度のｐ型ドリフト領域１１７を埋め込み形成した構造としても良い。このようにすると、ＬＩＧＢＴのオフ時にｎ型ドリフト領域１０１とｐ型ドリフト領域１１７との接合部が広がり、その接合部で空乏層が形成されるため、より高い耐圧を確保することができる。さらにｎ型ドリフト領域１０１の不純物濃度を高くすることにより、第１の実施の形態のＬＩＧＢＴに比べオン抵抗を低減することが可能である。よって、本実施の形態のＬＩＧＢＴでは、スイッチングロスの低減と同時にオン抵抗を低減することができる。
【００５６】
また、図１５に示すように、ｎ型ドリフト領域１０１には、異なる深さで複数のｐ型ドリフト領域１１８ａ、１１８ｂが形成されても良い。このようにすると、ｎ型ドリフト領域１０１に、ｐ型ドリフト領域を１つ埋め込み形成した場合に比べ、さらにスイッチングロス及びオン抵抗を低減することができる。
【００５７】
次に、図３〜９及び図１６を用いて図１３のＬＩＧＢＴの製造方法について説明する。なお、同ＬＩＧＢＴの製造方法は、第１の実施の形態に係るＬＩＧＢＴの製造方法とほぼ同一であり、図１６の断面図に示すｐ型ドリフト領域１１６を形成する工程を追加しているところだけが異なっている。このため、第１の実施の形態に係るＬＩＧＢＴの製造方法における工程と異なる工程を中心として以下で説明する。
【００５８】
まず、図３から図６に示す工程を行う。これにより、ｐ型シリコン（Ｓｉ）基板１００にｎ型ドリフト領域１０１、分離層１１２、ｐ型低濃度エミッタ領域１０２、ゲート酸化膜１０４、ゲート電極１０５及びｎ型バッファ領域１０８が形成される。
【００５９】
次に、図１６に示すように、ｎ型ドリフト領域１０１にレジストパターンを用いて所望の位置に４Ｅ１２ｃｍ-2程度のドーズ量、６００ｋｅＶ程度の加速電圧でボロンのイオン注入を行う。その後、熱拡散により不純物濃度が１Ｅ１６ｃｍ-3から３Ｅ１６ｃｍ-3程度のｐ型ドリフト領域１１６が形成されるようにｐ型シリコン（Ｓｉ）基板１００に熱処理を行う。
【００６０】
次に、図７から図９に示すように、ｐ型コレクタ領域１１０ａと、ｐ型エミッタ領域１０６と、酸化シリコン（ＳｉＯ2）及びボロン・リン添加シリケードグラス（ＢＰＳＧ）の積層構造からなる層間絶縁膜１１３と、ｎ型ドレイン領域１０９と、ｐ型コレクタ接続領域１１０ｂと、ｎ型ソース領域１０３と、ｐ型エミッタ領域１０６と、エミッタ電極１０７と、コレクタ電極１１１とを形成し、さらに窒化シリコン（ＳｉＮ）からなる保護膜１１４を形成する。これにより、図１３のＬＩＧＢＴが形成される。
【００６１】
このような製造方法を用いることにより、ｎ型ドリフト領域１０１の不純物濃度を高くした場合でも耐圧を確保でき、第１の実施の形態のＬＩＧＢＴに比べさらにオン抵抗を低減することが可能なＬＩＧＢＴを容易に製造することができる。
【産業上の利用可能性】
【００６２】
本発明は、スイッチング素子等に有用であり、特に制御回路及び保護回路と同一の基板上に形成される電力用ＬＩＧＢＴ等に有用である
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態のＬＩＧＢＴの模式的な断面図である。
【図２】同実施の形態に係るＬＩＧＢＴの変形例の模式的な断面図である。
【図３】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図４】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図５】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図６】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図７】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図８】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図９】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図１０】同実施の形態のＬＩＧＢＴの変形例の製造方法を説明するためのＬＩＧＢＴの断面図である。
【図１１】同実施の形態のＬＩＧＢＴの変形例の製造方法を説明するためのＬＩＧＢＴの断面図である。
【図１２】同実施の形態のＬＩＧＢＴの変形例の製造方法を説明するためのＬＩＧＢＴの断面図である。
【図１３】本発明の第２の実施の形態のＬＩＧＢＴの模式的な断面図である。
【図１４】同実施の形態のＬＩＧＢＴの変形例の模式的な断面図である。
【図１５】同実施の形態のＬＩＧＢＴの変形例の模式的な断面図である。
【図１６】同実施の形態のＬＩＧＢＴの製造方法を説明するためのＬＩＧＢＴの断面図である。
【図１７】従来の半導体装置の模式的な断面図である。
【符号の説明】
【００６４】
２１    ｐ-型半導体基板
２２、２２ａ、２２ｂ    ｎ-型エピタキシャル層
２３    トレンチウェル
２４    電気的絶縁層
２５、２６    トレンチウェル壁
２７    トレンチウェル充填物質
２８、３０、３６    ｎ+型領域
２９、３５    ｐ型ウェル
３１、３４、３７    ｐ+型領域
３２    ソース電極
３３、３９    酸化層
３８    カソード電極
４０、４１    ゲート電極
４２    アノード電極
４３    ドレイン電極
１００    ｐ型シリコン（Ｓｉ）基板
１０１    ｎ型ドリフト領域
１０２    ｐ型低濃度エミッタ領域
１０３    ｎ型ソース領域
１０４    ゲート酸化膜
１０５    ゲート電極
１０６    ｐ型エミッタ領域
１０７    エミッタ電極
１０８    ｎ型バッファ領域
１０９    ｎ型ドレイン領域
１１０ａ    ｐ型コレクタ領域
１１０ｂ    ｐ型コレクタ接続領域
１１１    コレクタ電極
１１２    分離層
１１３    層間絶縁膜
１１４    保護膜
１１５ａ    ｐ型エミッタ領域
１１５ｂ    ｐ型エミッタ接続領域
１１６    ｐ型ドリフト領域
１１７、１１８ａ、１１８ｂ    ｐ型ドリフト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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