(57)【要約】【課題】フューズ切断時のサージ電流による内部回路の破壊を防止する半導体集積回路装置を提供する。【解決手段】半導体基板と、半導体基板上に形成され、第１の電位と第２の電位に接続されて動作電圧を印加される内部回路と、第２の電位に接続された第１の配線と内部回路に接続された第２の配線との間に介装されたフューズと、第２の配線に発生する正及び負の異常電圧に応答して内部回路を保護する保護素子とを有し、保護素子は、半導体基板上に形成された所定の導電型ウエルに形成されているものとする。これにより、フューズ切断時に発生する正あるいは負の異常電圧に応答して内部回路を保護することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、
前記半導体基板に形成されて前記第２の電位が供給される第１導電型の半導体領域上方に配置され、前記内部回路に電気的に接続されたフューズと、
前記フューズと前記内部回路とを接続する配線に発生する正及び負の異常電圧に応答して前記内部回路を保護する保護素子とを有し、
前記保護素子は、前記第１導電型の半導体領域に形成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記保護素子は、ドレイン又はソース及びゲートに前記第２の電位が供給されたＭＩＳＦＥＴであり、ソース又はドレインが前記配線に接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、
前記内部回路に電気的に接続されたフューズと、
前記フューズと前記内部回路との間に介装され、前記フューズの切断時に発生するサージ電流により断線するように形成された二次フューズとを備えたことを特徴とする半導体集積回路装置。
【請求項４】
前記二次フューズは、シリサイド層を有するポリシリコン配線により形成され、前記内部回路の破壊耐量より小さい電流で前記ポリシリコン配線上の前記シリサイド層が溶断するように設定されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、
前記第２の電位が供給される第１の配線と前記内部回路に電気的に接続された第２の配線との間に介装された複数のフューズと、を有し、
前記フューズは、前記第１の配線側で隣接する他のフューズと一体となるように形成された結合部を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フューズを有する半導体集積回路装置に関し、特にフューズ切断時のサージ電流による内部回路の破壊を防止する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置、例えばＤＲＡＭやＳＲＡＭ等のメモリ素子において、フューズは、不良ビットを救済するための冗長回路の配線を機能テスト後の後工程で組み替えるといった目的で使用される。半導体集積回路装置におけるフューズ素子では、配線層の一部に過大な電流やレーザー光等を印加することにより溶断(ブロー)させる方法がとられる。過大な電流によるジュール熱で溶断させるフューズではその電流自体が内部回路の破壊原因になり得る。また、レーザー光によりフューズを溶断させる場合は、光または熱電子放出によるチャージアップまたはレーザー照射時に生成されるプラズマガスによるウェハ面内電位分布の発生等に伴う静電気放電のサージ電流等が破壊原因になると考えられている。
【０００３】
上記したサージ電流等から内部回路を保護する従来の半導体集積回路装置として、例えば、ゲート分離型のダイオードを保護素子として用いたものがある。この半導体集積回路装置は、内部回路を接地電位ＶＳＳに接続する配線にフューズが介装されており、内部回路とフューズを接続する配線は、電源電位ＶＤＤとの間に順方向に接続された第１のゲート分離型のダイオードを有し、接地電位ＶＳＳとの間に順方向に接続された第２のゲート分離型のダイオードを有する。上記の構成において、内部回路へ流れ込む極性のサージ電流が発生すると、第１のゲート分離型のダイオードが動作し、このサージ電流と逆極性のサージ電流が発生すると、第２のゲート分離型のダイオードが動作して内部回路をサージ電流から保護する（特許文献１）。
【０００４】
しかし、従来の半導体集積回路装置によると、フューズ1本につき２個以上の保護素子を必要とする。また、短い時間で変化するサージ電流に対する応答性やサージ電流による電荷の蓄積の問題等があり、内部回路を保護するための十分な信頼性を有するものではなかった。
【特許文献１】米国特許第6,762,918号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、例えば、フューズ切断時のサージ電流による内部回路の破壊を防止する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、前記半導体基板に形成されて前記第２の電位が供給される第１導電型の半導体領域上方に配置され、前記内部回路に電気的に接続されたフューズと、前記フューズと前記内部回路とを接続する配線に発生する正及び負の異常電圧に応答して前記内部回路を保護する保護素子とを有し、前記保護素子は、前記第１導電型の半導体領域に形成されていることを特徴とする半導体集積回路装置を提供する。
【０００７】
また、本発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、前記内部回路に電気的に接続されたフューズと、前記フューズと前記内部回路との間に介装され、前記フューズの切断時に発生するサージ電流により断線するように形成された二次フューズとを備えたことを特徴とする半導体集積回路装置を提供する。
【０００８】
また、本発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、第１の電位と第２の電位が供給されて動作電圧を印加される内部回路と、前記第２の電位が供給される第１の配線と前記内部回路に電気的に接続された第２の配線との間に介装された複数のフューズと、を有し、前記フューズは、前記第１の配線側で隣接する他のフューズと一体となるように形成された結合部を有することを特徴とする半導体集積回路装置を提供する。
【発明の効果】
【０００９】
本発明の実施の態様によれば、例えば、フューズ切断時のサージ電流による内部回路の破壊を防止する半導体集積回路装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（本発明の第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体集積回路装置を示す部分平面図である。図２は、図１に示す本発明の第１の実施の形態に係る半導体集積回路装置を示す部分断面図である。尚、図１は、フューズ２０以外の領域において図を見易くするため、必要に応じてＭ２配線層２００、層間絶縁膜４００等を省略して図示した。また、図２は、フューズ２０と内部回路とを接続する配線を見易くするため、図１中のＡ−Ａ断面には現れない配線部分を点線で図示した。
【００１１】
この半導体集積回路装置は、半導体基板１と、第１の電位である電源電位ＶＤＤと第２の電位である接地電位ＶＳＳが供給されて所定の動作を行なう内部回路３０と、ＶＳＳが供給された第１の配線１１と内部回路３０に接続された第２の配線１２との間に介装されたフューズ２０と、第２の配線１２とＶＳＳとの間に配置された内部回路を保護する保護素子としてのＭＩＳＦＥＴ４０より構成されている。本実施の形態では、半導体基板１としてＰ型Ｓｉ基板を使用し、ＭＩＳＦＥＴ４０としてｎ型ＭＯＳＦＥＴを使用する。
【００１２】
半導体基板１上には、第１導電型の半導体領域としてのＰウエル領域が形成され、このＰウエル領域２の中にＭＩＳＦＥＴ４０がフューズ２０に対応して形成されている。フューズ２０は、複数の内部回路３０に各々対応して、Ｐウエル領域２上方に複数並べられて形成されている。尚、ＭＩＳＦＥＴ４０は、Ｐウエル領域２内に形成せずに、Ｐ型Ｓｉ基板内に形成するようにしてもよい。また、本実施の形態では、第１から第３の配線層を有する多層配線構造としている。
【００１３】
ＭＩＳＦＥＴ４０は、Ｐウエル領域２にフューズ２０に対応して、ゲートＧ、ソースＳ、及びドレインＤが形成され、ゲートＧ及びソースＳはプラグ１０１、１０２を介して、Ｍ１配線層１００に接続され、所定のパターンで形成された第１の配線１１によりＶＳＳが供給されると共に、プラグ１０３を介して低抵抗でＰウエル領域２にコンタクトするためのＰ＋ガードリング３に接続されている。
【００１４】
ドレインＤは、プラグ１０４を介してＭ１配線層１００に接続され、所定のパターンで形成された第２の配線１２により、内部回路３０へ接続されると共に、最上層のＭ３配線層３００に形成されているフューズ２０の一端に接続されている。
【００１５】
一方、フューズ２０の他端は、Ｍ３配線層３００からＭ２配線層２００及び各配線層間のプラグ１０５を介してＭ１配線層１００に接続され、所定のパターンで形成された第１の配線１１によりＶＳＳが供給されると共に、プラグ１０６を介して低抵抗でＰウエル領域２にコンタクトするためのＰ＋ガードリング４に接続されている。尚、Ｐ＋ガードリング３とＰ＋ガードリング４とは、Ｐウエル領域２の中で連続的に形成され、このＰ＋ガードリング３とＰ＋ガードリング４で囲まれた領域の上方に複数のフューズ２０が配置されている。フューズ２０の略中央部は、レーザによりブローされるブロースポット中心部であって、最上層に形成されたパッシベーション膜５００にはこのブロースポット中心部にレーザを照射するためのフューズ窓５０１が形成されている。
【００１６】
上記のＭＩＳＦＥＴ４０は、ゲートＧがソースＳと共に接地される構造のＧＧＮＭＯＳ(Grounded Gate NMOS)となっている。
【００１７】
図３は、上記に示した第１の実施の形態の構成を、回路図として示したものである。また、図４は、ＭＩＳＦＥＴ４０におけるドレイン電圧とドレイン電流との関係を示す図である。
【００１８】
（第１の実施の形態に係る半導体集積回路装置の保護動作）
フューズ２０を溶断してサージ電流が発生した場合の内部回路３０の保護動作について、以下に説明する。
【００１９】
ＶＳＳとＶＤＤが供給された通常の回路動作時においては、第２の配線１２の電位はＶＳＳ以上かつＶＤＤ以下になっている。従って、保護素子としてのＭＩＳＦＥＴ４０は非導通状態であり、内部回路３０の動作には影響を与えない。
【００２０】
フューズが溶断され、フューズ２０から内部回路３０へ流れ込む方向(正極性)のサージ電流が発生した場合には、寄生ＮＰＮバイポーラトランジスタがターンオンして、ドレインＤとソースＳとの間に低抵抗パスが形成される。よって、正極性のサージ電流は、第２の配線１２及びドレインＤ、ソースＳを介してＶＳＳ側に電荷が放電される。
【００２１】
また、逆方向(負極性)のサージ電流が発生した場合には、ドレインＤのＮ型拡散層４１とＰウエル領域２とで形成されるダイオードが順方向バイアスされてドレインＤとＰウエル領域２との間に低抵抗パスが形成される。同時にチャネル４２の表面に反転層が誘起されるので、ドレインＤとソースＳとの間にも低抵抗パスが形成される。よって、負極性のサージ電流は、２つの低抵抗パスを介してＶＳＳ側に電荷が放電される。従って、正逆いずれのサージ電流が発生しても、保護素子としてのＭＩＳＦＥＴ４０は導通状態となる。
【００２２】
本実施の形態では、Ｐウエル領域あるいはＰ型Ｓｉ基板にｎ型ＭＯＳＦＥＴを形成することにより保護素子を形成したが、Ｎウエル領域あるいはＮ型Ｓｉ基板にｐ型ＭＯＳＦＥＴを形成することにより保護素子を形成することもできる。この場合は、第１の電位である電源電位ＶＤＤと第２の電位である接地電位ＶＳＳとの関係が逆になる。
【００２３】
（第１の実施の形態の作用と効果）
本発明の第１の実施の形態によれば、正負いずれの極性のサージ電流が発生した場合でも、フューズ２０がＶＳＳ側に短絡して、半導体基板１に電荷が放電されるので、内部回路３０へのサージが抑制され、内部回路を保護できる。従来技術では、正負いずれの極性のサージ電流に対しても内部回路を保護するために、２つの保護素子を必要とし、一方の極性のサージ電流では接地側に電荷を放電し、他の極性のサージ電流では電源側に電荷を放電する必要があった。従って、少なくとも一方では、ウエルと基板間の容量に電荷が蓄積され、閾値電圧が変動する等、半導体集積回路装置の動作が不安定となる等の問題があった。これに対して、本実施の形態では、フューズの溶断により発生した電荷はすべて半導体基板１に放電されるので、ウエルへの電荷の蓄積も発生せず、内部回路を保護できると共に、安定した半導体集積回路装置の動作が可能となる。
【００２４】
また、従来はウェル−基板間容量に電荷が蓄積されている間だけ内部回路へ負荷電圧が掛かるが、本実施の形態では、内部回路３０へ負荷電圧が掛かるのはサージ電流が流入している間だけである。さらに、図４に示されるように、正極性時の内部回路３０への負荷電圧が従来のＶt1程度からＶhold程度に低減できるという効果も有する。しかも、従来技術では、ダイオードは応答速度が遅いために、短い時間で変化するサージ電流には対応できないという問題があったが、正極性時の寄生バイポーラトランジスタ、負極性時の反転層のいずれも応答速度が速いので、短い時間で変化するサージ電流にも対応できるという効果を有する。
【００２５】
また、従来技術では、フューズ1本につき第１及び第２のゲート分離型のダイオードからなる２個(フューズの両端に内部回路がある場合は４個)の保護素子が必要であることから、回路面積が大きくなるという問題があった。これに対して、本実施の形態では、保護素子を構成する素子が１個のＭＯＳＦＥＴで可能なので、Ｐ基板またはＰウエル上に１個のＮチャネル型ＭＯＳＦＥＴで保護素子を構成でき、あるいは、Ｎ基板またはＮウエル上に１個のＰチャネル型ＭＯＳＦＥＴで保護素子を構成できる。従って、従来、保護素子を構成するのに必要であったＰ基板とＮウエル、あるいは、Ｎ基板とＰウエルの構成が不要になり、フューズ下方のウエル領域内に保護素子を形成することで、小面積化、工程の簡略化が可能となる効果を有する。
【００２６】
また、本実施の形態では、Ｐウエル領域２の中でＰ＋ガードリングを連続的に形成し、その囲まれた領域の上方に複数のフューズ２０を配置している。また、保護素子であるＭＩＳＦＥＴ４０をＰ＋ガードリングの外のＰウエル領域２に形成し、内部回路３０もＰ＋ガードリングの外に形成しているので、フューズ２０をレーザでブローした時に発生するサージによる電荷は、主にＰ＋ガードリングで囲まれた素子等の配置されていないＰウエル領域内に吸収される。従って、フューズ２０のブローによって、内部回路３０あるいはＭＩＳＦＥＴ４０が破壊されるのを抑制でき、信頼性の高い半導体集積回路装置が実現可能となると共に、製造工程での歩留まり向上、コスト低減等の効果を有する。
【００２７】
（本発明の第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体集積回路装置を示す図である。本発明の第２の実施の形態に係る半導体集積回路装置は、第１の実施の形態に係る半導体集積回路装置において、フューズ２０が緩和抵抗である抵抗素子５０を介して内部回路３０に接続されると共に、ＭＩＳＦＥＴ４０のドレインＤと接続されている。他の構成は、第１の実施の形態と同様である。
【００２８】
保護素子としてのＭＩＳＦＥＴ４０の基本的な作用は第１の実施の形態と同様である。内部回路３０を構成する素子のソース又はドレインが第２の配線１２に接続されている場合、ＭＩＳＦＥＴ４０と同時に内部回路３０中の素子もスナップバックを起こして破壊に至る可能性がある。これを防ぐには内部回路３０中の素子のＶt1がＭＩＳＦＥＴ４０のそれより高くなるように回路設計しなければならないが、実際には困難な場合が多い。そこで、緩和抵抗として抵抗素子５０を配置することにより、内部回路３０中の素子がスナップバックを起こした場合においても、破壊的な電流が内部回路３０へ流入するのを抑制できる。また、内部回路３０を構成する素子のゲートが第２の配線１２に接続されている場合には、ゲート電位上昇の時定数を長くしてダメージを軽減する効果がある。
【００２９】
従って、第２の実施の形態によれば、第１の実施の形態の効果に加え、ＭＩＳＦＥＴ４０と抵抗素子５０を同時に用いることにより、内部回路３０の保護効果をさらに高めることができる。
【００３０】
（本発明の第３の実施の形態）
図６は、本発明の第３の実施の形態に係る半導体集積回路装置を示す図である。本発明の第３の実施の形態は、第１の実施の形態において、フューズ２０を挟んで対称に、内部回路１（３０Ａ）、内部回路２（３０Ｂ）、ＭＩＳＦＥＴ４０Ａ、及び、ＭＩＳＦＥＴ４０Ｂを配置したものである。図１において、フューズ２０を挟んで鏡面対称にＭＩＳＦＥＴ４０、Ｐ＋ガードリング３、４等を形成することで容易に実現できる。他の構成は、第１の実施の形態と同様である。
【００３１】
保護素子としてのＭＩＳＦＥＴ４０Ａ、４０Ｂの基本的な作用、効果は第１の実施の形態と同様である。本発明の第３の実施の形態によれば、正負いずれの極性のサージ電流が発生した場合でもフューズ２０から、ＭＩＳＦＥＴ４０Ａ又はＭＩＳＦＥＴ４０Ｂを介して電荷が接地電位ＶＳＳ側に放電される。従って、フューズ溶融時のサージ電流による内部回路３０Ａ、３０Ｂの破壊を抑制して保護することが可能になる。
【００３２】
（本発明の第４の実施の形態）
図７は、本発明の第４の実施の形態に係る半導体集積回路装置を示す図である。本発明の第４の実施の形態は、第２の実施の形態において、フューズ２０を挟んで対称に、内部回路１（３０Ａ）、内部回路２（３０Ｂ）、ＭＩＳＦＥＴ４０Ａ、ＭＩＳＦＥＴ４０Ｂ、抵抗素子５０Ａ、及び、抵抗素子５０Ｂを配置したものである。他の構成は、第２の実施の形態と同様である。保護素子としてのＭＩＳＦＥＴの基本的な作用、効果は第２の実施の形態と同様である。
【００３３】
すなわち、本発明の第４の実施の形態によれば、正負いずれの極性のサージ電流が発生した場合でもフューズ２０から、ＭＩＳＦＥＴ４０Ａ又はＭＩＳＦＥＴ４０Ｂを介してサージ電流による電荷が接地電位ＶＳＳ側に放電される。
【００３４】
また、緩和抵抗として抵抗素子５０Ａ、５０Ｂを配置しているので、内部回路３０Ａ、３０Ｂ中の素子がスナップバックを起こした場合においても、破壊的な電流が内部回路３０Ａ、３０Ｂへ流入するのを抑制することができる。従って、フューズ溶融時のサージ電流による内部回路３０Ａ、３０Ｂの破壊を抑制して保護することが可能になる。
【００３５】
（本発明の第５の実施の形態）
図８は、本発明の第５の実施の形態に係る半導体集積回路装置を示す図である。第５の実施の形態に係る半導体集積回路装置は、半導体基板１と、第１の電位である電源電位ＶＤＤと第２の電位である接地電位ＶＳＳが供給されて所定の動作を行なう内部回路３０と、ＶＳＳが供給された第１の配線１１と内部回路３０に接続された第２の配線１２との間に介装されたフューズ２０と、フューズ２０と内部回路３０との間に介装された二次フューズ６０とにより構成されている。
【００３６】
ここで、フューズ２０は、レーザでブローされるもので、例えば第１の実施の形態で示したものと同様である。また、二次フューズ６０は、フューズ２０の切断時に発生するサージ電流が流れることにより断線しうるエレクトリカルフューズとして、半導体集積回路装置中の抵抗素子により形成されている。
【００３７】
図９は、二次フューズ６０としての抵抗素子７０が半導体集積回路装置中のフィールド酸化膜８０上に形成されたポリシリコン配線７１であることを示す図である。
【００３８】
抵抗素子７０は、フィールド酸化膜８０上に所定の形状でポリシリコン配線７１として形成され、一端は、プラグ９０Ａ及びメタル配線１００Ａを介して内部回路３０（図示を省略）へ接続され、他端は、プラグ９０Ｂ及びメタル配線１００Ｂを介してフューズ２０（図示を省略）へ接続されている。また、抵抗素子７０は、ノンドープのポリシリコン７１ａの上にシリサイド層７１ｂが形成されているので、抵抗体として機能するシリサイド層７１ｂの幅と長さを規定することにより、内部回路３０の破壊耐量より小さい電流でポリシリコン７１ａ上のシリサイド層７１ｂが溶断するように設定されている。
【００３９】
図１０は、図９において、抵抗素子７０がポリシリコン配線７１の形状としてテーパー状に形成されていることを示す上平面図である。このようなレイアウトを適用することにより、シリサイド層７１ｂのテーパー形状の幅の狭いＮの部分で抵抗値が高くなるので、この部分で溶断性が高くなる。また、ポリシリコン配線のかわりにタングステン配線を用いることもできる。この場合、タングステン配線とプラグ界面のエレクトロマイグレーション（Electro-migration）耐性が弱くなるため、接合面で断線が発生しやすくなる。
【００４０】
第５の実施の形態は、第１〜４の実施の形態に併用して用いることもできる。本発明の第５の実施の形態によれば、サージ電流の極性に関わらず、内部回路３０が破壊されるより先に二次フューズ６０の抵抗素子７０内でサージ電流による配線溶断が起こり、サージ電流の内部回路３０への流入が遮断される。このため、内部回路３０を有効に保護する効果を有する。
【００４１】
また、ポリシリコン配線７１やタングステン配線は一般的な集積回路製造プロセスで容易に実現することができ、金属配線の一部をポリシリコン配線７１やタングステン配線に置き換えるだけで済むので、回路面積が増えることもなく、従来に比べて、より低コストで内部回路３０を有効に保護することが可能になるという効果を有する。
【００４２】
（本発明の第６の実施の形態）
図１１は、本発明の第６の実施の形態に係る半導体集積回路装置を示す図である。本発明の第６の実施の形態は、第５の実施の形態において、フューズ２０を挟んで対称に、内部回路１（３０Ａ）、内部回路２（３０Ｂ）、二次フューズ１（６０Ａ）および二次フューズ２（６０Ｂ）を配置したものである。他の構成は、第５の実施の形態と同様である。
【００４３】
二次フューズ1（６０Ａ）および二次フューズ２（６０Ｂ）の基本的な作用、効果は第５の実施の形態と同様である。本発明の第６の実施の形態によれば、正負いずれの極性のサージ電流が発生した場合でも、内部回路３０Ａ、３０Ｂが破壊されるより先に二次フューズ６０Ａまたは６０Ｂの抵抗素子内で配線溶断が起こり、サージ電流の内部回路３０Ａ、３０Ｂへの流入が遮断される。このため、内部回路３０Ａ、３０Ｂの破壊を抑制して保護することができる。
【００４４】
従って、第５の実施の形態の効果に加え、１つのフューズ２０に対して二次フューズ１（６０Ａ）および二次フューズ２（６０Ｂ）を使用することにより２つの内部回路３０Ａ、３０Ｂを保護することが可能になる。
【００４５】
尚、第６の実施の形態は、第３及び第４の実施の形態に併用して用いることもできる。
【００４６】
（本発明の第７の実施の形態）
図１２は、本発明の第７の実施の形態に係る半導体集積回路装置を示す図である。また、図１３は、図１２に示した半導体集積回路装置のＤ―Ｄ断面図である。尚、図１２は、フューズ２０以外の領域において図を見易くするため、必要に応じてＭ２配線層２００、層間絶縁膜４００等を省略して図示した。
【００４７】
第７の実施の形態に係る半導体集積回路装置は、半導体基板１と、第１の電位である電源電位ＶＤＤと第２の電位である接地電位ＶＳＳが供給されて所定の動作を行なう内部回路３０と、ＶＳＳが供給される第１の配線１１と内部回路３０に接続された第２の配線１２との間に介装されたフューズ２０とを有して構成される。
【００４８】
フューズ２０は、Ａ端子２１がプラグ１１０を介して内部回路３０に接続される。Ａ端子２１とＢ端子２２間の配線幅が狭くなっている部分はブロースポット（溶融点）中心部Ｃである。Ｂ端子２２は、Ｍ２配線層２００及び各配線層間のプラグ１２０を介して第１の配線１１に接続され、ＶＳＳが供給されている。さらに、ブロースポット中心部Ｃより第１の配線１１側のＢ端子２２を含む領域において、隣接する他のフューズ２０と一体となるように形成された結合部２３を有している。
【００４９】
結合部２３の作用により、ブロースポット中心部ＣとＶＳＳとの間の配線抵抗を低く抑えることができる。結合部２３の抵抗がプラグ１２０に比べて無視できる程度に小さいとすると、結合部２３を有する配線抵抗Ｒは結合部のない場合に比べて１／ｎになる。ここでｎはフューズ２０の数に相当する。この効果を説明するために、まずフューズ配線が完全に溶断されていない状態について考える。ブロースポット中心部Ｃには配線材料の原子が液体の状態で存在する。金属は液体でも導電性を有するので、この状態ではＡ、Ｂ両端子間は導通状態にある。ブロースポット中心部Ｃで発生したサージ電流は、Ａ端子２１および内部回路３０を経てＶＳＳへ、Ｂ端子２２およびプラグ１２０等を経てＶＳＳへ、という二つの経路で放電される。
【００５０】
図１４（ａ）は、ブロースポット中心部Ｃで発生したサージ電流が流れる経路を示す図であり、図１４（ｂ）は、（ａ）の等価回路を示す図である。図中のＩはサージ電流、ＲはＢ端子２２側の配線抵抗である。通常、内部回路３０の入力抵抗はＲに比べて十分高いので、図１４（ａ）の回路は図１４（ｂ）のように等価的に示すことができる。図１４（ｂ）によると、内部回路３０に印加される電圧ＶはＩとＲの積で与えられる。内部回路３０が破壊される確率はＶが大きくなると増加することは容易に予想される。よって、内部回路３０の破壊を抑制するにはＲを小さくするのが好ましく、これは、ブロースポット中心部Ｃより第１の配線１１側のＢ端子２２を含む領域において、隣接する他のフューズ２０と一体となるように形成された結合部２３を有する構成とすることで達成できる。
【００５１】
次に、フューズ２０が完全に溶断されている状態について考える。この状態では発生するサージ電流自体が減少しているため、破壊確率への影響は小さい。ブロー条件によっては、ブロースポット中心部Ｃに配線材料原子によるプラズマが発生する可能性がある。プラズマには導電性があるため、前述の配線が完全に溶断されていない時の説明がそのまま適用される。よって、配線が完全に溶断された状態においても結合部２３の効果は有効である。
【００５２】
本発明の第７の実施の形態によれば、フューズ２０の一端が隣接する他のフューズと一体となるように形成された結合部２３の作用により、ブロースポット中心部ＣとＶＳＳとの間の配線抵抗を低く抑えることができるので、フューズ溶融時のサージ電流による内部回路３０への流入量を小さくでき、有効に内部回路３０の破壊を抑制して保護することが可能になる。
【００５３】
尚、半導体集積回路装置が多層配線構造の場合に、例えば、図１３のＭ２配線層２００についても、図１２に示された複数のフューズ間で一体となるように形成してもよい。また、第７の実施の形態は、第１、第２、及び第５の実施の形態に併用して用いることもできる。
【００５４】
（本発明の第８の実施の形態）
図１５は、本発明の第８の実施形態に係る半導体集積回路装置を示す図である。第８の実施の形態は、第７の実施の形態における結合部２３の形状が異なるものであり、スポット中心部Ｃより第１の配線１１側でＢ端子２２に至るまでの領域において、フューズ幅がスポット中心部Ｃのそれより広くなっている幅広部２４がすべて一体となるように形成された結合部２５を有する構成となっている。結合部２５及び幅広部２４の基本的な作用は第７の実施の形態と同様である。
【００５５】
本発明の第８の実施の形態によれば、幅広部２４及びフューズ２０が一体となるように形成された結合部２５の作用により、ブロースポット中心部Ｃと接地電位ＶＳＳとの間の配線抵抗を低く抑えることができるので、フューズ溶融時のサージ電流による内部回路３０への流入量を小さくでき、有効に内部回路３０の破壊を抑制して保護することが可能になる。
【００５６】
尚、第８の実施の形態は、第１、第２、及び第５の実施の形態に併用して用いることもできる。
【００５７】
（本発明の第９の実施の形態）
図１６は、本発明の第９の実施の形態に係る半導体集積回路装置を示す図である。第９の実施の形態は、第７の実施の形態における結合部２３の形状が異なるものであり、ブロースポット中心部Ｃより第１の配線１１側のＢ端子２２までの中間部において、フューズ２０が一体となるように形成された結合部２６を有する構成となっている。結合部２６の基本的な作用は第７の実施の形態と同様である。
【００５８】
本発明の第９の実施の形態によれば、フューズ２０が一体となるように形成された結合部２６の作用により、ブロースポット中心部Ｃと接地電位ＶＳＳとの間の配線抵抗を低く抑えることができるので、フューズ溶融時のサージ電流による内部回路３０への流入量を小さくでき、有効に内部回路３０の破壊を抑制して保護することが可能になる。
【００５９】
尚、第９の実施の形態は、第１、第２、及び第５の実施の形態に併用して用いることもできる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置を示す部分平面図である。
【図２】図１に示す本発明の第１の実施の形態に係る半導体集積回路装置を示す部分断面図である。
【図３】本発明の第１の実施の形態の構成を、回路図として示したものである。
【図４】ＭＩＳＦＥＴ４０におけるドレイン電圧とドレイン電流との関係を示す図である。
【図５】本発明の第２の実施の形態に係る半導体集積回路装置を示す図である。
【図６】本発明の第３の実施の形態に係る半導体集積回路装置を示す図である。
【図７】本発明の第４の実施の形態に係る半導体集積回路装置を示す図である。
【図８】本発明の第５の実施の形態に係る半導体集積回路装置を示す図である。
【図９】抵抗素子がフィールド酸化膜上に形成されたポリシリコン配線であることを示す図である。
【図１０】図９において、抵抗素子がテーパー状の形状に形成されていることを示す図である。
【図１１】本発明の第６の実施の形態に係る半導体集積回路装置を示す図である。
【図１２】本発明の第７の実施の形態に係る半導体集積回路装置を示す図である。
【図１３】図１２に示した半導体集積回路装置のＤ―Ｄ断面図である。
【図１４】（ａ）は、ブロースポット中心部で発生したサージ電流が流れる経路を示す図であり、（ｂ）は、（ａ）の等価回路を示す図である。
【図１５】本発明の第８の実施の形態に係る半導体集積回路装置を示す図である。
【図１６】本発明の第９の実施の形態に係る半導体集積回路装置を示す図である。
【符号の説明】
【００６１】
１      半導体基板
２      Ｐウエル領域
１１    第１の配線
１２    第２の配線
２０    フューズ
２３、２５、２６  結合部
３０    内部回路
４０    ＭＩＳＦＥＴ
５０    抵抗素子
６０    二次フューズ
７１    ポリシリコン配線
７１ｂ  シリサイド層
【図１】
2007324423.tif 000003
【図２】
2007324423.tif 000004
【図３】
2007324423.tif 000005
【図４】
2007324423.tif 000006
【図５】
2007324423.tif 000007
【図６】
2007324423.tif 000008
【図７】
2007324423.tif 000009
【図８】
2007324423.tif 000010
【図９】
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【図１０】
2007324423.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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