(57)【要約】【課題】  電源遮断などが発生した際に、揮発性半導体メモリにおける情報の揮発を防止する。【解決手段】  ＤＲＡＭなどの半導体集積回路装置において、通常動作時には、電源供給切り離し部１６から動作電圧として内部電源電圧ＶＤＤが記憶部に供給されるとともに、キャパシタ１７によってその電圧が蓄電される。電源遮断などが発生すると、電源検出部１５が電源電圧ＶＣＣの電圧レベルの低下を検出し、検出信号Ｋを出力する。電源供給切り離し部１６は、検出信号Ｋを受けると、内部電源電圧ＶＤＤの生成を停止するとともに、供給源である電源電圧ＶＣＣを電気的に切り離すとともに、キャパシタ１７に蓄積されていた電荷を放電し、内部電源電圧ＶＤＤとして記憶部に供給する。【選択図】  図２
2007066346.tif 000002
【特許請求の範囲】
【請求項１】
揮発性半導体メモリと、
前記揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出した際に、前記揮発性半導体メモリに供給される電源電圧を遮断し、予め蓄電された電源電圧を前記揮発性半導体メモリに供給する電源供給部を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電源供給部は、
前記揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、
前記揮発性半導体メモリに供給する電源電圧を蓄電する電源保持部と、
前記電源検出部からの検出信号を受けて、前記揮発性半導体メモリに供給される電源電圧を遮断し、前記電源保持部が蓄電した電源電圧を前記揮発性半導体メモリに供給する電圧供給切り替え部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
１つ以上の揮発性半導体メモリと、
前記揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、前記揮発性半導体メモリに供給する電源電圧を蓄電する電源保持部と、前記電源検出部からの検出信号を受けて、前記揮発性半導体メモリに供給される電源電圧を遮断し、前記電源保持部が蓄電した電源電圧を前記揮発性半導体メモリに供給する電圧供給切り替え部とよりなる電源供給部を備えたことを特徴とする記憶装置。
【請求項４】
請求項３記載の記憶装置において、
前記揮発性半導体メモリの制御を司るコントローラを備え、
前記コントローラは、
前記電源検出部の検出信号を受けると、前記揮発性半導体メモリを低消費電力モードに設定することを特徴とする記憶装置。
【請求項５】
１つ以上の揮発性半導体メモリと、
前記１つ以上の揮発性半導体メモリにそれぞれ供給する電源電圧を蓄電する電源保持部とを備え、
前記揮発性半導体メモリは、
前記揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、
前記電源検出部からの検出信号を受けて、前記揮発性半導体メモリに供給される電源電圧を遮断し、前記電源保持部が蓄電した電源電圧を前記揮発性半導体メモリに供給する電圧供給切り替え部とを有したことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリにおける情報の揮発防止技術に関し、特に、電源遮断などが発生した際の揮発性半導体メモリにおける情報の揮発防止に有効な技術に関する。
【背景技術】
【０００２】
現在、民生機器などにおける一時的な記憶デバイスとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がアクセス速度や集積度の向上などの点で広く普及している。
【０００３】
このＤＲＡＭのメモリセルは揮発性であり、情報の記憶保持のために、一定時間毎に再書き込み動作、いわゆるリフレッシュ動作を行う必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような半導体メモリでは、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、ＤＲＡＭなどの半導体メモリは、前述したように、メモリセルが揮発性であるために、動作中に電源遮断などが発生した場合、該半導体メモリのメモリセルに記憶された情報が、保持されることなく揮発してしまうことになり、揮発した情報の復旧はほぼ不可能になってしまう。
【０００６】
これによって、パーソナルコンピュータなどのＤＲＡＭを用いて構成した電子システムの信頼性を損なうだけでなく、揮発した情報の重要度によっては、大きな被害を被ってしまう恐れがあるため、ＤＲＡＭを用いて構成した電子システムの取り扱いには充分注意をする必要がある。
【０００７】
本発明の目的は、電源遮断などが発生した際に、ＤＲＡＭなどの揮発性半導体メモリにおける情報の揮発を防止することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体集積回路装置は、揮発性半導体メモリと、該揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出した際に、揮発性半導体メモリに供給される電源電圧を遮断し、予め蓄電された電源電圧を揮発性半導体メモリに供給する電源供給部を備えたものである。
【００１１】
また、本発明による半導体集積回路装置は、前記電源供給部が、揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、揮発性半導体メモリに供給する電源電圧を蓄電する電源保持部と、電源検出部からの検出信号を受けて、揮発性半導体メモリに供給される電源電圧を遮断し、電源保持部が蓄電した電源電圧を揮発性半導体メモリに供給する電圧供給切り替え部とよりなるものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明による記憶装置は、１つ以上の揮発性半導体メモリと、該揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、揮発性半導体メモリに供給する電源電圧を蓄電する電源保持部と、電源検出部からの検出信号を受けて、揮発性半導体メモリに供給される電源電圧を遮断し、電源保持部が蓄電した電源電圧を揮発性半導体メモリに供給する電圧供給切り替え部とよりなる電源供給部を備えたものである。
【００１４】
また、本発明による記憶装置は、揮発性半導体メモリの制御を司るコントローラを備え、該コントローラは、電源検出部の検出信号を受けると、揮発性半導体メモリを低消費電力モードに設定するものである。
【００１５】
さらに、本発明による記憶装置は、１つ以上の揮発性半導体メモリと、該１つ以上の揮発性半導体メモリにそれぞれ供給する電源電圧を蓄電する電源保持部とを備え、揮発性半導体メモリは、揮発性半導体メモリに供給される電源電圧が任意の電圧レベル以下になったことを検出し、検出信号を出力する電源検出部と、電源検出部からの検出信号を受けて、揮発性半導体メモリに供給される電源電圧を遮断し、電源保持部が蓄電した電源電圧を揮発性半導体メモリに供給する電圧供給切り替え部とを有したものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
（１）  電源遮断などが発生した際の揮発性半導体メモリにおける情報の揮発を防止することができる。
【００１８】
（２）上記（１）により、揮発性半導体メモリ、ならびにそれを用いて構成された電子システムの信頼性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた電源供給部のブロック図である。
【００２１】
本実施の形態において、ＤＲＡＭである半導体集積回路装置１は、図１に示すように、記憶部２、および電源供給部３から構成されている。記憶部（揮発性半導体メモリ）２は、メモリマット４、ワードドライバ５、ロウデコーダ６、センスアンプ７、カラムドライバ８、カラムデコーダ９、ロウアドレスバッファ１０、カラムアドレスバッファ１１、制御回路１２、データ入力バッファ１３、およびデータ出力バッファ１４からなる。
【００２２】
メモリマット４は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。このメモリマット４に設けられたメモリセルは、リフレッシュ動作を行わないと情報が揮発する揮発性メモリセルからなる。
【００２３】
メモリマット４には、ワードドライバ５、およびロウデコーダ６が接続されている。ワードドライバ５は、ロウデコーダ６の出力を受けてワード線に選択パルス電圧を与え、該ロウデコーダ６は、メモリマット４の内、ロウ（行）方向のワード線を選択する。
【００２４】
また、メモリマット４には、センスアンプ７が接続されている。センスアンプ７は、メモリマット４におけるセルの読み出し信号を増幅する。センスアンプ７には、カラムドライバ８、ならびにカラムデコーダ９が接続されている。カラムドライバ８は、カラムデコーダ９の出力を受けてビット線に選択パルス電圧を与える。カラムデコーダ９は、カラム（列）方向のビット線を選択する。
【００２５】
また、ロウデコーダ５には、ロウアドレスバッファ１０が接続されている。ロウアドレスバッファ１０は、ロウ方向のアドレス信号が入力され、それぞれの内部アドレス信号を発生させてロウデコーダ６に出力する。
【００２６】
カラムデコーダ９には、カラムアドレスバッファ１１が接続されている。カラムアドレスバッファ１１は、カラム方向のアドレス信号が入力され、それぞれの内部アドレス信号を発生させてカラムデコーダ９に出力する。
【００２７】
センスアンプ７には、制御回路１２が接続されている。この制御回路１２は、データ入力バッファ１３、データ出力バッファ１４にも接続されている。制御回路１２は、センスアンプ７、データ入力バッファ１３、ならびにデータ出力バッファ１４におけるデータのやり取りの制御を行う。
【００２８】
データ入力バッファ１３は、入力データを所定のタイミングにより取り込み、データ出力バッファ１４は、出力データを所定のタイミングによって出力する。
【００２９】
電源供給部３は、外部から供給される電源電圧ＶＣＣを動作電圧（内部電源電圧ＶＤＤ）として記憶部２に供給するとともに、該電源電圧ＶＣＣの電圧レベルを検出し、電源遮断などが発生した際に記憶部２に内部電源電圧ＶＤＤを供給し、揮発性メモリセルにおける情報の揮発を防止する。
【００３０】
また、電源供給部３を半導体集積回路装置１内に設けたことによって、該半導体集積回路装置１のピン配置などの変更が不要となるので、大幅に設計変更なく信頼性を向上させることができる。
【００３１】
図２は、電源供給部３の構成を示すブロック図である。
【００３２】
電源供給部３は、図示するように、電源検出部１５、電源供給切り離し部１６、およびキャパシタ（電源保持部）１７から構成されている。電源検出部１５は、たとえば、リセットＩＣなどからなり、電源電圧ＶＣＣがある電圧レベル以下になると、検出信号Ｋを出力する。
【００３３】
電源供給切り離し部１６は、たとえば、レギュレータなどからなり、該電源供給切り離し部１６に供給される電源電圧ＶＣＣの電圧を安定して内部電源電圧ＶＤＤとして出力する。また、電源供給切り離し部１６は、電源検出部１５から出力される検出信号Ｋを受けて、内部電源電圧ＶＤＤの供給を停止する。
【００３４】
キャパシタ１７は、一方の接続部が電源供給切り離し部１６の出力部に、他方の接続部が基準電位ＶＳＳにそれぞれ接続されており、電源供給切り離し部１６から出力される内部電源電圧ＶＤＤを蓄電する。
【００３５】
次に、本実施の形態による電源供給部３の作用について説明する。
【００３６】
まず、通常動作時においては、電源供給切り離し部１６から動作電圧として内部電源電圧ＶＤＤが記憶部２に供給されるとともに、キャパシタ１７によってその電圧が蓄電される。
【００３７】
続いて、電源遮断などが発生すると、電源電圧ＶＣＣの電圧レベルが低下していく。そして、電源検出部１５は、任意の電圧レベル以下に電源電圧ＶＣＣの電圧レベルが低下したことを検出すると、電源供給切り離し部１６に対して検出信号Ｋを出力する。
【００３８】
電源供給切り離し部１６は、検出信号Ｋを受けると、内部電源電圧ＶＤＤの生成を停止するとともに、供給源である電源電圧ＶＣＣを電気的に切り離す。これによって、キャパシタ１７に蓄積されていた電荷が放電され、この放電電圧が内部電源電圧ＶＤＤとして記憶部２に供給される。
【００３９】
それにより、本実施の形態によれば、電源遮断などが発生しても、記憶部２への内部電源電圧ＶＤＤの供給を維持することが可能となり、揮発性メモリセルの情報の揮発を防止することができる。
【００４０】
また、本実施の形態では、ＤＲＡＭの半導体集積回路装置１（図１）について記載したが、たとえば、メモリモジュールやＲＡＭディスクドライブなどのメモリ装置に本発明を適用することができる。
【００４１】
図３は、電源供給部３を設けたメモリモジュール（記憶装置）１８の構成例を示すブロック図である。
【００４２】
この場合、メモリモジュール１８は、メモリモジュール部１９、メモリコントローラ（コントローラ）２０、ならびに電源供給部３から構成されている。メモリモジュール部１９は、たとえば、ＤＲＡＭなどからなる複数個のメモリ（揮発性半導体メモリ）１９1 〜１９N からなる。
【００４３】
メモリコントローラ２０は、メモリモジュール１８に接続されるＣＰＵ２１から出力される制御信号に基づいて該メモリモジュール１８の制御を司る。また、電源供給部３の構成は、電源供給切り離し部１６から出力される検出信号Ｋがメモリコントローラ２０にも入力されるように接続される点、および電源供給切り離し部１６を介してメモリコントローラ２０にも内部電源電圧ＶＤＤが供給されている点が異なっており、それ以外の接続構成は、図２と同様である。
【００４４】
電源遮断などが発生して電源電圧ＶＣＣの電圧レベルが低下し、電源電圧ＶＣＣの電圧レベルが任意の電圧レベル以下に低下すると、電源検出部１５は、電源供給切り離し部１６、およびメモリコントローラ２０に対して検出信号Ｋを出力する。
【００４５】
これにより、電源供給切り離し部１６は、内部電源電圧ＶＤＤの生成を停止するとともに、供給源である電源電圧ＶＣＣを電気的に切り離し、キャパシタ１７の放電を内部電源電圧ＶＤＤとして記憶部２に供給する。
【００４６】
一方、電源供給切り離し部１６の検出信号Ｋを受けたメモリコントローラ２０は、メモリ１９1 〜１９N に対してスタンバイモード、あるいはセルフリフレッシュモードなどの低消費電力状態に遷移させるコマンドを出力する。
【００４７】
ここで、メモリ１９1 〜１９N が自己リフレッシュ不可の場合には、外部接続されているＣＰＵ２１からコマンドが発行されないために、メモリコントローラ２０から各メモリ１９1 〜１９N に対してリフレッシュコマンドを定期的に出力する。
【００４８】
以上により、メモリ１９1 〜１９N を低消費電力に保持しながら、電源遮断時などにおいて該メモリ１９1 〜１９N の情報の揮発を防止することができる。
【００４９】
また、半導体メモリである半導体集積回路装置１は、図４に示すように、電源検出部１５、電源供給切り離し部１６、およびメモリ１９から構成するようにしてもよい。
【００５０】
この場合、配線基板上に電源検出部１５、および電源供給切り離し部１６の回路が不要となるので、実装面積の増加などを防止することができる。
【００５１】
さらに、電源検出部１５から出力される検出信号Ｋによって半導体集積回路装置１を低消費電力状態に遷移させることができるので、図３のメモリコントローラを不要にすることができる。
【００５２】
そのうえ図５に示すように、メモリモジュール１８を図４に示した半導体メモリで構成してもよい。この場合、図３のメモリコントローラ２０、電源検出部１５、ならびに電源供給切り離し部１６を不要にすることができるようになる。
【００５３】
また、図６で示すように、電源保持に用いるキャパシタ１７を単一にすることも可能である。
【００５４】
図７は、ＲＡＭディスクドライブ（記憶装置）２２に例示されるデータストレージメディアの一例を示すブロック図である。
【００５５】
ＲＡＭディスクドライブ２２は、記憶部２３、コントローラ２４、および電源供給部３から構成されている。記憶部２３は、たとえば、ＤＲＡＭからなる複数のメモリ２３1 〜２３N からなる。
【００５６】
コントローラ２４は、ホストとなるパーソナルコンピュータＰＣに汎用接続可能なインタフェース（ＩＤＥ：Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ、ＳＣＳＩ：Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ、Ｓ−ＡＴＡ：Ｓｅｒｉａｌ  ＡＴ  Ａｔｔａｃｈｍｅｎｔなど）と記憶部２３に対してデータの書き込み／読み出し用のインタフェースなどを有し、ＲＡＭディスクドライブ２２の制御を司る。
【００５７】
また、電源供給部３の構成は、電源供給切り離し部１６から出力される検出信号Ｋがコントローラ２４にも入力されるように接続される点、および電源供給切り離し部１６を介してコントローラ２４にも内部電源電圧ＶＤＤが供給されている点が異なっており、それ以外の接続構成は、図２と同様である。
【００５８】
この場合、電源遮断などが発生し、電源電圧ＶＣＣの電圧レベルが低下すると電源検出部１５から出力された検出信号Ｋが、電源供給切り離し部１６、およびコントローラ２４にそれぞれ入力される。
【００５９】
これにより、電源供給切り離し部１６は、内部電源電圧ＶＤＤの生成を停止するとともに、供給源である電源電圧ＶＣＣを電気的に切り離し、キャパシタ１７の放電を内部電源電圧ＶＤＤとして、コントローラ２４、ならびに記憶部２３にそれぞれ供給する。
【００６０】
また、コントローラ２４は、電源供給切り離し部１６の検出信号Ｋが入力されると、該コントローラ２４それ自体を低消費電力状態に遷移させるとともに、記憶部２３に対してコマンドを出力し、メモリ２３1 〜２３N を低消費電力状態に遷移させる。
【００６１】
このとき、メモリ２３1 〜２３N のリフレッシュ動作は、自己リフレッシュ機能、もしくは、コントローラ２４によって定期的にリフレッシュコマンドを出力することによって行う。
【００６２】
それにより、電源遮断時などにおいて、ＲＡＭディスクドライブ２２を低消費電力状態のまま保持しながら、メモリ２３1 〜２３N における情報の揮発を防止することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６４】
本発明は、電源遮断などが発生した際に、揮発性半導体メモリに記憶された情報の揮発を防止する技術に適している。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられた電源供給部のブロック図である。
【図３】本発明の他の実施の形態によるメモリモジュールの一例を示すブロック図である。
【図４】本発明の他の実施の形態による半導体集積回路装置の他の例を示すブロック図である。
【図５】図４の半導体集積回路装置を用いて構成したメモリモジュールの一例を示すブロック図である。
【図６】図４の半導体集積回路装置を用いて構成したメモリモジュールの他の例を示すブロック図である。
【図７】本発明の他の実施の形態によるＲＡＭディスクドライブの一例を示すブロック図である。
【符号の説明】
【００６６】
１  半導体集積回路装置
２  記憶部（揮発性半導体メモリ）
３  電源供給部
４  メモリマット
５  ワードドライバ
６  ロウデコーダ
７  センスアンプ
８  カラムドライバ
９  カラムデコーダ
１０  ロウアドレスバッファ
１１  カラムアドレスバッファ
１２  制御回路
１３  データ入力バッファ
１４  データ出力バッファ
１５  電源検出部
１６  電源供給切り離し部
１７  キャパシタ（電源保持部）
１８  メモリモジュール（記憶装置）
１９  メモリモジュール部
１９1 〜１９N   メモリ（揮発性半導体メモリ）
１９ａ1 〜１９ａN   半導体メモリ
２０  メモリコントローラ（コントローラ）
２１  ＣＰＵ
２２  ＲＡＭディスクドライブ（記憶装置）
２３  記憶部
２３1 〜２３N   メモリ
２４  コントローラ
ＰＣ  パーソナルコンピュータ
ＶＣＣ  電源電圧
ＶＤＤ  内部電源電圧
ＶＳＳ  基準電位
【図１】
2007066346.tif 000003
【図２】
2007066346.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007066346.tif 000008
【図７】
2007066346.tif 000009