(57)【要約】【課題】スイッチング素子の貫通電流を抑制し、消費電力を低減させた３値パルス発生回路を実現する。【解決手段】３つの論理素子１４ａ，１４ｂ，１４ｃを含む論理回路部１０と、３つの論理素子１４ａ，１４ｂ，１４ｃの各々の出力によって制御される３つのスイッチング素子２２，２４，２６を含むスイッチング制御部２０とを備え、３つのスイッチング素子２２，２４，２６が同時にオン状態とならないように制御することによって互いに異なる３つの電圧値Ｖｈｉｇｈ，Ｖｍｉｄ，Ｖｌｏｗを切り替えて出力する３値パルス発生回路１００によって上記課題を解決することができる。【選択図】図１
2007124084.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる３つの電圧値を出力する３値パルス発生回路であって、
３つの論理素子を含む論理回路部と、前記３つの論理素子の各々の出力によって制御される３つのスイッチング素子を含むスイッチング制御部と、を備え、
前記３つのスイッチング素子それぞれの一端には、互いに異なる３つの電圧値がそれぞれ入力され、他端から電圧値を出力し、
前記スイッチング制御部は、前記３つのスイッチング素子が同時にオン状態とならないように制御することによって前記３つの電圧値を切り替えて出力することを特徴とする３値パルス発生回路。
【請求項２】
請求項１に記載の３値パルス発生回路であって、
前記３つの論理素子のうち１つの出力を他の２つの論理素子のうち少なくとも１つの入力にフィードバックすること特徴とする３値パルス発生回路。
【請求項３】
請求項２に記載の３値パルス発生回路であって、
前記論理回路部は、ＯＲ素子及び第１のＡＮＤ素子及び第２のＡＮＤ素子を含んで構成され、
前記ＯＲ素子の出力は、前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされ、
前記第１のＡＮＤ素子の出力及び前記第２のＡＮＤ素子の出力は、前記ＯＲ素子の入力にフィードバックされていることを特徴とする３値パルス発生回路。
【請求項４】
請求項２に記載の３値パルス発生回路であって、
前記論理回路部は、ＯＲ素子及び第１のＡＮＤ素子及び第２のＡＮＤ素子及びマルチバイブレータ回路を含んで構成され、
前記ＯＲ素子の出力は、前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされ、
前記第１のＡＮＤ素子の出力及び前記第２のＡＮＤ素子の出力は、前記ＯＲ素子の入力にフィードバックされると共に、前記マルチバイブレータ回路を介して前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされていることを特徴とする３値パルス発生回路。
【請求項５】
請求項２に記載の３値パルス発生回路であって、
前記論理回路部は、第１のＯＲ素子及び第２のＯＲ素子及びＡＮＤ素子及びマルチバイブレータ回路を含んで構成され、
前記ＡＮＤ素子の出力は、前記第１のＯＲ素子及び前記第２のＯＲ素子の入力にフィードバックされ、
前記第１のＯＲ素子の出力及び前記第２のＯＲ素子の出力は、前記ＡＮＤ素子の入力にフィードバックされると共に、前記マルチバイブレータ回路を介して前記第１のＯＲ素子及び前記第２のＯＲ素子の入力にフィードバックされていることを特徴とする３値パルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子の貫通電流を抑制して消費電力を低減させた３値パルス発生回路に関する。
【背景技術】
【０００２】
固体撮像装置は、光電変換部と電荷転送部の機能を備え、光電変換部で入射光に対応して生成された情報電荷を電荷転送部によって転送することによって画像データを得るための装置である。固体撮像装置としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）固体撮像装置が例示される。
【０００３】
例えば、フレーム転送型のＣＣＤ固体撮像装置は、光電変換素子と垂直シフトレジスタとを兼ね合わせた撮像部、撮像部から転送されてきた情報電荷を一時的にバッファリングする垂直シフトレジスタを備えた蓄積部、蓄積部から１行分ずつ出力された情報電荷を転送する水平シフトレジスタを備えた水平転送部、及び、水平転送部から１ビットずつ出力された情報電荷に応じた電圧を出力する出力部とを備える。フレーム転送型のＣＣＤ固体撮像装置では、撮像時には、撮像部にマトリックス状に配置された光電変換素子のビット毎に入射光強度に応じた情報電荷が生成される。また、フレーム転送時には、撮像部の各ビットで生成された情報電荷が垂直シフトレジスタにより１フレーム分垂直転送され蓄積部にバッファリングされると共に、蓄積部にバッファリングされていた情報電荷が１行分ずつ水平転送部へと転送される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
固体撮像装置では、撮像時の情報電荷の蓄積能力と、垂直転送時の情報電荷の転送効率を高めるために撮像時と垂直転送時とで異なる電圧値のクロックパルスを撮像部及び蓄積部に印加する３値のクロックパルスで制御を行うことが必要とされてきている。
【０００５】
そこで、本発明は、スイッチング素子の貫通電流を抑制して消費電力を低減させた３値パルス発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、互いに異なる３つの電圧値を出力する３値パルス発生回路であって、３つの論理素子を含む論理回路部と、前記３つの論理素子の各々の出力によって制御される３つのスイッチング素子を含むスイッチング制御部と、を備え、前記３つのスイッチング素子それぞれの一端には、互いに異なる３つの電圧値がそれぞれ入力され、他端から電圧値を出力し、前記スイッチング制御部は、前記３つのスイッチング素子が同時にオン状態とならないように制御することによって前記３つの電圧値を切り替えて出力することを特徴とする。
【０００７】
ここで、前記３つの論理素子のうち１つの出力を他の２つの論理素子のうち少なくとも１つの入力にフィードバックすることによって、前記３つのスイッチング素子が同時にオン状態とならないように制御することが可能となる。
【０００８】
具体的には、前記論理回路部は、ＯＲ素子及び第１のＡＮＤ素子及び第２のＡＮＤ素子を含んで構成され、前記ＯＲ素子の出力は、前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされ、前記第１のＡＮＤ素子の出力及び前記第２のＡＮＤ素子の出力は、前記ＯＲ素子の入力にフィードバックされていることが好適である。
【０００９】
また、前記論理回路部は、ＯＲ素子及び第１のＡＮＤ素子及び第２のＡＮＤ素子及びマルチバイブレータ回路を含んで構成され、前記ＯＲ素子の出力は、前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされ、前記第１のＡＮＤ素子の出力及び前記第２のＡＮＤ素子の出力は、前記ＯＲ素子の入力にフィードバックされると共に、前記マルチバイブレータ回路を介して前記第１のＡＮＤ素子及び前記第２のＡＮＤ素子の入力にフィードバックされていることも好適である。
【００１０】
これらの論理回路は、前記３つのスイッチング素子として２つのＮチャンネルＭＯＳＦＥＴと１つのＰチャンネルＭＯＳＦＥＴを用いて構成した前記スイッチング制御部に適用することができる。
【００１１】
また、前記論理回路部は、第１のＯＲ素子及び第２のＯＲ素子及びＡＮＤ素子及びマルチバイブレータ回路を含んで構成され、前記ＡＮＤ素子の出力は、前記第１のＯＲ素子及び前記第２のＯＲ素子の入力にフィードバックされ、前記第１のＯＲ素子の出力及び前記第２のＯＲ素子の出力は、前記ＡＮＤ素子の入力にフィードバックされると共に、前記マルチバイブレータ回路を介して前記第１のＯＲ素子及び前記第２のＯＲ素子の入力にフィードバックされていることも好適である。
【００１２】
この論理回路は、前記３つのスイッチング素子として１つのＮチャンネルＭＯＳＦＥＴと２つのＰチャンネルＭＯＳＦＥＴを用いて構成した前記スイッチング制御部に適用することができる。
【発明の効果】
【００１３】
本発明によれば、３値パルス発生回路におけるスイッチング素子の貫通電流を抑制し、消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００１４】
＜第１の実施の形態＞
本発明の第１の実施の形態における３値パルス発生回路１００は、図１に示すように、論理回路部１０及びスイッチング制御部２０を含んで構成される。論理回路部１０は、論理素子を含み、スイッチング素子のスイッチングを制御する制御信号を生成して出力する。スイッチング制御部２０は、複数のスイッチング素子を含み、論理回路部１０で生成された制御信号に応じて所定の３つの電圧値Ｖｈｉｇｈ，Ｖｍｉｄ，Ｖｌｏｗのうち１つを選択して出力信号ＯＵＴとして出力する。３値パルス発生回路１００は、例えば、フレームトランスファー方式のＣＣＤ固体撮像装置における撮像部の駆動用ドライバとして利用されるが、これに限定されるものではなく、他の装置の駆動用ドライバとしても利用することができる。
【００１５】
論理回路部１０は、バッファを兼ねるＮＯＴ素子１２ａ，１２ｂ、ＯＲ素子１４ａ、ＡＮＤ素子１４ｂ，１４ｃを含んで構成することができる。本実施の形態におけるＯＲ素子１４ａ、ＡＮＤ素子１４ｂ，１４ｃは、３つの入力端子をそれぞれ有する。また、スイッチング制御部２０は、ＰチャンネルのＭＯＳＦＥＴ２２、ＮチャンネルのＭＯＳＦＥＴ２４，２６を含んで構成される。
【００１６】
ＮＯＴ素子１２ａには第１の入力信号ＩＮ１が入力され、ＮＯＴ素子１２ｂには第２の入力信号ＩＮ２が入力される。第２の入力信号ＩＮ２は、さらにＡＮＤ素子１４ｂにも入力される。ＮＯＴ素子１２ａの出力は、ＯＲ素子１４ａ及びＡＮＤ素子１４ｂ，１４ｃに入力される。また、ＮＯＴ素子１２ｂの出力は、ＡＮＤ素子１４ｃに入力される。
【００１７】
ＯＲ素子１４ａの出力は、スイッチング制御部２０のＭＯＳＦＥＴ２２のゲートに入力されると共に、ＡＮＤ素子１４ｂ，１４ｃに入力される。ＡＮＤ素子１４ｂの出力は、スイッチング制御部２０のＭＯＳＦＥＴ２４のゲートに入力されると共に、ＯＲ素子１４ａに入力される。ＡＮＤ素子１４ｃの出力は、スイッチング制御部２０のＭＯＳＦＥＴ２６のゲートに入力されると共に、ＯＲ素子１４ａに入力される。
【００１８】
スイッチング制御部２０のＭＯＳＦＥＴ２２のソースには第１の電圧Ｖｈｉｇｈが印加され、ＭＯＳＦＥＴ２４のソースには第１の電圧Ｖｈｉｇｈよりも低い第２の電圧Ｖｍｉｄが印加され、ＭＯＳＦＥＴ２６のソースには第２の電圧Ｖｍｉｄよりも低い第３の電圧Ｖｌｏｗが印加される。例えば、第１の電圧Ｖｈｉｇｈは３Ｖ、第２の電圧Ｖｍｉｄは−５Ｖ、第３の電圧Ｖｌｏｗは−７Ｖとされる。ＭＯＳＦＥＴ２２，２４，２６のドレインは共通に出力端子に接続される。
【００１９】
次に、図２を参照して、３値パルス発生回路１００の作用について説明する。図２は、第１の入力信号ＩＮ１及び第２の入力信号ＩＮ２の状態に対する出力信号ＯＵＴの変化を示すタイミングチャートである。
【００２０】
第１の入力信号ＩＮ１がローレベル、第２の入力信号ＩＮ２もローレベルの場合、ＭＯＳＦＥＴ２６のみがオン状態となり、ＭＯＳＦＥＴ２２，２４はオフ状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗとなる。第１の入力信号ＩＮ１がハイレベル、第２の入力信号ＩＮ２がローレベルの場合、ＭＯＳＦＥＴ２２のみがオン状態となり、ＭＯＳＦＥＴ２４，２６はオフ状態となる。また、第１の入力信号ＩＮ１及び第２の入力信号ＩＮ２が共にハイレベルの場合にも、ＭＯＳＦＥＴ２２のみがオン状態となり、ＭＯＳＦＥＴ２４，２６はオフ状態となる。したがって、出力信号ＯＵＴは第１の電圧値Ｖｈｉｇｈとなる。第１の入力信号ＩＮ１がローレベル、第２の入力信号ＩＮ２がハイレベルの場合、ＭＯＳＦＥＴ２４のみがオン状態となり、ＭＯＳＦＥＴ２２，２６はオフ状態となる。したがって、出力信号ＯＵＴは第２の電圧値Ｖｍｉｄとなる。
【００２１】
このとき、図２に示すように、第１の入力信号ＩＮ１がハイレベルである期間に第２の入力信号ＩＮ２をローレベルからハイレベルに変化させる。これによって、出力信号ＯＵＴを、第１の電圧値Ｖｈｉｇｈと第２の電圧値Ｖｍｉｄとの間、又は、第１の電圧値Ｖｈｉｇｈと第３の電圧値Ｖｌｏｗとの間で切り替え、３値パルスを発生させることが可能となる。
【００２２】
論理回路部１０では、ＯＲ素子１４ａの出力がＡＮＤ素子１４ｂ，１４ｃの入力にフィードバックされると共に、ＡＮＤ素子１４ｂ，１４ｃの出力がＯＲ素子１４ａの入力にフィードバックされている。このように、スイッチング素子である３つのＭＯＳＦＥＴ２２，２４，２６に対して制御信号を出力する３つの論理素子、すなわちＯＲ素子１４ａ，ＡＮＤ素子１４ｂ，１４ｃ、の出力を相互にフィードバックすることによって、スイッチング制御部２０に含まれるスイッチング素子、すなわちＭＯＳＦＥＴ２２，２４，２６、のいずれか１つのみがオン状態となるように制御することができる。ＭＯＳＦＥＴ２２，２４とが同時にオン状態となることによってＭＯＳＦＥＴ２２のソースとＭＯＳＦＥＴ２４のソースとが接続された状態、ＭＯＳＦＥＴ２２，２６とが同時にオン状態となることによってＭＯＳＦＥＴ２２のソースとＭＯＳＦＥＴ２６のソースとが接続された状態、ＭＯＳＦＥＴ２４，２６とが同時にオン状態となることによってＭＯＳＦＥＴ２４のソースとＭＯＳＦＥＴ２６のソースとが接続された状態、となることを防ぐことができる。すなわち、複数のスイッチング素子が同時にオン状態となることによる貫通電流の発生を防ぎ、３値パルス発生回路１００の消費電力を低減させることができる。
【００２３】
＜第２の実施の形態＞
本発明の第２の実施の形態における３値パルス発生回路２００は、図３に示すように、論理回路部３０及びスイッチング制御部４０を含んで構成される。論理回路部３０は、第１の実施の形態と同様に論理素子を含み、スイッチング素子のスイッチングを制御する制御信号を生成して出力する。スイッチング制御部４０は、第１の実施の形態と同様に複数のスイッチング素子を含み、論理回路部３０で生成された制御信号に応じて所定の３つの電圧値Ｖｈｉｇｈ，Ｖｍｉｄ，Ｖｌｏｗのうち１つを選択して出力信号ＯＵＴとして出力する。３値パルス発生回路２００は、例えば、フレームトランスファー方式のＣＣＤ固体撮像装置における撮像部の駆動用ドライバとして利用されるが、これに限定されるものではなく、他の装置の駆動用ドライバとしても利用することができる。
【００２４】
論理回路部３０は、バッファを兼ねるＮＯＴ素子３２ａ，３２ｂ、マルチバイブレータ回路を構成するＮＯＲ素子３４ａ，３４ｂ、ＯＲ素子３６ａ及びＡＮＤ素子３６ｂ，３６ｃを含んで構成することができる。本実施の形態におけるＯＲ素子３６ａ、ＡＮＤ素子３６ｂ，３６ｃは、３つの入力端子をそれぞれ有する。また、スイッチング制御部４０は、ＰチャンネルのＭＯＳＦＥＴ４２、ＮチャンネルのＭＯＳＦＥＴ４４，４６を含んで構成される。
【００２５】
ＮＯＴ素子３２ａには第１の入力信号ＩＮ１が入力され、ＮＯＴ素子３２ｂには第２の入力信号ＩＮ２が入力される。第２の入力信号ＩＮ２は、さらにＮＯＲ素子３４ｂにも入力される。ＮＯＴ素子３２ａの出力は、ＯＲ素子３６ａ，ＡＮＤ素子３６ｂ，３６ｃに入力される。ＮＯＴ素子３２ｂの出力は、ＮＯＲ素子３４ａに入力される。また、ＮＯＲ素子３４ａの出力はＡＮＤ素子３６ｂに入力され、ＮＯＲ素子３４ｂの出力はＡＮＤ素子３６ｃに入力される。
【００２６】
ＯＲ素子３６ａの出力Ａは、スイッチング制御部４０のＭＯＳＦＥＴ４２のゲートに入力されると共に、ＡＮＤ素子３６ｂ，３６ｃに入力される。ＡＮＤ素子３６ｂの出力Ｂは、スイッチング制御部４０のＭＯＳＦＥＴ４４のゲートに入力されると共に、ＯＲ素子３６ａ及びマルチバイブレータ回路を構成するＮＯＲ素子３４ｂに入力される。ＡＮＤ素子３６ｃの出力Ｃは、スイッチング制御部４０のＭＯＳＦＥＴ４６のゲートに入力されると共に、ＯＲ素子３６ａ及びマルチバイブレータ回路を構成するＮＯＲ素子３４ａに入力される。
【００２７】
スイッチング制御部４０は、第１の実施の形態におけるスイッチング制御部２０と同様に１つのＰチャネルＭＯＳＦＥＴ４２及び２つのＮチャネルＭＯＳＦＥＴ４４により構成される。スイッチング制御部４０のＭＯＳＦＥＴ４２のソースには第１の電圧Ｖｈｉｇｈが印加され、ＭＯＳＦＥＴ４４のソースには第１の電圧Ｖｈｉｇｈよりも低い第２の電圧Ｖｍｉｄが印加され、ＭＯＳＦＥＴ４６のソースには第２の電圧Ｖｍｉｄよりも低い第３の電圧Ｖｌｏｗが印加される。例えば、第１の電圧Ｖｈｉｇｈは３Ｖ、第２の電圧Ｖｍｉｄは−５Ｖ、第３の電圧Ｖｌｏｗは−７Ｖとされる。ＭＯＳＦＥＴ４２，４４，４６のドレインは共通に出力端子に接続される。
【００２８】
次に、図４を参照して、３値パルス発生回路２００の作用について説明する。図４は、第１の入力信号ＩＮ１及び第２の入力信号ＩＮ２の状態に対する出力Ａ，Ｂ，Ｃ及び出力信号ＯＵＴの変化を示すタイミングチャートである。
【００２９】
第１の入力信号ＩＮ１がローレベル、第２の入力信号ＩＮ２もローレベルの場合、出力Ａ及び出力Ｃがハイレベル、出力Ｂがローレベルとなる。これにより、ＭＯＳＦＥＴ４６のみがオン状態となり、ＭＯＳＦＥＴ４２，４４はオフ状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗとなる。
【００３０】
次に、第２の入力信号ＩＮ２がローレベルに保たれたまま、第１の入力信号ＩＮ１がハイレベルとなると、まずＡＮＤ素子３６ｃの出力Ｃがローレベルに変化する（ステップＳ１）。続いて、ＡＮＤ素子３６ｃの変化を受けてマルチバイブレータ回路を構成するＮＯＲ素子３４ａの出力がハイレベルとなり、ＮＯＲ素子３４ｂの出力がローレベルとなる（ステップＳ２）。これによって、ＡＮＤ素子３６ｃの出力Ｃの変換に遅れてＯＲ素子３６ａの出力Ａがローレベルとなる。すなわち、ＭＯＳＦＥＴ４６がオフ状態となった後、ＭＯＳＦＥＴ４２のみがオン状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗから第１の電圧値Ｖｈｉｇｈに切り替わる。
【００３１】
第２の入力信号ＩＮ２がローレベルに保たれたまま、第１の入力信号ＩＮ１がローレベルとなると、少し遅れてＯＲ素子３６ａの出力Ａが再びハイレベルに戻り（ステップＳ３）、それに遅れてＡＮＤ素子３６ｃの出力Ｃがハイレベルとなる（ステップＳ４）。これによって、出力信号ＯＵＴは再び第３の電圧値Ｖｌｏｗとなる。
【００３２】
第１の入力信号ＩＮ１がハイレベルに保たれたまま、第２の入力信号ＩＮ２がハイレベルとなった場合、ＭＯＳＦＥＴ２２のみがオン状態となり、ＭＯＳＦＥＴ２４，２６はオフ状態となる。したがって、出力信号ＯＵＴは第１の電圧値Ｖｈｉｇｈとなる。
【００３３】
次に、第２の入力信号ＩＮ２がハイレベルに保たれたまま、第１の入力信号ＩＮ１がローレベルとなると、まずＯＲ素子３６ａの出力Ａがハイレベルに変化する（ステップＳ５）。続いて、ＯＲ素子３６ａの出力Ａの変化を受けて、ＡＮＤ素子３６ｂの出力Ｂがハイレベルとなる。すなわち、ＭＯＳＦＥＴ４２がオフ状態となった後、ＭＯＳＦＥＴ４４のみがオン状態となる。したがって、出力信号ＯＵＴは第１の電圧値Ｖｈｉｇｈから第２の電圧値Ｖｍｉｄに切り替わる。
【００３４】
第２の入力信号ＩＮ２がハイレベルに保たれたまま、第１の入力信号ＩＮ１がハイレベルに戻ると、少し遅れてＡＮＤ素子３６ｂの出力Ｂが再びローレベルに戻り（ステップＳ７）、それに遅れてＯＲ素子３６ａの出力Ａがローレベルとなる（ステップＳ８）。これによって、出力信号ＯＵＴは再び第１の電圧値Ｖｈｉｇｈとなる。
【００３５】
以上のように、スイッチング制御部４０のスイッチング素子を同時に１つのみオン状態とするように制御しつつ、出力信号ＯＵＴを、第１の電圧値Ｖｈｉｇｈと第２の電圧値Ｖｍｉｄとの間、又は、第１の電圧値Ｖｈｉｇｈと第３の電圧値Ｖｌｏｗとの間で切り替えることが可能となる。また、本実施の形態における３値パルス発生回路２００では、スイッチング制御部４０のスイッチング素子を同時に１つのみオン状態とするように制御しつつ、第２の電圧値Ｖｍｉｄと第３の電圧値Ｖｌｏｗとの間で切り替えることも可能である。
【００３６】
論理回路部３０では、ＯＲ素子３６ａの出力がＡＮＤ素子３６ｂ，３６ｃの入力にフィードバックされると共に、ＡＮＤ素子３６ｂ，３６ｃの出力がマルチバイブレータ回路を介してそれぞれＡＮＤ素子３６ｃ，３６ｂの入力にフィードバックされている。このように、スイッチング素子である３つのＭＯＳＦＥＴ４２，４４，４６に対して制御信号を出力する３つ論理素子、すなわちＯＲ素子３６ａ，ＡＮＤ素子３６ｂ，３６ｃ、の出力を相互にフィードバックすることによって、スイッチング制御部４０に含まれるスイッチング素子、すなわちＭＯＳＦＥＴ４２，４４，４６、のいずれか１つのみがオン状態となるように制御することができる。ＭＯＳＦＥＴ４２，４４とが同時にオン状態となることによってＭＯＳＦＥＴ４２のソースとＭＯＳＦＥＴ４４のソースとが接続された状態、ＭＯＳＦＥＴ４２，４６とが同時にオン状態となることによってＭＯＳＦＥＴ４２のソースとＭＯＳＦＥＴ４６のソースとが接続された状態、ＭＯＳＦＥＴ４４，４６とが同時にオン状態となることによってＭＯＳＦＥＴ４４のソースとＭＯＳＦＥＴ４６のソースとが接続された状態、となることを防ぐことができる。すなわち、複数のスイッチング素子が同時にオン状態となることによる貫通電流の発生を防ぎ、３値パルス発生回路２００の消費電力を低減させることができる。
【００３７】
＜第３の実施の形態＞
本発明の第３の実施の形態における３値パルス発生回路３００は、図５に示すように、論理回路部５０及びスイッチング制御部６０を含んで構成される。論理回路部５０は、第１の実施の形態と同様に論理素子を含み、スイッチング素子のスイッチングを制御する制御信号を生成して出力する。スイッチング制御部６０は、第１の実施の形態と同様に複数のスイッチング素子を含み、論理回路部５０で生成された制御信号に応じて所定の３つの電圧値Ｖｈｉｇｈ，Ｖｍｉｄ，Ｖｌｏｗのうち１つを選択して出力信号ＯＵＴとして出力する。３値パルス発生回路３００は、例えば、フレームトランスファー方式のＣＣＤ固体撮像装置における撮像部の駆動用ドライバとして利用されるが、これに限定されるものではなく、他の装置の駆動用ドライバとしても利用することができる。
【００３８】
論理回路部５０は、バッファを兼ねるＮＯＴ素子５２ａ，５２ｂ、マルチバイブレータ回路を構成するＮＡＮＤ素子５４ａ，５４ｂ、ＯＲ素子５６ａ，５６ｂ及びＡＮＤ素子５６ｃを含んで構成することができる。本実施の形態におけるＯＲ素子５６ａ，５６ｂ、ＡＮＤ素子５６ｃは、３つの入力端子をそれぞれ有する。また、スイッチング制御部６０は、ＰチャンネルのＭＯＳＦＥＴ６２，６４、ＮチャンネルのＭＯＳＦＥＴ６６を含んで構成される。
【００３９】
ＮＯＴ素子５２ａには第１の入力信号ＩＮ１が入力され、ＮＯＴ素子５２ｂには第２の入力信号ＩＮ２が入力される。第２の入力信号ＩＮ２は、さらにＮＡＮＤ素子５４ａにも入力される。ＮＯＴ素子５２ａの出力は、ＯＲ素子５６ａ，５６ｂ及びＡＮＤ素子５６ｃに入力される。ＮＯＴ素子５２ｂの出力は、ＮＡＮＤ素子５４ｂに入力される。また、ＮＡＮＤ素子５４ａの出力はＯＲ素子５６ａに入力され、ＮＡＮＤ素子５４ｂの出力はＯＲ素子５６ｂに入力される。
【００４０】
ＯＲ素子５６ａの出力Ａは、スイッチング制御部６０のＭＯＳＦＥＴ６２のゲートに入力されると共に、ＡＮＤ素子５６ｃ及びマルチバイブレータ回路を構成するＮＡＮＤ素子５４ｂに入力される。ＯＲ素子５６ｂの出力Ｂは、スイッチング制御部６０のＭＯＳＦＥＴ６４のゲートに入力されると共に、ＡＮＤ素子５６ｃ及びマルチバイブレータ回路を構成するＮＡＮＤ素子５４ａに入力される。ＡＮＤ素子５６ｃの出力Ｃは、スイッチング制御部６０のＭＯＳＦＥＴ６６のゲートに入力されると共に、ＯＲ素子５６ａ，５６ｂに入力される。
【００４１】
スイッチング制御部６０のＭＯＳＦＥＴ６２のソースには第１の電圧Ｖｈｉｇｈが印加され、ＭＯＳＦＥＴ６４のソースには第１の電圧Ｖｈｉｇｈよりも低い第２の電圧Ｖｍｉｄが印加され、ＭＯＳＦＥＴ６６のソースには第２の電圧Ｖｍｉｄよりも低い第３の電圧Ｖｌｏｗが印加される。例えば、第１の電圧Ｖｈｉｇｈは１Ｖ、第２の電圧Ｖｍｉｄは−３Ｖ、第３の電圧Ｖｌｏｗは−７Ｖとされる。ＭＯＳＦＥＴ６２，６４，６６のドレインは共通に出力端子に接続される。
【００４２】
次に、図６を参照して、３値パルス発生回路３００の作用について説明する。図６は、第１の入力信号ＩＮ１及び第２の入力信号ＩＮ２の状態に対する出力Ａ，Ｂ，Ｃ及び出力信号ＯＵＴの変化を示すタイミングチャートである。
【００４３】
第１の入力信号ＩＮ１がローレベル、第２の入力信号ＩＮ２もローレベルの場合、出力Ａ、出力Ｂ及び出力Ｃが総てハイレベルとなる。これにより、ＭＯＳＦＥＴ６６のみがオン状態となり、ＭＯＳＦＥＴ６２，６４はオフ状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗとなる。
【００４４】
次に、第２の入力信号ＩＮ２がローレベルに保たれたまま、第１の入力信号ＩＮ１がハイレベルとなると、まずＡＮＤ素子５６ｃの出力Ｃがローレベルに変化する（ステップＳ１０）。続いて、ＡＮＤ素子５６ｃの変化を受けて、ＯＲ素子５６ｂの出力がローレベルとなる（ステップＳ１１）。すなわち、ＭＯＳＦＥＴ６６がオフ状態となった後、ＭＯＳＦＥＴ６４のみがオン状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗから第２の電圧値Ｖｍｉｄに切り替わる。
【００４５】
第２の入力信号ＩＮ２がローレベルに保たれたまま、第１の入力信号ＩＮ１がローレベルに戻されると、少し遅れてＯＲ素子５６ｂの出力Ｂが再びハイレベルに戻り（ステップＳ１２）、それに遅れてＡＮＤ素子５６ｃの出力Ｃがハイレベルとなる（ステップＳ１３）。これによって、出力信号ＯＵＴは再び第３の電圧値Ｖｌｏｗとなる。
【００４６】
第１の入力信号ＩＮ１がローレベルに保たれたまま、第２の入力信号ＩＮ２がハイレベルとなると、出力Ａ、出力Ｂ及び出力Ｃが総てハイレベルである状態が維持される。したがって、ＭＯＳＦＥＴ６６のみがオン状態となり、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗを維持する。
【００４７】
次に、第２の入力信号ＩＮ２がハイレベルに保たれたまま、第１の入力信号ＩＮ１がハイレベルとなると、まずＡＮＤ素子５６ｃの出力Ｃがローレベルに変化する（ステップＳ１４）。続いて、ＡＮＤ素子５６ｃの出力Ｃの変化を受けて、ＡＮＤ素子５６ａの出力Ａがローレベルとなる（ステップＳ１５）。すなわち、ＭＯＳＦＥＴ６６がオフ状態となった後、ＭＯＳＦＥＴ６２のみがオン状態となる。したがって、出力信号ＯＵＴは第３の電圧値Ｖｌｏｗから第１の電圧値Ｖｈｉｇｈに切り替わる。
【００４８】
第２の入力信号ＩＮ２がハイレベルに保たれたまま、第１の入力信号ＩＮ１がローレベルに戻ると、少し遅れてＯＲ素子５６ａの出力Ａが再びハイレベルに戻り（ステップＳ１６）、それに遅れてＡＮＤ素子５６ｃの出力Ｃがハイレベルとなる（ステップＳ１７）。これによって、出力信号ＯＵＴは再び第３の電圧値Ｖｌｏｗとなる。
【００４９】
次に、第１の入力信号ＩＮ１がハイレベルに保たれたまま、第２の入力信号ＩＮ２がローレベルからハイレベルになると、まずＯＲ素子５６ｂの出力Ｂがハイレベルに変化する（ステップＳ１８）。続いて、ＯＲ素子５６ｂの出力Ｂの変化を受けて、ＯＲ素子５６ａの出力Ａがローレベルとなる（ステップＳ１９）。すなわち、ＭＯＳＦＥＴ６４がオフ状態となった後、ＭＯＳＦＥＴ６２のみがオン状態となる。したがって、出力信号ＯＵＴは第２の電圧値Ｖｍｉｄから第１の電圧値Ｖｈｉｇｈに切り替わる。
【００５０】
第１の入力信号ＩＮ１がハイレベルに保たれたまま、第２の入力信号ＩＮ２がローレベルに戻ると、少し遅れてＯＲ素子５６ａの出力Ａが再びハイレベルに戻り（ステップＳ２０）、それに遅れてＯＲ素子５６ｂの出力Ｂがローレベルとなる（ステップＳ２１）。これによって、出力信号ＯＵＴは再び第２の電圧値Ｖｍｉｄとなる。
【００５１】
以上のように、スイッチング制御部６０のスイッチング素子を同時に１つのみオン状態とするように制御しつつ、出力信号ＯＵＴを、第１の電圧値Ｖｈｉｇｈと第２の電圧値Ｖｍｉｄとの間、又は、第１の電圧値Ｖｈｉｇｈと第３の電圧値Ｖｌｏｗとの間、又は、第２の電圧値Ｖｍｉｄと第３の電圧値Ｖｌｏｗとの間で切り替えることが可能となる。
【００５２】
論理回路部５０では、ＡＮＤ素子５６ｃの出力がＯＲ素子５６ａ，５６ｂの入力にフィードバックされると共に、ＯＲ素子５６ａ，５６ｂの出力がマルチバイブレータ回路を介してそれぞれＯＲ素子５６ｂ，ｃの入力にフィードバックされている。このように、スイッチング素子である３つのＭＯＳＦＥＴ６２，６４，６６に対して制御信号を出力する３つの論理素子、すなわちＯＲ素子５６ａ，５６ｂ、ＡＮＤ素子５６ｃ、の出力を相互にフィードバックすることによって、スイッチング制御部６０に含まれるスイッチング素子、すなわちＭＯＳＦＥＴ６２，６４，６６、のいずれか１つのみがオン状態となるように制御することができる。ＭＯＳＦＥＴ６２，６４とが同時にオン状態となることによってＭＯＳＦＥＴ６２のソースとＭＯＳＦＥＴ６４のソースとが接続された状態、ＭＯＳＦＥＴ６２，６６とが同時にオン状態となることによってＭＯＳＦＥＴ６２のソースとＭＯＳＦＥＴ６６のソースとが接続された状態、ＭＯＳＦＥＴ６４，６６とが同時にオン状態となることによってＭＯＳＦＥＴ６４のソースとＭＯＳＦＥＴ６６のソースとが接続された状態、となることを防ぐことができる。すなわち、複数のスイッチング素子が同時にオン状態となることによる貫通電流の発生を防ぎ、３値パルス発生回路３００の消費電力を低減させることができる。
【００５３】
また、３値パルス発生回路３００は、（Ｖｈｉｇｈ−Ｖｍｉｄ）＜（Ｖｍｉｄ−Ｖｌｏｗ）の場合、ＰチャンネルのＭＯＳＦＥＴ６４を用いることによってバックゲートバイアスによる駆動能力の低下を避けることができる。したがって、（Ｖｈｉｇｈ−Ｖｍｉｄ）＜（Ｖｍｉｄ−Ｖｌｏｗ）の場合には３値パルス発生回路３００を用いることが好適である。一方、（Ｖｈｉｇｈ−Ｖｍｉｄ）＞（Ｖｍｉｄ−Ｖｌｏｗ）の場合には３値パルス発生回路２００を用いることが好適である。
【００５４】
また、第１から第３の実施の形態における３値パルス発生回路１００，２００，３００では、論理回路部１０，３０，５０の駆動電圧を上げることによって後段のスイッチング制御部２０，４０，６０の駆動能力を向上させることもできる。
【００５５】
なお、本発明の技術的思想は上記実施の形態に限定されるものではなく、論理回路１０，３０，５０とは異なる論理回路を用いてスイッチング制御部を制御してもよい。ただし、上記実施の形態の論理回路１０，３０，５０を用いることによって他の論理回路よりも回路を簡易かつ小型にすることができ、製造コストを抑制することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態における３値パルス発生回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態における３値パルス発生回路の作用を示すタイミングチャートある。
【図３】本発明の第２の実施の形態における３値パルス発生回路の構成を示す回路図である。
【図４】本発明の第２の実施の形態における３値パルス発生回路の作用を示すタイミングチャートある。
【図５】本発明の第３の実施の形態における３値パルス発生回路の構成を示す回路図である。
【図６】本発明の第３の実施の形態における３値パルス発生回路の作用を示すタイミングチャートある。
【符号の説明】
【００５７】
１０，３０，５０  論理回路部、１２ａ，１２ｂ，３２ａ，３２ｂ，５２ａ，５２ｂ  ＮＯＴ素子、１４ａ，３６ａ，５６ａ，５６ｂ  ＯＲ素子、１４ｂ，１４ｃ，３６ｂ，３６ｃ，５６ｃ  ＡＮＤ素子、２０，４０，６０  スイッチング制御部、２２，４２，６２，６４  ＰチャンネルＭＯＳＦＥＴ、２４，２６，４４，４６，６６  ＮチャンネルＭＯＳＦＥＴ、３４ａ，３４ｂ  ＮＯＲ素子、５４ａ，５４ｂ  ＮＡＮＤ素子、１００，２００，３００  ３値パルス発生回路。
【図１】
2007124084.tif 000003
【図２】
2007124084.tif 000004
【図３】
2007124084.tif 000005
【図４】
2007124084.tif 000006
【図５】
2007124084.tif 000007
【図６】
2007124084.tif 000008