(57)【要約】【課題】外部制御信号によってＰＬＬ回路の周波数を変更したときの過渡応答時間の短縮が可能なＰＬＬ過渡応答制御システムを提供する。【解決手段】２系統のＰＬＬ回路を備え、一方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が高くなる電圧制御発振器ＶＣＯ１が使用され、かつ、他方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が低くなる電圧制御発振器ＶＣＯ２が使用され、一方の電圧制御発振器ＶＣＯ１への帰還電圧が他方の電圧制御発振器ＶＣＯ２への帰還電圧に加えられ、２つの電圧制御発振器ＶＣＯ１，ＶＣＯ２の出力信号がミキサー１３で合成されることにより、２つのＰＬＬ回路の過渡応答が相殺されてミキサー１３の出力信号の過渡応答が速くなる。【選択図】図１
2007124508.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じて発振周波数が可変の電圧制御発振器と、前記電圧制御発振器の出力信号を分周するカウンタと、前記カウンタの出力信号と基準周波数信号との位相比較を行う位相比較回路と、前記位相比較回路の出力信号から帰還電圧を生成し、前記制御電圧として前記電圧制御発振器へ出力するローパスフィルタとを含むＰＬＬ回路を２系統備え、一方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が高くなる前記電圧制御発振器が使用され、かつ、他方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が低くなる前記電圧制御発振器が使用され、
一方の前記電圧制御発振器への帰還電圧が他方の前記電圧制御発振器への帰還電圧に加えられ、２つの前記電圧制御発振器の出力信号がミキサーで合成されることにより、２つの前記ＰＬＬ回路の過渡応答が相殺されて前記ミキサーの出力信号の過渡応答時間が短縮されるように構成されていることを特徴とするＰＬＬ過渡応答制御システム。
【請求項２】
前記一方の電圧制御発振器への帰還電圧を前記他方の電圧制御発振器への帰還電圧に加える動作を、前記一方の電圧制御発振器を含むＰＬＬ回路の過渡応答が完了した時点で停止する
請求項１記載のＰＬＬ過渡応答制御システム。
【請求項３】
前記一方の電圧制御発振器のｆ／Ｖ特性と前記他方の電圧制御発振器のｆ／Ｖ特性とが互いに逆向きで、かつ、ほぼ等しい絶対値となるように、前記他方の電圧制御発振器のｆ／Ｖ特性を調整する手段を有する
請求項１又は２記載のＰＬＬ過渡応答制御システム。
【請求項４】
前記ミキサーの出力信号を１／ｎに分周する分周回路と、２つの前記電圧制御発振器のうちのいずれか一方の出力信号を１／ｍに分周する分周回路とを備えている
請求項１、２又は３記載のＰＬＬ過渡応答制御システム。
【請求項５】
制御電圧に応じて発振周波数が可変の第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号を分周するカウンタと、前記カウンタの出力信号と基準周波数信号との位相比較を行う位相比較回路と、前記位相比較回路の出力信号から帰還電圧を生成し、前記制御電圧として前記第１の電圧制御発振器へ出力するローパスフィルタとを含むＰＬＬ回路を１系統備え、
前記ローパスフィルタの出力電圧が制御電圧として与えられる第２の電圧制御発振器と、前記第１及び第２の電圧制御発振器の出力信号を合成するミキサーとを備え、前記第１及び第２の電圧制御発振器の出力信号の過渡応答が相殺されることによって前記ミキサーの出力信号の過渡応答時間が短縮されるように構成されていることを特徴とするＰＬＬ過渡応答制御システム。
【請求項６】
前記第１の電圧制御発振器のｆ／Ｖ特性と前記第２の電圧制御発振器のｆ／Ｖ特性とが互いに逆向きで、かつ、ほぼ等しい絶対値となるように、前記第２の電圧制御発振器のｆ／Ｖ特性を調整する手段を有する
請求項５記載のＰＬＬ過渡応答制御システム。
【請求項７】
請求項１から４のいずれか１項記載のＰＬＬ過渡応答制御システムと、前記ミキサーの出力信号をダイレクトコンバージョン方式又はローＩＦ方式のローカル信号として使用する第２のミキサーとを備えていることを特徴とする通信システム。
【請求項８】
請求項１から４のいずれか１項記載のＰＬＬ過渡応答制御システムと、前記ミキサーの出力信号をスーパーヘテロダイン方式の第１ローカル信号として使用する第２のミキサーと、前記ミキサーの出力信号を１／ｎに分周した信号又は前記２つの電圧制御発振器のいずれか一方の出力を１／ｍに分周した信号を前記スーパーヘテロダイン方式の第２ローカル信号として使用する第３のミキサーとを備えていることを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システムに使用されるＰＬＬ回路の過渡応答を抑えてロックアップタイムを短縮するためのＰＬＬ過渡応答制御システムとそれを用いた通信システムに関する。
【背景技術】
【０００２】
近年、通信技術及び半導体技術の急速な発展に伴い、通信システムにおいて様々な通信方式が提案され実用化されている。それら通信方式の一つであるＴＤＭＡ（時分割多重アクセス）方式は、１周波数を時分割で使用して複数のチャンネルを得るが、通信用スロット間でわずかな時間しか許容されていない。そこで、ＰＬＬ（位相同期ループ）回路を２系統準備しておき、一方のＶＣＯ（電圧制御発振器）が通信に使用されている時間に他方のＶＣＯを次スロットに必要とされる周波数にロックさせておくことにより、通信スロット間でＶＣＯ出力を切替えて使用することが一般的である。
【０００３】
また、最近ではロックアップタイムが速いＰＬＬを１系統使用して通信スロット間で周波数切替を行うシステムがある。この従来のＰＬＬシステムのブロック図を図１３に示し、その動作波形を図１４に示す。この構成において、水晶振動子１０１及びバッファ１０２を含む基準周波数発生回路で生成された基準周波数は、電圧制御発振器ＶＣＯ５を含むループＰＬＬ１の位相比較器ＰＤに入力されると共に、カウンタ１０３で５０ｋＨｚまで分周された後に電圧制御発振器ＶＣＯ６を含むループＰＬＬ２の位相比較器ＰＤに入力される。図１４に示すように、ＶＣＯ６を含むループＰＬＬ２はロックを完了して定常状態にあり、周波数変動はない。このときに、所望の周波数に切り換えることによって生ずる周波数変動は、結果としてＶＣＯ５を含むループＰＬＬ１の周波数変動と同じになる。例えば、基地局間の同期ズレが発生すると、通信スロットの先頭部分でＰＬＬ１の過渡応答による周波数の変動が発生してしまい、伝送レートの低下を招く可能性がある。
【０００４】
このような問題を解決する方法の一つが特許文献１に記載されている。この方法によれば、２つのＶＣＯの周波数を可変にすることによって、スプリアス妨害を発生させることなく制御プログラムの実行ステップ数を減少し、処理速度の向上を図る。
【特許文献１】特許第３２４８４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に記載されている技術では、所望の出力周波数を得るために２つのＶＣＯを混合して得られる周波数を用いる。外部制御信号によって分周比が設定可能な分周器に基準周波数を入力するＰＬＬと、外部制御信号によって任意に設定できるＶＣＯを含むＰＬＬとを備えることにより、外部制御信号を算出する制御プログラムの実行ステップを減少させるのには有効である。
【０００６】
しかしながら、所望の周波数を得るための分周比を算出する制御プログラムの実行ステップが減少しても、ＰＬＬが有する過渡応答時間が速くなることは無い。
【０００７】
本発明は、上記のような従来の課題を解決し、外部制御信号によってＰＬＬ回路の周波数を変更したときの過渡応答時間の短縮が可能なＰＬＬ過渡応答制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によるＰＬＬ過渡応答制御システムは、制御電圧に応じて発振周波数が可変の電圧制御発振器と、前記電圧制御発振器の出力信号を分周するカウンタと、前記カウンタの出力信号と基準周波数信号との位相比較を行う位相比較回路と、前記位相比較回路の出力信号から帰還電圧を生成し、前記制御電圧として前記電圧制御発振器へ出力するローパスフィルタとを含むＰＬＬ回路を２系統備え、一方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が高くなる前記電圧制御発振器が使用され、かつ、他方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が低くなる前記電圧制御発振器が使用され、一方の前記電圧制御発振器への帰還電圧が他方の前記電圧制御発振器への帰還電圧に加えられ、２つの前記電圧制御発振器の出力信号がミキサーで合成されることにより、２つの前記ＰＬＬ回路の過渡応答が相殺されて前記ミキサーの出力信号の過渡応答時間が短縮されるように構成されていることを特徴とする。
【０００９】
本発明の別の構成によるＰＬＬ過渡応答制御システムは、制御電圧に応じて発振周波数が可変の第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号を分周するカウンタと、前記カウンタの出力信号と基準周波数信号との位相比較を行う位相比較回路と、前記位相比較回路の出力信号から帰還電圧を生成し、前記制御電圧として前記第１の電圧制御発振器へ出力するローパスフィルタとを含むＰＬＬ回路を１系統備え、前記ローパスフィルタの出力電圧が制御電圧として与えられる第２の電圧制御発振器と、前記第１及び第２の電圧制御発振器の出力信号を合成するミキサーとを備え、前記第１及び第２の電圧制御発振器の出力信号の過渡応答が相殺されることによって前記ミキサーの出力信号の過渡応答時間が短縮されるように構成されていることを特徴とする。
【００１０】
また、本発明の通信システムは、上記のようなＰＬＬ過渡応答制御システムと、前記ミキサーの出力信号をダイレクトコンバージョン方式又はローＩＦ方式のローカル信号として使用する第２のミキサーとを備えていることを特徴とする。
【００１１】
本発明の別の構成による通信システムは、上記のようなＰＬＬ過渡応答制御システムと、前記ミキサーの出力信号をスーパーヘテロダイン方式の第１ローカル信号として使用する第２のミキサーと、前記ミキサーの出力信号を１／ｎに分周した信号又は前記２つの電圧制御発振器のいずれか一方の出力を１／ｍに分周した信号を前記スーパーヘテロダイン方式の第２ローカル信号として使用する第３のミキサーとを備えていることを特徴とする。
【発明の効果】
【００１２】
本発明のＰＬＬ過渡応答制御システム及びそれを用いた通信システムによれば、所望の周波数に変更設定するために外部制御信号でカウンタの分周比を設定した後に発生する周波数変動が２つの電圧制御発振器の出力の間で相殺されるので、ＰＬＬ回路のロックアップタイムが短縮される。通信システムの１つの方式としてよく用いられているＴＤＭＡ方式において、基地局間の同期ズレが発生しても通信スロットまでにロックが完了し、良好な伝送レートを得ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の好ましい実施形態に係るＰＬＬ過渡応答制御システムは、前記一方の電圧制御発振器への帰還電圧を前記他方の電圧制御発振器への帰還電圧に加える動作を、前記一方の電圧制御発振器を含むＰＬＬ回路の過渡応答が完了した時点で停止する。この構成によれば、一方の電圧制御発振器を含むＰＬＬ回路が過渡応答を完了して定常状態になった後は他方の電圧制御発振器へ帰還電圧を加えないので、一方の電圧制御発振器を含むＰＬＬ回路の定常誤差による他方の電圧制御発振器の変調が回避され、Ｃ／Ｎ比を向上することができる。
【００１４】
本発明の別の好ましい実施形態に係るＰＬＬ過渡応答制御システムは、前記一方の電圧制御発振器のｆ／Ｖ特性と前記他方の電圧制御発振器のｆ／Ｖ特性とが互いに逆向きで、かつ、ほぼ等しい絶対値となるように、前記他方の電圧制御発振器のｆ／Ｖ特性を調整する手段を有する。この構成によれば、製造ばらつき等に起因して２つの電圧制御発振器のｆ／Ｖ特性（絶対値）が相対的に変動した場合に、それらの値が等しくなるように調整することにより、ＰＬＬ過渡応答による周波数変動が適切にキャンセルされるようになる。
【００１５】
本発明の更に別の好ましい実施形態に係るＰＬＬ過渡応答制御システムは、前記ミキサーの出力信号を１／ｎに分周する分周回路と、２つの前記電圧制御発振器のうちのいずれか一方の出力信号を１／ｍに分周する分周回路とを備えている。この構成によれば、各分周回路の出力信号の過渡応答に伴う周波数変動を更に１／ｎ又は１／ｍに低減することができる。
（実施形態１）
図１は、本発明の実施形態１に係るＰＬＬ過渡応答制御システムを示すブロック図である。また、図２は図１のＰＬＬ過渡応答制御システムの動作を示すグラフである。このＰＬＬ過渡応答制御システムは、２つのＶＣＯ（電圧制御発振器）、すなわちＶＣＯ１とＶＣＯ２を含む。ＶＣＯ１は制御電圧が高くなるほど周波数が高くなり、ＶＣＯ２は制御電圧が高くなるほど周波数が低くなる。また、ＶＣＯ１の出力信号を分周するためのカウンタ１と、ＶＣＯ２の出力信号を分周するためのカウンタ２とが設けられ、これらカウンタの分周比は外部制御信号によって設定可能である。
【００１６】
水晶振動子１１及びバッファ１２を含む基準周波数発生回路が設けられ、その出力である基準周波数信号が２つ位相比較器ＰＤ１及びＰＤ２に与えられる。位相比較器ＰＤ１は、カウンタ１の出力信号と基準周波数信号との位相比較を行い、比較結果である位相誤差信号をローパスフィルタＬＰＦ１に与える。ローパスフィルタＬＰＦ１は位相比較器ＰＤ１からの位相誤差信号の高域成分を除去し、その出力はＶＣＯ１への帰還電圧となると共にＡＣ成分のみを通過するバッファ１４を介してＶＣＯ２の帰還電圧にも加えられる。ＶＣＯ１、カウンタ１、ＰＤ１及びＬＰＦ１によって第１のＰＬＬ回路であるＰＬＬ１が構成されている。
【００１７】
位相比較器ＰＤ２は、カウンタ２の出力信号と基準周波数信号との位相比較を行い、比較結果である位相誤差信号をローパスフィルタＬＰＦ２に与える。ローパスフィルタＬＰＦ２は位相比較器ＰＤ２からの位相誤差信号の高域成分を除去し、その出力はＶＣＯ２への帰還電圧となる。ＶＣＯ２、カウンタ２、ＰＤ２及びＬＰＦ２によって第２のＰＬＬ回路であるＰＬＬ２が構成されている。
【００１８】
上記のようなＰＬＬ過渡応答制御システムの回路において、ＶＣＯ２は外部制御信号によって事前に中間周波数にロックされる。ここで、所望の周波数が得られるように外部制御信号によってカウンタ１にデータを設定すると、ＶＣＯ１は過渡応答を開始し、その過渡応答の電圧がＡＣ成分のみを通過するバッファ１４を介してＶＣＯ２にも印加される。ＶＣＯ１とＶＣＯ２は１つの帰還電圧の立上りに対して、互いに逆方向に発振周波数を増減する。例えば、ＶＣＯ１が周波数を増加させるときはＶＣＯ２が周波数を減少させる。したがって、ＶＣＯ１の出力周波数とＶＣＯ２の出力周波数とがミキサー１３で合成（乗算）されると、その出力信号ＶＣＯ１＋ＶＣＯ２の周波数変動は図２に示すように小さくなる。その結果、ＰＬＬのロックアップタイムが矢印線で示すように短縮される。
【００１９】
なお、帰還電圧が加えられるＶＣＯ２を含むＰＬＬ２は、あらかじめ外部制御信号によって中間周波数にロックしており、過渡応答は完了している必要がある。そして、帰還電圧を加えるＶＣＯ１を含むＰＬＬ１は、所望の周波数を得るのに必要な残りの周波数にロックするように外部制御信号によって分周比が設定され、その結果過渡応答が開始する。
（実施形態２）
図３は、本発明の実施形態２に係るＰＬＬ過渡応答制御システムを示すブロック図である。また、図４は図３のＰＬＬ過渡応答制御システムの動作を示すグラフである。この実施形態の基本的な構成は図１に示した実施形態１の構成と同じであるが、ＡＣ成分のみを通過するバッファ１４の動作を停止するスイッチ１５が付加されている点が異なる。
【００２０】
ＰＬＬ回路は通常、過渡応答が完了した時点でロック検出信号を出力する。そこで、本実施形態のＰＬＬ過渡応答制御システムでは、ＶＣＯ１を含む第１のＰＬＬ回路であるＰＬＬ１が過渡応答を完了した時点で出力するロック検出信号を利用して、ＰＬＬ１のＬＰＦ１からＰＬＬ２のＶＣＯ２への帰還電圧を遮断する。つまり、図３に示すように、ロック検出信号に応答して作動するスイッチ１５を用いてＡＣ成分のみを通過するバッファ１４の動作を停止する。
【００２１】
これにより、図４のグラフに示すように、ＰＬＬ１が過渡応答を完了した時点Ｔ１でＡＣ成分のみを通過するバッファ１４の動作が停止してＰＬＬ１のＬＰＦ１からＰＬＬ２のＶＣＯ２への帰還が切断される。その結果、ＰＬＬ１の定常誤差がＶＣＯ２への帰還電圧に加わることが無くなり、時点Ｔ１以後のＣ／Ｎ比が改善されていることが図４のグラフから分かる。この構成により、ロックアップタイムの低減と同時にＣ／Ｎ比の改善も得られる。
（実施形態３）
図５は、本発明の実施形態３に係るＰＬＬ過渡応答制御システムを示すブロック図である。この実施形態の基本的な構成は図１に示した実施形態１の構成と同じであるが、ＰＬＬ２の電圧制御発振器ＶＣＯ２のｆ／Ｖ特性を調整するｆ／Ｖ特性調整手段１８が付加されている点が異なる。
【００２２】
電圧制御発振器は通常、コイル、バリキャップダイオード、静電容量が固定値のコンデンサ等で構成されているが、各々の回路素子が有する特性ばらつきに起因して、ｆ／Ｖ特性（発振周波数と制御電圧との関係）がばらつく。ＰＬＬ１の過渡応答時におけるミキサー１３の出力の周波数変動を少なくするためには、ＶＣＯ１とＶＣＯ２とが帰還電圧に対して互いに逆方向に周波数を変化させ、かつ、変化量の絶対値がほぼ同じであることが望ましい。
【００２３】
そこで、本実施形態のＰＬＬ過渡応答制御システムでは、ＶＣＯ２のｆ／Ｖ特性を調整するｆ／Ｖ特性調整手段１８が備えられている。このｆ／Ｖ特性調整手段１８は、図５に示すように、コンデンサとスイッチとを直列接続したものを複数セット並列接続して構成することができる。１又は複数のスイッチを入り切りすることにより、ＶＣＯ２を構成するコンデンサの静電容量が増減し、ＶＣＯ２のｆ／Ｖ特性が変化する。
（実施形態４）
図６は、本発明の実施形態４に係るＰＬＬ過渡応答制御システムの一例を示すブロック図である。このＰＬＬ過渡応答制御システムは、図１に示した実施形態１のＰＬＬ過渡応答制御システムにおいてミキサー１３の出力信号を１／ｎ（ｎは整数）に分周する分周回路１９を付加したものである。過渡応答が速いミキサー１３の出力信号（ＶＣＯ１＋ＶＣＯ２）を分周回路１９で１／ｎに分周して所望の周波数の信号を得るので、周波数変動も１／ｎに低減される。
【００２４】
図７は、本発明の実施形態４に係るＰＬＬ過渡応答制御システムの別の例を示すブロック図である。このＰＬＬ過渡応答制御システムは、図１に示した実施形態１のＰＬＬ過渡応答制御システムにおいてＶＣＯ１の出力信号を１／ｍ（ｍは整数）に分周する分周回路２１を付加したものである。ＶＣＯ１の代わりにＶＣＯ２の出力信号を分周回路２１の入力としてもよい。分周回路２１の出力信号は過渡応答があるＶＣＯ１又はＶＣＯ２の信号を入力とするので、図６のように過渡応答が速いミキサー１３の出力信号（ＶＣＯ１＋ＶＣＯ２）を入力とする場合に比べて過渡応答は遅いが、その周波数変動量は１／ｍに低減される。また、ＶＣＯ１又はＶＣＯ２の周波数はＶＣＯ１＋ＶＣＯ２の周波数より低いので、同程度の周波数出力を得る場合の１／ｍに分周する分周回路２１の回路規模は１／ｎに分周する分周回路１９の回路規模より小さくなり消費電力が少なくて済む。
【００２５】
本実施形態において、図６のブロック図に示した構成と図７のブロック図に示した構成とを組み合わせてもよい。
（実施形態５）
図８は、本発明の実施形態５に係るＰＬＬ過渡応答制御システムを示すブロック図である。このＰＬＬ過渡応答制御システムは、２つのＶＣＯ（電圧制御発振器）、すなわちＶＣＯ３とＶＣＯ４を含む。ＶＣＯ３は制御電圧が高くなるほど周波数が高くなり、ＶＣＯ４は制御電圧が高くなるほど周波数が低くなる。また、ＶＣＯ３の出力信号を分周するためのカウンタ３が設けられ、このカウンタの分周比は外部制御信号によって設定可能である。また、水晶振動子１１及びバッファ１２を含む基準周波数発生回路が設けられ、その出力である基準周波数信号が位相比較器ＰＤ３に与えられる。位相比較器ＰＤ３は、カウンタ３の出力信号と基準周波数信号との位相比較を行い、比較結果である位相誤差信号をローパスフィルタＬＰＦ３に与える。ローパスフィルタＬＰＦ３は位相比較器ＰＤ３からの位相誤差信号の高域成分を除去し、その出力はＶＣＯ３への帰還電圧となる。ＶＣＯ３、カウンタ３、ＰＤ３及びＬＰＦ３によってＰＬＬ回路であるＰＬＬ３が構成されている。ＰＬＬ３を構成するＬＰＦ３の出力はＡＣ成分のみを通過するバッファ１４を介してＶＣＯ４の帰還電圧にも加えられる。ＶＣＯ３の出力とＶＣＯ４の出力はミキサー１３で合成（乗算）されて出力ＶＣＯ３＋ＶＣＯ４となる。
【００２６】
本実施形態のＰＬＬ過渡応答制御システムが実施形態１のＰＬＬ過渡応答制御システムと異なる点は、ＶＣＯ４がＰＬＬで制御されないこと、すなわち、ＶＣＯ４を含む第２のＰＬＬ回路が構成されていないことである。ここで、所望の周波数を得るように、外部制御信号によってカウンタ３にデータを設定するとＶＣＯ３が過渡応答を開始し、その過渡応答の電圧がＡＣ成分のみを通過するバッファ１４を介してＶＣＯ４にも印加される。ＶＣＯ３とＶＣＯ４は１つの帰還電圧の立上りに対して、互いに逆方向に発振周波数を増減する。例えば、ＶＣＯ３が周波数を増加させるときはＶＣＯ４が周波数を減少させる。したがって、ＶＣＯ３の出力周波数とＶＣＯ４の出力周波数とがミキサー１３で合成（乗算）されると、その出力信号ＶＣＯ３＋ＶＣＯ４の周波数変動は小さくなり、ロックアップタイムの低減が実現する。
（実施形態６）
図９は、本発明の実施形態６に係るＰＬＬ過渡応答制御システムを示すブロック図である。この実施形態の基本的な構成は図８に示した実施形態５の構成と同じであるが、電圧制御発振器ＶＣＯ４のｆ／Ｖ特性を調整するｆ／Ｖ特性調整手段１８が付加されている点が異なる。
【００２７】
電圧制御発振器は通常、コイル、バリキャップダイオード、静電容量が固定値のコンデンサ等で構成されているが、各々の回路素子が有する特性ばらつきに起因して、ｆ／Ｖ特性（発振周波数と制御電圧との関係）がばらつく。ＰＬＬ３の過渡応答時におけるミキサー１３の出力の周波数変動を少なくするためには、ＶＣＯ３とＶＣＯ４が１つの帰還電圧に対して、互いに逆方向に周波数を変化させ、かつ、変化量の絶対値がほぼ同じであることが望ましい。
【００２８】
そこで、本実施形態のＰＬＬ過渡応答制御システムでは、ＶＣＯ４のｆ／Ｖ特性を調整するｆ／Ｖ特性調整手段１８が備えられている。このｆ／Ｖ特性調整手段１８は、図９に示すように、コンデンサとスイッチとを直列接続したものを複数セット並列接続して構成することができる。１又は複数のスイッチを入り切りすることにより、ＶＣＯ４を構成するコンデンサの静電容量が増減し、ＶＣＯ４のｆ／Ｖ特性が変化する。
（実施形態７）
図１０は、本発明の実施形態７に係るＰＬＬ過渡応答制御システムを示すブロック図である。例えばＴＤＭＡ（時分割多重アクセス）方式を採用しているＧＳＭ（ｇｒｏｂａｌ  ｓｙｓｔｅｍ  ｆｏｒ  ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）において、受信システムとしてダイレクトコンバージョン方式（ゼロＩＦ方式）やローＩＦ方式が一般的に使用されている。ダイレクトコンバージョン方式ではローカル信号＝無線周波数としてミキサー２２の出力信号から不要信号をローパスフィルタＬＰＦで除去する。ローＩＦ方式ではローカル信号＝無線周波数−ＩＦ周波数として、ミキサー２２の出力信号から不要信号をバンドパスフィルタＢＰＦで除去している。また、バンドパスフィルタＢＰＦの通過帯域を低域にすることが可能であり、そうすることによって半導体チップ上に構成することが比較的容易である。また、ローカル信号にはＣ／Ｎ比に関して厳しい規格が存在している。一般的なＰＬＬではＣ／Ｎ比とロックアップタイムとがトレードオフの関係にあるので、Ｃ／Ｎ比を改善するとロックアップタイムが遅くなり、ロックアップタイムを速くするとＣ／Ｎ比が劣化してしまう。本実施形態ではＶＣＯ１を含むＰＬＬ１のロックアップタイムを遅くしてＣ／Ｎ比を改善し、ＶＣＯ１の出力周波数とＶＣＯ２の出力周波数とをミキサー１３で合成（乗算）してロックアップタイムを低減しながら、Ｃ／Ｎ比の改善も実現している。
（実施形態８）
図１１は、本発明の実施形態８に係るＰＬＬ過渡応答制御システムを示すブロック図である。通信システムの一般的な方式としてスーパーヘテロダイン方式が良く知られている。スーパーヘテロダイン方式ではローカル信号が２つ必要であり、前述のローＩＦ方式に比べて第一中間周波数ＩＦ１を大きくすることができる。これによってイメージ信号の除去が容易になる。本実施形態では第一中間周波数ＩＦ１を生成するためのローカル信号にミキサー１３の出力信号ＶＣＯ１＋ＶＣＯ２を使用し、第二中間周波数ＩＦ２を生成するためのローカル信号にミキサー１３の出力信号ＶＣＯ１＋ＶＣＯ２を分周回路１９で１／ｎに分周した信号を使用している。すなわち、ミキサー２２でＩＦ１＝無線周波数−（ＶＣＯ１＋ＶＣＯ２）を生成し、ミキサー２３でＩＦ２＝｛無線周波数−（ＶＣＯ１＋ＶＣＯ２）｝±（ＶＣＯ１＋ＶＣＯ２）／ｎを生成する。
【００２９】
本実施形態の変形例として、図１２に示すように、第二中間周波数ＩＦ２を生成するためのローカル信号にＶＣＯ１の出力を分周回路２１で１／ｍに分周した信号を使用してもよい。すなわち、ミキサー２３でＩＦ２＝｛無線周波数−（ＶＣＯ１＋ＶＣＯ２）｝±ＶＣＯ１／ｍを生成する。あるいは、別の変形例として、第二中間周波数ＩＦ２を生成するためのローカル信号にＶＣＯ２の出力を分周回路２１で１／ｍに分周した信号を使用してもよい。すなわち、ミキサー２３でＩＦ２＝｛無線周波数−（ＶＣＯ１＋ＶＣＯ２）｝±ＶＣＯ２／ｍを生成する。
【００３０】
いずれの場合も、ＶＣＯ１及びＶＣＯ２によって発生するスプリアスが所望の帯域内に発生しないように、ＶＣＯ１及びＶＣＯ２の周波数を設定しておく必要がある。それぞれの周波数（ＶＣＯ１＋ＶＣＯ２）／ｎ、ＶＣＯ１／ｍ及びＶＣＯ２／ｍは過渡応答による周波数変動が低減されているので、全体としてロックアップタイムの短縮が実現される。
【００３１】
以上のように、本発明のいくつかの実施形態と変形例を説明したが、本発明はこれらの実施形態及び変形例に限らず、種々の形態で実施可能である。
【産業上の利用可能性】
【００３２】
本発明のＰＬＬ過渡応答制御システムは、ＰＬＬ回路を構成する半導体集積回路装置に利用可能であり、ＰＬＬのロックアップタイムの短縮の効果が得られる。所望の周波数に設定するために外部制御信号でカウンタの分周比を設定した後に発生する周波数変動がキャンセルされ、低減されるので通信システムの１つの方式としてよく用いられているＴＤＭＡ方式において特に有効である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態１に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図２】図１のＰＬＬ過渡応答制御システムの動作を示すグラフである。
【図３】本発明の実施形態２に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図４】図３のＰＬＬ過渡応答制御システムの動作を示すグラフである。
【図５】本発明の実施形態３に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図６】本発明の実施形態４に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図７】本発明の実施形態４に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図８】本発明の実施形態５に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図９】本発明の実施形態６に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図１０】本発明の実施形態７に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図１１】本発明の実施形態８に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図１２】本発明の実施形態８の変形例に係るＰＬＬ過渡応答制御システムを示すブロック図である。
【図１３】従来のＰＬＬシステムのブロック図である。
【図１４】従来のＰＬＬシステムの動作を示すグラフである。
【符号の説明】
【００３４】
１１、１０１  水晶振動子
１３  ミキサー
１４  ＡＣ成分のみを通過するバッファ
１５  スイッチ
１８  ｆ／Ｖ特性を調整する手段
１９  １／ｎに分周する分周回路
２１  １／ｍに分周する分周回路
２２  第２のミキサー
２３  第３のミキサー
１０２  バッファ
１０３  カウンタ
ＬＰＦ１〜ＬＰＦ３  ローパスフィルタ
ＰＤ１〜ＰＤ３  位相比較回路
ＶＣＯ１〜ＶＣＯ４  電圧制御型発振器
【図１】
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【図２】
2007124508.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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