(57)【要約】【課題】セル安定度の問題を解決する。【解決手段】ＳＲＡＭセルは、第１ワード線ｗｌ＿１と、第２ワード線ｗｌ＿２と、第１ビット線ｂｌｔと、第２ビット線ｂｌｃと、を含む。第１転送ゲートＮ２は、第１ワード線および第１ビット線と接続される。第２転送ゲートＮ３は、第１ワード線および第２ビット線と接続される。第３転送ゲートＮ４は、第２ワード線および第１ビット線と接続される。第４転送ゲートＮ５は、第２ワード線および第２ビット線と接続される。第１転送ゲートおよび第２転送ゲートは第１ワード線によって制御可能であり、第３転送ゲートおよび第４転送ゲートは第２ワード線によって制御可能である。【選択図】図９
2007323801.tif 000002
【特許請求の範囲】
【請求項１】
第１ワード線と、
第２ワード線と、
第１ビット線と、
第２ビット線と、
前記第１ワード線および前記第１ビット線と接続された第１転送ゲートと、
前記第１ワード線および前記第２ビット線と接続された第２転送ゲートと、
前記第２ワード線および前記第１ビット線と接続された第３転送ゲートと、
前記第２ワード線および前記第２ビット線と接続された第４転送ゲートと、
を具備し、
第１転送ゲートおよび第２転送ゲートは前記第１ワード線によって制御可能であり、
第３転送ゲートおよび第４転送ゲートは前記第２ワード線によって制御可能である、
ＳＲＡＭセル。
【請求項２】
複数のカラム内に配置された複数のＳＲＡＭセルを具備し、
前記複数のカラムのそれぞれは、
第１読み出しビット線と、
前記第１読み出しビット線と接続された転送ＮＭＯＳと、
前記転送ＮＭＯＳと接続された第１書き込みビット線と、
前記転送ＮＭＯＳを制御するための事前読み出し信号を有効にする事前読み出し装置と、
を具備する、ＳＲＡＭアレイ。
【請求項３】
ＳＲＡＭセルの第１ビット線をハイレベルへとプリチャージし、
前記プリチャージを停止し、
第１ワード線をオンし、
前記第１ビット線上の電圧を低下させ、
前記第１ビット線上の前記電圧が前記ＳＲＡＭセル内のデータを反映する状態まで低下したときに第２ワード線をオンする、
ことを具備する、ＳＲＡＭの制御方法。
【請求項４】
第１ワード線と、
第２ワード線と、
第１ビット線と、
第２ビット線と、
前記第１ワード線および前記第１ビット線と接続された第１転送ゲートと、
前記第１ワード線および前記第２ビット線と接続された第２転送ゲートと、
前記第２ワード線および前記第１ビット線と接続された第３転送ゲートと、
前記第２ワード線および前記第２ビット線と接続された第４転送ゲートと、
を具備する６Ｔ  ＳＲＡＭセル内でのセル安定度の向上方法であって、
前記第１ビット線および前記第２ビット線をハイレベルへとプリチャージし、
前記プリチャージを停止し、
前記第１ワード線をオンし、
前記６Ｔ  ＳＲＡＭセル内に格納されているデータに応じて、前記第１ビット線または前記第２ビット線上の電圧を低下させ、
読み出しまたは書き込み動作のために前記第２ワード線をオンする、
ことを具備するＳＲＡＭの制御方法。
【請求項５】
前記第２ワード線をオンする前に転送装置を介して前記データを前記第１ビット線または前記第２ビット線に転送することをさらに具備する、請求項３または４のＳＲＡＭの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセス・メモリ装置に関する。より具体的には、本発明の実施形態は、ＳＲＡＭセル内での安定度の問題によって生じるセルデータ破壊を回避するための方法および装置に関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、通常、メモリセルアレイおよび周辺回路を含んでいる。各セルは、一般に、少なくとも６つのトランジスタ、１本のワード線、２本のビット線から構成される。ＳＲＡＭは、一般に、小さな電力で駆動され、かなり高速で動作する。相補型金属酸化物半導体（ＣＭＯＳ）技術が、サブミクロンの範囲で微細化し続けているため、ＳＲＡＭ装置の設計に対して、多くの複雑な課題が課せられている。これらの課題のうち、セルの安定度に取り組まなければならない。
【０００３】
セルの安定度は、様々な動作状況（例えば、トランジスタの不整合による雑音、閾値変動等）によってセルが不意に上書きされることに対する耐性能力に影響を与える。ＳＲＡＭアレイでは、セルは、読み出し、書き込み動作中に、セルの安定度に関する問題から悪影響を受ける。電流が少なくなると、信号を展開するのにより長い時間を要し、この結果、セル１００への書き込みがより困難になる。一方、セル１００が、両方のビット線が供給電圧（Ｖｄｄ）に近い状態にあり且つワード線がオンしている状態で動作しているとき、このセルに格納されているデータが不意に反転することがある。
【０００４】
図１は、例示的なＣＭＯＳ  ６トランジスタ（６Ｔ）ＳＲＡＭセル１００を概略的に示している。セル１００は、６個のトランジスタ（Ｐ０、Ｐ１、Ｎ０、Ｎ１、Ｎ２、Ｎ３）を用いて１ビットの情報を記憶し、これにアクセスする。中央の４つのトランジスタは、２つのクロス接続されたインバータ（ｔｒｕ、ｃｍｐ）を構成する。議論の便宜上、ワード線ｗ１は、ｔｒｕの電圧（Ｖｔｒｕ）がハイレベルであり、ｃｍｐの電圧（Ｖｃｍｐ）がローレベルであり、ビット線の電圧（Ｖｂｌｔ、Ｖｂｌｃ）がハイレベルのときに、オンするものとする。ｗｌがオフしていると、Ｐ０およびＮ１はオンしており、Ｐ１およびＮ０はオフしている。ｗ１がオンされると、ＶｂｌｃがハイレベルであるためＶｃｍｐが上昇する。どの程度上昇するかは、転送ゲートＮ３とプルダウン素子Ｎ１との間のコンダクタンスの比によって決定される。Ｖｃｍｐの上昇が、Ｎ０をオンするとともにＰ０をオフするのに十分な程度である場合、Ｖｔｒｕが若干低下する。この結果、Ｎ１がわずかにオフし、Ｐ１がわずかにオンし、結果、Ｖｃｍｐが増加し（すなわち上昇し）、次いで、Ｎ０がより一層オンする。この正帰還機構によって、結果としてＶｔｒｕはローレベルへと落着し、Ｖｃｍｐは最終的にハイレベルへと落着する。ｗ１がローレベルに維持されている限り、セル１００はビット線から分離されており、インバータは自らに電位を供給し続けることができる。これによってセル１００は電流値を保持することができる。しかしながら、上記したように、セル１００が、ｗ１がオンで且つｂｌｔ、ｂｌｃの両方がＶｄｄ状態に近い状態に晒されると、セル１００の状態が不意に反転し、セルに格納されているデータが破壊される恐れがある。
【０００５】
ＳＲＡＭアレイでは、セルは、読み出しおよび書き込み動作の間、上記したセルの安定度の問題から悪影響を受ける。この結果、セルのデータが破壊されてしまう。これらの安定度の問題は、セルのサイズを変えたり、アレイの構造を変えたり（シングルカラムまたはマルチカラム）、および／あるいは（読み出しまたは書き込み動作中の）アクセスパターンを変えたりすることによって対処できることもある。従来行われていた試みを、図２乃至図８を参照して、以下に説明する。
【０００６】
図２は、例示的な、シングルカラム構造の６Ｔ  ＳＲＡＭアレイ２００を概略的に示している。この構造では、各カラムが、入力、読み出し回路、書き込み回路、出力を有している。
【０００７】
例示的な読み出し動作は、以下のように行なうことができる。まず、ビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、ワード線がオンされる。各メモリセルは、このセル内に“０”または“１”のいずれが記憶されているかに応じてビット線のうちの一方の電位を低下させる。読み出し回路は、このビット線上の電圧をセンスし、データを出力する。次に、ワード線がオフされる。時として、読み出し動作中に、ＳＲＡＭセル１００は、ワード線がオンされた直後に両方のビット線の電圧が電源電圧（Ｖｄｄ）に近い状態に晒される。このことは、上記のようなセルの安定度の問題を引き起こす。
【０００８】
例示的な書き込み動作は、以下のように行なうことができる。まず、ビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、ワード線がオンされる。書き込み回路は、ビット線のうちの一方の電位を低下させる。このビット線上の電圧は、メモリセルへとこのメモリセルの転送ゲートを介して転送される。このメモリ内のフリップフロップの状態が落着する。次に、ワード線がオフされる。活性化されたセルは、結局は６Ｔ  ＳＲＡＭアレイ２００内の書き込み回路によって書き込まれる（状態を変化させられる）ことになるので、セルの安定度は、書き込み動作中には懸念の原因とはならない。
【０００９】
図３は、例示的なマルチカラム構造の６Ｔ  ＳＲＡＭアレイ３００を概略的に示している。この構造では、ｍ個のカラムがあり、ｍ対１マルチプレクサ（ｍ：１ＭＵＸ）が用いられて１つのカラムを選択する。読み出しおよび書き込み動作は、図２を参照して行なった上記の説明と基本的に同じである。１つの異なる点は、あるカラムがアクセスされる際、残りの全てのカラムが、読み出しおよび書き込み動作の両方において、セルの安定度の問題によって影響を受けることである。例えば、カラム１（ｃｏｌ＿１）への書き込みが生じるとする。まず、各カラムのビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、ワード線がオンされる。書き込み回路は、ｃｏｌ＿１の一方のビット線の電位を低下させる。このとき、全ての近傍のカラム（ｃｏｌ＿２乃至ｃｏｌ＿ｍ）のビット線の電圧がＶｄｄの近くの値となって、ワード線がオンされる。このことは、セルの安定度の問題が生じることを意味する。同様に、読み出し動作において、アクセスされるカラムのみならず、非選択のカラムもがこのセルの安定度の問題を有することになる。
【００１０】
８Ｔおよび１０Ｔ  ＳＲＡＭセルを用いて読み出し動作中のセル安定度の問題に対して対処することが試みとしてなされてきた。図４は、例示的な８Ｔ  ＳＲＡＭセル４００を概略的に示している。図５は、例示的な１０Ｔ  ＳＲＡＭセル５００を概略的に示している。いずれの場合も、ｗｗｌが、書き込み動作を行なうために用いられ、ｒｗ１が読み出し動作を行なうために用いられる。ｒｗｌがオンすると、ノードｔｒｕ＿ｒが上昇するが、このことはノードｃｍｐには影響しない。これは、上記のような６Ｔ  ＳＲＡＭセルを不安定にする正帰還機構が、８Ｔおよび１０Ｔ  ＳＲＡＭセルでは、読み出し動作中に発生しないことを意味する。
【００１１】
図６は、例示的な、シングルカラム構造の８Ｔ  ＳＲＡＭアレイ６００を概略的に示している。例示的な読み出し動作は、以下のように行なうことができる。まず、ビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、読み出しワード線（ｒｗｌ）がオンされる。格納されているセルデータに応じて、各ビット線は電位を低下させられるかハイレベルを維持する。読み出し回路は、ビット線上の電圧をセンスし、データを出力する。次に、ワード線がオフされる。上記したように、アレイ６００内の各８Ｔ  ＳＲＡＭセルでの読み出し動作中のセル安定度の問題は回避することができる。例示的な読み出し動作は、以下のように行なうことができる。まず、ビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、ワード線がオンされる。書き込み回路は、ビット線の一方の電位を低下させる。このビット線上の電圧は、メモリセルに、そのメモリセルの転送ゲートを介して転送され、次にメモリセル内のフリップフロップの状態が落着する。次に、ワード線がオフされる。活性化されたセルは、結局は、書き込み回路によって書き込まれることになるので、セルの安定度は、８Ｔ  ＳＲＡＭアレイ６００の読み出し中の懸念の原因とはならない。
【００１２】
図7は、例示的な、マルチカラム構造の８Ｔ  ＳＲＡＭアレイ７００を概略的に示している。この構造では、ｍ個のカラムがあり、ｍ対１マルチプレクサ（ｍ：１ＭＵＸ）を用いて（例えばｃｏｌｓｅｌを介して）１つのカラムを選択する。読み出しおよび書き込み動作は、図６を参照して行なった上記の説明と基本的に同様に行なうことができる。１つの異なる点は、あるカラムがアクセスされる際、残りの全てのカラムが、書き込み動作中に、セルの安定度の問題によって影響を受け得ることである。例えば、カラム１（ｃｏｌ＿１）への書き込みが生じるとする。まず、各カラムのビット線が、プリチャージ装置（ｐｃ）によってハイレベルへとプリチャージされる。次に、ｐｃがオフされ、ワード線がオンされる。書き込み回路は、ｃｏｌ＿１のビット線の一方の電位を低下させる。このとき、他のカラム（ｃｏｌ＿２乃至ｃｏｌ＿ｍ）のビット線の電圧が、皆、Ｖｄｄの近くの値となって、ワード線がオンされる。このことは、セルの安定度の問題が生じることを意味する。上記のように、読み出し動作においては、８Ｔ  ＳＲＡＭセルの全てのカラムにおいて、セルの安定度の問題は生じない。
【００１３】
図８は、例示的なマルチカラム構造の１０Ｔ  ＳＲＡＭアレイ８００を概略的に示している。１０Ｔ  ＳＲＡＭアレイ８００は、１０Ｔ  ＳＲＡＭセルのアレイを具備し、８Ｔ  ＳＲＡＭアレイ７００と基本的に同じように動作する。各１０Ｔ  ＳＲＡＭセルは、図５を参照して上記したように、セル５００と同様に動作するように構成することができる。
【００１４】
まとめると、セルの安定度は、少なくとも以下のときに問題となる。シングルカラム構造の６Ｔ  ＳＲＡＭアレイでの読み出し動作中、マルチカラム構造の６Ｔ  ＳＲＡＭアレイでの読み出しおよび書き込み動作中、マルチカラム構造の８Ｔおよび１０Ｔ  ＳＲＡＭアレイでの読み出し動作中、である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来技術において、上記の場合に生じるセル安定度の問題を解決することに対する要望が存在する。
【課題を解決するための手段】
【００１６】
本発明の一態様に係るＳＲＡＭセルは、第１ワード線と、第２ワード線と、第１ビット線と、第２ビット線と、前記第１ワード線および前記第１ビット線と接続された第１転送ゲートと、前記第１ワード線および前記第２ビット線と接続された第２転送ゲートと、前記第２ワード線および前記第１ビット線と接続された第３転送ゲートと、前記第２ワード線および前記第２ビット線と接続された第４転送ゲートと、を具備し、第１転送ゲートおよび第２転送ゲートは前記第１ワード線によって制御可能であり、第３転送ゲートおよび第４転送ゲートは前記第２ワード線によって制御可能である。
【００１７】
本発明の一態様に係るＳＲＡＭの制御方法は、ＳＲＡＭセルの第１ビット線をハイレベルへとプリチャージし、前記プリチャージを停止し、第１ワード線をオンし、前記第１ビット線上の電圧を低下させ、前記第１ビット線上の前記電圧が前記ＳＲＡＭセル内のデータを反映する状態まで低下したときに第２ワード線をオンする、ことを具備する。
【発明の効果】
【００１８】
本発明の実施形態は、セル安定度の問題を解決することに対する要望やさらなる要望に対処することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態によって、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）装置内でのセルの安定度の問題によって生じるセルデータの破壊を回避するための方法および装置が提供される。本発明の実施形態によって、セルの安定度に影響を与えることなくＳＲＡＭセルに対して安全に読み出し／書き込み動作を実行できる。より具体的には、本発明の実施形態によれば、セル内のデータは、実際の読み出し／書き込み動作に先立って、適当なビット線に転送することができる。
【００２０】
このように、事前に、または“先取りして”データをビット線に転送することは、基礎となるＳＲＡＭアレイによってどのようなカラム構造が採用されているかには関係なく行なうことができる。一実施形態では、セル内のデータは、事前読み出し信号によって制御される転送装置によって、ワード線がオンされる前にビット線に転送される。セルデータを反映するビット線電圧をワード線がオンされる前に移動させることによって、セルは、従来のＳＲＡＭセルにおいてセル安定度の問題を引き起こし得る緊張から開放される。
【００２１】
一実施形態では、読み出しおよび書き込みビット線が共用されており、転送装置やｐｒが不要となる。ビット線電圧がセルデータを反映する状態へと前もって移行済みなので、メモリセルは比較的安定した状態を維持している。これにより、セルが不意に反転することを回避できて有利である。
【００２２】
本発明の他の目的および利点は、本明細書において記載されている好適な実施形態の詳細な説明を、図面を参照しながら読み、理解することによって、当業者に対して明らかになるであろう。
【００２３】
本発明やその利点を、より完全に近い形で理解することは、以下の記載を、添付の図面とともに参照することによって達成することができる。図面においては、同様の参照符号は同様の要素を指し示している。
【００２４】
本発明や、本発明の様々な特徴および有利な詳しい内容を、例示的であり、したがって限定的とはならず且つ添付の図面に示された実施形態を参照して説明する。既知のプラグラム技術、コンピュータ・ソフトウェア、ハードウェア、ネットワーク通信、動作プラットフォーム、およびプロトコルは、本発明が細かな点において不要に分かりにくくならないように、省略されていることがある。しかしながら、詳細な説明や具体例は、本発明の好適な実施形態を示してはいるが、例としてのみ提示されているのであって、限定を行うために示されているのではない。本発明の基本的な概念の思想および／または範疇の中で行ない得る様々な置換や、変形や、付加や、並び替えを行うことは、本明細書の開示内容から、当業者にとって明確であろう。
【００２５】
図９は、本発明の一実施形態に係る６Ｔ  ＳＲＡＭセル９００を概略的に示している。構造に関しては、セル９００は、従来の６Ｔ  ＳＲＡＭセル（例えば図１のセル１００）よりも２つ多くの転送ゲートを具備している。図９に示すように、転送ゲートＮ２、Ｎ３は、第１ワード線（ｗｌ＿１）により制御され、転送ゲートＮ４、Ｎ５は、第２ワード線（ｗｌ＿２）により制御される。転送ゲートＮ２、Ｎ４の幅は、これら転送ゲートを流れる電流の合計が、図１のＮ２を流れる電流と同じになるように選択される。同様に、転送ゲートＮ３、Ｎ５の幅は、これら転送ゲートを流れる電流の合計が、図１のＮ３を流れる電流と同じになるように選択される。当業者によれば、ＳＲＡＭセルの電流および供給電圧は、様々な要素（例えば、ビット線と接続さているセルの数、セルおよび／またはＳＲＡＭアレイの製造に用いられるＣＭＯＳ技術等）に応じて、様々な値を取り得ることが理解される。例として、ポリシリコン層（Ｌｐｏｌｙ）の長さが９０ｎｍであり（プロセス技術が、“Ｌｐｏｌｙ＝９０ｎｍ世代”であるとして知られる）、ＳＲＡＭセルの電流が６０μＡであり、ビット線と接続されているセルの数が６４個であり、供給電圧が１．０Ｖであり、ビット線電圧が８００ｍＶ未満であるとする。例として、セル９００へデータを書き込む際に、第１ワード線ゲートが開放し、セル９００内に格納されているデータがビット線に転送される。そして、第２ワード線ゲートが開放される。ビット線電圧がセルデータを反映する状態に前もって移行しているため、セル９００の状態が反転しにくくなることが可能である。その理由の一部は、電源電圧が減少することである。
【００２６】
図１０は、本発明の一実施形態に係る、セル９００にアクセスする際に信号をどのように制御できるかを概略的に示している。信号制御方法１０００は、読み出し動作または書き込み動作に適用することができる。まず、ビット線がハイレベルへとプリチャージされる。次に、プリチャージ装置がオフされ、第１ワード線（ｗｌ＿１）がオンされる。Ｎ２またはＮ３の幅が小さい（すなわち、従来の６Ｔ  ＳＲＡＭセル内の転送ゲートの半分以下とされている）ので、コンダクタンス比Ｎ２／Ｎ０またはＮ３／Ｎ１は、これに応じて小さくなっている。低電力用の設計とすれば、セルを一層安定させることができる。ｗｌ＿１がオンしている間、セル９００に格納されているデータが“０”であるか“１”であるかに応じて、一方のビット線上の電圧が低下する。このビット線電圧がある閾値まで低下したとき、第２ワード線（ｗｌ＿２）がオンされる。上記の、プロセス技術が”Ｌｐｏｌｙ＝９０ｎｍ”世代の例に従えば、ビット線からの読み出し／ビット線への書き込みのためのプリチャージ時間は、１００ｐｓである。ビット線電圧の閾値は、８００ｍＡとすることができる。この閾値以下で、ｗｌ＿２がオンされる。ビット線電圧は、セルデータを反映する状態へと前もって変化しているので、ｗｌ＿２がオンされるまでにセル９００の状態が不意に反転することは起こりにくい。このことによって、上記の、両方のビット線電圧がハイレベルとなったとき（すなわち、電源供給電圧Ｖｄｄに近くなったとき）、従来のＳＲＡＭセルの状態が不意に反転することがあるという、セルの安定度の問題の１つに対処できる。
【００２７】
図１１は、本発明の他の実施形態に係る、セル９００にアクセスする際に信号をどのように制御できるかを概略的に示している。信号制御方法１１００では、読み出し動作においてはｗｌ＿１がオンされ、他方、書き込み動作においてはｗｌ＿１、ｗｌ＿２の両方がオンされる。方法１１００の利点の１つは、遅延制御回路が必要でないことと、読み出し動作の際の消費電力が少なくなることである。代わりに、読み出しは若干遅くなる。このため、マルチカラム構造で用いるための適性は落ちる。
【００２８】
上記の実施形態では、２本のワード線が用いられているが、ワード線の数は、３本以上へと増やすことができる。図１２は、ｎ本のワード線（ｗｌ＿１…ｗＬ＿ｎ）を有するセル回路１２００ａと、対応する波形１２００ｂを概略的に示している。波形１２００ｂは、ｗｌ＿１…ｗｌ＿ｎがどのように動作するかの一例を示している。図１３に示すように、セル１３００に対して１本のワード線が設けられ、遅延素子を用いて内部の他のワード線信号を作成することができる。
【００２９】
図１４は、本発明の一実施形態に係る、マルチカラム構造の１０Ｔ  ＳＲＡＭアレイ１４００を概略的に示している。アレイ１４００は、従来の構成の１０Ｔ  ＳＲＡＭセル（例えばセル５００）を用いる。図１４に示す例示的な実施形態では、アレイ１４００は、１０Ｔ  ＳＲＡＭセルの複数のカラム（ｃｏｌ＿１...ｃｏｌ＿ｍ）を具備し、複数の読み出しワード線（ｒｗｌ＿１...ｒｗｌ＿ｎ）と複数の書き込みワード線（ｗｗｌ＿１...ｗｗｌ＿ｎ）を有している。例として、ｃｏｌ＿１において、転送ＮＭＯＳ１４０１が読み出しビット線（ｒｂｌｔ）と書き込みビット線（ｗｂｌｔ）との間に付加されている。この例では、転送装置１４０１は、事前読み出し信号（ｐｒ）によって制御される。図７、図８を参照して説明したアレイ７００およびアレイ８００と同様に、アレイ１４００は、マルチプレクサを用いて、ｃｏｌｓｅｌを介して１つのカラムを選択する。
【００３０】
図１４に示す例では、読み出し動作は、８Ｔ／１０Ｔ  ＳＲＡＭアレイに関して図７および図８を参照して説明したのとほぼ同様に行うことができる。書き込み動作は、以下のように行なうことができる。まず、読み出しビット線および書き込みビット線が、プリチャージ装置（ｐｃ）によってハイレベルへとプリチャージされる。次に、ｐｃがオフされ、ｒｗｌおよびｐｒが開放される。これにより、転送装置１４０１がオンする。転送装置１４０１がオンされると、書き込みビット線の一方（ｗｂｌｔまたはｗｂｌｃ）の電圧が、格納されているセルデータに応じて低下する。この後、書き込みワード線（ｗｗｌ）が開放される。ビット線電圧がセルデータを反映する状態へと前もって移行済みであるので、メモリセルは、十分に安定しており、したがって、反転しにくい。例として、Ｌｐｏｌｙ＝９０ｎｍである場合、本実施形態のＳＲＡＭセルの電流は６０μＡであり、ビット線と接続されているセルの数は６４個であり、供給電圧は１．０Ｖであり、ビット線電圧は８００ｍＶ未満である。ビット線からの読み出し／ビット線への書き込みのためのプリチャージ時間は、１００ｐｓである。
【００３１】
図１４のデザインによれば、アレイ１４００は、従来のマルチカラム構造の１０Ｔ  ＳＲＡＭアレイでは一般的な、ビット線電圧が同時にハイレベル状態に近づきがちであるという、セルの安定度の問題を実質的に回避できる。図１５は、アレイ１４００の読み出しおよび書き込み動作を例示する波形１５００を例示している。図１５の例から分かるように、ｒｂｌｃは読み出し動作中に低下し、ｗｂｌｃは書き込み動作中に低下する。読み出し動作中、アレイ１４００のセルは、安定度の問題による悪影響を受けない。なぜなら、フィードバックが形成されないからである。書き込み動作は、以下のように行なうことができる。まず、読み出しビット線および書き込みビット線がプリチャージ装置（ｐｃ）によってハイレベルへとプリチャージされる。次に、ｐｃがオフされ、ｒｗｌが開放される。これによって、転送装置１４０１がオンされる。転送装置１４０１がオンされると、書き込みビット線の一方（ｗｂｌｔまたはｗｂｌｃ）の電圧が、格納されているセルデータに応じて低下する。この後、書き込みワード線（ｗｗｌ）が開放される。ビット線電圧がセルデータを反映する状態へと前もって移行済みであるので、セルは、十分に安定しており、したがって、反転しにくい。
【００３２】
当業者によって理解されるように、アレイ１４００に、本発明の思想から逸脱することなく変形を加えることができる。例として、アレイ１４００の変形例を図１６に示す。図１６は、本発明の一実施形態に係る、マルチカラム構造の１０Ｔ  ＳＲＡＭアレイ１６００を概略的に示している。この例では、読み出しおよび書き込みビット線は共通とされており、転送装置およびｐｒは不要である。残りの信号は、上記したのとほぼ同様に制御することができる。上記の実施形態では、書き込みワード線（ｗｗｌ）の遅延時間は、約８０ｐｓである。
【００３３】
図１７は、本発明の一実施形態に係る、マルチカラム構造の８Ｔ  ＳＲＡＭアレイを概略的に示している。アレイ１７００は、従来の構成の８Ｔ  ＳＲＡＭセル（例えばセル４００）を用いることができる。図１７に示す例示的な実施形態では、アレイ１７００は、複数の、８Ｔ  ＳＲＡＭセルの複数の列（ｃｏｌ＿１...ｃｏｌ＿ｎ）を具備し、複数の読み出しワード線（ｒｗｌ＿１...ｒｗｌ＿ｎ）と複数の書き込みワード線（ｗｗｌ＿１...ｗｗｌ＿ｎ）を有している。例として、ｃｏｌ＿１において、転送ＮＭＯＳ１７０１が読み出しビット線（ｒｂｌｔ）と書き込みビット線（ｗｂｌｔ）との間に付加されている。この例では、転送装置１７０１は、事前読み出し信号（ｐｒ）によって制御される。図７および図８を参照して説明したアレイ７００およびアレイ８００と同様に、アレイ１７００は、マルチプレクサを用いてｃｏｌｓｅｌによって１つのカラムを選択する。
【００３４】
図１７に示す例では、読み出し動作は、８Ｔ／１０Ｔ  ＳＲＡＭアレイに関して図７および図８を参照して説明したのとほぼ同様に行うことができる。書き込み動作は、以下のように行なうことができる。まず、読み出しおよび書き込みビット線がプリチャージ装置（ｐｃ）によってハイレベルへとプリチャージされる。次に、ｐｃがオフされ、読み出しワード線（ｒｗｌ）が開放される。適当な遅延時間の経過後、ｐｒが開放される。セルデータが“１”の場合、読み出しビット線はハイレベルを維持する。したがって、ｗｂｌｔはハイレベルを維持しｗｂｌｃは低下する。一方、セルデータが“０”の場合、読み出しビット線は低下する。したがって、ｗｂｌｔは低下し、ｗｂｌｃはハイレベルを維持する。この後、書き込みワード線（ｗｗｌ）が開放される。ビット線電圧がセルデータを反映する状態へと前もって移行済みであるので、メモリセルは、比較的安定しており、したがって、反転しにくい。当業者によれば、遅延時間を含む具体的な動作パラメータは、様々な要素（例えば、セルおよび／またはＳＲＡＭアレイ等の製造に用いられるＣＭＯＳ技術、供給電圧、セル電流、ビット線と接続されているセルの数）に応じて、様々な値とすることができることが理解される。例として、Ｌｐｏｌｙ＝は９０ｎｍであり、本実施形態中のＳＲＡＭセルの電流が６０μＡであり、ビット線と接続されているセルの数が６４個であり、供給電圧が１．０Ｖであり、ビット線電圧が２００ｍＶ未満であるとする。ビット線からの読み出し／ビット線への書き込みのためのプリチャージ時間は、１００ｐｓである。ｐｒの遅延時間は約８０ｐｓであり、ｗｗｌの遅延時間は約１６０ｐｓである。
【００３５】
アレイ１４００と同様に、アレイ１７００は、ビット線電圧のハイレベル状態への近づき方を制御することによって、セルの安定度の問題を回避できる。図１８は、アレイ１７００の２つの波形１８００ａ、１８００ｂを概略的に示している。波形１８００ａは、セルデータが“１”の場合を例示している。波形１８００ｂは、セルデータが“０”の場合を例示している。図１８に例示するように、セルデータが“１”の場合、ｗｂｌｃが低下し（波形１８００ａ）、セルデータが“０”の場合、ｗｂｌｔが低下する（波形１８００ｂ）。
【００３６】
アレイ１４００と同様に、アレイ１７００に、本発明の思想から逸脱することなく変形を加えてもよい。例として、アレイ１７００の変形例を図１９に示す。図１９は、本発明の一実施形態に係る、マルチカラム構造の８Ｔ  ＳＲＡＭアレイ１９００を概略的に示している。この例では、読み出しおよび書き込みビット線は共通とされている。ｐｒを含む残りの信号は、図１７を参照して説明したのとほぼ同様に制御することができる。ｐｒの遅延時間は約３２０ｐｓであり、ｗｗｌの遅延時間は約４００ｐｓである。
【００３７】
図２０は、アレイ１９００の２つの波形２０００ａ、２０００ｂを概略的に示している。波形２０００ａは、セルデータが“１”の場合を例示している。波形２０００ｂは、セルデータが“０”の場合を例示している。図２０に例示するように、セルデータが“１”の場合、共用のｂｌｃが低下し（波形２０００ａ）、セルデータが“０”の場合、共用のｂｌｔが低下する（波形２０００ｂ）。
【００３８】
本発明の全実施形態において、ワード線が活性化される前にビット線電圧が移され、この電圧はセルが保持するデータに応じて変化する。本明細書に開示されている実施形態によれば、アクセスされるＳＲＡＭセルに課される緊張が緩和され、したがって、セルサイズの増加を最小に抑えながらセルの安定度を向上できる。
【００３９】
本明細書において、本発明は例示的な実施形態を参照して詳細に説明されたが、この説明は、例としてのものであり、限定的に解釈されるべきものではない。したがって、本発明の実施形態の細かな点に多くの変形を加えることや、本発明のさらなる実施形態は、本明細書の説明を参照すれば当業者にとって明白であり、また当業者が行なっても良いことが、さらに理解されるべきである。したがって、本発明の範囲は、特許請求の範囲やこれらと法的に同等なものによって決定されるべきである。
【００４０】
また、この発明は以下の実施態様を取り得る。  
（１）第１ワード線と、第２ワード線と、第１ビット線と、第２ビット線と、前記第１ワード線および前記第１ビット線と接続された第１転送ゲートと、前記第１ワード線および前記第２ビット線と接続された第２転送ゲートと、前記第２ワード線および前記第１ビット線と接続された第３転送ゲートと、前記第２ワード線および前記第２ビット線と接続された第４転送ゲートと、を具備し、第１転送ゲートおよび第２転送ゲートは前記第１ワード線によって制御可能であり、第３転送ゲートおよび第４転送ゲートは前記第２ワード線によって制御可能である、ＳＲＡＭセル。
【００４１】
（２）１つ以上のワード線と、１つ以上の転送ゲートと、をさらに具備し、各ワード線は対応する１つの転送ゲートと接続されている、（１）のＳＲＡＭセル。
【００４２】
（３）前記第２ワード線が遅延素子によって置換され、１つ以上の遅延素子と、１つ以上の転送ゲートと、をさらに具備し、各遅延素子は前記第１ワード線および対応する１つの転送ゲートと接続され、前記ＳＲＡＭセルの全ての転送ゲートは、前記第１ワード線を介して受け取られるワード線信号によって制御可能である、（１）のＳＲＡＭセル。
【００４３】
（４）複数のカラム内に配置された複数のＳＲＡＭセルを具備し、前記複数のカラムのそれぞれは、第１読み出しビット線と、前記第１読み出しビット線と接続された転送ＮＭＯＳと、前記転送ＮＭＯＳと接続された第１書き込みビット線と、前記転送ＮＭＯＳを制御するための事前読み出し信号を有効にする事前読み出し装置と、を具備する、ＳＲＡＭアレイ。
【００４４】
（５）前記複数のＳＲＡＭセルと接続された複数のワード線をさらに具備する、（４のＳＲＡＭアレイ。
【００４５】
（６）前記第１読み出しビット線および前記第１書き込みビット線と接続されたプリチャージ装置をさらに具備する、（４）のＳＲＡＭアレイ。
【００４６】
（７）前記複数のＳＲＡＭセルは、８Ｔ  ＳＲＡＭセルまたは１０Ｔ  ＳＲＡＭセルである、（４）のＳＲＡＭアレイ。
【００４７】
（８）ＳＲＡＭセルの第１ビット線をハイレベルへとプリチャージし、前記プリチャージを停止し、第１ワード線をオンし、前記第１ビット線上の電圧を低下させ、前記第１ビット線上の前記電圧が前記ＳＲＡＭセル内のデータを反映する状態まで低下したときに第２ワード線をオンする、ことを具備する、ＳＲＡＭ装置内でのセルの安定度の問題によって生じるセルデータ破壊の回避方法。
【００４８】
（９）前記第２ワード線をオンする前に、前記データを転送装置を介して第２ビット線に転送することをさらに具備する、（８）のセルデータ破壊の回避方法。
【００４９】
（１０）前記転送装置を、事前読み出し信号を介して制御することをさらに具備する、（９）のセルデータ破壊の回避方法。
【００５０】
（１１）前記ＳＲＡＭセルは、少なくとも４つの転送ゲートを有し、前記４つの転送ゲートのうちの２つは前記第１ワード線と接続され、前記４つの転送ゲートのうちの２つは前記第２ワード線と接続される、（８）のセルデータ破壊の回避方法。
【００５１】
（１２）第１ワード線と、第２ワード線と、第１ビット線と、第２ビット線と、前記第１ワード線および前記第１ビット線と接続された第１転送ゲートと、前記第１ワード線および前記第２ビット線と接続された第２転送ゲートと、前記第２ワード線および前記第１ビット線と接続された第３転送ゲートと、前記第２ワード線および前記第２ビット線と接続された第４転送ゲートと、を具備する６Ｔ  ＳＲＡＭセル内でのセル安定度の向上方法であって、前記第１ビット線および前記第２ビット線をハイレベルへとプリチャージし、前記プリチャージを停止し、前記第１ワード線をオンし、前記６Ｔ  ＳＲＡＭセル内に格納されているデータに応じて、前記第１ビット線または前記第２ビット線上の電圧を低下させ、読み出しまたは書き込み動作のために前記第２ワード線をオンする、ことを具備するセル安定度の向上方法。
【００５２】
（１３）前記第２ワード線をオンする前に転送装置を介して前記データを前記第１ビット線または前記第２ビット線に転送することをさらに具備する、（１２）のセル安定度の向上方法。
【００５３】
（１４）事前読み出し信号を介して前記転送装置を制御することをさらに具備する、（１３）のセル安定度の向上方法。
【図面の簡単な説明】
【００５４】
【図１】例示的なＣＭＯＳ６Ｔ  ＳＲＡＭセルを概略的に示す図。
【図２】例示的な、シングルカラム構造の６Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図３】例示的な、マルチカラム構造の６Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図４】例示的な８Ｔ  ＳＲＡＭセルを概略的に示す図。
【図５】例示的な１０Ｔ  ＳＲＡＭセルを概略的に示す図。
【図６】例示的な、シングルカラム構造の８Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図７】例示的な、マルチカラム構造の８Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図８】例示的な、マルチカラム構造の１０Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図９】本発明の一実施形態に係る６Ｔ  ＳＲＡＭセルを概略的に示す図。
【図１０】本発明の一実施形態に係る、６Ｔ  ＳＲＡＭセルにアクセスする際の信号をどのように制御できるかを概略的に示す図。
【図１１】本発明の他の実施形態に係る、６Ｔ  ＳＲＡＭセルにアクセスする際の信号をどのように制御できるかを概略的に示す図。
【図１２】本発明の一実施形態に係る、複数のワード線を有するセル回路と対応する波形を概略的に示す図。
【図１３】本発明の一実施形態に係る、１本のワード線とセル回路内で複数のワード線信号を生成するための複数の遅延素子とを有するセルを概略的に示す図。
【図１４】本発明の一実施形態に係る、事前読み出し信号によって制御される転送装置を有するマルチカラム構造の１０Ｔ  ＳＲＡＭを概略的に示す図。
【図１５】本発明の一実施形態に係る、図１４の１０Ｔ  ＳＲＡＭアレイの読み出しおよび書き込み動作を例示する波形を示す図。
【図１６】本発明の一実施形態に係る、共用の読み出しおよび書き込みビット線を有するマルチカラム構造の１０Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図１７】本発明の一実施形態に係る、事前読み出し信号によって制御される転送装置を有するマルチカラム構造の８Ｔ  ＳＲＡＭを概略的に示す図。
【図１８】本発明の一実施形態に係る、図１７の８Ｔ  ＳＲＡＭアレイの２つの波形を概略的に示す図。
【図１９】本発明の一実施形態に係る、共用の読み出しおよび書き込みビット線を有するマルチカラム構造の８Ｔ  ＳＲＡＭアレイを概略的に示す図。
【図２０】本発明の一実施形態に係る、図１９の８Ｔ  ＳＲＡＭアレイの２つの波形を概略的に示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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