(57)【要約】【課題】静電気耐量が大きいヘテロ接合型電界効果トランジスタとその製造方法を提供する。【解決手段】電界効果トランジスタ５０の静電気破壊防止用として、Ｎ−型ドレイン領域２上にフィールド酸化膜８を介して形成する静電気放電用保護素子６０と保護抵抗体７０とを、１ないし複数の１層目のＮ＋型多結晶シリコン領域１４と２層目のＰ＋型多結晶シリコン領域１５との積層型双方向ツェナーダイオードと、１ないし複数の１層目のＮ＋型抵抗層９と２層目のＮ＋型抵抗層１２との積層型抵抗体として構成する。複数の１層目のＮ＋型多結晶シリコン領域１４の一方の端は外部ゲート電極端子１１と、他方の端はソース電極７と接続する。複数の１層目のＮ＋型抵抗層９の一方の端はゲート電極６と、他方の端は外部ゲート電極端子１１と接続する。１層目、２層目の半導体領域は、それぞれ、ヘテロ半導体領域４、ゲート電極６を形成する半導体膜を利用して形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基体と、前記半導体基体の第一主面に接し、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して近接して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有し、前記半導体基体上にフィールド絶縁膜を介して形成された静電気保護用の受動素子を有する半導体装置において、前記受動素子が、１ないし複数の１層目の半導体領域と１ないし複数の２層目の半導体領域とを有し、前記１層目の半導体領域と前記２層目の半導体領域とのそれぞれが互いに上下に重ね合わされて接触する接触領域を有する積層型の半導体領域からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記１層目の半導体領域と前記２層目の半導体領域とは、いずれも、同じ層内において、１ないし複数のあらかじめ定めた所望の島状領域に分割されて、電気的に絶縁されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記受動素子と前記半導体基体との間に介在する前記フィールド絶縁膜の膜厚が、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置において、前記１層目の半導体領域と前記２層目の半導体領域とが互いに異なる導電型からなり、前記接触領域がＰＮ接合面を形成することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記１層目の半導体領域の導電型が、前記半導体基体と同じ導電型であり、前記２層目の半導体領域の導電型が、前記半導体基体とは異なる導電型であることを特徴とする半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、１ないし複数の前記１層目の半導体領域と１ないし複数の前記２層目の半導体領域とが互いの位置をずらして配置され、互いに橋渡しするように上下に重ね合わせて前記接触領域において接触することにより、前記ＰＮ接合面が交互に逆向きに接続され、１ないし複数の双方向ツェナーダイオードとして形成されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記双方向ツェナーダイオードが、前記ゲート電極を接続する外部ゲート電極端子と前記ソース電極との間に接続されて、前記外部ゲート電極端子に印加された静電気を前記ソース電極を介して放電する静電気放電用保護素子を構成していることを特徴とする半導体装置。
【請求項８】
請求項１ないし３のいずれかに記載の半導体装置において、１ないし複数の前記１層目の半導体領域と前記２層目の半導体領域とが、同じ導電型からなり、前記接触領域において互いに接触した積層型の抵抗体を形成することを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、前記１層目の半導体領域と前記２層目の半導体領域との導電型が、いずれも、前記半導体基体と同じ導電型であることを特徴とする半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、１ないし複数の前記１層目の半導体領域と前記２層目の半導体領域とが互いの位置をずらして配置され、互いに橋渡しするように上下に重ね合わせて前記接触領域において接触することにより、前記１層目の半導体領域と前記２層目の半導体領域とが交互に直列に接続された抵抗体として形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、前記抵抗体が、前記ゲート電極を接続する外部ゲート電極端子と前記ゲート電極との間に接続されて、前記ゲート電極を保護するための保護抵抗体を構成していることを特徴とする半導体装置。
【請求項１２】
請求項７または１１に記載の半導体装置において、前記静電気放電用保護素子と前記保護抵抗体との双方を有していることを特徴とする半導体装置。
【請求項１３】
請求項１ないし１２のいずれかに記載の半導体装置において、前記１層目の半導体領域を形成する半導体材料が、前記ヘテロ半導体領域を形成する材料と同一の材料からなることを特徴とする半導体装置。
【請求項１４】
請求項１ないし１３のいずれかに記載の半導体装置において、前記２層目の半導体領域を形成する半導体材料が、前記ゲート電極を形成する材料と同一の材料からなることを特徴とする半導体装置。
【請求項１５】
請求項１ないし１４のいずれかに記載の半導体装置において、前記半導体基体の半導体材料が、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする半導体装置。
【請求項１６】
請求項１ないし１５のいずれかに記載の半導体装置において、前記へテロ半導体領域の半導体材料が、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンのいずれかからなることを特徴とする半導体装置。
【請求項１７】
請求項１ないし１５のいずれかに記載の半導体装置において、前記へテロ半導体領域の半導体材料が、単結晶シリコンゲルマニウム、多結晶シリコンコンゲルマニウム、もしくは、アモルファスシリコンコンゲルマニウムのいずれかからなることを特徴とする半導体装置。
【請求項１８】
半導体基体と、前記半導体基体の第一主面に接し、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して近接して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、前記半導体基体上にフィールド絶縁膜を介して形成された静電気保護用の受動素子を有する半導体装置を製造する半導体の製造方法であって、前記受動素子と前記半導体基体との間に介在する前記フィールド絶縁膜の膜厚を、前記ゲート絶縁膜の膜厚よりも厚く形成するフィールド絶縁膜形成工程と、前記ヘテロ半導体領域の層を形成する際に、前記半導体基体上と前記フィールド絶縁膜との上に、それぞれ、前記ヘテロ半導体領域と前記受動素子の１層目の半導体領域との双方の半導体層を、同一の１層目半導体膜により形成する１層目半導体膜形成工程と、形成した前記１層目半導体膜をあらかじめ定めた複数の領域に分割して、前記ヘテロ半導体領域と、前記受動素子の１ないし複数の前記１層目の半導体領域とに分割する１層目半導体膜分割工程とを有し、さらに、前記１層目半導体膜分割工程にて１ないし複数に分割した前記１層目の半導体領域に、あらかじめ定めた導電型の不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、前記１層目半導体膜分割工程により分割して形成した前記ヘテロ半導体領域の上面および側面、並びに、１ないし複数の前記１層目の半導体領域の上面および側面に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、１ないし複数の前記１層目の半導体領域の上面に形成した前記ゲート絶縁膜を除去して１ないし複数の前記１層目の半導体領域の上面を露出させる１層目半導体領域露出工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、前記ゲート電極の層を形成する際に、前記ゲート絶縁膜の上面と、露出した前記１層目の半導体領域の上面とに、それぞれ、前記ゲート電極と前記受動素子の２層目の半導体領域との双方の半導体層を同一の２層目半導体膜により形成する２層目半導体膜形成工程と、形成した前記２層目半導体膜をあらかじめ定めた複数の領域に分割して、前記ゲート電極と、前記受動素子の１ないし複数の前記２層目の半導体領域とに分割し、１ないし複数に分割した前記２層目の半導体領域が、前記１層目の半導体領域のそれぞれと上下に重なり合って接触する接触領域を形成する２層目半導体膜分割工程とを有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、前記２層目半導体膜分割工程により分割して形成した１ないし複数の前記２層目の半導体領域の導電型を、重ね合わせた前記１層目の半導体領域とは異なる導電型となる不純物を導入し、前記接触領域をＰＮ接合面とすることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、前記１層目の半導体領域に、前記半導体基体と同じ導電型の不純物を導入し、前記２層目の半導体領域に、前記半導体基体とは異なる導電型の不純物を導入することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１または２２に記載の半導体装置の製造方法において、前記２層目半導体膜分割工程により、１ないし複数の前記２層目の半導体領域を分割する際に、１ないし複数の前記１層目の半導体領域との互いの位置をずらして互いに橋渡しするように重ね合わせて前記接触領域において上下の面で接触するように分割して、前記ＰＮ接合面が交互に逆向きに接続されることにより、１ないし複数の双方向ツェナーダイオードを直列接続した形に形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、互いに橋渡しするように重ね合わせた１ないし複数の前記１層目の半導体領域または前記２層目の半導体領域の一方の端の半導体領域を、前記ゲート電極を接続する外部ゲート電極端子と接続し、他方の端の半導体領域を、前記ソース電極に接続することにより、前記外部ゲート電極端子に印加された静電気を前記ソース電極を介して放電する静電気放電用保護素子として形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２０に記載の半導体装置の製造方法において、前記２層目半導体膜分割工程により分割して形成した１ないし複数の前記２層目の半導体領域の導電型を、重ね合わせた前記１層目の半導体領域と同一の導電型となる不純物を導入し、積層型の抵抗体として形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、前記１層目の半導体領域と前記２層目の半導体領域とのいずれにも、前記半導体基体と同じ導電型の不純物を導入することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２５または２６に記載の半導体装置の製造方法において、前記２層目半導体膜分割工程により、１ないし複数の前記２層目の半導体領域を分割する際に、１ないし複数の前記１層目の半導体領域との互いの位置をずらして互いに橋渡しするように重ね合わせて前記接触領域において上下の面で接触するように分割することにより、１ないし複数の積層型の抵抗体を直列接続した形に形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７に記載の半導体装置の製造方法において、互いに橋渡しするように重ね合わせた１ないし複数の前記１層目の半導体領域または前記２層目の半導体領域の一方の端の半導体領域を、前記ゲート電極を接続する外部ゲート電極端子と接続し、他方の端の半導体領域を、前記ゲート電極に接続することにより、前記ゲート電極を保護するための保護抵抗体として形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２４または２８に記載の半導体装置の製造方法において、前記静電気放電用保護素子と前記保護抵抗体との双方を形成することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項１８ないし２９のいずれかに記載の半導体装置の製造方法において、前記半導体基体の半導体材料として、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項１８ないし３０のいずれかに記載の半導体装置の製造方法において、前記へテロ半導体領域の半導体材料として、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンのいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項１８ないし３０のいずれかに記載の半導体装置の製造方法において、前記へテロ半導体領域の半導体材料として、単結晶シリコンゲルマニウム、多結晶シリコンコンゲルマニウム、もしくは、アモルファスシリコンコンゲルマニウムのいずれかを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明の背景となる従来の技術として、特許文献１に示す特開平６-３４２９１５号公報「保護素子を備えたＭＯＳ型パワー半導体装置及びその製造方法」に記載されている半導体装置がある。該特許文献１に記載の半導体装置は、外部に露出した外部ゲート電極端子に印加される静電気を放電する機構の他に、ゲート電極に対する静電気保護用としてシート抵抗が大きい抵抗体をゲート電極端子にさらに備えることにより、静電気によるゲート絶縁膜の破壊を効果的に防止することができるようにしている。
【０００３】
すなわち、該特許文献１においては、人体等、静電気を帯電した物体が、半導体装置の外部ゲート電極端子に接触した場合、静電気を放電する機構すなわち静電気放電用保護素子として設けられた双方向ツェナーダイオードを介して、静電気がゲート電極をバイパスして外部ゲート電極端子からアース電位のソース電極へと放電させる。一方、外部ゲート電極端子に印加された静電気の一部は、静電気保護用の抵抗体を介してゲート電極にまで進入して、ゲート電極の内部へと拡散する。しかし、該特許文献１に記載の従来技術においては、この抵抗体を形成する半導体薄膜のシート抵抗を、ゲート電極を形成する半導体薄膜のシート抵抗よりも大きくすることにより、ゲート電極まで進入した静電気を速やかにゲート電極内に拡散して静電気密度を低減し、ゲート絶縁膜に高い電界が加わることを防ぎ、ゲート絶縁膜の破壊を防止するようにしている。
【特許文献１】特開平６-３４２９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、半導体装置の静電気に対する耐量を向上するには、静電気放電用保護素子として機能する双方向ツェナーダイオードの接合面積を十分に大きくし、静電気放電用保護素子がブレークダウンした後の内部抵抗を十分小さくする必要がある。さらに、静電気の進入保護用の抵抗体は、半導体装置の静電気耐量を得るための所望の大きな値に抵抗値を設定することができる自由度が必要となる。
【０００５】
前記特許文献１の従来技術においては、対象の半導体装置がパワーＭＯＳ型電界効果トランジスタであり、かつ、１層の多結晶シリコン（ポリＳｉ）層を使って、静電気放電用保護素子の双方向ツェナーダイオード、および、静電気進入保護用（すなわちゲート電極保護用）の保護抵抗体を形成している。したがって、双方向ツェナーダイオードは、１層の同一層内に形成したＮ＋型ポリＳｉ層、Ｐ＋型ポリＳｉ層、Ｎ＋型ポリＳｉ層のそれぞれの側面を互いに接触させて、ＰＮ接合することによって構成している。このため、双方向ツェナーダイオードの接合部の接合面積を決める高さは、１層の多結晶シリコン（ポリＳｉ）層の厚みで規定されてしまう。
【０００６】
また、一般に、半導体装置のチップ平面のレイアウト上、ほとんどの領域は、通常、アースと接続されるソースセル領域によって覆われており、外部に露出されていて、ゲート電極に接続する外部ゲート電極端子領域（すなわちゲートボンディングパッド（ＧＰ）領域）はごく僅かであり、該外部ゲート電極端子領域の周囲の僅かな面積の中に、静電気放電用保護素子の双方向ツェナーダイオードを形成する必要がある。したがって、双方向ツェナーダイオードの接合部の接合面積を決める幅を十分に大きく取ることは難しく、双方向ツェナーダイオードの接合面積を大きくして、ブレークダウン後の内部抵抗を十分小さくし、十分な静電気耐量を得ることが困難であるという課題があった。
【０００７】
一方、多結晶シリコンにより形成する静電気進入保護用の保護抵抗体の抵抗値についても、１層の多結晶シリコンのみによって規定されてしまうので、シート抵抗を、ゲート電極のシート抵抗に比較して十分に大きくして、ゲート電極内での静電気を所望の速さで迅速に拡散可能とするような、十分に大きい抵抗値を得ることができないという課題もあった。
【０００８】
本発明は、かかる課題に鑑みてなされたものであり、ヘテロ接合型電界効果トランジスタにおいて、静電気保護用の受動素子として、静電気放電用保護素子の双方向ツェナーダイオードの接合面積を十分に大きくし、さらには、ゲート電極への静電気進入保護用（ゲート電極保護用）の保護抵抗体の抵抗値を十分に大きくすることを、製造工程の大幅な増加を伴うことなく可能にすることにより、静電気に対する耐量が大きい半導体装置とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明は、前述の課題を解決するために、ヘテロ接合型のトランジスタに対する静電気保護用の受動素子を、２層の半導体領域を互いに重ね合わせて形成することを特徴としている。
【発明の効果】
【００１０】
本発明の半導体装置によれば、ヘテロ接合型のトランジスタに対する静電気保護用の受動素子を、２層の半導体領域を互いに重ね合わせて形成する構成としているので、チップ平面上、限られた狭い領域内であっても、静電気保護用の受動素子を、静電気に対する十分な耐量が得られる形で形成することができる。例えば、静電気放電用保護素子を構成する双方向ツェナーダイオードの接合面積を十分に大きくすることができるので、該静電気放電用素子がブレークダウンした後の内部抵抗を十分に小さくできる。而して、静電気に対する耐量が大きな半導体装置を提供することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明による半導体装置とその製造方法の最良の実施形態について、図面を参照しながら詳細に説明する。
【００１２】
（第一の実施の形態）
本発明の第一の実施の形態における半導体装置の構成について、図１を用いて説明する。図１は、本発明による半導体装置の第一の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【００１３】
（構成例）
図１の半導体装置１００において、図の右側部分には、ヘテロ接合型の電界効果トランジスタ５０の単位セルを示している。実際には、この単位セルが、複数、並列に接続されてトランジスタを形成するが、以下には、この断面構造により代表して説明する。また、図の左側部分には、静電気保護用の受動素子として、フィールド酸化膜８すなわちフィールド絶縁膜上に形成された静電気放電用保護素子６０と保護抵抗体７０との構成を示している。
【００１４】
まず、図１の半導体装置１００を構成するヘテロ接合型の電界効果トランジスタ５０における静電気放電用保護素子６０と保護抵抗体７０との平面的なレイアウトについて説明する。
【００１５】
静電気放電用保護素子６０を構成する双方向ツェナーダイオードと静電気進入保護用（ゲート電極保護用）の保護抵抗体７０とがヘテロ接合型電界効果トランジスタ５０の半導体チップの平面上に占める領域は、従来技術における電界効果トランジスタの場合と同様であり、例えば図１７の従来技術の半導体チップ平面レイアウト図に示すように、外部に露出した外部ゲート電極端子を含む外部ゲート電極端子領域（ＧＰ：ゲートボンディングパッド領域）２１の周囲に形成されるものである。図１７は、従来技術における電界効果トランジスタのチップ平面を示すチップ平面レイアウト図であり、本発明の第一の実施の形態においても、同様の配置として、外部ゲート電極端子領域（ＧＰ：ゲートボンディングパッド領域）２１の周囲の狭い領域内に、静電気放電用保護素子６０の双方向ツェナーダイオードと静電気進入保護用の保護抵抗体７０とが配置されることになる。
【００１６】
すなわち、図１７に示すように、電界効果トランジスタチップ１９の平面は、ほとんどの領域がソースセル領域２７によって覆われており、ゲート電極と接続するために外部に露出している外部ゲート電極端子領域２１（ＧＰゲートボンディングパッド領域）の周囲の僅かな面積の中に、静電気放電用保護素子の双方向ツェナーダイオードと静電気進入保護用の保護抵抗体とを形成する必要がある。つまり、該双方向ツェナーダイオードを構成するＮ＋型ポリＳｉ領域２３、Ｐ＋型ポリＳｉ領域２４、Ｎ＋型ポリＳｉ領域２５（図１の静電気放電用保護素子６０を構成する１層目のＮ＋型多結晶シリコン領域１４と２層目のＰ＋型多結晶シリコン領域１５とに相当する）および静電気進入保護用の保護抵抗体２２（図１の保護抵抗体７０を構成する１層目のＮ＋型抵抗層９と２層目のＮ＋型抵抗層１２とに相当する）が、この外部ゲート電極端子領域２１の周囲の狭い領域に形成される構成になる。
【００１７】
ここで、静電気放電用保護素子の双方向ツェナーダイオードの一方の端子となるＮ＋型ポリＳｉ領域２３は、保護抵抗体２２を介して、ゲートランナー２６を経由してゲート電極に接続され、一方、該双方向ツェナーダイオードの他方の端子となるＮ＋型ポリＳｉ領域２５は、ソース電極端子領域（ソースパッド領域）２０に接続されている。
【００１８】
次に、図１の半導体装置１００のデバイス断面構造について説明する。
【００１９】
図１の半導体装置１００のデバイス断面構造において、半導体材料として例えばＳｉＣ（炭化珪素）を用いたＮ型高濃度（Ｎ＋型）ＳｉＣ基板領域１の第一主面上には、Ｎ型低濃度（Ｎ−型）ＳｉＣドレイン領域２が形成され、半導体基体を形成している。この半導体基体のＮ−型ＳｉＣドレイン領域２は、Ｎ＋型ＳｉＣ基板領域１上に成長させたエピタキシャル層により構成されている。半導体基体を形成するＳｉＣとしては、いくつかのポリタイプ（多結晶形）が存在するが、ここでは、代表的な４Ｈ−ＳｉＣ（４層六方晶型炭化珪素）を用いることにしている。図１には、Ｎ＋型ＳｉＣ基板領域１とＮ−型ＳｉＣドレイン領域２との厚みの概念を省略しているが、実際には、Ｎ＋型ＳｉＣ基板領域１は数１００μmの厚みを持ち、Ｎ−型ＳｉＣドレイン領域２は数μmから１０数μm程度の厚みである。
【００２０】
Ｎ−型ＳｉＣドレイン領域２の第一主面の内側であって所望の位置には、Ｎ−型ＳｉＣドレイン領域２の第一主面側に対するドレイン電極１６の電界を緩和するための電界緩和層として、Ｐ型ウエル領域３が形成される。
【００２１】
また、図１の右側部分の電界効果トランジスタ５０の断面構造に示すように、Ｎ−ＳｉＣドレイン領域２の第一主面上であって所望の位置には、半導体材料として例えば多結晶シリコンからなるヘテロ半導体領域４が形成されている。Ｎ−ＳｉＣドレイン領域２のＳｉＣとヘテロ半導体領域４の多結晶シリコンとは、バンドギャップが異なり、電子親和力も異なる。したがって、Ｎ−ＳｉＣドレイン領域２とヘテロ半導体領域４との接合界面には、ヘテロ接合が形成される。
【００２２】
また、Ｎ−ＳｉＣドレイン領域２とヘテロ半導体領域４との接合部の一部に近接した位置に、ゲート絶縁膜５を介してゲート電極６が形成されている。ヘテロ半導体領域４は、ソース電極７に直接オーミック接続される。一方、Ｎ＋型ＳｉＣ基板領域１の裏面には、ドレイン電極１６が電気的に低抵抗でオーミック接続されている。
【００２３】
ここで、図１の半導体装置１００においては、図１の右側部分の電界効果トランジスタ５０に対する静電気保護用の受動素子を形成する本発明独特のデバイス構造として、図１の左側部分の静電気放電用保護素子６０と保護抵抗体７０との構成に示すように、ゲート絶縁膜５の膜厚よりも厚いフィールド酸化膜８上に、積層型の受動素子の構造を用いている。すなわち、積層型の受動素子は、１ないし複数の１層目の半導体領域例えば多結晶シリコン領域と１ないし複数の２層目の半導体領域例えば多結晶シリコン領域とからなり、１層目の半導体領域と２層目の半導体領域とのそれぞれが互いに上下に重ね合わされて接触する接触領域を有することにより、静電気放電用保護素子６０と保護抵抗体７０として構成されている。
【００２４】
さらに、静電気放電用保護素子６０と保護抵抗体７０との１層目の多結晶シリコン層は、図１の右側部分のヘテロ接合型電界効果トランジスタ５０としてヘテロ半導体領域４を形成するために成膜した半導体膜の多結晶シリコン層が、それぞれ、１層目の多結晶シリコン９，１４としてあらかじめ定めた複数の島状領域に分割されて、電気的に互いが絶縁された状態で形成されている。また、静電気放電用保護素子６０と保護抵抗体７０との２層目の多結晶シリコン層は、図１の右側部分のヘテロ接合型電界効果トランジスタ５０としてゲート電極６を形成するために成膜した半導体膜の多結晶シリコン層が、それぞれ、２層目の多結晶シリコン領域１２，１５としてあらかじめ定めた１ないし複数の島状領域に分割されて、１ないし複数の領域に分割された１層目の多結晶シリコン領域９，１４の上に重なるように形成されている。ここに、１ないし複数の領域に分割された１層目の多結晶シリコン領域９，１４、２層目の多結晶シリコン領域１２，１５はあらかじめ定めた任意の大きさの所望の島状領域に分割される。
【００２５】
静電気放電用保護素子６０については、双方向ツェナーダイオードを形成するために、１層目と２層目との半導体領域が互いに異なる導電型からなり、両者の接触領域がＰＮ接合面を形成するように構成している。すなわち、図１の中央部分に示すように、ヘテロ半導体領域４を形成するために成膜した半導体膜の多結晶シリコンが、１層目の多結晶シリコン領域１４として、導電型が例えば半導体基体と同じ導電型のＮ＋型とされて複数の領域に分割され、これらの分割された１層目の多結晶シリコン領域１４による領域間は、ゲート絶縁膜５を形成するために成膜した例えば酸化膜により絶縁分離されている。さらに、ゲート電極６を形成するために成膜した多結晶シリコンが、複数の１層目の多結晶シリコン領域１４を橋渡しするように１層目の多結晶シリコン領域１４の上に位置をずらして互い違いに重なり合う形で、２層目の多結晶シリコン領域１５として形成されており、その導電型は、１層目の多結晶シリコン領域１４とは異なる導電型のＰ＋型となっている。これらの１層目と２層目との多結晶シリコン領域１４，１５の接合によってＰＮ接合を形成し、双方向ツェナーダイオードを形成する。
【００２６】
つまり、図１の静電気放電用保護素子６０においては、２つの１層目のＮ＋型多結晶シリコン領域１４と１つの２層目のＰ＋型多結晶シリコン領域１５との２つの層が互い違いにずれた位置で重なり合って橋渡しするように接続されることにより、それぞれの接合部でＰＮ接合面を構成し、１つの双方向ツェナーダイオードとして形成されている。
【００２７】
ここで、静電気放電用保護素子６０の双方向ツェナーダイオードは、前述したように、一方のＮ＋型多結晶シリコン領域１４がソース電極７に接続され、もう一方のＮ＋型多結晶シリコン領域１４が外部ゲート電極端子領域（ＧＰ）１１に接続されている。このような接続により、外部に露出した外部ゲート電極端子領域（ＧＰ）１１に静電気が印加された場合であっても、静電気が、ゲート電極６に直接印加されずに、静電気放電用保護素子６０の双方向ツェナーダイオードを介して、ソース電極７へと放電されることになる。
【００２８】
また、保護抵抗体７０については、ゲート電極保護用として所望の抵抗値を有する抵抗体を形成するために、１層目と２層目との半導体領域が同じ導電型からなり、互いに接触することにより、複数の抵抗体が直列接続された積層型の抵抗体を構成している。すなわち、図１の左側部分に示すように、ヘテロ半導体領域４を形成するために成膜した多結晶シリコンが、１層目の抵抗層９として、導電型が例えば半導体基体と同じＮ＋型とされて複数の領域に分割され、これらの分割された１層目の抵抗層９による領域間は、静電気放電用保護素子６０の場合と同様に、ゲート絶縁膜５を形成するために成膜した例えば酸化膜により絶縁分離されている。さらに、静電気放電用保護素子６０の場合と同様に、ゲート電極６を形成するために成膜した多結晶シリコンが、複数の１層目の抵抗層９を橋渡しするように１層目の抵抗層９の上に位置をずらして互い違いに重なり合う形で、２層目の抵抗層１２として形成されており、その導電型は、１層目の抵抗層９と同じ導電型のＮ＋型となっている。これらの１層目と２層目の抵抗層９，１２との直列接続によって、より高い抵抗値を実現可能としている。
【００２９】
つまり、図１の保護抵抗体７０においては、２つの１層目のＮ＋型抵抗層９と１つの２層目のＮ＋型抵抗層１２との２つの層が互い違いにずれた位置で重なり合って橋渡しするように接続されることにより、積層型の抵抗体として、３つの抵抗体が直列接続されている。
【００３０】
ここで、保護抵抗体７０は、前述したように、一方の１層目のＮ＋型抵抗層９が、外部ゲート電極端子領域(ＧＰ領域)１１に接続され、もう一方の１層目のＮ＋型抵抗層９が、内側ゲート電極（Ｇｉｎ）１０に接続されて、電界効果トランジスタ５０のゲート電極６に接続されている。ここで、外部ゲート電極端子領域(ＧＰ領域)１１には、双方向ツェナーダイオードのもう一方のＮ＋型多結晶シリコン領域１４も接続されている。
【００３１】
なお、内部ゲート電極（Ｇｉｎ）１０は、図１７に示すようなゲートランナー２６を通じて、２層目の多結晶シリコンによって形成されたゲート電極６に接続される。このような接続により、外部に露出した外部ゲート電極端子領域（ＧＰ）１１に静電気が印加された場合に、静電気放電用保護素子６０の双方向ツェナーダイオードを介して放電されなかった一部の静電気が、ゲート電極６側に進入してきたとしても、ゲート電極６よりもシート抵抗が十分高い保護抵抗体７０によって、ゲート電極６内では静電気が十分に速い速度で迅速に拡散されてしまい、ゲート絶縁膜５に高い電界が加わることはなく、ゲート絶縁膜５の絶縁破壊の発生を防止可能としている。
【００３２】
（本実施の形態の半導体装置の作用）
次に、図１に示す半導体装置１００の作用についてさらに説明する。
【００３３】
ヘテロ接合型電界効果トランジスタの基本的な動作は、例えば前記特許文献１や特開２００３‐３１８３９８号公報「炭化珪素半導体装置」に記載されているものとほぼ同等であるが、通常のパワーＭＯＳＦＥＴのようなチャネル領域が存在していないため、より低抵抗で損失が少ない電界効果トランジスタを実現することができる。
【００３４】
まず、図１に示すヘテロ接合型の半導体装置１００においてヘテロ接合型電界効果トランジスタ５０の静電気保護用の受動素子として設けた静電気放電用保護素子６０と保護抵抗体７０と電界効果トランジスタ５０との接続関係を示す図４、図５の等価回路図を用いて、その作用について説明する。ここに、図４は、図１の静電気放電用保護素子６０と電界効果トランジスタ５０との接続状態を表現した等価回路を示す回路図であり、図５は、図４の等価回路にさらに図１の保護抵抗体７０を接続した場合の等価回路を示す回路図である。
【００３５】
図４の等価回路に示すように、電界効果トランジスタ３２（図１の電界効果トランジスタ５０）のソース端子２９（図１のソース電極７）とゲート端子３０（図１の外部ゲート電極端子領域１１）との間に、双方向ツェナーダイオード３１（図１の１層目のＮ＋型多結晶シリコン領域１４、２層目のＰ＋型多結晶シリコン領域１５からなる静電気放電用保護素子６０）を、ゲート端子３０に印加される静電気を放電させる保護素子として接続した構成としている。
【００３６】
したがって、静電気による人体などの帯電物体が外部に露出したゲート端子３０に接触した場合であっても、電界効果トランジスタ３２のゲート電極に、直接、静電気の電位が印加されることはなく、双方向ツェナーダイオード３１を介してソース電極端子２９側へと放電させることができる。この結果、図１のゲート絶縁膜５の破壊を引き起こすほど異常に高い電位が、電界効果トランジスタ３２のゲート電極に印加されて、ゲート絶縁膜５が破壊されることもなく、静電気により電界効果トランジスタ３２が動作しなくなる事態を防止することができる。
【００３７】
さらに、図１のデバイス断面構造に示すように、電界効果トランジスタ１００のゲート電極６の保護用としてゲート電極６への入力電圧を吸収するために、ゲート電極６のシート抵抗よりも大きいシート抵抗値を有する保護抵抗体７０（図１の１層目のＮ＋型多結晶シリコン９、２層目のＮ＋型多結晶シリコン１２からなる積層型の抵抗体）を、フィールド酸化膜８上に形成し、外部ゲート電極端子領域(ＧＰ領域)１１と内部ゲート電極端子領域（Ｇｉｎ領域）１０との間に接続されるように、その両端が、外部ゲート電極端子領域１１と内部ゲート電極端子領域１０とにそれぞれ接続されている。
【００３８】
この保護抵抗体７０の接続により、図５の等価回路に示すように、ゲート電極６のシート抵抗よりも大きいシート抵抗値を有するゲート保護抵抗３３（図１の保護用抵抗体６０）の一端が、双方向ツェナーダイオード３１のゲート端子３０（図１の外部ゲート電極端子領域（ＧＰ領域）１１）接続側と接続され、他端が、電界効果トランジスタ３２のゲート電極(図１の内部ゲート電極端子領域（Ｇｉｎ）１０を介してゲート電極６)と接続される。
【００３９】
この結果、静電気による人体などの帯電物体が外部に露出したゲート端子３０に接触した場合であっても、電界効果トランジスタ３２のゲート電極に、直接、静電気の電位が直接印加されることはなく、電界効果トランジスタ３２のゲート電極に進入した一部の静電気も迅速にゲート電極内に拡散されて、ゲート絶縁膜５の絶縁破壊を引き起こすような異常な電界が加えられることを防止することができる。
【００４０】
次に、本実施の形態における半導体装置１００が、従来技術の半導体装置例えば前記特許文献１に示す半導体装置よりも、より優れた静電気保護機能を備えている点についてさらに説明する。
【００４１】
まず、前記特許文献１に記載の従来の半導体装置のデバイス構造について、図１８の素子断面図を用いて説明する。図１８は、前記特許文献１に示す従来の半導体装置における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【００４２】
図１８に示す従来の半導体装置４００においても、図１８の右側部分には電界効果トランジスタが、また、左側部分には、静電気保護用の受動素子が、本発明の図１の半導体装置１００の場合とほぼ同様に形成されている。しかし、図１８の半導体装置４００における受動素子は、本発明の場合のような２層からなる積層型の構造ではなく、１層のみで構成されており、双方向ツェナーダイオードを形成するＮ＋型ポリＳｉ領域３７、Ｐ＋型ポリＳｉ領域３８、Ｎ＋型ポリＳｉ領域３９の静電気放電用保護素子、Ｎ＋型ポリＳｉ領域からなる抵抗体３６が同一層内に形成されている。
【００４３】
電界効果トランジスタ４４は、本発明の図１の半導体装置１００の場合とほぼ同様の構造であるが、本発明のヘテロ接合型とは異なりＭＯＳ型のトランジスタであり、半導体基体のＮ−型ＳｉＣドレイン領域２内に形成したＰ型ウエル領域３にＮ＋型ソース拡散層３４，３５が形成されるとともに、Ｎ−型ＳｉＣドレイン領域２上で、Ｎ＋型ソース拡散層３４，３５に近接した位置にゲート酸化膜４０を介してゲート電極４１およびシリサイド層４２が形成されている。さらに、ゲート電極４１およびシリサイド層４２を覆うように形成した層間絶縁膜４３を介してソース電極７が、Ｎ＋型ソース拡散層３４，３５とオーミックコンタクトしている。
【００４４】
また、図１８の従来の半導体装置４００における静電気放電用保護素子としては、前述のように、フィールド酸化膜８中の同一層内に形成したＮ＋型ポリＳｉ領域３７、Ｐ＋型ポリＳｉ領域３８、Ｎ＋型ポリＳｉ領域３９の互いの側面同士をそれぞれ接するようにして２つのＰＮ接合面を形成することによって、双方向ツェナーダイオードを構成している。この一方のＮ＋型ポリＳｉ領域３７は、本発明の図１の半導体装置１００の場合と同様に、外部ゲート電極端子領域Ｇに接続され、他方のＮ＋型ポリＳｉ領域３９は、ソース電極７に接続されている。
【００４５】
また、図１８の従来の半導体装置４００における抵抗体３６は、本発明の図１の半導体装置１００のように２層からなる積層型ではなく、１層のみのＮ＋型ポリＳｉ領域からなるＮ＋型ポリＳｉ領域によって形成されている。
【００４６】
以上のように、図１８の従来の半導体装置４００の構造は、本発明の図１に示す第一の実施の形態の半導体装置１００における静電気放電用保護素子６０と保護抵抗体７０の構造と大きく異なっている。
【００４７】
すなわち、図１に示す本発明の半導体装置１００のようなヘテロ接合型の電界効果トランジスタにおいては、前述したように、静電気放電用保護素子６０として、図１８の構成とは異なり、１層目のＮ＋型多結晶シリコン領域１４と２層目のＰ＋型多結晶シリコン領域１５とが上下方向に互い違いに橋渡しするように重なり合う接触領域によってツェナーダイオードの接合面を形成している。そのため、外部ゲート電極端子領域（ＧＰ）１１の周辺という、限られた狭い領域に形成するために、従来の半導体装置４００と平面的に同じ占有面積しか確保できない場合であったとしても、従来の半導体装置４００のように、Ｎ＋型ポリＳｉ領域３７、Ｐ＋型ポリＳｉ領域３８、Ｎ＋型ポリＳｉ領域３９の互いの側面（多結晶シリコン層の膜厚の厚み部分）で接するような接合面積に比較して、十分に広い接合面積を得ることが可能になる。
【００４８】
したがって、本発明の図１の半導体装置１００のような双方向ツェナーダイオードによる静電気放電用保護素子６０は、双方向ツェナーダイオードのＰＮ接合面の接合面積を大きくすることができるので、静電気が電界効果トランジスタ５０の外部ゲート電極端子領域１１に印加された場合、双方向ツェナーダイオードがブレークダウンした後の内部抵抗を十分に小さくすることができる。そのため、静電気に対する半導体装置１００の耐量を、従来の図１８のような半導体装置４００に比較してより大きく確保することができるという効果が得られる。
【００４９】
なお、これらの１層目のＮ＋型多結晶シリコン領域１４と２層目のＰ＋型多結晶シリコン領域１５との積層構造を形成する部材は、前述したように、元々、電界効果トランジスタ５０を形成するために必要としているヘテロ半導体領域４およびゲート電極６を形成する半導体膜例えば多結晶シリコン層を流用することができるので、製造工程の大幅な増加を必要とするものではなく、製造コストの増加を抑制することができる。
【００５０】
また、保護抵抗体７０についても、図１８に示す従来の半導体装置４００と平面的に同じ占有面積であったとしても、保護抵抗体７０として、複数の小領域に分割された多結晶シリコンが積層された構造、すなわち、１層目のＮ＋型抵抗層９と２層目のＮ＋型抵抗層１２とが、互いに重なり合う領域を持ちながら互い違いに橋渡しするように直列接続された積層構造としているので、従来の図１８のような半導体装置４００に比較して、保護抵抗体７０の抵抗値の自由度を増加させることが可能である。而して、抵抗値を静電気に対する十分な耐量を得る値に設定することが可能となり、静電気に対する半導体装置１００の耐量をさらに高めることができるという効果が得られる。
【００５１】
また、静電気放電用保護素子６０の場合と同様に、これらの１層目のＮ＋型抵抗層９と２層目のＮ＋型抵抗層１２との積層構造を形成する部材は、元々、電界効果トランジスタ５０を形成するために必要としているヘテロ半導体領域４およびゲート電極６を形成する半導体膜例えば多結晶シリコン層を流用することができるので、製造工程の大幅な増加を必要とするものではなく、製造コストの増加を抑制することができる。
【００５２】
（製造方法例）
次に、図１に示した本発明の第一の実施の形態による半導体装置１００の製造方法を、図６〜図１６を用いて説明する。ここに、図６〜図１６は、本発明の第一の実施の形態による半導体装置１００を製造する各工程における中間製造物の断面構造の一例を示す断面図であり、それぞれ、第１工程〜第１１工程で製造される中間製造物の断面構造の一例を示している。
【００５３】
まず、図６の第１工程（半導体基体形成工程）における断面図に示すように、Ｎ＋型ＳｉＣ基板領域１上にＮ−型のＳｉＣからなるドレイン領域２がエピタキシャル成長等により形成されて、半導体基体が作製される。
【００５４】
次に、図７の第２工程（Ｐ型ウエル領域形成工程）における断面図に示すように、Ｎ−型ＳｉＣドレイン領域２内の所望の位置にＰ型ウエル領域３が形成される。Ｐ型ウエル領域３の形成に当たっては、図示していないが、Ｐ型ウエル領域３を所望の位置に形成するためにレジストマスクをまずパターニングした後、イオン注入などによるＡｌやＢ等のＰ型の不純物を注入し、しかる後に、レジストパターンを剥離して、高温のアニール処理を実施することにより、Ｐ型ウエル領域３を所望の位置に形成することが可能である。
【００５５】
次に、図８の第３工程（フィールド酸化膜形成工程：フィールド絶縁膜形成工程）における断面図に示すように、Ｎ−型ＳｉＣドレイン領域２上の所望の位置（すなわち図１に示す静電気放電用保護素子６０や保護抵抗体７０の受動素子の形成領域）に、フィールド酸化膜８が、後述するゲート絶縁膜５よりも膜厚を厚くして形成される。フィールド酸化膜８は、静電気を処理する静電気放電用保護素子と保護抵抗体との受動素子をＮ−型ＳｉＣドレイン領域２から完全に絶縁分離するために、膜厚を厚くして、絶縁膜としてＮ−型ＳｉＣドレイン領域２上の所定の領域に形成するフィールド絶縁膜であり、例えば、Ｎ−型ＳｉＣドレイン領域２上の全面に、ＣＶＤ（Chemical  Vapor  Deposition）酸化膜をデポジションした後、所望のパターンにエッチングすることによって形成することが可能である。
【００５６】
次に、図９の第４工程（１層目多結晶シリコン層形成工程：１層目半導体膜形成工程）における断面図に示すように、フィールド酸化膜８およびＮ−型ＳｉＣドレイン領域２上に、ヘテロ半導体領域４を形成するための１層目の半導体層例えば多結晶シリコン層（ポリＳｉ層）１７が堆積される。Ｎ−型ＳｉＣドレイン領域２上に堆積された１層目の多結晶シリコン層（ポリＳｉ層）１７は、Ｎ−型ＳｉＣドレイン領域２とはバンドギャップが異なる半導体材料であり、Ｎ−型ＳｉＣドレイン領域２との間にヘテロ接合を形成し、ヘテロ半導体領域を形成することになる。この１層目の多結晶シリコン層１７は、同時に、静電気放電用保護素子６０の１層目の多結晶シリコン領域１４並びに保護抵抗体７０の１層目の抵抗層９を形成するための半導体層としても利用される。
【００５７】
次に、図１０の第５工程（１層目多結晶シリコン層分割工程：１層目半導体膜分割工程）における断面図に示すように、１層目の多結晶シリコン層１７が、複数のヘテロ半導体領域４と受動素子の１層目の半導体領域としてあらかじめ定めた１ないし複数の領域とに分割される。図１０においては、Ｎ−型ＳｉＣドレイン領域２上の１層目の多結晶シリコン層１７は、ヘテロ半導体領域４，４′の２つに分割され、フィールド酸化膜８上の１層目の多結晶シリコン層１７は、静電気保護用の受動素子を構成するための、双方向ツェナーダイオードの静電気放電用保護素子６０と、保護抵抗体７０とを形成する領域であり、１層目のＮ＋型ポリＳｉ領域１４，１４′と、１層目のＮ＋型抵抗層９，９′とに、それぞれ、分割される。
【００５８】
なお、図示していないが、静電気放電用保護素子６０と保護抵抗体７０となる１層目のＮ＋型ポリＳｉ領域１４，１４′と１層目のＮ＋型抵抗層９，９′とは、例えばイオン注入等の手段を用いて、あらかじめ定めた導電型の不純物、例えば、半導体基体と同じ導電型の例えばＮ＋型となるような不純物が導入された後に、レジストのパターニングと１層目の多結晶シリコン層１７のエッチングにより形成することが可能である。Ｎ＋型とする不純物種としては、Ａｓ（砒素）やＰ（燐）が代表的な例である。
【００５９】
次に、図１１の第６工程（ゲート絶縁膜形成工程）における断面図に示すように、フィールド酸化膜８、Ｎ−型ＳｉＣドレイン領域２、１層目のＮ＋型抵抗層９，９′、１層目のＮ＋型ポリＳｉ領域１４，１４′の上に、各領域の側面も含めて、全体を覆うように、ゲート絶縁膜５例えば酸化膜が全面に亘って形成される。ただし、電界効果トランジスタ５０のゲート絶縁膜５の膜厚は、図８の第３工程で形成したフィールド酸化膜８の膜厚よりも大幅に薄く形成される。
【００６０】
次に、図１２の第７工程（１層目Ｎ＋型抵抗層、Ｎ＋型ポリＳｉ領域露出工程：１層目半導体領域露出工程）における断面図に示すように、受動素子側の１層目の半導体領域の上面に形成されているゲート絶縁膜５が、すなわち、静電気放電用保護素子６０と保護抵抗体７０となる１層目のＮ＋型ポリＳｉ領域１４，１４′と１層目のＮ＋型抵抗層９，９′との上に堆積されているゲート絶縁膜５が、除去され、それぞれのＮ＋型多結晶シリコンの表面（上面）を露出させる。この１層目のＮ＋型ポリＳｉ領域１４，１４′と１層目のＮ＋型抵抗層９，９′との表面を露出させる工程は、レジストによるパターニングとゲート絶縁膜５のエッチング、さらには、レジスト除去により実施することが可能である。なお、このゲート絶縁膜５により、１層目のＮ＋型抵抗層９、Ｎ＋型抵抗層９′の間、１層目のＮ＋型ポリＳｉ領域１４、Ｎ＋型ポリＳｉ領域１４′の間もそれぞれ絶縁分離した状態になる。
【００６１】
次に、図１３の第８工程（２層目多結晶シリコン層形成工程：２層目半導体膜形成工程）における断面図に示すように、ゲート絶縁膜５と、露出させた１層目のＮ＋型ポリＳｉ領域１４，１４′と１層目のＮ＋型抵抗層９，９′との上に、ゲート電極６を形成するための２層目の半導体層例えば多結晶シリコン層１８が、全面に亘って堆積される。この２層目の多結晶シリコン層１８は、同時に、静電気放電用保護素子６０の２層目の多結晶シリコン領域１５並びに保護抵抗体７０の２層目の抵抗層１２を形成するための半導体層としても利用される。
【００６２】
次に、図１４の第９工程（２層目多結晶シリコン層分割工程：２層目半導体膜分割工程）における断面図に示すように、２層目の多結晶シリコン層１８が、ゲート電極６の領域と受動素子の２層目の半導体領域としてあらかじめ定めた１ないし複数の領域に分割されるようにパターニングされる。すなわち、図１４においては、電界効果トランジスタ５０を形成するゲート電極形成領域におけるゲート電極６と、静電気放電用保護素子６０を形成する１層目のＮ＋型ポリＳｉ領域１４，１４′の上に位置をずらして橋渡しするように重なる多結晶シリコン領域すなわち２層目のＰ＋型ポリＳｉ領域１５と、保護抵抗体７０を形成する１層目のＮ＋型抵抗層９，９′の上に位置をずらして橋渡しするように重なる多結晶シリコンすなわち２層目のＮ＋型抵抗層１２とを形成するようにパターニングされる。
【００６３】
なお、図示していないが、静電気放電用保護素子６０および保護抵抗体７０となる２層目のＰ＋型ポリＳｉ領域１５と２層目のＮ＋型抵抗層１２とは、例えばイオン注入等の手段を用いて、それぞれ、Ｐ＋型（１層目の導電型とは異なる導電型例えば半導体基体とは異なる導電型）、Ｎ＋型（１層目の導電型と同じ導電型例えば半導体基体と同じ導電型）となるような不純物が導入された後に、レジストのパターニングと２層目の多結晶シリコン層１８のエッチングにより形成することが可能である。
【００６４】
この結果、静電気放電用保護素子６０を構成する１層目のＮ＋型ポリＳｉ領域１４，１４′と２層目のＰ＋型ポリＳｉ領域１５との接触領域にはＰＮ接合面が形成されて、双方向ツェナーダイオードが形成される。また、１層目のＮ＋型抵抗層９，９′と２層目のＮ＋型抵抗層１２とにより直列接続された積層型の抵抗体が形成される。なお、ゲート電極６の導電型は、Ｎ＋型、Ｐ＋型のいずれであっても構わない。
【００６５】
次に、図１５の第１０工程（層間絶縁膜形成工程、ドレイン電極形成工程）における断面図に示すように、ゲート電極６、１層目のＮ＋型ポリＳｉ領域１４，１４′、２層目のＰ＋型ポリＳｉ領域１５、１層目のＮ＋型抵抗層９，９′、２層目のＮ＋型抵抗層１２、ゲート絶縁膜５の上に、層間絶縁膜１３を全面に亘って形成した後、Ｎ＋ＳｉＣ基板領域１側にドレイン電極１６が形成され、しかる後に、層間絶縁膜１３の所望の位置に、ソース電極７を接続するためのコンタクトホールが形成される。
【００６６】
最後に、図１６の第１０工程（ソース電極形成工程）における断面図に示すように、層間絶縁膜１３およびコンタクトホールの全面に亘って、金属配線層が形成され、所望の領域に電極が残るように金属配線層のエッチングを行うことによってソース電極７が形成される。この結果、電界効果トランジスタ５０を形成するヘテロ半導体領域４，４′と静電気放電用保護素子６０を形成する一方の１層目のＮ＋型ポリＳｉ領域１４とを接続するようにソース電極（Ｓ）７が形成される。ここで、ソース電極７は、外部ソース電極端子領域を介して外部の回路に接続可能となる。
【００６７】
一方、静電気放電用保護素子６０のもう一方の１層目のＮ＋型ポリＳｉ領域１４′と保護抵抗体７０の一方の１層目のＮ＋型抵抗層９とを接続するように外部ゲート電極端子領域(ＧＰ領域)１１が形成され、外部ゲート電極端子領域(ＧＰ領域)１１を介して外部の回路に接続可能となる。また、保護抵抗体７０のもう一方の１層目のＮ＋型抵抗層９′は、内部ゲート電極（Ｇｉｎ）１０に接続され、図示していないが、ゲートランナー（図１７のゲートランナー２６に示すような接続線）を経由してゲート電極６に接続される。これにより、ゲート電極６は、保護抵抗体７０を介して外部の回路に接続可能となる。
【００６８】
以上の各工程を経ることにより、本発明の第一の実施の形態に示した図１の半導体装置１００が完成する。図１の半導体装置１００は、前述したように、電界効果トランジスタ５０の構成要素であるヘテロ半導体領域４を形成する１層目の半導体膜例えば多結晶シリコン層１７とゲート電極６を形成するための２層目の半導体膜例えば多結晶シリコン層１８との両方の半導体膜をうまく活用して、製造工程を大幅に増加させることなく、本発明に特有の構成である積層型の静電気放電用保護素子６０および保護抵抗体７０を、電界効果トランジスタ５０に対する静電気保護用の受動素子として形成することが可能である。
【００６９】
この結果、製造工程の大幅な増加によるコストアップを伴うこともなく、素子のスイッチングスピードやゲート絶縁膜５にかかる最大電圧を考慮しながら、本実施の形態で説明したような、静電気に対する耐量が十分に高い電界効果トランジスタを実現することが可能である。本発明の半導体装置は、車載用を始めとした各種の用途に用いられるパワーエレクトロニクスシステムの小型化、軽量化、低コスト化の実現に大いに貢献することができる半導体装置として提供可能であることは言うまでも無い。
【００７０】
（第二の実施の形態）
次に、本発明による半導体装置の第二の実施の形態のデバイス構造について説明する。
【００７１】
（構造例）
図２は、本発明による半導体装置の第二の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。図２の半導体装置２００の基本的な全体構成は、第一の実施の形態で示した図１の半導体装置１００と同等であり、以下には、図１の半導体装置１００と異なる部分についてのみ説明する。
【００７２】
なお、図２の半導体装置２００は、フィールド酸化膜８上の静電気放電用保護素子６０Ａが存在している領域のみを抜き出して示しているものであり、図１の電界効果トランジスタ５０と保護抵抗体７０との領域については、図１の半導体装置１００と同様である。
【００７３】
図２の半導体装置２００における静電気放電用保護素子６０Ａは、図１の半導体装置１００における静電気放電用保護素子６０に比較して、１層目の多結晶シリコン層１７は、３つの領域に分離されて、３つの１層目のＮ＋型ポリＳｉ領域１４として形成されている。さらに、２層目の多結晶シリコン層１８は、２つの２層目のＰ＋型ポリＳｉ領域１５に分離されて形成されている。そして、３つの１層目のＮ＋型ポリＳｉ領域１４と２つの２層目のＰ＋型ポリＳｉ領域１５とのそれぞれが、互いにずれた位置に配置され互いを橋渡しするように上下に重なり合う領域を形成することによって、合計４つのツェナーダイオードが直列接続されている。
【００７４】
このような構成にすることによって、１層目のＮ＋型多結晶シリコン領域１４と２層目のＰ＋型多結晶シリコン領域１５とによって構成されるツェナーダイオードの耐圧を２つずつ足し合わせたものを、双方向ツェナーダイオードの片側の耐圧とすることができ、双方向ツェナーダイオードの静電気に対する耐量を増加させることができる。
【００７５】
なお、本実施の形態においては、４つのツェナーダイオードを形成する場合を示したが、１層目の多結晶シリコン層１７、２層目の多結晶シリコン層１８を、パターニングにより、任意の個数に分割することによって、ツェナーダイオードの個数を任意に決めることが可能であり、さらに多くの領域に分割することにより、耐圧設定の自由度を増すことができるという、本発明に独特の効果も奏することができる。さらに、場合によっては、２層のみに限らず、２以上の複数の層からなる積層型双方向ツェナーダイオードとして構成することも可能である。
【００７６】
（第三の実施の形態）
次に、本発明による半導体装置の第三の実施の形態のデバイス構造について説明する。
【００７７】
（構造例）
図３は、本発明による半導体装置の第三の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。図３の半導体装置３００の基本的な全体構成も、第一の実施の形態で示した図１の半導体装置１００と同等であり、以下には、図１の半導体装置１００と異なる部分についてのみ説明する。
【００７８】
なお、図３の半導体装置３００は、フィールド酸化膜８上の保護抵抗体７０Ａが存在している領域のみを抜き出して示しているものであり、図１の電界効果トランジスタ５０と静電気放電用保護素子６０との領域については、図１の半導体装置１００と同様である。
【００７９】
図３の半導体装置３００における保護抵抗体７０Ａは、図１の半導体装置１００における保護抵抗体７０に比較して、１層目の多結晶シリコン層１７は、３つの領域に分離されて、３つの１層目のＮ＋型抵抗層９として形成されている。さらに、２層目の多結晶シリコン層１８は、２つの２層目のＮ＋型抵抗層１２に分離されて形成されている。そして、３つの１層目のＮ＋型抵抗層９と２つの２層目のＮ＋型抵抗層１２とのそれぞれが、互いにずれた位置に配置され互いを橋渡しするように上下に重なり合う領域を形成することによって、直列接続されている。
【００８０】
このような構成にすることによって、１層目のＮ＋型抵抗層９と２層目のＮ＋型抵抗層１２との直列接続個数を増加させて、そのシート抵抗値を、ゲート電極６におけるシート抵抗の抵抗値に比して、所望する任意の大きさまで増加させることができる。
【００８１】
さらに、１層目の多結晶シリコン層１７、２層目の多結晶シリコン層１８を、パターニングにより、任意の個数に分割することによって、保護抵抗体の個数を任意に決めることが可能であり、さらに多くの領域に分割することにより、抵抗値設定の自由度を増すことができるという、本発明に独特の効果も奏することができる。さらに、場合によっては、２層のみに限らず、２以上の複数の層からなる積層型保護抵抗体として構成することも可能である。
【００８２】
また、第二の実施の形態として図２に示したような静電気放電用保護素子６０Ａと組み合わせることも可能であり、この場合、静電気に対する耐量をさらに向上させることが可能である。
【００８３】
（その他の実施の形態）
以上の各実施の形態においては、Ｎ＋型ＳｉＣ基板領域１とＮ−型ＳｉＣドレイン領域２とからなる半導体基体として、その導電型をＮ型とした場合を例にとって説明したが、本発明は、半導体基体の導電型がＰ型であってもかまわない。この場合は、静電気放電用保護素子６０，６０Ａを形成する１層目の多結晶シリコン領域１４，１４′の導電型を、例えば、半導体基体の導電型と同じＰ＋型とし、２層目の多結晶シリコン領域１５の導電型を、１層目の多結晶シリコン領域１４，１４′とは異なるＮ＋型として構成する一方、保護抵抗体７０，７０Ａを形成する１層目の抵抗層９，９′および２層目の抵抗層１２の双方の導電型を、例えば、半導体基体の導電型と同じＰ＋型として構成すればよい。
【００８４】
なお、第二の実施の形態、第三の実施の形態に示したように、静電気保護用の受動素子を構成する静電気放電用保護素子６０Ａや保護抵抗体７０Ａとして、１層目の半導体領域と２層目の半導体領域とを複数個備えている場合、第二の実施の形態、第三の実施の形態とは異なり、２層目の半導体領域の個数を、１層目の半導体領域の個数よりも多く形成することも可能である。かかる場合には、１層目の両端の半導体領域ではなく、２層目の両端に位置している半導体領域から、外部ゲート電極端子領域（ＧＰ）やソース電極端子、あるいは、内部ゲート電極領域（Ｇｉｎ）と接続するように構成すればよい。
【００８５】
また、１層目の多結晶シリコン領域１４，１４′、１層目の抵抗層９，９′並びに２層目の多結晶シリコン領域１５、２層目の抵抗層１２は、多結晶シリコンに限るものではなく、後述するように、それぞれ、へテロ半導体領域４，４′を構成する半導体材料、ゲート電極６を形成する半導体材料と同じ材料であれば、任意の材料により構成してもよく、それぞれで、１ないし複数の１層目の半導体領域と１ないし複数の２層目の半導体領域として構成すればよい。
【００８６】
また、以上の各実施の形態においては、静電気放電用保護素子６０，６０Ａと保護抵抗体７０，７０Ａとの双方を配備する場合について説明したが、場合によっては、例えば、静電気放電用保護素子６０のみを備えるように、いずれか一方のみを備えるように構成するものであってもよい。
【００８７】
また、前記半導体基体を構成する材料は、ＳｉＣ（炭化珪素）に限るものではなく、窒化ガリウムやダイヤモンドからなっていてもよい。また、へテロ半導体領域４，４′を構成する材料も、多結晶シリコンに限るものではなく、前記半導体基体とヘテロ接合する半導体材料であれば、単結晶シリコンやアモルファスシリコンであってもよいし、単結晶シリコンゲルマニウムや多結晶シリコンコンゲルマニウムやアモルファスシリコンコンゲルマニウムであってもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明による半導体装置の第一の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【図２】本発明による半導体装置の第二の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【図３】本発明による半導体装置の第三の実施の形態における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【図４】図１の静電気放電用保護素子と電界効果トランジスタとの接続状態を表現した等価回路を示す回路図である。
【図５】図４の等価回路にさらに図１の保護抵抗体を接続した場合の等価回路を示す回路図である。
【図６】本発明の第一の実施の形態による半導体装置を製造する第１工程における中間製造物の断面構造の一例を示す断面図である。
【図７】本発明の第一の実施の形態による半導体装置を製造する第２工程における中間製造物の断面構造の一例を示す断面図である。
【図８】本発明の第一の実施の形態による半導体装置を製造する第３工程における中間製造物の断面構造の一例を示す断面図である。
【図９】本発明の第一の実施の形態による半導体装置を製造する第４工程における中間製造物の断面構造の一例を示す断面図である。
【図１０】本発明の第一の実施の形態による半導体装置を製造する第５工程における中間製造物の断面構造の一例を示す断面図である。
【図１１】本発明の第一の実施の形態による半導体装置を製造する第６工程における中間製造物の断面構造の一例を示す断面図である。
【図１２】本発明の第一の実施の形態による半導体装置を製造する第７工程における中間製造物の断面構造の一例を示す断面図である。
【図１３】本発明の第一の実施の形態による半導体装置を製造する第８工程における中間製造物の断面構造の一例を示す断面図である。
【図１４】本発明の第一の実施の形態による半導体装置を製造する第９工程における中間製造物の断面構造の一例を示す断面図である。
【図１５】本発明の第一の実施の形態による半導体装置を製造する第１０工程における中間製造物の断面構造の一例を示す断面図である。
【図１６】本発明の第一の実施の形態による半導体装置を製造する第１１工程における中間製造物の断面構造の一例を示す断面図である。
【図１７】従来技術における電界効果トランジスタのチップ平面を示すチップ平面レイアウト図である。
【図１８】従来の半導体装置における電界効果トランジスタのデバイス断面構造を簡略化して示す断面図である。
【符号の説明】
【００８９】
１…Ｎ＋型ＳｉＣ基板領域、２…Ｎ−型ＳｉＣドレイン領域、３…Ｐ型ウエル領域、４，４′…ヘテロ半導体領域、５…ゲート絶縁膜、６…ゲート電極、７…ソース電極、８…フィールド絶縁膜、９，９′…１層目のＮ＋型抵抗層（１層目の抵抗層、１層目の半導体領域）、１０…内部ゲート電極端子領域（Ｇｉｎ領域）、１１…外部ゲート電極端子領域(ＧＰ)、１２…２層目のＮ＋型抵抗層（２層目の抵抗層、２層目の半導体領域）、１３…層間絶縁膜、１４，１４′…１層目のＮ＋型多結晶シリコン（ポリＳｉ）領域（１層目の半導体領域）、１５…２層目のＰ＋型多結晶シリコン（ポリＳｉ）領域（２層目の半導体領域）、１６…ドレイン電極、１７…１層目の多結晶シリコン（ポリＳｉ）層（１層目の半導体膜）、１８…２層目の多結晶シリコン（ポリＳｉ）層（２層目の半導体膜）、１９…電界効果トランジスタチップ、２０…ソース電極端子領域（ソースパッド領域）、２１…外部ゲート電極端子領域（ゲートボンディングパッド領域）、２２…保護抵抗体、２３…Ｎ＋型ポリＳｉ領域、２４…Ｐ＋型ポリＳｉ領域、２５…Ｎ＋型ポリＳｉ領域、２６…ゲートランナー、２７…ソースセル領域、２８…ドレイン端子、２９…ソース端子、３０…ゲート端子、３１…双方向ツェナーダイオード、３２…電界効果トランジスタ、３３…ゲート保護抵抗、３４，３５…Ｎ＋型ソース拡散層、３６…Ｎ＋型入力抵抗、３７…Ｎ＋型ポリＳｉ領域、３８…Ｐ＋型ポリＳｉ領域、３９…Ｎ＋型ポリＳｉ領域、４０…ゲート酸化膜、４１…ゲート電極、４２…シリサイド層、４３…層間絶縁膜、４４…電界効果トランジスタ、５０…電界効果トランジスタ、６０,６０Ａ…静電気放電用保護素子、７０，７０Ａ…保護抵抗体、１００，２００，３００，４００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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