(57)【要約】【課題】レイアウト工程におけるセルの配置配線後に電源電圧降下の検証をし、不具合箇所について容量セルを配置するのは工程が複雑化する。セルの配置配線後では、タイミングを考慮した基本セルの配置変更は困難である。【解決手段】クロック系セルを除く基本セルの配置後において、基本セルの配置位置と動作周波数とに基づいて電源電圧降下の発生しやすい電圧降下領域を推測するステップと、推測された電圧降下領域において基本セルの再配置を行うステップとを含む半導体集積回路のレイアウト方法である。電源電圧降下の発生しやすい領域を事前に推測し、その領域内の論理セルを再配置することで、電源電圧降下をセルの配置・配線以前にあらかじめ抑制するものである。論理セル配置工程において電源電圧降下を発生させないレイアウト設計が可能である。【選択図】図１
2007114986.tif 000002
【特許請求の範囲】
【請求項１】
クロック系セルを除く基本セルの配置後において、
前記基本セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記基本セルの再配置を行うステップとを含む半導体集積回路のレイアウト方法。
【請求項２】
前記基本セルの再配置を行うステップでは、前記電圧降下領域において、セル列毎にセル占有面積を算出し、セル列毎のセル占有面積を平均化する条件で再配置する請求項１に記載の半導体集積回路のレイアウト方法。
【請求項３】
基本セルの配置後にクロックツリーの調整を実施し、クロック系セルを配置した後において、
前記基本セルおよびクロック系セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記クロック系セルの再配置を行うステップとを含む半導体集積回路のレイアウト方法。
【請求項４】
前記クロック系セルの再配置を行うステップでは、前記電圧降下領域において、セル列毎にセル占有面積を算出し、前記クロック系セルに関してのみ移動を行うことによりセル列毎のセル占有面積を平均化する条件で再配置する請求項３に記載の半導体集積回路のレイアウト方法。
【請求項５】
クロック系セルを除く基本セルの配置後において、
前記基本セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記基本セルの再配置を行うステップと、
前記基本セルの再配置後にクロックツリーの調整を実施し、クロック系セルを配置するステップと、
前記基本セルおよびクロック系セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記クロック系セルの再配置を行うステップとを含む半導体集積回路のレイアウト方法。
【請求項６】
前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルの種類別の消費電力を加味する請求項１から請求項５までのいずれかに記載の半導体集積回路のレイアウト方法。
【請求項７】
前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルと電源ＩＯセルとの距離を加味する請求項１から請求項５までのいずれかに記載の半導体集積回路のレイアウト方法。
【請求項８】
前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に敷詰率を加味する請求項１から請求項５までのいずれかに記載の半導体集積回路のレイアウト方法。
【請求項９】
前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルの種類別の消費電力、または前記セルと電源ＩＯセルとの距離、または敷詰率のうちの少なくとも２つを組み合わせて加味する請求項１から請求項５までのいずれかに記載の半導体集積回路のレイアウト方法。
【請求項１０】
前記セルの再配置を行うステップでは、セル数を前記電圧降下領域の中心付近で少なくし領域境界付近で多くする条件で再配置する請求項１から請求項９までのいずれかに記載の半導体集積回路のレイアウト方法。
【請求項１１】
さらに、前記電圧降下領域を推測するステップと前記セルの再配置を行うステップとの間に、前記電圧降下領域に対して敷詰率を緩和するステップを有する請求項１から請求項１０までのいずれかに記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、論理セル（基本セル、クロック系セル）の配置位置、動作周波数等に起因する電源電圧降下の発生しやすい領域（電圧降下領域）を推測し、電源電圧降下を抑制する半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
半導体プロセスの微細化および大規模化に伴い、半導体集積回路の回路規模の増大、長大配線による配線抵抗の増大、電源電圧の低電圧化、高速動作による消費電力の増加などの影響があり、電源電圧降下の割合が増大している。電源電圧降下はタイミングのばらつきの原因となるため、半導体集積回路のレイアウト設計において電源電圧降下を抑制することが重要である。
【０００３】
電源電圧降下の検証には、論理セルの配置・配線後のレイアウトデータが必要であり、レイアウト設計が完了した後に電源電圧降下の検証を実施する（例えば特許文献１，２参照）。
【特許文献１】特開２００４−５５８７４号公報（第４−５頁、第１−９図）
【特許文献２】特開２００４−２４６５５７号公報（第６−８頁、第１２−１９図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の技術にあっては、レイアウト設計が完了した後の電源電圧降下の検証において、電源電圧降下量が多いと判断された場合にレイアウトデータの修正という工程が発生し、工程戻りによる効率悪化の問題がある。すなわち、不具合箇所について基板上の電源配線とグラウンド配線のパターンに容量セルを配置するといった対策を実施するが、工程が複雑化する。セルの配置配線後の段階では、タイミングを考慮した論理セルの配置を変更することが困難である。すなわち、論理セル配置工程において、電源電圧降下を発生させないレイアウト設計の実現が課題である。
【０００５】
本発明は、このような事情に鑑みて創作したものであり、電源電圧降下の検証後に実施する再配置配線の工程を削減し、効率の良いレイアウト設計を実現できる半導体集積回路のレイアウト方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、半導体集積回路のレイアウト工程において、論理セルの配置位置や動作周波数などの情報をもとに電源電圧降下の発生しやすい電圧降下領域を事前に推測し、推測した電圧降下領域で論理セルの再配置を実施することで、電源電圧降下を抑制するものである。詳しくは、以下のとおりである。
【０００７】
本発明による半導体集積回路のレイアウト方法は、クロック系セルを除く基本セルの配置後において、
前記基本セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記基本セルの再配置を行うステップとを含むものである。
【０００８】
これによれば、半導体集積回路において、チップ上で電源供給能力が低下するチップ中心部との位置関係、基本セルの消費電力を左右する動作周波数（トグル率）を考慮することにより、レイアウト工程における基本セルの配置後において電源電圧降下の発生しやすい電圧降下領域を事前に推測し、推測された電圧降下領域において、基本セルを再配置することにより電源電圧降下を抑制することを可能にする。その結果として、電源電圧降下の検証後に実施する再配置配線（レイアウトデータの修正）に関する工程を削減することが可能となる。
【０００９】
上記において、前記基本セルの再配置を行うステップでは、前記電圧降下領域において、セル列毎にセル占有面積を算出し、セル列毎のセル占有面積を平均化する条件で再配置するという態様がある。
【００１０】
これによれば、電圧降下領域に対して、基本セルの配置を各セル列の占有面積に関して平均化することにより、電源電圧降下の最大量を抑制する。また、この平均化により電源電圧降下対策として有効なレイアウト手法である容量セルの隣接配置も可能となり、さらに電源電圧降下を抑制する。
【００１１】
また、本発明による半導体集積回路のレイアウト方法は、基本セルの配置後にクロックツリーの調整（ＣＴＳ）を実施し、クロック系セルを配置した後において、
前記基本セルおよびクロック系セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記クロック系セルの再配置を行うステップとを含むものである。
【００１２】
これによれば、基本セルおよびクロック系セルの配置後に実施し、再配置の対象をクロック系セルに限定することで、タイミングを考慮して配置されている基本セルの移動を抑えた電源電圧降下対策の実施を可能にする。
【００１３】
上記において、前記クロック系セルの再配置を行うステップでは、前記電圧降下領域において、セル列毎にセル占有面積を算出し、前記クロック系セルに関してのみ移動を行うことによりセル列毎のセル占有面積を平均化する条件で再配置するという態様がある。
【００１４】
これによれば、電圧降下領域に対して、クロック系セルに限定してその配置を各セル列の占有面積に関して平均化することにより、電源電圧降下の最大量を抑制する。また、この平均化により容量セルの隣接配置も可能となり、さらに電源電圧降下を抑制する。
【００１５】
また、本発明による半導体集積回路のレイアウト方法は、クロック系セルを除く基本セルの配置後において、
前記基本セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記基本セルの再配置を行うステップと、
前記基本セルの再配置後にクロックツリーの調整を実施し、クロック系セルを配置するステップと、
前記基本セルおよびクロック系セルの配置位置と動作周波数とに基づいて半導体集積回路における電源電圧降下の発生しやすい電圧降下領域を推測するステップと、
推測された前記電圧降下領域において前記クロック系セルの再配置を行うステップとを含むものである。
【００１６】
これによれば、半導体集積回路のレイアウト工程における論理セル配置後、およびクロック系セル配置後での手法を併用することにより、最大の効果が期待できる。
【００１７】
上記において、前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルの種類別の消費電力を加味するという態様がある。これによれば、セルの種類別の消費電力を推測の要素に加えるので、電圧降下領域の推測精度が高められる。
【００１８】
また、上記において、前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルと電源ＩＯセルとの距離を加味するという態様がある。これによれば、電源の供給能力に影響する電源ＩＯセルからの距離を考慮することにより、電圧降下領域の推測精度が高められる。
【００１９】
また、上記において、前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に敷詰率を加味するという態様がある。これによれば、消費電力に影響を与える任意の領域内の敷詰率（論理セル面積占有率）を考慮することにより、電圧降下領域の推測精度が高められる。
【００２０】
また、上記において、前記電圧降下領域を推測するステップでは、前記電圧降下領域の推測に前記セルの種類別の消費電力、または前記セルと電源ＩＯセルとの距離、または敷詰率のうちの少なくとも２つを組み合わせて加味するという態様がある。これによれば、推測精度を高める手法の複数を併用することにより、実際の電源電圧降下の発生箇所に近い検証結果を得やすくする。
【００２１】
また、上記において、前記セルの再配置を行うステップでは、セル数を前記電圧降下領域の中心付近で少なくし領域境界付近で多くする条件で再配置するという態様がある。これによれば、電圧降下領域に対して、中心にあるセル数を少なくすることにより電源電圧降下の最大量を抑制する。
【００２２】
また、上記において、さらに、前記電圧降下領域を推測するステップと前記セルの再配置を行うステップとの間に、前記電圧降下領域に対して敷詰率を緩和するステップを有するという態様がある。これによれば、推測された電圧降下領域に対して、論理セルの敷詰率を緩和することで、電圧降下領域内の消費電力が低減する。また、敷詰率緩和によって生じた配置領域に対し容量セルなどを配置するなどの対策により電源電圧降下を抑制することを可能にする。
【発明の効果】
【００２３】
本発明によれば、半導体集積回路において、チップ上でのセルの位置関係、セルの消費電力を左右する動作周波数を考慮することにより、セル配置後の電圧降下領域を事前に推測し、推測した電圧降下領域内でのセルの再配置により電源電圧降下を抑制することが可能になる。その結果として、電源電圧降下の検証後に実施する再配置配線（レイアウトデータの修正）に関する工程を削減することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明にかかわる半導体集積回路のレイアウト方法の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態の特徴は、基本セルの配置後に、基本セルの配置位置と動作周波数等に起因して電源電圧降下の発生しやすい電圧降下領域を推測することである。
【００２６】
図１は本発明の実施の形態１における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００２７】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→ＣＴＳ（Clock Tree Synthesis：クロック配線処理）挿入のステップＳ４→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ（電源電圧降下）検証のステップＳ７→再配置配線のステップＳ８のルーチンは、半導体集積回路のレイアウト方法における一般的なルーチンであるが、本実施の形態ではこのルーチンにおいて、基本セル配置のステップＳ３とＣＴＳ挿入のステップＳ４との間に、最大ドロップを伴う電圧降下領域の推測のステップＴ１→推測された電圧降下領域内でのセル再配置のステップＴ３を組み込んだものである。基本セルは、クロック系統を除く論理セルである。
【００２８】
図２は図１における最大ドロップを伴う電圧降下領域の推測のステップＴ１の詳細を示すフローチャートである。
【００２９】
ステップＴ１１において、チップを任意のマトリックスに領域分割する。チップ上での領域分割の方法は、例えば図３に示すように、チップ１をｍ×ｎ（ｍ，ｎは３以上の任意の整数）に区切り、座標（ｍ，ｎ）の個々の分割領域２に対して基本セルの属性を定義する。この分割された領域は、後のステップＴ１３において電圧降下領域を推測するための基本単位となる。
【００３０】
基本セルの属性を決定した後、ステップＴ１２において、個々の分割領域２に対してチップ１上での位置および動作周波数の各評価項目に関して優先付けを行う。
【００３１】
チップ１上での位置情報に関する優先付けは、例えば図４に示すように、チップ外周からチップ中心部に向かってポイントを設定する。この際、ポイントは外周から順に増加させる。行ｍ、列ｎが異なり、チップ中心付近にてポイント定義が重複する場合は、チップ１外部からの最長距離が優先されるよう、ポイントの大きい方を分割領域２のポイントとする。
【００３２】
動作周波数の関連付けは、基本セルを動作周波数帯別に分類し、領域内で最大数を占める動作周波数帯を分割領域２の動作周波数の属性とする。動作周波数の優先付けは、例えば、最低動作周波数から最大動作周波数までをｑ等分し、最低動作周波数から最大動作周波数まで、それぞれ０ｐポイント〜（ｑ−１）ポイントと定義する。
【００３３】
次に、ステップＴ１３において、ステップＴ１２で定義された属性に基づき、電圧降下領域を推測する。この推測では、ステップＴ１２で分割領域２に評価項目毎に与えられたポイントを合計し、総和が一定基準値以上となる分割領域２を電源電圧降下が発生しやすいと推測される電圧降下領域とする。この基準値の目安は、電圧降下領域がチップ１全体の１割以内となるように設定する。
【００３４】
上記のステップＴ１２において、このほか、セル消費電力情報ｉ１、電源ＩＯセル情報ｉ２によるポイントを付加する態様もあり、電圧降下領域の精度を高めることができる。なお、敷詰率情報ｉ３は後述する実施の形態２に適用される。
【００３５】
セル消費電力情報ｉ１は、基本セルを種類別に分類し、多数を占める基本セル種の消費電力を、その分割領域２の消費電力値と定義し、動作周波数での優先付けと同様の方法でポイント化するものである。
【００３６】
電源ＩＯセル情報ｉ２は、図５に示すように、電源ＩＯセル３からの距離に関してポイント化するものである。電源ＩＯセル３に隣接する領域を基準にして、ステップＴ１２のような位置情報に関する優先付けと同様の方法にてポイント化を実施する。
【００３７】
以上のようにして電圧降下領域を推測した後、ステップＴ３において、電圧降下領域の内部で基本セルの再配置を行う。この再配置では、基本セルの配置を分散または平均化する。この再配置により電源電圧降下を抑制する。
【００３８】
図６は再配置方法１を示す。各セル列に配置するセル数を、チップ１の中心部を少なくし、領域境界部に向かって多くするといった分散配置である。この配置割合は任意に設定できるものとする。
【００３９】
図７は再配置方法２を示す。各セル列における基本セルの占有面積に対して平均化を図る。占有面積の平均化は、チップ１に占めるセル面積の総和を基準として各セル列の占有面積に関する平均値を算出する。基本セルの移動の方法は、例えば、あるセル列の占有面積が平均値の前後１０％（数値は任意に設定できる）という基準値から外れている場合、移動先のセル列も基準値内を満たすように基本セルを移動させる。各セル列の占有面積の平均化終了後に、水平方向に関して基本セルの分散配置を実施する。この分散配置は、可能な限り等間隔とすることが望ましい。
【００４０】
本実施の形態によれば、電圧降下領域を事前に推測し、推測した電圧降下領域内でのセルの再配置を行うことにより、電源電圧降下を効果的に抑制することが可能となる。また、消費電力、電源ＩＯセルの配置の情報を追加することで、推測の精度を高めるという効果がある。
【００４１】
（実施の形態２）
本実施の形態の特徴は、実施の形態１に加えて敷詰率を考慮するものである。
【００４２】
図８は本発明の実施の形態２における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００４３】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→最大ドロップを伴う電圧降下領域の推測のステップＴ１→推測した電圧降下領域内での敷詰率緩和のステップＴ２→推測された電圧降下領域内でのセル再配置のステップＴ３→ＣＴＳ（クロック配線）挿入のステップＳ４→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ検証のステップＳ７→再配置配線のステップＳ８のルーチンとなっている。すなわち、実施の形態１との比較において、最大ドロップを伴う電圧降下領域の推測のステップＴ１と推測された電圧降下領域内でのセル再配置のステップＴ３との間に推測した電圧降下領域内での敷詰率緩和のステップＴ２を組み込んでいる点に特徴がある。本実施の形態では、図２のステップＴ１２において、敷詰率情報ｉ３によるポイントを付加する。敷詰率情報ｉ３は、分割領域２における敷詰率を動作周波数での優先付けと同様の方法によりポイント化するものである。
【００４４】
ステップＴ１で推測した電圧降下領域に対して、ステップＴ２において敷詰率を緩和させる。敷詰率緩和の例として、分割領域の既存敷詰率に対して約２０％を低減する。この際、基本セルの配置変更が少なくなるよう考慮した再配置を実施する。この敷詰率低減値は任意に設定できるものとする。敷詰率緩和の実行・停止は、任意に設定できるようになっている。
【００４５】
本実施の形態によれば、敷詰率緩和の実行により、推測の精度を高め、電源電圧降下の抑制効果を増大する。
【００４６】
（実施の形態３）
本実施の形態の特徴は、クロック系セルの配置後に、基本セルおよびクロック系セルの配置位置と動作周波数等に起因して電源電圧降下の発生しやすい電圧降下領域を推測することである。
【００４７】
図９は本発明の実施の形態３における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００４８】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→ＣＴＳ（クロック配線）挿入のステップＳ４→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ検証のステップＳ７→再配置配線のステップＳ８の一般的ルーチンにおいて、ＣＴＳ挿入のステップＳ４と配線のステップＳ５との間に、最大ドロップを伴う電圧降下領域の推測のステップＵ１→推測された電圧降下領域内でのセル再配置のステップＵ３を組み込んだものである。すなわち、半導体集積回路のレイアウト工程におけるクロック系セル配置後において、電圧降下領域を推測するものである。
【００４９】
ここで、最大ドロップを伴う電圧降下領域の推測のステップＵ１の詳細については、図２を用いた実施の形態１での説明が援用されるが、基本セルに加えてクロック系セルも対象とする。
【００５０】
そして、ステップＵ１の次に、推測された電圧降下領域内でのセル再配置のステップＵ３を実行する。ここで、基本セルの代わりにクロック系セルを対象とする。再配置において移動の対象をクロック系セルに限定するのは、次の理由による。基本セルは、通常、タイミングを考慮して配置されている。したがって、なるべくなら基本セルは再配置の移動対象とはしたくない。電圧降下領域の推測にクロック系セルも含めてある条件下では、移動対象をクロック系セルに限定することにより、タイミング不良の発生を最大限に抑制することができる。
【００５１】
本実施の形態によれば、電源電圧降下を抑制するための論理セルの再配置（分散・平均化）に際し、移動対象の論理セルをクロック系セルに限定することで、論理セル移動に伴い発生する論理セルのタイミング変動を抑えた電源電圧降下抑制を実現することができる。
【００５２】
（実施の形態４）
本実施の形態の特徴は、実施の形態３に加えて敷詰率を考慮するものである。すなわち、論理セルの種類、動作周波数、敷詰率の情報に関して、評価対象としてクロック系セルを含めたものとすることである。
【００５３】
図１０は本発明の実施の形態４における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００５４】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→ＣＴＳ（クロック配線）挿入のステップＳ４→最大ドロップを伴う電圧降下領域の推測のステップＵ１→推測した電圧降下領域内での敷詰率緩和のステップＵ２→推測された電圧降下領域内でのセル再配置のステップＵ３→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ検証のステップＳ７→再配置配線のステップＳ８のルーチンとなっている。すなわち、実施の形態３との比較において、最大ドロップを伴う電圧降下領域の推測のステップＵ１と推測された電圧降下領域内でのセル再配置のステップＵ３との間に推測した電圧降下領域内での敷詰率緩和のステップＵ２を組み込んでいる点に特徴がある。ステップＵ１の対象は基本セルおよびクロック系セルである。ステップＵ２およびステップＵ３の対象はクロック系セルに限定する。
【００５５】
ステップＵ１で推測した電圧降下領域において、クロック系セルについて敷詰率を緩和させる。敷詰率緩和の例として、分割領域２の既存敷詰率に対して約２０％を低減する。この際、クロック系セルの配置変更が少なくなるよう考慮した再配置を実施する。この敷詰率低減値は任意に設定できるものとする。敷詰率緩和の実行・停止は、任意に設定できるようになっている。
【００５６】
ステップＵ３での再配置において、クロック系セルの移動に関しては、配線されたクロック配線上を移動するなど、タイミングを考慮した上で移動するものとする。これによりタイミングを考慮した論理セルの配置変更を可能とする。
【００５７】
本実施の形態によれば、論理セルの種類、動作周波数、敷詰率の情報に関して、評価対象としてクロック系セルを含めることにより、領域内に存在する論理セルすべてを評価でき、しかも敷詰率の緩和および再配置にはクロック系セルに限定することにより、タイミングを考慮した電源電圧降下の抑制をより一層効果的にする。
【００５８】
（実施の形態５）
本実施の形態は、図１で説明した実施の形態１の手法と図９で説明した実施の形態３の手法とを合成したものに相当する。
【００５９】
図１１は本発明の実施の形態５における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００６０】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→ＣＴＳ（クロック配線）挿入のステップＳ４→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ検証のステップＳ７→再配置配線のステップＳ８の一般的ルーチンにおいて、基本セル配置のステップＳ３とＣＴＳ挿入のステップＳ４との間に、最大ドロップを伴う電圧降下領域の推測のステップＴ１→推測された電圧降下領域内でのセル再配置のステップＴ３を組み込むとともに、ＣＴＳ挿入のステップＳ４と配線のステップＳ５との間に、最大ドロップを伴う電圧降下領域の推測のステップＵ１→推測された電圧降下領域内でのセル再配置のステップＵ３を組み込んだものである。
【００６１】
（実施の形態６）
本実施の形態は、図８で説明した実施の形態２の手法と図１０で説明した実施の形態４の手法とを合成したものに相当する。
【００６２】
図１２は本発明の実施の形態６における半導体集積回路のレイアウト方法の処理を示すフローチャートである。
【００６３】
機能記述のステップＳ１→論理合成制約のステップＳ２→基本セル配置のステップＳ３→ＣＴＳ（クロック配線）挿入のステップＳ４→配線のステップＳ５→遅延調整のステップＳ６→ＩＲドロップ検証のステップＳ７→再配置配線のステップＳ８の一般的ルーチンにおいて、基本セル配置のステップＳ３とＣＴＳ挿入のステップＳ４との間に、最大ドロップを伴う電圧降下領域の推測のステップＴ１→推測した電圧降下領域内での敷詰率緩和のステップＴ２→推測された電圧降下領域内でのセル再配置のステップＴ３を組み込むとともに、ＣＴＳ挿入のステップＳ４と配線のステップＳ５との間に、最大ドロップを伴う電圧降下領域の推測のステップＵ１→推測した電圧降下領域内での敷詰率緩和のステップＵ２→推測された電圧降下領域内でのセル再配置のステップＵ３を組み込んだものである。
【産業上の利用可能性】
【００６４】
本発明の技術は、半導体集積回路のレイアウト工程において、電源電圧降下の発生しやすい領域を事前に推測し、推測した電圧降下領域内でのセルの再配置（分散・平均化）を行うことで、電源電圧降下を抑制する効果があるので、ＩＲ−ＤＲＯＰ検証後に実施する再配置配線の工程を削減し、効率の良いレイアウト設計を実現するためのレイアウト方法として有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１における半導体集積回路のレイアウト方法の処理を示すフローチャート
【図２】実施の形態１における最大ドロップを伴う電圧降下領域の推測のステップの詳細を示すフローチャート
【図３】本発明の実施の形態１における半導体集積回路の領域分割を説明するレイアウト図
【図４】本発明の実施の形態１におけるポイント設定（その１）を説明するレイアウト図
【図５】本発明の実施の形態１におけるポイント設定（その２）を説明するレイアウト図
【図６】本発明の実施の形態１における再配置（その１）を説明するレイアウト図
【図７】本発明の実施の形態１における再配置（その２）を説明するレイアウト図
【図８】本発明の実施の形態２における半導体集積回路のレイアウト方法の処理を示すフローチャート
【図９】本発明の実施の形態３における半導体集積回路のレイアウト方法の処理を示すフローチャート
【図１０】本発明の実施の形態４における半導体集積回路のレイアウト方法の処理を示すフローチャート
【図１１】本発明の実施の形態５における半導体集積回路のレイアウト方法の処理を示すフローチャート
【図１２】本発明の実施の形態６における半導体集積回路のレイアウト方法の処理を示すフローチャート
【符号の説明】
【００６６】
Ｓ１  機能記述のステップ
Ｓ２  論理合成制約のステップ
Ｓ３  基本セル配置のステップ
Ｓ４  ＣＴＳ（クロック配線）挿入のステップ
Ｓ５  配線のステップ
Ｓ６  遅延調整のステップ
Ｓ７  ＩＲドロップ（電源電圧降下）検証のステップ
Ｓ８  再配置配線のステップ
Ｔ１，Ｕ１  最大ドロップを伴う電圧降下領域の推測のステップ
Ｔ２，Ｕ２  推測した電圧降下領域内での敷詰率緩和のステップ
Ｔ３，Ｕ３  推測された電圧降下領域内でのセル再配置のステップ
Ｔ１１  チップを領域分割するステップ
Ｔ１２  チップ上での位置情報＋セルの動作周波数情報のステップ
Ｔ１３  電源電圧降下発生の領域推測のステップ
ｉ１  セル消費電力情報
ｉ２  電源ＩＯセル情報
ｉ３  敷詰率情報
１  チップ
２  分割領域
３  電源ＩＯセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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