(57)【要約】【課題】簡単な構成で所望のデッドタイムを設定することができるＤ級増幅器を提供する。【解決手段】ハイサイドゲート駆動回路３１１は、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２と、抵抗Ｒ１とを有する。抵抗Ｒ１は、ｎＭＯＳトランジスタＱ２のドレインとハイサイドスイッチング素子ＨＳＷのゲート（ハイサイドゲートＧＨ１）との間に接続される。ローサイドゲート駆動回路３１２は、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４と、抵抗Ｒ２とを有する。抵抗Ｒ２（抵抗Ｒ１と同じ抵抗値を有する）は、ｎＭＯＳトランジスタＱ３のドレインとローサイドスイッチング素子ＬＳＷのゲート（ローサイドゲートＧＬ１）との間に接続される。抵抗Ｒ１，Ｒ２を設けることにより、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長くなる。【選択図】図２
2007124574.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドスイッチング素子およびローサイドスイッチング素子が電源に直列接続されてなる増幅回路と、前記ハイサイドスイッチング素子のハイサイドゲートを駆動するハイサイドゲート駆動回路と、前記ローサイドスイッチング素子のローサイドゲートを駆動するローサイドゲート駆動回路とを備えたＤ級増幅器において、
前記ハイサイドゲート駆動回路および前記ローサイドゲート駆動回路は、前記ハイサイドゲートの充電時間が放電時間より短くなり、前記ローサイドゲートの充電時間が放電時間より長くなるように充放電時間が設定されていることを特徴とするＤ級増幅器。
【請求項２】
前記ハイサイドゲート駆動回路は、第１抵抗がｎＭＯＳトランジスタのドレインに付加されたインバータ回路からなり、ローサイドゲート駆動回路は、前記第１抵抗と同じ抵抗値を有する第２抵抗がｐＭＯＳトランジスタのドレインに付加されたインバータ回路からなることを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
前記ハイサイドゲート駆動回路を構成する前記インバータ回路は、さらに第３抵抗がｐＭＯＳトランジスタのドレインに付加され、前記ローサイドゲート駆動回路を構成する前記インバータ回路は、さらに前記第３抵抗と同じ抵抗値を有する第４抵抗がｎＭＯＳトランジスタのドレインに付加され、前記第１および第２抵抗の抵抗値が前記第３および第４抵抗の抵抗値より大きく設定されていることを特徴とする請求項２に記載のＤ級増幅器。
【請求項４】
前記両スイッチング素子のゲート−ドレイン間に付加された容量素子を備えていることを特徴とする請求項２または３に記載のＤ級増幅器。
【請求項５】
前記ハイサイドゲート駆動回路は、ｎＭＯＳトランジスタのゲート幅−ゲート長比がｐＭＯＳトランジスタのゲート幅−ゲート長比より小さく設定されたインバータ回路からなり、前記ローサイドゲート駆動回路は、ｐＭＯＳトランジスタのゲート幅−ゲート長比がｎＭＯＳトランジスタのゲート幅−ゲート長比より小さく設定されたインバータ回路からなることを特徴とする請求項１に記載のＤ級増幅器。
【請求項６】
前記ハイサイドゲートの電位の立ち上がりから前記ローサイドゲートの電位の立ち上がりまでの間、および前記ローサイドゲートの電位の立ち下がりから前記ハイサイドゲートの電位の立ち下がりまでの間に所定の遅延時間を与える遅延時間付与回路を備えていることを特徴とする請求項１ないし５のいずれか１項に記載のＤ級増幅器。
【請求項７】
前記増幅回路と、前記ハイサイドゲート駆動回路および前記ローサイドゲート駆動回路からなる駆動回路とを２つずつ備えており、
一方の前記駆動回路に入力される入力信号を反転させるインバータ回路を備えていることを特徴とする請求項１ないし６のいずれか１項に記載のＤ級増幅器。
【請求項８】
赤外線のパルス信号にて送信される音声データを受信する受信部と、受信部の出力を増幅する増幅器とを備えた赤外線データ受信装置であって、
前記増幅器として請求項１ないし７のいずれか１項に記載のＤ級増幅器を備えていることを特徴とする赤外線データ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ（Pulse Width Modulation：パルス幅変調）信号またはＰＤＭ（Pulse Density Modulation：パルス密度変調）信号でハイサイドおよびローサイドのＭＯＳトランジスタを駆動するＤ級増幅器、ならびにそのＤ級増幅器を備え、赤外線音声データをワイヤレスで受信する赤外線データ受信装置に関するものである。
【背景技術】
【０００２】
近年、ディジタルの音声信号処理を行う機器の開発が活発に行われている。これに伴って、機器間の接続のためのディジタル音声信号技術もさかんに開発されている。このような技術としては、例えば赤外線通信デバイス（ＩｒＤＡ：Infrared Data Assosiation）で音声データを通信するときに、ＰＤＭ（Pulse Density Modulation）変調された１ｂｉｔデータ列を転送するデータ通信システム（特許文献１）が知られている。
【０００３】
図１９は、このような赤外線通信デバイスを用いたデータ受信装置の構成を示している。
【０００４】
図１９に示すように、データ受信装置は、受信部１００１、スピーカ駆動部１００２およびスピーカ１００３からなる。このデータ受信装置は、ＰＤＭ変調された１ｂｉｔデータ列を受信部１００１で受信し、スピーカ駆動部１００２によりスピーカ１００３を駆動する。受信部１００１に用いられる従来の赤外線受信のための手段としては、ＩｒＤＡ受信デバイスおよび赤外線リモコン受信デバイスが挙げられる。通信レートを考慮すれば、ＩｒＤＡ受信用デバイスの１．１５２Ｍｂｐｓ（ＭＩＲ）や４Ｍｂｐｓ（ＦＩＲ）が赤外線受信手段として好適である。
【０００５】
【表１】
2007124574.tif 000003
【０００６】
【表２】
2007124574.tif 000004
【０００７】
また、上記のデータ受信装置では、ＰＤＭ変調を用いてパルス列の疎密データに変換された音声データを受信するので、受信部１００１、スピーカ駆動部１００２およびＬＰＦとして機能するスピーカ１００３を備えることで容易に音声データを音声に変換できる。このように、データ受信装置は、ＰＤＭ変調された１ｂｉｔデータ列を音声データとして、上記の赤外線通信デバイスで通信することにより、ワイヤレスホン等への適用が可能である。
【０００８】
このような１ｂｉｔデジタル信号（ＰＤＭ信号）やＰＷＭ信号によって音声を再生するとき、振幅の小さいこれらの変調信号で負荷（スピーカ）を直接駆動することができない。そこで、上記の変調信号の振幅を負荷を駆動できるまでの大きさに増幅するために、Ｄ級増幅器が上記のスピーカ駆動部１００２に用いられる。
【０００９】
図２０は、従来のＤ級増幅器におけるスイッチング増幅段の回路構成を示している。また、図２１は、このスイッチング増幅段の動作波形を示している。
【００１０】
ＰＤＭ信号やＰＷＭ信号でスピーカを駆動するＤ級増幅器は、図２０に示すスイッチング増幅段を有している。このスイッチング増幅段は、高電位電源側に配されるハイサイドスイッチング素子ＨＳＷと、低電位電源（またはグラウンド）側に配されるローサイドスイッチング素子ＬＳＷと、トランジスタＱ１０１〜Ｑ１０４とを備えている。
【００１１】
ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷは、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）からなる。また、ｐＭＯＳトランジスタであるトランジスタＱ１０１とｎＭＯＳトランジスタであるトランジスタＱ１０２とからなるインバータによって、ハイサイドゲート駆動回路が構成される。一方、ｐＭＯＳトランジスタであるトランジスタＱ１０３とｎＭＯＳトランジスタであるトランジスタＱ１０４とからなるインバータによって、ローサイドゲート駆動回路が構成される。
【００１２】
上記のスイッチング増幅段においては、図２１に示すように、入力信号ＩＮがＨｉ（“１”）のとき、ハイサイドゲートＧＨ（ハイサイドスイッチング素子ＨＳＷのゲート）およびローサイドゲートＧＬ（ローサイドスイッチング素子ＬＳＷのゲート）の論理レベルがともにＬｏとなり、出力信号ｏｕｔ（ｐ）がＨｉとなる。また、スイッチング増幅段においては、入力信号ＩＮがＬｏ（“０”）のとき、ハイサイドゲートＧＨおよびローサイドゲートＧＬの論理レベルがともにＨｉとなり、出力信号ｏｕｔ（ｐ）がＬｏとなる。
【００１３】
このようなスイッチング増幅段においては、ハイサイドスイッチング素子ＨＳＷとローサイドスイッチング素子ＬＳＷとが同時にＯＮすることにより、両スイッチング素子ＨＳＷ，ＬＳＷを介して高電位側電源と低電位側電源との間に貫通電流（shoot-through current）が流れる。
【００１４】
図２２（ａ）ないし（ｄ）は、Ｄ級増幅器の最終段を構成する２つのスイッチング素子の動作を示している。
【００１５】
ここで、ハイサイドスイッチング素子ＨＳＷはｐチャネルＭＯＳＦＥＴであり、ローサイドスイッチング素子ＬＳＷはｎチャネルＭＯＳＦＥＴである。ハイサイドスイッチング素子ＨＳＷは、上記のハイサイドゲートＧＨの論理レベルが“０”のときＯＮし、ハイサイドゲートＧＨの論理レベルが“１”のときＯＦＦする。一方、ローサイドスイッチング素子ＬＳＷは、上記のローサイドゲートＧＬの論理レベルが“１”のときＯＮし、ローサイドゲートＧＬの論理レベルが“０”のときＯＦＦする。
【００１６】
通常の動作状態では、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷが図２２（ｃ）または図２２（ｄ）に示すように動作する。図２２（ｃ）に示す動作状態（入力信号ＩＮがＨｉのとき）では、ハイサイドスイッチング素子ＨＳＷがＯＮする一方、ローサイドスイッチング素子ＬＳＷがＯＦＦしている。これにより、ハイサイドスイッチング素子ＨＳＷを介して負荷ＬＤへ駆動電流Ｉｄが流れるので、出力信号ｏｕｔ（ｐ）がＨｉとなる。逆に、図２２（ｄ）に示す動作状態（入力信号ＩＮがＬｏのとき）では、ハイサイドスイッチング素子ＨＳＷがＯＦＦする一方、ローサイドスイッチング素子ＬＳＷがＯＮしている。これにより、負荷ＬＤからローサイドスイッチング素子ＬＳＷを駆動電流Ｉｄが流れるので、出力信号ｏｕｔ（ｐ）がＬｏとなる。
【００１７】
図２２（ａ）に示すように、直列に接続されたハイサイドスイッチング素子ＨＳＷとローサイドスイッチング素子ＬＳＷとがともにＯＮしている状態では、ハイサイドスイッチング素子ＨＳＷとローサイドスイッチング素子ＬＳＷを介して貫通電流Ｉｓが流れる。このような状態に対し、図２２（ｂ）に示すように、ハイサイドスイッチング素子ＨＳＷとローサイドスイッチング素子ＬＳＷとがともにＯＦＦしているときは、貫通電流Ｉｓが流れない。
【００１８】
なお、ディジタル・オーディオ・データは、一般にはＰＣＭ（Pulse Code Modulation）フォーマットで表現される。このようなディジタル・オーディオ・データをＤ級アンプで増幅するには、専用のＩＣによりＣＤ、ＭＤ、ＤＶＤ等のＰＣＭ信号を例えばＰＤＭ信号に変換する（ＰＤＭ変調する）必要がある。
【００１９】
ところで、上記のような音声データを受信するデータ受信装置は、通常、ワイヤレスにて通信を行うため、電池で駆動される。このような電池駆動によるデータ受信装置に設けられたＤ級増幅器においては、上記の貫通電流による電力消費が電池の消耗を早めるために問題となる。
【００２０】
このような問題に対し、貫通電流が流れない上記の図２２（ｂ）に示す動作状態を生じさせる駆動方法が採用されている。この動作状態のように、ハイサイドスイッチング素子ＨＳＷとローサイドスイッチング素子ＬＳＷとがともにＯＦＦしている期間は、一般にデッドタイムと呼ばれている。Ｄ級増幅器においては、貫通電流を低減させるために、通常デッドタイムを生成する回路が設けられている（例えば特許文献２）。
【００２１】
図２３は、Ｄ級増幅器におけるデッドタイム生成回路の一例の構成を示している。また、図２４は、Ｄ級増幅器におけるデッドタイム生成回路およびスイッチング増幅段の動作を示している。
【００２２】
図２３に示すデッドタイム生成回路は、インバータ１０１、遅延回路１０２、ＮＯＲ回路１０３およびＮＡＮＤ回路１０４を備えている。
【００２３】
このようなデッドタイム生成回路では、インバータ１０１で反転された入力信号ＩＮは、そのままＮＯＲ回路１０３およびＮＡＮＤ回路１０４に入力される一方、遅延回路１０２によって所定時間遅延してＮＯＲ回路１０３およびＮＡＮＤ回路１０４に入力される。これにより、図２４に示すように、ＮＯＲ回路１０３は、インバータ１０１の出力（インバータ出力）と遅延回路１０２の出力（遅延出力）との論理和否定（ＮＯＲ出力）を出力する。また、ＮＡＮＤ回路１０４は、インバータ出力と遅延出力との論理積否定（ＮＡＮＤ出力）を出力する。すると、ハイサイドスイッチング素子ＨＳＷは、ＮＯＲ出力がＬｏとなる期間にハイサイドゲートＧＨの論理レベルがＨｉとなるためにＯＦＦする。一方、ローサイドスイッチング素子ＬＳＷは、ＮＡＮＤ出力がＬｏとなる期間にローサイドゲートＧＬの論理レベルがＨｉとなるためにＯＮする。
【００２４】
ここで、ＮＡＮＤ出力は、ＮＯＲ出力がＨｉからＬｏに立ち下がってから遅延回路１０２によって与えられた遅延時間ｔd0遅れて立ち下がるとともに、ＮＯＲ出力がＬｏからＨｉに立ち上がってから遅延時間ｔd0遅れて立ち上がる。これにより、ハイサイドゲートＧＨの論理レベルがＨｉに変化してからローサイドゲートＧＬの論理レベルがＨｉに変化するまでの遅延時間ｔd0の間は、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷがともにＯＦＦする。同様に、ローサイドゲートＧＬの論理レベルがＬｏに変化してからハイサイドゲートＧＨの論理レベルがＬｏに変化するまでの遅延時間ｔd0の間は、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷがともにＯＦＦする。このように、上記のデッドタイム生成回路が遅延時間ｔd0によって与えられる。
【００２５】
上記のようなデッドタイム生成回路では、遅延回路によって与えられる固定的な遅延時間でもってデッドタイムが決定されるため、変更が容易ではない。このような不都合に対して、特許文献３には、デッドタイムの調整作業を迅速かつ容易に実施する構成が開示されている。この構成は、具体的には、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷのゲート信号をモニタし、このゲート信号からデッドタイムに比例するＤＣ電圧信号を生成し、このＤＣ電圧信号に基づいてデッドタイムを調整するデッドタイム調整回路を含んでいる。
【特許文献１】特開２００４−１３５３２１号公報（２００４年４月３０日公開）
【特許文献２】特開昭５７−１７０６０８号公報（１９８２年１０月２０日公開）
【特許文献３】特開２００３−３３８７１５号公報（２００３年１１月２８日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上記のデッドタイム調整回路は、デッドタイムが製造によってかなりばらつくことがあるために、デッドタイムの調整をＤ級増幅器の製造後（出荷調整時）に簡単に行うことを目的として採用されている。しかしながら、このようなデッドタイム調整回路は、Ｄ級増幅器が製品として出荷された後は使用されることがないため、Ｄ級増幅器の構成を複雑化させるだけで、低コスト化を図る上で障害となっていた。
【００２７】
これに対し、Ｄ級増幅器の設計の段階でＤ級増幅器の仕様に応じて適正にデッドタイムを設定することができれば、上記のようなデッドタイム調整をほぼなくすことができる。
【００２８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡単な構成で所望のデッドタイムを設定することができるＤ級増幅器を提供することにある。
【課題を解決するための手段】
【００２９】
本発明に係るＤ級増幅器は、ハイサイドスイッチング素子およびローサイドスイッチング素子が電源に直列接続されてなる増幅回路と、前記ハイサイドスイッチング素子のハイサイドゲートを駆動するハイサイドゲート駆動回路と、前記ローサイドスイッチング素子のローサイドゲートを駆動するローサイドゲート駆動回路とを備えたＤ級増幅器において、上記課題を解決するために、前記ハイサイドゲート駆動回路および前記ローサイドゲート駆動回路において、前記ハイサイドゲートの充電時間が放電時間より短くなり、前記ローサイドゲートの充電時間が放電時間より長くなるように充放電時間が設定されていることを特徴としている。
【００３０】
上記の構成では、充放電時間の設定により、ハイサイドゲートの充電時間が放電時間より短くなり、ローサイドゲートの充電時間が放電時間より長くなる。これにより、ハイサイドゲートの電位の変化は上昇時が低下時よりも速くなる一方、ローサイドゲートの電位の変化は上昇時が低下時よりも遅くなる（例えば、図６のハイサイドゲートＧＨ１およびローサイドゲートＧＬ１の電位の変化を参照）。
【００３１】
それゆえ、ハイサイドゲートの電位変化とローサイドゲートの電位変化との間に差が生じる。この結果、ハイサイドスイッチング素子がＯＦＦしてからローサイドスイッチング素子がＯＮするまでの間と、ローサイドスイッチング素子がＯＦＦしてからハイサイドスイッチング素子がＯＮするまでの間とに時間差が生じる。このように生じた時間差の期間では、両スイッチング素子がともにＯＦＦしているので、その時間差がデッドタイムとなる。
【００３２】
このように、上記の構成では、ハイサイドゲートおよびローサイドゲートの充放電時間の設定によりデッドタイムを生成できる。
【００３３】
前記のＤ級増幅器において、前記ハイサイドゲート駆動回路は、第１抵抗がｎＭＯＳトランジスタのドレインに付加されたインバータ回路からなり、ローサイドゲート駆動回路は、前記第１抵抗と同じ抵抗値を有する第２抵抗がｐＭＯＳトランジスタのドレインに付加されたインバータ回路からなることが好ましい。
【００３４】
ハイサイドゲートおよびローサイドゲートの充電時間および放電時間は、両ゲートの容量と両スイッチング素子のＯＮ抵抗との時定数で定まる。したがって、第１および第２抵抗の付加により、ハイサイドゲートの充電時間が放電時間より短くなり、前記ローサイドゲートの充電時間が放電時間より長くなるように充放電時間が設定される。それゆえ、第１および第２抵抗の付加と、その抵抗値の調整とにより、所望のデッドタイムを設定することができる。
【００３５】
また、前記ハイサイドゲート駆動回路を構成する前記インバータ回路は、さらに第３抵抗がｐＭＯＳトランジスタのドレインに付加され、前記ローサイドゲート駆動回路を構成する前記インバータ回路は、さらに前記第３抵抗と同じ抵抗値を有する第４抵抗がｎＭＯＳトランジスタのドレインに付加され、前記第１および第２抵抗の抵抗値が前記第３および第４抵抗の抵抗値より大きく設定されていることが好ましい。
【００３６】
このような構成では、ハイサイドゲート駆動回路において、第１抵抗と第３抵抗との抵抗値の差によって、ハイサイドゲートの充電時間が放電時間より短くなり、ローサイドゲート駆動回路において、第２抵抗と第４抵抗との抵抗値の差によって、ローサイドゲートの充電時間が放電時間より長くなる。それゆえ、第１ないし第４抵抗の付加と、その抵抗値の調整により、所望のデッドタイムを設定することができる。
【００３７】
また、このような構成においては、前記両スイッチング素子のゲート−ドレイン間に付加された容量素子を備えていることが好ましい。一般的な集積回路プロセスにおいては、容量値のばらつきが抵抗値のばらつきより小さい。それゆえ、容量値をデッドタイムを設定するためのパラメータとして加えることにより、抵抗値のみをデッドタイム設定パラメータとして用いた前記の構成に比べて、素子の特性のばらつきの影響を低減することができる。
【００３８】
前記のＤ級増幅器において、前記ハイサイドゲート駆動回路は、ｎＭＯＳトランジスタのゲート幅−ゲート長比がｐＭＯＳトランジスタのゲート幅−ゲート長比より小さく設定されたインバータ回路からなり、前記ローサイドゲート駆動回路は、ｐＭＯＳトランジスタのゲート幅−ゲート長比がｎＭＯＳトランジスタのゲート幅−ゲート長比より小さく設定されたインバータ回路からなることが好ましい。
【００３９】
ＭＯＳトランジスタのＯＮ抵抗は、ＭＯＳトランジスタのゲート幅（Ｗ）−ゲート長（Ｌ）の比（Ｗ／Ｌ）に反比例する。このため、Ｗ／Ｌが大きくなるとＯＮ抵抗が小さくなり、Ｗ／Ｌが小さくなるとＯＮ抵抗が大きくなる。
【００４０】
上記の構成は、Ｗ／ＬとＯＮ抵抗との上記の関係を利用している。具体的には、ハイサイドゲート駆動回路において、ｎＭＯＳトランジスタのＷ／ＬがｐＭＯＳトランジスタのＷ／Ｌより小さく設定されることにより、ｎＭＯＳトランジスタのＯＮ抵抗がｐＭＯＳトランジスタのＯＮ抵抗より大きくなる。また、ローサイドゲート駆動回路において、ｐＭＯＳトランジスタのＷ／ＬがｎＭＯＳトランジスタのＷ／Ｌより小さく設定されることにより、ｎＭＯＳトランジスタのＯＮ抵抗がｐＭＯＳトランジスタのＯＮ抵抗より小さくなる。これにより、ハイサイドゲートの充電時間が放電時間より短くなり、前記ローサイドゲートの充電時間が放電時間より長くなるように充放電時間が設定される。また、この構成では、前述の第１ないし第４抵抗が不要であるので、より一層、Ｄ級増幅器の構成を簡素化することができる。
【００４１】
前記のいずれのＤ級増幅器の構成においても、前記ハイサイドゲートの電位の立ち上がりから前記ローサイドゲートの電位の立ち上がりまでの間、および前記ローサイドゲートの電位の立ち下がりから前記ハイサイドゲートの電位の立ち下がりまでの間に所定の遅延時間を与える遅延時間付与回路を備えていることが好ましい。このような遅延時間付与手段により、前述したデッドタイムを設定するための各構成とは別にデッドタイムを設定することができる。これにより、例えば、デッドタイムを長くしようとして抵抗値を大きくすることで両スイッチング素子の動作仕様を満たさなくなる場合に、遅延時間付与手段によって付与された遅延時間で主にデッドタイムを設定することにより、上記の不都合を回避することができる。
【００４２】
前記のいずれのＤ級増幅器の構成においても、前記増幅回路と、前記ハイサイドゲート駆動回路および前記ローサイドゲート駆動回路からなる駆動回路とを２つずつ備えており、一方の前記駆動回路に入力される入力信号を反転させるインバータ回路を備えていることが好ましい。これにより、一方の増幅回路から増幅出力が得られ、他方の増幅回路から反転増幅出力が得られる。したがって、２つの増幅回路の後段に設けられるローパスフィルタに、上記の２つの増幅出力を入力するフルブリッジタイプのローパスフィルタを用いることができる。
【００４３】
本発明の赤外線データ受信装置は、赤外線のパルス信号にて送信される音声データを受信する受信部と、受信部の出力を増幅する増幅器とを備えた赤外線データ受信装置であって、前記増幅器として前述のいずれかのＤ級増幅器を備えていることを特徴としている。
【００４４】
これにより、赤外線データ受信装置に設けられるＤ級増幅器は、前述のようにデッドタイムを簡素な構成で設定することができるので、小型化が容易である。したがって、赤外線データ受信装置の小型化も容易に図ることができる。
【発明の効果】
【００４５】
本発明に係るＤ級増幅器のデッドタイム調整回路は、以上のように、ハイサイドゲート駆動回路およびローサイドゲート駆動回路において、ハイサイドゲートの充電時間が放電時間より短くなり、ローサイドゲートの充電時間が放電時間より長くなるように充放電時間が設定されている。このように、ハイサイドゲートおよびローサイドゲートの充放電時間の設定によりデッドタイムを生成できる。したがって、複雑な回路を用いることなく所望のデッドタイムを設定することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４６】
本発明の実施形態について図１ないし図１８に基づいて説明すると、以下の通りである。
【００４７】
図１は、本発明の一実施の形態に係るＤ級増幅器１の概略構成を示している。
【００４８】
図１に示すように、Ｄ級増幅器１は、変調回路２、スイッチング増幅回路３およびローパスフィルタ（図中、ＬＰＦ）４を備えている。
【００４９】
図１に示すように、変調回路２は、入力オーディオ信号（アナログまたはＰＣＭ信号）をＰＤＭ信号またはＰＷＭ信号に変調して出力する回路である。スイッチング増幅回路３は、変調回路２から出力された変調信号に基づいて負荷電流をＯＮ／ＯＦＦするパワースイッチング回路を含んでおり、変調信号を増幅する。ローパスフィルタ４は、スイッチング増幅回路３で増幅された変調信号のレベルを平均化し、増幅された変調信号に含まれている不要な高域雑音を除去することにより、増幅された入力オーディオ信号を再生する。
【００５０】
本実施の形態では、スイッチング増幅回路３について、以降の各実施の形態で各種の構成を説明する。
【００５１】
〔実施の形態１〕
図２は、本実施の形態に係るスイッチング増幅回路３１の要部の構成を示している。
【００５２】
図２に示すように、スイッチング増幅回路３１は、ハイサイドスイッチング素子ＨＳＷと、ローサイドスイッチング素子ＬＳＷと、ハイサイドゲート駆動回路３１１と、ローサイドゲート駆動回路３１２とを備えている。
【００５３】
ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷは、高電位側電源（Ｖdd）と低電位側電源（ＧＮＤ）との間に直列に接続されている。また、出力電圧ｏｕｔ（ｐ）は、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷの間から出力される。ハイサイドスイッチング素子ＨＳＷはｐチャネルＭＯＳＦＥＴであり、ローサイドスイッチング素子ＬＳＷはｎチャネルＭＯＳＦＥＴである。
【００５４】
ハイサイドゲート駆動回路３１１は、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２および抵抗Ｒ１からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３１２は、ｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４および抵抗Ｒ２からなるインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートには、入力信号ＩＮが入力されている。
【００５５】
ｐＭＯＳトランジスタＱ１は、高電位側電源とハイサイドスイッチング素子ＨＳＷのゲート（ハイサイドゲートＧＨ１）との間に接続されている。抵抗Ｒ１は、一端がハイサイドゲートＧＨ１に接続され、他端がｎＭＯＳトランジスタＱ２のドレインに接続されている。ｎＭＯＳトランジスタＱ２のソースは低電位側電源に接続されている。ハイサイドゲート駆動回路３１１は、このようにインバータ回路を構成している。
【００５６】
ｐＭＯＳトランジスタＱ３は、ソースが高電位側電源に接続され、ドレインが抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、ローサイドスイッチング素子ＬＳＷのゲート（ローサイドゲートＧＬ１）に接続されている。ｎＭＯＳトランジスタＱ４は、ローサイドゲートＧＬ１と低電位側電源との間に接続されている。ローサイドゲート駆動回路３１２は、このようにインバータ回路を構成している。
【００５７】
上記の抵抗Ｒ１，Ｒ２は、ともに同じ抵抗値Ｒ０１を有している。
【００５８】
図３は、図２に示すスイッチング増幅回路３１の充電時における等価回路を示す。
【００５９】
充電時には、入力信号ＩＮがＬｏ（“０”）となる。このため、ｐＭＯＳトランジスタＱ１がＯＮする一方、ｎＭＯＳトランジスタＱ２がＯＦＦするので、抵抗Ｒ１がハイサイドゲートＧＨに接続されない（無いに等しい）。また、ｐＭＯＳトランジスタＱ３がＯＮする一方、ｎＭＯＳトランジスタＱ４がＯＦＦするので、抵抗Ｒ２がローサイドゲートＧＬに接続される。このようにして、図３の等価回路が形成される。
【００６０】
上記の等価回路において、ハイサイドゲートＧＨ１は、時定数Ｒon＊Ｃggで充電され、ローサイドゲートＧＬ１は、時定数（Ｒon＋Ｒ０１）＊Ｃggで充電される。ここで、ＲonはＭＯＳトランジスタのＯＮ抵抗であり、ＣggはＭＯＳトランジスタのゲート容量である。
【００６１】
図４は、図２に示すスイッチング増幅回路３１の放電時における等価回路を示す。
【００６２】
放電時には、入力信号ＩＮがＨｉ（“１”）となる。このため、ｐＭＯＳトランジスタＱ１がＯＦＦする一方、ｎＭＯＳトランジスタＱ２がＯＮするので、抵抗Ｒ１がハイサイドゲートＧＨ１に接続される。また、ｐＭＯＳトランジスタＱ３がＯＦＦする一方、ｎＭＯＳトランジスタＱ４がＯＮするので、抵抗Ｒ２がローサイドゲートＧＬ１に接続されない（無いに等しい）。このようにして、図４の等価回路が形成される。
【００６３】
上記の等価回路において、ハイサイドゲートＧＨ１は、時定数（Ｒon＋Ｒ０１）＊Ｃggで放電され、ローサイドゲートＧＬ１は、時定数Ｒon＊Ｃggで放電される。
【００６４】
したがって、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長い。
【００６５】
図５（ａ）ｐＭＯＳトランジスタ（ハイサイドスイッチング素子ＨＳＷ）のキャパシタンスモデルを示し、図５（ｂ）ＭＯＳトランジスタｎ（ローサイドスイッチング素子ＬＳＷ）のキャパシタンスモデルを示している。
【００６６】
図５（ａ），（ｂ）に示すキャパシタンスモデルでは、Ｃgg＝Ｃgb＋Ｃgd＋Ｃgsと表される。ここで、Ｃgbはゲート−バックゲート間容量であり、Ｃgdはゲート−ドレイン間容量であり、Ｃgsはゲート−ソース間容量である。
【００６７】
続いて、上記のように構成されるスイッチング増幅回路３１の動作を説明する。図６は、スイッチング増幅回路３１の動作を示すタイミングチャートである。
【００６８】
図６に示すように、ハイサイドスイッチング素子ＨＳＷは、ハイサイドゲートＧＨの電位がＨｉレベル（Ｖdd）からしきい値電圧Ｖth(p)低いレベルまでの範囲を越えて低下するとＯＮし、ハイサイドゲートＧＨの電位が上記の範囲内にあればＯＦＦするものとする。ハイサイドスイッチング素子ＨＳＷがＯＦＦするまでの時間ｔoff(H)は、次のように表される。
【００６９】
ｔoff(H)＝Ｒon＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
また、ハイサイドスイッチング素子ＨＳＷがＯＮするまでの時間ｔon(H)は、次のように表される。
【００７０】
ｔon(H) ＝(Ｒon+Ｒ０１)＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
図６に示すように、ローサイドスイッチング素子ＬＳＷは、ローサイドゲートＧＬの電位がＬｏレベルからしきい値電圧Ｖth(n)高いレベルまでの範囲を越えて上昇するとＯＮし、ローサイドゲートＧＬの電位が上記の範囲内にあればＯＦＦするものとする。ローサイドスイッチング素子ＬＳＷがＶth(n)でＯＮ／ＯＦＦするものとすると、ローサイドスイッチング素子ＬＳＷがＯＮするまでの時間ｔon(L)は、次のように表される。
【００７１】
ｔon(L) ＝（Ｒon+Ｒ０１）＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
また、ローサイドスイッチング素子ＬＳＷがＯＦＦするまでの時間ｔoff(L)は、次のように表される。
【００７２】
ｔoff(L)＝Ｒon＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
ここで、デッドタイムｔdt1 ，ｔdt2 は、次のように表される。
【００７３】
ｔd1＝|ｔoff(H)−ｔon(L)|
ｔd2＝|ｔon(H)−ｔoff(L)|
また、Ｖth(p) ＝Ｖth(n) ＝Ｖdd／２ とすると、デッドタイムｔd1，ｔd2は、次のように表される。
【００７４】
ｔd1＝ｔd2＝Ｒ０１＊Ｃgg＊ｌｎ２
このように、スイッチング増幅回路３１では、抵抗Ｒ１，Ｒ２により、デッドタイムの設定が可能となる。したがって、抵抗Ｒ１，Ｒ２の抵抗値Ｒ０１をスイッチング増幅回路３１の仕様に応じて適宜設定することにより、簡単な構成で最適なデッドタイムを設定することができる。
【００７５】
〔実施の形態２〕
図７は、本実施の形態に係るスイッチング増幅回路３２の要部の構成を示している。
【００７６】
図７に示すように、スイッチング増幅回路３２は、ハイサイドスイッチング素子ＨＳＷと、ローサイドスイッチング素子ＬＳＷと、ハイサイドゲート駆動回路３２１と、ローサイドゲート駆動回路３２２とを備えている。
【００７７】
ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷについては、実施の形態１のスイッチング増幅回路３１におけるハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷの構成と同様であるので、本実施の形態ではその説明を省略する。
【００７８】
なお、後述する他の実施の形態においても、同様であるので、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷの説明を省略する。
【００７９】
ハイサイドゲート駆動回路３２１は、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２および抵抗Ｒ１，Ｒ３からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３２２は、ｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４および抵抗Ｒ２，Ｒ４からなるインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートには、入力信号ＩＮが入力されている。
【００８０】
ハイサイドゲート駆動回路３２１は、実施の形態１のハイサイドゲート駆動回路３１１に抵抗Ｒ３が付加されてなる構成である。また、ローサイドゲート駆動回路３２２は、実施の形態１のローサイドゲート駆動回路３１２に抵抗Ｒ４が付加されてなる構成である。抵抗Ｒ３は、ハイサイドゲート駆動回路３１１におけるｐＭＯＳトランジスタＱ１のソースとハイサイドゲートＧＨとの間に接続されている。一方、抵抗Ｒ４は、ローサイドゲート駆動回路３１２におけるｎＭＯＳトランジスタＱ２のドレインとローサイドゲートＧＬとの間に接続されている。
【００８１】
上記の抵抗Ｒ３，Ｒ４は、ともに同じ抵抗値Ｒ０２を有している。また、抵抗値Ｒ０１は、抵抗値Ｒ０２よりも大きい値に設定されている。
【００８２】
上記のように構成されるスイッチング増幅回路３２の動作を説明する。
【００８３】
ハイサイドゲートＧＨ１は、時定数（Ｒon＋Ｒ０２）＊Ｃggで充電される。また、ローサイドゲートＧＬ１は、時定数（Ｒon＋Ｒ０１）＊Ｃgg で充電される。また、ハイサイドゲートＧＨ１は、時定数（Ｒon＋Ｒ０１）＊Ｃggで放電される。また、ローサイドゲートＧＬ１は、時定数（Ｒon＋Ｒ０２）＊Ｃgg で放電される。
【００８４】
したがって、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長い。
【００８５】
図６に示すように、ハイサイドスイッチング素子ＨＳＷは、ハイサイドゲートＧＨの電位がＨｉレベル（Ｖdd）からしきい値電圧Ｖth(p)低いレベルまでの範囲を越えて低下するとＯＮし、ハイサイドゲートＧＨの電位が上記の範囲内にあればＯＦＦするものとする。ハイサイドスイッチング素子ＨＳＷがＯＦＦするまでの時間ｔoff(H)は、次のように表される。
【００８６】
ｔoff(H)＝（Ｒon＋Ｒ０２）＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
また、ハイサイドスイッチング素子ＨＳＷがＯＮするまでの時間ｔon(H)は、次のように表される。
【００８７】
ｔon(H) ＝（Ｒon＋Ｒ０１）＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
図６に示すように、ローサイドスイッチング素子ＬＳＷは、ローサイドゲートＧＬの電位がＬｏレベルからしきい値電圧Ｖth(n)高いレベルまでの範囲を越えて上昇するとＯＮし、ローサイドゲートＧＬの電位が上記の範囲内にあればＯＦＦするものとする。ローサイドスイッチング素子ＬＳＷがＯＮするまでの時間ｔon(L)は、次のように表される。
【００８８】
ｔon(L) ＝（Ｒon＋Ｒ０１）＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
また、ローサイドスイッチング素子ＬＳＷがＯＦＦするまでの時間ｔoff(L)は、次のように表される。
【００８９】
ｔoff(L) ＝（Ｒon＋Ｒ０２）＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
ここで、デッドタイムｔd1，ｔd2は、次のように表される。
【００９０】
ｔd1＝|ｔoff(H)−ｔon(L) |
ｔd2＝|ｔon(H) −ｔoff(L)|
また、Ｖth(p) ＝Ｖth(n) ＝Ｖdd／２とすると、デッドタイムｔd1，ｔd2は、次のように表される。
【００９１】
ｔd1＝ｔd2＝（Ｒ０１−Ｒ０２）＊Ｃgg＊ｌｎ２
このように、スイッチング増幅回路３２では、抵抗Ｒ１〜Ｒ４により、デッドタイムの設定が可能となる。したがって、抵抗Ｒ１，Ｒ２の抵抗値Ｒ０１および抵抗Ｒ３，Ｒ４の抵抗値Ｒ０２をスイッチング増幅回路３２の仕様に応じて適宜設定することにより、簡単な構成で最適なデッドタイムを設定することができる。また、２種類の抵抗値Ｒ０１，Ｒ０２を用いることにより、スイッチング増幅回路３１よりも細かくデッドタイムを設定することができる。
【００９２】
〔実施の形態３〕
図８は、本実施の形態に係るスイッチング増幅回路３３の要部の構成を示している。
【００９３】
図８に示すように、スイッチング増幅回路３３は、ハイサイドスイッチング素子ＨＳＷと、ローサイドスイッチング素子ＬＳＷと、ハイサイドゲート駆動回路３３１と、ローサイドゲート駆動回路３３２とを備えている。
【００９４】
ハイサイドゲート駆動回路３３１は、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３１２は、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４からなるインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートには、入力信号ＩＮが入力されている。また、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２のドレインは、ともにハイサイドゲートＧＨに接続されている。また、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のドレインは、ともにローサイドゲートＧＬに接続されている。
【００９５】
ここで、ｎＭＯＳトランジスタＱ２，Ｑ４のゲート幅とゲート長とをそれぞれＷ１，Ｌ１とし、ｐＭＯＳトランジスタＱ１，Ｑ３のゲート幅とゲート長とをそれぞれＷ２，Ｌ２とする。ハイサイドゲート駆動回路３３１においては、Ｗ１／Ｌ１がＷ２／Ｌ２より小さくなるように設定されている。また、ローサイドゲート駆動回路３３２においては、Ｗ２／Ｌ２がＷ１／Ｌ１より小さくなるように設定されている。
【００９６】
ＭＯＳトランジスタのＲonについては、次の関係が成り立つ。
【００９７】
Ｒon(n) ＝１／（μn＊Ｃox＊（Ｗ１／Ｌ１）＊（Ｖgs−Ｖth2(n)））
Ｒon(p) ＝１／（μp＊Ｃox＊（Ｗ２／Ｌ２）＊（Ｖgs−Ｖth2(p)））
なお、上式における各パラメータは下記のように定義される。
【００９８】
Ｒon(n)：ｎＭＯＳトランジスタのＲon
Ｒon(p)：ｐＭＯＳトランジスタのＲon
μn：ｎＭＯＳトランジスタのチャネル移動度
μp：ｐＭＯＳトランジスタのチャネル移動度
Ｃox：ゲート−酸化膜間容量
Ｖgs：ゲート−ソース間電圧
Ｖth2(n)：ゲート駆動回路におけるｎＭＯＳトランジスタの閾値電圧
Ｖth2(p)：ゲート駆動回路におけるｐＭＯＳトランジスタの閾値電圧
上式より、Ｗ１／Ｌ１とＷ２／Ｌ２とを調整することでＲonの調整が可能である。
【００９９】
上記のように構成されるスイッチング増幅回路３３の動作を説明する。
【０１００】
ここで、簡単のため、単位Ｗ／Ｌ当たりのＯＮ抵抗をＲon＝Ｒon(p)＝Ｒon(n)とする。
また、ｎＭＯＳトランジスタのＷ／Ｌ：ｐＭＯＳトランジスタのＷ／Ｌ＝ｎ：１とすると、ｎＭＯＳトランジスタのＯＮ抵抗：ｐＭＯＳトランジスタのＯＮ抵抗＝Ron:ｎ＊Ronとなる。つまり、ｎは、ｎＭＯＳトランジスタのＷ／ＬとｐＭＯＳトランジスタのＷ／Ｌとの比を表している。
【０１０１】
これにより、ハイサイドゲートＧＨ１は、時定数Ｒon(p)＊Ｃggで充電される。また、ローサイドゲートＧＬ１は、時定数ｎ＊Ｒon(p)＊Ｃggで充電される。また、ハイサイドゲートＧＨ１は、時定数ｎ＊Ｒon(n)＊Ｃggで放電される。また、ローサイドゲートＧＬ１は、時定数Ｒon(n)＊Ｃggで放電される。
【０１０２】
したがって、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長い。
【０１０３】
図６に示すように、ハイサイドスイッチング素子ＨＳＷは、ハイサイドゲートＧＨの電位がＨｉレベル（Ｖdd）からしきい値電圧Ｖth(p)低いレベルまでの範囲を越えて低下するとＯＮし、ハイサイドゲートＧＨの電位が上記の範囲内にあればＯＦＦするものとする。ハイサイドスイッチング素子ＨＳＷがＯＦＦするまでの時間ｔoff(H)は、次のように表わされる。
【０１０４】
ｔoff(H) ＝Ｒon＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
また、ハイサイドスイッチング素子ＨＳＷがＯＮするまでの時間ｔon(H)は、次のように表される。
【０１０５】
ｔon(H) ＝ｎ＊Ｒon＊Ｃgg＊ｌｎ(Ｖdd／Ｖth(p))
図６に示すように、ローサイドスイッチング素子ＬＳＷは、ローサイドゲートＧＬの電位がＬｏレベルからしきい値電圧Ｖth(n)高いレベルまでの範囲を越えて上昇するとＯＮし、ローサイドゲートＧＬの電位が上記の範囲内にあればＯＦＦするものとする。ローサイドスイッチング素子ＬＳＷがＯＮするまでの時間ｔon(L)は、次のように表される。
【０１０６】
ｔon(L) ＝ｎ＊Ｒon＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
また、ローサイドスイッチング素子ＬＳＷがＯＦＦするまでの時間ｔoff(L)は、次のように表される。
【０１０７】
ｔoff(L)＝Ｒon＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
ここで、デッドタイムｔd1，ｔd2は、次のように表される。
【０１０８】
ｔd1＝|ｔoff(H)−ｔon(L) |
ｔd2＝|ｔon(H) −ｔoff(L)|
また、Ｖth(p) ＝Ｖth(n) ＝Ｖdd／２とすると、デッドタイムｔd1，ｔd2は、次のように表される。
【０１０９】
ｔd1＝ｔdt2＝|（ｎ−１）|＊Ｒon＊Ｃgg＊ｌｎ２
このように、スイッチング増幅回路３３では、ｎＭＯＳトランジスタのＷ／ＬとｐＭＯＳトランジスタのＷ／Ｌとの比であるｎの調整により、デッドタイムの設定が可能となる。したがって、Ｗ１／Ｌ１およびＷ２／Ｌ２をスイッチング増幅回路３３の仕様に応じて適宜設定することにより、簡単な構成で最適なデッドタイムを設定することができる。また、スイッチング増幅回路３３は、スイッチング増幅回路３１，３２のように抵抗Ｒ１，Ｒ２を必要としないので、簡素に構成される。
【０１１０】
〔実施の形態４〕
図９は、本実施の形態に係るスイッチング増幅回路３４の要部の構成を示している。
【０１１１】
図９に示すように、スイッチング増幅回路３４は、ハイサイドスイッチング素子ＨＳＷと、ローサイドスイッチング素子ＬＳＷと、ハイサイドゲート駆動回路３４１と、ローサイドゲート駆動回路３４２とを備えている。
【０１１２】
ハイサイドゲート駆動回路３４１は、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、抵抗Ｒ１およびコンデンサＣ１からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３４２は、ｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４、抵抗Ｒ２およびコンデンサＣ２からなるインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートには、入力信号ＩＮが入力されている。
【０１１３】
ハイサイドゲート駆動回路３４１は、実施の形態１のハイサイドゲート駆動回路３１１にコンデンサＣ１が付加されてなる構成である。また、ローサイドゲート駆動回路３４２は、実施の形態１のローサイドゲート駆動回路３１２にコンデンサＣ２が付加されてなる構成である。コンデンサＣ１は、ハイサイドスイッチング素子ＨＳＷのゲートとドレインとの間に接続されている。一方、コンデンサＣ２は、ローサイドスイッチング素子ＬＳＷのゲートとドレインとの間に接続されている。
【０１１４】
上記のコンデンサＣ１，Ｃ２は、ともに同じ容量値Ｃ０を有している。
【０１１５】
上記のように構成されるスイッチング増幅回路３４の動作を説明する。
【０１１６】
ハイサイドゲートＧＨ１は、時定数Ｒon＊（Ｃgg＋Ｃ０）で充電される。また、ローサイドゲートＧＬ１は、時定数（Ｒon＋Ｒ０１）＊（Ｃgg＋Ｃ０）で充電される。また、ハイサイドゲートＧＨ１は、時定数（Ｒon＋Ｒ０１）＊（Ｃgg＋Ｃ０）で放電される。また、ローサイドゲートＧＬ１は、時定数Ｒon＊（Ｃgg＋Ｃ０）で放電される。
【０１１７】
したがって、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長い。
【０１１８】
図６に示すように、ハイサイドスイッチング素子ＨＳＷは、ハイサイドゲートＧＨの電位がＨｉレベル（Ｖdd）からしきい値電圧Ｖth(p)低いレベルまでの範囲を越えて低下するとＯＮし、ハイサイドゲートＧＨの電位が上記の範囲内にあればＯＦＦするものとする。ハイサイドスイッチング素子ＨＳＷがＯＦＦするまでの時間ｔoff(H)は、次のように表わされる。
【０１１９】
ｔoff(H)＝Ｒon＊（Ｃgg＋Ｃ０）＊ｌｎ（Ｖdd／Ｖth(p)）
また、ハイサイドスイッチング素子ＨＳＷがＯＮするまでの時間ｔon(H)は、次のように表される。
【０１２０】
ｔon(H) ＝（Ｒon＋Ｒ０１）＊（Ｃgg＋Ｃ０）＊ｌｎ（Ｖdd／Ｖth(p)）
図６に示すように、ローサイドスイッチング素子ＬＳＷは、ローサイドゲートＧＬの電位がＬｏレベルからしきい値電圧Ｖth(n)高いレベルまでの範囲を越えて上昇するとＯＮし、ローサイドゲートＧＬの電位が上記の範囲内にあればＯＦＦするものとする。ローサイドスイッチング素子ＬＳＷがＯＮするまでの時間ｔon(L)は、次のように表される。
【０１２１】
ｔon(L)＝（Ｒon＋Ｒ０１）＊（Ｃgg＋Ｃ０）＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
また、ローサイドスイッチング素子ＬＳＷがＯＦＦするまでの時間ｔoff(L)は、次のように表される。
【０１２２】
ｔoff(L)＝Ｒon＊（Ｃgg＋Ｃ０）＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
ここで、デッドタイムｔd1，ｔd2は、次のように表される。
【０１２３】
ｔd1＝|ｔoff(H)−ｔon(L) |
ｔd2＝|ｔon(H) −ｔoff(L)|
また、Ｖth(p) ＝Ｖth(n) ＝Ｖdd／２とすると、デッドタイムｔd1，ｔd2は、次のように表される。
【０１２４】
ｔd1＝ｔd2＝Ｒ０１＊（Ｃgg＋Ｃ０）＊ｌｎ２
このように、スイッチング増幅回路３４では、抵抗Ｒ１，Ｒ２およびコンデンサＣ１，Ｃ２により、デッドタイムの設定が可能となる。したがって、抵抗Ｒ１，Ｒ２の抵抗値Ｒ０１およびコンデンサＣ１，Ｃ２の容量値Ｃ０をスイッチング増幅回路３４の仕様に応じて適宜設定することにより、簡単な構成で最適なデッドタイムを設定することができる。
【０１２５】
また、一般的な集積回路プロセスにおいては、容量値のばらつき（例えば±１０％）が抵抗値のばらつき（例えば±２０％）より小さい。それゆえ、容量値をデッドタイムを設定するためのパラメータとして加えることにより、実施の形態１のスイッチング増幅回路３１に比べて、素子の特性のばらつきの影響を低減することができる。
【０１２６】
なお、本実施の形態では、実施の形態１のスイッチング増幅回路３１にコンデンサＣ１，Ｃ２を付加した構成について説明したが、実施の形態２のスイッチング増幅回路３２にコンデンサＣ１，Ｃ２を付加してもよい。
【０１２７】
〔実施の形態５〕
図１０は、本実施の形態に係るスイッチング増幅回路３５の要部の構成を示している。
【０１２８】
図１０に示すように、スイッチング増幅回路３５は、ハイサイドスイッチング素子ＨＳＷと、ローサイドスイッチング素子ＬＳＷと、ハイサイドゲート駆動回路３５１と、ローサイドゲート駆動回路３５２と、インバータ３５３と、遅延回路３５４と、ＮＯＲ回路３５５と、ＮＡＮＤ回路３５６とを備えている。インバータ３５３、遅延回路３５４、ＮＯＲ回路３５５およびＮＡＮＤ回路３５６は、デッドタイム生成回路３５７（遅延時間付与回路）を構成している。
【０１２９】
ハイサイドゲート駆動回路３５１は、ハイサイドゲート駆動回路３１１と同様、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２および抵抗Ｒ１からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３５２は、ローサイドゲート駆動回路３１２と同様、ｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４および抵抗Ｒ２からなるインバータ回路によって構成されている。
【０１３０】
遅延回路３５４は、インバータ３５３によって反転された入力信号ＩＮを予め設定された所定の遅延時間遅延させる回路である。ＮＯＲ回路３５５は、インバータ３５３によって反転された入力信号ＩＮと遅延回路３５４によって遅延された入力信号ＩＮとの論理和否定を出力する。ＮＡＮＤ回路３５６は、インバータ３５３によって反転された入力信号ＩＮと遅延回路３５４によって遅延された入力信号ＩＮとの論理積否定を出力する。
【０１３１】
また、ＮＯＲ回路３５５の出力端子はｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２のゲートに接続されている。一方、ＮＡＮＤ回路３５６の出力端子はｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートに接続されている。
【０１３２】
上記のように構成されるスイッチング増幅回路３５の動作を説明する。図１１は、スイッチング増幅回路３５の動作を示すタイミングチャートである。
【０１３３】
インバータ３５３で反転された入力信号ＩＮは、そのままＮＯＲ回路３５５およびＮＡＮＤ回路３５６に入力される一方、遅延回路３５４によって所定時間遅延してＮＯＲ回路３５５およびＮＡＮＤ回路３５６に入力される。これにより、図１１に示すように、ＮＯＲ回路３５５は、インバータ３５３の出力（インバータ出力）と遅延回路３５４の出力（遅延出力）との論理和否定（ＮＯＲ出力）を出力する。また、ＮＡＮＤ回路３５６は、インバータ出力と遅延出力との論理積否定（ＮＡＮＤ出力）を出力する。すると、ハイサイドスイッチング素子ＨＳＷは、ＮＯＲ出力がＬｏとなる期間にハイサイドゲートＧＨの論理レベルがＨｉとなるためにＯＦＦする。一方、ローサイドスイッチング素子ＬＳＷは、ＮＡＮＤ出力がＬｏとなる期間にローサイドゲートＧＬの論理レベルがＨｉとなるためにＯＮする。
【０１３４】
ここで、ＮＡＮＤ出力は、ＮＯＲ出力がＨｉからＬｏに立ち下がってから遅延回路１０２によって与えられた遅延時間ｔd0遅れて立ち下がる。また、ＮＯＲ出力は、ＬｏからＨｉに立ち上がってから遅延時間ｔd0遅れて立ち上がる。
【０１３５】
一方、ハイサイドゲート駆動回路３５１およびローサイドゲート駆動回路３５２においては、前述のハイサイドゲート駆動回路３１１およびローサイドゲート駆動回路３１２と同様に、抵抗Ｒ１，Ｒ２によってデッドタイムｔd1，ｔd2が設定される。したがって、スイッチング増幅回路３５においては、下記のように、遅延時間ｔd0を含むデッドタイムｔd1，ｔd2が設定される。
【０１３６】
ｔdt1＝ｔd0＋|ｔoff(H)−ｔon(L) |
ｔdt2＝ｔd0＋|ｔon(H) −ｔoff(L)|
また、Ｖth(p)＝Ｖth(n)＝Ｖdd／２とすると、デッドタイムｔd1，ｔd2は次のように表される。
【０１３７】
ｔd1＝ｔdt＝ｔd0＋Ｒ１＊Ｃgg＊ｌｎ２
これにより、ハイサイドゲートＧＨの論理レベルがＨｉに変化してからローサイドゲートＧＬの論理レベルがＨｉに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷがともにＯＦＦする。同様に、ローサイドゲートＧＬの論理レベルがＬｏに変化してからハイサイドゲートＧＨの論理レベルがＬｏに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷおよびローサイドスイッチング素子ＬＳＷがともにＯＦＦする。
【０１３８】
このように、スイッチング増幅回路３４では、抵抗Ｒ１，Ｒ２およびインバータ３５３、遅延回路３５４、ＮＯＲ回路３５５およびＮＡＮＤ回路３５６により、デッドタイムの設定が可能となる。したがって、抵抗Ｒ１，Ｒ２の抵抗値Ｒ０１および遅延回路３５４の遅延時間スイッチング増幅回路３５の仕様に応じて適宜設定することにより、簡単な構成で最適なデッドタイムを設定することができる。
【０１３９】
なお、ハイサイドゲートＧＨの電位の立ち下がり時間ｔrd（ハイサイドスイッチング素子ＨＳＷがＯＮする時間ｔon(H)）およびローサイドゲートＧＬの電位の立ち上がり時間ｔru（ローサイドスイッチング素子ＬＳＷがＯＮする時間ｔon(L)）の仕様値から、抵抗値Ｒ０の値には、制限がある。例えば、上記の立ち下がり時間ｔruおよび立ち上がり時間ｔrdは、下記のように表される。
【０１４０】
ｔrd＝ｔon(H) ＝（Ｒon＋Ｒ０１）＊Ｃgg＊ｌｎ（Ｖdd／Ｖth(p)）
ｔru＝ｔon(L) ＝（Ｒon＋Ｒ０１）＊Ｃgg＊ｌｎ（Ｖdd／（Ｖdd−Ｖth(n)））
このため、デッドタイムｔd1，ｔd2を長くしようとして、抵抗値Ｒ０１を大きくすると、立ち下がり時間ｔrdおよび立ち上がり時間ｔruが仕様値を満たさなくなることがある。このような不都合に対しては、抵抗値Ｒ０１を大きくする代わりに、遅延回路３５４の遅延時間ｔd0を長く設定すればよい。これにより、立ち下がり時間ｔrdおよび立ち上がり時間ｔruの仕様値を満たしながら、デッドタイムｔd1，ｔd2を長く設定することができる。
【０１４１】
また、本実施の形態の構成は、実施の形態２ないし４の構成にも適用可能である。具体的には、スイッチング増幅回路３２〜３４とデッドタイム生成回路３５７とが組み合わされる。これにより、遅延時間ｔd0とスイッチング増幅回路３２〜３４で定めるデッドタイムとを適宜設定することにより、スイッチング増幅回路３２〜３４や両スイッチング素子ＨＳＷ，ＬＳＷの仕様に応じて適切なデッドタイムを設定することができる。特に、抵抗値Ｒ０１，Ｒ０２を用いるスイッチング増幅回路３２，３４では、本実施の形態と同様、立ち下がり時間ｔrdおよび立ち上がり時間ｔruの仕様値を満たしながら、デッドタイムｔd1，ｔd2を長く設定することができる。
【０１４２】
〔実施の形態６〕
図１２は、本実施の形態に係るスイッチング増幅回路３６の要部の構成を示している。
【０１４３】
図１２に示すように、スイッチング増幅回路３６は、ハイサイドスイッチング素子ＨＳＷ１，ＨＳＷ２と、ローサイドスイッチング素子ＬＳＷ１，ＬＳＷ２と、ハイサイドゲート駆動回路３６１，３６３と、ローサイドゲート駆動回路３６２，３６４と、インバータ３６５とを備えている。
【０１４４】
ハイサイドスイッチング素子ＨＳＷ１，ＨＳＷ２は、前述のハイサイドスイッチング素子ＨＳＷと同等の機能を有している。一方、ローサイドスイッチング素子ＬＳＷ１，ＬＳＷ２は、前述のローサイドスイッチング素子ＬＳＷと同等の機能を有している。また、ハイサイドスイッチング素子ＨＳＷ１およびローサイドスイッチング素子ＬＳＷ１のドレインから出力信号ｏｕｔ(p)が出力される。ハイサイドスイッチング素子ＨＳＷ２およびローサイドスイッチング素子ＬＳＷ２のドレインから反転出力信号ｏｕｔ(n)が出力される。
【０１４５】
ハイサイドゲート駆動回路３６１は、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２および抵抗Ｒ１からなるハイサイドゲート駆動回路３１１と同等のインバータ回路によって構成されている。ローサイドゲート駆動回路３６２は、ｐＭＯＳトランジスタＱ３、ｎＭＯＳトランジスタＱ４および抵抗Ｒ２からなるローサイドゲート駆動回路３１２と同等のインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ３およびｎＭＯＳトランジスタＱ４のゲートには、入力信号ＩＮが入力されている。
【０１４６】
ハイサイドゲート駆動回路３６３は、ｐＭＯＳトランジスタＱ５、ｎＭＯＳトランジスタＱ６および抵抗Ｒ５からなるインバータ回路によって構成されている。ローサイドゲート駆動回路３６４は、ｐＭＯＳトランジスタＱ７、ｎＭＯＳトランジスタＱ８および抵抗Ｒ６からなるインバータ回路によって構成されている。ｐＭＯＳトランジスタＱ５、ｎＭＯＳトランジスタＱ６、ｐＭＯＳトランジスタＱ７およびｎＭＯＳトランジスタＱ８のゲートには、インバータ３６５によって反転された入力信号ＩＮが入力されている。
【０１４７】
ハイサイドゲート駆動回路３６３も、ハイサイドゲート駆動回路３６１と同様、ハイサイドゲート駆動回路３１１と同等のインバータ回路によって構成されている。また、ローサイドゲート駆動回路３６４も、ローサイドゲート駆動回路３６２と同様、ローサイドゲート駆動回路３１２と同等のインバータ回路によって構成されている。したがって、抵抗Ｒ５は抵抗Ｒ１と同様に抵抗値Ｒ０１を有し、抵抗Ｒ６は抵抗Ｒ２と同様に抵抗値Ｒ０２を有している。
【０１４８】
上記のように構成されるスイッチング増幅回路３６の動作を説明する。図１３は、スイッチング増幅回路３６の動作を示すタイミングチャートである。
【０１４９】
図１３に示すように、入力信号ＩＮによってハイサイドゲートＧＨ１およびローサイドゲートＧＬ１が駆動される。一方、反転された入力信号ＩＮ、すなわちインバータ３６５の出力（インバータ出力）によってハイサイドゲートＧＨ２およびローサイドゲートＧＬ２が駆動される。この結果、スイッチング増幅回路３６は、出力信号ｏｕｔ(p)と反転出力信号ｏｕｔ(n)とを出力する。これにより、フルブリッジタイプのローパスフィルタ４を適用することができる。
【０１５０】
なお、本実施の形態の構成では、ハイサイドゲート駆動回路３６１，３６３およびローサイドゲート駆動回路３６２，３６４にスイッチング増幅回路３１の構成（ハイサイドゲート駆動回路３１１およびローサイドゲート駆動回路３１２）を適用した例について説明した。しかしながら、本実施の形態の構成はこれに限定されず、ハイサイドゲート駆動回路３６１，３６３およびローサイドゲート駆動回路３６２，３６４にスイッチング増幅回路３２〜３４の各構成を適用してフルブリッジタイプのローパスフィルタ４に対応できるようにしてもよい。
【０１５１】
〔実施の形態７〕
図１４は、本実施の形態に係るスイッチング増幅回路３７の要部の構成を示している。
【０１５２】
図１４に示すように、スイッチング増幅回路３７は、ハイサイドスイッチング素子ＨＳＷ１，ＨＳＷ２と、ローサイドスイッチング素子ＬＳＷ１，ＬＳＷ２と、ハイサイドゲート駆動回路３７１，３７３と、ローサイドゲート駆動回路３７２，３７４と、インバータ３７５，３７６とを備えている。ハイサイドゲート駆動回路３７１，３７３は、前述のハイサイドゲート駆動回路３６１，３６３と同一の構成であり、ローサイドゲート駆動回路３７２，３７４は、ローサイドゲート駆動回路３６２，３６４と同一の構成である。したがって、これらの説明は省略する。
【０１５３】
また、スイッチング増幅回路３７は、インバータ３７７と、遅延回路３７８と、ＮＯＲ回路３７９と、ＮＡＮＤ回路３８０とを備えてデッドタイム生成回路３８１（遅延時間付与回路）を構成している。インバータ３７７、遅延回路３７８、ＮＯＲ回路３７９およびＮＡＮＤ回路３８０は、それぞれ前述のスイッチング増幅回路３５におけるインバータ３５３、遅延回路３５４、ＮＯＲ回路３５５およびＮＡＮＤ回路３５６と同一の回路からなる。したがって、スイッチング増幅回路３７もスイッチング増幅回路３５と同様に、遅延時間ｔd0によるデッドタイム生成機能を有する。
【０１５４】
ＮＯＲ回路３７９の出力端子は、ハイサイドゲート駆動回路３７１の入力端子に接続されるとともに、インバータ３７６を介してローサイドゲート駆動回路３７４の入力端子に接続されている。一方、ＮＡＮＤ回路３８０の出力端子は、ローサイドゲート駆動回路３７２の入力端子に接続されるとともに、インバータ３７５を介してハイサイドゲート駆動回路３７３の入力端子に接続されている。
【０１５５】
上記のように構成されるスイッチング増幅回路３７の動作を説明する。図１５は、スイッチング増幅回路３７の動作を示すタイミングチャートである。
【０１５６】
インバータ３７７で反転された入力信号ＩＮは、そのままＮＯＲ回路３７９およびＮＡＮＤ回路３８０に入力される一方、遅延回路３７８によって所定時間遅延される。遅延回路３７８の出力（遅延出力）は、ＮＯＲ回路３７９およびＮＡＮＤ回路３８０に入力される。これにより、図１５に示すように、ＮＯＲ回路３７９は、インバータ３７５の出力（インバータ出力）と遅延回路３７８の出力（遅延出力）との論理和否定（ＮＯＲ出力）を出力する。また、ＮＡＮＤ回路３８０は、インバータ出力と遅延出力との論理積否定（ＮＡＮＤ出力）を出力する。
【０１５７】
すると、ハイサイドスイッチング素子ＨＳＷ１は、ＮＯＲ出力がＬｏとなる期間にハイサイドゲートＧＨ１の論理レベルがＨｉとなるためにＯＦＦする。また、ローサイドスイッチング素子ＬＳＷ２は、インバータ３７６によって反転したＮＯＲ出力がＨｉとなる期間にローサイドゲートＧＬ２の論理レベルがＬｏとなるためにＯＦＦする。一方、ローサイドスイッチング素子ＬＳＷ１は、ＮＡＮＤ出力がＬｏとなる期間にローサイドゲートＧＬの論理レベルがＨｉとなるためにＯＮする。また、ハイサイドスイッチング素子ＨＳＷ２は、インバータ３７５によって反転したＮＡＮＤ出力がＨｉとなる期間にハイサイドゲートＧＨ２の論理レベルがＬｏとなるためにＯＮする。
【０１５８】
ここで、ＮＡＮＤ出力は、ＮＯＲ出力がＨｉからＬｏに立ち下がってから遅延回路３７８によって与えられた遅延時間ｔd0遅れて立ち下がる。また、ＮＯＲ出力は、ＬｏからＨｉに立ち上がってから遅延時間ｔd0遅れて立ち上がる。
【０１５９】
一方、ハイサイドゲート駆動回路３７１，３７３およびローサイドゲート駆動回路３７２，３７４においては、前述のハイサイドゲート駆動回路３１１およびローサイドゲート駆動回路３１２と同様に、抵抗Ｒ１，Ｒ２によってデッドタイムｔd1，ｔd2が設定される。したがって、スイッチング増幅回路３７においては、前述のスイッチング増幅回路３５のように、遅延時間ｔd0を含むデッドタイムｔd1，ｔd2が設定される。
【０１６０】
これにより、ハイサイドゲートＧＨ１の論理レベルがＨｉに変化してからローサイドゲートＧＬ１の論理レベルがＨｉに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷ１およびローサイドスイッチング素子ＬＳＷ１がともにＯＦＦする。同様に、ローサイドゲートＧＬの論理レベルがＬｏに変化してからハイサイドゲートＧＨの論理レベルがＬｏに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷ１およびローサイドスイッチング素子ＬＳＷ１がともにＯＦＦする。
【０１６１】
また、ローサイドゲートＧＬ２の論理レベルがＬｏに変化してからハイサイドゲートＧＨ２の論理レベルがＬｏに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷ２およびローサイドスイッチング素子ＬＳＷ２がともにＯＦＦする。同様に、ハイサイドゲートＧＨ２の論理レベルがＨｉに変化してからローサイドゲートＧＨ２の論理レベルがＨｉに変化するまでの間は、ハイサイドスイッチング素子ＨＳＷ２およびローサイドスイッチング素子ＬＳＷ２がともにＯＦＦする。
【０１６２】
図１５に示すように、ＮＯＲ出力によってハイサイドゲートＧＨ１が駆動され、反転されたＮＯＲ出力によってローサイドゲートＧＬ２が駆動される。一方、ＮＡＮＤ出力によってローサイドゲートＧＬ１が駆動され、反転されたＮＡＮＤ出力によってハイサイドゲートＧＨ２が駆動される。この結果、スイッチング増幅回路３７は、出力信号ｏｕｔ(p)と反転出力信号ｏｕｔ(n)とを出力する。これにより、フルブリッジタイプのローパスフィルタ４を適用することができる。
【０１６３】
〔実施の形態８〕
図１６は、図１に示すＤ級増幅器１においてローパスフィルタ４の一構成例を詳細に示している。また、図１７は、図１に示すＤ級増幅器１においてローパスフィルタ４の他の構成例を詳細に示している。
【０１６４】
図１６に示すローパスフィルタ４は、抵抗Ｒ１１，Ｒ１２、コイルＬ１１およびコンデンサＣ１１，Ｃ１２を備えている。抵抗Ｒ１１、コイルＬ１１およびコンデンサＣ１２は、スイッチング増幅回路とスピーカ５との間に直列に接続されている。コンデンサＣ１１は、一方の電極がコイルＬ１１とコンデンサ１２との間に接続され、他方の電極が接地されている。また、抵抗Ｒ１２は、一端がコンデンサＣ１２とスピーカ５との間に接続され、他端が接地されている。
【０１６５】
このように構成されるローパスフィルタ４は、ハーフブリッジタイプのローパスフィルタであり、スイッチング増幅回路３から出力される出力信号ｏｕｔ(p)を平均化する。
【０１６６】
一方、図１７に示すローパスフィルタ４は、抵抗Ｒ１１〜Ｒ１４、コイルＬ１１，Ｌ１２およびコンデンサＣ１１〜Ｃ１４を備えている。このローパスフィルタ４においては、抵抗Ｒ１１，Ｒ１２、コイルＬ１１およびコンデンサＣ１１，Ｃ１２によって、図１６に示すローパスフィルタ４と同一に構成され、抵抗Ｒ１３，Ｒ１４、コイルＬ１２およびコンデンサＣ１３，Ｃ１４によっても、図１６に示すローパスフィルタ４と同一のローパスフィルタが構成される。
【０１６７】
このように構成されるローパスフィルタ４は、フルブリッジタイプのローパスフィルタであり、スイッチング増幅回路３から出力される出力信号ｏｕｔ(p)および反転出力信号ｏｕｔ(n)を平均化する。
【０１６８】
〔実施の形態９〕
図１８は、赤外線データ受信装置１１の構成を示している。
【０１６９】
図１８に示すように、赤外線データ受信装置１１は、受信部１２と、Ｄ級増幅器１３と、スピーカ１４とを有している。
【０１７０】
受信部１２は、ＰＤＭ変調またはＰＷＭ変調された光パルスからなるデータ列を受信してパルス信号に変換する。この受信部１２は、前述のＩｒＤＡ受信デバイスおよび赤外線リモコン受信デバイスが用いられており、赤外線データ送信装置（図示せず）とワイヤレスで通信する。Ｄ級増幅器１３は、前述のＤ級増幅器１が用いられる。
【０１７１】
上記のように構成される赤外線データ受信装置では、光パルスが受信部１２によって受信されて、パルス信号（ＰＤＭ信号またはＰＷＭ信号）に変換される。このパルス信号は、Ｄ級増幅器１３によって増幅され、その増幅出力でスピーカ１４が駆動される。
【０１７２】
Ｄ級増幅器１３は、前述のようにデッドタイムを簡素な構成で設定することができることにより小型化が容易である。したがって、赤外線データ受信装置１１は、そのようなＤ級増幅器１３を備えることによって、小型に形成することが容易である。
【０１７３】
なお、本実施の形態では、Ｄ級増幅器１３を赤外線データ受信装置に搭載した例について説明したが、それ以外に、電池駆動される携帯型の音声再生装置のような機器にＤ級増幅器１３を搭載してもよい。これにより、Ｄ級増幅器１３において貫通電流が低減されるので、貫通電流による電力消費を大幅に低減して、電池の消耗を抑えることができる。また、Ｄ級増幅器１３が小型に形成されることから、上記のような音声再生装置の小型化も容易になる。
【０１７４】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１７５】
本発明のＤ級増幅器は、デッドタイムを簡素な構成で設定できるように構成されているので、Ｄ級増幅器を電池駆動される音声再生用の小型機器に適用できる。
【図面の簡単な説明】
【０１７６】
【図１】本発明の実施の一形態を示すＤ級増幅器の構成を示すブロック図である。
【図２】上記Ｄ級増幅器における実施の形態１のスイッチング増幅回路の構成を示す回路図である。
【図３】図１のスイッチング増幅回路の充電時における等価回路を示す回路図である。
【図４】図１のスイッチング増幅回路の放電時における等価回路を示す回路図である。
【図５】（ａ）は上記Ｄ級増幅器におけるｐＭＯＳトランジスタのキャパシタンスモデルを示す回路図であり、（ｂ）は上記Ｄ級増幅器におけるｎＭＯＳトランジスタのキャパシタンスモデルを示す回路図であ。
【図６】上記スイッチング増幅回路の動作を示すタイミングチャートである。
【図７】上記Ｄ級増幅器における実施の形態２のスイッチング増幅回路の構成を示す回路図である。
【図８】上記Ｄ級増幅器における実施の形態３のスイッチング増幅回路の構成を示す回路図である。
【図９】上記Ｄ級増幅器における実施の形態４のスイッチング増幅回路の構成を示す回路図である。
【図１０】上記Ｄ級増幅器における実施の形態５のスイッチング増幅回路の構成を示す回路図である。
【図１１】図１０のスイッチング増幅回路の動作を示すタイミングチャートである。
【図１２】上記Ｄ級増幅器における実施の形態６のスイッチング増幅回路の構成を示す回路図である。
【図１３】図１２のスイッチング増幅回路の動作を示すタイミングチャートである。
【図１４】上記Ｄ級増幅器における実施の形態７のスイッチング増幅回路の構成を示す回路図である。
【図１５】図１４のスイッチング増幅回路の動作を示すタイミングチャートである。
【図１６】上記Ｄ級増幅器におけるハーフブリッジ型のローパスフィルタの構成を示す回路図である。
【図１７】上記Ｄ級増幅器におけるフルフブリッジ型のローパスフィルタの構成を示す回路図である。
【図１８】上記Ｄ級増幅器を含む赤外線データ受信装置の構成を示すブロック図である。
【図１９】従来の赤外線データ受信装置の構成を示すブロック図である。
【図２０】従来のＤ級増幅器のスイッチング増幅段の構成を示す回路図である。
【図２１】図２０のスイッチング増幅段の動作を示すタイミングチャートである。
【図２２】（ａ）ないし（ｄ）は図２０のスイッチング増幅段の動作における異なる状態を示す図である。
【図２３】従来の他のＤ級増幅器におけるデッドタイム生成回路およびスイッチング増幅段の構成を示す回路図である。
【図２４】図２３のデッドタイム調整回路およびスイッチング増幅段の動作を示すタイミングチャートである。
【符号の説明】
【０１７７】
１，１３      Ｄ級増幅器
３            スイッチング増幅回路
４            ローパスフィルタ
３１〜３７      スイッチング増幅回路
３１１，３２１，３３１，３４１，３５１，３６１，３７１，３７３  ハイサイドゲート駆動回路
３１２，３２２，３３２，３４２，３５２，３６２，３７２，３７４  ローサイドゲート駆動回路
３５４，３７６    遅延回路
３５７            デッドタイム生成回路（遅延時間付与回路）
３８１            デッドタイム生成回路（遅延時間付与回路）
１〜３７          スイッチング増幅回路
Ｃ１，Ｃ２        コンデンサ
ＧＨ１，ＧＨ２    ハイサイドゲート
ＧＬ１，ＧＬ２    ローサイドゲート
ＨＳＷ            ハイサイドスイッチング素子
ＬＳＷ            ローサイドスイッチング素子
Ｒ１〜Ｒ４        抵抗
Ｑ１，Ｑ３        ｐＭＯＳトランジスタ
Ｑ２，Ｑ４        ｎＭＯＳトランジスタ
Ｑ５，Ｑ７        ｐＭＯＳトランジスタ
Ｑ６，Ｑ８        ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007124574.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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