(57)【要約】【課題】複数のＳＤＲＡＭを並列に動作させて、ＳＤＲＡＭのクロック周波数を変えずに高速アクセスする。【解決手段】メモリＬＳＩ３０は、ＳＤＲＡＭの同期クロック信号ＣＬＫ１から等分の遅延時間を持つ複数のクロックＣＬＫａ、ＣＬＫｂ、ＣＬＫｃを生成し、複数のＳＤＲＡＭ３１、３２、３３からそれぞれのクロックでデータを読み出す。読み出したデータは、ラッチ回路でラッチした後に、１つのバスに順次に出力される。メモリコントローラ１０は、バスから順次に読み出されたデータをラッチ回路に入力し、ラッチ回路はバス幅拡張回路を介して内部拡張バスに一斉に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＳＤＲＡＭを有するメモリＬＳＩのためのメモリ制御回路において、
読出しクロック信号から該読出しクロック信号の１周期内で且つ順次に遅延した複数の遅延クロック信号を生成する遅延クロック生成回路と、
前記遅延クロック信号に基づいて前記複数のＳＤＲＡＭからデータを順次に読み出し、該読み出したデータを順次に出力する読出し回路と、
前記順次に出力される読出しデータを、前記読出しクロック信号と同じ周期を持つ読出しタイミング信号に同期させて同時に出力する出力回路とを備えることを特徴とするメモリ制御回路。
【請求項２】
前記遅延クロック生成回路は、前記複数のＳＤＲＡＭに対応して配設される、それぞれが固定した遅延時間に基づいて前記読出しクロック信号を遅延させる複数のクロック遅延回路を有する、請求項１に記載のメモリ制御回路。
【請求項３】
前記クロック生成回路は、所定の遅延時間を設定する遅延時間設定回路と、該遅延時間設定回路で設定された遅延時間で前記読出しクロック信号を遅延する第１の遅延回路と、該第１の遅延回路又は他の遅延回路で遅延されたクロック信号を前記設定された遅延時間で遅延する少なくとも１つの第２の遅延回路とを有する、請求項１に記載のメモリ制御回路。
【請求項４】
前記読出し回路は、前記複数のＳＤＲＡＭに対応して配設される、それぞれが対応するＳＤＲＡＭから読み出されたデータを、所定の期間は出力し残りの期間はマスクする複数のマスク回路と、該複数のマスク回路の出力の論理和を出力するＯＲ回路とを有する、請求項１〜３の何れか一に記載のメモリ制御回路。
【請求項５】
前記出力回路は、
前記複数のＳＤＲＡＭに対応して配設される、それぞれが対応するＳＤＲＡＭからの読出しデータのラッチタイミングに基づいて、前記読出しタイミング信号を遅延してラッチタイミング信号を生成する複数の遅延回路と、
前記複数の遅延回路に対応して配設される、それぞれが対応するラッチタイミング信号に基づいて対応するＳＤＲＡＭからの読出しデータをラッチする複数のデータラッチ回路とを有する、請求項１〜４の何れか一に記載のメモリ制御回路。
【請求項６】
前記複数のデータラッチ回路からそれぞれのデータバスに出力されるラッチデータを、拡張データバスにまとめて出力するバス幅拡張回路を更に備える、請求項５に記載のメモリ制御回路。
【請求項７】
前記複数のデータラッチ回路から出力されるラッチデータを入力し、該入力したラッチデータを、前記読出しクロック信号よりも高い周波数を持つクロック信号に同期させて出力するＦＩＦＯ回路を更に備える、請求項５に記載のメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路に関し、更に詳しくは、半導体メモリから読み出されるデータをＣＰＵに出力するためのメモリ制御回路に関する。
【背景技術】
【０００２】
ＩＴ機器の多様化、多機能化、高速化に伴い、ＣＰＵやＩＴ機器のシステム全体の処理速度が飛躍的に向上している。しかし、ＣＰＵの処理速度に比べてメモリのデータレートは１／３、１／４、またはそれ以上に遅いのが現実である。高速なメモリの開発には、多大なコストと期間とが必要であり、現時点でＣＰＵの性能向上に追いついていない。このため、既存のメモリを利用して、高速なデータレートを実現するメモリ開発が望まれている。
【０００３】
特許文献１には、読出し／書込みのクロック速度を変えずにデータ転送レートを高速化する半導体記憶装置が記載されている。同公報に記載の半導体記憶装置では、１つのパッケージ内に２個のＤＤＲ−ＤＲＡＭを設け、外部クロックから、この外部クロックと同一周波数で同一位相の第１クロックと、外部クロックと同一周波数で１／４位相ずれた第２クロックとを発生するクロック発生回路を設け、第１クロックと第２クロックを２個のＤＤＲ−ＤＲＡＭにクロックとして供給する。このため、２個のＤＤＲ−ＤＲＡＭは、クロックが１／４位相ずれて動作する。
【０００４】
各ＤＤＲ−ＤＲＡＭからのデータの出力がクロックの１／２周期で行われると２つのＤＤＲ−ＤＲＡＭからのデータの出力が重なるため、第１クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にする。第２のメモリデバイスのデータ出力部は、第２クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にする。これにより読み出し時のデータの衝突が回避され、双方のＤＲＡＭから読み出されたデータが出力される。
【特許文献１】特開２００２−１５５６７号公報（図１、段落００１０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載の半導体記憶装置には、双方のＤＲＡＭから読み出されたデータをどのように出力するかについては記載がない。従って、双方のＤＲＡＭから読み出されたデータを、読出しデータを利用する回路で有効に利用できるように出力するメモリ制御回路が望まれている。
【０００６】
上記に鑑み、本発明は、上記特許文献１に記載の半導体記憶装置の複数のＳＤＲＡＭ装置から読み出されたデータを高速にＣＰＵに与えるために好適なメモリ制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明のメモリ制御回路は、複数のＳＤＲＡＭを有するメモリＬＳＩのためのメモリ制御回路において、
読出しクロック信号から該読出しクロック信号の１周期内で且つ順次に遅延した複数の遅延クロック信号を生成する遅延クロック生成回路と、
前記遅延クロック信号に基づいて前記複数のＳＤＲＡＭからデータを順次に読み出し、該読み出したデータを順次に出力する読出し回路と、
前記順次に出力される読出しデータを、前記読出しクロック信号と同じ周期を持つ読出しタイミング信号に同期させて同時に出力する出力回路とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明のメモリ制御回路によると、複数のＳＤＲＡＭから順次に出力される読出しデータを、外部から供給される読出しクロック信号と同じ周期を持つ読出しタイミング信号に同期させて同時に出力する出力回路を備える構成により、メモリＬＳＩを制御するメモリコントローラ或いは読出しデータを利用するＣＰＵ側で読出しデータの処理が容易になる。
【０００９】
本発明のメモリ制御回路の好ましい態様では、前記クロック生成回路は、前記複数のＳＤＲＡＭに対応して配設される、それぞれが固定した遅延時間に基づいて前記読出しクロック信号を遅延させる複数のクロック遅延回路を有する。固定した遅延時間に基づいて遅延を行うクロック遅延回路を採用することにより、ＤＬＬ（Delay Locked Loop）を採用するメモリ制御回路とは異なり、読出しクロック信号を停止させても、クロック遅延回路の機能に障害が生じなく、メモリアクセスがないときには、読出しクロック信号を停止させて電力削減が可能になる。
【００１０】
また、前記クロック生成回路が、所定の遅延時間を設定する遅延時間設定回路と、該遅延時間設定回路で設定された遅延時間で前記読出しクロック信号を遅延する第１の遅延回路と、該第１の遅延回路又は他の遅延回路で遅延されたクロック信号を前記設定された遅延時間で遅延する少なくとも１つの第２の遅延回路とを有することも本発明の好ましい態様である。この場合、遅延クロック信号の遅延時間にばらつきがなく均等になるので、良好な読出しタイミングが得られる。
【００１１】
更に、前記読出し回路が、前記複数のＳＤＲＡＭに対応して配設される、それぞれが対応するＳＤＲＡＭから読み出されたデータを、所定の期間は出力し残りの期間はマスクする複数のマスク回路と、該複数のマスク回路の出力の論理和を出力するＯＲ回路とを有することも本発明の好ましい態様である。この場合、簡素な構成で読出し回路に必要な機能が得られる。
【００１２】
更に、前記出力回路が、前記複数のＳＤＲＡＭに対応して配設される、それぞれが対応するＳＤＲＡＭからの読出しデータのラッチタイミングに基づいて、前記読出しタイミング信号を遅延してラッチタイミング信号を生成する複数の遅延回路と、前記複数の遅延回路に対応して配設される、それぞれが対応するラッチタイミング信号に基づいて対応するＳＤＲＡＭからの読出しデータをラッチする複数のデータラッチ回路とを有することも本発明の好ましい態様である。簡素な構成で出力回路に必要な機能が得られる。
【００１３】
更に、上記データラッチ回路を有する出力回路に後続して、前記複数のデータラッチ回路からそれぞれのデータバスに出力されるラッチデータを、拡張データバスにまとめて出力するバス幅拡張回路を更に備えることも本発明の好ましい態様である。読出しクロックの周期を変更することなく、実効的な読出し速度が向上する。
【００１４】
上記に代えて、データラッチ回路を有する出力回路に後続して、前記複数のデータラッチ回路から出力されるラッチデータを入力し、該入力したラッチデータを、前記読出しクロック信号よりも高い周波数を持つクロック信号で出力するＦＩＦＯ回路を更に備えることも好ましい。読出しデータを実際に使用するＣＰＵなどが、用いる高速クロック信号を使用することにより、読出しデータのその後の処理が容易になる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の原理を示す機能ブロック図である。同図に示すように、本発明では、メモリコントローラ１０側から出力されるＳＤＲＡＭ用同期クロック信号ＣＬＫ１をメモリＬＳＩ３０の内部で遅延回路を通し、複数のＳＤＲＡＭ３１、３２、３３に供給する。ＳＤＲＡＭ３１、３２、３３からそれぞれ出力された読出しデータは、ひとつのバスに集約されて、データストローブ信号ＤＱＳ（ｒ）と共にメモリコントローラ１０に出力される。
【００１６】
メモリコントローラ１０では、ストローブ信号ＤＱＳ（ｒ）を遅延回路に通し、集約されたデータのそれぞれをラッチする。この例では、３つの低速のＳＤＲＡＭ３１、３２、３３を並列動作させることにより、同期クロック信号ＣＬＫ１に対し、３倍のデータレートを実現し、実効的にＳＤＲＡＭのデータレートを上げ、ＣＰＵの動作速度に近づけることが出来る。また、既存のＳＤＲＡＭ３１、３２、３３を複数組み合わせて利用するので、新たにＳＤＲＡＭを設計する必要がなく、メモリ開発のための期間と労力が軽減される。更に、データレートに対して同期クロック信号ＣＬＫ１の周波数は１／３しかなく、低いクロック周波数の採用によって、配線遅延や雑音などの増大を防止できる。
【００１７】
以下、図面を参照し、本発明の実施形態について詳細に説明する。まず、図２〜図４を用いて、本発明の第１の実施形態の構成について説明する。図２は、メモリＬＳＩ３０が、メモリコントローラ１０から入力されるＳＤＲＡＭ用同期クロック信号ＣＬＫ１を、各ＳＤＲＡＭ３１、３２、３３に供給する回路部分を示すブロック図である。メモリＬＳＩ３０は、並列に動作する３つのＳＤＲＡＭ３１、３２、３３を有する。同期クロック信号ＣＬＫ１は、遅延なしでクロックＣＬＫａとして、ＳＤＲＡＭ３１に供給される。また、遅延設定部（ＤＬＬ）３４によって決定された遅延時間に従って、遅延回路３６を通して、クロックＣＬＫｂとしてＳＤＲＡＭ３２に供給される。更に、遅延設定部３５によって決定された遅延時間に従って、遅延回路３７を通して、クロックＣＬＫｃとしてＳＤＲＡＭ３３に供給される。このように、メモリＬＳＩ３０では、メモリコントローラ１０から入力する同期クロック信号ＣＬＫ１に、それぞれ異なる遅延時間を付加して、複数のＳＤＲＡＭ３１、３２、３３に供給している。なお、ＤＬＬ（Delay Locked Loop）に代えて、固定遅延時間設定回路を用いれば、メモリアクセスが発生しないときには、読出しクロック信号ＣＬＫ１の供給を停止して動作電力の削減が可能になる。
【００１８】
図３は、メモリＬＳＩ３０からのデータ送信部の構成を示す。ＳＤＲＡＭ３１から出力されたデータは、マスク回路３８で、同期クロック信号ＣＬＫ１の周期の１／３だけを残し、残りはマスクされる。ＳＤＲＡＭ３２から出力されたデータも同様に、１／３周期だけを残し、マスク回路３９によってマスクされる。ＳＤＲＡＭ３３から出力されたデータも同様に、マスク回路４０によって、該当１／３周期分のみを残してマスクされる。これらのデータが、データバス（ＢＵＳ（ａ）、（ｂ）、（ｃ））４３、４４、４５を介してＯＲ回路４１に供給される。データバス４３、４４、４５の各データは、ＯＲ回路４１によってひとつのデータバスＢＵＳ（ｓ）を経由してデータに集約され、同期回路４２で、ストローブ信号ＤＱＳ（ｒ）と同期化され、読出しデータＤＱとしてメモリコントローラ１０に出力される。
【００１９】
図４は、メモリコントローラ１０側のデータ受信部を示す。データ受信部は、遅延設定部１１、１２、１３と、遅延回路１４、１５、１６と、データラッチ回路１７、１８、１９と、バス幅拡張回路２０とから構成される。メモリＬＳＩ３０から出力されてきたストローブ信号ＤＱＳ（ｒ）を、遅延設定部１１（ＤＬＬ）により決定された遅延時間分遅らせる遅延回路１４、遅延設定部１２により決定された遅延時間分遅らせる遅延回路１５、及び、遅延設定部１３により決定された遅延時間分遅らせる遅延回路１６にそれぞれ通し、データＤＱの有効タイミングに、内部データストローブ信号のクロッキングタイミングを合わせる。データラッチ回路１７、１８、１９において、それぞれ１／３周期ずつ遅延のかかった内部ストローブ信号により、データラッチが行われる。ラッチされたデータは、バス幅拡張回路２０によって、受信したデータ幅の３倍のバス幅に拡張され、内部拡張バス２１へと送られる。なお、ＤＬＬに代えて固定遅延時間設定部を用いることもでき、この場合読出しクロック信号ＣＬＫ１の供給停止が可能になる。 
【００２０】
上記実施形態のメモリＬＳＩ３０は以下のように動作する。図５は、各ＳＤＲＡＭに入力されるクロックＣＬＫa、ＣＬＫｂ、ＣＬＫｃ示す。クロックＣＬＫａは、メモリコントローラから入力された同期クロック信号ＣＬＫ１そのものであり、ＳＤＲＡＭ３１に入力される。クロックＣＬＫｂは、同期クロック信号ＣＬＫ１を遅延回路３６で遅延時間（ｔｂ）遅らせて、ＳＤＲＡＭ３２に入力される。クロックＣＬＫｃは、同期クロック信号ＣＬＫ１を遅延回路３７で遅延時間ｔｃ遅らせて、ＳＤＲＡＭ３３に入力される。 
【００２１】
図６は、メモリＬＳＩ３０から出力されるデータの生成タイミング図を示す。データバス（ａ）４３は、ＳＤＲＡＭ３１から出力されるストローブ信号ＤＱＳ（ａ）の立ち上がりタイミングから、１／３周期だけを有効データとして受け取る。それ以外の部分は、マスク回路３８によってマスクされる。データバス（ｂ）４４は、ＳＤＲＡＭ３２から出力されるストローブ信号ＤＱＳ（ｂ）の立ち上がりタイミングから、１／３周期だけを有効データとして受け取る。それ以外の部分は、マスク回路３９によってマスクされる。データバス（ｃ）４５は、ＳＤＲＡＭ３３から出力されるストローブ信号ＤＱＳ（ｃ）の立ち上がりタイミングから、１／３周期だけを有効データとして受け取る。それ以外の部分は、マスク回路４０によってマスクされる。これらのマスク回路３８、３９、４０を通し、ＯＲ回路４１によって、ＯＲ処理してメモリＬＳＩ３０の出力データが生成される。この出力データは、同期回路４２によって、ストローブ信号ＤＱＳ（ｒ）に同期化されて、出力データＤＱとしてメモリＬＳＩ３０から出力される。
【００２２】
マスク回路３８、３９、４０の動作について、ＳＤＲＡＭ３１のマスク回路３８を例に挙げて説明する。マスク回路３８は、ＳＤＲＡＭ３１のストローブ信号ＤＱＳ（ａ）の立ち上がりから、データバス（ａ）４３からのデータを有効とし、その後、ストローブ信号（ｂ）がＨレベルになる期間と、ストローブ信号（ａ）及び（ｂ）がＬレベルで且つストローブ信号（ｃ）がＨレベルとなる期間とにマスクを掛ける。これによって、立ち上がりから１／３周期分のデータがデータバス（ａ）から取り込める。データバス（ｂ）及び（ｃ）からも同様にデータが取り込まれる。データバス（ｓ）は、データバス（ａ）、（ｂ）、（ｃ）の各データをまとめて、１つのデータにする。
【００２３】
図７は、メモリコントローラ１０でのデータラッチタイミングを示す。メモリＬＳＩ３０から送られてきたストローブ信号ＤＱＳ（ｒ）を、遅延設定部１１によって決定された遅延時間分（ｄａ）遅らせ、ラッチタイミングを、入力データバス（ｓ）の有効データAAAAの中央付近になるように遅延させた内部ストローブ信号ＤＱＳ（ａ１）を生成する。また、ストローブ信号ＤＱＳ（ｒ）を、遅延設定部１２によって決定された遅延時間分（ｄｂ）遅らせ、ラッチタイミングを、入力データバス（ｓ）の有効データBBBBの中央付近になるように遅延させた内部ストローブ信号ＤＱＳ（ｂ１）を生成する。更に、ストローブ信号ＤＱＳ（ｒ）を、遅延設定部１３によって決定された遅延時間分（ｄｃ）遅らせ、ラッチタイミングを、入力データバス（ｓ）の有効データCCCCの中央付近になるように遅延させた内部ストローブ信号ＤＱＳ（ｃ１）を生成する。
【００２４】
バス幅拡張回路２０は、データラッチ回路１７、１８、１９がそれぞれの内部ストローブ信号ＤＱＳ（ａ１）、（ｂ１）、（ｃ１）でラッチしたデータをシフトし、且つ、同期クロック信号ＣＬＫ１を利用して同期化する。これによって、同期クロック信号ＣＬＫ１に同期したデータが、一斉に内部拡張バスＢＵＳ（ｉ）２１に向けて出力される。
【００２５】
上記実施形態では、複数のＳＤＲＡＭ３１、３２、３３を並列動作させることにより、同期クロック信号ＣＬＫ１の数倍のデータレートを実現できる。また、並列動作させるＳＤＲＡＭの数などを調整することにより、ＣＰＵやシステムの要求に柔軟に対応できる。更に、既存のＳＤＲＡＭを使用することで、メモリＬＳＩ３０の開発コスト及び開発期間が少なくて済む。更には、特許文献１と比較すると、高速なデータレートを有しながらも、同期クロック信号ＣＬＫ１が低速であることから、システム全体の消費電流を下げることが出来る。更に、遅延回路の遅延時間に、ＤＬＬではなく固定の遅延設定部により決定される固定の遅延時間を用いれば、ＳＤＲＡＭへのアクセスがない時には、こまめに同期クロック信号ＣＬＫ１を停止することができる。
【００２６】
図８は、本発明の第２の実施形態に係るメモリ制御回路で採用されるメモリＬＳＩの受信部のブロック図である。同図は、メモリＬＳＩ３０ａが、メモリコントローラ１０から入力される同期クロック信号ＣＬＫ１を、各ＳＤＲＡＭ３１、３２、３３に供給する回路部分を示している。本実施形態では、遅延設定部３４を１つにして、ＳＤＲＡＭ３２及び３３に与えるクロックＣＬＫｂ、ＣＬＫｃの生成に際して、共通の遅延時間を設定している。つまり、クロックＣＬＫｂはクロックＣＬＫａ（ＣＬＫ１）から所定の遅延時間を持ち、また、クロックＣＬＫｃはクロックＣＬＫｂから所定の遅延時間を持つ。これにより、各クロックは、同期クロック信号ＣＬＫ１の周期を３等分した遅延時間を順次に持っている。同じ遅延設定部３４を採用することにより、ばらつきがない等量の遅延時間が得られ、回路構成も簡素になる。
【００２７】
図９は、本発明の第３の実施形態におけるメモリコントローラの受信部を示すブロック図である。本実施形態では、メモリコントローラ１０ａからの出力データを、バス幅を拡張するのではなく、ＣＰＵ内部の高速な内部クロックによって、ＳＤＲＡＭ用同期信号ＣＬＫ１よりも速い速度で取り出すものである。データラッチ回路１７、１８、１９への入力までは、第１の実施形態のメモリコントローラ１０の構成と同様である。本実施形態では、データラッチ回路１７、１８、１９の出力をＦＩＦＯ回路（先入れ先出し回路）２２に入力し、ＣＰＵの高速クロックでＦＩＦＯ回路２２から取り出し、ＣＰＵの高速内部バス２３を利用して、図示しないＣＰＵに転送している。
【００２８】
ＣＰＵの内部クロック信号は、一般に、ＳＤＲＡＭ用同期クロック信号ＣＬＫ１に比して高速である。このため、本実施形態のように、メモリコントローラ１０ａの出力段にＦＩＦＯ回路２２を備えることで、高速内部バス２３に同時にデータを出力していくことが可能である。 
【００２９】
上記実施形態では、メモリＬＳＩが３つのＳＤＲＡＭを有する例を示したが、システムの要求性能によって、ＳＤＲＡＭの個数はフレキシブルに変更可能である。また、上記実施形態では、ＳＤＲＡＭとしてＳＤＲ(Single data rate)−ＳＤＲＡＭを例示したが、本発明は、ＤＤＲ(Double data rate)―ＳＤＲＡＭにも同様に適用可能である。
【００３０】
また、上記実施形態では、メモリＬＳＩからの読出し処理について説明したが、書込み処理については、クロック信号は読出しの場合と同様にし、データの流れを読出し処理とは逆のデータの流れとすればよく、同様に高速に行うことが出来る。更に、本発明はメモリＬＳＩにＳＤＲＡＭを備える例を示したが、別の型式の半導体記憶装置、例えばＳＲＡＭなどのメモリに適用することも可能である。
【００３１】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明のメモリ制御回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３２】
【図１】本発明のメモリ制御回路の原理を示す模式図。
【図２】メモリＬＳＩの回路部分を示すブロック図。
【図３】メモリＬＳＩのデータ送信部を示すブロック図。
【図４】メモリコントローラのデータ受信部を示すブロック図。
【図５】メモリＬＳＩで利用するクロック信号を示すタイミング図。
【図６】メモリＬＳＩの出力データを示すタイミング図。
【図７】メモリコントローラのデータラッチタイミングを示すタイミング図
【図８】本発明の第２の実施形態のメモリ制御回路におけるメモリＬＳＩの受信部の構成を示すブロック図。
【図９】本発明の第３の実施形態に係るメモリ制御回路のメモリコントローラの受信部を示すブロック図。
【符号の説明】
【００３３】
１０、１０ａ：メモリコントローラ
１１〜１３：遅延設定部（ＤＬＬ）
１４〜１６：遅延回路
１７〜１９：データラッチ回路
２０：バス幅拡張回路
２１：内部拡張バス
２２：ＦＩＦＯ回路
２３：高速内部バス
３０、３０ａ：メモリＬＳＩ
３１〜３３：ＳＤＲＡＭ
３４、３５：遅延設定部
３６、３７；遅延回路
３８〜４０：マスク回路
４１：ＯＲ回路
４２：同期回路
４３〜４５：データバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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