(57)【要約】【課題】相変化メモリ装置のメモリセルのリセット電流を低減する方法を提供する。【解決手段】この方法は第１結晶相を含む相変化物質の少なくとも一部を第２結晶相及び非結晶相のうち１つに変換させることを具備する。第２結晶相は第１結晶相より容易に非結晶相に遷移する。例えば、第１結晶相は六方最密構造とすることができ、第２結晶相は面心立方構造とすることができる。【選択図】図６
2007323800.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリ装置のメモリセル内における相変化物質の一部をリセットするリセット電流を低減する方法において、
第１結晶相を含む前記相変化物質の少なくとも一部を第２結晶相及び非結晶相のうち１つに変換する段階を含み、前記第２結晶相は前記第１結晶相より容易に非結晶相に遷移することを特徴とする方法。
【請求項２】
前記第１結晶相は、六方最密構造を有することを特徴とする請求項１記載の方法。
【請求項３】
前記第２結晶相は、面心立方構造を有することを特徴とする請求項２記載の方法。
【請求項４】
前記第２結晶相は、面心立方構造を有することを特徴とする請求項１記載の方法。
【請求項５】
前記変換段階は、前記第１結晶相を前記第２結晶相及び非結晶相のうち１つに変換するように熱処理を実行することを特徴とする請求項１記載の方法。
【請求項６】
前記熱処理は、前記第１結晶相を非結晶相に変換するように前記相変化物質の溶融点より高い温度で急速熱処理を実行することを特徴とする請求項５記載の方法。
【請求項７】
前記変換段階後に前記相変化物質の少なくとも一部を前記第２結晶相に変化させる段階をさらに含むことを特徴とする請求項５記載の方法。
【請求項８】
前記変換段階は、前記相変化物質を前記相変化物質の溶融点以下の温度において所定期間の間ベーキングすることを特徴とする請求項７記載の方法。
【請求項９】
前記変換段階は、電流を前記相変化物質に印加することを特徴とする請求項１記載の方法。
【請求項１０】
前記印加された電流は、前記変換段階が実行されない場合のリセット電流よりも高いことを特徴とする請求項９記載の方法。
【請求項１１】
前記印加された電流は、前記変換段階が実行されない場合のリセット電流よりも高いか、または１．１倍に等しいことを特徴とする請求項１０記載の方法。
【請求項１２】
前記印加された電流が増加することによって、前記変換段階後の前記リセット電流は減少することを特徴とする請求項１０記載の方法。
【請求項１３】
前記変換段階は、電流を印加して前記変換段階後の前記リセット電流が前記変換段階前の前記リセット電流よりも少なくとも２０％小さなことを特徴とする請求項１０記載の方法。
【請求項１４】
前記変換段階は、前記第１結晶相が非結晶相に変換する位のパルス幅を有する電流を印加することを特徴とする請求項１０記載の方法。
【請求項１５】
前記変換段階は、前記第１結晶相が第２結晶相に変換する位のパルス幅を有する電流を印加することを特徴とする請求項１０記載の方法。
【請求項１６】
前記変換段階の前に前記相変化物質のうち前記第１結晶相ではない部分を前記第１結晶相に変化させる段階をさらに含むことを特徴とする請求項９記載の方法。
【請求項１７】
前記変化段階は、前記相変化物質の溶融点以下の温度において所定期間の間、前記相変化メモリ装置をベーキングすることを特徴とする請求項１６記載の方法。
【請求項１８】
前記変換段階は、前記相変化物質の残り部分が前記第１結晶相に残っているように前記相変化物質の一部のみを変換させることを特徴とする請求項１６記載の方法。
【請求項１９】
前記第１結晶相は、前記第２結晶相よりも低い抵抗を有することを特徴とする請求項１記載の方法。
【請求項２０】
相変化メモリ装置のメモリセル内における相変化物質の一部を非結晶相にリセットするリセット電流を低減する方法において、
混合相状態の前記相変化物質の少なくとも一部を単一相状態に変換する段階を含むことを特徴とする方法。
【請求項２１】
前記変換段階は、混合された結晶相状態の前記相変化物質の少なくとも一部を単一相状態に変換することを特徴とする請求項２０記載の方法。
【請求項２２】
前記単一相状態は、非結晶相であることを特徴とする請求項２１記載の方法。
【請求項２３】
前記単一相状態は、単一結晶相であることを特徴とする請求項２１記載の方法。
【請求項２４】
相変化メモリ装置のメモリセル内における相変化物質の一部を非結晶相にリセットするリセット電流を低減する方法において、
電流を前記相変化物質に印加する段階を含み、前記印加段階後の前記相変化物質の前記リセット電流が前記印加段階前の前記リセット電流よりも低いことを特徴とする方法。
【請求項２５】
前記印加段階においては電流が印加され、結晶相にセットされた場合の前記相変化物質の一部分による抵抗であるセット抵抗が、前記印加段階後には前記印加段階前のセット抵抗よりも低くなることを特徴とする請求項２４記載の方法。
【請求項２６】
前記印加段階においてはセット抵抗及びリセット抵抗間のマージンが増加するように電流が印加され、前記セット抵抗は結晶相にセットされた場合の前記相変化物質の一部分による抵抗であり、前記リセット抵抗は非結晶相にセットされた場合の前記相変化物質の一部分による抵抗であることを特徴とする請求項２４記載の方法。
【請求項２７】
相変化メモリ装置のメモリセル内における相変化物質の一部を非結晶相にリセットするリセット電流を低減する方法において、
前記相変化メモリ装置に熱処理を実行する方法を含み、前記実行段階後の前記相変化物質のリセット電流が前記実行段階前のリセット電流よりも低いことを特徴とする方法。
【請求項２８】
上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に配置される相変化物質とを含み、前記相変化物質は全体的に単一相であり、前記単一相は非結晶相及び面心立方構造相のうち１つであることを特徴とする相変化メモリ装置。
【請求項２９】
上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に配置される相変化物質とを含み、前記相変化物質は前記下部電極と接触する下部と、残り部分を含み、前記下部は第１結晶相及び非結晶相のうち１つであり、前記残り部分は少なくとも第２結晶相を含み、前記第１結晶相は前記第２結晶相より容易に前記非結晶相に遷移することを特徴とする方法。
【請求項３０】
相変化物質を有する少なくとも１つのメモリセルを含む相変化メモリ装置の動作を向上させる方法において、
前記相変化物質の一部を結晶相から非結晶相に変化させるのに必要なエネルギーが減少するように前記相変化物質を処理する段階を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置のメモリセル内における相変化物質の一部をリセットするためのリセット電流を低減する方法及び相変化メモリ装置（ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  Ａ  ＲＥＳＥＴ  ＣＵＲＲＥＮＴ  ＦＯＲ  ＲＥＳＥＴＴＩＮＧ  Ａ  ＰＯＲＴＩＯＮ  ＯＦ  Ａ  ＰＨＡＳＥ  ＣＨＡＮＧＥ  ＭＡＴＥＲＩＡＬ  ＩＮ  Ａ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＯＦ  Ａ  ＰＨＡＳＥ  ＣＨＡＮＧＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＴＨＥ  ＰＨＡＳＥ  ＣＨＡＮＧＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ）に関するものである。
【背景技術】
【０００２】
図１は、従来技術の相変化メモリセルの構造を示す図である。図示のように、下部絶縁層１０２が基板１００上に形成される。第１コンタクトホール１０５は下部絶縁層１０２内に形成され、下部電極１１３（ヒーターの場合もある）は第１コンタクトホール１０５内に形成される。通常、下部電極１１３はＴｉＡｌＮ、ＴｉＮなどからなる。相変化物質１１５は下部電極１１３上の下部絶縁層１０２上に形成される。通常、相変化物質はＧｅ２Ｓｂ２Ｔｅ５などのようなカルコゲン化物である。上部電極１１９が相変化物質１１５上に形成される。上部電極１１９はＴｉＮ、ＴａＮ、ＷＮなどから形成することができる。上部絶縁層１２２が基板１００上に形成される。第２コンタクトホール１２５は上部絶縁層１２２内に形成されて上部電極１１９の一部を露出する。伝導性プラグ１２７は第２コンタクトホール１２５内に形成される。伝導性プラグ１２７はＷ、Ａｌ、Ｃｕなどから形成することができる。金属パターン１２９（例えば、伝導性ライン）はその後プラグ１２７と接触する上部絶縁層１２２上に形成することができる。金属パターンはプラグ１２７と同じ物質で形成することができる。通常、金属パターン１２９は図１の相変化メモリセルを有する相変化メモリ装置のビットラインである。
【０００３】
図１のメモリセルは相変化物質１１５に対して熱を加えることによってプログラミング可能となる。熱の印加は電流を相変化物質１１５（例えば、電流を上部電極１１９に印加することによって）を通過させることによって実行することができる。図２Ａは、電流リセットパルスと相変化物質１１５をプログラミングするための電流セットパルスを示す図である。図２Ａに示すように、リセットパルスが短時間供給される高電流である一方、セットパルスは長時間供給される低電流である。図２Ｂに示すように、リセットパルスは相変化物質１１５の抵抗を増加させる効果を有する一方、セットパルスは相変化物質１１５の抵抗を低減する効果を有する。抵抗の変化は、おおよそ相変化物質１１５の状態が変化しただけ起きることになる。リセットパルスは図３に示すように相変化物質のプログラミング可能な体積部分を非結晶質となるようにする。対照的に、セットパルスは相変化物質１１５のプログラミング可能な体積部分を結晶質となるようにする。さらに高い抵抗の非結晶状態は一般的にロジック“１”の保存に該当し、さらに低い抵抗の結晶質状態はロジック“０”の保存に該当する。
【０００４】
低電力消費を維持するため、リセット電流及びセット電流の両方を相対的に低くすることが好ましい。しかしながら、リセット作業の結果としての相変化物質の抵抗がセット作業後の相変化物質の抵抗に対してできるだけ大きな差を有することが好ましい。一般的にリセット電流の低減と共に、リセット及びセット状態間の抵抗差は縮小される。したがって、低いセット及びリセット電流を得ることを妥協して、セット及びリセット抵抗において好ましい差が維持されることになる。
【０００５】
特許文献１には、相変化物質を結晶状態に変化させるためのセットプログラム動作の速度を改善することができる方法が開示されている。
【特許文献１】米国特許出願公開第２００５／００２９５０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、相変化メモリセルのリセット電流を低減する方法を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、相変化メモリセルのリセット電流を低減するのに好適な相変化メモリ素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、相変化メモリ装置のメモリセル内における相変化物質の一部をリセットするためのリセット電流を低減する方法及び相変化メモリ装置を提供する。方法は、第１結晶相を含む相変化物質の少なくとも一部を第２結晶相及び非結晶相のうち１つに変換させることを含む。第２結晶相は第１結晶相より容易に非結晶相に遷移する。例えば、第１結晶相は六方最密構造とすることができ、第２結晶相は面心立方構造とすることができる。
【０００９】
一実施形態において、変換は熱処理を介して実行される。例えば、相変化物質の溶融点より高い温度での急速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）は第１結晶相を非結晶相に変換するように実行することができる。
【００１０】
他の実施形態によって、熱処理は相変化メモリ装置を所定期間、相変化物質の溶融点より低い温度においてベーキングして第１結晶相を第２結晶相に変換させるような段階を含むことができる。
【００１１】
本発明の他の実施形態において、変換段階は電流を相変化物質に印加することによって達成できる。例えば、変換段階が実行されない場合、印加された電流はリセット電流より大きい。さらに詳しい例として、変換段階が実行されない場合、印加された電流はリセット電流の１．１倍とすることができる。本発明の他の実施形態において、電流の印加は前述のように相変化メモリ装置のベーキングの後に実行される。
【００１２】
本発明の他の実施形態において、リセット電流の低減は混合された相状態の相変化物質の少なくとも一部を単一相状態に変換することによって得られる。例えば、混合された結晶相状態の相変化物質の少なくとも一部は単一相状態に変化される。相状態は非結晶質相とすることができ、単一結晶相とすることができる。
【００１３】
本発明は、さらに相変化メモリ装置に関するものである。
【００１４】
一実施形態において、相変化メモリ装置は、上部電極、下部電極、及び上／下部電極間に配置される相変化物質を含む。相変化物質は全体的に単一相とすることができ、単一相は非結晶相及び面心立方構造相のうち１つとすることができる。
【００１５】
一実施形態において、相変化物質は下部電極と接触する下部、及び残余部分を含む。下部は第１結晶相及び非結晶相のうち１つとすることができる。残余部分は少なくとも第２結晶相を含む。第１結晶相は第２結晶相より容易に非結晶相に遷移する。
【発明の効果】
【００１６】
本発明は、相変化メモリセルのリセット電流を顕著に低減させるための方法を提供する。さらに、相変化メモリセルのセット状態とリセット状態との抵抗差を増加させることができるメリットがある。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００１８】
図１に示すような相変化メモリセルを採用する相変化メモリ装置の動作の前に、ファイアリング動作を実行することができる。ファイアリング動作は相変化物質の少なくとも一部内に熱を発生させ、相変化物質を伴う次の動作で改善された結果が得られるようにする動作である。本発明において改善されたことの１つは低減されたリセット電流である。
【００１９】
図４は、初期ファイアリング実行前の相変化物質のセット抵抗分布を説明する図である。図４を参照すると、領域ｉにおいて、セット抵抗値は広く分布し、平均セット抵抗値は高い。よって、判読作業の際に誤りが発生することもあり、それによって効率が低下する。
【００２０】
図５は、初期ファイアリング実行後の相変化物質のセット抵抗分布を説明する図である。図５を参照すると、領域ｉｉにおいて、セット抵抗値は狭い幅に均一に分布し、平均セット抵抗値は初期ファイアリング実行前の相変化物質のものより低い。初期ファイアリング動作は相変化メモリ装置にさらに安定した判読動作を提供するように実行される。
【００２１】
例示を目的として、本発明の実施形態を相変化メモリセルが図１に示す構造を有することを仮定して説明する。しかしながら、当業者なら他の相変化メモリセル構造が本発明の実施形態として用いられることが理解できる。
【００２２】
図６は、本発明の一実施形態に係る初期ファイアリング方法を説明するフローチャートである。図６を参照すると、本発明の実施形態に係る相変化物質を有する相変化メモリ装置の初期ファイアリング方法３００は、複数のメモリアレイブロックのうち１つを選択する段階３１０、選択されたメモリアレイブロックのワードラインを順次にイネーブルにする段階３２０、及び選択されたメモリセルアレイブロックのビットラインにファイアリング電流を印加する段階３３０を含む。ファイアリング電流はリセット電流より大きくて、相変化物質がリセット状態になるようにする。
【００２３】
図７は、本発明による相変化メモリ装置４００の一実施形態を説明するブロックダイヤグラムである。図７を参照すると、相変化メモリ装置４００は、複数のメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉ、カウンタクロック発生部４１０、デコーディング部４２０、及び駆動部４４０を含む。それぞれのメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉは図１に示すような相変化メモリセルを含む。カウンタクロック発生部４１０は、外部クロック信号ＥＸＣＬＫ及びファイアリングモード信号ＸＷＩＦに応答して第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３を出力する。第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３はそれぞれ異なる周期を有する。
【００２４】
デコーディング部４２０は、第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３に応答して、複数のメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉのうち１つを選択するブロックアドレスＢＬＫＡＤＤ、選択されたメモリセルアレイブロックのワードラインをイネーブルにするワードラインアドレスＷＬＡＤＤ、及び選択されたメモリセルアレイブロックのリダンダントワードラインをイネーブルにするリダンダントワードラインアドレスＲＥＤＡＤＤを出力する。
【００２５】
駆動部４４０は、ファイアリングモード信号ＸＷＩＦに応答してファイアリング電流ＩＦＣをメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉに印加する。
【００２６】
本発明の実施形態に係る相変化メモリ装置及び初期ファイアリング方法は、図６及び図７を参照して説明することができる。相変化メモリ装置４００内のメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉは複数の相変化メモリセル（図示せず）を含む。カウンタクロック発生部４１０は、外部クロック信号ＥＸＣＬＫ及びファイアリングモード信号ＸＷＩＦに応答して第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３を出力する。第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３はそれぞれ異なる周期を有する。
【００２７】
クロック信号周期を有する外部クロック信号ＥＸＣＬＫは、外部から入力されて初期ファイアリング動作実行時、初期ファイアリングモードでのみ活性化される。ファイアリングモード信号ＸＷＩＦは、相変化メモリ装置４００が初期ファイアリングモードの時に発生する。
【００２８】
カウンタクロック発生部４１０は複数のカウンタを含む。カウンタの出力は、メモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉを順次に選択するようにデコーディングされて初期ファイアリング動作を実行することができるようにする。
【００２９】
カウンタクロック発生部４１０は、第１ないし第ｎローカウンタＲＣ１、ＲＣ２〜ＲＣｎ、リダンダントカウンタＲＤＤＣ、及び第１ないし第ｍコラムカウンタＣＣ１、ＣＣ２〜ＣＣｍを含む。
【００３０】
第１ないし第ｎローカウンタＲＣ１、ＲＣ２〜ＲＣｎは、ファイアリングモード信号ＸＷＩＦに応答してオンまたはオフにされ、外部クロック信号ＥＸＣＬＫに応答して第１ないし第ｎローカウンタクロック信号ＲＣＣＬＫ１、ＲＣＣＬＫ２〜ＲＣＣＬＫｎを発生させる。第１ないし第Ｎローカウンタクロック信号ＲＣＣＬＫ１、ＲＣＣＬＫ２〜ＲＣＣＬＫｎは第１カウンタクロック信号ＣＣＬＫ１を構成する。
【００３１】
リダンダントカウンタＲＤＤＣはファイアリングモード信号ＸＷＩＦに応答してオンまたはオフにされ、外部クロック信号ＥＸＣＬＫに応答して第２カウンタクロック信号ＣＣＬＫ２を発生させる。第１ないし第ｍコラムカウンタＣＣ１、ＣＣ２〜ＣＣｍはファイアリングモード信号ＸＷＩＦに応答してオンまたはオフにされ、外部クロック信号ＥＸＣＬＫに応答して第１ないし第ｍコラムカウンタクロック信号ＣＣＣＬＫ１、ＣＣＣＬＫ２〜ＣＣＣＬＫｍを発生させ、第１ないし第ｍコラムカウンタクロック信号ＣＣＣＬＫ１、ＣＣＣＬＫ２〜ＣＣＣＬＫｍは第３カウンタクロック信号ＣＣＬＫ３を構成する。
【００３２】
第２ないし第ｎローカウンタＲＣ２〜ＲＣｎは前のローカウンタから出力されるキャリーＣに応答して順次に動作する。リダンダントカウンタＲＤＤＣは第ｎローカウンタＲＣｎから出力されるキャリーＣに応答して動作する。第１コラムカウンタＣＣ１はリダンダントカウンタＲＤＤＣから出力されるキャリーＣに応答して動作する。第２ないし第ｍコラムカウンタＣＣ２〜ＣＣｍは、前のコラムカウンタから出力されるキャリーＣに応答して順次に動作される。
【００３３】
カウンタクロック発生部４１０の動作を図９のタイミング図を参照して詳細に説明する。図９は、図７の相変化メモリ装置の動作を説明するタイミング図である。
【００３４】
第１ないし第ｎローカウンタＲＣ１、ＲＣ２〜ＲＣｎ、リダンダントカウンタＲＤＤＣ、及び第１ないし第ｍコラムカウンタＣＣ１、ＣＣ２〜ＣＣｍは、外部クロック信号ＥＸＣＬＫ及びファイアリングモード信号ＸＷＩＦに応答して自己のカウント動作を実行する。ファイアリングモード信号ＸＷＩＦがディスエーブルになると、カウンタクロック発生部４１０のカウンタもオフになる。また、第２ローカウンタＲＣ２は第１ローカウンタＲＣ１によって生成されるキャリーＣに応答して動作する。第３ローカウンタＲＣ３は第２ローカウンタＲＣ２によって生成されるキャリーＣに応答して動作する。リダンダントカウンタＲＤＤＣはｎローカウンタＲＣｎによって生成されるキャリーＣに応答して動作する。第１コラムカウンタＣＣ１はリダンダントカウンタＲＤＤＣによって生成されるキャリーＣに応答して動作される。同様に、第ｍコラムカウンタＣＣｍはｍ−１コラムカウンタ（図示せず）によって生成されるキャリーＣに応答して動作する。このような方式によって、カウンタクロック発生部４１０のカウンタは順次に動作する。
【００３５】
図９に示すように、カウンタクロック発生部４１０のカウンタから生成される信号の周期は順次に２倍ずつ増加する。すなわち、第１ないし第ｎローカウンタＲＣ１、ＲＣ２〜ＲＣｎから出力される第１ないし第ｎローカウンタクロック信号ＲＣＣＬＫ１、ＲＣＣＬＫ２〜ＲＣＣＬＫｎは順次に２倍ずつ増加する。リダンダントカウンタＲＤＤＣから出力される第２カウンタクロック信号ＣＣＬＫ２の周期は第ｎローカウンタＲＣｎから出力される第ｎローカウンタクロック信号ＲＣＣＬＫｎの周期の２倍である。第１コラムカウンタＣＣ１から出力される第１コラムカウンタクロック信号ＣＣＣＬＫ１の周期はリダンダントカウンタＲＤＤＣから出力される第２カウンタクロック信号ＣＣＬＫ２の周期の２倍である。同様に、第２ないし第ｍカウンタクロック信号ＣＣＣＬＫ２〜ＣＣＣＬＫｍの周期は順次に２倍ずつ増加する。よって、第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３は順次に発生する。第１ないし第３カウンタクロック信号らＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３はデコーディング部４２０に入力される。
【００３６】
デコーディング部４２０は、第１ないし第３カウンタクロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３に応答して、複数のメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉのうち１つを選択するブロックアドレスＢＬＫＡＤＤ、選択されたメモリセルアレイブロックのワードラインをイネーブルにするワードラインアドレスＷＬＡＤＤ、及び選択されたメモリセルアレイブロックのリダンダントワードラインをイネーブルにするリダンダントワードラインアドレスＲＥＤＡＤＤを出力する。デコーディング部４２０はローデコーダ４２５、リダンダントデコーダ４３０、及びコラムデコーダ４３５を含む。ローデコーダ４２５はワードラインアドレスＷＬＡＤＤを出力し、これらは第１カウンタクロック信号ＣＣＬＫ１に応答して順次にイネーブルになる。すなわち、ローデコーダ４２５は周期が互いに異なる第１ないし第ｎローカウンタクロック信号ＲＣＣＬＫ１、ＲＣＣＬＫ２〜ＲＣＣＬＫｎを受信してデコーディングした後、デコーディング結果をワードラインアドレスＷＬＡＤＤとして出力する。ワードラインアドレスＷＬＡＤＤは、選択されたメモリセルアレイブロックのワードラインを最上位ビットから最下位ビットまで順次にイネーブルにする。
【００３７】
リダンダントデコーダ４２５は第２カウンタクロック信号ＣＣＬＫ２に応答してリダンダントワードラインアドレスＲＥＤＡＤＤを出力する。コラムデコーダ４３５はブロックアドレスＢＬＫＡＤＤを出力し、これは第３カウンタクロック信号ＣＣＬＫ３に応答して複数のメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉのうち１つを選択する。コラムカウンタ４３５は周期が互いに異なる第１ないし第ｍコラムカウンタクロック信号ＣＣＣＬＫ１、ＣＣＣＬＫ２〜ＣＣＣＬＫｍを受信及びデコーディングした後、デコーディング結果をブロックアドレスＢＬＫＡＤＤとして出力する。ブロックアドレスＢＬＫＡＤＤは選択されたメモリセルアレイブロックのすべてのビットラインをイネーブルにする。カウンタクロック発生部４１０から出力されるクロック信号を受信及びデコーディングするデコーディング部４２０の構造は多様である。
【００３８】
駆動部４４０はファイアリングモード信号ＸＷＩＦに応答してファイアリング電流ＩＦＣをメモリセルアレイブロックＢＬＫ１、ＢＬＫ２〜ＢＬＫｉに印加する。駆動部４４０の動作は図８を参照して説明する。図８は、図７の駆動部４４０を説明する図である。図８を参照すると、駆動部４４０は第１端がファイアリング電圧ＶＰＰに接続され、第２端がメモリセルアレイブロックのビットラインＢＬ０、ＢＬ１〜ＢＬｐに接続されてゲートにファイアリングモード信号ＸＷＩＦが接続される複数のトランジスタＴＲ１〜ＴＲｌを具備する。トランジスタＴＲ１〜ＴＲｌはビットラインＢＬ０、ＢＬ１〜ＢＬｐにファイアリング電流ＩＦＣを印加することができる適切なサイズを有する。
【００３９】
図８は、ｋ＋１個のワードラインとｐ＋１個のビットライン及び１個のリダンダントワードラインＷＬｒｅｄを具備する第１メモリセルアレイブロックＢＬＫ１のみを示す図である。
【００４０】
ブロックアドレスＢＬＫＡＤＤは、ファイアリング動作の初めは第１メモリセルアレイブロックＢＬＫ１を自動で選択する。そして、第１カウンタクロック信号ＣＣＬＫ１を受信するローデコーダ４２５がワードラインアドレスＷＬＡＤＤを出力して第１メモリセルアレイブロックＢＬＫ１のワードラインＷＬ０、ＷＬ１〜ＷＬｋを順次にイネーブルにする。すなわち、最初に第１ワードラインＷＬ０がイネーブルにされる。駆動部４４０は第１メモリセルアレイブロックＢＬＫ１のビットラインＢＬ０、ＢＬ１〜ＢＬｐにファイアリング電流ＩＦＣを印加する。その後、第１ワードラインＷＬ０に接続されたメモリセルアレイの相変化物質に対して初期ファイアリング動作が実行される。
【００４１】
次に、第１ワードラインＷＬ０がディスエーブルにされ、第２ワードラインＷＬ１がイネーブルにされる。その後、第２ワードラインＷＬ１に接続されたメモリセルアレイの相変化物質に対して初期ファイアリング動作が実行される。このような方法で、第ｋワードラインＷＬｋ及びリダンダントワードラインＷＬｒｅｄに接続されたメモリセルアレイの相変化物質に対して初期ファイアリング動作が実行される。そして、第１メモリセルアレイブロックＢＬＫ１の初期ファイアリング動作が終了する。カウンタクロック発生部４１０の第１ないし第ｎローカウンタＲＣ１、ＲＣ２〜ＲＣｎ及びリダンダントカウンタＲＤＤＣは、順次に動作されて順次に第１ないし第ｎローカウンタクロックＲＣＣＬＫ１、ＲＣＣＬＫ２〜ＲＣＣＬＫｎ及び第２カウンタクロックＣＣＬＫ２を出力するので、第１ないし第ｋワードラインＷＬ０、ＷＬ１〜ＷＬｋ及びリダンダントワードラインＷＬｒｅｄは順次にイネーブルにされる。
【００４２】
リダンダントワードラインＷＬｒｅｄがディスエーブルにされると、第１ないし第ｍコラムカウンタＣＣ１、ＣＣ２〜ＣＣｍの動作によってコラムデコーダ４３５はブロックアドレスＢＬＫＡＤＤを出力し、ブロックアドレスＢＬＫＡＤＤは第２メモリセルアレイブロックＢＬＫ２を選択する。これは図９のタイミング図から分かる。第２メモリセルアレイブロックＢＬＫ２が選択されると、第１ないし第ｎワードライン（図示せず）及びリダンダントワードライン（図示せず）が順次にイネーブルにされ、ファイアリング動作が実行される。
【００４３】
ファイアリング電圧ＶＰＰは、電源電圧レベルと同じであるか、それよりも大きい電圧レベルを有する。そして、接続されるメモリセルアレイの数を考慮し電圧レベルをもっと高めるか低めることができる。ファイアリング電圧ＶＰＰは本発明の他の実施形態でさらに詳しく説明する。ファイアリング電流ＩＦＣはリセット電流よりも大きい電流であり、本発明の他の実施形態でさらに詳しく説明する。
【００４４】
駆動部４４０は、ブロックアドレスＢＬＫＡＤＤ及びファイアリングモード信号ＸＷＩＦに応答してファイアリング電流ＩＦＣをブロックアドレスＢＬＫＡＤＤによって選択された相変化メモリセルアレイのビットラインにのみ印加するように制御する制御部５１０をさらに具備することができる。すなわち、選択されたメモリセルアレイブロックだけでファイアリング電流ＩＦＣを印加することができるようにすることで、より正確なファイアリング動作を実行することができる。制御部５１０はＮＡＮＤゲートとすることができる。すなわち、ブロックアドレスＢＬＫＡＤＤとファイアリングモード信号ＸＷＩＦの両方がハイレベルにイネーブルにされる場合のみ、ＮＡＮＤゲートの出力はローレベルとなってトランジスタＴＲ１〜ＴＲｌをオンにする。トランジスタＴＲ１〜ＴＲｌはＰＭＯＳトランジスタとして示されているが、これに限定されるものではない。
【００４５】
本発明の実施形態に係る相変化メモリ装置４００は、外部で入力される信号を外部クロック信号ＥＸＣＬＫ、ファイアリングモード信号ＸＷＩＦ、ファイアリング電圧ＶＰＰ、電源電圧及び接地電圧などに最小化することによって、１つのウエハ（Ｗａｆｅｒ）の多数のチップを一度にテストすることができる。
【００４６】
本願発明者は、結晶相状態において、相変化物質が六方最密（ＨＣＰ）結晶構造と面心立方（ＦＣＣ）結晶構造の混合であるということを見つけた。ＦＣＣ結晶構造はＨＣＰ結晶構造よりもおおよそ二乗の大きさでさらに大きな抵抗を提供する。しかしながら、本願発明者はＦＣＣ結晶構造を非結晶相に変換するのに必要なエネルギーよりもさらに多くのエネルギーがＨＣＰ結晶構造を非結晶相に変換するのに必要であるということを見つけた。前述の他の方式において、ＦＣＣ状態がＨＣＰよりも結晶−非結晶遷移においてさらに好適であるが、これはＦＣＣ状態が結晶状態から非結晶状態に容易に遷移するからである。
【００４７】
また、本願発明者は、十分に高いファイアリング電流、または温度を印加することによって、相変化物質またはその一部（例えばプログラミング可能な体積部分）が非結晶質またはＦＣＣ結晶相に変化することを見つけた。そして、本発明者はこのようなファイアリングの後、セット時点で、相変化物質のプログラミング可能な体積部分がＦＣＣ結晶状態であることを見つけた。その結果、本願発明者は、ファイアリング電流を適切に選択することによって、リセット状態を果たすのに必要なリセット電流を低減することができるということを見つけた。このようなファイアリングは、またセット状態の抵抗を低減するが、ファイアリング前に存在するよりも大きなセット及びリセット抵抗間のマージンを提供する。
【００４８】
図１０Ａは、本発明によって印加されるファイアリング電流の一実施形態を示す図である。ファイアリング電流の印加は、前述の実施形態と同様に実行することができる。図に示すように、相対的に高い電流パルスを印加することによって、相変化物質はファイアリング後に非結晶相に変換される。図１０Ａに示すように、これは次の動作において要求されるリセット電流がさらに低くなる結果をもたらす。
【００４９】
図１０Ｂは、本発明のさらに他の実施形態を示す図である。本実施形態において、同一の高ファイアリング電流が印加され、その後、徐々に低い電流が印加される。このようなファイアリング動作の結果、相変化物質は高抵抗ＦＣＣ結晶状態に変換されるが、同じ効果が得られる。すなわち、同一の低リセット電流及び低セット抵抗状態が得られる。
【００５０】
図１１は、リセット電流に対するファイアリング電流の効果を示す図である。特に、これは初期プリ−ファイアリングリセット電流に対するファイアリング電流の比率の増加に対するリセット電流の比率の減少を示している。ここで、リセットパルスの幅は５００ナノ秒で設定され、これは図１０Ａの実施形態と一致する。すなわち、ファイアリングは相変化物質が非結晶相となるようにする。図に示すように、リセット電流が初期プリ−ファイアリングリセット電流よりも高く増加することによって、ポスト−ファイアリングリセット電流は減少する。特に、ファイアリング電流が初期リセット電流の１０％〜２０％（例えば、初期リセット電流の１．１〜１．２倍）またはそれ以上まで増加する場合、リセット電流が相当量減少するようになる。
【００５１】
図１２は、リセット電流に対するファイアリングの回数の効果を示す図である。初期プリ−ファイアリングリセット電流よりも２０％大きいファイアリング電流（例えば、初期リセット電流の１．２倍）及び５００ナノ秒（ファイアリング後非結晶相となる）のパルス幅に対して、図１２はこのようなファイアリングの回数によるリセット電流の変化を示す図である。図に示すように、リセット電流がファイアリングの通電が多数回行われても、あまり影響されないことを示す図である。
【００５２】
図１３は、リセット及びセット状態間の抵抗マージンに対する本発明のファイアリングの効果を示す図である。図１３の左側はファイアリング前（プリ−ファイアリング）のリセット及びセット状態の抵抗分布が示されている。図１３の右側にはファイアリング後（ポスト−ファイアリング）のリセット及びセット状態の抵抗分布が示されている。図１３に示すように、ファイアリング前では、セット及びリセット分布はほとんど重畳する。その結果、メモリの欠陥が発生し得る。対照的に、ファイアリング後では、さらに大きいマージンがセット及びリセット分布の間に存在して多数のメモリの欠陥が著しく減少する。
【００５３】
図１４Ａ及び図１４Ｂは、本発明のファイアリング処理による２つの改善した例を示す図である。図１４Ａはファイアリングにより非結晶相となった場合を示し、図１４ＢはファイアリングによりＦＣＣ結晶相となった場合を示す図である。図に示すように、前述の実施形態において、初期リセット電流よりも２０％大きいファイアリング電流（例えば、初期リセット電流の１．２倍）が例として選択された。また、この図面は、リセット電流の減少が図１１の例から予想されるように、さらに２０％大きいということを示す。
【００５４】
図１５は、本発明の他の実施形態を示す図である。図に示すように、段階Ｓ１５１０において、半導体メモリ素子は所定温度で所定時間、ベーキングされて相変化物質がＨＣＰ結晶状態を有するようにする。例えば、温度は相変化物質の溶融点以下である。本実施形態において、相変化物質のプログラミング可能な体積部分及び残余部分はＨＣＰ結晶構造を有する。次に、段階Ｓ１５１２において、ファイアリング電流は図１０Ｂに示すように印加されてプログラミング可能な体積部分がＦＣＣ結晶状態を有するようにする。相変化物質の残余部分はＨＣＰ結晶状態として残るようになる。
【００５５】
図１６は、本発明のさらに他の実施形態を示す図である。前述の実施形態においては、相変化物質に対する電流の印加によってファイアリング動作が行われる。前述のように、電流が印加されると熱が発生するようになる。そこで、相変化物質に熱を加えるために電流を用いる代わりに、熱を直接加えられることもできる。例えば、図１６は段階Ｓ１６１０において急速熱処理が相変化メモリセルを含む半導体装置に対して実行されることを示している。急速熱処理は十分な温度で十分な時間実行されて相変化物質を非結晶状態に変化させる。例えば、温度は相変化物質の溶融点より高い。
【００５６】
以上のように、図面と明細書において好適な実施形態を開示した。ここでは特定の用語が使われたが、それはただ本発明を説明するための目的で使われたものであって意味の限定や特許請求範囲に記載された本発明の範囲を制限するために使われたのではない。よって、当業者であれば、本技術により多様な変形及び均等な他の実施形態が可能であると理解できる。したがって、本発明の実質的な技術的保護範囲は、添付された特許請求範囲の技術的思想によって決められなければならない。
【図面の簡単な説明】
【００５７】
【図１】従来技術の相変化メモリ装置の構造図である。
【図２Ａ】図１のメモリセルをプログラミングするのに適用されるセット及びリセットパルスを示す図である。
【図２Ｂ】図２Ａに適用されたパルスの結果としてのメモリセルの抵抗状態を示す図である。
【図３】図１のメモリセル内における相変化物質のプログラム可能な体積部分を示す図である。
【図４】ファイアリング実行前の相変化物質のセット抵抗分布を示すダイヤグラムである。
【図５】ファイアリング実行後の相変化物質のセット抵抗分布を示すダイヤグラムである。
【図６】本発明の実施形態に係るファイアリング方法を示すフローチャートである。
【図７】本発明の相変化メモリ装置を示すブロック図である。
【図８】図７の駆動ユニットを示す概略図である。
【図９】図７の相変化メモリ装置の動作を示すタイミング図である。
【図１０Ａ】本発明の相変化物質に適用されるファイアリング電流の実施形態を示す図である。
【図１０Ｂ】本発明の相変化物質に適用されるファイアリング電流の実施形態を示す図である。
【図１１】ファイアリング電流の変化率に対するリセット電流の変化率を示す図である。
【図１２】リセット電流のファイアリング動作を行った回数に対する効果を示す図である。
【図１３】セットとリセット状態との間の抵抗差に対するファイアリング動作の効果を示す図である。
【図１４Ａ】リセット電流に対するファイアリングの特定の形態を示す図である。
【図１４Ｂ】リセット電流に対するファイアリングの特定の形態を示す図である。
【図１５】本発明に係るファイアリングの他の実施形態を示す図である。
【図１６】本発明に係るファイアリング動作のさらに他の実施形態を示す図である。
【符号の説明】
【００５８】
１００  基板
１０２  下部絶縁層
１０５  第１コンタクトホール
１１３  下部電極
１１５  相変化物質
１１９  上部電極
１２２  上部絶縁層
１２５  第２コンタクトホール
１２７  伝導性プラグ
１２９  金属パターン
【図１】
2007323800.tif 000003
【図２Ａ】
2007323800.tif 000004
【図２Ｂ】
2007323800.tif 000005
【図３】
2007323800.tif 000006
【図４】
2007323800.tif 000007
【図５】
2007323800.tif 000008
【図６】
2007323800.tif 000009
【図７】
2007323800.tif 000010
【図８】
2007323800.tif 000011
【図９】
2007323800.tif 000012
【図１０Ａ】
2007323800.tif 000013
【図１０Ｂ】
2007323800.tif 000014
【図１１】
2007323800.tif 000015
【図１２】
2007323800.tif 000016
【図１３】
2007323800.tif 000017
【図１４Ａ】
2007323800.tif 000018
【図１４Ｂ】
2007323800.tif 000019
【図１５】
2007323800.tif 000020
【図１６】
2007323800.tif 000021