(57)【要約】      （修正有）【課題】配線領域の占有面積を広げることなく、配線の形状を安定して形成でき、配線を流れる駆動電流を安定化できる技術を提供する。【解決手段】半導体メモリは、電源配線部を介して互いに隣接して配置される第１及び第２の配線領域を具備し、第１の配線領域は、メモリセルアレイ部に第１のピッチの第１の配線１０ａと、第１のピッチよりも広い第２のピッチの第１の引き出し配線１２ａと、第１の配線１０ａと第１の引き出し配線１２ａを接続し、斜め方向に延びる第１の傾斜配線１１ａとを有し、第２の配線領域は、メモリセルアレイ部に第１のピッチの第２の配線１０ｂと、第２のピッチの第２の引き出し配線１２ｂと、第２の配線１０ｂと第２の引き出し配線１２ｂを接続し、斜め方向に延びる第２の傾斜配線１１ｂとを有し、第１及び第２の傾斜配線１１ａ，１１ｂは、同一方向に延びることを備える。【選択図】図３
2007324299.tif 000002
【特許請求の範囲】
【請求項１】
電源配線部を介して互いに隣接して配置される第１及び第２の配線領域を具備し、前記第１の配線領域は、メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、前記第２の配線領域は、前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、前記第２のピッチで配置される複数の第２の引き出し配線と、前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、前記第１及び第２の傾斜配線は、同一方向に延びることを特徴とする半導体メモリ。
【請求項２】
前記第１及び第２の配線領域は、同じレイアウトを有することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
互いに隣接して配置される第１及び第２の配線領域を具備し、前記第１の配線領域は、メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、前記第２の配線領域は、前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、前記第２のピッチで配置される複数の第２の引き出し配線と、前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、前記第１及び第２の傾斜配線は、同一方向に延び、前記第１及び第２の配線領域は、同じレイアウトを有することを特徴とする半導体メモリ。
【請求項４】
前記複数の第１の引き出し配線のうちの半分は、前記複数の第１の配線の一端側に接続され、前記複数の第１の引き出し配線のうちの残り半分は、前記複数の第１の配線の他端側に接続されることを特徴とする請求項１又３に記載の半導体メモリ。
【請求項５】
前記複数の第１の配線と前記複数の第２の配線とで、物理アドレスの割付の順序が同じであることを特徴とする請求項１又３に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、特に、配線レイアウトパターン構造に関する。
【背景技術】
【０００２】
半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部とその周辺部に配置される周辺回路部とを、主な構成要素とする。
【０００３】
メモリセルアレイ部と、周辺回路部を構成するセンスアンプ回路やロウデコーダ回路は、ビット線又はワード線によりそれぞれ接続される。
【０００４】
例えば、メモリセルアレイ部から引き出されるビット線の配線ピッチは、メモリセルアレイ部の高集積化のため、狭くなっている。一方、周辺回路部では、デザインルールは緩やかに設計されており、周辺回路部から引き出されるビット線の配線ピッチは広くなっている。
【０００５】
そのため、ビット線は、引き出し配線を用いて、配線ピッチを広げながら、メモリセルアレイ部からセンスアンプ回路部に向かって延びる構造となる。
【０００６】
一般的に、ビット線などの配線パターンは、隣接する配線領域が左右対称になる配線レイアウトで、エレクトロンビーム露光により作製されたガラスマスクをもとに、チップ上に形成される。
【０００７】
配線ピッチを変換させながらビット線をチップ上に形成する場合、その配線パターンは、矩形エレクトロンビームショット（以下、矩形ＥＢショット）を用いた直線配線で設計されるのが主であるが、設計の都合上、三角形ＥＢショットを用いて形成される傾斜配線で設計されることもある。
【０００８】
しかし、左右対称になる配線レイアウトでは、三角形ショットも左右対称の描画パターンを用いねばならない。その場合、隣接する配線領域において、傾斜配線は、位置ずれや寸法差によるばらつきが大きく、左右が完全対称となる配線パターンを形成することは困難である。また、配線パターンに左右差が生じることにより、メモリセルアレイ部の駆動特性にばらつきが生じてしまう。
【０００９】
近年では、メモリセルアレイ部の微細化に伴い、ガラスマスク上での配線パターンのばらつきは無視できなくなってきており、そのばらつきが、ＮＡＮＤ型フラッシュメモリの動作に影響を及ぼすこととなる。
【特許文献１】特開２００６−６０１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例では、配線領域の占有面積を広げることなく、配線の形状を安定して形成でき、配線を流れる駆動電流を安定化させる技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わる半導体メモリは、電源配線部を介して互いに隣接して配置される第１及び第２の配線領域を具備し、前記第１の配線領域は、メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、前記第２の配線領域は、前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、前記第２のピッチで配置される複数の第２の引き出し配線と、前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、前記第１及び第２の傾斜配線は、同一方向に延びることを備える。
【００１２】
本発明の例に関わる半導体メモリは、互いに隣接して配置される第１及び第２の配線領域を具備し、前記第１の配線領域は、メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、前記第２の配線領域は、前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、前記第２のピッチで配置される複数の第２の引き出し配線と、前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、前記第１及び第２の傾斜配線は、同一方向に延び、前記第１及び第２の配線領域は、同じレイアウトを有することを備える。
【発明の効果】
【００１３】
本発明の例によれば、配線領域の占有面積を広げることなく、引き出し配線の形状を安定して形成でき、配線を流れる駆動電流を安定化できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例における半導体メモリは、隣接する第１及び第２配線領域に形成され、メモリセルアレイ部と周辺回路部とを接続する配線が、線幅の広い周辺回路側の配線と、線幅の狭いメモリセルアレイ部側の配線と、周辺回路側の配線とメモリセル側の配線を接続する傾斜配線により構成される。隣接する配線領域において、その配線レイアウトは同一であり、特に、傾斜配線が、メモリセル側の配線に対して同一の傾斜方向を有することを特徴とする。
【００１６】
上記のような構造を用いることで、配線領域の占有面積を拡大することなく、隣接する配線領域の配線パターンのばらつきを小さくできる。
【００１７】
それにより、メモリセルアレイ部と周辺回路部とを接続する配線の配線パターンのばらつきに起因する駆動電流のばらつきも抑制できる。それゆえ、半導体メモリの動作を安定化させることができる。
【００１８】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００１９】
（１）  第１の実施の形態  
本実施の形態において、本発明の例の引き出し配線の配線レイアウトを、ＮＡＮＤ型フラッシュメモリのビット線に用いた場合について説明する。
【００２０】
尚、本発明の例は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、引き出し配線の配線パターンに傾斜配線を含む、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリの配線レイアウトに適用される。
【００２１】
（ａ）全体構成
図１は、本発明の例とするＮＡＮＤ型フラッシュメモリのメモリセルアレイ部と周辺回路部のレイアウトを示す図である。
【００２２】
ＮＡＮＤ型フラッシュメモリには、メモリセルアレイ部が設けられている。メモリセルアレイ部は、複数のブロックＢＫ１、ＢＫ２、・・・、ＢＫｎから構成され、さらに各ブロックは、複数のＮＡＮＤセルユニットにより構成される。
【００２３】
メモリセルアレイ部は、ＮＡＮＤセルユニットの集積化のため、小さい加工寸法で形成される。それゆえ、ＮＡＮＤセルユニットに沿って配置されるメモリセルアレイ部の配線ピッチも狭いものとなり、配線幅は狭くなる。
【００２４】
周辺回路部は、メモリセルアレイ部のカラム方向に設けられる制御回路部とロウ方向に設けられる制御回路部からなるが、本実施の形態においては、センスアンプ回路部とロウデコーダ回路部を示す。
【００２５】
センスアンプ回路部は、引き出し配線部を介して、カラム方向に配置され、ビット線がメモリセルアレイ部とセンスアンプ回路部とを接続する。また、ロウデコーダ回路部が、カラム方向と直交するロウ方向に配置され、ワード線がメモリセルアレイ部とロウデコーダ回路部とを接続する。
【００２６】
センスアンプ回路及びロウデコーダ回路は、メモリセルアレイ部より大きい加工寸法で形成される。それゆえ、加工が容易な広い配線ピッチを確保でき、周辺回路部側の配線幅は広くできる。
【００２７】
上述のように、メモリセルアレイ部と周辺回路部は、配線ピッチを異にしている。そのため、メモリセルアレイ部と周辺回路部の間に、ビット線の配線ピッチの変換を行う引き出し配線部が設けられる。
【００２８】
尚、本実施の形態において、ビット線の引き出し配線の配線レイアウトについて述べるが、ワード線の配線ピッチを変換する引き出し配線に適用してもよく、引き出し配線部をメモリセルアレイ部とロウデコーダ回路部との間に設けてもよい。
【００２９】
図２は、メモリセルアレイ部及び周辺回路部のカラム方向とロウ方向の断面構造を示す。尚、図２において、周辺回路部は、センスアンプ回路部を例として述べる。
【００３０】
図２（ａ）〜（ｃ）は、メモリセルアレイ部のチャネル長方向（カラム方向）及びチャネル幅方向（ロウ方向）の断面構造を示す。
【００３１】
メモリセルアレイ部は、メモリセルトランジスタＭＴとセレクトトランジスタＳＴからなる複数のＮＡＮＤセルユニットから構成される。
【００３２】
メモリセルトランジスタＭＴは、集積化のため、限界加工寸法で形成される。
【００３３】
メモリセルトランジスタＭＴは、ゲート絶縁膜（トンネル酸化膜）２ａ上にフローティングゲート電極３ａが形成される。フローティングゲート電極３ａ上には、中間絶縁膜４ａを介して、コントロールゲート電極５ａが形成される。
【００３４】
このコントロールゲート電極５ａは、ワード線として機能し、ロウ方向に配置されるロウデコーダ回路に接続される。
【００３５】
図２（ｂ）に示すメモリセルアレイ部のチャネル幅方向の断面のように、ロウ方向に隣接するメモリセルトランジスタのフローティングゲート電極３ａは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層７により分離されている。また、メモリセルトランジスタのカップリング比を向上させるため、コントロールゲート電極５ａは、中間絶縁膜４ａを介して、フローティングゲート電極３ａのチャネル幅方向の側部を覆う構造を有しても良い。
【００３６】
セレクトトランジスタＳＴ１，ＳＴ２は、一般に、メモリセルトランジスタＭＴと同時に形成されるので、そのゲート構造は、積層ゲート構造となる。そのため、フローティングゲート電極３ａと同時に形成される第１のゲート電極３ｂとコントロールゲート電極５ａと同時に形成される第２のゲート電極５ｂは、中間絶縁膜４ｂに形成された開口部を介して接続される。
【００３７】
カラム方向に隣接するメモリセルトランジスタＭＴ及びセレクトトランジスタＳＴは、それぞれ、ソース／ドレイン領域として拡散層６ａを共有している。
【００３８】
第１の配線層Ｍ１は、ビット線コンタクト部ＢＣ及びソース／ドレイン領域となる拡散層６ｂを介して、セレクトトランジスタＳＴ１と接続される。
【００３９】
また、ソース線として配線層Ｍ０が、ソース線コンタクト部ＳＣ及びソース／ドレイン領域となる拡散層６ｃを介して、セレクトトランジスタＳＴ２と接続される。
【００４０】
さらに、キャップ層８が、メモリセルトランジスタＭＴのコントロールゲート電極５ａ、セレクトトランジスタＳＴの第２のゲート電極５ｃ上に形成される。
【００４１】
また、図２（ｂ）に示すビット線コンタクト部ＢＣのロウ方向の断面図のように、ビット線コンタクト部ＢＣは、メモリセルトランジスタの加工寸法で形成されている。そのため、ビット線コンタクト部ＢＣと接続されるメモリセルアレイ部側の第１の配線層Ｍ１も、メモリセルトランジスタの加工寸法で形成される。そのため、そのメモリセルアレイ部の上層に形成される第２の配線層Ｍ２も、第１の配線層Ｍ１と同程度の加工寸法で形成される。
【００４２】
図２（ｄ），（ｅ）は、センスアンプ回路部及び引き出し配線部を示す図である。図２（ｄ），（ｅ）の下層には、１つの周辺回路トランジスタＴｒの断面構造を示し、その上層に、広い配線ピッチで形成されるセンスアンプ回路部側の引き出し配線部を示す。
【００４３】
一般に、周辺回路トランジスタＴｒは、メモリセルアレイ部と同一の工程で作製される。それゆえ、ゲート絶縁膜２ｃ上に形成されるゲート電極は、スタック構造のゲート電極となり、フローティングゲート電極３ａと同時に形成される第１のゲート電極３ｃとコントロールゲート電極５ａと同時に形成される第２のゲート電極５ｃは、中間絶縁膜４ｃに形成される開口部を介して接続される。
【００４４】
また、キャップ層８が、第２のゲート電極５ｃ上に形成される。
【００４５】
ソース電極ＳＥ及びドレイン電極ＤＥは、コンタクト部を介して、周辺回路トランジスタのソース／ドレイン領域となる拡散層６ｄにそれぞれ接続される。
【００４６】
また、周辺回路トランジスタＴｒのゲート電極３ｃ，５ｃは、引き出しゲート電極ＧＥを介して接続される。さらに、引き出しゲート電極ＧＥは、絶縁層９ｂに形成されるコンタクト部を介して、第１の配線層Ｍ１と接続される。
【００４７】
周辺回路トランジスタＴｒは、デザインルールが緩やかな領域に形成されるため、メモリセルトランジスタＭＴ及びセレクトトランジスタＳＴと比較して、大きな加工寸法で形成される。
【００４８】
尚、引き出し配線部の下層には、図２のような周辺回路トランジスタＴｒを必ずしも形成しなくて良く、絶縁層のみで構成される領域であっても良い。
【００４９】
メモリセルアレイ部とセンスアンプ回路部は、裏打ち配線構造のビット線により接続される。
【００５０】
そのため、本実施の形態に示すＮＡＮＤ型フラッシュメモリのビット線は、第１の配線層Ｍ１と、第２の配線層Ｍ２からなる。第１及び第２の配線層は、例えば、アルミなどのメタル材から形成される。
【００５１】
第２の配線層Ｍ２は、絶縁層９ｃに形成されるコンタクト部Ｖ１，Ｖ２を介して、第１の配線層Ｍ１と接続され、メモリセルアレイ部と周辺回路部を接続する。
【００５２】
また、絶縁層９ｄが、メモリセルアレイ部及び周辺回路部の全面を覆うように形成される。
【００５３】
上述のように、第２の配線層の配線幅は、メモリセルアレイ部側では狭く、センスアンプ回路部側では広く設定されており、それゆえ、引き出し配線部で、配線ピッチを変換しながら、メモリセルアレイ部とセンスアンプ回路部を接続する必要がある。
【００５４】
以下に、メモリセルアレイ部とセンスアンプ回路部との間の配線ピッチの変換を行う引き出し配線のレイアウトについて説明する。
【００５５】
（ｂ）引き出し配線部の配線レイアウト  
図３は、引き出し配線として配線ピッチの変換を施したビット線のレイアウトを示す図である。また、図４は、図３に示すメモリセルアレイ部に形成されるＮＡＮＤセルユニットのカラム方向（チャネル長方向）の断面の一部を示す図である。尚、図４において、図２と同一部材には同一符号を付し、説明を省略する。
【００５６】
図３（ａ）に示すように、第１配線領域及び第２配線領域は、電源配線部の左右に隣接して、それぞれ設けられ、同一の配線レイアウトとなるように設計される。また、メモリセルアレイ部は、第１及び第２配線領域の中央下層にそれぞれ設けられる。
【００５７】
電源配線部は、主に、電源配線、グランド線などから構成されるが、配線などを形成せず、ダミー領域として利用しても良い。或いは、図３（ｂ）に示すように、電源配線部を設けずに、第１及び第２の配線領域が直接隣接し、同一の配線レイアウトになるように、設計されたものでも良い。
【００５８】
第１及び第２配線領域は、例えば、８本の引き出し配線（ビット線）でそれぞれ構成される。１本の引き出し配線（ビット線）は、メモリセル寸法配線１０ａ，１０ｂ、傾斜配線１１ａ，１１ｂ、配線ピッチ変換配線１２ａ，１２ｂから構成され、引き出し配線部において、ビット線の配線ピッチが段階的に広くなるように変換される。
【００５９】
尚、本実施の形態において形成される引き出し配線（ビット線）は、図２或いは図４に示す第２の配線層Ｍ２に相当する。また、引き出し配線（ビット線）の構造は、裏打ち配線構造に限定されず、第１の配線層Ｍ１に配線ピッチ変換を施し、メモリセルアレイ部と周辺回路部を接続したものでも良い。
【００６０】
メモリセルアレイ部は、集積化のため、加工限界寸法で形成される。それゆえ、メモリセルアレイ部の上層に形成されているメモリセル加工寸法配線１０ａ，１０ｂは、ＮＡＮＤセルユニットの加工寸法とほぼ同一の加工寸法の配線ピッチで形成される。
【００６１】
メモリセル寸法配線１０ａ，１０ｂの下層には、複数のＮＡＮＤセルユニットが形成されている。尚、メモリセル寸法配線とは、メモリセルアレイ部と同一の加工寸法で形成される第１の配線層Ｍ１及び第２の配線層Ｍ２の両方を含む。
【００６２】
メモリセル加工寸法配線１０ａ，１０ｂは、裏打ち配線構造となるように、ＮＡＮＤセルユニットと、第１の配線層Ｍ１とビット線コンタクト部ＢＣを介して接続される。また、配線層Ｍ０は、ソース線として、セレクトトランジスタＳＴ２のソース／ドレイン領域となる拡散層６ｃとソース線コンタクト部ＳＣを介して接続される。
【００６３】
センスアンプ回路部側では、配線ピッチが広く設定されている。それゆえ、引き出し配線部において、傾斜配線１１ａ，１１ｂ、配線ピッチ変換配線１２ａ，１２ｂを繰り返し接続することにより、引き出し配線（ビット線）の配線ピッチを変換しながらカラム方向に延びる。
【００６４】
図５は、傾斜配線１１ａ，１１ｂの配線パターンのガラスマスクを形成する際に用いるエレクトロンビームショット（以下、ＥＢショット）のパターンを破線で示したものである。
【００６５】
配線ピッチの狭いメモリセルアレイ部側では、引き出し配線（ビット線）の配線幅Ｗ２は、狭くなっている。
【００６６】
一方、配線ピッチに余裕があるセンスアンプ回路部側では、引き出し配線（ビット線）の配線幅Ｗ１は配線幅Ｗ２より広く確保されている。
【００６７】
傾斜配線１１ａと傾斜配線１１ｂは、メモリセルアレイ部側に対して、例えば、４５度の傾斜角度に設定されており、センスアンプ側からメモリセルアレイ部側に対して同一の傾斜方向となる。
【００６８】
傾斜配線１１ａ，１１ｂを含む引き出し配線（ビット線）は、一般に、エレクトロンビーム露光により所望の配線パターンが形成されたガラスマスクをもとに、ウェハ上にＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）を用いて形成される。
【００６９】
傾斜配線１１ａ，１１ｂの配線パターンは、エレクトロンビーム露光によりガラスマスクを作製する際に、三角形ＥＢショットを用いて形成される部位１３ａ，１３ｂと矩形ＥＢショットを用いて形成される部位１４から構成される。
【００７０】
部位１３ａ，１３ｂは、エレクトロンビーム露光により、配線パターンのガラスマスクを作製する際に、三角形ＥＢショット１３ａ，１３ｂを組み合わせたＥＢショット１３が用いられる。
【００７１】
本実施の形態においては、同一の傾斜方向の傾斜配線パターンを用いているので、第１及び第２配線領域では、同一の配置の三角形ＥＢショット１３ａ，１３ｂを組み合わせて、傾斜配線１１ａ，１１ｂを形成することができる。
【００７２】
それゆえ、傾斜配線１１ａ，１１ｂには、配線レイアウトの左右差によるばらつきが生じることはない。
【００７３】
以上のように、隣接する配線領域において、同一の傾斜方向となる傾斜配線を有する配線レイアウトを用いることにより、ガラスマスク作製時に起因する、隣接する配線領域の傾斜配線部分の左右差は小さくなる。それゆえ、第１及び第２配線領域の配線パターンのばらつきを小さくすることができる。
この配線レイアウトでは、配線のばらつきを抑制するために大きな加工マージンを確保する必要がないので、配線レイアウトのチップ上の占有面積を広くする必要はない。
【００７４】
さらに、配線パターンのばらつきが小さくなるので、メモリセルアレイ部及び周辺回路部の配線を流れる駆動電流のばらつきを抑制できるので、半導体メモリを安定動作させることができる。
【００７５】
尚、本発明の例は、ビット線の配線レイアウトに限定されず、ワード線にも適用が可能である。
【００７６】
ワード線に適用する場合には、ロウ方向に延びる配線となるので、第１の配線領域と第２の配線領域は、上下に隣接した配置となり、メモリセルアレイ部からロウデコーダ回路へ配線ピッチが広くなるような配線レイアウトが形成される。
【００７７】
（２）  第２の実施の形態  
また、ビット線の配線レイアウトは、図３に限定されず、例えば、図６に示す配線レイアウトでも良い。
【００７８】
第１の実施の形態と同様に、電源配線部の左右に配置される第１の配線領域と第２の配線領域は、同一の配線レイアウトを有している。また、引き出し配線の配線ピッチは、センスアンプ回路部側の配線幅Ｗ１が、メモリセルアレイ部側の配線幅Ｗ２より広くなるように形成される。
【００７９】
しかし、図６（ａ）に示す傾斜配線１５ａ，１５ｂは、センスアンプ回路部側からメモリセルアレイ部側への傾斜方向を、第１の実施形態とは逆方向に設定される。
【００８０】
それに伴い、傾斜配線パターンを形成するためのＥＢショットは、第１の実施の形態で用いたＥＢショット１３と左右対称となるＥＢショット１６を用いる必要がある。
【００８１】
本実施の形態においても、図６（ａ）に示す第１及び第２の配線領域の傾斜配線１５ａ，１５ｂは、メモリセルアレイ部に対して同一の傾斜方向を有している。そのため、図６（ｂ）に示すように、同一のＥＢショット１６を用いて、第１及び第２の配線領域の傾斜配線パターンのガラスマスクを形成できる。
【００８２】
したがって、配線パターンのガラスマスク作製時に、三角形ＥＢショットの左右差によるマスクパターンのばらつきは抑制される。そのため、そのガラスマスクを用いてウェハ上に形成される傾斜配線パターンについても、隣接する配線領域において、配線のばらつきを抑制できる。
【００８３】
それゆえ、第１の実施の形態と同様の効果が得られる。
【００８４】
３．  適用例  
以下に、第１及び第２の実施の形態で述べた配線レイアウトを、例えば、ＮＡＮＤ型フラッシュメモリのビット線に適用した場合の物理アドレスの割付方法について説明する。
【００８５】
本発明の例の配線レイアウトを適用したＮＡＮＤ型フラッシュメモリを、例えば、ビット線シールドセンス方式で駆動させる場合について述べる。
【００８６】
ビット線シールドセンス方式の場合、１つのセンスアンプ回路が、２本のビット線で共有される。それゆえ、図７に示すように、カラム方向の物理アドレスは、第１配線領域の２本のビット線からなるビット線ペアＡ１〜Ａ４、第２配線領域の２本のビット線からなるビット線ペアＢ１〜Ｂ４にそれぞれ割り当てられる。
【００８７】
ビット線の物理アドレスが、例えば、物理アドレスの下二桁“００”、“０１”、“１０”、“１１”で設定されるとき、それぞれのビット線ペアＡ１〜Ａ４，Ｂ１〜Ｂ４に対応する物理アドレスは、図７に示すように割り当てられる。
【００８８】
つまり、第１の配線領域と第２の配線領域が同一のレイアウトとなるように設計されるため、ＮＡＮＤセルユニットの物理アドレスの割付の順序（例えば、デコーダのレイアウト）も、第１の配線領域内のビット線Ａ１〜Ａ４と第２の配線領域内のビット線Ｂ１〜Ｂ４とで同一になるように設計される。
【００８９】
４．  その他  
本発明の例によれば、配線領域の占有面積を広げることなく、配線の形状を安定して形成でき、配線を流れる駆動電流を安定化できる。
【００９０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】第１の実施形態におけるＮＡＮＤ型フラッシュメモリのレイアウトを示す図。
【図２】第１の実施の形態におけるメモリセルアレイ部及び周辺回路部の断面図。
【図３】第１の実施の形態におけるビット線の配線レイアウトを示す図。
【図４】図３に示すメモリセルアレイ部のＮＡＮＤセルユニットの断面図。
【図５】傾斜配線を形成するためのエレクトロンビームショットのパターンを示す図。
【図６】第２の実施の形態におけるビット線の配線レイアウトを示す図。
【図７】本発明の例の配線レイアウトに対する物理アドレスの設定を示す図。
【符号の説明】
【００９２】
１：半導体基板、２ａ：ゲート絶縁膜（トンネル酸化膜）、２ｂ，２ｃ：ゲート絶縁膜、３ａ：フローティングゲート電極、３ｂ，３ｃ：第１のゲート電極、４ａ，４ｂ，４ｃ：中間絶縁膜、５ａ：コントロールゲート電極、５ｂ，５ｃ：第２のゲート電極、６ａ，６ｂ，６ｃ，６ｄ：拡散層、ＢＣ：ビット線コンタクト部、ＳＣ：ソース線コンタクト部、Ｍ０：配線層、Ｍ１：第１の配線層、Ｍ２：第２の配線層、７：素子分離絶縁膜、８：キャップ層、９ａ，９ｂ，９ｃ，９ｄ：絶縁層、ＳＥ：ソース電極、ＤＥ：ドレイン電極、ＧＥ：ゲート引き出し電極、１０ａ，１０ｂ：メモリセル寸法配線、１１ａ，１１ｂ，１５ａ，１５ｂ：傾斜配線、１２ａ，１２ｂ：配線ピッチ変換配線、１３ａ，１３ｂ，１６ａ，１６ｂ：三角形ショット、１４：矩形ショット、Ａ１〜Ａ４，Ｂ１〜Ｂ４：ビット線ペア。
【図１】
2007324299.tif 000003
【図２】
2007324299.tif 000004
【図３】
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【図４】
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【図５】
2007324299.tif 000007
【図６】
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【図７】
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【手続補正書】
【提出日】平成19年6月28日(2007.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源配線部を介して互いに隣接して配置される第１及び第２の配線領域を具備し、
前記第１の配線領域は、
メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、
前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、
前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、
前記第２の配線領域は、
前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、
前記第２のピッチで配置される複数の第２の引き出し配線と、
前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、
前記第１及び第２の傾斜配線は、同一方向に延びることを特徴とする半導体メモリ。
【請求項２】
互いに隣接して配置される第１及び第２の配線領域を具備し、
前記第１の配線領域は、
メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、
前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、
前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、
前記第２の配線領域は、
前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、
前記第２のピッチで配置される複数の第２の引き出し配線と、
前記第２の配線と前記第２の引き出し配線を接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、
前記第１及び第２の傾斜配線は、同一方向に延び、
前記第１及び第２の配線領域は、同じレイアウトを有することを特徴とする半導体メモリ。
【請求項３】
前記複数の第１の引き出し配線のうちの半分は、前記複数の第１の配線の一端側に接続され、前記複数の第１の引き出し配線のうちの残りの半分は、前記複数の第１の配線の他端側に接続されることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記複数の第１の配線と前記複数の第２の配線とで、物理アドレスの割付の順序が同じであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
メモリセルアレイ部と、センスアンプ部と、前記メモリセルアレイ部と前記センスアンプ部との間に設けられた引き出し配線部とがカラム方向に沿って設けられた半導体メモリであって、
前記メモリセルアレイ部及び前記引き出し配線部は前記カラム方向に沿って複数の配線領域に分割され、
前記複数の配線領域にはそれぞれ前記カラム方向に沿って、前記メモリセルアレイ部に設けられたメモリセルトランジスタと前記センスアンプ部に設けられたセンスアンプとに接続されるビット線が複数設けられ、
前記複数の配線領域に設けられた前記複数のビット線はそれぞれ、前記メモリセルアレイ部における配線ピッチより前記センスアンプ部における配線ピッチが大きく、前記引き出し配線部において配線ピッチを変換する傾斜配線を備え、
前記傾斜配線は全て前記引き出し配線部内で同一方向に延びていることを特徴とする半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の例に関わる半導体メモリは、互いに隣接して配置される第１及び第２の配線領域を具備し、前記第１の配線領域は、メモリセルアレイ部に第１のピッチで配置される複数の第１の配線と、前記第１のピッチよりも広い第２のピッチで配置される複数の第１の引き出し配線と、前記第１の配線と前記第１の引き出し配線を接続し、前記第１の配線が延びる方向に対して斜め方向に延びる第１の傾斜配線とを有し、前記第２の配線領域は、前記メモリセルアレイ部に前記第１のピッチで配置される複数の第２の配線と、前記第２のピッチで配置される複数の第２の引き出し配線と、前記第２の配線と前記第２の引き出し配線とを接続し、前記第２の配線が延びる方向に対して斜め方向に延びる第２の傾斜配線とを有し、前記第１及び第２の傾斜配線は同一方向に延び、前記第１及び第２の配線領域は、同じレイアウトを有することを備える。  
本発明の例に関わる半導体メモリは、メモリセルアレイ部と、センスアンプ部と、前記メモリセルアレイ部と前記センスアンプ部との間に設けられた引き出し配線部とがカラム方向に沿って設けられた半導体メモリであって、前記メモリセルアレイ部及び前記引き出し配線部は前記カラム方向に沿って複数の配線領域に分割され、前記複数の配線領域にはそれぞれ前記カラム方向に沿って、前記メモリセルアレイ部に設けられたメモリセルトランジスタと前記センスアンプ部に設けられたセンスアンプとに接続されるビット線が複数設けられ、前記複数の配線領域に設けられた前記複数のビット線はそれぞれ、前記メモリセルアレイ部における配線ピッチより前記センスアンプ部における配線ピッチが大きく、前記引き出し配線部において配線ピッチを変換する傾斜配線を備え、前記傾斜配線は全て前記メモリセルアレイ部内で同一方向に延びていることを備える。