(57)【要約】【目的】トレンチゲート構造を採らなくても、オン電圧とターンオフ損失とのトレードオフ関係をさらに改善し、余剰研磨、過剰研磨を防いでオン電圧のばらつきを抑制し、ゲート特性を良好にするトップゲート構造を有するＭＯＳ型半導体装置を提供すること。【構成】一導電型半導体基板表面に第一開口部を有する第一絶縁膜と、この第一開口部内に設けられ、前記第一絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記第一絶縁膜と同程度の厚さに積層される一導電型堆積半導体層とを備えるトップゲート構造を備えるＭＯＳ型半導体装置において、前記第一開口部を挟む第一絶縁膜の間隔が２５μｍ以下であるＭＯＳ型半導体装置とする。【選択図】        図１
2007324540.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に第一開口部を有する第一絶縁膜と、この第一開口部内に設けられ、前記第一絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記第一絶縁膜と同程度の厚さに積層される一導電型堆積半導体層を備え、
前記堆積半導体層が前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、前記基板絶縁膜上にあって前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域表面を挟む位置にある一導電型エミッタ領域とを有し、
前記他導電型ベース領域表面にゲート絶縁膜を介して積層される多結晶半導体ゲート電極を備えるＭＯＳゲート構造を有するＭＯＳ型半導体装置において、前記第一開口部を挟む第一絶縁膜の間隔が２５μｍ以下であることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記第一開口部を挟む第一絶縁膜の基板表面方向の幅が１μｍ乃至５μｍであることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記第一開口部を挟む第一絶縁膜が線状の平面パターンを有していることを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項４】
前記第一開口部を挟む第一絶縁膜が所定の間隔で非連続の線状に並べられる平面パターンを有していることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項５】
前記第一絶縁膜が、所定の間隔で非連続の線状に並べられる四角柱または円柱状であることを特徴とする請求項４記載のＭＯＳ型半導体装置。
【請求項６】
一導電型半導体基板表面に設けた第一絶縁膜に第一開口部を形成し、この第一開口部内に前記第一絶縁膜より薄膜の基板絶縁膜を形成し、続いて該基板絶縁膜内に第二開口部を設け、前記第一開口部内にエピタキシャル半導体層を前記第一絶縁膜の厚さ以上の厚さに形成後、該エピタキシャル半導体層を表面研磨して前記第一絶縁膜の厚さと同程度の厚さにした後、前記エピタキシャル半導体層上にゲート酸化膜を介してゲート電極を形成する工程を有するＭＯＳ型半導体装置の製造方法において、前記エピタキシャル半導体層を表面研磨して前記第一絶縁膜の厚さと同程度の厚さにした後、犠牲酸化膜を０．０５μｍ乃至０．１μｍの厚さに形成し、その後、除去してから前記エピタキシャル半導体層上にゲート酸化膜を介してゲート電極を形成することを特徴とするＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワーＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。以下に、ＩＧＢＴの特性等について説明する。
【０００３】
（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。しかし、このトレードオフ関係の範囲内でＩＧＢＴの性能をシリコンの物性で決まる限界まで向上させるためには、ＩＧＢＴへの電圧印加時に内部での局所的な電界集中を防ぐなど、デバイスの構造設計面での工夫が必要である。
【０００４】
また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の過渡期に、単位時間当たり大きな損失が発生する。一般的には、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きくなる。このターンオフ損失を小さくしようとすると、オン電圧が高くなる。これらもトレードオフ関係である。このようなトレードオフ関係を改善することによって、ＩＧＢＴの性能をさらに向上させることができる。
【０００５】
（卜レードオフの改善について）
前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、ドリフト層における過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフを完了させるにはは、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホールの再結合により消滅させる必要がある。故に、過剰キャリアが多いことはターンオフ損失を増加させることになる。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
【０００６】
最適なトレードオフ関係を実現するには、先に結論を言うと、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００７】
その理由を説明する。ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からｎ型ドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ｎ型ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
【０００８】
電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受ける仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【０００９】
デバイス内のキャリアの移動というミクロの観点で説明すると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がりきる前、すなわち上昇中に流れる電流の方が、上がりきった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
【００１０】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際的な方法である。ただし、アノード層の総不純物量を下げるためには高不純物濃度の厚い基板を用いることができないので、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、製造工程中に１００μｍ程度またはそれ以下の厚さのウエハを扱わなければならない場合があり、生産技術上、困難という問題が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。これについては以下説明する。
【００１１】
ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション  エンハンスメント  ゲート  トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。
【００１２】
（ＩＥ効果について）
ＩＥ効果については、その本質が議論され、既に報告されている（例えば、非特許文献２参照）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図１２に示す等価回路のように、ＭＯＳＦＥＴ１００とｐｎｐバイポーラトランジスタ２００とｐｉｎダイオード３００の組み合わせであると考えられる。
【００１３】
図１３は、プレーナ型ＩＧＢＴの要部の構成を示す半導体基板の断面図である。図１３において、符号５０はｐｉｎダイオード領域であり、符号６０はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）である。また、図１３において、実線の矢印は電子電流の流れを表し、鎖線の矢印はホール電流の流れを表す。
図１３に示すように、電子は、ｐｎｐ−ＢＪＴ領域６０内の表面のｐベース領域内に形成されているｎ＋＋エミッタ領域４６から、基板表面に沿ってｎ−ドリフト層４８の表面との間に挟まれるｐベース領域４７の表面にゲート閾値電圧の印加時に形成されるｎ反転層４５を通ってｎ−ドリフト層４８の表面に入り、そこに形成されるｎ＋電子蓄積層４２を経由して、実線矢印に示すように裏面のｐアノード層４９に向かって流れる。この電子電流の一部は、基板面に平行に記された実線矢印に示すように流れてｐｎｐ−ＢＪＴ領域６０のベース電流となる。ｐｎｐ−ＢＪＴ領域６０では、ｐアノード層４９から拡散またはドリフトにより移動してきたホールがｐベース層４７にコレクトされるだけであり、そのｐｎ接合４４は、若干逆バイアスされている。従って、そのｐｎ接合４４付近のｎ−ドリフト層４８中の少数キャリアすなわちホールの濃度は極めて低い。
【００１４】
一方、ｐｉｎダイオード領域５０のカソードは、ｎ−ドリフト層４８の表面のｎ＋電子蓄積層４２である。このｎ＋電子蓄積層４２とｎ−ドリフト層４８の間の接合（以下、ｎ＋／ｎ−接合と略す）４３は、若干順バイアスされているので、ｎ−ドリフト層４８中に電子が注入される。大電流時には、電子濃度は、ｎ−ドリフト層４８のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、前記ｎ＋／ｎ−接合４３付近のｎ−ドリフト層４８中の少数キャリアすなわちホールの濃度は極めて高い。
【００１５】
ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域６０を減らして、ｐｉｎダイオード領域５０を増やすことが重要である。また、前記ｎ＋／ｎ−接合４３の順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ＋／ｎ−接合４３の順バイアスの増加も実現されている。
【００１６】
ところで、プレーナ構造のＩＧＢＴにおいて、セルピッチに占めるｐベースの比率を小さくすると、オン電圧が低減する。その理由は、ｐｉｎダイオード領域の比率が大きくなったことに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなったことによって、前記ｎ＋／ｎ−接合の順バイアスが大きくなる効果が大きいためと説明される。観点を変えると、前記ｎ＋／ｎ−接合の順バイアスが大きくなるのは、ｎ＋電子蓄積層は低抵抗であるため、その電位はカソード電位にほぼ等しいが、ｎ−ドリフト層は高抵抗であるため、その電位が大電流による電圧降下により持ち上がるからとも言える。
【００１７】
同様に、トレンチ構造のＩＧＢＴにおいて、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部（両トレンチ間の半導体領域）において、ｐ型ベース領域を電位に関してフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ＋／ｎ−接合の順バイアスが強くなるためと考えられる。
【００１８】
ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ＋／ｎ−接合にかかる順バイアスをＶｎとすると、ｎ＋／ｎ−接合のｎ−層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
【００１９】
［数１］
ｎ＝Ｎｄ ｅｘｐ（Ｖｎ／ｋＴ）
上記式より明らかなように、ｎ＋／ｎ−接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ型不純物濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ＋バッファ層のｎ型不純物濃度が高すぎると、順耐圧が大きく低下するという問題がある。
【００２０】
一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ＋バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ＋バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ＋バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
【００２１】
これは、一様、かつ単一の導電型の層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した縦形並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである（前記縦形とは基板主面に対して垂直の方向）。
このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。その理由は、表面側のｎ＋バッファ層は、ｎ−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇するからである（第一の説明）。もう一つの説明（第二の説明）として、表面側のｎ＋バッファ層とｎ−層との間が順バイアスされるので、ｎ＋バッファ層から電子が注入されるからであるということができる。
【００２２】
つまり、第二の説明では、ｎ＋／ｎ−接合において、ｎ＋バッファ層が高濃度であれば、電子注入効率が向上するので、ｎ＋バッファ層に入るホール電流に対して、ｎ−層に注入される電子電流の比率が大きくなる。ホールがｎ＋バッファ層中を少数キャリアとして拡散して流れるためには、ｎ＋／ｎ−接合が順バイアスされる必要がある。ｎ＋バッファ層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ−層に流れ込む電子電流が増えるので、電子濃度が増えるのである。この第二の説明は、物理的には、先の第一の説明を言い換えたものである。
【００２３】
以上説明したように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが好ましいということに基づく種々の構造が発表されている。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】特開平８−３１６４７９号公報
【非特許文献１】アイ．  オームラ（Ｉ．  Ｏｍｕｒａ）、他３名、「キャリア  インジェクション  エンハンスメント  エフェクト  オブ  ハイ  ボルテージ  ＭＯＳ  デバイシズ  −デバイス  フィジックス  アンド  デザイン  コンセプト−（Ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ  ｅｎｈａｎｃｅｍｅｎｔ  ｅｆｆｅｃｔ  ｏｆ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ＭＯＳ  ｄｅｖｉｃｅｓ  −Ｄｅｖｉｃｅ  ｐｈｙｓｉｃｓ  ａｎｄ  ｄｅｓｉｇｎ  ｃｏｎｃｅｐｔ）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０
【非特許文献２】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、前述した公知の構造によるオン電圧−ターンオフ損失のトレードオフ関係の最適化は、必ずしもまだ、充分とは言えず、オン状態におけるカソード側のキャリア濃度をさらに高くすることができると考えられる。つまり、従来のＩＧＢＴのようなＭＯＳゲート型半導体装置では、前記ＩＥ効果がまだ充分に発揮されているとは思えないのである。たとえば、前述のＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでも、それ以前のものよりはトレードオフ特性が向上しているが、それでもなお、さらに特性を改善することができる余地があるということである。
【００２５】
一方、トレンチゲート構造のＭＯＳ型半導体装置の製造プロセスは、前述のように一定のトレードオフ改善効果を示すものの、プレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターンも微細化されている。そのため、ただでさえ良品率は低く製品コストも高くなり易いにもかかわらず、特性の向上のためとは言え、さらに特性改善を進めようすると、セルパターンはさらに微細化し、製造コストもさらに高くなる。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から最も好ましい。なお、トレンチゲート構造のＭＯＳ型半導体装置では、以上の問題に加えてトレンチ底部に電界が集中しやすく、耐圧低下を起こし易くてオン電圧−耐圧のトレードオフが特に悪化し易いという問題もある。またさらに、構造上、ゲートをカソードに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が低下し易いという問題も抱えている。
【００２６】
この発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、トレンチゲート構造を採らなくても、オン電圧とターンオフ損失とのトレードオフ関係をさらに改善するトップゲート構造を有するＭＯＳ型半導体装置とするために、トップゲート構造を構成するエピタキシャルシリコン層の形成時に余剰研磨、過剰研磨を防いでオン電圧のばらつきを抑制し、研磨後のエピタキシャルシリコン層の表面粗さを小さくしてゲート特性を良好にするトップゲート構造を有するＭＯＳ型半導体装置を提供することである。
【課題を解決するための手段】
【００２７】
特許請求の範囲の請求項１記載の本発明によれば、一導電型半導体基板表面に第一開口部を有する第一絶縁膜と、この第一開口部内に設けられ、前記第一絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記第一絶縁膜と同程度の厚さに積層される一導電型堆積半導体層を備え、
前記堆積半導体層が前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、前記基板絶縁膜上にあって前記一導電型バッファ領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって、前記一導電型バッファ領域とにより前記他導電型ベース領域表面を挟む位置にある一導電型エミッタ領域とを有し、
前記他導電型ベース領域表面にゲート絶縁膜を介して積層される多結晶半導体ゲート電極を備えるＭＯＳゲート構造を有するＭＯＳ型半導体装置において、前記第一開口部を挟む第一絶縁膜の間隔が２５μｍ以下であるＭＯＳ型半導体装置とすることにより、前記目的は達成される。
【００２８】
特許請求の範囲の請求項２記載の本発明によれば、前記堆積半導体層がエピタキシャルシリコン層である特許請求の範囲の請求項１記載のＭＯＳ型半導体層とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記第一開口部を挟む第一絶縁膜の基板表面方向の幅が１μｍ乃至５μｍである特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置とすることが望ましい。
【００２９】
特許請求の範囲の請求項４記載の本発明によれば、前記第一開口部を挟む第一絶縁膜が線状の平面パターンを有している特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置とすることがより好ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記第一絶縁膜が所定の間隔で非連続の線状に並べられる平面パターンを有している特許請求の範囲の請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置とすることが望ましい。
【００３０】
特許請求の範囲の請求項６記載の本発明によれば、前記第一絶縁膜が、所定の間隔で非連続の線状に並べられる四角柱または円柱状を有している特許請求の範囲の請求項５記載のＭＯＳ型半導体装置とすることが望ましい。
特許請求の範囲の請求項７記載の本発明によれば、一導電型半導体基板表面に設けた第一絶縁膜に第一開口部を形成し、この第一開口部内に前記第一絶縁膜より薄膜の基板絶縁膜を形成し、続いて該基板絶縁膜内に第二開口部を設け、前記第一開口部内にエピタキシャル半導体層を前記第一絶縁膜の厚さ以上の厚さに形成後、該エピタキシャル半導体層を表面研磨して前記第一絶縁膜の厚さと同程度の厚さにした後、前記エピタキシャル半導体層上にゲート酸化膜を介してゲート電極を形成する工程を有するＭＯＳ型半導体装置の製造方法において、前記エピタキシャル半導体層を表面研磨して前記第一絶縁膜の厚さと同程度の厚さにした後、犠牲酸化膜を０．０５μｍ乃至０．１μｍの厚さに形成し、その後、除去してから前記エピタキシャル半導体層上にゲート酸化膜を介してゲート電極を形成するＭＯＳ型半導体装置の製造方法とすることにより前記目的は達成できる。
【発明の効果】
【００３１】
本発明によれば、トレンチゲート構造を採らなくても、オン電圧とターンオフ損失とのトレードオフ関係をさらに改善するトップゲート構造を有するＭＯＳ型半導体装置とするために、トップゲート構造を構成するエピタキシャルシリコン層の形成時に余剰研磨、過剰研磨を防いでオン電圧のばらつきを抑制し、研磨後のエピタキシャルシリコン層の表面粗さを小さくしてゲート特性を良好にするトップゲート構造を有するＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明にかかる半導体装置およびその製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明にかかる表面カソード側高注入構造を有するＩＧＢＴに関し、（ａ）はＩＧＢＴの半導体基板の要部断面図であり、（ｂ）は図１の本発明にかかるＩＧＢＴの半導体基板の要部斜視図である。図２は過剰研磨と余剰研磨の状態を示す半導体基板の断面図で、（ａ）はエピタキシャルシリコン層の成長直後の半導体基板の要部断面図、（ｂ）はエピタキシャルシリコン層成長後の余剰研磨状態を示す半導体基板の要部断面図、（ｃ）はエピタキシャルシリコン層成長後の過剰研磨状態を示す半導体基板の要部断面図である。図３は本発明にかかるＩＧＢＴの製造方法に関する第一開口部幅と過剰研磨量との関係図である。図４は本発明にかかるＩＧＢＴのエピタキシャルシリコン層厚ばらつきとオン電圧との関係図である。図５は本発明にかかるＩＧＢＴの第一絶縁膜の平面パターンを示す平面図（ａ）と断面図（ｂ）である。図６は本発明にかかるＩＧＢＴの第一絶縁膜の異なる平面パターンを示す平面図（ａ）と断面図（ｂ）である。図７〜図９は本発明の実施例１、２にかかるＩＧＢＴの主な製造工程を示す半導体基板の要部断面図である。図１０は犠牲酸化膜と表面粗さの間の関係図である。図１１は犠牲酸化膜とゲート耐圧の間の関係図である。
【実施例１】
【００３３】
図７〜図９は本発明の実施例１にかかる、トップゲート型表面高注入構造を有するＩＧＢＴの構造および製造方法について、主要な製造工程における半導体基板の要部断面図を示したものである。
図７（ａ）に示すように、半導体基板としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基板の比抵抗は、３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。例えば８０Ωｃｍの基板１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。この基板１に熱酸化またはＣＶＤ成長による膜厚範囲０．３μｍ〜１μｍから選ばれるいずれかの基準酸化膜２を形成する。次にその膜上にフォトレジストによるパターニングを施して、基準酸化膜２をストライプ状の平面パターンとなるように選択的にドライエッチングして大きな第一開口部３を形成する（図７（ｂ））。このとき、開口されずに残った端部の基準酸化膜２間の第一開口部３の幅は５〜２５μｍ、ストライプ状平面パターンからなる基準酸化膜２の基板面方向の幅は０．５μｍ〜２μｍの範囲のいずれかがそれぞれ望ましい。ここでは、基準酸化膜２の幅を１μｍ、第一開口部３幅を２０μｍとした。続いて、図７（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜４を厚さ０．０５μｍ〜０．２μｍの範囲でいずれかの厚さに全面形成した後、フォトリソグラフィーによって基板酸化膜４の中央に径１μｍの第二開口部５を形成する。基準酸化膜２の突出量（膜厚）は前述のように０．３μｍ〜１μｍの範囲が好ましいが、ここでは、基板酸化膜４の厚さを０．１μｍ、基準酸化膜２の突出量（膜厚）を０．７μｍ、合わせて０．８μｍとした。
【００３４】
その後、図７（ｄ）に示すように、第二開口部５によって露出したシリコン基板１表面をシード層としてエピタキシャルシリコン層６を成長させる。その代表的なプロセスガスとして、主ガスをジクロロシランあるいはトリクロロシランとし、水素ガスをキャリアガスとし、ドーピングガスとしてアルシンまたはホスフィンを添加したものを用いる。また、反応圧力は１００〜７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３Ｐａ）、シリコン基板（ウエハ）温度１０００℃程度が好ましい。ここでは、ドーピングガスとしてホスフィンを用い、膜中リン濃度が１×１０１６ｃｍ−３になるように条件を制御した。ｎ型エピタキシャルシリコン層６の成長が第二開口部５で始まってから成長面が基板酸化膜４の厚みを超えて上面の位置よりも高くなると成長は基板酸化膜４上を横方向にも進む。その後、端部の基準酸化膜２の突出部（膜厚部）を乗り越えて全面を被覆した時点でガスの供給を停止して成長をストップさせる。
【００３５】
次に、ｎ型エピタキシャルシリコン層６が形成されたシリコン基板１をＣＭＰ装置に搬入し、基準酸化膜２をストッパー膜として図８（ｅ）に示すようにｎ型エピタキシャル半導体層（単結晶シリコン層）６表面が平坦な断面形状になるまで研磨を行う。このとき重要なことは、選択比（（Ｓｉ研磨レート／酸化膜研磨レート）を５０倍以上、好ましくは１００倍以上と高くして基準酸化膜（ストッパー膜）２の上面を基準として確実に研磨を停止させることである。そのためには、たとえば、（株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３などを用いることが有効である。代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ，テーブル回転数５０〜１００ｒｐｍとした。このときの前記選択比は約１００倍である。なお、研磨時間は一定としてもよいが、余剰研磨（基準となる基準酸化膜２上にエピタキシャルシリコン層の研磨残渣が残っている研磨不足状態−図２（ｂ））や研磨過剰（ディッシング−基準となる基準酸化膜の上面よりエピタキシャルシリコン層の厚さが薄い状態に研磨されること−図２（ｃ））の発生を抑えるには何らかの終点検出を行うことが有効である。そのための方法としては、モータートルクの検出、反射光測定等が考えられる。ここでは、モータートルク検出を用いることにより、研磨不良を抑え、ｎ型エピタキシャルシリコン層６の厚みがほぼ一定になるようにした。
【００３６】
ところが、基準酸化膜（ストッパー膜）２の領域がシリコン領域に比べて相対的に少ない、言い換えるとストッパー酸化膜２の間隔（第一開口部の幅）が大きいと、研磨時、終点検出用の基準酸化膜２が露出した時点で、図２（ｃ）のように第一開口部３の上方の中心付近でディッシング（過剰研磨）が発生し易くなる。また、中心部での前記ディッシングによる凹みを無くすために研磨時間を短くすると、図２（ｂ）のように、基準酸化膜２の厚さよりエピタキシャルシリコン層の厚さが厚い余剰研磨となるので、要注意である。
【００３７】
図３に第一開口部３幅と過剰研磨量の関係を示した。第一開口部３幅を短くすると過剰研磨量は減少して行く。その減少の途中、２５μｍに変曲点があり、第一開口部３幅を２５μｍ以下とすることで、過剰研磨量を大きく減少させ得ることがわかる。また、終点検出用の基準酸化膜２の幅（基板面方向の幅）に関しては、１μｍ以上で、５μｍ以下とすることが望ましい。１μｍ未満とすると研磨時での検出が困難になり、適切に研磨ストップができずに過剰研磨となり、５μｍ以上とすると、電流の流れる有効な活性面積に対して、非活性領域が増えるからである。
【００３８】
図４に研磨後のエピタキシャルシリコン層厚のばらつき（過剰研磨、余剰研磨）とオン電圧の関係を示した。０．２μｍ余剰研磨となった場合は、オン電圧は、０．０７Ｖ高くなる。また、０．２μｍ過剰研磨となった場合は、０．０９Ｖ低くなる。エピタキシャルシリコン層厚のばらつきは、オン電圧のばらつきに影響を与えるため、できるかぎり小さいことが望ましい。
【００３９】
また、図５（ａ）に示すように、基準酸化膜（酸化膜ストッパー）２を四角形セル状の非連続の線状平面パターンに形成することにより、通常の線状平面パターンの場合より有効電流の流れる活性領域を多くすることができる。酸化膜ストッパー２の四角柱セル間の距離ｅは、第一開口部３幅ａよりも短いことが望ましい。図６（ａ）に示すように、酸化膜ストッパー２の形状を円柱状としてもよい。
【００４０】
本発明にかかるトップゲート構造を有するＭＯＳ型半導体装置によれば、前述の図５、６に示すような第一開口部３幅およびストッパー酸化膜２の平面パターンと、所定の寸法範囲とすることにより、エピタキシャル成長のシリコン層の余剰研磨および過剰研磨を防ぐことができ、オン電圧のばらつきを大幅に抑制することができる。
次に、エピタキシャルシリコン層６の研磨後の表面に、厚さ０．０８μｍの犠牲酸化膜を形成し、続いてふっ酸でその犠牲酸化膜を除去することにより、表面状態を改善する。
【００４１】
続いて、図８（ｆ）に示すように、エピタキシャルシリコン層６の上に熱酸化あるいはＣＶＤによりゲート酸化膜７を全面に形成する。ここでは、熱酸化膜を厚さ０．１μｍで形成する。次に図８（ｇ）のようにゲート電極となるポリシリコン層８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、図８（ｈ）のように、フォトリソグラフィーによりポリシリコン層８を部分的に除去する。続いて、残ったポリシリコン層８をマスクにしてドーズ量５×１０１４ｃｍ−２のボロンイオンを行い、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行い、さらに、ドーズ量１×１０１５ｃｍ−２の砒素イオンをイオン注入し、１０００℃、で３０分のドライブ拡散を行ってｐ型ベース領域９とｎ＋＋型カソード領域１０を形成する。
【００４２】
その後、図９（ｉ）のように厚さ約１μｍのＢＰＳＧ膜１１を全面に形成して層間絶縁膜とする。続いて、金属電極とのコンタクトのためのコンタクト開口部１２を形成する。次に、図９（ｊ）のように膜厚５μｍのアルミニウム電極（カソード電極）１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、本発明の実施例にかかるＩＧＢＴの半導体基板が完成する。
【００４３】
この実施例にかかるＩＧＢＴには、以下の利点がある。
１、チャネル領域（ｐ型ベース領域）９をエピタキシャルシリコン層６で形成することにより、移動度が大きくなり、抵抗ロスが減少する。
２、チャネル領域９をエピタキシャルシリコン層で形成することにより、順方向ブロッキング時のもれ電流が小さくなる。
【００４４】
３、所定の寸法を有する基準酸化膜２をストッパーとしたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈｅｒ）によりエピタキシャルシリコン層６の薄膜化および均一化が可能になる。これは、ＩＧＢＴの耐圧向上、オン電圧特性のバラツキ低減につながる。
４、ゲート耐圧が向上し、安定化する。
【００４５】
次に、この実施例１で作成したＩＧＢＴについて、その作用および効果について説明する。
（定常オン状態について）
図９（ｊ）の拡大図である図１（ａ）に示すように、ゲート電極（ゲートポリシリコン層８）に、カソード（エミッタ）電極１３に対して正の電位を印加すると、ｐ型ベース領域９表面の、ゲート酸化膜７との界面付近の領域がｎ型に反転し、ｎ型反転層（チャネル）ができる。この状態でコレクタ（図示せず）−エミッタ（アノードーカソード間）間に順バイアスを加えると、電子は、前記チャネルおよび電子蓄積層（ｎ＋バッファ領域１５のゲート酸化膜７に沿った領域）１４を経由して、ドリフト層（ｎ−単結晶シリコン基板）１に流れ込み、図示しない裏面のｐ＋アノード層に達する。それによって、ｐ＋アノード層とドリフト層とのｐｎ接合（図示せず）は順バイアスされるので、ｐ＋アノード層からドリフト層にホールが注入される。
【００４６】
注入されたホールは、ドリフト層１の上層に来ると、第二開口部５からｎ＋バッファ領域１５に入る。ｎ＋バッファ領域１５に入ったホールの一部は、ｎ＋バッファ領域１５内で電子と再結合して消滅する。残りのホールは、ｎ＋バッファ領域１５を通過してｐ型ベース領域９にコレクトされる。ホール電流は、ｎ＋バッファ領域１５とｐ型ベース領域９を形成する層である狭くて長いエピタキシャルシリコン層６を流れるため、電圧降下が発生する。従って、電子蓄積層１４である、ｎ＋バッファ領域１５のゲート酸化膜７に沿った表面ｎ＋領域１４とｎ−ドリフト層１とからなるｎ＋／ｎ−接合が順バイアスされる。これにより、電子が注入されて、カソード側の電子濃度が上昇し、それに応じて、電荷中性条件を満たすために同濃度のホールが蓄積される。
【００４７】
また、ホールがｎ＋バッファ領域１５に注入されると、このｎ＋／ｎ−接合はさらに順バイアスされることになり、電子が注入される。なお、エピタキシャルシリコン層６とｎ−単結晶シリコン基板１とは、第二開口部５を除くほとんどの部分において基板酸化膜４により絶縁分離されている。従って、ｐｎｐ−ＢＪＴ領域は、デバイス全体の僅かな部分であり、大部分は、ｐｉｎダイオード領域である。また、基板表面の面積を十分に使ってチャネルを形成することができ、チャネル周辺長も自在に大きくすることができる。ただし、周辺長が大きすぎると、伝達特性が高くなりすぎて、短絡時の制限電流が増大し、短絡耐量が低下してしまうので、この点を考慮して周辺長を決定する必要がある。
【００４８】
（順方向ブロッキング状態について）
次に、ゲート電位をエミッタ（カソード）電位に比べて同等か負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時の動作について説明する。ｐ型ベース領域９とｎ＋バッファ領域１５からなるｐｎ接合から空乏層が広がると同時に、ゲート酸化膜７からも空乏層が広がる。これは、ゲート電極８がエミッタ電位以下であるのに対して、ｎ＋バッファ領域１５が正にバイアスされるからである。ｎ＋バッファ領域１５は、エピタキシャルシリコン層６の厚さ分のみであるので、僅かな順バイアスで完全に空乏化する。ｎ＋バッファ領域１５の総不純物量を一定値以下に設定しておけば、ｎ＋バッファ領域１５中の最大電界強度を抑えることができる。
【００４９】
順バイアスをさらに増やしていくと、空乏層は、ｎ−ドリフト層１中に伸びる。印加した順バイアスの大部分は、ｎ−ドリフト層１によって担われるので、ｎ＋バッファ領域１５中の電界強度の局所的なピークを抑えることができ、局所的な電界集中によるアバランシェ降伏が起こりにくい。従って、十分な順耐圧を確保することができる。この結果として、順耐圧を高くしてもオン電圧が悪化することはない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴと比べて、大変に優れている点である。
【００５０】
（トレードオフ特性について）
前記ｎ＋エピタキシャルシリコン層６を高不純物濃度にした構成であるｎ＋＋型カソード領域１０内では、ドーピング濃度が非常に高いため、キャリア移動度が低くても抵抗が低いので、電圧降下はほとんどない。また、本実施例では、前記ｎ＋エピタキシャルシリコン層６をｐ型変換した構成であるｐ型チャネル領域（ｐ型ベース領域９）の周辺長をパターン設計により比較的自在に設定することができるため、移動度劣化分を補うように周辺長を長くすることによって、電圧降下を従来のＩＧＢＴと同じ程度にすることができる。また前記ｎ＋エピタキシャルシリコン層６で構成されているｎ＋バッファ領域１５内では低キャリア移動度であるため、電圧降下がやや増加するが、全オン電圧への寄与は小さい。逆に、ｎ＋バッファ領域１５内での電圧降下により、ｎ−ドリフト層１の電位がカソード電位に対して上昇するメリットが得られる。
【００５１】
一方、ｎ＋バッファ領域１５内でゲート酸化膜７に沿った領域と第二開口部５のところで基板酸化膜４に沿った領域からなるｎ＋電子蓄積層１４では、電子濃度が非常に高く（〜１×１０１９ｃｍ−３）、電気抵抗が低いので、電圧降下が少ない。このため、ｎ＋電子蓄積層１４とｎ−ドリフト層１とからなるｎ＋／ｎ−接合がより順バイアスされるので、電子が注入され易くなる。つまり、ｎ＋バッファ領域１５において電圧降下が生じることにより、ｎ−ドリフト層１中のキャリア分布が表面偏重型になることが本発明の大きい特徴である。これによって、オン電圧−ターンオフ損失のトレードオフが最適化される本発明の効果が発揮されるのである。これは、特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ−ドリフト層中の電圧降下を、ある一定のターンオフ損失に対して最小化することを意味する。
【００５２】
（ラッチアップ耐量について）
ｎ＋バッファ領域１５中のキャリア寿命およびキャリア移動度が低いと、少数キャリアであるホールの拡散長が短くなり、ｎ＋バッファ領域１５中でのキャリアの再結合が増える。その結果、ｐ型ベース領域９を通り抜けてエミッタ電極１３にコレクトされるホール電流が減少する。このため、ラッチアップに寄与するホール電流が減少し、ラッチアップ耐量が向上する。
【００５３】
（微細プロセスについて）
以上説明したＩＧＢＴの構造には、表面パターンの極端な微細化が不要であるという設計上の長所がある。カソード（エミッタ）コンタクト領域は１２、図９（ｊ）に示すように、基板酸化膜４によりドリフト層１と電気的に分離されており、基板酸化膜４の無い部分、すなわち基板酸化膜４の第二開口部５においてのみドリフト層１に接続している。そのため、カソード（エミッタ）コンタクト領域の設計寸法は、ドリフト層１の特性には直接は寄与しない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴとは対称的である。従来のＩＧＢＴでは、カソード（エミッタ）コンタクト領域のすべてが直接的にドリフト層に接続しており、その設計寸法が直接的に特性に結びついている。従って、本実施例１では、前述のように、ｎ＋＋型エミッタ（カソード）領域１０を特に微細化しなくても、トレードオフ特性は不変であるという特徴を有するのである。
【実施例２】
【００５４】
本発明にかかる実施例２は、実施例１で説明した図７乃至図９に示すトップゲート型表面高注入構造を有するＩＧＢＴと同一構造を有しているが、その製造方法を異にする。ここでは、同一の製造方法の部分については、繰り返し説明を避けるために省略して、異なる製造方法のみについて説明する。
実施例１と同一仕様のｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基準酸化膜のパターンを形成し、その後にエピタキシャルシリコン成長を行い、基準酸化膜をストッパーとして研磨を行い、基準酸化膜と同一の厚さに平坦にする工程までは、実施例１と同じにする。以下の工程は実施例１とは異なる工程であるので、詳細に説明する。基準酸化膜と同一の厚さに平坦に研磨されたエピタキシャルシリコン層の表面に、０．０８μｍの犠牲酸化膜を熱酸化膜法により形成し、その後、ふっ酸で犠牲酸化膜を除去することにより、表面状態を良くする。次に、ゲート酸化膜を形成する。その後の工程は実施例１と同様の工程を経て、本発明の実施例２にかかるＭＯＳ半導体装置を完成する。
【００５５】
ここで、実施例２の製造方法の特徴である犠牲酸化膜の好ましい形成条件について説明する。図３に本発明の実施例２にかかる製造方法を用いた場合の、エピタキシャルシリコン層の表面粗さ（縦軸）と犠牲酸化膜の厚さ（横軸）との関係を示す。図３によれば、犠牲酸化膜の膜厚が０．０５μｍより厚い場合に、従来品と比べて表面粗さが半分になっていることが分かる。実施例２で、表面粗さの大きさが従来のものに比べて半減したのは、犠牲酸化膜形成／除去の工程に伴い、研磨終了直後の粗い表面粗さ部分に酸化膜が成長し、粗い部分を除去した結果と考えられる。犠牲酸化膜の厚さを厚くしすぎると、カソード層のエピタキシャルシリコン層の厚さが０．７μｍであるので、０．１μｍいじょうにするとカソード層の膜減りが大きくなり、特性に影響を与えるので、０．１μｍ以下とすることが好ましい。従って、犠牲酸化膜厚の好ましい範囲は、０．０５μｍ以上で０．１μｍ以下である。
【００５６】
図４には横軸に犠牲酸化膜の膜厚をとり縦軸にゲート耐圧を採って、それらの間の関係を示した。実施例２によれば、ゲート耐圧は６０Ｖ以上が安定して得られることが分かる。
本発明の実施例２によれば、トップゲート型のＩＧＢＴについて、エピタキシャルシリコン層研磨直後に、犠牲酸化膜形成／除去を行う製造方法とすることにより、エピタキシャルシリコン層の表面粗さを小さくし、ゲート特性をいっそう良好にすることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明にかかる表面カソード側高注入構造を有するＩＧＢＴに関し、（ａ）はＩＧＢＴの要部断面図であり、（ｂ）は図１の本発明にかかるＩＧＢＴの要部斜視図である。
【図２】本発明にかかる過剰研磨と余剰研磨の状態を示す半導体基板の断面図である。
【図３】本発明にかかるＩＧＢＴの製造方法に関する第一開口部幅と過剰研磨量との間の関係図である。
【図４】本発明にかかるＩＧＢＴのエピタキシャルシリコン層厚ばらつきとオン電圧の間の関係図である。
【図５】本発明にかかるＩＧＢＴの第一絶縁膜の平面パターンを示す平面図と断面図である。
【図６】本発明にかかるＩＧＢＴの第一絶縁膜の異なる平面パターンを示す平面図である。
【図７】発明の実施例１、２にかかるＩＧＢＴの製造方法を示す図である（その１）。
【図８】発明の実施例１、２にかかるＩＧＢＴの製造方法を示す図である（その２）。
【図９】発明の実施例１、２にかかるＩＧＢＴの製造方法を示す図である（その３）。
【図１０】本発明にかかる犠牲酸化膜と表面粗さの間の関係図である。
【図１１】犠牲酸化膜とゲート耐圧の間の関係図である。
【図１２】ＩＧＢＴの等価回路を示す図である。
【図１３】プレーナ型ＩＧＢＴの要部の構成を示す断面図である。
【符号の説明】
【００５８】
１    一導電型半導体基板、ＦＺ−シリコン基板（ドリフト層）
２    第一絶縁膜、基準酸化膜
３    第一開口部
４    基板絶縁膜、基板酸化膜
５    第二開口部
６    一導電型堆積半導体層（エピタキシャルシリコン層）
７    ゲート絶縁膜、ゲート酸化膜
８    多結晶ゲート電極、ポリシリコンゲート電極
９    他導電型ベース領域、ｐ型ベース領域（チャネル領域）
１０  一導電型エミッタ領域、ｎ＋＋型エミッタ領域、ｎ＋＋型カソード領域
１１  層間絶縁膜、ＢＰＳＧ膜
１２  エミッタコンタクト領域
１３  エミッタ電極（カソード電極）
１４  ｎ＋蓄積層
１５  一導電型バッファ領域、ｎ＋バッファ層。
【図１】
2007324540.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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