(57)【要約】【課題】交流信号のための配線を減少させた電気光学装置を提供する。【解決手段】液晶表示装置１は、複数のデータ線と複数の走査線との交点に対応して複数の画素電極２９を有する。液晶表示装置１は、データ線に供給された画像信号を保持するメモリ回路１２と、メモリ回路１２に保持された画像信号に基づいて画素電極２９に印加する、互いに論理レベルが反対の、２つの交流信号Fと/Fのいずれかを選択する選択回路１３とを、複数の画素電極２９のそれぞれに対応して設けられた複数の画素回路１１を有する。複数の走査線のそれぞれに対応する複数の画素電極２９の各画素回路１１の選択回路１３に、２つの交流信号の一方を供給する複数の信号線６と、複数の走査線において隣り合う２つの走査線毎に対応する複数の画素電極２９の各画素回路１１の選択回路１３に、２つの交流信号の他方を供給する複数の信号線７とを有する。【選択図】図４
2007094262.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と複数の走査線との交点に対応して複数の画素電極が設けられた電気光学装置であって、
前記データ線に供給された画像信号を保持するメモリ回路と、該メモリ回路に保持された画像信号に基づいて前記画素電極に印加する、互いに論理レベルが反対の、２つの交流信号のいずれかを選択する選択回路とを、前記複数の画素電極のそれぞれに対応して設けられた複数の画素回路と、
前記複数の走査線のそれぞれに対応する複数の画素電極の各画素回路の前記選択回路に、前記２つの交流信号の一方を供給する複数の第１の交流信号供給線と、
前記複数の走査線において隣り合う２つの走査線毎に対応する複数の画素電極の各画素回路の前記選択回路に、前記２つの交流信号の他方を供給する複数の第２の交流信号供給線と、
を有することを特徴とする電気光学装置。
【請求項２】
前記複数の画素回路は、前記電気光学装置を構成する基板上に、前記複数の第２の交流信号供給線のそれぞれを対称軸として線対称に形成されていることを特徴とする請求項１記載の電気光学装置。
【請求項３】
前記２つの交流信号の他方は、前記一方の交流信号に対して所定時間だけ遅延していることを特徴とする請求項１又は請求項２記載の電気光学装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電子機器に関し、特に、各画素回路にメモリ素子を有する電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、液晶表示装置等の電気光学装置が、携帯電話等の電子機器に広く利用されている。液晶表示装置は、複数のマトリクス状に配置された複数の画素を有し、各画素の状態を変更することによって、所望の画像を表示することができる。このような電気光学装置において、表示される画像に関係なく、１フレーム毎に各画素の状態をリフレッシュする方法を採用すると、液晶表示装置における、各画素を駆動する駆動回路及び制御回路による消費電力が多くなるため、低消費電力化が阻害されていた。
【０００３】
そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させ、メモリ回路に記憶されたビットに従って、画素をオン又はオフさせる技術が提案されている（例えば、特許文献１参照）。その提案に係る液晶表示装置では、メモリ回路のリフレッシュが不要となるので、静止画を表示するのであれば、駆動回路等を動作させないで済み、その分だけ低消費電力化を図ることができる。
【特許文献１】特開平８−２８６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、液晶表示装置等の電気光学装置においては、基板上に形成される配線数は少ない方が望ましい。配線数が多い場合、回路要素のレイアウトの困難性が増加すること、表示領域における画素の開口率が低下すること、配線材料の使用量の増加などの不利益に繋がるからである。
【０００５】
しかし、上述した提案に係る液晶表示装置においては、各画素に入力される交流駆動信号のための配線が、各行毎に２本必要であった。よって、交流駆動信号を供給するための配線は、行数の２倍の本数分だけ必要となっていた。  
そこで、本発明は、その交流信号のための配線を減少させた電気光学装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の電気光学装置は、複数のデータ線と複数の走査線との交点に対応して複数の画素電極が設けられた電気光学装置であって、前記データ線に供給された画像信号を保持するメモリ回路と、該メモリ回路に保持された画像信号に基づいて前記画素電極に印加する、互いに論理レベルが反対の、２つの交流信号のいずれかを選択する選択回路とを、前記複数の画素電極のそれぞれに対応して設けられた複数の画素回路と、前記複数の走査線のそれぞれに対応する複数の画素電極の各画素回路の前記選択回路に、前記２つの交流信号の一方を供給する複数の第１の交流信号供給線と、前記複数の走査線において隣り合う２つの走査線毎に対応する複数の画素電極の各画素回路の前記選択回路に、前記２つの交流信号の他方を供給する複数の第２の交流信号供給線とを有する。  
このような構成によれば、交流信号のための配線を減少させた電気光学装置を提供することができる。
【０００７】
また、本発明の電気光学装置において、前記複数の画素回路は、前記電気光学装置を構成する基板上に、前記複数の第２の交流信号供給線のそれぞれを対称軸として線対称に形成されていることが望ましい。  
このような構成によれば、回路要素のレイアウトをシンプルにすることができる。
【０００８】
また、本発明の電気光学装置において、前記２つの交流信号の他方は、前記一方の交流信号に対して所定時間だけ遅延していることが望ましい。  
このような構成によれば、低消費電力化のための遅延時間を確実に確保しながら、電気光学素子へ所定の電圧を印加する時間も、確実に確保できるので、適切な画像を得ることができる。
【０００９】
本発明の電子機器は、本発明の電気光学装置を備える。  
このような構成によれば、交流信号のための配線を減少させた電気光学装置を用いた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態を説明する。
【００１１】
まず図１に基づき、本実施の形態に係わる電気光学装置の構成を説明する。図１は、本実施の形態に係わる電気光学装置の全体構成を説明するためのブロック図である。図１に示すように、電気光学装置としての液晶表示装置１は、表示領域となるｍ（行）×ｎ（列）の画素マトリクス部２と、行方向に並んだデータ線を選択して駆動する水平走査駆動回路３と、列方向に並んだ走査線を選択して駆動する垂直走査駆動回路４を含んで構成されている。
【００１２】
本実施の形態に係る液晶表示装置１は、後述する各種トランジスタ及び画素電極が画素毎に形成された素子基板と、全画素に対して共通に設けられたコモン電極が形成された対向基板とを有して構成されている。その２枚基板は、互いに電極形成面が対向するように、一定の間隔を保って貼り付けられ、その２枚の基板間にTN（twisted nematic）型の液晶が挟持されている。
【００１３】
また、液晶表示装置１には、複数の電極パッドからなる入力端子部５が設けられている。入力端子部５には、電源電圧信号、各種制御信号、及び表示領域に表示する画像の画像信号が、外部から入力される。各種制御信号の中には、画素電極へ印加する交流信号である信号Fがあり、入力端子部５には、その信号Fを入力するための電極パッド５ａが含まれている。電極パッド５ａに入力された信号Fは、その信号Fの反転信号である交流信号である信号/Fを生成するために、水平走査駆動回路３内のインバータ回路３ａに入力される。また、他の電極パッド５ａには、信号LCcomが入力され、信号LCcomは、コモン電極に供給され印加される交流信号である。
【００１４】
信号F及び信号/Fは、それぞれ各画素の画素電極に供給されて印加される交流信号であり、ここでは、信号Fは、信号LCcomとは論理レベルを反転した信号であり、信号/Fは、信号LCcomとは論理レベルが同一の信号である。なお、信号F、信号/F及び信号LCcomは、HIGHレベル（以下、Hレベルという）のときには、電源電圧Vddとなり、LOWレベル（以下、Lレベルという）のときには接地電位GNDとなる。
【００１５】
水平走査駆動回路３は、信号F、信号/F及び信号LCcomをそれぞれ信号線６、７及び８を介して、垂直走査駆動回路４へ供給する。なお、水平走査駆動回路３は、信号F、信号/F及び信号LCcomの他にも、電源電圧Vddと後述する行選択信号とを、信号線群９を介して垂直走査駆動回路４へ供給する。また、水平走査駆動回路３は、表示領域２の各画素へ画像信号と、後述するブロック選択信号を供給する。垂直走査駆動回路４は、表示領域２の各画素へ、行選択信号、信号F、信号/F及び信号LCcomの各種制御信号を供給する。
【００１６】
電気光学物質である液晶が、図示しない２枚の基板の間であって、表示領域２の部分に設けられる。画素毎に液晶の状態を変更することによって、表示領域２に所望の画像が表示される。
【００１７】
次に、表示領域２における回路をより詳細に説明する。図２は、１画素の回路構成を示す回路図である。なお、例えば、RGBの３つの画素で１つの色を形成する場合には、図２は、１つの色を構成する３つの画素のうちの１つのサブ画素の回路構成を示す回路図である。
【００１８】
図２は、表示領域のある行ｊのｉ列目の画素回路を示す。ｊは、１からｍの整数であり、ｉは、１からｎの整数である。よって、ｉは行方向における列番号を意味し、データ線Diは、ｉ列目のデータ線を示す。ｊは列方向における行番号を意味し、走査線Yjは、ｊ行目の走査線を示す。画素回路１１は、SRAM等のスタティック型のメモリ回路１２、選択回路１３及び液晶素子１４を含んで構成されている。  
メモリ回路１２は、それぞれがスイッチング素子として機能する４つのｎチャネル型の薄膜トランジスタ（thin film transistor。以下、TFTと略す）２１，２２，２３，２４と、２つのNOT回路２５，２６とを備える。
【００１９】
TFT２１については、そのソースは、水平走査駆動回路３からのデータ線Diに接続され、そのドレインは、TFT２２のソースに接続され、そのゲートは、垂直走査駆動回路４からの走査線Yjに接続されている。
【００２０】
TFT２２については、そのドレインは、NOT回路２５の入力端に接続され、そのゲートは、垂直走査駆動回路４からのブロック選択線Xkに接続されている。ブロック選択線Xkは、水平方向すなわち列方向における画素を所定の数だけ纏めてブロックとした場合、そのブロックを選択するためのブロック選択信号が供給される信号線である。ここで、kは行方向におけるブロック番号を意味し、ブロック選択線Xkは、k番目のブロックの選択線を示す。
【００２１】
NOT回路２５の出力端は、NOT回路２６の入力端に接続され、NOT回路２６の出力端は、NOT回路２５の入力端に帰還されている。
【００２２】
ここで、NOT回路２５の入力端（NOT回路２６の出力端）を、メモリ回路１２の正転端子の端子Qとし、NOT回路２６の入力端（NOT回路２５の出力端）をメモリ回路１２の反転端子の端子/Qとする。
【００２３】
メモリ回路１２は、相補型であるので、TFT２４については、そのソースが相補データ線/Diに接続され、そのドレインがTFT２３のソースに接続され、そのゲートは、走査線Yjに接続されている。また、TFT２３については、そのドレインがNOT回路２６の入力端に接続され、そのゲートがブロック選択線Xkに接続されている。
【００２４】
このメモリ回路１２は、走査線Yjに供給された行選択信号がHレベルになり、かつブロック選択線Xkに供給されたブロック選択信号もHレベルになったときに、TFT２１から２４の全てが同時にオンして、データ線Diに供給された画像信号を端子Qにおいて保持する一方、端子/Qには、データ線Diに供給された画像信号を反転した信号を保持するように構成されている。
【００２５】
選択回路１３は、トランスファーゲート２７，２８を有する。トランスファーゲート２７の入力端には信号Fが供給される。トランスファーゲート２８の入力端には信号/Fが供給される。トランスファーゲート２７及び２８の出力端は、画素毎に個別に形成された画素電極２９に共通に接続されている。また、トランスファーゲート２７の正転制御ゲート及びトランスファーゲート２８の反転制御ゲートは、メモリ回路１２の端子Qに接続されている。トランスファーゲート２７の反転制御ゲート及びトランスファーゲート２８の正転制御ゲートは、メモリ回路１２の端子/Qに接続されている。
【００２６】
信号F及び/Fは、それぞれ液晶素子１４をオン又はオフさせる信号であり、各画素回路１１に対して共通に供給される。すなわち、信号F及び/Fは、走査線Yjとデータ線Diの交点に設けられた画素電極２９に供給される。
【００２７】
トランスファーゲート２７，２８は、正転制御ゲートがHレベル（反転制御ゲートはLレベル）であるときに、入力端と出力端の間がオン（導通状態）となる。従って、メモリ回路１２の端子QがHレベルである場合、トランスファーゲート２７と２８は、それぞれオンとオフになって、信号Fが画素電極２９に印加される。メモリ回路１２の端子QがLOWレベルである場合、トランスファーゲート２７と２８は、それぞれオフとオンになって、信号/Fが画素電極２９に印加される。
【００２８】
上述したように、電気光学素子の一つである液晶素子１４は、画素毎に個別の画素電極２９と、全画素に渡って共通のコモン電極３０との間にTN型の液晶が挟持されている。図３は、画素回路１１のメモリ回路１２への書き込み動作を示す波形図である。
【００２９】
端子QがHレベルの場合、トランスファーゲート２７と２８は、それぞれオンとオフになるので、画素電極２９には、図３に示すように、コモン電極３０と論理反転の関係にある信号Fが印加される。そのため、液晶素子１４に印加される電圧VLCは、Vddの２倍となるので、ノーマリーホワイトモードであれば、その画素は暗いオン状態となる。
【００３０】
一方、端子QがLレベルの場合、トランスファーゲート２７と２８は、それぞれオフとオンになるので、画素電極２９には、図３に示すように、コモン電極３０と論理反転の関係にある信号/Fが印加される。そのため、液晶素子１４に印加される電圧VLC、ここでは、画素電極２９の電位からコモン電極３０の電位を差し引いた電圧が０（ゼロ）となるので、ノーマリーホワイトモードであれば、その画素は明るいオフ状態となる。
【００３１】
図４は、表示領域２の一部における画素の回路構成を示す回路図である。図２の画素回路１１は、表示領域２において、ｍ行ｎ列のマトリクス状に複数配置される。図４は、表示領域２の第１行と第２行の第１列と第２列の部分の回路を示す。図４に示すように、行方向において隣り合う画素回路１１は、信号/Fの信号線７を共有し、かつその信号線７に対して線対称になるように各回路が素子基板上に形成されている。具体的には、図３に示すように、画素P(1,1)と画素P(2,1)、並びに画素P(1,2)と画素P(2,2)の各種回路は、それぞれ信号線７を対称軸として、信号線７に対して線対称に形成される。信号線７を対称軸として、各画素回路１１が対称に形成されるので、画素回路１１の回路要素のレイアウトがシンプルになる。
【００３２】
すなわち、マトリクス配置された複数の画素回路１１において、隣り合う２つの行（ｊ行と（ｊ＋１）行）が、１本の信号線７を共有する。そして、そのような１本の信号線７を共有する隣り合う２行の画素回路群が、表示領域２内に列方向に配置されている。
【００３３】
図５は、画素マトリクスに設けられた、交流信号供給線である配線６，７を説明するための模式的平面図である。２行毎に１本の配線７を設ければいいので、基板を平面視したときに、図５に示すように、行方向に並んだ画素の画素領域間に配線７が配置され、行毎に必要な配線６は、画素領域上に配置される。
【００３４】
特に、液晶表示装置が画素領域間に遮光膜としてのブラックマトリクス等を有する場合もあるので、基板を平面視したときに、画素領域間のブラックマトリクス等の領域と重なるように、配線７を設けるようにすれば、全透過型の液晶表示装置の場合に開口率の向上を図ることができる。
【００３５】
よって、従来であれば、行毎に信号線７を配置していたが、本実施の形態によれば、信号線７は２行につき１本設けられるので、液晶表示装置１における配線数を大幅に低減することができる。
【００３６】
以上のような構成に係る液晶表示装置１の動作を説明する。  
入力端子部５には、表示すべき画像信号と、その画像信号を表示すべき行と列の選択信号が入力され、垂直走査駆動回路４は、選択信号に基づいて行を選択し、水平走査駆動回路３は、選択信号に基づいて列を選択する。選択された行と列に対応する画素の画素回路１１に画像信号が書き込まれ、画像信号は、画素回路１１のメモリ回路１２に保持される。
【００３７】
上述したように、各画素回路１１のメモリ回路１２に画像信号を書き込む動作は、ブロック単位で行われる。具体的には、ｊ行目のｋ番目のブロックの複数の画素回路１１に画像信号を書き込むときは、外部の制御回路（図示せず）から、ｊ行目を指定するYアドレス信号Adyが、垂直走査駆動回路４へ供給され、ｋ番目のブロックを指定するブロック指定信号Adxと、指定されたブロックに属する各画素回路１１に書き込むべき（記憶させるべき）複数の画像信号とが、水平走査駆動回路３へ供給される。水平走査駆動回路３と垂直走査駆動回路４は、所定のタイミングで指定されたブロックに画像信号を書き込む。このような行とブロックの指定と、データ線を介するそのブロックへの画像信号の供給の動作を、表示領域２の全面に渡って行うことによって、表示領域２に所定の画像が表示される。
【００３８】
図２と図３を用いて、より詳細に動作を説明する。まず、垂直走査駆動回路４は、Yアドレス信号Adyに基づいて、指定された行の走査線YjをHレベルにし、かつ、水平走査駆動回路３は、ブロック指定信号Adxによって選択されたブロックのブロック選択線XkをHレベルにする。同時に、水平走査駆動回路３は、内蔵するサンプルホールド回路（図示せず）から選択されたブロック内の各画素回路１１に記憶させる画像信号を、対応するデータ線Diに供給し、かつその画像信号の反転信号を、相補データ線/Diに供給する。その結果、選択されたブロック内のTFT２１から２４が同時にオンして、データ線Diに供給された画素の信号が端子Qにおいて保持され、その反転信号が端子/Qにおいて保持される。
【００３９】
この状態において、走査線Yj及びブロック選択線Xkの一方あるいは双方がLレベルになると、そのブロック内の画素回路１１のTFT２１と２４若しくはTFT２２と２３がオフ、あるいは全てのTFTがオフとなる。その結果、メモリ回路１２において、端子Qはデータ線Diから、端子/Qは相補データ線/Diから、それぞれ電気的に切り離されるが、メモリ回路１２は、書き込まれた画像信号を保持し続ける。
【００４０】
なお、ブロック選択線XkがHレベルで、かつ走査線YjがHレベルである場合、その走査線Yjのブロック指定信号Adxで指定されたブロック以外の画素回路１１では、ブロック選択線XkがLレベル、あるいは走査線YjがLレベルであるので、その指定されらブロック以外の画素回路１１では、TFT２１と２２、並びにTFT２３と２４の、それぞれの一方若しくは双方がオフである。よって、ブロック指定信号Adxで指定されたブロック以外の画素回路１１のメモリ回路１２の端子Qと/Qは、それぞれデータ線Diと/Diから電気的に切り離されている。このため、ブロック指定信号Adxで指定されたブロック以外の画素回路１１のメモリ回路１２は、データ線Diと相補データ線/Diの電圧変化の影響をなんら受けることがない。
【００４１】
すなわち、画素回路１１のメモリ回路は、既に画像信号が書き込まれていれば、データ線Diと相補データ線/Diの電圧状態とは無関係に、画像信号を保持し続けることになる。
【００４２】
ところで、上述したように、それぞれが交流信号である信号Fと信号/Fとが、互いに反転した信号であるときに、一方の信号、ここでは信号/Fを遅延させ、両信号が共にHレベルの期間を設けることにより、低消費電力化を図ることができる。図６は、信号Fと信号/Fの概略波形を示す波形図である。図７は、パルス波形の信号Fと信号/Fのそれぞれの立ち上がり時の波形の拡大した部分波形図である。
【００４３】
図６に示すように、信号/Fは、信号Fに対して、所定の時間T1だけ遅れた、信号Fの反転信号である。所定の時間T1は、液晶素子への印加電圧の印加の前において、液晶容量中の電荷を放電するための期間である。従って、図６に示すように、１フレーム期間（１F）の初めにおいて、信号Fと信号/Fが共にHレベルとなる期間として、所定の時間T1が設けられている。信号/Fを遅らせるための遅延回路４ａが、垂直走査駆動回路４内に設けられている（図１参照）。
【００４４】
遅延時間となる所定の時間T1が、確実に確保される必要があるが、同時に、１フレーム期間（1F）内の残りの時間（T2）も確実に確保しなければ、画素電極２９と対向電極３０に所定の電圧が十分に印加されなくなり、適切な画像が得られないことになる。  
上述したように、本実施の形態によれば、信号/Fの信号線７の本数を減らすことができるので、信号線７の寄生容量は、信号Fの信号線６の寄生容量よりも小さくすることができる。具体的には、信号/Fの信号線７の配線数が２本に１本になるので、信号線７の寄生容量が、信号Fの信号線６の寄生容量よりも小さい。
【００４５】
図７を用いてより詳細に説明すると、信号線６の寄生容量により、信号Fの信号波形の立ち上がりは、所定の時定数を持って変化する。寄生容量が大きくなると時定数も大きくなるので、例えば、接地電位GNDから電源電圧Vddまで信号Fが変化する間で、信号Fが所定の電圧になるまでの時間（ｔ１）は長くなる。
【００４６】
同様に、信号/Fの信号波形の立ち上がりも、信号線７の寄生容量に応じて所定の時定数を持って変化するが、信号線７の本数は、信号線６の本数の半分であるので、電源電圧Vddから接地電位GNDまで信号/Fが変化する間で、信号/Fが所定の電圧になるまでの時間（ｔ２）は、信号Fが変化する時間（ｔ１）よりも短くなる。
【００４７】
従って、本実施の形態に係る液晶表示装置１の回路によれば、信号線７に表れる信号/Fの波形は、遅延回路４ａによる遅延時間とインバータ回路３ａによる遅延時間とが組み合わされた遅延時間T1だけ信号Fよりも確実に遅らせることができ、かつ、信号/Fの信号波形を短い時間で所定の電位まで変化させることができる。
【００４８】
その結果、低消費電力化のための遅延時間T1を確実に確保しながら、液晶素子１４へ所定の電圧を印加する時間T2も、信号線７が信号線６と同じ本数だけある場合よりも、確実に確保できるので、適切な画像を得ることができる。
【００４９】
なお、信号/Fを遅らせるための遅延回路４ａが、液晶表示装置１内に設けられているが、信号/Fは、液晶表示装置１内において遅らせるのではなく、入力端子部５の電極パッド５ａを介して外部から供給されるものであってもよい。
【００５０】
また、上述した液晶表示装置１は、いわゆる透過型でも全反射型でも、適用できるものであり、配線数を減らせるという効果を有する。さらに、その結果として、液晶表示装置１において上述したような遅延される交流信号である信号/Fの配線が共有される場合は、信号/Fの配線の寄生容量を小さくできるので、液晶素子１４へ所定の電圧を印加する時間T2も、確実に確保できるという効果も有する。  
また、上述した液晶表示装置１が全透過型の場合は、開口率が高くなるという効果が生じる。
【００５１】
また、本発明の電気光学装置は、アクティブマトリクス型の液晶表示装置だけでなく、パッシブマトリクス型の液晶表示装置やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネル）にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電気放出素子を用いた装置（Field Emission Display 及びSurface-Conduction Electron-Emission Display等）等の各種の電気光学装置においても本発明を同様に適用することが可能である。
【００５２】
次に、上述した実施の形態に係る液晶表示装置１を表示装置として有する電子機器について説明する。図８は、電子機器として携帯電話の外観を示す斜視図である。図８に示すように、携帯電話１２００は、複数の操作ボタン１２０２の他に、受話口１２０４、送話口１２０６と共に、上述した電気光学装置としての液晶表示装置１が設けられる表示部１００を有する。
【００５３】
本発明に係る電気光学装置が適用できる電子機器としては、携帯電話の他に、PDA(Personal Digital Assistants：携帯情報端末)、携帯型パーソナルコンピュータ、デジタルカメラ、車載用モニタ、デジタルビデオカメラ、液晶テレビ、ビューファインダ型もしくは直視型ビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話機、POS端末機等がある。  
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態の電気光学装置の全体構成を説明するためのブロック図。
【図２】本発明の実施の形態に係わる１画素の回路構成を示す回路図。
【図３】画素回路のメモリ回路への書き込み動作を示す波形図。
【図４】表示領域の一部における画素の回路構成を示す回路図。
【図５】画素マトリクスに設けられた配線を説明するための模式的平面図。
【図６】信号Fと信号/Fの概略波形を示す波形図。
【図７】パルス波形の信号Fと信号/Fのそれぞれの波形の拡大した部分波形図。
【図８】電子機器として携帯電話の外観を示す斜視図。
【符号の説明】
【００５５】
１  液晶表示装置、２  画素マトリクス部、３  水平走査駆動回路、３ａ  インバータ回路、４  垂直走査駆動回路、４ａ  遅延回路、５  入力端子部、５ａ  電極パッド、１００  表示部、１２００  携帯電話、１２０２  操作ボタン、１２０４  受話口、１２０６  送話口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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