(57)【要約】【課題】必要な数だけの回路素子を実装できる半導体装置を提供する。【解決手段】パッケージ２内に複数の回路素子３を配列して収容する半導体装置１において、パッケージ２の回路素子３の間に切断溝６を形成して複数のブロック７に分割可能とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
１つのパッケージ内に複数の回路素子を配列して収容し、前記回路素子を外部回路に接続するための電極端子が前記パッケージから露出する半導体装置において、
前記パッケージは、前記回路素子の間に切断溝が形成され、複数のブロックに分割可能であることを特徴とする半導体装置。
【請求項２】
前記回路素子は、前記ブロックにそれぞれ１つずつ収容されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路素子は、全て同一の素子であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記回路素子は、４極以下の素子であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記電極端子は、前記パッケージの側方に延伸するアウトライン形状をなしていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記電極端子は、前記パッケージの裏側に延伸するインライン形状をなしていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記電極端子は、前記パッケージの裏面に配置された埋め込み形状をなしていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項８】
前記切断溝は、前記パッケージを縦横方向それぞれに複数の前記ブロックに分割可能なように、直交して形成されていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、トランジスタアレイや汎用ロジックＩＣのように複数の回路素子を有する半導体装置が市販されている。これら従来の半導体装置は、通常、１つのパッケージ内に４から８の回路素子を収容しており、基板上の狭いスペースに複数の回路素子を実装できるので回路の面積を小さくできる。
【０００３】
このような半導体装置は、特許文献１から４に記載されているように、複数の回路素子と、対応する電極端子を形成したリードフレームとを所定の位置に配置し、リードフレームの各電極端子と回路素子とをワイヤボンディングして接続し、回路素子およびボンディングワイヤを樹脂パッケージで封止し、リードフレームおよびパッケージを切断することで各半導体装置を切り離して製造する。
【０００４】
【特許文献１】特開平１０−３１３０８２号公報
【特許文献２】特開２００１−２８４２０号公報
【特許文献３】特開２００１−２９８１４４号公報
【特許文献４】特開２００２−２６２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
回路素子の異なる多品種の半導体装置を市販することは製品コストを増大させることとなるため、各メーカは、１つのパッケージに収容する回路素子の個数を限定して製品化している。
【０００６】
このため、ユーザは、用途に応じて、必要な数の回路素子を含む半導体装置を選択するが、例えば、５素子が必要であっても、７素子を有する半導体装置を購入して、２素子を未使用のまま５素子だけを使用するというような選択を迫られていた。つまり、所望の数の回路素子を有する半導体装置が提供されないために、実装面積を小さくすることができない場合があった。
【０００７】
そこで、本発明は、必要な数だけの回路素子を実装できる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、１つのパッケージ内に複数の回路素子を配列して収容し、前記回路素子を外部回路に接続するための電極端子が前記パッケージから露出する半導体装置において、前記パッケージは、前記回路素子の間に切断溝が形成され、複数のブロックに分割可能としたものである。
【発明の効果】
【０００９】
本発明によれば、不要な回路素子を含むブロックを切り離して、必要な回路素子だけを有する半導体装置にして実装することができ、回路の面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１から３に、本発明の第１実施形態の半導体装置１を示す。半導体装置１は、樹脂をモールド成型したパッケージ２の中に、同一の、例えばトランジスタのような回路素子３が複数、直線上に並んで封止され、各回路素子３からそれぞれ４本の電極端子４がパッケージ２の外側に導出されている。各回路素子３と電極端子４とは、それぞれ、パッケージ２の内部でボンディングワイヤ５によって接続されている。
【００１１】
パッケージ２の表裏には、図２に示すように、各半導体３の間に、互いに平行な複数の切断溝６が形成されている。半導体装置１の切断溝６で区切られた各部は、それぞれ、１つの回路素子３を包含するブロック７を構成する。
【００１２】
電極端子４は、パッケージ２の両側に、それぞれ等ピッチに配列されている。また、図３に示すように、電極端子４は、パッケージ２の上下方向略中央から導出され、一旦下方に折り曲げられてから、パッケージ２の底面の略延長線上で側方に延伸し、回路基板の表面でハンダ付けして実装できるいわゆるアウトライン形状に形成されている。
【００１３】
このように構成された半導体装置１は、回路素子３を整列して封止しているので、基板上に単体の回路素子３を複数実装するよりも、回路素子３の間隔を狭く実装することができる。また、半導体装置１は、パッケージ２を任意の切断溝６の部分で、折り曲げることによって容易に分割することができる。つまり、半導体装置１は、不要な回路素子３を含むブロック７を切除して、ユーザが必要とする数の回路素子３だけを含んだ実装面積の小さいものにすることができる。
【００１４】
これによって、回路素子３の個数の異なる多品種の半導体装置を製品化する必要がないので、製造や流通のコストを抑えることができ、本実施形態の半導体装置１は、少数の回路素子３を必要とするユーザにとっても安価なものになる。
【００１５】
本発明は、電極数が４本以下の回路素子３を複数収容する場合に適用することが好ましい。電極数が多い素子を直列に並べると半導体装置１が細長くなりすぎ、回路基板上にレイアウトすることが難しくなるとともに、電極数の多い複雑な回路素子が多数要求されるケースはさほど多くないことから経済的にも効果が低いと考えられるからである。
【００１６】
実施の形態２．
図４に示すように、本発明の半導体装置１は、電極端子４をパッケージ２の上下方向略中央から導出され、下方に折り曲げられて延伸するインライン形状に形成してもよい。これによって、回路基板のスルーホールに電極端子４を挿入して裏面でハンダ付けすることができる。また、図示はしていないが、パッケージ２の裏面に延伸するいわゆるＪリード形状に形成してもよい。
【００１７】
実施の形態３．
図５に示すように、本発明の半導体装置１は、電極端子４をパッケージ２がはみ出さないように裏面に配置した埋め込み形状に形成してもよい。電極端子４をはみ出させずに表面実装することで、回路の面積をさらに小さくすることができる。
【００１８】
実施の形態４．
図６に底面を示すように、埋め込み型の電極端子４を有する半導体装置１において、パッケージ２を縦横方向それぞれに複数のブロック７に分割することができるように、切断溝６を直交して縦横それぞれ複数形成してもよい。これによって、回路素子３の集積度をさらに高めることが可能になる。
【００１９】
本実施形態において、電極端子４は、それぞれ円形に形成され、表面にハンダが塗布されている。これによって、ハンダをリフローすることで回路基板に容易に実装できる。
【００２０】
実施の形態５．
図７に示すように、本発明の半導体装置１は、各ブロック７に、それぞれ異なる回路素子３を収容してもよい。図示した回路素子３は、例えば、左から順に、ドライバＩＣ、レギュレータＩＣ、リセットＩＣ、ロジックＩＣ、抵抗素子およびコンデンサであり、特定の回路を一つ完成させるために必要な素子を全て並べたものである。ユーザは、この半導体装置１を１つ購入するだけで、所望の回路を構成するために必要な全ての回路部品を入手することができ、回路基板上の狭い範囲に所望の回路を構成することができる。また、回路のレイアウトの都合によっては、半導体装置１を任意の切断溝６で分割して回路基板上に分散して配置することができ、設計の自由度が高く、分割したとしてもディスクリート部品を使用するよりは面積効率が高い。
【００２１】
さらに、本実施形態の半導体装置１は、図示した６つのブロック７を複数組直列に連結したものとしてもよい。これによって、並列回路を回路基板の狭い範囲に容易に構成することができる。
【００２２】
実施の形態６．
図８に示すように、本発明の半導体装置１は、１つのブロック７の中に、複数の回路素子３を収容してもよい。図においては、右端のブロック７に抵抗素子とコンデンサが収容されている。これによって、少ピンの素子を小さいスペースに配置した回路を構成することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１の半導体１の平面図。
【図２】図１の半導体装置の正面図。
【図３】図１の半導体装置の側面図。
【図４】本発明の実施の形態２の半導体装置の側面図。
【図５】本発明の実施の形態３の半導体装置の側面図。
【図６】本発明の実施の形態４の半導体装置の底面図。
【図７】本発明の実施の形態５の半導体装置の平面図。
【図８】本発明の実施の形態６の半導体装置の平面図。
【符号の説明】
【００２４】
１  半導体装置
２  パッケージ
３  回路素子
４  電極端子
５  ボンディングワイヤ
６  切断溝
７  ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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