(57)【要約】【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０上に形成された凸型形状の半導体層４０と、半導体基板上に形成され、半導体層の下部が埋没する程度の膜厚を有する絶縁膜５０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜６０を介して形成されたゲート電極１００と、半導体層内において、ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域２００とを備え、半導体層のうち、少なくともゲート電極によって覆われた中央部の表面より、中央部を除く周辺部の表面が、外側に位置するように形成されている。【選択図】図１２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された凸型形状の半導体層と、
前記半導体基板上に形成され、前記半導体層の下部が埋没する程度の膜厚を有する絶縁膜と、
前記半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域とを備え、
前記半導体層のうち、少なくとも前記ゲート電極によって覆われた中央部の表面より、前記中央部を除く周辺部の表面が、外側に位置するように形成されたことを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記側面の結晶方向が＜１１０＞方向になるように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にマスク材を堆積し、前記マスク材及び前記半導体基板の表面部分にパターニングを行うことにより、凸型形状を有する半導体層を形成するステップと、
前記半導体基板の表面上に、前記半導体層の下部が埋没する程度の膜厚を有する絶縁膜を形成するステップと、
前記半導体層のうち対向する１組の両側面にゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材及び前記ゲート絶縁膜にパターニングを行うことにより、前記半導体層のうち対向する１組の両側面及び上面に、前記ゲート絶縁膜及び前記マスク材を介してゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成し、さらに前記半導体層上に形成され、かつ前記ゲート電極及び前記側壁絶縁膜によって覆われていない前記マスク材を除去するステップと、
前記半導体層、前記絶縁膜、前記ゲート電極及び前記側壁絶縁膜上に、アモルファス半導体膜を形成するステップと、
前記半導体層の上面及び側面に形成されている前記アモルファス半導体膜を選択的に単結晶化することにより、せり上げ半導体層を形成するステップと、
前記アモルファス半導体膜のうち、前記単結晶化されなかった領域を選択的に除去するステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとして、所定の不純物を前記せり上げ半導体層にイオン注入することにより、前記せり上げ半導体層のうち、前記ゲート電極が形成されていない側面側に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記せり上げ半導体層を形成するステップでは、隣り合う前記半導体層が接続するように、前記半導体層の上面及び側面に形成されている前記アモルファス半導体膜を選択的に単結晶化することにより、せり上げ半導体層を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記単結晶化されなかった領域を選択的に除去するステップでは、ハロゲン水素化物を含むガス系を用いた気相エッチングによって、前記単結晶化されなかった領域を選択的に除去することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、３次元構造を有するＭＯＳＦＥＴとして、いわゆる縦型ダブルゲート構造のＭＯＳＦＥＴが開発されており、なかでも半導体層がＦｉｎ状に形成されたＭＯＳＦＥＴは、ＦｉｎＦＥＴと呼ばれている。
【０００３】
ところで、かかるＦｉｎＦＥＴの場合、ソース／ドレイン領域の表面部分には、寄生抵抗を低減するためのシリサイドが、シリコンからなる半導体層を消費することにより形成される。
【０００４】
従って、ＦｉｎＦＥＴでは、素子の微細化を図りつつも、シリサイドを形成する領域を確保するため、ゲート電極及び側壁絶縁膜によって覆われていない半導体層の表面（上面及び側面）を外側に向けて全体的にせり上げるようにして、せり上げ半導体層を形成した後、ソース／ドレイン領域及びシリサイドを順次形成する。
【０００５】
その際、気相成長法によって、せり上げ半導体層を形成するが、気相成長法では、全体的に均質に半導体層を成長させることができないという問題があった。これは、せり上げ半導体層の側面に、所望の結晶方向を有する結晶面を形成することができず、成膜条件により決まる特定の安定な結晶面であるファセット（切り子面）が形成されるためである。
【０００６】
例えば、結晶方向が＜１１０＞方向である側面を有するせり上げ半導体層を形成しようとしても、気相成長法を使用すると、当該せり上げ半導体層の側面に、結晶方向が＜１１１＞方向であるファセットが形成されるという問題があった。
【０００７】
以下、せり上げソース／ドレイン領域を有するＭＯＳＦＥＴに関する文献名を記載する。
【特許文献１】特開２００１−１８９４５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、
半導体基板上に形成された凸型形状の半導体層と、
前記半導体基板上に形成され、前記半導体層の下部が埋没する程度の膜厚を有する絶縁膜と、
前記半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない側面側に形成されたソース領域及びドレイン領域とを備え、
前記半導体層のうち、少なくとも前記ゲート電極によって覆われた中央部の表面より、前記中央部を除く周辺部の表面が、外側に位置するように形成されている。
【００１０】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上にマスク材を堆積し、前記マスク材及び前記半導体基板の表面部分にパターニングを行うことにより、凸型形状を有する半導体層を形成するステップと、
前記半導体基板の表面上に、前記半導体層の下部が埋没する程度の膜厚を有する絶縁膜を形成するステップと、
前記半導体層のうち対向する１組の両側面にゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材及び前記ゲート絶縁膜にパターニングを行うことにより、前記半導体層の側面のうち対向する１組の両側面及び上面に、前記ゲート絶縁膜及び前記マスク材を介してゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成し、さらに前記半導体層上に形成され、かつ前記ゲート電極及び前記側壁絶縁膜によって覆われていない前記マスク材を除去するステップと、
前記半導体層、前記絶縁膜、前記ゲート電極及び前記側壁絶縁膜上に、アモルファス半導体膜を形成するステップと、
前記半導体層の上面及び側面に形成されている前記アモルファス半導体膜を選択的に単結晶化することにより、せり上げ半導体層を形成するステップと、
前記アモルファス半導体膜のうち、前記単結晶化されなかった領域を選択的に除去するステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとして、所定の不純物を前記せり上げ半導体層にイオン注入することにより、前記せり上げ半導体層のうち、前記ゲート電極が形成されていない側面側に、ソース領域及びドレイン領域を形成するステップと
を備える。
【発明の効果】
【００１１】
本発明の半導体装置及びその製造方法によれば、トランジスタ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（１）第１の実施の形態
図１〜図１３に、本発明の第１の実施の形態によるＦｉｎＦＥＴの製造方法を示す。なお、図１〜図１３のうち、図２（ａ）〜図１２（ａ）は、各工程別素子を上方から視認した場合の平面図を示し、図２（ｂ）〜図１２（ｂ）は、各工程別素子をＡ−Ａ線に沿って切断した場合の縦断面図を示し、図２（ｃ）〜図１２（ｃ）は、各工程別素子をＢ−Ｂ線に沿って切断した場合の縦断面図を示す。
【００１４】
まず図１及び図２（ａ）〜（ｃ）に示すように、例えば単結晶シリコンからなり、表面の面方位が（１００）である半導体基板１０を用意する。リソグラフィによって、半導体基板１０上に所望のパターンを有する図示しないレジストマスクを形成し、これをマスクとして、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを半導体基板１０にイオン注入する。そして、熱処理を行うことにより、深さが１μｍ程度の図示しないＰ型半導体領域を形成する。
【００１５】
図３（ａ）〜（ｃ）に示すように、半導体基板１０上に例えばシリコン窒化（ＳｉＮ）膜からなるマスク材２０を堆積した後、リソグラフィ及びＲＩＥによって、マスク材２０にパターニングを行う。さらに、このマスク材２０をマスクとして、半導体基板１０に深さが１００ｎｍ程度のエッチングを行うことにより、側面の結晶方向が＜１１０＞方向である、２本のフィン４０Ｆを有する凸型形状の半導体層４０を形成する。
【００１６】
図４（ａ）〜（ｃ）に示すように、全面にシリコン酸化（ＳｉＯ２）膜を数ｎｍ程度形成した後、希フッ酸を用いたウエットエッチングによって、フィン４０Ｆを含む半導体層４０の側面に形成されたシリコン酸化膜を除去する。
【００１７】
ＣＶＤ法によって、全面に例えばシリコン酸化膜からなる絶縁膜を堆積した後、マスク材２０をストッパとして、ＣＭＰ法によって、絶縁膜５０を平坦化することにより、マスク材２０の上面を露出する。
【００１８】
図５（ａ）〜（ｃ）に示すように、マスク材２０をマスクとして、ＲＩＥによって、絶縁膜５０にエッチングを行うことにより、絶縁膜５０を所望の膜厚にし、半導体層４０の上部を露出させる。
【００１９】
図６（ａ）〜（ｃ）に示すように、フィン４０Ｆの対向する１組の両側面に、それぞれ例えばシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜６０を１ｎｍ程度形成する。続いて、ＣＶＤ法によって、ゲート電極材としてのポリシリコン膜７０を形成した後、マスク材２０をストッパとして、ＣＭＰ法によって、ポリシリコン膜７０を平坦化する。
【００２０】
図７（ａ）〜（ｃ）に示すように、ＣＶＤ法によって、さらにゲート電極材としてポリシリコン膜８０を形成した後、例えばボロン（Ｂ）をドーズ量５×１０１５ｃｍ−２程度でポリシリコン膜７０及び８０内にイオン注入する。
【００２１】
続いて、ポリシリコン膜８０上に、シリコン窒化（ＳｉＮ）膜からなるマスク材９０を堆積した後、所定の熱処理を行って、ポリシリコン膜７０及び８０にイオン注入されたボロンを活性化する。
【００２２】
リソグラフィ及びＲＩＥによって、マスク材９０にパターニングを行った後、このマスク材９０をマスクとして、ポリシリコン膜８０及び７０にエッチングを行うことにより、ゲート電極１００を形成する。
【００２３】
図８（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化膜を数ｎｍ程度形成した後、例えばシリコン窒化膜からなる絶縁膜を１０ｎｍ程度堆積した後、ＲＩＥによって、ゲート電極１００及びマスク材９０の側面に、側壁絶縁膜１１０を形成する。なお、その際、半導体層４０及びマスク材２０の側面には、側壁絶縁膜１２０が形成される。
【００２４】
図９（ａ）〜（ｃ）に示すように、マスク材９０及び側壁絶縁膜１１０をマスクとして、例えばボロン（Ｂ）を斜め方向からドーズ量１×１０１５ｃｍ−２で半導体層４０内にイオン注入することにより、低濃度のソース／ドレインエクステンション領域１３０を形成する。
【００２５】
さらに、シリコン窒化膜からなる絶縁膜を５０ｎｍ程度堆積した後、ＲＩＥによって、側壁絶縁膜１１０の表面に、側壁絶縁膜１４０を形成する。その際、半導体層４０のうち後にソース／ドレイン領域となる領域上に形成され、露出しているマスク材２０と、側壁絶縁膜１２０とを除去する。
【００２６】
図１０（ａ）〜（ｃ）に示すように、ＣＶＤ法によって、全面にアモルファス（非結晶）シリコン膜１５０を被覆性良く４０ｎｍ程度堆積し形成する。図１１（ａ）〜（ｃ）に示すように、例えば６５０℃の温度で１０分程度の熱処理を行うことにより、固相成長法によって、半導体層４０の上面及び側面に形成されたアモルファスシリコン膜１５０を選択的に単結晶化し、単結晶シリコン膜１６０を形成する。
【００２７】
その際、半導体層４０の上面及び側面を除く領域に形成されたアモルファスシリコン膜１５０は、単結晶化せず、アモルファスシリコン膜１５０のままであるか、又は多結晶化して多結晶シリコン膜１７０になる。
【００２８】
図１２（ａ）〜（ｃ）及び図１３に示すように、例えば５５０℃程度の温度でハロゲン水素化物を含むガス系を用いた気相エッチングなどのドライエッチングによって、アモルファスシリコン膜１５０（又は多結晶シリコン膜１７０）のみを選択的に除去する。
【００２９】
なお、この場合、ドライエッチングではなく、フッ酸、硝酸、酢酸及び水のうちの少なくとも２つを含む混合溶液を用いたウエットエッチングを行っても良く、又は少なくともＴＭＡ（トリ・メチル・アミン）を含む混合溶液を用いたウエットエッチングを行っても良い。
【００３０】
このように、フィン４０Ｆを有する半導体層４０のうち、露出している半導体層４０の表面（上面及び側面）を外側に向けて全体的にせり上げるようにして、２本のフィン１９０Ｆを有する、せり上げ半導体層１９０を形成する。
【００３１】
このせり上げ半導体層１９０は、半導体層４０及び単結晶シリコン膜１６０からなり、露出している部分の表面（上面及び側面）は、側壁絶縁膜１４０によって覆われている部分の表面（上面及び側面）より、外側に位置するように形成される。
【００３２】
因みに、本実施の形態のように、固相成長の活性化エネルギーとエッチングの活性化エネルギーとの違いを利用し、固相成長は、６００℃以上の高温で行って、アモルファスシリコン膜１５０を選択的に除去するためのエッチングは、６００℃以下の低温で行うことにより、スループットを維持しながら、いわゆる裾引きを低減することができる。
【００３３】
なお、裾引きとは、絶縁膜５０の上面付近に形成されるせり上げ半導体層１９０の表面が、絶縁膜５０との界面に近づくことに応じて、徐々により外側に位置するように形成される現象を意味し、エッチングを行う際の温度を低温化すれば、より裾引きを抑制することができる。
【００３４】
その後、イオン注入を行って、高濃度のせり上げソース／ドレイン領域２００を形成し、これ以降、図示しないシリサイド、層間絶縁膜及びコンタクトプラグなどを順次形成することにより、ＦｉｎＦＥＴ２１０を製造する。
【００３５】
以上の方法によって製造されたＦｉｎＦＥＴ２１０では、図１２（ａ）〜（ｃ）及び図１３に示すように、半導体基板１０の表面部分に、複数のフィン１９０Ｆを有する凸型形状のせり上げ半導体層１９０が形成され、当該せり上げ半導体層１９０の下部が埋没するように絶縁膜５０が形成されている。
【００３６】
せり上げ半導体層１９０が有するフィン１９０Ｆの中央部付近には、チャネル領域２２０が形成され、当該チャネル領域２２０の両側であってかつ側壁絶縁膜１４０の下方には、ソース／ドレインエクステンション領域１３０がチャネル領域２２０を挟むように形成されている。さらに、せり上げ半導体層１９０には、ソース／ドレインエクステンション領域１３０を挟むように、せり上げソース／ドレイン領域２００が当該ソース／ドレインエクステンション領域１３０に隣接して形成されている。
【００３７】
フィン１９０Ｆのうち、チャネル領域２２０付近の両側面には、ゲート絶縁膜６０が形成され、当該チャネル領域２２０付近の上面には、マスク材２０が形成されている。フィン１９０Ｆそれぞれの両側面及び上面には、ゲート絶縁膜６０及びマスク材２０を介してゲート電極１００が当該フィン１９０Ｆをまたぐように形成されている。またゲート電極１００の表面にはマスク材９０が形成され、これらゲート電極１００及びマスク材９０の側面には、側壁絶縁膜１１０及び１４０が形成されている。
【００３８】
ところで、本実施の形態の場合、フィン１９０Ｆを有するせり上げ半導体層１９０のうち、ゲート電極１００並びに側壁絶縁膜１１０及び１４０によって覆われている中央部の表面（上面及び側面）より、当該中央部を除く周辺部の表面（上面及び側面）が、外側に位置するように形成されている。
【００３９】
因みに、表面の面方位が（１００）である半導体基板１０を用いて、せり上げ半導体層１９０を形成しようとすると、側面の結晶方向が＜１１０＞方向であるフィン１９０Ｆが形成される。
【００４０】
例えば正孔の移動度は、チャネル領域が形成される表面の結晶方向が＜１１０＞方向である場合に最も高い。従って、上述のＦｉｎＦＥＴ２１０を用いてＰＭＯＳＦＥＴを形成すれば、ＰＭＯＳＦＥＴにおける正孔の移動度を向上させることができる。
【００４１】
ここで図１４に、比較例として、気相成長法によって形成されたせり上げ半導体層２３０が有するフィン２３０Ｆのうち、ゲート電極及び側壁絶縁膜によって覆われていない部分の縦断面図を示す。
【００４２】
この比較例のように、気相成長法によって、せり上げ半導体層２３０を形成すると、フィン２３０Ｆの側面に、結晶方向が＜１１１＞方向であるファセット２４０が発生する。その後、せり上げソース／ドレイン領域を形成するため、斜め方向からフィン２３０Ｆに不純物を導入しようとしても、ファセット２４０の存在によって、フィン２３０Ｆの下部付近に所望量の不純物を導入することができない。その結果、フィン２３０Ｆの下部付近に、シリサイドを形成することができず、寄生抵抗が大きくなるという問題があった。
【００４３】
これに対して、本実施の形態によれば、フィン１９０Ｆを有するせり上げ半導体層１９０の側面に、ファセットが発生することを抑制することができ、これにより寄生抵抗を低減してトランジスタ特性を向上させることができる。
【００４４】
（２）第２の実施の形態
図１５〜図１７に、本発明の第２の実施の形態によるＦｉｎＦＥＴの製造方法を示す。なお、第１の実施の形態における図１〜図１０における工程は、第１の実施の形態と同様であるため、説明を省略する。なお、図１０に示された要素と同一のものには同一の符号を付して説明を省略する。
【００４５】
図１５（ａ）〜（ｃ）に示すように、第１の実施の形態よりも高い温度及び／又は長い時間の熱処理、例えば７００℃の温度で２０分程度の熱処理を行うことにより、固相成長法によって、半導体層４０の上面及び側面に形成されたアモルファスシリコン膜１５０を選択的に単結晶化し、単結晶シリコン膜２５０を形成する。
【００４６】
その際、同一のトランジスタ内に形成され、かつ隣り合うフィン４０Ｆから固相成長された単結晶シリコン膜２５０Ｆが接続するまで、固相成長を行うことにより、隣り合うフィン４０Ｆのうち露出している部分を一体化する。
【００４７】
因みに、この場合、同一のトランジスタ内に形成され、かつ隣り合うフィン４０Ｆの間の距離は、素子分離領域（図示せず）の距離よりも十分短い。このため、素子分離領域上には、単結晶化していないアモルファスシリコン膜１５０を残置させることができ、従って異なるトランジスタのフィン４０Ｆから固相成長された単結晶シリコン膜２５０Ｆが接続することはない。
【００４８】
図１６（ａ）〜（ｃ）及び図１７に示すように、これ以降、第１の実施の形態と同様の工程を実行することにより、ドライエッチング又はウエットエッチングによって、アモルファスシリコン膜１５０（又は多結晶シリコン膜１７０）のみを選択的に除去する。
【００４９】
その後、イオン注入を行って、高濃度のせり上げソース／ドレイン領域２７０を形成し、さらに図示しないシリサイド、層間絶縁膜及びコンタクトプラグなどを順次形成することにより、ＦｉｎＦＥＴ２８０を製造する。
【００５０】
以上の方法によって製造されたＦｉｎＦＥＴ２８０では、図１６（ａ）〜（ｃ）及び図１７に示すように、フィン２６０Ｆを有するせり上げ半導体層２６０のうち、ゲート電極１００並びに側壁絶縁膜１１０及び１４０によって覆われている中央部の表面（上面及び側面）より、当該中央部を除く周辺部の表面（上面及び側面）が、外側に位置するように形成されている。
【００５１】
このように本実施の形態によれば、第１の実施の形態と同様に、フィン２６０Ｆを有するせり上げ半導体層２６０の側面に、ファセットが発生することを抑制することができ、これにより寄生抵抗を低減してトランジスタ特性を向上させることができる。
【００５２】
さらに本実施の形態の場合、隣り合うフィン２６０Ｆのうち、ゲート電極１００並びに側壁絶縁膜１１０及び１４０によって覆われていない部分が、電気的に接続するように形成されている。
【００５３】
このように本実施の形態によれば、第１の実施の形態におけるフィン１９０Ｆと比較して、フィン２６０Ｆの上面の面積を大きくすることができる。従って、せり上げソース／ドレイン領域２７０の上面及び側面とコンタクトをとるようにすれば、第１の実施の形態のように、フィン１９０Ｆの側面のみとコンタクトをとる場合と比較して、コンタクト面積を増加させることができる。これにより、寄生抵抗をさらに低減することができ、トランジスタ特性を一段と向上させることができる。
【００５４】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば半導体層１９０及び２６０が有するフィン１９０Ｆ及び２６０Ｆの数は２本である必要はなく、１本のみのフィンを形成しても良く、又は３本以上の複数のフィンを形成しても良い。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態によるＦｉｎＦＥＴの製造方法における工程別素子の斜視図である。
【図２】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図３】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図４】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図５】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図６】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図７】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図８】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図９】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１０】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１１】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１２】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１３】同ＦｉｎＦＥＴの製造方法における工程別素子の斜視図である。
【図１４】比較例によるＦｉｎＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】本発明の第２の実施の形態によるＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１６】同ＦｉｎＦＥＴの製造方法における工程別素子の平面図及び断面構造を示す縦断面図である。
【図１７】同ＦｉｎＦＥＴの製造方法における工程別素子の斜視図である。
【符号の説明】
【００５６】
１０  半導体基板
２０、９０  マスク材
４０  半導体層
４０Ｆ、１９０Ｆ、２６０Ｆ  フィン
５０  絶縁膜
６０  ゲート絶縁膜
１００  ゲート電極
１１０、１４０  側壁絶縁膜
１３０  ソース／ドレインエクステンション領域
１５０、２５０  アモルファスシリコン膜
１６０、２５０  単結晶シリコン膜
１９０、２６０  せり上げ半導体層
２１０、２８０  ＦｉｎＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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