(57)【要約】【課題】アドレス信号とプログラムされた欠陥アドレス信号とを比較するアドレス比較回路における消費電流を低減したＤＲＡＭを提供する。【解決手段】プログラム回路２４から出力される欠陥行アドレス信号ＤＲＡをプレデコードする冗長プレデコーダ５６を設け、アドレス比較回路５４はプレデコーダ１８から出力されるプレデコード信号ＰＲＡと冗長プレデコーダ５６から出力される欠陥プレデコード信号ＰＤＲＡとを比較する。２ビットプレデコード方式の場合、アドレス比較回路５４はプレデコード信号ＰＲＡの４ビットと欠陥プレデコード信号ＰＤＲＡの４ビットとをそれぞれ比較することにより、行アドレス信号ＲＡと欠陥行アドレス信号ＤＲＡとを２ビットまとめて比較する。【選択図】図６
2007122817.tif 000002
【特許請求の範囲】
【請求項１】
複数の選択線及び予備選択線と、
欠陥アドレスがプログラム可能で、プログラムされた欠陥アドレスを示す欠陥アドレス信号を生成するプログラム回路と、
アドレス信号の複数ビットを前記欠陥アドレス信号の対応する複数ビットと一括して比較し、各ビットが一致した場合に第１の一致信号を活性化し、前記各ビットが一致しない場合に第１の一致信号を不活性化するアドレス比較回路と、
前記第１の一致信号の不活性化に応じて活性化され、前記アドレス信号に応じて前記選択線を駆動するデコーダと、
前記第１の一致信号の活性化に応じて前記予備選択線を駆動する予備デコーダとを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であってさらに、
前記アドレス信号をプレデコードしてプレデコード信号を生成するプレデコーダと、
前記欠陥アドレス信号をプレデコードして欠陥プレデコード信号を生成する冗長プレデコーダとを備え、
前記アドレス比較回路は、前記プレデコード信号を前記欠陥プレデコード信号と比較するプレデコード比較器を含むことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記プレデコード比較器は、
各々が、前記プレデコード信号の複数ビットを前記欠陥プレデコード信号の対応する複数ビットとそれぞれ比較し、各ビットが一致した場合に第２の一致信号を活性化し、前記各ビットが一致しない場合に第２の一致信号を不活性化する複数のビット比較器と、
前記複数のビット比較器から出力される全ての第２の一致信号の活性化に応じて前記第１の一致信号を活性化する論理回路とを含むことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって、
前記ビット比較器のうち少なくとも１つは、当該他のビット比較器から出力される第２の一致信号の活性化に応じて活性化されることを特徴とする半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置であってさらに、
前記プログラム回路に欠陥アドレスがプログラムされた場合にマスタヒューズ信号を活性化し、前記プログラム回路に欠陥アドレスがプログラムされていない場合にマスタヒューズ信号を不活性化するマスタヒューズ回路を備え、
前記冗長プレデコーダは前記マスタヒューズ信号の活性化に応じて活性化され、前記マスタヒューズ信号の不活性化に応じて不活性化されることを特徴とする半導体記憶装置。
【請求項６】
行及び列に配置された複数のメモリセルと、
行に配置された複数のワード線及び予備ワード線と、
列に配置された複数の列選択線と、
列アドレス信号に応じて前記列選択線を駆動する列デコーダと、
欠陥行アドレスがプログラム可能で、プログラムされた欠陥行アドレスを示す欠陥行アドレス信号を生成するプログラム回路と、
行アドレス信号の複数ビットを前記欠陥行アドレス信号の対応する複数ビットと一括して比較し、各ビットが一致した場合に第１の一致信号を活性化し、前記各ビットが一致しない場合に第１の一致信号を不活性化するアドレス比較回路と、
前記第１の一致信号の不活性化に応じて活性化され、前記行アドレス信号に応じて前記ワード線を駆動する行デコーダと、
前記第１の一致信号の活性化に応じて前記予備ワード線を駆動する予備行デコーダとを備えたことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置であってさらに、
前記行アドレス信号をプレデコードしてプレデコード信号を生成するプレデコーダと、
前記欠陥行アドレス信号をプレデコードして欠陥プレデコード信号を生成する冗長プレデコーダとを備え、
前記アドレス比較回路は、前記プレデコード信号を前記欠陥プレデコード信号と比較するプレデコード比較器を含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、さらに詳しくは、冗長回路を有する半導体記憶装置の改良に関する。
【背景技術】
【０００２】
通常のＤＲＡＭ(Dynamic Random Access Memory)では、欠陥メモリセルを救済するために、行及び列に冗長回路を設け、欠陥メモリセルに対応するワード線及び列選択線を余分に用意した予備ワード線及び予備列選択線でそれぞれ置き換え、生産歩留まりを向上させている。
【０００３】
ウェハテスト時に欠陥ワード線等を見つけ、そのアドレスデータを作成する。そして、そのアドレスデータに従ってレーザでヒューズをブロウすることにより、欠陥アドレスをプログラムする。その結果、プログラムされたアドレスがアクセスされたとき、欠陥メモリセルのあるワード線等ではなく、置き換えられた予備ワード線等が駆動される。したがって、冗長回路は、外部から与えられた行アドレス等をプログラムされた欠陥行アドレス等とアクセスごとに比較するアドレス比較回路を含む。アドレス比較回路はリフレッシュ時も同様に、リフレッシュされるワード線の行アドレスを欠陥行アドレスと比較する。
【０００４】
ＤＲＡＭの冗長回路は大規模で、消費電流も大きい。欠陥セル救済の有効性や柔軟性を保つために、小さいアレイブロックごとに予備ワード線等を設けず、全アレイの１／２又は１／４ごとの大きいアレイブロックに予備ワード線等を設け、大きいアレイブロックにおけるいずれの欠陥メモリセルも予備メモリセルと置き換える。
【０００５】
このように構成されたＤＲＡＭが外部からアクセスされたり、リフレッシュされたりすると、アドレスはプログラムされた全アドレスと毎回比較される。したがって、アドレス比較回路の消費電流は全消費電流に対してかなり大きな割合を占めている。ＤＲＡＭの動作電流及びリフレッシュ用の保持電流はともに低減が望まれており、特に冗長回路における消費電流の低減が望まれている。
【非特許文献１】中野隆生・赤坂洋一監修，「ＵＬＳＩ  ＤＲＡＭ技術」，サイエンスフォーラム，１９９２年発行，６７〜６９頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、アドレス信号をプログラムされた欠陥アドレス信号と比較するアドレス比較回路における消費電流を低減した半導体記憶装置を提供することである。
【課題を解決するための手段及び発明の効果】
【０００７】
本発明による半導体記憶装置は、複数の選択線及び予備選択線と、プログラム回路と、アドレス比較回路と、デコーダと、予備デコーダとを備える。プログラム回路は、欠陥アドレスがプログラム可能で、プログラムされた欠陥アドレスを示す欠陥アドレス信号を生成する。アドレス比較回路は、アドレス信号の複数ビットを欠陥アドレス信号の対応する複数ビットと一括して比較し、各ビットが一致した場合に第１の一致信号を活性化し、各ビットが一致しない場合に第１の一致信号を不活性化する。デコーダは、第１の一致信号の不活性化に応じて活性化され、アドレス信号に応じて選択線を駆動する。予備デコーダは、第１の一致信号の活性化に応じて予備選択線を駆動する。
【０００８】
この半導体記憶装置では、アドレス信号が欠陥アドレス信号と一致すると、デコーダは不活性化され、選択線は駆動されない。選択線の代わりに予備選択線が駆動される。ここで、アドレス比較回路はアドレス信号と欠陥アドレス信号とを複数ビットまとめて比較するので、１ビットずつ比較するよりも消費電流が低減される。
【０００９】
ここで、選択線の例としてワード線及び列選択線が挙げられる。デコーダの例として行デコーダ及び列デコーダが挙げられる。予備デコーダの例として予備行デコーダ及び予備列デコーダが挙げられる。アドレス信号の例として、外部アクセス用の行アドレス信号、リフレッシュ用の行アドレス信号及び外部アクセス用の列アドレス信号が挙げられる。欠陥アドレス信号の例として欠陥行アドレス信号及び欠陥列アドレス信号が挙げられる。
【００１０】
予備選択線は１本だけでなく複数本設けられてもよい。予備選択線が複数本設けられる場合、これらに対応するようにプログラム回路も複数個設けられ、第１の一致信号も複数個生成される。複数の第１の一致信号の全てが不活性化されるとデコーダは活性化され、そのうち１個でも活性化されるとデコーダは不活性化される。
【００１１】
好ましくは、半導体記憶装置はさらに、プレデコーダと、冗長プレデコーダとを備える。プレデコーダは、アドレス信号をプレデコードしてプレデコード信号を生成する。冗長プレデコーダは、欠陥アドレス信号をプレデコードして欠陥プレデコード信号を生成する。アドレス比較回路は、プレデコード信号を欠陥プレデコード信号と比較するプレデコード比較器を含む。
【００１２】
好ましくは、プレデコード比較器は、複数のビット比較器と、論理回路とを含む。ビット比較器の各々は、プレデコード信号の複数ビットを欠陥プレデコード信号の対応する複数ビットとそれぞれ比較し、各ビットが一致した場合に第２の一致信号を活性化し、各ビットが一致しない場合に第２の一致信号を不活性化する。論理回路は、複数のビット比較器から出力される全ての第２の一致信号の活性化に応じて第１の一致信号を活性化する。
【００１３】
この場合、アドレス比較回路内で充放電されるノードの数が削減され、消費電流が低減される。
【００１４】
好ましくは、ビット比較器のうち少なくとも１つは、当該他のビット比較器から出力される第２の一致信号の活性化に応じて活性化される。
【００１５】
この場合、少なくとも１つのビット比較器が第２の一致信号を活性化しない限り、当該他のビット比較器は動作しないので、ビット比較器は不要に動作せず、消費電流がさらに低減される。
【００１６】
好ましくは、半導体記憶装置であってさらに、マスタヒューズ回路を備える。マスタヒューズ回路は、プログラム回路に欠陥アドレスがプログラムされた場合にマスタヒューズ信号を活性化し、プログラム回路に欠陥アドレスがプログラムされていない場合にマスタヒューズ信号を不活性化する。冗長プレデコーダはマスタヒューズ信号の活性化に応じて活性化され、マスタヒューズ信号の不活性化に応じて不活性化される。
【００１７】
この場合、プログラム回路に欠陥アドレスがプログラムされていない限り、冗長プレデコーダは動作しないので、消費電流がさらに低減される。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。信号の符号に付された「ｂ」はその信号がロウアクティブであることを示す。また、論理ハイレベルを「Ｈレベル」と記し、論理ロウレベルを「Ｌレベル」と記す。
【００１９】
１．従来のＤＲＡＭ
本発明の実施の形態を説明する前に、従来のＤＲＡＭの構成及び動作を説明する。
【００２０】
図１を参照して、従来のＤＲＡＭ１０は、行及び列に配置された複数のメモリセルＭＣを含むメモリセルアレイ１２と、メモリセルアレイ１２の行に配置された複数のワード線ＷＬと、メモリセルアレイ１２の列に配置された複数の列選択線ＣＳＬと、ワード線ＷＬを選択的に駆動する行デコーダ１４と、列選択線ＣＳＬを選択的に駆動する列デコーダ１６と、外部から与えられた行アドレス信号ＲＡをプレデコードしてプレデコード信号ＰＲＡを生成するプレデコーダ１８とを備える。
【００２１】
このＤＲＡＭ１０はさらに、冗長回路を備える。具体的には、メモリセルアレイ１２は、予備の行及び列に配置された複数の予備メモリセルＳＭＣを含む。ＤＲＡＭ１０はさらに、予備の行に配置された複数の予備ワード線ＳＷＬと、予備の列に配置された複数の予備列選択線ＳＣＳＬと、予備ワード線ＳＷＬを選択的に駆動する予備行デコーダ２０と、予備列選択線ＳＣＳＬを選択的に駆動する予備列デコーダ２２とを備える。
【００２２】
以下、通常のメモリセルを予備メモリセルと区別するために「正規メモリセル」といい、通常のワード線を予備ワード線と区別するために「正規ワード線」といい、通常の列選択線を予備列選択線と区別するために「正規列選択線」といい、通常の行デコーダを予備行デコーダと区別するために「正規行デコーダ」といい、通常の列デコーダを予備列デコーダと区別するために「正規列デコーダ」ということがある。
【００２３】
ＤＲＡＭ１０はさらに、冗長回路として、複数のプログラム回路２４と、アドレス比較回路２６とを備える。各プログラム回路２４は、欠陥の正規メモリセルＭＣに接続される正規ワード線ＷＬの行アドレスをプログラム可能で、そのプログラムされた行アドレスを示す欠陥行アドレス信号ＤＲＡを生成する。アドレス比較回路２６は、外部から与えられる行アドレス信号ＲＡを複数のプログラム回路２４から出力される複数の欠陥行アドレス信号ＲＤＡとそれぞれ比較し、行アドレス信号ＲＡがいずれかの欠陥行アドレス信号ＲＤＡと一致した場合はディスエーブル信号ＤＩＳを活性化し、一致しない場合はディスエーブル信号ＤＩＳを不活性化する。正規行デコーダ１４はディスエーブル信号ＤＩＳの活性化に応じて不活性化され、ディスエーブル信号ＤＩＳの不活性化に応じて活性化される。
【００２４】
最近の６４Ｍ〜２５６Ｍビット級のＤＲＡＭ１０では４Ｋ本の正規ワード線ＷＬが設けられ、６４〜１２８本の予備ワード線ＳＷＬが設けられる。４Ｋ本の正規ワード線ＷＬの中から１本を選択するために、外部から１２ビットの行アドレス信号ＲＡが与えられる。６４本の予備ワード線ＳＷＬが設けられる場合、それに対応してプログラム回路２４も６４個設けられる。各プログラム回路２４には欠陥行アドレスがプログラムされ、各プログラム回路２４は１２ビットの欠陥行アドレス信号ＤＲＡを生成する。６４個全てのプログラム回路２４に欠陥行アドレスがプログラムされた場合、６４通りの欠陥行アドレス信号ＤＲＡが出力される。
【００２５】
行アドレス信号ＲＡは通常アクセス用に外部から与えられる場合のほか、リフレッシュ用に外部から与えられたり、内部的に生成されたりするが、以下、欠陥行アドレス信号と区別するために「外部行アドレス信号」と記し、また、６４本の予備ワード線ＳＷＬが設けられている場合を例に説明する。
【００２６】
図２を参照して、アドレス比較回路２６は、６４個のプログラム回路２４に対応する６４個のアドレス比較器ＡＣＭＰ０〜６３と、１個のＯＲ回路２８とを含む。たとえばアドレス比較器ＡＣＭＰ０は、１２ビットの外部行アドレス信号Ａ０〜１１を、対応するプログラム回路２４から出力される１２ビットの欠陥行アドレス信号Ｄ００〜０１１と１ビットずつ比較し、全てが一致した場合はアドレス一致信号ＡＭ０を活性化し、１ビットでも一致しない場合はアドレス一致信号ＡＭ０を不活性化する。他のアドレス比較器ＡＣＭＰ１〜６３も同様である。ＯＲ回路２８は、６４個のアドレス比較器ＡＣＭＰ０〜６３から出力されたアドレス一致信号ＡＭ０〜６３を受け、ディスエーブル信号ＤＩＳを出力する。６４個のアドレス一致信号ＡＭ０〜６３のうち１個でも活性化されれば、ディスエーブル信号ＤＩＳも活性化される。
【００２７】
予備行デコーダ２０は、６４個のプログラム回路２４及び６４本の予備ワード線ＳＷＬ０〜６３に対応する６４個のドライバＤＲ０〜６３を含む。たとえばドライバＤＲ０は、対応するアドレス比較器ＡＣＭＰ０から出力されるアドレス一致信号ＡＭ０に応じて、対応する予備ワード線ＳＷＬ０を駆動する。他のドライバＤＲ１〜６３も同様である。
【００２８】
図３を参照して、たとえばアドレス比較器ＡＣＭＰ０は、欠陥行アドレス信号ＤＲＡのビット数に対応する１２個のビット比較器ＢＣＭＰ０〜１１と、ＮＡＮＤ回路３０〜３４と、ＯＲ回路３５，３６と、インバータ回路３７とを含む。他のアドレス比較器ＡＣＭＰ１〜６３も同様である。
【００２９】
たとえばビット比較器ＢＣＭＰ０は、外部行アドレス信号ＲＡの対応するビットＡ０を、対応するプログラム回路２４から与えられる欠陥行アドレス信号ＤＲＡの対応するビットＤ００，ｂＤ００と比較し、それらが一致した場合はビット一致信号ＢＭ０をＨレベルに活性化し、一致しない場合はビット一致信号ＢＭ０をＬレベルに不活性化する。他のビット比較器ＢＣＭＰ１〜１１も同様である。
【００３０】
図４を参照して、たとえばビット比較器ＢＣＭＰ０は、ＰチャネルＭＯＳトランジスタ３８〜４０と、ＮチャネルＭＯＳトランジスタ４１〜４３とを含む。トランジスタ３８及び４１はトランスファゲートを構成する。トランジスタ３９，４０，４２，４３はトライステートインバータを構成する。他のビット比較器ＢＣＭＰ１〜１１も同様である。
【００３１】
各プログラム回路２４は、１２ビットの欠陥行アドレスをプログラム可能とするために、図５に示したヒューズ回路４４を１２個備える。各ヒューズ回路４４は、パワーオンリセット信号ｂＰＯＲの活性化に応じてオンになるＰチャネルＭＯＳトランジスタ４６と、レーザでブロウ可能なヒューズ４８と、インバータ５０とを含む。各ヒューズ回路４４から出力される欠陥行アドレス信号Ｄｘｙ及びｂＤｘｙは相補信号である。ｘは０〜６３で、プログラム回路の数（６４個）に相当する。ｙは０〜１１で、欠陥行アドレス信号のビット数（１２ビット）に相当する。
【００３２】
ヒューズ４８が切断されていない場合、欠陥行アドレス信号ＤｘｙはＬレベルとなり、欠陥行アドレス信号ｂＤｘｙはＨレベルとなる。ヒューズ４８の未切断は、欠陥行アドレスの該当ビットに「０」（Ｌレベル）をプログラムしたことを意味する。一方、ヒューズが切断されている場合、欠陥行アドレス信号ＤｘｙはＨレベルとなり、欠陥行アドレス信号ｂＤＲＡｘｙはＬレベルとなる。ヒューズ４８の切断は、欠陥行アドレスの該当ビットに「１」（Ｈレベル）をプログラムしたことを意味する。
【００３３】
ヒューズ回路４４に「０」（Ｌレベル）をプログラムした場合、Ｌレベルの欠陥行アドレス信号Ｄ００が出力され、かつＨレベルのｂＤ００が出力されるので、図４に示したビット比較器ＢＣＭＰ０においては、トランスファーゲート（３８，４１）が不活性化され、トライステートインバータ（３９，４０，４２，４３）が活性化される。この場合において、Ｈレベルの行アドレス信号Ａ０が与えられると、ビット一致信号ＢＭ０はＬレベルに不活性化されるが、Ｌレベルの行アドレス信号Ａ０が与えられると、ビット一致信号ＢＭ０はＨレベルに活性化される。
【００３４】
一方、ヒューズ回路４４に「１」（Ｈレベル）をプログラムした場合、Ｈレベルの欠陥行アドレス信号Ｄ００が出力され、かつＬレベルのｂＤ００が出力されるので、図４に示したビット比較器ＢＣＭＰ０においては、トランスファーゲート（３８，４１）が活性化され、トライステートインバータ（３９，４０，４２，４３）が不活性化される。この場合において、Ｈレベルの行アドレス信号Ａ０が与えられるとビット一致信号ＢＭ０はＨレベルに活性化されるが、Ｌレベルの行アドレス信号Ａ０が与えられるとビット一致信号ＢＭ０はＬレベルに不活性化される。
【００３５】
外部行アドレス信号ＲＡの全１２ビットがプログラムされた欠陥行アドレス信号ＤＲＡの全１２ビットと一致する場合、１２個のビット比較器ＢＣＭＰ０〜１１から出力される１２個のビット一致信号ＢＭ０〜１１は全てＨレベルに活性化される。その結果、論理回路（３０〜３７）はアドレス一致信号ＡＭ０をＨレベルに活性化する。ただし、外部行アドレス信号ＲＡが欠陥行アドレス信号ＤＲＡと１ビットでも一致しない場合、論理回路（３０〜３７）はアドレス一致信号ＡＭ０をＬレベルに不活性化する。
【００３６】
再び図３を参照して、アドレス比較器ＡＣＭＰ０はさらに、マスタ比較器ＭＣＭＰを含む。マスタ比較器ＭＣＭＰは、常時Ｌレベルの接地信号ＧＮＤをマスタヒューズ信号ＭＦ０，ｂＭＦ０と比較し、それらが一致した場合はマスタ一致信号ＭＭをＨレベルに活性化し、一致しない場合はマスタ一致信号ＭＭをＬレベルに不活性化する。マスタ比較器ＭＣＭＰは、図４に示したビット比較器ＢＣＭＰ０と同様に構成される。
【００３７】
各プログラム回路２４はさらに、図５に示すように、マスタヒューズ信号ＭＦ０，ｂＭＦ０を生成するためのマスタヒューズ回路５１を備える。マスタヒューズ回路５１はヒューズ回路４４と同様である。
【００３８】
ヒューズ４８が切断されていない場合、マスタヒューズ信号ＭＦ０はＬレベルとなり、マスタヒューズ信号ｂＭＦ０はＨレベルとなる。ヒューズ４８の未切断は、何ら欠陥行アドレスをプログラムしていないことを意味する。この場合、マスタ比較器ＭＣＭＰはマスタ一致信号ＭＭをＬレベルに不活性化する。その結果、外部行アドレス信号ＲＡに関係なく、アドレス比較器ＡＣＭＰ０はアドレス一致信号ＡＭ０をＬレベルに不活性化する。
【００３９】
一方、ヒューズ４８が切断されている場合、マスタヒューズ信号ＭＦ０はＨレベルとなり、マスタヒューズ信号ｂＭＦ０はＬレベルとなる。ヒューズ４８の切断は、何らかの欠陥行アドレスをプログラムしたことを意味する。この場合、マスタ比較器ＭＣＭＰはマスタ一致信号ＭＭをＨレベルに不活性化する。その結果、アドレス比較器ＡＣＭＰ０は前述のとおり動作する。
【００４０】
以上、主として行側の冗長回路を説明したが、列側の冗長回路も同様に構成される。
【００４１】
上述したとおり、１２ビットのアドレスが全て一致した場合、図３に示したアドレス比較器ＡＣＭＰ０内の全ノードが充放電されるので、消費電流は最大になる。しかし、４Ｋのアドレスが全てアクセスされる間に、アドレスの一致は最大で６４回しか起こらない。したがって、リフレッシュのように、全てのアドレスが順番に定期的にアクセスされる場合の平均電流には上記消費電流は大きな影響を及ぼさない。それよりも問題は、毎回のアクセスでアドレスがビット単位で部分的に一致し、それらが余分な電流を浪費していることである。具体的には、毎回のアクセスでアドレス一致信号ＡＭ０はＬレベルであっても、アドレス比較器ＡＣＭＰ０内のノードは充放電される。アドレス比較器ＡＣＭＰ０〜６４は全部で６４個あるため、毎回のアクセスで多数のノードが充放電され、これらが大きな消費電流の原因となっている。
【００４２】
このように最終的にはディスエーブル信号ＤＩＳがＨレベルにならない場合であっても、アドレス比較器ＡＣＭＰ０〜６３内ではアドレスの部分的一致が多数生じている。以下、アドレスの部分的一致で充放電されるノードの数を計算する。
【００４３】
欠陥アドレス信号ＤＲＡの各ビットはＨ又はＬレベルで、全部で４Ｋのアドレスがアクセスされると、行アドレス信号ＲＡの各ビットは２Ｋ回ずつＨ又はＬレベルになる。したがって、欠陥行アドレス信号ＤＲＡに関係なく、４Ｋ回のアクセスのうち２Ｋ回は必ずビット一致信号ＢＭが活性化される。ビット比較器ＢＣＭＰ０〜１１は１２個あるので、４Ｋ回のアクセスで２４Ｋ（＝２Ｋ×１２）個の出力ノードが充放電される。
【００４４】
また、アドレス比較器ＡＣＭＰ０内の２段目にあるＮＡＮＤ回路３０〜３３の各々は３ビットの入力を有するので、８回のアクセスで１回その出力ノードが充放電される。そのため、４Ｋ回のアクセスで５１２（＝４Ｋ／８）回その出力ノードが充放電される。ＮＡＮＤ回路３０〜３３は４個あるので、ＮＡＮＤ回路３０〜３３の出力ノードは全部で２Ｋ（＝５１２×４）回充放電される。
【００４５】
さらに、３段目にあるＮＯＲ回路３５又は３６の出力信号は６４回のアクセスに１回Ｈレベルになるので、ＮＯＲ回路３５及び３６の出力ノードは全部で１２８（＝６４×２）回充放電される。
【００４６】
以上より、アドレス比較器ＡＣＭＰ０内において１回のアクセスで充放電されるノードの平均数Ｎは次式で求めることができる。
Ｎ＝(２Ｋ×１２＋５１２×４＋６４×３)／４Ｋ＝６．５３１２５
【００４７】
これは、各アドレス比較器ＡＣＭＰ内で平均して約６個のノードがアクセスごとに充放電されることを示す。しかもこれは、最終的にディスエーブル信号ＤＩＳが活性化されるアクセスも活性化されないアクセスも全て含めたときの１アクセス当りの平均値である。アドレス比較器は６４個あるので、全部で４１８個ものノードがアクセスごとに充放電され、かなりの消費電流となる。
【００４８】
２．本発明の実施の形態によるＤＲＡＭ
以上の解析結果から明らかなとおり、アドレス比較回路２６における消費電流を低減するためには、アドレス比較器ＡＣＭＰ０〜６３におけるアドレスの部分的一致を少なくすればよい。アドレスの部分的一致を少なくするために、本発明の実施の形態によるＤＲＡＭは、アドレスを１ビットずつ比較するのではなく、複数ビットまとめて比較する方式を採用する。従来のＤＲＡＭ１０はアドレスを１ビットずつ比較しているので、各ビットは２回のアクセスで１回ずつ部分的に一致するが、たとえば１２ビットの外部行アドレス信号ＲＡを２ビットずつひとまとめにし、同様に１２ビットの欠陥行アドレス信号ＤＲＡも２ビットずつひとまとめにし、これらを比較すると、４回のアクセスで１回しかアドレスの部分的一致は生じない。また同様に、１２ビットのアドレスを３ビットずつひとまとめにすると、８アクセスで１回しかアドレスの部分的一致は生じない。そのため、部分的一致で充放電されるノードの数を大幅に削減し、消費電流を低減することができる。
【００４９】
［第１の実施の形態］
図６を参照して、第１の実施の形態によるＤＲＡＭ５２は、図１に示した従来のＤＲＡＭ１０と異なり、アドレス比較回路５４と、欠陥行アドレス信号ＤＲＡ用の６４個の冗長プレデコーダ５６とを備える。アドレス比較回路５４は、外部行アドレス信号ＲＡ用のプレデコーダ１８から出力されるプレデコード信号ＰＲＡを欠陥行アドレス信号ＤＲＡ用の冗長プレデコーダ５６から出力される欠陥プレデコード信号ＰＤＲＡと比較する。欠陥行アドレス信号ＤＲＡ用の各冗長プレデコーダ５６は、対応するプログラム回路２４から出力される欠陥行アドレス信号ＤＲＡをプレデコードして欠陥プレデコード信号ＰＤＲＡを生成する。欠陥行アドレス信号ＤＲＡ用の冗長プレデコーダ５６は、外部行アドレス信号ＲＡ用のプレデコーダ１８と基本的に同じ構成を有する。
【００５０】
行アドレス信号ＲＡ用のプレデコーダ１８は、２ビットの外部行アドレス信号Ａ１，Ａ０に対応して図７に示した２ビットプレデコード部５７を備える。２ビットプレデコード部５７は、インバータ５７１，５７２と、ＡＮＤ回路５７３〜５７６とを備える。２ビットプレデコード部５７は、２ビットの行アドレス信号Ａ１，Ａ０をプレデコードして４ビットのプレデコード信号Ａ１・Ａ０（ＰＡ０），Ａ１・ｂＡ０（ＰＡ１），ｂＡ１・Ａ０（ＰＡ２），ｂＡ１・ｂＡ０（ＰＡ３）を生成する。プレデコーダ１８は、このような２ビットプレデコード部５７を全部で６個備え、１２ビットの行アドレス信号Ａ０〜１１をプレデコードして２４ビットのプレデコード信号ＰＡ０〜２３を生成する。
【００５１】
図８を参照して、アドレス比較回路５４は、図３に示したアドレス比較回路２６と異なり、６４個のプレデコード比較器ＰＣＭＰ０〜６３を備える。たとえばプレデコード比較器ＰＣＭＰ０は、プレデコード信号ＰＡ０〜２３を対応する欠陥プレデコード信号ＰＤ００〜０２３と比較する。
【００５２】
プレデコード比較器ＰＣＭＰ０は、図９に示すように、６個のプレデコード４ビット比較器Ｐ４ＣＭＰ０〜５と、ＮＡＮＤ回路５８〜６５と、ＯＲ回路６６とを備える。プレデコード４ビット比較器Ｐ４ＣＭＰ０は、４ビットのプレデコード信号ＰＡ０〜３（Ａ１・Ａ０，Ａ１・ｂＡ０，ｂＡ１・Ａ０，ｂＡ１・ｂＡ０）を４ビットの欠陥プレデコード信号ＰＤ００〜０３（Ｄ１・Ｄ０，Ｄ１・ｂＤ０，ｂＤ１・Ｄ０，ｂＤ１・ｂＤ０）と比較する。プレデコード４ビット比較器Ｐ４ＣＭＰ１は、４ビットのプレデコード信号ＰＡ４〜７（Ａ３・Ａ２，Ａ３・ｂＡ２，ｂＡ３・Ａ２，ｂＡ３・ｂＡ２）を４ビットの欠陥プレデコード信号ＰＤ０４〜０７（Ｄ３・Ｄ２，Ｄ３・ｂＤ２，ｂＤ３・Ｄ２，ｂＤ３・ｂＤ２）と比較する。プレデコード４ビット比較器Ｐ４ＣＭＰ２は、４ビットのプレデコード信号ＰＡ８〜１１（Ａ５・Ａ４，Ａ５・ｂＡ４，ｂＡ５・Ａ４，ｂＡ５・ｂＡ４）を４ビットの欠陥プレデコード信号ＰＤ０８〜０１１（Ｄ５・Ｄ４，Ｄ５・ｂＤ４，ｂＤ５・Ｄ４，ｂＤ５・ｂＤ４）と比較する。プレデコード４ビット比較器Ｐ４ＣＭＰ３は、４ビットのプレデコード信号ＰＡ１２〜１５（Ａ７・Ａ６，Ａ７・ｂＡ６，ｂＡ７・Ａ６，ｂＡ７・ｂＡ６）を４ビットの欠陥プレデコード信号ＰＤ０１２〜０１５（Ｄ７・Ｄ６，Ｄ７・ｂＤ６，ｂＤ７・Ｄ６，ｂＤ７・ｂＤ６）と比較する。プレデコード４ビット比較器Ｐ４ＣＭＰ４は、４ビットのプレデコード信号ＰＡ１６〜１９（Ａ９・Ａ８，Ａ９・ｂＡ８，ｂＡ９・Ａ８，ｂＡ９・ｂＡ８）を４ビットの欠陥プレデコード信号ＰＤ０１６〜０１９（Ｄ９・Ｄ８，Ｄ９・ｂＤ８，ｂＤ９・Ｄ８，ｂＤ９・ｂＤ８）と比較する。プレデコード４ビット比較器Ｐ４ＣＭＰ５は、４ビットのプレデコード信号ＰＡ２０〜２３（Ａ１１・Ａ１０，Ａ１１・ｂＡ１０，ｂＡ１１・Ａ１０，ｂＡ１１・ｂＡ１０）を４ビットの欠陥プレデコード信号ＰＤ０２０〜０２３（Ｄ１１・Ｄ１０，Ｄ１１・ｂＤ１０，ｂＤ１１・Ｄ１０，ｂＤ１１・ｂＤ１０）と比較する。他のプレデコード比較器ＰＣＭＰ１〜６３も同様に構成される。
【００５３】
プレデコード４ビット比較器Ｐ４ＣＭＰ０は、図１０に示すように、４個のＮＡＮＤ回路６７〜７０を備える。図１１に示すように、ＮＡＮＤ回路６７は、プレデコード信号ＰＡ０（Ａ１・Ａ０）と欠陥プレデコード信号ＰＤ００（Ｄ１・Ｄ０）とが一致した場合は一致信号ＡＭ１１をＬレベルに活性化し、一致しない場合は一致信号ＡＭ１１をＨレベルに不活性化する。ＮＡＮＤ回路６８は、プレデコード信号ＰＡ１（Ａ１・ｂＡ０）と欠陥プレデコード信号ＰＤ０１（Ｄ１・ｂＤ０）とが一致した場合は一致信号ＡＭ１０をＬレベルに活性化し、一致しない場合は一致信号ＡＭ１０をＨレベルに不活性化する。ＮＡＮＤ回路６９は、プレデコード信号ＰＡ２（ｂＡ１・Ａ０）と欠陥プレデコード信号ＰＤ０２（ｂＤ１・Ｄ０）とが一致した場合は一致信号ＡＭ０１をＬレベルに活性化し、一致しない場合は一致信号ＡＭ０１をＨレベルに不活性化する。ＮＡＮＤ回路７０は、プレデコード信号ＰＡ３（ｂＡ１・ｂＡ０）と欠陥プレデコード信号ＰＤ０３（ｂＤ１・ｂＤ０）とが一致した場合は一致信号ＡＭ００をＬレベルに活性化し、一致しない場合は一致信号ＡＭ００をＨレベルに不活性化する。他のプレデコード４ビット比較器Ｐ４ＣＭＰ１〜５も同様に構成される。
【００５４】
欠陥行アドレス信号ＤＲＡ用の各冗長プレデコーダ５６は、２ビットの欠陥行アドレス信号Ｄ１，Ｄ０に対応し、図１１に示した２ビットプレデコード部７２を備える。２ビットプレデコード部７２は、インバータ７３，７４と、ＡＮＤ回路７５〜７８とを備える。２ビットプレデコード部７２は、２ビットの欠陥行アドレス信号Ｄ１，Ｄ０をプレデコードして４ビットの欠陥プレデコード信号Ｄ１・Ｄ０（ＰＤ００），Ｄ１・ｂＤ０（ＰＤ０１），ｂＤ１・Ｄ０（ＰＤ０２），ｂＤ１・ｂＤ０（ＰＤ０３）を生成する。各冗長プレデコーダ５６は、このような２ビットプレデコード部７２を全部で６個備え、１２ビットの欠陥行アドレス信号Ｄ０〜１１をプレデコードして２４ビットの欠陥プレデコード信号ＰＤ００〜０２３を生成する。
【００５５】
２ビットプレデコード部５７においては、４ビットのプレデコード信号Ａ１・Ａ０，Ａ１・ｂＡ０，ｂＡ１・Ａ０，ｂＡ１・ｂＡ０のうち１つだけがＨレベルになる。同様に、２ビットプレデコード部７２においては、４ビットの欠陥プレデコード信号Ｄ１・Ｄ０，Ｄ１・ｂＤ０，ｂＤ１・Ｄ０，ｂＤ１・ｂＤ０のうち１つだけがＨレベルになる。したがって、２ビットの行アドレス信号Ａ０，Ａ１が２ビットの欠陥行アドレス信号Ｄ０，Ｄ１と一致した場合、４つの一致信号ＡＭ１１，ＡＭ１０，ＡＭ０１，ＡＭ００のうち１つだけがＬレベルに活性化される。
【００５６】
図９に示したプレデコード比較器ＰＣＭＰ０においては、プレデコード４ビット比較器Ｐ４ＣＭＰ０から出力される一致信号ＡＭ１１，ＡＭ１０，ＡＭ０１，ＡＭ００のうちいずれか１つがＬレベルになると、ＮＡＮＤ回路５８の出力信号である２ビット一致信号ＢＭ０がＨレベルに活性化される。同様に他の１０ビットの行アドレス信号Ａ２〜１１も他の１０ビットの欠陥行アドレス信号Ｄ２〜１１と一致すると、６個のＮＡＮＤ回路５８〜６３の出力信号である２ビット一致信号ＢＭ１〜５が全てＨレベルに活性化され、これによりアドレス一致信号ＡＭ０はＨレベルに活性化される。
【００５７】
プレデコード比較器ＰＣＭＰ０において、プレデコード４ビット比較器Ｐ４ＣＭＰ０及びＮＡＮＤ回路５８は２ビット比較器Ｂ２ＣＭＰ０を構成する。２ビット比較器Ｂ２ＣＭＰ０は、外部行アドレス信号の２ビットＡ１，Ａ０と欠陥行アドレス信号の２ビットＤ１，Ｄ０とをまとめて比較し、全て一致した場合に２ビット一致信号ＢＭ０を活性化し、１ビットでも一致しない場合に２ビット一致信号ＢＭ０を不活性化する。他の２ビット比較器Ｂ２ＣＭＰ１〜５も同様である。
【００５８】
各プログラム回路２４は、図５に示すように、マスタヒューズ信号ＭＦを生成するためのマスタヒューズ回路５１を備える。欠陥行アドレスがプログラムされていない場合、ヒューズ４８は切断されていないので、マスタヒューズ信号ＭＦはＬレベルに不活性化される。一方、欠陥行アドレスがプログラムされている場合、ヒューズ４８は切断されているので、マスタヒューズ信号ＭＦはＨレベルに活性化される。
【００５９】
マスタヒューズ信号ＭＦは、２ビットプレデコード部７２内のＮＡＮＤ回路７５〜７８にイネーブル信号として入力される。したがって、欠陥行アドレスがプログラムされている場合、２ビットプレデコード部７２は前述のとおり動作するが、欠陥行アドレスがプログラムされていない場合、ＡＮＤ回路７５〜７８から出力される欠陥プレデコード信号ＰＤ００〜０３（Ｄ１・Ｄ０，Ｄ１・ｂＤ０，ｂＤ１・Ｄ０，ｂＤ１・ｂＤ０）が全て常にＬレベルになるので、４つの一致信号ＡＭ１１，ＡＭ１０，ＡＭ０１，ＡＭ００は全て常にＨレベルに不活性化される。
【００６０】
次に、部分的一致が生じている程度を見積もる。以上のように２ビットをまとめで比較した場合、それら２ビットは４回のアクセスで１回一致するので、全４Ｋ回のアクセスでは１Ｋ回一致する。プレデコード４ビット比較器Ｐ４ＣＭＰ０〜５は６個あるので、その出力ノードは６Ｋ（＝１Ｋ×６）回充放電される。また、２段目にあるＮＡＮＤ回路５８〜６３（２ビット比較器Ｂ２ＣＭＰ０〜５）の出力ノードはプレデコード４ビット比較器Ｐ４ＣＭＰ０〜５と同様に６Ｋ回充放電される。さらに、３段目にあるＮＡＮＤ回路６４，６５の出力信号は６４回のアクセスごとにＨレベルになるので、その出力ノードは１２８（＝６４×２）回充放電される。
【００６１】
以上より、プレデコード比較器ＰＣＭＰ０内において１回のアクセスで充放電されるノードの平均数Ｎは次式で求めることができる。
【００６２】
Ｎ＝(１Ｋ×６＋１Ｋ×６＋６４×２)／４Ｋ＝３．０３１２５
これは、各プレデコード比較器ＰＣＭＰ内で平均して約３個のノードがアクセスごとに充放電されることを示す。プレデコード比較器ＰＣＭＰ０〜６３は６４個あるので、全部で１９４個のノードがアクセスごとに充放電される。この数は、従来の４１８個に比べて４６．４％と半分以下になる。
【００６３】
以上のように、第１の実施の形態によれば、アドレス信号ではなくプレデコード信号を比較することにより、アドレスを２ビットずつまとめて比較しているので、プレデコード比較器ＰＣＭＰ０〜６３内において、アドレスの部分的一致で充放電されるノードの数が少なくなり、消費電流を低減することができる。
【００６４】
また、マスタヒューズ信号ＭＦがイネーブル信号として２ビットプレデコード部７２に与えられているので、欠陥行アドレスがプログラムされていない場合、アドレス比較回路５４内におけるノードは必要以上に充放電されない。そのため、消費電流をさらに低減することができる。
【００６５】
［第２の実施の形態］
上記第１の実施の形態では、プレデコーダ１８は図７に示した２ビットプレデコード部５７を６個備えているが、これに代えて、図１２に示した３ビットプレデコード部８０を４個備えていてもよい。図示は省略するが、この場合、冗長プレデコーダ５６も同様に３ビットプレデコード部８０を４個備える。
【００６６】
３ビットプレデコード部８０は、３ビットの行アドレス信号Ａ２，Ａ１，Ａ０をプレデコードして８ビットのプレデコード信号Ａ２・Ａ１・Ａ０（ＰＡ０），Ａ２・Ａ１・ｂＡ０（ＰＡ１），Ａ２・ｂＡ１・Ａ０（ＰＡ２），Ａ２・ｂＡ１・ｂＡ０（ＰＡ３），ｂＡ２・Ａ１・Ａ０（ＰＡ４），ｂＡ２・Ａ１・ｂＡ０（ＰＡ５），ｂＡ２・ｂＡ１・Ａ０（ＰＡ６），ｂＡ２・ｂＡ１・ｂＡ０（ＰＡ７）を生成する。したがって、プレデコーダ１８は全体で３２ビットのプレデコード信号ＰＡ０〜３１を生成する。
【００６７】
図１３に示すように、プレデコード比較器ＰＣＭＰ０は３２ビットのプレデコード信号ＰＡ０〜３１を対応する３２ビットの欠陥プレデコード信号ＰＤ００〜０３１と比較する。他のプレデコード比較器ＰＣＭＰ１〜６３も同様である。
【００６８】
プレデコード比較器ＰＣＭＰ０は、図１４に示すように、４個のプレデコード８ビット比較器Ｐ８ＣＭＰ０〜３と、ＮＡＮＤ回路８２〜８７と、ＯＲ回路８８とを備える。プレデコード８ビット比較器Ｐ８ＣＭＰ０は、８ビットのプレデコード信号ＰＡ０〜７を８ビットの欠陥プレデコード信号ＰＤ００〜０７と比較する。プレデコード８ビット比較器Ｐ８ＣＭＰ１は、８ビットのプレデコード信号ＰＡ８〜１５を８ビットの欠陥プレデコード信号ＰＤ０８〜０１５と比較する。プレデコード８ビット比較器Ｐ８ＣＭＰ２は、８ビットのプレデコード信号ＰＡ１６〜２３を８ビットの欠陥プレデコード信号ＰＤ０１６〜０２３と比較する。プレデコード８ビット比較器Ｐ８ＣＭＰ３は、８ビットのプレデコード信号ＰＡ２４〜３１を８ビットの欠陥プレデコード信号ＰＤ０２４〜０３１と比較する。他のプレデコード比較器ＰＣＭＰ１〜６３も同様に構成される。
【００６９】
プレデコード８ビット比較器Ｐ８ＣＭＰ０及びＮＡＮＤ回路８２は３ビット比較器Ｂ３ＣＭＰ０を構成する。３ビット比較器Ｂ３ＣＭＰ０は、外部行アドレス信号の３ビットＡ２，Ａ１，Ａ０と欠陥行アドレス信号の３ビットＤ２，Ｄ１，Ｄ０とをまとめて比較し、全て一致した場合に３ビット一致信号ＢＭ０を活性化し、１ビットでも一致しない場合に３ビット一致信号ＢＭ０を不活性化する。他の３ビット比較器Ｂ３ＣＭＰ１〜５も同様である。
【００７０】
プレデコード８ビット比較器Ｐ８ＣＭＰ０は、図１５に示すように、８個のＮＡＮＤ回路９０〜９７を備える。ＮＡＮＤ回路９０は、プレデコード信号ＰＡ０と欠陥プレデコード信号ＰＤ００とが一致した場合は一致信号ＡＭ１１１をＬレベルに活性化し、一致しない場合は一致信号ＡＭ１１１をＨレベルに不活性化する。他のＮＡＮＤ回路９１〜９７も同様である。また、他のプレデコード８ビット比較器Ｐ８ＣＭＰ１〜３も同様に構成される。
【００７１】
この場合、プレデコード比較器ＰＣＭＰ０内において１回のアクセスで充放電されるノードの平均数Ｎは１．０３１２５となる。これは、各プレデコード比較器ＰＣＭＰ内で平均して約１個のノードがアクセスごとに充放電されることを示す。プレデコード比較器ＰＣＭＰ０〜６３は６４個あるので、全部で６６個のノードがアクセスごとに充放電される。この数は、従来の４１８個に比べて１５．８％と大幅に少なくなる。
【００７２】
また上記では、全て同じ３ビットプレデコード部８０を４個使用しているが、２ビットプレデコード部５７と３ビットプレデコード部８０とを混在して使用してもよい。さらに、４ビット以上のプルでコード部を用いてもよい。
【００７３】
［第３の実施の形態］
また、図１６に示すように、プレデコード比較器ＰＣＭＰ０において、２ビット比較器Ｂ２ＣＭＰ０〜４から出力される２ビット一致信号ＢＭ０〜４をイネーブル信号ＥＮＡとして上位の２ビット比較器Ｂ２ＣＭＰ１〜５にそれぞれ与えるようにしてもよい。２ビット比較器Ｂ２ＣＭＰ０は図９に示したものと同じであるが、２ビット比較器Ｂ２ＣＭＰ１のプレデコード４ビット比較器Ｐ４ＣＭＰ１においては、図１７に示すように、２ビット比較器Ｂ２ＣＭＰ０から出力される２ビット一致信号ＢＭ０がイネーブル信号ＥＮＡとしてＮＡＮＤ回路６７〜７０に与えられる。他のプレデコード４ビット比較器Ｐ４ＣＭＰ２〜５も同様である。
【００７４】
この場合、プレデコード信号ＰＡ０〜３と欠陥プレデコード信号ＰＤ００〜０３とはアクセスごとに比較されるが、これらが一致しない限り、それよりも上位の２ビット比較器Ｂ２ＣＭＰ１は動作しない。同様に、２ビット比較器Ｂ２ＣＭＰ２〜５も下位のプレデコード信号が一致しない限り動作しない。
【００７５】
アドレス信号Ａ０，Ａ１は４アドレスで１回一致するので、部分的一致は４Ｋアドレスをアクセスしたとき１Ｋ回生じる。アドレス信号Ａ２，Ａ３はその１Ｋ回のうち４アドレスで１回一致するので、部分的一致は４Ｋアドレスをアクセスしたとき２５６回生じる。同様にアドレス信号Ａ１０，Ａ１１まで検討すると、部分的一致は２ビット比較器Ｂ２ＣＭＰ０で２回生じるので、４Ｋアドレス全部をアクセスしたとき全部で２７３０（＝２×１０２４＋２５６＋６４＋１６＋４＋１）回生じる。したがって、４Ｋアドレスで１回当り平均０．６６７回の部分的一致が生じる。プレデコード比較器ＰＣＭＰ０〜６３は６４個あるので、充放電されるノードは４３個で、従来の１０．３％となり、消費電流を大幅に低減することができる。
【００７６】
上記は２ビット比較器Ｂ２ＣＭＰにイネーブル信号ＥＮＡを適用した例であるが、図１４に示した３ビット比較器Ｂ３ＣＭＰ又は４ビット以上の比較器にも適用可能である。３ビット比較器Ｂ３ＣＭＰにイネーブル信号ＥＮＡを適用した場合に６４個のプレデコード比較器ＰＣＭＰ０〜６３があると、部分的一致で充放電されるノードは１回のアクセス当り平均して１８個で、従来の４．３％となり、飛躍的に消費電流を低減することができる。
【００７７】
上記ではイネーブル信号ＥＮＡは最下位の２ビット比較器Ｂ２ＣＭＰ０に入力されず、その２ビット一致信号ＢＭ０がイネーブル信号ＥＮＡとして１つ上位の２ビット比較器Ｂ２ＣＭＰ１に入力されているが、イネーブル信号ＥＮＡが入力されない２ビット比較器はどれでもよい。さらに、イネーブル信号ＥＮＡは下位ビットから上位ビットの方向に限らず、逆方向でもよいなど、イネーブル信号ＥＮＡを入力する順序は特に限定されない。
【００７８】
上記第１〜第３の実施の形態では６４本の予備ワード線ＳＷＬ０〜６３が設けられているが、その数は特に限定されるものではなく、少なくとも１本の予備ワード線が設けられていればよく、たとえば１２８本の予備ワード線が設けられていてもよい。この場合において、１アクセス当たりの部分的一致で充放電されるノードの数及び消費電流の低減率を表１に示す。
【表１】
2007122817.tif 000003
【００７９】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【００８０】
【図１】従来のＤＲＡＭの全体構成を示す機能ブロック図である。
【図２】図１中のアドレス比較回路及び予備行デコーダを示す機能ブロック図である。
【図３】図２中のアドレス比較器を示す機能ブロック図である。
【図４】図３中のビット比較器又はマスタ比較器を示す回路図である。
【図５】図１中のプログラム回路に含まれる１ビット分のヒューズ回路又はマスタヒューズ回路である。
【図６】本発明の第１の実施の形態によるＤＲＡＭの全体構成を示す機能ブロック図である。
【図７】図６中のプレデコーダに含まれる２ビットプレデコード部を示す回路図である。
【図８】図６中のアドレス比較回路及び予備行デコーダを示す機能ブロック図である。
【図９】図８中のプレデコード比較器を示す機能ブロック図である。
【図１０】図９中のプレデコード４ビット比較器を示す回路図である。
【図１１】図７に示した２ビットプレデコード部と、図６中の冗長プレデコーダに含まれる２ビットプレデコード部と、図１０に示したプレデコード４ビット比較器とを示す回路図である。
【図１２】本発明の第２の実施の形態で用いられる３ビットプレデコード部を示す回路図である。
【図１３】図１２に示した３ビットプレデコード部を用いた場合におけるアドレス比較回路及び予備行デコーダを示す機能ブロック図である。
【図１４】図１３中のプレデコード比較器を示す機能ブロック図である。
【図１５】図１４中のプレデコード８ビット比較器を示す回路図である。
【図１６】本発明の第３の実施の形態で用いられるプレデコード比較器を示す機能ブロック図である。
【図１７】図１６中のプレデコード４ビット比較器を示す回路図である。
【符号の説明】
【００８１】
１２  メモリセルアレイ
１４  行デコーダ
１６  列デコーダ
１８  プレデコーダ
２０  予備行デコーダ
２２  予備列デコーダ
２４  プログラム回路
４４  ヒューズ回路
５１  マスタヒューズ回路
５２  ＤＲＡＭ
５４  アドレス比較回路
５６  冗長プレデコーダ
５７，７２  ２ビットプリデコード部
８０  ３ビットプレデコード部
ＭＣ  メモリセル
ＳＭＣ  予備メモリセル
ＷＬ  ワード線
ＳＷＬ０-６３  予備ワード線
ＣＳＬ  列選択線
ＳＣＳＬ  予備列選択線
ＰＣＭＰ０-６３  プレデコード比較器
Ｂ２ＣＭＰ０-５  ２ビット比較器
Ｂ３ＣＭＰ０-３  ３ビット比較器
Ｐ４ＣＭＰ０-５  プレデコード４ビット比較器
Ｐ８ＣＭＰ０-３  プレデコード８ビット比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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