(57)【要約】【課題】  ２以上の半導体チップの高密度に実装することにより、スタックド構造のパッケージを大幅に小型化する。【解決手段】  半導体集積回路装置１は、プリント配線基板２に半導体チップ３〜６がそれぞれ積層されたスタックド構造となっている。最下部に搭載されている半導体チップ３には、インタフェース回路７が設けられている。このインタフェース回路７は、バッファ、および静電保護回路などからなる。半導体チップ３〜６に入出力される信号は、すべて半導体チップ３のインタフェース回路７を介して入出力されることになる。これにより、半導体チップ４〜６にインタフェース回路が不要となり、半導体集積回路装置１を小型化することができる。【選択図】  図１
2007066922.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと１以上の第２の半導体チップとが積層された半導体集積回路装置であって、
前記第１の半導体チップは、外部接続端子と接続される第１の静電保護回路を有し、
前記第２の半導体チップは、前記第１の静電保護回路よりも静電保護能力の小さい第２の静電保護回路を有し、前記第１の静電保護回路を介して外部信号が入出力されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、
前記第１の半導体チップは、
外部接続端子が接続される外部接続電極と、
内部回路と接続され内部接続電極とを備え、
外部接続電極と内部接続電極とは、前記静電保護回路を介して接続されており、
前記第２の半導体チップは、内部回路と接続された接続電極を備え、前記接続電極は、ボンディングワイヤを介して前記内部接続電極に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置であって、
前記第１の半導体チップは、メモリコントローラよりなり、
前記第２の半導体チップは、前記メモリコントローラによって制御される半導体メモリよりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１または２記載の半導体集積回路装置であって、
前記第１、および第２の半導体チップは、半導体メモリよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３または４記載の半導体集積回路装置であって、
前記第１の半導体チップは、外部入力されるクロック信号から、前記第１、および第２の半導体チップに対するアドレス信号を生成するカウンタ回路を含むことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置であって、
前記第１の半導体チップは、外部入出力される信号を暗号化／復号化するセキュリティ手段を含むことを特徴とする半導体集積回路装置。
【請求項７】
第１の静電保護回路が形成された静電保護用半導体チップと１以上の第２の半導体チップとを有した半導体集積回路装置であって、
前記第２の半導体チップは、前記第１の静電保護回路よりも静電保護能力の小さい第２の静電保護回路を有し、前記第１の静電保護回路を介して外部信号が入出力されることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置であって、
前記静電保護用半導体チップは、
外部接続端子が接続される外部接続電極と、前記第２の半導体チップの内部回路と接続され内部接続電極とを備え、
外部接続電極と内部接続電極とは、前記静電保護回路を介して接続されており、
前記第２の半導体チップは、内部回路と接続された接続電極を備え、前記接続電極は、ボンディングワイヤを介して前記内部接続電極に接続されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７または８記載の半導体集積回路装置において、
前記静電保護用半導体チップは、メモリコントローラを含み、
前記第２の半導体チップは、前記メモリコントローラによって制御される半導体メモリよりなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記静電保護用半導体チップは、外部入力されるクロック信号から、前記第１、および第２の半導体チップに対するアドレス信号を生成するカウンタ回路を含むことを特徴とする半導体集積回路装置。
【請求項１１】
請求項７〜１０のいずれか１項に記載の半導体集積回路装置において、
前記静電保護用半導体チップは、前記第２の半導体チップの最上層に搭載されることを特徴とする半導体集積回路装置。
【請求項１２】
請求項７〜１１のいずれか１項に記載の半導体集積回路装置において、
前記静電保護用半導体チップは、プリント配線基板上に搭載された最下層の前記第２の半導体チップに隣接して、前記プリント配線基板上に搭載されていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７〜１２のいずれか１項に記載の半導体集積回路装置であって、
前記静電保護用半導体チップは、外部入出力される信号を暗号化／復号化するセキュリティ手段を含むことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１〜１０のいずれか１項に記載の半導体集積回路装置であって、
前記第１の静電保護回路よりも静電保護能力の小さい第２の静電保護回路を有し、ボンディングパッドが１辺に沿って配置される２つ以上の第２の半導体チップを、ボンディングパッドを上面から見て露出されるように斜めに積層することで、第２のチップによって作られる、上層の第２のチップの下に下層の第２のチップがないひさし状の空間下部に、外部接続端子と接続される第１の静電保護回路を有する第１の半導体チップの少なくとも一部分が配置される積層モジュール構成を特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の小型化技術に関し、特に、２以上の半導体チップを積層したスタックド構造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、電子システムの小型化、高性能化に伴い、半導体集積回路装置の小型化、および高密度化の要求が高まっている。半導体チップサイズとほぼ同じ程度の大きさのパッケージを、より高密度化する技術として、たとえば、２つ、またはそれ以上の半導体チップを積層した、いわゆるスタックドＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）構造の半導体集積回路装置が広く知られている。
【０００３】
この半導体集積回路装置は、２段、またはそれ以上に積層された半導体チップがプリント配線基板の中央部に搭載されており、下段の半導体チップは上段の半導体チップよりも大きい形状となっている。
【０００４】
また、下段の半導体チップと上段の半導体チップとを接着する際には、該下段の半導体チップ表面に、ペースト状、あるいはフィルム状の接着材を塗布し、上段の半導体チップを重ね合わせて接着している。
【０００５】
さらに、上段、下段の半導体チップの周辺部近傍には、ボンディングパッドがそれぞれ形成されており、それらボンディングパッドと該プリント配線基板に形成された電極とがボンディングワイヤによって接続された構成となっている。
【０００６】
たとえば、フラッシュメモリやＳＲＡＭなどの半導体メモリからなる半導体チップが積層されたスタックドＣＳＰ構造のメモリモジュールにおいては、外部接続端子数を低減するために、アドレス端子やデータ入出力端子（Ｉ／Ｏ端子）などの外部接続端子が共用となっている。
【０００７】
また、半導体集積回路装置の小型化技術としては、ＥＳＤ保護回路およびデカップリング・コンデンサ、ドライバ、レシーバなどの他のバッファ回路を、コア集積回路チップとは別のサポートチップに形成し、１つのパッケージに搭載しているものがある（たとえば、特許文献１参照）。
【特許文献１】特開平１０−４１４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記のようなスタックド構造の半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００９】
すなわち、前述したようにアドレス端子やデータ入出力端子などが共用となっているが、外部接続されたモジュールなどとのインタフェース機能は、各々の半導体チップが有しているので、チップレイアウトの面積効率が悪くなってしまうという問題がある。
【００１０】
それにより、半導体集積回路装置の小型化が困難となる恐れがあるだけでなく、コスト面でも不利となってしまうという問題がある。
【００１１】
本発明の目的は、２以上の半導体チップを高密度に実装することにより、スタックド構造のパッケージを大幅に小型化することのできる半導体集積回路装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、第１の半導体チップと１以上の第２の半導体チップとが積層された半導体集積回路装置であって、該第１の半導体チップは、外部接続端子と接続される第１の静電保護回路を有し、該第２の半導体チップは、第１の静電保護回路よりも静電保護能力の小さい第２の静電保護回路を有し、第１の静電保護回路を介して外部信号が入出力されるものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
【００１６】
本発明は、第１の静電保護回路が形成された静電保護用半導体チップと１以上の第２の半導体チップとを有した半導体集積回路装置であって、該第２の半導体チップは、該第１の静電保護回路よりも静電保護能力の小さい第２の静電保護回路を有し、第１の静電保護回路を介して外部信号が入出力されるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）半導体集積回路装置の小型化を実現することができる。
【００１９】
（２）半導体集積回路装置の消費電力を低減することができる。
【００２０】
（３）上記（１）、（２）により、電子システムの小型化、および低消費電力化が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の上面図、図２は、図１の半導体集積回路装置の断面図、図３は、図１の半導体集積回路装置に設けられたインタフェース回路の構成を示す説明図、図４は、図３のインタフェース回路に設けられた静電保護回路、および入力バッファの一例を示す回路図、図５は、図３のインタフェース回路に設けられた出力バッファの一例を示す回路図である。
【００２３】
本実施の形態１において、半導体集積回路装置１は、表面実装形ＣＳＰの一種であるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）から構成されている。半導体集積回路装置１は、図１、および図２に示すように、たとえば、ＢＴ（ビスマレイミド系樹脂）材などからなるプリント配線基板２が設けられている。このプリント配線基板２の裏面には、アレイ状に並べられた接続用電極が形成されている。
【００２４】
プリント配線基板２の主面中央部には、半導体チップ３〜６がそれぞれ積層されており、いわゆるスタックド構造となっている。最下部に搭載されている半導体チップ（第１の半導体チップ）３は、絶縁樹脂などの接着材を介してプリント配線基板２に接着されている。
【００２５】
この半導体チップ３上には、半導体チップ（第２の半導体チップ）４が絶縁樹脂などの接着材を介して積層されている。半導体チップ４の上には、半導体チップ（第２の半導体チップ）５が積層されており、該半導体チップ５の上部には、半導体チップ（第２の半導体チップ）６が積層されており、同じく絶縁樹脂などの接着材を介してそれぞれ接着固定されている。
【００２６】
半導体チップ３〜６は、たとえば、不揮発性メモリなどの半導体メモリからなる。最下部に搭載されている半導体チップ３には、メモリ部、およびインタフェース回路７が設けられている。
【００２７】
メモリ部は、不揮発性メモリの読み出し、書き込み、消去などの動作を制御する制御回路、およびアクセス対象となるワード線を選択するためのデコーダ回路、ビット線電位を増幅して不揮発性メモリセルから読み出したデータを決定するセンスアンプなどを含むメモリアレイなどから構成される。インタフェース回路７は、外部との入出力を行い、データを外部と入出力する際に一時的に格納するバッファなどから構成されている。
【００２８】
また、半導体チップ４〜６には、メモリ部がそれぞれ設けられており、インタフェース機能部は有していない構成となっており、これら半導体チップ４〜６は同じ大きさ（面積）からなり、半導体チップ３よりも小さくなっている。
【００２９】
プリント配線基板２の主面において、半導体チップの対向するある１辺の周辺部近傍には、ボンディング電極２ａが形成されている。ボンディング電極２ａと接続用電極とは、プリント配線基板の配線層に形成された配線パターンＨＰなどによって電気的に接続されている。プリント配線基板２裏面の接続用電極には、球形のはんだからなるはんだバンプ２ｂがそれぞれ形成されている。
【００３０】
半導体チップ３の主面におけるある１辺の外周部近傍には、ボンディング電極２ａに近接するように外部接続電極３ａが形成されており、これら外部接続電極３ａの内側には、内部接続電極３ｂが形成されている。
【００３１】
この内部接続電極３ｂは、たとえば、長方形状からなり、外部接続電極３ａよりも大きな面積を有している。そして、これら内部接続電極３ｂは、半導体チップ３のメモリ部に接続されている。内部接続電極３ｂは、半導体チップ４〜６のそれぞれの接続電極４ａ，５ａ，６ａと複数本のボンディングワイヤで接続するために、１のボンディングワイヤのみを接続する外部接続電極３ａに比べて大きな面積を有している。よって、１の半導体チップ４のみを半導体チップ３の上部に有する場合は外部接続電極３ａと同じ面積であってもよい。この点は本明細書において共通である。
【００３２】
半導体チップ４の主面におけるある１辺の外周部近傍には、電極（接続電極）４ａが形成されている。これら電極４ａは、半導体チップ４のメモリ部にそれぞれ接続されている。半導体チップ４は、半導体チップ３の中央部に搭載されており、内部接続電極３ｂに近接するようになっている。
【００３３】
また、半導体チップ５の主面におけるある１辺の外周部近傍には、電極（接続電極）５ａが形成されており、該電極５ａは、半導体チップ５のメモリ部にそれぞれ接続されている。この半導体チップ５は、半導体チップ４の中央部ではなく、電極５ａが該半導体チップ４から露出するようにオフセットして搭載されており、電極（接続電極）６ａと電極５ａとが近接するようになっている。
【００３４】
半導体チップ６の主面におけるある１辺の外周部近傍には、電極６ａが形成されている。電極６ａは、半導体チップ６のメモリ部にそれぞれ接続されている。この半導体チップ６も、同様に、半導体チップ５から電極６ａが露出するようにオフセットして搭載されており、電極６ａと電極５ａとが近接するようになっている。すなわち、半導体チップ４乃至６は、内部接続電極３ｂと接続可能な程度に、それぞれの電極４ａ乃至６ａを露出させるように位置をずらして搭載される。
【００３５】
半導体チップ５、６は、下層との共通投影面をはみだすひさし状の空間を持っている。半導体チップ３はインタフェース回路７を持っているので、その面積の一部がひさし状の空間の下を利用して配置されている。半導体チップ３は半導体チップ４、５、６より面積が大きいが、このような積層方法によって、実装効率が向上する。
【００３６】
半導体チップ３の外部接続電極３ａには、プリント配線基板２のボンディング電極２ａがボンディングワイヤ８を介してそれぞれ接続されている。外部接続電極３ａと内部接続電極３ｂとは、前述した半導体チップ３に設けられたインタフェース回路７を介して接続されている。また、内部接続電極３ｂと電極４ａ〜６ａとは、ボンディングワイヤ９〜１１によってそれぞれ接続されている。
【００３７】
よって、半導体チップ３だけでなく、半導体チップ４〜６のメモリ部に入出力される信号は、すべて半導体チップ３のインタフェース回路７を介して入出力されることになる。
【００３８】
ここで、半導体チップ３に設けられたインタフェース回路７の構成について説明する。
【００３９】
図３は、半導体チップ３における外部接続電極３ａ、内部接続電極３ｂ、ならびにインタフェース回路７の構成を示す説明図である。
【００４０】
なお、図３においては、右側に外部接続電極３ａ、左側に内部接続電極３ｂ、中央部にインタフェース回路７をそれぞれ示しているが、該半導体チップ３における外部接続電極３ａ、内部接続電極３ｂ、およびインタフェース回路７のレイアウトを限定するものではない。
【００４１】
図３の外部接続電極３ａにおいては、上方から下方にかけて、外部アドレスバスに接続される外部接続電極３ａ1 、制御信号が入力される外部接続電極３ａ2 、外部データバスに接続される外部接続電極３ａ3 、および外部電源線に接続される外部接続電極３ａ4 をそれぞれ示している。
【００４２】
また、図３の内部接続電極３ｂにおいては、上方から下方にかけて、内部アドレスバスに接続される内部接続電極３ｂ1 、制御信号が入力される内部接続電極３ｂ2 、内部データバスに接続される内部接続電極３ｂ3 、および内部電源線に接続される内部接続電極３ｂ４をそれぞれ示している。
【００４３】
インタフェース回路７は、静電保護回路（第１の静電保護回路）１２、入力バッファ１３、入出力バッファ１４、デコーダ１５、および電源降圧回路１６などから構成されている。
【００４４】
外部接続電極３ａ1 ，３ａ2 は、静電保護回路１２、および入力バッファ１３を介して内部接続電極３ｂ1 ，３ｂ2 にそれぞれ接続されている。
【００４５】
また、外部接続電極３ａ1 ，３ａ2 の一部は、静電保護回路１２と入力バッファ１３とが接続された後、デコーダ１５を介して内部接続電極３ｂ1 ，３ｂ2 にそれぞれ接続されており、アドレス信号と制御信号との一部がデコーダ１５に入力される。
【００４６】
デコーダ１５は、入力されたアドレス信号と制御信号とをデコードし、半導体チップ３〜６における各メモリ部の動作／非動作を選択するチップ選択信号を生成して出力する。書き込み状態の時、外部データバスを介して入力される信号は、入出力バッファ１４を介して内部データバスに接続される内部接続電極３ｂ3 に出力される。この入出力バッファ１４における入出力の切り替えは、外部入力される制御信号の一部に基づいて行われる。
【００４７】
電源降圧回路１６は、外部接続電極３ａ4 を介して外部電源線から供給される電力から、電圧レベルを変換して内部電源電圧を生成する。電源降圧回路１６が生成した内部電源電圧は、内部接続電極３ｂ４を介して各々の半導体チップ３〜６に供給される。この内部電源電圧は、複数種類の電圧であってもよく、電源降圧回路１６に加え、チャージポンプなどによって電圧を昇圧する回路を含んでもよい。
【００４８】
また、インタフェース回路７においては、この他にも、アドレス信号やデータの信号を暗号化／復号化する回路を含むようにしてもよい。これによって、半導体集積回路装置１のセキュリティを大幅に向上することができる。
【００４９】
図４は、外部接続電極３ａ1 と内部接続電極３ｂ1 との間に接続された静電保護回路１２、および入力バッファ１３の回路構成を示した説明図である。
【００５０】
静電保護回路１２は、放電電流が半導体チップ３〜６の内部回路に到達しないよう、あるいは、該放電電流を制限する回路であり、サイリスタ１７、抵抗１８、クランプＭＯＳトランジスタ１９から構成されている。入力バッファ１３は、抵抗２０、および否定論理積回路２１から構成されている。
【００５１】
外部接続電極３ａ1 には、抵抗１８の一方の接続部が接続されている。この抵抗１８の一方の接続部と基準電位ＶＳＳとの間には、サイリスタ１７が接続されている、抵抗１８の他方の接続部には、入力バッファ１３の抵抗２０の一方の接続部が接続されている。
【００５２】
また、抵抗１８の他方の接続部と基準電位ＶＳＳとの間には、クランプＭＯＳトランジスタ１９が接続されている。抵抗２０の他方の接続部には、否定論理積回路２１の一方の入力部が接続されており、該否定論理積回路２１の他方の接続部には、半導体チップ３の内部回路から出力されるライトイネーブル信号などの制御信号が入力されるように接続されている。そして、否定論理積回路２１の出力部が、入力バッファ１３の出力部となる。
【００５３】
静電保護回路１２は、高耐圧回路であるので、高圧による静電保護回路１２それ自体の破壊を防止するため、チップコアの内部回路に比べて各素子のレイアウト寸法が大きく取られている。
【００５４】
一方、半導体チップ４〜６においては、半導体チップ３に設けられたインタフェース回路７を介して信号が入出力されるので、放電の発生について管理された製造工程などの状況下で発生する必要最低限の放電に対しての強度が保てればよく、たとえば、ダイオードと抵抗とからなる比較的簡素な静電保護回路（第２の静電保護回路）を有するだけとなっている。
【００５５】
そのため、比較的大きな面積を占める静電保護回路１２が不要な半導体チップ４〜６のレイアウト面積を小さくすることが可能となり、コストを大幅に低減することができる。
【００５６】
さらに、入出力バッファ１４（図３）の回路構成について説明する。
【００５７】
入出力バッファ１４は、入力バッファ１３（図４）と出力バッファ２１とより構成されている。図５は、出力バッファ２１の構成を示す説明図である。出力バッファ２１は、インバータ２２、論理積回路２３，２４、およびデータ出力用のトランジスタ２５，２６から構成されている。
【００５８】
インバータ２２の入力部、および論理積回路２３の一方の入力部には、内部接続電極３ｂ3 がそれぞれ接続されている。インバータ２２の出力部には、論理積回路２４の一方の入力部が接続されている。
【００５９】
論理積回路２２，２４の他方の入力部には、半導体チップ３の内部回路から出力される出力選択信号がそれぞれ入力されるように接続されている。論理積回路２２の出力部には、トランジスタ２５のゲートが接続されており、論理積回路２３の出力部には、トランジスタ２６のゲートが接続されている。
【００６０】
トランジスタ２５，２６は、たとえば、ＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなり、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続された構成からなり、トランジスタ２５，２６の接続部が、外部接続電極３ａ3 に接続されている。
【００６１】
半導体チップ３〜６のいずれかから出力された信号は、内部接続電極３ｂ3 を介して、出力バッファ２１に送られる。この出力バッファ２１において、論理積回路２２，２４の他方の入力部に入力される出力選択信号により、その信号を出力するか、あるいは高インピーダンス状態にするかが選択される。
【００６２】
トランジスタ２５，２６は、半導体集積回路装置１に外部接続される他のデバイスを駆動するのに充分なソース／ドレイン間電流を確保するため、ゲート幅が大きく、かつ静電破壊に対する耐圧も同時に駆動するためにゲート長が長くなっている。
【００６３】
したがって、これらトランジスタ２５，２６は大きなレイアウト面積を要することになるが、インタフェース回路７を半導体チップ３〜６によって共有することにより、半導体チップ４〜６のチップサイズを大幅に小さくすることができる。
【００６４】
それにより、本実施の形態によれば、半導体チップ３に設けたインタフェース回路７を共用することにより、インタフェース回路７に必要な大面積のトランジスタなどの数を少なくすることができ、半導体集積回路装置１の低コスト化を実現するとともに、該半導体集積回路装置１の消費電力を小さくすることができる。
【００６５】
また、本実施の形態１においては、半導体チップ３の外部接続電極３ａが、該半導体チップ３の主面のある１辺の外周部近傍にのみ設けられた構成としたが、これら外部接続電極３ａの配置は２辺以上であってもよく、たとえば、半導体集積回路装置１ａは、図６に示すように、半導体チップ３の４つの辺の周辺部に該外部接続電極３ａをレイアウトするようにしてもよい。この場合、プリント配線基板２のボンディング電極２ａも該プリント配線基板２の４つの辺の周辺部にレイアウトされることになり、ボンディング電極２ａと外部接続電極３ａとはボンディングワイヤ８を介してそれぞれ接続されることになる。
【００６６】
これにより、よりレイアウトの自由度を高くすることができ、半導体チップ３の小型化を実現することができる。
【００６７】
（実施の形態２）
図７は、本発明の実施の形態２による半導体集積回路装置の上面図、図８は、図７の半導体集積回路装置の断面図である。
【００６８】
本実施の形態２において、半導体集積回路装置１ｂは、図７、および図８に示すように、スタックド構造のＢＧＡからなる。半導体集積回路装置１ｂは、前記実施の形態１（図１、図２）と同様に、プリント配線基板２、はんだバンプ２ｂ、半導体チップ３〜６、ならびにボンディングワイヤ８ａ、ボンディングワイヤ９〜１１などから構成されており、異なる点は、該半導体チップ３に設けられているインタフェース回路７のレイアウトである。
【００６９】
インタフェース回路７は、半導体チップ３に設けられている外部接続電極３ａ、内部接続電極３ｂの周辺側ではなく、該外部接続電極３ａが配置されている辺に対向する辺側に形成されている。
【００７０】
プリント配線基板２の裏面には、アレイ状に並べられた接続用電極が形成されている。プリント配線基板２の主面中央部には、半導体チップ３〜６がそれぞれ積層されている。
【００７１】
プリント配線基板２の主面左側の周辺部近傍には、ボンディング電極２ａが形成されている。ボンディング電極２ａと接続用電極とは、プリント配線基板の配線層に形成された配線パターンＨＰなどによって電気的に接続されている。プリント配線基板２裏面の接続用電極には、球形のはんだからなるはんだバンプ２ｂがそれぞれ形成されている。
【００７２】
半導体チップ３の主面左側の外周部近傍には、ボンディング電極２ａに近接するように電極３ａが形成されており、これら外部接続電極３ａの内側には、インタフェース回路７が形成されている。
【００７３】
半導体チップ３の主面右側の外周部近傍には、たとえば、長方形状からなり、外部接続電極３ａよりも大きな面積を有した内部接続電極３ｂが形成されている。そして、これら内部接続電極３ｂは、半導体チップ３のメモリ部に接続されている。
【００７４】
また、半導体チップ４〜６の主面右側の外周部近傍には、前記実施の形態１と同様に電極４ａ〜６ａがそれぞれ形成されており、これら半導体チップ４〜６は、オフセットしてそれぞれ搭載されている。
【００７５】
半導体チップ３の外部接続電極３ａには、プリント配線基板２のボンディング電極２ａがボンディングワイヤ８ａを介してそれぞれ接続されている。外部接続電極３ａと内部接続電極３ｂとは、インタフェース回路７、および半導体チップ３の内部配線を介してそれぞれ接続されている。また、内部接続電極３ｂと電極４ａ〜６ａとは、ボンディングワイヤ９〜１１によってそれぞれ接続されている。
【００７６】
それにより、本実施の形態２では、半導体チップ３における外部接続電極３ａに接続される配線と内部接続配線３ｂに接続される配線とが分散して形成されることになるので、該半導体チップ３の面積効率を向上させることができる。
【００７７】
（実施の形態３）
図９は、本発明の実施の形態３による半導体集積回路装置の断面図である。
【００７８】
本実施の形態３において、半導体集積回路装置１ｃは、インタフェース回路が形成された半導体チップ（静電保護用半導体チップ）２７が新たに設けられ、半導体チップ３1 ，４〜６はメモリ部のみを有している点が前記実施の形態１と異なるところであり、それ以外は前記実施の形態１と同様の構成となっている。
【００７９】
半導体集積回路装置１ｃは、図９に示すように、プリント配線基板２の裏面にアレイ状に並べられた接続用電極が形成されている。プリント配線基板２の主面中央部には、半導体チップ３1 ，４〜６がそれぞれ積層されており、半導体チップ６の上にはインタフェース回路７（図３）が形成された半導体チップ２７が新たに積層されている。
【００８０】
プリント配線基板２の主面右側の周辺部近傍には、ボンディング電極２ａが形成されている。ボンディング電極２ａと接続用電極とは、プリント配線基板の配線層に形成された配線パターンＨＰなどによって電気的に接続されている。プリント配線基板２裏面の接続用電極には、球形のはんだからなるはんだバンプ２ｂがそれぞれ形成されている。
【００８１】
半導体チップ２７の主面左側の外周部近傍には、外部接続電極２７ａが形成されており、該外部接続電極２７ａの右側には、内部電極２７ｂが設けられている。この内部接続電極２７ｂは、たとえば、長方形状からなり、外部接続電極３ａよりも大きな面積を有している。そして、これら内部接続電極２７ｂは、半導体チップ３1 ，４〜６のメモリ部にそれぞれ接続されている。
【００８２】
また、半導体チップ（第２の半導体チップ）３1 の主面右側の外周部近傍には、電極（接続電極）２８が形成されている。半導体チップ４〜６の主面右側の外周部近傍には、電極４ａ〜６ａがそれぞれ形成されている。
【００８３】
半導体チップ２７の外部電極２７ａには、プリント配線基板２のボンディング電極２ａがボンディングワイヤ２９を介してそれぞれ接続されている。外部電極２７ａと内部電極２７ｂとは、半導体チップ２７のインタフェース回路７を介して接続されている。
【００８４】
半導体チップ２７の内部電極２７ｂと半導体チップ３1 ，４〜６の電極２８，３ａ〜６ａとは、ボンディングワイヤ３０〜３３によってそれぞれ接続されている。
【００８５】
それにより、本実施の形態３においては、インタフェース機能を有した半導体チップ２７を別チップとして設けることにより、半導体チップ３1 ，４〜６のチップサイズをより小さくすることができ、半導体集積回路装置１ｃを小型化することができる。
【００８６】
また、半導体集積回路装置１ｃを用いてマルチメディアカードなどを構成する際には、半導体チップ２７をコントロール用チップ（メモリコントローラ）としてもよい。
【００８７】
また、本実施の形態３では、半導体チップ２７を最上層に配置した構成としたが、たとえば、図１０に示すように、該半導体チップ２７を最下層の半導体チップ３1 と並べて配置するようにしてもよい。
【００８８】
この場合、半導体チップ３1 の電極２８は、左側の周辺部に配置し、該電極２８と半導体チップ２７の内部電極２７ｂとは、プリント配線基板２に形成されたボンディング電極電極３４、および配線パターンＨＰ１、ならびにボンディングワイヤ３５を介して接続される。
【００８９】
このように、半導体チップ２７を最下層に配置することによって、たとえば、半導体チップ２７にアドレス信号やデータの信号を暗号化／復号化する回路（セキュリティ手段）が含まれている場合、半導体集積回路装置１ｃのセキュリティを大幅に向上させることができる。
【００９０】
これは、リバースエンジニアリング時に半導体チップ２７が剥がしにくくなったり、破壊してしまったりするためである。
【００９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９２】
前記実施の形態１〜３において、半導体集積回路装置に搭載される半導体チップのメモリ部の入出力バスは、必ずしも２のべき乗である必要はない。
【００９３】
たとえば、図１１に示すように、１Ｍワード×５ビット構成のメモリ部とインタフェース回路７とを有する半導体チップ（第１の半導体チップ）３６と１Ｍワード×３ビット構成のメモリ部を有する半導体チップ（第２の半導体チップ）３７とを組み合わせることによって、外部インタフェースからみると、１Ｍ×８ビット構成のメモリとして用いることができるように構成してもよい。
【００９４】
これにより、メモリの実装形態を実装空間に応じて多様化することができ、形状の限られたモジュールやメモリカードなどの空間に実装することが可能となり、記憶容量をより大きくすることができる。
【００９５】
また、前記実施の形態１〜３において、半導体集積回路装置に搭載される半導体チップのメモリ部におけるアドレス空間は２のべき乗である必要はない。
【００９６】
たとえば、図１２に示すように、５Ｍワード×８ビット構成のメモリ部とインタフェース回路７とを有する半導体チップ（第１の半導体チップ）３８と３Ｍワード×８ビット構成のメモリ部を有する半導体チップ（第２の半導体チップ）３９とを組み合わせるようにしてもよい。
【００９７】
この場合、インタフェース回路７にデコーダ回路を設け、該デコーダ回路により８Ｍワードアドレスをデコードし、５Ｍワードアドレスと３Ｍワードアドレスとに分配することによって、外部インタフェースからみると、８Ｍ×８ビット構成のメモリとして用いることができるように構成してもよい。
【００９８】
これにより、メモリの実装形態を実装空間に応じて多様化することができ、形状の限られたモジュールやメモリカードなどの空間に実装することが可能となり、記憶容量をより大きくすることができる。
【００９９】
また、アドレス空間を分配するデコーダ回路に、分配のルールを暗号化する回路などを追加することによって、データの漏洩などを保護する機能を付加することができ、半導体集積回路装置のセキュリティを向上させることができる。
【０１００】
さらに、前記実施の形態１〜３においては、たとえば、クロック信号から各々の半導体チップに対するアドレスを発生させるカウンタ回路を設けるようにしてもよい。
【０１０１】
図１３は、２つの半導体チップ４０，４１から構成された半導体集積回路装置の構成例を示した図である。半導体チップ（第１の半導体チップ）４０は、メモリ部とインタフェース回路７とからなり、半導体チップ（第２の半導体チップ）４１は、メモリ部のみから構成されている。この場合、カウンタ回路４２は、半導体チップ４０のインタフェース回路７に設けられている。
【０１０２】
それにより、ランダムアクセスメモリを用いることにより、シリアルアクセスが可能なメモリを構成することができ、少ない外部接続端子でありながら、大容量なメモリ（半導体集積回路装置）を構成することが可能となる。
【産業上の利用可能性】
【０１０３】
本発明の半導体集積回路装置における半導体チップの実装技術は、スタックド構造の半導体チップの高密度実装技術に適している。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施の形態１による半導体集積回路装置の上面図である。
【図２】図１の半導体集積回路装置の断面図である。
【図３】図１の半導体集積回路装置に設けられたインタフェース回路の構成を示す説明図である。
【図４】図３のインタフェース回路に設けられた静電保護回路、および入力バッファの一例を示す回路図である。
【図５】図３のインタフェース回路に設けられた出力バッファの一例を示す回路図である。
【図６】本発明の他の実施の形態による半導体集積回路装置の上面図である。
【図７】本発明の実施の形態２による半導体集積回路装置の上面図である。
【図８】図７の半導体集積回路装置の断面図である。
【図９】本発明の実施の形態３による半導体集積回路装置の断面図である。
【図１０】本発明の他の実施の形態による半導体集積回路装置の断面図である。
【図１１】本発明の他の実施の形態による半導体集積回路装置のメモリ部におけるビット構成の一例を示した説明図である。
【図１２】本発明の他の実施の形態による半導体集積回路装置のメモリ部におけるワードアドレス構成の一例を示した説明図である。
【図１３】本発明の他の実施の形態による半導体集積回路装置に設けられたインタフェース回路の他の例を示す説明図である。
【符号の説明】
【０１０５】
１  半導体集積回路装置
１ａ  半導体集積回路装置
１ｂ  半導体集積回路装置
１ｃ  半導体集積回路装置
２  プリント配線基板
２ａ  ボンディング電極
３  半導体チップ（第１の半導体チップ）
３1   半導体チップ（第２の半導体チップ）
３ａ  外部接続電極
３ａ1   外部接続電極
３ａ2   外部接続電極
３ａ3  外部接続電極
３ａ4   外部接続電極
３ｂ  内部接続電極
３ｂ1   内部接続電極
３ｂ2   内部接続電極
３ｂ3   内部接続電極
４  半導体チップ（第２の半導体チップ）
４ａ  電極（接続電極）
５  半導体チップ（第２の半導体チップ）
５ａ  電極（接続電極）
６  半導体チップ（第２の半導体チップ）
６ａ  電極（接続電極）
７  インタフェース回路
８  ボンディングワイヤ
８ａ  ボンディングワイヤ
９〜１１  ボンディングワイヤ
１２  静電保護回路（第１の静電保護回路）
１３  入力バッファ
１４  入出力バッファ
１５  デコーダ
１６  電源降圧回路
１７  サイリスタ
１８  抵抗
１９  トランジスタ
２０  抵抗
２１  否定論理積回路
２２  インバータ
２３，２４  論理積回路
２５，２６  トランジスタ
２７  半導体チップ（静電保護用半導体チップ）
２７ａ  外部接続電極
２７ｂ  内部電極
２８  電極（接続電極）
２９〜３３  ボンディングワイヤ
３４  ボンディング電極
３５  ボンディングワイヤ
３６  半導体チップ（第１の半導体チップ）
３７  半導体チップ（第２の半導体チップ）
３８  半導体チップ（第１の半導体チップ）
３９  半導体チップ（第２の半導体チップ）
４０  半導体チップ（第１の半導体チップ）
４１  半導体チップ（第２の半導体チップ）
４２  カウンタ回路
ＨＰ，ＨＰ１  配線パターン
【図１】
2007066922.tif 000003
【図２】
2007066922.tif 000004
【図３】
2007066922.tif 000005
【図４】
2007066922.tif 000006
【図５】
2007066922.tif 000007
【図６】
2007066922.tif 000008
【図７】
2007066922.tif 000009
【図８】
2007066922.tif 000010
【図９】
2007066922.tif 000011
【図１０】
2007066922.tif 000012
【図１１】
2007066922.tif 000013
【図１２】
2007066922.tif 000014
【図１３】
2007066922.tif 000015