(57)【要約】  【課題】誤動作防止と高速読み出しとの両立が可能な電荷移送アンプを内蔵した半導体メモリ回路を実現する。  【解決手段】電源供給線ＶＳＬとビット線ＢＬとの間に接続され、メモリセルＭＣの記憶データを、ビット線ＢＬへの電荷供給の有無に変換して出力するメモリセルＭＣ内の出力トランジスタと、ビット線電圧ＶＢＬを入力し、検出するセンスアンプＳＡと、ＳＡ入力ノードＮＤｉとビット線ＢＬとの間に挿入され、ＳＡ入力ノードＮＤｉとビット線ＢＬとの電圧関係に応じてオンまたはオフする電荷移送スイッチ（転送トランジスタＭ３）と、転送トランジスタＭ３を介してビット線ＢＬを充電するプリチャージ手段（プリチャージトランジスタＭ４）と、ビット線ＢＬに接続され、ビット線電圧を下げる駆動力を有する定電流源（ドライバトランジスタＭ６）と、を有する。出力トランジスタＭ１によるビット線ＢＬへの電荷供給の有無に応じて、ドライバトランジスタＭ６によるビット線電圧の低下速度を変化させ、転送トランジスタＭ３によるセンスアンプＳＡへのビット線ＢＬ電圧の転送を制御する。  【選択図】図１
2007073121.tif 000002
【特許請求の範囲】
【請求項１】
電源供給線とビット線との間に接続され、メモリセルの記憶データに応じてオンまたはオフすることによって、前記記憶データを、ビット線への電荷供給の有無に変換して出力するメモリセル内の出力トランジスタと、
ビット線電圧を入力し、検出するセンスアンプと、
前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、
前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、
前記ビット線に接続され、ビット線電圧を下げる駆動力を有する定電流源と、を有し、
前記出力トランジスタによるビット線への電荷供給の有無に応じて、前記定電流源によるビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する
半導体メモリ回路。
【請求項２】
前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、
さらに有する請求項１に記載の半導体メモリ回路。
【請求項３】
前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、
さらに有する請求項１に記載の半導体メモリ回路。
【請求項４】
前記メモリセルは、前記ビット線と記憶ノードとの間に接続され、書き込みワード線により制御される書き込みトランジスタと、ゲートが前記記憶ノードに接続されて、当該記憶ノードにキャパシタを介して接続されている読み出しワード線により制御される読み出しトランジスタとを含み、
前記メモリセル内の出力トランジスタが、前記読み出しトランジスタである
請求項１に記載の半導体メモリ回路。
【請求項５】
前記メモリセルは、ゲート積層構造内に捕獲されている電荷量に対応させて前記記憶データを保持し、当該電荷量に応じてしきい値電圧が変化するメモリトランジスタを有し、
前記メモリセル内の出力トランジスタが、前記メモリトランジスタである
請求項１に記載の半導体メモリ回路。
【請求項６】
電源供給線とグランド線との間に接続され、メモリセルの記憶データに応じて、ビット線への電荷供給と、ビット線からの電荷引き抜きの一方の動作を行うメモリセル内の出力部と、
ビット線電圧を入力し、検出するセンスアンプと、
前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、
前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、を有し、
前記メモリセル内の出力部による前記動作の違いに応じてビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する
半導体メモリ回路。
【請求項７】
前記メモリセル内の出力部は、電源供給線とグランド線との間に接続されているインバータからなり、当該インバータの入力が記憶ノードに接続され、出力が前記ビット線に接続されている
請求項６に記載の半導体メモリ回路。
【請求項８】
前記プリチャージ手段による前記ビット線のプリチャージが、前記電荷転送スイッチによって遮断された後に、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、
さらに有する請求項６に記載の半導体メモリ回路。
【請求項９】
前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記メモリセル内の出力部の動作タイミングとを与えるタイミング制御回路を、
さらに有する請求項６に記載の半導体メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルと、ビット線のプリチャージ手段、センスアンプおよび電荷転送スイッチを含み、メモリセルの記憶データを読み出して検出するための手段とを有し、当該手段によって、いわゆる電荷移送アンプ動作を行う半導体メモリ回路に関するものである。
【背景技術】
【０００２】
半導体メモリ装置のデータ記憶単位であるメモリセルは種々存在するが、その中に、いわゆる読み出しトランジスタのゲートを記憶ノード(storage node)とするゲインセル型（ＤＲＡＭセルの一種）と、いわゆるメモリトランジスタのゲート積層構造自体が記憶ノードとして機能するフラッシュメモリ型と、インバータの入力を記憶ノードとするインバータ出力型とがある。インバータ出力型には、ＳＲＡＭセルのほかに、インバータ出力形式のゲインセルを含む。
【０００３】
何れのメモリセルにしても、メモリ規模の増大にともなって、読み出し時に大きな負荷容量（配線容量と寄生容量との合計の容量）を有するビット線を、読み出しトランジスタまたはメモリトランジスタ等からの比較的小さな電流によって駆動する必要がある。このため、データ読み出しに時間がかかる。
【０００４】
読み出し時間を短縮する方法の一つとして、電荷移送アンプを用いた半導体メモリ回路が知られている（たとえば非特許文献１〜３参照）。
【０００５】
図８（Ａ）に、電荷移送アンプの基本構成を示す。この図は上記ゲインセル型のメモリセルを読み出す際の構成を示すもので、メモリセルアレイ内の読み出し対象のメモリセルＭＣと、当該メモリセルＭＣに対しビット線ＢＬを介して接続されている読み出し回路の一部（電荷移送アンプ回路）を示している。
【０００６】
列方向に配置されているビット線ＢＬに対し、図示のメモリセルＭＣを含む多数のメモリセルが並列接続されている。
【０００７】
図示例のメモリセルＭＣは、ソースがグランド線（接地電位）に接続され、読み出しトランジスタまたはメモリトランジスタとして機能する出力トランジスタＭ１と、出力トランジスタＭ１のドレインとビット線ＢＬとの間に接続され、出力トランジスタＭ１とビット線ＢＬとの接続を制御して、非選択(unselect)時のリークを遮断するセレクトトランジスタＭ２とを備える。出力トランジスタＭ１のゲートは記憶ノードＳＮを形成する。
【０００８】
このようなメモリセルＭＣとしては、いわゆる“ゲインセル”と称せられ、セル内の読み出しトランジスタの記憶ノードＳＮに接続されているキャパシタ（不図示）にデータを蓄積するものがある。また、メモリセルＭＣとして、メモリトランジスタのゲート積層構造内部に電荷を蓄積する不揮発性メモリセルを用いることができる。
【０００９】
なお、ゲインセルの読み出しトランジスタは、記憶ノードＳＮの保持電圧差を増幅してビット線に出現させるものである。また、不揮発性メモリセルＭＣの電荷を内部蓄積するメモリトランジスタは、内部の小さな電荷量の違いを大きな電荷量（ビット線電圧差またはビット線電流差）に変換して出力するものである。
そのため、読み出しトランジスタやメモリトランジスタなど、記憶データに対応した信号電荷を電流に変換して出力する機能を有するトランジスタを、ここでは“出力トランジスタＭ１”と称しており、信号電荷の転送を制御するトランジスタを“セレクトトランジスタＭ２”と称している。
【００１０】
ビット線ＢＬは、多数のメモリセルＭＣが接続されているため、大きな負荷容量（以下、ビット線容量という）Ｃ_large.を有する。
ビット線ＢＬに対し、転送トランジスタＭ３を介してセンスアンプＳＡの入力ノード（以下、ＳＡ入力ノードという）ＮＤｉが接続されている。ＳＡ入力ノードＮＤｉは、ビット線容量Ｃ_large.に比べ数桁小さい負荷容量（以下、ＳＡ入力容量という）Ｃ_small.を有する。
ＳＡ入力ノードＮＤｉに、電源電圧Ｖccの供給を制御するＰＭＯＳの第１プリチャージトランジスタＭ４と、センスアンプＳＡが接続される。センスアンプＳＡはインバータＩＮＶからなる。
【００１１】
つぎに、電荷移送アンプによるデータ読み出し動作を、図８（Ａ）および図８（Ｂ１）〜（Ｂ６）のタイミングチャートを参照して説明する。
ここではメモリセルＭＣがゲインセルであることを前提とする。
【００１２】
ゲインセルの場合、出力トランジスタＭ１のゲート（記憶ノードＳＮ）にデータを電位として書き込み、それを読み出すときにはキャパシタを介して記憶ノード電圧を昇圧する。この動作に必要な書き込みビット線、書き込みトランジスタ、読み出し時に記憶ノード電位を昇圧するためのキャパシタは、図８（Ａ）に示していない。
【００１３】
ゲインセルの場合、記憶データ（storage data）が“０”で記憶ノード電圧が出力トランジスタＭ１のしきい値電圧より低いときは、出力トランジスタＭ１がオフする。
一方、記憶データが“１”で記憶ノード電圧が出力トランジスタＭ１のしきい値電圧より高いときは、出力トランジスタＭ１がオン可能な状態となる。ただし、実際にはセレクトトランジスタＭ２がオンして初めて、出力トランジスタＭ１にドレイン電圧が印加されることから、その印加時点で出力トランジスタＭ１がオンする。
【００１４】
図８（Ｂ１）は、第１プリチャージトランジスタＭ４のゲートに印加される第１プリチャージ信号ＰＲＥ１を示す。また、図８（Ｂ２）は転送トランジスタＭ３のゲートに印加される転送信号ＴＦ、図８（Ｂ３）はセレクトトランジスタＭ２のゲートに印加されるセレクトゲート信号ＳＧ、図８（Ｂ４）はビット線電圧ＶＢＬ、図８（Ｂ５）はＳＡ入力ノードＮＤｉの電位、図８（Ｂ６）はセンスアンプの出力ノード（以下、ＳＡ出力ノードという）ＮＤｏの電位を、それぞれ示す。
【００１５】
読み出し動作の期間中、図８（Ｂ２）に示すように、転送トランジスタＭ３のゲートに印加される転送信号ＴＦは電圧Ｖ１で保持されている。電圧Ｖ１は、転送トランジスタＭ３のソースとドレインにある程度のドレイン電圧が印加されたときに、当該転送トランジスタがオン可能な値に設定されている。
【００１６】
図８（Ｂ１）に示すように、時間Ｔ１にて、第１プリチャージ信号ＰＲＥ１を電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下げる。これにより第１プリチャージトランジスタＭ４がオンし、図８（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉを、第１プリチャージトランジスタＭ４を介して電源電圧Ｖccでプリチャージする。
このとき、ＳＡ入力ノードＮＤｉがある程度プリチャージされると、転送トランジスタＭ３のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図８（Ｂ４）に示すように、ビット線ＢＬもプリチャージされる。
【００１７】
その結果、ＳＡ入力ノードＮＤｉは電源電圧Ｖccに、ビット線ＢＬは「Ｖ１−Ｖｔ_m3」にプリチャージされる。ここで符号“Ｖｔ_m3”は転送トランジスタＭ３のしきい値電圧を表す。転送トランジスタＭ３は、ソース電位（ビット線電圧ＶＢＬ）が「Ｖ１−Ｖｔ_m3」まで上がるとオフ状態に遷移する。
また、センスアンプＳＡはインバータなので、図８（Ｂ６）に示すように、ＳＡ出力ノードＮＤｏは電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下がる。
【００１８】
プリチャージを完全に終えてから、図８（Ｂ３）に示すように、時間Ｔ２にて、メモリセルＭＣのセレクトトランジスタＭ２のゲート信号（セレクトゲート信号）ＳＧをオン（電源電圧Ｖccに遷移）させる。
このとき記憶データが“０”の場合は出力トランジスタＭ１がオフであることから、ビット線電圧ＶＢＬ（図８（Ｂ４））とＳＡ入力ノードＮＤｉの電位（図８（Ｂ５））に変化はない。
【００１９】
記憶データが“１”の場合は出力トランジスタＭ１がオンし、図８（Ｂ４）に示すように、ビット線電圧ＶＢＬは放電により低下する。ビット線電圧ＶＢＬの低下により転送トランジスタＭ３がオンし、ＳＡ入力ノードＮＤｉの電荷がビット線ＢＬに移送される。
この電荷移送を式で表すと、次式(1)のようになる。
【００２０】
［数１］
Ｉcell・Δｔ＝Ｃ_large.・ΔＶ_BL
＝Ｃ_small.・ΔＶ_NDi…(1)
【００２１】
出力トランジスタＭ１によるセル電流Ｉcellが時間Δｔの間流れると、その電荷量は「Ｉcell・Δｔ」と表される。
この電荷はビット線ＢＬから放電される。ビット線ＢＬの放電電荷量は「Ｃ_large.・ΔＶ_BL」と表される。ここで符号“ΔＶ_BL“は、時間Δｔにおけるビット線電位の変化量を表す（以下、これを「ビット線電位変化量」という）。
ビット線ＢＬにて放電される電荷は、プリチャージ後フローティング状態にあったセンスアンプ入力ノードＮＤｉから供給される。その電荷量は「Ｃ_small.・ΔＶ_NDi」と表される。ここで符号“ΔＶ_NDi”は時間ΔｔにおけるＳＡ入力ノードＮＤｉの電位変化量である（以下、これを「ＳＡ入力変化量」という）。
これら３つの電荷量、すなわち「Ｉcell・Δｔ」、「Ｃ_large.・ΔＶ_BL」および「Ｃ_small.・ΔＶ_NDi」は等しいので、式(1)が成立する。
【００２２】
ここでＳＡ入力容量Ｃ_small.はビット線容量Ｃ_large.より数桁小さいことから、ＳＡ入力変化量ΔＶ_NDiは、ビット線電位変化量ΔＶ_BLより数桁大きくなる。
よって、図８（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。
一方、“１”データ読み出しの場合、ビット線容量Ｃ_large.が、ビット線ＢＬ、セレクトトランジスタＭ２および出力トランジスタＭ１を介して緩やかに放電されることから、図８（Ｂ４）に示すように、ビット線電圧ＶＢＬが徐々に低下する。
【００２３】
図８（Ｂ５）に示すＳＡ入力ノードＮＤｉの電位低下の途中に、センスアンプＳＡのセンスポイント（たとえば、電源電圧Ｖcc／２）が設けられている。
したがって、図８（Ｂ５）および図８（Ｂ６）に示すように、ＳＡ入力ノードＮＤｉの電位がセンスポイントに達するタイミング（時間Ｔ３）で、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【００２４】
図９（Ａ）に、とくに非特許文献２および３に記載されているプリチャージ技術の適用例を示す。
図９（Ａ）の回路では、図８（Ａ）の回路に、第２プリチャージトランジスタＭ５を追加している。第２プリチャージトランジスタＭ５はＮＭＯＳトランジスタであり、ソースがビット線ＢＬに接続され、ドレインが電源電圧Ｖccの電圧供給線に接続されている。第２プリチャージトランジスタＭ５のゲートは、第２プリチャージ信号ＰＲＥ２により制御される。
【００２５】
つぎに、図９（Ａ）におけるデータ読み出し動作を、図９（Ｂ１）〜（Ｂ６）のタイミングチャートを参照して説明する。このタイミングチャートでは、図８（Ｂ１）〜図８（Ｂ６）と比較すると、図９（Ｂ１ａ）が新たに追加されている。
読み出し動作の期間中、転送信号ＴＦは電圧Ｖ１で保持されていることは、図８（Ｂ２）と同様である。
【００２６】
図９（Ｂ１）に示すように、時間Ｔ１にて、第１プリチャージ信号ＰＲＥ１を電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下げ、第１プリチャージトランジスタＭ４を介したＳＡ入力ノードＮＤｉのプリチャージを開始する。
その結果、ＳＡ入力ノードＮＤｉは電源電圧Ｖccにプリチャージされる（図９（Ｂ５））。
【００２７】
このとき同時に（時間Ｔ１）、図９（Ｂ１ａ）に示す第２プリチャージ信号ＰＲＥ２をグランドレベル０[Ｖ]から、ハイレベルの電圧Ｖ２に立ち上げる。第２プリチャージトランジスタＭ５によって、ビット線ＢＬは電圧「Ｖ２−Ｖｔ_m5」にプリチャージされる（図９（Ｂ４））。ここで“Ｖｔ_m5”は、第２プリチャージトランジスタＭ５のしきい値電圧である。電圧「Ｖ２−Ｖｔ_m5」が、電圧「Ｖ１−Ｖｔ_m3」より数百[mV]高くなるように、２つの電圧Ｖ１,Ｖ２と、転送トランジスタＭ３および第２プリチャージトランジスタＭ５のしきい値電圧を設定する。
なお、この時間Ｔ１後は、転送トランジスタＭ３のソースとドレインの双方がプリチャージされることから、それだけでは転送トランジスタＭ３がオン可能な状態とならない。
また、センスアンプＳＡはインバータなので、図９（Ｂ６）に示すように、ＳＡ出力ノードＮＤｏは電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下がる。
【００２８】
プリチャージを完全に終えてから、図９（Ｂ３）に示すように、時間Ｔ２にて、セレクトゲート信号ＳＧをオンさせる。このとき記憶データが“０”の場合は出力トランジスタＭ１がオフであることから、ビット線電圧ＶＢＬ（図９（Ｂ４））とＳＡ入力ノードＮＤｉの電位（図９（Ｂ５））に変化はない。
【００２９】
記憶データが“１”の場合は出力トランジスタＭ１がオンし、図９（Ｂ４）に示すように、ビット線電圧ＶＢＬは放電により低下する。ビット線電圧ＶＢＬが「Ｖ１−Ｖｔ_m3」まで低下する時間Ｔ３にて、転送トランジスタＭ３がオンし、ＳＡ入力ノードＮＤｉの電荷がビット線ＢＬに移送される。
【００３０】
この電荷移送によって、上述した式(1)の関係式から得たと同様な理由により、ＳＡ入力容量Ｃ_small.とビット線容量Ｃ_large.との容量の違いが、ＳＡ入力変化量ΔＶ_NDiを、ビット線電位変化量ΔＶ_BLより数桁大きくする。
よって、図９（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。
一方、“１”データ読み出しの場合、ビット線容量Ｃ_large.が大きいため、ビット線の放電は緩やかなまま続けられ、図９（Ｂ４）に示すように、ビット線電圧ＶＢＬが徐々に低下する。
【００３１】
図９（Ｂ５）および図９（Ｂ６）に示すように、ＳＡ入力ノードＮＤｉの電位がセンスポイントに達するタイミング（時間Ｔ４）で、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【非特許文献１】L. G. Heller et al., “High sensitivity charge-transfer sense amplifier,” IEEE J. Solid-State Circuits, vol. SC-11, pp.596-601, Oct. 1976
【非特許文献２】T. Kawahara et al., “Bit-line clamped sensing multiplex and accurate high-voltage generator for 0.25μm flash memories,” in 1996 ISSCC Dig. Tech. Papers, Feb. 1996, pp.38-39.
【非特許文献３】T. Kawahara et al., “Bit-line clamped sensing multiplex and accurate high-voltage generator for quarter-micron flash memories,” IEEE J. Solid-State Circuits, vol. 31, no.11, pp.1590-1599, Nov. 1996
【発明の開示】
【発明が解決しようとする課題】
【００３２】
図８（Ａ）に示す電荷移送アンプは、ビット線ＢＬのプリチャージが不十分なまま、図８（Ｂ３）のセレクトゲート信号ＳＧがオンすると、転送トランジスタＭ３のソース電圧（ビット線電圧）が電圧「Ｖ１−Ｖｔ_m3」より下がり、転送トランジスタＭ３がオンすることがある。
この場合、ビット線ＢＬを放電する“１”データ読み出しでは問題ない。
ところが、記憶データ“０”の読み出しの最中に転送トランジスタＭ３がオンすると、誤って電荷移送が起きてしまい、“１”データ読み出しと誤判別されてしまう可能性がある。
【００３３】
そのため、図８に示す読み出し動作では、時間Ｔ１からＴ２までのプリチャージ時間を十分にとって、“０”データ読み出し時にビット線電圧が電荷移送のトリガとなる電圧「Ｖ１−Ｖｔ_m3」を下回らないようにする必要がある。
つまり、図８に示す読み出し方法では、時間Ｔ１からＴ２までのプリチャージに時間を要し、そのことが高速読み出しを阻害している。
【００３４】
また、ビット線ＢＬには多くのメモリセルＭＣが接続されており、それらは選択されていなくてもわずかなリーク電流が流れる。またノイズによりビット線ＢＬ電位が低下する場合もある。
そのため、プリチャージ時間を十分にとった場合でも、“０”データ読み出し最中に、それらが原因でビット線電圧ＶＢＬが低下すると電荷移送によるＳＡ入力ノードＮＤｉの大きな電位低下が生じ、誤って“１”データ読み出しと判別されてしまう可能性がある。
【００３５】
図９に示す回路および動作方法は、この誤ったデータ読み出しを防止するために考案されたものである。
図９（Ａ）に示す回路では、ビット線ＢＬに新たにプリチャージトランジスタＭ５を接続して、ビット線ＢＬのプリチャージ電位を少し高めに設定していることから、リークやノイズ等のビット線電位の低下要因があっても、誤動作しにくいという利点がある。
【００３６】
ところが、図９に示す回路および動作方法は、“１”データ読み出しにおいてビット線ＢＬ電位が「Ｖ２−Ｖｔ_m5」から「Ｖ１−Ｖｔ_m3」まで低下する時間Ｔ２からＴ３までの間は、転送トランジスタＭ３がオンしない。したがって、ビット線放電開始から、電荷移送のトリガとなる転送トランジスタＭ３のオンまでの時間が長い。
つまり、ノイズ耐性を高めるためにビット線のプリチャージ電位を高めに設定したことが、逆に、ビット線放電時間を長くし、そのことで高速読み出し動作が困難になっている。
【００３７】
このように、従来の電荷移送アンプによるメモリデータの読み出しでは、ノイズ等による誤動作防止と、高速読み出しとを満足のいくレベルで両立させることが困難である。
【００３８】
本発明が解決しようとする課題は、誤動作防止と高速読み出しとの両立が可能な半導体メモリ回路を実現することである。
【課題を解決するための手段】
【００３９】
本発明に係る半導体メモリ回路は、電源供給線とビット線との間に接続され、メモリセルの記憶データに応じてオンまたはオフすることによって、前記記憶データを、ビット線への電荷供給の有無に変換して出力するメモリセル内の出力トランジスタと、ビット線電圧を入力し、検出するセンスアンプと、前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段と、前記ビット線に接続され、ビット線電圧を下げる駆動力を有する定電流源と、を有し、前記出力トランジスタによるビット線への電荷供給の有無に応じて、前記定電流源によるビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する。
【００４０】
本発明では、好適に、前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記出力トランジスタによるビット線への電荷供給タイミングと、前記定電流源の動作開始タイミングとを与えるタイミング制御回路を、さらに有する。
【００４１】
本発明に係る半導体メモリ回路は、電源供給線とグランド線との間に接続され、メモリセルの記憶データに応じて、ビット線への電荷供給と、ビット線からの電荷引き抜きの一方の動作を行うメモリセル内の出力部と、ビット線電圧を入力し、検出するセンスアンプと、前記センスアンプの入力ノードと前記ビット線との間に接続され、前記入力ノードと前記ビット線との電圧関係に応じてオンまたはオフする電荷移送スイッチと、前記電荷移送スイッチを介して前記ビット線を充電するプリチャージ手段とを有し、前記メモリセル内の出力部による前記動作の違いに応じてビット線電圧の低下速度を変化させ、前記電荷移送スイッチによる前記センスアンプへのビット線電圧の転送を制御する。
【００４２】
本発明では好適に、前記プリチャージ手段による前記ビット線の充電が前記電荷転送スイッチによって遮断された後に、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、さらに有する。
あるいは好適に、前記プリチャージ手段による前記ビット線の充電開始とほぼ同じタイミングで、前記メモリセル内の出力部の動作タイミングを与えるタイミング制御回路を、さらに有する。
【発明の効果】
【００４３】
本発明によれば、誤動作防止と高速読み出しとの両立が可能となる。
【発明を実施するための最良の形態】
【００４４】
［第１実施形態］
図１（Ａ）に、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成を示す。この図は上記ゲインセル型のメモリセルを読み出す際の構成を示すもので、メモリセルアレイ内の読み出し対象のメモリセルＭＣと、当該メモリセルＭＣに対しビット線ＢＬを介して接続されている読み出し回路の一部（電荷移送アンプ回路）を示している。
【００４５】
列方向に配置されているビット線ＢＬに対し、図示のメモリセルＭＣを含む多数のメモリセルが並列接続されている。
【００４６】
図示例のメモリセルＭＣは、読み出しトランジスタまたはメモリトランジスタとして機能する出力トランジスタＭ１と、出力トランジスタＭ１とビット線ＢＬとの間に接続され、出力トランジスタＭ１とビット線ＢＬとの接続を制御して、非選択(unselect)時のリークを遮断するセレクトトランジスタＭ２とを備える。出力トランジスタＭ１のゲートは記憶ノードＳＮを形成する。
本実施形態の読み出し方法が適用可能な要件として、出力トランジスタＭ１は、そのドレインが電源電圧Ｖccを供給する電圧供給線ＶＳＬに接続されている。
【００４７】
このようなメモリセルＭＣとしては、いわゆる“ゲインセル”と称せられ、セル内の読み出しトランジスタの記憶ノードＳＮに接続されているキャパシタ（不図示）にデータを蓄積するものがある。また、メモリセルＭＣとして、メモリトランジスタのゲート積層構造内部に電荷を蓄積する不揮発性メモリセルＭＣを用いることができる。
以下、メモリセルＭＣがゲインセルである場合を説明する。
【００４８】
転送トランジスタＭ３、センスアンプＳＡ、センスアンプＳＡの入力ノード（ＳＡ入力ノード）ＮＤｉおよび出力ノード（ＳＡ出力ノード）ＮＤｏ、ビット線ＢＬ容量Ｃ_large.、および、ＳＡ入力容量Ｃ_small.、さらには、第１プリチャージトランジスタＭ４については、図８（Ａ）と同じであるため、ここでの説明を省略する。
【００４９】
図１（Ａ）のビット線ＢＬに、定電流源としてのドライバトランジスタＭ６のドレインが接続されている。ドライバトランジスタＭ６のソースはグランド線（接地電位線）に接続され、そのゲートにドライバ電圧ＶＤが印加可能となっている。
【００５０】
読み出し時のビット線電圧ＶＢＬを決める要素は、ドライバトランジスタＭ６のドレイン電圧−電流特性と、出力トランジスタＭ１、転送トランジスタＭ３、ドライバトランジスタＭ６の各電流である。
【００５１】
図２は、電流とビット線電圧ＶＢＬとの関係を示すグラフである。
図１（Ａ）の出力トランジスタＭ１とドライバトランジスタＭ６は、電源電圧Ｖccとグランドとの間に縦続接続されている２つのエンハンスメントトランジスタであり、この２つのトランジスタは読み出し時に、記憶ノードＳＮを入力ノードとし、ビット線ＢＬを出力ノードとするソースフォロア出力回路を形成している。
【００５２】
この読み出し時に形成されるソースフォロア出力回路では、一定のドライバ電圧ＶＤがゲートに印加されるドライバトランジスタＭ６を定電流源とみなし、出力トランジスタＭ１を、その記憶ノード電圧に応じて大きさが変化する負荷とみなすことができる。出力電圧となるビット線ＢＬの電圧は、負荷の大きさ、すなわち記憶ノード電圧に応じて変化する。
また、このソースフォロア出力回路は、もう一つの負荷として転送トランジスタＭ３が出力ノード（ビット線ＢＬ）に接続されている。転送トランジスタＭ３からなる、このもう一つの負荷は、ビット線ＢＬの電圧が上昇するとカットオフして電荷供給を遮断する負荷として機能する。
【００５３】
図２に示すグラフは、ドライバトランジスタＭ６のドレイン電圧−電流曲線（以下、ドライバ曲線という）ＤＲＣに対し、３つの負荷曲線を重ねたものである。
ここで３つの負荷曲線とは、“１”データ保持時の出力トランジスタＭ１の負荷曲線ＬＣａ、“０”データ保持時の出力トランジスタＭ１の負荷曲線ＬＣｃ、および、転送トランジスタＭ３の負荷曲線ＬＣｂである。
【００５４】
負荷曲線ＬＣａ〜ＬＣｃを形成するエンハンスメントトランジスタ、すなわち出力トランジスタＭ１と転送トランジスタＭ３は、いずれも読み出し時にゲートが一定の電圧にバイアスされる。各々のトランジスタにおいて、ソース電圧（ビット線電圧ＶＢＬ）が上がればソースとゲート間電圧が小さくなるため負荷電流を減らし、逆に、ソース電圧が低下するとソースとゲート間電圧が大きくなるため負荷電流を増大させるように、自己バイアス制御される。
このため、図２に示すように、負荷曲線ＬＣａ〜ＬＣｃは、ビット線電圧ＶＢＬとは正負の向きが逆のダイオード特性で表されている。
【００５５】
そして、負荷曲線ＬＣａ〜ＬＣｃと、ドライバ曲線ＤＲＣとの交点Ａ１,Ｂ１,Ｃ１が、上記自己バイアス制御による安定的な動作点となる。
また、負荷曲線ＬＣａ〜ＬＣｃにおいて電流ゼロの点Ａ２,Ｂ２,Ｃ２が、各トランジスタのカットオフ点となる。出力トランジスタＭ１と転送トランジスタＭ３はＮＭＯＳトランジスタであり、点Ａ２,Ｂ２,Ｃ２の電位は、対応する各トランジスタのゲート電圧からしきい値電圧を引いた値となる。
たとえば、転送トランジスタＭ３のゲートに印加されている転送信号ＴＦの電位を“Ｖ１”、転送トランジスタＭ３のしきい値電圧を“Ｖｔ_m3”とすると、点Ｂ２の電位は「Ｖ１−Ｖｔ_m3」で表される。
【００５６】
図２はビット線電圧ＶＢＬが小さくなるほど横軸のスケール間隔を広くしたものである。
このスケール間隔をたとえば等間隔にすると、図２は図１（Ｃ）のように簡略化される。
図１（Ｃ）では、図２の点Ｃ１と点Ｃ２が原点Ｃにほぼ重なってしまい、このため“０”データ保持時の出力トランジスタＭ１の負荷曲線ＬＣｃが、グラフの縦軸に重なって見えなくなっている。
このように、通常のゲインセルでは、記憶データ“０”を保持する出力トランジスタＭ１に関わる点Ｃ２の電位は、事実上０[Ｖ]とみなしてよい。
【００５７】
つぎに、本実施形態のデータ読み出し動作を、図１（Ａ）および図１（Ｂ１）〜（Ｂ７）のタイミングチャートを参照して説明する。
【００５８】
図１（Ｂ１）は、第１プリチャージトランジスタＭ４のゲートに印加される第１プリチャージ信号ＰＲＥ１を示す。また、図１（Ｂ２）は転送トランジスタＭ３のゲートに印加される転送信号ＴＦ、図１（Ｂ３）はセレクトトランジスタＭ２のゲートに印加されるセレクトゲート信号ＳＧ、図１（Ｂ４）はビット線電圧ＶＢＬ、図１（Ｂ５）はＳＡ入力ノードＮＤｉの電位、図１（Ｂ６）はＳＡ出力ノードＮＤｏの電位、図１（Ｂ７）はドライバ電圧ＶＤを、それぞれ示す。
【００５９】
読み出し動作の期間中、図１（Ｂ２）に示すように、転送トランジスタＭ３のゲートに印加される転送信号ＴＦは電圧Ｖ１で保持されている。電圧Ｖ１は、転送トランジスタＭ３のソースとドレインにある程度のドレイン電圧が印加されたときに、当該転送トランジスタがオン可能な値に設定されている。
【００６０】
図１（Ｂ１）に示すように、時間Ｔ１にて、第１プリチャージ信号ＰＲＥ１を電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下げる。これにより第１プリチャージトランジスタＭ４がオンし、図１（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉを、第１プリチャージトランジスタＭ４を介してプリチャージする。
このとき、ＳＡ入力ノードＮＤｉがある程度プリチャージされると、転送トランジスタＭ３のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図１（Ｂ４）に示すように、ビット線ＢＬもプリチャージされる。
その結果、ＳＡ入力ノードＮＤｉは電源電圧Ｖccに、ビット線ＢＬは「Ｖ１−Ｖｔ_m3」（点Ｂ２：図１（Ｃ））にプリチャージされる。
転送トランジスタＭ３は、ソース電位（ビット線電圧ＶＢＬ）が「Ｖ１−Ｖｔ_m3」まで上がるとオフ状態に遷移する。
また、センスアンプＳＡはインバータなので、図１（Ｂ６）に示すように、ＳＡ出力ノードＮＤｏは電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下がる。
【００６１】
プリチャージを完全に終えてから、図１（Ｂ３）に示すように、時間Ｔ２にて、メモリセルＭＣのセレクトトランジスタＭ２のゲート信号（セレクトゲート信号）ＳＧをオン（電源電圧Ｖccに遷移）させる。ほぼ同時に（時間Ｔ２前後で）、図１（Ｂ７）に示すように、ドライバトランジスタＭ６のゲート電圧（ドライバ電圧ＶＤ）をグランドレベル０[Ｖ]からハイレベルに立ち上げ、ドライバトランジスタＭ６をオンさせる。
【００６２】
記憶データが“１”の場合は出力トランジスタＭ１がオンし、図１（Ｂ４）に示すように、ビット線電圧ＶＢＬが、さらに高いレベルに充電されていく。
このビット線ＢＬの充電によって、図１（Ｃ）においては点Ｂ２から点Ａ１への破線に示す軌跡Ｒ１を描いて動作点が遷移する。
図１（Ｃ）において点Ａ１は、ソースフォロア出力回路を形成するドライバトランジスタＭ６の駆動能力と出力トランジスタＭ１の負荷により決まる安定点である。
【００６３】
したがって、時間Ｔ２以後に、非選択メモリセルのリーク電流が異なる場合、あるいは、予期せぬノイズがビット線ＢＬに重畳された場合、それを理由にビット線電圧と出力トランジスタＭ１のソース電位が不要に変動するが、このとき出力トランジスタＭ１は、そのソースとゲート間の電圧変化を打ち消すように、負過電流を変化させる。
この出力トランジスタＭ１の自己バイアス制御によって、リーク電流の違い、あるいは、ノイズの影響を短時間で打ち消すことができる。つまり、図１（Ｃ）で見ると、ノイズ等の影響で動作点が変化しても、動作点が破線で示す軌跡Ｒ１を移動しているときは、その軌跡Ｒ１に、動作点が安定点Ａ１に近いときは当該安定点Ａ１に、動作点を短時間で戻すことによって、対処する。
【００６４】
これに対し図９の場合は、リークやノイズ対策のため新たなプリチャージトランジスタを追加し、読み出し時間の増加を招いていた。
図１に示す本実施形態では、“１”データ読み出し時に転送トランジスタＭ３はオフのままであり、図１（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位に変化はない。
【００６５】
一方、記憶データが“０”の場合、セレクトゲート信号ＳＧが時間Ｔ２でオンしても、出力トランジスタＭ１がオフのままとなり、ビット線ＢＬが充電されることはない。また、充電電流が流れても出力トランジスタＭ１のオフリーク電流程度であり、これがビット線ＢＬを充電する能力は小さい。
ビット線の放電については、ドライバトランジスタＭ６が時間Ｔ２でオンすることから放電が行われ、ビット線電圧ＶＢＬが、図１（Ｃ）の軌跡Ｒ０に示すように、ビット線電圧ＶＢＬがプリチャージ時の点Ｂ２から原点Ｃに向かって低下していく。
このビット線電圧ＶＢＬの放電速度は、図１（Ｂ４）のように非常に緩やかでも構わない。なぜなら、ビット線電圧ＶＢＬのプリチャージ電圧は「Ｖ１−Ｖｔ_m3」であり、ビット線電圧ＶＢＬが僅かに下がっただけでも、転送トランジスタＭ３がオンできるからである。本実施形態における、転送トランジスタＭ３がオンするまでのビット線ＢＬの放電時間は、図９の場合と比べると、ほぼないに等しい。
【００６６】
転送トランジスタＭ３がオンすると、ＳＡ入力ノードＮＤｉの電荷がビット線ＢＬに移送される。
この電荷移送によって、前述した式(1)の関係式から得たと同様な理由により、ＳＡ入力容量Ｃ_small.とビット線容量Ｃ_large.との容量の違いが、ＳＡ入力変化量ΔＶ_NDiを、ビット線電位変化量ΔＶ_BLより数桁大きくする。
よって、図１（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。
【００６７】
図１（Ｂ５）に示すＳＡ入力ノードＮＤｉの電位低下の途中に、センスアンプＳＡのセンスポイント（たとえば、電源電圧Ｖcc／２）が設けられている。
したがって、図１（Ｂ５）および図１（Ｂ６）に示すように、ＳＡ入力ノードＮＤｉの電位がセンスポイントに達するタイミング（時間Ｔ３）で、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【００６８】
本実施形態では、読み出し時にドライバトランジスタＭ６をドライバとし、出力トランジスタＭ１を負荷とするソースフォロア出力回路が形成される。したがって実際の読み出しが開始される時間Ｔ２以降で、ノイズ等によりビット線電圧ＶＢＬが変動しても、それにソースがつながる出力トランジスタＭ１の自己バイアス制御によって、ノイズ等によるビット線電圧変動を打ち消すように負過電流が短時間に変化する。このため、ノイズによる誤動作を有効に防止している。
【００６９】
また、本実施形態の読み出し方法では、“０”データ読み出しのときにドライバトランジスタＭ６がオンすることでビット線ＢＬの放電が開始されるが、その直後に転送トランジスタＭ３がオンしてセンスアンプＳＡの動作モードに入るため、ディスチャージ期間が極めて短い。よって、データ読み出しが高速である。
以上より、本実施形態では、ノイズ等による誤動作と高速読み出しの両立が実現可能となる。
【００７０】
［第２実施形態］
図３（Ａ）は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図３（Ｃ）は、電流とビット線電圧ＶＢＬとの関係を示すグラフである。これらの図は第１実施形態と変わりがないことから、ここでの詳細な説明を省略する。
【００７１】
本実施形態のデータ読み出し動作を、図３（Ａ）および図３（Ｂ１）〜（Ｂ７）のタイミングチャートを参照して説明する。
【００７２】
図３（Ｂ１）に示すように、時間Ｔ１から時間Ｔ２まで、第１プリチャージトランジスタＭ４によってビット線プリチャージを行うこと、図３（Ｂ２）に示す転送信号ＴＦの電圧Ｖ１の維持は、第１実施形態と同じである。
【００７３】
本実施形態の動作が第１実施形態と異なるのは、プリチャージ時開始時（時間Ｔ１）にて、メモリセルＭＣのセレクトトランジスタＭ２とドライバトランジスタＭ６も同時にオンすることである。その際、図３（Ｂ３）と図３（Ｂ７）に示すように、セレクトトランジスタＭ２のゲート信号（セレクトゲート信号ＳＧ）と、ドライバトランジスタＭ６のゲート信号（ドライバ電圧ＶＤ）をグランドレベル０[Ｖ]からハイレベルに立ち上げる。
これにより、図３（Ｃ）に示すように、記憶データが“１”の場合、プリチャージ時のビット線電圧ＶＢＬは点Ａ１の電位となる。一方、記憶データが“０”の場合、本実施形態ではドライバトランジスタＭ６がオンしていることから、プリチャージ時のビット線電圧ＶＢＬは点Ｂ１の電位となる。
【００７４】
プリチャージを終えるときは、図３（Ｂ１）に示すように、時間Ｔ２にて、第１プリチャージ信号ＰＲＥ１をグランドレベル０[Ｖ]から電源電圧Ｖccに立ち上げ、第１プリチャージトランジスタＭ４をオフする。
このとき、図３（Ｂ３）と図３（Ｂ７）から分かるように、メモリセルＭＣのセレクトトランジスタＭ２と、ドライバトランジスタＭ６はオンのままとする。
【００７５】
記憶データが“１”の場合、図３（Ｃ）においてビット線電圧ＶＢＬが点Ａ１にあり、この動作点が点Ｂ２の電位より高いことから、転送トランジスタＭ３はオフのままであり、図３（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位に変化はない。
【００７６】
一方、記憶データが“０”の場合、図３（Ｃ）において、ビット線電圧ＶＢＬがプリチャージ時の点Ｂ１から点Ｃに向かって低下していく。ビット線電圧ＶＢＬは出力トランジスタＭ１ではなく、ドライバトランジスタＭ６のビット線放電により低下する。
【００７７】
このビット線電圧ＶＢＬの低下により転送トランジスタＭ３がオンし、ＳＡ入力ノードＮＤｉにある電荷がビット線ＢＬに移送される。この電荷移送でＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。
その電位低下の途中にセンスアンプのセンスポイント（≒電源電圧Ｖcc／２）が設定されていることから、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【００７８】
つぎに、本実施形態におけるプリチャージ時間を考える。
記憶データ“１”の場合のプリチャージ時には、転送トランジスタＭ３に加え、出力トランジスタＭ１の電流によってビット線ＢＬを充電する。
ビット線ＢＬ電位が図３（Ｃ）の点Ｂ２の電圧「Ｖ１−Ｖｔ_m3」に達すれば、第１プリチャージ信号ＰＲＥ１を立ち上げ第１プリチャージトランジスタＭ４をオフしてもかまわない。なぜなら、その後も出力トランジスタＭ１はオンして、点Ａ１のビット線電圧ＶＢＬに達するまでビット線ＢＬが充電され続けるからである。
よって、リークやノイズ等のビット線ＢＬ電位低下要因に自動的に対処出来ることとなる。
【００７９】
以上の２つの要因、すなわち「２つのトランジスタでプリチャージすること」と、「ビット線電圧ＶＢＬが「Ｖ１−Ｖｔ_m3」に達し次第、プリチャージを終了してよいこと」によって、プリチャージ時間の大幅な短縮が可能となる。
また、読み出し時間短縮という点では、メモリセルＭＣのセレクトトランジスタＭ２とドライバトランジスタＭ６をプリチャージ時にも立ち上げるため、それらの立ち上げ時間がプリチャージ時間に隠れてしまうということも役立っている。
【００８０】
記憶データ“１”のプリチャージレベル（点Ａ１のビット線電圧ＶＢＬ）と記憶データ“０”のプリチャージレベル（点Ｂ１のビット線電圧ＶＢＬ）が違い、しかも記憶データ“１”のプリチャージレベル（点Ａ１のビット線電圧ＶＢＬ）の方が大きいことによる効果は２つある。
【００８１】
一つは、前記で示したようにプリチャージ時間が短縮されることである。
もう一つは、記憶データ“０”のプリチャージレベルも記憶データ“１”のプリチャージレベル（点Ａ１のビット線電圧ＶＢＬ）と同じであるとすると、点Ａ１のビット線電圧ＶＢＬから点Ｂ２のビット線電圧ＶＢＬまでのドライバトランジスタＭ６による放電時間が読み出し時間にプラスされてしまうが、元々記憶データ“０”のプリチャージレベル（点Ｂ１のビット線電圧ＶＢＬ）は点Ｂ２のビット線電圧ＶＢＬより低いのでそういうデメリットはなくなる。
【００８２】
また、記憶データ“１”のプリチャージ特性から決定したプリチャージ時間が短くて、記憶データ“０”のプリチャージレベルが点Ｂ１のビット線電圧ＶＢＬより低くなっても、電荷移送が起きることを前提としているので“０”データの読み出しが正常に行われる。
【００８３】
［第３実施形態］
図４（Ａ）は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図４（Ｃ）は、電流とビット線電圧ＶＢＬとの関係を示すグラフである。
【００８４】
図４（Ａ）に示すように、本実施形態のメモリセルＭＣは、セレクトトランジスタＭ２と、記憶ノードＳＮの電位で制御されるＣＭＯＳインバータとを備える。ＣＭＯＳインバータは、本発明の「メモリセル内の出力部」の一実施例であり、電源電圧Ｖccの供給線とグランド線とに直列接続されているＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１から構成されている。電荷移送アンプ自体の構成は、他の実施形態と同じである。ただし、本実施形態では、他の実施形態で設けていた定電流源としてのドライバトランジスタＭ６が省略されている。これは、ビット線の放電を行う手段としては、ＮＭＯＳトランジスタＮ１がメモリセルＭＣに内蔵されているからである。
他の実施形態と共通する構成は、同一符号を付して、その説明を省く。
【００８５】
読み出し時のビット線電圧ＶＢＬを決める要素は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１からなるＣＭＯＳインバータ、セレクトトランジスタＭ２、転送トランジスタＭ３の各電流である。
【００８６】
このうちＰＭＯＳトランジスタＰ１の電流は直接、ビット線電圧ＶＢＬを決める要素とはならないが、図４（Ｃ）では、他の電流と同じグラフに示している。
ＮＭＯＳトランジスタＮ１の曲線ＤＲＣ（Ｎ１）と、転送トランジスタＭ３の負荷曲線ＬＣｂ（Ｍ３）との交点を点Ｂ１とする。セレクトトランジスタＭ２の曲線ＬＣｄ（Ｍ２）と横軸との交点を点Ａ０とし、転送トランジスタＭ３の負荷曲線ＬＣｂ（Ｍ３）と横軸との交点を点Ｂ２とする。
点Ａ０の電位は「Ｖcc−Ｖｔ_m2」となる。ここで符号“Ｖｔ_m2”はセレクトトランジスタＭ２のしきい値電圧を表す。点Ｂ２の電位は「Ｖ１−Ｖｔ_m3」となる。点Ｃは原点（≒０[Ｖ]）であり、点Ｄのビット線電圧ＶＢＬは電源電圧Ｖccである。
【００８７】
本実施形態のデータ読み出し動作を、図４（Ａ）および図４（Ｂ１）〜図４（Ｂ６）のタイミングチャートを参照して説明する。
【００８８】
図４（Ｂ４）および図４（Ｂ５）に示すように、ビット線ＢＬとＳＡ入力ノードＮＤｉを、第１プリチャージトランジスタＭ４にてプリチャージする。その際、図４（Ｂ１）に示すように、第１プリチャージ信号ＰＲＥ１を電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下げる。その結果、図４（Ｂ５）に示すようにＳＡ入力ノードＮＤｉは電源電圧Ｖccに、図４（Ｂ４）に示すようにビット線ＢＬは点Ｂ２（図４（Ｃ））に対応した電圧「Ｖ１−Ｖｔ_m3」にプリチャージされる。
転送トランジスタＭ３は、ソース電位（ビット線電圧ＶＢＬ）が「Ｖ１−Ｖｔ_m3」まで上がるとオフ状態に遷移する。
また、センスアンプＳＡはインバータなので、図４（Ｂ６）に示すように、ＳＡ出力ノードＮＤｏは電源電圧Ｖccからグランドレベル０[Ｖ]に立ち下がる。
【００８９】
プリチャージを完全に終えてから、図４（Ｂ３）に示すように、時間Ｔ２にて、メモリセルＭＣのセレクトトランジスタＭ２のゲート信号（セレクトゲート信号ＳＧ）をオン（電源電圧Ｖccに遷移）させる。
【００９０】
記憶データが“０”の場合、ＮＭＯＳトランジスタＮ１がオフ、ＰＭＯＳトランジスタＰ１がオンとなることから、図４（Ｂ４）に示すように、ビット線ＢＬの電位が上昇する。
この動作を図４（Ｃ）において見ると、ビット線電圧ＶＢＬがプリチャージ時の点Ｂ２から点Ａ０の電位へと増加していく。
点Ａ０は安定点であることから、本実施形態においても、他の実施形態と同様、リークやノイズ等のビット線電圧ＶＢＬの低下要因に自動的に対処することができる。
なお、転送トランジスタＭ３はオフのままであり、図４（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位に変化はない。
【００９１】
記憶データが“１”の場合、ＰＭＯＳトランジスタＰ１がオフ、ＮＭＯＳトランジスタＮ１がオンすることから、図４（Ｂ４）に示すように、ビット線電圧ＶＢＬが徐々に低下する。
この動作を図４（Ｃ）において見ると、ビット線電圧ＶＢＬがプリチャージ時の点Ｂ２から原点Ｃに向かって低下していく。このビット線電圧ＶＢＬはＮＭＯＳトランジスタＮ１の電流により低下する。
【００９２】
このビット線電圧ＶＢＬの低下により転送トランジスタＭ３がオンし、ＳＡ入力ノードＮＤｉにある電荷がビット線ＢＬに移送される。
この電荷移送によって、図４（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。
また、この電位低下途中に、センスアンプのセンスポイント（≒電源電圧Ｖcc／２）があると、図４（Ｂ６）に示すように、センスポイントに対応した時間Ｔ３で、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【００９３】
［第４実施形態］
図５（Ａ）は、本実施形態に係る半導体メモリ回路のデータ読み出し時の基本回路構成図である。また、図５（Ｃ）は、電流とビット線電圧ＶＢＬとの関係を示すグラフである。これらの図は第３実施形態と変わりがないことから、ここでの詳細な説明を省略する。
【００９４】
本実施形態のデータ読み出し動作を、図５（Ａ）および図５（Ｂ１）〜（Ｂ６）のタイミングチャートを参照して説明する。
【００９５】
図５（Ｂ１）に示すように、時間Ｔ１から時間Ｔ２まで、第１プリチャージトランジスタＭ４によってビット線プリチャージを行うこと、図５（Ｂ２）に示す転送信号ＴＦの電圧Ｖ１の維持は、第３実施形態等と同じである。
【００９６】
本実施形態の動作が第３実施形態と異なるのは、プリチャージ時開始時（時間Ｔ１）にて、メモリセルＭＣのセレクトトランジスタＭ２をオンすることである。その際、図５（Ｂ３）に示すように、セレクトトランジスタＭ２のゲート信号（セレクトゲート信号）ＳＧをグランドレベル０[Ｖ]からハイレベルに立ち上げる。
この動作を図５（Ｃ）のグラフで見ると、記憶ノードＳＮの電位が高い記憶データ“１”の場合、プリチャージ時のビット線電圧ＶＢＬが点Ｂ１の電位となる。一方、記憶ノードＳＮの電位が低い記憶データ“０”の場合、プリチャージ時のビット線電圧ＶＢＬは点Ａ０の電位となる。
【００９７】
プリチャージを終えるときは、図５（Ｂ１）に示すように、時間Ｔ２にて、第１プリチャージ信号ＰＲＥ１をグランドレベル０[Ｖ]から電源電圧Ｖccに立ち上げ、第１プリチャージトランジスタＭ４をオフする。
このとき、図５（Ｂ３）から分かるように、メモリセルＭＣのセレクトトランジスタＭ２はオンのままとする。
【００９８】
記憶データが“０”の場合、図５（Ｃ）においてビット線電圧ＶＢＬが点Ａ０にあり、点Ｂ２の電位より高いことから、転送トランジスタＭ３はオフのままであり、ＳＡ入力ノードＮＤｉの電位に変化はない。
【００９９】
一方、記憶データが“１”の場合、ビット線電圧ＶＢＬがプリチャージ時の点Ｂ１から原点Ｃに向かって低下していく。ビット線電圧ＶＢＬはＮＭＯＳトランジスタＮ１の電流により低下する。このビット線電圧ＶＢＬの低下により転送トランジスタＭ３がオンしＳＡ入力ノードＮＤｉにある電荷がビット線ＢＬに移送される。
この電荷移送によって、図５（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。その電位低下の途中にセンスアンプのセンスポイント（≒電源電圧Ｖcc／２）があると、図５（Ｂ６）に示すように、そのセンスポイントに対応した時間Ｔ３にて、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。
【０１００】
つぎに、本実施形態におけるプリチャージ時間を考える。
記憶データ“０”の場合のプリチャージ時は、転送トランジスタＭ３に加え、セレクトトランジスタＭ２を介したＰＭＯＳトランジスタＰ１の電流にてビット線ＢＬを充電する。
ビット線ＢＬ電位が図５（Ｃ）の点Ｂ２の「Ｖ１−Ｖｔ_m3」に達すれば、第１プリチャージ信号ＰＲＥ１を立ち上げ第１プリチャージトランジスタＭ４をオフしてもかまわない。なぜなら、その後もセレクトトランジスタＭ２とＰＭＯＳトランジスタＰ１はオンして、点Ａ０のビット線電圧ＶＢＬに達するまでビット線ＢＬが充電され続けるからである。
よってリークやノイズ等のビット線ＢＬ電位低下要因に自動的に対処出来ることとなる。
【０１０１】
以上の２つの要因、すなわち「２つのトランジスタでプリチャージすること」と、「ビット線電圧ＶＢＬが「Ｖ１−Ｖｔ_m3」に達し次第、プリチャージを終了してよいこと」によって、プリチャージ時間の大幅な短縮が可能となる。
【０１０２】
以上で主な実施形態の説明を終えるが、以下の実施形態では、上記第１〜第４実施形態に付加し、あるいは変更し、さらには具体的なメモリセルの構成を説明する。
【０１０３】
［第５実施形態］
ゲインセルの記憶ノードＳＮの電位は様々なリークによって徐々に低下していくため、定期的な再書き込み（リフレッシュ）を行う必要がある。
本実施形態では、記憶データ“１”のプリチャージレベル、たとえば図１（Ｃ）,または図３（Ｃ）に示す点Ａ１のビット線電圧ＶＢＬ）が、点Ｂ２のビット線電圧ＶＢＬより低くならないように再書き込みを行う。
この再書き込みによって、半導体メモリ回路は、より誤動作が少ないものとなる。
【０１０４】
［第６実施形態］
本実施形態では、第１および第２実施形態で設けている、ドライバトランジスタＭ６の電流値を目的に応じて可変する。
【０１０５】
高速読み出しを目的とする場合は、ドライバ電圧ＶＤをよりハイレベルに設定して、ドライバトランジスタＭ６の電流値を大きくし、その結果として、電荷移送の時間を短縮する。
一方、低消費電力化のためリフレッシュ間隔を長くしたい場合は、ドライバ電圧ＶＤをよりローレベルに設定して、ドライバトランジスタＭ６の電流値を小さくし、その結果として、図１（Ｃ）または図３（Ｃ）に示す安定点Ａ１のビット線電圧ＶＢＬを、より高めの値に設定する。
【０１０６】
［第７実施形態］
本実施形態では、第１〜第４実施形態で設けている、転送トランジスタＭ３のゲート電圧ＴＦを目的に応じて可変する。
たとえば、プリチャージ時間の短縮やリフレッシュ間隔を長くしたい場合は、転送トランジスタＭ３のゲート電圧ＴＦを相対的に下げる。そうすると、たとえば図１（Ｃ）等に示す点Ｂ２のビット線電圧ＶＢＬが下がって、上記目的が達成できる。
【０１０７】
［第８実施形態］
本実施形態は、メモリセルＭＣがゲインセルである場合の、具体的なセル構成を例示するものである。
図６（Ａ）〜図６（Ｃ）に、本発明の読み出し方法が適用されるゲインセルの具体的なメモリセルＭＣ例を示す。
【０１０８】
図６（Ｂ）はよく知られたゲインセル回路である。このメモリセルＭＣは、ビット線ＢＬと記憶ノードＳＮとの間に接続され、書き込みワード線ＷＷＬにより制御される書き込みトランジスタＴＷと、ゲートが記憶ノードＳＮに接続されて、当該記憶ノードＳＮにキャパシタＣを介して接続されている読み出しワード線ＲＷＬにより制御される読み出しトランジスタＴＲとを有する。
【０１０９】
図６（Ｃ）に示すメモリセルＭＣは、読み出しワード線ＲＷＬを、読み出しトランジスタＴＲへの電源供給線と兼用したものであり、図６（Ｂ）の電源電圧Ｖccを供給する電圧供給線ＶＳＬが省略できる点で利点がある。
【０１１０】
図６（Ａ）に示すメモリセルＭＣは、キャパシタＣを回路上では省略している。つまり、特別な工程でキャパシタＣを作ることなく、読み出しトランジスタＴＲのゲート容量や、当該ゲートが容量結合する他の寄生容量等の総合的な容量でキャパシタＣを代用として用いている。このメモリセルＭＣは記憶ノードＳＮの電位上昇を大きくしたい場合には適さないが、製造プロセスが簡略化できる利点がある。
【０１１１】
上記いずれのメモリセルＭＣにおいても、そのセル内の読み出しトランジスタＴＲが、本発明の「メモリセル内の出力トランジスタ」の一実施例に該当する。
【０１１２】
［第９実施形態］．
第１および第２実施形態で述べた、本発明のデータ読み出しのための電荷移送アンプのための回路構成と、その読み出し方法は、フラッシュメモリにも適用できる。
【０１１３】
図７（Ａ）〜図７（Ｃ）に、フラッシュ型メモリセルＭＣの構成例を示す。
図７（Ａ）,図７（Ｂ）,図７（Ｃ）は、それぞれフラッシュメモリで代表的なＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型を示している。
図ではフローティングゲート型のメモリトランジスタを示しているが、ＭＯＮＯＳ型等のメモリトランジスタでも同様に本発明が適用される。
【０１１４】
フラッシュメモリのメモリトランジスタは記憶データの種類によってそのしきい値電圧が異なる。よって読み出し時にはメモリトランジスタのゲートに一定電圧を印加し、記憶データの種類によってその電流を増減させる。
【０１１５】
ここで、メモリセルＭＣを介しビット線ＢＬと反対側のノードを符合“ＶＮ”により示している。
読み出しの時ノードＶＮに電源電圧Ｖcc、または、Ｖccより低い正電圧を印加する。というのは、読み出しのビット線ＢＬ充電時に瞬時ではあるがチャネルホットエレクトロンが流れる条件となるため、誤書き込みを防ぐにはノードＶＮの電圧をより低くした方がよいからである。
【０１１６】
この何れのメモリセルＭＣにおいても、その内蔵のメモリトランジスタが、本発明の「メモリセル内の出力トランジスタ」の一実施例に該当する。
【０１１７】
なお、メモリセルは、いわゆるゲインセルやフラッシュメモリには限定されず、記憶ノードの電位の大小によってビット線への供給電流を増減させるメモリセル、記憶ノードの電位の大小によってビット線への供給電流をプラスしたりマイナスしたりするメモリセル、または、メモリトランジスタのしきい値電圧の大小によってビット線への供給電流を増減させるメモリセルであれば、どのような構成のメモリセルに対しても本発明が適用可能である。
【図面の簡単な説明】
【０１１８】
【図１】第１実施形態に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ７）は読み出し時のタイミングチャートを、（Ｃ）は電流とビット線電圧との関係を示すグラフを、それぞれ示す図である。
【図２】図１（Ｃ）と横軸のスケール間隔が異なるグラフである。
【図３】第２実施形態に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ７）は読み出し時のタイミングチャートを、（Ｃ）は電流とビット線電圧との関係を示すグラフを、それぞれ示す図である。
【図４】第３実施形態に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ６）は読み出し時のタイミングチャートを、（Ｃ）は電流とビット線電圧との関係を示すグラフを、それぞれ示す図である。
【図５】第４実施形態に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ６）は読み出し時のタイミングチャートを、（Ｃ）は電流とビット線電圧との関係を示すグラフを、それぞれ示す図である。
【図６】第８実施形態に関わり、（Ａ）〜（Ｃ）はゲインセルの回路図である。
【図７】第９実施形態に関わり、（Ａ）〜（Ｃ）はフラッシュ型メモリセルの回路図である。
【図８】第１の先行技術に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ６）は読み出し時のタイミングチャートを、それぞれ示す図である。
【図９】第２の先行技術に関わり、（Ａ）はデータ読み出し時の基本回路を、（Ｂ１）〜（Ｂ６）は読み出し時のタイミングチャートを、それぞれ示す図である。
【符号の説明】
【０１１９】
ＭＣ…メモリセル、Ｍ１…出力トランジスタ、Ｍ２…セレクトトランジスタ、Ｍ３…転送トランジスタ、Ｍ４…第１プリチャージトランジスタ、Ｍ６…ドライバトランジスタ、Ｎ１…ＮＭＯＳトランジスタ、Ｐ１…ＰＭＯＳトランジスタ、ＢＬ…ビット線、ＳＡ…センスアンプ、ＳＮ…記憶ノード、ＮＤｉ…ＳＡ入力ノード、ＮＤｏ…ＳＡ出力ノード、ＳＧ…セレクトゲート信号、ＶＤ…ドライバ電圧
【図１】
2007073121.tif 000003
【図２】
2007073121.tif 000004
【図３】
2007073121.tif 000005
【図４】
2007073121.tif 000006
【図５】
2007073121.tif 000007
【図６】
2007073121.tif 000008
【図７】
2007073121.tif 000009
【図８】
2007073121.tif 000010
【図９】
2007073121.tif 000011