(57)【要約】【課題】しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形成することが可能な半導体装置の製造方法を提供する。【解決手段】第２半導体層１２及び第１半導体層１１を貫通して半導体基板１を露出させる溝３１を形成し、第２半導体層１２を支持する支持体４１を溝３１内に形成する。次に、支持体４１によって支持されている第２半導体層１２下から第１半導体層１１を露出させる溝３５を形成する。そして、溝３５を介して第１半導体層１１をエッチングすることによって、半導体基板１と第２半導体層１２との間に空洞部３７を形成する。次に、空洞部３７内の上下の面にそれぞれ絶縁膜４３を形成する。その後、空洞部３７内に機能性液体３９を導入して当該空洞部３７内を該機能性液体３９から形成される金属層又は半導体層で埋め込む。【選択図】図８
2007299977.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝
を形成する工程と、
前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記支持体によって支持されている前記第２半導体層下から前記第１半導体層を露出さ
せる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング
条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導
体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内の上下の面にそれぞれ絶縁膜を形成する工程と、
前記絶縁膜が形成された前記空洞部内に機能性液体を導入して当該空洞部内を該機能性
液体から形成される金属層又は半導体層で埋め込む工程と、を含むことを特徴とする半導
体装置の製造方法。
【請求項２】
前記空洞部内を前記金属層又は半導体層で埋め込む工程では、
前記絶縁膜が形成された前記空洞部内に前記機能性液体を導入し、
前記空洞部内に導入された前記機能性液体に加熱処理を施して当該機能性液体に含まれ
る溶媒成分を蒸発させることによって前記金属層又は半導体層を形成する、ことを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記空洞部内に前記機能性液体を導入する前に、当該空洞部内の前記絶縁膜表面を親液
性化しておく工程、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の
製造方法。
【請求項４】
前記空洞部内に前記機能性液体を導入する前に、前記半導体基板上に積層されている最
上層表面を疎液性化しておく工程、を含むことを特徴とする請求項１から請求項３の何れ
か一項に記載の半導体装置の製造方法。
【請求項５】
前記機能性液体には下記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組み合わせか
らなる液体、
ａ）金属粒子若しくは半導体粒子を溶媒に分散させた液体、
ｂ）ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）溶液、
ｃ）液体高次シラン溶液、シクロペンタシラン及びシリルシクロペンタシランより選ばれ
るシリコン化合物と不活性の有機媒体との混合溶液、
を使用することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の
製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、しきい値制御性を向上させつつ、絶縁
体上に配置された電界効果型トランジスタ下にバックゲート電極を形成できるようにした
技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されてい
るように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅ
ｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、特許文献３や非特許文献１には、バルク基板上にＳＯＩ層を形成することで、Ｓ
ＯＩトランジスタを低コストで形成できる方法が開示されている。この方法はＳＢＳＩ法
と呼ばれ、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを
利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞
部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板と
Ｓｉ層との間にＳｉＯ２層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注
入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハ
を貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成さ
れた電界効果型トランジスタに比べてコストアップを招くという問題があった。  また、
イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩト
ランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ば
らつきが大きくなる等の問題があった。
【０００５】
一方、特許文献３や非特許文献１に開示された方法（即ち、ＳＢＳＩ法）では、ＳＩＭ
ＯＸ基板や貼り合わせ基板での問題点を解決することが可能であるが、バックゲート構造
またはダブルゲート構造をＳＯＩトランジスタに持たせることが難しいという問題があっ
た。また、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短く
なると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、
トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時
や待機時の消費電力が増大するだけでなく、トランジスタの熱的破壊要因にもなるという
問題があった。
【０００６】
さらに、急峻なサブスレショルドを得るために、チャンネル領域のＳＯＩ層を薄膜化し
た場合には、トランジスタ特性のバラツキが増大する。また、閾値調整のため、ＳＯＩ層
チャネル領域の不純物濃度を高くすると、キャリア・モビリティの劣化を招き、トランジ
スタのオン電流を低下させるという問題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、しきい値制御性を
向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形
成することが可能な半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１、２〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体
基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する
工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる
第１溝を形成する工程と、前記第２半導体層を支持する支持体を前記第１溝内に形成する
工程と、前記支持体によって支持されている前記第２半導体層下から前記第１半導体層を
露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエ
ッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッ
チングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する
工程と、前記空洞部内の上下の面にそれぞれ絶縁膜を形成する工程と、前記絶縁膜が形成
された前記空洞部内に機能性液体を導入して当該空洞部内を該機能性液体から形成される
金属層又は半導体層で埋め込む工程と、を含むことを特徴とするものである。
【０００８】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記空洞
部内を前記金属層又は半導体層で埋め込む工程では、前記絶縁膜が形成された前記空洞部
内に前記機能性液体を導入し、前記空洞部内に導入された前記機能性液体に加熱処理を施
して当該機能性液体に含まれる溶媒成分を蒸発させることによって前記金属層又は半導体
層を形成する、ことを特徴とするものである。
【０００９】
発明１、２の半導体装置の製造方法によれば、ＳＯＩ基板を用いることなく、ＳＯＩト
ランジスタを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、Ｓ
ＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能と
なり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能と
なる。また、ソース／ドレイン層の寄生容量の増大を抑制することができる。この結果、
コスト増を抑制した上で、トランジスタのオン電流を増大させることが可能となり、ＳＯ
Ｉトランジスタの高速化を図ることが可能となる。また、低電圧動作を可能としつつ、オ
フ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させること
が可能となる。
【００１０】
さらに、本発明では、機能性液体を空洞部内に導入することによって、バックゲート電
極（あるいは、ダブルゲート電極）として使用可能な金属層又は半導体層を形成している
。このような構成であれば、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏ
ｓｉｔｉｏｎ）やＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用い
て空洞部内に金属層又は半導体層を形成する場合と比べて、空洞部内の奥深いところまで
その成膜材料を行き届かせることが容易であり、空洞部内を金属層又は半導体層で隙間な
く埋め込むことが可能である。
【００１１】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方
法において、前記空洞部内に前記機能性液体を導入する前に、当該空洞部内の前記絶縁膜
表面を親液性化しておく工程、を含むことを特徴とするものである。
このような構成であれば、機能性液体は親液性化処理された絶縁膜表面に引き寄せられ
るので、空洞部内への機能性液体の導入がよりいっそう容易となる。
【００１２】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装
置の製造方法において、前記空洞部内に前記機能性液体を導入する前に、前記半導体基板
上に積層されている最上層表面を疎液性化しておく工程、を含むことを特徴とするもので
ある。
このような構成であれば、疎液性化処理された最上層表面から親液性化処理された絶縁
膜表面へ機能性液体は移動するので、機能性液体の空洞部内への導入がよりいっそう容易
となる。
【００１３】
〔発明５〕  発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装
置の製造方法において、前記機能性液体には下記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）
の任意の組み合わせからなる液体、
ａ）金属粒子若しくは半導体粒子を溶媒に分散させた液体、
ｂ）ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）溶液、
ｃ）液体高次シラン溶液、シクロペンタシラン及びシリルシクロペンタシランより選ば
れるシリコン化合物と不活性の有機媒体との混合溶液、
を使用することを特徴とするものである。
【００１４】
このような構成であれば、上記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組み合
わせからなる液体は空洞部内の奥深いところまで到達することができ、加熱によって金属
層又は半導体層となることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（ａ）〜図１４（ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す
平面図、図１（ｂ）〜図１４（ｂ）は、図１（ａ）〜図１４（ａ）をＡ１−Ａ１´〜Ａ１
４−Ａ１４´線でそれぞれ切断したときの断面図、図１（ｃ）〜図１４（ｃ）は、図１（
ａ）〜図１４（ａ）をＢ１−Ｂ１´〜Ｂ１４−Ｂ１４´線でそれぞれ切断したときの断面
図である。また、図１５は、半導体装置の構成例を示す断面図である。
【００１６】
図１（ａ）〜（ｃ）に示すように、まず始めに、単結晶の半導体基板１上に単結晶の第
１半導体層１１と、単結晶の第２半導体層１２とを順次積層する。これら第１半導体層１
１及び第２半導体層１２は、例えばエピタキシャル成長法で形成する。第１半導体層１１
は、半導体基板１及び第２半導体層１２よりもエッチングレート（即ち、エッチング速度
）が大きな材質を用いる。ここで、エッチングレートとは、図６（ａ）〜（ｃ）に示す空
洞部３７を形成する際の単位時間当たりのエッチング量のことである。
【００１７】
図１（ａ）〜（ｃ）において、半導体基板１、第１半導体層１１及び第２半導体層１２
の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ
、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いるこ
とができる。例えば、半導体基板１の材質はＳｉであり、第１半導体層１１の材質はＳｉ
Ｇｅであり、第２半導体層１２の材質はＳｉである。第１半導体層１１及び第２半導体層
１２の膜厚は、例えば１〜２００ｎｍ程度とする。
【００１８】
次に、図１（ａ）〜（ｃ）に示すように、第２半導体層１２の熱酸化により第２半導体
層１２の表面に下地酸化膜２１を形成する。そして、ＣＶＤなどの方法により、下地酸化
膜２１上の全面に酸化防止膜２３を形成する。酸化防止膜２３は、例えばシリコン窒化膜
である。酸化防止膜２３がシリコン窒化膜である場合には、第２半導体層１２の酸化防止
としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層
として機能させることもできる。
【００１９】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技
術を用いて、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半導体層１１
をパターニングすることにより、半導体基板１の表面を露出させる溝３１を形成する。な
お、溝３１を形成するエッチング工程では、半導体基板１の表面でエッチングを止めるよ
うにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成す
るようにしてもよい。また、溝３１の配置位置は第２半導体層１２における素子分離領域
の一部に対応させる。
【００２０】
次に、図３（ａ）〜（ｃ）に示すように、溝３１を介して第１半導体層１１の一部をエ
ッチングすることによって、溝３１の内壁に凹部３３を形成する。なお、半導体基板１及
び第２半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合、第１半導体層１１のエ
ッチング液として、例えばフッ硝酸（フッ酸、硝酸、水の混合液）を用いる。これにより
、半導体基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層
１１を削ることが可能となる。
【００２１】
次に、図４（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われる
ようにして溝３１内に埋め込まれた支持体４１を成膜する。ここで、支持体４１は、溝３
１内における第１半導体層１１及び第２半導体層１２の側壁にも成膜され、溝３１の内壁
に面した凹部３３は埋め込まれる。つまり、第２半導体層１２は、支持体４１によって、
その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体４１は
、第１半導体層１１が除去されたときに第２半導体層１２を半導体基板１上で支持するこ
とができる。
なお、基板全体を覆うように形成された支持体４１は、第２半導体層１２の撓み等を抑
制して、平坦性を保ったまま第２半導体層１２を支持する。支持体４１の材質としては、
例えば、シリコン酸化膜などの絶縁体を用いる。
【００２２】
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技
術を用いて支持体４１、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半
導体層１１をパターニングすることにより、半導体基板１の表面を露出させる溝３５を形
成する。なお、溝３５を形成するエッチング工程では、半導体基板１の表面でエッチング
を止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹
部を形成するようにしてもよい。また、溝３５の配置位置は第２半導体層１２における素
子分離領域の一部に対応させ、その向きは例えば前に形成した溝３１の形成方向と平面視
で概略直交する方向とする。
【００２３】
次に、図６（ａ）〜（ｃ）に示すように、溝３５を介してエッチングガスまたはエッチ
ング液を第１半導体層１１に接触させることにより、第１半導体層１１をエッチング除去
し、半導体基板１と第２半導体層１２との間に空洞部３７を形成する。
ここで、溝３１内には支持体４１が設けられているので、第１半導体層１１が除去され
た場合においても、第２半導体層１２を半導体基板１上で支持することが可能である。ま
た、溝３１とは別に溝３５が設けられていることにより、第２半導体層１２下の第１半導
体層１１にエッチングガスまたはエッチング液を接触させることが可能となる。このため
、第２半導体層１２の品質を損なうことなく、半導体基板１と第２半導体層１２との間に
空洞部３７を形成することが可能となる。
【００２４】
なお、半導体基板１及び第２半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合
、第１半導体層１１のエッチング液として例えばフッ硝酸を用いる。これにより、半導体
基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層１１を除
去することが可能となる。
【００２５】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板１を熱酸化して、空洞部３７内の
上下の面（即ち、空洞部３７に面する半導体基板１の表面と、第２半導体層１２の裏面）
にそれぞれ絶縁膜４３を形成する。この熱酸化工程では、図７（ｃ）に示すように、溝３
５に沿って第２半導体層１２の側面が露出しているので、この第２半導体層１２の側面に
も絶縁膜４３が形成される。絶縁膜４３の材質は、半導体基板１及び第２半導体層１２が
Ｓｉの場合はシリコン酸化膜となる。
【００２６】
次に、図７（ａ）〜（ｃ）において、半導体基板１を所定の薬液に浸漬して、空洞部３
７内の絶縁膜４３表面を含む基板全体を親液性化する。ここで、所定の薬液としては例え
ば下記Ａ）〜Ｄ）の何れか一、又はＡ）〜Ｄ）の任意の組み合わせからなる薬液を使用す
る。
Ａ）過酸化水素水（Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｂ）アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｃ）硫酸過水（Ｈ2ＳＯ4＋Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｄ）塩酸過水（ＨＣｌ＋Ｈ2Ｏ2＋Ｈ2Ｏ）
【００２７】
次に、図７（ｂ）及び（ｃ）に示すように、例えば半導体基板１の上方から支持体４１
の表面に向けてＡｒ又はＦをイオン注入して、半導体基板１を覆う支持体４１表面を疎液
性化する。このイオン注入工程では、不純物分布の深さ（Ｒｐ：ｐｒｏｊｅｃｔ  ｒａｎ
ｇｅ）が支持体４１表面の極近傍となるように、注入エネルギーを低めに調整しておく。
これにより、支持体４１の表面と、溝３５から露出した半導体基板１表面（即ち、溝３５
の底面）とだけに不純物がイオン注入され、その表面が疎液性化される。空洞部内には不
純物はほとんど到達しないので、空洞部内は疎液性化されない。なお、支持体４１表面を
疎液性化する方法はイオン注入に限られることはなく、例えばＡｒプラズマ処理でも良い
。ここで、Ａｒプラズマ処理とは、Ａｒプラズマ雰囲気に半導体基板１を晒してその表面
にダメージを与える処理のことである。
【００２８】
次に、図８（ａ）〜（ｃ）に示すように、溝３５を通して空洞部３７内に機能性液体３
９を導入する。ここで、機能性液体３９としては例えば下記ａ）〜ｃ）の何れか一、又は
ａ）〜ｃ）の任意の組み合わせからなる液体を使用する。
ａ）金属粒子若しくは半導体粒子を溶媒に分散させた液体
ｂ）ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）溶液
ｃ）液体高次シラン溶液、シクロペンタシラン及びシリルシクロペンタシランより選ばれ
るシリコン化合物と不活性の有機媒体との混合溶液
この実施の形態では、機能性液体３９として例えば、シリコン（Ｓｉ）粒子とリン（Ｐ
）とを溶媒に分散させた液体、即ち、リンドープド液体シリコンを使用する。
【００２９】
また、機能性液体３９を空洞部３７内に導入する方法としては、例えば、スピンコーテ
ィングや、インクジェット等がある。機能性液体３９の導入をスピンコーティングで行う
場合には、フォトリソグラフィーでのレジスト塗布処理や、ＳＯＧの塗布処理等で使用実
績豊富なスピンコータを使用できるので、塗布処理を容易に行うことができる。また、機
能性液体３９の導入をインクジェットで行う場合には、基板全体に機能性液体３９を塗布
する必要はなく、溝３５内だけに機能性液体３９を滴下して空洞部３７内を満たせば良い
ので、機能性液体３９の使用量を少なく抑えることが可能である。
【００３０】
この実施の形態では、図８（ａ）〜（ｃ）に示すように、例えばスピンコーティングに
よって基板全体に機能性液体３９を塗布する。これにより、溝３５を通して空洞部３７内
に機能性液体３９を導入し、空洞部３７内を機能性液体３９で満たす。
次に、半導体基板１にアニール処理を施して機能性液体３９に含まれる溶媒成分を蒸発
させる。これにより、空洞部３７内の機能性液体３９を固形化させる。そして、図９（ａ
）〜（ｃ）に示すように、固形化された機能性液体を空洞部３７内に残し、それ以外の領
域（即ち、支持体４１表面及び溝３５内）から固形化された機能性液体を取り除く。この
固形化された機能性液体の選択的除去は、例えばフォトリソグラフィー技術及びエッチン
グ技術を用いて行う。以下、空洞部３７内に残された、固形化された機能性液体を半導体
層３９´と呼ぶ。
【００３１】
次に、図１０（ａ）〜（ｃ）に示すように、例えばフォトリソグラフィー技術及びエッ
チング技術を用いて、支持体４１と、酸化防止膜２３と、下地酸化膜２１及び第２半導体
層１２を選択的にエッチングして取り除き、支持体４１下から半導体層３９´の一部を露
出させる。そして、図１１（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、基板
全面に絶縁層４５を成膜して、半導体層３９´の一部を露出させている穴や溝３５を全て
埋め込む。絶縁層４５の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜な
どを用いるようにしてもよい。
【００３２】
次に、基板全面を覆う絶縁層を例えばＣＭＰにより平坦化して、酸化防止膜２３上から
絶縁層４５を取り除く。上述したように、酸化防止膜２３がシリコン窒化膜である場合に
は、酸化防止膜２３がＣＭＰによる平坦化プロセスのストッパー層として機能する。次に
、酸化防止膜２３と下地酸化膜２１とをエッチングして除去する。酸化防止膜２３がシリ
コン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜２１
がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これに
より、図１２（ａ）〜（ｃ）に示すように、第２半導体層１２の表面が露出する。
【００３３】
次に、図１３（ａ）〜（ｃ）に示すように、第２半導体層１２の表面の熱酸化を行うこ
とにより、第２半導体層１２の表面にゲート絶縁膜５１を形成する。次に、図１３（ａ）
及び（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて絶縁層
４５を選択的にエッチングし、半導体層３９´へのコンタクト穴５２を形成する。
そして、例えば半導体層３９´の形成に使用した機能性液体を、コンタクト穴５２を埋
め込むようにして基板全体に形成する。この機能性液体の形成は例えばスピンコーティン
グによって行う。また、機能性液体を塗布した後で、半導体基板１にアニール処理を施し
て機能性液体を固形化する。以下、このアニール処理によって固形化された機能性液体を
導電膜と呼ぶ。
【００３４】
次に、フォトリソグラフィー技術及びエッチング技術を用いて導電膜をパターニングす
る。これにより、図１４（ａ）〜（ｃ）に示すように、半導体層３９´と接続したゲート
電極５３を形成する。図には示していないが、半導体層３９´とゲート電極５３を独立し
た配線として形成することもできる。次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、
Ｂなどの不純物を第２半導体層１２内にイオン注入することにより、ゲート電極５３の両
側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１２に形成
する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１２上に絶
縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることに
より、ゲート電極５３の側壁にサイドウォール５５を形成する。
【００３５】
さらに、ゲート電極５３及びサイドウォール５５をマスクとして、Ａｓ、Ｐ、Ｂなどの
不純物を第２半導体層１２内にイオン注入する。これにより、図１５に示すように、サイ
ドウォール５５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層５７及
びドレイン層５８を第２半導体層１２に形成する。
【００３６】
このように、本実施の形態によれば、ＳＯＩ基板を用いることなく、ＳＯＩトランジス
タを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトラ
ンジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サ
ブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となる。ま
た、ソース／ドレイン層の寄生容量の増大を抑制することができる。この結果、コスト増
を抑制した上で、トランジスタのオン電流を増大させることが可能となり、ＳＯＩトラン
ジスタの高速化を図ることが可能となる。また、低電圧動作を可能としつつ、オフ時のリ
ーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能と
なる。
【００３７】
さらに、本実施の形態では、機能性液体３９を空洞部３７内に導入することによって、
バックゲート電極（あるいは、ダブルゲート電極）として使用可能な半導体層３９´を形
成している。このような構成であれば、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏ
ｎ）を用いて空洞部３７内に金属層又は半導体層を形成する場合と比べて、空洞部３７内
の奥深いところまで金属層又は半導体層の成膜材料を行き届かせることが容易であり、空
洞部３７内を隙間なく埋め込むことが可能である。
【００３８】
即ち、本実施の形態では、ＳＯＩ−ＭＯＳＦＥＴ裏面の空洞部３７を形成後、該空洞部
３７内を機能性液体３９から形成される金属層あるいは半導体層３９´で埋め込む。特に
、溝３５の内壁及び空洞部３７内の絶縁膜４３表面を親液性化（表面高エネルギー化）し
、溝３５及び空洞部３７以外の表面を疎液性化（表面低エネルギー化）した状態で、空洞
部３７内へ機能性液体３９を導入する。このため、機能性液体３９は空洞部３７内の絶縁
膜４３の親液性表面エネルギーを最小化すべく、空洞部３７内の奥まで侵入することがで
き、ＳＯＩ層（第２半導体層）１２のチャネル領域下にボイドや隙間が形成されることは
無い。本実施の形態によれば、空洞部３７のサイズのバラツキや空洞部３７内表面の凹凸
、あるいは、素子分離領域の一部となる溝３５と、空洞部３７とのサイズ比に関わらず、
ＳＯＩ層のチャネル領域下にバックゲート電極となる金属層あるいは半導体層３９´を、
安定して高歩留まりで形成することができる。
【図面の簡単な説明】
【００３９】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す図（その８）。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】実施の形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】実施の形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】実施の形態に係る半導体装置の製造方法を示す図（その１３）。
【図１４】実施の形態に係る半導体装置の製造方法を示す図（その１４）。
【図１５】実施の形態に係る半導体装置の構成例を示す図。
【符号の説明】
【００４０】
１  半導体基板、１１  第１半導体層、１２  第２半導体層、２１  下地酸化膜、２３
酸化防止膜、３１  溝（第１溝）、３３  凹部、３５  溝（第２溝）、３７  空洞部、
３９  機能性液体、３９´  半導体層、４１  支持体（最上層）、４３  絶縁膜、４５  
絶縁層、５１  ゲート絶縁膜、５３  ゲート電極、５５  サイドウォール、５７  ソース
層、５８  ドレイン層
【図１】
2007299977.tif 000003
【図２】
2007299977.tif 000004
【図３】
2007299977.tif 000005
【図４】
2007299977.tif 000006
【図５】
2007299977.tif 000007
【図６】
2007299977.tif 000008
【図７】
2007299977.tif 000009
【図８】
2007299977.tif 000010
【図９】
2007299977.tif 000011
【図１０】
2007299977.tif 000012
【図１１】
2007299977.tif 000013
【図１２】
2007299977.tif 000014
【図１３】
2007299977.tif 000015
【図１４】
2007299977.tif 000016
【図１５】
2007299977.tif 000017