(57)【要約】【課題】  無線通信などで使用されるパターン検出回路では通信規格、比較パターンの多様化に伴い比較回路も増大している。しかしながら使用されるシステムによっては比較パターンが少数であるにもかかわらず比較回路全体が動作し、消費電力が増大している。【解決手段】クロックにより受信する受信データレジスタ１ａと、比較データレジスタ１ｂ〜１ｅとを備える。比較データパターンが１つの場合、比較データを４等分に分割してレジスタ１ｂ〜１ｅの上位８ビットに分担させる。受信データレジスタ１ａの上位８ビットを繰り返し使用してレジスタ１ｂ  〜１ｅと順次比較する。レジスタ１ａ〜１ｅの残りのビットのレジスタ動作は停止制御する。【選択図】  図１
2007124176.tif 000002
【特許請求の範囲】
【請求項１】
受信クロックによりデータを受信する受信データレジスタと、この受信データレジスタに受信された前記データを比較する比較データを有するａ個の比較データレジスタとを備え、前記データと前記比較データの一致を検出するパターン検出回路であって、
前記比較データの比較データパターンの数が前記ａより少ない場合、少なくとも１つの前記比較データを複数に分割して、複数の前記比較データレジスタのそれぞれの連続するビット群に分担し、前記複数の前記比較データレジスタの残りのビットのレジスタの動作を停止制御し、
前記受信データレジスタは前記ビット群に対応するビット群を使用して前記データを受信し前記複数の前記比較データレジスタの前記ビット群のデータと順次比較し、残りのビット群のレジスタの動作を停止する手段を有するパターン検出回路。
【請求項２】
受信クロックにより受信データを受信する受信データレジスタと、ｎ個の比較データレジスタと、ｍ個の比較データレジスタ兼退避レジスタと、前記受信クロックをｍ分周する分周回路とを備え、
比較データパターンがｎ種類である場合、前記分周回路により生成されたタイミングの異なるｍ個の分周クロックにより前記受信データレジスタの前記受信データを前記ｍ個の比較データレジスタ兼退避レジスタに退避し、かつ前記ｍ個の比較データレジスタ兼退避レジスタのデータをそれぞれ前記ｎ個の比較データレジスタとデータ比較可能な手段を有するパターン検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型でかつ高速化、低消費電力化に適した比較演算回路を有するパターン検出回路に関するものである。
【背景技術】
【０００２】
データ通信において、近年、通信機器の増加により比較パターンが増加している。またそれに伴い、処理するデータ量も増えるため、通信の高速化が求められている。
【０００３】
従来のパターン検出回路における比較演算回路は、受信シフトレジスタで1ビット受信する度に比較を行っていた。従って、受信クロックの速度が増すと、比較処理時間が間に合わないという問題がある。
【０００４】
また、従来のパターン検出回路における比較演算回路は、比較データ全ビット数の比較回路が常に動作状態になっていた。従って、常に電力が消費されるという問題がある。
【特許文献１】特開昭５３−１０５９０４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
高速化を図るため、比較回路の処理性能を高めると、ハードウエアが増加するので、低コストを目指したパターン検出回路には、不向きであるという問題がある。
【０００６】
さらに、比較パターンの増加に伴い比較回路も増大しているが、使用されるシステムによっては比較パターンが少数であるにもかかわらず比較回路全体が動作し、消費電力が増大しているという問題がある。
【０００７】
図４に示す従来技術におけるパターン検出回路は、受信データ２を受信クロック３により受信データレジスタ１ａに受信するとともに、１ビットずつシフトしながら、比較データレジスタ１ｂ〜１ｅの３２ビットデータと比較し、受信データレジスタ１ａと比較データレジスタ１ｂ〜１ｅとのデータが一致すると一致検出信号が出力される構成である。４〜７は検出信号、８はモード制御信号である。
【０００８】
しかしながら、検出パターンが一つである場合も、３２ビットの受信データレジスタ１ａとひとつの比較データレジスタの比較を実施するため、消費電力は大きく削減されず、低消費電力化が大きな課題であった。
【０００９】
本発明は、上記問題点を解消するため、例えば比較データ数が少ない時は比較ビット数を分割し、処理速度を低下せずに低消費電力化を図ることができるパターン検出回路を提供すること目的としている。
【００１０】
さらに例えば比較データレジスタを受信データ退避バッファとして使用し、さらにクロック分周回路を追加することにより、大幅な回路追加を行わずに消費電力を増加することなく高速化を実現することができるパターン検出回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明のパターン検出回路は、受信クロックによりデータを受信する受信データレジスタと、この受信データレジスタに受信されたデータを比較する比較データを有するａ個の比較データレジスタとを備え、データと比較データの一致を検出するパターン検出回路であって、
比較データの比較データパターンの数がａより少ない場合、少なくとも１つの比較データを複数に分割して、複数の比較データレジスタのそれぞれの連続するビット群に分担し、複数の比較データレジスタの残りのビットのレジスタの動作を停止制御し、
受信データレジスタはビット群に対応するビット群を使用してデータを受信し複数の比較データレジスタのビット群のデータと順次比較し、残りのビット群のレジスタの動作を停止する手段を有するものである。
【００１２】
本発明の別のパターン検出回路は、受信クロックにより受信データを受信する受信データレジスタと、ｎ個の比較データレジスタと、ｍ個の比較データレジスタ兼退避レジスタと、受信クロックをｍ分周する分周回路とを備え、
比較データパターンがｎ種類である場合、分周回路により生成されたタイミングの異なるｍ個の分周クロックにより受信データレジスタの受信データをｍ個の比較データレジスタ兼退避レジスタに退避し、かつｍ個の比較データレジスタ兼退避レジスタのデータをそれぞれｎ個の比較データレジスタとデータ比較可能な手段を有するものである。
【発明の効果】
【００１３】
本発明のパターン検出回路によれば、受信データレジスタおよび比較データレジスタを例えば８ビットのみ使用し動作回路を最小限にすることにより低消費化を実現することができる。このように、データ比較数が少ない場合は使用するシフトレジスタ削減することにより低消費電力が可能である。
【００１４】
本発明の別のパターン検出回路によれば、比較データレジスタを受信データの退避バッファとしても使用し、受信クロックを分周するクロック分周器を搭載することにより、受信速度の高速化を図ることが可能な優れた効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（実施の形態１）
本発明の第１の実施の形態のパターン検出回路を図１により説明する。すなわち、３２ビットの受信データレジスタ１ａおよび４個の比較データレジスタ１ｂ〜１ｅとを備え、それぞれ上位８ビットＡのレジスタを使用して１種類の３２ビットのパターン検出を実施する場合を説明する。
【００１６】
図１は、本発明の概略構成を表した図である。１はパターン検出回路であり、受信データ２が４種類の特定パターンであるかを検出するパターン検出回路である。図１に示す、２はパターン検出回路１に入力される受信データである。３はパターン検出回路１に入力される受信クロックである。４は１つめの３２ビットの特定パターンを検出することを表す第１検出信号である。５は２つめの３２ビットの特定パターンを検出することを表す第２検出信号である。６は３つめの３２ビットの特定パターンを検出することを表す第３検出信号である。７は４つめの３２ビットの特定パターンを検出することを表す第４検出信号である。
【００１７】
８はパターン検出回路を低消費モードで使用するモード制御信号である。
【００１８】
１ａは３２ビットの受信データレジスタである。１ｂは１つめの特定パターンを格納する３２ビットの第１比較データレジスタである。１ｃは２つめの特定パターンを格納する３２ビットの第２比較データレジスタである。１ｄは３つめの特定パターンを格納する３２ビットの第３比較データレジスタである。
１ｅは４つめの特定パターンを格納する３２ビットの第４比較データレジスタである。
【００１９】
１３は受信データレジスタ１ａの８ビットのデータが第１比較データレジスタ１ｂの８ビットと一致したことを検出する第５検出信号である。
【００２０】
１４は受信データレジスタ１−１の８ビットのデータが第２比較データレジスタの８ビットと一致したことを検出する第６検出信号である。
【００２１】
１５は受信データレジスタ１ａの８ビットのデータが第３比較データレジスタの８ビットと一致したことを検出する第７検出信号である。
【００２２】
９は受信データレジスタ１ａの８ビットのデータが第４比較データレジスタ１ｅの８ビットと一致したことを検出する第８検出信号である。
【００２３】
従来技術と同様、受信データ２より３２ビットの特定パターンを検出する場合において、検出する特定パターン数が１つであるとき、モード制御信号８によりパターン検出回路を低消費モードにて使用することが可能である。
【００２４】
モード制御信号８により低消費モードが選択されると受信データレジスタ１ａ、第１比較データレジスタ１ｂ、第２比較データレジスタ１ｃ、第３比較データレジスタ１ｄ、および第４比較データレジスタ１ｅは上位８ビットのみを有効とし、残りの２４ビットのレジスタは動作を停止し、かつ受信データレジスタ１ａの下位２４ビットと、各比較データレジスタ（第１比較データレジスタ１ｂ、第２比較データレジスタ１ｃ、第３比較データレジスタ１ｄ、第４比較データレジスタ１ｅ）の下位２４ビットとの比較および比較検出信号（第１検出信号４、第２検出信号５、第３検出信号６、第４検出信号７）の出力も停止する。
【００２５】
受信クロック３により受信データ２が受信レジスタ１ａへ１ビットずつシフトされながら第１比較データレジスタ１ｂの上位８ビットＡとの比較を実施する。
【００２６】
受信データレジスタ１ａの上位８ビットＡと第１比較データレジスタ１ｂの上位８ビットＡのデータが一致すると第５検出信号１３が出力される。
【００２７】
第５検出信号１３が出力されると受信データレジスタ１ａの上位８ビットＡは第１比較データレジスタ１ｂの上位８ビットＡのデータとの比較を停止し、第２比較データレジスタ１ｃの上位８ビットＡとの比較を開始する。受信クロック３により受信データレジスタ１ａのデータがシフトされ受信データレジスタ１ａの上位８ビットＡと第２比較データレジスタ１ｃの上位８ビットＡのデータが一致すると第６検出信号１４が出力される。
【００２８】
第６検出信号１４が出力されると受信データレジスタ１ａの上位８ビットＡは第２比較データレジスタ１ｃの上位８ビットＡのデータとの比較を停止し、第３比較データレジスタ１ｄの上位８ビットＡとの比較を開始する。受信クロック３により受信データレジスタ１ａのデータがシフトされ受信データレジスタ１ａの上位８ビットＡと第３比較データレジスタ１ｄの上位８ビットＡのデータが一致すると第７検出信号１５が出力される。第７検出信号１５が出力されると受信データレジスタ１ａの上位８ビットＡは第３比較データレジスタ１ｄの上位８ビットＡのデータとの比較を停止し、第４比較データレジスタ１ｅの上位８ビットＡとの比較を開始する。受信クロック３により受信データレジスタ１ａのデータがシフトされ受信データレジスタ１ａの上位８ビットＡと第４比較データレジスタ１ｅの上位８ビットＡのデータが一致すると第８検出信号９が出力される。
【００２９】
以上により受信データ２が３２ビットの特定データと一致検出することを受信データレジスタ１ａを８ビットのみシフトすることにより消費電力をおさえ実現することが可能となる。
【００３０】
上記実施の形態の構成を一般化すると、パターン検出回路は、受信クロックによりデータを受信する受信データレジスタとａ個の比較データレジスタを備え、比較データパターンがｂ種類である場合、受信データレジスタおよび比較データレジスタの連続するｃ個のｄビット以外のレジスタ動作を停止制御し、受信データレジスタのｃ個のｄビットをそれぞれ繰り返して使用し、ａ個の比較データレジスタのｃ個のｄビットと順次比較することによりｃ個のｘビット（ａ×ｄビット）のデータ比較が可能である手段を有するものとなる。
（実施の形態２）
本発明の第２の実施の形態のパターン検出回路を図２および図３により説明する。このパターン検出回路は、３２ビットの受信データレジスタ１ａおよび１個の比較データレジスタ１ｅと、３個の比較データレジスタ兼退避レジスタ１ｆ、１ｇ、１ｈを使用し、１種類の３２ビットのパターン検出を実施する場合を説明する。
【００３１】
図２は、本発明の概略構成を表した図である。４種類の特定パターンであるかを検出する構成は第１の実施の形態と同じである。第１の実施の形態と異なる点に関して説明する。
【００３２】
図２に示す、１０はパターン検出回路１を高速モードで使用する高速モード制御信号である。１ｆは１つめの受信データレジスタ１ａの値を退避する３２ビットの第１比較データレジスタと兼用である第１退避レジスタである。１ｇは２つめの受信データレジスタの値を退避する３２ビットの第２比較データレジスタと兼用である第２退避レジスタである。１ｈは３つめの受信データレジスタの値を退避する３２ビットの第３比較データレジスタと兼用である第３退避レジスタである。
【００３３】
１６は受信クロック３を分周する分周回路である。１７は分周回路１６より出力されパターン検出回路１に入力されるシフトクロックである。
【００３４】
１８は分周回路１６より出力され第１比較データレジスタ兼第１退避データレジスタ１ｆへ入力される第１退避クロックである。１９は分周回路１６より出力され第２比較データレジスタ兼第２退避データレジスタ１ｇへ入力される第２退避クロックである。２０は分周回路１６より出力され第３比較データレジスタ兼第３退避データレジスタ１ｈへ入力される第３退避クロックである。
【００３５】
２１は第４比較データレジスタ１ｅが第１比較データレジスタ兼第１退避データレジスタ１ｆと一致したことを検出する第９検出信号である。２２は第４比較データレジスタ１ｅが第２比較データレジスタ兼第２退避データレジスタ１ｇと一致したことを検出する第１０検出信号である。２３は第４比較データレジスタ１ｅが第３比較データレジスタ兼第３退避データレジスタ１ｈと一致したことを検出する第１１検出信号である。２４は第９検出信号２１と第１０検出信号２２と第１１検出信号２３をＯＲするＯＲ回路である。
【００３６】
１１はＯＲ回路２４で検出された高速モード時に一致したことを検出する第１２検出信号である。
【００３７】
従来の技術の回路構成において、受信クロック３は比較処理時間よりも高速なクロックで動作することが不可能であるが、本発明では検出する特定パターン数が１つである場合、高速モード制御信号１０によりパターン検出回路を高速モードにて使用することが可能である。
【００３８】
高速モード制御信号１０により高速モードが選択されると、分周回路１６は受信クロック３をそのまま出力するシフトクロック１７と受信クロック３を３分周した第１退避クロック１８と第２退避クロック１９と第３退避クロック２０を出力する。
【００３９】
分周回路１６により生成される第１退避クロック１８、第２退避クロック１９、第３退避クロック２０は、受信クロック３の１クロックずつずれた受信クロックを３分周された信号である。第１比較データレジスタ兼第１退避データレジスタ１ｆへ第１退避クロック１８により受信データレジスタ１ａのデータが退避される。また第２比較データレジスタ兼第２退避データレジスタ１ｇへ第２退避クロック１９により受信データレジスタ１ａのデータが退避される。さらに第３比較データレジスタ兼第３退避データレジスタ１ｈへ第３退避クロック２０により受信データレジスタ１ａのデータが退避される。
【００４０】
さらに高速モード制御信号１０により高速モードが選択されることにより、第４比較データレジスタ１ｅと第１比較データレジスタ兼第１退避データレジスタ１ｆ、第２比較データレジスタ兼第２退避データレジスタ１ｇ、第３比較データレジスタ兼第３退避データレジスタ１ｈとがデータ比較を実施する。
【００４１】
このデータ比較のレジスタの変更は基本回路構成である受信データレジスタ１ａと各比較データレジスタの比較回路を流用することにより追加回路規模を最小限におさえることが可能である。
【００４２】
各クロックは図３に示すように動作し、分周回路１６により生成されたシフトクロック１７により受信データ２が受信レジスタ１ａへ１ビットずつシフトされ、分周回路１６により生成された第１退避クロック１８、第２退避クロック１９、第３退避クロック２０により、シフトクロック１７により１ビットずつシフトされる受信データレジスタ１ａの３２ビットのデータを３回に１回ずつ各退避データレジスタ１ｆ〜１ｈへ退避する。
【００４３】
退避された各退避データレジスタ１ｆ〜１ｈは第４比較データレジスタ１ｅとそれぞれ比較され各受信クロック２の３回に１回の速度にてデータの比較を実施される。第４比較データレジスタ１ｅと第１退避データレジスタ１ｆのデータが一致すると第９検出信号２１が出力される。同様に第４比較データレジスタ１ｅと第２退避データレジスタ１ｇのデータが一致すると第１０検出信号２２が出力される。第４比較データレジスタ１ｅと第３退避データレジスタ１ｈのデータが一致すると第１１検出信号２３が出力される。
【００４４】
上記第９検出信号２１、第１０検出信号２２、第１１検出信号２３はＯＲ回路２４によりＯＲされ第１２検出信号１１としてパターン検出回路１より出力される。
【００４５】
以上により、受信クロックの１／３のクロックによりデータ比較が可能となり、１クロックの時間が比較処理時間より３倍の高速受信クロックでのデータ受信においても、データ比較を実現することが可能となる。
【産業上の利用可能性】
【００４６】
本発明にかかるパターン検出回路は、比較データレジスタを受信データ退避バッファとして使用することにより、比較処理を分割し、受信速度の高速化を実現でき、また複数の比較データとの同時比較が可能であると共に、比較データ数によっては、少ない比較回路で比較が可能となるので、小型で高速化かつ低消費電力化に適した比較演算回路を有するパターン検出回路等として有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態における概略構成図である。
【図２】本発明の第２の実施の形態における概略構成図である。
【図３】本発明の第２の実施の形態におけるクロックの説明図である。
【図４】従来のパターン検出回路の概略構成図である。
【符号の説明】
【００４８】
１            パターン検出回路
２            受信データ
３            受信クロック
４            第１検出信号
５            第２検出信号
６            第３検出信号
７            第４検出信号
８            モード制御信号
９            第８検出信号
１０          高速モード制御信号
１１          第１２検出信号
１ａ          受信データレジスタ
１ｂ         第１比較データレジスタ１
１ｃ         第２比較データレジスタ２
１ｄ         第３比較データレジスタ３
１ｅ         第４比較データレジスタ４
１３         第５検出信号
１４         第６検出信号
１５         第７検出信号
１６         分周回路
１７          シフトクロック
１８          第１退避クロック
１９          第２退避クロック
２０          第３退避クロック
２１          第９検出信号
２２         第１０検出信号
２３         第１１検出信号
２４         ＯＲ回路
１ｆ          第１比較データレジスタ兼第１退避レジスタ
１ｇ         第２比較データレジスタ兼第２退避レジスタ
１ｈ         第３比較データレジスタ兼第３退避レジスタ
【図１】
2007124176.tif 000003
【図２】
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【図３】
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【図４】
2007124176.tif 000006