(57)【要約】【課題】微細化されて耐圧が低下しているトランジスタを用いることができるようにして、高周波化と高出力化の両立を図ることができる高出力増幅器を得ることを目的とする。【解決手段】ゲート接地トランジスタを複数段カスコード接続し、最終段のゲート接地トランジスタ６をソース接地トランジスタ２より耐圧が高いトランジスタ（３．３ＶＴｒ）を用いて構成する。これにより、ソース接地トランジスタ２や最終段以外のゲート接地トランジスタ３を耐圧が低いトランジスタ（１．５ＶＴｒ）を用いて構成しても、耐圧のオーバーを回避することができるようになる。【選択図】図１
2007135097.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極から高周波信号を入力し、その高周波信号を増幅してドレイン電極に出力するソース接地トランジスタと、ソース電極が上記ソース接地トランジスタのドレイン電極と接続され、上記ソース接地トランジスタにより増幅された高周波信号を増幅してドレイン電極に出力するゲート接地トランジスタとを備えた高出力増幅器において、上記ゲート接地トランジスタを複数段カスコード接続し、最終段のゲート接地トランジスタを上記ソース接地トランジスタより耐圧が高いトランジスタを用いて構成することを特徴とする高出力増幅器。
【請求項２】
最終段のゲート接地トランジスタのゲート電極に電源電圧以下の電圧を印加するバイアス回路を設けたことを特徴とする請求項１記載の高出力増幅器。
【請求項３】
ソース接地トランジスタのゲート電極とソース電極の間に、そのソース接地トランジスタのドレイン電極とソース電極間に印加する電圧より高く、その電圧の２倍の電圧より低い電圧を印加するバイアス回路を設けたことを特徴とする請求項１記載の高出力増幅器。
【請求項４】
最終段のゲート接地トランジスタのゲート電極に電源電圧以下の電圧を印加し、かつ、ソース接地トランジスタのゲート電極とソース電極の間に、そのソース接地トランジスタのドレイン電極とソース電極間に印加する電圧より高く、その電圧の２倍の電圧より低い電圧を印加するバイアス回路を設けたことを特徴とする請求項１記載の高出力増幅器。
【請求項５】
ソース接地トランジスタ及びゲート接地トランジスタが差動化回路を構成していることを特徴とする請求項１から請求項４のうちのいずれか１項記載の高出力増幅器。
【請求項６】
最終段のゲート接地トランジスタのゲート接地容量を電源側に設置されているグランド端子に接地し、最終段以外のゲート接地トランジスタのゲート接地容量をソース接地トランジスタ側に設置されているグランド端子に接地することを特徴とする請求項５記載の高出力増幅器。
【請求項７】
ゲート接地トランジスタのゲート電極を共通化するメタル配線の中点にゲート接地トランジスタのゲート接地容量を配置することを特徴とする請求項５または請求項６記載の高出力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体プロセスの微細化により耐圧が低下したトランジスタを用いて構成されている高出力増幅器に関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化技術の進展に伴って、通信用の高周波ＩＣ用にＣＭＯＳプロセスが使用されるようになってきている。
その理由は、トランジスタの微細化と共にトランジスタの遮断周波数ｆｔが高くなり、高周波でトランジスタが動作可能になってきているためである。
しかし、トランジスタを微細化すると、耐圧が逆に低下するため、使用可能な電源電圧が低下する。トランジスタに耐圧を超えた電圧が印加された場合、ゲート酸化膜の破壊など、信頼性上の問題が発生する。
【０００３】
例えば、ＣＭＯＳプロセスのゲート微細化による高周波性能の変化を見てみると、ゲート長Ｌｇが０．２〜０．３５μｍの範囲内では、遮断周波数ｆｔが３０ＧＨｚ程度であるが、ゲート長Ｌｇを０．１３μｍまで微細化すると、遮断周波数ｆｔが８０ＧＨｚと高くなる。
しかし、ゲートの微細化と逆に耐圧が低下するため、使用できる電源電圧Ｖｄｄが低下し、Ｌｇ＝０．３５μｍではＶｄｄ＝３．３Ｖ、Ｌｇ＝０．２μｍではＶｄｄ＝１．８Ｖ、Ｌｇ＝０．１３μｍではＶｄｄ＝１．５Ｖまで低下する。
【０００４】
例えば、送信段の高周波電力増幅器のように、瞬時的に電源電圧の２倍程度まで電圧スイングが大きくなる部分に微細ＣＭＯＳの使用を考える場合、素子の耐圧をオーバーしてしまう問題がある。
しかし、微細ＣＭＯＳを用いて、高周波用送受信１チップＩＣを実現するには、送信段の高周波電力増幅器についても、ＣＭＯＳプロセスで製作する必要があり、耐圧が低いトランジスタを如何に使って電力増幅器を構成するかが大きな課題となっている。
【０００５】
以下の非特許文献１に開示されている従来の高出力増幅器では、高周波信号源から出力された信号がソース接地トランジスタのゲート電極に入力されると、そのソース接地トランジスタが入力信号を増幅してドレイン電極に出力する。
ソース接地トランジスタのドレイン電極から出力された信号がゲート接地トランジスタのソース電極に入力されると、そのゲート接地トランジスタが入力信号を増幅し、整合回路を介して信号を負荷抵抗に出力する。
【０００６】
即ち、従来の高出力増幅器は、高い電源電圧（３Ｖ）を使用できるようにするため、ソース接地トランジスタとゲート接地トランジスタをカスコード接続するとともに、高出力時にドレイン−ソース間の電圧が高くなるゲート接地トランジスタについては、耐圧が高いトランジスタを用いるようにしている。
因みに、トランジスタのゲート長がＬｇ＝０．３５μｍであれば耐圧が４Ｖ、Ｌｇ＝０．２μmであれば耐圧が２．３Ｖ、Ｌｇ＝０．１３μmであれば耐圧が１．８Ｖである。
したがって、ゲート接地トランジスタとして、ゲート長Ｌｇが０．３５μｍのトランジスタを使用するようにしている。
【０００７】
【非特許文献１】２００１年  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ  １０．１  Ｔ．Ｃ．Ｋｕｏ，ｅｔ  ａｌ．，“Ａ  １．５Ｗ  Ｃｌａｓｓ−Ｆ  ＲＦ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  ｉｎ  ０．２μｍ”
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の高出力増幅器は以上のように構成されているので、ソース接地トランジスタとゲート接地トランジスタを電源電圧３Ｖで使用する場合、飽和電力付近では、ソース接地トランジスタ及びゲート接地トランジスタのドレイン−ソース間電圧が瞬時的に３Ｖ程度の電圧が加わることがある。したがって、ソース接地トランジスタについても、ゲート接地トランジスタと同様に、ゲート長Ｌｇが０．３５μｍのトランジスタを用いなければ、耐圧をオーバーすることがあるため、微細化されて耐圧が低下しているトランジスタ（Ｌｇ＝０．１３，０．２μｍのトランジスタ）を用いることができず、高周波化と高出力化の両立を図ることができないなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、微細化されて耐圧が低下しているトランジスタを用いることができるようにして、高周波化と高出力化の両立を図ることができる高出力増幅器を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る高出力増幅器は、ゲート接地トランジスタを複数段カスコード接続し、最終段のゲート接地トランジスタをソース接地トランジスタより耐圧が高いトランジスタを用いて構成するようにしたものである。
【発明の効果】
【００１１】
この発明によれば、ゲート接地トランジスタを複数段カスコード接続し、最終段のゲート接地トランジスタをソース接地トランジスタより耐圧が高いトランジスタを用いて構成したので、ソース接地トランジスタや最終段以外のゲート接地トランジスタを耐圧が低いトランジスタを用いて構成しても、耐圧のオーバーを回避することができるようになり、その結果、高周波化と高出力化の両立を図ることができる効果がある。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１はこの発明の実施の形態１による高出力増幅器を示す構成図であり、図において、ゲート電圧端子１は高周波信号を入力する端子である。
ソース接地トランジスタ２はゲート電極がゲート電圧端子１と接続されるとともに、ソース電極がグランド端子と接続されており、ゲート電極から高周波信号を入力すると、その高周波信号を増幅してドレイン電極に出力する増幅素子であり、ソース接地トランジスタ２は耐圧が低いトランジスタ（例えば、耐圧が１．５Ｖのトランジスタ）を用いて構成されている。
【００１３】
ゲート接地トランジスタ３はゲート電極がゲート電圧端子５及びキャパシタンス４と接続されて高周波的にゲート接地されており、また、ソース電極がソース接地トランジスタ２のドレイン電極と接続され、ソース接地トランジスタ２により増幅された高周波信号を増幅してドレイン電極に出力する増幅素子であり、ゲート接地トランジスタ３は耐圧が低いトランジスタ（例えば、耐圧が１．５Ｖのトランジスタ）、または、耐圧が高いトランジスタ（例えば、耐圧が３．３Ｖのトランジスタ）を用いて構成されている。
また、図１では、ゲート接地トランジスタ３が１つだけ示されているが、通常は、複数個のゲート接地トランジスタ３がカスコード接続されている。
【００１４】
最終段のゲート接地トランジスタ６はゲート電極がゲート電圧端子８及びキャパシタンス７と接続されて高周波的にゲート接地されており、また、ソース電極がゲート接地トランジスタ３のドレイン電極と接続され、ゲート接地トランジスタ３により増幅された高周波信号を増幅してドレイン電極に出力する最終段の増幅素子であり、ゲート接地トランジスタ６は耐圧が高いトランジスタ（例えば、耐圧が３．３Ｖのトランジスタ）を用いて構成されている。
出力端子９は最終段のゲート接地トランジスタ６のドレイン電極と接続され、ゲート接地トランジスタ６により増幅された高周波信号を出力する端子である。
負荷素子１０は一端がゲート接地トランジスタ６のドレイン電極と接続され、他端が電源端子１１と接続されている抵抗又はインダクタの素子である。
【００１５】
次に動作について説明する。
ゲート電圧端子１から高周波信号が入力されると、その高周波信号はソース接地トランジスタ２のゲート電極に入力される。
ソース接地トランジスタ２は、ゲート電極から高周波信号を入力すると、その高周波信号を増幅し、増幅後の高周波信号をドレイン電極に出力する。
【００１６】
１段目のゲート接地トランジスタ３は、ソース電極からソース接地トランジスタ２により増幅された高周波信号を入力すると、その高周波信号を増幅し、増幅後の高周波信号をドレイン電極に出力する。
ゲート接地トランジスタ３が複数段カスコード接続されている場合、ソース電極から前段のゲート接地トランジスタ３により増幅された高周波信号を入力すると、その高周波信号を増幅し、増幅後の高周波信号をドレイン電極に出力する。
最終段のゲート接地トランジスタ６は、ソース電極から前段のゲート接地トランジスタ３により増幅された高周波信号を入力すると、その高周波信号を増幅し、増幅後の高周波信号をドレイン電極に出力する。
最終段のゲート接地トランジスタ６のドレイン電極から出力された高周波信号は、出力端子９から出力される。
【００１７】
ここで、図２はこの発明の実施の形態１による高出力増幅器の効果を説明するグラフ図である。
図２では、耐圧が低いトランジスタ（ゲート長Ｌｇが０．１３μｍで、耐圧が１．５Ｖのトランジスタ：以下、「１．５ＶＴｒ」という）と、耐圧が高いトランジスタ（ゲート長Ｌｇが０．３５μｍで、耐圧が３．３Ｖのトランジスタ：「３．３ＶＴｒ」という）とをカスコード接続している３種類の高出力増幅器を例示している。ただし、トランジスタの耐圧は素子構造により異なる。
【００１８】
具体的には、以下の高出力増幅器を例示している。
Ａ：ソース接地トランジスタ（１．５ＶＴｒ）と、ゲート接地トランジスタ（３．３ＶＴｒ）とがカスコード接続されている２段の高出力増幅器
Ｂ：ソース接地トランジスタ（１．５ＶＴｒ）と、ゲート接地トランジスタ（１．５ＶＴｒ）と、ゲート接地トランジスタ（１．５ＶＴｒ）とがカスコード接続されている３段の高出力増幅器
Ｃ：ソース接地トランジスタ（１．５ＶＴｒ）と、ゲート接地トランジスタ（１．５ＶＴｒ）と、ゲート接地トランジスタ（３．３ＶＴｒ）とがカスコード接続されている３段の高出力増幅器
また、図２では、高出力増幅器Ａ，Ｂ，Ｃにおいて、トランジスタの耐圧を考慮しない場合の出力電力（１ｄＢコンプレッションポイントでの出力電力：図中、「Ｐ１ｄＢ」）と、トランジスタの耐圧を考慮した場合の出力電力（Ｐｏｕｔ）を例示している。
【００１９】
３種類の高出力増幅器Ａ，Ｂ，Ｃの出力電力を相互に比較すると、Ｐ１ｄＢが最も高いのが高出力増幅器Ａの１６．９ｄＢｍ、Ｐ１ｄＢが次に高いのが高出力増幅器Ｃの１５．０ｄＢｍ、Ｐ１ｄＢが最も低いのが高出力増幅器Ｂの１２．４ｄＢｍである。
【００２０】
図３は３種類の高出力増幅器Ａ，Ｂ，ＣのＰ１ｄＢにおける各トランジスタのドレイン−ソース間に印加される電圧スイングの最大値を示すグラフ図である。
図において、△はソース接地トランジスタのＰ１ｄＢでのドレイン−ソース間電圧、□は１段目のゲート接地トランジスタのＰ１ｄＢでのドレイン−ソース間電圧、●は最終段のゲート接地トランジスタのＰ１ｄＢでのドレイン−ソース間電圧である。
【００２１】
各トランジスタのドレイン−ソース間の耐圧は、１．５ＶＴｒでは１．７Ｖ、３．３ＶＴｒでは４．０Ｖであり、この電圧を超えてトランジスタを使用することはできない。
図３において、Ｐ１ｄＢ時に耐圧をオーバーして電圧が印加されているのは、高出力増幅器Ａのソース接地トランジスタ（１．５ＶＴｒ）及びゲート接地トランジスタ（３．３ＶＴｒ）と、高出力増幅器Ｂの最終段のゲート接地トランジスタ（１．５ＶＴｒ）であり、高出力増幅器Ｃの各トランジスタは、いずれも耐圧を満足している。
【００２２】
トランジスタは耐圧以下で使用する必要があり、耐圧を考慮すると、図２に示すように、Ｐｏｕｔが最も高いのが高出力増幅器Ｃの１５．０ｄＢｍ、Ｐｏｕｔが次に高いのが高出力増幅器Ａの５．１ｄＢｍ、Ｐｏｕｔが最も低いのが高出力増幅器Ｂの−０．４ｄＢｍである。
このように、Ｐ１ｄＢ付近では、高出力増幅器Ａのソース接地トランジスタ及びゲート接地トランジスタが耐圧をオーバーし、高出力増幅器Ｂの最終段のゲート接地トランジスタが耐圧をオーバーしている。このため、高出力増幅器Ａ，Ｂの場合、耐圧を満足する範囲では最大出力電力が低くなる。
【００２３】
図４は３種類の高出力増幅器Ａ，Ｂ，Ｃの線形利得（Ｌｉｎｅａｒ  ａｇａｉｎ）を示すグラフ図である。
３種類の高出力増幅器Ａ，Ｂ，Ｃの線形利得を相互に比較すると、線形利得が最も高いのが高出力増幅器Ｂの１９．６ｄＢ、線形利得が次に高いのが高出力増幅器Ｃの１７．３ｄＢ、線形利得が最も低いのが高出力増幅器Ａの１５．２ｄＢである。
この結果は、利得が高い１．５ＶＴｒを多く用いている高出力増幅器Ｂの全体の利得が高くなることを示している。
【００２４】
図５は３種類の高出力増幅器Ａ，Ｂ，Ｃの電力付加効率（ＰＡＥ）を示すグラフ図である。
図において、●は耐圧を考慮していない場合のＰＡＥ、□は耐圧を考慮した場合のＰＡＥである。
３種類の高出力増幅器Ａ，Ｂ，Ｃの電力付加効率ＰＡＥを相互に比較すると、耐圧を考慮していない場合は、電力付加効率ＰＡＥが最も高いのが高出力増幅器Ａの２４％であるが、耐圧を考慮すると、電力付加効率ＰＡＥが最も高いのが高出力増幅器Ｃの１７．６％になる。
【００２５】
上記の比較結果を考慮すると、ソース接地トランジスタと２段以上のゲート接地トランジスタをカスコード接続している高出力増幅器の場合、ソース接地トランジスタとして、耐圧が低いトランジスタ（１．５ＶＴｒ）を用い、最終段のゲート接地トランジスタとして、耐圧が高いトランジスタ（３．３ＶＴｒ）を用いることで、高出力化、高利得化及び高効率化を実現することができる。
【００２６】
図６はこの発明の実施の形態１による高出力増幅器を構成する低耐圧トランジスタ（１．５ＶＴｒ）と高耐圧トランジスタ（３．３ＶＴｒ）の組み合わせを示す表図であり、諸条件（例えば、電源電圧、所望の出力電力、利得、効率）に応じて、いずれかの組み合わせを選択すればよい。
【００２７】
以上で明らかなように、この実施の形態１によれば、ゲート接地トランジスタを複数段カスコード接続し、最終段のゲート接地トランジスタ６をソース接地トランジスタ２より耐圧が高いトランジスタ（３．３ＶＴｒ）を用いて構成したので、ソース接地トランジスタ２や最終段以外のゲート接地トランジスタ３を耐圧が低いトランジスタ（１．５ＶＴｒ）を用いて構成しても、耐圧のオーバーを回避することができるようになり、その結果、高周波化と高出力化の両立を図ることができる効果を奏する。
【００２８】
実施の形態２．
図７はこの発明の実施の形態２による高出力増幅器を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
増幅回路２１は高周波信号を増幅する部位であり、ソース接地トランジスタ２及びゲート接地トランジスタ３，６などから構成されている。
バイアス回路２２はバイアス回路用トランジスタ２３〜２５及び抵抗２６〜２８から構成されており、ゲート接地トランジスタ３，６のバイアス電圧を設定する回路である。
【００２９】
次に動作について説明する。
増幅回路２１におけるソース接地トランジスタ２及びゲート接地トランジスタ３，６の動作は、上記実施の形態１と同様であるため説明を省略する。
図７の例では、バイアス回路２２のバイアス回路用トランジスタ２３が１．５ＶＴｒから構成され、バイアス回路用トランジスタ２４が１．５ＶＴｒ又は３．３ＶＴｒから構成されている。
また、バイアス回路用トランジスタ２５が３．３ＶＴｒから構成されている。
【００３０】
この場合、ゲート接地トランジスタ３のゲート電極には、ダイオード接続されたバイアス回路用トランジスタ２３，２４の２段分の電圧が印加される。
増幅回路２１におけるゲート接地トランジスタがｎ段のカスコード構成とすると、最終段のゲート接地トランジスタ６のゲート電極には、ダイオード接続されたバイアス回路用トランジスタ２３の電圧とバイアス回路用トランジスタ２４，２５のｎ段分の電圧が印加される。
即ち、抵抗２８の抵抗値がＲｂ（Ω）、その抵抗２８を流れる電流がＩｂ（Ａ）であるとすると、最終段のゲート接地トランジスタ６のゲート電極には、Ｖｄｄ−Ｒｂ×Ｉｂの電圧（Ｖ）が印加される。したがって、最終段のゲート接地トランジスタ６のゲート電極の電圧は、電源端子１１の電源電圧Ｖｄｄ以下に設定される。
【００３１】
ここで、図８はこの発明の実施の形態２による高出力増幅器の効果を説明するグラフ図である。
図８では、ソース接地トランジスタ２として１．５ＶＴｒを用い、１段目のゲート接地トランジスタ３として１．５ＶＴｒを用い、２段目のゲート接地トランジスタ６として３．３ＶＴｒを用いた２段カスコード構成において、３．３Ｖの電源電圧を印加した場合の特性を示している。
【００３２】
図において、Ｆ１は２段目のゲート接地トランジスタ６のゲート電圧（Ｖｇｇ３）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）の特性、Ｆ２は２段目のゲート接地トランジスタ６のゲート電圧（Ｖｇｇ３）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時のソース接地トランジスタ２のドレイン−ソース間電圧の特性である。
また、Ｆ３は２段目のゲート接地トランジスタ６のゲート電圧（Ｖｇｇ３）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時の１段目のゲート接地トランジスタ３のドレイン−ソース間電圧の特性、Ｆ４は２段目のゲート接地トランジスタ６のゲート電圧（Ｖｇｇ３）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時の２段目のゲート接地トランジスタ６のドレイン−ソース間電圧の特性である。
【００３３】
Ｐ１ｄＢの特性Ｆ１は、図８に示すように、２段目のゲート接地トランジスタ６のゲート電圧（Ｖｇｇ３）を３．３Ｖの電源電圧Ｖｄｄより少し低い値（ここでは３．１５Ｖ程度）に設定した場合に最も高い値となる。
即ち、最終段のゲート接地トランジスタ６のゲート電圧を増幅器の電源電圧Ｖｄｄ以下に設定することで、最も高いＰ１ｄＢを得ることができる。また、このとき、Ｐ１ｄＢの特性Ｆ２〜Ｆ４では、各トランジスタが耐圧以下の電圧しか印加されておらず、耐圧を満足している。
【００３４】
以上で明らかなように、この実施の形態２によれば、最終段のゲート接地トランジスタ６のゲート電極に電源電圧Ｖｄｄ以下の電圧を印加するバイアス回路２２を設けるように構成したので、耐圧のオーバーを招くことなく、Ｐ１ｄＢの特性Ｆ１を高めることができる効果を奏する。
【００３５】
実施の形態３．
図９はこの発明の実施の形態３による高出力増幅器を示す構成図であり、図において、図７と同一符号は同一または相当部分を示すので説明を省略する。
バイアス回路３１はバイアス回路用トランジスタ２３〜２５及び抵抗２６，２７，３２（または抵抗２６，２７、ダイオード３３）から構成されており、ゲート接地トランジスタ３，６のバイアス電圧を設定する回路である。
【００３６】
次に動作について説明する。
図９の場合、ゲート接地トランジスタ３のゲート電極には、ダイオード接続されたバイアス回路用トランジスタ２３，２４の２段分の電圧が印加される。
また、最終段のゲート接地トランジスタ６のゲート電極には、電源端子１１の電源電圧Ｖｄｄが印加される。
このとき、抵抗３２の抵抗値がＲｂｇ（Ω）、その抵抗３２を流れる電流がＩｂ（Ａ）、バイアス回路３１のダイオード１段分（バイアス回路用トランジスタ１段分）の電圧がＶｔｈであるとすると、ゲート接地トランジスタ３のゲート電極には、電圧Ｖｇｓ＿ｃｓ（＝２×Ｖｔｈ＋Ｒｂｇ×Ｉｂ）が印加される。ただし、抵抗３２の抵抗値Ｒｂｇ（Ω）は、Ｒｂｇ×Ｉｂ≦Ｖｔｈを満足する値に設定されているものとする。
【００３７】
ここで、バイアス回路３１のダイオード電圧Ｖｔｈが、Ｖｔｈ≒Ｖｇｓ＿ｃｓ（ソース接地トランジスタ２のゲート−ソース間電圧）であるとすると、ゲート接地トランジスタ３のゲート電圧は２×Ｖｇｓ＿ｃｓ＋Ｒｂｇ×Ｉｂ（Ｖ）となる。
ゲート接地トランジスタ３のゲート−ソース間電圧を同じくＶｇｓ＿ｃｓとすると（ソース接地トランジスタ２とゲート接地トランジスタ３のゲート長及びゲート幅が同じであれば、ゲート−ソース間電圧（Ｖｇｓ）が等しくなるが、ゲート長及びゲート幅が異なれば、ゲート−ソース間電圧（Ｖｇｓ）は等しくはならない）、ソース接地トランジスタ２のドレイン−ソース間電圧Ｖｄｓ＿ｃｓが、Ｖｇｓ＿ｃｓだけ低い値のＶｇｓ＿ｃｓ＋Ｒｂｇ×Ｉｂとなる。
したがって、ソース接地トランジスタ２のドレイン−ソース間電圧Ｖｄｓ＿ｃｓは、Ｖｇｓ＿ｃｓ＜Ｖｄｓ＿ｃｓ＜２×Ｖｇｓ＿ｃｓとなる電圧に設定されることになる。
図９の例では、抵抗３２を用いているものについて示したが、抵抗３２をダイオード３３に置き換えても同様の電圧に設定することができる。
【００３８】
ここで、図１０はこの発明の実施の形態３による高出力増幅器の効果を説明するグラフ図である。
図１０では、ソース接地トランジスタ２として１．５ＶＴｒを用い、１段目のゲート接地トランジスタ３として１．５ＶＴｒを用い、２段目のゲート接地トランジスタ６として３．３ＶＴｒを用いた２段カスコード構成において、３．３Ｖの電源電圧を印加した場合の特性を示している。
【００３９】
図において、Ｆ１１はソース接地トランジスタ２の直流ドレイン−ソース間電圧（Ｖｄｓ＿ｃｓ）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）の特性、Ｆ１２はソース接地トランジスタ２の直流ドレイン−ソース間電圧（Ｖｄｓ＿ｃｓ）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時のソース接地トランジスタ２のドレイン−ソース間電圧の特性である。
また、Ｆ１３はソース接地トランジスタ２の直流ドレイン−ソース間電圧（Ｖｄｓ＿ｃｓ）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時の１段目のゲート接地トランジスタ３のドレイン−ソース間電圧の特性、Ｆ１４はソース接地トランジスタ２の直流ドレイン−ソース間電圧（Ｖｄｓ＿ｃｓ）に対する１ｄＢコンプレッション出力電力（Ｐ１ｄＢ）時の２段目のゲート接地トランジスタ６のドレイン−ソース間電圧の特性である。
【００４０】
図１０のＰ１ｄＢの特性Ｆ１１が示すように、ソース接地トランジスタ２のゲート−ソース間電圧Ｖｇｓ＿ｃｓを約０．６Ｖとすると、ソース接地トランジスタ２の直流ドレイン−ソース間電圧（Ｖｄｓ＿ｃｓ）は、Ｖｇｓ＿ｃｓ＜Ｖｄｓ＿ｃｓ＜２×Ｖｇｓ＿ｃｓの範囲である０．６〜１．２Ｖの電圧になる。図１０の例では、約１．０Ｖに設定したときに最も高い値になる。また、このとき、Ｐ１ｄＢの特性Ｆ１２〜Ｆ１４では、各トランジスタが耐圧以下の電圧しか印加されておらず、耐圧を満足している。
【００４１】
以上で明らかなように、この実施の形態３によれば、ソース接地トランジスタ２のゲート電極とソース電極の間に、そのソース接地トランジスタ２のドレイン電極とソース電極間に印加する電圧より高く、その電圧の２倍の電圧より低い電圧を印加するバイアス回路３１を設けるように構成したので、耐圧のオーバーを招くことなく、Ｐ１ｄＢの特性Ｆ１を高めることができる効果を奏する。
【００４２】
実施の形態４．
図１１はこの発明の実施の形態４による高出力増幅器を示す構成図であり、図において、図７及び図９と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態２では、最終段のゲート接地トランジスタ６のゲート電極に電源電圧Ｖｄｄ以下の電圧を印加するバイアス回路２２を設け、上記実施の形態３では、ソース接地トランジスタ２のゲート電極とソース電極の間に、そのソース接地トランジスタ２のドレイン電極とソース電極間に印加する電圧より高く、その電圧の２倍の電圧より低い電圧を印加するバイアス回路３１を設けるものについて示したが、図１１に示すように、最終段のゲート接地トランジスタ６のゲート電極に電源電圧Ｖｄｄ以下の電圧を印加し、かつ、ソース接地トランジスタ２のゲート電極とソース電極の間に、そのソース接地トランジスタ２のドレイン電極とソース電極間に印加する電圧より高く、その電圧の２倍の電圧より低い電圧を印加するバイアス回路４１を設けるようにしてもよい。
この場合、上記実施の形態２の効果と上記実施の形態３の効果を合わせて得ることができるので、更に高いＰ１ｄＢを得ることができる。
【００４３】
実施の形態５．
図１２はこの発明の実施の形態５による高出力増幅器を示す構成図であり、図１の高出力増幅器を差動化したものである。
ゲート電圧端子１は正相の高周波信号を入力する端子であり、ゲート電圧端子１ａは逆相の高周波信号を入力する端子である。
ソース接地トランジスタ２ａはソース接地トランジスタ２に相当するトランジスタである。ソース接地トランジスタ２ａはゲート電極がゲート電圧端子１ａと接続されるとともに、ソース電極がグランド端子と接続されており、ゲート電極から逆相の高周波信号を入力すると、その高周波信号を増幅してドレイン電極に出力する増幅素子であり、ソース接地トランジスタ２ａは耐圧が低いトランジスタ（例えば、耐圧が１．５Ｖのトランジスタ）を用いて構成されている。
【００４４】
ゲート接地トランジスタ３ａはゲート接地トランジスタ３に相当するトランジスタである。ゲート接地トランジスタ３ａはゲート電極がゲート電圧端子５ａ及びキャパシタンス４ａと接続されて高周波的にゲート接地されており、また、ソース電極がソース接地トランジスタ２ａのドレイン電極と接続され、ソース接地トランジスタ２ａにより増幅された高周波信号を増幅してドレイン電極に出力する増幅素子であり、ゲート接地トランジスタ３ａは耐圧が低いトランジスタ（例えば、耐圧が１．５Ｖのトランジスタ）、または、耐圧が高いトランジスタ（例えば、耐圧が３．３Ｖのトランジスタ）を用いて構成されている。
また、図１２では、ゲート接地トランジスタ３ａが１つだけ示されているが、通常は、複数個のゲート接地トランジスタ３ａがカスコード接続されている。
【００４５】
最終段のゲート接地トランジスタ６ａはゲート接地トランジスタ６に相当するトランジスタである。ゲート接地トランジスタ６ａはゲート電極がゲート電圧端子８ａ及びキャパシタンス７ａと接続されて高周波的にゲート接地されており、また、ソース電極がゲート接地トランジスタ３ａのドレイン電極と接続され、ゲート接地トランジスタ３ａにより増幅された高周波信号を増幅してドレイン電極に出力する最終段の増幅素子であり、ゲート接地トランジスタ６ａは耐圧が高いトランジスタ（例えば、耐圧が３．３Ｖのトランジスタ）を用いて構成されている。
出力端子９ａは最終段のゲート接地トランジスタ６ａのドレイン電極と接続され、ゲート接地トランジスタ６ａにより増幅された高周波信号を出力する端子である。
負荷素子１０ａは負荷素子１０に相当する素子であり、負荷素子１０ａは一端がゲート接地トランジスタ６ａのドレイン電極と接続され、他端が電源端子１１と接続されている抵抗又はインダクタの素子である。
【００４６】
図１２に示すように、高出力増幅器を差動化することにより、正相側のソース接地トランジスタ２のソース電極と、逆相側のソース接地トランジスタ２ａのソース電極とが共通化された点が仮想グランドとなるため、仮想グランドからグランドパッドまでの配線のインダクタンスや、グランドパットからパッケージのリードに繋がるワイヤーのインダクタンスなどの影響が無くなる。この結果、グランドパッドを削減することができることからＩＣチップの小型化を図ることができるようになる。また、ソース接地トランジスタ２のソースインダクタンスを低減することができるため、高出力増幅器の高利得化、高出力化及び高効率化を図ることができる。
【００４７】
ここでは、図１の高出力増幅器を差動化するものについて示したが、図７、図９及び図１１の高出力増幅器を差動化するようにしてもよい。図１３は図７の高出力増幅器を差動化したものである。
【００４８】
実施の形態６．
図１４はこの発明の実施の形態６による高出力増幅器を示す構成図であり、図において、図１２と同一符号は同一または相当部分を示すので説明を省略する。
キャパシタンス５１は一端がソース接地トランジスタ２，２ａのソース電極及びグランド端子５２と接続され、他端がゲート接地トランジスタ３，３ａのゲート電極及び抵抗５３と接続されている。
キャパシタンス５４は一端がゲート接地トランジスタ６，６ａのゲート電極及び抵抗５５と接続され、他端がキャパシタンス５６及びグランド端子５７と接続されている。
キャパシタンス５６は一端がキャパシタンス５４及びグランド端子５７と接続され、他端が電源端子１１及び抵抗１０，１０ａと接続されている。なお、６０は仮想グランドを構成している。
【００４９】
図１４に示すように、最終段のゲート接地トランジスタ６，６ａのゲート接地容量のＧＮＤ端子を電源端子１１側のグランド端子５７に接続し、最終段以外のゲート接地トランジスタ３のゲート接地容量のＧＮＤ端子をソース接地トランジスタ２側のグランド端子５２に接続することにより、カスコードの段数を重ねることでグランド端子５２から遠くなった最終段のゲート接地トランジスタ６，６ａのゲート接地容量のＧＮＤ端子を近いグランド端子５７に接地することができるようになる。この結果、そのゲート接地容量からグランドまでのメタル配線による寄生容量やインダクタンス成分を減らすことができるので、増幅器としての寄生発振に対する安定性を増やすことができる。また、最も出力が大きい最終段のゲート接地トランジスタ６，６ａのゲート接地容量のグランド端子を分離することで、前段のトランジスタへの信号の回り込みを抑えることができる。
【００５０】
実施の形態７．
図１５はこの発明の実施の形態７による高出力増幅器を実現するレイアウトパターンを示すレイアウト図である。図１５では２段カスコード構成の例を示している。ただし、差動回路において、正相逆相で対称な部分については説明を省略する。
図において、正相入力パッド１０１はゲート電圧端子１に相当し、正相の高周波信号を入力するパッドである。
逆相入力パッド１０１ａはゲート電圧端子１ａに相当し、逆相の高周波信号を入力するパッドである。
正相出力パッド１０２は出力端子９に相当し、増幅後の正相の高周波信号を出力するパッドである。
逆相出力パッド１０２ａは出力端子９ａに相当し、増幅後の逆相の高周波信号を出力するパッドである。
【００５１】
グランドパッド１０３はグランド端子５２に相当し、グランドメタルパターン１０４が接続されているパッドである。
キャパシタンス１０５はキャパシタンス５１に相当し、ゲート接地トランジスタ３，３ａのゲート電極を共通化するメタル配線１０６の中点に配置されている。
キャパシタンス１０７はキャパシタンス５４に相当し、ゲート接地トランジスタ６，６ａのゲート電極を共通化するメタル配線１０８の中点に配置されている。
【００５２】
図１５に示すように、グランドメタルパターン１０４を差動トランジスタの中点に配置することにより、各段のゲート接地容量をトランジスタのゲート電極を共通化するメタル配線１０６，１０８の中点に接続することができる。
この接続点が仮想グランドになり、この仮想グランドからグランドパッド１０３（または電源パッド）までの配線のインダクタンスや、グランドパット１０３（または電源パッド）からパッケージのリードに繋がるワイヤーのインダクタンスなどの影響を無くすことができる。この結果、高出力増幅器の寄生発振に対する安定性を増やすことができる。また、グランドパッドを削減することができることからＩＣチップの小型化を図ることができる。
【００５３】
実施の形態８．
図１６はこの発明の実施の形態８による高出力増幅器を実現するレイアウトパターンを示すレイアウト図である。図１６では２段カスコード構成の例を示している。ただし、差動回路において、正相逆相で対称な部分については説明を省略する。図において、図１５と同一符号は同一または相当部分を示すので説明を省略する。
グランドパッド１０９はグランド端子５７に相当し、グランドメタルパターン１１０が接続されているパッドである。
【００５４】
図１６に示すように、グランドメタルパターン１０４，１１０を差動トランジスタの中点に配置することにより、各段のゲート接地容量をトランジスタのゲート電極を共通化するメタル配線１０６，１０８の中点に接続することができる。
この接続点が仮想グランドになり、この仮想グランドからグランドパッド１０３，１０９（または電源パッド）までの配線のインダクタンスや、グランドパット１０３，１０９（または電源パッド）からパッケージのリードに繋がるワイヤーのインダクタンスなどの影響を無くすことができる。この結果、高出力増幅器の寄生発振に対する安定性を増やすことができる。また、グランドパッドを削減することができることからＩＣチップの小型化を図ることができる。
また、最も出力が大きい最終段のゲート接地容量のグランド端子を分離することで、前段のトランジスタへの信号の回り込みを抑えることができる。
【図面の簡単な説明】
【００５５】
【図１】この発明の実施の形態１による高出力増幅器を示す構成図である。
【図２】この発明の実施の形態１による高出力増幅器の効果を説明するグラフ図である。
【図３】３種類の高出力増幅器Ａ，Ｂ，ＣのＰ１ｄＢにおける各トランジスタのドレイン−ソース間に印加される電圧スイングの最大値を示すグラフ図である。
【図４】３種類の高出力増幅器Ａ，Ｂ，Ｃの線形利得（Ｌｉｎｅａｒ  ａｇａｉｎ）を示すグラフ図である。
【図５】３種類の高出力増幅器Ａ，Ｂ，Ｃの電力付加効率（ＰＡＥ）を示すグラフ図である。
【図６】この発明の実施の形態１による高出力増幅器を構成する低耐圧トランジスタ（１．５ＶＴｒ）と高耐圧トランジスタ（３．３ＶＴｒ）の組み合わせを示す表図である。
【図７】この発明の実施の形態２による高出力増幅器を示す構成図である。
【図８】この発明の実施の形態２による高出力増幅器の効果を説明するグラフ図である。
【図９】この発明の実施の形態３による高出力増幅器を示す構成図である。
【図１０】この発明の実施の形態３による高出力増幅器の効果を説明するグラフ図である。
【図１１】この発明の実施の形態４による高出力増幅器の効果を説明するグラフ図である。
【図１２】この発明の実施の形態５による高出力増幅器の効果を説明するグラフ図である。
【図１３】この発明の実施の形態５による高出力増幅器の効果を説明するグラフ図である。
【図１４】この発明の実施の形態６による高出力増幅器の効果を説明するグラフ図である。
【図１５】この発明の実施の形態７による高出力増幅器を実現するレイアウトパターンを示すレイアウト図である。
【図１６】この発明の実施の形態８による高出力増幅器を実現するレイアウトパターンを示すレイアウト図である。
【符号の説明】
【００５６】
１，１ａ  ゲート電圧端子、２，２ａ  ソース接地トランジスタ、３，３ａ  ゲート接地トランジスタ、４，４ａ  キャパシタンス、５，５ａ  ゲート電圧端子、６，６ａ  最終段のゲート接地トランジスタ、７，７ａ  キャパシタンス、８，８ａ  ゲート電圧端子、９，９ａ  出力端子、１０  負荷素子、２１  増幅回路、２２  バイアス回路、２３〜２５  バイアス回路用トランジスタ、２６〜２８  抵抗２、３１  バイアス回路、３２  抵抗、３３  ダイオード、４１  バイアス回路、５１  キャパシタンス、５２  グランド端子、５３  抵抗、５４  キャパシタンス、５５  抵抗、５６  キャパシタンス、５７  グランド端子、６０  仮想グランド、１０１  正相入力パッド、１０１ａ  逆相入力パッド、１０２  正相出力パッド、１０２ａ  逆相出力パッド、１０３  グランドパッド、１０４  グランドメタルパターン、１０５  キャパシタンス、１０６  メタル配線、１０７  キャパシタンス、１０８  メタル配線、１０９  グランドパッド、１１０  グランドメタルパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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