(57)【要約】【課題】スリープモード時の消費電力をより低減する。【解決手段】半導体記憶装置は、初期化データを用いて動作する半導体記憶装置であって、初期化データをラッチするラッチ回路１７と、複数のメモリセルを有し、かつデータを格納する第１の領域と第２の領域とを有するメモリセルアレイ１１と、ラッチ回路１７にアクセスする機能を有し、かつラッチ回路１７から転送された初期化データを第２領域に転送し、かつ第２の領域から転送された初期化データをラッチ回路１７に転送するバッファ回路１５とを含む。【選択図】      図１
2007265557.tif 000002
【特許請求の範囲】
【請求項１】
初期化データを用いて動作する半導体記憶装置であって、
前記初期化データをラッチするラッチ回路と、
複数のメモリセルを有し、かつデータを格納する第１の領域と第２の領域とを有するメモリセルアレイと、
前記ラッチ回路にアクセスする機能を有し、かつ前記ラッチ回路から転送された初期化データを前記第２領域に転送し、かつ前記第２の領域から転送された初期化データを前記ラッチ回路に転送するバッファ回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ラッチ回路及び前記バッファ回路は、スリープモード時に、電源の供給が停止されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記バッファ回路は、スリープモードに入る前に、前記ラッチ回路から転送された初期化データを前記第２領域に転送し、かつ前記スリープモードから抜けた後に、前記第２領域から転送された初期化データを前記ラッチ回路に転送することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第２領域に格納された前記初期化データのエラーを訂正する訂正回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、冗長セルアレイを含み、
前記初期化データは、前記メモリセルアレイ内に存在する不良セルを前記冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシデータであることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に初期化データ等を用いて動作する半導体記憶装置に関する。
【背景技術】
【０００２】
携帯電話等のモバイル機器に使用される半導体記憶装置においては、電源は投入されているがアクセスされていないメモリセルアレイやメモリバンクに接続される周辺回路の電流パスをカットすることにより、待機時の消費電力を削減する技術が使用される。このような半導体記憶装置では、アクセスされていない回路部分をスリープモードと呼ばれる低消費電力状態に設定する。このスリープモードでは、電流パスにスイッチ素子（トランジスタ等）を挿入し、このトランジスタをオン／オフさせて電流パスをカットする。
【０００３】
ところで、メモリセルアレイ内の不良セルを冗長回路で救済するリダンダンシ機能が知られている。このリダンダンシ機能に使用されるリダンダンシデータは、例えば、電源立ち上げ時に半導体記憶装置の外に配置された不揮発性素子から転送される。
【０００４】
このようなリダンダンシ機能を有する半導体記憶装置にスリープモードを適用する場合、アクセスされていないメモリセルアレイに接続される周辺回路（センスアンプ回路、ＤＱバッファ、カラムリダンダンシ回路、ＩＯバッファ、およびロウデコーダ等）への電流をカットして低消費電力化を行うことは可能である。しかし、ロウリダンダンシデータをラッチしている回路の電流パスをカットしてしまうと、ロウリダンダンシデータが失われてしまう。この場合、再度、初期化を行わなければならいため復帰に時間がかかる等の問題や、その初期化がスリープモードでないメモリセルアレイや他のマクロへのアクセスに干渉してしまう。
【０００５】
また、スリープモード時にデータを保持していなければならないラッチ回路はロウリダンダンシデータ用のラッチ回路だけでなく、動作タイミングや電圧を制御するデータ等用のラッチ回路がある。特にＤＲＡＭ（Dynamic Random Access Memory）の場合、スリープモード時に保持していなければならないデータが多いため、この回路部分への電流をカットしないと、スリープモード時の低消費電力化の妨げとなる。
【０００６】
この種の関連技術として、消費電流を低減するためのデータ保持機能を有する半導体集積回路が開示されている（特許文献１参照）。
【特許文献１】特開２００２−５６６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、スリープモード時の消費電力をより低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一視点に係る半導体記憶装置は、初期化データを用いて動作する半導体記憶装置であって、前記初期化データをラッチするラッチ回路と、複数のメモリセルを有し、かつデータを格納する第１の領域と第２の領域とを有するメモリセルアレイと、前記ラッチ回路にアクセスする機能を有し、かつ前記ラッチ回路から転送された初期化データを前記第２領域に転送し、かつ前記第２の領域から転送された初期化データを前記ラッチ回路に転送するバッファ回路とを具備する。
【発明の効果】
【０００９】
本発明によれば、スリープモード時の消費電力をより低減することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図である。ＤＲＡＭマクロとは、メモリとして機能するブロックを表し、メモリセルアレイ、デコーダ回路及びセンスアンプ回路等を有する。ＤＲＡＭマクロ１０には、外部回路から初期化データが供給される。
【００１２】
具体的には、初期化データは、電源立ち上げ時（初期化時）に、ＤＲＡＭマクロ１０の外に配置された不揮発性素子ＲＯＭ（Read Only Memory）から読み出される。以下、初期化データをＲＯＭデータと称する。不揮発性素子ＲＯＭとしては、例えばフューズ素子が用いられる。フューズ素子は、配置上の制約が多く、また多数のデータをまとめて圧縮した方がフューズ素子の数は少なくてすむので、ＤＲＡＭマクロ１０の外にフューズ素子を配置し、電源立ち上げ時にＲＯＭデータをＤＲＡＭマクロ１０に転送する方式をとることが多い。
【００１３】
ＲＯＭデータ（初期化データ）としては、冗長セルアレイを用いた不良セルの救済を行うためのリダンダンシ情報などがそれにあたる。以下、リダンダンシ救済を一例として説明する。
【００１４】
ＤＲＡＭマクロ１０は、複数のメモリセルアレイ１１−１およびＲＯＭデータ格納機能付きメモリセルアレイ１１−２を備えている。図２は、図１に示したメモリセルアレイ１１−１，１１−２の構成を示すブロック図である。
【００１５】
メモリセルアレイ１１−１，１１−２は、複数のメモリセルＭＣから構成されている。各メモリセルアレイ１１−１，１１−２には、それぞれが列（カラム）方向に延在するように、例えば１０２４本のビット線ＢＬ（すなわち、５１２のビット線対ＢＬｔ<０>〜ＢＬｔ<５１１>，ＢＬｃ<０>〜ＢＬｃ<５１１>）が配置されている。
【００１６】
また、各メモリセルアレイ１１−１，１１−２には、それぞれが行（ロウ）方向に延在するように、例えば５１２本のワード線ＷＬ<０>〜ＷＬ<５１１>と、例えば４本のスペアワード線ＳＷＬ<０>〜ＳＷＬ<３>とが配置されている。さらに、メモリセルアレイ１１−２には、行方向に延在するように、例えば１本のＲＯＭデータ用ワード線ＲＷＬが配置されている。
【００１７】
このように、ＤＲＡＭマクロ１０は、複数のビット線対ＢＬｔ，ＢＬｃを有する相補型ビット線構造を有しており、活性化されたワード線に接続されたメモリセルが接続されていないビット線（例えばワード線ＷＬ<０>が活性化された場合はビット線ＢＬｔ<０>）がリファレンスビット線として使用される。
【００１８】
ビット線とワード線との交差点には、メモリセルＭＣが配置されている。メモリセルＭＣとしては、例えばＤＲＡＭセルが用いられる。ＤＲＡＭセルは、メモリセルトランジスタＣＴとメモリセルキャパシタＣＣとにより構成されている。メモリセルキャパシタＣＣの一方の電極は、プレート線ＰＬに接続されている。メモリセルキャパシタＣＣの他方の電極は、メモリセルトランジスタＣＴを介してビット線に接続されている。メモリセルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００１９】
ところで、ＤＲＡＭマクロ１０は、不良セルの救済を行うためのリダンダンシ回路を備えている。通常、不良セルは、不良セルを含むメモリセルアレイ内の行単位、あるいは列単位で冗長セルと置き換えられる。行単位で置き換えが行われる場合、つまりロウリダンダンシ（Row Redundancy）方式の場合には、ロウアドレスがフューズ素子にプログラムされる。列単位で置き換えが行われる場合、つまりカラムリダンダンシ（Column Redundancy）方式の場合には、カラムアドレスがフューズ素子にプログラムされる。本実施形態では、本発明をロウリダンダンシに適用した場合を一例として説明する。
【００２０】
メモリセルアレイ内に不良セルが存在する場合には、前述したスペアワード線ＳＷＬが用いられる。スペアワード線ＳＷＬには、この不良セルと置き換えて使用される複数の冗長メモリセルが接続されている。
【００２１】
メモリセルアレイ１１−２は、ＲＯＭデータ用ワード線ＲＷＬを有している点が他のメモリセルアレイ１１−１と異なっている。ワード線ＲＷＬには、スリープモード時に、ストックが必要なＲＯＭデータが格納される。なお、スリープモードとは、低消費電力状態、あるいは内部電源停止状態をいう。低消費電力状態とは、回路部分への電流パスをカットして電流供給を停止し、かつメモリセルアレイに蓄えているデータを保持している状態である。
【００２２】
ＲＯＭデータ用ラッチ回路１７には、FIN線を介してＲＯＭデータが供給される。ＲＯＭデータ用ラッチ回路１７は、このＲＯＭデータをラッチする。そして、ＲＯＭデータ用ラッチ回路１７は、このラッチしたＲＯＭデータを対応するロウデコーダ１６に供給する。
【００２３】
アドレス制御回路１８には、外部からアドレス信号ＡＤが入力されている。アドレス制御回路１８は、アドレス信号ＡＤに基づいて、内部アドレス信号を生成する。この内部アドレス信号には、内部ロウアドレス信号RAIが含まれる。アドレス制御回路１８により生成されたロウアドレス信号RAIは、ロウデコーダ１６に供給される。
【００２４】
各メモリセルアレイ１１−１に配置されたワード線には、ロウデコーダ１６が接続されている。ロウデコーダ１６には、内部ロウアドレス信号RAIとＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシ情報としてのＲＯＭデータが入力されている。アドレス制御回路１８は、外部から入力されるアドレス信号ＡＤに対応する内部ロウアドレス信号RAIを各セルアレイのロウデコーダ１６に対して発行する。各メモリセルアレイ１１−１に接続されたロウデコーダ１６は、内部ロウアドレス信号RAIを受けて、自分が受け持つアドレスならば以下の動作に入ってメモリセルアレイ１１−１内のワード線を活性化する。
【００２５】
まず、ロウデコーダ１６は、内部ロウアドレス信号RAIとＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシ情報とを比較する。一致していなければ入力された内部ロウアドレス信号RAIに対応したワード線ＷＬを活性化する。内部ロウアドレス信号RAIがＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシ情報と一致していれば内部ロウアドレス信号RAIに対応するワード線ＷＬの活性化を中止して、スペア領域のワード線ＳＷＬを活性化する。このように、ＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシ情報と入力されたロウアドレス信号RAIとを比較する事により冗長機能を実現している。
【００２６】
メモリセルアレイ１１−２に接続されたロウデコーダ１６には、アドレス制御回路１８から発行されたワード線ＲＷＬ活性化信号RWLAが入力されている。アドレス制御回路１８は、シーケンサ１９からのＲＯＭデータ用ワード線ＲＷＬアクセス信号を受けて信号RWLAを活性化する。
【００２７】
信号RWLAが活性化されると、メモリセルアレイ１１−２に接続されたロウデコーダ１６は、ＲＯＭデータ用ワード線ＲＷＬを活性化する。このように、メモリセルアレイ１１−２に接続されたロウデコーダ１６は、メモリセルアレイ１１−１に接続されたロウデコーダ１６が有する機能に加えて、ワード線ＲＷＬをアクセスできるようになっている。
【００２８】
センスアンプ回路１２は、メモリセルＭＣからのデータ読み出しによってそれぞれの相補ビット線に現れる微小電位差を検出して増幅する。センスアンプ回路１２により増幅されたデータは、カラム選択ゲート（ＣＳＬ）を介して下位データ線（ＤＱ線）に転送される。ＤＱ線に転送されたデータは、ＤＱバッファ１３を介して上位データ線（ＲＷＤ線）に転送される。
【００２９】
ＤＱバッファ１３は、ＲＷＤ線を通してカラムリダンダンシ回路１４およびＩＯバッファ回路１５に接続されており、最終的には入出力線ＩＯに接続されている。ＲＷＤ線に転送されたデータは、ＩＯバッファ回路１５を介して入出力線（ＩＯ）に転送され、出力データＤＯとして入出力線（ＩＯ）から外部に出力される。
【００３０】
ＩＯバッファ回路１５は、通常のＩＯバッファと異なり、ＲＯＭデータ用ラッチ回路１７にアクセスする機能を有している。このアクセスは、SFTIN線およびSFTOUT線を用いて行われる。
【００３１】
シーケンサ１９は、ＤＲＡＭマクロ１０内の各回路を制御する。すなわち、シーケンサ１９は、ＤＲＡＭマクロ１０内の各回路を制御するための制御信号を生成し、この制御信号を各回路に供給する。シーケンサ１９には、外部クロック信号CLKおよびスリープイン信号SLEEPINが外部から入力される。信号SLEEPINはスリープモードに入るシーケンスを始めるための信号であり、この信号SLEEPINが活性化（ハイレベル）された後にＲＯＭデータをメモリセルアレイ１１−２に書き込むシーケンスが行われる。
【００３２】
なお、図示しないが内部電源生成回路がＤＲＡＭマクロ１０に設けられ、電源端子から供給された電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて、ワード線ＷＬを活性化するための電圧、センスアンプ回路１２の動作電圧、およびメモリセルＭＣのプレート電圧等が生成される。
【００３３】
次に、ＲＯＭデータ用ラッチ回路１７の具体的な構成について説明する。図３は、図１に示したＲＯＭデータ用ラッチ回路１７の構成を示す回路図である。
【００３４】
ＲＯＭデータ用ラッチ回路１７には、ＩＯバッファ回路１５の出力である信号SFTINと、初期化時にＲＯＭデータを転送する回路（図示せず）からの出力である信号FIN（ＲＯＭデータ）とが入力されている。ラッチ回路１７は、マルチプレクサ１７−１とシフトレジスタとを備えている。シフトレジスタは、直列に接続された複数のフリップフロップ１７−２により構成されている。
【００３５】
マルチプレクサ１７−１の制御端子には、選択信号（本実施形態では、リファレンスイネーブル信号REFEN）が供給されている。マルチプレクサ１７−１は、信号REFENが活性化された場合に、入力端子１側の入力（SFTIN）を出力する。一方、信号REFENが非活性化された場合には、入力端子０側の入力（FIN）を出力する。マルチプレクサ１７−１の出力は、シフトレジスタ（すなわち、初段のフリップフロップ１７−２）に入力される。
【００３６】
複数のフリップフロップ１７−２の出力は、ロウリダンダンシ情報を表す信号である。例えば、ロウリダンダンシ情報は、S0E,S0RA<8>〜S0RA<0>、S1E,S1RA<8>〜S1RA<0>、S2E,S2RA<8>〜S2RA<0>、S3E,S3RA<8>〜S3RA<0>で表される。スペアイネーブル信号SiE（ｉ＝０、１、２、３）は、スペアワード線ＳＷＬ<ｉ>を使用するかどうかを表す信号である。スペアアドレス信号SiRA<k>（ｋ＝０、１、…、８）は、スペアワード線ＳＷＬ<ｉ>と置き換えられる不良したワード線ＷＬのアドレスを表す信号である。
【００３７】
シフトレジスタの最終段のフリップフロップ１７−２の出力は、ＩＯバッファ回路１５への入力SFTOUTと、初期化時にＲＯＭデータを転送する転送先の回路（図示せず）への出力FOUTとして使用される。
【００３８】
クロック信号FCLK（例えば、シーケンサ１９により生成される）は、ラッチ回路１７のシフトレジスタの動作クロックであり、電源立ち上げ時およびスリープモードに入る時にＲＯＭデータをメモリセルアレイ１１−２に格納したり（ＲＯＭデータ書き込み）、スリープモードから抜ける時にメモリセルアレイ１１−２からラッチ回路１７にデータをラッチする（ＲＯＭデータ書き戻し）際に所定の回数のみクロックとして動作するものである。
【００３９】
ラッチ回路１７は、電源電位（ＶＤＤ）に接続されている。また、ラッチ回路１７は、リークカット用ＮチャネルＭＯＳトランジスタ１７−３を備えており、このトランジスタ１７−３を介してグランド電位（ＧＮＤ）に接続されている。
【００４０】
１つのメモリセルアレイに対応するフリップフロップ１７−２は４０（１０×４）個必要であるため、かなりのリーク電流が発生してしまう。そこで、リーク電流を低減するためにトランジスタ１７−３を設けている。トランジスタ１７−３のゲートにはスリープモード時にローレベルになるスリープ信号SLEEPが入力されている。この信号SLEEPはシーケンサ１９から供給されており、シーケンサ１９は信号SLEEPIN等に基づいて信号SLEEPを生成する。これにより、ラッチ回路１７のリーク電流は、スリープモード時にはトランジスタ１７−３によりカットされて大幅に低減することが可能となる。
【００４１】
ラッチ回路１７は、電源立ち上げ時には、信号REFENが非活性化されているためFIN線からFOUT線につながるシリアルレジスタチェーンの一部として機能する。一方、ＲＯＭデータ書き込み時およびＲＯＭデータ書き戻し時には、信号REFENが活性化されているためＩＯバッファ回路１５を介してメモリセルアレイ１１−２にアクセスすることが可能となる。
【００４２】
次に、ＩＯバッファ回路１５の具体的な構成について説明する。図４は、図１に示したＩＯバッファ回路１５の構成を示す回路図である。
【００４３】
通常のＤＲＡＭマクロの境界には、スキャン用のフリップフロップが配置されている。ＬＳＩの試験を容易にし、かつテストパターン数を削減する技術として、ＬＳＩ内に存在するフリップフロップにデータの設定および読み出しを可能とする回路を付加するスキャンテスト方式がある。このスキャンテスト方式は、ＬＳＩ内の試験対象回路に存在するフリップフロップがシフトレジスタ状に接続されたスキャンチェーンを構成する。そして、フリップフロップに任意のデータを設定し、外部からフリップフロップに保持されたデータの観測を行う。
【００４４】
このスキャンテスト方式により、ＬＳＩ内のフリップフロップをデータ入力端子或いは外部観測端子として利用可能となる。これにより、ＬＳＩの内部状態を所定の状態に設定するには膨大な数の入力パターンを必要とする順序回路を、内部状態を設定しなくてもよい組み合わせ回路として扱うことができるようになる。この結果、試験で用いるテストパターンの自動生成が行いやすくなる。
【００４５】
本実施形態では、このスキャン用のフリップフロップをＲＯＭデータ用ラッチ回路１７へのアクセス手段として使用する。よって、ＩＯバッファ回路１５は、スキャン機能も有している。スキャンチェーンの入力はSI、出力はSOである。スキャン時のシフトモード（スキャンシフト）では、これらSI，SOを通してスキャンチェーンにアクセスすることができる。
【００４６】
ＩＯバッファ回路１５は、マルチプレクサ１５−１とシフトレジスタとしてのスキャンチェーンとを備えている。マルチプレクサ１５−１の制御端子には、リファレンスイネーブル信号REFENが供給されている。マルチプレクサ１５−１は、信号REFENが活性化された場合に、入力端子１側の入力（SFTOUT）を出力する。一方、信号REFENが非活性化された場合には、入力端子０側の入力（SI）を出力する。マルチプレクサ１５−１の出力は、スキャンチェーンに入力される。
【００４７】
スキャンチェーンは、スキャンシフト時、ＲＯＭデータ書き込み時、およびＲＯＭデータ書き戻し時には、選択信号であるSFTMが活性化されることで、シフトレジスタとしてチェーン動作するようになっている。
【００４８】
スキャンチェーンは、データ入力側の第１のスキャンチェーンと、データ出力側の第２のスキャンチェーンとから構成されている。第１のスキャンチェーンは、例えば１２８個の第１のスキャンセルが直列に接続されて構成されている。第１のスキャンセルのそれぞれは、フリップフロップ１５−２とマルチプレクサ１５−３とを備えている。
【００４９】
マルチプレクサ１５−３の制御端子には、信号SFTMが入力されている。マルチプレクサ１５−３の入力端子０側にはそれぞれ、外部から入力される入力データDI<0>〜DI<127>が入力されている。マルチプレクサ１５−３の出力は、フリップフロップ１５−２に入力される。フリップフロップ１５−２の出力であるデータDIy<0>〜DIy<127>は、通常動作時にメモリセルアレイへ書き込みデータ（入力データ）として供給される。データDIy<k+1>（ｋ＝０、１、…、１２７）は、DI<k>用のマルチプレクサ１５−３の入力端子１側に入力されている。このような接続により、ＩＯバッファ回路１５は、信号SFTMが活性化された場合にシフト動作を実現している。
【００５０】
このフリップフロップ１５−２の出力DIy<k+1>からDI<k>用のマルチプレクサ１５−３への入力端子１への配線、フリップフロップ１５−２およびマルチプレクサ１５−３は、マクロのバウンダリスキャンとして使用しているもので特にあらたな回路の追加なしに制御信号を操作するだけで本実施形態の機能を実現できる。これは、エリアペナルティが少ないことを示している。
【００５１】
クロック信号SCLKIは、フリップフロップ１５−２のクロック端子に入力されている。このクロック信号SCLKIは、通常のデータ入力時、スキャンシフト時、およびＲＯＭデータ書き込み時に、クロック動作する。クロック信号SCLKIは、シーケンサ１９により生成される。
【００５２】
データ出力用の第２スキャンチェーンは、例えば１２８個の第２のスキャンセルが直列に接続されて構成されている。第２のスキャンセルのそれぞれは、フリップフロップ１５−４とマルチプレクサ１５−５とを備えている。
【００５３】
マルチプレクサ１５−５の制御端子には、信号SFTMが入力されている。マルチプレクサ１５−５の入力端子０側にはそれぞれ、出力データDOy<0>〜DOy<127>が入力されている。出力データDOy<0>〜DOy<127>は、通常動作時にメモリセルアレイからの読み出しデータに対応する。マルチプレクサ１５−５の出力は、フリップフロップ１５−４に入力される。フリップフロップ１５−４の出力DO<0>〜DO<127>は、出力データとしてＤＲＡＭマクロ１０から外部に出力される。また、出力DO<k+1>は、DO<k>用のマルチプレクサ１５−５の入力端子１側に入力されている。このような接続により、ＩＯバッファ回路１５は、信号SFTMが活性化された場合にシフト動作を実現している。
【００５４】
このフリップフロップ１５−４の出力DO<k+1>からDO<k>用のマルチプレクサ１５−５への入力端子１への配線、フリップフロップ１５−４およびマルチプレクサ１５−５も、マクロのバウンダリスキャンとして使用しているもので特にあらたな回路の追加なしに制御信号を操作するだけで本実施形態の機能を実現できる。
【００５５】
出力DO<0>は、スキャンシフトデータ出力SOとラッチ回路１７への出力SFTINとして利用される。クロック信号SCLKOは、フリップフロップ１５−４のクロック端子に入力されている。このクロック信号SCLKOは、通常のデータ入力時、スキャンシフト時、およびＲＯＭデータ書き込み時に、クロック動作する。クロック信号SCLKOも、シーケンサ１９により生成される。
【００５６】
ＩＯバッファ回路１５は、電源電位（ＶＤＤ）に接続されている。また、ＩＯバッファ回路１５は、リークカット用ＮチャネルＭＯＳトランジスタ１５−６を備えており、このトランジスタ１５−６を介してグランド電位（ＧＮＤ）に接続されている。トランジスタ１５−６のゲートには信号SLEEPが入力されており、フリップフロップ等のリーク電流はスリープモード時にはトランジスタ１５−６によりカットされて大幅に低減することが可能となる。
【００５７】
このように構成されたＤＲＡＭマクロ１０の動作について説明する。図５は、ＤＲＡＭマクロ１０の動作を示すシーケンス図である。ＤＲＡＭマクロ１０は、データ読み出しおよびデータ書き込みを行う通常動作を実行している。
【００５８】
通常動作が終了すると、ＤＲＡＭマクロ１０は、ＲＯＭデータ書き込み動作を実行する。ＲＯＭデータ書き込み動作が終了すると、ＤＲＡＭマクロ１０は、スリープモード準備動作を行った後、スリープモードに入る。
【００５９】
スリープモードは、不要な周辺回路部分の電流パスをカットして消費電力を削減するものである。準備動作は、スリープモードに入る際の回路動作のための制御信号を生成し、この制御信号により動作に必要なトランジスタ等を制御するものである。スリープモードから抜けると、ＤＲＡＭマクロ１０は、ウェイクアップ（wake up）準備動作を実行し、その後、ＲＯＭデータ書き戻し動作を実行する。
【００６０】
ＲＯＭデータ書き戻し動作が終了すると、ＤＲＡＭマクロ１０は、リフレッシュ動作を実行する。ＤＲＡＭは、メモリセルキャパシタＣＣに電荷を蓄えることによってデータを保持する。この電荷は、時間とともに減少するため、放っておくと一定時間で放電しきってデータが失われてしまう。これを防ぐため、ＤＲＡＭでは、一定時間ごとに再び電荷を注入する動作であるリフレッシュを行う。リフレッシュサイクルとは、リフレッシュを行う間隔を表している。
【００６１】
リフレッシュ動作が終了すると、ＤＲＡＭマクロ１０は、再度ＲＯＭデータ書き込み動作を実行する。次に、ＤＲＡＭマクロ１０は、スリープモード準備動作を実行して、スリープモードへ入る。
【００６２】
スリープモードから通常動作へ移る際は、ウェイクアップ準備動作を実行して、ＲＯＭデータ書き戻し動作を実行する。そして、ＤＲＡＭマクロ１０は、通常動作へ戻ることになる。
【００６３】
図６は、ＤＲＡＭマクロ１０のＲＯＭデータ書き込み動作を示すタイミングチャートである。外部から入力される信号SLEEPINが活性化（ハイレベル）された後に、ＲＯＭデータ書き込み動作が実行される。
【００６４】
まず、信号REFENと信号SFTMとが活性化（ハイレベル）されて、ＲＯＭデータ用ラッチ回路１７とＩＯバッファ回路１５とのシフトレジスタがシリアル接続される。その後、クロック信号FCLKとSCLKIとのクロック動作が１２８回行われることにより、ラッチ回路１７内の１２８ビットのデータが、SFTOUT線を介してＩＯバッファ回路１５へとラッチされる。
【００６５】
その一方で、メモリセルアレイ１１−２内のＲＯＭデータ用ワード線ＲＷＬが活性化される。図６には、メモリセルアレイ１１−２内の２つのビット線対ＢＬｔ／ｃ<０>、ＢＬｔ／ｃ<１>のタイミングチャートを示している。
【００６６】
クロック信号FCLKとSCLKIとのクロック動作が１２８回行われた後、信号SFTMが非活性化される。次に、ライトコマンドWTが活性化されると同時にクロック信号SCLKIも１パルスのクロック動作が行われる。この際、ライトコマンドWTを実行するメモリセルアレイのアドレスは、メモリセルアレイ１１−２を示すように設定される。
【００６７】
０番目のカラム選択ゲートＣＳＬ＜０＞が活性化されると、ＩＯバッファ回路１５にラッチされたＲＯＭデータが、カラムリダンダンシ回路１４およびＤＱバッファ１３を介してセンスアンプ回路１２へ転送される。そして、カラム選択ゲートＣＳＬ＜０＞に接続されるワード線ＲＷＬ上のメモリセルＭＣにＲＯＭデータが書き込まれる。
【００６８】
次に、信号SFTMが活性化（ハイレベル）されて、ラッチ回路１７とＩＯバッファ回路１５とのシフトレジスタがシリアル接続される。その後、クロック信号FCLKとSCLKIとのクロック動作が１２８回行われることにより、次の１２８ビットのデータが、SFTOUT線を介してＩＯバッファ回路１５へとラッチされる。
【００６９】
クロック信号FCLKとSCLKIとのクロック動作が１２８回行われた後、信号SFTMが非活性化される。次に、ライトコマンドWTが活性化されると同時にクロック信号SCLKIも１パルスのクロック動作が行われる。この際、ライトコマンドWTを実行するメモリセルアレイのアドレスは、メモリセルアレイ１１−２を示すように設定される。
【００７０】
１番目のカラム選択ゲートＣＳＬ＜１＞が活性化されると、ＩＯバッファ回路１５に格納されたＲＯＭデータが、カラムリダンダンシ回路１４およびＤＱバッファ１３を介してセンスアンプ回路１２へ転送され、カラム選択ゲートＣＳＬ＜１＞に接続されるワード線ＲＷＬ上のメモリセルＭＣにＲＯＭデータが書き込まれる。
【００７１】
この動作を繰り返すことにより、ワード線ＲＷＬ上のメモリセルＭＣにラッチ回路１７内のＲＯＭデータをすべて格納することができる。この状態になった後に、ワード線ＲＷＬが非活性化されると、ＲＯＭデータがワード線ＲＷＬ上のメモリセルＭＣに格納された状態でビット線ＢＬがイコライズ状態になる。その後、信号REFENが非活性化（ローレベル）される。
【００７２】
また、信号SLEEPがローレベルにされることにより、リークカット用ＮチャネルＭＯＳトランジスタ１７−３，１５−６がオフになる。これにより、ＩＯバッファ回路１５およびラッチ回路１７のリーク電流を削減することができる。
【００７３】
図７は、ＤＲＡＭマクロ１０のＲＯＭデータ書き戻し動作を示すタイミングチャートである。外部から入力される信号SLEEPOUTは、スリープモードから抜けるための信号である。この信号SLEEPOUTが活性化（ハイレベル）された後に、ＲＯＭデータ書き戻し動作が実行される。
【００７４】
まず、信号SLEEPがハイレベルにされ、電流パスがカットされた回路を活性化する必要がある。次に、信号REFENが活性化される。次に、メモリセルアレイ１１−２内のＲＯＭデータ用ワード線ＲＷＬが活性化される。図７には、メモリセルアレイ１１−２内の２つのビット線対ＢＬｔ／ｃ<０>、ＢＬｔ／ｃ<１>のタイミングチャートを示している。
【００７５】
ワード線ＲＷＬが活性化されると、ビット線対ＢＬｔ／ｃ<０>に接続されたセンスアンプ回路１２にＲＯＭデータが転送される。その後、リードコマンドRDが活性化される。この際、リードコマンドRDを実行するメモリセルアレイのアドレスは、メモリセルアレイ１１−２を示すように設定される。
【００７６】
０番目のカラム選択ゲートＣＳＬ＜０＞が活性化されると、センスアンプ回路１２に転送されたＲＯＭデータのうちカラム選択ゲートＣＳＬ＜０＞に対応するデータが、ＤＱバッファ１３およびカラムリダンダンシ回路１４を介してＩＯバッファ回路１５へラッチされる。
【００７７】
リードコマンドRDが活性化されてからリードレイテンシ後に、クロック信号SCLKOが１パルスだけクロック動作する。次に、信号SFTMが活性化（ハイレベル）され、クロック信号FCLKとSCLKOとのクロック動作が１２８回行われることにより、ＩＯバッファ回路１５にラッチされたＲＯＭデータがラッチ回路１７に転送される。この時点では、ＲＯＭデータは目的のラッチ回路まで届いておらず途中に存在している。
【００７８】
次に、信号SFTMが非活性化される。そして、リードコマンドRDが活性化される。この際、リードコマンドRDを実行するメモリセルアレイアドレスは、メモリセルアレイ１１−２を示すように設定される。
【００７９】
１番目のカラム選択ゲートＣＳＬ＜１＞が活性化されると、センスアンプ回路１２に転送されたＲＯＭデータのうちカラム選択ゲートＣＳＬ＜１＞に対応するデータが、ＤＱバッファ１３およびカラムリダンダンシ回路１４を介してＩＯバッファ回路１５へラッチされる。
【００８０】
リードコマンドRDが活性化されてからリードレイテンシ後に、クロック信号SCLKOが１パルスだけクロック動作する。次に、信号SFTMが活性化（ハイレベル）され、クロック信号FCLKとSCLKOとのクロック動作が１２８回行われることにより、ＩＯバッファ回路１５にラッチされたＲＯＭデータがラッチ回路１７に転送される。この時点でも、さらにＲＯＭデータは、１２８ビット進んだだけで転送の途中であるが、上記動作を繰り返すことにより、ラッチ回路１７のうち所望の部分にＲＯＭデータを書き戻すことができる。
【００８１】
その後、信号REFENが非活性化（ローレベル）され、さらにワード線ＲＷＬが非活性化される。このような動作の後、初めて通常動作およびリフレッシュ動作を行うことができるようになる。
【００８２】
以上詳述したように本実施形態によれば、スリープモードに入る前に、ＲＯＭデータ用ラッチ回路１７にラッチされたＲＯＭデータをＩＯバッファ回路１５を介してメモリセルアレイ１１−２に書き込むことができる。これにより、スリープモード時に、ラッチ回路１７への電流供給を停止することができるため、チップ全体としての消費電力を低減することが可能となる。
【００８３】
また、スリープモードから抜けた後に、メモリセルアレイ１１−２に格納されたＲＯＭデータをＩＯバッファ回路１５を介してラッチ回路１７に書き戻すことができる。これにより、ＤＲＡＭマクロ１０は、スリープモードから抜けた後に、ＲＯＭデータを用いた動作を実行することが可能となる。すなわち、スリープモードから抜けた後に、ＲＯＭデータを外部からＤＲＡＭマクロ１０に転送する必要がない。これにより、スリープモードからの復帰にかかる時間を低減することが可能となる。
【００８４】
また、再度の初期化が必要ないため、スリープモードでないメモリセルアレイや他のマクロへの干渉や影響を削減することが可能となる。これにより、回路の誤動作等を抑制することができる。
【００８５】
なお、本実施形態では、ＲＯＭデータ（初期化データ）としてロウリダンダンシデータを一例に説明したが、他のデータであってもよいことは勿論である。本実施形態は、メモリセルアレイの動作タイミングを規定するデータや、動作電圧を規定するデータにも適用することが可能である。また、トランジスタ等で構成された回路が出力するアナログ量は、トランジスタの特性バラツキに起因したバラツキを持つ。このバラツキを持ったアナログ量を所定値に補正するためのトリミングデータ等にも使用することができる。
【００８６】
（第２の実施形態）
前述したように、ＲＯＭデータとして種々のデータを適用することが可能である。ただし、ＲＯＭデータ用ワード線ＲＷＬを有するメモリセルアレイ１１−２用のカラムリダンダンシデータ、或いはメモリセルアレイ１１−２に用いられる初期化データ等をメモリセルアレイ１１−２へ格納すると、スリープモードから抜けた際にメモリセルアレイ１１−２が正常に動作することができない。よって、メモリセルアレイ１１−２の基本動作に必要なデータである動作規定データは、従来通り初期化時のみ転送されるように構成する必要がある。
【００８７】
第２の実施形態は、スリープモード時にメモリセルアレイ１１−２に格納しておくＲＯＭデータと、初期化時にメモリセルアレイ１１−２に転送されるＲＯＭデータとのデータパスを分けて構成するようにしている。
【００８８】
図８は、本発明の第２の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図である。なお、図８には、本実施形態に関わる主要部のみ示している。ＤＲＡＭマクロ１０は、カラムリダンダンシ用ラッチ回路２１と、動作規定用ラッチ回路２２とを備えている。
【００８９】
動作規定用ラッチ回路２２は、メモリセルアレイ１１−２の動作規定データをラッチする。動作規定データは、メモリセルアレイ１１−２の動作を規定しているためスリープモードでも電源を遮断しない。よって、ラッチ回路２２は、初期化のパスには入っているが、SFTIN,SFTOUTのパスからは除かれている。
【００９０】
カラムリダンダンシ用ラッチ回路２１は、カラムリダンダンシデータをラッチする。カラムリダンダンシデータもメモリセルアレイ１１−２の動作に必要である。よって、ラッチ回路２１も、初期化のパスには入っているが、SFTIN,SFTOUTのパスからは除かれている。なお、ラッチ回路２１，２２は、スリープモード時においても電源が遮断されない。ラッチ回路２１，２２が複数のフリップフロップと複数のマルチプレクサとから構成されているのは、ＲＯＭデータ用ラッチ回路１７と同様である。
【００９１】
電源立ち上げ時（初期化時）、ＲＯＭデータは、FIN線を介してラッチ回路２１に入力される。ラッチ回路２１，２２，１７はシフトレジスタを構成しており、ＲＯＭデータは、このシフトレジスタを転送される。最終的には、ラッチ回路１７にはロウリダンダンシデータ、ラッチ回路２１にはカラムリダンダンシデータ、ラッチ回路２２にはメモリセルアレイ１１−２の動作規定データがそれぞれラッチされる。
【００９２】
SFTIN線およびSFTOUT線は、ＲＯＭデータ書き込み動作およびＲＯＭデータ書き戻し動作時に使用する転送パスである。SFTIN線およびSFTOUT線を用いたＲＯＭデータ書き込み動作およびＲＯＭデータ書き戻し動作は、第１の実施形態と同じである。そして、スリープモード時、ラッチ回路１７への電源は遮断されるが、ラッチ回路２１，２２への電源は遮断されない。
【００９３】
このようにＤＲＡＭマクロ１０を構成することで、スリープモード時でもラッチ回路２１，２２は、データを保持することができる。これにより、ＤＲＡＭマクロ１０は、スリープモードから抜けた時に、ラッチ回路１７へのロウリダンダンシデータの書き戻し動作等を正常に実行することが可能となる。
【００９４】
また、初期化のパスと、ＲＯＭデータ書き込み動作およびＲＯＭデータ書き戻し動作時のパスとは独立に組み立てることができるため、スリープモード時に不必要な回路の電源をできる限り遮断することができる。これにより、消費電力を低減することが可能となる。
【００９５】
（第３の実施形態）
第３の実施形態は、ＤＲＡＭマクロ１０がＥＣＣ（Error Check and Correct）機能を有することで、ＲＯＭデータのエラーを訂正するようにしている。図９は、本発明の第３の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図である。
【００９６】
ＤＲＡＭでは、前述したようにデータのリフレッシュが必要であるが、リフレッシュサイクルの間でデータを保持できずに、エラーが発生するビット（メモリセルＭＣ）が存在する。特に、リフレッシュサイクルを長くすると、上記のようなエラーが発生する。そして、このようなデータ保持特性（retention property）が低下したビット（ウィークビット）が、ＲＯＭデータ用ワード線ＲＷＬ上に存在する場合がある。
【００９７】
本実施形態のＤＲＡＭマクロ１０は、このウィークビットのエラーを訂正するために、ＥＣＣ回路２３を備えている。このＥＣＣ回路２３によりエラーを訂正することで、ＤＲＡＭマクロ１０が不良品となるのを回避することができる。ＥＣＣ回路２３は、エラー訂正動作を実行する。具体的には、ＥＣＣ回路２３は、ＥＣＣコードを生成する。そして、このＥＣＣコードを用いてメモリセルアレイ１１−２から読み出されたデータのエラー訂正を実行する。
【００９８】
図９に示すように、ＥＣＣ回路２３には、外部から入力データＤＩが入力されている。また、ＥＣＣ回路２３には、ＩＯバッファ回路１５から出力された出力データＤＯが入力されている。そして、ＥＣＣ回路２３は、入力データＤＩｘを出力する。
【００９９】
図１０は、図９に示したＩＯバッファ回路１５の構成を示す回路図である。本実施形態のＩＯバッファ回路１５は、上記第１の実施形態の図４に示したＩＯバッファ回路と比べて、ＤＩ側のフリップフロップとＤＯ側のフリップフロップとの接続が異なっている。
【０１００】
ＩＯバッファ回路１５は、マルチプレクサ１５−１とスキャンチェーンとを備えている。マルチプレクサ１５−１の出力は、DO<127>に対応するマルチプレクサ１５−５の入力端子１に入力されている。
【０１０１】
出力DO<0>は、DI<127>に対応するマルチプレクサ１５−３の入力端子１に入力されている。DI<0>に対応するフリップフロップ１５−２の出力DIy<0>は、スキャンシフトデータ出力SOとＲＯＭデータ用ラッチ回路１７への出力SFTINとして利用される。その他の構成は、図４に示したＩＯバッファ回路と同じである。
【０１０２】
このように構成されたＤＲＡＭマクロ１０の動作について説明する。図１１は、ＤＲＡＭマクロ１０の動作を示すシーケンス図である。ＤＲＡＭマクロ１０は、データ読み出しおよびデータ書き込みを行う通常動作を実行している。通常動作時、ＤＲＡＭマクロ１０は、ＥＣＣ機能を使わずに、リフレッシュサイクルtref＝t1で動作する。
【０１０３】
ＤＲＡＭマクロ１０は、スリープモード時、不要な周辺回路部分の電流パスをカットし、かつＥＣＣ機能を用いてリフレッシュサイクルtref=t2（t2>t1）を増大して消費電力を低減する。ＥＣＣ回路２３は、通常動作が終了すると、ＥＣＣコード生成動作を実行する。
【０１０４】
ＥＣＣコード生成動作は、以下のように行われる。まず、メモリセルアレイ１１−２からデータが読み出される。この読み出しデータは、DO線を介してＥＣＣ回路２３に入力される。ＥＣＣ回路２３は、読み出しデータを用いて、エラー訂正のためのＥＣＣコードを生成する。このＥＣＣコードは、ＩＯバッファ回路１５を介して、メモリセルアレイ１１−２内のＥＣＣコード記憶領域に書き込まれる。
【０１０５】
次に、ＤＲＡＭマクロ１０は、ＲＯＭデータ書き込み動作を実行する。ＲＯＭデータ書き込み動作が終了すると、ＤＲＡＭマクロ１０は、スリープモード準備動作を行った後、スリープモードに入る。ＤＲＡＭマクロ１０は、スリープモード時、リフレッシュサイクルtref=t2で動作する。
【０１０６】
スリープモードのリフレッシュサイクルt2が経過すると、ＤＲＡＭマクロ１０は、リフレッシュ動作を実行するためスリープモードから抜ける。スリープモードから抜けると、ＤＲＡＭマクロ１０は、ウェイクアップ準備動作を実行し、その後、ＲＯＭデータ書き戻し動作を実行する。
【０１０７】
ＲＯＭデータ書き戻し動作が終了すると、ＤＲＡＭマクロ１０は、リフレッシュ動作を実行する。リフレッシュ動作が終了すると、ＤＲＡＭマクロ１０は、再度ＲＯＭデータ書き込み動作を実行する。次に、ＤＲＡＭマクロ１０は、スリープモード準備動作を実行して、スリープモードへ入る。
【０１０８】
スリープモードから抜けると、ＤＲＡＭマクロ１０は、ウェイクアップ準備動作を実行する。次に、ＥＣＣ回路２３は、エラー訂正動作を実行する。
【０１０９】
エラー訂正動作は、以下のように行われる。まず、メモリセルアレイ１１−２からデータおよびＥＣＣコードが読み出される。この読み出しデータおよびＥＣＣコードは、DO線を介してＥＣＣ回路２３に入力される。ＥＣＣ回路２３は、ＥＣＣコードを用いて、読み出しデータのエラー訂正を実行する。訂正されたデータは、ＩＯバッファ回路１５を介して、メモリセルアレイ１１−２に書き込まれる。このようにして、リフレッシュ不良したメモリセルのデータを訂正することが可能となる。
【０１１０】
次に、ＤＲＡＭマクロ１０は、ＲＯＭデータ書き戻し動作を実行する。その後、ＤＲＡＭマクロ１０は、通常動作へ戻ることになる。
【０１１１】
図１２は、ＤＲＡＭマクロ１０のＲＯＭデータ書き込み動作を示すタイミングチャートである。
【０１１２】
まず、信号REFENと信号SFTMとが活性化（ハイレベル）されて、ＲＯＭデータ用ラッチ回路１７とＩＯバッファ回路１５とのシフトレジスタがシリアル接続される。その後、クロック信号FCLKとSCLKOとのクロック動作が１２８回行われることにより、ラッチ回路１７内の１２８ビットのデータが、SFTOUT線を介してＩＯバッファ回路１５のＤＯ側のフリップフロップへと格納される。その一方で、メモリセルアレイ１１−２内のＲＯＭデータ用ワード線ＲＷＬが活性化される。
【０１１３】
クロック信号FCLKとSCLKOとのクロック動作が１２８回行われた後、信号SFTMが非活性化される。次に、ＥＣＣ回路２３によりＥＣＣコードが生成される（信号ECCが１パルス活性化される）。次に、ライトコマンドWTが活性化されると同時にクロック信号SCLKも１パルスのクロック動作が行われる。これにより、メモリセルアレイ１１−２へ書き込むべきデータとこれに対応するＥＣＣコードとが、ＩＯバッファ回路１５内のＤＩ側のフリップフロップに取り込まれる。
【０１１４】
このようにすることで、ＩＯバッファ回路１５に格納されたＲＯＭデータが、カラムリダンダンシ回路１４およびＤＱバッファ１３を介してセンスアンプ回路１２へ転送される。そして、カラム選択ゲートＣＳＬ＜０＞に接続されるワード線ＲＷＬ上のメモリセルＭＣにＲＯＭデータおよびＥＣＣコードが書き込まれる。
【０１１５】
次に、信号SFTMが活性化（ハイレベル）されて、ＩＯバッファ回路１５がシフト状態に設定される。その後、クロック信号FCLKとSCLKOとのクロック動作が１２８回行われることにより、次の１２８ビットのデータが、SFTOUT線を介してＩＯバッファ回路１５内のＤＯ側のフリップフロップに取り込まれる。そして、全てのＲＯＭデータがメモリセルアレイ１１−２に書き込まれた後、信号SFTMが非活性化される。
【０１１６】
図１３は、ＤＲＡＭマクロ１０のＲＯＭデータ書き戻し動作を示すタイミングチャートである。信号SFTMが非活性化（ローレベル）された状態で、メモリセルアレイ１１−２内のＲＯＭデータ用ワード線ＲＷＬが活性化され、さらにリードコマンドRDが活性化される。
【０１１７】
リードコマンドRDが活性化されてからリードレイテンシ後に、クロック信号SCLKOが１パルスだけ活性化される。これにより、メモリセルアレイ１１−２から読み出されたＲＯＭデータおよびＥＣＣコードが、ＩＯバッファ回路１５内のＤＯ側のフリップフロップに取り込まれる。
【０１１８】
次に、ＥＣＣ回路２３によりＲＯＭデータが訂正される（信号ECCが１パルス活性化される）。次に、クロック信号SCLKIが１クロック活性化されることにより、訂正されたＲＯＭデータがＩＯバッファ回路１５内のＤＩ側のフリップフロップに取り込まれる。
【０１１９】
次に、信号SFTMが活性化（ハイレベル）され、クロック信号FCLKとSCLKIとのクロック動作が１２８回行われることにより、ＩＯバッファ回路１５に格納されたＲＯＭデータがラッチ回路１７に転送される。上記動作を繰り返すことにより、ラッチ回路１７のうち所望の部分にＲＯＭデータを書き戻すことができる。
【０１２０】
以上詳述したように本実施形態によれば、メモリセルアレイ１１−２に格納されたＲＯＭデータにエラーが発生した場合でも、このエラーを訂正することができる。よって、ＲＯＭデータ書き込みおよびＲＯＭデータ書き戻し動作をより正確に行うことができる。
【０１２１】
なお、ＥＣＣ回路２３は、ＲＯＭデータ以外のデータのリフレッシュエラーを訂正することもできる。すなわち、通常のデータのリフレッシュエラーを訂正するためのＥＣＣ回路を利用して本実施形態を実現することが可能である。その他の効果は、上記第１の実施形態と同じである。
【０１２２】
（第４の実施形態）
第４の実施形態は、ＥＣＣ機能を有するＤＲＡＭマクロ１０の他の構成例である。図１４は、本発明の第４の実施形態に係るＤＲＡＭマクロ１０の主要部の構成を示すブロック図である。他の構成は、上記第１の実施形態で示した図１と同じである。また、図１４に示したＩＯバッファ回路１５は、上記第１の実施形態で示したＩＯバッファ回路と同じ構成である。
【０１２３】
まず、通常動作時におけるＥＣＣ動作について説明する。図１４に示すように、ＥＣＣ回路２３には、外部から（ｍ+１）ビットの入力データDI<0:m>が入力されている。ＥＣＣ回路２３は、この入力データDI<0:m>を用いて、ｋビットのＥＣＣコードを生成する。そして、ＥＣＣ回路２３は、（ｍ+１）ビットの入力データとｋビットのＥＣＣコードとから構成されるデータDIx<0:m＋k>をＩＯバッファ回路１５に供給する。
【０１２４】
ＩＯバッファ回路１５は、データDIx<0:m＋k>に対応するデータDIxx<0:m＋k>を、カラムリダンダンシ回路１４に供給する。
【０１２５】
一方、メモリセルアレイから読み出された読み出しデータおよびこの読み出しデータに対応するＥＣＣコードは、カラムリダンダンシ回路１４を介して、データDOyy<0:m＋k>としてＩＯバッファ回路１５に供給される。ＩＯバッファ回路１５は、データDOyy<0:m＋k>に対応するデータDOy<0:m＋k>をＥＣＣ回路２３に供給する。
【０１２６】
ＥＣＣ回路２３は、データDOy<0:m＋k>に含まれるｋビットのＥＣＣコードを用いて、データDOy<0:m>のエラー訂正を行う。そして、ＥＣＣ回路２３は、訂正された出力データDO<0:m>を外部に出力する。
【０１２７】
スリープモードにおいても、図１４に示したＥＣＣ回路２３によりＥＣＣコード生成およびこのＥＣＣコードを用いたエラー訂正が行われる。データの流れは、上記第３の実施形態と同様である。
【０１２８】
このようにしてＥＣＣ機能を有するＤＲＡＭマクロ１０を構成しても、上記第３の実施形態と同様の効果を得ることができる。
【０１２９】
また、ＥＣＣ機能を有するＤＲＡＭマクロ１０を図１５に示すように構成してもよい。図１５に示したＥＣＣ回路２３は、カラムリダンダンシ回路１４とＩＯバッファ回路１５との間に配置されている。このようにＤＲＡＭマクロ１０を構成した場合でも、上記同様の効果を得ることができる。
【０１３０】
（第５の実施形態）
第５の実施形態は、リフレッシュエラーを低減するための他の構成例である。第５の実施形態は、メモリセルアレイ１１−２が２本のＲＯＭデータ用ワード線ＲＷＬを有するように構成することで、メモリセルアレイ１１−２からＲＯＭデータを読み出す際にビット線に転送される電荷を増加させてリフレッシュエラーを低減するようにしたものである。
【０１３１】
図１６は、本発明の第５の実施形態に係るメモリセルアレイ１１−１，１１−２の構成を示すブロック図である。他の構成は、上記第１の実施形態で示した図１と同様である。
【０１３２】
メモリセルアレイ１１−２には、行方向に延在するように、２本のＲＯＭデータ用ワード線ＲＷＬ<０>，ＲＷＬ<１>が配置されている。ワード線ＲＷＬ<０>，ＲＷＬ<１>にはそれぞれ、ＲＯＭデータの相補データが格納される。
【０１３３】
また、メモリセルアレイ１１−２からＲＯＭデータを読み出す場合、２本のワード線ＲＷＬ<０>，ＲＷＬ<１>が同時に活性化される。これにより、ビット線には、２倍の信号量に対応する電荷が転送される。したがって、ワード線ＲＷＬ上にリフレッシュのウィークビットが存在していても、リフレッシュエラーの確率を低減することが可能となる。その他の動作および効果は、上記第１の実施形態と同じである。
【０１３４】
（第６の実施形態）
第６の実施形態は、ＲＯＭデータを格納するワード線としてリダンダンシ回路用のスペアワード線ＳＷＬを使用するようにしている。図１７は、本発明の第６の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図である。
【０１３５】
ＤＲＡＭマクロ１０は、複数のメモリセルアレイ１１−１を備えている。メモリセルアレイ１１−１には、それぞれがロウ方向に延在するように、例えば５１２本のワード線ＷＬ<０>〜ＷＬ<５１１>と、スペアワード線ＳＷＬとが配置されている。なお、図１７には、簡略化のため１本のスペアワード線ＳＷＬのみ記載している。ワード線ＷＬおよびスペアワード線ＳＷＬには、ロウデコーダ１６が接続されている。
【０１３６】
本実施形態では、ＲＯＭデータ格納用のワード線として、リダンダンシ用のスペアワード線ＳＷＬを使用する。確率的にメモリセルアレイの全てのスペアワード線ＳＷＬを使用することは非常に少ない。そのような状況では、歩留まりが悪い生産を行っていることになる。
【０１３７】
よって、不良セルの救済に使用されないスペアワード線ＳＷＬのうち、ＲＯＭデータ格納用のワード線として使用されるスペアワード線ＳＷＬの情報（アドレス信号）を、アドレスラッチ回路３２にラッチしておく。このアドレスラッチ回路３２の電流パスをカットすることは不可能であるが、アドレスラッチ回路３２がラッチするデータのビット数は数ビットなのでほとんど問題にならない。アドレスラッチ回路３２から出力されたアドレス信号は、アドレス制御回路１８に供給される。
【０１３８】
アドレス制御回路１８は、外部から入力されたアドレス信号ＡＤに基づいて、内部ロウアドレス信号RAIを生成する。また、アドレス制御回路１８は、テスト時にリダンダンシ機能を無効にするためのリダンダンシ無効信号RDISと、スペアワード線ＳＷＬをテスト時に選択するためのスペアロウアドレス信号XSとを生成する。
【０１３９】
通常動作時には、アドレス制御回路１８は、信号RDIS、XSを非活性化して、リダンダンシ機能を有効にする。一方、スペアワード線ＳＷＬのテスト時には、アドレス制御回路１８は、信号RDIS、XSを活性化して、スペアワード線ＳＷＬへアクセスする。ワード線ＷＬのテスト時には、アドレス制御回路１８は、信号XSを非活性化する。ロウアドレス信号RAI、リダンダンシ無効信号RDISおよびスペアロウアドレス信号XSは、ロウデコーダ１６に供給される。
【０１４０】
ロウデコーダ１６には、ＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシ情報としてのＲＯＭデータも供給されている。ロウデコーダ１６はそれぞれ、ロウ活性化時のロウアドレス信号RAIが自身のアレイアドレスである場合には、対応するアレイに対して活性化の動作を行う。
【０１４１】
また、ロウデコーダ１６は、信号RDISが非活性化されていれば、ＲＯＭデータとロウアドレス信号RAIとを比較する。ＲＯＭデータ用ラッチ回路１７の出力であるリダンダンシデータとロウアドレス信号RAIとが一致している場合、ロウデコーダ１６は、スペアワード線ＳＷＬを活性化する。
【０１４２】
一方、ＲＯＭデータとロウアドレス信号RAIとが一致していない場合、ロウデコーダ１６は、ロウアドレス信号RAIに対応するワード線ＷＬを活性化する。
【０１４３】
また、スペアワード線のテスト時に信号RDIS、XSが活性化されている場合には、ロウデコーダ１６は、ロウアドレス信号RAIを無視してスペアワード線ＳＷＬを活性化する。
【０１４４】
信号RDISは通常動作では非活性化されている。スリープモードに戻る場合、アドレス制御回路１８は、信号RDIS、XSを活性化し、かつロウアドレス信号RAIとしてはアドレスラッチ回路３２にラッチされたアドレスを出力する。この結果、アドレスラッチ回路３２により指定されたメモリセルアレイ１１−１のスペアワード線ＳＷＬ上のセルにＲＯＭデータ用ラッチ回路１７に格納されたＲＯＭデータを格納する事が可能となる。
【０１４５】
また、スリープモードから抜けるときも同様に、アドレス制御回路１８は、信号RDIS、XSを活性化し、かつロウアドレス信号RAIとしてはアドレスラッチ回路３２にラッチされたアドレスを出力する。この結果、アドレスラッチ回路３２により指定されたメモリセルアレイ１１−１のスペアワード線ＳＷＬ上のセルに格納されたＲＯＭデータをＲＯＭデータ用ラッチ回路１７に書き戻す事が可能となる。
【０１４６】
また、図１に示したＤＲＡＭマクロ１０と同様、ＩＯバッファ回路１５はＲＯＭデータ用ラッチ回路１７に接続されていて、選択されたワード線ＳＷＬのＲＯＭデータはＩＯバッファ回路１５を介してラッチ回路１７にラッチされる。ＤＲＡＭマクロ１０の動作は、ＲＯＭデータ用ワード線ＲＷＬが使用されていないスペアワード線ＳＷＬに変更された以外は、第１の実施形態と同様であるため、説明は省略する。
【０１４７】
以上詳述したように本実施形態では、ＲＯＭデータを格納するワード線として、ＲＯＭデータ用ワード線ＲＷＬを用いずにスペアワード線ＳＷＬを使用するようにしている。これにより、ＲＯＭデータ用ワード線ＲＷＬを追加した特別なメモリセルアレイ（図１のメモリセルアレイ１１−２に対応）を設けることなく、消費電力を低減することが可能となる。
【０１４８】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図。
【図２】図１に示したメモリセルアレイ１１−１，１１−２の構成を示すブロック図。
【図３】図１に示したＲＯＭデータ用ラッチ回路１７の構成を示す回路図。
【図４】図１に示したＩＯバッファ回路１５の構成を示す回路図。
【図５】ＤＲＡＭマクロ１０の動作を示すシーケンス図。
【図６】ＤＲＡＭマクロ１０のＲＯＭデータ書き込み動作を示すタイミングチャート。
【図７】ＤＲＡＭマクロ１０のＲＯＭデータ書き戻し動作を示すタイミングチャート。
【図８】本発明の第２の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図。
【図９】本発明の第３の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図。
【図１０】図９に示したＩＯバッファ回路１５の構成を示す回路図。
【図１１】第３の実施形態に係るＤＲＡＭマクロ１０の動作を示すシーケンス図。
【図１２】第３の実施形態に係るＤＲＡＭマクロ１０のＲＯＭデータ書き込み動作を示すタイミングチャート。
【図１３】第３の実施形態に係るＤＲＡＭマクロ１０のＲＯＭデータ書き戻し動作を示すタイミングチャート。
【図１４】本発明の第４の実施形態に係るＤＲＡＭマクロ１０の主要部の構成を示すブロック図。
【図１５】ＥＣＣ機能を有するＤＲＡＭマクロ１０の他の構成例。
【図１６】本発明の第５の実施形態に係るメモリセルアレイ１１−１，１１−２の構成を示すブロック図。
【図１７】本発明の第６の実施形態に係るＤＲＡＭマクロ１０の構成を示すブロック図。
【符号の説明】
【０１５０】
ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＷＬ…スペアワード線、ＲＷＬ…ＲＯＭデータ用ワード線、１０…ＤＲＡＭマクロ、１１−１，１１−２…メモリセルアレイ、１２…センスアンプ回路、１３…ＤＱバッファ、１４…カラムリダンダンシ回路、１５…ＩＯバッファ回路、１５−１，１５−３，１５−５…マルチプレクサ、１５−２…フリップフロップ、１５−６…トランジスタ、１５…バッファ回路、１６…ロウデコーダ、１７…ＲＯＭデータ用ラッチ回路、１７−１…マルチプレクサ、１７−２…フリップフロップ、１７−３…トランジスタ、１８…アドレス制御回路、１９…シーケンサ、２１…カラムリダンダンシ用ラッチ回路、２２…動作規定用ラッチ回路、２３…ＥＣＣ回路、３２…アドレスラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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