(57)【要約】【課題】高耐圧を保持する半導体装置において、安価で、安定的に高耐圧を保持する。【解決手段】ガードリング領域３において、第１導電型の半導体基板５の主面に、ガードリングとなる第２導電型の第２拡散層３ａ、３ｂ、３ｃが設けられている。これらの第２拡散層の上に、絶縁膜８が設けられている。絶縁膜８の上面で、第１表面電極１１ａ、第２表面電極１１ｃ、１１ｄ、１１ｅ、第３表面電極１１ｂの各電極のうち、隣接する電極間に、導電膜１２を設けた構造とする。これにより、半導体基板５の導電膜１２の下の部分で、空乏層の伸びが助長され、耐圧を向上させることができる。【選択図】図２
2007324261.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主面に設けられた素子領域と、
前記半導体基板の主面に設けられ、前記素子領域を囲むガードリング領域と、
前記素子領域に設けられた第２導電型の第１拡散層と、
前記第１拡散層の上に設けられ、前記第１拡散層と接続された第１電極と、
前記ガードリング領域に前記第１拡散層と離間して設けられ、前記素子領域を囲む少なくとも１つ以上の第２導電型の第２拡散層と、
前記半導体基板上で前記第２拡散層の上面を覆い、一方の端部が前記第１電極に接する絶縁膜と、
前記絶縁膜の上面で、前記第２拡散層と対向して設けられた第２電極と、
前記絶縁膜の上面で、前記第１電極および前記第２電極の各電極のうち、隣接する電極間に設けられた導電膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面に、前記ガードリング領域を囲むチャネルストッパ領域が設けられ、
前記チャネルストッパ領域に、前記第２拡散層と離間した第１導電型の第３拡散層が設けられ、
前記第３拡散層の上に、前記第３拡散層と接続された第３電極が設けられ、
前記第３電極は、前記絶縁膜の他方の端部と接し、
前記導電膜は、前記絶縁膜の上面で、前記第３電極に最も近接する前記第２電極と前記第３電極との間にも設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の主面に、前記ガードリング領域を囲むチャネルストッパ領域が設けられ、
前記チャネルストッパ領域に、前記第２拡散層と離間した第１導電型の第３拡散層が設けられ、
前記第３拡散層の上に、前記第３拡散層と接続された第３電極が設けられ、
前記第３電極は、前記絶縁膜の他方の端部と接し、
前記導電膜は、前記絶縁膜の上面で、前記第３電極に最も近接する前記第２電極から、当該第２電極と前記第３電極との間の所定位置まで延在していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜上に設けられた前記導電膜の抵抗は、前記第２電極の抵抗よりも高いことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第２電極は、複数の異なる金属膜を積層した膜であり、
前記絶縁膜上に設けられた前記導電膜は、前記第２電極の最下層の金属膜と同一材料の膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記絶縁膜上に設けられた前記導電膜の膜厚は、前記第２電極の最下層の金属膜よりも薄いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜上に設けられた前記導電膜は、Ｔｉ、ＴｉＮ及びＴｉＷのうち、いずれかを含むことを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記絶縁膜の前記第２拡散層の上に導電性の接続部が設けられ、
前記接続部により前記第２拡散層と前記第２電極とが電気的に接続されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記半導体装置は正方形又は長方形の半導体チップであり、
前記絶縁膜上に設けられた前記導電膜は、前記半導体チップのコーナー部に選択的に設けられていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、多層構造の表面電極を有し、高耐圧を保持できる半導体装置に関するものである。
【背景技術】
【０００２】
通常、高耐圧を必要とする半導体装置では、図７に示すように、素子領域の周辺部にガードリングと呼ばれるｐｎ接合が配置されている。このような構造とすることにより、電圧印加により生じる電界を半導体装置の終端部に向かって徐々に緩和させることができる。これにより、上記ｐｎ接合に所定の逆方向電圧を印加した場合であっても、電界集中によるアバランシェ・ブレークダウンを防止することができる。
【０００３】
上記ガードリング構造は、高耐圧を維持するのに有効である。しかし、半導体装置の周辺部にガードリングを形成するための領域が必要であるため、チップサイズが大きくなる。
【０００４】
チップサイズの増大を避けるため、例えば、図８に示すＳＩＰＯＳリサーフ（Semi-Insulating Polycrystalline Silicon Reduced Surface Field）構造が提案されている（例えば、特許文献１参照）
【０００５】
【特許文献１】特開平６−９７４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の図７に示した構造では、所望の高耐圧を維持するために、半導体チップのチップサイズが大きくなり、チップコストが高くなる。また、図８に示した構造では、製造工程が複雑になり、チップコストが高くなる。すなわち上記いずれの従来技術においても、所望の高耐圧を維持するために、チップコストが高くなるという問題があった。
【０００７】
本発明は上記課題を解決するためになされたもので、安価で、高耐圧を安定的に保持できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面に設けられた素子領域と、前記半導体基板の主面に設けられ、前記素子領域を囲むガードリング領域と、前記素子領域に設けられた第２導電型の第１拡散層と、前記第１拡散層の上に設けられ、前記第１拡散層と接続された第１電極と、前記ガードリング領域に前記第１拡散層と離間して設けられ、前記素子領域を囲む少なくとも１つ以上の第２導電型の第２拡散層と、前記半導体基板上で前記第２拡散層の上面を覆い、一方の端部が前記第１電極に接する絶縁膜と、前記絶縁膜の上面で、前記第２拡散層と対向して設けられた第２電極と、前記絶縁膜の上面で、前記第１電極および前記第２電極の各電極のうち、隣接する電極間に設けられた導電膜とを有することを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【０００９】
本発明によれば、安価で、高耐圧を安定的に保持できる半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１１】
実施の形態１．
本実施の形態１に係る半導体装置について説明する。図１は、半導体チップの主面上から見た平面図である。半導体チップ１の中央部には、素子領域（能動領域）２が設けられている。素子領域２の外側には、複数のガードリングを有するガードリング領域３が設けられている。ガードリング領域３と半導体チップ１の端部との間には、チャネルストッパ領域４が設けられている。すなわち、半導体チップ１の主面には素子領域２を囲むようにガードリング領域３が設けられ、ガードリング領域３を囲むようにチャネルストッパ領域４が設けられている。
【００１２】
図１のＡ−Ａ’部の断面図を図２に示す。半導体チップ１は、ｎ型半導体（Ｓｉ）基板５を用いて形成されている。半導体基板５の第１主面（上主面）に、半導体チップ１の内側から端部に向かって順に素子領域２、ガードリング領域３、チャネルストッパ領域４が設けられている。
【００１３】
素子領域２において、半導体基板５の第１主面には、ｐ型の第１拡散層６が設けられている。第１拡散層６の上に、Ｔｉ膜などの高融点金属膜９ａ、Ａｌ膜１０ａを積層した第１表面電極１１ａが設けられている。この第１表面電極１１ａは、第１拡散層６と接続されている。
【００１４】
ガードリング領域３において、第１拡散層６と離間して、半導体チップ１の端部に向かって、ｐ型の第２拡散層３ａ、３ｂ、３ｃが設けられている。これらの第２拡散層３ａ、３ｂ、３ｃは、半導体基板５の第１主面上から見ると、素子領域２を環状（リング状）に囲むように形成されている。そしてこれらの拡散層は、半導体基板５との界面でｐｎ接合を形成し、高耐圧を保持するためのガードリングとして機能する。
【００１５】
チャネルストッパ領域４において、第２拡散層３ａ、３ｂ、３ｃと離間して、ｎ型の第３拡散層７が設けられている。第３拡散層７の上に、Ｔｉ膜などの高融点金属膜９ｂ及びＡｌ膜１０ｂを積層した第３表面電極１１ｂが設けられている。この第３表面電極１１ｂは、第３拡散層７と接続されている。
【００１６】
第１表面電極１１ａは、第１拡散層６に接続され、第３表面電極１１ｂは第３拡散層７に接続されている。このような表面電極構造は、ＭＯＳＦＥＴ（Metal Oxided Semiconductor Field Effect Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの浅いｐｎ接合を有する半導体素子においては一般的な構造である。なお、この説明における実施の形態の半導体チップ１は、その素子領域２にＩＧＢＴ素子が形成される場合について示しているが、ＭＯＳＦＥＴを含め、高耐圧特性を必要とする半導体素子全般に有効である。そのため、素子領域２についての詳細な説明は省略しており、図面による記述も簡略化している。
【００１７】
半導体基板５の第１主面上で、素子領域２の外周（図２における素子領域２の右端）部、ガードリング領域３、およびチャネルストッパ領域４の内周（図２におけるチャネルストッパ領域４の左端）部に跨るように、絶縁膜（例えば、ＳｉＯ２）８が設けられている。つまり、この絶縁膜８は、半導体基板５の上で、第２拡散層３ａ、３ｂ、３ｃの上面を覆うように形成され、絶縁膜８の素子領域２側（左側）の端部は、第１表面電極１１ａに接し、絶縁膜８のチャネルストッパ領域４側（右側）の端部は、第３表面電極１１ｂに接している。
【００１８】
そして、この絶縁膜８の上面において、第２拡散層３ａ、３ｂ、３ｃとそれぞれ対向するように、第２表面電極１１ｃ、１１ｄ、１１ｅが設けられている。これらの電極は、第１表面電極１１ａ、第３表面電極１１ｂと同様に、Ｔｉ膜などの高融点金属膜上に、Ａｌ膜を積層した構造である。
【００１９】
絶縁膜８の上面で、第１表面電極１１ａ−第２表面電極１１ｃ間には、Ｔｉ膜などの導電膜１２が設けられている。同様に、絶縁膜８の上面で、第２表面電極１１ｃ−１１ｄ間、第２表面電極１１ｄ−１１ｅ間にも導電膜１２が設けられている。すなわち、絶縁膜８の上面で、第１表面電極１１ａおよび第２表面電極１１ｃ、１１ｄ、１１ｅの各電極のうち、隣接する電極間には、導電膜１２が設けられている。
【００２０】
また絶縁膜８の上面で、第２表面電極１１ｅ−第３表面電極１１ｂ間にも、導電膜１２が設けられている。すなわち導電膜１２は、絶縁膜８の上面で、３つの第２表面電極１１ｃ、１１ｄ、１１ｅのうち第３表面電極１１ｂに最も近接する第２表面電極１１ｅと、第３表面電極１１ｂとの間にも設けられている。
【００２１】
一方、半導体基板５の第２主面側には、ｎ型バッファ層１３が設けられ、さらにこれを覆うように、ｐ型コレクタ層１４、およびｐ型コレクタ電極１５が設けられている。
【００２２】
本実施の形態１では、絶縁膜８の上に設けられた導電膜１２として、Ｔｉ膜などの高融点金属膜を用いるようにした。しかし、上記導電膜としてＴｉ膜の他に、ＴｉＮ膜、ＴｉＷ膜などの膜であっても良い。また、Ｔｉ膜、ＴｉＮ膜及びＴｉＷ膜のうち、いずれかを含む積層膜などであっても良い。
【００２３】
ここで、上記導電膜１２を形成する方法について説明する。半導体基板５の第１主面に第１拡散層６、第２拡散層３ａ、３ｂ、３ｃ、第３拡散層７を形成した後に、絶縁膜８を形成する。次に、半導体基板５の第１主面上に、全面にＴｉ膜およびＡｌ膜を順次形成する。
【００２４】
次に、Ａｌ膜を選択的にエッチングして、Ａｌ膜が除去された部分にＴｉ膜を露出させる。さらに、このＴｉ膜を所定膜厚だけエッチング（ハーフエッチング）して、図２に示すように、絶縁膜８の表面上にＴｉ膜を残存させ、Ｔｉ膜からなる導電膜１２を形成する。
【００２５】
この結果、第１拡散層６の上に第１表面電極１１ａが形成され、絶縁膜８の上に第２表面電極１１ｃ、１１ｄ、１１ｅが形成され、第３拡散層７の上に第３表面電極１１ｂが形成される。このとき絶縁膜８上で、これらの表面電極の隣接する電極間に、導電膜１２が形成されている。導電膜１２はＴｉ膜がハーフエッチングされて形成されたものである。このため導電膜１２の膜厚は、上述した表面電極の最下層の金属膜（Ｔｉ膜）の膜厚よりも薄くなっている。また、導電膜１２は、高融点金属のＴｉ膜であるため、上層にＡｌが積層された第２電極１１ｃ、１１ｄ、１１ｅの抵抗と比較して高抵抗となっている。
【００２６】
一般に、電極や配線を形成する場合、半導体基板上に全面に金属膜を形成した後に、電極や配線として用いる箇所以外の金属膜を、エッチング等により完全に除去する。これに対して本実施の形態１では、絶縁膜８の上で、第１表面電極１１ａ、第２表面電極１１ｃ、１１ｄ、１１ｅおよび第３表面電極１１ｂの表面電極の隣接する電極間に、高抵抗の導電膜１２が所定膜厚だけ残存するようにした。
【００２７】
上記構造とすることにより、第２拡散層３ａ、３ｂ、３ｃとｎ型半導体基板５との界面のｐｎ接合に逆バイアスの電界を印加する際に、導電膜１２の下の半導体基板５の部分は、空乏層の伸びが助長される。このため、導電膜１２が無い場合と比較して、上記ｐｎ接合の耐圧を高くすることができる。
【００２８】
上述した導電膜１２は、第１表面電極１１ａ、第２表面電極１１ｃ、１１ｄ、１１ｅおよび第３表面電極１１ｂを形成する工程において、ハーフエッチングを行うことで、容易に形成できる。従って、製造工程全体を複雑にすることなく、高い耐圧を得ることができる。すなわち、本実施の形態１によれば、製造工程全体を複雑化することなく半導体チップのガードリング領域３の面積を小さくすることができる。従って、高耐圧特性を安定的に保持したままで、チップサイズの縮小が可能となるので、安価な半導体装置を得ることができる。
【００２９】
また、導電膜１２は、Ｔｉなどの高融点金属を含む高抵抗層であるため、外部からのイオン性（荷電性）物質や、不純物に対するシールド効果を有している。従って、半導体装置の製造歩留まりを向上させることができる。
【００３０】
なお、本実施の形態１では、第１表面電極１１ａ、第２表面電極１１ｃ、１１ｄ、１１ｅ、および第３表面電極１１ｂは、下層にＴｉ膜を形成し、その上にＡｌ膜を積層した２層の積層構造とした。しかし、これらの表面電極は、３層以上の複数の異なる金属膜を積層した多層の金属膜であってもよい。この場合、絶縁膜８上の表面金属層を形成しない位置に、上記多層の金属膜の最下層の金属膜を露出させる。そして上述したハーフエッチングにより、上記最下層の膜を所定膜厚だけ残存させる。この結果、絶縁膜８の上に設けられた導電膜は、上述した表面電極（多層の金属膜）の最下層の金属膜と同一材料の膜として形成できる。
【００３１】
なお、本実施の形態１においては、ｎ型半導体基板５を用いて形成するようにしたが、ｐ型の半導体基板を用いて、その他の導電型をｐ、ｎすべて逆にした構造としても良い。このような構造であっても、同様の効果を得ることができる。
【００３２】
また、本実施の形態１では、ガードリングとして、半導体基板５の第１主面上に、３つの第２拡散層３ａ、３ｂ、３ｃを形成するようにした。しかし、これらの拡散層は１つであっても良いし、２つ以上であっても良く、半導体チップ１における必要な耐圧特性に基づいて適宜選択されるものである。
【００３３】
実施の形態２．
本実施の形態２に係る半導体装置について、図３を用いて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００３４】
絶縁膜８の上で、第２表面電極１１ｅから第３表面電極１１ｂ側に向かって導電膜１２が延在し、第２表面電極１１ｅと第３表面電極１１ｂとの間で終端している。すなわち絶縁膜８の上面で、導電膜１２が、３つの第２表面電極１１ｃ、１１ｄ、１１ｅのうち第３表面電極１１ｂに最も近接する第２電極１１ｅから、第２電極１１ｅと第３電極１１ｂとの間の所定位置まで延在させるに止め、第３電極１１ｂとは接続されないようにしている。その他の構成については、実施の形態１と同様である。
【００３５】
上記構造とすることにより、ｐｎ接合に逆バイアスの電圧を印加する際に生じる空乏層が伸びる範囲を、最外周のガードリング即ち第２拡散層３ｃから、上述した第２電極１１ｅと第３電極１１ｂとの間の所定位置までの範囲とすることができる。
【００３６】
これにより、半導体基板５の比抵抗のばらつきや、外部からのマイナスイオン等の汚染があっても、空乏層の横方向への伸び方の変化を、最小限に抑えることができる。従って、半導体素子耐圧の安定度を向上させることができる。
【００３７】
実施の形態３．
本実施の形態３に係る半導体装置について、図４及び図５を用いて説明する。ここでは、実施の形態１、２と異なる点を中心に説明する。
【００３８】
図４に示すように、絶縁膜８の第２拡散層３ａ、３ｂ、３ｃ上にそれぞれ開口部が設けられ、これらの開口部には、Ｔｉ膜およびＡｌ膜が埋め込まれている。そして、これらの膜により、第２拡散層３ａ、３ｂ、３ｃがそれぞれ第２表面電極１１ｃ、１１ｄ、１１ｅと接続されている。
【００３９】
すなわち、絶縁膜８の第２拡散層３ａ、３ｂ、３ｃ上で、それぞれ導電性の接続部（コンタクト）１６ａ、１６ｂ、１６ｃが設けられ、これらの接続部により第２拡散層３ａ、３ｂ、３ｃが、それぞれ第２表面電極１１ｃ、１１ｄ、１１ｅと電気的に接続されている。その他の構成については、実施の形態１と同様である。
【００４０】
上記構造とすることにより、第２拡散層３ａ、３ｂ、３ｃの電位を、それぞれ第２表面電極１１ｃ、１１ｄ、１１ｅと同電位とすることができる。これにより、実施の形態１よりもさらに、半導体素子耐圧の安定度を向上させることができる。
【００４１】
また、実施の形態２で示した構造（図３参照）において、上記接続部を有するようにしても良い。すなわち、図５に示すように、第２拡散層３ａ、３ｂ、３ｃが、接続部１６ａ、１６ｂ、１６ｃを介して、それぞれ第２表面電極１１ｃ、１１ｄ、１１ｅと接続された構造としても良い。これにより、実施の形態２よりもさらに、半導体素子耐圧の安定度を向上させることができる。
【００４２】
実施の形態４．
本実施の形態４に係る半導体装置について、図６を用いて説明する。ここでは、実施の形態１〜３と異なる点を中心に説明する。
【００４３】
本実施の形態４に係る半導体装置を第１主面上から見た平面図を図６に示す。本実施の形態４は、実施の形態１〜３で示した半導体装置において、正方形の半導体チップ１の各コーナー部１７に、導電膜１２が選択的に設けられた構造としたものである。すなわち、絶縁膜８の上に設けられた導電膜１２が、半導体チップ１のコーナー部１７に選択的に設けられた構造とする。その他の構成については、実施の形態１〜３と同様である。
【００４４】
図６に示したように、半導体チップ１が正方形である場合や、長方形（図示しない）などのコーナー部を有する形状である場合、ガードリング部に沿って形成される空乏層にもコーナー部が生じる。このようなコーナー部には電界が集中するため、コーナー部以外の部分より耐圧が相対的に低くなる。本実施の形態４では、図６に示した構造とすることにより、コーナー部の耐圧の安定度を向上させることができる。
【００４５】
本実施の形態４によれば、半導体チップにおける耐圧の比較的低いコーナー部の耐圧を向上させるようにすることで、半導体チップ１全体の耐圧ばらつきを低減させることができる。すなわち、チップ全体として耐圧バランスの良いものとすることができ、半導体チップの信頼性を向上させることができる。
【００４６】
なお、本実施の形態４では、半導体チップが正方形や長方形である例を示したが、この他、八角形などの多角形であっても同様の効果を有する。すなわち、半導体チップがコーナー部を有する構造であれば、同様の効果を得ることができる。また、本実施の形態４は、ＩＧＢＴ素子に限られることなく、ＭＯＳＦＥＴやダイオードなどを含め、高耐圧特性を必要とする半導体素子全般に有効である。
【図面の簡単な説明】
【００４７】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】実施の形態１に係る半導体装置の断面図である。
【図３】実施の形態２に係る半導体装置の断面図である。
【図４】実施の形態３に係る半導体装置の断面図である。
【図５】実施の形態３に係る半導体装置の断面図である。
【図６】実施の形態４に係る半導体装置の平面図である。
【図７】従来の半導体装置の断面図である。
【図８】従来の半導体装置の断面図である。
【符号の説明】
【００４８】
１  半導体チップ、２  素子領域、３  ガードリング領域、３ａ、３ｂ、３ｃ  第２拡散層、４  チャネルストッパ領域、５  半導体基板、６  第１拡散層、７  第３拡散層、８  絶縁膜、９ａ、９ｂ  高融点金属膜、１０ａ、１０ｂ  Ａｌ膜、１１ａ  第１表面電極、１１ｂ  第３表面電極、１１ｃ、１１ｄ、１１ｅ  第２表面電極、１２  導電膜、１３  ｎ型バッファ層、１４  ｐ型コレクタ層、１５  ｐ型コレクタ電極。
【図１】
2007324261.tif 000003
【図２】
2007324261.tif 000004
【図３】
2007324261.tif 000005
【図４】
2007324261.tif 000006
【図５】
2007324261.tif 000007
【図６】
2007324261.tif 000008
【図７】
2007324261.tif 000009
【図８】
2007324261.tif 000010