(57)【要約】      （修正有）【課題】ポリシリコンヒューズに常に最適な電流を流してプログラムすることができるヒューズ制御回路を提供する。【解決手段】抵抗変化型ヒューズ回路は、プログラムするべきポリシリコンヒューズ５を指定するプログラム用シフトレジスタ１１と、基準電位を発生するＶREF発生器１２と、ポリシリコンヒューズ５を流れる電流に応じた電位を発生する複数のヒューズプログラム・センス回路１３と、各ヒューズプログラム・センス回路１３の出力電位をシリアル変換して出力する読み出し用シフトレジスタ１４と、ポリシリコンヒューズ５をプログラムするのに用いる電位ＶGATEを発生するＶGATE発生器１５とを備える。ＶGATE発生器１５を流れる電流のｎ倍の電流がポリシリコンヒューズ５を流れるようにするため、試し切り用のポリシリコンヒューズ５を設ける必要がなくなり、抵抗変化型ヒューズ回路全体のサイズを縮小できる。【選択図】図４
2007299926.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、
前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、
前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値の１／ｎの抵抗値を有するダミーヒューズ群と、
それぞれが前記プログラム用トランジスタの１／ｎのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、
前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のｎ倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路。
【請求項２】
前記ダミーヒューズ群は、直列および並列接続された前記複数のダミーヒューズを有することを特徴とする請求項１に記載の抵抗変化型ヒューズ回路。
【請求項３】
ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、
前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、
前記複数のポリシリコンヒューズと同一の電気的特性を有する複数の試し切り用ヒューズと、
前記複数の試し切り用ヒューズのそれぞれに対して異なる電流を流す電流供給部と、
前記電流供給部により前記複数の試し切り用ヒューズに電流を流した後に、前記複数の試し切り用ヒューズの抵抗値を評価する抵抗評価部と、を備えることを特徴とする抵抗変化型ヒューズ回路。
【請求項４】
前記抵抗評価部の評価結果に基づいて、前記複数のポリシリコンヒューズをプログラムする際の電流値を決定するための信号を生成する電流決定信号生成部を備えることを特徴とする請求項３に記載の抵抗変化型ヒューズ回路。
【請求項５】
前記複数の試し切り用ヒューズのそれぞれに対応して設けられ、対応する試し切り用ヒューズの一端に所定の電圧を印加した状態で、他端の電圧を検出する複数の電圧検出回路を備え、
前記抵抗評価部は、前記電圧検出回路で検出された電圧を、第１および第２の基準電圧と比較した結果を出力することを特徴とする請求項３または４に記載の抵抗変化型ヒューズ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコンヒューズに電流を流して抵抗変化を生じさせる抵抗変化型ヒューズ回路に関する。
【背景技術】
【０００２】
近年、チップ上に多数のSRAMやDRAMなどのメモリを混載したシステムLSIが普及している。これらオンチップのSRAMやDRAMなどは微細化して大容量化が進んでいるため100%の歩留まりを達成することは困難である。
【０００３】
そのため、冗長なセルを搭載しておき、テストで不良になったセルを冗長セルで置き換えて歩留まりの向上を図っている。どのセルを冗長セルで置き換えるかという情報は、一度だけプログラムが可能なOTP(One Time Programmable)素子にプログラムされるのが一般的である。
【０００４】
また、チップが製造された工場名、ライン番号、ロット番号、ウェファー番号、ウェファー上のX,Y座標などチップ固有のID情報(chip  ID)をOTP素子にプログラムしておき、市場で不良が起きてそのチップが戻されたときに、chip IDを読み出して製造工程に異常がなかったかを確認するという工程管理に利用することも行われている。
【０００５】
上述のようなオンチップのSRAMやDRAMなどのリダンダンシ情報やChip IDをプログラムするOTP素子としては、レーザーなどの光を使ってプログラムする光学的プログラマブルヒューズと、電気的にプログラムする電気的プログラマブルヒューズがある。
【０００６】
光学的プログラマブルヒューズは構造が単純で、未プログラム素子の抵抗と既プログラム素子の抵抗比が大きいなどの利点があり、広く使用されている。その反面、チップをパッケージングした後はプログラムできないという欠点がある。一方、電気的プログラマブルヒューズは、チップをパッケージングした後でもプログラムできるという利点があり、最近では広く使われるようになってきている（特許文献１参照）。
【０００７】
電気的プログラマブルヒューズの一種として、ゲート材料として使用されるサリサイド化ポリシリコンに大電流を流して、ポリシリコン上のサリサイド部分の金属原子をエレクトロマイグレーション現象によって電流と同じ方向に移動させ、結果としてポリシリコンの抵抗を上げてプログラムするポリシリコン抵抗変化型ヒューズ（以下、ポリシリコンヒューズと表記）が存在する。
【０００８】
しかしながら、従来のポリシリコン抵抗変化型ヒューズには以下のような問題がある。
１）ポリシリコンヒューズに流れる電流は、同ヒューズの一端に印加される電圧ＶPGMと、同ヒューズに電流を流すか否かを切替制御するトランジスタ（プログラム用トランジスタ）のゲートに印加される電圧ＶGATEとによって制御されるが、これら電圧ＶPGM，ＶGATEの最適値は、ポリシリコンヒューズやプログラム用トランジスタの特性に依存する。
製造プロセスの変動によってプログラム用トランジスタの特性が変化すると、そのゲートに一定の電圧をかけても同トランジスタのドレイン電流Idsが変動してしまい、所望の電流範囲から外れてしまうおそれがある。所望の電流範囲から外れると、ポリシリコンヒューズのプログラムに失敗する可能性がある。プログラムに失敗する原因としては、電流が少なすぎてヒューズの抵抗値が変化しないことや、電流が多すぎてヒューズが高抵抗になってしまうことなどが考えられる。
２）製造プロセスの変動に伴って、ポリシリコンヒューズの厚さや幅が微妙に変化し、同ヒューズのプログラム前の抵抗値が変動する。ポリシリコンヒューズのプログラム前の抵抗値が変動すると、プログラム用トランジスタのドレイン電圧Vdsが変化し、それにより、プログラム用トランジスタのドレイン電流Idsが変動して所望の電流範囲から外れてしまうおそれがある。この場合も、ポリシリコンヒューズのプログラムに失敗する可能性がある。
３）同一チップ上に、試し切り用ポリシリコンヒューズとプログラム用トランジスタを組として何組か用意しておき、各組の電圧を順々に供給して電流を流してみることも可能ではあるが、一般的な半導体テスターでは、電圧を変化させながら電流を測定するという動作には長い時間がかかる。それを複数回繰り返して最適値を求めなくてはならず、さらに時間がかかるので、テスト効率が低下し、結果としてテストコストが上昇する。
４）ポリシリコンヒューズをプログラムする行為は不可逆なので、一度電流を流してしまうとそのヒューズには二度とプログラムできない。電圧VPGM，VGATEの最適な組み合わせを見つけるために電圧VPGM，VGATEを変化させる場合、その組み合わせの数分だけ試し切り用ポリシリコンヒューズとプログラム用NMOSトランジスタの組を用意しておく必要があり、チップ面積が増大し、結果としてチップコストが上昇する。
【特許文献１】米国特許公報６，５２５，３９７
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ポリシリコンヒューズに常に最適な電流を流してプログラムすることができるヒューズ制御回路を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、前記ポリシリコンヒューズと同一の電気的特性を有する複数の試し切り用ヒューズからなり、前記ポリシリコンヒューズの抵抗値の１／ｎの抵抗値を有する試し切り用ヒューズ群と、それぞれが前記プログラム用トランジスタの１／ｎのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記試し切り用ヒューズ群に流れる電流のｎ倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路が提供される。
【００１１】
また、本発明の一態様によれば、ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、前記複数のポリシリコンヒューズと同一の電気的特性を有する複数の試し切り用ヒューズと、前記複数の試し切り用ヒューズのそれぞれに対して異なる電流を流す電流供給部と、前記電流供給部により前記複数の試し切り用ヒューズに電流を流した後に、前記複数の試し切り用ヒューズの抵抗値を評価する抵抗評価部と、を備えることを特徴とする抵抗変化型ヒューズ回路が提供される。
【発明の効果】
【００１２】
本発明によれば、ポリシリコンヒューズに常に最適な電流を流してプログラムすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の一態様について説明する。
【００１４】
まず、本発明の抵抗変化型ヒューズ回路により制御されるポリシリコンヒューズについて説明する。
【００１５】
図１はポリシリコンヒューズの構造を模式的に示した斜視図である。図１のポリシリコンヒューズは、ポリシリコン層１の上に形成されるサリサイド層２と、このサリサイド層２の上に形成されるメタルからなる電極（陽極電極３と陰極電極４）とを備えている。
【００１６】
図１のポリシリコン層１は、通常のトランジスタのゲート電極として用いられるポリシリコンと同じ材質で形成され、断面構造も同じである。したがって、図１のポリシリコン層１は通常のトランジスタのゲート電極を形成する工程の中で形成可能であり、特別な工程を要しない。図１のポリシリコン層１は、電極部分は幅広に、電極間の中央部は幅狭に形成されている。
【００１７】
図２はポリシリコンヒューズ５とプログラム用NMOSトランジスタ６との接続関係を示す図である。ポリシリコンヒューズ５の陽極側には外部パッドの電位ＶPGMが供給され、陰極側はプログラム用NMOSトランジスタ６のドレイン電極に接続されている。
【００１８】
プログラム用NMOSトランジスタ６のゲート電極には電位ＶGATEが供給される。電位ＶPGMに高電位（例えば２．５Ｖ）を供給し、電位ＶGATEに電位ＶPGMより低い高電位（例えば１．５Ｖ）を供給すると、プログラム用NMOSトランジスタ６は導通し、ポリシリコンヒューズ５の陽極側から陰極側に大電流が流れる。
【００１９】
図３はポリシリコンヒューズ５に流す電流とプログラム後のポリシリコンヒューズ５の抵抗値との関係を示す図である。プログラム用NMOSトランジスタ６を導通させて、ポリシリコンヒューズ５に所定量以上の大電流を流すと、ポリシリコンヒューズ５には不可逆的な変化が起こって抵抗値が変化し、大電流を遮断した後もその抵抗値が保持される。
【００２０】
大電流を流した後のポリシリコンヒューズ５の抵抗値は、ポリシリコンに流す電流に応じて以下に説明する二種類のいずれかの値になる。
【００２１】
非常に多くの電流（図３ではＩａ以上）を流すと、ポリシリコンは電流抵抗積により非常に高い温度にまで発熱し、ポリシリコン自体が溶断する。溶断後の抵抗値は高抵抗Ｒａとなる。以下、この場合を高抵抗領域と呼ぶ。
【００２２】
一方、ポリシリコンヒューズ５に中程度の電流（図３ではＩｂ〜Ｉａ）を流すと、電子は電流とは逆向きの陰極側から陽極側に流れる。すると、ポリシリコン上のサリサイド層に含まれるサリサイド層がエレクトロマイグレーション現象を起こして、電子の流れに押されて陰極側から陽極側に移動する。以下、この場合を中抵抗領域と呼ぶ。
【００２３】
ポリシリコンヒューズ５のポリシリコン層は、中央部分が電極部分よりも幅が狭くて抵抗値が大きいため、中央部分は電極部分よりも発熱量が多くて温度が高くなりやすい。したがって、中央部分は電極部分よりもエレクトロマイグレーションが速く進む。このため、陰極側からの金属原子の供給が追いつかなくなり、中央部分の陰極側の近傍には、金属原子がない領域が形成され、結果として抵抗値が高くなる。この場合の抵抗値を中抵抗Ｒｂとする。
【００２４】
ポリシリコンヒューズ５の目的は、ポリシリコンヒューズ５に電流を流して不可逆的な抵抗変化を起こすことにあるため、図３の高抵抗領域と中抵抗領域のどちらでも、プログラムをするという目的は果たせる。ところが、ポリシリコンヒューズ５にＩａ以上の大電流を流すと、より大きな発熱が起きて、ポリシリコンヒューズ５だけでなく周囲にまでダメージが及び、結果として半導体チップの信頼性を落としてしまう。
【００２５】
一方、ポリシリコンヒューズ５に中程度の電流を流すと、エレクトロマイグレーションという比較的ゆっくりとした現象を利用してプログラムが行われるため、周囲へのダメージが軽微であり、プログラム後の半導体チップの信頼性が損なわれるおそれはない。
【００２６】
このような理由で、ポリシリコンヒューズ５にプログラムを行う際には、中程度の電流を流して、ポリシリコンヒューズ５の抵抗が中程度になる現象（以下、中抵抗モードと呼ぶ）を利用する。中抵抗モードには、プログラム後の半導体チップの信頼性を保障できるという利点がある反面、ポリシリコンヒューズ５を流れる電流を精度よく制御するのが難しいという欠点がある。
【００２７】
ポリシリコンヒューズ５を流れる電流を制御するには２つの方法がある。一つは、ポリシリコンヒューズ５の一端に供給される電位ＶPGMを変化させる方法である。もう一つは、プログラム用NMOSトランジスタ６のゲート電位ＶGATEを変化させる方法である。
【００２８】
これら２つの電位を組み合わせてプログラム用NMOSトランジスタ６の動作点を変えることで、ポリシリコンヒューズ５を流れる電流Ｉprogを制御することができる。
【００２９】
（第１の実施形態）
以下に説明する第１の実施形態は、プログラム用NMOSトランジスタ６のゲート電位ＶGATEが一定になるようにして、ポリシリコンヒューズ５のプログラム時の電流変動を抑制ものである。
【００３０】
図４は本発明の第１の実施形態による抵抗変化型ヒューズ回路の全体構成を示すブロック図である。図４の抵抗変化型ヒューズ回路は、プログラムするべきポリシリコンヒューズ５を指定するプログラム用シフトレジスタ１１と、基準電位を発生するＶREF発生器１２と、ポリシリコンヒューズ５を流れる電流に応じた電位を発生する複数のヒューズプログラム・センス回路１３と、各ヒューズプログラム・センス回路１３の出力電位をシリアル変換して出力する読み出し用シフトレジスタ１４と、ポリシリコンヒューズ５をプログラムするのに用いる電位ＶGATEを発生するＶGATE発生器１５とを備えている。
【００３１】
プログラムすべきポリシリコンヒューズ５は、ヒューズプログラム・センス回路１３の内部に設けられている。ポリシリコンヒューズ５に対するプログラムは、半導体チップ製造後のテストの際に一度だけ行われる。一方、プログラムされたデータの読み出しは、半導体チップ出荷後でも、電源投入時とチップリセット時に行われる。
【００３２】
図５はヒューズプログラム・センス回路１３の内部構成の一例を示す回路図である。図５のヒューズプログラム・センス回路１３は、端子ＶPGMと接地端子の間に直列接続されるプログラム用のポリシリコンヒューズ５およびプログラム用NMOSトランジスタ６と、プログラム用NMOSトランジスタ６のゲート電位を発生するレベルシフタ１６と、ポリシリコンヒューズ５の状態を読み出す制御を行う読み出し用NMOSトランジスタ１７と、ポリシリコンヒューズ５を流れる電流に応じた電位を発生するセンスアンプ１８とを有する。
【００３３】
レベルシフタ１６は、図４のプログラム用シフトレジスタ１１から出力された信号PRGp（＝１）を電位ＶGATEまでレベルシフトする。本実施形態では、電位ＶPGM＝２．５Ｖ、電位ＶGATE＝１．５Ｖにしたが、他の電位を採用してもよい。
【００３４】
図６はレベルシフタ１６の内部構成の一例を示す回路図である。図６のレベルシフタ１６は、端子ＶBPと接地端子との間に直列接続されるPMOSトランジスタ２１およびNMOSトランジスタ２２と、同じく端子ＶBPと接地端子との間に直列接続されるPMOSトランジスタ２３およびNMOSトランジスタ２４と、同じく端子ＶBPと接地端子との間に直列接続されるPMOSトランジスタ２５およびNMOSトランジスタ２６とを有する。
【００３５】
PMOSトランジスタ２１，２３とNMOSトランジスタ２２，２４は差動増幅器を構成しており、PMOSトランジスタ２５とNMOSトランジスタ２６はインバータを構成している。
【００３６】
図４に示したプログラム用シフトレジスタ１１からの信号PRGpは、インバータ２７を介して、あるいは介さずにNMOSトランジスタ２２，２４のゲートに入力され、PMOSトランジスタ２３とNMOSトランジスタ２４との接続ノードからレベルシフトされた電位が出力される。
【００３７】
信号PRGpがロウであれば、NMOSトランジスタ２４がオフし、差動増幅器の出力はハイになり、PMOSトランジスタ２５とNMOSトランジスタ２６からなるインバータの出力すなわちレベルシフタ１６の出力は０電位になる。一方、信号PRGpがハイであれば、NMOSトランジスタ２４がオンし、差動増幅器の出力はロウになり、インバータの出力すなわちレベルシフタ１６の出力は電位ＶGATEになる。
【００３８】
図７は図５に示したセンスアンプ１８の内部構成の一例を示す回路図である。図７のセンスアンプ１８は、PMOSトランジスタ３１，３２とNMOSトランジスタ３３〜３７からなる差動増幅器３８を有する。この差動増幅器３８は、入力電位INを基準電位ＶREFと比較して、その電位差に応じた電位を出力する。
【００３９】
図８は図１に示したＶGATE発生器１５の内部構成の一例を示す回路図である。図８のＶGATE発生器１５は、外部IPGMIN端子と接地端子の間に直列接続されるダミーヒューズ群４１とダミーNMOSトランジスタ４２とを備えており、ダミーヒューズ群４１とダミーNMOSトランジスタ４２の接続ノードから電位ＶGATEが出力される。
【００４０】
ダミーヒューズ群４１は、直列接続される複数のポリシリコンヒューズ４３を有する。なお、後述するように、ダミーヒューズ群４１を構成する複数のポリシリコンヒューズ４３の数や接続形態は、図８に示したものに限定されない。
【００４１】
ダミーNMOSトランジスタ４２のゲート幅は、プログラム用NMOSトランジスタ６のゲート幅の１／１０に設定されている。
【００４２】
図９は図１に示したプログラム用シフトレジスタ１１内の各レジスタ４５の内部構成の一例を示す回路図である。図９のレジスタは、クロックドインバータ４６〜４８と、インバータ４９〜５４と、トランスファゲート５５と、NANDゲート５６とを有する。
【００４３】
プログラム用シフトレジスタ１１のSIp端子には、プログラムすべきシリアルデータが順に入力される。このシリアルデータは、クロック信号CLKtで順にシフトされて、各レジスタ４５内に保持される。
【００４４】
プログラム用シフトレジスタ１１は、プログラム許可PRGENp信号がハイのときに、SIp端子に入力されたデータをクロック信号CLKtの立ち上がりエッジでラッチして、PRGp端子から出力する。
【００４５】
図１０は図１に示した読み出し用シフトレジスタ１４内の各レジスタ４０の内部構成の一例を示す回路図である。図１０のレジスタは、NANDゲート５７〜５９と、クロックドインバータ６０〜６２と、インバータ６３〜６５と、トランスファゲート６６とを有する。
【００４６】
読み出し用シフトレジスタ１４内の各レジスタ４０には、図１に示したヒューズプログラム・センス回路１３の出力データSAOUT<0:3>が入力される。ロードLOADp信号がハイのとき、クロック信号CLKtの立ち上がりエッジで初期データSAOUT<0:3>をラッチし、SOp端子から出力する。
【００４７】
また、シフトSHIFTp信号がハイであれば、クロック信号CLKtの立ち上がりエッジで前段のレジスタ４０の出力SOpをSIp端子に入力してラッチする。
【００４８】
ロードLOADp信号をハイにした状態で、ヒューズプログラム・センス回路１３からの出力データSAOUT<0:3>をクロック信号CLKtの立ち上がりエッジで各レジスタ４０内に取り込む。その後、ロードLOADp信号をロウで、シフト信号SHIFTをハイにした状態で、クロック信号CLKtの立ち上がりエッジが３つ来ると、データSAOUT<0:3>がシリアルデータとして読み出しシフトレジスタの出力端子RSOUTから出力される。
【００４９】
図１１は図１に示したＶREF発生器１２の内部構成の一例を示す回路図である。図１１のＶREF発生器１２は、端子ＶPGMと接地端子の間に直列接続される抵抗群７１とNMOSトランジスタ７２とを有する。抵抗群７１は、直列接続される複数（例えば５つ）のポリシリコンヒューズ７３で構成される。
【００５０】
NMOSトランジスタ７２のサイズは、図５に示した読み出し用NMOSトランジスタ１７のサイズと同じである。読み出し時に、読み出し許可信号READpがハイになると、読み出し用NMOSトランジスタ１７が導通状態になり、ポリシリコンヒューズ５に電流が流れる。
【００５１】
例えば、抵抗群７１とNMOSトランジスタ７２に流れる電流が０．５ｍＡ、未プログラム状態のポリシリコンヒューズ５一つ当たりの抵抗は１００オームとすると、基準電位ＶREFは以下の式で表される。
ＶREF＝ＶPG−５×Ｒ×Ｉ
＝１．２Ｖ−５×１００×０．５ｍＡ
＝０．９５Ｖ
【００５２】
ＶREF発生器１２で生成された基準電位ＶREFは、図５に示したヒューズプログラム・センス回路１３内のセンスアンプ１８に入力される。
【００５３】
次に、ポリシリコンヒューズ５にプログラムする際の動作を説明する。以下では、１０個のポリシリコンヒューズ５を直列接続してダミーヒューズ群４１を構成した場合を例に取って説明する。
【００５４】
図５に示したヒューズプログラム・センス回路１３と図８に示したＶGATE発生器１５は、カレントミラー回路を構成している。図１２はこのカレントミラー回路７５の等価回路図である。図１２では、プログラム用シフトレジスタ１１を等価的にスイッチで表している。
【００５５】
ダミーヒューズ群４１を構成する各ポリシリコンヒューズ５の抵抗値が１００オームとすると、１０個直列接続されているため、計１ｋオームになる。上述したように、ダミーNMOSトランジスタ４２のゲート幅は、プログラム用NMOSトランジスタ６のゲート幅の１／１０である。したがって、ダミーNMOSトランジスタ４２を流れる電流の１０倍の電流がプログラム用NMOSトランジスタ６に流れる。
【００５６】
プログラムに先立って、不図示のロジックテスタなどから、図１に示したIPGMIN端子に定電流（＝１ｍＡ）を流し込み、そのときにIPGMIN端子に現れる電位を測定する。ダミーヒューズ群４１の直列接続されたポリシリコンヒューズ５には１ｍＡの電流が流れるため、IPGMIN端子に現れる電位ＶIPGMINは、以下の式で表される。
ＶIPGMIN＝ＶGATE＋１ｍＡ×１ｋオーム
＝ＶGATE＋１Ｖ
【００５７】
例えば、電位ＶGATE＝１．５Ｖであると仮定する。この場合、ＩPGMIN端子の電位は２．５Ｖになる。ＶPGM端子には、IPGMIN端子以上の電位を（例えば２．５Ｖ）を印加する。図３のPSIN端子には、クロックPCLKt信号に同期させて、プログラムすべきシリアルデータ列が供給される。例えば、PSIN端子に、シリアルデータ列"0100"を供給するものとする。このとき、プログラム用シフトレジスタ１１内の４つのレジスタのうち、下から２つ目のレジスタの出力信号PRGpのみがハイになり、他の信号PRGpはロウになる。
【００５８】
信号PRGpがハイの場合の電位は、電源電位ＶDDにより生成されるため、信号PRGpがハイの場合、PRGp端子はＶDD（例えば１．２Ｖ）になる。
【００５９】
PRGp端子の電位はレベルシフタ１６に入力されて、電位ＶGATEにレベルシフトされる。
【００６０】
プログラム用NMOSトランジスタ６のゲート端子には、レベルシフタ１６の出力端子が接続されているため、信号PRGpがハイの場合には、対応するプログラム用NMOSトランジスタ６のゲート電位もＶGATEになる。
【００６１】
端子ＶPGMは２．５Ｖ以上の電位が印加されるが、仮に電位ＶPGM＝２．５Ｖだとすると、プログラム用NMOSトランジスタ６のゲート幅はダミーNMOSトランジスタ４２のゲート幅の１０倍であるため、プログラム用NMOSトランジスタ６は、ダミーNMOSトランジスタ４２の１０倍の電流（＝１０ｍA)を流そうとする。
【００６２】
ポリシリコンヒューズ５の抵抗が１００オームで、プログラム用のポリシリコンヒューズ５に１０ｍA流れたとすると、電位降下は１００オーム×１０ｍA＝１Ｖとなる。
【００６３】
電位ＶPGM＝ＶIPGMIN＝ＶGATE＋１Ｖの関係が成り立つため、ポリシリコンヒューズ５とプログラム用NMOSトランジスタ６との接続ノードFUSENODEの電位は、電位ＶGATEに等しくなる。
【００６４】
図１３はＶGATE発生器１５内のダミーNMOSトランジスタ４２とプログラム用NMOSトランジスタ６のバイアス電位関係をまとめた図である。
【００６５】
図１３に示すように、ダミーNMOSトランジスタ４２とプログラム用NMOSトランジスタ６のゲート電位が等しい場合、これらトランジスタに流れる電流の比は両者のゲート幅の比に等しい。プログラム用NMOSトランジスタ６のゲート幅はダミーNMOSトランジスタ４２のゲート幅の１０倍であるため、プログラム用NMOSトランジスタ６にはダミーNMOSトランジスタ４２の１０倍の電流が流れる。
【００６６】
仮に端子ＶPGMに２．５Ｖ以上の電位を印加した場合でも、プログラム用NMOSトランジスタ６は飽和領域で動作することが保証されており、プログラム用NMOSトランジスタ６を流れる電流は電位ＶPGMにそれほど依存しないため、ほぼ１０ｍAの電流が流れると考えてよい。
【００６７】
このように、第１の実施形態では、プログラム用NMOSトランジスタ６のゲート電位ＶGATEを発生するＶGATE発生器１５として、ダミーヒューズ群４１とダミーNMOSトランジスタ４２を設け、常にダミーNMOSトランジスタ４２に流れる電流のｎ倍（例えば１０倍）の電流がプログラム用NMOSトランジスタ６に流れるようにする。これにより、プログラム用NMOSトランジスタ６を流れる電流が変動しなくなり、常に最適な電流でポリシリコンヒューズ５をプログラムすることができる。
【００６８】
このような動作を実現するために、本実施形態では、ダミーヒューズ群４１、ダミーNMOSトランジスタ４２、プログラム用ポリシリコンヒューズ５およびプログラム用NMOSトランジスタ６でカレントミラー回路７５を構成して、ダミーNMOSトランジスタ４２を流れる電流のｎ倍の電流がプログラム用トランジスタを流れるようにしている。
【００６９】
このようなカレントミラー回路７５では、プログラム用のポリシリコンヒューズ５には、プログラムに必要な大電流が流れるが、ダミーヒューズ群４１にはその１／ｎの電流しか流れないため、ダミーヒューズ群４１に抵抗値が変化するほどの電流が流れるおそれはなく、ＶGATE発生器１５を再利用できる。
【００７０】
これにより、第１の実施形態によれば、試し切り用のポリシリコンヒューズを設ける必要がなくなり、抵抗変化型ヒューズ回路全体のサイズを縮小できる。
【００７１】
（第２の実施形態）
第２の実施形態は、ＶGATE発生器１５の内部構成が第１の実施形態と異なることを特徴とする。
【００７２】
図１４は第２の実施形態によるＶGATE発生器１５の内部構成を示す回路図である。図１４のＶGATE発生器１５は、ダミーヒューズ群４１ａの内部構成が図８とは異なっている。図１４のダミーヒューズ群４１ａは、２つのポリシリコンヒューズ５を並列接続した並列ヒューズ列を２０個直列接続したものである。
【００７３】
ダミーヒューズ群４１ａを構成する各ポリシリコンヒューズ５の抵抗値が１００オームとすると、２つ並列接続した並列ヒューズ列の抵抗値は５０オームである。したがって、ダミーヒューズ群４１ａの全体では、等価的に１ｋオームの抵抗値になる。
【００７４】
図１４のＶGATE発生器１５は、図８のＶGATE発生器１５と比べて、必要なポリシリコンヒューズ５の数が４倍になるが、ダミーヒューズ群４１ａとダミーNMOSトランジスタ４２に流れる電流は半分になる。したがって、プログラム用ポリシリコンにプログラムを行う際に、ダミーヒューズ群４１ａの各ダミーNMOSトランジスタ４２の抵抗が不可逆変化を起こすおそれがさらに低くなり、ダミーヒューズ群４１ａの信頼性がよりいっそう向上する。
【００７５】
このように、第２の実施形態では、ＶGATE発生器１５内のダミーヒューズ群４１ａに流れる電流をさらに減らせるため、プログラム時にダミーヒューズ列が抵抗変化を起こす可能性をより低くできる。
【００７６】
（第３の実施形態）
第３の実施形態は、第１および第２の実施形態とは異なる内部構成のＶGATE発生回路を有することを特徴とする。
【００７７】
図１５は第３の実施形態によるＶGATE発生器１５の内部構成を示す回路図である。図１５のＶGATE発生器１５は、複数のダミーNMOSトランジスタ４２からなるダミートランジスタ群７７を有する点で、図８および図１４とは異なっている。ダミートランジスタ群７７は、端子ＶGATEと接地端子の間に直列接続される２つのNMOSトランジスタ４２ａ，４２ｂと、同じく端子ＶGATEと接地端子の間に直列接続される２つのNMOSトランジスタ４２ｃ、４２ｄとを有する。
【００７８】
これら４つのNMOSトランジスタのゲート幅はいずれも、プログラム用NMOSトランジスタ６のゲート幅の１／１０である。したがって、ダミートランジスタ群７７の等価的なゲート幅は図８と図１５のダミーNMOSトランジスタ４２のゲート幅と同じである。
【００７９】
第１の実施形態と比較すると、図１５のダミートランジスタ群７７は、ダミーNMOSトランジスタ４２の数が４倍になるが、ダミートランジスタ群７７に流れる電流のばらつきは図８のダミーNMOSトランジスタ４２よりも少なくなる。その理由は、トランジスタのばらつきはトランジスタのゲート面積の逆数に比例するためである。すなわち、ゲート面積が４倍になれば、ばらつきは半分になる。
【００８０】
このように、第３の実施形態では、ダミーヒューズ群４１にダミートランジスタ群７７を接続するため、ダミーヒューズ群４１に流れる電流のばらつきを抑制でき、したがって、プログラム用ポリシリコンヒューズ５に流れるプログラム電流のばらつきも少なくなる。
【００８１】
（第４の実施形態）
第４の実施形態は、ＶGATE発生器１５内にボルテージフォロワ回路を設けたことを特徴とする。
【００８２】
図１６は第４の実施形態によるＶGATE発生器１５の内部構成を示す回路図である。図１６のＶGATE発生器１５は、ダミーヒューズ群４１とダミーNMOSトランジスタ４２との間の接続ノードにボルテージフォロワ回路７８が接続されている点で図８と異なっている。このボルテージフォロワ回路７８の出力電位がＶGATEとなる。
【００８３】
ボルテージフォロワ回路７８は、入力インピーダンスを上げて、出力インピーダンスを下げる作用を行う。図１７はボルテージフォロワ回路７８の内部構成の一例を示す回路図である。図１７のボルテージフォロワ回路７８は、PMOSトランジスタ７９，８０とNMOSトランジスタ８１〜８３を有する差動増幅器で構成されている。
【００８４】
ボルテージフォロワ回路７８を設けることで、ＶGATE発生器１５の出力端子に接続される負荷が多少変動しても電位ＶGATEが変動しにくくなる。したがって、プログラム用のポリシリコンヒューズ５に流れる電流変動も抑制できる。
【００８５】
（第５の実施形態）
図１８は上述した第１〜第４の実施形態のいずれかの抵抗変化型ヒューズ回路を内蔵するＬＳＩチップ８５の概略構成を示すブロック図である。図１８のＬＳＩチップ８５は、SRAM部８６と、図４に示した抵抗変化型ヒューズ回路８７と、SRAM部８６および抵抗変化型ヒューズ回路８７を制御する各種信号を生成するヒューズ制御回路８８と、他の処理を行うロジック回路８９とを備えている。
【００８６】
なお、図１８では、メモリとしてSRAMを内蔵する例を示したが、DRAMやフラッシュメモリなど他の種類のメモリを内蔵してもよいし、あるいはメモリを内蔵しなくてもよい。
【００８７】
図１９はSRAM部８６の内部構成の一例を示すブロック図である。SRAM部８６は、冗長セルアレイを内蔵したSRAMセルアレイ９１と、リダンダンシ情報格納用シフトレジスタ９２とを有する。
【００８８】
図１９の例では、SRAMセルアレイ９１のリダンダンシ情報が４ビットのデータで制御されるものと仮定しており、その４ビットのリダンダンシデータを４ビットのシフトレジスタで保持する。
【００８９】
図２０はリダンダンシ情報格納用シフトレジスタ９２内のレジスタ１ビット分９３の内部構成の一例を示す回路図である。図２０のレジスタ９３は、クロックドインバータ９４〜９６と、インバータ９７〜１０２と、NANDゲート１０３と、トランスファゲート１０４とを有し、クロック信号CLKtの立ち上がりエッジごとに１ビットずつデータをシフトする。イネーブル信号ENpがハイのときに、シフトレジスタ内に格納されているデータが端子RDDATApから出力される。
【００９０】
第１〜第４の実施形態で説明した抵抗変化型ヒューズ回路８７は、図１８に示したヒューズ制御回路８８により制御される。ヒューズ制御回路８８は、抵抗変化型ヒューズ回路８７が適切なタイミングで動作するように各種制御信号を生成するが、その内部構成は特に問わないため、ここでは詳しい説明を省略する。
【００９１】
図２１および図２２はヒューズ制御回路８８で生成される各種制御信号の動作波形図であり、図２１はポリシリコンヒューズ５をプログラムする場合の動作波形図、図２２は通常起動時すなわちポリシリコンヒューズ５の状態を読み出す場合の動作波形図である。
【００９２】
図２１において、PSIN信号は、ポリシリコンヒューズ５にプログラムするデータをPCLKt信号の立ち上がりエッジに同期してシリアル入力する端子である。上述のように、SRAMのリダンダンシ情報は４ビットなので、PCLKt信号を４クロック分入力し、PCLKt信号の立ち上がりに同期して４ビットのデータをPSIN端子からシリアル入力する。
【００９３】
IPGMIN信号は電位ＶGATEを生成するために必要な定電流信号である。本実施形態では、１ｍＡの電流を流し込む。
【００９４】
電位ＶPGMは、ポリシリコンヒューズ５にプログラム電流を流すのに用いられる電源電位である。IPGMIN信号により１ｍＡを流し込んだときの電位ＩPGMINを記録しておき、その電位と等しい電位を端子ＶPGMから供給する。
【００９５】
以上の制御により、ポリシリコンヒューズ５のプログラム時に正確に１ｍＡの電流を流し込むことができる。
【００９６】
本実施形態では、１ｍＡのIPGMIN信号を流し込んだときに、IPGMIN端子に現れる電位が２．５Ｖになると仮定し、電位ＶPGM＝２．５Ｖを印加している。IPGMIN端子に流し込む電流と端子ＶPGMに印加する電位が安定した後、PRGENp信号をハイにする。これにより、PSIN端子から「１」を入力したビットに対応するポリシリコンヒューズ５がプログラムされる。
【００９７】
一方、ポリシリコンヒューズ５の状態を読み出す際は、図２２に示すように、プログラムに使用するPRGENp信号、PSNI信号、PCLKt信号はロウ固定にしておく。IPGMIN信号も接地して電流が流れ込まないようにする。
【００９８】
電位ＶPGMは、ポリシリコンヒューズ５の読み出し時には、ポリシリコンヒューズ５にプログラムされない程度の弱電流を流し込むための電源として使用されるので、電源電位と等しい１．２Ｖを与えておく。
【００９９】
電源投入後にREADENp信号をハイにすると、ポリシリコンヒューズ５とＶREF発生器１２に電流が流れる。この電流値は、ヒューズがプログラムされない程度の電流値にしておく。例えば、電位ＶPGMを１．２Ｖにして、０．５ｍＡの電流がポリシリコンヒューズ５とＶREF発生器１２に流れ込むと仮定する。
【０１００】
図１１に示したように、ＶREF発生器１２にはヒューズと同じ材料およびサイズのダミーヒューズが５個直列接続されている。このダミーヒューズは抵抗として作用する。ダミーヒューズの抵抗値をＲｃとすると、ＶREF端子には、以下の電位が現れる。
ＶREF＝ＶPGM−５×Ｒ×Ｉ＝1.2Ｖ−５×Ｒｃ×0.5mA
【０１０１】
したがって、ポリシリコンヒューズ５側にも同じく０．５ｍＡの電流が流れる。プログラムされていないヒューズはＲｃ、プログラムされているヒューズはＲｂ（＞５Ｒｃ）の抵抗値である。このため、プログラムされていないヒューズのFUSENODE端子には、1.2Ｖ−Ｒｃ×0.5mA（＞ＶＲＥＦ）、プログラムされているヒューズのFUSENODE端子には、1.2Ｖ−Ｒｂ×0.5mA（＜ＶＲＥＦ）の電位が現れる。
【０１０２】
この電位を上述の電位ＶREFと比較する。SAEn信号がロウになると、読み出し用センスアンプ１８が活性化され、FUSENODE端子とＶREF端子の比較結果が図５に示したヒューズプログラム・センス回路１３の出力端子SAOUTに出力される。
【０１０３】
SAOUT信号は、LOADp信号がハイのときに図４に示した読み出し用シフトレジスタ１４に取り込まれる。SHIFTp信号はシフトレジスタのシフト動作許可信号であり、SHIFTp信号がハイの期間にRCLKt信号のクロックパルスが入るたびに、読み出し用シフトレジスタ１４が１ビットシフトする。RCLKt信号の７パルスで、ポリシリコンヒューズ５の読み出し結果がすべてSRAM部８６内のリダンダンシ情報格納レジスタに転送される。転送が完了した後、RDENp信号をハイとすることで、リダンダンシ情報がSRAMセルアレイ９１に供給される。
【０１０４】
このように、第５の実施形態では、第１〜第４の実施形態の抵抗変化型ヒューズ回路８７とSRAM部８６を混載するため、不良のSRAMセルを簡易かつ確実に冗長セルに置き換えることができる。
【０１０５】
（第６の実施形態）
以下に説明する第６の実施形態は、プログラム用のポリシリコンヒューズ５に最適なプログラム電流を供給することを特徴とする。
【０１０６】
図２３は本発明の第６の実施形態による抵抗変化型ヒューズ回路８７の全体構成を示すブロック図である。図２３では、図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【０１０７】
図２３の抵抗変化型ヒューズ回路８７ａは、図４にはなかった構成要素としてＶGATE選択回路１１１を備えている。このＶGATE選択回路１１１は、異なる複数の電位の中から最適な電位をＶGATEとして選択するものである。
【０１０８】
図２４は図２３に示したＶGATE選択回路１１１の内部構成の一例を示すブロック図である。図２４のＶGATE選択回路１１１は、５個の試し切り用ポリシリコンヒューズのそれぞれに異なる電位ＶGATEを与えてプログラムを行い、プログラムされた後の試し切り用ポリシリコンヒューズの抵抗が中抵抗領域Ｒｂ±Ｒｄにあるか否かをチェックし、プログラム用ポリシリコンヒューズ５をプログラムするための最適な電位ＶGATEを選択する。
【０１０９】
図２４のＶGATE選択回路１１１は、５ビットからなる試し切り用シフトレジスタ１１２と、試し切り用ポリシリコンヒューズを選択するための選択制御信号を生成する選択制御回路１１３と、試し切り用ヒューズ回路１１４と、試し切り用ヒューズ回路１１４の出力信号をセンスする試し切り用センスアンプ１１５と、５種類の異なる電位ＶGATEを生成するＶGATE発生器１１６と、試し切り用センスアンプ１１５に供給する基準電位ＶREFを生成する試し切り用ＶREF発生器１１７とを有する。選択制御回路１１３、試し切り用ヒューズ回路１１４および試し切り用センスアンプ１１５は、試し切り用シフトレジスタ１１２の各レジスタごとに設けられており、図２４の例では５個ずつ設けられている。
【０１１０】
図２５は試し切り用ヒューズ回路１１４の内部構成の一例を示す回路図である。図２５の試し切り用ヒューズ回路１１４は、端子ＶPGMと接地端子の間に直列接続される試し切り用ポリシリコンヒューズ１２１およびプログラム用NMOSトランジスタ１２２と、プログラム用NMOSトランジスタ１２２にゲート電位を供給するレベルシフタ１２３と、出力端子と接地端子の間に接続される読み出し用NMOSトランジスタ１２４とを有する。
【０１１１】
図２６はＶGATE発生器１１６の内部構成の一例を示す回路図である。図２６のＶGATE発生器１１６は、端子ＶHVOLと接地端子との間に２０個直列接続される抵抗１２６からなる抵抗列１２７と、この抵抗列１２７から出力された５種類の電位のいずれかを信号PRCpに基づいて選択するセレクタ１２８と、セレクタ１２８の出力信号に対してインピーダンス変換を行うボルテージフォロワ回路１２９とを有する。
【０１１２】
図２７は図２６に示したボルテージフォロワ回路１２９の内部構成の一例を示す回路図である。このボルテージフォロワ回路１２９の内部構成は、図１７で説明したものと基本的には同じである。
【０１１３】
以下、試し切り用ポリシリコンヒューズ１２１のプログラムを行う処理手順を説明する。まず、試し切りに先立って、外部ロジックテスタから、電位ＶPGM＝２．５Ｖ、電位ＶHVOL＝２．０Ｖを供給する。また、試し切りしたいデータ列をPSIN端子からクロックPCLKt信号に同期させて、試し切り用シフトレジスタ１１２にシリアル転送する。
【０１１４】
試し切りは、５ビット分の試し切り用ポリシリコンヒューズ１２１に対して１ビットずつ順に行う。まず、０番目のレジスタ（図２４の一番下のレジスタ）に「１」を書き込み、それ以外のレジスタには「０」を書き込んでおく。プログラム許可PRGENp信号をハイにすると、試し切り用シフトレジスタ１１２内に保持されているデータが「１」の場合、プログラムを行うことを示しており、レジスタの出力信号PRGp<0>がハイになる。その後、試し切り許可信号PROGTESTpをハイにすると、０番目の試し切り用ポリシリコンヒューズ１２１の入力端子PRGpがハイになる。
【０１１５】
端子PRGpがハイになると、プログラム用NMOSトランジスタ１２２のゲート電位がＶGATEレベルになり、プログラム用NMOSトランジスタ１２２が導通して、試し切り用ポリシリコンヒューズ１２１に電流が流れる。
【０１１６】
図２６に示したＶGATE発生器１１６は、端子ＶHVOL（＝２．０Ｖ）と接地端子の間を２０個の抵抗１２６で抵抗分割しているため、各抵抗間のタップには０．１Ｖ刻みの電位が現れる。より具体的には、１．３Ｖ、１．４Ｖ、１．５Ｖ、１．６Ｖ、１．７Ｖの５種類の電位をセレクタ１２８に入力している。このセレクタ１２８は、信号PRGp<4:0>の論理に従って、これら５種類の電位のうち一つを選択し、端子ＶGATEpreから出力する。
【０１１７】
電圧ＶGATEpreはボルテージフォロワ回路１２９でインピーダンス変換されて、ＶGATEとして出力される。
【０１１８】
シフトレジスタ１１２の出力信号PRGp<4:0>と、選択出力される電位ＶGATEとの関係は図２８のようになる。
【０１１９】
ＶGATE発生器１１６から出力される電位ＶGATEは、図２４に示した５つの試し切り用ヒューズ回路１１４のそれぞれの端子ＶGATEに供給される。したがって、５つの試し切り用ポリシリコンヒューズ１２１は、それぞれ異なる電位ＶGATEで試し切りされることになる。
【０１２０】
図２９は、シフトレジスタ１１２の出力信号PRGp<4:0>、試し切りされるポリシリコンヒューズ５および試し切りされるときの電位ＶGATEの対応関係を示す図である。
【０１２１】
ここで、ポリシリコンヒューズ５にとって最適な電位ＶGATEが１．５Ｖであると仮定する。電位ＶGATE＝１．５Ｖがプログラム用NMOSトランジスタ１２２のゲートに与えられると、試し切り用ポリシリコンヒューズ１２１に最適な電流であるＩｃが流れ、プログラム後の抵抗がＲｂになるものとする。
【０１２２】
電位ＶGATEが１．５Ｖより０．１Ｖ低い１．４Ｖの場合、試し切り用ポリシリコンヒューズ１２１にはＩｂの電流が流れ、プログラム後の抵抗はかろうじてＲｂになるものとする。
【０１２３】
逆に、電位ＶGATEが１．５Ｖより０．１Ｖ高い１．６Ｖの場合、試し切り用ポリシリコンヒューズ１２１にはＩａの電流が流れ、プログラム後の抵抗はかろうじてＲｂになるものとする。
【０１２４】
電位ＶGATEが１．３Ｖの場合、試し切り用ポリシリコンヒューズ１２１に流れる電流はＩｂ未満になり、プログラム後の抵抗は初期値と変わらずＲｃになる。また、電位ＶGATEが１．７Ｖの場合、試し切り用ポリシリコンヒューズ１２１に流れる電流はＩａ以上になり、プログラム後の抵抗はＲａ以上になる。
【０１２５】
図３０は図２４に示したＶREF発生器１１７の内部構成の一例を示す回路図である。図３０のＶREF発生器１１７は、外部端子ＶPGMと接地端子との間に直列接続される試し切り用ヒューズ群１３１およびダミー読み出しNMOSトランジスタ１３２を有する。
【０１２６】
試し切り用ヒューズ群１３１は、直列接続される１２個の試し切り用ポリシリコンヒューズ５を有する。ダミー読み出しNMOSトランジスタ１３２は、読み出し用NMOSトランジスタ１２４と同一サイズである。
【０１２７】
ダミー読み出しNMOSトランジスタ１３２が導通すると、外部端子ＶPGMから接地端子に向かって電流が流れる。外部端子ＶPGMからＲｂ−Ｒｄ分下がったタップから分圧電位ＶREF１が出力され、外部端子ＶPGMからＲｂ＋Ｒｄ下がったタップから分圧電位ＶREF２が出力される。
【０１２８】
電位ＶREF１は試し切り用ポリシリコンヒューズ１２１の抵抗がＲｂ−ＲｄになったときにFUSENODE端子に現れる電位に等しく、電位ＶREF２は試し切り用ポリシリコンヒューズ１２１の抵抗がＲｂ＋ＲｄになったときにFUSENODE端子に現れる電位に等しい。
【０１２９】
５ビット分の試し切り用ポリシリコンヒューズ１２１の試し切りが完了すると、試し切り後の各ヒューズの抵抗値をチェックするために、図２４に示したREADTESTp信号をハイにする。すると、ＶREF発生器１１７から電位ＶREF１と電位ＶREF２が発生され、これら電位が読み出し用センスアンプ１８の参照電位としてＶREF発生器１１７から出力される。
【０１３０】
試し切り用センスアンプ１１５は、試し切り用ポリシリコンヒューズ１２１のそれぞれごとに二個ずつ設けられ、これら二つのうち一つは信号FUSENODEと電位ＶREF１とを比較し、もう一つは信号FUSENODEと電位ＶREF２とを比較する。
【０１３１】
センスアンプ１８活性化SAEn信号をロウにすると、試し切り用センスアンプ１１５が動作し、比較結果が端子SAOUT１<4:0>と端子SAOUT２<4:0>に現れる。
【０１３２】
図２４の場合、FUSENODE端子<4:0>に現れる電位がＶREF１＜FUSENODE＜ＶREF２の関係になる場合に、ＶGATE選択回路１１１の出力信号WINOUT<4:0>がハイになることがわかる。この関係を試し切り後のポリシリコンヒューズ５の抵抗値にあてはめると、Ｒｂ−Ｒｄ＜プログラム後のポリシリコンヒューズ５の抵抗値＜Ｒｂ＋Ｒｄの場合にWINOUT<4:0>がハイになる。
【０１３３】
図３１は試し切りを行う際の電位ＶGATEと試し切り後のポリシリコンヒューズ５の抵抗値との対応関係を示す図である。ＶGATE選択回路１１１の出力信号WINOUT<4:0>を外部テスタで読み出し、その値が例えば"01110"であれば、これらビット値の中心値であるＶGATE＝１．５Ｖが最適な電圧ＶGATEであると判断できる。
【０１３４】
プログラム用のポリシリコンヒューズ５をプログラムする際には、ＶGATE選択回路１１１内のシフトレジスタ１１２の出力PRGp<2>がハイになるようにすれば、電位ＶGATE＝１．５Ｖになり、この電位ＶGATEを用いてプログラムを行えばよい。
【０１３５】
このように、第６の実施形態では、それぞれ異なる電位ＶGATEでプログラムされる複数の試し切り用ポリシリコンヒューズ１２１を設けて、プログラムされた後の試し切り用ポリシリコンヒューズの抵抗をチェックし、プログラム用ポリシリコンヒューズ５をプログラムするための最適な電位ＶGATEを選択するため、常に最適な電流でプログラム用のポリシリコンヒューズ５をプログラムすることができる。
【０１３６】
（第７の実施形態）
図３２は上述した第６の実施形態による抵抗変化型ヒューズ回路８７ａを内蔵するＬＳＩチップ８５の概略構成を示すブロック図である。図３２のＬＳＩチップ８５は、基本的な構成は図１８と同じであるが、上述したように抵抗変化型ヒューズ回路８７ａの内部構成とヒューズ制御回路８８ａの動作タイミングが異なっている。図３２のＬＳＩチップ８５内のSRAM部８６は図１９に示した内部構成を有する。
【０１３７】
図３３は試し切り用ポリシリコンヒューズ１２１を試し切りするときの動作波形図である。この例では、同ヒューズ１２１が５本あり、それぞれのプログラム用NMOSトランジスタ１２２のゲートに少しずつ異なる電位ＶGATEを与えてプログラムを行った後、最適な電位ＶGATEを選択する。
【０１３８】
まず、PSIN端子から、PCLKt信号に同期させて"10000"をシリアル入力する。これら５ビットデータのシリアル入力が完了すると、端子ＶPGMに２．５Ｖ、端子ＶHVOLpに２Ｖを印加して、端子PROGTESTpをハイにする。
【０１３９】
これにより、図２４に示したＶGATE発生器１１６から電位ＶGATE＝１．３Ｖが出力されて試し切り用ポリシリコンヒューズ１２１に供給される。図２４に示したプログラム用シフトレジスタ１１２の一番下のレジスタには「１」が、その他のレジスタには「０」が保持されているため、一番下のレジスタの出力PROGp<0>がハイになり、対応する試し切り用ポリシリコンヒューズ１２１がプログラムされる。
【０１４０】
同様なシーケンスを、PSIN端子に入力するシリアルデータを、"10000"→"010000"→"00100"のように、「１」のビットを一つずつずらして５回繰り返すと、５つの試し切り用ポリシリコンヒューズ１２１は上から順にＶGATE＝１．３Ｖ、１．４Ｖ、１．５Ｖ、１．６Ｖ、１．７Ｖでプログラムされる。
【０１４１】
図３４は電位ＶGATE決定時の動作波形図である。図２４に示したREADTESTp信号をハイにすると、ＶREF発生器１１７の出力であるＶREF１端子とＶREF２端子はそれぞれ以下の電位になる。
ＶREF１＝ＶPGM−８×Ｒ×Ｉ
ＶREF２＝ＶPGM−１２×Ｒ×Ｉ
【０１４２】
ここで、ＶPGM＝１．２Ｖ、図３０に示した試し切り用ヒューズ群１３１の抵抗Ｒ＝１００オーム、試し切り用ヒューズ群１３１を流れる電流Ｉ＝０．５ｍＡとすると、電位ＶREF１＝０．８Ｖ、ＶREF２＝０．６Ｖになる。
【０１４３】
一方、試し切り用ポリシリコンヒューズ１２１にも同様に０．５ｍＡの電流が流れるため、試し切りヒューズ回路８７ａの出力FUSEOUTは、FUSEOUT＝ＶPGM−Ｒ×Ｉとなる。
【０１４４】
ここでは、ＶPGM＝１．２Ｖ、Ｉ＝０．５ｍＡと仮定する。SAEn信号がロウになると、各試し切りヒューズ回路８７ａの出力電位FUSEOUTをＶREF１およびＶREF２と比較した結果がＶGATE選択回路１１１の出力端子WINOUT<4:0>から出力される。
【０１４５】
ポリシリコンヒューズ５の抵抗値がＲｂ−Ｒｄ〜Ｒｂ+Ｒｄの範囲内に入っていれば、WINOUTpは「１」になり、入っていなければ「０」になる。
【０１４６】
例えば、WINOUT<4:0>＝"01110"の場合を仮定する。この場合、ＶGATE＝１．４Ｖ〜１．６Ｖの範囲内では、試し切り後のポリシリコンヒューズ５の抵抗値がＲｂ−Ｒｄ〜Ｒｂ+Ｒｄの範囲内に入っており、最も適したＶGATEは１．５Ｖと判断できる。これは、プログラム用シフトレジスタ１１２に"00100"を書き込んだ場合に相当する。
【０１４７】
図３５は試し切り用ポリシリコンヒューズ１２１にリダンダンシデータをプログラムする場合の動作波形図である。PSIN端子は、試し切り用ポリシリコンヒューズ１２１にプログラムするデータを、クロックPCLKt信号の立ち上がりに同期させてシリアル入力する端子である。
【０１４８】
SRAMのリダンダンシ情報は４ビットであるため、PCLKt信号のクロックパルスを４つ入力して、PCLKt信号の立ち上がりに同期させて、４ビットのデータをPSIN端子にシリアル入力する。
【０１４９】
試し切り用ポリシリコンヒューズ１２１にプログラム電流を流すための端子ＶPGMの電位が安定した後、信号PGENpをハイにすると、PSIN端子から「１」データを入力したビットに対応するヒューズがプログラムされる。
【０１５０】
図３６は、通常起動時すなわち試し切り用ポリシリコンヒューズ１２１にプログラムされている情報をＬＳＩチップ８５内のＳＲＡＭ部に転送する場合の動作波形図である。プログラムに使用するPRGENp信号、PSIN信号、PCLKt信号はロウ固定にし、IPGMIN信号も接地レベルして電流が流れ込まないようにする。
【０１５１】
電位ＶPGMは、試し切り用ポリシリコンヒューズ１２１の読み出し時には、同ヒューズにプログラムされない程度の弱電流を流し込むための電源として用いられるため、電源電圧と同じ１．２Ｖにしておく。
【０１５２】
通常起動時の動作タイミングは、図２２に示したものと同じであるため、詳しい説明を省略する。
【０１５３】
このように、第７の実施形態では、第６の実施形態の抵抗変化型ヒューズ回路８７ａをSRAM部８６と混載するため、不良のSRAMセルを簡易かつ確実に冗長セルに置き換えることができる。
【図面の簡単な説明】
【０１５４】
【図１】ポリシリコンヒューズの構造を模式的に示した斜視図。
【図２】ポリシリコンヒューズ５とプログラム用NMOSトランジスタ６との接続関係を示す図。
【図３】ポリシリコンヒューズ５に流す電流とプログラム後のポリシリコンヒューズ５の抵抗値との関係を示す図。
【図４】本発明の第１の実施形態による抵抗変化型ヒューズ回路の全体構成を示すブロック図。
【図５】ヒューズプログラム・センス回路１３の内部構成の一例を示す回路図。
【図６】レベルシフタ１６の内部構成の一例を示す回路図。
【図７】図５に示したセンスアンプ１８の内部構成の一例を示す回路図。
【図８】図１に示したＶGATE発生器１５の内部構成の一例を示す回路図。
【図９】図１に示したプログラム用シフトレジスタ１１内の各レジスタ４５の内部構成の一例を示す回路図。
【図１０】図１に示した読み出し用シフトレジスタ１４内の各レジスタ４０の内部構成の一例を示す回路図。
【図１１】図１に示したＶREF発生器１２の内部構成の一例を示す回路図。
【図１２】カレントミラー回路７５の等価回路図。
【図１３】ＶGATE発生器１５内のダミーNMOSトランジスタ４２とプログラム用NMOSトランジスタ６のバイアス電位関係をまとめた図。
【図１４】第２の実施形態によるＶGATE発生器１５の内部構成を示す回路図。
【図１５】第３の実施形態によるＶGATE発生器１５の内部構成を示す回路図。
【図１６】第４の実施形態によるＶGATE発生器１５の内部構成を示す回路図。
【図１７】ボルテージフォロワ回路７８の内部構成の一例を示す回路図。
【図１８】第１〜第４の実施形態のいずれかの抵抗変化型ヒューズ回路を内蔵するＬＳＩチップ８５の概略構成を示すブロック図。
【図１９】SRAM部８６の内部構成の一例を示すブロック図。
【図２０】リダンダンシ情報格納用シフトレジスタ９２内のレジスタ１ビット分９３の内部構成の一例を示す回路図。
【図２１】ポリシリコンヒューズ５をプログラムする場合の動作波形図。
【図２２】通常起動時すなわちポリシリコンヒューズ５の状態を読み出す場合の動作波形図。
【図２３】本発明の第６の実施形態による抵抗変化型ヒューズ回路８７の全体構成を示すブロック図。
【図２４】図２３に示したＶGATE選択回路１１１の内部構成の一例を示すブロック図。
【図２５】試し切り用ヒューズ回路１１４の内部構成の一例を示す回路図。
【図２６】ＶGATE発生器１１６の内部構成の一例を示す回路図。
【図２７】図２６に示したボルテージフォロワ回路１２９の内部構成の一例を示す回路図。
【図２８】シフトレジスタ１１２の出力信号PRGp<4:0>と、選択出力される電位ＶGATEとの関係を示す図。
【図２９】シフトレジスタ１１２の出力信号PRGp<4:0>、試し切りされるポリシリコンヒューズ５および試し切りされるときの電位ＶGATEの対応関係を示す図。
【図３０】図２４に示したＶREF発生器１１７の内部構成の一例を示す回路図。
【図３１】試し切りを行う際の電位ＶGATEと試し切り後のポリシリコンヒューズ５の抵抗値との対応関係を示す図。
【図３２】第６の実施形態による抵抗変化型ヒューズ回路８７ａを内蔵するＬＳＩチップ８５の概略構成を示すブロック図。
【図３３】試し切り用ポリシリコンヒューズ１２１を試し切りするときの動作波形図。
【図３４】電位ＶGATE決定時の動作波形図。
【図３５】試し切り用ポリシリコンヒューズ１２１にリダンダンシデータをプログラムする場合の動作波形図。
【図３６】通常起動時すなわち試し切り用ポリシリコンヒューズ１２１にプログラムされている情報をＬＳＩチップ８５内のＳＲＡＭ部に転送する場合の動作波形図。
【符号の説明】
【０１５５】
５  プログラム用ポリシリコンヒューズ
６  プログラム用NMOSトランジスタ
１１  プログラム用シフトレジスタ
１２  ＶREF発生器
１３  ヒューズプログラム・センス回路
１４  読み出し用シフトレジスタ
１５  ＶGATE発生器
１６  プログラム用NMOSトランジスタ
１７  読み出し用NMOSトランジスタ
１８  センスアンプ
１１１  ＶGATE選択回路
１１２  試し切り用シフトレジスタ
１１３  選択制御回路
１１４  試し切り用ヒューズ回路
１１５  試し切り用センスアンプ
１１６  ＶGATE発生器
１１７  ＶREF発生器
１２１  試し切り用ポリシリコンヒューズ
１２２  プログラム用NMOSトランジスタ
１２３  レベルシフタ
１２４  読み出し用NMOSトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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