(57)【要約】【課題】  インダクタ間の結合度が高い半導体装置およびその製造方法を提供する。【解決手段】  半導体チップ１１を半導体チップ１の上に積層して、半導体チップ１１のインダクタ１７を半導体チップ１のインダクタ７の上方に配置する。次に、半導体チップ１，１１をＫＯＨ溶液中に浸すことによって、半導体チップ１，１１のシリコン基板２，１２を外周縁からエッチングして、インダクタ７，１７の下方に空隙を形成する。したがって、インダクタ７，１７間に導電性のシリコン基板が介在しないようにすることができるため、インダクタ７，１７間の結合度が高くなる。【選択図】        図３
2007073600.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと、前記第１の半導体チップの上に積層された第２の半導体チップとを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、
前記第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内に形成された前記第１のインダクタを含む第１の無線通信回路を含み、
前記第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された前記第２のインダクタを含む第２の無線通信回路を含み、
前記第２の半導体チップにおいて、前記第２のシリコン基板のうちの少なくとも端部から前記第２のインダクタの下方に位置する部分までの範囲が除去されたことを特徴とする、半導体装置。
【請求項２】
前記第１の半導体チップにおいて、前記第１のインダクタは前記第１の絶縁膜内の外周縁近傍に形成され、前記第１のシリコン基板のうちの少なくとも端部から前記第１のインダクタの下方に位置する部分までの範囲が除去されたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２のシリコン基板のうちの除去された部分に絶縁体が埋込まれたことを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項４】
さらに、前記第２の半導体チップと同様の構成を有し、前記第２の半導体チップの上に積層された第３の半導体チップを備えることを特徴とする、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
第１および第２の半導体チップを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、
前記第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された前記第１のインダクタを含む第１の無線通信回路を含み、
前記第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された前記第２のインダクタを含む第２の無線通信回路を含み、
前記第２の半導体チップにおいて、前記第２のシリコン基板のうちの少なくとも端部から前記第２のインダクタの下方に位置する部分までの範囲が除去され、
前記第２のインダクタの下方に前記第１のインダクタが位置するように前記第１および第２の半導体チップが配置されたことを特徴とする、半導体装置。
【請求項６】
第１および第２の半導体チップを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、
前記第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された前記第１のインダクタを含む第１の無線通信回路を含み、
前記第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された前記第２のインダクタを含む第２の無線通信回路を含み、
前記第１の半導体チップの上に前記第２の半導体チップを積層して、前記第１のインダクタの上方に前記第２のインダクタを配置する積層ステップ、および
前記積層ステップの後に、前記第１のシリコン基板のうちの少なくとも端部から前記第１のインダクタの下方に位置する部分までの範囲と、前記第２のシリコン基板のうちの少なくとも端部から前記第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップを含む、半導体装置の製造方法。
【請求項７】
第１および第２の半導体チップを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、
前記第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された前記第１のインダクタを含む第１の無線通信回路を含み、
前記第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された前記第２のインダクタを含む第２の無線通信回路を含み、
前記第１のシリコン基板のうちの少なくとも端部から前記第１のインダクタの下方に位置する部分までの範囲と、前記第２のシリコン基板のうちの少なくとも端部から前記第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップ、および
前記除去ステップの後に、前記第１の半導体チップの上に前記第２の半導体チップを積層して、前記第１のインダクタの上方に前記第２のインダクタを配置する積層ステップを含む、半導体装置の製造方法。
【請求項８】
前記積層ステップにおいて、前記第１および第２のインダクタを目印にして、前記第１のインダクタの上方に前記第２のインダクタが位置するように、前記第１および第２の半導体チップの相対位置を調整して積層する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記除去ステップにおいて、ウェットエッチングによって前記第１および第２のシリコン基板の一部を除去する、請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、複数の半導体チップ間で無線通信を行なう半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
デジタル信号を処理するＤＲＡＭ（Dynamic Random Access Memory）やＣＰＵ（Central Processing Unit）などの半導体装置は、微細化および低コスト化に適したシリコン系ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のトランジスタで構成されている。
【０００３】
近年、ＤＲＡＭに代表される半導体メモリ装置では、動作の高速化および大容量化が進められている。このため、トランジスタの微細化や、１枚の基板上に複数の半導体チップを２次元的に並べる方法が採用されてきた。
【０００４】
しかしながら、トランジスタの微細化にはプロセス的な限界がある。また、複数の半導体チップを基板上に並べる方法を採用した場合、基板面積が増大するという問題や、半導体チップ間を接続するためのボンディングワイヤや基板上に形成された配線の寄生容量によって、半導体チップ間のデータ伝送に遅延が生じるという問題があった。
【０００５】
このような問題を回避するため、複数の半導体チップを３次元的に積層する方法が提案されている。たとえば、各半導体チップ内にアンテナを組込み、アンテナ間で電波によって無線データ通信を行なう方法や、各半導体チップ内にインダクタを組込み、インダクタ間で電磁結合によって無線データ通信を行なう方法が提案されている。
【０００６】
たとえば、下記の特許文献１には、アンテナを用いて集積回路チップ間で無線データ通信を行なう方法が開示されている。これによると、２次元的または３次元的に配置されたチップ間で無線データ通信を行なうことができる。
【０００７】
また、下記の特許文献２には、配線遅延をなくすために、長距離の金属配線およびビア孔接続の代わりに半導体チップ上に形成した送信代ポールアンテナから電磁波を放射し、別の半導体チップの回路ブロック内に設けた受信アンテナで受けることができる半導体装置が開示されている。
【０００８】
また、下記の特許文献３には、２以上の回路チップが積層され、各回路チップに形成された集積回路の間が電磁誘導コイルによって電磁結合される構成が開示されている。これによると、２つの回路チップを対向させてそれぞれの電磁誘導コイルを対向させ、それらの間を絶縁して配置する。
【０００９】
また、下記の非特許文献１には、２つのチップを対向させ、スパイラルインダクタ対の共振特性を利用した無線インタコネクト技術が開示されている。図３には、インダクタ対間の距離が短いほど高い結合度（結合係数が１に近いほどインダクタ間の結合度が高い）が得られることがシミュレーション結果として示されている。
【特許文献１】特開２０００−１２４４０６号公報
【特許文献２】特開２００４−３２７５６８号公報
【特許文献３】特開平７−２２１２６０号公報
【非特許文献１】佐々木  守、他２名、「スパイラルインダクタ間の共振特性を利用したチップ間無線インタコネクト」、［online］、平成１６年６月、広島大学２１世紀ＣＯＥプログラム  テラビット情報ナノエレクトロニクス  第１回成果報告書  4-I-2、［平成１７年６月２７日検索］、インターネット＜ＵＲＬ：http://www.rcis.hiroshima-u.ac.jp/21coe/J/4result/result2-1.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、アンテナを用いて無線データ通信を行なう方法では、複数の送信アンテナから同時にデータが送信された場合には、受信アンテナで混信の影響を受けたり、パッケージや筐体などにより電波が反射して信号遅延（マルチパス）が生じたりして、データ通信の品質が低下するという問題があった。
【００１１】
一方、インダクタを用いて無線データ通信を行なう方法では、対向するインダクタ間でのみ電磁結合によりデータ通信を行なう場合、他のインダクタとの混信やマルチパスといった問題は回避される。２つの半導体チップのみを積層する場合、上述した特許文献３や非特許文献１に示されるように、２つの半導体チップの主表面を対向させることでインダクタ間に導電性のシリコン基板を介在させないようにすることができる。
【００１２】
しかし、３つ以上の半導体チップを積層して、インダクタを用いて無線データ通信を行なう場合、すべての半導体チップを対向させることはできないためインダクタ間に必ずシリコン基板が介在することになる。この場合、インダクタ間に介在する導電性のシリコン基板内に渦電流が流れ、インダクタにより生じる磁束と逆向きの磁束（反磁界）が発生して、インダクタ間の結合度が低くなるという問題があった。
【００１３】
この対策として、インダクタ間の距離を短くするためにインダクタ間に介在するシリコン基板の厚さを薄くすると、半導体チップの機械的強度が低下するため、半導体チップを実装する工程でウェハが割れたりして歩留まりが低下してしまう。また、インダクタ間の結合度を高くするために、インダクタ径を大きくすると、チップ面積が大きくなってしまう。
【００１４】
それゆえに、この発明の主たる目的は、インダクタ間の結合度が高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係わる半導体装置は、第１の半導体チップと、第１の半導体チップの上に積層された第２の半導体チップとを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第２の半導体チップにおいて、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲が除去されたことを特徴とする。
【００１６】
この発明に係わる他の半導体装置は、第１および第２の半導体チップを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第２の半導体チップにおいて、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲が除去され、第２のインダクタの下方に第１のインダクタが位置するように第１および第２の半導体チップが配置されたことを特徴とする。
【００１７】
この発明に係わる半導体装置の製造方法は、第１および第２の半導体チップを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第１の半導体チップの上に第２の半導体チップを積層して、第１のインダクタの上方に第２のインダクタを配置する積層ステップと、積層ステップの後に、第１のシリコン基板のうちの少なくとも端部から第１のインダクタの下方に位置する部分までの範囲と、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップとを含む。
【００１８】
この発明に係わる他の半導体装置の製造方法は、第１および第２の半導体チップを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第１のシリコン基板のうちの少なくとも端部から第１のインダクタの下方に位置する部分までの範囲と、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップと、除去ステップの後に、第１の半導体チップの上に第２の半導体チップを積層して、第１のインダクタの上方に第２のインダクタを配置する積層ステップとを含む。
【発明の効果】
【００１９】
この発明に係わる半導体装置では、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第２の半導体チップにおいて、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲が除去されたことを特徴とする。したがって、第１のインダクタと第２のインダクタの間に導電性のシリコン基板が介在しないため、第１および第２のインダクタ間の結合度が高くなる。
【００２０】
この発明に係わる他の半導体装置では、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第２の半導体チップにおいて、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲が除去され、第２のインダクタの下方に第１のインダクタが位置するように第１および第２の半導体チップが配置されたことを特徴とする。この場合は、第１および第２のインダクタ間の距離を短くすることができるため、第１および第２のインダクタ間の結合度がさらに高くなる。
【００２１】
この発明に係わる半導体装置の製造方法では、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第１の半導体チップの上に第２の半導体チップを積層して、第１のインダクタの上方に第２のインダクタを配置する積層ステップと、積層ステップの後に、第１のシリコン基板のうちの少なくとも端部から第１のインダクタの下方に位置する部分までの範囲と、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップとを含む。したがって、第１のインダクタと第２のインダクタの間に導電性のシリコン基板が介在しないため、第１および第２のインダクタ間の結合度が高くなる。
【００２２】
この発明に係わる他の半導体装置の製造方法では、第１の半導体チップは、第１のシリコン基板の表面に形成された第１の絶縁膜内の外周縁近傍に形成された第１のインダクタを含む第１の無線通信回路を含み、第２の半導体チップは、第２のシリコン基板の表面に形成された第２の絶縁膜内の外周縁近傍に形成された第２のインダクタを含む第２の無線通信回路を含み、第１のシリコン基板のうちの少なくとも端部から第１のインダクタの下方に位置する部分までの範囲と、第２のシリコン基板のうちの少なくとも端部から第２のインダクタの下方に位置する部分までの範囲とを除去する除去ステップと、除去ステップの後に、第１の半導体チップの上に第２の半導体チップを積層して、第１のインダクタの上方に第２のインダクタを配置する積層ステップとを含む。この場合も、第１のインダクタと第２のインダクタの間に導電性のシリコン基板が介在しないため、第１および第２のインダクタ間の結合度が高くなる。
【発明を実施するための最良の形態】
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置を構成する半導体チップ１の断面図である。図１に示すように、この半導体チップ１は、シリコン基板２と、シリコン基板２の表面に形成された絶縁膜３とを備える。
【００２４】
シリコン基板２は、たとえば比抵抗（単位体積あたりの抵抗値）１０Ω・ｃｍ、厚さ３００μｍである。このシリコン基板２上には、不純物領域であるソース４＿１〜４＿３およびドレイン５＿１〜５＿３が形成されている。また、シリコン基板２の表面にはゲート電極６＿１〜６＿３が形成されている。ソース、ドレインおよびゲート電極はトランジスタ回路を構成する。
【００２５】
絶縁膜３は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。絶縁膜３の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ７が形成されている。このインダクタ７は、シリコン基板２上に形成されたアナログ通信回路（図示せず）と接続される。また絶縁膜３の内部には、金属配線層で構成されるパッド８が形成されている。また絶縁膜３の表面の一部がエッチングによって除去されており、パッド８は、絶縁膜３の表面に露出している。このパッド８は、外部から半導体チップ１に電源電圧や接地電圧を与えるためのものであり、シリコン基板２上に形成されたトランジスタ回路やアナログ通信回路（図示せず）と接続される。
【００２６】
図２は、この発明の実施の形態１による半導体装置を構成する半導体チップ１１の断面図である。図２に示すように、この半導体チップ１１は、シリコン基板１２と、シリコン基板１２の表面に形成された絶縁膜１３とを備える。
【００２７】
シリコン基板１２は、たとえば比抵抗１０Ω・ｃｍ、厚さ３００μｍである。このシリコン基板１２上には、不純物領域であるソース１４＿１，１４＿２およびドレイン１５＿１，１５＿２が形成されている。また、シリコン基板１２の表面にはゲート電極１６＿１，１６＿２が形成されている。ソース、ドレインおよびゲート電極はトランジスタ回路を構成する。
【００２８】
絶縁膜１３は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。絶縁膜１３内の外周縁近傍（図では右端部）には、金属配線層で構成される渦巻状のスパイラルインダクタ１７が形成されている。このインダクタ１７は、シリコン基板１２上に形成されたアナログ通信回路（図示せず）と接続される。また絶縁膜１３の内部には、金属配線層で構成されるパッド１８が形成されている。また絶縁膜１３の表面の一部がエッチングによって除去されており、パッド１８は、絶縁膜１３の表面に露出している。このパッド１８は、外部から半導体チップ１１に電源電圧や接地電圧を与えるためのものであり、シリコン基板１２上に形成されたトランジスタ回路やアナログ通信回路（図示せず）と接続される。
【００２９】
図３（Ａ）（Ｂ）は、この発明の実施の形態１による半導体装置の製造工程を示す断面図である。まず、図３（Ａ）に示すように、図１に示した半導体チップ１を台座２１の上に接着剤２２を用いて固定する。続いて、図２に示した半導体チップ１１を半導体チップ１の上に積層して、接着剤２３を用いて固定する。接着剤２２，２３としては、エポキシ系接着剤などの一般的な接着剤を使用する。なお、半導体チップ１１のインダクタ１７が半導体チップ１のインダクタ７の上方に位置するように位置決めする。
【００３０】
次に、積層された半導体チップ１，１１をＫＯＨ（水酸化カリウム）などの溶液中に浸すことによって、図３（Ｂ）に示すように、半導体チップ１，１１のシリコン基板２，１２をエッチング除去する（ウェットエッチング）。このとき、シリコン基板２，１２を外周縁からエッチングして、インダクタ７，１７の下方に空隙を形成する。ウェットエッチングにＫＯＨ溶液を用いることにより、絶縁膜３，１３に大きなダメージを与えることなく、シリコン基板２，１２のみを高選択にエッチング除去することができる。その後、半導体チップ１，１１に形成されたパッド８，１８にボンディングワイヤを接続する（図示せず）。
【００３１】
以上のように、この実施の形態１では、半導体チップ１のインダクタ７と半導体チップ１１のインダクタ１７との間に導電性のシリコン基板１２が介在しないようにすることができる。このため、インダクタ７，１７間の結合度が高くなる。また、半導体チップ１において、シリコン基板２のうちのインダクタ７の下方に位置する部分をエッチング除去することにより、シリコン基板２に渦電流が流れるのが防止される。なお、ここではシリコン基板２の一部とシリコン基板１２の一部とをエッチング除去した場合を示したが、シリコン基板１２の一部のみをエッチング除去した場合でもインダクタ７，１７間の結合度を高くすることは可能である。
【００３２】
また、シリコン基板２，１２の一部をエッチングする際にリソグラフィー工程を用いる必要がないため、低コストで製造することができる。具体的には、リソグラフィー工程を用いる場合は、シリコン基板２，１２の裏面にアライメントマークを基準としてフォトリソグラフィーによりレジストマスクを形成し、シリコン基板２，１２のうちのインダクタ７，１７の下方に位置する部分をエッチングにより除去する。このため、工程数が多く、またリソグラフィー用の特殊な露光装置が必要となるため、製造コストが増大してしまう。
【００３３】
また、シリコン基板２，１２の厚さを薄くしなくてもインダクタ７，１７間で高い結合度が得られるため、半導体チップを実装する工程でウェハが割れたりして歩留まりが低下するという問題は生じない。また、インダクタの径を大きくしなくてもインダクタ７，１７間で高い結合度が得られるため、チップ面積が大きくなるという問題も生じない。
【００３４】
なお、ここでは、シリコン基板２，１２の一部をウェットエッチングにより除去する場合を示したが、シリコン基板２，１２の一部をプラズマを用いてドライエッチングしてもよい。シリコン基板２，１２の一部をウェットエッチングにより除去する場合は、接着剤２２，２３はエッチング溶液に対して耐エッチング性を有する材料であればよい。また、シリコン基板２，１２の一部をプラズマを用いたドライエッチングにより除去する場合は、接着剤２２，２３はプラズマに対して耐エッチング性を有する材料であればよい。
【００３５】
図４は、実施の形態１の変更例を示す図である。図４を参照して、実施の形態１の変更例では、シリコン基板２，１２のエッチング除去された部分に絶縁体２４を埋込む。この場合、インダクタ７，１７の下方の空隙の部分がなくなるため、機械的強度の強い半導体装置が実現できる。
【００３６】
［実施の形態２］
図５は、この発明の実施の形態２による半導体装置の構成を示す断面図である。図５を参照して、この実施の形態２では、実施の形態１による半導体装置の上に、さらに半導体チップ３１が積層されている。
【００３７】
半導体チップ３１は、シリコン基板３２と、シリコン基板３２の表面に形成された絶縁膜３３とを備える。シリコン基板３２上には、不純物領域であるソース３４およびドレイン３５が形成されている。また、シリコン基板３２の表面にはゲート電極３６が形成されている。ソース、ドレインおよびゲート電極はトランジスタ回路を構成する。絶縁膜３３の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ３７が形成されている。このインダクタ３７は、シリコン基板３２上に形成されたアナログ通信回路（図示せず）と接続される。また絶縁膜３３の内部には、金属配線層で構成されるパッド３８が形成されている。また絶縁膜３３の表面の一部がエッチングによって除去されており、パッド３８は、絶縁膜３３の表面に露出している。このパッド３８は、外部から半導体チップ３１に電源電圧や接地電圧を与えるためのものであり、シリコン基板３２上に形成されたトランジスタ回路やアナログ通信回路（図示せず）と接続される。
【００３８】
この実施の形態２による半導体装置の製造工程は、図３（Ａ）（Ｂ）に示した製造工程と同様である。具体的には、まず半導体チップ１を台座２１の上に接着剤２２を用いて固定する。次に、半導体チップ１１を半導体チップ１の上に積層して、接着剤２３を用いて固定する。続いて、半導体チップ３１を半導体チップ１１の上に積層して、接着剤３９を用いて固定する。なお、半導体チップ１１のインダクタ１７が半導体チップ１のインダクタ７の上方に位置するように、また半導体チップ３１のインダクタ３７が半導体チップ１１のインダクタ１７の上方に位置するように位置決めする。
【００３９】
次に、積層された半導体チップ１，１１，３１をＫＯＨなどの溶液中に浸すことによって、図５に示すように、半導体チップ１，１１，３１のシリコン基板２，１２，３２をエッチング除去する（ウェットエッチング）。このとき、シリコン基板２，１２，３２を外周縁からエッチングして、インダクタ７，１７，３７の下方に空隙を形成する。その後、半導体チップ１，１１，３１に形成されたパッド８，１８，３８にボンディングワイヤを接続する（図示せず）。
【００４０】
したがって、３つ以上の半導体チップを積層した場合でも、実施の形態１と同様の効果が得られる。このようにして、半導体チップを何層にも積層することが可能である。
【００４１】
［実施の形態３］
図６は、この発明の実施の形態３による半導体装置を構成する半導体チップ４１の断面図であって、図１と対比される図である。図６の半導体チップ４１を参照して、図１の半導体チップ１と異なる点は、シリコン基板２がシリコン基板４２に置換されている点である。なお、図６において、図１と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
【００４２】
ウェハプロセス終了後に半導体チップ４１をＫＯＨなどの溶液中に浸すことによって、図６に示すように、半導体チップ４１のシリコン基板４２をエッチング除去する（ウェットエッチング）。このとき、シリコン基板４２を外周縁からエッチングして、インダクタ７の下方に空隙を形成する。
【００４３】
図７は、この発明の実施の形態３による半導体装置を構成する半導体チップ５１の断面図であって、図２と対比される図である。図７の半導体チップ５１を参照して、図２の半導体チップ１１と異なる点は、シリコン基板１２がシリコン基板５２に置換されている点である。なお、図７において、図２と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
【００４４】
ウェハプロセス終了後に半導体チップ５１をＫＯＨなどの溶液中に浸すことによって、図７に示すように、半導体チップ５１のシリコン基板５２をエッチング除去する（ウェットエッチング）。このとき、シリコン基板５２を外周縁からエッチングして、インダクタ１７の下方に空隙を形成する。
【００４５】
図８は、この発明の実施の形態３による半導体装置の構成を示す断面図である。まず、図６に示した半導体チップ４１を台座２１の上に接着剤２２を用いて固定する。続いて、図７に示した半導体チップ５１を半導体チップ４１の上に積層して、接着剤２３を用いて固定する。
【００４６】
ここで、半導体チップ４１，５１に用いられる絶縁膜３，１３は、一般的に高い透光性を有する。シリコン基板４２，５２の外周縁部分が予めエッチング除去されているため、絶縁膜３，１３内に形成されたインダクタ７，１７が目視で確認できるとともに、絶縁膜３，１３の裏側も透過して見ることができる。したがって、半導体チップ５１を半導体チップ４１の上に積層する際に、目視で確認しながら絶縁膜１３内に形成されたインダクタ１７が絶縁膜３内に形成されたインダクタ７の上方に位置するように位置決めすることができる。
【００４７】
図９は、半導体チップ５１を半導体チップ４１の上に積層する様子を示す平面図である。図９に示すように、絶縁膜３，１３内に形成されたインダクタ７，１７を目印にして、半導体チップ４１，５１の相対位置（Ｘ方向およびＹ方向の位置）を調整する。このようにしてインダクタ７，１７が重なり合うように位置調整を行なった後、半導体チップ４１，５１を固定する。なお、シリコン基板４２，５２のエッチング除去された部分に対応する絶縁膜３，１３内の部分に、金属配線層を用いてアライメントマークを形成しておき、このアライメントマークを基準にして半導体チップ４１，５１の相対位置を調整してもよい。
【００４８】
したがって、この実施の形態３では、実施の形態１と同様の効果が得られる。また、従来は半導体チップ４１，５１の相対位置を調整する際に、半導体チップ４１，５１内に形成したアライメントマークを基準にしたり、半導体チップ４１，５１の外周縁を基準にしたりしていた。しかし、従来のようにインダクタ７，１７の位置を間接的に調整すると、位置調整の精度にばらつきが生じ、インダクタ７，１７間の結合度のばらつきが生じることがあった。しかし、この実施の形態３では、インダクタ７，１７を目視で直接確認しながら半導体チップ４１，５１の相対位置を調整することができるため、インダクタ７，１７の位置調整を高精度に行なうことができ、インダクタ７，１７間の結合度のばらつきを抑えることができる。
【００４９】
図１０は、実施の形態３の変更例を示す図である。図１０を参照して、半導体チップ４１，５１の両方を台座２１の上に接着剤２２を用いて固定する。このとき、半導体チップ４１の絶縁膜３と半導体チップ５１の絶縁膜１３とが重なるようにし、絶縁膜３内に形成されたインダクタ７が絶縁膜１３内に形成されたインダクタ１７の上方に位置するように位置決めする。ただし、半導体チップ４１の絶縁膜３と半導体チップ５１の絶縁膜１３とが接触して重なるように、半導体チップ４１のシリコン基板４２は半導体チップ５１のシリコン基板５２よりも所定の厚さだけ厚くなっているものとする。
【００５０】
この場合は、インダクタ７，１７間の距離を短くすることができるため、インダクタ７，１７間の結合度がさらに高くなる。
【００５１】
なお、今回示した実施の形態では、半導体チップ１，１１，４１，５１のシリコンバルク基板をＫＯＨ溶液を用いたウェットエッチングによって除去する場合について説明したが、これに限定されるものではない。たとえば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液を用いたウェットエッチングを行なってもよいし、ＸｅＦ２ガスを用いたドライエッチングを行なってもよいし、これらの方法を組み合わせてシリコン基板をエッチング除去してもよい。これらの方法でシリコン基板をエッチング除去することにより、高い透光性を有する絶縁膜を介して、シリコン基板のエッチングの進行状況を目視で確認することができるため、高精度にエッチングを行なうことができる。
【００５２】
なお、ここではインダクタ７，１７が渦巻状のスパイラルインダクタである場合を示したが、インダクタ７，１７は図に示した形状や寸法に限定されるものではない。たとえば、インダクタ７，１７が互いに平行に配置された配線形状のインダクタや、配線をジグザグに曲げたメアンダ形状のインダクタであってもよく、スパイラルインダクタと同様に電磁結合する機能を有したものであればよい。
【００５３】
また、インダクタ７，１７の材料は、アルミの他、たとえばタングステン、チタン、銅、タンタルなどの一般的に半導体製造プロセスで用いられる金属材料であってもよい。また、これらの金属材料の積層構造によってインダクタ７，１７を形成してもよい。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５５】
【図１】この発明の実施の形態１による半導体装置を構成する半導体チップ１の断面図である。
【図２】この発明の実施の形態１による半導体装置を構成する半導体チップ１１の断面図である。
【図３】この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の変更例を示す図である。
【図５】この発明の実施の形態２による半導体装置の構成を示す断面図である。
【図６】この発明の実施の形態３による半導体装置を構成する半導体チップ４１の断面図である。
【図７】この発明の実施の形態３による半導体装置を構成する半導体チップ５１の断面図である。
【図８】この発明の実施の形態３による半導体装置の構成を示す断面図である。
【図９】半導体チップ５１を半導体チップ４１の上に積層する様子を示す平面図である。
【図１０】実施の形態３の変更例を示す図である。
【符号の説明】
【００５６】
１，１１，３１，４１，５１  半導体チップ、２，１２，３２，４２，５２  シリコン基板、３，１３，３３  絶縁膜、４＿１〜４＿３，１４＿１，１４＿２，３４  ソース、５＿１〜５＿３，１５＿１，１５＿２，３５  ドレイン、６＿１〜６＿３，１６＿１，１６＿２，３６  ゲート電極、７，１７，３７  インダクタ、８，１８，３８  パッド、２１  台座、２２，２３，３９  接着剤、２４  絶縁体。
【図１】
2007073600.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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