(57)【要約】【課題】フローティングゲート間の電気容量を抑制できる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、直線状の第１のコントロールゲートと、第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、第１および第２のコントロールゲートと交差するアシストゲートと、それぞれが第１のコントロールゲートと半導体基板との間に配置されアシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、第２のコントロールゲートと半導体基板との間に配置された第３のフローティングゲートとを有している。第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。【選択図】図１
2007299858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、平面パターンが直線状の第１のコントロールゲートと、
前記第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、
平面パターンが前記第１および第２のコントロールゲートと交差するアシストゲートと、
それぞれが前記第１のコントロールゲートと前記半導体基板との間に配置され、前記アシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、
前記第２のコントロールゲートと前記半導体基板との間に配置された第３のフローティングゲートとを備え、
前記第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、前記第１および第２のフローティングゲートに挟まれる領域の前記直交方向に位置する領域に前記第３のフローティングゲートが配置されている、不揮発性半導体記憶装置。
【請求項２】
前記半導体基板に形成され、かつ前記アシストゲートとの間で前記第２のフローティングゲートを挟み、かつ前記アシストゲートと並走するソース／ドレイン領域と、
前記第１のコントロールゲートと前記半導体基板との間に配置され、かつ前記第２のフローティングゲートとの間で前記ソース／ドレイン領域を挟むように配置された第４のフローティングゲートと、
前記第２のコントロールゲートと前記半導体基板との間に配置され、かつ前記第３のフローティングゲートとの間で前記ソース／ドレイン領域を挟むように配置された第５のフローティングゲートとをさらに備え、
前記第２および第４のフローティングゲートに挟まれる領域の前記直交方向に位置する領域に前記第５のフローティングゲートが配置されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された、平面パターンが直線状のアシストゲートと、
前記半導体基板上に形成され、かつ前記アシストゲートの一方側にて互いに隣り合って配置された第１および第２のフローティングゲートと、
前記半導体基板上に形成され、かつ前記アシストゲートの他方側に配置された第３のフローティングゲートとを備え、
前記アシストゲートの直線状に延びる方向に直交する方向を直交方向としたとき、前記第１および第２のフローティングゲートに挟まれる領域の前記直交方向に位置する領域に前記第３のフローティングゲートが配置されている、不揮発性半導体記憶装置。
【請求項４】
前記半導体基板に形成され、かつ前記アシストゲートとの間で前記第１および第２のフローティングゲートを挟み、かつ前記アシストゲートと並走する、平面パターンが直線状のソース／ドレイン領域と、
前記半導体基板上に形成され、かつ前記第１および第２のフローティングゲートとの間で前記ソース／ドレイン領域を挟むように配置された第４のフローティングゲートとをさらに備え、
前記第１および第２のフローティングゲートに挟まれる領域の前記直交方向に位置する領域に前記第４のフローティングゲートが配置されていることを特徴とする、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板に形成され、かつ前記アシストゲートとの間で前記第１および第２のフローティングゲートを挟み、かつ前記アシストゲートと並走する、平面パターンが直線状のソース／ドレイン領域と、
前記半導体基板上に形成され、かつ前記第１および第２のフローティングゲートとの間で前記ソース／ドレイン領域を挟むように配置された第４のフローティングゲートとをさらに備え、
前記第１のフローティングゲートの形成領域の前記直交方向に位置する領域に前記第４のフローティングゲートが配置されていることを特徴とする、請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、アシストゲートを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来から、半導体記憶装置の小型化および微細化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００３】
そして近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成するための複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−０８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１では、微細化に伴い隣り合うフローティングゲートの間隔が狭くされると、隣り合うフローティングゲート間の電気容量が増大する。これにより、あるフローティングゲートの電位が、その隣のフローティングゲートに蓄積された電子数に依存して大きく変動するようになる。この結果、電位の変動の影響を大きく受けたフローティングゲートが関与するメモリセルのデータの読み出しにおいて、メモリセルのしきい値電圧が大きく変動するという問題があった。
【０００５】
この場合、データの読み出しの際にいわゆるしきい値ボケが生じ、誤読み出しが発生するおそれがある。誤読み出しを防ぐためには、しきい値ボケが問題にならない程度に各データに対応するしきい値の電圧の間隔を広く設定する必要がある。その結果、データの書き込みに長時間を要したり、データの書き込みや消去に高電圧を要したりすることとなる。
【０００６】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、微細化時においても、隣り合うフローティングゲート間の電気容量を小さくすることができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一の局面にしたがう不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された平面パターンが直線状の第１のコントロールゲートと、第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、平面パターンが第１および第２のコントロールゲートと交差するアシストゲートと、それぞれが第１のコントロールゲートと半導体基板との間に配置されアシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、第２のコントロールゲートと半導体基板との間に配置された第３のフローティングゲートとを有している。第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。
【０００８】
本発明の他の局面にしたがう不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された平面パターンが直線状のアシストゲートと、半導体基板上に形成されかつアシストゲートの一方側にて互いに隣り合って配置された第１および第２のフローティングゲートと、半導体基板上に形成されかつアシストゲートの他方側に配置された第３のフローティングゲートとを有している。アシストゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。
【発明の効果】
【０００９】
本発明の一の局面にしたがう不揮発性半導体記憶装置によれば、アシストゲートを介して隣り合う第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に、第３のフローティングゲートが位置することになる。このため、第１または第２のフローティングゲートに対して第３のフローティングゲートが直交方向に対して斜めに隣り合うように配置される。よって、フローティングゲート同士が直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート間の距離を長くすることができる。したがって、フローティングゲート間の電気容量を低減することができる。
【００１０】
本発明の他の局面にしたがう不揮発性半導体記憶装置によれば、第１および第２のフローティングゲートに挟まれる領域のアシストゲートを介して直交方向に位置する領域に、第３のフローティングゲートが配置されている。このため、第１または第２のフローティングゲートに対して第３のフローティングゲートがアシストゲートを介して直交方向に対して斜めに隣り合うように配置される。よって、フローティングゲート同士が直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート間の距離を長くすることができる。したがって、フローティングゲート間の電気容量を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図に基づいて説明する。なお、図を見易くするために、不揮発性半導体記憶装置の表層側の絶縁層や金属配線層、あるいはメモリセルを駆動するための周辺回路領域などは図示が省略されており、メモリセル領域を中心に図示されている。
【００１２】
（実施の形態１）
はじめに、本発明の実施の形態１における不揮発性半導体記憶装置の構造について説明する。図１は、本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す平面図である。また図２および図３の各々は図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。また図４は図１のＩＶ−ＩＶ線に沿う概略断面図であって、コントロールゲートの幅方向に沿う断面図である。なお、図２〜４において、同一の要素については同一の符号を付し、重複した説明を省略する。
【００１３】
主に図１を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが横方向には一直線状に配列され、縦方向には千鳥足状に配置されたメモリセルアレイを有している。半導体基板１上において、図中横方向に、平面パターンが直線状の複数のコントロールゲート１１が並走している。そして、平面パターンがコントロールゲート１１と交差するアシストゲート５およびｎ型拡散層２が形成されている。このｎ型拡散層２はソース／ドレイン領域として機能するものである。ここで、ｎ型拡散層２とアシストゲート５とは、図中縦方向にジグザグ状に並走するように交互に配置されている。各コントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が配置されている。また、複数のフローティングゲート８はｎ型拡散層２またはアシストゲート５を挟むように配置されている。このフローティングゲート８の配置に関しては、後に詳述する。
【００１４】
主に図２を参照して、例えばｐ型シリコンよりなる半導体基板１の表面に、複数のメモリセルＭＣが形成されている。このうち図中破線で囲む領域には、２つのメモリセルＭＣ、ＭＣが形成されている。１つのメモリセルＭＣは、１対のｎ型拡散層２、２と、アシストゲート５と、フローティングゲート８と、コントロールゲート１１とを主に有している。図中破線で囲む領域の２つのメモリセルＭＣ、ＭＣは、１対のｎ型拡散層２、２と、アシストゲート５と、コントロールゲート１１とを互いに共有しており、フローティングゲート８を個別に有している。
【００１５】
１対のｎ型拡散層２の各々はソース／ドレイン領域となるものであり、半導体基板１の表面に互いに距離を隔てて形成されている。１対のｎ型拡散層２の各々は不純物領域２ａとポケット領域２ｂとを有しており、ポケット領域２ｂは不純物領域２ａを覆うように形成されている。
【００１６】
アシストゲート５は、１対のｎ型拡散層２に挟まれる半導体基板１の表面上に絶縁層３を介在して形成されている。この絶縁層３は例えばシリコン酸化膜よりなっており、アシストゲート５は例えば不純物がドープされた多結晶シリコン層（以下、ドープトポリシリコン層と称する）からなっている。アシストゲート５上には絶縁層６が形成されており、アシストゲート５と絶縁層６との双方の側壁を覆うように側壁絶縁層７が形成されている。この絶縁層６および側壁絶縁層７は、例えばシリコン酸化膜よりなっている。
【００１７】
２つのフローティングゲート８、８の各々は半導体基板１の表面上にゲート絶縁層４を介在して形成されており、かつ側壁絶縁層７の側壁に沿うサイドウォール形状にて形成されている。このフローティングゲート８は、例えばドープトポリシリコン層よりなっている。
【００１８】
コントロールゲート１１は、ゲート間絶縁層１０を介在してフローティングゲート８と対向するようにフローティングゲート８上に形成されている。ゲート間絶縁層１０は、例えばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とが順に積層された構成（ＯＮＯ膜）を有している。またコントロールゲート１１は、例えばドープトポリシリコン層よりなる導電層１１ａと、例えばタングステンシリサイド層よりなる高融点金属シリサイド層１１ｂとが順に積層された構成を有している。コントロールゲート１１上には、絶縁層１２が形成されている。絶縁層１２は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）から形成されたシリコン酸化膜よりなっている。
【００１９】
フローティングゲート８の間であってｎ型拡散層２とゲート間絶縁層１０との間には絶縁層９が形成されている。この絶縁層９は、例えばシリコン酸化膜よりなっている。
【００２０】
主に図３を参照して、図２の断面構成と比較すると、側壁絶縁層７横のフローティングゲート８およびゲート絶縁層４が除去されている。このフローティングゲート８の形成されていた領域下の半導体基板１の表面に溝１ａが形成されている。この溝１ａ内には、図示しない絶縁層が充填されている。この溝１ａにより、ｎ型拡散層２の形成領域と、アシストゲート５により反転層が形成される領域とが電気的に分離されている。
【００２１】
また図２の断面構成と比較すると、ゲート間絶縁層１０が絶縁層９上にのみ残され、それ以外の部分は除去されている。またコントロールゲート１１および絶縁層１２も除去されている。
【００２２】
主に図４を参照して、フローティングゲート８のコントロールゲート１１の幅方向の断面においては、並走する複数のコントロールゲート１１の下側に、フローティングゲート８とアシストゲート５とが交互に設けられている。すなわち、２つのフローティングゲート８同士がすぐには隣り合わず、２つのフローティングゲート８の間にアシストゲート５が配置されている構成となる。
【００２３】
なお、図１を参照して、断面位置を表すＩＶ−ＩＶ線が図中の横方向に次のフローティングゲート８断面が現れるところまでシフトされれば、その断面においては、並走する複数のコントロールゲート１１の下側に、フローティングゲート８とｎ型拡散層２とが交互に現れる。すなわち、２つのフローティングゲート８同士がすぐには隣り合わず、２つのフローティングゲート８の間にｎ型拡散層２が配置されている構成となる。
【００２４】
次に、本発明の実施の形態１における不揮発性半導体記憶装置のフローティングゲート８の配置について、図１を参照して詳述する。
【００２５】
例えば、図中において隣り合って並走する下から１本目および２本目のコントロールゲート１１は、図中の左右方向に直線状に延在しており、両者の延在方向は同一である。そして、例えば図中の右から１本目のアシストゲート５の平面パターンは、これら２本のコントロールゲート１１と交差している。図中の下から２本目のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が一直線状に並んでおり、そのうち２個のフローティングゲート８は、図中の右から１本目のアシストゲート５を介在して隣り合うように配置されている。コントロールゲート１１の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、この２個のフローティングゲート８に挟まれる領域Ｒ１の、直交方向に位置する領域Ｓ１を仮想することができる。図中の一番下のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が一直線状に並んでおり、そのうち１個のフローティングゲート８は、領域Ｓ１内に配置されている。
【００２６】
また、半導体基板１上に、例えば図中の右から１本目のｎ型拡散層２が、右から１本目のアシストゲート５と並走するように形成されている。このｎ型拡散層２とこのアシストゲート５は、図中では４つのフローティングゲート８を挟むように配置されている。また、このｎ型拡散層２の右脇にもフローティングゲート８が配置されている。そして、このｎ型拡散層２は、図中の下から１本目および２本目のコントロールゲート１１と交差している。図中の下から２本目のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が一直線状に並んでおり、そのうち２個のフローティングゲート８は、図中の右から１本目のｎ型拡散層２を介在して隣り合うように配置されている。コントロールゲート１１の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、この２個のフローティングゲート８に挟まれる領域Ｒ２の、直交方向に位置する領域Ｓ２を仮想することができる。図中の一番下のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が並んでおり、そのうち１個のフローティングゲート８は、領域Ｓ２内に配置されている。
【００２７】
本実施の形態によれば、フローティングゲート８は、コントロールゲート１１の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、一直線には配列せず千鳥足状に配列する。よって、アシストゲート５を介して隣り合う２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ１）の直交方向（矢印Ｑ方向）に位置する領域（例えば領域Ｓ１）に、フローティングゲート８が位置することになる。このため、フローティングゲート８が直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くできる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００２８】
また、本実施の形態によれば、ｎ型拡散層２を介して隣り合う２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ２）の直交方向（矢印Ｑ方向）に位置する領域（例えば領域Ｓ２）に、フローティングゲート８が位置することになる。このため、フローティングゲート８が直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くできる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００２９】
なお、図１においては、フローティングゲート８のうちの１つが完全に領域Ｓ１に包含されているが、本発明はこれに限定されるものではない。領域Ｓ１にフローティングゲート８の一部分が含まれる配置であっても、コントロールゲート１１の延在方向に直交する方向については、フローティングゲート８は一直線には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、この配列方向に隣り合うフローティングゲート８間の電気容量を低減することができる。
【００３０】
また、図１においては、フローティングゲート８のうちの１つが完全に領域Ｓ２に包含されているが、本発明はこれに限定されるものではない。領域Ｓ２にフローティングゲート８の一部分が含まれる配置であっても、コントロールゲート１１の延在方向に直交する方向については、フローティングゲート８は一直線には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、この配列方向に隣り合うフローティングゲート８間の電気容量を低減することができる。
【００３１】
続いて、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を説明する。図５〜図２４は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図５〜図２０は図１のＩＩ−ＩＩ線またはＩＩＩ−ＩＩＩ線に対応する断面を示している。また図２１（ａ）〜図２４（ａ）、図２１（ｂ）〜図２４（ｂ）および図２１（ｃ）〜図２４（ｃ）はそれぞれ図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に対応する断面を示している。
【００３２】
図５を参照して、例えばｐ型のシリコン単結晶からなる半導体基板１の表面上に、例えばシリコン酸化膜よりなる絶縁層３が形成される。絶縁層３の膜厚は、例えば５ｎｍ以上１０ｎｍ以下とする。絶縁層３上に、例えばＣＶＤ法などにより燐ドープトポリシリコン層からなる導電層５が形成される。導電層５の膜厚は、例えば４０ｎｍ以上７０ｎｍ以下とする。この導電層５上に、例えばＴＥＯＳを用いたシリコン酸化膜よりなる絶縁層６が形成される。絶縁層６の膜厚は、例えば１００ｎｍ以上２００ｎｍ以下とする。この絶縁層６上に、例えばシリコン窒化膜よりなる絶縁層２１が形成される。絶縁層２１の膜厚は、例えば５０ｎｍ以上１５０ｎｍ以下とする。この絶縁層２１上にレジストパターン（図示せず）が形成され、このレジストパターンをマスクとして絶縁層２１と、絶縁層６と、導電層５とが順にエッチングされてパターニングされる。このパターニングされた導電層５からアシストゲートが形成される。この後、レジストパターンが除去される。
【００３３】
図６を参照して、アシストゲート５、絶縁層６および絶縁層２１を覆うように、例えば
ＨＴＯ(High Temperature Oxide)やＴＥＯＳを用いたシリコン酸化膜よりなる絶縁層７が形成される。形成される厚みは、例えば５０ｎｍ以上１００ｎｍ以下である。この絶縁層７に異方性のドライエッチングが施されて、アシストゲート５、絶縁層６および絶縁層２１の側面を覆うように側壁絶縁層７が形成される。
【００３４】
図７を参照して、側壁絶縁層７に例えばフッ酸によるウエットエッチングが施され、側壁絶縁層７の幅が減ぜられる。このウエットエッチングにより露出した半導体基板１の表面１ｂは、図６に示すドライエッチングを施す際には、側壁絶縁層７の下に位置しており、エッチングダメージを受けないものとなっている。
【００３５】
図８を参照して、半導体基板１の露出した表面に、例えばＩＳＳＧ(In Situ Steam Generation)酸化によるシリコン酸化膜よりなるゲート絶縁層４が形成される。ゲート絶縁層４の膜厚は、例えば８ｎｍ以上１１ｎｍ以下である。この後、絶縁層２１、側壁絶縁層７およびゲート絶縁層４を覆うように、例えばＣＶＤ法などにより燐ドープトポリシリコン層よりなるフローティングゲート用導電層８が形成される。形成される厚みは、例えば３０ｎｍ以上５０ｎｍ以下である。このフローティングゲート用導電層８に異方性のドライエッチングが施される。
【００３６】
図９を参照して、上記のドライエッチングにより、フローティングゲート用導電層８が側壁絶縁層７の側壁面に沿うサイドウォール形状とされる。
【００３７】
図１０を参照して、絶縁層２１、フローティングゲート用導電層８およびゲート絶縁層４を覆うように、例えばＣＶＤ法によるＴＥＯＳを用いたシリコン酸化膜などよりなる絶縁層２２が形成される。絶縁層２２の膜厚は、例えば２０ｎｍ以上４０ｎｍ以下である。この絶縁層２２に異方性のドライエッチングが施される。
【００３８】
図１１を参照して、上記のドライエッチングにより、フローティングゲート用導電層８の側面に沿うサイドウォール形状の絶縁層２２が形成される。このエッチングの際に、絶縁層２２間に位置するゲート絶縁層４も除去され、その部分において半導体基板１の表面が露出する。
【００３９】
図１２を参照して、サイドウォール状の絶縁層２２の間に位置する半導体基板１の表面に砒素イオンなどのｎ型不純物が注入される。この後、注入された不純物が熱拡散されてｎ型拡散層２が形成される。ここで、不純物領域２ａに用いられる不純物は、ポケット領域２ｂに用いられる不純物より熱拡散係数が低く、結果として、不純物領域２ａを覆うようにポケット領域２ｂが形成される。この後、絶縁層２２とゲート絶縁層４の一部とがウエットエッチングにより除去される。
【００４０】
図１３を参照して、上記のウエットエッチングにより、絶縁層２２の下側にあった半導体基板１の表面が露出する。
【００４１】
図１４を参照して、ｎ型拡散層２、フローティングゲート用導電層８および絶縁層２１を覆うように、例えばＵＳＧ(Undoped Silicate Glass)からなるシリコン酸化膜よりなる絶縁層９が形成される。形成される厚みは、例えば３００ｎｍ以上５００ｎｍ以下である。
【００４２】
図１５を参照して、絶縁層２１をストッパとして、絶縁層９に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理が施され、絶縁層９の表面が平坦化される。これにより、フローティングゲート用導電層８の間に絶縁層９が残る。この後、この絶縁層９にウエットエッチングが施される。
【００４３】
図１６を参照して、上記のウエットエッチングにより、絶縁層９の上面の高さ位置がアシストゲート５の上面の高さ位置近傍となる。この際、側壁絶縁層７の表面はフローティングゲート用導電層８により覆われているので、側壁絶縁層７に膜減りが生じることが防止されている。さらに、絶縁層６上には、シリコン窒化膜からなる絶縁層２１が形成されているので、絶縁層６の上面がエッチングされることが防止されている。この後、絶縁層２１と絶縁層９とフローティングゲート用導電層８とにドライエッチングが施される。
【００４４】
図１７を参照して、上記のドライエッチングにより、絶縁層２１が除去されて絶縁層６の上面が露出すると共に、絶縁層９の膜厚が減ぜられる。
【００４５】
図１８を参照して、フローティングゲート用導電層８と、側壁絶縁層７と、絶縁層６、９とを覆うように、例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が下層から順に積層されて、いわゆるＯＮＯ膜からなるゲート間絶縁層１０が形成される。ゲート間絶縁層１０の上下のシリコン酸化膜は、例えばＩＳＳＧ酸化法などのような熱酸化法で形成される。
【００４６】
図１９を参照して、ゲート間絶縁層１０上に、例えば燐ドープトポリシリコン層からなる導電層１１ａが形成される。形成される厚みは、例えば１５０ｎｍ以上２００ｎｍ以下である。この導電層１１ａ上に例えばタングステンシリサイドなどからなる高融点金属シリサイド層１１ｂが形成される。形成される厚みは、例えば１００ｎｍ以上２００ｎｍ以下である。この高融点金属シリサイド層１１ｂ上に、例えばＴＥＯＳを用いてシリコン酸化膜よりなる絶縁層１２が形成される。形成される厚みは、例えば１００ｎｍ以上２００ｎｍ以下である。
【００４７】
図２０を参照して、絶縁層１２上に、たとえば多結晶シリコンよりなるハードマスク２５ａが形成され、このハードマスク２５ａ上にフォトレジスト２５ｂが塗布される。写真製版技術により、このフォトレジスト２５ｂがパターニングされる。これによりフォトレジスト２５ｂのパターンは、コントロールゲート形成領域上には残存するが、それ以外の領域では除去される。このフォトレジスト２５ｂのパターンをマスクとしてハードマスク２５ａがエッチングされて、コントロールゲート形成領域以外の領域で除去される。この後、フォトレジスト２５ｂのパターンが、たとえばアッシングなどにより除去される。続いて、パターニングされたハードマスク２５ａをマスクとして絶縁層１２および高融点金属シリサイド層１１ｂがエッチングされてパターニングされる。これにより、高融点金属シリサイド層１１ｂの下層にある導電層１１ａが露出する。引き続き、この露出した導電層１１ａがエッチングされる。このエッチングの際にハードマスク２５ａは除去され、絶縁層１２の上面が露出する。
【００４８】
図２１を参照して、これにより、コントロールゲート形成領域（図２１（ａ）に示す領域）においては高融点金属シリサイド層１１ｂおよび絶縁層１２が残存するのに対し、それ以外の領域（図２１（ｂ）に示す領域）においては高融点金属シリサイド層１１ｂおよび絶縁層１２は残存しておらず、導電層１１ａも相当量除去された状態となる。言い換えれば、図２１（ｃ）に示すようにコントロールゲートが形成されない領域Ｓに溝が形成され、この溝は絶縁層１２および高融点金属シリサイド層１１ｂを貫通し、かつ導電層１１ａも相当量除去されており、絶縁層６の図中の上方角の近傍部分においてはゲート間絶縁層１０が露出している。なお、この状態においては、まだフローティングゲート用導電層８の真上領域に導電層１１ａが残存している。
【００４９】
図２２を参照して、コントロールゲート形成領域（図２２（ａ）に示す領域）以外においては、フローティングゲート用導電層８の真上領域のゲート間絶縁層１０が露出する。  
【００５０】
図２３を参照して、露出したゲート間絶縁層１０とフローティングゲート用導電層８とに異方性のドライエッチングが施され、ゲート絶縁層４の表面が露出する。
【００５１】
図２４を参照して、絶縁層６、７、１０、１２をマスクとして、露出したゲート絶縁層４および半導体基板１に異方性のドライエッチングが施される。これにより、ゲート絶縁層４の一部が除去されると共に、その下の半導体基板１に溝１ａが形成される。溝１ａの深さは、例えば２０ｎｍ以上４０ｎｍ以下である。
【００５２】
以上の工程により、図２〜４の概略断面図により示される不揮発性半導体記憶装置５０のメモリセル領域の主要部分が形成される。
【００５３】
なお、実際の製造工程においては、上述した製造工程の他に、メモリセルを駆動させるための周辺回路領域の形成工程、金属配線層の形成工程、半導体基板１の上面側の絶縁膜やパッシベーション膜の形成工程などが存在するが、本発明の特徴部分ではないため説明を省略する。
【００５４】
（実施の形態２）
次に、本発明の実施の形態２における不揮発性半導体記憶装置の構造について説明する。
【００５５】
図２５は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す平面図である。図２５を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが縦方向には一直線状に配列され、横方向には千鳥足状に配置されたメモリセルアレイを有している。
【００５６】
半導体基板１上には、平面パターンが直線状の複数のアシストゲート５が形成されている。そして、この各アシストゲート５の脇には、複数のフローティングゲート８が配列されている。
【００５７】
また、半導体基板１上には、平面パターンが直線状であり、アシストゲート５と並走する複数のｎ型拡散層２が形成されている。このｎ型拡散層２はソース／ドレイン領域として機能するものである。ｎ型拡散層２とアシストゲート５との間には、複数のフローティングゲート８が挟まれている。
【００５８】
また、上述したフローティングゲート８を半導体基板１との間に挟むように、複数のコントロールゲート１１が設けられている。この複数のコントロールゲート１１は、図中横方向にジグザグ状に並走している。各コントロールゲート１１は、上述したアシストゲート５およびｎ型拡散層２と平面パターンが交差している。
【００５９】
次に、本発明の実施の形態２における不揮発性半導体記憶装置５０のフローティングゲート８の配置について、図２５を参照して詳述する。例えば、図中の一番右側のアシストゲート５の右脇には、複数のフローティングゲート８が図中の縦方向に一直線状に配列されている。この配列において、例えば図中縦方向に隣り合う下から１番目および２番目のフローティングゲート８に挟まれる領域Ｒ３を仮想することができる。アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、図中の一番右側のアシストゲート５の左脇において、領域Ｒ３の直交方向に位置する領域Ｓ３を仮想することができる。この領域Ｓ３内に、ひとつのフローティングゲート８が配置されている。
【００６０】
また、上述した領域Ｒ３とは図中一番右側のｎ型拡散層２により隔てられる側において、領域Ｒ３の直交方向に位置する領域Ｓ４を仮想することができる。この領域Ｓ４内に、ひとつのフローティングゲート８が配置されている。
【００６１】
本実施の形態によれば、フローティングゲート８の配置は、アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、一直線には配列せず千鳥足状に配列する。よって、アシストゲート５の延在方向に沿って隣り合う２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ３）のアシストゲート５を介して直交方向に位置する領域（例えば領域Ｓ３）に、ひとつのフローティングゲート８が配置されることになる。このため、アシストゲート５を挟む２つのフローティングゲート８は直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くすることができる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００６２】
また、本実施の形態によれば、上述した２つのフローティングゲート８とはｎ型拡散層２により隔てられた領域であって、上述した２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ３）の直交方向に位置する領域（例えば領域Ｓ４）に、ひとつのフローティングゲート８が配置されている。このため、ｎ型拡散層２を挟む２つのフローティングゲート８は直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くすることができる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００６３】
なお、図２５においては、領域Ｓ３に１つのフローティングゲート８が完全に内包されているが、本発明はこれに限定されるものではない。領域Ｓ３にフローティングゲート８の一部分が含まれる配置であっても、アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、フローティングゲート８はアシストゲート５を介在して一直線には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、千鳥足状の配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、隣り合うフローティングゲート８間の電気容量を低減することができる。
【００６４】
また、図２５においては、領域Ｓ４に１つのフローティングゲート８が完全に内包されているが、本発明はこれに限定されるものではない。領域Ｓ４にフローティングゲート８の一部分が含まれる配置であっても、アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、フローティングゲート８はｎ型拡散層２を介在して一直線には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、千鳥足状の配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、隣り合うフローティングゲート８間の電気容量を低減することができる。
【００６５】
なお、本実施の形態の上記以外の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６６】
（実施の形態３）
続いて、本発明の実施の形態３における不揮発性半導体記憶装置の構造について説明する。
【００６７】
図２６は、本発明の実施の形態３における不揮発性半導体記憶装置の構成を概略的に示す平面図である。図２６を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが縦方向には一直線状に配列されている。また、横方向には、横方向に沿って隣り合った２個のメモリセルＭＣが１組とされると、複数組のメモリセルＭＣが千鳥足状に配列されている。半導体基板１の表面には、平面パターンが直線状の複数のアシストゲート５が形成されている。そして、この各アシストゲート５の脇には、複数のフローティングゲート８が配列されている。
【００６８】
また、半導体基板１の表面には、平面パターンが直線状であり、アシストゲート５と並走する複数のｎ型拡散層２が形成されている。このｎ型拡散層２はソース／ドレイン領域として機能するものである。ｎ型拡散層２とアシストゲート５との間に、複数のフローティングゲート８が挟まれることとなる。
【００６９】
また、上述したフローティングゲート８を半導体基板１との間に挟むように、複数のコントロールゲート１１が設けられている。この複数のコントロールゲート１１は、図中横方向に並走しており、上述したアシストゲート５およびｎ型拡散層２と交差している。また、コントロールゲート１１の平面パターンは、並走するアシストゲート５の間隔の２倍の周期のジグザグ形状をしている。このコントロールゲート１１の平面パターンは、ｎ型拡散層２とは直交し、アシストゲート５とは斜め方向に交差している。
【００７０】
次に、本発明の実施の形態３における不揮発性半導体記憶装置５０のフローティングゲート８の配置について、図２６を参照して詳述する。例えば、図中の一番右側のアシストゲート５は、上下方向に直線状に延在している。このアシストゲート５の図中の右脇には、複数のフローティングゲート８が図中の縦方向に一直線状に配列されている。この配列において、例えば縦方向に沿って隣り合う図中の下から１番目および２番目のフローティングゲート８に挟まれる領域Ｒ３を仮想することができる。アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、図中の一番右側のアシストゲート５の左脇において、領域Ｒ３の直交方向に位置する領域Ｓ３を仮想することができる。この領域Ｓ３内に、ひとつのフローティングゲート８が配置されている。
【００７１】
また、例えば、図中の一番右側のアシストゲート５の右脇には、複数のフローティングゲート８が図中の縦方向に一直線状に配列されている。この配列において例えば図中の一番下のフローティングゲート８の形成された領域Ｒ５を仮想することができる。アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、領域Ｒ５とはｎ型拡散層２により隔てられており、かつ領域Ｒ５の直交方向に位置する領域Ｓ５を仮想することができる。この領域Ｓ５内に、ひとつのフローティングゲート８が配置されている。
【００７２】
本実施の形態によれば、フローティングゲート８の配置は、アシストゲート５を介在して隣り合う場合は実施の形態２と同様である。すなわち、アシストゲート５を介在して隣り合うフローティングゲート８は、アシストゲート５の延在方向の位置が相違している。よって、あるアシストゲート５の一方の脇に配置された２つのフローティングゲート８に挟まれる領域が仮想された場合、アシストゲート５の延在方向に直交する方向を直交方向とすると、この挟まれる領域の直交方向に位置する領域であって、アシストゲート５の他方の脇に、ひとつのフローティングゲート８が位置している。このため、フローティングゲート８が直交方向に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離が長くなる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００７３】
また、本実施の形態によれば、ｎ型拡散層２を挟んで隣り合う場合のフローティングゲート８は、アシストゲート５の延在方向に直交する方向に沿って配置されている。すなわち、一方のフローティングゲート８の形成された領域の直交方向に位置する領域に他方のフローティングゲート８が配置されている。よって、２つのフローティングゲート８を覆うように延びる１本のコントロールゲート１１は、ｎ型拡散層２と平面パターンが交差する領域の近傍ではアシストゲート５に直交する方向に沿って直線状となっている。このようにコントロールゲート１１が直線状となる領域が多いほど、コントロールゲート１１の全体長さを短くすることができる。よって、コントロールゲート１１の抵抗値を小さく保つことができる。抵抗値が小さい分だけコントロールゲート１１には電位がすばやく伝達され、データ読み出し時間を短くすることができる。
【００７４】
次に、本実施の形態と、前述した実施の形態２とのコントロールゲート１１の構成の相違から生じる効果について説明する。本実施の形態の構成は、実施の形態２の構成と異なり、ｎ型拡散層２を介在して隣り合ったフローティングゲートがｎ型拡散層２と直交する方向に沿って隣り合っている。よって、この２つのフローティングゲート８を覆うように存在する１本のコントロールゲート１１は、ｎ型拡散層２の延在方向と直交する方向に沿ってｎ型拡散層２と交差する。一方、実施の形態２においては、コントロールゲート１１は、ｎ型拡散層２の延在方向に対して斜め方向に沿ってｎ型拡散層２と交差する。よって、本実施の形態におけるコントロールゲート１１の長さは、実施の形態２におけるコントロールゲート１１の長さよりも短くなる。したがって、コントロールゲート１１に電位がすばやく伝達される。この結果、データ読み出し時間は、本実施の形態の方が実施の形態２よりも短くて済む。
【００７５】
続いて、本実施の形態と、前述した実施の形態２とのフローティングゲート８の配置の相違から生じる効果について説明する。本実施の形態では、実施の形態２と比較して、ｎ型拡散層２を介在して隣り合ったフローティングゲート８間の電気容量が相対的に高くなる。しかし、通常、ｎ型拡散層２を挟む２つのフローティングゲート８間の電気容量はアシストゲート５を挟む２つのフローティングゲート８間の電気容量に比して小さく、ｎ型拡散層２を介在して隣り合ったフローティングゲート８間の電気容量が及ぼすデータ読み出し時のしきい値電圧への影響は小さい。よって、本実施の形態においても、実施の形態２とほぼ同様に、データ読み出し時のしきい値電圧を安定化する効果が得られる。
【００７６】
以上から、本実施の形態によれば、実施の形態２とおおよそ同程度にデータ読み出し時のしきい値電圧を安定化することができ、かつ、実施の形態２よりもデータ読み出し時間を短くすることができる。
【００７７】
なお、本実施の形態の上記以外の構成は上述した実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７８】
（実施の形態４）
本発明の実施の形態４における不揮発性半導体記憶装置の構造について説明する。図２７は、本発明の実施の形態４における不揮発性半導体記憶装置の構成を概略的に示す平面図である。また、図２８は図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【００７９】
図２７を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが横方向には一直線状に配列され、縦方向には千鳥足状に配置されたメモリセルアレイを有している。このメモリセルアレイにおいては、図中横方向に、平面パターンが直線状の複数のコントロールゲート１１が半導体基板１上で並走している。そして、平面パターンがジグザグ形状のアシストゲート５が、複数のコントロールゲート１１と交差するように複数本形成されている。各コントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が配置されている。また、複数のフローティングゲート８はアシストゲート５を挟むように配置されている。このフローティングゲート８の配置に関しては、後に詳述する。
【００８０】
図２８を参照して、例えばｐ型シリコンよりなる半導体基板１の表面に、複数のメモリセルＭＣが形成されている。このうち図中で破線により囲まれた領域には、１つのメモリセルＭＣが形成されている。１つのメモリセルＭＣは、１対のアシストゲート５、５と、フローティングゲート８と、コントロールゲート１１とを主に有している。
【００８１】
１対のアシストゲート５、５は、半導体基板１の表面上に絶縁層１０８を介在して形成されている。この絶縁層１０８は例えばシリコン酸化膜よりなっており、アシストゲート５は例えば不純物がドープされた多結晶シリコン層からなっている。アシストゲート５の側壁には絶縁層１０９が形成されている。アシストゲート５上には絶縁層１１０が形成されており、アシストゲート５の側壁と絶縁層１１０の一部の側壁とを覆うように絶縁層１１６が形成されている。この２つの絶縁層１０８、１１６は、例えばシリコン酸化膜よりなっている。
【００８２】
フローティングゲート８は、半導体基板１の表面上にゲート絶縁層１１５を介在して形成されており、断面が長方形状になるように形成されている。フローティングゲート８の高さは、アシストゲート５の高さよりも高くなっている。このフローティングゲート８は、例えばドープトポリシリコン層よりなっている。
【００８３】
コントロールゲート１１は、ゲート間絶縁層１１８を介在してフローティングゲート８と対向するようにフローティングゲート８上に形成されている。ゲート間絶縁層１１８は、例えばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とが順に積層された構成（ＯＮＯ膜）を有している。またコントロールゲート１１は、例えばドープトポリシリコン層よりなる導電層１１ａと、例えばタングステンシリサイド層よりなる高融点金属シリサイド層１１ｂとが順に積層された構成を有している。コントロールゲート１１上には、絶縁層１２が形成されている。絶縁層１２は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）から形成されたシリコン酸化膜よりなっている。
【００８４】
次に、本発明の実施の形態４における不揮発性半導体記憶装置５０のフローティングゲート８の配置について、図２７を参照して詳述する。
【００８５】
例えば、図中の下から１本目および２本目のコントロールゲート１１は、図中の左右方向に直線状に延在しており、両者の延在方向は同一である。そして、例えば図中の右から１本目のアシストゲート５の平面パターンは、これら２本のコントロールゲート１１と交差している。図中の下から２本目のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が一直線状に並んでおり、そのうち２個のフローティングゲート８は、図中の右から１本目のアシストゲート５を介在して隣り合うように配置されている。コントロールゲート１１の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、この２個のフローティングゲート８に挟まれる領域Ｒ１の、直交方向に位置する領域Ｓ１を仮想することができる。図中の一番下のコントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が一直線状に並んでおり、そのうち１個のフローティングゲート８は、領域Ｓ１内に存在している。
【００８６】
本実施の形態によれば、フローティングゲート８は、コントロールゲート１１の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、一直線には配列せず千鳥足状に配列する。よって、アシストゲート５を介在して隣り合う２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ１）の直交方向（矢印Ｑ方向）に位置する領域（例えば領域Ｓ１）に、フローティングゲート８が位置することになる。このため、フローティングゲート８が直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くすることができる。したがって、隣り合うフローティングゲート８間の電気容量を低減することができる。
【００８７】
なお、図２７においては、フローティングゲート８のうちの１つが完全に領域Ｓ１に包含されているが、本発明はこれに限定されるものではない。領域Ｓ１にフローティングゲート８の一部分が含まれる配置であっても、コントロールゲート１１の延在方向に直交する方向については、フローティングゲート８は一直線状には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、隣り合うフローティングゲート８間の電気容量を低減することができる。
【００８８】
（実施の形態５）
図２９は、本発明の実施の形態５における不揮発性半導体記憶装置の構成を概略的に示す平面図である。図２９を参照して、不揮発性半導体記憶装置５０は、複数のメモリセルＭＣが図中の縦方向には一直線状に配列され、横方向には千鳥足状に配置されたメモリセルアレイを有している。
【００８９】
このメモリセルアレイにおいては、半導体基板１の表面に形成されたアシストゲート５が図中縦方向に直線状に並走するように配置されている。また、複数のジグザグ形状のコントロールゲート１１が設けられている。各コントロールゲート１１は、平面パターンが複数のアシストゲート５に交差する方向（図中横方向）に延びており、かつ互いに並走するように配置されている。各コントロールゲート１１と半導体基板１との間には複数のフローティングゲート８が配置されている。このフローティングゲート８は、アシストゲート５の間に挟まれて配置されている。
【００９０】
次に、本発明の実施の形態５における不揮発性半導体記憶装置５０のフローティングゲート８の配置について詳述する。例えば、図中の右から２本目のアシストゲート５の右脇には、複数のフローティングゲート８が図中の縦方向に一直線状に配列されている。この配列において、例えば図中で縦方向に沿って隣り合う下から１番目および２番目のフローティングゲート８によって挟まれる領域Ｒ３を仮想することができる。直線状のアシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）が直交方向と定義されると、図中の右から２本目のアシストゲート５の左脇に、領域Ｒ３の直交方向に位置する領域Ｓ３を仮想することができる。この領域Ｓ３内に、ひとつのフローティングゲート８が配置されている。
【００９１】
なお、本実施の形態のメモリセルＭＣの構成は、図２８に示す実施の形態４のメモリセルＭＣの構成と同じであり、図２９のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面構造は図２８の構造と実質的に同じである。
【００９２】
本実施の形態によれば、フローティングゲート８は、アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、一直線には配列せず千鳥足状に配列する。よって、アシストゲート５の延在方向に沿って隣り合う２つのフローティングゲート８に挟まれる領域（例えば領域Ｒ３）の直交方向（矢印Ｑ方向）に位置する領域（例えば領域Ｓ３）に、フローティングゲート８が位置している。このため、フローティングゲート８が直交方向（矢印Ｑ方向）に対して斜めに隣り合うように配置される。よって、直交方向（矢印Ｑ方向）に沿って隣り合うように配置される場合に比して、フローティングゲート８間の距離を長くできる。したがって、フローティングゲート８間の電気容量を低減することができる。
【００９３】
なお、図２９においては、ひとつのフローティングゲート８が完全に領域Ｓ３に包含されているが、本発明はこれに限定されるものではない。領域Ｓ３にフローティングゲート８の一部分が含まれる配置であっても、アシストゲート５の延在方向（矢印Ｐ方向）に直交する方向（矢印Ｑ方向）については、フローティングゲート８は一直線には配列せず千鳥足状に配列する。よって、一直線に配列する場合に比して、配列方向に隣り合うフローティングゲート８間の距離を長くできる。したがって、この配列方向に隣り合うフローティングゲート８間の電気容量を低減することができる。
【００９４】
なお、本実施の形態の上記以外の構成は、上述した実施の形態４の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００９５】
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【００９６】
本発明は、アシストゲートとフローティングゲートとコントロールゲートとを有する不揮発性半導体記憶装置に特に有利に適用され得る。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【図４】図１のＩＶ−ＩＶ線に沿う概略断面図であって、コントロールゲートの幅方向に沿う断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１４工程を示す概略断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１５工程を示す概略断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１６工程を示す概略断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１７工程を示す概略断面図である。
【図２２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１８工程を示す概略断面図である。
【図２３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１９工程を示す概略断面図である。
【図２４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２０工程を示す概略断面図である。
【図２５】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【図２６】本発明の実施の形態３における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【図２７】本発明の実施の形態４における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図であって、コントロールゲートの延在方向に沿う断面図である。
【図２９】本発明の実施の形態５における不揮発性半導体記憶装置の構成を概略的に示す平面図である。
【符号の説明】
【００９８】
１  半導体基板、１ａ  溝、１ｂ  表面、２  ｎ型拡散層、２ａ  不純物領域、２ｂ  ポケット領域、３  絶縁層、４  ゲート絶縁層、５  アシストゲート、６  絶縁層、７  側壁絶縁層、８  フローティングゲート、９  絶縁層、１０  ゲート間絶縁層、１１  コントロールゲート、１１ａ  導電層、１１ｂ  高融点金属シリサイド層、１２  絶縁層、１３  層間絶縁層、１５，２１，２２  絶縁層、２５ａ  ハードマスク、２５ｂ  フォトレジスト、５０  不揮発性半導体記憶装置、１０８  絶縁層、１０９  絶縁層、１１０  絶縁層、１１５  ゲート絶縁層、１１６  絶縁層、１１８  ゲート間絶縁層、ＭＣ  メモリセル、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｓ１，Ｓ２，Ｓ３，Ｓ４  領域。
【図１】
2007299858.tif 000003
【図２】
2007299858.tif 000004
【図３】
2007299858.tif 000005
【図４】
2007299858.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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