(57)【要約】  【課題】  非選択セルでの誤書き込みを防止することができる不揮発性半導体記憶装置を提供する。  【解決手段】  電気的書き換え可能な複数の不揮発性メモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ＮＡＮＤセルユニットの一端がソース線に、他端がビット線に接続されたメモリセルアレイを有する不揮発性半導体記憶装置であって、ＮＡＮＤセルユニット内の選択メモリセルに書き込み電圧Ｖｐｇｍが、前記選択メモリセルよりソース線側にある非選択メモリセルに所定個数おきにチャネル分離用電圧Ｖｂが、残りの非選択メモリセルに書き込み中間電圧Ｖｍ（Ｖｂ＜Ｖｍ＜Ｖｐｇｍ）が与えられるデータ書き込みモードを有する。  【選択図】  図９
2007066440.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ＮＡＮＤセルユニットの一端がソース線に、他端がビット線に接続されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
ＮＡＮＤセルユニット内の選択メモリセルに書き込み電圧Ｖｐｇｍが、前記選択メモリセルよりソース線側にある非選択メモリセルに所定個数おきにチャネル分離用電圧Ｖｂが、残りの非選択メモリセルに書き込み中間電圧Ｖｍ（Ｖｂ＜Ｖｍ＜Ｖｐｇｍ）が与えられるデータ書き込みモードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データ書き込みモードにおいて、前記選択メモリセルのソース線側二つ隣りの非選択メモリセルに、第１のチャネル分離用電圧Ｖｃが、前記選択メモリセルのソース線側一つ隣りの非選択メモリセルに、第１のチャネル分離用電圧Ｖｃより少し高い電圧Ｖａが、第１のチャネル分離用電圧Ｖｃが与えられた非選択メモリセルから所定個数おきの非選択メモリセルに第２のチャネル分離用電圧Ｖｂ（Ｖｂ≧Ｖｃ）が、残りの非選択メモリセルに書き込み中間電圧Ｖｍが与えられる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ＮＡＮＤセルユニットの一端がソース線に、他端がビット線に接続されたメモリセルアレイを有する不揮発性半導体記憶装置のデータ書き込み方法であって、
データ書き込み時、ＮＡＮＤセルユニット内の選択メモリセルのチャネル電圧をビット線に与えた書き込みデータに応じて制御し、前記選択メモリセルに書き込み電圧Ｖｐｇｍを、前記選択メモリセルよりソース線側にある非選択メモリセルに所定個数おきにチャネル分離用電圧Ｖｂを、残りの非選択メモリセルに書き込み中間電圧Ｖｍ（Ｖｂ＜Ｖｍ＜Ｖｐｇｍ）を与える
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項４】
データ書き込み時、前記選択メモリセルのソース線側二つ隣りの非選択メモリセルに、第１のチャネル分離用電圧Ｖｃを、前記選択メモリセルのソース線側一つ隣りの非選択メモリセルに、第１のチャネル分離用電圧Ｖｃより少し高い電圧Ｖａを、第１のチャネル分離用電圧Ｖｃが与えられた非選択メモリセルから所定個数おきの非選択メモリセルに第２のチャネル分離用電圧Ｖｂ（Ｖｂ≧Ｖｃ）を、残りの非選択メモリセルに書き込み中間電圧Ｖｍを与える
ことを特徴とする請求項３記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
ＮＡＮＤセルユニット内のメモリセルが同数ずつの複数グループに分けられ、データ書き込み時、選択メモリセルを含むグループのソース線側に隣接するグループを除いて、各グループ内の固定位置の非選択メモリセルにチャネル分離用電圧Ｖｂを与える
ことを特徴とする請求項３記載の不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリのデータ書き込み方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが隣接するもの同士でソース／ドレイン拡散層を共有して直接接続されて、ＮＡＮＤセルユニットを構成する。従って、ＮＯＲ型に比べて単位セル面積が小さく、大容量化が容易である。また、書き込みにはＦＮトンネル電流を利用するために消費電流が少なく、従って同時書き込みのメモリセル数を多くすることができ、実質高速の書き込みが可能であるという利点を有する。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、“１”書き込み時にＮＡＮＤセルチャネルを効率的にブーストさせて、“１”書き込みセル（書き込み禁止セル）その他の非選択セルで電子注入が生じないように制御するセルフブースト方式が用いられる（例えば、特許文献１参照）。
【０００４】
特許文献１に開示されたセルフブースト方式では、書き込み電圧Ｖｐｇｍが印加されるメモリセルのソース線側に隣接する非選択メモリセルにチャネル分離のための電圧０Ｖを印加し、残りの非選択セルには書き込み中間電圧Ｖｍ（＜Ｖｐｇｍ）を印加する。これにより、“１”データ書き込み時、選択セル及びそれよりビット線側にある非選択セルのチャネルを、ソース線側にある非選択セルのチャネルとは分離して十分に昇圧することができる。
【０００５】
但し書き込み電圧Ｖｐｇｍが印加された選択セルのすぐ隣の非選択セルのワード線に０Ｖを与えると、その０Ｖが与えられた非選択セルのドレイン端でバンド間トンネル電流によるリークが発生して誤書き込みを生じる可能性がある。この点を考慮して、書き込み電圧Ｖｐｇｍが印加される選択セルとチャネル分離用電圧０Ｖが印加される非選択セルの間に、０Ｖより少し高い電圧が印加される２，３の非選択セルを挟むようにした改良型セルフブースト方式も提案されている。
【０００６】
具体的には例えば、選択セルから数えて２個目の非選択セルに０Ｖを与え、１個目の非選択セルには、Ｖａ（＞０Ｖ）を与える。これにより、選択セルから０Ｖが与えられる非選択セルまでの間でチャネル領域の電位が段階的に低下して、０Ｖが与えられた非選択セルのドレイン端に、Ｖｐｇｍにより昇圧された選択セルのチャネル電位が直接印加される事態が避けられ、バンド間トンネル電流に起因する誤書き込みを抑制することができる。
【０００７】
しかし従来提案されているセルフブースト書き込み方式では、未だ非選択セルでの書き込みディスターブ（誤書き込み）の危険性が残されている。
【特許文献１】特開平１０−２７３７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、非選択セルでの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な複数の不揮発性メモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ＮＡＮＤセルユニットの一端がソース線に、他端がビット線に接続されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
ＮＡＮＤセルユニット内の選択メモリセルに書き込み電圧Ｖｐｇｍが、前記選択メモリセルよりソース線側にある非選択メモリセルに所定個数おきにチャネル分離用電圧Ｖｂが、残りの非選択メモリセルに書き込み中間電圧Ｖｍ（Ｖｂ＜Ｖｍ＜Ｖｐｇｍ）が与えられるデータ書き込みモードを有する。
【発明の効果】
【００１０】
この発明によると、非選択セルでの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
実施の形態の説明に先立って、この発明において解決しようとしている課題を具体的に説明する。解決課題は、選択セルがＮＡＮＤセルユニット内のビット線コンタクトに近い位置である場合（言い換えれば、ソース線側の既書き込みの非選択セルが多い場合）に、それらの既書き込みセル領域端部の非選択セルで誤書き込みが生じる可能性があるということである。この様な誤書き込みは特に、デザインルールが９０ｎｍから７０ｎｍと小さくなると顕著になることが確認されている。
【００１３】
図１は、ＮＡＮＤ型フラッシュメモリの書き込みパルス印加動作波形の一例を示す。選択ワード線をＷＬｎとすると、ＷＬｎには、書き込み電圧Ｖｐｇｍ（約２０Ｖ）が所定のタイミングで印加される。選択ワード線が含まれるＮＡＮＤストリング（ＮＡＮＤセルユニット）内の他の非選択ワード線には、選択ワード線ＷＬｎを基準として次のようなルールに従って電圧が印加される。
【００１４】
すなわち、ＮＡＮＤセルユニットのソース線側の一本隣の非選択ワード線ＷＬｎ−１には、電圧Ｖａ（約３Ｖ）、同じくソース線側の２本隣の非選択ワード線ＷＬｎ−２にはチャネル分離用の０Ｖが印加され、これらの非選択ワード線ＷＬｎ−１，ＷＬｎ−２を除く非選択ワード線には、書き込み中間電圧Ｖｍ（約８Ｖ）が印加される。
【００１５】
書き込み電圧Ｖｐｇｍが印加されるワード線のすぐ隣のワード線にチャネル分離用の０Ｖを印加せず、０Ｖが印加される非選択セルと選択セルの間に０＜Ｖａ＜Ｖｐｇｍなる電圧Ｖａが印加される非選択セル（非選択ワード線）を挟むようにしているのは、これらのワード線下のセルチャネル内の電界分布を緩和する趣旨である。
【００１６】
図２は、そのような書き込みパルスが印加されている状況を、ＮＡＮＤセルユニットの断面を用いて示している。ここでは、ＮＡＮＤセルユニットの直列接続されるメモリセルが、ＭＣ０−ＭＣ１５の１６個の場合を示している。各メモリセルは、チャネル領域上に積層されたフローティングゲートＦＧと制御ゲートＣＧを有する。このメモリセルは、フローティングゲートＦＧ中の電荷量により決まるしきい値電圧をデータとして不揮発性に記憶する。
【００１７】
消去動作は、セルアレイ領域のＮ型ウェル及びその中に形成されたＰ型ウェルに約２０Ｖの消去電圧を、選択ブロックの全ワード線には０Ｖを印加して、フローティングゲートＦＧから電子を放出させる。これにより、選択ブロック内のメモリセルは、しきい値が低い、通常負のしきい値の消去状態となる。
【００１８】
書き込み動作は、書き込みデータによって、しきい値をシフトさせる場合とシフトさせない場合がある。しきい値シフトさせる“０”書き込みセルにおいては、ビット線を通してチャネルに０Ｖが与えられた状態で、選択セルのワード線に約２０Ｖの書き込み電圧Ｖｐｇｍを印加する。これにより、選択セルではＦＮトンネル電流によりフローティングゲートに電子が注入され、しきい値が高くなる。
【００１９】
しきい値をシフトさせない“１”書き込みセルにおいては、チャネルがＶｄｄ−Ｖｔのフローティング状態に設定された状態で選択セルのワード線に約２０Ｖの書き込み電圧Ｖｐｇｍを印加する。ソース線側の２本の非選択ワード線を除く非選択ワード線には、約８Ｖの中間電圧を印加する。このとき、チャネルは制御ゲートからの容量結合により電位上昇して、フローティングゲートへの電子注入即ちしきい値シフト（“０”書き込み）が防止される。
【００２０】
図２は、メモリセルＭＣ５が選択された“０”書き込み状態を示している。メモリセルＭＣ３のしきい値電圧が０Ｖ以上である場合、メモリセルＭＣ０−ＭＣ２のワード線がＶｍに立ち上がると、これらのメモリセルＭＣ０−ＭＣ３のチャネル及び拡散層はワード線とのカップリングで上昇することができる。例えば、Ｖｍ＝８Ｖの場合、チャネル領域の電圧が４Ｖ程度まで上昇できると仮定する。
【００２１】
この時、メモリセルＭＣ３よりビット線側は、ビット線ＢＬに与えられた“０”書き込みデータ（Ｖｓｓ＝０Ｖ）によってメモリセルのソース／ドレイン拡散層が０Ｖにバイアスされているため、メモリセルＭＣ０−ＭＣ２のチャネル領域の電荷は、メモリセルＭＣ３を介してビット線方向にリークして抜ける。メモリセルＭＣ０−ＭＣ２のチャネル領域の容量Ｃｃｈ１に蓄えられる電荷がその放電電流源となる。
【００２２】
図３では、図２に比べてよりビット線コンタクトに近いメモリセルＭＣ１４が選択された場合を示している。このとき選択メモリセルＭＣ１４のワード線に書き込み電圧Ｖｐｇｍが印加され、そのソース線ＣＥＬＳＲＣ側の隣のメモリセルＭＣ１３のワード線に電圧Ｖａが、更にそのソース線側の隣のメモリセルＭＣ１２のワード線に、チャネル分離用の０Ｖが印加される。
【００２３】
メモリセルＭＣ１２のしきい値電圧が０Ｖ以上（すなわち、書き込み状態）であるとする。この場合、図２の例と同様、メモリセルＭＣ０−ＭＣ１１のワード線がＶｍに上昇すると、容量カップリングによりそれらの直下のチャネルおよび拡散層領域が０．５×Ｖｍ程度に上昇しうる状態になる。
【００２４】
このとき、図２の状態では見られなかった誤書き込みが生じる可能性が大きい。すなわち、書込みの対象はメモリセルＭＣ１４であるが、ワード線に０Ｖが印加されたメモリセルＭＣ１２のソース線ＣＥＬＳＲＣ側隣のメモリセルＭＣ１１において大きな書き込みディスターブが発生する。
【００２５】
その理由は、次のように説明できる。図３の例の場合、図２の例と比べて、０Ｖが印加される非選択メモリセルよりソース線ＣＥＬＳＲＣ側の非選択メモリセルの数が多い。言い換えれば、選択ワード線よりソース線側にある非選択ワード線によりブーストされるべきチャネル領域の容量Ｃｃｈ１が、図２の場合より大きい。
【００２６】
ここで例えば、メモリセルＭＣ１２が、図５に示す４値記憶動作のデータ状態“１０”のような、比較的しきい値の低い書き込み状態にあるとする。その場合、メモリセルＭＣ１２のソース端子側（セルソース線ＣＥＬＳＲＣ側）はブーストされた高電位状態にあり、ドレイン端子側（ビット線ＢＬ側）は０Ｖであるため、チャネル容量Ｃｃｈ１の電荷がメモリセルＭＣ１２をリークしてビット線ＢＬ側に放電される。
【００２７】
図２と比べてチャネル容量Ｃｃｈ１が大きく、従ってその電荷量も大きいため、その放電電流も図２の場合に比べて大きい。その結果、メモリセルＭＣ１２を抜ける際に多くのホットエレクトロンが生成され、これがＶｍが印加されている隣接メモリセルＭＣ１１のフローティングゲートに注入されるという、書き込みディスターブが発生する。
【００２８】
以上のように、選択ワード線（選択セル）位置がビット線ＢＬコンタクトに近くなる程、チャネル分離用０Ｖが印加されるメモリセルＭＣ１２のソース線ＣＥＬＳＲＣコンタクト側のブーストされるセルチャネル領域の容量Ｃｃｈ１が大きくなり、メモリセルＭＣ１２の隣のメモリセルＭＣ１１において誤書込みを起こすホットキャリア注入効率が高くなると考えられる。
【００２９】
このような書き込みディスターブ（誤書込み）現象は、Ｖｍが高い程起こりやすい。したがって、この現象によって、図１の書き込みパルス印加動作を行う際のＶｍの適用範囲を狭めてしまうことが懸念される。更にこの誤書き込み現象は、デザインルール７０ｎｍ世代で初めて見出されたものである。
【００３０】
以下の実施の形態では、上述のようなホットエレクトロン注入による非選択セルでの誤書込みを抑制するためのセルフブースト方式の書き込みパルス印加動作を提案する。
［実施の形態１］
図4は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略図を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）１００は、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１とＳＧ２により構成されている。即ちＮＡＮＤセルユニット１００は、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１０２内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００３１】
1つのメモリセルは、周知のように、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としてのフローティングゲートとコントロールゲートの積層ゲート構造を有する。このフローティングゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
【００３２】
ＮＡＮＤセルユニット１００内の各メモリセルのコントロールゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００３３】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロック１０１を構成する。通常図示のように、ビット線の方向に複数のブロック１０１が配列される。
【００３４】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００３５】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
【００３６】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込み中間電圧Ｖｍその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。
【００３７】
ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２４と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２と、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３と、ブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１とを有する。これらのドライバ２１−２４は、複数のブロックで共有されている。
【００３８】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ２４のそれぞれに入力されている。
【００３９】
メモリセルアレイ１０２の各ブロック１０１のワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込みや読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタ１２とを有する。ブロックデコーダ１１には、転送トランジスタ１２の共通ゲートＴＧの電圧を所望の値に調整するためのレベルシフト回路が含まれる。
【００４０】
転送トランジスタ１２の各一端は、ドライバ２１−２４の出力に接続され、他端はセルアレイ内のワード線及び選択ゲート線に接続されている。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。
【００４１】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニット３１も、ページ長と同数含まれている。
【００４２】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニット３１を接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニット３１から入出力回路１に出力する。
【００４３】
図４では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。
【００４４】
図５は、４値データ記憶方式を適用した場合のメモリセルのしきい値状態とデータの関係を示す。この例では、一つのメモリセルに記憶する２ビットデータを、二つのロウアドレスに割り付けている。すなわち、下位ビット（Ｌｏｗｅｒ  Ｂｉｔ）は、下位ページが選択された場合に読み出しされるデータである。上位ビット（Ｕｐｐｅｒ  Ｂｉｔ）は、上位ページが選択された場合に読み出されるデータである。
【００４５】
しきい値が負の消去状態がデータ“１１”であり、正のしきい値の書き込み状態であるデータ“１０”，“００”，“０１”がしきい値の順に定義される。
【００４６】
このようなデータの割付法における書込み方法の一例を図６と図７に示す。図６は、下位ページデータ書き込み法を示す。データ“１１”の消去状態にあるメモリセルに対して、選択的に“０”書き込みを行うことにより、データ“１０”のしきい値分布を得る。このとき“１”書き込みセルは、しきい値がシフトせず、データ“１１”状態を保持する。
【００４７】
図７は、上位ページ書き込みの様子を示す。上位ページデータが、データ“１１”のセルに対する“０”書き込みである場合には、データ“１１”からデータ“０１”までしきい値をシフトさせる。上位ページデータが、データ“１０”のセルに対する“０”書き込みである場合、データ“１０”からデータ“００”までしきい値をシフトさせる。“１”書き込みデータの場合には、それぞれのデータ“１１”及び“１０”のしきい値分布を維持する。
【００４８】
この４値データ記憶方式では、下位ページ書き込みを上位ページ書き込みに先行させることが必要となる。
【００４９】
４値記憶書き込みでは、図７に示すように、３つの書き込みしきい値状態を作る必要があり、２値記憶方式に比べて高いしきい値状態への書き込みが必要である。したがって、しきい値をシフトさせない“１”書き込み状態での誤書込みを十分に抑制することが要求される。
【００５０】
この実施の形態では、図１から図３を用いて説明した、選択セルより共通ソース線ＣＥＬＳＲＣ側の非選択セル（既書き込みの非選択セル）の数が多い場合のその既書き込み非選択セル端部での誤書き込みを防止するようにしたセルフブースト書き込み方式を用いる。
【００５１】
図８及び図９は、それぞれ図１及び図３に対応して、この実施の形態での書き込みパルス印加動作を示している。ＮＡＮＤセルユニットのメモリセル数は、１６個あるいは３２であるが、ここでは説明の簡略化のため、図２や図３と同様、１６個の場合を示す。ＮＡＮＤセルユニット内のメモリセルＭＣ０−ＭＣ１５は、ソース線ＣＥＬＳＲＣに近いセルから順に選択され、書き込まれるものとする。
【００５２】
図９では、最もビット線ＢＬに近いメモリセルＭＣ１５が“０”書き込みされる場合を示している。従ってメモリセルＭＣ１５に接続されるワード線ＷＬ１５（図８ではワード線ＷＬｎ）に、所定のタイミングＴ３で書き込み電圧Ｖｐｇｍが印加される。
【００５３】
このとき、隣のセルＭＣ１４のワード線ＷＬ１４（図８ではＷＬｎ−１）には、書き込み電圧Ｖｐｇｍ印加に先立つタイミングＴ２で電圧Ｖａ（３Ｖ程度）が印加される。更にその隣のメモリセルＭＣ１３のワード線ＷＬ１３（図８では、ＷＬｉｓｏ１）に、未書き込みセル領域と既書き込みセル領域のチャネルを分離するための電圧Ｖｃ（＝０Ｖ）が印加される。
【００５４】
従来の図２，図３では、その他の非選択ワード線には全て、タイミングＴ２で立ち上がる書き込み中間電圧Ｖｍが印加されていた。これに対し、この実施の形態においては、選択セルよりソース線ＣＥＬＳＲＣ側の非選択セル群（既書き込みの非選択セル群）の適当な位置に更に、チャネル分離用の電圧Ｖｂを印加する。
【００５５】
具体的に図９の例では、未書き込みセルと既書き込みセルのチャネル分離を行うメモリセルＭＣ１３からソース線ＣＥＬＳＲＣ側に５個おきのメモリセルＭＣ８及びＭＣ３につながる非ワード線ＷＬ８及びＷＬ３（図８のＷＬｉｓｏ２）に、チャネル分離用電圧Ｖｂを与えている。
【００５６】
電圧Ｖｂは、０Ｖ乃至３Ｖ程度の範囲の電圧である。この電圧Ｖｂの上限値は、これがゲートに印加されるメモリセルが転送可能なソース又はドレインの電圧を３Ｖ程度に抑えるように選択される。電圧Ｖｂが与えられたセルのソース，ドレイン間で電圧転送が生じ、これが無用なホットキャリア生成の原因となる可能性を排除するためである。
【００５７】
例えば、電圧Ｖｂが印加されるメモリセルがしきい値電圧−１Ｖの消去状態にあるとする。このとき、ゲートにＶｂが印加されると、ソース電圧がＶｂ＋１［Ｖ］になるまでメモリセルはオンする。よって、Ｖｂ＋１［Ｖ］までこのメモリセルは電圧を転送できるから、これを３Ｖに抑えるとすれば、Ｖｂは２Ｖ以下となる。
【００５８】
一方、Ｖｂがあまり低いと、隣接する非選択セルには中間電圧Ｖｍが与えられているために、Ｖｂが与えられたセルのソース／ドレイン端でバンド間トンネリングが生じるおそれがある。これを抑制する観点からは、電圧Ｖｂは高い方がよい。以上を考慮して、Ｖｂ≧Ｖｃの範囲で最適の電圧Ｖｂが用いられる。
【００５９】
図９は、チャネル分離用のＶｃ＝０Ｖが印加されるメモリセルＭＣ１３を基準にして、所定個数ずつ離れたソース線コンタクト側の非選択メモリセルＭＣ８，ＭＣ３にチャネル分離用電圧Ｖｂを与えている。結果として、既書き込み非選択セル側には、電圧Ｖｂが印加されるメモリセルを境にして、中間電圧Ｖｍが印加される３つのメモリセルグループが作られる。
【００６０】
このようにすると、図８に示すようにタイミングＴ２で書き込み中間電圧Ｖｍが印加されたとき、それぞれのメモリセルグループのチャネルおよび拡散層領域が電気的に分離されやすい状態となる。言い換えれば、３つのメモリセルグループのチャネル容量Ｃｃｈ１，Ｃｃｈ２，Ｃｃｈ３が実質的に互いに独立した状態と等価になる。
【００６１】
従って、既書き込みの非選択セルが多い場合でも、その既書き込み非選択セルのチャネル電荷のビット線側への放電電流が、図３で説明した従来例と比べて小さく抑えられる。即ち、０Ｖが与えられたメモリセルＭＣ１３のチャネルを通して放電される電流は、メモリセルＭＣ９−ＭＣ１２のチャネル領域の容量Ｃｃｈ３の電荷によるものであって、図３の従来例での放電電流の１／３程度に抑えられる。結果として、メモリセルＭＣ１２への誤書き込みが防止される。
【００６２】
具体的な数値例を挙げたいくつかのケースを検証する。
【００６３】
（ケース１）
チャネル分離用電圧ＶｂをＶｂ＝０Ｖとし、Ｖｂ＝Ｖｃ＝０Ｖが与えられるメモリセルＭＣ３，ＭＣ８及びＭＣ１３のしきい値Ｖｔがそれぞれ、２Ｖ，２Ｖ及び０．５Ｖであるとする。このとき、メモリセルＭＣ３，ＭＣ８及びＭＣ１３は、理想的にはカットオフ状態である。
【００６４】
メモリセルＭＣ１３は、しきい値がやや低めの正の電圧であり、従って既書き込みセル側のチャネルが書き込み中間電圧Ｖｍによりブーストされたとき、これを通してビット線側に放電電流が流れる。
【００６５】
しかし、既書き込みセル側でメモリセルＭＣ８がオフしている。このため、書き込み時メモリセルＭＣ１２のホットキャリア注入の原因となる、既書き込み非選択セル側の電流源となるチャネル容量は、全既書き込みセルのチャネル容量ではなく、メモリセルＮＣ９−ＭＣ１２の直下の容量Ｃｃｈ３に制限される。これにより、メモリセルＭＣ１２での書き込みディスターブが抑制される。
【００６６】
（ケース２）
チャネル分離用電圧ＶｂをＶｂ＝０Ｖとし、Ｖｂ＝Ｖｃ＝０Ｖが与えられるメモリセルＭＣ３，ＭＣ８及びＭＣ１３のしきい値Ｖｔがそれぞれ、２Ｖ，０．５Ｖ及び−１Ｖであるとする。このとき、メモリセルＭＣ３及びＭＣ８は、理想的にはカットオフ状態であり、メモリセルＭＣ１３はオン状態である。
【００６７】
メモリセルＭＣ８は、しきい値がやや低めの正の電圧であり、チャネル昇圧時このメモリセルＭＣ８を通るビット線側への放電電流が大きいと、メモリセルＭＣ７でホットキャリア注入を生じる可能性がある。
【００６８】
しかし、その放電電流源となる、メモリセルＭＣ８のソース側で書き込み中間電圧Ｖｍによるカップリングで昇圧されるチャネルおよび拡散層領域の容量は、メモリセルＭＣ３がオフであるために、メモリセルＭＣ４−ＭＣ７の直下の容量Ｃｃｈ２に制限される。従って、メモリセルＭＣ７での書き込みディスターブは抑制される。
【００６９】
（ケース３）
Ｖｂ＝０Ｖとし、０Ｖが与えられるメモリセルＭＣ３，ＭＣ８及びＭＣ１３のしきい値Ｖｔがそれぞれ、−２Ｖ，−２Ｖ及び０．５Ｖであるとする。このとき、メモリセルＭＣ１３はカットオフ状態であり、Ｖｍが印加されたとき、既書き込み非選択セル側のチャネル領域および拡散層の容量Ｃｃｈ１，Ｃｃｈ２及びＣｃｈ３はそれぞれブーストされた電位になる。
【００７０】
メモリセルＭＣ１３は、しきい値がやや低めの正の電圧であるため前述のようにリークを考慮すると、最終的には容量Ｃｃｈ１，Ｃｃｈ２，Ｃｃｈ３の電荷がメモリセルＭＣ１３を介して放電されることになる。
【００７１】
しかし、メモリセルＭＣ３やＭＣ８が転送できる電圧は、それらのしきい値をＶｔとして、Ｖｂ−Ｖｔ＝０−（−２）［Ｖ］＝２Ｖ程度であり、メモリセルＭＣ１３のリーク電流がホットエレクトロンになり得るか否かは、容量Ｃｃｈ３の値により決まる。容量Ｃｃｈ１，Ｃｃｈ２，Ｃｃｈ３のチャネルおよび拡散層電圧が２Ｖ程度であれば、それらのチャネルおよび拡散層は電気的に接続されて同電位となり得るが、メモリセルＭＣ１３のソース・ドレイン間電圧が小さいので、ホットエレクトロンがメモリセルＭＣ１の２フローティングゲートに注入されるには至らない。
【００７２】
即ち容量Ｃｃｈ３の大きさを、メモリセルＭＣ１２へのホットエレクトロン注入が無視できる程度に制限しておけば、ホットエレクトロンによる書き込みディスターブを制限することができる。
【００７３】
（ケース４）
Ｖｂ＝０Ｖとし、メモリセルＭＣ３，ＭＣ８及びＭＣ１３のしきい値が全てＶｔ＝−２Ｖであるとする。この場合には、メモリセルＭＣ３，ＭＣ８及びＭＣ１３はカットオフしないので、非選択ワード線に電圧Ｖｍを印加しても既書き込み非選択セル側のチャネル領域および拡散層はブーストされることなく、未書き込みセル側（ビット線側）と同じ０Ｖに保持される。従って、書き込みディスターブは生じない。
【００７４】
以上のようにこの実施の形態によれば、選択セルの位置がビット線に近い程ホットエレクトロン注入による誤書き込みが生じやいというセルフブースト方式の問題を解決することができる。なお上の例では、チャネル分離用電圧０Ｖが与えられる非選択セルから５個おきの非選択セルに対して、チャネル分離用電圧Ｖｂを与えているが、このチャネル分離用電圧Ｖｂを与えるセル間隔は、セルサイズやＮＡＮＤセルユニットの規模に応じて適宜選択される。最小限２個おきにチャネル分離用電圧Ｖｂを与えるようにすればよい。
【００７５】
図１０は、“０”書き込み選択セルがＭＣ１２である場合に、図９の例と同じルールを適用したときの書き込みパルス印加状態を示す。この実施の形態では、チャネル分離用電圧Ｖｂを印加する非選択メモリセルは、選択セルよりソース側に二つ離れたチャネル分離用電圧０Ｖが印加される非選択メモリセルを基準にして、それから５個ずつ離れたセルとする。従って図１０では、メモリセルＭＣ０とＭＣ５にチャネル分離用電圧Ｖｂを印加している。
【００７６】
この場合、既書き込み非選択セル領域のＶｍが印加されるセルグループは二つになる。即ち器書き込みセル側のチャネル及び拡散層領域は、ＭＣ１−ＭＣ４の直下の容量Ｃｃｈ１と、ＭＣ６−ＭＣ９の直下の容量Ｃｃｈ２とに分離されてブーストされる。
【００７７】
図１１は、図１０と同じ選択セルＭＣ１２が“１”書き込みである場合について、書込み時の電圧印加関係を示す。この場合には、ＮＡＮＤセルユニットのチャネルおよび拡散層領域内は、ビット線ＢＬに与えられる“１”書き込み電圧Ｖｄｄにより、ドレイン側選択ゲートトランジスタＳＧＤがカットオフするまで、即ちＶｄｄ−Ｖｔまで充電されて、フローティングになる。
【００７８】
従って、タイミングＴ２で非選択ワード線に書き込み中間電圧Ｖｍを印加すると、ワード線からの容量結合によって、チャネルおよび拡散層はブーストされる。
【００７９】
“１”書込みにおいては、この実施の形態の書込み方式では、選択セルが含まれるチャネルおよび拡散層（容量Ｃｃｈ３）を、選択セル自身が書込みディスターブに耐えるように十分にブーストする必要があり、そのためには、メモリセルＭＣ６−ＭＣ９のチャネルおよび拡散層領域（容量Ｃｃｈ２）を一定のブースト電圧とする必要がある。
【００８０】
すなわち、選択セルが含まれるメモリセルＭＣ１１−ＭＣ１５のチャネルおよび拡散層電圧がメモリセルＭＣ６−ＭＣ９側へリークしないように、言い換えれば０Ｖが与えられたメモリセルＭＣ１２がたとえ負のしきい値電圧（例えば−２Ｖ）であってもこれが十分にカットオフするように、ＭＣ６−ＭＣ９のチャネルおよび拡散層がブーストされることが必要である。
【００８１】
この実施の形態では、チャネル分離用電圧Ｖｃ＝０Ｖが印加されるセル（図１１ではＭＣ１０）からソース線側に一定個数ずつ離れたセルにチャネル分離用電圧Ｖｂ（例えば０Ｖ）を与えるようにしているから、選択セルがＮＡＮＤセルユニット内のどの位置にあっても極端に特性が変わることがなく、書き込みディスターブを防止することができる。
【００８２】
［実施の形態２］
実施の形態１においては、チャネル分離用電圧Ｖｃ＝０Ｖが印加されたメモリセルを基点として、相対的にチャネル分離用電圧Ｖｂを印加する位置を決定していた。これに対して、図１２及び図１３に示す実施の形態２では、ＮＡＮＤセルユニット内をいくつかにグループ分けして、それぞれのグループ内の少なくとも一つのメモリセル（ワード線）にチャネル分離用電圧Ｖｂを固定的に印加する。
【００８３】
ただし、選択セルが含まれるグループのセルソース線ＣＥＬＳＲＣ側の隣のグループに関しては、選択セル位置によってはそのグループ内に或いは少なくともその近くにチャネル分離用電圧Ｖｃ＝０Ｖが与えられるセルが存在するために、電圧Ｖｂを印加しない。
【００８４】
図１２及び図１３の例では、ＮＡＮＤセルユニットのセル数が１６であり、これを４グループＧｒｏｕｐ１−４に分けている。図１２及び図１３は、選択セルがグループＧｒｏｕｐ４に含まれる場合を示している。この場合、グループＧｒｏｕｐ１，２内で例えばビット線に最も近いセルＭＣ３，ＭＣ７に電圧Ｖｂを印加する。グループＧｒｏｕｐ３は、選択セルを含むグループＧｒｏｕｐ４に隣接しているため、電圧Ｖｂを印加しない。
【００８５】
この方法のメリットは、チャネル分離用電圧Ｖｂを印加するワード線が固定されるので、全てのワード線ドライバに電圧Ｖｂを出力する回路を備える必要がないことである。即ちワード線ドライブ回路を簡単化して、実施の形態１と同様の効果を得ることができる。
【図面の簡単な説明】
【００８６】
【図１】昇圧チャネルを分離する機能を有するセルフブースト書き込み方式での電圧印加動作を示す図である。
【図２】“０”書き込みセルがＭＣ５の場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図３】“０”書き込みセルがＭＣ１４の場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図４】実施の形態のＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図５】同ＮＡＮＤ型フラッシュメモリの４値データ割り付け例を示す図である。
【図６】同４値データの下位ページ書き込み法を示す図である。
【図７】同４値データの上位ページ書き込み法を示す図である。
【図８】同実施の形態のＮＡＮＤ型フラッシュメモリの改良型セルフブースト書き込み方式での電圧印加動作を示す図である。
【図９】選択セルＭＣ１５が“０”書き込みの場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図１０】選択セルＭＣ１２が“０”書き込みの場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図１１】選択セルＭＣ１２が“１”書き込みの場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図１２】他の実施の形態による改良型セルフブースト方式で選択セルＭＣ１５が“０”書き込みの場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【図１３】同実施の形態において選択セルＭＣ１２が“０”書き込みの場合のＮＡＮＤセルユニット内の電圧印加状態を示す図である。
【符号の説明】
【００８７】
１…入出力回路、２…コマンドレジスタ、３…アドレスレジスタ、４…シーケンス制御回路、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタ、２０…ロウ系信号駆動回路、２１…ＶＲＤＥＣドライバ、２２…ＳＧＤドライバ、２３…ＳＧＳドライバ、２４…ＣＧデコーダ・ドライバ、３０…センスアンプ回路、３１…センスユニット、１００…ＮＡＮＤセルユニット、１０１…ブロック、１０２…メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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