(57)【要約】【課題】  ＵＳＢ仕様を満足する補正クロック発生回路を安価に供給する。【解決手段】  本発明の補正クロック発生回路は、クロックパルスを発振する発振回路と、ＵＳＢダウンストリーム信号による規則的な所定の信号に基づいて発振回路のクロックパルス数を計数する計数回路と、計数回路による計数値と所定の基準値とを比較して補正値を求める周波数補正値生成回路と、を有し、周波数補正値生成回路からの補正値を受けて発振回路の発振周波数を所定の値に補正することを特徴とする。ＵＳＢ仕様に基づく高精度の信号に基づいて補正を行うので、発振回路の発振部の発振周波数自体の精度は低くてもより高い精度の周波数のパルスを生成することができる。  【選択図】図２
2007094931.tif 000002
【特許請求の範囲】
【請求項１】
クロックパルスを発振する発振回路と、
ＵＳＢダウンストリーム信号による規則的な所定の信号に基づいて前記発振回路のクロックパルス数を計数する計数回路と、
前記計数回路による計数値と所定の基準値とを比較して補正値を求める周波数補正値生成回路と、を有し、
前記周波数補正値生成回路からの補正値を受けて前記発振回路の発振周波数を所定の値に補正することを特徴とする補正クロック発生回路。
【請求項２】
請求項１において、前記計数回路は前記所定の信号を受けてトリガを生成するトリガ生成回路を更に有し、前記トリガを受けて前記発振回路のクロックパルス数を計数することを特徴とする補正クロック発生回路。
【請求項３】
請求項１において、前記補正クロック発生回路は、前記所定の信号を受けてトリガを生成するトリガ生成回路を更に有し、前記計数回路は前記トリガを受けて前記発振回路のクロックパルス数を計数することを特徴とする補正クロック発生回路。
【請求項４】
請求項１乃至請求項３において、前記所定の信号はＵＳＢ仕様に基づくＳＯＦであることを特徴とする補正クロック発生回路。
【請求項５】
請求項１乃至請求項４において、前記所定の信号は前記補正クロック発生回路に備えたＵＳＢマクロで生成されることを特徴とする補正クロック発生回路。
【請求項６】
請求項１乃至請求項５において、前記発振回路は、周波数補正レジスタと、クロックパルスを発振する発振部と、を更に備え、前記周波数補正値生成回路からの補正値が前記周波数補正レジスタに保持され、前記発振部の発振周波数は前記周波数補正レジスタからの出力に基づいて補正されることを特徴とする補正クロック発生回路。
【請求項７】
請求項１乃至請求項６の補正クロック発生回路は、一つの半導体チップ中に内蔵されていることを特徴とする補正クロック発生回路。
【請求項８】
請求項１乃至請求項７の補正クロック発生回路を備えることを特徴とするＵＳＢデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補正クロック発生回路に関し、特に、ＵＳＢ仕様に従った周波数精度を実現する補正クロック発生回路及びそれを備えるＵＳＢデバイスに関する。
【背景技術】
【０００２】
最近、パーソナルコンピュータ（ＰＣ）等においては、ＵＳＢ仕様が一般的になっている。このため、キーボード、マウス、スキャナ等の端末もＵＳＢ仕様に従ってデータの転送速度が所定の精度に入ることが要求されている。一般にＵＳＢ仕様を満足するように構成されたこれら端末をＵＳＢデバイスとも呼んでいる。ＵＳＢ仕様はロースピード、フルスピードなど種々あるが、一例として広く用いられているフルスピードの場合について述べると、データ転送速度の精度は±0.25%が要求されている。この値を満足させるためには当然にクロックの精度をこれ以上にする必要がある。このためには精度の高い外付けの水晶発振子を用いる方法が公知であるが追加費用が発生し望ましくない。そのため、内蔵発振器を用いることが好ましい。しかし、現在、これらの端末に用いられるマイクロコンピュータに内蔵されている発振器の周波数精度がこれを満たしておらず、精度を向上させる必要がある。
【０００３】
特許文献１は、この対策として使用周波数より高い周波数の発振器を用い、パルスを抑制するパルスフィルタを用いることで、安定したクロックを得ることを開示している。
【０００４】
図１を参照してその構成を説明すると、内部クロック発生器５１と、この内部クロック発生器５１と接続されたパルスカウンタ５２と、発生したクロックパルスの数を記憶し得るパルス数メモリ５３と、フィルタリングすべきパルスの数を突き止めフィルタリングして安定したクロックを取り出すパルスフィルタ５４と、を有する。更に、パルスカウンタ５２およびパルス数メモリ５３のタイミングを決定するための同期複合器５５と、必要な周波数を生成するための分周器５６と、さらなる処理のための出力をするデータ信号複合器５７と、を備える。
【０００５】
また、その動作の概要は、必要なクロック周波数以上の周波数をもつ内部クロック発生器５１を使用し、同期複合器５５からのパルスにより内部クロック発生器のクロックパルス数をパルスカウンタ５２でカウントを開始する。次のパルスによりパルス数メモリ５３にそのカウント数が格納される。パルスフィルタ５４が、このパルス数メモリ５３の値と予定数からフィルタリングアウトされるべきパルス数を突き止め、クロック信号をフィルタリングして予定値に対応することによって所定の周波数精度を有するクロックを安定して供給することができることが開示されている。
【０００６】
【特許文献１】特表２００４−５０７８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上述べたように、特許文献１は、高価な水晶発振器を使う必要がない点で優れているが、使用周波数より相当高い周波数の発振器を用い、余分なパルスをフィルタリングすることでクロックの精度を向上させている。このため、使用周波数より相当高い周波数の発振器を用い、更にフィルタリング回路を用いるため、コストが多大にかかるという課題が生じている。
【０００８】
本発明は、従来技術のこのような課題を解決し、低コストでＵＳＢ仕様などに対応しうる精度を有する補正クロック発生回路及びそれを備えたデバイスを提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の補正クロック発生回路は、クロックパルスを発振する発振回路と、ＵＳＢダウンストリーム信号による規則的な所定の信号に基づいて前記発振回路のクロックパルス数を計数する計数回路と、前記計数回路による計数値と所定の基準値とを比較して補正値を求める周波数補正値生成回路と、を有し、前記周波数補正値生成回路からの補正値を受けて前記発振回路の発振周波数を所定の値に補正することを特徴とする。
【００１０】
つまり、本発明は発振回路の発振周波数をＵＳＢダウンストリーム信号によるＵＳＢ仕様に基づく高精度の信号に基づいて計数し、所定の値と比較してその差に基づいて発振回路に補正値を出力し、その補正値に基づいて発振周波数を調整することに特徴がある。これにより、発振回路の発振部の発振周波数の精度は低くてもより高い精度の周波数のパルスを生成することができる。  
【発明の効果】
【００１１】
本発明によれば、低コストでＵＳＢ仕様の精度を満たす補正クロック発生回路及びＵＳＢデバイスが得られる。
【発明を実施するための最良の形態】
【００１２】
図２を参照して本発明の概念ともいうべき特徴的構成を説明する。本発明の補正クロック発生回路１は、発振回路１１と、発振回路１１のクロックパルス数を計数する計数回路２と、周波数補正値生成回路１６と、を備える。また、ＵＳＢダウンストリーム信号による規則的な所定の信号を生成する機能ブロック３をも備える。機能ブロック３の具体例については後述する。計数回路２は、例えば更に発振回路のクロックパルス数を計数するカウンタ１４、カウンタ１４により計数したクロックパルス数を記憶し得るカウント値メモリ１５を備える。周波数補正値生成回路１６は、発振回路１１のクロックパルス数の所定の基準値を記憶しておき、カウント値と比較し、発振周波数の補正値を生成して、発振回路１１に出力する。
【００１３】
また、計数回路２は、機能ブロック３からの所定の時間間隔で供給される所定の信号に基づいて発振回路１１のクロックパルス数を計数する。例えば図２では、機能ブロックから所定の信号を受け、その信号に基づいてトリガを生成するトリガ生成回路４が示されている。これは説明を分かりやすくするために示したものであり、トリガ生成回路４は計数回路２に含まれていても良い。この場合には、計数回路２は所定の信号に基づいてクロックパルス数を計数しているように外見上は伺える。なお、トリガ生成回路４の具体例は後述する。
【００１４】
図３のブロック図をもとに、本発明の補正クロック発生回路の第１の実施形態を述べる。この補正クロック発生回路１は、一つのＬＳＩチップ内に構成されている。図２の概念図と比較して、本実施例が異なる構成要素をまず説明する。なお、各構成要素の詳細な説明は後述する。トリガ生成回路４は、例えば計数回路２に備えられている。機能ブロック３に対応するものとしてＵＳＢマクロ２０が備えられている。ＵＳＢマクロ２０は、ＵＳＢダウンストリーム信号に含まれるＳＯＦを計数回路２の内部に備えられるトリガ生成回路へ送出する。トリガ生成回路の具体例は後述する。なお、ＵＳＢマクロとは、例えばＵＳＢの通信を解釈するハードウエア部分、及びそれらをコントロールするレジスタなどからなり、ＵＳＢ仕様に基づく通信などを行う集積回路の機能ブロックである。
【００１５】
ここで、ＳＯＦとはStart Of Frameの略称であり、ＵＳＢ規格でいうＳＯＦパケット（フレーム開始パケット）を構成しているPacket ID（以下ＰＩＤという）の一種であり、フレーム開始パケットの先頭にあって同期をとるための８ｂｉｔのSync（同期）フィールドに引き続く８ｂｉｔとして割り当てられている。つまり、ＳＯＦはフレーム開始パケット用のＰＩＤであるといえる。従ってフルスピード仕様の場合には、ＳＯＦは１ｍｓ（1ミリ秒）毎に、フレーム開始パケットの一部として外部のＵＳＢホストやＵＳＢに準拠したＨＵＢからＵＳＢダウンストリーム信号に含まれて供給されてくる。なお、明細書で述べる実施の形態は説明の簡便さと理解の容易さから、以下は特に断らない限りフルスピードのＵＳＢ仕様へ適用した例について述べる。
【００１６】
また、周波数補正値生成回路１６は、基準値保持部１７と、ＣＰＵ１８とを有する。発振回路１１は周波数補正レジスタ７と、ＣＲ移相発振器やリングオシレータなどからなる発振部８とを備える。補正クロック発生回路１は、更に発振回路の出力を逓倍する逓倍回路９をも備える。なお、周波数補正レジスタは、その補正段階数に応じた規模を用いれば良いが、本実施例では８ビットで構成した。その他、図２と同じ符号を付した構成要素は図２と同じであり、その説明は割愛する。なお、基準値保持部１７は、ＣＰＵ１８の中に備えられても良いことは勿論であり、このほうが都合が良い場合もあるが、説明の分かりやすさのため、外部にあるような図にしている。
【００１７】
発振回路１１の発振部８の発振周波数はＵＳＢデバイスで必要な周波数より高くなければならないということはなく低くても良い。計数回路２のカウンタ１４は発振回路１１の出力と接続されており、発振回路のクロックパルス数をカウントする。そのタイミングとなるのはＵＳＢマクロ２０からのＳＯＦを受けて生成されるトリガである。また、計数回路２のカウンタ１４からカウント値メモリ１５にカウント値が格納される。周波数補正値生成回路１６は基準値保持部１７とＣＰＵ１８で構成されており、ＣＰＵはカウント値メモリ１５の値と基準値保持部１７に保持している基準値との比較を行い、演算結果を発振回路に出力する。
【００１８】
出力された演算結果は発振回路１１の周波数補正レジスタ７へ格納され、その値によって発振部８の周波数が補正される。発振回路１１から出力されるクロックパルスはＵＳＢ通信に使用するために、逓倍回路９を経由してＵＳＢマクロ２０へと供給される。ＵＳＢマクロ２０はこの高精度のクロックを受けて図示しないＨＯＳＴ、ＨＵＢなどとデータのやりとりを行っている。
【００１９】
図３に加え、図４の本発明のタイミングチャート及び図５のフローチャートも用いて本発明の第１の実施形態の動作を更に詳しく説明する。本発明の補正クロック発生回路が図示しない電源回路から電源を受けて動作を開始すると、発振回路１１の発振部８はクロックパルスを発生し始める。また、カウンタ１４も動作を開始する。同様にＵＳＢマクロ２０が、外部のＵＳＢ規格に基づくＨＯＳＴまたはＨＵＢからのＵＳＢデータストリーム仕様による入力信号（入力データ）をＤ+の信号線およびＤ-の信号線から受けてＳＯＦを発生する。
【００２０】
トリガ生成回路４におけるトリガの生成は、ＵＳＢマクロ２０から送出されてくるＳＯＦに基づいて行われる。この具体例は後述する。周期的なＳＯＦは０．０５％以下の誤差を有するものである。すなわち、１フレームが１ｍｓとなっており、外部のＨＯＳＴなどが１ｍｓごとにＳＯＦを認識できるデータ、つまりＵＳＢダウンストリーム信号を送出してくる。ＵＳＢマクロ２０は、これを受けてＳＯＦをトリガ生成回路に送出している。なお、計数回路２がトリガ生成回路を内包している場合には、外見上は計数回路にＳＯＦを送出しているとも言える。
【００２１】
ＳＯＦに基づくトリガの生成手段、つまりトリガ生成回路４の構成と動作の一例としては、例えば、ＳＯＦ（８ｂｉｔの特定データ）を受けると、トリガ生成回路の中にある図示しない、セレクタがそれを検出してトリガ発生命令を出し、同じく内部に備えた図示しないパルス回路からトリガを発生させる。ＳＯＦは前述のように概略、各フレームの先頭にあり、高精度の時間間隔で送られてくるので、これを用いてクロックパルスの計数が高精度にできる。
【００２２】
計数回路２のカウンタ１４は、発振回路１１からのクロックパルスを計数する。図４、図５も参照しつつ具体的に述べると、ＵＳＢマクロ２０はＵＳＢのデータストリームのＳＯＦを計数回路２へ送り、計数回路２に備えたトリガ生成回路４でトリガを生成してカウンタ１４に送る。
【００２３】
なお、図４のＵＳＢのデータストリームは、説明の簡便さのため、先頭のSyncは省略し、ＳＯＦのみ示した。その他のデータストリームの名称はブランクしていているが、例えば、ＩＮ、ＤＡＴＡ，ＡＣＫ、などＵＳＢ仕様に基づくパケットがこのブランクに中に挿入されてくる。この例示は、要するにＵＳＢ仕様では、１フレーム、１ｍｓの間（フルスピード仕様の例）で、データの送受信を行うと共に、必ずＳＯＦが１フレームの先頭に与えられること（厳密にいうとSyncの次となるが）を示している。
【００２４】
カウンタ１４はそのＳＯＦに基づくトリガを受け、カウント値（Ｘ１）をリセットし、カウンタをゼロから再度開始する。次のＳＯＦに基づくトリガを受け、そのときのカウント値（Ｘ２）をカウント値メモリ１５に送るとともに、再度カウント値をリセットする。カウント値メモリ１５は、カウント値Ｘ２を周波数補正値生成回路１６のＣＰＵ１８に送り、ＣＰＵ１８はこのカウント値Ｘ２と基準値保持部１７に保持されている基準値とを比較して周波数補正値を求める。さらにＣＰＵ１８は、その周波数補正値を周波数補正レジスタへ、例えばｎ２という値として設定する。
【００２５】
発振部８ではこの補正値ｎ２により、周波数補正が行われる。その結果、発振回路のクロック周波数は補正される。なお、図４のクロックパルスの図は変化することを強調するべく記載したものであり、実際の補正の値はこの図から認められるほど大きくはないのが通常である。次の図示しないＳＯＦに基づくトリガを受けると、カウント値Ｘ３をメモリへ取り込み、カウント値Ｘ３（図示せず）をリセットする。
【００２６】
次の図示しないＳＯＦに基づくトリガを受けると、カウント値Ｘ３をメモリへ取り込み、カウント値Ｘ３（図示せず）をリセットする。しかし、カウント値Ｘ３は、基準値との比較はされない。その理由は、２番目（偶数番目）のＳＯＦでカウント値Ｘ２を取りこみ、基準値との比較及び発振部の補正を行っているので、Ｘ３の間の周波数はまさに変動中の値を含んでいるので、補正の対象とするのは余り好ましくないからである。勿論、高速に補正ができれば、毎回補正しても良いが、本実施例ではＳＯＦに基づくトリガの２回に１回、補正がなされるようになっている。
【００２７】
以上の動作を図５のフローチャートも用いて更に詳細に説明する。なお、カウンタの値は一般化し、Ｘｎとする。図５で計数回路が計数動作を開始する。（ステップ１０１）  次に、ＳＯＦに基づくトリガを検出する（ステップ１０２）と、そのときのカウンタの値Ｘｎをカウント値メモリに格納する(ステップ１０３)。なお、ステップ１０２では図示の簡略化のため、ＳＯＦ検出と記載しているが、正確にはＳＯＦに基づくトリガを検出するという意味である。次にステップ１０４でＳＯＦの検出回数が偶数か否かを判断する。偶数であれば、クロック補正値の算出を行う（ステップ１０５）。その後周波数補正レジスタへ算出値を書き込み、（ステップ１０６）これで一連のステップが終わる。クロック補正値の算出、及び周波数補正レジスタへの補正値書き込みの詳細は次に述べる。
【００２８】
説明を分かりやすくするために、具体例を元にクロック補正値の算出と周波数補正レジスタの補正値ｎの求め方について述べる。発振回路が例えば６ＭＨzの周波数を発生すべき場合には、以下のようになる。ＵＳＢマクロが1msのタイミングでＳＯＦを発生し、それに基づくトリガを検出することから、周波数の偏差が0であれば、２つのトリガ間のクロックパルス数は6000である。このクロックパルス数がカウント基準値となる。このカウント基準値をＸｓとする。この基準値はＣＰＵ１８から基準値保持部に送られる。図５のフローチャート１０４のように、２回など偶数回のＳＯＦを検出し、このときのカウント値をＸｎとする。ここで、基準値Ｘｓに対するカウント値の差分Ｙ（％）は次式で求まる。Ｙ＝（（Ｘｎ−Ｘｓ）／Ｘｓ）×１００（％）。更にクロックの補正値Ｃは、次式で求められる。Ｃ＝Ｙ／Ｙ0  ここで、Ｙ0は、周波数補正レジスタが修正可能な最小単位の補正幅（％）である。
【００２９】
例えば、カウント値Ｘｎが6060であれば、カウント値の差分Ｙは、Ｙ＝（（6060−6000）／6000）×100  となり、結局１％となる。また、クロックの補正値Ｃは、Ｙ0を0.10％と仮にすると、Ｃ＝1.00／0.10＝１０となる。この10が、ステップ１０５に示すクロック補正値である。次に周波数補正レジスタへの結果書き込み（ステップ１０６）を行う。ここで、周波数補正レジスタの補正値ｎは、ｎ＝ｎ−Ｃで求められる。ｎの初期値は、補正をしていない状態であるので０となるので、結局、ｎ＝０−１０＝−１０となる。具体的には周波数補正レジスタを１０単位遅くする、すなわち１％遅くする、つまり周波数を下げる補正を行うことになる。
【００３０】
この後は、ｎが−１０となっているので、次の補正値はこのｎ（−１０）に対して補正が行われ、以下、同様な補正動作を行う。
【００３１】
次に図３、図６を用いて発振回路の周波数補正動作を詳しく説明する。図６は、実施例１の発振回路に用いられる発振部８の構成を示すブロック図である。発振部はＣＲ移相型発振器である。３１、３２、３３は抵抗、３４，３５、３５はコンデンサである。なお、いずれも３個で構成されているが、３個以上であっても良い。
【００３２】
また、３７はレギュレータである。前述の周波数補正レジスタに書き込まれた値ｎ値に応じて、図示しない回路より、制御信号Ａ１、Ａ２、Ａ３、Ｂ１，Ｂ２、Ｂ３が抵抗、コンデンサに加えられ、抵抗、コンデンサがその制御信号に応じて値を変えることにより、発振周波数が変わることになる。また、抵抗値、容量値を可変させる方法としては、補正データに対応してＯＮ，ＯＦＦするスイッチ回路により構成する公知の手段などで構成される。
【００３３】
なお、図示しないが、発振部８の別な構成方法として、多段型ＣＭＯＳインバータゲートを有するリングオシレータより構成してもよい。これは、インバータゲートの電源電圧を変化させることで発振周波数を変化させる公知の方法である。この場合には、発振周波数の補正に際しては、周波数補正レジスタの値に対応して、インバータゲート電源電圧を変えるようにしても良い。より具体的には、定電流源により、抵抗Ｒに微小な一定電流を流し、電源電圧を変える方式とする。この場合電源電圧は抵抗の一時関数特性をもつので、リングオシレータの発振周波数も抵抗Ｒに比例するので、発振周波数の補正ができる。
【００３４】
以上のように、第１の実施形態によれば、内蔵発振器の高速クロックをフィルタリングするのではなく、内蔵発振器のクロックの差分により高速クロックそのものを補正するため簡単な構成で所定の周波数を得ることが可能となる。また、その補正もＵＳＢマクロを用いて簡便に行うため、低コストで行うことができる。
【００３５】
図７は、第１の実施形態の周波数補正値生成回路１６の機能をほぼそのままにして、ＣＰＵ１８を用いるのではなく、ハードウエアで構成した第２の実施形態の補正クロック発生回路４１のブロック図である。以下に第１の実施形態と異なる部分を中心に述べる。
【００３６】
周波数補正値生成回路４３は、基準値保持部４４と、比較回路４５と、補正値設定部４６とを有する。毎回、リセットされたカウント値はＸnに相当する。周波数補正値生成回路４３に備える基準値保持部４４の基準値Ｘsと前述のカウント値Ｘnとを比較回路４５で比較し、実施形態１と同様に、補正値ｎを求める。
【００３７】
ハードウエアで構成した周波数補正値生成回路４３は、具体的には例えば以下のように構成される。基準値保持部４４は、例えばメモリで構成され、比較回路４５は、例えば差分回路で構成され、補正値設定部４６は、例えば差分回路の出力値と対応する補正値テーブルを備え、差分回路の出力値に対応した値を補正値として選択する回路で構成されている。
【００３８】
周波数補正値生成回路４３の動作を以下に述べる。比較回路４５は、基準値保持部からの基準値Ｘｓとカウント値Ｘｎとを比較し、差分回路での出力、つまり差分値を補正値設定部４６へ出力する。補正値設定部は、その差分値に対応する補正値を出力し、発振回路１１の周波数補正レジスタ７へ出力する。
【００３９】
以上のように構成することによって周波数補正値生成回路がハードウエアでも構成できる。これにより、CPUに負荷をかけずに内蔵発振器の精度を向上させる事が出来る、
以上のように本発明によれば、低コストで、所定の精度を有する補正クロック発生回路及びそれを用いたＵＳＢデバイスが得られる。なお、本発明は以上の実施例に限定されるものではない、例えば、レジスタに演算結果を書き込むことで、補正の幅は実施例に限定されないのはいうまでもない。    
また、実施例では８ビットのレジスタを用いたが、更に高精度なクロック補正を実現するためには、レジスタを8ビットより大きくすること、または所定の補正幅の範囲を縮小するように見直すことなどができる。勿論、可能であれば、もう少し補正幅を大きめにしても良いのは勿論である。
【００４０】
補正単位を細かくした場合には、フルスピードのときだけでなく、フルスピードより更に高精度が要求されるハイスピードの通信で必要なクロックの精度を得ることも可能である。また、発振部がUSB通信に必要な周波数であれば、逓倍回路は必要ないのは言うまでもないことである。その他、本発明は開示した範囲に限定されるものでなく、本発明の趣旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】従来技術の図である。
【図２】本発明の特徴的な構成を示す説明図である。
【図３】本発明の第１の実施形態のブロック図である。
【図４】本発明の第１の実施形態のタイミングチャートである。
【図５】本発明の第１の実施形態のフローチャートである。
【図６】本発明の第１の実施形態に用いる発振部の概要図及び補正動作の説明図である。
【図７】本発明の第２の実施形態のブロック図である。
【符号の説明】
【００４２】
１、４１            補正クロック発生回路
２            計数回路
３            機能ブロック
４            トリガ生成回路
７            周波数補正レジスタ
８            発振部
９            逓倍回路
１１          発振回路
１４          カウンタ
１５          カウント値メモリ
１６、４３    周波数補正値生成回路
１７、４４    基準値保持部
１８          ＣＰＵ
１９          ＵＳＢホスト（ＵＳＢＨＯＳＴ）またはＨＵＢ
２０          ＵＳＢマクロ
３１、３２、３３    抵抗
３４，３５，３６    コンデンサ
３７          レギュレータ
４５          比較回路
４６          補正値設定部
【図１】
2007094931.tif 000003
【図２】
2007094931.tif 000004
【図３】
2007094931.tif 000005
【図４】
2007094931.tif 000006
【図５】
2007094931.tif 000007
【図６】
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【図７】
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