(57)【要約】【課題】  従来の電力用半導体装置では、サージ電圧と発振の双方を効果的に抑制することができなかった。また、さらなる大容量化が困難であるという問題があった。【解決手段】  電力用半導体装置を、同一機能を有する複数個の半導体チップから構成し、それぞれの半導体チップの低濃度ドリフト層における空乏層の挙動をチップ毎にばらつかせる。特に、複数個の半導体チップから構成し、それぞれの半導体チップの低濃度ドリフト層における空乏層の挙動をチップ毎に段階的に変化させる。【選択図】  図５
2007073906.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップを含む電力用半導体装置であって、
前記半導体チップは、少なくとも、
低不純物濃度の第1導電型の第１の半導体層と、
前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、
前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、
を有し、
前記複数の半導体チップとして、前記第1の半導体層の厚さが異なる複数のもの、あるいは、前記第1の半導体層における不純物濃度が異なる複数のもの、
を含む、
ことを特徴とする電力用半導体装置。
【請求項２】
複数の半導体チップを含む電力用半導体装置であって、
前記半導体チップは、少なくとも、
低不純物濃度の第1導電型の第１の半導体層と、
前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、
前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、
を有し、
前記第1の半導体層が、少なくとも、    
第1の不純物濃度の第1の部分と、
第1の不純物濃度より高不純物濃度である第2の不純物濃度の第２の部分と、
を有し、
前記複数の半導体チップとして、前記第1の半導体層における前記第2の部分の厚さ方向の位置が異なる複数のものを含む、
ことを特徴とする電力用半導体装置。
【請求項３】
複数の半導体チップを含む電力用半導体装置であって、
前記半導体チップは、少なくとも、
低不純物濃度の第1導電型の第１の半導体層と、
前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、
前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、
を有し、
前記複数の半導体チップとして、前記第1の半導体層のキャリアライフタイムが異なる複数のものを含む、
ことを特徴とする電力用半導体装置。
【請求項４】
複数の半導体チップを含む電力用半導体装置であって、
前記半導体チップは、少なくとも、
低不純物濃度の第1導電型の第１の半導体層と、
前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、
前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、
を有し、
前記複数の半導体チップとして、前記第1の半導体層における厚さ方向の一部の領域を局所的にライフタイムを調整した調整領域となすと共に、その調整領域の厚さ方向位置あるいはキャリアライフタイムが異なるものとした複数のものを有する、
ことを特徴とする電力用半導体装置。
【請求項５】
前記半導体チップは、スイッチング素子及びダイオードのいずれかであることを特徴とする請求項１乃至４の１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体装置に関する。
【背景技術】
【０００２】
近年、パワーエレクトロニクス分野で用いられる電力用半導体装置においては、低損失化、低ノイズ化に対する性能改善が行われている。電力用半導体装置としてはMOSFET、IGBT等のスイッチング素子とともにダイオードが使用されている。
【０００３】
電鉄やある種の産業分野などにおいては、数kＶ以上の高い耐圧を有する半導体装置が使用されている。これらは扱う電流容量も数kＡ以上に達するものが多い。
【０００４】
このような高耐圧・大容量の電力用半導体装置は、通常、並列接続された複数のIGBTなどのスイッチング素子チップと、複数のダイオードチップを有する。
【０００５】
このように複数のチップを用いるのは、微細加工技術における性能改善とチップ歩留りを考慮すると、１つの大面積・大容量の半導体チップよりも、複数個の例えば数cm2、数百Aの半導体チップを並列接続した方が得策だからである。
【０００６】
上述の電力用半導体装置の基本構成は、図１６に示すように、以下のとおりである。即ち、絶縁基板１０１上にそれぞれ同数のIGBTチップ１０２とダイオードチップ１０３が搭載さており、これらのチップ（半導体チップ）１０２、１０３の電極と絶縁基板１０１上の電極配線とが半田付けやワイヤーボンディング１０４により並列接続されている。実際の半導体装置には、このような基本構成のものが多数含まれるが、多数個の半導体チップを等インダクタンスで並列接続できるように配置が工夫されている。
【０００７】
上述の電力用半導体装置の他のものの基本構成は以下のとおりである。即ち、それぞれ複数個のIGBTチップと複数のダイオードチップが、上下2つの電極板によって上下から圧接される形でこれらの電極板に搭載され、複数の半導体チップが並列接続されている（圧接型半導体装置）。実際の半導体装置には、このような基本構成の回路、装置が多数含まれるが、このような圧接型半導体装置は多数個の半導体チップを等インダクタンスで並列接続するのに適している。  
ここで、上述の並列接続としては、等インダクタンス配線を用いるだけでなく、実質的に同一な複数個のIGBTチップ、実質的に同一な複数個のダイオードチップを用いている。これにより、それぞれのチップに流れる電流が均一に分配されるようにされている。即ち、通電状態においても、スイッチングの過渡状態においても、各IGBTチップ、または、各ダイオードチップの電流を均一にすることにより、電流集中による破壊現象を抑制している。
【０００８】
しかし、これは同時に、以下のような問題を併せ持つのを本発明者は知得した。即ち、全てのチップが同時にスイッチング動作を行うため、電流及び電圧の変化率が大きくなり、回路の浮遊インダクタンスによるサージ電圧が大きくなってしまう。また、大きなノイズを発生してしまう。
【０００９】
また、従来の装置として、２つのダイオード（部分ダイオード）を並列接続した装置もある（例えば、特許文献１参照。）。この特許文献１の装置は、パワーダイオードのリカバリ挙動を一層改善しようとするためのものである。この特許文献１の図１を参照することから分かるように、上記２つのダイオードとしての部分ダイオードＤ１，Ｄ２には、相互の面積に極めて大きな違いがある。このため、これらの部分ダイオードＤ１，Ｄ２を用いても、実際には、部分ダイオードD１がスイッチング動作を行う時点での電流及び電圧の変化率が大きくなり、回路の浮遊インダクタンスによるサージ電圧が大きくなってしまうのが避けられない。これにより、サージ破壊が発生する危険がある。また、部分ダイオードD1、D2のドリフト層の厚みに少なくとも1.4倍という大きな差異を設けなければならず、半導体装置製造上の困難を伴う。さらには、部分ダイオードＤ１，Ｄ２の構造を詳しく見ると、陰極領域Ｎ＋層６，９の厚さ（ドーズ量）が互いに著しく違う。このため、部分ダイオードＤ１，Ｄ２の素子としての特性には互いに大きな違いがあり、このような並列接続で用いることには問題がある。
【特許文献１】特許第３４５７０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、複数個のチップを並列接続した電力用半導体装置でのサージ電圧、発振の双方を効果的に抑制することができる電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、複数の半導体チップを含む電力用半導体装置であって、前記半導体チップは、少なくとも、低不純物濃度の第1導電型の第１の半導体層と、前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、を有し、前記複数の半導体チップとして、前記第1の半導体層の厚さが異なる複数のもの、あるいは、前記第1の半導体層における不純物濃度が異なる複数のもの、を含む、ものとして構成されている。
【００１２】
さらに本発明は、複数の半導体チップを含む電力用半導体装置であって、前記半導体チップは、少なくとも、低不純物濃度の第1導電型の第１の半導体層と、前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、を有し、前記第1の半導体層が、少なくとも、第1の不純物濃度の第1の部分と、第1の不純物濃度より高不純物濃度である第2の不純物濃度の第２の部分と、を有し、前記複数の半導体チップとして、前記第1の半導体層における前記第2の部分の厚さ方向の位置が異なる複数のものを含む、ものとして構成されている。
【００１３】
さらに本発明は、複数の半導体チップを含む電力用半導体装置であって、前記半導体チップは、少なくとも、低不純物濃度の第1導電型の第１の半導体層と、前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、を有し、前記複数の半導体チップとして、前記第1の半導体層のキャリアライフタイムが異なる複数のものを含む、ものとして構成されている。
【００１４】
さらに本発明は、複数の半導体チップを含む電力用半導体装置であって、前記半導体チップは、少なくとも、低不純物濃度の第1導電型の第１の半導体層と、前記第１の半導体層の一方の面に形成された前記第1の半導体層より高不純物濃度の第２導電型の第2の半導体層と、前記第１の半導体層の他方の面に形成された前記第1の半導体層より高不純物濃度の第1導電型の第３の半導体層と、を有し、前記複数の半導体チップとして、前記第1の半導体層における厚さ方向の一部の領域を局所的にライフタイムを調整した調整領域となすと共に、その調整領域の厚さ方向位置あるいはキャリアライフタイムが異なるものとした複数のものを有する、ものとして構成されている。
【発明の効果】
【００１５】
本発明によれば、複数個のチップを並列接続した電力用半導体装置でのサージ電圧と発振の双方を効果的に抑制することができる電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施形態を説明するに先立ち、本発明者の知得する技術について説明する。
【００１７】
図１は、本発明者の知得するｐｉｎダイオードを示す。第１導電型（ｎ型）の低不純物濃度の第１の半導体層（ドリフト層）１と、第１の半導体層１の一方の主面に形成された第２導電型（ｐ型）の第２の半導体層（アノード層）２と、第１の半導体層１の他方の主面に形成された第１導電型の第３の半導体層（カソード層）３を備える。
【００１８】
図中４，５は電極である。このダイオードの低損失化にはドリフト層１の厚さを小さくすることが効果的である。順方向通電時の電圧降下Ｖｆを小さくし、逆回復時の排出電荷量Ｑｒｒを小さくできるからである。しかし、そのようにすると以下のような問題があるのを本発明者は知得している。ドリフト層の厚さを小さくすると逆回復時にドリフト層に拡がる空乏層がカソード層に達するが、その時、ダイオードのテイル電流が大きな電流変化率dI/dtを伴って消滅する。従って、回路の浮遊インダクタンスＬｓによって、大きなサージ電圧が印加されるとともに、ダイオードの寄生キャパシタンスとからなるＬＣ回路に発振が生じ、低ノイズ性を損なってしまう。
【００１９】
これに対し、本発明を適用すべき大容量アプリケーション用の図２（ａ）に示すように、複数の（例えば３つずつの）ＩＧＢＴチップS1,S2,S3とダイオードチップＤ１，Ｄ２，Ｄ３が並列接続されている。この場合、ダイオードの均一動作により、テイル電流のdI/dtはチップ数にほぼ比例して大きくなる。さらに、このような大容量アプリケーションにおいては装置が大型化し、浮遊インダクタンスLsが大きくなることも少なくない。従って、本発明を適用しなかった場合には、サージ電圧及び発振が増大してしまう。これは例えば、図３に示される。これは、ｐｉｎダイオードの低電流における逆回復の波形を示すものである。これらのダイオードＤ１，Ｄ２，Ｄ３は共に同じ特性であるため、ドリフト層に拡がる空乏層がカソード層に達した時点において、ダイオードを流れる電流Ｉは急峻に低下し、大きな振幅で振動する。この際の、電圧Ｖは同図に重ねて表記したとおりであり、同じく大きな振幅で振動する。この振動の周波数は、数メガから数ギガＨｚのいわゆる高周波であり、ノイズを生じさせてしまう。また、サージ電圧による破壊が発生する危険がある。
【００２０】
これに対し、図４に示すように、本発明を適用した場合には、電流Ｉは数段階にわたり低下し、大きな電流振動は伴わない。このため、ノイズの発生は抑制される。
【００２１】
この様な動作を行う本発明の実施形態を以下に説明する。  
これらの実施形態として先ず図５のものから図１１のものについて説明する。
【００２２】
図５の実施形態は、２つのチップの、ドリフト層としての第１の半導体層の厚さを変えたものである。この実施形態の装置は、並列接続された第１チップ１０１と第２チップ１０２を備える。第１チップ１０１は、図１のダイオードと同様に、第１導電型（ｎ型）の低不純物濃度の第１の半導体層（ドリフト層）１１と、第１の半導体層１の一方の主面に形成された第２導電型（ｐ型）の第２の半導体層（アノード層）１２と、第１の半導体層１の他方の主面に形成された第１導電型の第３の半導体層（カソード層）１３を備える。さらに、その両側に、それぞれ金属層からなる第１電極層１４、第２電極層１５を備える。前記第２チップ１０２も、これと同様に、第１導電型（ｎ型）の低不純物濃度の第１の半導体層（ドリフト層）２１と、第１の半導体層１の一方の主面に形成された第２導電型（ｐ型）の第２の半導体層（アノード層）２２と、第１の半導体層１の他方の主面に形成された第１導電型の第３の半導体層（カソード層）２３を備える。同じく、その両側に、それぞれ金属層からなる第１電極層２４、第２電極層２５を備える。
【００２３】
さて、図５からわかるように、第１チップ１０１と第２チップ１０２とでは、ドリフト層としての第１の半導体層１１，２１の厚さが異なる。この厚さの違いは数ｕｍ、あるいはドリフト層全体の数％の厚さ程度でもよい。このように、ドリフト層としてのそれぞれの第１の半導体層１１，２１の厚さが異なる第１、第２のチップ１０１，１０２同士を並列接続することで、空乏層がカソード層に達する時点が同じにならず、電流が段階的に低下するため、大きな電流振動は伴わない。このため、ノイズやサージ破壊の発生は抑制される。また、複数の独立したチップを並列接続すればよく、それぞれの半導体チップの製造方法は従来と同一とすることができる。
【００２４】
なお、図５にはチップとして２つを用いた例を示したが、このチップの数は２に限るものではなく、２以上の任意の数とすることができる。例えば、３以上のチップを並列に接続することもできる。ドリフト層厚が２つの値しかないため、サージ電圧と発振の双方を低減することが困難な時等は有効である。３つ以上のチップを設ける場合においては、それぞれのチップにおけるドリフト層としての第１の半導体層の厚さを任意に設定することができる。例えば、すべてのチップの第１の半導体層の厚さを違ったものとすることもできる。この場合、複数のチップの第１の半導体層の厚さを段階的に変化するものとするとより効果的である。また、複数のチップのうちのいくつかずつのチップの第１の半導体層の厚さを同じ厚さのものとすることもできる。
【００２５】
次に、図６の実施形態について説明する。この実施形態も、図５の実施形態と同様に、２つのチップのドリフト層としての第１の半導体層の厚さを変えたものである。図６において、図５と同等部材には、図５の符号の後にａを付したものを用いている。この図６からわかるように、この実施形態の装置においては、厚さの同じ第１チップ１０１ａと第２チップ１０２ａにおいて、第１チップ１０１ａのドリフト層としての第１の半導体層１１ａを第２チップ１０２のドリフト層としての第１の半導体層２１ａの厚さよりも厚くしている。これに伴って、第１チップ１０１ａの第３の半導体層１３ａを第２チップ１０２ａの第３の半導体層２３ａの厚さよりも薄くしている。この厚さの違いは数ｕｍ、あるいはドリフト層全体の数％の厚さ程度でもよい。
【００２６】
なお、上記第１、第２チップ１０１ａ、１０２ａのカソード層としての第３の半導体層１３ａ、２３ａの厚さは異なるが、これらの領域へのトータルドーズ量はほぼ同一としてある。つまり、薄いほうの第３の半導体層１３ａの濃度は、厚いほうの第３の半導体層２３ａの濃度よりも相対的に高い。このように、トータルドーズ量を同じとしているのは、ｎ型カソード層としての第３の半導体層１３ａ、２３ａからの電子注入量をほぼ同一として、第１、第２チップ１０１ａ、１０２ａの電流に大きな差を生じさせないようにするためである。
【００２７】
この図６の実施形態においても、図５の実施形態の時と同様に、チップの数を３以上の任意の数とできるだけでなく、ドリフト層としての第１の半導体層１１ａ、２１ａ、・・・の厚さを任意に、例えば段階的に変わるものとすることもできる。
【００２８】
次に、図７の実施形態について説明する。この実施形態の装置は、ドリフト層（第１の半導体層１１ｂ、２１ｂ）の厚さを同じとしつつも、ドナー濃度を変えることにより、逆回復時の電界強度を異ならしめた２つのチップ、つまり、第１チップ１０１ｂと第２チップ１０２ｂを並列接続したものである。図７において、図５と同等部材には、図５の符号の後にｂを付したものを用いている。
【００２９】
このように、逆回復時の電界強度が異なる第１チップ１０１ｂと第２チップ１０２ｂを並列接続することで、ドリフト層（第１の半導体層１１ｂ、２１ｂ）の厚さが同一であっても、空乏層がカソード層に達する時点が均一にならないようにすることができる。電界強度はドリフト層のドナー濃度によって変えることができる。
【００３０】
次に、図８の実施形態について説明する。この実施形態の装置は、ドリフト層（第１の半導体層１１ｃ、２１ｃ）の厚さを同じとしつつも、キャリアライフタイムτを異ならしめるによって逆回復時の正孔密度を変えた、２つのチップ、つまり、第１チップ１０１ｃと第２チップ１０２ｃを並列接続したものである。図８において、図５と同等部材には、図５の符号の後にｃを付したものを用いている。
【００３１】
残留正孔密度は、チップ全体において変えてもよく、部分的に変えて良い。特に、カソード側の残留正孔密度を変えることが効果的であり、軽イオン（プロトン、ヘリウムイオンなど）による局所ライフタイム制御をドリフト層（第１の半導体層１１ｃ、２１ｃ）内のカソード側に用いることが好ましい。
【００３２】
次に、図９の実施形態について説明する。この実施形態の装置は、ドリフト層（第１の半導体層１１ｄ、２１ｄ）内にｎ型ストッパ層（１１ｄ１，２１ｄ１）を有する２つのチップ１０１ｄ、１０２ｄを並列接続したものである。図９において、図５と同等部材には、図５の符号の後にｄを付したものを用いている。
【００３３】
ｎ型ストッパ層（１１ｄ１，２１ｄ１）は、多段エピタキシャル層や、インプラ層＋エピタキシャル層などで形成できる。２つのチップ１０１ｄ、１０２ｄの濃度分布は、図９（ｂ）（ｃ）に示される。
【００３４】
ストッパの構造としては図示のもの以外に各種の構造のものを適用できることは当然である。例えば、図９（ａ）において、厚みの異なるｎ型ストッパ層（１１ｄ１，２１ｄ１）がカソード層（１３ｄ，２３ｄ）と接する構造を採用することもできる。  
次に、図１０の実施形態について説明する。この実施形態の装置は、図９の実施形態と同様に、ドリフト層（第１の半導体層１１ｅ、２１ｅ）内にｎ型ストッパ層（１１ｅ１，２１ｅ１）を有する２つのチップ１０１ｅ、１０２ｅを並列接続したものである。図１０において、図５と同等部材には、図５の符号の後にｅを付したものを用いている。ｎ型ストッパ層１１ｅ１，２１ｅ１の形成は、プロトンやヘリウム等の荷電粒子によるＮ化技術を用いることができる。チップ１０１ｅ，１０２ｅ用のウェーハ毎に、荷電粒子の加速電圧を変えたり、一定の厚みを有する減速板を変えたりすることにより、図１０に示すように、ｎ型ストッパ層１１ｅ１，２１ｅ１の深さを変えることができる。また。アブソーバとして厚み傾斜を有するものを用いれば、図１１のように、ｎ型ストッパ層１１ｅ２，２１ｅ２を斜めのものとして構成することもできる。
【００３５】
図１２、図１３は図９−図１１の装置を、製造する方法の一例を示すものである。
【００３６】
即ち、図９−図１１の装置は、例えば、軽イオン粒子照射によって形成することができる。このイオン粒子照射は例えばチップ切り出し前の半導体基板（ウェーハ）に対しておこなうことができる。図１２（ａ）、図１３はこれを示すものである。図１２（ａ）、図１３に図示のように、ウェーハＷ上に、種々の形態の厚み傾斜を有する減速板Ｍ１、Ｍ２を透過性のマスクとして軽イオンとしてのプロトンやヘリウム等の荷電粒子（軽イオン粒子）ＣＰを照射する。減速板（Ｍ１、Ｍ２）は、図１２（ａ）、図１３に図示のような態様で、厚みに傾斜を有している。離散的な値をとるように厚さを分布させてもよい。あるいは、図１２（ｂ）に示すように、減速板Ｍ１が部分的に開口を有していてもよい。このような減速板を用いることにより、１つのウェーハから、目的を達するのに必要な半導体チップを得ることができる。
【００３７】
以上には、本願発明の実施形態として、並列接続するチップとしてダイオードを用いた例について説明したが、チップとしてはダイオード以外の各種のチップ、例えば、ＭＯＳＦＥＴ、ＩＧＢＴなどのスイッチング素子その他を用いることができるのは当然である。このような素子を前記チップとして用いた場合であっても、上述の図５−図１１の実施形態のものと同様のものとして具現可能である。例えば、ＩＧＢＴを用いた場合において、図５、図６に相当する実施形態は、例えば、図１４、図１５として示される。この図１４に基づいて説明すれば、ＩＧＢＴの基本構造は公知のものと同じであるが、ｎ型ドリフト層（第１の半導体層）３１、４１、ｎ型バッファ層（第３の半導体層）３２，４２の厚さに特徴をもたせたものである。このＩＧＢＴについて簡単に説明すれば下記の通りである。図１４においては、チップトータルとしての厚さの異なる第１、第２ＩＧＢＴ１１１，１１２が並列に接続されている。これらのＩＧＢＴの基本構造は公知のものと同様であるため説明は簡単なものとする。即ち、図中左側の第１ＩＧＢＴ１１１において、ほぼ中央にｎ型ドリフト層３１を備える。この層３１のコレクタ側には、ｎ型バッファ層３２、ｐ型コレクタ層３３、コレクタ電極３４が形成されている。逆に、ｎ型ドリフト層３１のエミッタ側には、ｐ型ベース層（第２の半導体層）３５、エミッタ電極３６が形成され、エミッタ電極３６の内側には、絶縁膜３０、ｎ型ソース層３７、ゲート絶縁膜３８ゲート電極３９が図示のごとく形成されている。図中右側のＩＧＢＴもほぼこれと同様の構造を有している。よって、左側のＩＧＢＴの符号を＋１０の符号を付して説明を省略する。この図１４の例は、先にも簡単に述べたように、図５の実施形態と対応するものであり、左右のＩＧＢＴ１１１，１１２は、ｎ型ドリフト層３１，４１の厚さに違いを有する。また、図１５は、図６の例に対応するものであり、図中左右のＩＧＢＴ１１１ａ，１１２ａの、ｎ型ドリフト層３１ａ，４１ａ、ｎ型バッファ層３２ａ，４２ａの厚さに違いを有する。
【００３８】
上述のように、上記並列接続するチップは、ダイオードだけでも、スイチング素子だけでも、両方含んでいてもよい。両方含んでいる場合には、少なくともそのどちらかに上述の本発明を適用することができる。また、両者の数に差を設けてもよい。このようないずれの場合にも、種々の態様をとることができる。例えば、図２（ｂ）のように1つのＩＧＢＴチップについて複数のダイオードチップＤ１−Ｄｎを並列に接続し、これらのダイオードに本発明を適用することもできる。
【図面の簡単な説明】
【００３９】
【図１】本発明者の知得するｐｉｎダイオードの断面図及び濃度分布図。
【図２】本発明を適用する装置の回路図及び本発明のある実施形態の回路図。
【図３】ｐｉｎダイオードの逆回復の波形図。
【図４】本発明のある実施形態の逆回復の波形図。
【図５】本発明の第１の実施形態の断面図。
【図６】本発明の第２の実施形態の断面図。
【図７】本発明の第３の実施形態の断面図。
【図８】本発明の第４の実施形態の断面図。
【図９】本発明の第５の実施形態の断面図及び濃度分布図。
【図１０】本発明の第６の実施形態の断面図。
【図１１】本発明の第７の実施形態の断面図。
【図１２】本発明の製造方法を示す説明図。
【図１３】本発明の異なる製造方法を示す説明図。
【図１４】本発明の第７の実施形態の断面図。
【図１５】本発明の第８の実施形態の断面図。
【図１６】ＩＧＢＴとダイオードが同数で構成されている従来の電力用半導体装置の基本構成を示す斜視説明図。
【符号の説明】
【００４０】
１１、２１  第１の半導体層（ドリフト層）
１２、２２  第２の半導体層（アノード層）
１３、２３  第３の半導体層（カソード層）
１４、２４  第１電極層
１５、２５  第２電極層
１０１  第１チップ
１０２  第２チップ
【図１】
2007073906.tif 000003
【図２】
2007073906.tif 000004
【図３】
2007073906.tif 000005
【図４】
2007073906.tif 000006
【図５】
2007073906.tif 000007
【図６】
2007073906.tif 000008
【図７】
2007073906.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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