(57)【要約】【課題】高耐圧のトランジスタを使用することなく、高電圧から１つ以上の任意の電圧を生成することができるボルテージレギュレータを得る。【解決手段】外部電源電圧ＶＤＤｅを第１レギュレータ回路ＲＥＧで降圧して内部電源電圧ＶＤＤｉを生成し、第２レギュレータ回路ＲＥＧ２及び第３レギュレータ回路ＲＥＧ３は、内部電源電圧ＶＤＤｉを電源にしてそれぞれ作動し、外部電源電圧ＶＤＤｅを電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて所定の定電圧である出力電圧Ｖｏ１及びＶｏ２をそれぞれ生成して出力するようにした。【選択図】図１
2007122156.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される外部電源電圧から１つ以上の所定の定電圧を生成して出力するボルテージレギュレータにおいて、
前記外部電源電圧から所定の内部電源電圧を生成して出力する第１レギュレータ回路部と、
該内部電源電圧を電源にして作動し、前記外部電源電圧を降圧して前記所定の定電圧を生成して出力する１つ以上の第２レギュレータ回路部と、
を備え、
前記第１レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第１降圧回路を有し、該第１降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第２レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第２降圧回路を有し、該第２降圧回路で降圧された電圧から前記所定の定電圧を生成することを特徴とするボルテージレギュレータ。
【請求項２】
前記第１降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなることを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記第１降圧回路の電圧降下素子は、ダイオードからなることを特徴とする請求項１記載のボルテージレギュレータ。
【請求項４】
前記第２降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなることを特徴とする請求項１、２又は３記載のボルテージレギュレータ。
【請求項５】
前記第２降圧回路の電圧降下素子は、ダイオードからなることを特徴とする請求項１、２又は３記載のボルテージレギュレータ。
【請求項６】
前記第１レギュレータ回路部は、前記外部電源電圧を分圧して前記第１降圧回路のトランジスタの制御電極に出力する第１分圧回路を備えることを特徴とする請求項２記載のボルテージレギュレータ。
【請求項７】
前記第２レギュレータ回路部は、前記外部電源電圧を分圧して前記第２降圧回路のトランジスタの制御電極に出力する第２分圧回路を備えることを特徴とする請求項４記載のボルテージレギュレータ。
【請求項８】
前記内部電源電圧を電源にして作動し、内部電源電圧の電圧に応じて前記第２レギュレータ回路部の作動開始を制御する駆動制御回路部を備えることを特徴とする請求項１、２、３、４、５、６又は７記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一電源から１つ以上の電源電圧を生成して出力するボルテージレギュレータに関し、特に、高耐圧のトランジスタを使用することなく、高電圧から１つ以上の任意の電圧を生成して出力するボルテージレギュレータに関する。
【背景技術】
【０００２】
半導体の製造工程が微細化になるに従って、ＩＣ内部の動作電圧は、例えば、１.３Ｖ〜１.８Ｖというように益々低下している。一方、ＩＣ外部とのインタフェース信号の電圧レベルは、ＩＣ内部と比較して低電圧化の推移が遅く、例えば３Ｖというようにまだまだ高いレベルにある。このため、ＩＣで使用する電源は、複数の電圧が必要であった（例えば、特許文献１参照。）。また、ＩＣを使用するシステムでは、更に高電圧の電源が使用され、該システムにＩＣを組み込む場合、ＩＣで使用する電源を用意するために複数のボルテージレギュレータ等の電圧変換器が必要であった。このことは、システムのコストアップ及び使用する回路面積の増加を生んでいた。この問題の回避策としては、ＩＣ内部に電圧変換器であるボルテージレギュレータ（例えば、特許文献２参照。）を取り込むという対策があった。
【０００３】
図１４は、従来のボルテージレギュレータの回路例を示した図である。
図１４のボルテージレギュレータは、シリーズレギュレータをなしており、少なくとも、電圧の変換が行われるＰＭＯＳトランジスタ、該ＰＭＯＳトランジスタのゲート電圧を制御する差動増幅回路、出力電圧レベルをフィードバックさせる２つ以上の抵抗、及び出力電圧の基準となる基準電圧から構成されている。供給される電源が高電圧である場合、電圧変換が行われるＰＭＯＳトランジスタや、該ＰＭＯＳトランジスタのゲート電圧を制御する差動増幅回路等の、高電圧の電源ラインから電源が供給されるトランジスタは、高耐圧のトランジスタを使用する必要があった。
【特許文献１】特開２００５−３３５３０号公報
【特許文献２】特許第３６４３０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、微細プロセスにて高電圧の電源から任意の電圧を生成するためには、高電圧に耐えうる高耐圧トランジスタを使用する必要があるが、高耐圧トランジスタを使用することはＩＣ単体のコストアップに繋がるという問題があった。また、高耐圧のトランジスタを製造オプションとして用意している製造ラインも少なく、製造ラインの限定にも繋がり、製造ラインの選択の自由度が失われ、このことは、ＩＣ単体のコストアップにも繋がっていた。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、高耐圧のトランジスタを使用することなく、高電圧から１つ以上の任意の電圧を生成することができるボルテージレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るボルテージレギュレータは、外部から入力される外部電源電圧から１つ以上の所定の定電圧を生成して出力するボルテージレギュレータにおいて、
前記外部電源電圧から所定の内部電源電圧を生成して出力する第１レギュレータ回路部と、
該内部電源電圧を電源にして作動し、前記外部電源電圧を降圧して前記所定の定電圧を生成して出力する１つ以上の第２レギュレータ回路部と、
を備え、
前記第１レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第１降圧回路を有し、該第１降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第２レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第２降圧回路を有し、該第２降圧回路で降圧された電圧から前記所定の定電圧を生成するものである。
【０００７】
具体的には、前記第１降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなるようにした。
【０００８】
また、前記第１降圧回路の電圧降下素子は、ダイオードからなるようにしてもよい。
【０００９】
また具体的には、前記第２降圧回路の電圧降下素子は、各端子間の電圧が規格値以下になるように、オンするために必要な所定の電圧が制御電極に入力されたトランジスタからなるようにした。
【００１０】
また、前記第２降圧回路の電圧降下素子は、ダイオードからなるようにしてもよい。
【００１１】
また、前記第１レギュレータ回路部は、前記外部電源電圧を分圧して前記第１降圧回路のトランジスタの制御電極に出力する第１分圧回路を備えるようにした。
【００１２】
また、前記第２レギュレータ回路部は、前記外部電源電圧を分圧して前記第２降圧回路のトランジスタの制御電極に出力する第２分圧回路を備えるようにした。
【００１３】
また、前記内部電源電圧を電源にして作動し、内部電源電圧の電圧に応じて前記第２レギュレータ回路部の作動開始を制御する駆動制御回路部を備えるようにした。
【発明の効果】
【００１４】
本発明のボルテージレギュレータによれば、前記第１レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第１降圧回路を有し、該第１降圧回路を使用して前記外部電源電圧から所定の内部電源電圧を生成し、前記第２レギュレータ回路部は、１つ以上の電圧降下素子が直列に接続され前記外部電源電圧を降圧する第２降圧回路を有し、該第２降圧回路で降圧された電圧から前記所定の定電圧を生成するようにした。このことから、高耐圧の素子を使用することなく、高電圧の外部電源電圧から１つ以上の任意の定電圧を生成することができる。また、製造ラインで高耐圧の素子を別途用意する必要がなく、製造ラインの選択の幅が広がる。
【００１５】
また、第２レギュレータ回路部は内部電源電圧を電源にして作動するようにしたことから、外部電源電圧の電圧ばらつきに左右されることなく精度のよい定電圧を供給することができ、外部電源電圧は電圧精度のよいものを使用する必要がなくシステムのコストをより低く抑えることができる。
また、内部電源電圧の電圧に応じて第２レギュレータ回路部の作動開始を制御する駆動制御回路部を備えることにより、出力する定電圧の立ち上がりタイミングを制御することができるため、該定電圧を電源とする負荷における、電源立ち上げ時の貫通電流等の不要な突入電流を抑えることができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。なお、図１では、異なる２つの定電圧を生成して出力する場合を例にして示している。
図１において、ボルテージレギュレータ１は、外部から供給される外部電源電圧ＶＤＤｅを降圧して内部電源電圧ＶＤＤｉを生成し出力端ＯＵＴ１から出力する第１レギュレータ回路ＲＥＧ１と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、内部電源電圧ＶＤＤｉで作動し外部電源電圧ＶＤＤｅを降圧して所定の出力電圧Ｖｏ１を生成し出力端ＯＵＴ２から負荷７に出力する第２レギュレータ回路ＲＥＧ２と、内部電源電圧ＶＤＤｉで作動し外部電源電圧ＶＤＤｅを降圧して所定の出力電圧Ｖｏ２を生成し出力端ＯＵＴ３から負荷８に出力する第３レギュレータ回路ＲＥＧ３とを備えている。
【００１７】
例えば、第１レギュレータ回路ＲＥＧ１は、外部電源電圧ＶＤＤｅを電源にして作動し、５Ｖの外部電源電圧ＶＤＤｅを降圧して約３Ｖの内部電源電圧ＶＤＤｉを生成する。第２レギュレータ回路ＲＥＧ２は、該内部電源電圧ＶＤＤｉを電源にして作動し、５Ｖの外部電源電圧ＶＤＤｅを１.８Ｖに降圧してロジック回路等の負荷７に電源として供給する。また、第３レギュレータ回路ＲＥＧ３は、内部電源電圧ＶＤＤｉを電源にして作動し、５Ｖの外部電源電圧ＶＤＤｅを３.３Ｖに降圧して外部インタフェース回路や入出力バッファ回路等の負荷８に電源として供給する。内部電源電圧ＶＤＤｉは、使用するトランジスタの耐圧に合わせた電圧にすればよい。なお、第１レギュレータ回路ＲＥＧ１は第１レギュレータ回路部を、基準電圧発生回路２及び第２レギュレータ回路ＲＥＧ２と、基準電圧発生回路２及び第３レギュレータ回路ＲＥＧ３はそれぞれ第２レギュレータ回路部をなす。
【００１８】
内部電源電圧ＶＤＤｉに接続される回路での消費電流は非常に小さく、かつ接続される回路は簡素であるため、内部電源電圧ＶＤＤｉの電圧範囲は大きめに設定することができる。このため、第１レギュレータ回路ＲＥＧ１は、出力電圧の電圧精度を必要としない簡素な回路で構成することができる。
第２レギュレータ回路ＲＥＧ２は、出力電圧Ｖｏ１が所定値で一定になるように出力素子の制御を行う制御回路ＣＯＮ２を備え、制御回路ＣＯＮ２は、出力電圧Ｖｏ１に比例した電圧を生成し、該比例電圧が基準電圧Ｖｒｅｆになるように該出力素子の制御を行う。同様に、第３レギュレータ回路ＲＥＧ３は、出力電圧Ｖｏ２が所定値で一定になるように出力素子の制御を行う制御回路ＣＯＮ３を備え、制御回路ＣＯＮ３は、出力電圧Ｖｏ２に比例した電圧を生成し、該比例電圧が基準電圧Ｖｒｅｆになるように該出力素子の制御を行う。
また、基準電圧発生回路２、制御回路ＣＯＮ２及びＣＯＮ３は、それぞれ内部電源電圧ＶＤＤｉを電源にして作動する。なお、ボルテージレギュレータ１は、１つのＩＣに集積されるようにしてもよい。
【００１９】
図２は、第１レギュレータ回路ＲＥＧ１の回路構成例を示した図である。
図２において、第１レギュレータ回路ＲＥＧ１は、外部電源電圧ＶＤＤｅを内部電源電圧ＶＤＤｉに降圧するためのＰＭＯＳトランジスタからなる電圧降下素子Ｍ１，Ｍ２と、電流源ｉ１と、電圧降下素子Ｍ１及びＭ２の動作制御を行う制御回路ＣＯＮ１とで構成されている。なお、電圧降下素子Ｍ１，Ｍ２及び電流源ｉ１は第１降圧回路を、制御回路ＣＯＮ１は第１分圧回路をそれぞれなす。
外部電源電圧ＶＤＤｅと出力端ＯＵＴ１との間に、電圧降下素子Ｍ１及びＭ２が直列に接続され、出力端ＯＵＴ１と接地電圧ＧＮＤとの間に電流源ｉ１が接続されている。制御回路ＣＯＮ１は外部電源電圧ＶＤＤｅで作動し、電圧降下素子Ｍ１及びＭ２の各ゲートに所定の電圧をそれぞれ供給する。電圧降下素子Ｍ１において、サブストレートゲートはソースに接続され、同様に電圧降下素子Ｍ２において、サブストレートゲートはソースに接続されている。
【００２０】
このような構成において、耐圧が問題となるのは電圧降下素子Ｍ１及びＭ２である。そこで、電圧降下素子Ｍ１及びＭ２において、ゲートと、ソース、ドレイン及びサブストレートゲートとの各電圧差がそれぞれ耐圧内の値になるように各ゲート電圧を制御することにより、電圧降下素子Ｍ１及びＭ２の破壊を防ぐことができる。また、第１レギュレータ回路ＲＥＧ１は、供給する電流が例えば０.１ｍＡと非常に小さいことと、基準電圧発生回路２、制御回路ＣＯＮ２及びＣＯＮ３が、精度のよい電源電圧を求めないことにより、供給する電流量による電圧降下も精度よく制御する必要がない。このような理由により、制御回路ＣＯＮ１に関しても、電圧降下素子Ｍ１及びＭ２が耐えうる電圧範囲で、電圧降下素子Ｍ１及びＭ２の各ゲート電圧を制御すればよい。
【００２１】
図３は、図２の第１レギュレータ回路ＲＥＧ１における電流源ｉ１及び制御回路ＣＯＮ１の回路例を示した図である。
図３において、電流源ｉ１は抵抗Ｒ１からなり、制御回路ＣＯＮ１は抵抗Ｒ２〜Ｒ４で形成されている。出力端ＯＵＴ１と接地電圧ＧＮＤとの間に抵抗Ｒ１が接続され、外部電源電圧ＶＤＤｅと接地電圧ＧＮＤとの間に、抵抗Ｒ２〜Ｒ４が直列に接続されている。抵抗Ｒ２とＲ３との接続部は電圧降下素子Ｍ１のゲートに接続され、抵抗Ｒ３とＲ４との接続部は電圧降下素子Ｍ２のゲートに接続されている。
このような構成において、電圧降下素子Ｍ１及びＭ２の各ゲート電圧が、ソース、ドレイン及びサブストレートゲートとの各電圧差が耐圧内の値になるように抵抗Ｒ２〜Ｒ４の各抵抗値を設定する。このようにすることにより、電圧降下素子Ｍ１及びＭ２の破壊を防ぐことができる。
【００２２】
なお、図３では、抵抗Ｒ２〜Ｒ４を用いて外部電源電圧ＶＤＤｅを分圧することにより電圧降下素子Ｍ１及びＭ２の各ゲート電圧を決定していたが、抵抗Ｒ２〜Ｒ４の代わりに、トランジスタ、ダイオード又は電圧降下の望める素子を直列に接続するようにしてもよい。また、図２の電流源ｉ１は、内部電源電圧ＶＤＤｉでの消費電流がない場合、内部電源電圧ＶＤＤｉが大きくなることを防ぐ役割を果たしている。内部電源電圧ＶＤＤｉに接続される回路群によって電流源ｉ１で消費する電流と同等以上の電流が消費される場合は、該回路群が電流源ｉ１をなすため、改めて抵抗等の電流源を用意する必要はない。
【００２３】
一方、図２及び図３では、電圧変換にＰＭＯＳトランジスタを使用した場合を例にして示したが、図４及び図５で示すように、電圧降下素子Ｍ１及びＭ２の代わりにダイオードを使用するようにしてもよい。図４は、３つのダイオードを直列に接続した場合を例にして示しており、図５では、２つのダイオードを直列に接続した場合を例にして示している。供給される外部電源電圧ＶＤＤｅと生成した内部電源電圧ＶＤＤｉとの電圧差によって、ダイオードの段数を決めるようにすればよい。また、図４及び図５においても、出力端ＯＵＴ１と接地電圧ＧＮＤとの間に電流源ｉ１として抵抗Ｒ１を接続するようにしたが、この場合も、出力端ＯＵＴ１に接続される回路群が、電流源ｉ１で消費する電流と同等以上の電流を消費する場合は、電流源ｉ１をなすため改めて抵抗等からなる電流源を用意する必要はない。図１では、外部電源電圧ＶＤＤｅを内部電源電圧ＶＤＤｉに降圧する回路を第１レギュレータ回路ＲＥＧ１としてひとまとめにして示しているが、内部電源電圧ＶＤＤｉを使用する回路ごとに、外部電源電圧ＶＤＤｅを内部電源電圧ＶＤＤｉに降圧する専用の回路を有するようにした場合と同等であることは言うまでもない。
【００２４】
次に、図６は、図１の第２レギュレータ回路ＲＥＧ２の回路例を示した図である。
図６において、第２レギュレータ回路ＲＥＧ２は、外部電源電圧ＶＤＤｅを降圧させるＰＭＯＳトランジスタからなる電圧降下素子Ｍ１１，Ｍ１２と、該電圧降下素子Ｍ１１及びＭ１２によって降圧された電圧を入力電圧としゲートに入力された信号に応じた電流を出力するＰＭＯＳトランジスタからなる電圧制御用ドライバ素子Ｍ１３と、出力電圧Ｖｏ１が所定値で一定になるように電圧制御用ドライバ素子Ｍ１３の動作制御を行う制御回路ＣＯＮ２と、電圧降下素子Ｍ１１及びＭ１２の各制御電極にそれぞれ所定の電圧を入力する抵抗Ｒ１１〜Ｒ１３とを備えている。なお、電圧降下素子Ｍ１１及びＭ１２は第２降圧回路をなし、抵抗Ｒ１１〜Ｒ１３は第２分圧回路をなす。
【００２５】
外部電源電圧ＶＤＤｅと接地電圧ＧＮＤとの間には、抵抗Ｒ１１〜Ｒ１３が直列に接続され、外部電源電圧ＶＤＤｅと出力電圧Ｖｏ１を出力する出力端ＯＵＴ２との間には電圧降下素子Ｍ１１，Ｍ１２及び電圧制御用ドライバ素子Ｍ１３が直列に接続されている。抵抗Ｒ１１とＲ１２との接続部は電圧降下素子Ｍ１１のゲートに接続され、抵抗Ｒ１２とＲ１３との接続部は電圧降下素子Ｍ１２のゲートに接続されている。制御回路ＣＯＮ２は、出力電圧Ｖｏ１が入力され、該出力電圧Ｖｏ１が所定値で一定になるように電圧制御用ドライバ素子Ｍ１３の動作制御を行う。電圧降下素子Ｍ１１，Ｍ１２及び電圧制御用ドライバ素子Ｍ１３において、各サブストレートゲートはそれぞれのソースに接続されている。
【００２６】
このような構成において、電圧降下素子Ｍ１１及びＭ１２の各ゲート電圧が、ソース、ドレイン及びサブストレートゲートとの各電圧差がそれぞれ耐圧内の値になるように抵抗Ｒ１１〜Ｒ１３の各抵抗値を設定する。このようにすることにより、電圧降下素子Ｍ１１及びＭ１２の破壊を防ぐことができる。電圧制御用ドライバ素子Ｍ１３のソースには、外部電源電圧ＶＤＤｅを電圧降下素子Ｍ１１及びＭ１２で降圧させた電圧が入力されていることから、低耐圧の電圧制御用ドライバ素子Ｍ１３の破壊を防ぐことができる。また、制御回路ＣＯＮ２は、内部電源電圧ＶＤＤｉを電源にして作動し、出力電圧Ｖｏ１に比例した電圧を生成し、該比例電圧が前記基準電圧Ｖｒｅｆになるように電圧制御用ドライバ素子Ｍ１３の動作制御を行う。
【００２７】
電圧降下素子としてトランジスタを使用する場合、該トランジスタのゲート電圧を制御するため、別途ゲート電圧制御回路が必要となる。供給する電流量とトランジスタサイズとの兼ね合いで、電圧降下素子としてトランジスタのゲート電圧を制御回路ＣＯＮ２で制御することも必要となるが、図６では、最も基本となる抵抗での分圧方法による制御方法を示している。
一方、図６では、電圧降下素子にトランジスタを使用したが、図７で示すように、電圧降下素子Ｍ１１及びＭ１２にそれぞれダイオードを使用してもよい。この場合、図６の抵抗Ｒ１１〜Ｒ１３は不要になる。
【００２８】
図６及び図７で示した制御回路ＣＯＮ２の最も基本的な回路構成を図８に示す。
図８において、制御回路ＣＯＮ２は、誤差増幅回路Ａ１と抵抗Ｒ１５，Ｒ１６で構成されている。
出力端ＯＵＴ１と接地電圧ＧＮＤとの間には、抵抗Ｒ１５及びＲ１６が直列に接続されており、抵抗Ｒ１５とＲ１６との接続部は誤差増幅回路Ａ１の非反転入力端に接続されている。誤差増幅回路Ａ１は、内部電源電圧ＶＤＤｉを電源として作動しており、反転入力端に基準電圧Ｖｒｅｆが入力され、出力端は電圧制御用ドライバ素子Ｍ１３のゲートに接続されている。
【００２９】
このような構成において、抵抗Ｒ１５及びＲ１６によって出力電圧Ｖｏ１を分圧して生成された分圧電圧Ｖｆｂが、誤差増幅回路Ａ１の非反転入力端に入力される。誤差増幅回路Ａ１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように電圧制御用ドライバ素子Ｍ１３の動作制御を行う。なお、制御回路ＣＯＮ２に短絡保護回路を備えた場合、図８は図９のようになる。
一方、基準電圧発生回路２は、内部電源電圧ＶＤＤｉの電圧変動による影響を受けにくいように、例えば定電圧回路で形成されている。但し、基準電圧Ｖｒｅｆが内部電源電圧ＶＤＤｉの電圧変動と同様に変動しても問題ない場合は、基準電圧発生回路２は、内部電源電圧ＶＤＤｉを分圧する抵抗で形成するようにしてもよい。
【００３０】
次に、第２レギュレータ回路ＲＥＧ２及び第３レギュレータ回路ＲＥＧ３における、電圧制御用ドライバ素子の動作制御を行う各制御回路ＣＯＮ２，ＣＯＮ３を駆動制御する駆動制御回路１１を備えるようにしてもよく、この場合、図１は図１０のようになる。なお、図１０では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１０において、ボルテージレギュレータ１は、第１レギュレータ回路ＲＥＧ１と、基準電圧発生回路２と、第２レギュレータ回路ＲＥＧ２と、第３レギュレータ回路ＲＥＧ３と、第２レギュレータ回路ＲＥＧ２及び第３レギュレータ回路ＲＥＧ３の動作開始を制御する駆動制御回路１１とを備えている。基準電圧発生回路２、制御回路ＣＯＮ２，ＣＯＮ３及び駆動制御回路１１は、それぞれ内部電源電圧ＶＤＤｉを電源にして作動する。第１レギュレータ回路ＲＥＧ１は、供給する電流が例えば０.１ｍＡと非常に小さいことと、基準電圧発生回路２、制御回路ＣＯＮ２，ＣＯＮ３及び駆動制御回路１１が、精度のよい電源電圧を求めないことにより、供給する電流量による電圧降下も精度よく制御する必要がない。なお、駆動制御回路１１は駆動制御回路部をなす。
【００３１】
また、図１０の第２レギュレータ回路ＲＥＧ２及び駆動制御回路１１は図１１のようになる。なお、第３レギュレータ回路ＲＥＧ３においても第２レギュレータ回路ＲＥＧ２と同様であるのでその説明を省略する。
図１１において、駆動制御回路１１は、制御信号Ｓｌｅｅｐを制御することによって、制御回路ＣＯＮ２の動作開始を制御することができ、内部電源電圧ＶＤＤｉが立ち上がって安定するまで、第２レギュレータ回路ＲＥＧ２が作動しないようにする。
【００３２】
図１２は、図１０の駆動制御回路１１及び第２レギュレータ回路ＲＥＧ２の回路例を示した図である。
図１２において、駆動制御回路１１は、抵抗Ｒ２１、コンデンサＣ１及びインバータＩＮＶ１で構成されている。また、図１２の場合、制御回路ＣＯＮ２は、誤差増幅回路Ａ１、抵抗Ｒ１５，Ｒ１６及びＮＭＯＳトランジスタＭ２１で構成されている。
内部電源電圧ＶＤＤｉと接地電圧ＧＮＤとの間には、抵抗Ｒ２１及びコンデンサＣ１が直列に接続され、抵抗Ｒ２１とコンデンサＣ１との接続部がインバータＩＮＶ１の入力端に接続されている。また、インバータＩＮＶ１の出力端は誤差増幅回路Ａ１の制御信号入力端及びＮＭＯＳトランジスタＭ２１のゲートにそれぞれ接続されている。出力端ＯＵＴ２と接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ２１が接続され、ＮＭＯＳトランジスタＭ２１のサブストレートゲートは接地電圧ＧＮＤに接続されている。
【００３３】
このような構成において、インバータＩＮＶ１の出力端から制御信号ｓｌｅｅｐが出力され、内部電源電圧ＶＤＤｉの電圧が上昇すると、抵抗Ｒ２１及びコンデンサＣ１の時定数に応じた速さでインバータＩＮＶ１の入力端の電圧が上昇し、該電圧がインバータＩＮＶ１のしきい値を超えるとインバータＩＮＶ１の出力端から出力される制御信号ｓｌｅｅｐはローレベルに立ち下がる。制御信号ｓｌｅｅｐがハイレベルのときには、誤差増幅回路Ａ１は動作を停止して出力端がハイレベルになり、電圧制御用ドライバ素子Ｍ１３はオフする。同時に、ＮＭＯＳトランジスタＭ２１がオンして出力端ＯＵＴ２は接地電圧ＧＮＤに接続される。制御信号ｓｌｅｅｐがローレベルになると、誤差増幅回路Ａ１は作動開始し、ＮＭＯＳトランジスタＭ２１はオフして遮断状態になる。
【００３４】
なお、図１２では、駆動制御回路１１において、ロジック回路としてはインバータのみを使用しているが、複数のロジック回路を使用して制御回路ＣＯＮ２を制御することも可能である。更に、複雑なタイミングでの制御を行う場合は、図１３に示すように、負荷７をなす内部ロジック回路が立ち上がるまでは、駆動制御回路１１からの制御信号ｓｌｅｅｐで、該内部ロジック回路が立ち上がった後は、内部ロジック回路からの制御信号で第３レギュレータ回路ＲＥＧ３の動作を制御するようにしてもよい。
また、前記説明では、第２レギュレータ回路ＲＥＧ２及び第３レギュレータ回路ＲＥＧ３の２つのレギュレータ回路を有している場合を例にして説明したが、ＩＣの構成によっては１つ以上のレギュレータ回路を有する場合があるが、すべて前記したものと同じ基本構成で実現することができる。
【００３５】
このように、本第１の実施の形態におけるボルテージレギュレータは、外部電源電圧ＶＤＤｅを第１レギュレータ回路ＲＥＧで降圧して内部電源電圧ＶＤＤｉを生成し、第２レギュレータ回路ＲＥＧ２及び第３レギュレータ回路ＲＥＧ３は、内部電源電圧ＶＤＤｉを電源にしてそれぞれ作動し、外部電源電圧ＶＤＤｅを電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて所定の定電圧である出力電圧Ｖｏ１及びＶｏ２をそれぞれ生成して出力するようにした。このことから、高耐圧のトランジスタを使用することなく、高電圧から１つ以上の任意の定電圧を生成することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。
【図２】図１の第１レギュレータ回路ＲＥＧ１の回路構成例を示した図である。
【図３】図２の第１レギュレータ回路ＲＥＧ１における電流源ｉ１及び制御回路ＣＯＮ１の回路例を示した図である。
【図４】図１の第１レギュレータ回路ＲＥＧ１の他の回路例を示した図である。
【図５】図１の第１レギュレータ回路ＲＥＧ１の他の回路例を示した図である。
【図６】図１の第２レギュレータ回路ＲＥＧ２の回路例を示した図である。
【図７】図１の第２レギュレータ回路ＲＥＧ２の他の回路例を示した図である。
【図８】図６及び図７で示した制御回路ＣＯＮ２の回路例を示した図である。
【図９】図６及び図７で示した制御回路ＣＯＮ２の他の回路例を示した図である。
【図１０】本発明の第１の実施の形態におけるボルテージレギュレータの他の構成例を示したブロック図である。
【図１１】図１０の第２レギュレータ回路ＲＥＧ２の回路構成例を示した図である。
【図１２】図１０の駆動制御回路１１及び第２レギュレータ回路ＲＥＧ２の回路例を示した図である。
【図１３】本発明の第１の実施の形態におけるボルテージレギュレータの他の構成例を示したブロック図である。
【図１４】従来のボルテージレギュレータの回路例を示した図である。
【符号の説明】
【００３７】
１  ボルテージレギュレータ
２  基準電圧発生回路
７，８  負荷
１１  駆動制御回路
１５  切換回路
ＲＥＧ１  第１レギュレータ回路
ＲＥＧ２  第２レギュレータ回路
ＲＥＧ３  第３レギュレータ回路
ＣＯＮ１〜ＣＯＮ３  制御回路
Ｍ１，Ｍ２，Ｍ１１，Ｍ１２  電圧降下素子
Ｍ１３  電圧制御用ドライバ素子
ｉ１  電流源
Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１３  抵抗
Ｄ１〜Ｄ５，Ｄ１１，Ｄ１２  ダイオード
【図１】
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【図２】
2007122156.tif 000004
【図３】
2007122156.tif 000005
【図４】
2007122156.tif 000006
【図５】
2007122156.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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