(57)【要約】【課題】レギュレータ回路自体の消費電流を低減する．【解決手段】レギュレータ回路を構成する基準電圧生成部１０Ａと差動増幅部２０Ａのトランジスタに直列に、動作電流をオン・オフするためのスイッチ１４，２７〜２９を挿入する。また、基準電圧生成部１０Ａと差動増幅部２０Ａの間の接続をオン・オフするためのスイッチ１５を設ける。そして、これらのスイッチをクロック信号ＣＬＫに応じて周期的にオン・オフ制御する。なお、スイッチ１４をオンにするタイミングを、スイッチ１５，２７，２８をオンにするタイミングよりも早めると、差動増幅部２０Ａの動作を更に安定させることができる。【選択図】図１
2007323114.tif 000002
【特許請求の範囲】
【請求項１】
電源電位から接地電位へ一定電流を流すことによって内部ノードに基準電圧を発生する基準電圧生成部と、前記内部ノードの基準電圧と出力ノードの出力電圧とを差動増幅して該出力ノードに該基準電圧と同じ電圧を出力する差動増幅部とを備えたレギュレータ回路において、
クロック信号に応じて前記基準電圧生成部の一定電流の流れをオン・オフ制御する第１のスイッチ手段と、
前記基準電圧生成部と同じタイミングで前記差動増幅部の増幅動作をオン・オフ制御する第２のスイッチ手段と、
前記内部ノードと前記差動増幅部との間の接続を、前記第２のスイッチ手段と同じタイミングでオン・オフ制御する第３のスイッチ手段とを、
設けたことを特徴とするレギュレータ回路。
【請求項２】
電源電位から接地電位へ一定電流を流すことによって内部ノードに基準電圧を発生する基準電圧生成部と、前記内部ノードの基準電圧と出力ノードの出力電圧とを差動増幅して該出力ノードに該基準電圧と同じ電圧を出力する差動増幅部とを備えたレギュレータ回路において、
クロック信号に応じて前記基準電圧生成部の一定電流の流れをオン・オフ制御する第１のスイッチ手段と、
前記基準電圧生成部よりも遅延して前記差動増幅部の増幅動作を開始させ、該基準電圧生成部と同時に動作を停止させる第２のスイッチ手段と、
前記内部ノードと前記差動増幅部との間の接続を、前記第２のスイッチ手段と同じタイミングでオン・オフ制御する第３のスイッチ手段とを、
設けたことを特徴とするレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路等に一定の電源電圧を供給するレギュレータ回路、特にその低消費電力化に関するものである。
【背景技術】
【０００２】
図２は、従来のレギュレータ回路の構成図である。
このレギュレータ回路は、電源電位ＶＤＤから一定の電圧ＶＲＥＧを生成して論理ブロック４０に供給するもので、基準電圧生成部１０、差動増幅部２０、及びバイアス電圧発生部３０を有している。
【０００３】
基準電圧生成部１０は、電源電位ＶＤＤとノードＮ１の間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１と、このノードＮ１と接地電位ＧＮＤ間に順方向にダイオード接続されて直列に接続されたＰＭＯＳ１２及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３で構成されている。そして、ＰＭＯＳ１１のゲートには、バイアス電圧発生部３０からバイアス電圧ＶＢａが与えられ、ノードＮ１から基準電圧ＶＲＥＦが出力されるようになっている。
【０００４】
差動増幅部２０は、それぞれのゲートに基準電圧ＶＲＥＦと調整された電圧ＶＲＥＧが与えられるＮＭＯＳ２１ａ，２１ｂを有している。ＮＭＯＳ２１ａ，２１ｂのドレインは、それぞれＰＭＯＳ２２ａ，２２ｂを介して電源電位ＶＤＤに接続され、ソースはノードＮ２に共通接続されている。ノードＮ２は、ＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ２２ａ，２２ｂのゲートは、ＮＭＯＳ２１ｂのドレインに接続され、ＮＭＯＳ２１ａのドレインはＰＭＯＳ２４のゲートに接続されている。
【０００５】
ＰＭＯＳ２４のソースとドレインは、それぞれ電源電位ＶＤＤとノードＮ３に接続されている。ノードＮ３にはＮＭＯＳ２５のドレインが接続され、このＮＭＯＳ２５のソースが接地電位ＧＮＤに接続されている。ＮＭＯＳ２３，２５のゲートには、バイアス電圧発生部３０からバイアス電圧ＶＢｂが与えられ、ノードＮ３から調整された電圧ＶＲＥＧが出力されて、論理ブロック４０に与えられるようになっている。
【０００６】
なお、このレギュレータ回路は、ノードＮ３と接地電位ＧＮＤ間に、論理ブロック４０の他に、この論理ブロック４０の最大負荷電流に対応した外付けの安定化容量４１を接続して使用するようになっている。
【０００７】
このレギュレータ回路では、バイアス電圧発生回路３０から与えられるバイアス電圧ＶＢａ，ＶＢｂに応じて、基準電圧発生部１０のＰＭＯＳ１１と、差動増幅部２０のＮＭＯＳ２３，２５に所定の一定電流が流れる。これにより、基準電圧発生部１０のノードＮ１に基準電圧ＶＲＥＦが発生する。基準電圧ＶＲＥＦは、ボルテージフォロワ接続された差動増幅部２０に与えられ、この差動増幅部２０の出力端子であるノードＮ３から、基準電圧ＶＲＥＦと同電位になるように調整された電圧ＶＲＥＧが出力される。電圧ＶＲＥＧは、平滑用の安定化容量４１に印加されると共に、論理ブロック４０に電源電圧として供給される。
【０００８】
【特許文献１】特開２００２−２６８７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記レギュレータ回路では、論理ブロック４０に流れる負荷電流に関係なく、バイアス電圧ＶＢａ，ＶＢｂに応じて、基準電圧発生部１０のＰＭＯＳ１１と、差動増幅部２０のＮＭＯＳ２３，２５に常に一定の電流が流れる。このため、例えば時計等の超小型の携帯機器では、低消費電力化の妨げとなっていた。
本発明は、レギュレータ回路自体の消費電流を低減することを目的としている。
【課題を解決するための手段】
【００１０】
本発明は、電源電位から接地電位へ一定電流を流すことによって内部ノードに基準電圧を発生する基準電圧生成部と、前記内部ノードの基準電圧と出力ノードの出力電圧とを差動増幅して該出力ノードに該基準電圧と同じ電圧を出力する差動増幅部とを備えたレギュレータ回路において、クロック信号に応じて前記基準電圧生成部の一定電流の流れをオン・オフ制御する第１のスイッチ手段と、前記基準電圧生成部と同じタイミングで前記差動増幅部の増幅動作をオン・オフ制御する第２のスイッチ手段と、前記内部ノードと前記差動増幅部との間の接続を、前記第２のスイッチ手段と同じタイミングでオン・オフ制御する第３のスイッチ手段とを設けたことを特徴としている。
【発明の効果】
【００１１】
本発明では、クロック信号に応じて基準電圧生成部と差動増幅部の動作を周期的にオン・オフ制御するスイッチ手段を有している。これにより、レギュレータ回路自体の消費電流を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
クロック信号に応じて基準電圧生成部の動作を制御すると共に、この基準電圧生成部よりも遅延して差動増幅部の増幅動作を開始させ、該基準電圧生成部と同時に動作を停止させるようにスイッチ手段を構成すると、差動増幅部の増幅動作が安定し出力ノードの電圧を更に安定させることができる。
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例１を示すレギュレータ回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１５】
このレギュレータ回路は、例えば時計用のＬＳＩ（大規模集積回路）等に用いられ、電源電位ＶＤＤから一定の電圧ＶＲＥＧを生成して論理ブロック４０に供給するもので、基準電圧生成部１０Ａ、差動増幅部２０Ａ、バイアス電圧発生部３０、及びインバータ３１，３２を有している。
【００１６】
基準電圧生成部１０Ａは、図２における基準電圧生成部１０のＰＭＯＳ１１のドレイン側とノードＮ１の間にＰＭＯＳで構成されるスイッチ１４（第１のスイッチ手段）を挿入すると共に、このノードＮ１と差動増幅器２０Ａの間に、ＰＭＯＳ１５ｐとＮＭＯＳ１５ｎで構成されるトランスファゲート型のスイッチ１５（第３のスイッチ手段）を設けたものである。
【００１７】
即ち、この基準電圧生成部１０Ａは、電源電位ＶＤＤとノードＮ１の間に直列に接続されたＰＭＯＳ１１及びスイッ１４と、このノードＮ１と接地電位ＧＮＤ間に順方向にダイオード接続されて直列に接続されたＰＭＯＳ１２及びＮＭＯＳ１３と、一端がこのノードＮ１に接続され、他端が差動増幅部２０ＡのＮＭＯＯＳ２１ａのゲートに接続されたスイッチ１５で構成されている。
【００１８】
ＰＭＯＳ１１のゲートには、バイアス電圧発生部３０からバイアス電圧ＶＢａが与えられている。また、スイッチ１４，１５を構成するＰＭＯＳのゲートには、クロック信号ＣＬＫをインバータ３１で反転して生成された信号Ｓ１が与えられ、スイッチ１５を構成するＮＭＯＳのゲートには、この信号Ｓ１を更にインバータ３２で反転して生成された信号Ｓ２が与えられている。クロック信号ＣＬＫは、論理ブロック４０内で生成される時計用の基準クロック信号（例えば、３２．７６８ｋＨｚ）等が利用される。そして、スイッチ１４，１５がオンとなったときに、このスイッチ１５から基準電圧ＶＲＥＦが出力されるようになっている。なお、スイッチ１４は、ＰＭＯＳ１１に正常なバイアス電圧ＶＢａが与えられるように、このＰＭＯＳ１１のドレイン側に挿入されている。
【００１９】
差動増幅部２０Ａは、図２における差動増幅部２０の増幅動作をクロック信号ＣＬＫによってオン・オフ制御するためのスイッチ２７〜２９（第２のスイッチ手段）を設けたものである。
【００２０】
即ち、この差動増幅部２０Ａは、それぞれのゲートにスイッチ１５を介して基準電圧ＶＲＥＦと調整された電圧ＶＲＥＧが与えられるＮＭＯＳ２１ａ，２１ｂを有している。ＮＭＯＳ２１ａ，２１ｂのドレインは、それぞれＰＭＯＳ２２ａ，２２ｂを介して電源電位ＶＤＤに接続され、ソースはノードＮ２に共通接続されている。ノードＮ２は、ＮＭＯＳで構成されたスイッチ２７とＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ２２ａ，２２ｂのゲートは、ＮＭＯＳ２１ｂのドレインに接続され、ＮＭＯＳ２１ａのドレインはＰＭＯＳ２４のゲートに接続されている。
【００２１】
ＰＭＯＳ２４のソースとドレインは、それぞれ電源電位ＶＤＤとノードＮ３に接続され、ゲートはＰＭＯＳで構成されたスイッチ２９を介して電源電位ＶＤＤに接続されている。ノードＮ３にはＮＭＯＳで構成されたスイッチ２８を介してＮＭＯＳ２５のドレインが接続され、このＮＭＯＳ２５のソースが接地電位ＧＮＤに接続されている。
【００２２】
スイッチ２７，２８を構成するＮＭＯＳのゲートと、スイッチ２９を構成するＰＭＯＳのゲートには、信号Ｓ２が与えられるようになっている。また、ＮＭＯＳ２３，２５のゲートには、バイアス電圧発生部３０からバイアス電圧ＶＢｂが与えられ、ノードＮ３から調整された電圧ＶＲＥＧが出力され、論理ブロック４０に与えられるようになっている。なお、スイッチ２７，２８は、ＮＭＯＳ２３，２５に正常なバイアス電圧ＶＢｂが与えられるように、これらのＮＭＯＳ２３，２５のドレイン側に挿入されている。
【００２３】
また、このレギュレータ回路は、ノードＮ３と接地電位ＧＮＤ間に、論理ブロック４０の他に、この論理ブロック４０の最大負荷電流に対応した外付けの安定化容量４１を接続して使用するようになっている。
【００２４】
次に動作を説明する。
クロック信号ＣＬＫが“Ｈ”のとき、信号Ｓ１，Ｓ２は、それぞれ“Ｌ”，“Ｈ”となり、スイッチ１４，１５，２７，２８はオン、スイッチ２９はオフとなる。これにより、レギュレータ回路では、バイアス電圧発生回路３０から与えられるバイアス電圧ＶＢａ，ＶＢｂに応じて、基準電圧発生部１０ＡのＰＭＯＳ１１と、差動増幅部２０ＡのＮＭＯＳ２３，２５に所定の一定電流が流れる。これにより、基準電圧発生部１０ＡのノードＮ１に基準電圧ＶＲＥＦが発生する。基準電圧ＶＲＥＦは、ボルテージフォロワ接続された差動増幅部２０Ａに与えられ、この差動増幅部２０Ａの出力端子であるノードＮ３から、基準電圧ＶＲＥＦと同電位になるように調整された電圧ＶＲＥＧが出力される。電圧ＶＲＥＧは、平滑用の安定化容量４１に印加されてこの安定化容量４１を電圧ＶＲＥＧに充電するとともに、論理ブロック４０に電源電圧として供給される。
【００２５】
一方、クロック信号ＣＬＫが“Ｌ”のとき、信号Ｓ１，Ｓ２は、それぞれ“Ｈ”，“Ｌ”となり、スイッチ１４，１５，２７，２８はオフ、スイッチ２９はオンとなる。これにより、基準電圧生成部１０Ａと差動増幅部２０Ａのトランジスタに流れる電流はすべて０となって動作は停止し、ノードＮ３は、ハイ・インピーダンス状態となる。従って、論理ブロック４０に対する電流は外付けの安定化容量４１から供給される。
【００２６】
このように、基準電圧生成部１０Ａと差動増幅部２０Ａは、クロック信号ＣＬＫに従って、動作と停止を交互に繰り返す。基準電圧生成部１０Ａと差動増幅部２０Ａの動作が停止している期間は、これらの回路に電流が流れないので、レギュレータ回路自体の平均的な消費電流を低減することができるという利点がある。
【００２７】
例えば、基準電圧生成部１０Ａと差動増幅部２０Ａに流れる動作電流が１００ｎＡであるとすると、クロック信号ＣＬＫのデューティを５０％にすれば平均的な消費電流は５０ｎＡとなり、デューティを２０％にすれば平均的な消費電流は２０ｎＡとなる。但し、基準電圧生成部１０Ａと差動増幅部２０Ａが停止している間は、論理ブロック４０に対する電流は外付けの安定化容量４１から供給されるので、この安定化容量４１の値は、論理ブロック４０の消費電流を勘案して十分大きな値（例えば、０．１〜０．３３μＦ）にしておく必要がある。
【実施例２】
【００２８】
図３は、本発明の実施例２を示すレギュレータ回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２９】
このレギュレータ回路は、スイッチ１４，１５，２７〜２９に与える制御信号のタイミングを図１に比べて若干変更したものである。即ち、このレギュレータ回路は、クロック信号ＣＬＫを反転した信号Ｓ１を生成するインバータ３１に加えて、この信号Ｓ１を、例えば１００μｓ程度遅延させた信号Ｓ３を生成するための抵抗３３とキャパシタ３４による積分回路と、信号Ｓ１，Ｓ３の否定的論理和を信号Ｓ４として出力するＮＯＲゲート３５と、信号Ｓ４を反転して信号Ｓ５を出力するインバータ３６を有している。そして、信号Ｓ１がスイッチ１４に与えられ、相補的な信号Ｓ４，Ｓ５がスイッチ１５に与えられ、信号Ｓ４がスイッチ２７〜２９に与えられるようになっている。
【００３０】
図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００３１】
クロック信号ＣＬＫが“Ｌ”のとき、信号Ｓ１は“Ｈ”であり、信号Ｓ３は安定状態で“Ｈ”となる。信号Ｓ４，Ｓ５は、それぞれ“Ｌ”，“Ｈ”となり、スイッチ１４，１５，２７，２８はオフ、スイッチ２９はオンである。これにより、基準電圧生成部１０Ａと差動増幅部２０Ａのトランジスタに流れる電流はすべて０となって動作は停止し、ノードＮ３は、ハイ・インピーダンス状態となる。従って、論理ブロック４０に対する電流は外付けの安定化容量４１から供給される。
【００３２】
次にクロック信号ＣＬＫが“Ｌ”から“Ｈ”に立ち上がると、信号Ｓ１は直ちに“Ｌ”に変化し、スイッチ１４はオンとなる。一方、信号Ｓ３は積分回路が有るため、暫く“Ｈ”の状態に維持される。従って、信号Ｓ４も暫く“Ｌ”の状態に維持される。これにより、基準電圧生成部１０Ａのみが動作を開始し、差動増幅部２０Ａの動作は停止したままである。そして、基準電圧生成部１０Ａの動作により、ノードＮ１に基準電圧ＶＲＥＦが出力される。
【００３３】
クロック信号ＣＬＫが立ち上がって１００μｓ程度の時間が経過すると、積分回路の出力である信号Ｓ３が“Ｌ”となる。これにより、信号Ｓ４，Ｓ５は、それぞれ“Ｈ”，“Ｌ”となり、スイッチ１４，１５，２７，２８はオン、スイッチ２９はオフとなる。これにより、差動増幅部２０Ａの動作が開始され、基準電圧生成部１０Ａで生成されたノードＮ１の基準電圧ＶＲＥＦがこの差動増幅部２０Ａに与えられる。そして、差動増幅部２０Ａの出力端子であるノードＮ３から、基準電圧ＶＲＥＦと同電位になるように調整された電圧ＶＲＥＧが出力される。電圧ＶＲＥＧは、平滑用の安定化容量４１に印加されてこの安定化容量４１を電圧ＶＲＥＧに充電するとともに、論理ブロック４０に電源電圧として供給される。
【００３４】
その後、クロック信号ＣＬＫが“Ｌ”に立ち下がると、信号Ｓ１は“Ｈ”となり、信号Ｓ４は“Ｌ”となり、信号Ｓ５は“Ｈ”となる。これにより、基準電圧生成部１０Ａと差動増幅部２０Ａの動作は停止し、ノードＮ３はハイ・インピーダンス状態となって、論理ブロック４０に対する電流は外付けの安定化容量４１から供給される。このような動作が、クロック信号ＣＬＫに従って繰り返される。
【００３５】
以上のように、この実施例２のレギュレータ回路は、停止状態から動作を開始するときに、まず基準電圧生成部１０Ａの動作を開始させてノードＮ１に基準電圧ＶＲＥＦを発生させた後、差動増幅部２０Ａの動作を開始させるためのタイミング回路（抵抗３３とキャパシタ３４による積分回路と、信号Ｓ１，Ｓ３の否定的論理和を信号Ｓ４として出力するＮＯＲゲート３５）を有している。これにより、差動増幅部２０Ａの動作が開始したときに、この差動増腹部２０Ａに直ちに基準電圧ＶＲＥＦを与えることができるので、実施例１と同様の利点に加えて、電圧ＶＲＥＧのレベル低下を軽減して更に安定した電圧ＶＲＥＧを出力することができるという利点がある。
【００３６】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、基準電圧生成部１０Ａや差動増幅部２０Ａ、およびスイッチを制御するタイミング回路の構成は、同様の機能を有する別の回路構成に置き換えることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１を示すレギュレータ回路の構成図である。
【図２】従来のレギュレータ回路の構成図である。
【図３】本発明の実施例２を示すレギュレータ回路の構成図である。
【図４】図３の動作を示す信号波形図である。
【符号の説明】
【００３８】
１０Ａ    基準電圧生成部
１１，１２，２２，２４    ＰＭＯＳ
１３，２１，２３，２５    ＮＭＯＳ
１４，１５，２７〜２９    スイッチ
２６，４１    安定化容量
３０    バイアス電圧発生部
３１，３２，３６    インバータ
３３    抵抗
３４    キャパシタ
３５    ＮＯＲゲート
４０    論理ブロック
【図１】
2007323114.tif 000003
【図２】
2007323114.tif 000004
【図３】
2007323114.tif 000005
【図４】
2007323114.tif 000006