(57)【要約】      （修正有）【課題】生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は，半導体層１０の第１トランジスタ形成領域１００ＨＶおよび第２トランジスタ形成領域２００ＬＶの上方の全面にシリコン酸化層と、シリコン窒化層を形成する工程と、第１トランジスタ形成領域１００ＨＶの第１ゲート絶縁層形成領域に形成されたシリコン酸化層およびシリコン窒化層を除去する工程と、熱酸化法により、第１膜厚の絶縁層を形成する工程と、シリコン窒化層を除去する工程と、シリコン酸化層を除去し、かつ、絶縁層をエッチングして、絶縁層の膜厚を第２膜厚から該第２膜厚より大きい第３膜厚として第１ゲート絶縁層３０を形成し、かつ、第２トランジスタ形成領域２００ＬＶに、第１ゲート絶縁層３０よりも膜厚が小さい第２ゲート絶縁層７０を形成する工程と、を含む。【選択図】      図１
2007073759.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層の第１トランジスタ形成領域および第２トランジスタ形成領域の上方の全面にシリコン酸化層を形成する工程と、
（Ｂ）前記シリコン酸化層の上方の全面にシリコン窒化層を形成する工程と、
（Ｃ）前記第１トランジスタ形成領域の第１ゲート絶縁層形成領域に形成された前記シリコン酸化層および前記シリコン窒化層を除去する工程と、
（Ｄ）前記第１トランジスタ形成領域の前記第１ゲート絶縁層形成領域に、熱酸化法により、第１膜厚の絶縁層を形成する工程と、
（Ｅ）前記シリコン窒化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン窒化層を除去する工程と、
（Ｆ）前記シリコン酸化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン酸化層を除去し、かつ、前記ウェットエッチングにより前記絶縁層をエッチングして、前記絶縁層の膜厚を前記第１膜厚から該第１膜厚より小さい第２膜厚とする工程と、
（Ｇ）熱酸化法により、前記絶縁層の膜厚を前記第２膜厚から該第２膜厚より大きい第３膜厚として第１ゲート絶縁層を形成し、かつ、前記第２トランジスタ形成領域に、前記第１ゲート絶縁層よりも膜厚が小さい第２ゲート絶縁層を形成する工程と、
（Ｈ）前記第１ゲート絶縁層の上方に第１ゲート電極を形成し、前記第２ゲート絶縁層の上方に第２ゲート電極を形成する工程と、
（Ｉ）前記第１トランジスタ形成領域に第１ソース領域および第１ドレイン領域を形成し、前記第２トランジスタ形成領域に第２ソース領域および第２ドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記（Ｆ）工程において、
前記シリコン酸化層の前記半導体層に対するエッチング選択比は、前記絶縁層の前記半導体層に対するエッチング選択比より大きい、半導体装置の製造方法。
【請求項３】
請求項２において、
シリコン酸化層は、シリコン酸化窒化物からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このような技術として、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する方法がある（例えば特開２００３−２５８１２０号公報参照）。
【特許文献１】特開２００３−２５８１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置の製造方法は、
（Ａ）半導体層の第１トランジスタ形成領域および第２トランジスタ形成領域の上方の全面にシリコン酸化層を形成する工程と、
（Ｂ）前記シリコン酸化層の上方の全面にシリコン窒化層を形成する工程と、
（Ｃ）前記第１トランジスタ形成領域の第１ゲート絶縁層形成領域に形成された前記シリコン酸化層および前記シリコン窒化層を除去する工程と、
（Ｄ）前記第１トランジスタ形成領域の前記第１ゲート絶縁層形成領域に、熱酸化法により、第１膜厚の絶縁層を形成する工程と、
（Ｅ）前記シリコン窒化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン窒化層を除去する工程と、
（Ｆ）前記シリコン酸化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン酸化層を除去し、かつ、前記ウェットエッチングにより前記絶縁層をエッチングして、前記絶縁層の膜厚を前記第１膜厚から該第１膜厚より小さい第２膜厚とする工程と、
（Ｇ）熱酸化法により、前記絶縁層の膜厚を前記第２膜厚から該第２膜厚より大きい第３膜厚として第１ゲート絶縁層を形成し、かつ、前記第２トランジスタ形成領域に、前記第１ゲート絶縁層よりも膜厚が小さい第２ゲート絶縁層を形成する工程と、
（Ｈ）前記第１ゲート絶縁層の上方に第１ゲート電極を形成し、前記第２ゲート絶縁層の上方に第２ゲート電極を形成する工程と、
（Ｉ）前記第１トランジスタ形成領域に第１ソース領域および第１ドレイン領域を形成し、前記第２トランジスタ形成領域に第２ソース領域および第２ドレイン領域を形成する工程と、を含む。
【０００５】
この半導体装置の製造方法では、前記（Ｅ）工程において、前記シリコン窒化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン窒化層を除去する。これにより、例えば、絶縁層をレジスト層により覆ってから、シリコン窒化層を除去するような場合に比べ、製造工程を削減することができる。さらに、この半導体装置の製造方法では、前記（Ｆ）工程において、前記シリコン酸化層および前記絶縁層を露出させた状態で、ウェットエッチングにより前記シリコン酸化層を除去する。これにより、例えば、絶縁層をレジスト層により覆ってから、シリコン酸化層を除去するような場合に比べ、製造工程を削減することができる。以上のことから、この半導体装置の製造方法によれば、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
本発明に係る半導体装置の製造方法において、
前記（Ｆ）工程において、
前記シリコン酸化層の前記半導体層に対するエッチング選択比は、前記絶縁層の前記半導体層に対するエッチング選択比より大きいことができる。
【０００８】
本発明に係る半導体装置の製造方法において、
シリコン酸化層は、シリコン酸化窒化物からなることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１０】
１．  まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
【００１１】
本実施形態に係る半導体装置は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコン基板などからなることができる。半導体装置には、第１トランジスタ形成領域１００ＨＶと、ストッパ領域１５０と、第２トランジスタ形成領域２００ＬＶと、第３トランジスタ形成領域３００ＭＶとが設けられている。第１トランジスタ形成領域１００ＨＶには、ｐ型の第１トランジスタ１００ｐが形成されている。第１トランジスタ１００ｐは、高電圧動作用の高耐圧トランジスタであることができる。第２トランジスタ形成領域２００ＬＶには、ｎ型の第２トランジスタ２００ｎが形成されている。第２トランジスタ２００ｎは、低電圧動作用の低耐圧トランジスタであることができる。第３トランジスタ形成領域３００ＭＶには、ｎ型の第３トランジスタ３００ｎが形成されている。第３トランジスタ３００ｎは、中電圧動作用の中耐圧トランジスタであることができる。
【００１２】
即ち、同一基板（同一チップ）に、ｐ型の第１トランジスタ（以下「高耐圧トランジスタ」ともいう）１００ｐと、ｎ型の第２トランジスタ（以下「低耐圧トランジスタ」ともいう）２００ｎと、ｎ型の第３トランジスタ（以下「中耐圧トランジスタ」ともいう）３００ｎと、が混載されている。なお、図１には３つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。また、各トランジスタの導電型も特に限定されない。例えば、図１の第１トランジスタ形成領域（以下「高耐圧トランジスタ形成領域」ともいう）１００ＨＶには、ｐ型高耐圧トランジスタ１００ｐに換えて、あるいは加えて、ｎ型高耐圧トランジスタを設けることができる。また、例えば、図１の第２トランジスタ形成領域（以下「低耐圧トランジスタ形成領域」ともいう）２００ＬＶには、ｎ型低耐圧トランジスタ２００ｎに換えて、あるいは加えて、ｐ型低耐圧トランジスタを設けることができる。図１の第３トランジスタ形成領域（以下「中耐圧トランジスタ形成領域」ともいう）３００ＭＶについても同様である。
【００１３】
以下、高耐圧トランジスタ形成領域１００ＨＶ、ストッパ領域１５０、低耐圧トランジスタ形成領域２００ＬＶ、および中耐圧トランジスタ形成領域３００ＭＶについて、具体的に説明する。
【００１４】
１．１．  まず、高耐圧トランジスタ形成領域１００ＨＶについて説明する。
【００１５】
高耐圧トランジスタ形成領域１００ＨＶには、ｐ型高耐圧トランジスタ１００ｐが形成されている。高耐圧トランジスタ形成領域１００ＨＶは、素子分離領域２０に囲まれている。素子分離領域２０により、高耐圧トランジスタ形成領域１００ＨＶと、ストッパ領域１５０とが分離される。
【００１６】
ｐ型高耐圧トランジスタ１００ｐは、第１ゲート絶縁層３０と、第３ゲート絶縁層５０と、第１ゲート電極３２と、サイドウォール絶縁層４６と、ｐ型の高濃度不純物層である第１ソース領域３４と、ｐ型の高濃度不純物層である第１ドレイン領域３６と、オフセット絶縁層３８と、ｐ型の低濃度不純物層４２と、ｎ型ウェル４４と、を含む。
【００１７】
第１ゲート絶縁層３０は、半導体層１０の上であって、ｎ型ウェル４４内のチャネル領域の上に設けられている。第３ゲート絶縁層５０は、オフセット絶縁層３８の上に形成されている。第１ゲート絶縁層３０は、第３ゲート絶縁層５０に挟まれて形成されている。第３ゲート絶縁層５０の膜厚は、第１ゲート絶縁層３０の膜厚よりも小さい。即ち、第１、第３ゲート絶縁層３０，５０によって、半導体層１０の表面から数えて２段の段差が形成されている。高耐圧トランジスタ１００ｐの第３ゲート絶縁層５０は、中耐圧トランジスタ３００ｎの第３ゲート絶縁層５０と同一の工程で形成される。
【００１８】
第１、第３ゲート絶縁層３０，５０の上には、第１ゲート電極３２およびサイドウォール絶縁層４６が形成されている。サイドウォール絶縁層４６は、第１ゲート電極３２の側方に形成されている。
【００１９】
第１ソース領域３４および第１ドレイン領域３６は、低濃度不純物層４２内の上部に形成されている。ｐ型の第１ソース領域３４および第１ドレイン領域３６では、ｐ型低濃度不純物層４２に比べ、不純物濃度を濃くすることができる。オフセット絶縁層３８は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層３８は、第１ソース領域３４と第１ゲート絶縁層３０下のチャネル領域との間、および、第１ドレイン領域３６と第１ゲート絶縁層３０下のチャネル領域との間に形成されている。オフセット絶縁層３８は、低濃度不純物層４２によって覆われている。
【００２０】
低濃度不純物層４２は、ｎ型ウェル４４内の上部に形成されている。低濃度不純物層４２は、第１ソース領域３４および第１ドレイン領域３６の全てと重なっており、第１ソース領域３４および第１ドレイン領域３６よりも深く形成されている。即ち、低濃度不純物層４２は、第１ソース領域３４および第１ドレイン領域３６を内包している。ｎ型ウェル４４は、半導体層１０内の上部に形成されている。ｎ型ウェル４４は、低濃度不純物層４２、第１ソース領域３４、および第１ドレイン領域３６を内包している。ｎ型ウェル４４は、高耐圧トランジスタ形成領域１００ＨＶおよびストッパ領域１５０に形成されている。
【００２１】
１．２．  次に、ストッパ領域１５０について説明する。
【００２２】
ストッパ領域１５０は、高耐圧トランジスタ形成領域１００ＨＶと中耐圧トランジスタ形成領域３００ＭＶとの間に設けられている。なお、図示はしないが、ストッパ領域１５０は、高耐圧トランジスタ形成領域１００ＨＶと低耐圧トランジスタ形成領域２００ＬＶとの間に設けられていても良い。ストッパ領域１５０と高耐圧トランジスタ形成領域１００ＨＶとの境界、および、ストッパ領域１５０と中耐圧トランジスタ形成領域３００ＭＶとの境界には、素子分離領域２０が設けられている。なお、図示はしないが、ストッパ領域１５０と低耐圧トランジスタ形成領域２００ＬＶとの境界には、素子分離領域２０が設けられていても良い。ストッパ領域１５０には、ｎ型の高濃度不純物層９０、ｎ型の低濃度不純物層９２、およびｎ型ウェル４４が設けられている。低濃度不純物層９２は、高濃度不純物層９０を内包している。ｎ型ウェル４４は、低濃度不純物層９２および高濃度不純物層９０を内包している。
【００２３】
１．３．  次に、低耐圧トランジスタ形成領域２００ＬＶについて説明する。
【００２４】
低耐圧トランジスタ形成領域２００ＬＶには、ｎ型低耐圧トランジスタ２００ｎが設けられている。低耐圧トランジスタ形成領域２００ＬＶは、素子分離領域２０に囲まれている。
【００２５】
ｎ型低耐圧トランジスタ２００ｎは、第２ゲート絶縁層７０と、第２ゲート電極７２と、サイドウォール絶縁層８６と、ｎ型低濃度不純物層８２と、ｎ型の高濃度不純物層である第２ソース領域７４と、ｎ型の高濃度不純物層である第２ドレイン領域７６と、ｐ型ウェル８０と、を含む。図１に示す例では、ｎ型低耐圧トランジスタ２００ｎは、ＬＤＤ（Lightly Doped Drain）構造を有している。
【００２６】
第２ゲート絶縁層７０は、ｐ型ウェル８０内のチャネル領域の上に設けられている。第２ゲート絶縁層７０の膜厚は、中耐圧トランジスタ３００ｎの第３ゲート絶縁層５０の膜厚よりも小さい。第２ゲート電極７２およびサイドウォール絶縁層８６は、第２ゲート絶縁層７０の上に形成されている。サイドウォール絶縁層８６は、第２ゲート電極７２の側方に形成されている。低濃度不純物層８２、第２ソース領域７４、および第２ドレイン領域７６は、ｐ型ウェル８０内の上部であって、第２ゲート絶縁層７０下のチャネル領域と素子分離領域２０との間に形成されている。低濃度不純物層８２は、第２ソース領域７４および第２ドレイン領域７６よりも浅く形成されている。低濃度不純物層８２は、サイドウォール絶縁層８６の下方に形成されている。ｎ型低濃度不純物層８２では、ｎ型の第２ソース領域７４および第２ドレイン領域７６に比べ、不純物濃度を薄くすることができる。ｐ型ウェル８０は、半導体層１０内の上部に形成されている。ｐ型ウェル８０は、低濃度不純物層８２、第２ソース領域７４、および第２ドレイン領域７６を内包している。
【００２７】
１．４．  次に、中耐圧トランジスタ形成領域３００ＭＶについて説明する。
【００２８】
中耐圧トランジスタ形成領域３００ＭＶには、ｎ型中耐圧トランジスタ３００ｎが設けられている。中耐圧トランジスタ形成領域３００ＭＶは、素子分離領域２０に囲まれている。
【００２９】
ｎ型中耐圧トランジスタ３００ｎは、第３ゲート絶縁層５０と、第３ゲート電極５２と、サイドウォール絶縁層６６と、ｎ型低濃度不純物層６２と、ｎ型の高濃度不純物層である第３ソース領域５４と、ｎ型の高濃度不純物層である第３ドレイン領域５６と、ｐ型ウェル６０と、を含む。図１に示す例では、ｎ型中耐圧トランジスタ３００ｎは、ＬＤＤ（Lightly Doped Drain）構造を有している。
【００３０】
第３ゲート絶縁層５０は、ｐ型ウェル６０内のチャネル領域の上に設けられている。第３ゲート絶縁層５０の膜厚は、高耐圧トランジスタ１００ｐの第１ゲート絶縁層３０の膜厚よりも小さい。第３ゲート電極５２およびサイドウォール絶縁層６６は、第３ゲート絶縁層５０の上に形成されている。サイドウォール絶縁層６６は、第３ゲート電極５２の側方に形成されている。低濃度不純物層６２、第３ソース領域５４、および第３ドレイン領域５６は、ｐ型ウェル６０内の上部であって、第３ゲート絶縁層５０下のチャネル領域と素子分離領域２０との間に形成されている。低濃度不純物層６２は、第３ソース領域５４および第３ドレイン領域５６よりも浅く形成されている。低濃度不純物層６２は、サイドウォール絶縁層６６の下方に形成されている。ｎ型低濃度不純物層６２では、ｎ型の第３ソース領域５４および第３ドレイン領域５６に比べ、不純物濃度を薄くすることができる。ｐ型ウェル６０は、半導体層１０内の上部に形成されている。ｐ型ウェル６０は、低濃度不純物層６２、第３ソース領域５４、および第３ドレイン領域５６を内包している。
【００３１】
２．  次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図１４は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図１４は、それぞれ図１に示す断面図に対応している。
【００３２】
（１）まず、半導体層１０の上の全面に、例えば熱酸化法によりシリコン酸化層（図示せず）を形成する。次に、シリコン酸化層の上の全面に、例えばＣＶＤ法によりシリコン窒化層（図示せず）を形成する。次に、シリコン窒化層の上に、所定のパターンのレジスト層（図示せず）を形成する。次に、レジスト層をマスクとして、ｎ型の不純物イオンを半導体層１０に注入する。これにより、図２に示すように、高耐圧トランジスタ形成領域１００ＨＶおよびストッパ領域１５０におけるｎ型ウェル４４の不純物が注入される。次に、レジスト層を除去する。次に、ｎ型ウェル４４についてドライブインを行う。
【００３３】
（２）次に、図２に示すように、例えばＳＴＩ法などにより、オフセット絶縁層３８および素子分離領域２０を形成する。本工程において、上述したシリコン酸化層（図示せず）およびシリコン窒化層（図示せず）は除去されることができる。
【００３４】
（３）次に、図２に示すように、半導体層１０の上の全面に、例えば熱酸化法によりシリコン酸化層１２を形成する。シリコン酸化層１２の膜厚は、３．５ｎｍ〜１５ｎｍとすることが好ましい。例えば、シリコン酸化層１２の膜厚が、３．５ｎｍより小さいと、後述するシリコン窒化層１４をエッチングする工程において、シリコン酸化層１２がエッチングストッパとしての機能を果たせなくなる場合がある。また、例えば、シリコン酸化層１２の膜厚が、１５ｎｍより大きいと、後述するシリコン酸化層１２をエッチングする工程（図１１参照）において、絶縁層２９の膜厚（第２膜厚）のばらつきが増加し、延いては、最終的に形成される第１ゲート絶縁層３０の膜厚のばらつきがデバイス設計上の許容範囲を超える場合がある。
【００３５】
シリコン酸化層１２は、少なくともシリコンを含む酸化物からなる。シリコン酸化層１２は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン酸化窒化物（ＳｉＯＮ）などからなることができる。
【００３６】
（４）次に、シリコン酸化層１２の上に、所定のパターンのレジスト層（図示せず）を形成する。次に、このレジスト層をマスクとして、ｎ型の不純物イオンを半導体層１０に注入する。これにより、図３に示すように、ストッパ領域１５０の低濃度不純物層９２が形成される。その後、レジスト層を除去する。
【００３７】
次に、図３に示すように、シリコン酸化層１２の上に、所定のパターンのレジスト層Ｒ１を形成する。次に、レジスト層Ｒ１をマスクとして、ｐ型の不純物イオンを半導体層１０に注入する。これにより、高耐圧トランジスタ形成領域１００ＨＶの低濃度不純物層４２が形成される。その後、レジスト層Ｒ１を除去する。
【００３８】
（５）次に、図４に示すように、シリコン酸化層１２の上の全面に、例えばＣＶＤ法によりシリコン窒化層１４を形成する。シリコン窒化層１４の膜厚は、例えば、１０ｎｍ〜５０ｎｍである。
【００３９】
（６）次に、図５に示すように、シリコン窒化層１４の上に、所定のパターンのレジスト層Ｒ２を形成する。レジスト層Ｒ２は、高耐圧トランジスタ形成領域１００ＨＶにおいて、第１ゲート絶縁層３０が形成される領域の上方に開口部を有するように形成される。次に、図５に示すように、レジスト層Ｒ２をマスクとして、シリコン窒化層１４をエッチングする。その後、レジスト層Ｒ２を除去する。
【００４０】
（７）次に、図６に示すように、シリコン窒化層１４をマスクとして、シリコン酸化層１２をエッチングする。
【００４１】
（８）次に、図７に示すように、上述した工程により選択的に形成されたシリコン窒化層１４およびシリコン酸化層１２をマスクとして、開口部から露出している半導体層１０の表面を熱酸化することにより、第１膜厚の絶縁層２９を形成する。絶縁層２９は、高耐圧トランジスタ形成領域１００ＨＶにおける第１ゲート絶縁層３０の形成領域に形成される。絶縁層２９の膜厚（第１膜厚）は、例えば８０ｎｍである。絶縁層２９の膜厚（第１膜厚）は、以下の工程において生じる絶縁層２９の膜厚の減少分と増加分を考慮して、最終的に第１ゲート絶縁層３０が所望の膜厚（例えば７０ｎｍ）となるように、適宜設定されることができる。
【００４２】
（９）以上の工程により、シリコン窒化層１４の表面にシリコン酸化層（図示せず）が形成される場合がある。そこで、必要に応じて、シリコン窒化層１４および絶縁層２９を露出させた状態で、ウェットエッチングにより、シリコン窒化層１４の表面に形成されたシリコン酸化層を除去することができる。このとき、このウェットエッチングにより絶縁層２９はエッチングされて、絶縁層２９の膜厚（第１膜厚）は減少する。本工程後の絶縁層２９の膜厚（第１膜厚）は、例えば７５ｎｍである。ウェットエッチングのエッチング液としては、例えば希フッ酸、バッファードフッ酸などを用いることができる。
【００４３】
（１０）次に、図８に示すように、シリコン窒化層１４および絶縁層２９を露出させた状態で、ウェットエッチングによりシリコン窒化層１４を除去する。ウェットエッチングのエッチング液としては、例えば熱リン酸などを用いることができる。
【００４４】
（１１）次に、図９に示すように、シリコン酸化層１２の上に、所定のパターンのレジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、ｐ型の不純物イオンを半導体層１０に注入する。これにより、中耐圧トランジスタ形成領域３００ＭＶのｐ型ウェル６０が形成される。その後、レジスト層Ｒ３を除去する。
【００４５】
（１２）次に、図１０に示すように、シリコン酸化層１２の上に、所定のパターンのレジスト層Ｒ４を形成する。次に、レジスト層Ｒ４をマスクとして、ｐ型の不純物イオンを半導体層１０に注入する。これにより、低耐圧トランジスタ形成領域２００ＬＶのｐ型ウェル８０が形成される。その後、レジスト層Ｒ４を除去する。
【００４６】
（１３）次に、図１１に示すように、シリコン酸化層１２および絶縁層２９を露出させた状態で、ウェットエッチングによりシリコン酸化層１２を除去する。本工程において、このウェットエッチングにより絶縁層２９はエッチングされて、絶縁層２９の膜厚は、第１膜厚から、該第１膜厚より小さい第２膜厚となる。本工程後の絶縁層２９の膜厚（第２膜厚）は、例えば６２ｎｍである。ウェットエッチングのエッチング液としては、例えば希フッ酸、バッファードフッ酸などを用いることができる。
【００４７】
また、本工程において、シリコン酸化層１２の半導体層１０に対するエッチング選択比を、絶縁層２９の半導体層１０に対するエッチング選択比より大きくすることができる。これにより、シリコン酸化層１２を除去する際に生じる絶縁層２９の膜厚の減少を抑制することができ、延いては、最終的に形成される第１ゲート絶縁層３０の膜厚のばらつきを抑えることができる。具体的には、例えば、シリコン酸化層１２として、シリコン酸化窒化物からなる層を用いて、エッチング液として、熱リン酸を用いることができる。この場合において、絶縁層２９の半導体層１０に対するエッチング選択比は、例えば２７となる。
【００４８】
（１４）次に、図１２に示すように、熱酸化法により全面を酸化して、第２絶縁層４９を形成する。第２絶縁層４９の膜厚は、例えば１５ｎｍである。本工程において、絶縁層２９の膜厚（第２膜厚）は増加する。本工程後の絶縁層２９の膜厚（第２膜厚）は、例えば７０ｎｍである。
【００４９】
（１５）次に、図１３に示すように、絶縁層２９および第２絶縁層４９の上に、所定のパターンのレジスト層Ｒ５を形成する。次に、レジスト層Ｒ５をマスクとして、第２絶縁層４９をウェットエッチングする。これにより、第２絶縁層４９がパターニングされる。本工程において、図１３に示すように、絶縁層２９の表面は、レジスト層Ｒ５および第２絶縁層４９により覆われている。このため、本工程のウェットエッチングによって絶縁層２９にエッチングダメージが入るのを防ぐことができる。その後、レジスト層Ｒ５を除去する。
【００５０】
（１６）次に、図１４に示すように、熱酸化法により全面を酸化して、第２ゲート絶縁層７０を形成する。第２ゲート絶縁層７０の膜厚は、例えば３．５ｎｍである。このとき、絶縁層２９の膜厚は、前記第２膜厚から、該第２膜厚より大きい第３膜厚となる。これにより、第１ゲート絶縁層３０が形成される。第１ゲート絶縁層３０の膜厚（第３膜厚）は、例えば７０ｎｍである。また、同様に、第２絶縁層４９の膜厚が増加することにより、第３ゲート絶縁層５０が形成される。第３ゲート絶縁層５０の膜厚は、例えば１６．５ｎｍである。
【００５１】
（１７）次に、図１に示すように、高耐圧トランジスタ１００ｐの第１ゲート絶縁層３０、第３ゲート絶縁層５０の一部の上に第１ゲート電極３２を形成する。また、低耐圧トランジスタ２００ｎの第２ゲート絶縁層７０の上に第２ゲート電極７２を形成する。また、中耐圧トランジスタ３００ｎの第３ゲート絶縁層５０の上に第３ゲート電極５２を形成する。第１〜第３ゲート電極３２，７２，５２は、例えばＣＶＤ法などにより形成される。第１〜第３ゲート電極３２，７２，５２としては、例えばポリシリコンなどを用いることができる。第１〜第３ゲート電極３２，７２，５２は、公知のリソグラフィ技術およびエッチング技術を用いてパターニングされる。
【００５２】
（１８）次に、所定のパターンのレジスト層（図示せず）を形成し、このレジスト層をマスクとして、ｎ型の不純物イオンを低耐圧トランジスタ形成領域２００ＬＶおよび中耐圧トランジスタ形成領域３００ＭＶにおける半導体層１０の所定の領域に注入する。これにより、図１に示すように、低濃度不純物層６２，８２が形成される。その後、レジスト層を除去する。
【００５３】
（１９）次に、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、第１〜第３ゲート電極３２，７２，５２の側方に、それぞれサイドウォール絶縁層４６，６６，８６を形成する。この異方性エッチングにより、図１に示すように、第２ゲート絶縁層７０がパターニングされる。
【００５４】
（２０）次に、所定のパターンを有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、ｎ型の不純物イオンを低耐圧トランジスタ形成領域２００ＬＶおよび中耐圧トランジスタ形成領域３００ＭＶにおける半導体層１０の所定の領域に注入する。これにより、図１に示すように、第２、第３ソース領域７４，５４および第２、第３ドレイン領域７６，５６が形成される。その後、レジスト層を除去する。同様にして、高耐圧トランジスタ形成領域１００ＨＶにおける半導体層１０の所定の領域に、第１ソース領域３４および第１ドレイン領域３６を形成する。次に、半導体層１０に熱処理を施すことにより、不純物を活性化させて、熱拡散させる。
【００５５】
以上の工程によって、本実施形態に係る半導体装置を製造することができる。
【００５６】
３．  本実施形態に係る半導体装置の製造方法では、シリコン窒化層１４および絶縁層２９を露出させた状態で、ウェットエッチングによりシリコン窒化層１４を除去する（図８参照）。これにより、例えば、絶縁層２９をレジスト層により覆ってから、シリコン窒化層１４を除去するような場合に比べ、製造工程（具体的にはリソグラフィ工程）を削減することができる。さらに、本実施形態に係る半導体装置の製造方法では、シリコン酸化層１２および絶縁層２９を露出させた状態で、ウェットエッチングによりシリコン酸化層１２を除去する（図１１参照）。これにより、例えば、絶縁層２９をレジスト層により覆ってから、シリコン酸化層１２を除去するような場合に比べ、製造工程（具体的にはリソグラフィ工程）を削減することができる。以上のことから、本実施形態に係る半導体装置の製造方法によれば、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【００５７】
また、本実施形態に係る半導体装置によれば、絶縁層２９の膜厚を、第１膜厚から第３膜厚と変化させて、各膜厚を制御することにより、最終的に所望の膜厚を有する第１ゲート絶縁層３０を得ることができる。
【００５８】
４．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【００５９】
例えば、上述した例では、同一基板（同一チップ）に、高耐圧トランジスタ（第１トランジスタ）と、低耐圧トランジスタ（第２トランジスタ）と、中耐圧トランジスタ（第３トランジスタ）と、が混載されている場合について説明した。しかしながら、例えば、低耐圧トランジスタまたは中耐圧トランジスタを、同一基板に、高耐圧トランジスタと混載しないこともできる。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図８】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図９】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図１０】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図１１】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図１２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図１３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図１４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【符号の説明】
【００６１】
１０  半導体層、１２  シリコン酸化層、１４  シリコン窒化層、２０  素子分離領域、２９  絶縁層、３０  第１ゲート絶縁層、３２  第１ゲート電極、３４  第１ソース領域、３６  第１ドレイン領域、３８  オフセット絶縁層、４２  低濃度不純物層、４４  ｎ型ウェル、４６  サイドウォール絶縁層、４９  第２絶縁層、５０  第３ゲート絶縁層、５２  第３ゲート電極、５４  第３ソース領域、５６  第３ドレイン領域、６０  ｐ型ウェル、６２  低濃度不純物層、６６  サイドウォール絶縁層、７０  第２ゲート絶縁層、７２  第２ゲート電極、７４  第２ソース領域、７６  第２ドレイン領域、８０  ｐ型ウェル、８２  低濃度不純物層、８６  サイドウォール絶縁層、９０  高濃度不純物層、９２  低濃度不純物層、１００ｐ  高耐圧トランジスタ、１００ＨＶ  高耐圧トランジスタ形成領域、１５０  ストッパ領域、２００ｎ  低耐圧トランジスタ、２００ＬＶ  低耐圧トランジスタ形成領域、３００ｎ  中耐圧トランジスタ，３００ＭＶ  中耐圧トランジスタ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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