(57)【要約】【課題】製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた表示パネルを提供することを目的とする。【解決手段】入力信号をレベルシフトするために表示パネルＤＰ上に設けられるレベルシフタ回路Ｃ１であって、入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子と、その一対の電源端子間に接続されるスイッチング素子Ｗ２と、スイッチング素子Ｗ２の閾値Ｖｔｈに対応するバイアス電位に設定され、入力信号が容量結合により入力されたときにバイアス電位を入力信号に重畳してスイッチング素子Ｗ２のゲートに供給する入力端子ＩＴとを備え、スイッチング素子Ｗ２は表示パネルＤＰ上の画素スイッチング素子Ｗ１と同一の導電型であるレベルシフタ回路。【選択図】      図２
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【特許請求の範囲】
【請求項１】
入力信号をレベルシフトするために表示パネル上に設けられるレベルシフタ回路であって、
前記入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子と、
前記一対の電源端子間に接続されるレベルシフト用電界効果トランジスタと、
前記レベルシフト用電界効果トランジスタの閾値に対応するバイアス電位に設定され、前記入力信号が容量結合により入力されたときに前記入力信号に対応して前記バイアス電位から変化した電位を前記レベルシフト用電界効果トランジスタのゲートに供給する入力端子とを備え、
前記レベルシフト用電界トランジスタは前記画素スイッチング用電界効果トランジスタと同一の導電型であるレベルシフタ回路。
【請求項２】
前記入力電圧はＣＭＯＳレベルのロジック信号である請求項１記載のレベルシフタ回路。
【請求項３】
前記レベルシフト用電界効果トランジスタは前記画素スイッチング用電界効果トランジスタと同一の半導体材料から構成される請求項１記載のレベルシフタ回路。
【請求項４】
前記レベルシフト用電界効果トランジスタは、低温ポリシリコン薄膜トランジスタである請求項１記載のレベルシフタ回路。
【請求項５】
マトリクス状に配置される複数の表示画素および前記複数の表示画素にそれぞれ接続される複数の画素スイッチング用電界効果トランジスタを含む表示パネルと、
前記複数の表示画素の各行に対応する複数の画素スイッチング用電界効果トランジスタを駆動する駆動回路とを備え、
前記駆動回路は入力信号をレベルシフトするために表示パネル上に設けられるレベルシフタ回路を有し、
前記レベルシフタ回路は、
前記入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子、
前記一対の電源端子間に接続されるレベルシフト用電界効果トランジスタ、および
前記レベルシフト用電界効果トランジスタの閾値に対応するバイアス電位に設定され、前記入力信号が容量結合により入力されたときに前記入力信号に対応して前記バイアス電位から変化した電位を前記レベルシフト用電界効果トランジスタのゲートに供給する入力端子を含み、
前記レベルシフト用電界トランジスタは前記画素スイッチング用電界効果トランジスタと同一の導電型である表示パネル。
【請求項６】
前記駆動回路はさらに前記入力端子を前記バイアス電位に設定するバイアス回路および前記入力信号を前記入力端子に供給するキャパシタを前記表示パネルの外部に含む請求項５に記載の表示パネル。
【請求項７】
前記入力信号は、ＣＭＯＳレベルのロジック信号である請求項５に記載の表示パネル。
【請求項８】
前記レベルシフト用電界効果トランジスタおよび前記画素スイッチング用電界効果トランジスタは、低温ポリシリコン薄膜トランジスタである請求項５記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レベルシフタ回路、及びそのレベルシフタ回路を用いた表示パネル、特に、アクティブマトリクス方式で駆動を行う表示パネルに関する。
【背景技術】
【０００２】
一般的に、表示パネルは、複数の表示画素がマトリクス状に配置された有効表示部と、複数の表示画素が配列する行に沿って配置された複数の走査線と、複数の表示画素が配列する列に沿って配置された複数の信号線とを有している。
【０００３】
複数の走査線は走査線駆動回路に接続されている。走査線駆動回路は各走査線を介して行毎に表示画素を選択する。複数の信号線は信号線駆動回路に接続されている。信号線駆動回路は、各信号線を介して走査線駆動回路によって選択された行の表示画素に画像信号を供給する。
【０００４】
各表示画素は画素スイッチを有し、走査線によって選択された画素スイッチに対応した信号線によって、画像信号が印加される。
【０００５】
一方、ロジック信号の電位レベルを異なる電位レベルにシフトさせるレベルシフタ回路において、従来、スイッチ素子が用いられている。スイッチ素子を用いた構成では、異なる導電型のスイッチ素子を組み合せた回路構成が一般的である（特許文献１参照）。
【特許文献１】特開平９−１７２３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、異なる導電型のスイッチ素子を組み合せた回路構成のレベルシフタ回路を表示パネルに用いる場合、画素スイッチの導電型とは異なるスイッチの製造プロセスが増加するため、製造コストを抑えることが難しい場合があった。
【０００７】
本発明は上記の問題点に鑑みて成されたものであって、製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた表示パネルを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１態様によるレベルシフタ回路は、入力信号をレベルシフトするために表示パネル上に設けられるレベルシフタ回路であって、前記入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子と、前記一対の電源端子間に接続されるレベルシフト用電界効果トランジスタと、前記レベルシフト用電界効果トランジスタの閾値に対応するバイアス電位に設定され、前記入力信号が容量結合により入力されたときに前記入力信号に対応して前記バイアス電位から変化した電位を前記レベルシフト用電界効果トランジスタのゲートに供給する入力端子とを備え、前記レベルシフト用電界トランジスタは前記画素スイッチング用電界効果トランジスタと同一の導電型である。
【０００９】
本発明の第２態様による表示パネルは、マトリクス状に配置される複数の表示画素および前記複数の表示画素にそれぞれ接続される複数の画素スイッチング用電界効果トランジスタを含む表示パネルと、前記複数の表示画素の各行に対応する複数の画素スイッチング用電界効果トランジスタを駆動する駆動回路とを備え、前記駆動回路は入力信号をレベルシフトするために表示パネル上に設けられるレベルシフタ回路を有し、前記レベルシフタ回路は、前記入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子、前記一対の電源端子間に接続されるレベルシフト用電界効果トランジスタ、および前記レベルシフト用電界効果トランジスタの閾値に対応するバイアス電位に設定され、前記入力信号が容量結合により入力されたときに前記入力信号に対応して前記バイアス電位から変化した電位を前記レベルシフト用電界効果トランジスタのゲートに供給する入力端子を含み、前記レベルシフト用電界トランジスタは前記画素スイッチング用電界効果トランジスタと同一の導電型である。
【発明の効果】
【００１０】
この発明によれば、製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた表示パネルを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の一実施の形態に係る表示パネルについて図面を参照して説明する。本実施形態に係る表示パネルは、図１に示すような液晶表示パネルＤＰである。液晶表示パネルＤＰは、一対の電極基板であるアレイ基板１２、対向基板１４、及び、アレイ基板１２と対向基板１４との間に挟持された液晶層３を有している。
【００１２】
アレイ基板１２は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｇ（Ｇ１〜Ｇｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線ＳＬ（ＳＬ１〜ＳＬｎ）、並びにこれらゲート線Ｇおよびソース線ＳＬの交差位置近傍に配置され各々対応ゲート線Ｇを介して駆動されたときに対応ソース線ＳＬおよび対応画素電極ＰＥ間で導通する複数の画素スイッチング素子Ｗ１を有している。
【００１３】
各画素スイッチング素子Ｗ１は、画素スイッチング用電界効果トランジスタであって、本実施形態では、Ｐチャネル型の薄膜トランジスタである。画素スイッチング素子Ｗ１のゲート電極はゲート線Ｇに接続され、ソース−ドレインパスがソース線ＳＬおよび画素電極ＰＥ間に接続されている。
【００１４】
対向基板１４は、複数の画素電極ＰＥに対向して配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、配向膜（図示せず）でそれぞれ覆われている。各画素電極ＰＥおよび共通電極ＣＥは、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の一部である画素領域と共に表示画素ＰＸを構成する。
【００１５】
有効表示部１０Ａの周囲には、複数の画素スイッチング素子Ｗ１を行単位に導通させるように複数のゲート線Ｇ１〜Ｇｍを順次駆動するゲートドライバＧＤ、及び、各行の画素スイッチング素子Ｗ１が対応ゲート線Ｇの駆動によって導通する期間において画素電圧を複数のソース線ＳＬ１〜ＳＬｎにそれぞれ出力するソースドライバＳＤが配置されている。本実施形態では、液晶表示パネルＤＰは２つのゲートドライバＧＤ、ＧＤを有している。各ゲートドライバＧＤはゲート線Ｇ１〜Ｇｍそれぞれに接続され、ゲート線Ｇ１〜Ｇｍには２つのゲートドライバＧＤ、ＧＤによって両端から駆動信号が入力される。
【００１６】
アレイ基板１２は対向基板１４の端縁１４Ｅから延在する延在部１２Ａを有する。延在部１２Ａにはフレキシブル基板ＦＣを介して回路基板５が接続されている。回路基板５には、ゲートドライバＧＤ、ＧＤとソースドライバＳＤとを制御する制御回路ＣＣが配置されている。
【００１７】
制御回路ＣＣは、電源回路Ｃ２を有している。電源回路Ｃ２は第１キャパシタＣＰ１と、バイアス回路ＢＣとを有している。第１キャパシタＣＰ１には、ロジック信号が外部信号源ＳＳから第２バス配線ＢＷ２を介して入力される。本実施形態では、第１キャパシタＣＰ１に入力されるロジック信号は電圧振幅がＣ−ＭＯＳレベルの信号である。すなわち、図２及び図３に示すように、第１キャパシタＣＰ１には第２バス配線ＢＷ２を介して電圧振幅約３．３Ｖの信号が入力される。
【００１８】
第１キャパシタＣＰ１に入力されたロジック信号は、第１キャパシタＣＰ１によって容量結合されてバイアス回路ＢＣに入力される。バイアス回路ＢＣは、図２に示すように配置された抵抗器Ｒ３、Ｒ４、Ｒ５と、第２キャパシタＣＰ２とを有している。抵抗器Ｒ３及び抵抗器Ｒ４には、電源電圧ＶＤＤが印加された電源端子が直列に接続されている。抵抗器Ｒ３の一端は第１キャパシタＣＰ１と、電源回路Ｃ２の出力端子との間に接続されている。抵抗器Ｒ５及び第２キャパシタＣＰ２の一端は、それぞれ抵抗器Ｒ３の他端と抵抗器Ｒ４の一端との間に接続され、他端はアースされている。
【００１９】
本実施形態では、電圧源ＶＤＤは約１５.５Ｖで、抵抗器Ｒ３の抵抗値は３３０ＫΩ、抵抗器Ｒ４の抵抗値は１８ＫΩ、抵抗器Ｒ５の抵抗値は８２Ω、第２キャパシタＣＰ２の容量は０.１μＦである。したがってこのバイアス回路ＢＣを介した信号のバイアス電位Ｖｔｈは、ＶＤＤ×Ｒ５/（Ｒ４＋Ｒ５）で求められ、本実施形態の場合、約１２.７Ｖと設定される。バイアス回路ＢＣでバイアス電位に設定された電圧信号は、電源回路Ｃ２の出力信号として第１バス配線ＢＷ１を介してゲートドライバＧＤのレベルシフタ回路Ｃ１に出力される。
【００２０】
レベルシフタ回路Ｃ１は、第１バス配線ＢＷ１に接続された入力端子ＩＴを有し、バス配線ＢＷ１によって制御回路ＣＣの電源回路Ｃ２に接続されている。電源回路Ｃ２から出力された信号は、バス配線ＢＷ１を介してレベルシフタ回路Ｃ１の入力端子ＩＴに入力信号ＩＮＰとして入力される。
【００２１】
レベルシフタ回路Ｃ１は、さらにレベルシフト用の電界効果トランジスタとしてスイッチング素子Ｗ２を有している。本実施形態では、スイッチング素子Ｗ２はＰチャネル型の薄膜トランジスタである。
【００２２】
スイッチング素子Ｗ２のゲート電極は、入力端子ＩＴに接続されている。すなわち、入力端子ＩＴは、前記バイアス電位Ｖｔｈに設定され、ロジック信号が容量結合により入力されたときにロジック信号に対してバイアス電位から変化した電位が供給され、スイッチング素子Ｗ２の閾値電圧Ｖｔｈを下回るときにスイッチング素子Ｗ２はオン状態に制御され、ソース−ドレイン間が導通する。
【００２３】
スイッチング素子Ｗ２のソース電極とドレイン電極とは、電源回路Ｃ２に入力されたロジック信号の電圧振幅（３.３Ｖ）よりも大きい電源電圧が印加される一対の電源端子に接続されている。すなわち、スイッチング素子Ｗ２のドレイン電極には抵抗器Ｒ１を介してドレイン電圧ＶＳＳが印加され、ソース電極にはソース電圧ＶＤＤが印加されている。本実施形態では、ドレイン電圧ＶＳＳは約−６Ｖで、抵抗器Ｒ１の抵抗値は１０ｋΩである。
【００２４】
以上からスイッチング素子Ｗ２のソース−ドレイン間が導通した時は、ドレイン電極ＶＳＳに対する負電荷がゲート電極に加えられ、非導通時にはソース電圧ＶＤＤに対する正電荷がゲート電極に加えられる。スイッチング素子Ｗ２の閾値電圧Ｖｔｈは、電源回路Ｃ２からスイッチング素子Ｗ２のゲート電極に印加される信号のハイレベル（Ｈ）とローレベル（Ｌ）との間にある値となっている。
【００２５】
このとき、図３に示すように、第１キャパシタＣＰ１に入力されたロジック信号がハイレベルの時には、ゲート電極に印加される電圧がソース電圧ＶＳＳに対して閾値電圧Ｖｔｈ以上の値となりスイッチング素子Ｗ２のソース−ドレイン間が導通しない。第１キャパシタＣＰ１に入力されたロジック信号がローレベルの時には、スイッチング素子Ｗ２のゲート電極に印加される電圧がソース電圧ＶＤＤに対して閾値電圧Ｖｔｈ以下の値となるのでスイッチング素子Ｗ２のソース−ドレイン間は導通する。
【００２６】
すなわち、スイッチング素子Ｗ２のソース−ドレイン間が導通すると、レベルシフタ回路Ｃ１の出力信号ＯＵＴＰはソース電圧ＶＤＤと等しくなり、ソース−ドレイン間が導通しないときは、レベルシフタ回路Ｃ１の出力信号ＯＵＴＰはドレイン電圧ＶＳＳと等しくなる。この出力信号ＯＵＴＰは、クロック信号、スタートパルス、極性反転制御パルスとしてゲート線Ｇの駆動に用いられる。
【００２７】
また、制御回路ＣＣは、外部信号源ＳＳから入力される同期信号に基づいて発生される制御信号ＣＴＸ、および外部信号源ＳＳから入力される映像信号ＳｐをソースドライバＸＤに出力し、さらに共通電極ＣＥに印加される共通電圧Ｖcomを対向基板１４の共通電極ＣＥに対して出力する。制御回路ＣＣでは、外部信号源ＳＳから入力される同期信号に基づき映像信号を書き込むための期間が設定される。
【００２８】
ゲートドライバＧＤは、レベルシフタ回路Ｃ１により所定のタイミングで複数の表示画素ＰＸの行を順次選択するように複数のゲート線Ｇ１〜Ｇｍを順次駆動する。他方、ソースドライバＸＤはゲート線Ｇ１〜Ｇｍの各々が駆動される間に１行分の映像信号を映像レベルの画素電圧として出力する。１行分の画素電圧は対応する画素スイッチング素子Ｗ１を介して選択行の表示画素ＰＸに印加される。
【００２９】
上述したように、本実施形態において画素スイッチング素子Ｗ１とレベルシフタ回路Ｃ１のスイッチング素子Ｗ２とは同じ導電型である。したがって、本実施形態にかかる液晶表示パネルＤＰよれば、上記の様に、ゲートドライバＧＤがレベルシフタ回路Ｃ１を有することによって製造工程を増加させることがない。すなわち、製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた平面表示パネルを提供することができる。
【００３０】
次に、本発明の第２実施形態について説明する。第２実施形態に係る表示パネルは、画素スイッチング素子Ｗ１とレベルシフタ回路Ｃ１のスイッチング素子Ｗ２とがＮチャネル型であること、レベルシフタ回路Ｃ１の構成、及びバイアス回路ＢＣの構成以外は第１実施形態に係る液晶表示パネルＤＰと同様であるため、同一の構成には同一の符号を付して説明を省略する。
【００３１】
第１実施形態の場合と同様に、制御回路ＣＣは電源回路Ｃ２を有し、電源回路Ｃ２は第１キャパシタＣＰ１と、バイアス回路ＢＣとを有している。第１キャパシタＣＰ１には、電圧がＣ−ＭＯＳレベルのロジック信号、すなわち、図４及び図５に示すように、約３．３Ｖの信号が入力される。
【００３２】
第１キャパシタＣＰ１によって容量結合された信号は、バイアス回路ＢＣで所定の電位にバイアスされる。バイアス回路ＢＣは、図４に示すよう電圧ＶＳＳを印加する電圧源と、抵抗器Ｒ８とが直列に接続された構成である。本実施形態では、電圧源ＶＳＳは約−６Ｖで、抵抗器Ｒ８の抵抗値は３３０ＫΩで、バイアス回路ＢＣを介した信号はバイアス電位が約−６Ｖ（ＶＳＳ）に設定される。
【００３３】
バイアス回路ＢＣでバイアス電位に設定された信号は、電源回路Ｃ２の出力信号がバス配線ＢＷ１を介してゲートドライバＧＤのレベルシフタ回路Ｃ１に出力される。レベルシフタ回路Ｃ１は、第１バス配線ＢＷ１に接続された入力端子ＩＴを有し、入力端子ＩＴから電源回路Ｃ２の出力信号が入力信号ＩＮＮとして入力される。レベルシフタ回路Ｃ１は、さらにスイッチング素子Ｗ２を有している。スイッチング素子Ｗ２のゲート電極は、バス配線ＢＷ１に接続され、ソース電極にはソース電圧ＶＳＳが印加され、ドレイン電極には抵抗器Ｒ６を介してドレイン電圧ＶＤＤが印加されている。
【００３４】
本実施形態では、ドレイン電圧ＶＤＤは１５.５Ｖである。また、スイッチング素子Ｗ２は電界効果トランジスタであって、本実施形態ではＮチャネル型の薄膜トランジスタである。したがって、ゲート電極にソース電圧ＶＳＳに対する正電荷が加えられるとソース−ドレイン間が導通する。本実施形態では、スイッチング素子Ｗ２のゲート電極のバイアス電位もＶＳＳの約−６Ｖである。スイッチング素子Ｗ２の閾値電圧Ｖｔｈは電源回路Ｃ２からスイッチング素子Ｗ２のゲート電極に印加される信号のハイレベル（Ｈ）とローレベル（Ｌ）との間にある値となっている。
【００３５】
このとき、図５に示すように、第１キャパシタＣＰ１に入力されたロジック信号がハイレベル（Ｈ）の時には、スイッチング素子Ｗ２のゲート電極に印加される電圧が閾値電圧Ｖｔｈ以上の値となりスイッチング素子Ｗ２のソース−ドレイン間が導通する。第１キャパシタＣＰ１に入力されたロジック信号がローレベル（Ｌ）の時には、スイッチング素子Ｗ２のゲート電極に印加される電圧が閾値電圧Ｖｔｈ以下の値となるのでスイッチング素子Ｗ２のソース−ドレイン間は導通しない。
【００３６】
すなわち、スイッチング素子Ｗ２のソース−ドレイン間が導通すると、レベルシフタ回路Ｃ１の出力信号ＯＵＴＮはソース電圧ＶＳＳと等しくなり、ソース−ドレイン間が導通しないときは、レベルシフタ回路Ｃ１の出力信号ＯＵＴＮはドレイン電圧ＶＤＤと等しくなる。
【００３７】
本実施形態において、画素スイッチング素子Ｗ１とレベルシフタ回路Ｃ１のスイッチング素子Ｗ２とが同じ導電型である。したがって、本実施形態にかかる液晶表示パネルによっても第１実施形態と同様の効果を得ることができる。すなわち、製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた平面表示パネルを提供することができる。
【００３８】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００３９】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態に係る表示パネルとして液晶表示パネルを概略的に示す図。
【図２】図１に示すゲートドライバのレベルシフタ回路、及び制御回路の電源回路の一構成例を説明する図。
【図３】図２に示すレベルシフタ回路及び電源回路の一動作例を説明する図。
【図４】図１に示すゲートドライバのレベルシフタ回路、及び制御回路の電源回路の他の構成例を説明する図。
【図５】図４に示すレベルシフタ回路及び電源回路の他の動作例を説明する図。
【符号の説明】
【００４１】
ＤＰ…液晶表示パネル、Ｗ１…画素スイッチング素子、ＰＸ…表示画素、ＧＤ…ゲートドライバ、ＳＤ…ソースドライバ、Ｃ２…電源回路、ＢＣ…バイアス回路、ＶＤＤ…電圧源、Ｃ１…レベルシフタ回路、ＩＴ…入力端子、Ｗ２…スイッチング素子、Ｖｔｈ…閾値電圧、ＶＳＳ…電圧源、ＣＰ１…第１キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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