(57)【要約】【課題】成膜された半導体基板表面にパーティクルが付着したディフェクト層を残存させず、歩留まりを向上させることができる半導体素子の製造方法を提供する。【解決手段】半導体基板１１に成膜装置によって絶縁膜１２を成膜する半導体素子の製造方法であって、半導体基板１１に絶縁膜１２を目標膜厚ｄｔに成膜する際に、パーティクルを含有するディフェクト層１３の厚さ以上の余剰膜厚ｄａだけ厚く成膜し、その後、成膜された絶縁膜１２に表面除去処理を行うことで目標膜厚にする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に成膜装置によって絶縁膜を成膜する半導体素子の製造方法であって、
前記半導体基板に絶縁膜を目標膜厚に成膜する際に、パーティクルを含有するディフェクト層の厚さ以上の余剰膜厚だけ厚く成膜し、その後、成膜された前記絶縁膜に表面除去処理を行うことで目標膜厚にすることを特徴とする半導体素子の製造方法。
【請求項２】
前記表面除去処理が、ウェットエッチング、ドライエッチング、CMPのうちのいずれか１つであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記絶縁膜が、固体撮像素子の半導体基板上に形成されるゲート酸化膜であることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、半導体素子の製造プロセスにおいて、半導体基板上に、例えば酸化膜や窒化膜等の薄膜を形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
固体撮像素子等の半導体素子を製造するプロセスでは、CVD装置などの成膜装置によって半導体基板（ウエハ）表面に金属膜、金属シリサイド、酸化膜、窒化膜、などを成膜する。
【０００３】
【特許文献１】特開平５−１４４７７９号公報
【特許文献２】特開平５−３２６４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、成膜装置によって成膜を行うと、半導体基板の表面に、成膜装置のに浮遊した微小な塵埃（パーティクル）が付着してしまう。そして、このようなパーティクルを含有するディフェクト層が形成された半導体基板は欠陥として取り扱われ、歩留まりを低下させることとなり、改善の余地があった。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、成膜された半導体基板表面にパーティクルが付着したディフェクト層を残存させず、歩留まりを向上させることができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の上記目的は、半導体基板に成膜装置によって絶縁膜を成膜する半導体素子の製造方法であって、半導体基板に絶縁膜を目標膜厚に成膜する際に、パーティクルを含有するディフェクト層の厚さ以上の余剰膜厚だけ厚く成膜し、その後、成膜された絶縁膜に表面除去処理を行うことで目標膜厚にすることを特徴とする半導体素子の製造方法によって達成される。
【０００７】
本発明の半導体素子の製造方法は、パーティクルを含有するディフェクト層の厚さ以上の余剰膜厚を目標膜厚に加算した厚さで絶縁膜を成膜し、成膜された絶縁膜に表面除去処理を行うことによって絶縁膜の表面のディフェクト層を除去し、目標膜厚とするものである。ディフェクト層を除去することで、絶縁膜の表面をパーティクルの少ない正常な状態とすることができる。また、表面除去処理で除去される分を確保するために、予め余剰膜厚を加えた膜厚で成膜されるため、表面除去後に絶縁膜が目標とする膜厚より薄くなってしまうことを回避することができる。
したがって、本発明の半導体素子の製造方法は、半導体基板にパーティクルを含有するディフェクト層が残存することを防止でき、半導体素子を製造する際の歩留まりを向上させることができる。
【０００８】
上記表面除去処理が、ウェットエッチング、ドライエッチング、CMPのうちのいずれか１つであることが好ましい。
【０００９】
絶縁膜が、固体撮像素子の半導体基板上に形成されるゲート酸化膜であるとすれば、固体撮像素子を製造する際に歩留まりを向上させることができる。
【発明の効果】
【００１０】
本発明によれば、成膜された半導体基板表面にパーティクルが付着したディフェクト層を残存させず、歩留まりを向上させることができる半導体素子の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて詳しく説明する。本実施形態では、固体撮像素子の製造方法を一例に説明する。しかし、本発明にかかる半導体素子は、固体撮像素子に限定されず、CMOSなどの半導体素子に適用することができる。
【００１２】
図１は、本実施形態の固体撮像素子の半導体基板を説明する断面図である。
固体撮像素子は、不純物領域が形成された半導体基板１１にフォトダイオードなどの光電変換部と、光電変換部によって生じた電荷を転送するための電荷転送部とを備え、シリコン基板１１の表面にゲート絶縁膜が形成され、ゲート絶縁膜上に電荷転送電極と、遮光膜と、透明膜とを成膜し、光電変化部上にカラーフィルタ層と、オンチップマイクロレンズが形成されたレンズ層とが積層された構成である。また、固体撮像素子には、マイクロレンズに受光された光を光電変換部へ案内する層内レンズ層や、光電変換部上に設けられた柱状透明部材からなる光導波路が形成されていてもよい。図１では、半導体基板１１にゲート絶縁膜となる酸化膜１２が成膜された状態を模式的に示している。しかし、半導体基板に成膜する膜は、酸化膜に限定されず、電荷転送電極同士の間の層間絶縁膜やその他の絶縁膜に適用することができる。
【００１３】
本実施形態では、半導体基板１１の上に酸化膜１２を目標膜厚ｄｔが１０ｎｍ〜１０μｍとなるように成膜する。
【００１４】
酸化膜１２は、成膜装置によって成膜されている。成膜装置としては、例えば、ＣＶＤ装置を使用することができる。ＣＶＤ装置は、反応室内の支持台に半導体基板１１を配置し、反応室に原料ガスを供給するためのガス供給系と排気系とを備えている。ところで、半導体基板へ成膜を繰り返すと、徐々に反応管の壁面や排気配管の壁面に反応副生成物が堆積し、この堆積した物が剥がれ微小塵埃となり、反応室内に浮遊し、落下することで、半導体基板１１の表面にパーティクルとして付着することがある。
【００１５】
半導体基板１１に酸化膜１２をＣＶＤ装置で成膜すると、成膜された酸化膜１２の表面にパーティクルを含有するディフェクト層が形成されてしまうことがある。ここで、ディフェクト層とは、酸化膜１２の表面をパーティクルカウンターにより測定し、０．１μｍ以上のパーティクルが１０個以上ある層とする。本実施形態の半導体素子の製造方法では、成膜された酸化膜１２からディフェクト層を表面除去処理によって除去する。
【００１６】
次に、図２，３に基づいて、本実施形態の半導体素子の製造方法を説明する。
図２は、半導体基板に酸化膜を成膜する状態を説明する図である。図３は、成膜された酸化膜に表面除去処理を行った状態を説明する図である。
【００１７】
図２に示すように、半導体基板１１の表面（固体撮像素子の場合領域を構成する素子を形成する側の面）に、ＣＶＤ装置によって酸化膜１２を成膜する。このとき、ＣＶＤの条件としては、ＴＥＯＳ  ２５０ｓｃｃｍ、圧力０．４Ｔｏｒｒ、温度６８０℃とした。
【００１８】
半導体基板１１に成膜する酸化膜１２は、目標膜厚ｄｔに、余剰膜厚ｄａを加算した膜厚（つまり、ｄｔ＋ｄａ）で成膜される。理由としては、後述する表面除去処理によって酸化膜１２の膜厚が薄くなるため、表面除去処理によって除去される膜厚を確保する必要があるからである。また、成膜された酸化膜１２の表面にはパーティクルを含有するディフェクト層１３が形成されているものとする。ここで、本実施形態では、余剰膜厚ｄａを０．０１〜１μｍとし、ディフェクト層１３の厚さよりも厚い寸法とする。
【００１９】
図３に示すように、酸化膜１２に表面除去処理を行う。ここで、表面除去処理としては、ウェットエッチング、ドライエッチング、ＣＭＰのいずれか１つを行うことが好ましい。酸化膜１２に表面除去処理を行うことで、酸化膜１２の厚さを目標膜厚ｄｔとする。
【００２０】
本実施形態の場合には、表面除去処理前にパーティクルカウンタで計測したところ、酸化膜１２の表面のパーティクルが、４００個以上であったものが、表面除去処理後に、酸化膜１２の表面のパーティクルを５個程度にまで低減することができた。
【００２１】
上記実施形態のように、半導体素子の製造方法は、パーティクルを含有するディフェクト層の厚さ以上の余剰膜厚ｄａを目標膜厚ｄｔに加算した厚さで酸化膜（絶縁膜）１２を成膜し、成膜された酸化膜１２に表面除去処理を行うことによって酸化膜１２の表面のディフェクト層１３を除去し、目標膜厚ｄｔとするものである。ディフェクト層１３を除去することで、酸化膜１２の表面をパーティクルの少ない正常な状態とすることができる。また、表面除去処理で除去される分を確保するために、予め余剰膜厚ｄａを加えた膜厚で成膜されるため、表面除去後に酸化膜１２が目標とする膜厚より薄くなってしまうことを回避することができる。
したがって、本発明の半導体素子の製造方法は、半導体基板にパーティクルを含有するディフェクト層１３が残存することを防止でき、半導体素子を製造する際の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態の固体撮像素子の半導体基板を説明する断面図である。
【図２】半導体基板に酸化膜を成膜する状態を説明する図である。
【図３】成膜された酸化膜に表面除去処理を行った状態を説明する図である。
【符号の説明】
【００２３】
１１    半導体基板
１２    （酸化膜）絶縁膜
１３    ディフェクト層
【図１】
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【図２】
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【図３】
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