(57)【要約】      （修正有）【課題】ダイレクトデジタル合成（ＤＤＳ）技術を使用して、高精度な周波数および位相の制御並びに自動化された電極電圧の位相較正を達成することにより改善されたＬＩＮＡＣとこれを使用したＨＥイオン注入システムを開示する。【解決手段】ＤＤＳコントローラ１３０は、多段線形加速器を使用した注入処理において、加速器の各ステージ内のそれぞれの電極に対する電界の周波数および位相を同期させるために使用される。ＤＤＳコントローラは、電極の電界の位相を変調するためのデジタル位相合成（ＤＰＳ）回路１３８、および、デジタル周波数合成またはＤＦＳ１３４を使用して、それぞれのＤＰＳ回路に印加されるマスター周波数およびマスター位相をデジタル処理により合成するためのマスター発振器を含んでいる。各ステージのＲＦ電極の電圧の位相および振幅を自動的に較正するための方法も開示される。【選択図】図２
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【特許請求の範囲】
【請求項１】
初期的な質量およびエネルギーを有する帯電したイオンを経路に沿って導くために適したイオン源と、
前記イオンの前記質量およびエネルギーに基づいてイオンを選択するために前記イオン源の下流に配置された質量分析器と、
該質量分析器の下流に配置されるとともに、複数の加速ギャップおよびイオンを加速するための複数のＲＦ電極を含み、それぞれのステージが、少なくとも１つの前記ＲＦ電極と該ＲＦ電極に隣接した前記加速ギャップを有しており、それぞれの前記ＲＦ電極は、前記イオンを第２のエネルギーに加速する加速用交流電界を発生させるために適した加速器エネルギー源に作動的に関連している多段線形加速器と、
加工物を、加速された前記イオンが前記加工物に衝突するように配置するために適したエンドステーションと、
前記加速器エネルギー源に結合するとともに、前記多段線形加速器のそれぞれの前記ステージの電界の周波数および位相をデジタル処理により同期させるために適したダイレクトデジタル合成（ＤＤＳ）コントローラと、を含んでおり、
該ＤＤＳコントローラは、
それぞれの前記ＲＦ電極に印加される電圧の位相を変調するために、複数の前記ＲＦ電極のそれぞれに個別に結合された複数のデジタル位相合成（ＤＰＳ）回路と、
複数の前記ＤＰＳ回路に結合するとともに、それぞれの前記ＤＰＳ回路に印加されるマスター周波数およびマスター位相をデジタル処理により合成するために適したデジタル周波数合成回路（ＤＦＳ）と、を含むことを特徴とするイオン注入装置。
【請求項２】
前記ＤＤＳコントローラは、さらに、複数の前記ＤＰＳ回路の１つと、対応する複数の前記ＲＦ電極の１つとの間に接続された位相同期回路（ＰＬＬ）を含むことを特徴とする請求項１に記載のイオン注入装置。
【請求項３】
前記ＤＤＳコントローラは、さらに、前記マスター発振器と複数の前記ＤＰＳ回路の１つとの間に接続された位相同期回路（ＰＬＬ）を含むことを特徴とする請求項１に記載のイオン注入装置。
【請求項４】
前記ＤＤＳコントローラの複数の前記ＤＰＳ回路のそれぞれは、さらに、サンプル入力および位相オフセット値を受信するために適しているとともに、前記多段線形加速器のステージ内の前記ＲＦ電極のそれぞれに印加される電界の位相を変調するために適したデジタルストレージレジスタに接続された加算回路を含むことを特徴とする請求項１に記載のイオン注入装置。
【請求項５】
前記マスター発振器（ＤＦＳ）は、さらに、デジタルアキュムレータおよびルックアップテーブルを含んでおり、該デジタルアキュムレータおよびルックアップテーブルは、それぞれのサンプルの位相と対応する電圧の振幅とを相関付けることにより前記ルックアップテーブルから導出された、デジタル的に計算されたサンプルを再構成することにより、前記デジタルアキュムレータおよびルックアップテーブルに接続された前記ＤＰＳ回路のそれぞれに対してマスター周波数およびマスター位相を合成するために適していることを特徴とする請求項１に記載のイオン注入装置。
【請求項６】
前記アキュムレータは、加算回路を含んでおり、該加算回路は、サンプル入力を受信するために適しているとともに、該加算回路にフィードバック接続されたデジタルストレージレジスタに接続されていることを特徴とする請求項５に記載のイオン注入装置。
【請求項７】
前記マスター発振器（ＤＦＳ）は、さらに、複数の移相回路を含んでおり、該移送回路は、該移相回路に接続された前記ＤＰＳ回路のそれぞれに対してマスター周波数およびマスター移送をデジタル処理により合成するために適しているとともに、
前記マスター発振器の出力周波数を受信するために適したＤＰＳ回路、および、位相オフセット値を受信するために適したＤＰＳ回路と、
前記マスター発振器の出力周波数を受信するために適したＰＬＬ回路、該ＰＬＬ回路に接続されたＤＦＳ回路、該ＤＦＳ回路に接続されて前記ＰＬＬ回路に対して基準位相のフィードバックを発生する第１のＤＰＳ回路、および、前記ＤＦＳ回路に接続されて、前記ＲＦ電極に対して可変位相出力を発生するために位相オフセット入力を受信するために適した第２のＤＰＳ回路と、
位相オフセット値を受信するために適しており、かつ、前記ＤＰＳ回路が接続されるとともに、該ＤＰＳ回路のそれぞれに対してマスター周波数およびマスター位相をデジタル処理により合成するために適したルックアップテーブルに接続されており、該ルックアップテーブルは、それぞれのサンプルの位相と対応する電圧の振幅とを相関付けることにより前記ルックアップテーブルから導出された、デジタル的に計算されたサンプルを再構成するものである加算回路と、を含むことを特徴とする請求項６に記載のイオン注入装置。
【請求項８】
前記ＤＤＳコントローラは、前記マスター発振器および前記ＤＰＳ位相制御回路が、単一の集積回路内に集中的に配置されるように構成されていることを特徴とする請求項１に記載のイオン注入装置。
【請求項９】
前記ＤＤＳコントローラは、前記ＤＰＳ位相制御回路が、単一の集積回路内に集中的に配置されるように構成されていることを特徴とする請求項１に記載のイオン注入装置。
【請求項１０】
前記ＤＰＳ位相制御回路は、前記集積回路の周縁部における遅延変動を最小化するために均一に配置されていることを特徴とする請求項９に記載のイオン注入装置。
【請求項１１】
前記ＤＰＳ位相制御回路の出力レジスタは、前記集積回路の周縁部における遅延変動を最小化するために均一に配置されていることを特徴とする請求項１０に記載のイオン注入装置。
【請求項１２】
前記ＤＤＳコントローラは、前記ＤＰＳ回路が前記多段線形加速器のそれぞれのステージに局所的に分散されるように配置されており、それぞれのステージは、前記マスター発振器の出力周波数を受信するために適したＰＬＬ回路と、該ＰＬＬ回路に接続されて該ＰＬＬ回路に接続された基準位相のフィードバックを発生する第１のＤＰＳ位相オフセット回路と、前記ＰＬＬ回路に接続されるとともに前記ＲＦ電極に対して可変位相出力を発生するために適した第２のＤＰＳ回路とを含むことをを特徴とする請求項１に記載のイオン注入装置。
【請求項１３】
前記ＤＤＳコントローラは、前記ＤＰＳ位相制御回路が単一の集積回路内に集中的に配置されるように構成されており、前記ＤＤＳコントローラの出力信号用端子は、前記集積回路の周縁部に均一に配置されていることを特徴とする請求項１に記載のイオン注入装置。
【請求項１４】
前記ＤＤＳコントローラは、前記ＤＰＳ位相制御回路が単一の集積回路内に集中的に配置されるように構成されており、前記ＤＤＳコントローラの出力信号用端子は、前記集積回路の周縁部に均一に配置されているとともに、該出力信号用端子のそれぞれは、前記集積回路の周縁部において、共通のグランド端子または電源端子に隣接して配置されていることを特徴とする請求項１に記載のイオン注入装置。
【請求項１５】
前期ＤＤＳコントローラは、前記ＤＰＳ位相制御回路が単一の集積回路内に集中的に配置されるように構成されており、前記ＤＰＳの出力信号は、前記集積回路からの差動出力を含むことを特徴とする請求項１に記載のイオン注入装置。
【請求項１６】
位相検出器を使用したイオン注入装置の位相較正方法であって、
較正対象の電極電圧信号を受信して減衰させるステップと、
基準位相信号を受信して減衰させるステップと、
線形位相検出器を使用して、減衰された前記電極電圧信号と減衰された前記基準位相信号との間の位相差を検出するステップと、を含むことを特徴とする方法。
【請求項１７】
前記線形位相検出器から出力される信号をローパスフィルタリングし、位相誤差信号を供給するステップをさらに含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記電極電圧信号の振幅を検出し、電極電圧振幅信号を供給するステップをさらに含むことを特徴とする請求項１６に記載の方法。
【請求項１９】
前記線形位相検出器は、減衰された前記電極電圧信号と減衰された前記基準位相信号とを混合する二重平衡変調器を含むことを特徴とする請求項１６に記載の方法。
【請求項２０】
前記位相誤差信号は、コンピュータを使用した測定および制御システムにより測定されて、前記電極電圧信号の位相較正を実施することを特徴とする請求項１６に記載の方法。
【請求項２１】
前記電極電圧振幅信号は、コンピュータを使用した測定および制御システムにより測定されて、前記電極電圧信号の位相較正を実施することを特徴とする請求項１８に記載の方法。
【請求項２２】
前記位相誤差信号および前記電極電圧振幅信号は、コンピュータを使用した測定および制御システムにより測定されて、前記電極電圧信号の位相較正および電圧較正を実施することを特徴とする請求項１８に記載の方法。
【請求項２３】
前記コンピュータを使用した測定および制御システムは、前記電極電圧振幅信号をソフトウェアによって生成される指令信号とともに使用される数値に変換するアナログ−デジタル変換器を含んでおり、前記制御システムを使用して継続的な前記電極電圧振幅信号を反復的に測定し、前記指令信号の値を調整することによって、前記電極電圧信号の振幅補償を実施することを特徴とする請求項２２に記載の方法。
【請求項２４】
前記電極電圧信号の前記振幅補償は、較正点を含む既定の前記電極電圧振幅信号の値が達成されるまで継続されることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記既定の電極電圧信号の値および前記指令信号の値は、それぞれの電極において前記電極電圧の振幅を調整して、前記ＬＩＮＡＣの他の電極の電圧の振幅に関連する値を得るために、前記イオン注入システムの前記ＬＩＮＡＣの通常動作の間に使用される１つまたは複数の較正値を計算するために使用されることを特徴とする請求項２４に記載の方法。
【請求項２６】
イオン注入装置のための位相較正システムであって、
較正対象の電極電圧信号と、
該電圧電圧信号を減衰させる第１の減衰器と、
基準位相信号と、
該基準位相信号を減衰させる第２の減衰器と、
減衰された前記電極電圧信号と減衰された前記基準位相信号との間の位相差を検出する線形位相検出器と、を含むことを特徴とする位相較正システム。
【請求項２７】
前記線形位相検出器から出力される混合された信号をフィルタリングし、前記電極電圧信号と前記基準位相信号との間の前記位相差を表す位相誤差信号を供給するローパスフィルタをさらに含むことを特徴とする請求項２６に記載の位相較正システム。
【請求項２８】
前記電極電圧信号の振幅を検出するために適しているとともに、前記電極電圧信号の電圧振幅較正に使用するための電極電圧振幅信号を供給する電圧振幅検出器を含むことを特徴とする請求項２６に記載の位相較正システム。
【請求項２９】
前記線形位相検出器は、減衰された前記電極電圧信号と減衰された前記基準位相信号とを混合する二重平衡変調器を含むことを特徴とする請求項２６に記載の位相較正システム。
【請求項３０】
前記電極電圧信号の位相較正を実施するために、前記位相誤差信号は、コンピュータを使用した測定および制御システムにより測定されることを特徴とする請求項２６に記載の位相較正システム。
【請求項３１】
前記電極電圧振幅信号は、コンピュータを使用した測定および制御システムにより測定され、前記電極電圧信号の電圧振幅較正が実施されることを特徴とする請求項２８に記載の位相較正システム。
【請求項３２】
前記電圧振幅検出器は、前記電極電圧振幅信号を数値に変換するアナログ−デジタル変換器を含んでおり、前記電極電圧信号の振幅補償が実施されることを特徴とする請求項２６に記載の位相較正システム。
【請求項３３】
前記位相誤差信号および前記電極電圧振幅信号は、コンピュータを使用した測定および制御システムに接続され、前記電極電圧信号の位相較正および電圧較正が実施されることを特徴とする請求項２６に記載の位相較正システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、イオン注入システムに関し、より詳しくは、イオン注入システムの周波数および位相の制御並びに較正を、デジタル周波数合成法およびデジタル位相合成法を用いて改善された装置および方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、半導体に不純物をドーピングするためにイオン注入装置が使用される。高エネルギー（High Energy:ＨＥ）イオン注入装置は、例えばレトログレードウエルの製作において、基板への深注入のために使用される。このような深注入の典型的な注入エネルギーは、１．５ＭｅＶ（１００万電子ボルト）であるが、より低いエネルギーを使用することもできる。そのような注入装置は、典型的には、少なくとも３００ｋｅＶおよび７００ｋｅＶの間のエネルギーで注入を実施する。ＨＥイオン注入装置には、最大５ＭｅＶのエネルギーレベルでイオンビームを供給することができるものもあり、イオンを加速して、ウエハ上で必要とされるこのような高エネルギーレベルを達成するために、しばしばＬＩＮＡＣ（ＬＩＮｅａｒ  ＡＣｃｅｌｅｒａｔｏｒ（線形加速器））が使用される。
【０００３】
ＬＩＮＡＣは、通常は直線的に配列された加速アセンブリー（例えば、ステージまたはスライス）の連鎖からなる。イオンビームがＬＩＮＡＣにより加速され、半導体基板に照射されて、半導体基板またはウエハの表面にイオンが注入される場合、このプロセスを「イオン注入」と呼ぶ。
【０００４】
デジタル周波数合成（Digital Frequency Synthesis:ＤＦＳ）およびデジタル位相合成（Digital Phase Synthesis:ＤＰＳ）は、高精度かつ高再現性をもって連続波形を生成するための方法である。通信システムにおけるこれらの方法の使用は、１９７０年代の半ばにまで遡り、今日では、あらゆる通信速度における殆ど全てのモデムの必須のコンポーネントとなっている。これらの２つの方法は、しばしば総称してダイレクトデジタル合成（Direct Digital Synthesis:ＤＤＳ）と呼ばれる。この位相合成の強力な方法は、研究用の線形加速器にも応用されており、正確性に劣るアナログ制御システムに取って代わるか、または、重要な回路の機能を向上させてＬＩＮＡＣ制御システムを単純化し、また、それを実装するための物理的なサイズを低減するためのデジタル信号処理（Digital Signal Processing:ＤＳＰ）システムに組み込まれている。
【０００５】
しかしながら、イオン注入処理ツールとして使用されるＬＩＮＡＣにおいて、多数の電極位相を制御することには、研究用の加速器には無い困難が伴う。例えば、加速器システム全体における動作電極電圧の振幅および位相を表す特定のデータ群（「データセット」）を、複数の場所に配置された複数のツール上に再現し、また、そのデータセットを、そのツールに迅速に適用して完全な動作状態にする必要がある。特に、通常「連鎖（chained）」注入処理と呼ばれる処理において、同じ基板（例えば、ウエハ）に対して複数のイオン注入処理を施す場合、このデータセットを製造用のＬＩＮＡＣ上に迅速に再現することは、重要である。
【０００６】
加えて、現在、手動較正法が使用されているため、ＬＩＮＡＣを使用した２またはそれ以上の同様のイオン注入装置の間でデータセットを移行して実装し得る能力は、較正の間に多数の電極電圧の位相誤差の不変な「静的」成分をシステムから除去した際の正確性に左右される。このような手動による位相および振幅の較正は、較正処理の間の測定偏差の「人的要因」を招き、装置に固有の位相遅延誤差を発生させることになる。
【０００７】
図１には、ターミナル１２、ビームラインアセンブリー１４、およびエンドステーション１６を有する典型的な高エネルギーイオン注入装置１０が示されている。ターミナル１２は、高圧電源２２から電力が供給されるイオン源２０を含む。イオン源２０は、イオンビーム２４を生成し、このイオンビームは、ビームラインアセンブリー１４に供給される。イオンビーム２４は、次いで、エンドステーション１６中のターゲットウエハ３０に向けて導かれる。イオンビーム２４は、質量分析磁石２６および高周波（radio frequency:ＲＦ）ＬＩＮＡＣ２８を含むビームラインアセンブリー１４によって調整される。質量分析磁石２６は、適正な電荷対質量比を有するイオンのみをＬＩＮＡＣ２８に通過させるものである。ＬＩＮＡＣ２８は、一連の共振器モジュールまたは加速ステージ２８ａ〜２８ｎを含んでおり、それぞれの加速ステージは、イオンを、前段のステージから得たエネルギーからさらに加速または減速する。各加速ステージは、ＲＦ高電圧により個別に励起され、このＲＦ高電圧は、必要な平均電力を適切なレベルに維持するために、典型的には共振法により発生する。
【０００８】
高エネルギーイオン注入装置１０における線形加速器のステージ２８ａ〜２８ｎのそれぞれは、ＲＦ増幅器、共振器、および加速電極を含んでいる。例えば共振器は、イオン価数当たり１００万電子ボルトを超えるエネルギーまで、ビーム２４のイオンを加速するために、例えば１３．５６ＭＨｚの周波数において、約０〜１５０ｋＶのピーク−ピーク電圧で動作する。イオンビーム２４が様々な加速器モジュールまたはステージ２８を伝播するにつれて、イオンの一部は適正に加速されるが、その他の適正に加速されないイオンも生じる。イオン輸送における非効率性は、電極間の位相同期だけでなく、電極の位相較正の不正確さにより生じる誤差によって増大する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
例えば半導体製品のような加工物上に高エネルギーイオンを注入する間に、各電極の周波数および位相を高精度に制御する必要がある。製造環境では、イオン注入システムの加速器における電極電圧の振幅および位相を表すデータセットを、複数の場所に配置された複数のツール上に迅速に再現して完全な動作状態にすることが重要である。これは、「連鎖」注入処理の間に製造用ＬＩＮＡＣ上にデータセットを再現する場合、特に重要である。したがって、製造環境において、ダイレクトデジタル合成（ＤＤＳ）の利点を活用して改善されたＬＩＮＡＣベースの高エネルギーイオン注入装置、並びに、手動較正法に伴う誤差を回避するための自動位相較正および自動振幅較正の方法に対する要望がある。
【課題を解決するための手段】
【００１０】
本発明は、線形加速器を使用した高エネルギーイオン注入装置において、ダイレクトデジタル合成（ＤＤＳ）を使用して、周波数制御および位相制御の改善を達成するとともに、効率性を改善することに関する。本発明の目的は、さらに、部分的には、本明細書に開示される自動化された位相較正システムおよび位相較正方法を使用することにより達成される。ＤＤＳ制御システムは、マスター発振器においてデジタル周波数合成またはＤＦＳを使用し、また、多段加速器のそれぞれのＲＦ電極の電圧位相を制御および同期するために、デジタル位相合成またはＤＰＳを使用するものである。ＤＤＳ制御システムおよに本発明に係る較正方法によれば、イオンを効率的に制御してターゲットウエハに対して加速することにおける効率性が確保される。好ましくは、ＤＦＳ制御部およびＤＰＳ制御部は、単一の集積回路（チップ）実装を使用して集中化されていているものである。ただし、本明細書には、複数のマルチチップ構成および少数の分散型実装も開示されており、本発明に従って、他の実装を考慮することもできる。このように、本発明は、従来のイオン注入オ装置における制御装置および制御方法を大幅に改善するものである。
【００１１】
上述したように、製造環境におけるイオン注入装置で使用されるＬＩＮＡＣの多数の電極の位相制御には、いくつかの研究用の加速器には無い位相制御上の問題がある。例えば、全加速器システムに対する電極の作動電圧の振幅および位相を表す特定のデータ群（データセット）を、複数の場所における複数の装置上に容易に再現し、そのデータセットを、迅速にそれらの装置に適用して完全に動作可能なようにる必要がある場合がある。このデータセットを製造用のＬＩＮＡＣ上に迅速に再現することは、同じ基板（例えば、ウエハ）に対して複数のイオン注入処理が実施される場合（通常、「連鎖」注入処理と呼ばれる）、特に重要となる。
【００１２】
ＤＤＳは、電極の位相のデータセットを迅速かつ正確に変更して装置間でデータセットを整合させるための、特有の能力を有するものである。製造用のイオン注入処理装置においてＤＤＳを使用することの利点は、電極電圧の位相および振幅を較正するための自動化された方法と組み合わせ、較正処理の間の測定偏差の「人的要因」を排除して装置固有の位相遅延誤差を最小化することによって、一層確実なものとなる。
【００１３】
本発明の一実施形態では、イオン注入装置のＬＩＮＡＣに対する制御システムの可変位相遅延要素は、エネルギー源に結合されたＤＤＳコントローラとして実装されており、線形加速器のそれぞれのステージの電界の周波数および位相を同期するために適したものである。ＤＤＳコントローラは、複数のＲＦ電極の１つに個別に結合されて、それぞれの前記ＲＦ電極に印加される電界の位相を変調する複数のＤＰＳ回路を含んでいる。ＤＤＳコントローラは、さらに、デジタル周波数合成（ＤＦＳ）回路要素を駆動するマスター発振器（典型的には水晶発振器）を含んでおり、このＤＦＳ回路要素は、所望のＬＩＮＡＣ動作周波数における、各時刻における位相を表すｎビット２進値の連続的なストリームを生成するものである。ＤＦＳ回路要素は、複数のＤＰＳ回路に接続されており、それぞれのＤＰＳ回路に対してマスター周波数およびマスター位相をデジタル処理により合成するために適している。各ＤＰＳ回路は、多段線形加速器（ＬＩＮＡＣ）のステージのＲＦ電極を制御するものである。
【００１４】
本発明の別の態様では、ＤＤＳコントローラは、さらに、複数のＤＰＳ回路の１つと、対応する複数のＲＦ電極の１つとの間に接続された位相同期回路（ＰＬＬ）を含んでいる。
【００１５】
本発明のさらに別の態様では、マスター発振器は、それぞれのＤＰＳ回路に対してマスター周波数およびマスター位相をデジタル処理により合成するために適したデジタルアキュムレータおよびルックアップテーブルを含んでおり、その合成は、それぞれのサンプルの位相と対応する電圧の振幅とを関連付けることによりルックアップテーブルから導出された、デジタル的に計算されたサンプルを再構成することによって実行される。アキュムレータは、サンプル値を累算するための加算回路およびデジタルストレージレジスタを含むものであってもよい。
【００１６】
本発明のさらに別の態様では、ＤＰＳ位相制御回路は、単一のチップ内に集中的に配置されているものである。
【００１７】
本発明のさらなる態様に従って、ＤＰＳ位相制御回路またはＤＰＳ位相制御回路の出力レジスタは、チップの周縁部に均一に配置されているものである。
【００１８】
本発明の別の態様では、ＤＰＳ位相制御回路の出力信号は、チップの周縁部に均一に配置されるとともに、共通のグランド用端子または他の電源用端子によって隔てられているものである。
【００１９】
本発明のさらに別の態様では、ＤＤＳコントローラは、ＤＰＳ位相制御回路の出力信号は、チップからの差動出力を含むように構成されているものである。
【００２０】
本発明の別の態様において、イオン注入装置のための位相較正システムは、第１の減衰器に対する電極電圧信号入力と、第２の減衰器に対する基準位相信号入力とを有する位相検出器を含むものである。これらの信号は、（例えば、二重平衡混合器（ＤＢＭ）として実装されて、抵抗器によって終端された）線形位相検出器によって混合される。結果として出力される混合信号は、ローパスフィルタリングされて、電極電圧信号と基準信号との間の位相差を表す位相誤差信号が供給される。この較正システムは、さらに、電極電圧信号を受信して電極電圧信号の電圧較正に使用するための電極電圧振幅信号を供給する電圧振幅検出器を含んでいる。
【００２１】
本発明のさらに別の態様では、位相誤差信号および電極電圧信号は、電極電圧信号の位相較正および振幅補償を実施するために適したコンピュータを使用した測定および制御システムに接続されているものである。
【００２２】
したがって、位相較正は、位相較正システム、および、コンピュータを使用した測定および制御システムによって自律的に実施され、従来実施されていた手動較正において発生する可能性の高い誤差を解消するものである。したがって、ＨＥイオン出入システムは、本発明に係るＤＤＳ技術および較正方法を使用することによって、より正確かつ効率的に制御される。
【００２３】
上述した目的及び関連する目的を達成するために、本発明は、以下に詳細に説明され、また、添付特許請求の範囲に特に明示された特徴を含むものである。添付図面及び図面の説明には、本発明の特定の例示的な態様及び実施形態が詳細に記載されているが、これらは、本発明の原理を使用可能な様々な態様のごく一部を示すものである。本発明の他の態様、利点、及び新規な特徴は、以下に記載した本発明の詳細な説明を図面と共に考慮することによって、明らかになるであろう。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明を説明するが、以下の説明を通じて、同様の要素には同一の参照符号を付して参照する。多段線形加速器（ＬＩＮＡＣ）に基づく高エネルギーイオン注入システムにおけるＲＦ電極のデジタル周波数制御およびデジタル位相制御のために、ＤＤＳコントローラが設けらる。線形加速器の加速ステージにおいて、線形加速器中のイオンの損失を最小限に留めつつ所望の注入エネルギーを得られるように、個々の電極に印加される電圧の位相を高精度に制御するために、ＤＤＳ制御システムを使用することができる。ＤＤＳコントローラは、デジタル周波数合成（ＤＦＳ）およびデジタル位相合成（ＤＰＳ）を含んでおり、位相遅延誤差を最小化するために１チップ構成として実装されるものであってもよい。ＤＤＳコントローラは、差動出力を使用して、クロストークおよびその結果生じる位相の変動を最小化するものであってもよい。本発明は、さらに、自動化された位相較正装置および方法を含んでおり、それによって、電極電圧の制御をさらに改善するとともに、注入装置を既定の較正点で動作させるために使用できる較正値のデータセットを使用可能にするものである。
【００２５】
以下、本発明を、図面を参照しつつイオン注入装置と関連させて説明する。図２に、イオン注入装置１００を示す。このイオン注入装置は、図１に示す従来の注入装置との類似性を有しており、簡潔にするため不要な説明は省略する。イオン注入装置１００は、イオン源１０２、質量分析器１０４、線形加速器１１０、およびエンドステーション１２０を含む。イオン源１０２は、イオンビーム２４を発生させ、このイオンビームは、質量分析器１０４の質量分析磁石２６により、許容される質量およびエネルギーに調整される。質量分析磁石２６は、適正な電荷対質量比を有するイオンのみを、ＬＩＮＡＣ１１０へ通過させる。イオンビーム２４は、次いで、高周波（radio frequency:ＲＦ）線形加速器（ＬＩＮＡＣ）１１０により所望のエネルギー状態に加速される。イオンビーム２４は、次いで、エンドステーション１２０中のターゲット加工物またはウエハ３０に向けて導かれる。
【００２６】
ＬＩＮＡＣ１１０は、一連の加速ステージ２８ａ〜２８ｎを含んでおり、イオンがＬＩＮＡＣ１１０の全長を横断するにつれて、イオンビーム２４のイオンをより高いエネルギーレベルまで徐々に加速するものである。各加速ステージ２８ａ〜２８ｎは、典型的には共振法により発生したＲＦ高電圧により個別に励起される。
【００２７】
本発明に従って、ＬＩＮＡＣ１１０の加速ステージ２８ａ〜２８ｎは、ＤＤＳコントローラ１３０により制御される。ＤＤＳコントローラは、ＤＦＳ回路１３４中に実装されたマスター発振器（例えば、水晶発振器）を含み、このマスター発振器は、Ｎビットの位相ワードからなるマスター周波数信号１３６を、複数のＤＰＳ回路１３８または位相遅延要素に供給し、これらのＤＰＳ回路１３８または位相遅延要素は、マスター周波数信号１３６の位相を、各ステージ２８ａ〜２８ｎ中のＲＦ電極に対してそれぞれ個別に調整する。
【００２８】
特に、イオン注入装置１００におけるＬＩＮＡＣ１１０のための制御システム１３０の可変位相遅延要素１３８は、ＤＤＳとして実装されており、すなわち、マスター発振器の信号１３６は、デジタル周波数合成またはＤＦＳ回路要素１３４を駆動し、このＤＦＳ回路要素は、ＬＩＮＡＣの所望の動作周波数における、各時刻における位相を表すｎビット２進値の連続ストリームを発生させるものである。
【００２９】
図３には、ＬＩＮＡＣ３００のＮ段のステージが示されており、イオン３０４は、イオンビーム２４の一部として、これらのステージを通じて加速される。ＬＩＮＡＣ３００は、さらに、イオン源１２０および加速ステージ２８ａ〜２８ｎを含むＬＩＮＡＣ制御部３０１を含んでいる。それぞれの加速ステージ２８ａ〜２８ｎは、ＲＦ電極Ｅ1〜ＥNを含み、これらのＲＦ電極は、ＲＦ電極Ｅ1〜ＥNの１つに対する高電圧接続３３０を介して、可変位相制御回路３１０、ゲイン段階（または増幅器）３２０により個別に制御される。
【００３０】
図３に示すＬＩＮＡＣ３００において、イオン３０４が左から右へと弾道的に走行し、第１加速ギャップ（Ｇ1A）中に入ると、そこで、高電圧ＲＦ電極Ｅ1の瞬時電圧により加速（または減速）される。イオン３０４は、電極Ｅ1内を走行してギャップＧ1B中に入り、そこで、次のキャビティ間ドリフト管３４０の低電界領域に入る前に、ギャップＧ1Bに渡って存在する瞬時電圧の結果として、再び加速または減速される。イオン３０４は、全Ｎ段の加速ステージ２８ａ〜２８ｎを通じて伝播を続け、最終的に、元のエネルギー（Ｅ0）に各ギャップＧ1A〜ＧNBにおける瞬時電圧の総和を加えたエネルギーで近似できるエネルギーとなる。
ａ）ＥFINAL(N)＝Ｅ0＋（ｉ＝０-Ｎ）Σ（ＥGiA−ＥGiB）
（ただし、上記の式ａ）において、（ＥGiA−ＥGiB）の和は、ｉ＝０からｉ＝Ｎの範囲に渡ってとられる。）
【００３１】
イオン３０４に伝達されるエネルギーを最大化することが望ましい場合は、明らかに、イオン３０４が第１ギャップＧiAおよび第２ギャップＧiBで加速されている間、ＥGiAおよびＥGiB（電極Ｅiにおける電圧）を逆極性とし、それらの和の値が増大するようにすべきである。これを達成するには、電極ＥiにおけるＲＦ電圧の波形を時間ｔiだけ遅らせる必要があり、この時間ｔiは、近似的には直前の電極Ｅ(i-1)の中心から電極Ｅiまでの弾道走行時間である。イオンの弾道走行時間は、電極Ｅ(i-1)に対する電極Ｅi上の位相遅延として、非常に粗い近似により、次式で表すことができる。
ｂ）位相遅延＝φdi［度］〜３６０［度／サイクル］・ｆM［サイクル／秒］・ｔ［秒］
【００３２】
このようにして、一連の電極電圧ＶNおよび位相遅延φNによって、特定の初期イオンエネルギー、電荷、質量に対して、特定の最終的な全イオンエネルギーが得られると考えられる。ただし、実際には、実環境からの多くの影響によって、図４に示すように、ＲＦ電圧（Ｖi）の位相（φi）は、予測値とは異なるものになる。
【００３３】
例えば、図４には、イオン３０４がイオンビーム２４の一部として加速される別のＮ段ＬＩＮＡＣ４００が示されている。ＬＩＮＡＣ４００は、図３に示す注入装置３００と類似性を有しており、簡潔にするため不要な説明は省略する。ＬＩＮＡＣ４００は、さらに、制御部４０１を含んでおり、この制御部には、マスター周波数信号ｆM１３６を、より高電力のマスター周波数信号ｆM４０４（例えば、約２５ｍＷ）に増幅するための増幅器（ＡＭＰ）４０２が含まれる。マスター周波数信号ｆM４０４は電力分配器４０６に印加され、この電力分配器４０６には、例えば、複数の二次側出力を備え、ステージ（ｉ−１）からステージ（ｉ＋２）またはステージ（ｉ＝ｎ）まで延在するトランスが含まれる。この例では、各ステージは、電力分配器の出力ケーブル４０８を含んでおり、この出力ケーブルによりマスター周波数信号ｆM１３６のコピーが移相器４１０および位相同期回路（Phase Locked Loop：ＰＬＬ）４２０に供給され、そして、ＰＬＬ出力ケーブル４２４を介して、増幅器および共振器により構成可能なゲイン段階４２６に供給されて、例えば高電圧（ＨＶ）接続４３０を介して加速ステージ（ｉ−１〜ｉ＝ｎまで）４２８のＲＦ電極Ｅ1〜Ｅnを駆動するものである。検出電極４４０は、電圧Ｅiのサンプルを受信し、受信された電圧が検出フィードバックケーブル４４４を介してＰＬＬ４２０に帰還することにより、閉じた位相制御フィードバックループが形成される。
【００３４】
図４には、さらに、電極Ｅiと電極Ｅ(i+1)の間の遅延の候補が示されている。尚、図４には、ＬＩＮＡＣ４００全体のうち、２段のステージが図示されているが、実際には、例えば６〜１２段のステージを使用することができる。本実施形態において、ＲＦ電力増幅器またはゲイン段階４２６は、動作上、位相ロックされた制御ループまたはＰＬＬ４２０の内部にあり、それによって、前方経路（ＰＬＬ４２０からＰＬＬ出力ケーブル４２４、増幅器／ゲイン段階４２６、およびＨＶケーブル４３０を経て電極Ｅiまで）における位相の変動は大幅に解消されるが、次のような電極間誤差が残る。
【００３５】
４０６ａ）電力分配器４０６において、電力分配器４０６の回路中には、静的（固定）回路に関連する位相オフセット、または、ＬＩＮＡＣ４００におけるＮ段のステージ４２８で使用するために、マスター発振器の信号を複数の出力として再生成するための他の方法に関連する位相オフセットが存在する。
【００３６】
４０６ｂ）電力分配器４０６において、これらの回路には、例えば、信号遅延における熱変動、電源電圧の変動による回路動作の変動に起因する信号遅延の変動等のドリフト項も存在し、また、ドリフト項の例はこれらに限定されない。
【００３７】
４０８）ケーブル４０８の長さの変動。これには、移相器４１０の入力インピーダンスＺINとケーブルのインピーダンスＺ0の不整合が生じる可能性があることによる、信号位相の温度範囲に渡る変動が含まれる。
【００３８】
４１０）移相器４１０における静的位相遅延および可変位相遅延。これには、位相制御の非線形性が含まれており、例えば、回路および部品のばらつきおよび制御信号の不正確性により、位相シフトが正確な所望の値からの誤差を有する場合がある。
【００３９】
４１４）上記４０８）および４１０）と同様の、補償されていない前方信号経路または移相器４１０の出力からＰＬＬ４２０の入力までの位相出力信号ケーブル４１４中の静的位相オフセットおよび可変位相オフセット。
【００４０】
４２０）ＰＬＬサブシステム４５０のＰＬＬループの動作における変動は、位相オフセット（ここでは、モデル化のために、すべての位相オフセットが１つにまとまって現れるものとする）として現れ、この変動には、ＰＬＬフィードバック経路４４４中において、１つにまとまった静的位相オフセットおよび可変位相オフセットとしてＰＬＬ４２０の入力に戻される変動が含まれる。
【００４１】
実際にＬＩＮＡＣイオン注入装置を構築し、その内部の配線を実施する場合、それぞれのステージには、関連する複数のケーブルがある。また、注入装置の一例、例えば、Ａｘｃｅｌｉｓ  ＧＳＤ／ＶＨＥでは、１４段のステージを使用している。したがって、この例では、ケーブルに関連する多くの遅延が存在する。また、アクセリス社（Ａｘｃｅｌｉｓ）製のＧＳＤ／ＶＨＥ注入装置は、国際条約により産業用として確保されている周波数であるという理由から、１３．５６ＭＨｚのマスター発振器を使用しているため、ケーブルにおける遅延は、（ケーブル中の電気信号が光速の６６％で伝播すると仮定すると）、次のようなものとなる。
ｃ）１度の位相遅延＝４０．６４ｍｍ（１．６インチ）のケーブル長＝０．２ナノ秒
【００４２】
ここから容易に分かるように、例示された１４段のステージに関連するすべてのケーブルを正確な長さに製造する労力により、コストの上昇を招くおそれがある。したがって、アクセリス社では、現在、静的（不変）位相遅延を制御するために、各電極の位相を手動により較正するという別の方法を採用している。
【００４３】
この手動較正法は、既知のテスト用ケーブルとオシロスコープを使用して、正確なトリガーポイントおよびそれに関連する位相オフセットが得られるまで、決められた方法に則って位相オフセットを反復的に変更し、各電極の位相を１度以内に較正するものである。この位相オフセット値は、正確に同じ較正点が得られるまで、それぞれの新しい電極に関連する制御用電子回路に対して伝達され、その結果、ＬＩＮＡＣのそれぞれの電極に対して１つの値を有する位相オフセット値のテーブルが作成される。
【００４４】
その後、イオン注入装置の制御システムの制御用ソフトウェアは、これらの較正用位相オフセットを使用して、各電極における位相の指令値を調整する。この処理では、各電極の制御サブシステムに存在する多数の静的オフセットに関連する反復的な静的位相シフトは自動的に無視され、それらが各電極に対して１つのまとまった値として物理的に現れるものと見なされる。
【００４５】
位相制御を可能にするためには、各電極は、一般に、可変位相要素を必要とする。この要素は、初期精度の範囲内であって、かつ、ＬＩＮＡＣの全動作仕様に対して適切な動作安定性の範囲内において、任意の既定の位相遅延を設定可能なものでなければならない。研究用の加速器では、長期安定性および初期的な再現性に対する要求は、いくつかの理由により非常に低いものである。
【００４６】
例えば、研究用のＬＩＮＡＣは唯一のものであるから、同様の複数の装置に共通の位相設定テーブルは不要である。また、１つの実験のためにＬＩＮＡＣが作動している全時間は短く、新たな位相設定テーブルでの動作を設定するためにかかる初期設定時間は、重要なものではない。また、ＬＩＮＡＣの動作仕様は限定的なものであり、１つの実験から次の実験に移る際に、位相設定テーブルを変更する必要はほとんどない。例えば、陽子ストレージリングへの射出装置として使用されるＬＩＮＡＣは、そのリングに対して、固定されたエネルギー（例えば、１０３Ｍｅｖ）で陽子（Ｈ+）を加速することに使用されるのみである。
【００４７】
研究用のＬＩＮＡＣの位相安定性に対する要求を、半導体ウエハにドーパント化学種を注入するための商用のイオン注入装置において、イオンを加速するために使用されるＬＩＮＡＣのそれと比較すれば、次の通りである。
【００４８】
例えば、多くの製造用の装置は、特定の施設において、全社を通じて、並びに、提携企業およびファウンドリーのような協力企業間で、複数の装置間での位相設定テーブル（以下、「レシピ」ともいう）の共用を可能にするために、同一かつ予測可能に動作する必要がある。加えて、イオン注入装置は、顧客仕様に基づく注入イオンの密度または「線量」に到達するために数時間を要する場合があり、ＬＩＮＡＣは、顧客の要求するエネルギー精度の範囲内で安定である必要がある。最終的なイオンのエネルギーが、検知されないまま仕様から外れていた場合、ドーピング処理が施されている半導体デバイスの機能が損なわれる可能性がある。また、仕様からの外れが処理中に検知された場合には、ＬＩＮＡＣの位相制御を再調整して仕様通りに戻すまで、処理が一時中断される可能性がある。その後、処理を再開しても、生産時間の損失が生じ、それによって他の処理タスクの予定の再調整に相当のコストを要する場合がある。
【００４９】
さらに、注入用のウエハは、新たなバッチ毎に、全線量、線量率、最終イオンエネルギー、およびイオン種（例えば、ホウ素、ヒ素、リン）等の変更を含む、それぞれ固有の製造仕様が必要な場合がある。単一の処理における処理工程の間でも、その処理がいくつかのサブプロセスからなり、それぞれのサブプロセス毎に固有の製造仕様が必要な場合もある。このような互いに連結された複数の注入処理は、通常、「連鎖注入」と呼ばれる。個々の製造仕様をロードし、ＬＩＮＡＣを調整してその製造仕様から要求される動作仕様を達成する際に、多数のセットアップ作業の間に遅れが発生し、その結果、ツールの可用性および生産性が失われる。したがって、起動処理のレシピの予測可能性および再現性を向上すれば、動作コストは低減するものである。
【００５０】
このように、ＬＩＮＡＣの迅速、効率的、予測可能、および、安定な位相制御は、半導体のイオン注入に応用されるＬＩＮＡＣの重要な要件であり、半導体環境以外の通常の分野にはない特有のものである。したがって、本発明に照らして様々な位相制御法の利点を説明することは、それぞれの方法が有する固有の利点および欠点を理解するために適切なことであろう。
【００５１】
〔時間遅延要素〕
可変位相遅延（例えば、図３に示す３１０、および、図４に示す４１０）をもたらす回路トポロジーとして、可変遅延線路として知られる種類の回路トポロジーがある。この種の方法は、時間遅延用デバイスの入力と出力との間の位相関係に含まれる情報を何ら要することなく、マスター発振器からのＲＦ波形を遅延させるものである。ここで、上述したように、１３．５６ＭＨｚにおいて、１°の遅延＝約４０．６４ｍｍ（約１．６インチ）のケーブル長であり、時間でいえば約０．２ナノ秒である。
【００５２】
したがって、様々な配線長を有するリレー制御ボックスを構成し、様々な部分を組み合わせることによって、このアセンブリーを通じた所望の全遅延を得ることができる。あるいは、電子回路を、アナログ的かつ連続的に可変な方法、または、離散的な固定ステップサイズを有する方法により、マスター発振器のＲＦ波形の伝播を可変量により遅延させるように作成することもできる。この回路による遅延は、安定であり、かつ、予測可能であることが極めて重要であり、さらに、製造用のイオン注入システムの処理要件に適合する位相遅延の分解能である最小で約＋／−１°の分解能を達成する必要がある。現状では、このような時間遅延回路は、製造用のイオン注入システムで使用するためには、高価すぎるか、または、安定性に欠ける（例えば、温度によって遅延が変化する）ものである。
【００５３】
〔位相遅延要素〕
電子回路による位相遅延法には、実際に位相をシフトさせる回路もある。インダクタンスとキャパシタンスとの相互作用および減衰要素により、進み位相信号と遅れ位相信号とを加算し、０〜３６０°の全範囲に渡る位相遅延を生成することができる。
【００５４】
図５に、直交位相変調器５００を示す。この直交位相変調器は、最も素直なタイプの位相シフト回路であり、長年に渡ってＬＩＮＡＣの制御システムに用いられてきた。このような直交位相変調器は、約１００ＭＨｚにおける研究用ＬＩＮＡＣの制御方法についての出版論文において採用され、この制御方法は、ヒルトン  グラビッシュ（Ｈｉｌｔｏｎ  Ｇｌａｖｉｓｈ）によって、イートン社（Ｅａｔｏｎ）の最初のＬＩＮＡＣビームライン上の初期プロトタイプ制御電子装置のためのテンプレートとして使用され、１９８５年にドナルド  ベリアン（Ｄｏｎａｌｄ  Ｂｅｒｒｉａｎ）によって実装された。
【００５５】
今日では、市販の直交位相変調器を使用しつつ大幅に改善されたこれらの回路が、アクセリス社が製造するすべてのイオン注入装置のＬＩＮＡＣ電極の位相を制御するために、使用されている。
【００５６】
概念的には、および、実際の物理的な回路実装におけるいくつかの例では、マスター発振器１３４からのマスター周波数入力信号ｆM４０８は、「ハイブリッド型」分配器５１０を使用することにより２つの経路に分波され、非シフト信号（０°）とシフト信号（９０°）が生成される。次いで、各信号は、０°および１８０°の分配器５１５（接地されたセンタータップを二次側に有する巻線比１：２の棒状トランスの同等物）を通じて再び２つの経路に分波され、入力信号の１／４であって、それぞれが０°、１８０°、９０°、２７０°の信号ストリームを生成する。これらの４つの信号は独立にコントローラブル線形減衰器５２０を通過し、電力合成器５３０で再合成されて、最終的な位相変調された出力５３５が供給される。
【００５７】
例えば、０°の経路中の減衰器５２０は、減衰させないかまたは最小の減衰にするように調整され、他のすべての減衰器５２０が、最大または完全に減衰するように調整されると、０°信号のみが出力５３５に出力される。同様に、他のそれぞれの経路についても、その経路を有効化し、それ以外の経路を無効化することによって、９０°、１８０°、２７０°のみの出力が生成される。
【００５８】
あるいは、０°経路の減衰を０．７０７（ｓｉｎ（４５°））とし、９０°経路の減衰を０．７０７（ｃｏｓ（４５°））として、１８０°および２７０°の経路を無効化すると、これらの信号が合成されて位相が４５°シフトした出力が生成される。同様に、ｓｉｎ（φ）およびｃｏｓ（φ）の関係を有する信号を用いていくつかの減衰器を制御することにより、０〜３６０°の任意の位相シフトを発生させることができる。しかし、この回路からもいくつかの誤差項が生じる。
【００５９】
１）  ０°経路のみを有効化した場合でも、出力にいくらかの位相シフトが観測される。このシフトのベースラインまたは静的成分は、上述したように、電極の位相較正処理の一部として前方経路の位相シフトから除去することができる。しかし、時間、温度、並びに信号および電源のゆらぎに伴う変動は、較正の間に除去されず、初期的にレシピがロードされたときに位相遅延エラーが生じることになる。
【００６０】
２）９０°および１８０°の経路は、構成要素の値、隣接する構成要素間の浮遊信号、回路経路における寄生キャパシタンスおよび寄生インダクタンスのため、正確に９０°または１８０°ではない可能性がある。
【００６１】
３）それぞれの減衰器５２０における絶対利得および相対利得を含む動作の変動、および減衰器５２０の線形性は、いかに予測通りに特定の所望の位相角が得られるかどうかに影響する。今日利用可能な最良の技術を使用しても、位相の正確性が最良となるのは、単一の減衰器の動作のみが支配的となる「通常点」（例えば、０°、９０°、１８０°、２７０°）である。通常点の中間であり、２つの減衰器が信号経路を同等に共有する４５°点で、誤差は最大となる。今日の典型的なデバイスでは、時間、温度、および電源の変動による設定点からの全体的な位相ドリフトの典型的な値は、約＋／−１°であるが、位相設定の初期誤差は、＋／−１．５°（１σ／ＲＭＳ、または１標準偏差）および最悪値で＋／−４°である。しかしながら、＋／−４°は、アクセリス社において現在確立されている誤差の閾値である。
【００６２】
以上のことから、１つのＬＩＮＡＣベースのイオン注入装置から同機種の別の装置にレシピを移した場合には常に、各電極の位相に、＋／−１．７３°ＲＭＳ（＝√（２×１．５°））、最悪の場合には＋／−８°（＝（＋４°―（―４°））のレシピの初期位相誤差が生じることが分かる。このような初期的な位相設定の不正確性は相当に大きいため、イオンビームの最終エネルギーを、実施すべき特定の半導体ドーピング動作のレシピから要求される動作パラメータの範囲内にするために、数分間、「レシピ調整」ソフトウェアを実行する必要がある場合もある。図５の変形例を実装することもできるが、そのような変形例は、同様の効果を奏するとともに、大抵の場合には、同様の欠点も有するものである。
【００６３】
一度レシピを第１の装置から第２の装置上で動作可能なように再調整し、修正されたレシピを第２の装置上に保存すると、直交位相変換器に関連する位相設定誤差は、通常、非常に反復性および再現性が高いため、後に第２の装置上でレシピを再初期化するために要する時間が非常に短縮される。
【００６４】
〔デジタル周波数合成およびデジタル位相合成、またはダイレクトデジタル合成（ＤＤＳ）〕
この周波数および位相の制御方法は、ＤＤＳとして知られている。デジタル周波数合成（Digital Frequency Synthesis:ＤＦＳ）では、任意の反復的な波形を、デジタル処理により計算されたサンプルから再構成することによって、「合成」することができる。その際、それらのサンプルは、所望の出力周波数の２倍よりも大きいサンプリングレートで連鎖的に取られるものである。次いで、出力波形が、平均化により（例えば、フィルタリング後など）再構成される。所望の出力周波数に対する波形のサンプリングレートの比を増大させると、再構成される信号の正確性が向上する。一般に、ＬＩＮＡＣ装置にとって最も重要なのは、サイン波形である。
【００６５】
例えば、図６Ａおよび図６Ｂには、サイン波形６１０のサンプリング６００とサンプリングされた波形６１０を再構成するためのＤＦＳ回路６６０が示されている。ＤＦＳ回路ブロック６６０は、サンプリング源発振器入力６７０、加算ブロック６６４への数値定数（分周）入力６６２、およびデジタル位相出力ワード６７４を生成するデジタルストレージレジスタ６６８を含む。加算ブロック６６４、デジタルストレージレジスタ６６８、およびフィードバック経路により、デジタル「アキュムレータ」６７２が構成される。ＤＦＳ回路６６０は、位相―電圧ルックアップテーブル６７６およびデジタル−アナログ変換器（ＤＡＣ）６７８も含んでおり、サイン波形６１０がデジタル処理によりサンプリングされた形での電圧出力６８０を供給するように動作する。サイン波形６１０は、その基本周波数のＮ倍でサンプリングされ、次の式で表される。
ｄ）  ｆout＝ｆSAMPL＊（１／Ｎ）
サンプリング間の時間はｔsample６０２であり、サンプル値は、瞬時位相角６２０である。デジタルストレージレジスタ６６８に、次式のレートでｆSAMPLEクロック入力６７０が入力されるたびに、
ｅ）  ｆSAMPL＝Ｎ（ｆout）
このレジスタは、次式のように新しいサンプル値を取得する。
ｆ）  Ｖａｌｕｅ(i)＝Ｖａｌｕｅ(i)＋（１／Ｎ）
注記：Ｖａｌｕｅは、少数部分のみ［０．．．＜１］であり、１へのキャリーおよびそれ以上は無視され、オーバーフローは無視される。
【００６６】
このデータワード“Ｖａｌｕｅ”は、出力信号波形の位相、時刻ｔiにおけるＶ(t)、である。ルックアップテーブル６７６を使用するか、または、別の計算手段により、位相データワード６７４に対応する出力電圧Ｖout６８０またはＶ(t=ti)が生成される。
【００６７】
図７Ａは、さらに、図６Ｂに示すＤＦＳ回路６６０により再構成されたデジタル出力波形７１０の瞬時的な形を示ものであり、フィルタリングされて平均化された場合の形は、図６Ａに示す元のサイン波形６１０と同様のものである。図７Ｂは、出力７１０の最上位ビット（most significant bit:ＭＳＢ）７６０部分のみを示している。ＭＳＢ７６０は、サイン波形６１０がゼロボルトを上回った時（例えば、＋のとき、１状態の出力を生成）およびサイン波形がゼロボルトを下回った時（例えば、−のとき、０状態の出力を生成）に取得されたサンプル６２０を表すことが分かる。したがって、出力周波数に対するサンプリングレートの比（Ｎ）を増大させると、再構成の瞬時忠実性または、瞬時的な正確性が向上する。
【００６８】
次に考慮しなければならないことは、計算に使用される値の正確性である。明らかに、加算、ストレージレジスタ６６８、およびルックアップテーブル６７６において、１０進数でおよそ１桁（２進数でおよそ３ビット）の精度が達成される場合、１０進数でおよそ９桁（２進数でおよそ９ビット）のより高い分解能で計算が実行される場合よりも、サンプルを再構成する際の正確性は低くなる。したがって、２３１．０ＭＨｚのサンプリングクロックにおいて、平均で０．２Ｈｚよりも高精度で１３．５６ＭＨｚの周波数を再構成することを目的とする場合、
ｇ）  ２３１，０００，０００サンプル／１３，５６０，０００波形、および、
０．２Ｈｚ分解能／１３，５６０，０００Ｈｚ出力
により、次の精度で計算を実行する必要がある。
ｈ）  （ワードサイズ）＝１３，５６０，０００／０．２＝６７，８００，０００〜
６７，１０８，８６４＝２26＝２６ビット
【００６９】
デジタル回路の設計では、通常、８ビット（または１バイト）を構成単位として回路を構成するため、２６ビット回路は、典型的には、４バイト幅の回路要素（３２ビット分解能）を使用して実装される。これによって、１３．５６ＭＨｚにおける周波数分解能は、０．００３ＭＨｚとなる。
【００７０】
〔デジタル位相合成〕
デジタル位相合成（Digital Phase Synthesis:ＤＰＳ）を、上記周波数合成法に基づいて構成し、さらに、位相シフトされた出力を得ることができる。図６Ｂに示すアキュムレータ６７２の出力６７４は、位相角（０．０〜３５９．９９...°）を表す位相出力値（０．０００〜０．９９９...）に等しい数値を与えるものである。
【００７１】
したがって、図８に示すように、任意の位相オフセット値８０２を追加することによって、位相シフトされた出力８０４を与える位相制御システム８００を構成することができる。位相制御システム８００は、基本ＤＦＳブロック６６０および複数の位相オフセット用レジスタ８１０を含む。各位相オフセット用レジスタ８１０は、加算要素６６４および位相―電圧ルックアップテーブル６７６を含んでおり、それぞれのレジスタ８１０は、複数の位相オフセット値８０２（オフセット値１，２．．．Ｎ）の１つを受信し、複数の位相シフトされた出力φREF６８０、およびφ1，φ2，φ3，．．．φN８０４の１つを供給するように動作する。φREFは、位相シフトを有さないため、基準位相信号として使用される。
【００７２】
図８は、ＬＩＮＡＣのために必要な位相制御システム８００の一実施形態を示すものである。図８と図３とを比較すると、構成要素に次のような相違がある。図３に示すＬＩＮＡＣ制御システム３０１は、マスター発振器を使用しているのに対して、図８に示す位相制御システム８００は、デジタル周波数合成（ＤＦＳ）ブロック６６０を使用している。加えて、図３に示すＬＩＮＡＣ制御システム３０１は、可変位相ブロック３１０を使用しているのに対して、図８に示す位相制御システム８００は、位相オフセットレジスタ８１０を使用している。
【００７３】
図８には、ＤＦＳブロック６６０が、マスター発振器として適用されるものとして、デジタル周波数合成に関連させて図示され、また、説明されているが、基本デジタル周波数合成ブロック６６０は、各電極の位相制御のための上述した任意の位相制御方法とともに使用することもできるものである。また、本発明において、デジタル位相制御を、集中化された機能とＤＦＳとに分割するか、または、独立のＤＤＳブロック（例えば、ＤＦＳ及びＤＰＳ）として個別に分割して、使用することも可能である。
【００７４】
例えば、図９には、分散型ＤＤＳコントローラ９００が示されており、この分散型ＤＤＳコントローラは、それぞれ別のトポロジーで構成された複数の移相器９０２、９２０、９４０を駆動するマスター発振器またはＤＦＳブロック１３４を含んでいる。分散型ＤＦＳ／ＤＦＳの第１実施形態（タイプ１）には、ＤＦＳブロック９０４およびＤＰＳブロック９０６および９２６を使用した可変移相器９０２が含まれており、電極の制御回路への可変位相出力９１０を供給するものである。
【００７５】
図９に示す移相器９０２には、デジタル位相ワードを展開し、その後、オフセットを適用可能にするために、ＤＦＳブロックが組み込まれている必要がある。マスター発振器１３４が唯一の入力であるため、１つの方法は、
ｆSAMPL＝Ｎ（ｆOUTPUT）
をマスター信号として使用し、ｆOUTPUTを、それぞれの使用箇所（各移相器９０２、９２０、９４０）で局所的に得ることである。しかし、タイプ１の回路からなる同一のＮ個のブロックがＬＩＮＡＣ全体に分散されたシステムでは、それぞれの回路は、独立に出力の位相をシフトする能力を有するものの、分散された１つのタイプ１のブロック９０２と次のブロック９０２との間で相対的な位相出力を確立するものがなく、多数の位相制御要素９０２は、同期していない。
【００７６】
１つの解決手段は、上述した位相較正を実施することである。しかし、このデジタル回路は、他の要素との関係についての記憶を保持していないため、分散型位相制御システム９００の任意の要素の電源を切った後に再投入すると、その要素の較正情報は失われ、再較正しなければならなくなる。
【００７７】
別の方法は、マスター発振器信号とともに、多数の要素を同期するために使用する第２の信号を分配することである。この信号は、特定の電圧事象としてマスター発振器信号に組み込まれるものであってもよく、その電圧事象は、分散された移相要素によって認識され、各箇所の要素を「起動時」位相に初期化するために使用される。すべての移相要素の起動時位相への初期化に続いて、システムの位相較正を実施することができる。その後、多数の移相要素の再同期化が必要となる度に、マスター発振器は全要素に送信する同期信号を生成し、次いで、直前の位相較正の保存されたコピーを分散された移相要素に復元することで、全要素を同一の同期位相出力に復元することができる。
【００７８】
図９には、第２の分散型の位相シフトの実装が、タイプ２の可変移相器９２０として示されている。この第２実施形態では、位相同期回路（ＰＬＬ）９２２が、ＤＦＳ要素９０４の出力９３０をマスター発振器信号１３６に同期させており、これによって、ＤＦＳブロック９０４の出力φと、分散された移相要素９２０に対するマスター発振器入力９２８との間に、既知の固定された予測可能な位相関係が確立される。次いで、位相オフセット（ＤＰＳ）ブロック９０６、９２６は、ＤＦＳブロック９０４の出力の位相シフトされた複製を生成することができる。上述したように、追加的な同期信号を何ら分配することなく、高信頼かつ反復可能に較正を実施し、また、復元することができる。
【００７９】
図１０は、集中化されたＤＰＳ回路１０００の例を示すものであり、本発明に従って、複数の位相シフトされた出力を、対応する分散されたＬＩＮＡＣ電極の制御回路に対して、生成するものである。集中化されたＤＰＳ回路１０００は、１回のシステム位相較正では除去できない位相誤差の発生源をつきとめるためにも有用なものである。
【００８０】
上述したデジタル位相合成において、位相オフセット回路ブロックは、精度に対する要件も満たす必要があるものである。例えば、ＬＩＮＡＣ制御では、位相シフトを、相対的に少なくとも３度（＋／−３°）の分解能で調整可能である必要があることが確立されており、それ以上の分解能の向上は有益なものである。１度程度に小さい相対的な位相の変化に伴うイオンビームの挙動の変化が観測可能であり、したがって、最適化されたシステムでは、約１／２度の制御分解能を有するものと仮定することができる。これは、１：７２０の分解能であり、位相オフセット用の加算回路（例えば、図１０の６６４）は、１０ビットの２進回路構成である必要がある。８ビットの１バイト幅回路要素を使用してデジタル回路を通常の仕様で構成する場合、これは、典型的には、１６ビットの加算回路として実装される。
【００８１】
加えて、例えば、図６Ｂおよび図８に示す位相ルックアップテーブル６７６、または同等の計算手段は、ＬＩＮＡＣの位相制御には必ずしも必要ではない。位相オフセットの加算を高精度で実施しなければならない一方、信号の位相が、加算された出力の最上位ビット（ＭＳＢ）で十分に表される場合がある。上述したように、分散されたそれぞれの電極位相制御要素の位相制御回路には、位相誤差を除去するか、または、動作要件以下に低減するために、位相同期回路（ＰＬＬ）（例えば、図４に示す４２０、または、図１０に示す９２２）を組み込まなければならない。これらの分散されたＰＬＬが、リニア位相検出器を有しており、一瞬の位相誤差を許容しつつ、それでも正確な平均位相にロックするものである場合には、位相オフセットの和から取得されるＭＳＢのｆSAMPLEDストリームは、所望の信号（例えば、図６Ａおよび図７Ａのサイン波形６１０）の位相を表す有効かつ十分な信号である。
【００８２】
例えば、図７Ａに示す波形７１０は、サイン波形６１０を再構成した波形である。一方、１と０からなるブール列である波形７６０は、計算されたｆOUTのＭＳＢのみを表しており、平均すれば、波形７６０は所望の正確な周波数および位相を有している。したがって、システム全体が平均波形のみに応答するものであるという前提の下で、必要なのはＭＳＢのみである。
【００８３】
〔ＤＤＳにおけるＤＦＳおよびＤＰＳの様々な実施形態の利点および欠点〕
図１１、図１２、図１３は、本発明に従ってデジタル位相合成を実装するために、システムを分割する様々な可能な方法を示すものである。ＤＤＳ制御に存在する問題の理解に供するために、以下の説明には、位相遅延誤差の発生源についての議論と、ＬＩＮＡＣベースのイオン注入装置においてデジタル位相合成を使用するために推奨される好適な実施形態についての説明が含まれる。
【００８４】
図１１、図１２、図１３のＬＩＮＡＣ位相遅延制御回路に実装された分割および分配の３つの方法は、いずれもデジタル位相合成（ＤＰＳ）を使用するものである。また、これらの３つの実施形態は、いずれも次の３つの要素を備えている。
１）  マスター発振器（例えば、１１１０または１３４）
２）  可変位相遅延用ＤＰＳ（例えば、９２６）
３）  電極用ＰＬＬ（例えば、１０２０）
【００８５】
例えば、図１１は、分散型ＤＰＳ回路１１００の例を示すものであり、この分散型ＤＰＳ回路は、本発明の一態様に従って、複数の位相シフトされた出力（例えば、ＶＡＲφ1，ＶＡＲφ2，．．．ＶＡＲφN）１１２２を、対応する分散されたＬＩＮＡＣ電極制御回路（例えば、Ｅ1，Ｅ2，．．．ＥN）１０２０に対して生成する。可変移相回路（ＤＰＳ１〜ＤＰＳＮ）１１２０は、回路１１００内に分散されており、図９に示す移相要素と同様のものであるため、不要な説明は省略する。
【００８６】
図１２は、集中型ＤＦＳおよびＤＰＳ回路１２００の例を示すものであり、この集中型ＤＦＳおよびＤＰＳ回路は、本発明の別の態様に従って、ＤＤＳ制御回路１２１０内にマルチチップ（例えば、Ｕ１、Ｕ２．．．Ｕｎ）１２０４構成で実装されている。可変移相回路１２０４機能は、ＰＬＬ回路とＤＦＳ回路がＰＬＬ＆ＤＦＳ回路１２１２として一体化されることにより単純化されて、複数のチップＵ１〜Ｕｎ１２０４のそれぞれに含まれている点を除いて、図９および図１１の移相要素および可変移送回路と同様のものである。
【００８７】
図１３は、本発明のさらに別の態様に従って、シングルチップＤＰＳ回路（Ｕ１）１３１０構成に集中化されて実装されたＤＤＳコントローラ１３００の例を示すものである。
【００８８】
電極の位相ロックループ制御１０２０の位相精度は、上記３つの実施形態で同一であるため、以下ではその説明を省略する。
【００８９】
図１１、図１２、および図１３の実施形態は、位相シフトされた出力（例えば、ＶＡＲφ1，ＶＡＲφ2，．．．ＶＡＲφN）間での位相遅延の差における変動、または、この変動がなければ同一であるはずのマスター位相分配要素（例えば、ｆOUT1，ｆOUT2，ｆOUTN）１０１２間での位相遅延の差における変動を共有するものである。例えば、図１１では、マスター発振器回路１１１０の複数の出力１０１２の間に実際の位相遅延の変動が存在する。図１２では、これらの遅延が、それぞれの回路機能ブロック（各回路機能ブロックが単一のモノリシックＩＣまたはチップ（例えば、Ｕ１、Ｕ２．．．Ｕｎ）として実装されているように記載されている場合を含む）１２０４内の出力に伝達され、それらの出力における変動として現れる。
【００９０】
同様に、図１３に示すＤＤＳの実施形態でも、シングルチップの複数の出力（例えば、ＶＡＲφ1，ＶＡＲφ2，．．．ＶＡＲφN）１１２２間での実際の位相遅延の変動が存在する。ただし、図１１および図１２の実施形態に特有であり、図１３の実施形態には存在しない第３の位相誤差が存在する。この誤差は、図１１に示す分散型ＤＰＳ１１００と図１２に示すマルチチップＤＰＳ実装１２００の両方において、ＤＰＳ回路ブロック（図１１の１１２０、または、図１２の１２０４）をマスター発振器（例えば、１１１０、または１３４）に再同期化するためにＰＬＬ９２２を付加することにより追加される位相誤差である。
【００９１】
この第３の位相誤差の発生源を理解するための別の方法は、図１２を次のように変形して考えてみることである。すなわち、第１のＰＬＬ／ＤＰＳブロック（Ｕ１）１２０４が、チップ（Ｕ１）１２０４内の３出力のみでなく、すべてのＮ個の出力（Ｖａｒφ1，Ｖａｒφ2，．．．ＶＡＲφN）を有するものとする。この場合、シングルチップ実装となるため、チップ間遅延変動、および位相誤差のこの発生源は、図１３の例に示されるように、解消される。
【００９２】
図１４Ａ、図１４Ｂ、および図１４Ｃは、例えば図１３に示すチップ（Ｕ１）１３１０のようなシングルチップ実装内での位相誤差の発生源を説明する図である。実際には、結線および回路上の考慮事項の中に、組み合わされて位相誤差として現れる複数の回路特性またはチップ実装特性が存在するが、結線および回路上の考慮事項の実施形態により、このような全位相誤差を制御することができる。
【００９３】
回路間位相誤差における第１の制御可能な要素は、各ＤＰＳ要素９２６の出力１１２２とデバイス１４１０のリード１４０４との間の伝播遅延である。図上左方に図式的に示すように、ＤＰＳ１（９２６）は、非常に短い回路経路長を有するＤＰＳｎ９２６と比較して、長い回路経路長を有するものである。ＤＰＳ２およびＤＰＳ３は、それらとは異なる無視できない経路遅延を有する。実際には、これらの回路間位相遅延の「静的」または「初期的」な大きさは、上述した較正処理による除去することができる一方、各経路の遅延における、温度、電圧、または他の経時変動過程を要因とする変動は、除去できない。
【００９４】
図１４Ｂおよび図１４Ｃは、回路間遅延誤差の変動を最小化するための解決手段である回路実装を示す。これらの両方の例は、多数のＤＰＳブロックとデバイスのリード１４０４との間の信号伝播における初期的かつ物理的な遅延を、同一のものとすることを目的とする。シングルチップ実装においてこれらの遅延が同一である場合、経時変動する遅延誤差を発生させる物理的メカニズムは、多くの回路で均一なものとなる。その結果、遅延の変動は非常に類似するものとなり、互いに相殺することにより、正味の回路間位相遅延誤差は基本的に解消される。
【００９５】
図１４Ｃに示す解決手段は、すべてのＤＰＳ要素９２６を、チップ１４３０内に、デバイスの出力信号用のリード１４０４に対して均一に配置することによって、このような回路間位相遅延誤差の最小化を達成するものである。しかしながら、これは、多数の出力を有するチップ実装では、チップの内部実装または配置構成により課せられた物理的制限によって、現実的な解決手段ではない場合がある。
【００９６】
したがって、より一般的な別の実施形態が図１４Ｂに示されており、この実施形態では、多数のＤＰＳ要素９２６は、チップ１４２０内に個別かつ非均一に配置されているものの、それらの信号は、出力レジスタ１４２５を通じて、そのタイミングが再調整される（re-clock）。出力レジスタ１４２５自体は、デバイス１４２０の出力リード１４０４に対して均一に配置されており、チップ内におけるレジスタとデバイスのリードとの間の伝播遅延は均一であるため、位相遅延における任意のチャネル間誤差を解消するものである。
【００９７】
図１５Ａおよび図１５Ｂは、シングルチップ実装における回路上の別の考慮事項を説明する図であり、その考慮事項とは、チップのグランド用リードの出力信号用リードに対する配置構成である。以下の説明において、「グランド用リード」という用語は、デバイスのリードのうち、電源またはグランドと直接接続する任意のデバイス用リードを指し、また、チップのこの電源およびグランド回路は、チップの出力信号回路に関連するものである。図１５Ａおよび図１５Ｂにおいて、チップ１５１０およびチップ１５２０は、それぞれ、信号出力１５１２を有する信号（例えば、ＳＩＧ１，２，３，４）からなる。
【００９８】
各出力信号用デバイスリードに流れ込む電流およびそこから流れ出す電流は、ＧＮＤのラベルが付されている出力回路の電源またはグランド用リードに戻るか、または、そこから流れ出すものでなければならない。図１５Ａの例では、出力信号ＳＩＧ３およびＳＩＧ４は、グランドピン（ＧＮＤ）に近接しており、一方、信号ＳＩＧ１およびＳＩＧ２は、グランドピン（ＧＮＤ）からの距離およびグランドまたは別の供給電圧への経路１５１４からの距離が遠い。経路長が長くなると、グランド用リードと出力用リードとの間のインダクタンスが増大し、多数の非均一に実装されたデバイス出力経路間において遅延に差が生じることになる。しかし、図１５Ｂでは、各出力信号は、その両脇にグランドピンを有しており、その結果、出力信号のインダクタンス、したがって遅延が均一になる。
【００９９】
最後に、チップ設計において、回路間位相誤差を低減するための第３の考慮事項は、チップの出力ドライバ回路の回路構成である。図１６Ａは、例えば、例示的なシングルチップＤＤＳコントローラ構成１６１０を示しており、この例では、複数のＤＰＳ回路９２６のそれぞれは、「シングルエンド」出力ドライバ回路（ＯＵＴ）１６１２構成を使用している。各出力信号１６１４が１つの論理状態から他の状態に遷移して元の状態に戻る（例えば、１から０に遷移し、その後、１に戻る）と、デバイス１６１０の電源およびグランド用デバイスリード１５１５に電流が流れ込むか、またはそこから流れ出す。
【０１００】
これらの電源およびグランド用のピンは、チップ１６１０上の多くのまたは全ての出力回路で共通のものであり、また、すべてのデバイスリードは、いくらかのインダクタンスを有するため、すべての出力信号に、他のすべての出力信号の変動を要因とする摂動が発生する。この「クロストーク」は、各出力信号上の小さな位相誤差として現れ、他のすべての信号との間の個別の位相関係または全体としての位相関係によって変動する。
【０１０１】
図１６Ｂは、別の例示的なシングルチップＤＤＳコントローラ構成１６２０を示しており、この例では、複数のＤＰＳ回路９２６のそれぞれは、差動出力ドライバ回路構成１６２２を使用して、クロストークおよび位相誤差の問題を最小限に留めるものである。原理的には、差動出力回路１６２２は、設計上同一である一対の差動出力１６２４ａおよび１６２４ｂを備えており、１つの出力は反転なしの論理出力（例えば、１６２４ａ）を供給し、他の出力は出力信号を反転する（例えば、１６２４ｂ）。実際の差動出力回路実装では、出力信号１６２４ａ／１６２４ｂを、非反転出力１６２４ａと反転出力１６２４ｂの両方がほぼ同時に変化するように出力するものである。その結果、非反転出力１６２４ａのデバイスリードに流出入する出力信号電流と、反転出力のデバイスリードに流出入する電流とは、極性が反対で大きさの等しい電流となる。したがって、正味の出力電流はほぼゼロとなり、同一チップ上の他の信号出力との「クロストーク」が最小化される。
【０１０２】
図１６Ｂに示す差動出力構成１６２０では、さらに、トランス１６２６を使用して、差動出力信号を新たなシングルエンド信号１６２８に変換している。この変換はチップ１６２０の外部で実行されるため、他の出力信号回路９２６および１６２２とのクロストークを確実に無視し得るように実装することができる。位相制御出力信号を多数の電極電圧位相制御ＰＬＬに伝達するための最も一般的なタイプのケーブルは、同軸ケーブルであるが、これはシングルエンド媒体であり、差動信号には適合しない。最後に、一次側が差動出力用デバイスリードのみに接続されているトランスを使用することによって、非反転信号出力用リードに流れる電流と反転出力用リード上を流れる電流は、必然的に、極性が反対で大きさの等しい電流にならなければならなくなり、これによって、チップの電流の相殺は最適化される。
【０１０３】
図１７Ａおよび図１７Ｂは、本発明の別の態様である、イオン注入装置で使用されるＬＩＮＡＣの位相較正のための改善された回路および方法を示す図である。上述したような電極間位相較正において、較正処理の間に位相誤差を観測する方法は、基準位相と電極電圧の位相との関係を、試験を実施する技術者が、オシロスコープに表示される波形として目視するものである。この方法では、技術者が各電極電圧の位相の関係を次々に継続して読み取る際に、小さな較正誤差が必ず発生する。信号の読み取りにおけるこの偏差は、小さいものではあるが、手動較正作業の目視による読み取りである限り、なくすことはできない。
【０１０４】
本発明に従って、基準位相信号と較正対象である電極電圧の位相との間の位相角を表す出力信号を有する電子回路、および、オシロスコープからなる構成を、改善された回路の実施形態により置き換えることができる。この例示的な実施形態において、位相検出回路は、好適な入力信号の位相関係を表す好適な出力信号電圧を有しており、システムによる測定誤差（信号の振幅における変動を含む）は最小化されている。
【０１０５】
例えば、図１７Ａでは、通常、二重平衡変調器（double balanced mixer:ＤＢＭ）として知られる回路が、位相検出器１７００として使用されている。位相検出器１７００は、減衰器１７０６へ入力される較正対象である電極電圧信号１７０２と、減衰器１７０８へ入力される基準位相信号１７０４との間の位相差を比較する。ＲＦポート“Ｒ”並びに局部発振器ポート“Ｌ”の両方の入力の周波数が同一である場合、そして、ＲポートおよびＬポート上の信号電圧が、デバイス（例えば、米国ニューヨーク州ブルックリンのミニサーキット社（Ｍｉｎｉ−Ｃｉｒｃｕｉｔｓ（Ｂｒｏｏｋｌｙｎ，ＮＹ））製の、型式をＳＲＡ−１とする市販のデバイス）の製造元の仕様における推奨信号値の範囲内である場合、中間周波数出力“Ｉ”上の信号電圧は、次式で表される。
ｉ）“Ｉ”信号電圧〜ｃｏｓ［“ＲポートとＬポートとの間の位相差”］・
（“Ｒポートの信号振幅”）
Ｒ入力およびＬ入力上信号の位相が、正確に９０°異なる場合、“Ｉ”信号電圧は、Ｒ入力の信号振幅によらず、ゼロである。
【０１０６】
図１７Ａに示す例では、減衰回路要素１７０６および１７０８は、“Ｒ”入力経路と“ｌ”入力経路１７０２および１７０４の両方に配置されており、それぞれ、混合器１７１０の“Ｒ”ポートおよび“ｌ”ポートに適切な信号電圧が現れることを保障するとともに、ＤＢＭ回路の非線形動作により生じるインピーダンス不整合を要因とする、“Ｒ”信号経路および“ｌ”信号経路における信号反射の振幅を低減するものである。本実施形態において、“Ｉ”出力信号は、抵抗器ＲT１７１４により終端されており、この抵抗値は、“Ｉ”ポート信号１７２０経路の特性インピーダンスにほぼ等しいものである（例えば、典型的には５０Ω）。信号１７２０は、次いで、ローパスフィルタ１７２４によりフィルタリングされ、“Ｒ”ポートおよび“Ｌ”ポートの入力周波数に関連する高周波数成分、その高調波、および、ＤＤＳ法および／またはＤＰＳ法を使用した回路によって発生する“Ｌ”基準信号（１７０２）および／または“Ｒ”電極電圧信号（１７０４）を出力とするシステム中に存在している可能性がある位相の瞬時変動が、除去される。
【０１０７】
フィルタリングされた出力信号１７２８は、アナログ−デジタル変換器（ＡＤＣ）により測定され、その出力信号は、フィルタ１７２４の出力における信号電圧を表す数値となる。コンピューターを使用した制御システム（図示は省略する）が、測定された位相の数値を受信するとともに、較正対象の位相を有する電極制御システムの可変位相遅延回路要素に対して繰返し指令を送信する。ＤＢＭの位相出力信号を継続的に測定し、較正対象の電極に対する可変位相遅延を調整することによって、このシステムは、出力信号が正確にゼロとなる正確な可変位相値をつきとめることができる。次いで、可変位相要素の対応する値は、較正値として制御システム中の記憶手段に保存される。後に、ＬＩＮＡＣの（較正ではない）通常の動作の間に、この較正値をオフセット値として使用して、電極電圧の位相制御システム中の前方経路の位相遅延を無効化することにより、前方経路を補償するものである。
【０１０８】
ＤＢＭの出力電圧がゼロとなるのは、混合器１７１０におけるＲ入力とＬ入力との間の位相角が＋９０°および−９０°（すなわち、２７０°）の両方の場合である。電極電圧の位相制御システム中の可変位相要素に対して送信される位相指令とともに、位相角の信号値を監視することにより、コンピューターのソフトウェアを、どちらの極性におけるゼロ値を監視するのかを特定するように作成することができる。このように、必要な場合には、可変位相を１８０°調整することによって１つの極性のみに応答するようにシステムを設計し、最終的に１つの指定された位相において正確なゼロ値を達成するようにすることもできる。
【０１０９】
図１７Ｂには、図１７Ａに示す二重平衡変調器１７００と同様の、電極電圧の振幅および位相較正回路１７３０の例が示されており、この例では、さらに、本発明に従って使用される電圧振幅検出回路１７３２が含まれている。電圧振幅検出回路１７３２は、較正対象である電極電圧信号１７０２の大きさに均一かつ正確に関連する出力信号１７３４を出力するように動作可能なものである。
【０１１０】
あるいは、電圧振幅検出器１７３２の出力信号１７３４を、電極電圧の位相信号１７２８とともに、あるいは、それとは別に、コンピューター測定システム１７４０（図示は省略する）に入力し、そこでＡＤＣにより信号電圧を数値に変換することもできる。電極電圧の振幅を表す数値は、ソフトウェアの指令を備えた制御システムのコンピューターによって使用され、電極電圧の振幅制御回路に送信される指令信号が生成される。電圧振幅信号の値を継続的に読み取り、そして、電極電圧の振幅制御回路に送信される指令値を調整するこの処理は、電極電圧の振幅信号の正確な既定値が観測されるまで、反復される。
【０１１１】
電極電圧の振幅の既定値（または、電極電圧の振幅の「較正点」）、およびシステムを較正点で正確に動作させるために計算された指令値は、次に、１つまたは複数の較正値を計算するために使用することができる。これらの較正値は、次いで、制御システムの記憶手段に保存される。ＬＩＮＡＣの（較正モードではない）通常動作の間に、これらの較正値がシステム制御用ソフトウェアによって取り出され、各電極において、指令された電極電圧の振幅を調整して、他のＬＩＮＡＣ電極上の電圧の振幅に非常に正確に関連する電圧振幅の値を達成するものである。
【０１１２】
本明細書において、「記憶手段」という用語は、スタティックメモリまたはダイナミックメモリの集積回路（ＩＣ）のようなデータストレージ要素、固定式または可動式の回転型磁気ストレージ要素または回転型光学ストレージ要素を含むディスクドライブ、ＦＬＡＳＨメモリ、磁気ディスケット、テープ、またはストレージ機能を有する同等な要素を含んでいるが、これらに限定されるものではない。さらに、「ソフトウェア」という用語は、メモリＩＣ、並びに、ＥＰＲＯＭ、不揮発性ＲＡＭ  ＩＣ、ＦＬＡＳＨメモリ、ディスケット、またはＥＥＰＲＯＭのようなプログラム可能な論理デバイスのようなデバイスにファームウェアとして保存された情報を含むものである。
【０１１３】
以上の説明を要約すれば、次の通りである。
ＤＤＳは、特に「連鎖」注入処理の間に、電極の位相のデータセットを迅速かつ正確に変更して、装置間でデータセットを整合させるために、特有の能力を提供するものである。製造用のイオン注入処理装置においてＤＤＳを使用することの利点は、電極電圧の位相および振幅を較正するための自動化された方法と組み合わせ、較正処理の間の測定偏差の「人的要因」を排除して装置固有の位相遅延誤差を最小化することによって、一層確実なものとなる。
【０１１４】
本発明の１つまたは複数の実施形態（例えば、図２）では、イオン注入装置１００のＬＩＮＡＣ１１９に対する制御システム１３０の可変位相遅延要素１３８は、ＤＤＳとして実装されており、マスター発振器信号１３６は、デジタル周波数合成またはＤＦＳ回路要素１３４から発生し、このＤＦＳ回路要素は、所望のＬＩＮＡＣ動作周波数における、各時刻における位相を表すｎビット２進値の連続的なストリームを生成するものである。
【０１１５】
周波数合成回路は、アキュムレータ回路構成を備えており、そのレジスタは、（マスター発振器から発生する）クロック信号により、現在の位相値をｎビットデータとして保存する。この現在の位相値は、通常は固定された値（レジスタに印加されるクロック周波数に対する所望のＬＩＮＡＣ動作周波数の比に、ｎビットの精度で、等しい値）と加算されて、レジスタの入力に戻される。レジスタの次のクロック時に、レジスタの出力信号は、元の位相値に対して上記の比に等しい追加の位相角が加算された値に等しい新たな値を、ｎビットの２進精度で、保存する。継続するクロック信号のそれぞれがレジスタに印加されるたびに、出力位相信号は、同じ値だけ出力位相を進める。この信号は、「マスターデジタル位相信号」と呼ばれる、２進精度の値であるｎビットとしては、必要な周波数の精度を達成するために、並びに、一実施形態では、回路設計における一般的な方法に関する理由により、３２ビットが選択され、４つの８ビット回路要素からなる組として実装される。これは、イオン注入システムのＬＩＮＡＣに対して望ましい最小分解能である２６ビットを上回るものである。
【０１１６】
これらの位相値は、いくつかのデジタル位相合成要素の入力に印加され、それらの要素の１つは、ＬＩＮＡＣにおける多数のＲＦ（radio frequency）加速電極電圧の１つの位相制御回路の経路に直接的に関連するものである。これらの位相合成要素は、ｍビット精度の２進加算器を使用して、マスターデジタル位相信号に位相オフセットを加算する。２進精度の値であるｍビットは、特定のＬＩＮＡＣシステムに必要な位相の精度、および、一実施形態では、回路設計における一般的な方法に関する理由により、１６ビットとして選択され、２つの８ビット回路からなる組として実装される。これは、イオン注入システムのＬＩＮＡＣに対して望ましい最小分解能である９ビットを上回るものである。
【０１１７】
次いで、それぞれのデジタル位相合成要素からの出力（電極位相制御信号）は、入力信号として位相同期回路（ＰＬＬ）に印加される。この位相同期回路は、ＬＩＮＡＣ電極における電圧の位相を高精度に制御して、電極位相制御信号の値に一致させる（またはロックする）ものである。一実施形態では、デジタル位相合成要素の最上位ビット（ＭＳＢ）のみが回路から取り出され、電極位相制御信号として使用される。
【０１１８】
デジタル位相合成回路において、各回路経路間での位相遅延の次のような事項を要因とする変動を最小化するため、一実施形態において、個別に実装可能ないくつかの方法が示された。上記要因とは、多数の回路要素および経路の伝播遅延における変動、電源電圧の変動、温度、並びに多数の回路要素の温度変動および多数の回路要素の間における温度変動、多数の回路要素の経時劣化である。
【０１１９】
これらの実装は、位相遅延の変動の低減を達成するものである。これらの実装には、複数の回路を単一の集積回路中に実装することにより、マルチチップ実装において同期化に必要なＰＬＬ回路を追加することに関連して付加される位相誤差を低減または解消すること、並びに、各チップ内の位相遅延を発生する各要素の出力を、内部位相遅延を発生する要素とチップのデバイスリードとの間の信号伝播の遅延が、ほぼ等しい値となるようにチップ内に配置することが含まれる。
【０１２０】
本発明によって達成される別の位相遅延の改善には、次のようなものが含まれる。１つは、多数の電極位相制御信号を、チップ内に配置されたレジスタ回路によって再サンプリングし、再サンプリングするための回路要素を、その回路要素とチップのデバイスリードとの間の信号伝播遅延がほぼ等しい値となるようにチップ内に配置することである。もう１つは、信号出力用のデバイスリードを、信号出力用デバイスリードおよび各信号出力回路要素に対して電流が供給されるかまたは帰還する電源およびグランド用デバイスリードの物理的配置に関して対称的に割り当てることによって、複数のデバイス出力リードの間の信号電流の相互結合をほぼ等しい値とし、複数の出力回路経路の間での位相誤差を最小化することである。
【０１２１】
最後に、本発明によって達成される位相遅延の改善には、シングルエンド型のチップ出力回路要素よりも優れた差動型のチップ出力回路要素を使用することにより、複数のチップ出力回路間でのクロストークによる位相誤差を最小化することが含まれており、この位相誤差は、複数の出力間で電源およびグランド電流回路経路が共通であり、共通の回路経路が位相誤差を増大させる可能性があるインダクタンスを有することを要因とするものである。
【０１２２】
これらの回路の実施形態においても、ＬＩＮＡＣを使用した２またはそれ以上のイオン注入装置の間でデータセットを移行して実装し得る能力は、較正の間に多数の電極電圧の位相誤差の不変な「静的」成分をシステムから除去した際の正確性に左右される。別の実施形態では、各電極電圧の位相の較正を自動化するために、コンピューターおよびソフトウェアを使用したイオン注入装置の制御システムが、位相測定回路とともに使用されている。この実施形態を使用しない場合、較正を実施する作業員は、オシロスコープまたは位相誤差を観測するための他の位相誤差測定装置の操作について熟知している必要があるが、この実施形態では、作業員に必要な熟練性が低減し、位相誤差を人間が観測するときに発生し、較正係数として制御システム中にもたらされて保持される測定誤差の人的要因が排除される。
【０１２３】
別の実施形態では、コンピューターおよびソフトウェアを使用したイオン注入装置の制御システムは、電極電圧の大きさの測定回路とともに使用されて、各電極電圧の大きさの較正が自動化されるものである。このような振幅測定は、電極電圧の位相の較正と同時に実施するものであっても、または、位相の較正とは別に実施するものであってもよく、作業に必要な熟練性を低減し、また、制御システムを手動で操作することにより発生し得る誤差を最小化するものである。
【０１２４】
このように、本発明は、イオン注入システムにおいてイオンを加速するための従来の装置および方法を大幅に改善するものである。
【０１２５】
以上、本発明を特定の態様及び実施形態に関連させて図示及び説明してきたが、本明細書及び添付された図面の理解に基づいて、当業者が同等な変更及び修正に想至し得ることは理解されるであろう。特に、上述した構成要素（アセンブリー、装置、デバイス、回路、システム等）によって実行される種々の機能に関して、そのような構成要素を説明するために使用された用語（「手段」に対する参照を含む）は、特に明示されない限り、ここに示された本発明の例示的な実施形態において特定の機能を実行する上述した構成要素のその機能を実行する（すなわち、機能的に同等である）任意の構成要素に、たとえ開示された構成に構造的に同等でなくても、相当するものである。この点に関して、本発明は、本発明の様々な方法のステップを実行するためのコンピュータにより実行可能な指令を有するコンピュータで読み取り可能な媒体を含むものである。加えて、本発明の特定の特徴がいくつかの態様のうちの１つのみに関連して開示された場合であっても、所定の又は特定の用途のために望ましくかつ有利であるように、そのような特徴を他の態様の１つ又はそれ以上の特徴と組み合わせることもできる。
【図面の簡単な説明】
【０１２６】
【図１】図１は、線形加速器を有する高エネルギーイオン注入装置を概念的に示すブロック図である。
【図２】図２は、本発明に従って使用することのできる、線形加速器およびＤＤＳ制御システムを有する高エネルギーイオン注入装置の例を概念的に示すブロック図である。
【図３】図３は、イオン注入システムで使用することのできる、線形イオン加速器のいくつかのステージ、イオンビーム、および関連する位相制御部を示す簡略的な透視図である。
【図４】図４は、イオン注入システムで使用することのできる、線形イオン加速器のいくつかのステージ、イオンビーム、および関連する周波数制御部および位相制御部を示す別の簡略的な透視図である。
【図５】図５は、加速器の電極の位相を制御するために使用できる直交位相変調器の概念的に示すブロック図である。
【図６Ａ】図６Ａは、イオンビーム加速の基礎として使用され、基準波形の周波数のＮ倍におけるデジタルサンプルから再構成される、所望のサイン波形または基準のサイン波形を示すグラフである。
【図６Ｂ】図６Ｂは、図６Ａに示すサイン波形を再構成するため使用できる、基本デジタル周波数合成またはＤＦＳ回路を概念的に示すブロック図である。
【図７Ａ】図７Ａは、図６Ａに示す所望のサイン波形または基準のサイン波形、およびデジタルサンプルの測定値を示すグラフである。
【図７Ｂ】図７Ｂは、図６Ｂに示すＤＦＳ回路を使用した波形再構成の間における、図７Ａのデジタルサンプルの測定値の最上位ビットまたはＭＳＢを示すグラフである。
【図８】図８は、本発明に従って、位相がシフトされた複数の出力を発生するためのＤＦＳ回路の例を概念的に示すブロック図である。
【図９】図９は、本発明に従って、マスター発振器および複数の可変移相方法を使用して、位相がシフトされた複数の出力を発生するための分散型ＤＤＳ回路の例を概念的に示すブロック図である。
【図１０】図１０は、本発明に従って、位相がシフトされた複数の出力を発生するための集中型ＤＰＳ回路の例と、対応する分散されたＬＩＮＡＣ電極制御回路とを概念的に示すブロック図である。
【図１１】図１１は、本発明の別の態様に従って、位相がシフトされた複数の出力を発生するための分散型ＤＤＳ回路の例と、対応する分散されたＬＩＮＡＣ電極制御回路とを概念的に示すブロック図である。
【図１２】図１２は、本発明の別の態様に従って、マルチチップＤＤＳコントローラ構成として実装された集中型ＤＦＳおよびＤＰＳ回路の例を概念的に示すブロック図である。
【図１３】図１３は、本発明の別の態様に従って、集中型シングルチップＤＰＳ回路構成として実装されたＤＤＳコントローラの例を概念的に示す図である。
【図１４Ａ】図１４Ａは、シングルチップ構成として実装されたＤＤＳコントローラの例を概念的に示すブロック図であり、この例では、複数のＤＰＳ出力回路を非均一に配置した場合、配線長の偏差により位相遅延の変動が生じる可能性がある。
【図１４Ｂ】図１４Ｂは、シングルチップ構成として実装されたＤＤＳコントローラの例を概念的に示すブロック図であり、この例では、複数のＤＰＳ回路は非均一に配置されているものの、ＤＰＳ回路の出力レジスタは均一に配置されており、クロックのタイミングが同時に再調整されて、位相遅延の変動が回避される。
【図１４Ｃ】図１４Ｃは、シングルチップ構成として実装されたＤＤＳコントローラの例を概念的に示すブロック図であり、この例では、複数のＤＰＳ回路はチップの周縁部に均一に配置されており、均一な信号配線長を有するため、位相遅延の変動が回避される。
【図１５Ａ】図１５Ａは、シングルチップＤＤＳコントローラ構成の例を概念的に示すブロック図であり、グランド用ピンまたは電源用ピンの配置態様が非均一であることによって、実装されたデバイス出力経路の間で遅延の差が生じる可能性がある。
【図１５Ｂ】図１５Ｂは、シングルチップＤＤＳコントローラ構成の例を概念的に示すブロック図であり、グランド用ピンまたは電源用ピンの配置態様が均一であることによって、デバイス出力経路の間での遅延の差が最小化される。
【図１６Ａ】図１６Ａは、シングルチップＤＤＳコントローラ構成の例を概念的に示すブロック図であり、複数のＤＰＳ回路のそれぞれは、シングルエンド出力ドライバ回路構成を使用しているため、クロストークおよび位相誤差の問題が生じる可能性がある。
【図１６Ｂ】図１６Ｂは、シングルチップＤＤＳコントローラ構成の例を概念的に示すブロック図であり、複数のＤＰＳ回路のそれぞれは、差動出力ドライバ回路構成を使用しているため、クロストークおよび位相誤差の問題が最小化される。
【図１７Ａ】図１７Ａは、本発明の一態様に従って使用できる、二重平衡変調器を使用した位相検出回路の例を概念的に示すブロック図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示したものと同様の二次平衡変調器を使用した電極電圧の振幅および位相の較正回路の例を概念的に示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【外国語明細書】
Title of Invention
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Claims
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