(57)【要約】【課題】Ｄ型ＦＥＴとＥ型ＦＥＴを同一基板に集積化する場合、各ゲート電極を半導体層の異なる深さに設けて異なるピンチオフ電圧を実現している。しかし、半導体層のエッチングは数ｎｍの精度を必要とするため歩留りが悪く、また複数の半導体層の選択エッチングを行う場合は、コストが高くなる問題があった。【解決手段】Ｄ型ＦＥＴとＥ型ＦＥＴのゲート電極を、同一半導体層の同一平面上に蒸着する。また蒸着金属の最下層をＰｔとして一部を半導体層に埋め込み、Ｄ型ＦＥＴとＥ型ＦＥＴの埋め込み深さを異ならせる。Ｅ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を１００〜１１０Å以上で、埋め込み部の底部を第２電子供給層内の障壁層内に近い部分に位置させる。Ｄ型ＦＥＴのゲート電極はＰｔ蒸着膜厚を４０〜６０Åとする。これにより、何れのＦＥＴも所定のピンチオフ電圧でそのばらつきを大幅に低減することができる。【選択図】    図１８
2007324424.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板上にそれぞれバッファ層、チャネル層、電子供給層、障壁層、キャップ層となる半導体層を順次積層した基板と、
前記基板に設けられ第１ゲート電極を有し第１のピンチオフ電圧に設定された第１ＦＥＴと、
前記第１ＦＥＴと同一基板に集積化され第２ゲート電極を有し第２のピンチオフ電圧に設定された第２ＦＥＴと、を具備し、
前記第１ゲート電極は、金属の蒸着により前記障壁層の表面に設けられて一部が該障壁層に埋め込まれ、
前記第２ゲート電極は、前記金属の蒸着により前記第１ゲート電極と同一平面の前記障壁層表面に設けられて一部が該障壁層に埋め込まれ、
前記第１ゲート電極の蒸着膜厚は、前記金属の蒸着膜厚の増加に対する前記半導体層内への埋め込み深さの増加の比率と、蒸着膜厚との相関関係における相関係数の減少が始まる厚み以上であることを特徴とする集積回路装置。
【請求項２】
埋め込まれた前記第１ゲート電極の底部は前記電子供給層内に位置することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記電子供給層表面から前記埋め込まれた前記第１ゲート電極の底部までの距離の増加に対する前記第１のピンチオフ電圧の増加の比率と、前記距離との相関関係において、前記電子供給層は該相関関係の相関係数の絶対値が小さい第１領域と該相関係数が第１領域より大きい第２領域を有し、前記底部は前記第１領域に位置することを特徴とする請求項２に記載の集積回路装置。
【請求項４】
前記チャネル層と前記バッファ層の間に他の電子供給層を設けることを特徴とする請求項１に記載の集積回路装置。
【請求項５】
前記第２ゲート電極の前記埋め込まれた底部は前記障壁層内に位置することを特徴とする請求項１に記載の集積回路装置。
【請求項６】
前記障壁層上にエッチングストップ層を設けることを特徴とする請求項１に記載の集積回路装置。
【請求項７】
前記第１ゲート電極および第２ゲート電極は最下層にＰｔを含む金属層であり、該Ｐｔの一部が前記半導体層に埋め込まれることを特徴とする請求項１に記載の集積回路装置。
【請求項８】
前記障壁層は、ＡｌＧａＡｓ層であることを特徴とする請求項１に記載の集積回路装置。
【請求項９】
前記第１ゲート電極のＰｔ蒸着膜厚は１１０Å以上１７０Å以下であることを特徴とする請求項７に記載の集積回路装置。
【請求項１０】
前記第２ゲート電極のＰｔ蒸着膜厚は、４０Å〜１００Åであることを特徴とする請求項７に記載の集積回路装置。
【請求項１１】
前記障壁層は２５０Å以上４００Å以下であることを特徴とする請求項１に記載の集積回路装置。
【請求項１２】
前記電子供給層の不純物濃度は、１．０×１０１８ｃｍ−３〜５．０×１０１８ｃｍ−３であることを特徴とする請求項１に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関わり、特に同一基板にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを集積化する集積回路装置に関する。
【背景技術】
【０００２】
ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）はＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）と同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下Ｄ型と称する）と、エンハンスメント型（以下Ｅ型と称する）があり、これらを１チップに集積化したものも知られている。
【０００３】
Ｄ型ＨＥＭＴとＥ型ＨＥＭＴは、異なるピンチオフ電圧Ｖｐを有する。つまりこれらを同一基板に集積化する場合には、それぞれのゲート電極を異なる深さに形成する必要がある。
【０００４】
ゲート電極を異なる深さに形成する方法として、例えば１つの半導体層において、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴのゲート電極を形成するためのリセスエッチング深さをそれぞれ異ならせる技術が知られている（例えば特許文献１参照）。
【０００５】
あるいは、エッチングの選択比が大きい複数の半導体層（エピタキシャル層）を繰り返し積層し、これらを選択的にエッチングすることにより異なるエピタキシャル層表面にＥ型ＨＥＭＴとＤ型ＨＥＭＴのゲート電極をそれぞれ形成する技術も知られている（例えば非特許文献１参照）。
【特許文献１】特開平７−１４２６８５号公報
【非特許文献１】田原和弘、他３名、「シングルコントロールＳＰＤＴスイッチＩＣの開発」、ＮＥＣ技報  Ｖｏｌ．５５  Ｎｏ．４／２００２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＨＥＭＴにおいては、ゲート電極の形成位置、すなわちゲート電極底部の高さのばらつきがピンチオフ電圧Ｖｐのばらつきとなる。具体的にはゲート電極底部の高さが約５〜２０Åばらつくと、ＨＥＭＴのピンチオフ電圧Ｖｐが０．１Ｖばらつく。一般にＨＥＭＴのピンチオフ電圧ＶｐのばらつきはＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．１Ｖ程度以内に留めることが望ましい。従ってピンチオフ電圧Ｖｐのばらつきを最大で±０．１Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±５〜２０Å程度に抑える必要がある。
【０００７】
ところが、一般にエッチングのばらつき（ゲート電極底部の高さのばらつき）を最大で±５〜２０Å程度に抑えるのは至難の技である。つまり、上記の特許文献１の如く、リセスエッチングにより異なる深さにゲート電極を形成する方法では、ピンチオフ電圧Ｖｐのばらつきが大き過ぎて歩留が悪いことが最大の問題であった。
【０００８】
また、上記の非特許文献１の如く、複数積層した半導体層を選択的にエッチングすることにより、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴのそれぞれについて所定のピンチオフ電圧を得る方法では、要求されるピンチオフ電圧に応じて所定の半導体層を露出するようにエッチングする必要がある。しかし、エンハンスメントとディプレッションのわずか２種類のピンチオフ電圧に対応するためだけに、エッチング選択比の大きい半導体層（エピタキシャル層）を複数繰り返し、積層およびエッチングしなければならない。このため工数が多く、コストが高くなる問題があった。
【課題を解決するための手段】
【０００９】
本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板上にそれぞれバッファ層、チャネル層、電子供給層、障壁層、キャップ層となる半導体層を順次積層した基板と、前記基板に設けられ第１ゲート電極を有し第１のピンチオフ電圧に設定された第１ＦＥＴと、前記第１ＦＥＴと同一基板に集積化され第２ゲート電極を有し第２のピンチオフ電圧に設定された第２ＦＥＴと、を具備し、前記第１ゲート電極は、金属の蒸着により前記障壁層の表面に設けられて一部が該障壁層に埋め込まれ、前記第２ゲート電極は、前記金属の蒸着により前記第１ゲート電極と同一平面の前記障壁層表面に設けられて一部が該障壁層に埋め込まれ、前記第１ゲート電極の蒸着膜厚は、前記金属の蒸着膜厚の増加に対する前記半導体層内への埋め込み深さの増加の比率と、蒸着膜厚との相関関係における相関係数の減少が始まる厚み以上とすることにより解決するものである。
【発明の効果】
【００１０】
本発明に依れば、第１に、Ｄ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に集積化した集積回路装置において、ピンチオフ電圧ＶｐのばらつきをＤ型ＨＥＭＴおよびＥ型ＨＥＭＴ共に小さくすることができ、歩留りを向上させることができる。
【００１１】
第２に、バッファ層上のエピタキシャル層の積層数を最小限にできるので、ウエハコストを低減でき、リセスエッチング回数も最小限にできるのでプロセスコストも低減できる。
【００１２】
第３に、ゲート電極をＡｌＧａＡｓ層に設けることができるので、ＩｎＧａＰ層表面におけるＰｔの異常拡散を回避でき、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下に図１から図１８を用いて、本発明の実施の形態を詳細に説明する。
【００１４】
図１は、第１の実施形態の集積回路装置を説明する断面図である。
【００１５】
第１の実施形態の集積回路装置は、同一基板３０上に、第１ＦＥＴ１０と、第２ＦＥＴ２０を集積化したものである。一例として、ロジック回路を内蔵するスイッチ集積回路（ＭＭＩＣ）であり、スイッチング素子が第１ＦＥＴ１０により構成され、スイッチング素子をコントロールするロジック回路が第１ＦＥＴ１０および第２ＦＥＴ２０で構成され、これらが同一基板（チップ）３０に集積化される。
【００１６】
第１ＦＥＴ１０は、Ｅ型ＨＥＭＴ（Ｅ−ＦＥＴ）であり、第２ＦＥＴ２０はＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）である。尚、図１において第１ＦＥＴ１０と第２ＦＥＴ２０を隣接して記載しているが、これらは同一基板上に集積化されているものであればよく、隣接している必要はない。
【００１７】
基板３０は、化合物半導体基板３１上にそれぞれバッファ層３２、チャネル層３５、電子供給層（第１電子供給層３３および第２電子供給層３６）、障壁層３７、キャップ層３８となる半導体層を積層したものである。
【００１８】
具体的には、基板３０は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、第１電子供給層３３、スペーサ層３４ａ、チャネル（電子走行）層３５、スペーサ層３４ｂ、第２電子供給層３６、障壁層３７、エッチングストップ層３９、キャップ層３８をこの順に積層したものである。
【００１９】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。
【００２０】
第１電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、第１電子供給層３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、ピンチオフ電圧Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係する。第１電子供給層３３の不純物濃度は、１．０×１０１８ｃｍ−３〜５．０×１０１８ｃｍ−３が望ましい。
【００２１】
チャネル層３５はノンドープＩｎＧａＡｓ層であり、その上下の層にはノンドープＡｌＧａＡｓ層のスペーサ層３４ａ、３４ｂが配置される。
【００２２】
第２電子供給層３６も、第１電子供給層３３と同様にチャネル層３５よりバンドギャップが大きいｎ＋型ＡｌＧａＡｓ層である。また、第２電子供給層３６のｎ型不純物（例えばＳｉ）の不純物濃度は、ピンチオフ電圧Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係する。不純物濃度は、１．０×１０１８ｃｍ−３〜５．０×１０１８ｃｍ−３であり、一例として第１の実施形態では不純物濃度が２．６×１０１８ｃｍ−３、厚みは１２０Åとする。
【００２３】
このように、チャネル層３５の上下の層にそれぞれ第１電子供給層３３および第２電子供給層３６を配置するダブルヘテロ接合構造とすることにより、キャリア密度が増え、オン抵抗Ｒｏｎを非常に小さくできる。
【００２４】
障壁層３７は、ノンドープのＡｌＧａＡｓ層であり、エッチングストップ層３９と第２電子供給層３６間に配置され、所定の耐圧とピンチオフ電圧を確保している。障壁層３７の厚みは２５０Å以上であり、第１の実施形態では、２６０Åとする。  
【００２５】
エッチングストップ層３９は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なｎ＋型ＩｎＧａＰ層であり、厚みは１００Å程度である。
【００２６】
更にキャップ層３８となるｎ＋型ＧａＡｓ層を最上層に積層する。キャップ層３８の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００２７】
キャップ層３８は所望の形状にパターンニングされ、それぞれ第１ＦＥＴ１０のソース領域３８ＥＳ、ドレイン領域３８ＥＤおよび第２ＦＥＴ２０のソース領域３８ＤＳ、ドレイン領域３８ＤＤとなる。
【００２８】
また、第１の実施形態のエッチングストップ層３９は、その上層のキャップ層３８と同じパターンでエッチングされている。第１の実施形態では、エッチングストップ層３９を配置することにより、選択エッチングとして、キャップ層３８のサイドエッチングをウエットエッチングで行うことができる。
【００２９】
第１ＦＥＴ１０のソース領域３８ＥＳおよびドレイン領域３８ＥＤ上には、それぞれオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）で形成されたソース電極１２、ドレイン電極１３が設けられる。
【００３０】
第１ＦＥＴ１０の第１ゲート電極１１は、ソース領域３８ＥＳおよびドレイン領域３８ＥＤ間に露出した障壁層３７表面に設けられる。第１ゲート電極１１は、最下層がＰｔ（白金）の第１ゲート金属層により形成される。第１の実施形態では第１ゲート金属層はＰｔ／Ｍｏの蒸着金属層であり、Ｐｔの蒸着膜厚Ｔｐａ１は１００Å以上で、１例として１１７Åとする。またＭｏの蒸着膜厚は５０Åとする。
【００３１】
Ｐｔの一部は熱処理により半導体層に拡散され、第１ゲート電極１１の一部は障壁層３７に埋め込まれる。第１ゲート電極１１の埋め込まれた部分も第１ゲート電極１１の一部として機能する。以下第１ゲート電極１１の埋め込まれた部分を第１埋め込み部１１ｂと称する。第１埋め込み部１１ｂの障壁層３７表面からの深さＴｐｂ１は、２７４Åである。障壁層３７の厚みは２６０Åであるので、第１埋め込み部１１ｂの底部は障壁層３７を貫通し第２電子供給層３６に達する。つまり、第１ゲート電極１１は障壁層３７および第２電子供給層３６ショットキー接合を形成する。
【００３２】
第１ＦＥＴ１０はＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）であり、ピンチオフ電圧Ｖｐ１は例えば０．２５Ｖである。ＨＥＭＴのピンチオフ電圧Ｖｐは、ゲート電極の底部から第２電子供給層表面までの距離(深さ)で決定される。すなわち、第１の実施形態では、第１ＦＥＴ１０のピンチオフ電圧Ｖｐ１は、第１埋め込み部１１ｂの底部から第２電子供給層３６表面までの距離ｄ１で決定される。つまり、第１ＦＥＴ１０は距離ｄ１を−１４Åとすることにより、０．２５Ｖのピンチオフ電圧Ｖｐ１に設定されている。尚、この場合第１埋め込み部１１ｂの底部が第２電子供給層３６内に達するため、距離ｄ１は負の値となる。
【００３３】
第２ＦＥＴ２０のソース領域３８ＤＳおよびドレイン領域３８ＤＤ上にも、それぞれオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）で形成されたソース電極２２、ドレイン電極２３が設けられる。
【００３４】
第２ＦＥＴ２０の第２ゲート電極２１は、ソース領域３８ＤＳおよびドレイン領域３８ＤＤ間に露出した障壁層３７表面に設けられる。
【００３５】
第２ＦＥＴ２０の第２ゲート電極２１は、最下層がＰｔ（白金）の第２ゲート金属層により形成される。第１の実施形態では第２ゲート金属層はＰｔ／Ｍｏの蒸着金属層であり、Ｐｔの蒸着膜厚Ｔｐａ２は４０Å〜６０Åで、ここでは５１Åとする。またＭｏの蒸着膜厚は５０Åとする。
【００３６】
Ｐｔの一部は、熱処理により半導体層に拡散され、第２ゲート電極２１の一部は障壁層３７に埋め込まれる。第２ゲート電極２１の埋め込まれた部分も第２ゲート電極２１の一部として機能する。以下第２ゲート電極２１の埋め込まれた部分を第２埋め込み部２１ｂと称する。第２埋め込み部２１ｂの障壁層３７表面からの深さＴｐｂ２は、１２２Åである。
【００３７】
障壁層３７の厚みは２６０Åであるので、第２埋め込み部２１ｂの底部は障壁層３７内に位置する。つまり、第２ゲート電極２１は障壁層３７とショットキー接合を形成する。
【００３８】
第２ＦＥＴ２０はＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）であり、ピンチオフ電圧Ｖｐ２は例えば−０．８Ｖである。第２ＦＥＴ２０のピンチオフ電圧Ｖｐ２は、第２埋め込み部２１ｂの底部から第２電子供給層３６表面までの距離ｄ２で決定される。つまり第２ＦＥＴ２０は、距離ｄ２を１３８Åとすることにより−０．８Ｖのピンチオフ電圧Ｖｐ２に設定されている。
【００３９】
また、第１ゲート電極１１および第２ゲート電極２１は、いずれも同じ障壁層３７の、同一平面上に設けられる。第１の実施形態の第１ＦＥＴ（Ｅ型ＨＥＭＴ）１０と第２ＦＥＴ（Ｄ型ＨＥＭＴ）２０は、同一基板３０に集積化され、異なるピンチオフ電圧Ｖｐ１、Ｖｐ２を有する。しかし第１ゲート電極１１および第２ゲート電極２１は、これらを形成する際に半導体層のリセスエッチングや選択エッチングの繰り返しなどを行わず、同一の障壁層の同一平面上に設けられる。
【００４０】
また、第１ゲート電極１１および第２ゲート電極２１は、障壁層３７にゲート金属層を蒸着、Ｐｔを拡散して設けられる。このように、第１ゲート電極１１（第２ゲート電極２１も同様）の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造とすることにより、ＨＥＭＴの特性を向上させることができる。これは図の如く第１埋め込み部１１ｂ（第２埋め込み部２１ｂ）は底部の端が丸いためである。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
【００４１】
ここで、ＰｔをＩｎＧａＰ層表面に埋め込むと、ＩｎＧａＰ層表面においてＰｔが横（基板３０の水平方向）に異常拡散し、ゲート耐圧が劣化する問題がある。しかし、第１の実施形態の障壁層はＡｌＧａＡｓ層であるため、Ｐｔを埋め込む熱処理を行ってもＰｔの異常拡散が発生せず、良好なゲート耐圧が得られる。
【００４２】
ＨＥＭＴにおいては、Ｅ型ＨＥＭＴ（Ｅ−ＦＥＴ）およびＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）共に、ピンチオフ電圧Ｖｐ１、Ｖｐ２の値の生産ばらつきをいかに抑えるかということが最も重要である。図１に示した第１の実施形態の集積回路装置は、これらの生産ばらつきを抑制した構造となっている。
【００４３】
以下、これについて説明するが、第１ＦＥＴ（Ｅ型ＨＥＭＴ）１０および第２ＦＥＴ（Ｄ型ＨＥＭＴ）２０に共通する部分についてはこれらを総称して説明する。
【００４４】
既述の如く、ピンチオフ電圧Ｖｐは、埋め込まれたＰｔ（埋め込み部ｂ）の底部から第２電子供給層３７表面までの距離ｄで決定される。また、埋め込み部ｂの深さ（Ｐｔの埋め込み深さ）ＴｐｂはＰｔの蒸着膜厚Ｔｐａで決まる。つまりＰｔの蒸着膜厚ＴｐａとＰｔの埋め込み深さＴｐｂは一定の相関関係を有する。
【００４５】
図２は、Ｐｔの蒸着膜厚Ｔｐａと所定の熱処理を行った場合のＰｔの埋め込み深さＴｐｂの相関関係を示す図であり、Ｐｔの蒸着膜厚Ｔｐａを４０Å〜１５０Åとした場合のＰｔの埋め込み深さＴｐｂを測定した実験結果である。横軸がＰｔの蒸着膜厚Ｔｐａ（Å）、縦軸がＰｔの埋め込み深さＴｐｂ（Å）である。
【００４６】
この図より、Ｐｔ蒸着膜厚Ｔｐａが１００Å〜１１０Å程度以下のＬｉ領域では、埋め込み深さＴｐｂは常に蒸着膜厚Ｔｐａの２．４倍となり、リニアな特性を示す。一方、Ｐｔの蒸着膜厚Ｔｐａが１００Å〜１１０Å程度以上の厚みのＳａ領域においては、Ｐｔの埋め込み深さＴｐｂはＰｔ蒸着膜厚Ｔｐａの２．４倍より浅くなり、Ｐｔ蒸着膜厚Ｔｐａの増加と共にＰｔの埋め込み深さＴｐｂは飽和していくことが実験の結果わかった。  すなわち、Ｐｔの蒸着膜厚Ｔｐａ＝１５０Å（Ｐｔの埋め込み深さＴｐｂ＝３１７Å）で飽和し、これ以上Ｐｔ蒸着膜厚Ｔｐａを厚くしても、Ｐｔの埋め込み深さＴｐｂが増加することはなかった。
【００４７】
図３は、Ｐｔの蒸着膜厚Ｔｐａの増加とＰｔの埋め込み深さＴｐｂの増加との相関関係における相関係数Ｒ１（図２の相関線の傾き：Ｐｔの蒸着膜厚Ｔｐａの増加に対するＰｔの埋め込み深さＴｐｂの増加の比率）と、Ｐｔの蒸着膜厚Ｔｐａとの関係を示す図である。
【００４８】
相関係数Ｒ１は、Ｌｉ領域では２．４の一定値であるが、Ｓａ領域になると２．４から減少し始め、Ｔｐａ＝１５０Å付近で０になる。
【００４９】
一方、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの薄過ぎる膜厚の蒸着は膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが例えば数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
【００５０】
一方、蒸着機によるＰｔの蒸着膜厚Ｔｐａの生産ばらつき（以下ΔＴｐａ）は蒸着膜厚Ｔｐａの±１０％である。すなわち、以下の式１が成り立つ。
【００５１】
ΔＴｐａ＝０．１×Ｔｐａ            （式１）
つまり、Ｐｔの蒸着膜厚Ｔｐａが厚ければ厚いほど、ΔＴｐａは大きくなる。
【００５２】
尚、図２および図３の特性は、基板３０の半導体層（エピタキシャル層）構造に依存しない。
【００５３】
そして相関係数Ｒ１はＰｔの埋め込み深さＴｐｂのばらつき（以下ΔＴｐｂ）に影響を与える。すなわち、以下の式２の関係が成り立つ。
【００５４】
ΔＴｐｂ＝ΔＴｐａ×Ｒ１                （式２）
そして式２に式１を代入し、以下の式３が得られる。
【００５５】
ΔＴｐｂ＝０．１×Ｔｐａ×Ｒ１          （式３）
ピンチオフ電圧Ｖｐは、ゲート電極の底部から第２電子供給層表面３７までの距離ｄで決まる。つまり、ピンチオフ電圧Ｖｐのばらつき（以下ΔＶｐ）は、埋め込み部ｂの底部から第２電子供給層３６表面までの距離ｄのばらつき（以下Δｄ）が大きいほど大きくなる。そして、Δｄは、ΔＴｐｂが大きいほど大きくなる。
【００５６】
図４は、Ｐｔ蒸着膜厚ＴｐａとΔＴｐｂの相関関係を示す図である。図４は図１および式３から求められる関係である。
【００５７】
図４に示すように、Ｌｉ領域では相関係数Ｒ１が一定（２．４）して大きいため（図３参照）、ΔＴｐｂがＰｔ蒸着膜厚Ｔｐａの増加と共に急激に大きくなる。
【００５８】
一方、Ｓａ領域に入ると相関係数Ｒ１が２．４より急激に小さくなるため(図３参照)、Ｐｔ蒸着膜厚Ｔｐａの増加によるΔＴｐｂの増加の効果を完全に打ち消してしまう。すなわちＳａ領域においてΔＴｐｂは、Ｐｔ蒸着膜厚Ｔｐａの増加と共に急激に小さくなり、Ｐｔ蒸着膜厚Ｔｐａ＝１５０Å付近で０になる。
【００５９】
また図４の相関もエピタキシャル構造に依存しない。
【００６０】
Ｐｔ蒸着膜厚の生産ばらつきが±１０％のとき、Ｐｔ蒸着膜厚の上限は１７０Åとする。Ｐｔ蒸着膜厚を１７０Åとして、生産ばらつきで１０％膜厚が小さくなったとしても蒸着膜厚は１５３Åである。そのときの埋め込み深さＴｐｂはその最大値の３１７Åであり、Ｐｔ蒸着膜厚が１７０Åのときから変化が無いからである。
【００６１】
つまり図４により、Ｓａ領域では、Ｐｔ蒸着膜厚Ｔｐａが厚くなるため、そのばらつきであるΔＴｐａは大きいが、相関係数Ｒ１を小さくできるためΔＴｐｂを小さくできる。また、Ｌｉ領域においては、相関係数Ｒ１は大きいがＰｔ蒸着膜厚Ｔｐａを十分小さくするとΔＴｐａを小さくできるためΔＴｐｂを小さくできることがわかる。
【００６２】
第１の実施形態では、第１ＦＥＴ１０のピンチオフ電圧Ｖｐ１はプラス電位で、例えば０．２５Ｖであり、第２ＦＥＴ２０のピンチオフ電圧Ｖｐ２はマイナス電位で、例えば−０．８Ｖである。従って、第１ＦＥＴ１０の第１ゲート電極１１（第１埋め込み部１１ｂ）の底部は、第２ＦＥＴ２０の第２ゲート電極２１（第２埋め込み部２１ｂ）の底部より深い部分に形成する必要がある。
【００６３】
そのためには、第１埋め込み部１１ｂの深さ（Ｐｔの埋め込み深さＴｐｂ１）を第２埋め込み部２１ｂの深さ（Ｐｔの埋め込み深さＴｐｂ２）より深くする必要がある。更に、第１の実施形態では第１ゲート電極１１と第２ゲート電極２１の金属蒸着面を同一の障壁層３７の同一平面上とする。そこで、第１ゲート電極１１のＰｔ蒸着膜厚Ｔｐａ１を、第２ゲート電極２１のＰｔ蒸着膜厚Ｔｐａ２より厚くする。これにより埋め込み部ｂの底部の位置を異ならせ、異なるピンチオフ電圧Ｖｐを実現する。
【００６４】
本実施形態では、Ｐｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの関係に基づき、第１ＦＥＴ１０および第２ＦＥＴ２０を設計し、ΔＶｐをいずれも小さくした集積回路装置を提供できる。
【００６５】
このとき、第１ゲート電極１１のＰｔ蒸着膜厚Ｔｐａ１は、Ｐｔ蒸着膜厚Ｔｐａの増加に対する半導体層内へのＰｔの埋め込み深さＴｐｂの増加の比率と、Ｐｔ蒸着膜厚Ｔｐａとの相関関係における相関係数Ｒ１の減少が始まる厚み以上とする。
【００６６】
具体的には、第１ゲート電極１１のＰｔ蒸着膜厚Ｔｐａ１を１００Å〜１１０Å程度以上に大きくし、第２ゲート電極２１のＰｔ蒸着膜厚Ｔｐａ２を薄くする（１００Å以下）構造を採用する。
【００６７】
以下、Ｐｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの関係を詳述し、図１に示すエピタキシャル構造においてΔＶｐを小さくできる具体的なＰｔ蒸着膜厚Ｔｐａについて説明する。
【００６８】
まず図５および図６には、第２電子供給層３７表面から埋め込み部ｂの底部までの距離ｄとピンチオフ電圧Ｖｐの相関関係を示す。図６は図５において距離ｄが負の領域の拡大図である。
【００６９】
図５および図６は、図１に示すエピタキシャル構造の基板３０の設計において、Ｐｔ蒸着膜厚Ｔｐａを変化させたときのピンチオフ電圧Ｖｐを見積った結果である。横軸が第２電子供給層３７表面から埋め込み部ｂの底部までの距離ｄ（Å）であり縦軸がピンチオフ電圧Ｖｐ（Ｖ）である。
【００７０】
尚、この相関関係は図１のような構造において得られるものである。つまり半導体層（エピタキシャル構造）を最適設計することにより得ることができる。この相関関係を設計することにより所望のピンチオフ電圧Ｖｐを、適正なＰｔ蒸着膜厚Ｔｐａにより得ることができる。
【００７１】
つまり、図１は基板３０のエピタキシャル層の構造によらない特性であるが、図５はエピタキシャル層（障壁層３７および障壁層３７より下層の半導体層）の構造による特性である。すなわちここでは障壁層３７の厚みは２６０Åであり、第２電子供給層３６の不純物濃度は２．６×１０１８ｃｍ−３、厚みは１２０Åである。
【００７２】
図５において、第２電子供給層３６表面から埋め込み部ｂ底部までの距離ｄが正の場合は、埋め込み部ｂの底部が障壁層３７内に位置している場合である。一方、距離ｄが負の場合は、埋め込み部ｂの底部が第２電子供給層３６内部に位置する場合である。
【００７３】
また、第１ＦＥＴ１０（Ｅ型ＨＥＭＴ）に要求されるピンチオフ電圧Ｖｐ１と、第２ＦＥＴ２０（Ｄ型ＨＥＭＴ）に要求されるピンチオフ電圧Ｖｐ２を、それぞれ例えば０．２５Ｖと−０．８Ｖとし、破線で示した。つまり、破線と相関線の交点の距離ｄを選択することで、それぞれ所望のピンチオフ電圧Ｖｐを得ることができる。
【００７４】
第２電子供給層３７表面から埋め込み部ｂの底部までの距離ｄとピンチオフ電圧Ｖｐは相関関係を示す。第２電子供給層３７表面から埋め込み部ｂの底部までの距離ｄの増加に対するピンチオフ電圧Ｖｐの増加の比率と、距離ｄとの相関関係の相関係数Ｒ２（図６の相関線の傾き：距離ｄの増加に対するピンチオフ電圧Ｖｐの増加の比率）は、距離ｄにより変化する。
【００７５】
埋め込み部ｂ底部が障壁層３７内に位置するとき、すなわち距離ｄが正の領域では、ピンチオフ電圧Ｖｐは、距離ｄの変化に対して線形的に変化する。
【００７６】
一方、埋め込み部ｂ底部が第２電子供給層３６内にあるとき、すなわち距離ｄが負の領域においては、距離ｄの変化に対するピンチオフ電圧Ｖｐの変化は非線形となる。その場合、距離ｄの値は、ａ領域、ｂ領域、ｃ領域の３つの領域に分けることができる。
【００７７】
図６の拡大図を参照し、ａ領域は、距離ｄの絶対値が最も小さい領域であり、相関係数Ｒ２の絶対値は、ｄが正の線形領域における相関係数Ｒ２の絶対値より小さい。
【００７８】
ｂ領域は、ａ領域より距離ｄの絶対値が大きく、ａ領域に隣り合う領域である。ｂ領域は相関係数Ｒ２の絶対値が非常に大きく、距離ｄが正の線形領域における相関係数Ｒ２の絶対値より大きい。またｂ領域の相関係数Ｒ２の絶対値はａ領域の相関係数Ｒ２の絶対値の２倍以上である。
【００７９】
ｃ領域は、ｂ領域よりｄの絶対値が大きく、ｂ領域に隣り合う領域である。ｃ領域は相関係数Ｒ２の絶対値が小さく、距離ｄが正の線形領域における相関係数の絶対値より小さい。
【００８０】
この相関線の傾向（距離ｄが正の領域で線形的に変化し、距離ｄが負の領域ではａ領域〜ｃ領域が存在する傾向）はＨＥＭＴ全般について成り立つ普遍的な傾向である。すなわち、具体的数値は図５に示したものに限らず、エピタキシャル構造により変化する。
【００８１】
つまりここでは、距離ｄが正の領域では相関線の式がＶｐ＝−０．００７３ｄ＋０．２１５になるよう、エピタキシャル構造が設計されている。すなわち図１に示したようなエピタキシャル構造の最適設計により、相関係数Ｒ２を−０．００７３と決定した。また障壁層３７厚みとの関係により相関式のＶｐ切片を０．２１５Ｖと決定した。
【００８２】
具体的にａ領域は、距離ｄが０Åから−３８Åまでの領域であり、相関係数Ｒ２は、距離ｄが正の線形領域における相関係数Ｒ２の絶対値（０．０７３）より小さく、−０．００４４である。
【００８３】
またｂ領域は距離ｄが−３８Åから−６２Åまでの領域であり、相関係数Ｒ２は−０．０１０４である。
【００８４】
ｃ領域は距離ｄが−６２Åより絶対値が大きい領域であり、相関係数Ｒ２は−０．００５５である。
【００８５】
図７は、図５及び図６より相関係数Ｒ２の絶対値を読み取り、距離ｄの各領域について比較した表である。
【００８６】
ΔＶｐ（ピンチオフ電圧Ｖｐのばらつき）は相関係数Ｒ２の絶対値が大きい方が大きくなる。そこで、図７では、ΔＶｐが小さくなる方向として、相関係数Ｒ２の絶対値が小さい場合を○、大きい場合を×とし示した。
【００８７】
つまり、埋め込み部ｂの底部の位置が障壁層３７内にある場合と第２電子供給層３６内のｂ領域にある場合はΔＶｐが大きくなる方向である。一方、埋め込み部ｂの底部の位置が第２電子供給層３６内のａ領域およびｃ領域にある場合はΔＶｐを小さくすることができる方向である。
【００８８】
図５および図６より相関係数Ｒ２はマイナスであるので、距離ｄのばらつきをΔｄとしたとき、次の式４が成り立つ。
【００８９】
ΔＶｐ＝Δｄ×｜Ｒ２｜          （式４）
ここで、距離ｄとＰｔの埋め込み深さＴｐｂの関係は、図１を参照して以下の式５の通りである。
【００９０】
ｄ＝障壁層３７の厚み―Ｔｐｂ          （式５）
そして式５より次の式６が成り立つ。
【００９１】
Δｄ＝ΔＴｐｂ          （式６）
次に、ΔＶｐについて説明する。
【００９２】
まず、式４および式６からΔＶｐとΔＴｐｂの関係を求めると以下の式７となる。
【００９３】
ΔＶｐ＝ΔＴｐｂ×｜Ｒ２｜        （式７）
そして、式３と式７より、ΔＶｐとＰｔ蒸着膜厚Ｔｐａの関係は、以下の式８の通りである。
【００９４】
ΔＶｐ＝０．１×Ｔｐａ×Ｒ１×｜Ｒ２｜          （式８）
すなわち、式８により、ΔＶｐを小さくするには、Ｔｐａ、Ｒ１および｜Ｒ２｜のいずれかを小さくすれば良いことがわかる。
【００９５】
ピンチオフ電圧Ｖｐは、距離ｄおよび障壁層３７より下のエピタキシャル構造により決まる。また距離ｄはＰｔ埋め込み深さＴｐｂと障壁層３７厚みで決定し、埋め込み深さＴｐｂはＰｔ蒸着膜厚Ｔｐａにより決定する。つまり、図５において所望のピンチオフ電圧Ｖｐが得られる距離ｄを選択することで、必要なＰｔ蒸着膜厚Ｔｐａが得られる。そして第１のＦＥＴ１０と第２のＦＥＴ２０のそれぞれのピンチオフ電圧Ｖｐ１およびＶｐ２と、それらのばらつきΔＶｐ１およびΔＶｐ２が所定の値になるように、第１のＦＥＴ１０と第２のＦＥＴ２０の上記特性を関連づけるパラメータとしての相関係数Ｒ２を決定する。
【００９６】
このように図５の相関関係を用いることで、図１に示すエピタキシャル構造においてΔＶｐを小さくすることができる距離ｄを求め、その距離ｄに対応するＰｔ蒸着膜厚Ｔｐａを、そのばらつきΔＴｐａも考慮して求めることができる。
【００９７】
図１に示す構造の設計手法について、具体的に説明する。
【００９８】
ここで、第１ＦＥＴ１０（Ｅ−ＦＥＴ）のΔＶｐ（以下ΔＶｐ１）と第２ＦＥＴ２０（Ｄ−ＦＥＴ）のΔＶｐ（以下ΔＶｐ２）は、いずれも±０．１Ｖ以内にする必要がある。
【００９９】
まず第２ＦＥＴ２０のΔＶｐ２の設計について説明する。既述の如く第２のＦＥＴ２０のピンチオフ電圧Ｖｐ２は例えば−０．８Ｖである。
【０１００】
図５より第２のＦＥＴ２０（Ｄ−ＦＥＴ）のピンチオフ電圧Ｖｐ２を得ることのできる距離ｄ２（１３９Å）はピンチオフ電圧Ｖｐ２との相関において線形領域にある。すなわち相関係数Ｒ２の絶対値は一定して大きい（図７）。このように相関係数Ｒ２が一定の場合に第２のＦＥＴ２０のピンチオフ電圧ばらつきΔＶｐ２を小さくするためには、式７よりΔＴｐｂを小さくする必要がある。
【０１０１】
また図５より第２のＦＥＴ２０のピンチオフ電圧Ｖｐ２を得ることのできる距離ｄ２は、第１のＦＥＴ１０のピンチオフ電圧Ｖｐ１を得ることのできる距離ｄ１（−１４Å）より大きい。すなわち第１のＦＥＴ１０と第２のＦＥＴ２０のゲート電極１１、２１は同一の障壁層３７表面に形成するため、式５より第２のＦＥＴ２０のＰｔ埋め込み深さＴｐｂ２は第１のＦＥＴ１０のＰｔ埋め込み深さＴｐｂより小さくする必要がある。そして図２より第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２は第１のＦＥＴ１０の蒸着膜厚Ｔｐａ１より小さくする必要がある。
【０１０２】
また、図４より、Ｐｔ蒸着膜厚Ｔｐａが小さいＦＥＴについては、Ｐｔ蒸着膜厚Ｔｐａが小さいほどΔＴｐｂを小さくすることができる。
【０１０３】
従って、第２のＦＥＴ２０のゲート電極２１のＰｔ蒸着膜厚Ｔｐａ２はできるだけ小さく設定する。
【０１０４】
すなわち第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２は４０Å〜６０Å程度が望ましい。第１の実施形態では、例えば距離ｄ１＝１３９Åとすることにより、Ｖｐ２＝−０．８Ｖを実現する。この距離ｄ１から式５によりＰｔ埋め込み深さＴｐｂ１が得られるので、それに対応するＰｔ蒸着膜厚Ｔｐａ１を図２により求めることができる。具体的には、距離ｄ１＝１３９Åの場合のＰｔ蒸着膜厚Ｔｐａ２は５１Åとなり、ΔＶｐ２が小さくなるＰｔ蒸着膜厚Ｔｐａ２の範囲（４０Å〜６０Å）内の値となる。
【０１０５】
次に第１ＦＥＴ１０のΔＶｐ１の設計について説明する。第１のＦＥＴ１０のピンチオフ電圧Ｖｐ１は、既述の如く例えば０．２５Ｖであり、第２のＦＥＴ２０のピンチオフ電圧Ｖｐ２（−０．８Ｖ）との差は、１．０５Ｖである。
【０１０６】
このようにピンチオフ電圧Ｖｐ１とＶｐ２の差を１．０５Ｖ取るためには、第１のＦＥＴ１０および第２のＦＥＴ２０のそれぞれのＰｔ埋め込み深さＴｐｂ１とＴｐｂ２の差を１．０５Ｖ分取る必要がある。そして、そのためには第１のＦＥＴ１０と第２のＦＥＴ２０のそれぞれのＰｔ蒸着膜厚Ｔｐａ１とＴｐａ２の差を１．０５Ｖ分取る必要がある。
【０１０７】
すなわち、第１のＦＥＴ１０のＰｔ蒸着膜厚Ｔｐａ１は、第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２より大きくする。
【０１０８】
またΔＶｐ１を小さくするには、Ｐｔ蒸着膜厚Ｔｐａ１が上記の分だけ大きいため、式８より相関係数Ｒ１または相関係数Ｒ２の絶対値を小さくすることが望ましい。
【０１０９】
第１の実施形態では相関係数Ｒ１および相関係数Ｒ２の絶対値の両方とも小さくした。すなわち図１において、Ｐｔ蒸着膜厚Ｔｐａ１がＳａ領域の範囲で、尚且つ、図５、図６において距離ｄ１がａ領域の範囲になるように設定した。
【０１１０】
ここで、既述の如く図５の相関関係から所望のピンチオフ電圧Ｖｐを得るには、エピタキシャル構造が適宜調整されている必要がある。
【０１１１】
すなわち、図２においてＳａ領域が始まるＰｔ埋め込み深さＴｐｂの位置に、図５の第２電子供給層３６と障壁層３７の境界の位置がほぼ一致するようなエピタキシャル構造とした。このようにすることで、Ｐｔ蒸着膜厚ＴｐａのＳａ領域と距離ｄのａ領域を確実に重ね合わせることができる。この結果、図５の相関関係に基づいて、ΔＶｐを小さくできる条件で、所望のピンチオフ電圧Ｖｐを実現する距離ｄが得られる。従って、距離ｄから埋め込み深さＴｐｂが得られるので、それに対応するＰｔ蒸着膜厚Ｔｐａを求めることができる。
【０１１２】
詳細には、図２のＴｐｂ＝２６０Å（Ｔｐａ＝１０８Å）の位置を図５の距離ｄ＝０に合わせた。すなわち障壁層３７の厚みを２６０Åとした。Ｓａ領域およびａ領域にはそれぞれ幅があるため、Ｓａ領域とａ領域を重ねる場合、必ずしも障壁層３７厚みを２６０Åに一致させる必要はない。
【０１１３】
そして、第１のＦＥＴ１０のピンチオフ電圧Ｖｐ１＝０．２５Ｖを得るＰｔ埋め込み深さＴｐｂ１がＳａ領域に位置するように、また上述のごとく第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２が４０Å〜６０Å、つまりＰｔ埋め込み深さＴｐｂ２が９６Å〜１４４Å（図２のＬｉ領域よりＴｐｂ＝２．４Ｔｐａ）において、ピンチオフ電圧Ｖｐ２＝−０．８Ｖが得られるように、第２電子供給層３６の不純物濃度および厚みを設定した。
【０１１４】
具体的には第２電子供給層３６の不純物濃度を２．６×１０１８ｃｍ−３とし、厚みを１２０Åとした。Ｓａ領域には幅があり、Ｐｔ埋め込み深さＴｐｂ２（９６〜１４４Å）も４８Åの幅があるので、第２電子供給層３６の不純物濃度および厚みを２．６×１０１８ｃｍ−３、１２０Åに完全に一致する値に設定する必要はない。
【０１１５】
このように距離ｄがマイナスのａ領域においてピンチオフ電圧Ｖｐ１＝０．２５Ｖを確保し、Ｔｐｂ２＝９６〜１４４Å（距離ｄ２＝１１６〜１６４Å）においてピンチオフ電圧Ｖｐ２＝−０．８Ｖを確保する条件を満たす相関線としては、異なる傾き（相関係数Ｒ２）および切片を有するいくつかの相関線が存在する。つまり既述の如く図５の相関線は図示したものに限らず、デバイス設計の要求に応じて、第２電子供給層３６の不純物濃度と厚みにより相関線の傾き（相関係数Ｒ２）および切片を調整する。
【０１１６】
第１の実施形態では、図５のごとく、相関線の式として相関係数Ｒ２を−０．００７３に設定し、切片を０．２１５に設定し、Ｖｐ＝−０．００７３ｄ＋０．２１５の相関式を決定した。
【０１１７】
切片の値を変えると、相関式は平行移動（距離ｄと形としての相関線との位置関係が移動）する。従って切片の値は、距離ｄと、距離ｄに直接的に関係する障壁層３７の厚みとの関わりで決定する。
【０１１８】
相関係数Ｒ２を決めるパラメータとして第２電子供給層３６の不純物濃度および厚みがある。ａ領域および適正な距離ｄの値にはそれぞれ幅があるので、相関係数Ｒ２を−０．００７３と完全に一致する値設定する必要はない。さらに第２電子供給層３６の不純物濃度および厚みはその積が同じであればほぼ同じ相関係数Ｒ２が得られるため各設定の幅はさらに広がる。
【０１１９】
また、ピンチオフ電圧Ｖｐ２の値は−０．８Ｖに限らず、他の値でも良く、それぞれのピンチオフ電圧の設定に応じた第２電子供給層３６の不純物濃度および厚みとする。ピンチオフ電圧Ｖｐ１についても０．２５Ｖに限らず、他の値でも良く、ピンチオフ電圧Ｖｐ２の設定値との兼ね合いで第２電子供給層３６の不純物濃度および厚みを設定する。
【０１２０】
以上のようにエピタキシャル層の各パラメータを設定し、Ｐｔ蒸着膜厚Ｔｐａ１およびＴｐａ２の微調整により、所望のピンチオフ電圧Ｖｐ１およびＶｐ２を確実に得ることができる。
【０１２１】
第１の実施形態では、ΔＶｐ１が小さくなる条件として、例えば距離ｄ１=−１４Åにおいてピンチオフ電圧Ｖｐ１＝０．２５Ｖが実現するようエピタキシャル構造を上記のように調整した。そして、距離ｄ１からＰｔ蒸着膜厚Ｔｐａ１＝１１７Åを得た。
【０１２２】
尚、相関係数Ｒ２を決めるパラメータは、第２電子供給層３６の不純物濃度および厚みだけでなく、実際には第１電子供給層３３の不純物濃度および厚み、チャネル層３５の厚みおよびＩｎ（インジウム）組成も、相関係数Ｒ２を決めるパラメータとして使用できる。すなわち、障壁層３７より下のエピタキシャル構造の構成要素すべてが相関係数Ｒ２を決めるパラメータとして使用できる。
【０１２３】
ここで、図５において、埋め込み部ｂの底部が第２電子供給層３６のｃ領域内にある場合も、相関係数Ｒ２の絶対値が小さい。
【０１２４】
しかしｃ領域は第２電子供給層３６の最も深い部分である。第１の実施形態の場合、図５および図６の如く、埋め込み部ｂの底部の位置がｃ領域の場合、ピンチオフ電圧Ｖｐが０．６Ｖ以上となる。ＧａＡｓＭＭＩＣに使用するＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）のピンチオフ電圧Ｖｐは０〜０．３Ｖ程度に設定する場合が多い。０．３Ｖ以上のピンチオフ電圧Ｖｐに設定すると、ＯＮ時に流れる電流が非常に小さくなる。すなわち、ゲート幅をその分大きくする必要があり、ＦＥＴの面積が大きくなるためチップコストが上昇する。従って埋め込み部ｂの底部の位置をｃ領域に設定する場合は稀である。
【０１２５】
また、埋め込み部ｂの底部の位置が障壁層３７内にある場合は、埋め込み部ｂの底部から第２電子供給層３６表面までの距離ｄとピンチオフ電圧Ｖｐの相関は線形である。但し、詳しくは、障壁層３７の中でも、第２電子供給層３６表面に極めて近い部分に埋め込み部ｂの底部が位置する場合は線形を維持しない場合がある。つまり、距離ｄ―ピンチオフ電圧Ｖｐの相関関係の相関係数Ｒ２が、距離ｄが正の線形領域における相関係数Ｒ２より絶対値において小さくなり、埋め込み部ｂの底部の位置が第２電子供給層３６のａ領域中にある場合とほぼ同じ相関係数Ｒ２になる場合がある。
【０１２６】
すなわち図５においては距離ｄが０〜１０Åまでの領域における距離ｄ―ピンチオフ電圧Ｖｐの相関関係の相関係数Ｒ２は、ａ領域における相関係数Ｒ２とほぼ同じとなっている。従って、詳しくは、距離ｄ−ピンチオフ電圧Ｖｐの相関関係が線形である領域は図５においては、ｄ≧１０Åの領域である。
【０１２７】
図８および図９は、上述の如く設計した第１の実施形態のＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの相関を示す図であり、図９は図８の一部拡大図である。
【０１２８】
横軸がＰｔ蒸着膜厚Ｔｐａ（Å）であり縦軸がピンチオフ電圧Ｖｐ（Ｖ）である。また、図２におけるＬｉ領域とＳａ領域も図示した。
【０１２９】
図８および図９は、図５および図６をそのまま反映している。つまりＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの相関関係において、その相関係数Ｒ３は、Ｐｔ蒸着膜厚Ｔｐａにより異なる。
【０１３０】
図１に示す、障壁層３７および障壁層３７より下層の半導体層（エピタキシャル層）の構造では、埋め込み部ｂの底部が障壁層３７と第２電子供給層３６のいずれに位置するかの境界値はＰｔ蒸着膜厚Ｔｐａにより異なる。本実施形態では、境界値のＰｔ蒸着膜厚Ｔｐａは１０８Åとした。つまり、Ｐｔ蒸着膜厚Ｔｐａ＝１０８Å以上では、埋め込み部ｂの底部が第２電子供給層３６内に位置し、１０８Å以下では埋め込み部ｂの底部は障壁層３７内に位置する。そして、この境界値は、Ｐｔ蒸着膜厚Ｔｐａと埋め込み部ｂ深さＴｐｂの相関関係（図２）におけるＬｉ領域とＳａ領域の境界値（Ｔｐａ＝１００Å〜１１０Å）とほぼ一致させた。
【０１３１】
すなわち、Ｐｔ蒸着膜厚ＴｐａがＬｉ領域にあるとき、同時に埋め込み部ｂの底部が障壁層３７内にあるため、Ｐｔ蒸着膜厚Ｔｐａ−Ｐｔ埋め込み深さＴｐｂの相関関係だけでなく、距離ｄ−ピンチオフ電圧Ｖｐの相関関係も線形となり、その結果Ｐｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの相関関係は線形となる。
【０１３２】
また、第１ＦＥＴ１０（Ｅ−ＦＥＴ）に要求されるピンチオフ電圧Ｖｐ１（０．２５Ｖ）および第２ＦＥＴ２０（Ｄ−ＦＥＴ）に要求されるピンチオフ電圧Ｖｐ２（−０．８Ｖ）をそれぞれ破線で示した。つまり、破線と相関線の交点のＰｔ蒸着膜厚Ｔｐａを選択することで、それぞれ所望のピンチオフ電圧Ｖｐを得ることができる。
【０１３３】
Ｐｔ蒸着膜厚Ｔｐａ−ピンチオフ電圧Ｖｐの線形部分の相関関係の式は、Ｖｐ＝０．０１７５Ｔｐａ−１．６８で表わすことができる。すなわち、線形領域におけるＰｔ蒸着膜厚Ｔｐａ−ピンチオフ電圧Ｖｐの相関係数Ｒ３は０．０１７５である。この相関係数Ｒ３により、ピンチオフ電圧ＶｐのばらつきΔＶｐとＰｔ蒸着膜厚ＴｐａのばらつきΔＴｐａの関係は、以下の式９の関係が成り立つ。
【０１３４】
ΔＶｐ＝ΔＴｐａ×Ｒ３          （式９）
また、式２、式４および式６より、ΔＶｐとΔＴｐａの関係は以下の式１０の通りである。
【０１３５】
ΔＶｐ＝ΔＴｐａ×Ｒ１×｜Ｒ２｜          （式１０）
従って式９および式１０より、次の式１１が成り立つ。
【０１３６】
Ｒ３＝Ｒ１×｜Ｒ２｜          （式１１）
一方、埋め込み部ｂ底部が第２電子供給層３６内にあり、尚且つＰｔ蒸着膜厚ＴｐａがＳａ領域にあるときは、Ｐｔ蒸着膜厚Ｔｐａ−Ｐｔ埋め込み深さＴｐｂの相関関係だけでなく、距離ｄ−ピンチオフ電圧Ｖｐ相関も非線形となり、Ｐｔ蒸着膜厚Ｔｐａの変化に対するピンチオフ電圧Ｖｐの変化は非線形となる。そして、図５と同様にＰｔ蒸着膜厚Ｔｐａの値は、ａ領域、ｂ領域、ｃ領域の３つの領域に分けることができる。
【０１３７】
図９の拡大図を参照し、ａ領域は、埋め込み部ｂ底部が第２電子供給層３６内にある場合においてＰｔ蒸着膜厚Ｔｐａが最も小さい領域であり、相関係数Ｒ３は埋め込み部ｂ底部が障壁層３７にある場合の相関係数Ｒ３（０．０１７５）よりはるかに小さい。これは、第１の実施形態においてＰｔ蒸着膜厚Ｔｐａがａ領域にあるとき、Ｐｔ蒸着膜厚Ｔｐａは同時にＳａ領域にあるため、相関係数Ｒ２の絶対値および相関係数Ｒ１が両方とも小さくなった結果、式１１より相関係数Ｒ３が極めて小さくなったためである。具体的にａ領域は、Ｐｔ蒸着膜厚Ｔｐａが１０８Åから１３０Åまでの領域であり、相関係数Ｒ３は０．００７５である。
【０１３８】
ｂ領域は、ａ領域よりＰｔ蒸着膜厚Ｔｐａが大きく、ａ領域に隣り合う領域である。ｂ領域は相関係数Ｒ３が非常に大きく、ｂ領域の相関係数Ｒ３はａ領域の相関係数Ｒ３の２倍以上である。具体的にｂ領域は、Ｐｔ蒸着膜厚Ｔｐａが１３０Åから１４０Åまでの領域であり、相関係数Ｒ３は０．０１５である。
【０１３９】
ｃ領域は、ｂ領域よりＰｔ蒸着膜厚Ｔｐａが大きく、ｂ領域に隣り合う領域である。ｃ領域は相関係数Ｒ３が小さく、Ｐｔ蒸着膜厚Ｔｐａが線形領域にあるときの相関係数Ｒ３より小さい。具体的にｃ領域はＰｔ蒸着膜厚Ｔｐａ１４０Å以上の領域であり、相関係数は０．００５である。
【０１４０】
ここで、図８においても第１ＦＥＴ１０のピンチオフ電圧Ｖｐ＝０．２５ＶのときのＰｔ蒸着膜厚Ｔｐａ１は、Ｓａ領域で且つａ領域の１１７Åである。つまり、図５の相関関係を用いた設計手法の目標値と図８及び図９に示す設計結果の値が符合していることを示す。そして、このＰｔ蒸着膜厚Ｔｐａ１におけるΔＶｐ１（ピンチオフ電圧Ｖｐのばらつき）は、±０．０８８Ｖであり、目標の±０．１Ｖ以下を達成した。
【０１４１】
また、第２ＦＥＴ２０のピンチオフ電圧Ｖｐ＝−０．８ＶのときのＰｔ蒸着膜厚Ｔｐａ２は、Ｌｉ領域の５１Åとした。そして、このＰｔ蒸着膜厚Ｔｐａ２におけるΔＶｐ２は、±０．０８９Ｖであり、目標の±０．１Ｖ以下を達成した。
【０１４２】
このように、半導体層の構造を、図１に示す障壁層３７および障壁層３７より下層の半導体層の構造とし、第１ＦＥＴ１０のＰｔ蒸着膜厚Ｔｐａ１を、Ｓａ領域で且つａ領域の範囲のＰｔ蒸着膜厚Ｔｐａにし、第２ＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２をできるだけ小さい値にする。これにより、同一基板に第１ＦＥＴ１０および第２ＦＥＴ２０を形成でき、両者のΔＶｐを両方とも目標の±０．１Ｖ以下にできる。
【０１４３】
以上から第１ＦＥＴ１０および第２ＦＥＴ２０とΔＶｐの関係を説明する。
【０１４４】
まず、第１ＦＥＴ１０は、Ｅ型ＨＥＭＴ（Ｅ−ＦＥＴ）であるため、ピンチオフ電圧Ｖｐ１は一般的には０〜０．３Ｖ程度必要である。その場合、Ｐｔ蒸着膜厚Ｔｐａ１は、ピンチオフ電圧Ｖｐ１がピンチオフ電圧Ｖｐ２より例えば１．０５Ｖ大きくなるように、Ｐｔ蒸着膜厚Ｔｐａ２より大きくする（図８参照）。
【０１４５】
式８よりＰｔ蒸着膜厚Ｔｐａが大きいとΔＶｐが大きくなる方向となるため、Ｓａ領域のＰｔ蒸着膜厚Ｔｐａ１を使用することにより相関係数Ｒ１を小さくするだけでなく、第１埋め込み部１１ｂをａ領域に位置させることより相関係数Ｒ２の絶対値をも小さくしてΔＶｐの低減を図ることができる。
【０１４６】
つまり第１のＦＥＴ１０では、所定のピンチオフ電圧Ｖｐ１＝０．２５Ｖが得られるＰｔ蒸着膜厚Ｔｐａ１がＳａ領域の範囲で、尚且つ、距離ｄ１が第２電子供給層３６のａ領域の範囲の値になるように、障壁層３７および障壁層３７以下の構造を設計する。
【０１４７】
これにより、Ｐｔ蒸着厚みＴｐａ１が厚くなっても、Ｓａ領域の範囲になるので、相関係数Ｒ１が小さくなり、一定幅のＰｔ蒸着膜厚Ｔｐａ１の増加に対するピンチオフ電圧Ｖｐ１の増加の比率（相関係数Ｒ３）が小さくなる。更に、Ｐｔ蒸着厚みＴｐａ１はａ領域の範囲になるので、相関係数Ｒ２の絶対値が小さくなり、これによっても一定幅のＰｔ蒸着膜厚Ｔｐａ１の増加に対するピンチオフ電圧Ｖｐ１の増加の比率（相関係数Ｒ３）が小さくなり、ピンチオフ電圧Ｖｐ１のばらつきΔＶｐ１を大幅に抑制できる。
【０１４８】
一方、第２ＦＥＴ２０は、第１の相関係数Ｒ１および第２の相関係数Ｒ２の絶対値が線形領域であるため共に大きな値となる。しかし、ピンチオフ電圧Ｖｐ２＝−０．８Ｖを達成するＰｔ蒸着膜厚Ｔｐａ２の値を十分小さくすることによりΔＶｐ２を小さくすることができる。
【０１４９】
すなわち、第１ＦＥＴ１０の第１ゲート電極１１は、Ｐｔの蒸着膜厚Ｔｐａ１の増加に対する半導体層内への埋め込み深さの増加の比率と、Ｐｔ蒸着膜厚Ｔｐａ１との相関関係における相関係数Ｒ１の減少が始まる厚み以上（Ｐｔ蒸着膜厚Ｔｐａ１が１１０Å以上）のＳａ領域で、尚かつ、相関係数Ｒ３が小さいａ領域のＰｔ蒸着膜厚Ｔｐａとする。具体的にはＰｔ蒸着膜厚Ｔｐａ１＝１１７Åであり、第２ＦＥＴ２０の第２ゲート電極２１のＰｔ蒸着膜厚Ｔｐａ２＝５１Åである。これにより、第１ＦＥＴ１０のΔＶｐが±０．０８８Ｖ、第２ＦＥＴ２０のΔＶｐが±０．０８９Ｖとなり、何れのΔＶｐも±０．１Ｖ以下の小さい値にすることができる。
【０１５０】
ここで注目すべき点として、例えばＰｔ蒸着膜厚Ｔｐａ１とＴｐａ２のほぼ中間点としてＰｔ蒸着膜厚Ｔｐａ＝８０Åのポイントについて考える。Ｐｔ蒸着膜厚Ｔｐａ＝８０Åのポイントは線形領域のため、ピンチオフ電圧Ｖｐ＝０．０１７５Ｔｐａ−１．６８の計算により、そのポイントのピンチオフ電圧Ｖｐは−０．２８Ｖである。そしてＰｔ蒸着膜厚Ｔｐａ＝８０ÅのポイントのΔＴｐａはＰｔ蒸着膜厚Ｔｐａの１０％の８Åである。そして相関係数Ｒ３は線形領域のため、Ｐｔ蒸着膜厚Ｔｐａ２のときと同じ０．０１７５である。そして、８×０．０１７５＝０．１４の計算により、Ｐｔ蒸着膜厚Ｔｐａ＝８０ÅのポイントのΔＶｐは０．１４Ｖである。すなわちＰｔ蒸着膜厚Ｔｐａ＝８０ÅのポイントのΔＶｐは、ΔＶｐ１およびΔＶｐ２の約１．６倍もあり、目標の±０．１Ｖ以下も達成していない。
【０１５１】
その理由は、Ｐｔ蒸着膜厚Ｔｐａ＝８０Åのポイントは図４においてΔＴｐｂが大きく、さらに距離ｄ−ピンチオフ電圧Ｖｐの相関関係（図５）においてもｄ＝６９Åで線形領域にあるため相関係数Ｒ２の絶対値が大きく、式７によりΔＶｐが大きくなるためである。
【０１５２】
本実施形態ではそれぞれ所定のピンチオフ電圧Ｖｐを持つＥ型ＨＥＭＴ（第１ＦＥＴ１０）およびＤ型ＨＥＭＴ（第２ＦＥＴ２０）のΔＶｐを±０．１Ｖ以下にする。従って、例えば所定のピンチオフ電圧Ｖｐではない、それらの中間のピンチオフ電圧Ｖｐの値を持つＦＥＴのΔＶｐは必ずしも目標を達成しない場合がある。
【０１５３】
図１０は、本発明の第２の実施形態を示す図である。
【０１５４】
第２の実施形態は、第１の実施形態の基板３０構造において、エッチングストップ層を設けない場合である。それ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【０１５５】
キャップ層３８のパターンニングの際、キャップ層３８と障壁層３７（ＡｌＧａＡｓ層）をドライエッチングにより選択エッチングすれば、第１の実施形態のエッチングストップ層３９は不要である。
【０１５６】
この場合も、第１ＦＥＴ１０の第１ゲート電極１１は、相関係数Ｒ１の減少が始まる厚み以上で、尚かつ、相関係数Ｒ３が小さいａ領域のＰｔ蒸着膜厚Ｔｐａとする。具体的にはＰｔ蒸着膜厚Ｔｐａ１＝１１７Åであり、第２ＦＥＴ２０の第２ゲート電極２１のＰｔ蒸着膜厚Ｔｐａ２＝５１Åである。これにより、第１ＦＥＴ１０のΔＶｐが±０．０８８Ｖ、第２ＦＥＴ２０のΔＶｐが±０．０８９Ｖとなり、何れのΔＶｐも小さい値にすることができる。
【０１５７】
図１１は、第３の実施形態を示す図である。
【０１５８】
第３の実施形態は、第１ＦＥＴ１０の第１埋め込み部１１ｂの底部が第２電子供給層３６に達しない場合である。
【０１５９】
第２電子供給層３６のｎ型不純物（例えばＳｉ）の不純物濃度は、例えば１．５×１０１８ｃｍ−３であり、厚みは１２０Åとする。
【０１６０】
また、障壁層３７は、ノンドープのＡｌＧａＡｓ層であり、厚みは３３５Åである。  
【０１６１】
第１ＦＥＴ１０の第１ゲート電極１１を構成するゲート金属層は、Ｐｔ／Ｍｏの蒸着金属層であり、Ｐｔ蒸着膜厚Ｔｐａ１は１３１Å、Ｍｏの蒸着膜厚は５０Åである。第１埋め込み部１１ｂの深さＴｐｂ１は３０３Åであり、第１埋め込み部１１ｂの底部と第２電子供給層３６表面との距離ｄ１は３２Åである。すなわち第１埋め込み部１１ｂの底部は、障壁層３７内に位置する。
【０１６２】
第２ＦＥＴ２０の第２ゲート電極２１を構成するゲート金属層は、Ｐｔ／Ｍｏの蒸着金属層であり、Ｐｔ蒸着膜厚Ｔｐａ２は５２Å、Ｍｏの蒸着膜厚は５０Åである。第２埋め込み部２１ｂの深さＴｐｂ２は１２５Åであり、第２埋め込み部２１ｂの底部と第２電子供給層３６表面との距離ｄ２は２１０Åである。すなわち第１埋め込み部１１ｂの底部は、障壁層３７内に位置する。
【０１６３】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【０１６４】
図１２は、第３の実施形態における、第２電子供給層３６表面から埋め込み部ｂの底部までの距離ｄとピンチオフ電圧Ｖｐの相関を示す図である。
【０１６５】
距離ｄ−ピンチオフ電圧Ｖｐの相関関係は障壁層３７および障壁層３７より下のエピタキシャル層の構造によって決定する。
【０１６６】
第１ＦＥＴ１０および第２ＦＥＴ２０をそれぞれ所定のピンチオフ電圧Ｖｐ１（＝０．２５Ｖ）、ピンチオフ電圧Ｖｐ２（＝−０．８Ｖ）に設定すると、第１ＦＥＴ１０では距離ｄ１＝３２Å、第２ＦＥＴ２０では距離ｄ２＝２１０Åとなる。
【０１６７】
そして図１２の如く相関関係は、何れも相関式Ｖｐ＝−０．００５９ｄ＋０．４４とした。つまり相関係数Ｒ２は一定して−０．００５９とした。
【０１６８】
図１２では示されていないが、第３の実施形態のエピタキシャル構造においても、実際にはａ領域、ｂ領域、ｃ領域が存在する。しかし障壁層３７厚みを、埋め込み部ｂの深さＴｐｂの最大である３１７Åより大きく設定したために、ａ領域、ｂ領域、ｃ領域に埋め込み部ｂの底部が位置することが無く、図１２においてはａ領域、ｂ領域、ｃ領域の表示が省略されている。
【０１６９】
第３の実施形態のように、第１埋め込み部１１ｂの底部および第２埋め込み部２１ｂの底部が共に第２電子供給層３６に到達することなく、障壁層３７内に位置する場合において、第１ＦＥＴ１０および第２ＦＥＴ２０のそれぞれのピンチオフばらつきΔＶｐ１およびΔＶｐ２を両方とも±０．１Ｖ以内にする設計について説明する。
【０１７０】
式７において、｜Ｒ２｜は上述のように一定した値であるため、第１ＦＥＴ１０および第２ＦＥＴ２０のΔＶｐ１およびΔＶｐ２は共にΔＴｐｂのみに依存する。ここで、図４に示したＰｔ蒸着膜厚Ｔｐａ−ΔＴｐｂの相関関係はエピタキシャル構造に依存しない。
【０１７１】
第１のＦＥＴ１０のピンチオフ電圧Ｖｐ１を例えば０．２５Ｖ、第２のＦＥＴ２０のピンチオフ電圧Ｖｐ２を例えば−０．８Ｖとする。このようにピンチオフ電圧Ｖｐ１とＶｐ２の差を１．０５Ｖ取るためには、第１のＦＥＴ１０および第２のＦＥＴ２０のそれぞれのＰｔ埋め込み深さＴｐｂ１とＴｐｂ２の差を１．０５Ｖ分取る必要がある。そして、そのためには第１のＦＥＴ１０と第２のＦＥＴ２０のそれぞれのＰｔ蒸着膜厚Ｔｐａ１とＴｐａ２の差を１．０５Ｖ分取る必要がある。
【０１７２】
まず第２ＦＥＴ２０のΔＶｐ２の設計について説明する。
【０１７３】
図４より、Ｐｔ蒸着膜厚Ｔｐａが小さい第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２は、小さいほどΔＴｐｂを小さくすることができる。従って、第２のＦＥＴ２０のゲート電極のＰｔ蒸着膜厚Ｔｐａ２はできるだけ小さく設定する。
【０１７４】
すなわち第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２は４０Å〜６０Å程度が望ましい。第３の実施形態では例えば距離ｄ２=２１０Å、Ｐｔ蒸着膜厚Ｔｐａ２＝５２Åにおいて、Ｖｐ２＝−０．８Ｖとなるよう半導体層（エピタキシャル構造）を調整した。
【０１７５】
次に第１ＦＥＴ１０のΔＶｐ１の設計について説明する。
【０１７６】
第１のＦＥＴ１０のＰｔ蒸着膜厚Ｔｐａ１は前述の如く、ピンチオフ電圧Ｖｐ１がピンチオフ電圧Ｖｐ２より例えば１．０５Ｖ大きくなるように、第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａ２より大きくする。図４より、Ｐｔ蒸着膜厚Ｔｐａが大きい方の第１のＦＥＴ１０のＰｔ蒸着膜厚Ｔｐａ１については、１１０Åを超えるＳａ領域の中でも１５０Åに近い厚みに設定することによりΔＴｐｂを小さくすることができることがわかる。
第３の実施形態では例えば距離ｄ１=３２Å、Ｐｔ蒸着膜厚Ｔｐａ１＝１３１Åにおいて、Ｖｐ１＝０．２５Ｖとなるよう半導体層（エピタキシャル構造）を調整した。
【０１７７】
図１３は、第３の実施形態のＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの相関を示す図である。
【０１７８】
図１２で省略したａ領域、ｂ領域、ｃ領域に埋め込み部ｂの底部が位置することが無いため、図１３においてもａ領域、ｂ領域、ｃ領域の表示は無い。すなわち、第３実施形態の場合、図１３において埋め込み部ｂの底部はグラフ内に示す全体に範囲において障壁層３７内に位置する。
【０１７９】
図２に示す相関関係は、基板３０のエピタキシャル層の構造に関わらず成立すし、その飽和点は（Ｔｐａ，Ｔｐｂ）＝（１５０，３１７）である。すなわちＰｔ蒸着膜厚Ｔｐａを１５０Å以上としても、Ｐｔ埋め込み深さＴｐｂは３１７Å以上にならず、最大値は３１７Åである。
【０１８０】
従って障壁層３７の厚みが３１７Å以上ある場合（ここでは３３５Å）、Ｐｔ蒸着膜厚Ｔｐａを例えば１０００Åまで厚くしてもＰｔ埋め込み深さＴｐｂが３１７Åまでしか大きくならないため、埋め込み部ｂの底部がａ領域に達することはない。従って、図８の如くＰｔ蒸着厚みＴｐａとピンチオフ電圧Ｖｐの相関においてａ領域が存在するのは障壁層３７厚みが３１７Å未満の場合のみとなる。
【０１８１】
第３の実施形態においても、Ｐｔ蒸着膜厚Ｔｐａ＝１００Å〜１１０Å程度を境界としてＰｔ蒸着膜厚Ｔｐａは、Ｓａ領域およびＬｉ領域を有する。
【０１８２】
図１２で距離ｄ−ピンチオフ電圧Ｖｐの相関式を設計した結果、Ｌｉ領域の相関関係は、Ｖｐ＝０．０１４２Ｔｐａ−１．５４となった。一方、Ｓａ領域の中でピンチオフ電圧Ｖｐ１＝０．２５Ｖを達成するポイントの傾き（相関係数Ｒ３）は、０．００６５である。これについて説明する。
【０１８３】
図１１に示す障壁層３７の厚み（３３５Å）で有れば、第１ＦＥＴ１０が所定のピンチオフ電圧Ｖｐ１を得られるＰｔ蒸着膜厚Ｔｐａ１（＝１３１Å）はＳａ領域に位置し、Ｐｔ蒸着膜厚Ｔｐａ１の増加に対するピンチオフ電圧Ｖｐ１の増加の比率（相関係数Ｒ３）が小さくなる。
【０１８４】
図１４は、Ｐｔ蒸着膜厚Ｔｐａと相関係数Ｒ３の関係を示す。図１４の如くＰｔ蒸着膜厚Ｔｐａ１が１３１Åでは、相関係数Ｒ３が０．００６５と十分小さくなっている。
【０１８５】
図１５は、図１４の結果でありＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧ばらつきΔＶｐとの相関を示している。
【０１８６】
図１５により、Ｐｔ蒸着膜厚Ｔｐａ１を１３１Åとすることで、ピンチオフ電圧Ｖｐ１のばらつきΔＶｐは±０．０８５Ｖとなる。つまり、Ｐｔ蒸着膜厚Ｔｐａ１が厚くても、ΔＶｐを大幅に抑制できる。
【０１８７】
一方、第２ＦＥＴ２０は、所定のピンチオフ電圧Ｖｐ２を得られるＰｔ蒸着膜厚Ｔｐａ２＝５２Åである。しかしＰｔ蒸着膜厚Ｔｐａ２の値が小さいため、図１５に示すようにΔＶｐは±０．０７４Ｖとなり、大幅に抑制できる。
【０１８８】
また、障壁層３７の厚みの上限を４００Åとする。Ｐｔ埋め込み深さＴｐｂの最大値は３１７Åであり、４００−３１７＝８３の計算となり、ｄ＝８３Å以上ではエンハンスメントＦＥＴが得られないからである。
【０１８９】
つまり、第３の実施形態でも、同一基板上に第１ＦＥＴ１０、第２ＦＥＴ２０を集積化でき、第１ＦＥＴ１０の第１ゲート電極１１のＰｔ蒸着膜厚ＴｐａをＳａ領域の範囲にすることができるので、第１ＦＥＴ１０および第２ＦＥＴ２０のΔＶｐをいずれも大幅に抑制することができる。
【０１９０】
そして第３の実施形態も第１の実施形態と同様に、図１３における第１のＦＥＴ１０と第２のＦＥＴ２０のＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐのポイント（（Ｔｐａ１，Ｖｐ１）のポイントと（Ｔｐａ２，Ｖｐ２）のポイント）の間の相関係数Ｒ３を実現する相関係数Ｒ２の設計を行う。また所定のピンチオフ電圧Ｖｐ２は−０．８Ｖに限らず−１．０Ｖや−０．５Ｖの場合も考えられる。それぞれのケースにおいて要求される相関係数Ｒ３が異なり、各ケースに応じた相関係数Ｒ２を設計する必要がある。そのためには、所定の相関係数Ｒ２を実現する障壁層３７の厚み、第２電子供給層の不純物濃度、厚みなど、障壁層３７より下のエピタキシャル構造を設計する必要があり、いずれのケースにおいても、各パラメータの設定にはある程度の幅が許される。
【０１９１】
尚、第２の実施形態の如くエッチングストップ層３９は設けなくても良い。
【０１９２】
図１６及び図１７は、比較のために本実施形態に該当しない構造を有するＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）およびＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）を示す。図１６がＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）であり、図１７がＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）である。
【０１９３】
図１６は障壁層３７’が１３０Åであり、それ以外は第１の実施形態と同様である。また図１７は、障壁層３７’が３５０Åであり、第２電子供給層３６’の不純物濃度が２．０×１０１８ｃｍ−３である。それ以外は第１の実施形態と同様である。
【０１９４】
図１８は、第１〜第３の実施形態と、図１６および図１７の構造によるＰｔ蒸着膜厚Ｔｐａとピンチオフ電圧Ｖｐの相関関係を比較した図である。
【０１９５】
第１および第２実施形態が実線α、第３実施形態が実線β、図１６の構造が実線γ、図１７の構造が実線δである。
【０１９６】
ここで、第３の実施形態の線形領域の相関関係の相関係数Ｒ３（０．０１４２）は、第１および第２の実施形態の線形領域の相関関係の相関係数Ｒ３（０．０１７５）より小さい。これは第２電子供給層３６の厚みは第１〜第３の実施形態はすべて１２０Åと同じであるが、第２電子供給層３６の不純物濃度が第１および第２の実施形態が２．６×１０１８ｃｍ−３であるのに対し、第３の実施形態では１．５×１０１８ｃｍ−３と小さいからである。
【０１９７】
第１の実施形態、第２の実施形態の相関関係は図８および図９と、第３の実施形態の相関関係は図１３と同様であるので重複部分についての説明は省略する。
【０１９８】
図１６の構造(Ｅ型ＨＥＭＴ)は、埋め込み部ｂの底部位置が障壁層３７’内に位置するＰｔ蒸着膜厚Ｔｐａと第２電子供給層３６’に位置するＴｐａが存在する。そして、ａ領域、ｂ領域、ｃ領域が存在する。しかし、Ｄ型ＨＥＭＴ（Ｄ−ＦＥＴ）に要求されるピンチオフ電圧Ｖｐ２＝−０．８Ｖが得られるＰｔ蒸着膜厚Ｔｐａが実質的に存在しないため、同一基板にＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）とＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）を集積化することはできない。
【０１９９】
一方図１７の構造(Ｄ型ＨＥＭＴ)は、埋め込み部ｂの底部位置がグラフの全体に渡って障壁層３７’内に位置する。また、Ｐｔ蒸着膜厚Ｔｐａには、Ｓａ領域とＬａ領域が存在する。
【０２００】
また図１７の構造は障壁層３７’厚みを埋め込み部ｂの深さＴｐｂの最大である３１７Åより大きく設定したために、ａ領域、ｂ領域、ｃ領域に実際に埋め込み部ｂの底部が位置することが無く、図１８においてａ領域、ｂ領域、ｃ領域は無い。つまり、この構造においては、ピンチオフ電圧Ｖｐ＝０．２５Ｖが得られるＰｔ蒸着膜厚Ｔｐａが存在しないため、同一基板にＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）とＤ型ＨＥＭＴ（Ｄ−ＦＥＴ）を集積化することはできない。
【０２０１】
尚、本実施形態は、同一基板にＥ−ＦＥＴとＤ−ＦＥＴを集積化する集積回路であればどのような回路にも適用できる。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施形態を説明するための断面図である。
【図２】本発明の実施形態を説明するための特性図である。
【図３】本発明の実施形態を説明するための特性図である。
【図４】本発明の実施形態を説明するための特性図である。
【図５】本発明の第１の実施形態を説明するための相関図である。
【図６】本発明の第１の実施形態を説明するための相関図である。
【図７】本発明の第１の実施形態を説明するための相関図である。
【図８】本発明の第１の実施形態を説明するための相関図である。
【図９】本発明の第１の実施形態を説明するための相関図である。
【図１０】本発明の第２の実施形態を説明するための断面図である。
【図１１】本発明の第３の実施形態を説明するための断面図である。
【図１２】本発明の第３の実施形態を説明するための相関図である。
【図１３】本発明の第３の実施形態を説明するための相関図である。
【図１４】本発明の第３の実施形態を説明するための相関図である。
【図１５】本発明の第３の実施形態を説明するための相関図である。
【図１６】本発明の実施形態と比較するための他のＦＥＴを示す断面図である。
【図１７】本発明の実施形態と比較するための他のＦＥＴを示す断面図である。
【図１８】本発明の実施形態を説明するための相関図である。
【符号の説明】
【０２０３】
１０      第１のＦＥＴ
１１      第１ゲート電極
１１ｂ    第１埋め込み部
１２      ソース電極
１３      ドレイン電極
２０      第２のＦＥＴ
２１      第２ゲート電極
２１ｂ    第２埋め込み部
２２      ソース電極
２３      ドレイン電極
３０      基板
３１      ＧａＡｓ基板
３２      バッファ層
３３      第１電子供給層
３４ａ、３４ｂ      スペーサ層
３５      チャネル層
３６      第２電子供給層
３７      障壁層
３８      キャップ層
３９      エッチングストップ層
３８ＥＳ、３８ＤＳ    ソース領域
３８ＥＤ、３８ＤＤ    ドレイン領域
ｂ            埋め込み部
Ｔｐａ、Ｔｐａ１、Ｔｐａ２    Ｐｔ蒸着膜厚
Ｔｐｂ、Ｔｐｂ１、Ｔｐｂ２    Ｐｔ埋め込み深さ
Ｖｐ、Ｖｐ１、Ｖｐ２      ピンチオフ電圧
ΔＴｐａ      Ｐｔ蒸着膜厚のばらつき
ΔＴｐｂ      Ｐｔ埋め込み深さばらつき
ΔＶｐ        ピンチオフ電圧のばらつき
【図１】
2007324424.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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