(57)【要約】【課題】抵抗変化素子をメモリセルとする半導体メモリの消費電力を削減する。【解決手段】本発明の例に関わる半導体メモリは、直列接続される抵抗変化素子及びスイッチ素子から構成されるメモリセルMCと、スイッチ素子の制御端子に接続される読み出しワード線RWLと、読み出し動作を開始してから一定期間後に自動的に読み出しワード線RWLを非活性化するオートクローズ動作を実行する手段12,13とを備える。【選択図】図５
2007299485.tif 000002
【特許請求の範囲】
【請求項１】
直列接続される抵抗変化素子及びスイッチ素子から構成されるメモリセルと、前記スイッチ素子の制御端子に接続される読み出しワード線と、読み出し動作を開始してから一定期間後に自動的に前記読み出しワード線を非活性化するオートクローズ動作を実行する手段とを具備することを特徴とする半導体メモリ。
【請求項２】
抵抗変化素子から構成されるメモリセルと、前記メモリセルに接続される読み出し線と、前記読み出し線とセンスアンプとの間に接続されるスイッチ素子と、前記スイッチ素子の制御端子に接続されるカラム選択線と、読み出し動作を開始してから一定期間後に自動的に前記カラム選択線を非活性化するオートクローズ動作を実行する手段とを具備することを特徴とする半導体メモリ。
【請求項３】
請求項１又は２に記載の半導体メモリにおいて、さらに、
リダンダンシイセルと、前記メモリセル及び前記リダンダンシイセルのうちの１つを選択するためのヒット信号を出力するリダンダンシイ回路とを具備し、前記ヒット信号は、前記オートクローズ動作によってはリセットされないことを特徴とする半導体メモリ。
【請求項４】
前記読み出し動作を開始した後に、前記オートクローズ動作とは無関係に書き込み動作が開始されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記一定期間は、センスアンプ活性信号に基づいて決定されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、磁気ランダムアクセスメモリ(magnetic random access memory: MRAM)に使用される。
【背景技術】
【０００２】
近年、不揮発でありながら、高速、高集積、低消費、高信頼性という特長を併せ持ったユニバーサルな半導体メモリの開発競争が盛んとなっている。そのうちの一つに、磁気抵抗効果(magneto-resistive effect)を利用する磁気ランダムアクセスメモリがある(例えば、非特許文献１を参照)。
【０００３】
磁気ランダムアクセスメモリのメモリセルは、例えば、抵抗変化素子としてのMTJ(magnetic tunnel junction)素子から構成され、MTJ素子は、磁気固着層(magnetic pinned layer)、磁気記録層(magnetic free layer)及びこれらの間のトンネルバリア層からなる積層構造を基本構造とする。
【０００４】
このようなMTJ素子では、磁気固着層の磁化方向と磁気記録層の磁化方向とが同じ場合に、トンネルバリア層のトンネル確率が最大となってMTJ素子の抵抗値が最小となる。この状態を平行状態(parallel state)とし、例えば、“０”に対応させる。
【０００５】
また、磁気固着層の磁化方向と磁気記録層の磁化方向とが逆の場合に、トンネルバリア層のトンネル確率が最小となってMTJ素子の抵抗値が最大となる。この状態を反平行状態(anti-parallel state)とし、例えば、“１”に対応させる。
【０００６】
そして、データ書き込みは、例えば、書き込み電流により発生する磁場(電流磁場)や、スピン注入電流をMTJ素子に流すことによって発生するスピン偏極電子などを利用して、MTJ素子の磁化状態を制御することにより行う。また、データ読み出しは、例えば、MTJ素子に読み出し電流を流し、その抵抗値を検出することにより行う。
【０００７】
以上のような磁気ランダムアクセスメモリに代表されるユニバーサルな半導体メモリを実用化するに当たって解決しなければならない課題の一つに消費電力の削減がある。
【非特許文献１】“16Mb MRAM Featuring Bootstrap Write Driver” 2004 Symposium on VLSI Circuits Digest of Technical Paper, pp.454-457
【非特許文献２】“Fault-Tolerant Design for 256Mb DRAM” T. Kirihata et.al., 1995 Symposium on VLSI Circuits Digest of Technical Paper, pp.107-108
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の例では、抵抗変化素子をメモリセルとする半導体メモリの消費電力をより削減する技術を提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる半導体メモリは、直列接続される抵抗変化素子及びスイッチ素子から構成されるメモリセルと、スイッチ素子の制御端子に接続される読み出しワード線と、読み出し動作を開始してから一定期間後に自動的に読み出しワード線を非活性化するオートクローズ動作を実行する手段とを備える。
【００１０】
本発明の例に関わる半導体メモリは、抵抗変化素子から構成されるメモリセルと、メモリセルに接続される読み出し線と、読み出し線とセンスアンプとの間に接続されるスイッチ素子と、スイッチ素子の制御端子に接続されるカラム選択線と、読み出し動作を開始してから一定期間後に自動的にカラム選択線を非活性化するオートクローズ動作を実行する手段とを備える。
【００１１】
本発明の例に関わる半導体メモリは、さらに、リダンダンシイセルと、メモリセル及びリダンダンシイセルのうちの１つを選択するためのヒット信号を出力するリダンダンシイ回路とを備え、ヒット信号は、オートクローズ動作によってはリセットされない。
【発明の効果】
【００１２】
本発明の例によれば、抵抗変化素子をメモリセルとする半導体メモリの消費電力をより削減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例では、消費電力の削減を読み出し時の消費電流を小さくすることにより実現する。具体的には、抵抗変化素子をメモリセルとする半導体メモリにオートクローズ機能を搭載する。
【００１５】
オートクローズ機能とは、選択されたワード線を非活性状態から活性状態にして読み出しを開始し、さらに、読み出しが完了した後に、選択されたワード線を自動的に非活性状態に戻すことにより、読み出し時にメモリセルに流れる読み出し電流（貫通電流）を削減する機能のことである。
【００１６】
ここで、読み出しの完了とは、メモリセルのデータをセンスアンプにより判定した時点をいうものとする。
【００１７】
抵抗変化素子に関しては、それ自身に読み出し電流を流してデータを読み出すため、消費電力の削減にとっては、読み出しが完了した後にできるだけ早く読み出し電流を停止させることが好ましい。オートクローズ機能は、この要望を満足するものである。
【００１８】
ところで、半導体メモリには、読み出しと書き込みが非同期に行われる仕様のインターフェイスが存在する。例えば、SRAM(static random access memory)では、アドレスが遷移すると、まず、読み出しに移行するシステムになっており、書き込みを行う場合には、アドレスが遷移した後に特定のコマンドを半導体メモリに与える。
【００１９】
この際に注意しなければならないのは、リダンダンシイ方式との相性である。例えば、リダンダンシイ方式の一つに、ブロックリダンダンシイ方式と呼ばれるものがある(例えば、非特許文献２を参照)。
【００２０】
ブロックリダンダンシイ方式は、メモリセルアレイを構成する複数のブロックの各々にリダンダンシイセルアレイを付加するのではなく、これら複数のブロックに共通に１つのリダンダンシイセルアレイ（ブロック）をメモリセルアレイとは別に用意するもので、救済効率の向上に有効な技術である。
【００２１】
この場合、アドレスが遷移すると、メモリセルアレイをアクセスするか、若しくは、リダンダンシイセルアレイをアクセスするか、を決定するヒット信号も更新される。しかし、オートクローズ機能が働くと、このヒット信号もリセットされる。
【００２２】
従って、アドレスが遷移した後、オートクローズ機能によりヒット信号がリセットされてしまうと、この後、特定のコマンドが半導体メモリに入力され、書き込みに推移したときに、正確なアドレスにデータを書き込むことができない。
【００２３】
そこで、本発明の例では、オートクローズ機能の一部を制限する。即ち、オートクローズ機能によっては、リダンダンシイセルアレイのアクセスに関するヒット信号をリセットしない。
【００２４】
このように、本発明の例では、オートクローズ機能の一部が制限されたいわゆるハーフオートクローズ機能を提案する。これにより、抵抗変化素子をメモリセルとする半導体メモリにおいて、読み出し時の消費電力が低く、かつ、最も汎用性のある使い易いSRAM仕様（動作スペック）を実現できる。
【００２５】
尚、このような仕様は、特に、書き込みと読み出しを独立かつ並行して行うことができる半導体メモリとの相性がよいため、本発明の例は、特に、磁気ランダムアクセスメモリに有効である。
【００２６】
２．  参考例  
抵抗変化素子をメモリセルとする半導体メモリの一つに磁気ランダムアクセスメモリがある。
【００２７】
磁気ランダムアクセスメモリのメモリセルの等価回路は、図１に示すように、例えば、直列接続されるMTJ素子(磁気抵抗効果素子)とMOSトランジスタ(スイッチ素子)とから構成される。読み出し時には、読み出しワード線RWLを高電位にし、読み出しビット線RBLからMTJ素子に電流を流すことでデータの読み出しを行うため、読み出し動作の間、常に電流が消費される。
【００２８】
磁気ランダムアクセスメモリでは、図２に示すように、読み出し時、メモリセルアレイ10内の選択されたメモリセルMC(select)に電流が流れる。
【００２９】
読み出しワード線RWLは、ドライバ11に接続されると共に、複数のメモリセルMCに接続される。読み出しビット線RBLは、カラムを選択するためのNチャネルMOSトランジスタ(スイッチ素子) N1を介して共通ノードXに接続される。
【００３０】
共通ノードXは、クランプ回路Yを介してセンスアンプS/Aに接続される。MOSトランジスタ N1のゲートには、カラム選択線CSL0,…CSLnが接続される。電流-電圧変換素子としてのPチャネルMOSトランジスタP1は、制御信号VCPが”L”になると、電流を発生する。
【００３１】
クランプ回路Yは、読み出しビット線RBLの電圧を強制的に所定電圧(例えば0.1〜0.6V)に保つための回路である。これは、MTJ素子のMR比がその両端に印加される電圧の縮小に比例して劣化するため、これを防止し、読み出しマージンを十分に確保するために設けられる。
【００３２】
図３は、読み出し時の信号波形の第１例を示している。  
この信号波形は、SRAM仕様のインターフェイスに対応し、アドレスが遷移すると、読み出しコマンドが発行される例である。
【００３３】
この場合、まず、ATD(address transition detector)によりアドレスの変化が検知され、チップの内部状態がリセットされる。即ち、読み出しワード線RWLi及びカラム選択線CSLjを非活性化する。また、アドレスに基づいて、選択された読み出しワード線RWL0及び選択されたカラム選択線CSL0を活性化する。
【００３４】
この後、センスアンプ活性信号SAONを活性化し、センスアンプを動作させ、メモリセルのデータに応じた出力信号SAOUTを得る。
【００３５】
ここで、メモリセルを流れる電流I@READは、RWLi/CSLjが非活性化されてからRWL0/CSL0が活性化されるまでの期間において一時的に遮断されるが、それ以外の期間においては定常的に流れ続けるため、消費電力の増大の原因になる。
【００３６】
図４は、読み出し時の信号波形の第２例を示している。  
この信号波形は、DRAM(dynamic random access memory)仕様のインターフェイスに対応し、チップイネーブル信号 bCEの論理値に応じて、チップのアクティブ状態とプリチャージ状態とを識別する点に特徴を有する。
【００３７】
この場合、まず、チップイネーブル信号 bCEを”L”とし、チップをアクティブにして、選択された読み出しワード線RWL0及び選択されたカラム選択線CSL0を活性化する。
【００３８】
この後、センスアンプ活性信号SAONを活性化し、センスアンプを動作させ、メモリセルのデータに応じた出力信号SAOUTを得る。
【００３９】
この仕様では、第１例と同様に、読み出し期間において電流I@READが流れ続ける。第１例と異なる点は、チップイネーブル信号 bCEを”H”にしてプリチャージ状態に変化させると、電流I@READが遮断されることである。
【００４０】
但し、チップが頻繁にアクティブ状態になると、電流I@READが流れる時間の割合が増加し、消費電流の大きなメモリとなってしまう。
【００４１】
３．  実施の形態  
最良と思われるいくつかの実施の形態について説明する。
【００４２】
以下では、読み出しと書き込みを独立かつ並行して行うことができる磁気ランダムアクセスメモリについて説明する。
【００４３】
(1)   第１実施の形態  
図５は、磁気ランダムアクセスメモリの主要部を示している。
【００４４】
参考例としての図２の磁気ランダムアクセスメモリと異なる点は、第一に、読み出しワード線RWLの駆動時間を制御するタイマー12が新たに設けられたことにある。タイマー12の出力信号RWLEは、読み出しワード線RWLを駆動するドライバ11に入力される。
【００４５】
第二に、ＡＴＤ回路13によりタイマー11の動作が制御されることにある。ＡＴＤ回路13は、アドレスの遷移を検出すると、ＡＴＤ信号をタイマー12に対して出力する。
【００４６】
そして、このような磁気ランダムアクセスメモリにおいて、図６に示すようなSRAM仕様のタイミングで動作を行う。
【００４７】
この信号波形の特徴は、選択された読み出しワード線RWL0が、読み出し完了後に自動的に非活性状態になること、即ち、オートクローズ機能を有することにある。
【００４８】
具体的には、アドレスが遷移すると、タイマー12は、それから一定期間、選択された読み出しワード線RWL0を活性状態にし、一定期間が経過した後に選択された読み出しワード線RWL0を非活性状態にする。この一定期間は、読み出しを完了させるのに十分な期間である。
【００４９】
これと同様の制御は、選択されたカラム選択線CSL0についても行うことできる。つまり、オートクローズ機能は、読み出しワード線及びカラム選択線の両方又はいずれか１つについて適用することができる。
【００５０】
図７及び図８は、タイマーの例を示している。  
図７は、専用タイマーをチップ内に搭載する例であり、図８は、センスアンプ活性化信号SAONを用いてタイマーを制御する例である。
【００５１】
RWLEは、タイマー12の出力信号であり、選択された読み出しワード線が活性化されている期間を決定する。RWLE=“H”のとき、選択された読み出しワード線が活性化される。
【００５２】
図７のタイマー12では、読み出し信号 READが”H”になり、アドレス遷移信号 ATDが”H”になると、出力信号RWLEは、遅延回路の遅延量により決定される一定期間、”H”を出力する。即ち、選択された読み出しワード線及び選択されたカラム選択線の活性時間は、遅延回路の遅延量により制御される。
【００５３】
また、図８のタイマー12では、読み出し信号 READが”H”になり、アドレス遷移信号 ATDが”H”になると、出力信号RWLEが”H”になり、選択された読み出しワード線及び選択されたカラム選択線の少なくとも１つが活性化される。また、読み出し完了後、センスアンプ活性化信号SAONが”L”になると、選択された読み出しワード線及び選択されたカラム選択線の少なくとも１つが非活性化される。
【００５４】
ここで、磁気ランダムアクセスメモリにおいてSRAM仕様の動作メカニズムを採用する場合を考えると、センスアンプによりメモリセルのデータが判定された後は、読み出しワード線を非活性状態にしても、常に、動作上、何ら不具合はないため、SRAM及びDRAMに比べてSRAM仕様との相性が良い。
【００５５】
例えば、SRAM又はDRAMにおいてSRAM仕様を採用すると、図９に示すように、ライトイネーブル信号 bWEが”L”になるタイミング、即ち、書き込み動作を認識するタイミングが、RWL/CSLが”L”になるタイミング、即ち、オートクローズのタイミングよりも遅れた場合、読み出しワード線及びカラム選択線が非活性化されてしまうため、読み出しワード線及びカラム選択線を再び活性化しなければならないという問題がある。
【００５６】
これに対し、磁気ランダムアクセスメモリでは、読み出しと書き込みが独立して行えるため、ライトイネーブル信号 bWEが”L”になるタイミングが、RWL/CSLが”L”になるタイミングよりも遅れ、読み出しワード線及びカラム選択線が非活性化されても、書き込み時に、読み出しワード線及びカラム選択線を活性化する必要がないため、上記問題は存在しない。
【００５７】
つまり、書き込み動作は、読み出し動作を開始した後に、オートクローズ動作と無関係に実行される。
【００５８】
従って、例えば、図８に示すタイマー１１のように、センスアンプ活性化信号SAONにより、読み出しワード線及びカラム選択線を非活性状態にするタイミングを決定して低消費電力化を図ることは有効である。
【００５９】
DRAM仕様の動作メカニズムにオートクローズ機能を付加しても消費電力の削減が可能である。
【００６０】
例えば、図１０に示すようなDRAM仕様のタイミングでは、選択された読み出しワード線RWL0及び選択されたカラム選択線CSL0の少なくとも１つを、読み出し動作を開始してから一定期間経過後に自動的に非活性化することで、頻繁にアクセスが入った場合でも、消費電力の低減が可能である。
【００６１】
以上、説明したように、第１実施の形態によれば、オートクローズ機能により抵抗変化素子をメモリセルとする半導体メモリの低消費電力化を実現できる。
【００６２】
(2)   第２実施の形態  
図１１は、磁気ランダムアクセスメモリの主要部を示している。
【００６３】
第１実施の形態としての図５の磁気ランダムアクセスメモリと異なる点は、不良ビットを救済するためのリダンダンシイセル(redundancy cell)RCから構成されるリダンダンシイセルアレイ10Bを備えていることにある。
【００６４】
読み出し回路については、例えば、図５に開示されるものをそのまま使用できるため、ここでは省略する。
【００６５】
リダンダンシイ回路(redundancy circuit)15は、予めチップ内に記憶されたリダンダンシイデータとアドレス信号Addressに基づいて、そのアドレス信号Addressにより選択されるアドレス(本例では、ロウ)が不良ビットを含むか否かを判定する。不良ビットを含む場合には、ヒット信号 bHITを”L”にし、含まない場合には、ヒット信号 bHITを”H”にする。
【００６６】
ブロック選択回路(block selection circuit)14Aは、ヒット信号 bHITが”H”のとき、その出力信号RBSを”H”にし、ドライバ11Aを用いてメモリセルアレイ10A内の読み出しワード線RWLを駆動する。この時、スペアドライバ11Bは、非動作状態となる。
【００６７】
ブロック選択回路14Bは、ヒット信号 bHITが”L”のとき、その出力信号SRBSを”H”にし、スペアドライバ11Bを用いてリダンダンシイセルアレイ10B内の読み出しワード線RWLを駆動する。この時、ドライバ11Aは、非動作状態となる。
【００６８】
タイマー12は、読み出しワード線RWLを駆動する期間を決定し、その出力信号RWLEは、ドライバ11A及びスペアドライバ11Bの双方に入力される。ＡＴＤ回路13は、アドレスの遷移を検出し、ＡＴＤ信号をタイマー12に与える。
【００６９】
そして、第１実施の形態と同様に、図６に示すSRAM仕様、又は、図１０に示すDRAM仕様のタイミングで動作を行う。
【００７０】
ここで、選択された読み出しワード線は、読み出し完了後に自動的に非活性状態になるが、ヒット信号 bHITは、タイマー12の出力信号RWLEによってはリセットされない。例えば、ヒット信号 bHITは、ブロック選択回路14A,14B内においてラッチし続ける(ハーフオートクローズ機能)。
【００７１】
これと同様の制御は、選択されたカラム選択線についても行うことができる。つまり、ハーフオートクローズ機能は、選択された読み出しワード線及び選択されたカラム選択線の両方又はいずれか１つについて適用することができる。
【００７２】
ここで、リダンダンシイ技術について説明する。
【００７３】
不良ビットをリダンダンシイセルに置き換えるリダンダンシイ技術は、半導体メモリの製造歩留まりの向上を図る技術として良く知られている。その置換方式としては、例えば、「リダンダンシイブロック方式」が高い救済効率を得ることができるものとして注目される（例えば、非特許文献２参照）。
【００７４】
図１２は、リダンダンシイブロック方式の概要を示している。
【００７５】
リダンダンシイブロック方式は、リダンダンシイセルのみからなるリダンダンシイセルアレイ（専用アレイ）10Bをチップ上に設け、メモリセルアレイ（救済ドメインB1,B2,B3,B4）10A内で発生する不良を、その位置に関係なく、リダンダンシイセルアレイ10Bにより救済可能な方式のことで、メモリセルアレイごとにリダンダンシイセルを設ける技術とは異なる。
【００７６】
この例では、４つのメモリセルアレイ10Aをそれぞれ救済ドメインB1,B2,B3,B4とし、かつ、リダンダンシイセルアレイ10Bにより８本のロウを救済できる場合を示している。
【００７７】
この場合、単純に計算すれば、メモリセルアレイ１つ当たり２本のロウ救済まで可能、ということになるが、リダンダンシイブロック方式では、１つのメモリセルアレイ内に２本を越える不良ロウが存在していても、４つのメモリセルアレイの合計の不良ロウが８本以内であれば、その不良を救済できる。
【００７８】
従って、この方式は、例えば、１ヶ所に大きなまとまった不良（巨大欠陥）が発生した場合のチップの救済率の向上に寄与する。
【００７９】
本発明の例では、リダンダンシイブロック方式とオートクローズ機能とを両立させる。
【００８０】
例えば、磁気ランダムアクセスメモリでは、読み出しと書き込みとを互いに無関係に行うことができるため、SRAM仕様を満足させようとした場合に、図９で説明したような問題が発生しない。しかし、オートクローズ機能により、メモリセルアレイをアクセスするか、又は、リダンダンシイセルアレイをアクセスするかを決定するヒット信号がリセットされてしまうと、書き込みが行えなくなる問題がある。
【００８１】
そこで、上述したように、本例では、タイマー12の出力信号RWLEをドライバ11A及びスペアドライバ11Bの双方にそれぞれ与えてオートクローズ機能を実現するが、ヒット信号 bHITは、オートクローズ機能によってはリセットされないいわゆるハーフオートクローズ機能を採用する。
【００８２】
これにより、動作上、何ら問題なく、SRAM仕様を完全に満足する磁気ランダムアクセスメモリを実現できる。
【００８３】
図１３は、リダンダンシイ回路の例を示している。
【００８４】
アドレス信号（外部アドレス）Addressは、アドレスコンパレータ16に入力される。アドレスコンパレータ16は、アドレス信号Addressと不良ロウ又は不良カラムを示すリダンダンシイデータとを比較し、両者が一致する場合にヒット信号（パルス信号）HIT = ”H”を出力し、両者が一致しない場合にヒット信号HIT = “L”を出力する。
【００８５】
HIT = ”H”となると、リダンダンシイ回路15の出力信号 bHITは、”L”になる。そして、ヒット信号HIT が ”H”から”L”に変化した後も、NOR回路17の出力が”L”で、ATD = ”L”のためNOR回路18の出力が”H”である結果、bHIT は、”L”を維持し続ける。この後、アドレスが遷移し、ATD = “H”になると、NOR回路18の出力が”L”に変化するため、リダンダンシイ回路15の出力信号 bHITは、”H”になる（リセット）。そして、ATDが”H”から”L”に変化した後も、NOR回路18の出力が”L”で、HIT = ”L”のため、bHIT は、”H”を維持し続ける。
【００８６】
HIT = ”L”ときは、リダンダンシイ回路15の出力信号bHITは、”H”のままである。この後、アドレスが遷移し、ATD = “H”になると、形式上、リダンダンシイ回路15の出力信号bHITがリセットされる。実質的には、何の変化もなく、リダンダンシイ回路15の出力信号bHITは、”H”のままとなる。
【００８７】
このようなリダンダンシイ回路によれば、ヒット信号 bHITは、アドレスの遷移を示すＡＴＤ信号によりリセットされた後、アドレスコンパレータ16の出力信号HITによりその値が決定されるが、その後は、リダンダンシイ回路15内にラッチされ、オートクローズ機能によってはリセットされない。
【００８８】
図１４及び図１５は、ブロック選択回路の例を示している。
【００８９】
ブロック選択回路14Aは、メモリセルアレイ内の１つのロウに相当する。つまり、図１４のブロック選択回路は、例えば、メモリセルアレイのロウの数だけ存在する。
【００９０】
ブロック選択回路14Bは、リダンダンシイセルアレイ内の１つの救済ロウに相当する。つまり、例えば、図１２に示すように、８本のロウから構成されるリダンダンシイセルアレイ10Bを有する半導体メモリの場合、図１５のブロック選択回路は、８個存在することになる。
【００９１】
アドレス信号Ai及びヒット信号 bHITは、それぞれNAND回路19に入力される。ここで、アドレス信号Aiは、例えば、ロウが2n本存在する場合には、ｎビットとなる。また、アドレス信号Aiは、選択された１つのロウに対応するブロック選択回路14Aのみについて全て”H”となり、非選択の残りの全てのロウに対応するブロック選択回路14Aでは、少なくとも１つのビットが”L”になる。
【００９２】
そして、図１１のアドレス信号Addressが、メモリセルアレイの不良ロウを選択する場合には、ヒット信号 bHITが”L”になるため、ロウブロック選択信号RBSは、”L”になり、図１１のドライバ11Aは、非動作状態となる。また、スペアロウブロック選択信号SRBSは、”H”になるため、図１１のスペアドライバ11Bは、動作状態となる。
【００９３】
また、図１１のアドレス信号Addressが、メモリセルアレイの不良ビットを含まないロウを選択する場合には、ヒット信号 bHITが”H”になるため、スペアロウブロック選択信号SRBSは、”L”になり、図１１のスペアドライバ11Bは、非動作状態となる。また、ロウブロック選択信号RBSは、”H”になるため、図１１のドライバ11Aは、動作状態となる。
【００９４】
以上、説明したように、第２実施の形態によれば、ハーフオートクローズ機能により抵抗変化素子をメモリセルとする半導体メモリの低消費電力化を実現できる。
【００９５】
(3)   第３実施の形態  
図１６は、磁気ランダムアクセスメモリの主要部を示している。
【００９６】
第３実施の形態は、磁場書き込みタイプの磁気ランダムアクセスメモリに関する。
【００９７】
タイマー12’ の出力信号WWLEは、書き込みワード線WWLを駆動するドライバ22に入力され、書き込みワード線WWLの駆動時間を制御する。ＡＴＤ回路13は、アドレスの遷移を検出すると、ＡＴＤ信号をタイマー12’ に対して出力する。
【００９８】
まず、アドレスが遷移すると、タイマー12’ は、それから一定期間、選択された書き込みワード線WWLに書き込み電流が流れるように、ドライバ22及びシンカー23を制御する。そして、この一定期間が経過した後、選択された書き込みワード線WWLに流れる書き込み電流を遮断する。
【００９９】
図１７は、タイマーの例を示している。
【０１００】
WWLEは、タイマー12’ の出力信号であり、選択された書き込みワード線WWLが活性化されている期間を決定する。WWLE=“H”のとき、選択された書き込みワード線WWLが活性化される。
【０１０１】
書き込み信号 WRITEが”H”になり、アドレス遷移信号 ATDが”H”になると、出力信号WWLEは、遅延回路の遅延量により決定される一定期間、”H”を出力する。即ち、選択された書き込みワード線WWLの活性時間は、遅延回路の遅延量により制御される。
【０１０２】
(4)   第４実施の形態  
図１８は、磁気ランダムアクセスメモリの主要部を示している。
【０１０３】
第３実施の形態としての図１６の磁気ランダムアクセスメモリと異なる点は、不良ビットを救済するためのリダンダンシイセルRCから構成されるリダンダンシイセルアレイ10Bを備えていることにある。
【０１０４】
読み出し回路については、例えば、図１６に開示されるものをそのまま使用できるため、ここでは省略する。
【０１０５】
リダンダンシイ回路15は、予めチップ内に記憶されたリダンダンシイデータとアドレス信号Addressに基づいて、そのアドレス信号Addressにより選択されるアドレス(本例では、ロウ)が不良ビットを含むか否かを判定する。不良ビットを含む場合には、ヒット信号 bHITを”L”にし、含まない場合には、ヒット信号 bHITを”H”にする。
【０１０６】
ブロック選択回路14Aは、ヒット信号 bHITが”H”のとき、その出力信号RBSを”H”にし、ドライバ22Aを用いてメモリセルアレイ10A内の書き込みワード線WWLを駆動する。この時、スペアドライバ22Bは、非動作状態となる。
【０１０７】
ブロック選択回路14Bは、ヒット信号 bHITが”L”のとき、その出力信号SRBSを”H”にし、スペアドライバ22Bを用いてリダンダンシイセルアレイ10B内の書き込みワード線WWLを駆動する。この時、ドライバ22Aは、非動作状態となる。
【０１０８】
タイマー12’ は、書き込みワード線WWLを駆動する期間を決定し、その出力信号WWLEは、ドライバ22A及びスペアドライバ22Bの双方に入力される。ＡＴＤ回路13は、アドレスの遷移を検出し、ＡＴＤ信号をタイマー12’ に与える。
【０１０９】
図１９は、メモリセルアレイ側のドライバ／シンカーの例を示している。
【０１１０】
ドライバ22A 及びシンカー23A は、メモリセルアレイ内の１つのロウに相当する。つまり、ドライバ／シンカーは、例えば、メモリセルアレイのロウの数だけ存在する。
【０１１１】
ロウブロック選択信号RBS及びタイマーの出力信号WWLEは、それぞれNAND回路24に入力される。
【０１１２】
ここで、ロウブロック選択信号RBSは、アドレス情報を含んでいるため、選択された１つのロウに対応するドライバ22Aのみが活性化される。
【０１１３】
従って、メモリセルアレイの選択された１つのロウでは、ロウブロック選択信号RBSが”H”のとき、タイマーの出力信号WWLEが”H”になると、NAND回路24の出力信号が”L”になり、ｐチャネルＭＯＳトランジスタ25がオンになる。そして、電流源26から書き込みワード線WWLに書き込み電流が供給される。
【０１１４】
また、タイマーの出力信号WWLEが”L”になると、NAND回路24の出力信号が”H”になり、ｐチャネルＭＯＳトランジスタ25がオフになるため、電流源26から書き込みワード線WWLに供給されていた書き込み電流が遮断される。
【０１１５】
尚、ロウブロック選択信号RBSが”L”のときには、ドライバ22Aは、非動作状態となる。
【０１１６】
図２０は、リダンダンシイセルアレイ側のドライバ／シンカーの例を示している。
【０１１７】
スペアドライバ22B 及びシンカー23B は、リダンダンシイセルアレイ内の１つの救済ロウに相当する。つまり、例えば、図１２に示すように、８本のロウから構成されるリダンダンシイセルアレイ10Bを有する半導体メモリの場合、ドライバ／シンカーは、８個存在することになる。
【０１１８】
スペアロウブロック選択信号SRBSが”H”のとき、タイマーの出力信号WWLEが”H”になると、NAND回路24の出力信号が”L”になり、ｐチャネルＭＯＳトランジスタ25がオンになる。そして、電流源26から書き込みワード線WWLに書き込み電流が供給される。
【０１１９】
また、タイマーの出力信号WWLEが”L”になると、NAND回路24の出力信号が”H”になり、ｐチャネルＭＯＳトランジスタ25がオフになるため、電流源26から書き込みワード線WWLに供給されていた書き込み電流が遮断される。
【０１２０】
尚、スペアロウブロック選択信号SRBSが”L”のときには、スペアドライバ22Bは、非動作状態となる。
【０１２１】
(5)   第５実施の形態  
図２１は、磁気ランダムアクセスメモリの主要部を示している。
【０１２２】
第５実施の形態は、スピン注入書き込みタイプの磁気ランダムアクセスメモリに関する。
【０１２３】
タイマー12’ の出力信号BLEは、ビット線（書き込み線）BLu,BLdを駆動するドライバ／シンカー29,30に入力され、ビット線BLu,BLdの駆動時間を制御する。ＡＴＤ回路13は、アドレスの遷移を検出すると、ＡＴＤ信号をタイマー12’ に対して出力する。
【０１２４】
まず、アドレスが遷移すると、タイマー12’ は、それから一定期間、選択されたビット線BLu,BLdに書き込みのためのスピン注入電流が流れるように、ドライバ／シンカー29,30を制御する。そして、この一定期間が経過した後、選択されたビット線BLu,BLdに流れるスピン注入電流を遮断する。
【０１２５】
(6)   第６実施の形態  
図２２は、磁気ランダムアクセスメモリの主要部を示している。
【０１２６】
第５実施の形態としての図２１の磁気ランダムアクセスメモリと異なる点は、不良ビットを救済するためのリダンダンシイセルRCから構成されるリダンダンシイセルアレイ10Bを備えていることにある。
【０１２７】
読み出し回路については、例えば、図２１に開示されるものをそのまま使用できるため、ここでは省略する。
【０１２８】
リダンダンシイ回路15は、予めチップ内に記憶されたリダンダンシイデータとアドレス信号Addressに基づいて、そのアドレス信号Addressにより選択されるアドレス(本例では、ロウ)が不良ビットを含むか否かを判定する。不良ビットを含む場合には、ヒット信号 bHITを”L”にし、含まない場合には、ヒット信号 bHITを”H”にする。
【０１２９】
ブロック選択回路14Aは、ヒット信号 bHITが”H”のとき、その出力信号RBSを”H”にし、ドライバ／シンカー29A,30Aを用いてメモリセルアレイ10A内のビット線BLu,BLdを駆動する。この時、スペアドライバ／シンカー29B,30Bは、非動作状態となる。
【０１３０】
ブロック選択回路14Bは、ヒット信号 bHITが”L”のとき、その出力信号SRBSを”H”にし、スペアドライバ／シンカー29B,30Bを用いてリダンダンシイセルアレイ10B内のビット線BLu,BLdを駆動する。この時、ドライバ／シンカー29A,30Aは、非動作状態となる。
【０１３１】
タイマー12’ は、ビット線BLu,BLdを駆動する期間を決定し、その出力信号BLEは、ドライバ／シンカー29A,30A及びスペアドライバ／シンカー29B,30Bの双方に入力される。ＡＴＤ回路13は、アドレスの遷移を検出し、ＡＴＤ信号をタイマー12’ に与える。
【０１３２】
メモリセルアレイ10Aの選択された１つのロウでは、ロウブロック選択信号RBSが”H”のとき、タイマーの出力信号BLEが”H”になると、スピン注入電流がビット線BLu,BLdに供給される。また、タイマーの出力信号BLEが”L”になると、スピン注入電流が遮断される。ロウブロック選択信号RBSが”L”のときには、ドライバ／シンカー29A,30Aは、非動作状態となる。
【０１３３】
スペアロウブロック選択信号SRBSが”H”のとき、タイマーの出力信号BLEが”H”になると、スピン注入電流がリダンダンシイセルアレイ10B内のビット線BLu,BLdに供給される。また、タイマーの出力信号BLEが”L”になると、スピン注入電流が遮断される。スペアロウブロック選択信号SRBSが”L”のときには、スペアドライバ／シンカー29B,30Bは、非動作状態となる。
【０１３４】
３．  まとめ  
本発明の例によれば、抵抗変化素子をメモリセルとする半導体メモリの消費電力を削減できる。
【０１３５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３６】
【図１】磁気ランダムアクセスメモリのメモリセルを示す図。
【図２】参考例としての磁気ランダムアクセスメモリを示す図。
【図３】SRAM仕様の動作波形を示す図。
【図４】DRAM仕様の動作波形を示す図。
【図５】第１実施の形態の磁気ランダムアクセスメモリを示す図。
【図６】SRAM仕様の動作波形を示す図。
【図７】タイマーの例を示す図。
【図８】タイマーの例を示す図。
【図９】SRAM仕様の動作波形を示す図。
【図１０】DRAM仕様の動作波形を示す図。
【図１１】第２実施の形態の磁気ランダムアクセスメモリを示す図。
【図１２】ブロックリダンダンシイ方式の概要を示す図。
【図１３】リダンダンシイ回路の例を示す図。
【図１４】ブロック選択回路の例を示す図。
【図１５】ブロック選択回路の例を示す図。
【図１６】第３実施の形態の磁気ランダムアクセスメモリを示す図。
【図１７】タイマーの例を示す図。
【図１８】第４実施の形態の磁気ランダムアクセスメモリを示す図。
【図１９】ドライバ／シンカーの例を示す図。
【図２０】ドライバ／シンカーの例を示す図。
【図２１】第５実施の形態の磁気ランダムアクセスメモリを示す図。
【図２２】第６実施の形態の磁気ランダムアクセスメモリを示す図。
【符号の説明】
【０１３７】
10,10A:  メモリセルアレイ、  10B:  リダンダンシイセルアレイ、  11,22,22A :  ドライバ、  12,12’ :  タイマー、  13:  ＡＴＤ回路、  14A,14B:  ブロック選択回路、  15:  リダンダンシイ回路、  16:  アドレスコンパレータ、  17,18:  NOR回路、  19,24:  NAND回路、  20,21:  インバータ、  22B:  スペアドライバ、  23,23A,23B:  シンカー、  25:  ｐチャネルＭＯＳトランジスタ、  26:  電流源、  27:  ｎチャネルＭＯＳトランジスタ、  29,29A,29B,30,30A, 30B:  ドライバ／シンカー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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