(57)【要約】【課題】  十分なキャリア移動度を有するチャネル部を備えた半導体装置およびその製造方法を提供する。【解決手段】  基板１４の絶縁層１２上に形成された突起状の第１導電型の第１半導体層１３と、第１半導体層１３の第１側面および第１側面と対向する第２側面上にゲート絶縁膜１６ａ、１６ｂを介して形成されたゲート電極１７と、第１半導体層１３の第３側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ａ、１８ｂを有するソース領域１９と、第１半導体層１３の第３側面と対向する第４側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ｃ、１８ｄを有するドレイン領域２０とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に形成された突起状の第１導電型の第１半導体層と、
前記第１半導体層の第１側面および前記第１側面と対向する第２側面にゲート絶縁膜を介して形成されたゲート電極と、
前記第１半導体層の第３側面に、前記基板上から形成された前記第１半導体層と異なる第２導電型の第２半導体層を有するソース領域と、
前記第１半導体層の前記第３側面と対向する第４側面に、前記基板上から形成された前記第１半導体層と異なる第２導電型の第２半導体層を有するドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１半導体層がＳｉであり、前記第２半導体層がＳｉＧｅまたはＳｉ：Ｃであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に積層された第１導電型の半導体層を加工して、突起状の第１半導体層を形成する工程と、
前記第１半導体層の第１側面および前記第１側面と対向する第２側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成されていない前記第１半導体層の前記第１および第２側面に側壁膜を形成し、前記第１半導体層の一部を残置しつつ前記第１半導体層を前記基板に至るまで除去する工程と、
前記残置した前記第１半導体層に前記第１半導体層と異なる第２導電型の第２半導体層を成長して前記側壁膜の間を埋め込むことによりソース領域およびドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記残置する部分が、前記第１半導体層の前記側壁膜の間の中央部であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記残置する部分が、前記第１半導体層の下端部であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン状のチャネル部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴ってチップサイズの増大を防止するために、絶縁ゲート電界効果トランジスタの微細化が求められている。
【０００３】
ゲート長を短縮してソースとドレイン間の距離を近づけるほど、短チャネル効果により、ドレイン電流がゲート電圧で制御しきれなくなるので、ドレイン電流のカットオフ特性が悪化していく。  
即ち、シリコンが比較的導電性の高い半導体であるためゲートを閉じていてもソースとドレイン間にリーク電流が流れ、いわゆるパンチスルーと呼ばれる現象が生じる。これを抑制するには、チャネル部の上面だけでなく、下面もゲート電極で挟むことにより、チャネルを完全にゲート電極でコントロールすることが可能なダブルゲートを有する電界効果トランジスタが有効である。
【０００４】
従来の上から物質を積み重ねていくことにより絶縁ゲート電界効果トランジスタを製造する方法では、チャネル部の下面にゲート電極を作るのが困難なことから、チャネル部を基板に対して垂直に立て、フィン（ＦＩＮ）状のチャネル部の両面をゲート電極で挟む構造のダブルゲートを有する電界効果トランジスタ（以下、ＦＩＮＦＥＴと呼ぶ）が知られている（例えば、非特許文献１参照。）。
【０００５】
非特許文献１に開示された半導体装置は、ＦＩＮＦＥＴのソース領域およびドレイン領域のシリコン層をリセスエッチングし、残置したシリコン層上にエピタキシャル成長させたシリコンゲルマニウム層を有している。  
このシリコンゲルマニウム層によりチャネル部に圧縮応力を発生させて歪みを付与し、キャリアの移動度を向上させている。
【０００６】
然しながら、非特許文献１に開示された半導体装置は、リセスエッチング時にエッチングのストッパーとなるものが無いため、残置したシリコン層の膜厚には必ずばらつきが生じるという問題がある。
【０００７】
その結果、残置したシリコン層の膜厚に応じてシリコンゲルマニウム層の総量がばらついてチャネル部に生じる圧縮応力の大きさが変動し、チャネル部のキャリアの移動度がばらつくという問題がある。
【０００８】
更に、ソース領域およびドレイン領域の下部に残置したシリコン層があるため、チャネル部の下部はＳｉＧｅ層と接していないので、チャネル部の下部の歪量が低下し、チャネル部の下部のキャリアの移動度が低下する問題がある。
【非特許文献１】2005 Symposium on VLSI Technology Digest of Technical Papers 11A-1, p194-195
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、十分なキャリア移動度を有するチャネル部を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置は、基板上に形成された突起状の第１導電型の第１半導体層と、前記第１半導体層の第１側面および前記第１側面と対向する第２側面にゲート絶縁膜を介して形成されたゲート電極と、前記第１半導体層の第３側面に、前記基板上から形成された前記第１半導体層と異なる第２導電型の第２半導体層を有するソース領域と、前記第１半導体層の前記第３側面と対向する第４側面に、前記基板上から形成された前記第１半導体層と異なる第２導電型の第２半導体層を有するドレイン領域と、を具備することを特徴としている。
【００１１】
また、本発明の一態様の半導体装置の製造方法は、基板上に積層された第１導電型の半導体層を加工して、突起状の第１半導体層を形成する工程と、前記第１半導体層の第１側面および前記第１側面と対向する第２側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成されていない前記第１半導体層の前記第１および第２側面に側壁膜を形成し、前記第１半導体層の一部を残置しつつ前記第１半導体層を前記基板に至るまで除去する工程と、前記残置した前記第１半導体層に前記第１半導体層と異なる第２導電型の第２半導体層を成長して前記側壁膜の間を埋め込むことによりソース領域およびドレイン領域を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、十分なキャリア移動度を有するチャネル部を備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置について、図１乃至図１４を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置の要部を示す斜視図、図３は半導体装置の効果を示す図で、図３（ａ）は本実施例を示す図、図３（ｂ）は従来例を示す図、図４乃至図１４は半導体装置の製造工程を順に示す図である。
【００１５】
図１および図２に示すように、本実施例の半導体装置１０は、支持体１１上に絶縁層１２を形成してなる基板１４と、基板１４における絶縁層１２上に積層した第１導電型の第１半導体層１３を加工することで形成され、基板１４に対して垂直な突起状のチャネル部１５と、チャネル部１５の第１側面および第１側面と対向する第２側面にゲート絶縁膜１６ａ、１６ｂを介し、チャネル部１５を跨ぐように形成されたゲート電極１７とを具備している。
【００１６】
更に、チャネル部１５の第３側面上に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ａ、１８ｂを有するソース領域１９と、第３側面に対向する第４側面上に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ｃ、１８ｄを有するドレイン領域２０とを具備している。
【００１７】
また、ソース領域１９の第２半導体層１８ａ、１８ｂは、ゲート電極１７が形成されていない第１半導体層１３ａの第１および第２側面に沿って形成されている。  
同様に、ドレイン領域２０の第２半導体層１８ｃ、１８ｄは、ゲート電極１７が形成されていない第１半導体層１３ｂの第１および第２側面に沿って形成されている。
【００１８】
チャネル部１５側の第１半導体層１３ａ、１３ｂ上には絶縁膜２１が形成され、ゲート電極１７上には絶縁膜２２が形成されている。
【００１９】
また、第２半導体層１８ａ、１８ｂ、１８ｃ、１８ｄおよびゲート電極１７の側面には側壁膜（図示せず）が形成され、ゲート電極１７が形成されていない第１半導体層１３ａ、１３ｂ上の絶縁膜２１は、この側壁膜で覆われている。
【００２０】
基板１４および基板１４上に積層された第１半導体層１３は、例えばシリコン基板表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたＳＩＭＯＸ（Separation by implantation of Oxygen）構造を有する。
【００２１】
第１半導体層１３は、例えばｎ型のシリコン（Ｓｉ）である。第２半導体層１８ａ、１８ｂ、１８ｃ、１８ｄは、例えばＧｅの濃度が２０ａｔ％程度のｐ型シリコンゲルマニウム（Ｓｉ０．８Ｇｅ０．２、以下ＳｉＧｅという）である。
【００２２】
チャネル部１５、ソース領域１９、ドレイン領域２０は、絶縁層１２上の第１半導体層１３を表面から絶縁層１２に到るまで掘り下げることにより形成されているので、その高さは互いに略等しく、例えばほぼ第１半導体層１３の膜厚である１００乃至２００ｎｍ程度に設定されている。
【００２３】
チャネル部１５の長さ（ゲート長）は、例えば２０〜３０ｎｍ程度であり、その幅（ゲート幅）は、例えば２０〜３０ｎｍ程度である。
【００２４】
ソース領域１９およびドレイン領域２０の長さは、例えば１００ｎｍ程度であり、ゲート電極１７と反対側には外部に電気的接続をとるためのパッド領域（図示せず）が形成されている。
【００２５】
ソース領域１９のＳｉＧｅ層１８ａ、１８ｂおよびドレイン領域２０のＳｉＧｅ層１８ｃ、１８ｄは、格子定数がシリコンより大きいため歪んで内部応力として引張り応力が生じており、伸びようとしてチャネル部１５に圧縮応力を及ぼす。  
チャネル部１５が圧縮応力を受けることにより、キャリア、ここではホールの移動度が向上する。
【００２６】
図３（ａ）に示すように、本実施例ではソース領域１９のＳｉＧｅ層１８ａ、１８ｂはチャネル部１５の第３側面１５ａに、基板１４の絶縁膜１２上から形成されている。  
同様に、ドレイン領域２０のＳｉＧｅ層１８ｃ、１８ｄはチャネル部１５の第４側面１５ｂに、基板１４の絶縁膜１２上から形成されている。
【００２７】
その結果、ＳｉＧｅ層１８ａ、１８ｂ、１８ｃ、１８ｄは、チャネル部１５の下端部から上端部まで均等に圧縮応力２３を及ぼすことが可能である。
【００２８】
一方、図３（ｂ）に示すように、従来例ではＳｉＧｅ層２４ａはチャネル部２５の第３側面２５ａに、リセスエッチングにより残置されたシリコン層２６上から形成されている。同様に、ＳｉＧｅ層２４ｂはチャネル部２５の第４側面２５ｂに、リセスエッチングにより残置されたシリコン層２６上から形成されている。
【００２９】
その結果、シリコン層２６の厚さｔのばらつきにより、ＳｉＧｅ層２４ａ、２４ｂがチャネル部２５に及ぼす圧縮応力２７の大きさが変動する。
【００３０】
更に、ＳｉＧｅ層２４ａ、２４ｂは、チャネル部２５の下部に接していないので、チャネル部２５の下部には圧縮応力２７は及ばない。
【００３１】
従って、本実施例では、ＳｉＧｅ層の膜厚のバラツキにより、歪の発生源であるＳｉＧｅの総量が変化してチャネル部に生じる圧縮応力の大きさが変動し、チャネル部のキャリアの移動度がばらつくという問題は生じない。
【００３２】
これにより、十分なキャリア移動度を有するチャネル部１５を備えた半導体装置１０を得る事が可能である。
【００３３】
ＳｉＧｅ層１８ａ、１８ｂ、１８ｃ、１８ｄの幅は大きいほうが、ＳｉＧｅの総量が増し、チャネル部１５における圧縮応力が大きくなるので、第１半導体層１３ａ、１３ｂの幅は、製造上問題が生じない範囲内で薄いほうがより好ましい。
【００３４】
次に、半導体装置１０の製造方法について、図４乃至図１４を用いて詳しく説明する。始めに、ＳＩＭＯＸ基板を用意し、図４に示すように、基板１４上に積層された半導体層１３上に絶縁膜、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜３１を形成した後、フォトリソグラフィ法により、ｎ型半導体層１３中にｐ型ＦＩＮＦＥＴを形成するためのレジストパターン３２を形成する。
【００３５】
次に、図５に示すように、レジストパターン３２をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜３１をエッチングすることにより、レジストパターン３２が転写されたシリコン窒化膜パターン３３を形成する。
【００３６】
次に、図６に示すように、シリコン窒化膜パターン３３をマスクとして、例えばＲＩＥ法により半導体層１３を絶縁層１２に到るまでエッチングすることにより、矩形状のアクティブ領域３４を形成する。
【００３７】
ここで、アクティブ領域３４の中央部がｐ型ＦＩＮＦＥＴのチャネル部１５になる領域であり、アクティブ領域３４の両側がソース領域１９およびドレイン領域２０になる領域である。また、シリコン窒化膜パターン３３が絶縁膜２１となる。
【００３８】
次に、図７に示すように、アクティブ領域３４の側壁に、例えば熱酸化により厚さ２ｎｍ程度のシリコン酸化膜３５を形成した後、アクティブ領域３４を含む基板１４上に、例えばＣＶＤ法により厚さ１００乃至５００ｎｍ程度のポリシリコン膜３６を形成する。
【００３９】
ここで、アクティブ領域３４の中央部のシリコン酸化膜３５がゲート絶縁膜１６ａ、１６ｂになる領域であり、アクティブ領域３４の中央部のポリシリコン膜３６がゲート電極１７となる領域である。
【００４０】
次に、図８に示すように、ポリシリコン膜３６上に絶縁膜３７、例えばＴＥＯＳ（Tetraethyl Ortho Silicate）膜を形成し、絶縁膜３７上にフォトリソグラフィ法により、レジストパターン３８を形成し、レジストパターン３８をマスクとして絶縁膜３７にパターンを転写する。ここで、パターンが形成された絶縁膜３７が絶縁膜２２となる。
【００４１】
次に、図９に示すように、絶縁膜３７をマスクとしてポリシリコン膜３６を、例えばＲＩＥ法によりエッチングしてゲート電極３９を形成する。
【００４２】
次に、図１０に示すように、ゲート電極３９、アクティブ領域３４を含む基板１４上にシリコン酸化膜４０を形成する。
【００４３】
次に、図１１に示すように、例えばＲＩＥ法によりシリコン酸化膜４０を異方性エッチングすることにより、アクティブ領域３４の両側のゲート電極３９が形成されていない側面に側壁膜４０ａを形成し、ゲート電極３９の側壁に側壁膜４０ｂを形成する。
【００４４】
次に、図１２に示すように、シリコン窒化膜３３を、例えば熱リン酸を用いてウェットエッチングし、アクティブ領域３４の両側の側壁膜４０ａの間の中央部にスリミングされたシリコン窒化膜４１を残置する。
【００４５】
次に、図１３に示すように、例えばＲＩＥ法によりシリコン窒化膜４１をマスクとして、アクティブ領域３４を基板１４の絶縁層１２に至るまで除去し、アクティブ領域３４の側壁膜４０ａの間の中央部を残置する。
【００４６】
これにより、側壁膜４０ａとアクティブ領域３４の残置部４２の間に、空隙４３ａ、４３ｂが形成される。ここで、アクティブ領域３４の残置部４２は第１半導体層１３ａ、１３ｂとなる。
【００４７】
次に、図１４に示すように、シラン（ＳｉＨ４）とゲルマン（ＧｅＨ４）を原料ガスとし、ホウ素（Ｂ）を添加して選択的エピタキシャル法、例えばＭＢＥ（Molecular Beam Epitaxy）法により、残置部４２を成長基板としてＧｅの濃度が２０ａｔ％程度のｐ型ＳｉＧｅ層を成長させる。
【００４８】
これにより、空隙４３ａ、４３ｂが基板１４の絶縁層１２上からＳｉＧｅ層４４ａ、４４ｂで埋め込まれる。ここで、ＳｉＧｅ層４４ａ、４４ｂが、ＳｉＧｅ層１８ａ、１８ｂ、１８ｃ、１８ｄとなる。
【００４９】
これにより、図１に示すチャネル部１５の第３側面に、基板１４の絶縁層１２上から第１半導体層１３ａの第１および第２側面に沿ってＳｉＧｅ層１８ａ、１８ｂを有するソース領域１９が形成される。  
同様に、チャネル部１５の第４側面に、基板１４の絶縁層１２上から第１半導体層１３ｂの第１および第２側面に沿ってＳｉＧｅ層１８ｃ、１８ｄを有するドレイン領域２０が形成される。
【００５０】
以上説明したように、本実施例では、アクティブ領域３４の中央部に残置部４２を形成し、残置部４２を成長基板として、ＳｉＧｅ層４４ａ、４４ｂをエピタキシャル成長させている。
【００５１】
その結果、基板１４の絶縁層１２上から膜厚が互いに略等しく、且つばらつきのないＳｉＧｅ層１８ａ、１８ｂ、１８ｃ、１８ｄが形成できる。
【００５２】
従って、ＳｉＧｅ層１８ａ、１８ｂ、１８ｃ、１８ｄによりチャネル部１５に発生する圧縮応力も略一定となり、且つチャネル部１５の下端部まで歪を付与することができる。
【００５３】
従って、十分なキャリア移動度を有するチャネル部１５を備えた半導体装置１０が得られる。
【００５４】
ここでは、半導体装置１０がｐ型ＦＩＮＦＥＴである場合について説明したが、ｎ型ＦＩＮＦＥＴであっても構わない。  
その場合は、第１半導体層をｐ型シリコンとし、第２半導体層を、例えば炭素（Ｃ）を１ａｔ％程度含み、砒素（Ａｓ）をドープしたｎ型Ｓｉ：Ｃを用いることができる。  
Ｓｉ：Ｃは、例えばシラン（ＳｉＨ４）とメタン（ＣＨ４）を原料ガスとして気相成長法により形成することができる。
【００５５】
Ｓｉ：Ｃは格子定数がシリコンより小さいため歪んで内部応力として圧縮応力が生じており、縮もうとしてチャネル部１５に引張り応力を及ぼす。チャネル部１５が引張り応力を受けることにより、キャリア、ここでは電子の移動度が向上する。
【００５６】
また、ＳｉＧｅ層４４ａ、４４ｂをＭＢＥ法により成長させる場合について説明したが、その他の選択成長方法、例えばＵＨＶＣＶＤ（Ultra High Vacuum Chemical Vapor Deposition）を用いることもできる。
【実施例２】
【００５７】
図１５乃至図１７は本発明の実施例２に係る半導体装置の製造方法の要部を工程順に示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、残置部を第１半導体層の中央下端部としたことにある。
【００５８】
即ち、本実施例の半導体装置の製造方法は、始めに、図４乃至図１１に従ってアクティブ領域３４に側壁膜４０ａを形成する。
【００５９】
次に、図１５に示すように、シリコン窒化膜３３を、例えば熱リン酸でウェットエッチングして除去し、アクティブ領域３４の上面を露出させる。
【００６０】
次に、図１６に示すように、アクティブ領域３４を、例えば塩素、酸素、窒素（Ｃｌ２／Ｏ２／Ｎ２）の混合ガスを用いたＲＩＥ法により、ガス圧力４０ｍＴｏｒｒ程度以上、バイアス電力１５０Ｗ程度以下の条件で、異方性エッチングする。
【００６１】
アクティブ領域３４のエッチング速度は側壁膜４０ａ側が速く、中央部が遅いので、側壁膜４０ａ側の絶縁層１２を先に露出させることができる。  
その時点で、ＲＩＥを終了することにより、中央下端部がエッチングされずに残り、側壁膜４０ａに沿う方向に伸びた残置部５０を得ることができる。
【００６２】
次に、図１７に示すように、残置部５０を成長核としてＧｅの濃度が２０ａｔ％程度のホウ素（Ｂ）添加ｐ型ＳｉＧｅ層５２をエピタキシャル成長させることにより、空隙５１が基板１４の絶縁層１２からＳｉＧｅ層５２で埋め込まれる。
【００６３】
これにより、図１８に示すように、チャネル部１５の第３および第４側面に、基板１４の絶縁層１２上からゲート電極１７を挟むように形成されたｐ型ＳｉＧｅ層５２を有するソース領域１９およびドレイン領域２０を備えた半導体装置５３を得ることが可能である。
【００６４】
以上説明したように、本実施例では、アクティブ領域３４の中央下端部を残置部５０としている。  
その結果、隙間５１の開口面積が大きくなるので、残置部５０を成長核として隙間５１にＳｉＧｅ層５２を埋め込むことが容易になる利点がある。
【実施例３】
【００６５】
図１９および図２０は本発明の実施例３に係る半導体装置の製造方法の要部を工程順に示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、複数の残置部を第１半導体層の底面に離間して形成したことにある。
【００６６】
即ち、本実施例の半導体装置の製造方法は、始めに、図４乃至図１１に従ってアクティブ領域３４に側壁膜４０ａを形成し、図１５に従ってアクティブ領域３４の上面を露出させる。
【００６７】
次に、図１９に示すように、アクティブ領域３４の上端部を、例えばＲＩＥ法により、２／３程度以下の深さまで第１異方性エッチングする。
【００６８】
次に、アクティブ領域３４を、例えば臭化水素、酸素（ＨＢｒ／Ｏ２）の混合ガスを用いたＲＩＥ法により、酸素比率（Ｏ２／（ＨＢｒ＋Ｏ２））が５Ｖｏｌ％程度以上、ガス圧力が２０ｍＴｏｒｒ程度以上、バイアス電力が１００Ｗ程度以下の条件で、絶縁層１２に至るまで第２異方性エッチングする。
【００６９】
第２異方性エッチングにおいては、アクティブ領域３４の底部にエッチングされたシリコンが堆積したシリコン残渣６０が発生する。  
発生したシリコン残渣６０は下地シリコン層のエッチングマスクとなり、最終的にアクティブ領域３４の底面に離散的にシリコンアイランドがエッチングされずに残るので、離間した複数の残置部６１を得ることができる。
【００７０】
次に、図２０に示すように、残置部６１を成長核としてＧｅの濃度が２０ａｔ％程度のホウ素（Ｂ）添加ｐ型ＳｉＧｅ層６３をエピタキシャル成長させることにより、空隙６２が基板１４の絶縁層１２からＳｉＧｅ層６３で埋め込まれる。
【００７１】
以上説明したように、本実施例では、アクティブ領域３４の底面に複数の残置部６１を離間して形成している。  
その結果、隙間６２の開口面積が大きくなるので、残置部６１を成長核として隙間６２にＳｉＧｅ層６３を埋め込むことが容易になる利点がある。
【００７２】
尚、上述した実施例においては、ＳＩＭＯＸ基板を使用して半導体装置を製造する場合について説明したが、本発明はこれに限定されるものではなく、シリコン酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨により薄層化したＳＯＩ（Silicon on Insulator）基板を用いても構わない。
【００７３】
更に、シリコン基板上にシリコン基板と反対導電型の分離層およびシリコン基板と同じ導電型のウェル層が形成された、所謂ｐｎ分離基板を用いても構わない。  
ｐｎ分離基板においてもウェル層の表面から分離層に至るまで掘り下げることにより、ＳＯＩ基板等と同様にＦＩＮＦＥＴを形成することができる。
【００７４】
また、例えば、実施例２、３において、実施例１で説明したように、半導体装置をｎ型ＦＩＮＦＥＴとすることもでき、あるいは第２半導体層をＭＢＥ以外の方法で成長させてもよく、その他本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向から眺めた断面図。
【図２】本発明の実施例１に係る半導体装置を示す斜視図。
【図３】本発明の実施例１に係る半導体装置の効果を示す図で、図３（ａ）は本実施例を示す図、図３（ｂ）は従来例を示す図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す斜視図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す斜視図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例２に係る半導体装置を示す斜視図。
【図１９】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図２０】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００７６】
１０、５３  半導体装置
１１  支持体
１２  絶縁層
１３  第１半導体層
１４  基板
１５、２５  チャネル部
１５ａ、２５ａ  第３側面
１５ｂ、２５ｂ  第４側面
１６ａ、１６ｂ  ゲート絶縁膜
１７、３９  ゲート電極
１８ａ、１８ｂ、１８ｃ、１８ｄ  第２半導体層
１９  ソース領域
２０  ドレイン領域
２１、２２  絶縁膜
２３、２７  圧縮応力
２４ａ、２４ｂ、４４ａ、４４ｂ、５２、６３  ＳｉＧｅ層
２６  シリコン層
３１、４１  シリコン窒化膜
３２、３８  レジストパターン
３３  シリコン窒化膜パターン
３４  アクティブ領域
３５、４０  シリコン酸化膜
３６  ポリシリコン膜
３７  ＴＥＯＳ膜
４０ａ、４０ｂ  側壁膜
４２、５０、６１  残置部
４３ａ、４３ｂ、５１、６２  空隙
６０  シリコン残渣
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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