(57)【要約】【課題】  仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法を提供する。【解決手段】  半導体基板１１に形成されたｐ型ウェル領域１３と、ｐ型ウェル領域１３上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に、ＮｉＳｉ２を主成分とする第１シリサイド膜１８ａと、導電膜１８ｂと、ＮｉＳｉを主成分とする第２シリサイド膜１８ｃとがこの順に形成された第１ゲート電極１８と、第１ソース・ドレイン領域１９、２０とを備えたｎ−ＭＯＳトランジスタ１５と、ｐ型ウェル領域１３と離間して形成されたｎ型ウェル領域１４と、ｎ型ウェル領域１４上に形成された第２ゲート絶縁膜２１と、第２ゲート絶縁膜２１上に形成され、ＮｉＳｉを主成分とする第３シリサイド膜２２ａを有する第２ゲート電極２２と、第２ソース・ドレイン領域２３、２４とを備えたｐ−ＭＯＳトランジスタ１６とを具備する。【選択図】  図１
2007324240.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたｐ型半導体層と、
前記ｐ型半導体層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に、ＮｉＳｉ２を主成分とする第１シリサイド膜と、導電膜と、ＮｉＳｉを主成分とする第２シリサイド膜とがこの順に形成された第１ゲート電極と、
前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板の主面に形成されたｐ型半導体層と、前記ｐ型半導体層上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に、ＮｉＳｉ２を主成分とする第１シリサイド膜と、導電膜と、ＮｉＳｉを主成分とする第２シリサイド膜とがこの順に形成された第１ゲート電極と、前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えたｎチャネル絶縁ゲート電界効果トランジスタと、
前記半導体基板の主面に、前記ｐ型半導体層と離間して形成されたｎ型半導体層と、前記ｎ型半導体層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、ＮｉＳｉを主成分とする第３シリサイド膜を有する第２ゲート電極と、前記ｎ型半導体層に、前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えたｐチャネル絶縁ゲート電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板の主面に、ｐ型半導体層およびｎ型半導体層を離間して形成する工程と、
前記ｐ型半導体層上に第１ゲート絶縁膜を介して第１シリコン膜と、金属膜と、第２シリコン膜をこの順に有する第１ゲート電極を形成し、前記ｎ型半導体層上に第２ゲート絶縁膜を介して第３シリコン膜を有する第２ゲート電極を形成する工程と、
前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟む第１ソース領域および第１ドレイン領域を形成し、前記ｎ型半導体層に、前記第２ゲート電極をゲート長方向に挟む第２ソース領域および第２ドレイン領域を形成する工程と、
前記第２シリコン膜および前記第３シリコン膜上に、ニッケル膜を形成して熱処理を施し、前記第１ゲート電極を、Ｎｉ組成の小さい第１シリサイド膜と、導電膜と、Ｎｉ組成の大きい第２シリサイド膜を有する第１ゲート電極に置換し、前記第２ゲート電極を、Ｎｉ組成の大きい第３シリサイド膜を有する第２ゲート電極に置換する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記金属膜が、チタン、タングステン、ハフニウム、ルテニウムおよびチタン、タングステン、ハフニウム、ルテニウムの少なくともいずれか２の金属の合金のいずれかであり、前記金属膜の膜厚が、３乃至１０ｎｍであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１および第２ゲート絶縁膜が、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、ハフニウムシリコン酸化膜、ハフニウムシリコン酸窒化膜、ハフニウムアルミニウム酸化膜およびハフニウムアルミニウム酸窒化膜のいずれかであることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＣＭＯＳＦＥＴ（Complementally MOSFET）等の半導体素子の高性能化が必要である。
【０００３】
半導体素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００４】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００５】
メタルゲート電極形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイド（Fully Silicide：ＦＵＳＩ）ゲート電極技術がある。
【０００６】
メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。  
これは、ＭＯＳトランジスタの動作閾値電圧はゲート電極／ゲート絶縁膜界面におけるゲート電極の仕事関数（Φｅｆｆ：実効仕事関数）の変化に従って変調されるためである。
【０００７】
例えば、ニッケルシリサイド（ＮｉＳｉｘ）を用いたメタルゲート電極は、組成比ｘが大きいほど仕事関数が低くなり、ｎチャネルＭＯＳトランジスタに適している。  
一方、組成ｘが小さいほど仕事関数が高くなり、ｐチャネルＭＯＳトランジスタに適している。
【０００８】
そのため、ＣＭＯＳトランジスタにおいては、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで組成比ｘの異なるＮｉＳｉｘを作り分けなければならないという問題がある。
【０００９】
また、ＮｉＳｉｘは組成ｘにより導電率が異なるので、使用する組成ｘによりゲート抵抗が高くなるという問題がある。
【００１０】
これに対して、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで、同じ組成のＮｉＳｉｘを用い、ｎチャネルＭＯＳトランジスタのＮｉＳｉｘにｎ型不純物を添加し、ｐチャネルＭＯＳトランジスタのＮｉＳｉｘにｐ型不純物を添加した半導体装置が知られている（例えば特許文献１参照。）。
【００１１】
これにより、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで、仕事関数の異なるニッケルシリサイドゲート電極を作り分けている。
【００１２】
しかしながら、特許文献１に開示された半導体装置は、不純物を高濃度（〜１Ｅ２０ａｔｏｍｓ／ｃｍ２以上）に添加しなければならないという問題がある。  
また、ゲート絶縁膜にシリコン酸化膜より誘電率の高い絶縁膜を用いる場合には、不純物を添加しても仕事関数を調節する効果が得られなくなるという問題がある。
【特許文献１】特開２００５−１２９５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板の主面に形成されたｐ型半導体層と、前記ｐ型半導体層上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に、ＮｉＳｉ２を主成分とする第１シリサイド膜と、導電膜と、ＮｉＳｉを主成分とする第２シリサイド膜とがこの順に形成された第１ゲート電極と、前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを具備することを特徴としている。
【００１５】
本発明の別態様の半導体装置は、半導体基板の主面に形成されたｐ型半導体層と、前記ｐ型半導体層上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に、ＮｉＳｉ２を主成分とする第１シリサイド膜と、導電膜と、ＮｉＳｉを主成分とする第２シリサイド膜とがこの順に形成された第１ゲート電極と、前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟むように形成された第１ソース領域および第１ドレイン領域とを備えたｎチャネル絶縁ゲート電界効果トランジスタと、前記半導体基板の主面に、前記ｐ型半導体層と離間して形成されたｎ型半導体層と、前記ｎ型半導体層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、ＮｉＳｉを主成分とする第３シリサイド膜を有する第２ゲート電極と、前記ｎ型半導体層に、前記第２ゲート電極をゲート長方向に挟むように形成された第２ソース領域および第２ドレイン領域とを備えたｐチャネル絶縁ゲート電界効果トランジスタとを具備することを特徴としている。
【００１６】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面に、ｐ型半導体層およびｎ型半導体層を離間して形成する工程と、前記ｐ型半導体層上に第１ゲート絶縁膜を介して第１シリコン膜と、金属膜と、第２シリコン膜をこの順に有する第１ゲート電極を形成し、前記ｎ型半導体層上に第２ゲート絶縁膜を介して第３シリコン膜を有する第２ゲート電極を形成する工程と、前記ｐ型半導体層に、前記第１ゲート電極をゲート長方向に挟む第１ソース領域および第１ドレイン領域を形成し、前記ｎ型半導体層に、前記第２ゲート電極をゲート長方向に挟む第２ソース領域および第２ドレイン領域を形成する工程と、前記第２シリコン膜および前記第３シリコン膜上に、ニッケル膜を形成して熱処理を施し、前記第１ゲート電極を、Ｎｉ組成の小さい第１シリサイド膜と、導電膜と、Ｎｉ組成の大きい第２シリサイド膜を有する第１ゲート電極に置換し、前記第２ゲート電極を、Ｎｉ組成の大きい第３シリサイド膜を有する第２ゲート電極に置換する工程と、を具備することを特徴としている。
【発明の効果】
【００１７】
本発明によれば、仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１９】
図１は本発明の実施例１に係る半導体装置を示す断面図、図２乃至図１３は半導体装置の製造工程を順に示す断面図である。  
本実施例は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有するＣＭＯＳトランジスタの場合の例である。
【００２０】
図１に示すように、本実施例の半導体装置１０は、半導体基板、例えばｐ型シリコン基板１１にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離されたｐ型ウェル領域（ｐ型半導体層）１３およびｎ型ウェル領域（ｎ型半導体層）１４と、ｐ型ウェル領域１３に形成されたｎ−ＭＯＳトランジスタ１５と、ｎ型ウェル領域１４に形成されたｐ−ＭＯＳトランジスタ１６とを具備している。
【００２１】
ｎ−ＭＯＳトランジスタ１５は、第１ゲート絶縁膜１７、例えばシリコン酸化膜と、第１ゲート絶縁膜１７上に、例えば膜厚が５ｎｍのＮｉＳｉ２を主成分とする第１シリサイド膜１８ａと、例えば膜厚が５ｎｍのチタンシリサイド（ＴｉＳｉ２）またはチタンシリサイドとチタン（Ｔｉ）とが混在した導電膜１８ｂと、例えば膜厚が７０ｎｍのＮｉＳｉを主成分とする第２シリサイド膜１８ｃとがこの順に形成された第１ゲート電極１８と、ｐ型ウェル領域１３に、第１ゲート電極１８をゲート長方向に挟むように形成された第１ソース領域１９と、第１ドレイン領域２０とを具備している。
【００２２】
ｐ−ＭＯＳトランジスタ１６は、第１ゲート絶縁膜１７と等しい第２ゲート絶縁膜２１と、第２ゲート絶縁膜２１上に、例えば膜厚が７５ｎｍのＮｉＳｉを主成分とする第３シリサイド膜２２ａを有する第２ゲート電極２２と、ｎ型ウェル領域１４に、第２ゲート電極２２をゲート長方向に挟むように形成された第２ソース領域２３と、第２ドレイン領域２４とを具備している。
【００２３】
第１ゲート電極１８および第２ゲート電極２２の両側面は、側壁膜２５、例えばシリコン酸化膜でそれぞれ被覆されている。  
第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４上には、配線（図示せず）とコンタクトをとるためのシリサイド膜２６、例えばニッケルシリサイドがそれぞれ形成されている。  
ｎ−ＭＯＳトランジスタ１５およびｐ−ＭＯＳトランジスタ１６は全体が保護膜２７で被覆されている。
【００２４】
第１ゲート電極１８の第１シリサイド膜１８ａは、仕事関数が小さいＮｉＳｉ２を主成分とし、その仕事関数は４．５ｅＶ程度である。従って、ｎ−ＭＯＳトランジスタ１５において、基板不純物濃度を調整することで、従来のポリシリコンゲート電極を有するｎ−ＭＯＳトランジスタと同程度の動作閾値電圧を得ることができる。
【００２５】
第２ゲート電極２２の第３シリサイド膜２２ａは、仕事関数が大きいＮｉＳｉを主成分とし、その仕事関数は４．６ｅＶ程度である。従って、ｐ−ＭＯＳトランジスタ１６において、基板不純物としてホウ素（Ｂ）やフッ素（Ｆ）を導入することで、従来のポリシリコンゲート電極を有するｐ-ＭＯＳトランジスタと同程度の動作閾値電圧を得ることができる。
【００２６】
第１シリサイド膜１８ａのＮｉＳｉ２の抵抗率は４５μΩ・ｃｍ程度であり、第２シリサイド膜１８ｃのＮｉＳｉの抵抗率の２０μΩ・ｃｍ程度に比べて、２倍以上高い。
【００２７】
仮に、第１ゲート電極１８全体がＮｉＳｉ２の場合には、ゲート抵抗が第２ゲート電極２２のゲート抵抗よりも２倍以上高くなり、半導体装置１０の動作に支障をきたすことになる。
【００２８】
従って、第１ゲート電極１８と第２ゲート電極２２のゲート抵抗値を揃えるために、第１ゲート電極１８の高さを第２ゲート電極２２よりも高くする必要が生じる。
【００２９】
これに対し本実施例においては、第１ゲート電極１８は、膜厚が５ｎｍと薄い第１シリサイド膜１８ａ上に、膜厚が５ｎｍの導電膜１８ｂを介して膜厚７０ｎｍと厚い第２シリサイド膜１８ｃが積層されているので、第１ゲート電極１８のゲート抵抗は、第２ゲート電極２２のゲート抵抗よりも若干高い（〜５％）程度に抑えることができる。  
従って、第１ゲート電極１８の高さと第２ゲート電極２２の高さを略等しく揃えることが可能である。
【００３０】
次に、半導体装置１０の製造方法について図２乃至図１３を用いて詳しく説明する。  
始めに、図２に示すように、ｐ型シリコン基板１１にトレンチを形成し、トレンチ内部に絶縁物を埋め込んで形成したＳＴＩ１２により電気的に分離されたｐ型ウェル領域１３およびｎ型ウェル領域１４を形成する。
【００３１】
次に、ｐ型シリコン基板１１上に、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜４０と、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ５ｎｍ程度のシリコン膜４１を形成する。  
シリコン酸化膜４０が第１ゲート絶縁膜１７および第２ゲート絶縁膜２１となり、シリコン膜４１が第１シリサイド膜１８ａおよび第３シリサイド膜２２ａの下部となる。
【００３２】
次に、図３に示すように、シリコン膜４１上に、例えばスパッタリング法により金属膜として厚さ５ｎｍ程度のチタン膜４２を形成する。  
次に、フォトリソグラフィ法によりｐ型ウェル領域１３上にレジスト膜４３を形成し、レジスト膜４３をマスクとしてｎ型ウェル領域１４上のチタン膜４２を、例えば過酸化水素水を用いてエッチングする。ｐ型ウェル領域１３上に残置されたチタン膜４２が導電膜１８ｂとなる。
【００３３】
次に、レジスト膜４３を除去した後、図４に示すように、ｐ型シリコン基板１１上に、例えばＣＶＤ法により厚さ７０ｎｍ程度のシリコン膜４４を形成し、シリコン膜４４上に、例えばプラズマＣＶＤ法により厚さ２００ｎｍ程度のシリコン窒化膜４５を形成する。シリコン膜４４が、第２シリサイド膜１８ｃおよび第３シリサイド膜２２ａの上部となる。
【００３４】
次に、図５に示すように、フォトリソグラフィ法によりシリコン窒化膜４５をゲート電極パターンに加工し、ゲート電極パターンを有するシリコン窒化膜４５ａ、４５ｂをマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン膜４４、チタン膜４２、シリコン膜４１およびシリコン酸化膜４０をエッチングし、ｐ型シリコン基板１１の表面を露出させる。
【００３５】
これにより、第１ゲート絶縁膜１７上に第１ゲート電極４６が形成され、第２ゲート絶縁膜２１上に第２ゲート電極４７が形成される。
【００３６】
次に、図６に示すように、ｎ型ウェル領域１４をレジスト膜５０でマスクし、ｐ型ウェル領域１３に、例えばイオン注入法により燐（Ｐ）を注入し、浅いｎ型低不純物濃度層５１ａ、５１ｂを形成する。
【００３７】
次に、レジスト膜５０を除去した後、図７に示すように、ｐ型ウェル領域１３をレジスト膜５２でマスクし、ｎ型ウェル領域１４に、例えばイオン注入法によりホウ素（Ｂ）を注入し、浅いｐ型低不純物濃度層５３ａ、５３ｂを形成する。
【００３８】
次に、レジスト膜５２を除去した後、図８に示すように、第１ゲート電極４６および第２ゲート電極４７の両側面にそれぞれ側壁膜２５、例えばシリコン酸化膜とシリコン窒化膜の積層膜を形成する。
【００３９】
次に、図９に示すように、ｎ型ウェル領域１４をレジスト膜５４でマスクし、ｐ型ウェル領域１３に、例えばイオン注入法により砒素（Ａｓ）を注入し、ｎ型低不純物濃度層５１ａ、５１ｂより深いｎ型高不純物濃度層５５ａ、５５ｂを形成する。
【００４０】
次に、レジスト膜５４を除去した後、図１０に示すように、ｐ型ウェル領域１３をレジスト膜５６でマスクし、ｎ型ウェル領域１４に、例えばイオン注入法によりホウ素（Ｂ）を注入し、ｐ型低不純物濃度層５３ａ、５３ｂより深いｐ型高不純物濃度層５７ａ、５７ｂを形成する。
【００４１】
次に、レジスト膜５６を除去した後、図１１に示すように、熱処理により、低不純物濃度層５１ａ、５１ｂ、５３ａ、５３ｂおよび高不純物濃度層５５ａ、５５ｂ、５７ａ、５７ｂを電気的に活性化し、ＬＤＤ（Lightly Doped Drain）構造の第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４を形成する。
【００４２】
次に、第１ソース領域１９、第１ドレイン領域２０、第２ソース領域２３および第２ドレイン領域２４に、例えばスパッタリング法によりニッケル（Ｎｉ）膜を形成し、熱処理を施して、ＮｉＳｉのシリサイド膜２６を形成する。
【００４３】
次に、図１２に示すように、第１ゲート電極４６、第２ゲート電極４７を含むｐ型シリコン基板１１の全面に絶縁膜、例えばＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜６０を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により第１ゲート電極４６、第２ゲート電極４７の表面が露出するまでＴＥＯＳ膜６０を研磨する。残置されたＴＥＯＳ膜６０が保護膜２７となる。
【００４４】
次に、図１３に示すように、第１ゲート電極４６、第２ゲート電極４７を含む保護膜２７上に、例えばスパッタリング法により厚さ３０ｎｍ程度のニッケル（Ｎｉ）膜６１を形成する。  
次に、ニッケル膜６１の酸化を防止するために不活性ガス雰囲気中で、例えば４５０℃のＲＴＡ（Rapid Thermal Annealing）法により、ニッケル（Ｎｉ）をシリコン膜４４中に拡散させる。
【００４５】
これにより、第１ゲート電極４６のシリコン膜４４中に拡散したニッケル（Ｎｉ）はシリコンと固相反応して、ＮｉＳｉを主成分とする第２シリサイド膜１８ｃが形成される。
【００４６】
同様に、第２ゲート電極４７のシリコン膜４４中に拡散したニッケル（Ｎｉ）はシリコンと固相反応してＮｉＳｉを主成分とする第３シリサイド膜２２ａが形成される。
【００４７】
一方、第１ゲート電極４６のシリコン膜４４を拡散してチタン（Ｔｉ）膜４２に達したニッケル（Ｎｉ）は、多くはチタン（Ｔｉ）膜４２に遮られ、一部のＮｉしかチタン（Ｔｉ）膜４２を透過して、シリコン膜４１中に拡散することができない。
【００４８】
その結果、シリコン膜４１中に拡散したニッケル（Ｎｉ）とシリコンの固相反応は、Ｎｉの供給律速になり、十分なＮｉがシリコン膜４１中に供給されないので、ＮｉＳｉ２を主成分とする第１シリサイド膜１８ａが形成される。
【００４９】
同一条件でテストサンプルを作成し、Ｘ線回折法により回折プロファイルを調べたところ、第１シリサイド膜１８ａはＮｉＳｉ２の回折角度（２θ〜４７°）に主回折ピークが見られ、第２および第３シリサイド膜１８ｃ、２２ａはＮｉＳｉの回折角度に主回折ピークが見られることが確認された。
【００５０】
更に、ＲＴＡ法による熱処理温度が３５０℃程度の低温でも、ＮｉＳｉ２が形成されていることが確認された。
【００５１】
また、その他の回折ピークの分析から、チタンシリサイドの形成温度はニッケルシリサイドの形成温度より高いが、チタン膜４２とシリコン膜４１、４４との反応が生じ、チタンシリサイド（ＴｉＳｉ２）も形成されていた。
【００５２】
次に、ｐ型シリコン基板１１の表面に残留している未反応のニッケル層６１を、例えばＣＭＰ法により除去し、図示しない層間絶縁膜、配線、コンタクト等を形成することにより、図１に示す半導体装置が得られる。
【００５３】
図１４は、チタン膜４２の膜厚と第１シリサイド膜１８ａとの関係を示す模式図である。図１４に示すように、チタン膜４２が薄い場合には、ほとんどのニッケルがチタン膜４２を通過して、シリコン膜４１中にニッケルが過剰に供給される。その結果、ＮｉＳｉｘの組成ｘが小さく（Ｎｉ組成が大きく）なり、Ｎｉリッチ側のシリサイド膜になる。
【００５４】
一方、チタン膜４２が厚い場合には、ほとんどのニッケルがチタン膜４２を通過できないので、ニッケルの供給律速になり、シリコン膜４１中にニッケルが過剰に供給されない。その結果、ＮｉＳｉｘの組成ｘが大きく（Ｎｉ組成が小さく）なり、Ｓｉリッチ側のシリサイド膜になる。
【００５５】
実験によれば、ＲＴＡ法による熱処理温度が４５０℃のとき、ニッケル膜６１の膜厚がシリコン膜４１、４４の膜厚の和の１．７倍以上、チタン膜４２の膜厚が３〜１０ｎｍ程度であれば、ＮｉＳｉ２を主成分とする第１シリサイド膜１８ａが第１ゲート絶縁膜１７の直上に至るまで形成された。
【００５６】
従って、チタン膜４２の膜厚は、第１ゲート電極１８のゲート抵抗に関しては薄いほうが好ましいので、５ｎｍ程度が適当である。
【００５７】
これにより、ｎ−ＭＯＳトランジスタ１５とｐ―ＭＯＳトランジスタ１６で、仕事関数が異なり、且つゲート抵抗の略等しいシリサイドゲート電極を同一のプロセスで、容易に形成することが可能である。
【００５８】
以上説明したように、本実施例の半導体装置１０のｎ―ＭＯＳトランジスタ１５は、第１ゲート絶縁膜１７上に仕事関数の低いＮｉＳｉ２を主成分とする第１シリサイド膜１８ａを有し、導電膜１８ｂを介して第１シリサイド膜１８ａの上に抵抗の低いＮｉＳｉを主成分とする第２シリサイド膜１８ｃを有する第１ゲート電極１８を備えている。
【００５９】
その結果、ｎ−ＭＯＳトランジスタ１５とｐ―ＭＯＳトランジスタ１６とで、最適な動作閾値電圧が得られるとともに、ゲート抵抗の略等しいシリサイドゲート電極を有するＣＭＯＳトランジスタが得られる。
【００６０】
即ち、仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法が実現できる。
【００６１】
ここでは、ＲＴＡ法による熱処理温度が、４５０℃の場合について説明したが、更に低い温度、例えば３５０℃程度でもＮｉＳｉ２が形成可能であり、熱処理温度を低くしても構わない。熱処理温度が低い方が、シリサイド膜２６の凝集が抑制される利点がある。
【００６２】
第２シリサイド膜１８ｃおよび第３シリサイド膜２２ａがＮｉＳｉの場合について説明したが、Ｎｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２、またはＮｉ２Ｓｉを用いることもできる。  
Ｎｉ組成が大きいほど、仕事関数が高くなるので、ｐ―ＭＯＳトランジスタのゲート電極として適する利点がある。
【００６３】
金属膜がチタン（Ｔｉ）である場合について説明したが、タングステン（Ｗ）、ハフニウム（Ｈｆ）およびルテニウム（Ｒｕ）などの金属を３乃至１０ｎｍの膜厚で形成しても良い。更に、Ｔｉ、Ｗ、ＨｆおよびＲｕの少なくとも２の金属の合金を用いることもできる。
【００６４】
第１および第２ゲート絶縁膜１７、２１がシリコン酸化膜である場合について説明したが、第１および第２ゲート電極１８、２２に不純物をドープする必要がないので、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）またはハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）をゲート絶縁膜としても良い。
【００６５】
例えば、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、ｐ型シリコン基板１１上に、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ４）を形成した後、アンモンア（ＮＨ３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
【００６６】
第１および第２ゲート絶縁膜１７、２１を高誘電率膜とすることにより、ゲート絶縁膜の膜厚を厚くしてゲートリーク電流を抑制することができる利点がある。  
特に、ハフニウム系の絶縁膜上のＮｉＳｉ２は、シリコン酸化膜上より仕事関数が小さくなるので、ｎ―ＭＯＳトランジスタ１５の動作閾値電圧をより下げることができる利点がある。
【００６７】
また、半導体基板がｐ型シリコン基板１１である場合について説明したが、シリコンゲルマ（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、ＳＯＩ（Silicon On Insulator）基板、その他の化合物半導体基板などを用いることもできる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例に係るチタン膜の膜厚とシリサイド膜との関係を示す模式図。
【符号の説明】
【００６９】
１０  半導体装置
１１  ｐ型シリコン基板
１２  ＳＴＩ
１３  ｐ型ウェル領域
１４  ｎ型ウェル領域
１５  ｎ―ＭＯＳトランジスタ
１６  ｐ―ＭＯＳトランジスタ
１７  第１ゲート絶縁膜
１８ａ  第１シリサイド膜
１８ｂ  導電膜
１８ｃ  第２シリサイド膜
１８、４６  第１ゲート電極
１９  第１ソース領域
２０  第１ドレイン領域
２１  第２ゲート絶縁膜
２２ａ  第３シリサイド膜
２２、４７  第２ゲート電極
２３  第２ソース領域
２４  第２ドレイン領域
２５  側壁膜
２６  シリサイド膜
２７  保護膜
４０  シリコン酸化膜
４１、４４  シリコン膜
４２  チタン膜
４３、５０、５２、５４、５６  レジスト膜
４５、４５ａ、４５ｂ  シリコン窒化膜
５１ａ、５１ｂ  ｎ型低不純物濃度層
５３ａ、５３ｂ  ｐ型低不純物濃度層
５５ａ、５５ｂ  ｎ型高不純物濃度層
５７ａ、５７ｂ  ｐ型高不純物濃度層
６０  ＴＥＯＳ膜
６１  ニッケル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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