(57)【要約】【課題】結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化を可能とした半導体装置の製造方法を提供する。【解決手段】バルクの基板上に第１半導体層（ＳｉＧｅ）１１、第２半導体層（Ｓｉ）１２をエピ成長させ、そこに第１半導体層１１の底面以上の深さの溝を形成する。この溝を埋め込むようにして、支持体４１を成膜した後、当該支持体４１を素子領域の形にドライエッチし、連続して第２半導体層１２／第１半導体層１１をドライエッチする。そして、この状態で第１半導体層１１をフッ硝酸で選択的にエッチングすると、支持体４１に第２半導体層１２がぶらさがった形で第２半導体層１２下に空洞部が形成される。その後、例えば熱酸化により空洞部をＳｉＯ2膜で埋めることでＳＯＩ構造を形成する。本発明では、この支持体４１に圧縮応力の膜を使用する。【選択図】図２０
2007324292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には、前記第１半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にシリコンゲルマニウム（ＳｉＧｅ）層とシリコン（Ｓｉ）層とを順次積層する工程と、
前記Ｓｉ層及び前記ＳｉＧｅ層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記Ｓｉ層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該Ｓｉ層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記Ｓｉ層及び前記ＳｉＧｅ層を順次、選択的にエッチングして、前記Ｓｉ層下から前記ＳｉＧｅ層を露出させる第２溝を形成する工程と、
前記Ｓｉ層よりも前記ＳｉＧｅ層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記ＳｉＧｅ層をエッチングすることによって、前記半導体基板と前記Ｓｉ層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層と、第２半導体層と、第３半導体層及び第４半導体層を順次積層する工程と、
前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層及び前記第４半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第４半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、
前記支持体には、前記第３半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に第１シリコンゲルマニウム（ＳｉＧｅ）層と、第１シリコン（Ｓｉ）層と、第２ＳｉＧｅ層及び第２Ｓｉ層を順次積層する工程と、
前記第２Ｓｉ層と、前記第２ＳｉＧｅ層と、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１Ｓｉ層及び前記第２Ｓｉ層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第２Ｓｉ層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第２Ｓｉ層、前記第２ＳｉＧｅ層、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を順次、選択的にエッチングして、前記第２Ｓｉ層下から前記第２ＳｉＧｅ層を露出させると共に、前記第１Ｓｉ層下から前記第１ＳｉＧｅ層を露出させる第２溝を形成する工程と、
前記第１Ｓｉ層及び前記第２Ｓｉ層よりも前記第１ＳｉＧｅ層及び前記第２ＳｉＧｅ層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層とをエッチングすることによって、前記半導体基板と前記第１Ｓｉ層との間に第１空洞部を形成すると共に、前記第１Ｓｉ層と前記第２Ｓｉ層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項５】
前記支持体を形成する工程では、
前記第２ＳｉＧｅ層の応力と前記第１ＳｉＧｅ層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に第１半導体層と、第２半導体層と、第３半導体層及び第４半導体層を順次積層する工程と、
前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層及び前記第４半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第４半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、
前記支持体には、応力が０（ゼロ）の膜を使用することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化を可能とした技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にＳＯＩ構造を形成する方法としては、例えば、基板上にＳｉＧｅ層、Ｓｉ層をエピ成長させ、そこにＳｉＧｅ層の底面以上の深さの溝（支持体用）を形成する。この溝を埋め込むようにして、支持体としてＣＶＤ酸化膜を成膜した後、当該支持体を素子領域の形にドライエッチし、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この状態でＳｉＧｅ層をフッ硝酸で選択的にエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をＳｉＯ2膜で埋めることでＳＯＩ構造となる。このような方法はＳＢＳＩ法と呼ばれており、例えば特許文献１、非特許文献１にそれぞれ開示されている。
【特許文献１】特開２００５−３５４０２４号公報
【特許文献２】特開２００４−１１９９３８号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のＳＢＳＩ法では、ＳｉＧｅ層のエッチング時に、ＳｉＧｅ層だけでなくＳｉ層や支持体もエッチングされる。そのため、大面積のＳＯＩ構造を形成するためには、ＳｉＧｅ層のエッチングレートをできるだけ高くする必要がある。ＳｉＧｅ層のエッチングレートを高めるためには、ＳｉＧｅ層中のＧｅ濃度が高くする方法がある。
しかしながら、ＳｉＧｅ層のＧｅ濃度を高濃度化すると当該ＳｉＧｅ層の結晶格子が大きくなり、その結果、ＳｉＧｅ層とＳｉ層との間で結晶格子の大きさの差が顕著となる。
つまり、ＳｉＧｅ層のＧｅ濃度を高濃度化するほど、ＳｉＧｅ層／Ｓｉ層界面で結晶格子のギャップが大きくなり、ＳｉＧｅ層は圧縮応力がかかった状態で成膜される。そして、このような圧縮応力が増大するとＳｉＧｅ層に結晶欠陥が発生しやすくなる、という傾向があった。上記のＳＢＳＩ法では、結晶欠陥の発生を抑えるために、ＳｉＧｅ層中のＧｅ濃度を低めに抑えざるを得ず、ＳｉＧｅ層のエッチングレートをさらに高めることはできていなかった（問題点１）。
【０００４】
また、図２２（ａ）〜（ｃ）に示すように、ＳＢＳＩ法では、基板２０１上にＳｉＧｅ層２１１、２１３とＳｉ層２１２、２１４とを交互に複数層に亘ってエピ成長することによって、多層のＳＯＩ構造を形成することが可能である。しかしながら、ＳｉＧｅ層２１１、２１３のエッチングレートは、支持体２４１からの力学的ストレスの影響によって上下で異なっていた。多くの場合、上層のＳｉＧｅ層２１３は下層のＳｉＧｅ層２１１よりもエッチングレートが低くなる傾向があり、ＳｉＧｅ層２１１、２１３のエッチング後にＳｉ層２１２はどちらか一方の空洞部側につぶれやすい、という問題があった（問題点２）。
【０００５】
そこで、この発明はこのような問題点１、２に鑑みてなされたものであって、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化を可能とした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には、前記第１半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【０００７】
このような構成であれば、第２半導体層側から第１半導体層が受ける外力の方向と、第１半導体層の内部ではたらく応力（即ち、第１半導体層の応力）の方向とが一致するので、第１半導体層の応力を低減することが可能である。例えば、第１半導体層がシリコンゲルマニウム（ＳｉＧｅ）の場合には、支持体に圧縮応力の膜を使用することで第１半導体層の圧縮応力を低減することができる。また、本発明者が行った実験結果から、ＳｉＧｅの圧縮応力を低減すると、ＳｉＧｅのエッチングレートが高くなることが確認された。従って、第１半導体層のＧｅ濃度を高濃度化することなく、第１半導体層のエッチングレートを高めることができる。これにより、従来の技術と比べて、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
【０００８】
〔発明２〕  発明２の半導体装置の製造方法は、半導体基板上にシリコンゲルマニウム（ＳｉＧｅ）層とシリコン（Ｓｉ）層とを順次積層する工程と、前記Ｓｉ層及び前記ＳｉＧｅ層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記Ｓｉ層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該Ｓｉ層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記Ｓｉ層及び前記ＳｉＧｅ層を順次、選択的にエッチングして、前記Ｓｉ層下から前記ＳｉＧｅ層を露出させる第２溝を形成する工程と、前記Ｓｉ層よりも前記ＳｉＧｅ層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記ＳｉＧｅ層をエッチングすることによって、前記半導体基板と前記Ｓｉ層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
ここで、ＳｉＧｅ層の内部ではたらく応力（即ち、ＳｉＧｅ層の応力）は、圧縮応力である。
【０００９】
発明２の半導体装置の製造方法によれば、Ｓｉ層側からＳｉＧｅ層が受ける外力の方向と、ＳｉＧｅ層の内部ではたらく応力（圧縮応力）の方向とが一致するので、ＳｉＧｅ層の圧縮応力を低減することが可能である。従って、ＳｉＧｅ層のＧｅ濃度を高濃度化することなく、ＳｉＧｅ層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
【００１０】
〔発明３〕  発明３の半導体装置の製造方法は、半導体基板上に第１半導体層と、第２半導体層と、第３半導体層及び第４半導体層を順次積層する工程と、前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層及び前記第４半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第４半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、前記支持体には、前記第３半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【００１１】
このような構成であれば、第４半導体層側から第３半導体層が受ける外力の方向と、第３半導体層の内部ではたらく応力（即ち、第３半導体層の応力）の方向とが一致するので、第３半導体層の応力を低減することが可能である。例えば、第１半導体層と第３半導体層とが共にＳｉＧｅの場合には、支持体に圧縮応力の膜を使用することで、第３半導体層の圧縮応力を低減することができる。従って、第３半導体層のＧｅ濃度を高濃度化することなく、第３半導体層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
また、第３半導体層のエッチングレートを第１半導体層のエッチングレートに近づけることが可能となるので、第１、第３半導体層のエッチング後に第２半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【００１２】
〔発明４〕  発明４の半導体装置の製造方法は、半導体基板上に第１シリコンゲルマニウム（ＳｉＧｅ）層と、第１シリコン（Ｓｉ）層と、第２ＳｉＧｅ層及び第２Ｓｉ層を順次積層する工程と、前記第２Ｓｉ層と、前記第２ＳｉＧｅ層と、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１Ｓｉ層及び前記第２Ｓｉ層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第２Ｓｉ層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第２Ｓｉ層、前記第２ＳｉＧｅ層、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を順次、選択的にエッチングして、前記第２Ｓｉ層下から前記第２ＳｉＧｅ層を露出させると共に、前記第１Ｓｉ層下から前記第１ＳｉＧｅ層を露出させる第２溝を形成する工程と、前記第１Ｓｉ層及び前記第２Ｓｉ層よりも前記第１ＳｉＧｅ層及び前記第２ＳｉＧｅ層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層とをエッチングすることによって、前記半導体基板と前記第１Ｓｉ層との間に第１空洞部を形成すると共に、前記第１Ｓｉ層と前記第２Ｓｉ層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
【００１３】
このような構成であれば、第２Ｓｉ層側から第２ＳｉＧｅ層が受ける外力の方向と、第２ＳｉＧｅ層の内部ではたらく応力（圧縮応力）の方向とが一致するので、第２ＳｉＧｅ層の圧縮応力を低減することができる。従って、第２ＳｉＧｅ層のＧｅ濃度を高濃度化することなく、第２ＳｉＧｅ層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
また、第２ＳｉＧｅ層のエッチングレートを第１ＳｉＧｅ層のエッチングレートに近づけることが可能となるので、第１、第２ＳｉＧｅ層のエッチング後に第１Ｓｉ層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【００１４】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記支持体を形成する工程では、前記第２ＳｉＧｅ層の応力と前記第１ＳｉＧｅ層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とするものである。
このような構成であれば、第２ＳｉＧｅ層と第１ＳｉＧｅ層との間でＧｅ濃度に差をつけなくても、第２ＳｉＧｅ層と第１ＳｉＧｅ層のそれぞれのエッチングレートを同じ値に近づけることが可能となる。
【００１５】
〔発明６〕  発明６の半導体装置の製造方法は、半導体基板上に第１半導体層と、第２半導体層と、第３半導体層及び第４半導体層を順次積層する工程と、前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層及び前記第４半導体層を前記半導体基板上で支持する支持体を、前記第１溝が埋め込まれ且つ当該第４半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含み、前記支持体には、応力が０（ゼロ）の膜を使用することを特徴とするものである。
【００１６】
このような構成であれば、支持体に引っ張り応力の膜を使用する場合と比べて、第４半導体層に加わる外力を小さくすることができ、第３半導体層の応力を増加させないようにすることができる。例えば、第１半導体層と第３半導体層とが共にＳｉＧｅの場合には、支持体に引っ張り応力の膜を使用する場合と比べて、第３半導体層と第１半導体層との間で圧縮応力の差を小さくすることができ、第３半導体層のエッチングレートを第１半導体層のエッチングレートに近づけることができる。このため、ＳｉＧｅのエッチング後に第２半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜図９（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）をＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断したときの断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）をＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断したときの断面図である。
【００１８】
図１（ａ）〜（ｃ）に示すように、まず始めに、単結晶の半導体基板１上に、単結晶の第１半導体層１１と、単結晶の第２半導体層１２とを順次積層する。これら第１半導体層１１及び第２半導体層１２は、例えばエピタキシャル成長法で形成する。第１半導体層１１は、半導体基板１及び第２半導体層１２よりもエッチングレート（即ち、エッチング速度）が大きな材質を用いる。ここで、エッチングレートとは、図６（ａ）〜（ｃ）に示す空洞部３７を形成する際の単位時間当たりのエッチング量のことである。
【００１９】
図１（ａ）〜（ｃ）において、半導体基板１、第１半導体層１１及び第２半導体層１２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板１の材質はＳｉであり、第１半導体層１１の材質はＳｉＧｅであり、第２半導体層１２の材質はＳｉである。第１半導体層１１及び第２半導体層１２の膜厚は、例えば１〜２００ｎｍ程度とする。
【００２０】
次に、図１（ａ）〜（ｃ）に示すように、第２半導体層１２の熱酸化により、第２半導体層１２の表面に下地酸化膜２１を形成する。ここでは、ＳｉＧｅ中のＧｅが拡散しない温度で第２半導体層１２の熱酸化を行う。また、下地酸化膜２１の形成方法は熱酸化に限られることはない。例えば、下地酸化膜２１として、ＳｉＯ２膜を４００℃程度でＣＶＤ成膜しても良い。４００℃程度のＣＶＤであれば、Ｇｅはほとんど拡散しない。
そして、ＣＶＤなどの方法により、下地酸化膜２１上の全面に酸化防止膜２３を形成する。酸化防止膜２３は、例えばシリコン窒化膜である。酸化防止膜２３がシリコン窒化膜である場合には、第２半導体層１２の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００２１】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半導体層１１をパターニングすることにより、半導体基板１の表面を露出させる溝３１を形成する。なお、溝３１を形成するエッチング工程では、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝３１の配置位置は第２半導体層１２における素子分離領域の一部に対応させる。
【００２２】
次に、図３（ａ）〜（ｃ）に示すように、溝３１を介して第１半導体層１１をエッチングすることによって、溝３１の内壁に凹部３３を形成する。なお、半導体基板１及び第２半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合、第１半導体層１１のエッチング液として、例えばフッ硝酸（フッ酸、硝酸、水の混合液）を用いる。これにより、半導体基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層１１を削ることが可能となる。
【００２３】
次に、図４（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝３１内に埋め込まれた支持体４１を成膜する。ここで、支持体４１は、溝３１内における第１半導体層１１及び第２半導体層１２の側壁にも成膜され、溝３１の内壁に面した凹部３３は埋め込まれる。つまり、第２半導体層１２は、支持体４１によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体４１は、第１半導体層１１が除去された時に第２半導体層１２を半導体基板１上で支持することができる。
【００２４】
なお、基板全体を覆うように形成された支持体４１は、第２半導体層１２の撓み等を抑制して、平坦性を保ったまま第２半導体層１２を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。支持体４１の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本発明の第１実施形態では、支持体４１として、第１半導体層１１と同一方向に応力がはたらく膜を使用する。即ち、第１半導体層がＳｉＧｅで構成されている場合、ＳｉＧｅには外側へ広がろうとする応力（即ち、圧縮応力）がはたらくので、これに対応して支持体４１に圧縮応力の膜を使用する。ここで、応力とは、固体物質に外力を加えたときに当該外力に抗して固体物質中の単位面積に作用する力である。
【００２５】
図１９（ａ）及び（ｂ）に示すように、応力には、力のベクトルが固体物質の内側へ向いている引張り応力と、力のベクトルが固体物質の外側へ向いている圧縮応力とがある。固体物質の内部で圧縮応力がはたらく膜（即ち、圧縮応力の膜）の形成方法としては、例えば特許文献２（特開２００４−１１９９３８号公報）に開示されているような方法がある。本発明では、このような従来技術を用いて圧縮応力の膜を形成することが可能である。
【００２６】
即ち、支持体４１として、圧縮応力のシリコン酸化膜を形成する場合には、カソードカップリング型プラズマＣＶＤ装置の下部電極上にシリコン基板を載置し、ＲＦ電圧を印加しながら、処理室に第１反応ガス及び第２反応ガスを導入する。このうち第１反応ガスは例えばテトラエトキシシラン（ＴＥＯＳ）であり、第２反応ガスは例えばテトラメトキシゲルマニウムである。特許文献２の選択図で示されているように、シリコン酸化膜の堆積過程で第２反応ガスの流量比を調整することにより、当該シリコン酸化膜を圧縮応力の膜とすることが可能である。
【００２７】
また、このような方法以外にも、シリコン酸化膜の応力を制御する方法として、ＣＶＤ形成プラズマのＲＦ電力を変化させることにより応力を制御する方法、高応力と低応力の二重層を形成することにより応力を制御する方法、酸化シリコン膜中にハロゲン元素を導入することにより、膜の応力を低減させる方法、ゲルマニウムやホウ素、リン等を含む物質をドーピングすることによって酸化シリコンの熱膨張係数を増加させる方法、などがある。本発明では、これらの方法を用いて圧縮応力の膜を形成しても良い。
【００２８】
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体４１、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半導体層１１をパターニングすることにより、半導体基板１の表面を露出させる溝３５を形成する。なお、溝３５を形成するエッチング工程では、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝３５の配置位置は第２半導体層１２における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
次に、図６（ａ）〜（ｃ）に示すように、溝３５を介してエッチングガスまたはエッチング液を第１半導体層１１に接触させることにより、第１半導体層１１をエッチング除去し、半導体基板１と第２半導体層１２との間に空洞部３７を形成する。
【００２９】
ここで、溝３１内には支持体４１が設けられているので、第１半導体層１１が除去された場合においても、第２半導体層１２を半導体基板１上で支持することが可能である。また、溝３１とは別に溝３５が設けられていることにより、第２半導体層１２下の第１半導体層１１にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１２の品質を損なうことなく、半導体基板１と第２半導体層１２との間に空洞部３７を形成することが可能となる。
なお、半導体基板１及び第２半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合、第１半導体層１１のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層１１を除去することが可能となる。
【００３０】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板１を熱酸化して、空洞部３７の少なくとも壁面に絶縁膜４３を形成する。そして、図８（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、基板全面に絶縁膜４５を成膜して溝内を埋め込む。この絶縁膜４５の形成によって、絶縁膜４３による空洞部３７の埋め込みも補完される。なお、絶縁膜４３の材質は、半導体基板１及び第２半導体層１２がＳｉの場合はシリコン酸化膜となる。また、ＣＶＤなどの方法により成膜される絶縁膜４５の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【００３１】
次に、基板全面を覆う絶縁膜４５を例えばＣＭＰにより平坦化して、酸化防止膜２３上から絶縁膜４５を取り除く。上述したように、酸化防止膜２３がシリコン窒化膜である場合には、酸化防止膜２３がＣＭＰによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜２３と下地酸化膜２１とをエッチングして除去する。酸化防止膜２３がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜２１がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図９（ａ）〜（ｃ）に示すように、第２半導体層１２の表面が露出する。
【００３２】
その後、第２半導体層１２の表面の熱酸化を行うことにより、第２半導体層１２の表面にゲート絶縁膜（図示せず）を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜が形成された第２半導体層１２上に多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１２上にゲート電極（図示せず）を形成する。
【００３３】
次に、ゲート電極をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１２内にイオン注入することにより、ゲート電極の両側の第２半導体層１２に低濃度不純物導入層からなるＬＤＤ層を形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１２上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極の側壁にサイドウォール（図示せず）を形成する。さらに、ゲート電極及びサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１２内にイオン注入することにより、サイドウォール側方の第２半導体層１２に高濃度不純物導入層からなるソース層及びドレイン層（図示せず）を形成する。これにより、ＳＯＩ構造を有するトランジスタ（即ち、ＳＯＩトランジスタ）を完成させる。
【００３４】
このように、本発明の第１実施形態によれば、第１半導体層１１がＳｉＧｅで、第２半導体層１２がＳｉの場合、ＳｉＧｅには外側へ広がろうとする応力（即ち、圧縮応力）がはたらくので、支持体４１に圧縮応力の膜を使用する。このような構成であれば、図２０に示すように支持体４１は外側へ広がろうとし、支持体４１が外側へ広がろうとすることによって、第２半導体層１２には外側へ引っ張るような外力ｆ１がはたらく。そして、第２半導体層１２が外側へ引っ張られることによって、第１半導体層１１にも外側へ引っ張るような外力ｆ２がはたらく。
【００３５】
つまり、第２半導体層１２側から第１半導体層１１が受ける外力ｆ２の方向と、第１半導体層１１の内部ではたらく応力（圧縮応力）の方向とが一致するので、第１半導体層１１の圧縮応力を低減することが可能である。従って、第１半導体層１１のＧｅ濃度を高濃度化することなく、第１半導体層１１のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
【００３６】
（２）第２実施形態
図１０（ａ）〜図１８（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）〜図１８（ｂ）は、図１０（ａ）〜図１８（ａ）をＡ１０−Ａ１０´〜Ａ１８−Ａ１８´線でそれぞれ切断したときの断面図、図１０（ｃ）〜図１８（ｃ）は、図１０（ａ）〜図１８（ａ）をＢ１０−Ｂ１８´〜Ｂ１０−Ｂ１８´線でそれぞれ切断したときの断面図である。
【００３７】
図１０（ａ）〜（ｃ）に示すように、まず始めに、単結晶の半導体基板１０１上に単結晶の第１半導体層１１１と、単結晶の第２半導体層１１２とを順次積層する。次に、第２半導体層１１２上に単結晶の第３半導体層１１３と、単結晶の第４半導体層１１４とを順次積層する。これら第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３及び第４半導体層１１４は、例えばエピタキシャル成長法で形成する。
第１半導体層１１１及び第３半導体層１１３は、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４よりもエッチングレート（即ち、エッチング速度）が大きな材質を用いる。ここで、エッチングレートとは、図１５（ａ）〜（ｃ）に示す空洞部１３７、１３８を形成する際の単位時間当たりのエッチング量のことである。
【００３８】
図１０（ａ）〜（ｃ）において、半導体基板１０１、第１半導体層１１１、第２半導体層１１２、第３半導体層１１３及び第４半導体層１１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板１０１の材質はＳｉであり、第１半導体層１１１及び第３半導体層１１３の材質はＳｉＧｅであり、第２半導体層１１２及び第４半導体層１１４の材質はＳｉである。第１半導体層１１１、第２半導体層１１２、第３半導体層１１３及び第４半導体層１１４の膜厚は、例えば１〜２００ｎｍ程度とする。
【００３９】
次に、図１０（ａ）〜（ｃ）に示すように、第４半導体層１１４の熱酸化により第４半導体層１１４の表面に下地酸化膜１２１を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１２１上の全面に酸化防止膜１２３を形成する。酸化防止膜１２３は、例えばシリコン窒化膜である。酸化防止膜１２３がシリコン窒化膜である場合には、第４半導体層１１４の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００４０】
次に、図１１（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜１２３、下地酸化膜１２１、第４半導体層１１４、第３半導体層１１３、第２半導体層１１２及び第１半導体層１１１をパターニングすることにより、半導体基板１０１の表面を露出させる溝１３１を形成する。なお、溝１３１を形成するエッチング工程では、半導体基板１０１の表面でエッチングを止めるようにしてもよいし、半導体基板１０１をオーバーエッチングして半導体基板１０１に凹部を形成するようにしてもよい。また、溝１３１の配置位置は第４半導体層１１４における素子分離領域の一部に対応させる。
【００４１】
次に、図１２（ａ）〜（ｃ）に示すように、溝１３１を介して第１半導体層１１１と第３半導体層１１３とをエッチングすることによって、溝１３１の内壁に凹部１３３、１３４を形成する。なお、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４がＳｉ、第１半導体層１１１及び第３半導体層１１３がＳｉＧｅの場合、第１半導体層１１１及び第３半導体層１１３のエッチング液として、例えばフッ硝酸（フッ酸、硝酸、水の混合液）を用いる。これにより、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４のオーバーエッチングを抑制しつつ、第１半導体層１１１及び第３半導体層１１３を削ることが可能となる。
【００４２】
次に、図１３（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝内１３１に埋め込まれた支持体１４１を成膜する。ここで、支持体１４１は、溝内１３１における第１半導体層１１１、第２半導体層１１２、第３半導体層１１３及び第４半導体層１１４の側壁にも成膜され、溝１３１の内壁に面した凹部１３３、１３４は埋め込まれる。つまり、第２半導体層１１２及び第４半導体層１１４は、支持体１４１によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体１４１は、第１半導体層１１１及び第３半導体層１１３が除去された時に第２半導体層１１２及び第４半導体層１１４を半導体基板１０１上で支持することができる。
【００４３】
なお、基板全体を覆うように形成された支持体１４１は、第２半導体層１１２及び第４半導体層１１４の撓み等を抑制して、平坦性を保ったまま第４半導体層１１４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。支持体１４１の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本実施の第２実施形態では、支持体１４１として、第１半導体層１１と同一方向に応力がはたらく膜を使用する。即ち、第１半導体層がＳｉＧｅで構成されている場合、ＳｉＧｅには圧縮応力がはたらくので、これに対応して支持体１４１には圧縮応力の膜を使用する。圧縮応力の膜の形成方法は、例えば、第１実施形態で説明した通りである。
【００４４】
次に、図１４（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体１４１、酸化防止膜１２３、下地酸化膜１２１、第４半導体層１１４、第３半導体層１１３、第２半導体層１１２及び第１半導体層１１１をパターニングすることにより、半導体基板１０１の表面を露出させる溝１３５を形成する。なお、溝１３５を形成するエッチング工程では、半導体基板１０１の表面でエッチングを止めるようにしてもよいし、半導体基板１０１をオーバーエッチングして半導体基板１０１に凹部を形成するようにしてもよい。また、溝１３５の配置位置は第４半導体層１１４における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
【００４５】
次に、図１５（ａ）〜（ｃ）に示すように、溝１３５を介してエッチングガスまたはエッチング液を第１半導体層１１１及び第３半導体層１１３に接触させることにより、第１半導体層１１１及び第３半導体層１１３をエッチング除去し、半導体基板１０１と第２半導体層１１２との間に空洞部１３７を形成するとともに、第２半導体層１１２と第４半導体層１１４との間に空洞部１３８を形成する。
【００４６】
ここで、溝内１３１には支持体１４１が設けられているので、第１半導体層１１１及び第３半導体層１１３が除去された場合においても、第２半導体層１１２及び第４半導体層１１４を半導体基板１０１上で支持することが可能である。また、溝１３１とは別に溝１３５が設けられていることにより、第１半導体層１１１及び第３半導体層１１３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１１２及び第４半導体層１１４の品質を損なうことなく、半導体基板１０１と第２半導体層１１２との間に空洞部１３７を形成するとともに、第２半導体層１１２と第４半導体層１１４との間に空洞部１３８を形成することが可能となる。
【００４７】
なお、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４がＳｉ、第１半導体層１１１及び第３半導体層１１３がＳｉＧｅの場合、第１半導体層１１１及び第３半導体層１１３のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４のオーバーエッチングを抑制しつつ、第１半導体層１１１及び第３半導体層１１３を除去することが可能となる。
【００４８】
次に、図１６（ａ）〜（ｃ）に示すように、半導体基板１０１を熱酸化して、空洞部１３７の少なくとも壁面に絶縁膜１４３を形成すると共に、空洞部１３８の少なくとも壁面に絶縁膜１４４を形成する。そして、図１７（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、基板全面に絶縁膜１４５を成膜して溝１３５内を埋め込む。この絶縁膜１４５の形成によって、絶縁膜１４３、１４４による空洞部１３７、１３８の埋め込みも補完される。なお、絶縁膜１４３、１４４の材質は、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４がＳｉの場合はシリコン酸化膜となる。また、ＣＶＤなどの方法により成膜される絶縁膜１４５の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【００４９】
次に、基板全面を覆う絶縁膜を例えばＣＭＰにより平坦化して、酸化防止膜１２３上から絶縁膜１４５を取り除く。上述したように、酸化防止膜１２３がシリコン窒化膜である場合には、酸化防止膜１２３がＣＭＰによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜１２３と下地酸化膜１２１とをエッチングして除去する。酸化防止膜１２３がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜１２１がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図１８（ａ）〜（ｃ）に示すように、第４半導体層１１４の表面が露出する。
【００５０】
また、ここでは、酸化防止膜１２３を除去した後で、第２半導体層１１２にリン又はボロン等の不純物をイオン注入する。これにより、第２半導体層１１２に導電性を持たせることができ、第２半導体層１１２をバックゲート電極や、ダブルゲート電極の一方として使用することが可能となる。第２半導体層１１２にｐ型層とｎ型層とを作り分ける場合には、レジストパターン等を用いて選択的にイオン注入を行う。また、ｐ型層とｎ型層の作り分けを行わない（即ち、基板全体で、第２半導体層１１２にｐ型層またはｎ型層のどちらか一方のみを形成する）場合には、レジストパターンを形成することなく、基板全面にリン又はボロンをイオン注入する。
【００５１】
なお、このイオン注入工程は下地酸化膜１２１を除去する前に行うことが好ましい。これにより、第４半導体層１１４の表面付近の結晶欠陥をできるだけ少なくすることが可能である。さらに、このイオン注入工程では、不純物の注入ピークが絶縁膜１４３と第２半導体層１１２との界面となるようにその注入エネルギーを調整することが好ましい。これにより、絶縁膜１４４に対する不純物の導入量をできるだけ少なくすることが可能である。
【００５２】
これ以降の工程は、例えば、第１実施形態と同じである。即ち、第４半導体層１１４の表面にゲート絶縁膜（図示せず）を形成し、その上にゲート電極（図示せず）を形成する。次に、ゲート電極の両側の第２半導体層１１２に低濃度不純物導入層からなるＬＤＤ層を形成する。そして、ゲート電極の側壁にサイドウォール（図示せず）を形成し、ゲート電極及びサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１１２内にイオン注入する。これにより、サイドウォール側方の第２半導体層１１２に高濃度不純物導入層からなるソース層及びドレイン層（図示せず）を形成し、トランジスタを完成させる。
【００５３】
このように、本発明の第２実施形態によれば、第１半導体層１１１及び第３半導体層１１３がＳｉＧｅで、第２半導体層１１２及び第４半導体層１１４がＳｉの場合、ＳｉＧｅには圧縮応力がはたらくので、支持体１４１に圧縮応力の膜を使用する。このような構成であれば、支持体１４１は外側へ広がろうとし、支持体１４１が外側へ広がろうとすることによって、第４半導体層１１４には外側へ引っ張るような外力がはたらく。そして、第４半導体層１１４が外側へ引っ張られることによって、第３半導体層１１３にも外側へ引っ張るような外力がはたらく。
【００５４】
つまり、第４半導体層１１４側から第３半導体層１１３が受ける外力の方向と、第３半導体層１１３の内部ではたらく応力（圧縮応力）の方向とが一致するので、第３半導体層１１３の圧縮応力を低減することが可能である。従って、第３半導体層１１３のＧｅ濃度を高濃度化することなく、第３半導体層１１３のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、ＳＯＩ構造のさらなる大面積化が可能となる。
【００５５】
また、第３半導体層１１３のエッチングレートを第１半導体層１１１のエッチングレートに近づけることが可能となる。従って、ＳｉＧｅのエッチング後に第２半導体層１１２が空洞部１３７、１３８のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
なお、この第２実施形態では、第１半導体層１１１及び第３半導体層１１３がＳｉＧｅで、第２半導体層１１２及び第４半導体層１１４がＳｉの場合、支持体１４１に圧縮応力の膜を使用することについて説明した。しかしながら、この第２実施形態では、支持体１４１に圧縮応力の膜を使用するだけでなく、さらに、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力が同一の大きさとなるように、支持体１４１の応力又はその厚さの少なくとも一方を調整するようにしても良い。
【００５６】
図２１は、支持体１４１の応力と、支持体１４１の応力に影響を与える因子Ａとの相関を示す概念図である。例えば、特許文献２で開示されている方法（即ち、カソードカップリング型プラズマＣＶＤ装置のチャンバ内に第１反応ガスとしてＴＥＯＳを、第２反応ガスとしてテトラメトキシゲルマニウムをそれぞれ導入して、シリコン酸化膜を形成する方法）を利用して圧縮応力の膜を形成する場合には、第２反応ガスの流量比がシリコン酸化膜の膜応力に影響を与える因子Ａとなる。
【００５７】
第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力が同一の大きさとなるように、支持体１４１の応力を調整する方法としては、例えば実験で、特許文献２で開示されている方法を用いて支持体１４１を形成する。
このとき、支持体１４１の膜厚を一定値とした状態で因子Ａ（ここでは、第２反応ガスの流量比）をいくつかの値に設定し、支持体１４１の応力と因子Ａとの相関を求める。また、これと前後して、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力が同一の大きさとなるときの、支持体１４１の圧縮応力の特定値ｙも求めておく。そして、図２１に示すように、支持体１４１の圧縮応力がｙとなるときの因子Ａの特定値ｘを算出する。このような実験は、支持体１４１を実際に形成してその圧縮応力を実際に測定することで行っても良いし、シミュレーションで行っても良い。
【００５８】
半導体装置の製造工程では、支持体１４１の膜厚目標値を実験と同一の値に設定すると共に、因子Ａ（例えば、第２反応ガスの流量比）を特定値Ｘに設定し、この条件で支持体１４１を形成する。このような構成であれば、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力がほぼ同一の大きさとなるので、第３半導体層１１３と第１半導体層１１１との間でＧｅ濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
一方、支持体１４１の厚さを調整することによって、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力を同一の大きさにする場合は、図２１の横軸を支持体１４１の膜厚とし、図２１の縦軸を（支持体１４１が下層に及ぼす）外力の大きさとして、その相関を求める実験を行う。
【００５９】
即ち、この実験では、支持体１４１の圧縮応力を一定値とした状態で、因子Ａ（ここでは、支持体１４１の膜厚）をいくつかの値に設定し、支持体１４１が及ぼす外力の大きさと因子Ａとの相関を求める。また、これと前後して、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力が同一の大きさとなるときの、外力の特定値ｙも求めておく。そして、外力がｙとなるときの因子Ａの特定値ｘを求める。このような実験は、支持体１４１を実際に形成して外力を実際に測定することで行っても良いし、シミュレーションで行っても良い。圧縮応力の膜は、その膜厚が厚くなるほど下層に与える外力が大きくなる傾向がある。
【００６０】
半導体装置の製造工程では、支持体１４１の圧縮応力が実験と同一の値となり、且つ因子Ａ（ここでは、支持体１４１の膜厚）が特定値Ｘとなるように、支持体１４１を形成する。このような構成であっても、第３半導体層１１３と第１半導体層１１１のそれぞれの圧縮応力がほぼ同一の大きさとなる。従って、第３半導体層１１３と第１半導体層１１１との間でＧｅ濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
【００６１】
（３）第３実施形態
第２実施形態では、第１半導体層１１１と第３半導体層１１３がＳｉＧｅで、第２半導体層１１２と第４半導体層１１４がＳｉであるときに、支持体１４１に圧縮応力の膜を使用することについて説明した。しかしながら、本発明では支持体１４１に応力０（ゼロ）の膜を使用しても良い。
【００６２】
このような構成であれば、支持体１４１に引っ張り応力の膜を使用する場合と比べて、第４半導体層（Ｓｉ）１１４に加わる外力を小さくすることができ、第３半導体層（ＳｉＧｅ）１１３の圧縮応力を増加させないようにすることができる。従って、支持体１４１に引っ張り応力の膜を使用する場合と比べて、第３半導体層１１３と第１半導体層１１１との間で圧縮応力の差を小さくすることができ、第３半導体層１１３のエッチングレートを第１半導体層１１１のエッチングレートに近づけることができる。このため、ＳｉＧｅエッチング後に第１半導体層１１１が空洞部１３７、１３８のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【図面の簡単な説明】
【００６３】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図（その３）。
【図１３】第２実施形態に係る半導体装置の製造方法を示す図（その４）。
【図１４】第２実施形態に係る半導体装置の製造方法を示す図（その５）。
【図１５】第２実施形態に係る半導体装置の製造方法を示す図（その６）。
【図１６】第２実施形態に係る半導体装置の製造方法を示す図（その７）。
【図１７】第２実施形態に係る半導体装置の製造方法を示す図（その８）。
【図１８】第２実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１９】引張り応力と圧縮応力とを示す概念図。
【図２０】外力ｆ１、ｆ２を示す概念図。
【図２１】支持体１４１の応力と因子Ａとの相関を示す概念図。
【図２２】従来例とその問題点を示す図。
【符号の説明】
【００６４】
１、１０１  半導体基板  １１、１１１  第１半導体層（ＳｉＧｅ層、第１ＳｉＧｅ層）、１２、１１２  第２半導体層（Ｓｉ層、第１Ｓｉ層）、１１３  第３半導体層（第２ＳｉＧｅ層）、１１４  第４半導体層（第２Ｓｉ層）、２１、１２１  下地酸化膜、２３、１２３  酸化防止膜、３１、１３１  溝（第１溝）、３３、１３３、１３４  凹部、３５、１３５溝（第２溝）、３７  空洞部  １３７  空洞部（第１空洞部）、１３８  空洞部（第２空洞部）、４１、１４１  支持体、４３  絶縁膜（絶縁層）、１４３  絶縁膜（第１絶縁層）、１４４  絶縁膜（第２絶縁層）、４５、１４５  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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