(57)【要約】【課題】電源電圧が一時的に立ち下がり、その後直ぐに回復するような電源の瞬断時においても確実なリセット信号の出力が可能なパワーオンリセット回路を提供することを目的とする。【解決手段】リセット信号ＲＥＳを出力する第１のインバータ１の入力側とラッチ回路２を接続し、ラッチ回路２の出力ノードＡの電圧に応じて出力を制御する。そして、瞬断して電源電圧が所定電圧以下になると出力ノードＡに電荷を供給して、パワーオンリセット回路の出力を反転させる第１の反転回路５を設ける。第１の反転回路５において、キャパシタ１３は通常動作中（リセット解除状態）に電荷を蓄えている。そのため、瞬断して電源電圧ＶＤＤが低下するとＰＭＯＳ１２がオンし、キャパシタ１３に蓄えられた電荷がノードＡに供給される。そしてノードＡの電圧は上昇し、これにより第１のインバータ１が反転してリセット信号ＲＥＳが出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ラッチ回路を備え、前記ラッチ回路の出力ノードの電圧に応じてリセット信号を内部回路に出力するパワーオンリセット回路であって、
電源電圧と前記出力ノードとの間に接続された第１のキャパシタと、
電源電圧が低下すると前記出力ノードに電荷を供給し、前記ラッチ回路の出力を反転させる第１の反転回路とを備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記第１の反転回路は、電源電圧と前記ラッチ回路の出力ノードとの間に接続された整流素子及び第１のＭＯＳトランジスタと、
前記整流素子と前記第１のＭＯＳトランジスタとの接続ノードと接地電圧との間に接続された第２のキャパシタとを備え、前記第１のＭＯＳトランジスタのゲートに電源電圧が印加されていることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記ラッチ回路の出力ノードとその入力端が接続された第１のインバータを備え、前記第１のインバータからリセット信号が出力されることを特徴とする請求項１または請求項２に記載のパワーオンリセット回路。
【請求項４】
前記ラッチ回路は第２のインバータと第３のインバータとが環状に接続され、前記第２のインバータと前記第３のインバータとの接続点と接地電圧との間に第３のキャパシタが接続されたことを特徴とする請求項１乃至請求項３のいずれかに記載のパワーオンリセット回路。
【請求項５】
前記第２のインバータの出力と前記第３のインバータの入力との間に第１の抵抗素子を備えることを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
前記ラッチ回路の入力ノードに接続され、前記内部回路からのリセット解除信号に応じてパワーオンリセット回路の出力を反転させる第２の反転回路を備えることを特徴とする請求項１乃至請求項５のいずれかに記載のパワーオンリセット回路。
【請求項７】
前記第２の反転回路は、電源電圧と接地電圧との間に直列接続された第２のＭＯＳトランジスタ及び第２の抵抗素子と、
前記ラッチ回路の入力ノードと接地電圧との間に接続され、前記第２のＭＯＳトランジスタと前記第２の抵抗素子との接続点とそのゲートが接続された第３のＭＯＳトランジスタとから成ることを特徴とする請求項６に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に設けられ、電源投入時にリセット信号を出力するパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するフリップフロップ等の内部回路は、その立ち上がりの状態が定まらないため動作を開始する前に初期化状態（以下、リセット状態と称する）にする必要がある。そのため従来より半導体集積回路では、電源投入時に内部回路をリセット状態にするためのパワーオンリセット回路を設けている。
【０００３】
従来のパワーオンリセット回路の構成の概略について図３を参照しながら説明する。この従来のパワーオンリセット回路１００はソースが電源電圧ＶＤＤに接続され、ゲートが接地電圧ＶＳＳに接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ）１０１と、ＰＭＯＳ１０１のドレインと接地電圧ＶＳＳ（通常０ボルト）との間に直列接続されたキャパシタ１０２と、ＰＭＯＳ１０１とキャパシタ１０２との共通接続点（ノードＸ）に接続された第１及び第２のインバータ１０３，１０４とで構成されている。時定数を大きくするため、ＰＭＯＳ１０１は高抵抗であることが一般的である。第２のインバータ１０４の出力端は内部回路１０５と接続され、電源投入時には当該出力端からリセット信号ＲＥＳが出力される。
【０００４】
次に、上記従来のパワーオンリセット回路１００の動作について図４の波形図を参照しながら説明する。図４において、縦軸は電圧、横軸は時間である。
【０００５】
電源が投入されると電源電圧ＶＤＤが上昇し、ＰＭＯＳ１０１がオンして電流が流れ、キャパシタ１０２の充電が行われる。そして、ノードＸの電圧ＶｘはＰＭＯＳ１０１とキャパシタ１０２で定まる所定の時定数だけ遅れて上昇していく。
【０００６】
接続ノードＸの電圧Ｖｘが第１のインバータ１０３のしきい値Ｖｔよりも低い期間、つまり電源投入直後の一定期間は、第２のインバータ１０４からロウレベル（Ｌ）のリセット信号ＲＥＳが出力される。このリセット信号ＲＥＳは内部回路１０５に供給され、内部回路１０５はリセット状態となる。
【０００７】
時間経過によって、キャパシタ１０２の充電電圧が高くなり、接続ノードＸの電圧Ｖｘがしきい値Ｖｔよりも高くなると第２のインバータ１０４からはリセット信号ＲＥＳに代わってハイレベル（Ｈ）の信号（リセット解除信号）が出力され、内部回路１０５のリセット状態は解除される。
【０００８】
このようにして内部回路１０５は電源投入時に自動的にリセット状態となり正常な動作を行うことができる。
【０００９】
上述した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００２−３３５１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来のパワーオンリセット回路１００であると、停電等によって電源の供給が瞬間的に途絶えて、その後直ぐに回復するような場合（瞬断あるいは瞬停と一般的に言われている）にリセット信号ＲＥＳが適切に出力されず、内部回路１０５のリセットがなされないという問題があった。
【００１１】
つまり、電源が瞬断されて電源電圧ＶＤＤのレベルがＰＭＯＳ１０１のしきい値以下になるとＰＭＯＳ１０１がオフし、電流の経路が閉じてしまうため回路内に当該しきい値レベル（例えば、０．３〜０．５ボルト）の電荷が残ることになる。この残留電荷は時間の経過とともに自然放電されるが、上記瞬断のようにその後直ぐに電源電圧ＶＤＤが回復するような場合には残留電荷が外部に逃げ切らない。そうすると電源回復時にノードＸの電圧Ｖｘが第１のインバータ１０３のしきい値以下に下がらないため、第１及び第２のインバータ１０３、１０４が反転せず、結果としてリセット信号ＲＥＳが出力されないこととなる。この場合、内部回路１０５はリセットされない不安定な状態で立ち上がることとなるため誤動作を引き起こす可能性が極めて高くなる。
【００１２】
そこで本発明は電源投入時だけでなく、瞬間的に電源電圧ＶＤＤが低下し、その後直ぐに電源電圧ＶＤＤが回復するような場合であっても確実にリセット信号を出力することが可能なパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明のパワーオンリセット回路は、ラッチ回路を備え、前記ラッチ回路の出力ノードの電圧に応じてリセット信号を内部回路に出力するパワーオンリセット回路であって、電源電圧と前記出力ノードとの間に接続された第１のキャパシタと、電源電圧が低下すると前記出力ノードに電荷を供給し、前記ラッチ回路の出力を反転させる第１の反転回路とを備えることを特徴とする。
【００１４】
また、本発明のパワーオンリセット回路は、前記第１の反転回路が、電源電圧と前記ラッチ回路の出力ノードとの間に接続された整流素子及び第１のＭＯＳトランジスタと、前記整流素子と前記第１のＭＯＳトランジスタとの接続ノードと接地電圧との間に接続された第２のキャパシタとを備え、前記第１のＭＯＳトランジスタのゲートに電源電圧が印加されていることを特徴とする。
【００１５】
また、本発明のパワーオンリセット回路は、ラッチ回路が、第２のインバータと第３のインバータとが環状に接続され、前記第２のインバータと前記第３のインバータとの接続点と接地電圧との間に第３のキャパシタが接続されたことを特徴とする。
【００１６】
また、本発明のパワーオンリセット回路は、前記第２のインバータの出力と前記第３のインバータの入力との間に第１の抵抗素子を備えることを特徴とする。
【００１７】
また、本発明のパワーオンリセット回路は、前記ラッチ回路の入力ノードに接続され、前記内部回路からのリセット解除信号に応じてパワーオンリセット回路の出力を反転させる第２の反転回路を備えることを特徴とする。
【００１８】
また、本発明のパワーオンリセット回路は、第２の反転回路が、電源電圧と接地電圧との間に直列接続された第２のＭＯＳトランジスタ及び第２の抵抗素子と、前記ラッチ回路の入力ノードと接地電圧との間に接続され、前記第２のＭＯＳトランジスタと前記第２の抵抗素子との接続点とそのゲートが接続された第３のＭＯＳトランジスタとから成ることを特徴とする。
【発明の効果】
【００１９】
本発明のパワーオンリセット回路では、通常動作中に停電等によって電源電圧が瞬間的に低下し、所定電圧以下になると出力を反転させる反転回路を備えている。そのため、このような瞬断（瞬停）時に確実にリセット信号を出力することができ、内部回路をリセット状態にすることができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明を実施するための最良の形態に係るパワーオンリセット回路について図面を参照しながら説明する。図１は本実施形態の回路図である。なお、当該パワーオンリセット回路の出力端子Ｏｕｔから出力される信号がハイレベル（Ｈ）でリセット信号として機能することもあるが、本実施形態においてはロウレベル（Ｌ）でリセット信号として機能する場合について説明する。
【００２１】
このパワーオンリセット回路は主として、リセット信号ＲＥＳを出力する第１のインバータ１と、ラッチ回路２と、キャパシタ３，４と、第１の反転回路５と、第２の反転回路６とから構成されている。第１のインバータ１の出力端（出力端子Ｏｕｔ）はマイクロコンピューター等の内部回路７に接続されている。
【００２２】
ラッチ回路２は、第２のインバータ８と，抵抗９と，第３のインバータ１０とが環状に接続して形成され、その出力ノードＡは第１のインバータ１の入力端と接続されている。また、電源電圧ＶＤＤと、出力ノードＡと第１のインバータ１との接続点との間にはキャパシタ３が接続されている。また、第２のインバータ８と第３のインバータ１０との接続点（ノードＢ）と接地電圧ＶＳＳとの間にはキャパシタ４が接続されている。このようにしてラッチ回路２は、その出力ノードＡからリセット状態ではハイレベル（Ｈ）の信号を第１のインバータ１の入力端に供給し、非リセット状態（リセット解除状態）ではロウレベル（Ｌ）の信号を第１のインバータ１の入力端に供給するように構成されている。つまり、本実施形態のパワーオンリセット回路は、ラッチ回路２の出力ノードＡの電圧に応じてリセット信号またはリセット解除信号を出力するということもできる。
【００２３】
第１の反転回路５は、電源電圧ＶＤＤとラッチ回路２の出力ノードＡとの間に直列接続されたダイオード１１及びＰＭＯＳ１２と、それらの接続点（ノードＣ）と接地電圧ＶＳＳとの間に接続されたキャパシタ１３とを備えている。また、ＰＭＯＳ１２のゲートは電源電圧ＶＤＤに接続されている。さらにまた、ＰＭＯＳ１２の基板はノードＣとも接続されている。
【００２４】
本実施形態の特徴の一つは当該第１の反転回路５を設けたことである。当該第１の反転回路５は、通常動作中にキャパシタ１３を充電しておき、電源が瞬断して所定電圧（ＰＭＯＳ１２のしきい値）以下になると出力ノードＡ側にキャパシタ１３に蓄えられた電荷を供給する。そしてラッチ回路２を反転させ、それまでハイレベルの信号（リセット解除信号）だったパワーオンリセット回路の出力をロウレベル（リセット状態）に反転させ、結果としてリセット信号ＲＥＳを確実に出力することに寄与する。なお、このように電源の瞬断時にのみ電荷を所定部（本実施形態では出力ノードＡ）に供給することでパワーオンリセット回路の出力を反転させる機能を有するのであれば、第１の反転回路５の構成を本実施形態以外の構成に変更することは可能である。
【００２５】
第２の反転回路６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続されたＰＭＯＳ１４及び抵抗１５と、ラッチ回路２の入力ノードＥと接地電圧ＶＳＳとの間に直列接続されたＮＭＯＳ１６と、ＰＭＯＳ１４のゲートとその出力端が接続された第４のインバータ１７とから構成されている。ＮＭＯＳ１６のゲートはＰＭＯＳ１４と抵抗１５との接続点（ノードＦ）と接続されている。ＰＭＯＳ１４のゲートには第４のインバータ１７を介して、マイクロコンピューター等の内部回路７がリセット解除状態に所定期間出力するリセット解除信号ＣＬＲが供給される。第２の反転回路６は電源投入時及び瞬断からの電源回復時に所定の電圧以上で、内部回路７からのリセット解除信号ＣＬＲに応じてラッチ回路２の出力を反転させ、パワーオンリセット回路の出力をロウレベル（Ｌ）のリセット信号ＲＥＳからハイレベル（Ｈ）の信号に反転させる機能を有する。なお、このように内部回路７（あるいは他の外部回路）のリセット解除信号ＣＬＲに応じてパワーオンリセット回路の出力を反転させる機能を有するのであれば、第２の反転回路６の構成を本実施形態以外の構成に変更することは可能である。
【００２６】
次に、本実施形態のパワーオンリセット回路の動作について説明する。まず、電源投入時の動作について説明する。電源が投入されると、ラッチ回路２の出力ノードＡの電圧はキャパシタ３によって電源電圧ＶＤＤに引っ張られて上昇し、ノードＢはキャパシタ４によって接地電圧ＶＳＳに引っ張られる。つまり、出力ノードＡにハイレベル（Ｈ）が保持され、ノードＢにロウレベル（Ｌ）が保持される。そうすると、第１のインバータ１の入力端はハイレベル（Ｈ）となり、出力ノードＡの電圧が所定の値（第１のインバータ１のしきい値）以上になると、第１のインバータ１（出力端子Ｏｕｔ）からロウレベル（Ｌ）のリセット信号ＲＥＳが出力される。そして、内部回路７がリセット信号ＲＥＳを認識することでリセット状態となる。
【００２７】
内部回路７はリセット信号ＲＥＳを認識した後、内部回路７内に設けられた発振回路（例えばＲＣ発振回路２０）が起動し所定期間カウントする。さらに発振回路が安定発振していることを確認するためにタイマー回路２１で所定期間カウントされ、その後内部回路７の各プログラムが起動する。つまり、発振回路とタイマー回路がカウントしている間がリセット状態が保持されている期間（リセット期間）である。また、タイマー出力をラッチ回路２２でラッチし、リセット期間が終了すると内部回路７からハイレベル（Ｈ）のリセット解除信号ＣＬＲが出力される。
【００２８】
リセット解除信号ＣＬＲは第４のインバータ１７を介してＰＭＯＳ１４のゲートに印加され、これによりＰＭＯＳ１４がオンする。続いて、接続ノードＦの電圧が上昇してＮＭＯＳ１６がオンし、ラッチ回路２の出力ノードＡの電圧が接地電圧ＶＳＳ側に引っ張られてロウレベル（Ｌ）にラッチされる。そして、第１のインバータ１（出力端子Ｏｕｔ）からの出力がリセット信号ＲＥＳ（ロウレベル）からリセット解除信号（ハイレベル）に反転し、リセット状態が解除される。このとき、第２のインバータ８とＮＭＯＳ１６はノードＥのレベルを引っ張り合うが、抵抗９があることでＩＲドロップにより、ノードＥのレベルは接地電圧ＶＳＳ側へ下がりやすくなっている。すなわち抵抗９は、リセット解除信号ＣＬＲが内部回路７から出力された後に、ラッチ回路２の出力を反転させやすくしている。
【００２９】
なお、仮に電源投入直後の低電圧状態でリセット信号ＲＥＳが出力される前に誤動作により内部回路７からリセット解除信号ＣＬＲが出力されたとしても、ＰＭＯＳ１４のインピーダンスは抵抗１５のインピーダンスに比べて非常に高くなるため、ノードＦの電圧は上昇せずＮＭＯＳ１６はオンしない。従って、ラッチ回路２が反転することはない。
【００３０】
次に、本実施形態のパワーオンリセット回路の通常動作時の動作について説明する。通常動作時はＰＭＯＳ１２がオフしているため第１の反転回路５もオフしている。また、内部回路７からリセット解除信号ＣＬＲは出力されないため第２の反転回路６もオフしている。また、ラッチ回路２の出力ノードＡはロウレベルにラッチされている。そのため、本実施形態のパワーオンリセット回路は通常動作時において電流のパスが無く、消費電流がゼロである。
【００３１】
また、通常動作時において第１の反転回路５では、ダイオード１１を介してキャパシタ１３の充電が行われている。なお、ノードＣの電圧は電源電圧ＶＤＤよりもダイオード１１の電圧降下の分だけ低い。
【００３２】
次に、本実施形態のパワーオンリセット回路における電源の瞬断時の動作について図２を参照して説明する。図２において縦軸は電圧、横軸は時間である。
【００３３】
電源の瞬断（瞬停）が起きると図２に示すように電源電圧ＶＤＤが低下し、出力端子ＯＵＴの電圧Ｖｏｕｔ、ノードＢの電圧Ｖｂも共に低下する。ここで、電源電圧ＶＤＤが低下を続け、ノードＣの電圧Ｖｃよりも低くなったとしてもダイオード１１の整流作用によって電圧Ｖｃの低下は抑えられている。
【００３４】
そして、電源電圧ＶＤＤが更に低下しＰＭＯＳ１２のしきい値（今回のシュミレーションでは約０．５ボルト）以下になると第１の反転回路５が動作する。すなわち、ＰＭＯＳ１２がオンし、キャパシタ１３に充電された電荷が出力ノードＡ側に流れ込む。なお、電源電圧ＶＤＤが低下しているため第２のインバータ８の駆動能力が落ち、ＰＭＯＳ１２側からノードＡ側に流れる電流が支配的になっている。これにより、出力ノードＡのロウレベル（Ｌ）の電圧Ｖａが上昇し、ラッチ回路２が反転する。その結果、ハイレベル（Ｈ）の電圧が第１のインバータ１の入力端に供給され、第１のインバータ１はこれに基づいて反転し、Ｖｏｕｔは接地電圧ＶＳＳ（０ボルト）となる。
【００３５】
このようにしてパワーオンリセット回路は、ハイレベル（Ｈ）のリセット解除信号に代わってロウレベル（Ｌ）のリセット信号ＲＥＳを出力し、内部回路７はリセット状態となる。なお、仮に第１の反転回路５が存在しなければ、出力ノードＡの電圧Ｖａはロウレベルから図２に示すようなハイレベル（Ｈ）には上がりきらずにリセット信号が出力されないこととなる。
【００３６】
さらに時間が経過し、電源電圧ＶＤＤが一度ゼロボルトに落ち、その後電源が回復すると電源電圧ＶＤＤが上昇し始める。そして、上述したＲＣ回路２０やタイマー回路２１によってリセット状態が十分なされたことを内部回路７が認識すると、内部回路７からリセット解除信号ＣＬＲが出力され、続いてＰＭＯＳ１４がオンし、ノードＦの電圧Ｖｆが上昇する。そして、ＮＭＯＳ１６がオンし、これに対応して出力ノードＡの電圧Ｖａは反転してロウレベル（Ｌ）となり、第１のインバータ１も反転して出力端子Ｏｕｔからはハイレベルの信号（リセット解除信号）が出力される。以後の回路動作は上述した通常動作時と同様である。
【００３７】
以上のように本実施形態のパワーオンリセット回路では、所定電圧（ＰＭＯＳ１２のしきい値）以下になると電源の瞬断前の出力を反転させる反転回路を備えている。そのため、瞬断によって電源電圧が低下し、その後回復するような場合でもリセット解除信号に代えてリセット信号を確実に出力することが可能となる。また、従来のパワーオンリセット回路で生じていた残留電荷によるリセット信号の不出力という問題もない。従って、電源投入時及び瞬断時のいずれにおいてもリセット信号を出力し、内部回路の誤動作を防止することができる。
【００３８】
さらにまた、上述のように本実施形態のパワーオンリセット回路では通常動作時の消費電流が抑えられているため低消費なパワーオンリセット回路を実現している。
【００３９】
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。具体的には例えばＰＭＯＳ１２のトランジスタサイズを調節することで第１の反転回路５からノードＡへの電荷の供給の開始時期を調節することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係るパワーオンリセット回路を説明する回路図である。
【図２】本発明の実施形態に係るパワーオンリセット回路の動作を説明する波形図である。
【図３】従来のパワーオンリセット回路を説明する回路図である。
【図４】従来のパワーオンリセット回路の動作を説明する波形図である。
【符号の説明】
【００４１】
１  第１のインバータ    ２  ラッチ回路    ３  キャパシタ    ４  キャパシタ
５  第１の反転回路    ６  第２の反転回路    ７  内部回路    
８  第２のインバータ    ９  抵抗    １０  第３のインバータ    
１１  ダイオード    １２  Ｐチャネル型ＭＯＳトランジスタ    
１３  キャパシタ    １４  Ｐチャネル型ＭＯＳトランジスタ    １５  抵抗
１６  Ｎチャネル型ＭＯＳトランジスタ    １７  第４のインバータ
２０  ＲＣ回路    ２１  タイマー回路    ２２  ラッチ回路
１００  パワーオンリセット回路    １０１  Ｐチャネル型ＭＯＳトランジスタ
１０２  キャパシタ    １０３  第１のインバータ    １０４  第２のインバータ
１０５  内部回路    ＲＥＳ  リセット信号    ＣＬＲ  リセット解除信号
Ｏｕｔ  出力端子    ＶＤＤ  電源電圧    ＶＳＳ  接地電圧
【図１】
2007324963.tif 000003
【図２】
2007324963.tif 000004
【図３】
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【図４】
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