(57)【要約】【課題】本発明はオンボード電源を備えたボード及びボードのリセット制御方法に関し，リセット要因の発生または電源異常時の切断要求が発生しても，最大限のデータ保存を可能にすることを目的とする。【解決手段】ボードのリセット動作と電源の制御行う電源制御部と，上位装置から保護の有効性と優先順位を含む情報が設定されるデータ保護情報設定部と，リセット要求の発生に応じてデータ保護情報設定部の情報を用いて保護データを保存するか判定するリセット要求対応判定部と，リセット要求対応判定部の判定により保護データの保存をすることが判定されると，その保護データの保存先を判定する保存先判定部と，保護データを保存する保護データ保存部とを備え，リセット要求が発生して必要なデータを保存して電源を切断するよう構成する。【選択図】図１
2007323103.tif 000002
【特許請求の範囲】
【請求項１】
上位装置と接続され，オンボード電源の制御と監視を行う電源制御部とデータ処理を行う処理装置を搭載したオンボード電源を備えたボードにおいて，
ボードのリセット動作と電源の制御を行う電源制御部と，
上位装置から保護の有効性と優先順位を含む情報が設定されるデータ保護情報設定部と，
リセット要求の発生に応じて前記データ保護情報設定部の情報を用いて保護データを保存するか判定するリセット要求対応判定部と，
前記リセット要求対応判定部の判定により保護データの保存をすることが判定されると，その保護データの保存先を判定する保存先判定部と，
保護データを保存する保護データ保存部と，を備え，
リセット要求が発生すると必要なデータを保存して電源を切断することを特徴とするオンボード電源を備えたボード。
【請求項２】
請求項１において，
前記保護データ保存部は，保存先として不揮発性メモリとユーザ装置へ出力するユーザインタフェース部とを備え，
前記保存先判定部は，保護の対象となる保護データの量を判定し，所定量以下の場合は前記不揮発性メモリを保存先とし，所定量を越えると前記ユーザインタフェースを保存先とする判定を行うことを特徴とするオンボード電源を備えたボード。
【請求項３】
請求項１において，
前記上位装置からの前記データ保護情報設定部に設定される情報の中に保護情報の保存先を指定する情報を含めることを特徴とするオンボード電源を備えたボード。
【請求項４】
上位装置と接続されてオンボード電源の制御と監視を行う電源制御部とデータ処理を行う処理装置を備えたボードにおいて，
上位装置から保護の有効性と優先順位を含むデータ保護情報を設定し，
リセット要求が発生すると，前記データ保護情報を用いて保護データを保存するか判定し，
前記保護データを保存するかの判定で保存すると判定されると，その保護データの保存先を判定し，
判定された保存先に保護データを保存して前記オンボード電源の切断を行うことを特徴とするオンボード電源を備えたボードのリセット制御方法。
【請求項５】
請求項４において，
前記保護データの保存先の判定において，保護データのデータ量を判別して，所定のデータ量以下なら不揮発性メモリを保存先とし，所定のデータ量を越えるとユーザ装置と接続するユーザインタフェース部を保存先とすることを特徴とするオンボード電源を備えたボードのリセット制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，上位装置と接続され，電源制御部と情報処理を行う処理装置を含むオンボード電源を備えたボード及びボードのリセット制御方法に関する。
【０００２】
情報処理のサーバや移動通信システムの基地局を構成する多数のボードは，それぞれオンボード電源（ＯＢＰ：On-Bord Power)  を備え，ボード上の各電子回路で必要とする複数種の電圧を持つ電源をそれぞれに必要とするタイミングで発生し，決められた順序で切断をするよう制御される。また，各ボードはハード的に発生する割込みによるリセット要求や，上位装置からのリセット要求に対応したリセット制御を行っているが，実行中のデータについて考慮されてなく，その改善が望まれている。
【背景技術】
【０００３】
図５は従来の複数ボードを備えるシステムの概略構成を示す。８０は全体の制御を行う上位装置，８１はＬＡＮ，８２は多数のボードを搭載したシェルフ，８３−０，８３−１，…，８３−ｎはそれぞれ電源や情報処理のための電子回路を搭載したカード（ボードと同義）であり，シェルフに搭載したカードの構成例を後述する図６に示す。
【０００４】
図５ではシェルフ８２は一つだけ示すが，実際は上位装置８０はＬＡＮ８１により接続された多数のシェルフ８２を管理する。各カード８３−０〜８３−ｎは，それぞれＬＡＮ８１と接続されるだけでなく，シリアルインタフェースとして周知のＲＳ２３２Ｃにより外部の装置（例えば，管理者の端末装置）と接続することができる。
【０００５】
シェルフに搭載したカードの構成例を図６に示す。図中，８２０はシェルフ８２（図５）を構成するシャーシ，８３−０，８３−１，…，８３−ｎはカード（Card) と表示されているが上記図５の同一符号のカードに対応する。８４は複数のカードに対して外部からの電源（−４８Ｖ）を供給するバックプレーン，８５はクロック供給するカード（ＲＴＭで表示）である。カード８３−０についてその内部構成が示され，８３０−０〜８３０−ｎは，それぞれ監視制御用ＯＢＰ（ＤＣ−ＤＣ：直流−直流変換），デバイス１用ＯＢＰ，デバイス２用ＯＢＰ，…，デバイスｎ用ＯＢＰ，８３１−０〜８３１−ｎは，それぞれ各ＯＢＰ８３０−０〜８３０−ｎの出力を受け取って各デバイスへ電源を供給する際に電圧立ち上がり時間を調整する電源フィルタ，８３２は各ＯＢＰ８３０−０〜８３０−ｎに対してそれぞれに適したタイミングでオン／オフの制御信号を発生する電源制御ＭＰＵ（Micro Processor Unit) ，８３３は各デバイス１〜ｎに対応してそれぞれに適したリセット信号を発生するリセット制御デバイス，８３４はカード内の温度情報や電圧情報を含む監視情報が入力され，センサとして検出した情報を電源制御ＭＰＵ８３２に出力する監視制御デバイス，８３５は不揮発性メモリ，８３６はバックプレーン８４を通るＬＡＮ（図５の８１）と接続するネットワーク制御デバイス，８３７は情報処理や通信処理を行うＣＰＵ（チップセットを含む），８３８はネットワーク制御デバイス８３６と接続してファームウェアによりＣＰＵ８３７と連携したデータ処理機能を備え，デバイスリセット信号によりリセットされるモジュールである。
【０００６】
各カードのＯＢＰ８３０−０〜８３０−ｎは，−４８Ｖの電源を元に必要とされる複数の各電圧（５Ｖ，３．３Ｖ，２．５Ｖ，１．８Ｖ等）を生成し，対応するデバイス（ＭＰＵ８３２やモジュール８３８を含む）に供給する。電源制御ＭＰＵ８３２は，ＩＰＭＣ（ＰＩＣＭＧ3.0 （PCI Industrial Computer Manufactures Group3.0:PCI ベースの産業用組み込みボードシステムの推進団体：PCI はPeripheral Component Interconnect)規格のＩＰＭＩ(Intelligent Platform Management Interface) 制御により，オン／オフ制御を行う。また，電源制御ＭＰＵ８３２はリセット制御デバイス８３３を介して各デバイスのリセット制御を行う。
【０００７】
図７は従来のカード内の動作シーケンスである。図中，左側のＳ１〜Ｓ１４は電源制御ＭＰＵ（図６の８３２）主体のシーケンスであり，中央のＳ１５〜Ｓ２２はＣＰＵ（図６の８３７）主体のシーケンス，右側のＳ２４〜Ｓ２８はモジュール（図６の８３８）主体のシーケンスである。
【０００８】
最初に−４８Ｖの電源の投入をすると（図７のＳ１），監視制御用ＯＢＰ（図６の８３０−０）からの電源がオンとなり（図７のＳ２），電源制御ＭＰＵに電源が供給されることでリセット解除の状態となり（同Ｓ３），各デバイス用のＯＢＰに対して電源オンの指示が出される（同Ｓ４）。各ＯＢＰの電源電圧値を電圧制御ＭＰＵのＩＰＭＣ監視機能で実行し（図７のＳ１４），回路間を接続するバスに設けられたバススイッチ（図６では図示省略）を電源制御ＭＰＵの制御（ＢＵＳＳＷ制御で表示）によりオンにする（同Ｓ５）。これによりモジュール（図６の８３８）をリセット状態にし（図７のＳ２３），リセット制御デバイス（図６の８３３）をパワー・オン・リセットし（図７のＳ６），リセット制御デバイスはカードリセットを解除する（同Ｓ７）。ＣＰＵはこれにより，ＯＳを起動して，カードのファームウェア(firm)を起動し，カードリセット解除の指示を出す（図７のＳ１５〜Ｓ１７）。この指示はリセット制御デバイス（図６の８３３）に与えられると，そこからモジュール（図６の８３８）にモジュールリセット解除が出力され，モジュール内の初期化処理が実行され，モジュール内のファームウェア（firm) が起動する（図７のＳ２４〜Ｓ２６）。これにより，正常起動通知がＣＰＵに送られると，カード初期化が終了し，カード全体が正常起動する（同Ｓ１８，Ｓ１９）。
【０００９】
このようにして，電源投入によりカードが正常に起動すると，正常運用状態では各電源電圧値及びリセット要因について電源制御ＭＰＵにより監視が行われ（図７のＳ８），リセット要因または電源断要因が検出されると（同Ｓ９），ＣＰＵに対し電源切断又はリセット処理開始を通知する。ＣＰＵでは電源切断またはリセット処理を開始し（図７のＳ２０），電源切断またはリセット開始通知を発生し，モジュールに対し通知する（同Ｓ２１）。これによりモジュールは電源切断待ちまたはリセットされ（図７のＳ２８），ＣＰＵは電源切断またはリセット準備完了通知を電源制御ＭＰＵに送る（同Ｓ２２）。電源制御ＭＰＵはこのリセット準備完了通知を受け取ると，バススイッチ（図示省略）をオフにする制御（ＢＵＳＳＷ制御）を行い（図７のＳ１０），各電源（ＯＢＰ）を予め決められた順にオフとする指示を出し（同Ｓ１１），ＭＰＵ以外の電源断が完了すると（同Ｓ１２），電源切断（−４８Ｖオフ）の制御を行う（同Ｓ１３）。なお，不揮発性メモリ（図６の８３５）はＣＰＵ８３７の制御で使用するデータを保持し，カードリセット動作実行中や電源断の動作時には他デバイスからアクセスされない。
【００１０】
従来の複数の計算機が接続される複合計算機システムにおいてバックアップ元記憶装置及びバックアップ先記憶装置に通信回線を介して接続した構成において，ホスト計算機からの要求に応じてバックアップ対象データの重要度及び当該データを保持する記憶装置の信頼度を基に，バックアップスケジュール表を作成及び編集し，このバックアップスケジュール表記憶手段を有するバックアップ装置を備え，このバックアップスケジュール表のスケジュールに従って適切な頻度でバックアップ処理を実行する技術が知られている（特許文献１参照）。
【特許文献１】特開２００２−２９７４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のボードに搭載されるボードの制御は上記図６，図７に示すように，組み込みソフトウェア（ファームウェア）が，ハード設計の割り込みによるリセット要求または上位装置からのリセット要求をファームウェア内に保持し，制御を実行していたが，その際実行中のデータの保存に関してはリセット処理が優先されるため考慮されず，破棄されていた。そのため，リセットまたは電源断の制御が実行された時にどこまで正常であったかの解析が困難であり，システムの信頼性を低下させるという問題があった。
【００１２】
また，データの有効性の確認が困難となり再送等をせざるを得なくなり，その分のコストが結果的に利用者が負担することになるという問題があった。
【００１３】
一方上記特許文献１の技術は，計算機システムの記憶装置のバックアップに関する技術であり，情報処理システムを構成する複数のボード（カード）のＯＢＰのリセットまたは電源断の要因が発生した場合の問題に対応することはできない。
【００１４】
本発明はリセット要因の発生または電源異常時の切断要求が発生しても，最大限のデータ保存を可能とするオンボード電源を備えたボード及びボードのリセット制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
図１は本発明の原理構成を示す図である。図中，１はボード（カード），１０はボード１内の電源制御及びリセットの制御処理を行う制御部，１０ａは電源のリセット動作及び電源状態を監視して制御を行う電源制御部，１０ｂは保護有効性（有効・無効）と優先順位を含むデータ保護情報が設定されるデータ保護情報設定部，１０ｃは上位装置からのリセット要求やボード内のハードウェア等から発生するリセット要因に基づいて発生するリセット要求を受け取るリセット要求受信部，１０ｄはリセット要求に対して設定されたデータ保護情報に基づいて保護の要否等の対応を判定するリセット要求対応判定部，１０ｅは保護すべきデータの保存先を判定する保存先判定部，１０ｆは不揮発性メモリやユーザインタフェースへ保護データを保存する制御を行う保護データ保存部，１０ｇは保護すべきデータを記憶する不揮発性メモリ，１０ｈは表示機能や記憶機能を備えるユーザ装置３と接続するためのユーザインタフェース（ＩＦ）部である。２は上位装置，２ａは上位装置２と各ボードと通信を行うための通信インタフェース（ＩＦ），２ｂはデータ保護情報指示部，３はユーザ装置である。
【００１６】
この原理構成では，複数の電圧を発生する複数のオンボード電源の構成やボード１が備える情報処理（サーバまたは通信制御等）を行う処理装置は図示省略されている。また，ボード１は１つだけ示すが，実際には上位装置２に対して複数のボード１が接続されている。
【００１７】
ボード１に対して基本の電源（−４８Ｖ）が投入されると，制御部１０の電源制御部１０ａは従来と同様の構成（図１では図示省略）により複数種類の異なる電圧を発生するよう各オンボード電源（図示省略）に指示が出力され，各電源電圧の出力を監視して，電源制御部１０ａがリセットと初期化を行ってオンボード電源が正常に起動すると，上位装置２にその状態（正常起動完了）が通知される。これにより，上位装置２は，データ保護をするか（有効），データ保護をしない（無効）かを指定するデータ保護有効性と，データ保護有効の場合に，複数存在するデータの中で保護の優先順位を表す情報とを含むデータ保護情報をデータ保護情報指示部２ｂからボード１の制御部１０に出力する。この情報はボード１の制御部１０内のデータ保護情報設定部１０ｂに設定される。
【００１８】
この後の通常運用中に，リセット要求が上位装置２の通信インタフェース２ａまたはボード１内の電源制御部１０ａによる監視機能で異常を検出することによるリセット要因に基づいて発生すると，リセット要求がリセット要求受信部１０ｃで受信される。リセット要求受信部１０ｃはリセット要求をリセット要求対応判定部１０ｄに供給すると，リセット要求対応判定部１０ｄは上記データ保護情報設定部１０ｂに設定された内容（保護有効性と優先順位）について判断することで，保護が有効である場合は優先順位で指定されたデータについての保護を実行し，その際に保存先判定部１０ｅにおいて保存すべきデータ量（長）を識別し，不揮発性メモリ１０ｇに格納できる程度であれば，不揮発性メモリ１０ｇを保存先とする判断をして，保護データ保存部１０ｆを駆動して不揮発性メモリ１０ｇへ保護対象データ（処理装置等が保持するデータ等）を保存する。また，不揮発性メモリ１０ｇの容量が，保護データを蓄積するのには不足する場合は保護データ保存部１０ｆはユーザＩＦ部１０ｈを用いてユーザ装置３に対象データを転送し，ユーザ装置３の表示部に表示したり，ユーザ装置３内の記憶手段に保存する。なお，不揮発性メモリ１０ｇへの保存と同時にユーザＩＦ部１０ｈへの転送を同時に行ってもよい。また，不揮発性メモリ１０ｇに記憶された内容は，読み出してユーザＩＦ部１０ｈを介してユーザ装置３に転送することができる。
【００１９】
保護データの保存（ユーザ装置への出力を含む）の後に，電源制御部１０ａによる電源切断のシーケンスが実行される。
【００２０】
上記の動作では，上位装置２は，データ保護有効性とデータ保護有効の場合に，優先順位を表す情報とを含むデータ保護情報とを出力しているが，このデータ保護情報の中に保護データの保存先を含めるようにして，上位装置２から保存先を指定可能にすることができる。その場合，リセット要求が発生した時に保護データをデータ保護情報設定部１０ｂの設定内容を取り出して保存先判定部１０ｅで設定された保存先を識別して，保護データを保存することになる。
【発明の効果】
【００２１】
本発明によればＯＢＰを搭載したボードにリセット要因の発生または電源異常時の切断要求が発生しても，最大限のデータ保存を可能とすることができる。また，データの保存先として不揮発性メモリへの保存及びユーザインタフェース部を介したユーザ装置への表示（及び／または保存）という２つのルートを持つことによりデータの保存率または確保率を高めることにより，システムの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
図２は実施例の基本構成を示す。図中，１はボード（カード），１００はカード内の制御ＣＰＵ，１１０は不揮発性メモリ，１２０は電源制御ＭＰＵ，２は上位装置，３はＬＡＮまたはＲＳ２３２Ｃによりボード１と接続されたパーソナルコンピュータ（ＰＣ）等のユーザ装置である。
【００２３】
図２の構成では，ボード１内に電源制御を行うＭＰＵ１２０と，ボードが備える情報処理機能（例えば，サーバ機能や移動通信の基地局機能等）を実行する制御ＣＰＵ１００とを備える。
【００２４】
制御ＣＰＵ１００内の１０１〜１０７は制御ＣＰＵ１００により実行されるファームウェアであり，１０１はデータ保護情報設定部（図１の１０ｂに対応），１０２はリセット要求対応判定部（図１の１０ｄに対応），１０３は保存先判断部（図１の１０ｅに対応），１０４はリセット要因データ要求受信部，１０５はリセット要求受信部（図１の１０ｃに対応），１０６は保護データ情報保存処理部（図１の１０ｆに対応），１０７はデータ表示及び記録のためのユーザインタフェース（ＩＦ）（図１の１０ｈに対応）である。また，電源制御ＭＰＵ１２０内の１２１〜１２４は電源制御ＭＰＵ１２０により実行されるファームウェアであり，１２１はデータ受信部，１２２はユーザインタフェース（ＩＦ），１２３はデータ格納先情報・保存可否情報受信部，１２４はリセット動作・電源制御部，１２５は保護情報受信部である。上位装置２内の２０はデータ保護を有効にするか否の情報と，保護を行うデータの優先情報を表す保護優先指示部，２１は保護優先情報がビット列により指示されるが，各ビット位置を定義するテーブルである保護優先テーブル情報保持部，２２は当該上位装置から下位装置（各ボード）へのリセット要求を発生するリセット要求部，２３は下位装置（各ボード）と通信を行う下位装置通信ＩＦである。図２には複数のＯＢＰ（オンボード電源）の回路が従来例（上記図６）と同様に備えられているが図示省略されている。
【００２５】
図３は実施例の処理フローであり，図２の上位装置２のファームウェア，制御ＣＰＵ１００のファームウェア，電源制御ＭＰＵ１２０のファームウェア及び不揮発性メモリ１１０の各部における相互の処理を示す。
【００２６】
システム起動時に，上位装置２の保護優先指示部２０から保護情報（フラグとして表す）及び保護優先テーブル情報保持部２１のテーブルの内容を下位装置通信ＩＦ２３を通ってボード１に供給すると，ボード１のデータ保護情報設定部１０１に設定され，更に保護情報がデータ保護情報設定部１０１から電源制御ＭＰＵ１２０に供給され，その中の保護情報受信部１２５でフラグが受信されて格納される（図２のａ，ｂ，ｃ）。また，保護優先テーブル情報保持部２１のテーブル情報は，ボード１の制御ＣＰＵ１００の中のリセット要求対応判定部１０２に送られて格納される（図３のＳ１，Ｓ２０）。
【００２７】
この後，上位装置２のリセット要求部２２からのリセット要求が発生して，制御ＣＰＵ１００のリセット要求受信部１０５で受信し，リセット要求受信部１０５からリセット要求対応判定部１０２へ入力すると（図２のｄ，ｅ，ｆ），リセット要求受信が電源制御ＭＰＵ１２０のリセット動作・電源制御部１２４に供給されると（図２のｇ），データ要求を制御ＣＰＵ１００に送信する（図２のｈ，図３のＳ２）。また，リセット要因がボード１内で発生すると，電源制御ＭＰＵ１２０のリセット動作・電源制御部１２４で検出し（図２のｉ），リセット要因データ要求を制御ＣＰＵ１００に送信し（図３のＳ２），更にリセット要求対応判定部１０２へ送信される（図２のｊ，ｋ）。
【００２８】
リセット要求対応判定部１０２は，リセット要因に対して，データ保護情報設定部１０１に設定された内容を照合し，データ保護が「有効」であるか判別し（図３のＳ３），有効でない時（無効の時）は，電源切断／リセットシーケンスに移行し，データを破棄する処理に移行する（図３のＳ１３）。図３のＳ３で保護が「有効」に設定されている場合，データの優先順位（プライオリティ）をチェックし（図３のＳ４），判別されたプライオリティ♯１，……，プライオリティ♯ｎに応じて，対応した対象データサイズを算出する（図３のＳ５）。この場合，データを保持するメモリ上の先頭アドレスと終端アドレスからデータのサイズを算出できる。また，優先順位ｎ（♯ｎ）の場合，ハード破壊回避優先（データ長が長い場合等）の時は，電源断／リセットシーケンスに移行する（図３のＳ６）。データのサイズが求められると，保存先判断部１０３で保存先を判断し（図２のｌ），データサイズが不揮発性メモリのサイズ内か判別し（図３のＳ７），サイズ内の場合は不揮発性メモリ（図２の１１０）に保護データ情報保存処理部１０６によりデータ保存処理を実行させ（図２のｍ，ｎ，図３のＳ８），対象データのアドレス，サイズを電源制御ＭＰＵ１２０に通知する（図２のｏ，図３のＳ９）。
【００２９】
この後，ユーザインタフェース（図２の１０７）にも出力するか判断し（図３のＳ１０），ユーザインタフェースにも出力するよう設定されている場合は保護データ（対象データ）をユーザインタフェースに出力し（図２のｒ），設定されてない場合は電源切断／リセットシーケンスに移行する（図３のＳ１１）。また，上記ステップＳ７においてデータサイズが不揮発性メモリサイズを越えると判別された場合または，ユーザインタフェースを使用する指示が上位装置からのデータ保護設定情報により指定されていると，ユーザインタフェースにデータを出力する（図２のｒ，図３のＳ１２）。
【００３０】
電源制御ＭＰＵ１２０は，制御ＣＰＵ１００から対象データのアドレスとサイズの通知を取得すると（図３のＳ２２），不揮発性メモリ１１０よりデータを読み出し（図２のｐ，図３のＳ２３），データ受信部（図２の１２１）で受信するとユーザインタフェースに出力するか判別し（同Ｓ２４），ユーザインタフェースへ出力するよう設定されている場合はユーザインタフェース（図２の１２２）へ読み出しデータを出力し（図２のｑ，図３のＳ２５），そうでない場合は，電源制御ＭＰＵ１２０は電源切断／リセットシーケンスに移行する（同Ｓ２６）。ユーザインタフェースに出力されたデータは，ユーザ端末（図２の３）に出力されて表示または記録される。
【００３１】
なお，データ保護情報設定部により設定されるデータ保存最優先，対象データとしては，制御ＣＰＵにおいて処理される各種のデータであり，例えば，ボードが移動通信のための無線基地局の制御処理を行う場合，「課金情報」を対象データとすることができる。
【００３２】
図４は本発明によるボード上の電源投入，通常運用，リセット時の動作シーケンスの例を示す。図４の動作シーケンスは，上記図２と同様の構成，すなわち上位装置２，電源制御ＭＰＵ１２０，制御ＣＰＵ１００及びモジュール（図２では図示省略され，図６の８３８に対応）の各部により構成されたシステムにおいて実行され，図４にはその左側から上位装置主体，電源制御ＭＰＵ主体，制御ＣＰＵ主体及びモジュール主体のフローが示されている。
【００３３】
図４の処理を概説すると，電源制御ＭＰＵにおいて−４８Ｖをオンにして電源投入が行われ（図４のＳ１），ＤＣ／ＤＣ変換により３．３Ｖが発生すると（同Ｓ２），電源制御ＭＰＵが起動してリセットが解除され（同Ｓ３），各電源のオンが指示される（同Ｓ４）。この後，電源投入によりカードが正常に起動して電源制御ＭＰＵにより電圧等の監視を開始する処理（図４のＳ８）までは，上記図７のＳ１〜Ｓ８と同様であり説明を省略する。また，ステップＳ７により，制御ＣＰＵにおける，ＯＳ起動（図４のＳ１０），カードファームウェア起動（同Ｓ１１），…，カード全体正常起動（同Ｓ１４）までの処理は，上記図７のステップＳ１５〜Ｓ１９の各処理内容と全く同じであり，モジュールにおける図４のステップＳ１５〜Ｓ１８の各処理内容は上記図７のステップＳ２４〜Ｓ２７の各処理と同じであるため説明を省略する。また，図４の制御ＣＰＵにおけるステップＳ１３でのカード初期化が実行された時に上位装置へ正常起動完了の通知が送られると，上位装置でその通知が受信されて，ボードは通常運用状態となる（図４のＳ２０）。この後，本発明による処理が実行される。
【００３４】
すなわち，上位装置からデータ保護設定通知が制御ＣＰＵに送られると（図４のＳ２１），これが制御ＣＰＵで受信され（同Ｓ２２），データ保護が設定され，電源制御ＭＰＵに対して送信する（同Ｓ２３）。これを受けた電源制御ＭＰＵではデータ保護の中の有効性が設定されていると保護フラグを設定する（図４のＳ２４）。この状態でボードにおいて通常運用が実行される。
【００３５】
通常運用中に，電源制御ＭＰＵにおいてリセット要因または電源断要因が検出されると（図４のＳ２５），保護有効時（保護フラグが設定されている時）のデータ要求を制御ＣＰＵに送る（同Ｓ２６）。これを受けた制御ＣＰＵは保護データを保存することを判断し（図４のＳ２７），外部メモリである不揮発性メモリへＤＭＡ転送する動作を開始し（図４のＳ２８），転送開始を電源制御ＭＰＵに通知する。この後，制御ＣＰＵが不揮発性メモリに記憶した保護データを読み出すと，電源制御ＭＰＵでその保護データの受信を開始する（図４のＳ３１）。制御ＣＰＵで保護データのＤＭＡ転送が終了すると（図４のＳ２９），転送終了通知が電源制御ＭＰＵに送られる。この不揮発メモリに保護データが転送されている時，ユーザインタフェースに保護データを出力することができる（図４のＳ３０）。この不揮発性メモリに保護データの転送が開始すると，転送開始通知が電源制御ＭＰＵに送られ，電源制御ＭＰＵで不揮発メモリから保護データの受信を開始し（図４のＳ３１），制御ＣＰＵで保護データのＤＭＡ転送が終了して，電源制御ＭＰＵに転送終了通知が送られてくると，保護データの受信を終了し（同Ｓ３２），ユーザインタフェースに保護データを出力することができる（図４のＳ３３）。これらの受信された保護データは電源制御ＭＰＵからからユーザインタフェースを介してユーザ端末に供給される。
【００３６】
電源制御ＭＰＵでは，転送終了通知を受け取ると，不揮発性メモリからの保護データの受信を終了するが（同Ｓ３２），これらの受信された保護データは電源制御ＭＰＵからユーザインタフェースへ出力される（同Ｓ３３）。
【００３７】
保護データの出力の後，電源切断又はリセット処理開始が電源制御ＭＰＵから制御ＣＰＵに送られると，従来のボードにおける処理（図７のＳ２０〜Ｓ２２，Ｓ２８，及びＳ１０〜Ｓ１３）と同様の，制御ＣＰＵの処理（図４のＳ３４〜Ｓ３６），モジュールの処理（同Ｓ３７）及び電源制御ＭＰＵの処理（同Ｓ３８〜Ｓ４１）が実行される。
【００３８】
図４の動作シーケンスは，上位装置からボードの電源制御ＭＰＵに対して通知されたデータ保護設定（データ保護有効・無効及び保護すべきデータの優先順位）の内容が，「データ保護有効」に設定されている場合であるが，「データ保護無効」に設定されている場合を説明する。その場合，図４の制御ＣＰＵにおけるステップＳ２１で「データ保護設定」を上位装置から受信して，「データ保護無効」が設定された場合，その後電源制御ＭＰＵのステップＳ２５において，「リセット要因または電源断要因検出」が発生するとリセット要因通知が制御ＣＰＵへ通知される。これを受けた制御ＣＰＵは，データ保護無効が設定されているので，保護データ保存判断が不要と判断され，データ保存不要の通知が電源制御ＭＰＵに通知される。この場合，電源制御ＭＰＵは電源切断又はリセット処理開始通知を制御ＣＰＵに通知し，上記図４のステップＳ３４以降の処理と同様の処理が実行される。
【図面の簡単な説明】
【００３９】
【図１】本発明の原理構成を示す図である。
【図２】実施例の基本構成を示す図である。
【図３】実施例の処理フローを示す図である。
【図４】本発明によるボード上の電源投入，通常運用，リセット時の動作シーケンスを示す図である。
【図５】従来の複数ボードを備えるシステムの概略構成を示す図である。
【図６】シェルフに搭載したカードの構成例を示す図である。
【図７】従来のカード内の動作シーケンスを示す図である。
【符号の説明】
【００４０】
１          ボード（カード）
１０        制御部
１０ａ      電源制御部
１０ｂ      データ保護情報設定部
１０ｃ      リセット要求受信部
１０ｄ      リセット要求対応判定部
１０ｅ      保存先判定部
１０ｆ      保護データ保存部
１０ｇ      不揮発性メモリ
１０ｈ      ユーザインタフェース（ＩＦ）部
２          上位装置
２ａ        通信インタフェース（ＩＦ）
２ｂ        データ保護情報指示部
３          ユーザ装置
【図１】
2007323103.tif 000003
【図２】
2007323103.tif 000004
【図３】
2007323103.tif 000005
【図４】
2007323103.tif 000006
【図５】
2007323103.tif 000007
【図６】
2007323103.tif 000008
【図７】
2007323103.tif 000009