(57)【要約】【課題】ＳＢＳＩ法において第１半導体層及び第２半導体層の膜形成の所要時間を短縮できるようにした半導体装置の製造方法を提供する。【解決手段】単結晶の半導体基板１の表面領域２上にアモルファス又は多結晶構造の第１半導体層１１を形成する工程と、第１半導体層１１上にアモルファス又は多結晶構造の第２半導体層１２を形成する工程と、第２半導体層１２上から半導体基板１の表面領域２に向けてＳｉ又はＡｒをイオン注入して、半導体基板１の表面領域２と、第１半導体層１１及び第２半導体層１２をアモルファス化する工程と、イオン注入によるアモルファス化を行った後で半導体基板１に熱処理を施して、半導体基板１の表面領域２と、第１半導体層１１及び第２半導体層１２を単結晶化する工程と、を含む。【選択図】図１
2007299976.tif 000002
【特許請求の範囲】
【請求項１】
単結晶の半導体基板の表面領域上にアモルファス又は多結晶構造の第１半導体層を形成
する工程と、
前記第１半導体層上にアモルファス又は多結晶構造の第２半導体層を形成する工程と、
前記第２半導体層上から前記半導体基板の前記表面領域に向けて所定の不純物をイオン
注入して、前記半導体基板の前記表面領域と前記第１半導体層及び前記第２半導体層をア
モルファス化する工程と、
前記イオン注入によるアモルファス化を行った後で前記半導体基板に熱処理を施して、
前記半導体基板の前記表面領域と前記第１半導体層及び前記第２半導体層を単結晶化する
工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
単結晶の半導体基板の表面領域上にアモルファス又は多結晶構造の第１半導体層を形成
する工程と、
前記第１半導体層上から前記半導体基板の前記表面領域に向けて所定の不純物をイオン
注入して、前記半導体基板の前記表面領域と前記第１半導体層とをアモルファス化する工
程と、
前記イオン注入によるアモルファス化を行った後で、当該第１半導体層上にアモルファ
ス構造の第２半導体層を形成する工程と、
前記第２半導体層を形成した後で前記半導体基板に熱処理を施して、前記半導体基板の
前記表面領域と前記第１半導体層及び前記第２半導体層を単結晶化する工程と、を含むこ
とを特徴とする半導体装置の製造方法。
【請求項３】
単結晶の半導体基板に所定の不純物をイオン注入して当該半導体基板の表面領域をアモ
ルファス化する工程と、
前記イオン注入によるアモルファス化を行った後で、前記半導体基板の前記表面領域上
にアモルファス構造の第１半導体層を形成する工程と、
前記第１半導体層上にアモルファス構造の第２半導体層を形成する工程と、
前記第２半導体層を形成した後で前記半導体基板に熱処理を施して、前記半導体基板の
前記表面領域と前記第１半導体層及び前記第２半導体層を単結晶化する工程と、を含むこ
とを特徴とする半導体装置の製造方法。
【請求項４】
前記第１半導体層を形成する前に、前記半導体基板上に絶縁膜パターンを形成して当該
絶縁膜パターン下から該半導体基板の前記表面領域を選択的に露出させる工程、を含むこ
とを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
請求項１から請求項４の何れか一項に記載された半導体装置の製造方法を行って、前記
第１半導体層と前記第２半導体層とを単結晶化する工程と、
前記第１半導体層と前記第２半導体とを単結晶化した後で、当該第２半導体層及び該第
１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で前記第２半導体層下から前記第１半導体層を露出させる第２
溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング
条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導
体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方
法。
【請求項６】
前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層はシ
リコン（Ｓｉ）であることを特徴とする請求項１から請求項５の何れか一項に記載の半導
体装置の製造方法。
【請求項７】
前記イオン注入に用いられる前記不純物は、Ｓｉ、ＧｅあるいはＡｒであることを特徴と
する請求項１から請求項６記載の半導体装置の製造方法。
【請求項８】
単結晶の半導体基板の表面領域上にアモルファス又は多結晶構造の第１半導体層を形成
する工程と、
前記第１半導体層上にアモルファス又は多結晶構造の第２半導体層を形成する工程と、
前記第２半導体層上にアモルファス又は多結晶構造の第３半導体層を形成する工程と、
前記第３半導体層上にアモルファス又は多結晶構造の第４半導体層を形成する工程と、
前記第４半導体層上から前記半導体基板の前記表面領域に向けて所定の不純物をイオン
注入して、前記半導体基板の前記表面領域と、前記第１半導体層と、前記第２半導体層と
、前記第３半導体層及び前記第４半導体層をアモルファス化する工程と、
前記イオン注入によるアモルファス化を行った後で、前記半導体基板に熱処理を施して
、前記半導体基板の前記表面領域と、前記第１半導体層と、前記第２半導体層と、前記第
３半導体層及び前記第４半導体層を単結晶化する工程と、
前記熱処理による単結晶化を行った後で、前記第４半導体層と、前記第３半導体層と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を
形成する工程と、
前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝内に形成する工
程と、
前記支持体を形成した後で前記第４半導体層下から前記第３半導体層を露出させると共
に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層
の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体
層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導
体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間
に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形
成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＢＳＩ法において第１半導体層及び
第２半導体層の膜形成の所要時間を短縮できるようにした技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。ＳＯＩ構造の形成方法としては、例えば、Ｓｉ基板にＳｉＧｅ／Ｓｉをエピタキシャ
ル成長し、次にＳｉＧｅ層を選択的にエッチング除去して空洞部を形成し、その後、この
空洞部内を絶縁膜で埋め込むことによって、Ｓｉ基板上にＳＯＩ構造を構築する方法があ
る。このような方法はＳＢＳＩ法と呼ばれており、例えば特許文献１、非特許文献１にそ
れぞれ開示されている。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＳＢＳＩ法では、ＳｉＧｅ／Ｓｉをエピタキシャル成長法で形成していた。しか
しながら、エピタキシャル成長では、表面の原子の動きが自由で大きくなるため、Ｓｉ上
のＳｉＧｅヘテロ結晶エピタキシャル成長初期には、格子定数の違いから生じる歪を開放
する過程での結晶欠陥が発生し易く、エピタキシャル成長の温度を全体的に低く抑え、原
子の動きを止めることにより結晶欠陥の発生を抑える必要があった。ここで、ＳｉＧｅ／
Ｓｉのエピタキシャル成長を低温で行うとその成膜速度が低下する。このため、エピタキ
シャル成長に長時間を要し、プロセスコストの増大を招いていた。
【０００４】
さらに、Ｓｉのエピタキシャル成長温度はＳｉＧｅに比べて高い。ＳｉＧｅとＳｉとに
それぞれ結晶欠陥を発生させないようにするためには、ＳｉＧｅ上の少なくとも数原子層
のＳｉのエピタキシャル成長温度をさらに下げて、その値をＳｉＧｅのエピタキシャル成
長温度に合わせる必要があった。このため、Ｓｉのエピタキシャル成長に長時間を費やす
こととなり、プロセスコストがさらに増大してしまうという問題があった。
【０００５】
そこで、この発明はこのような事情に鑑みてなされたものであって、ＳＢＳＩ法におい
て第１半導体層及び第２半導体層の膜形成の所要時間を短縮できるようにした半導体装置
の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、単結晶の半
導体基板の表面領域上にアモルファス又は多結晶構造の第１半導体層を形成する工程と、
前記第１半導体層上にアモルファス又は多結晶構造の第２半導体層を形成する工程と、前
記第２半導体層上から前記半導体基板の前記表面領域に向けて所定の不純物をイオン注入
して、前記半導体基板の前記表面領域と前記第１半導体層及び前記第２半導体層をアモル
ファス化する工程と、前記イオン注入によるアモルファス化を行った後で前記半導体基板
に熱処理を施して、前記半導体基板の前記表面領域と前記第１半導体層及び前記第２半導
体層を単結晶化する工程と、を含むことを特徴とするものである。
【０００７】
このような構成であれば、ＳＢＳＩ法において第１半導体層と第２半導体層とをそれぞ
れエピタキシャル成長ではなく、ＣＶＤ処理で形成することができるので、膜形成の所要
時間を短縮することができる。さらに、熱処理により固相成長し第1半導体層と第２半導
体層が単結晶化する際には、固相成長している単結晶表面（すなわち、単結晶とアモルフ
ァス界面）の原子は、上層がアモルファス層で押さえられているため、最表面の原子のよ
うに自由な動きができない。このため、最表面でのＳｉＧｅやＳｉのエピタキシャル成長
に比べて高温の熱処理を行っても、本製造方法では結晶欠陥がほとんど発生しない。従っ
て、単結晶からなる第１、２半導体の積層を短時間で形成できる。
【０００８】
〔発明２〕  発明２の半導体装置の製造方法は、単結晶の半導体基板の表面領域上にアモ
ルファス又は多結晶構造の第１半導体層を形成する工程と、前記第１半導体層上から前記
半導体基板の前記表面領域に向けて所定の不純物をイオン注入して、前記半導体基板の前
記表面領域と前記第１半導体層とをアモルファス化する工程と、前記イオン注入によるア
モルファス化を行った後で、当該第１半導体層上にアモルファス構造の第２半導体層を形
成する工程と、前記第２半導体層を形成した後で前記半導体基板に熱処理を施して、前記
半導体基板の前記表面領域と前記第１半導体層及び前記第２半導体層を単結晶化する工程
と、を含むことを特徴とするものである。
【０００９】
このような構成であれば、ＳＢＳＩ法において第１半導体層と第２半導体層とをそれぞ
れエピタキシャル成長ではなく、ＣＶＤ処理で形成することができるので、膜形成の所要
時間を短縮することができる。さらに、熱処理により固相成長し第1半導体層と第２半導
体層が単結晶化する際には、固相成長している単結晶表面（すなわち、単結晶とアモルフ
ァス界面）の原子は、上層がアモルファス層で押さえられているため、最表面の原子のよ
うに自由な動きができない。このため、最表面でのＳｉＧｅやＳｉのエピタキシャル成長
に比べて高温の熱処理を行っても、本製造方法では結晶欠陥がほとんど発生しない。従っ
て、単結晶からなる第１、２半導体の積層を短時間で形成できる。
【００１０】
〔発明３〕  発明３の半導体装置の製造方法は、単結晶の半導体基板に所定の不純物をイ
オン注入して当該半導体基板の表面領域をアモルファス化する工程と、前記イオン注入に
よるアモルファス化を行った後で、前記半導体基板の前記表面領域上にアモルファス構造
の第１半導体層を形成する工程と、前記第１半導体層上にアモルファス構造の第２半導体
層を形成する工程と、前記第２半導体層を形成した後で前記半導体基板に熱処理を施して
、前記半導体基板の前記表面領域と前記第１半導体層及び前記第２半導体層を単結晶化す
る工程と、を含むことを特徴とするものである。
このような構成であれば、ＳＢＳＩ法において第１半導体層と第２半導体層とをそれぞ
れエピタキシャル成長ではなく、ＣＶＤ処理で形成することができるので、膜形成の所要
時間を短縮することができる。
【００１１】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装
置の製造方法において、前記第１半導体層を形成する前に、前記半導体基板上に絶縁膜パ
ターンを形成して当該絶縁膜パターン下から該半導体基板の前記表面領域を選択的に露出
させる工程、を含むことを特徴とするものである。
このような構成であれば、絶縁膜パターン上には多結晶構造の第１半導体層及び第２半
導体層が形成され、表面領域のうちの絶縁膜パターン下から露出した領域には単結晶構造
の第１半導体層及び第２半導体層が形成される。つまり、半導体基板上に単結晶構造の第
１半導体層と第２半導体層とからなる積層構造を選択的に形成することができる。
【００１２】
〔発明５〕  発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装
置の製造方法を行って、前記第１半導体層と前記第２半導体層とを単結晶化する工程と、
前記第１半導体層と前記第２半導体とを単結晶化した後で、当該第２半導体層及び該第１
半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導
体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で前記
第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半
導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記
第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記
第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と
、を含むことを特徴とするものである。
【００１３】
ここで、第１半導体層がシリコンゲルマニウム（ＳｉＧｅ）で、第２半導体層がシリコ
ン（Ｓｉ）の場合、「特定のエッチング条件」としては、例えばフッ硝酸を用いたウエッ
トエッチングが挙げられる。
発明５の半導体装置の製造方法によれば、ＳＢＳＩ法において第１半導体層と第２半導
体層とをそれぞれエピタキシャル成長ではなく、ＣＶＤ処理で形成することができるので
、膜形成の所要時間を短縮することができる。従って、半導体基板と、絶縁層と、単結晶
の第２半導体層とからなるＳＯＩ構造をより効率良く、より低コストで形成することがで
きる。
【００１４】
〔発明６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装
置の製造方法において、前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、
前記第２半導体層はシリコン（Ｓｉ）であることを特徴とするものである。
このような構成であれば、ＳＢＳＩ法においてＳｉＧｅ層とＳｉ層とをそれぞれエピタ
キシャル成長ではなく、ＣＶＤ処理で形成することができるので、膜形成の所要時間を短
縮することができる。従って、半導体基板と、絶縁層と、単結晶のＳｉ層とからなるＳＯ
Ｉ構造をより効率良く、より低コストで形成することができる。
【００１５】
〔発明７〕  発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装
置の製造方法において、前記イオン注入に用いられる前記不純物は、Ｓｉ、Ｇｅあるいは
Ａｒであることを特徴とするものである。
【００１６】
〔発明８〕  発明８の半導体装置の製造方法は、単結晶の半導体基板の表面領域上にアモ
ルファス又は多結晶構造の第１半導体層を形成する工程と、前記第１半導体層上にアモル
ファス又は多結晶構造の第２半導体層を形成する工程と、前記第２半導体層上にアモルフ
ァス又は多結晶構造の第３半導体層を形成する工程と、前記第３半導体層上にアモルファ
ス又は多結晶構造の第４半導体層を形成する工程と、前記第４半導体層上から前記半導体
基板の前記表面領域に向けて所定の不純物をイオン注入して、前記半導体基板の前記表面
領域と、前記第１半導体層と、前記第２半導体層と、前記第３半導体層及び前記第４半導
体層をアモルファス化する工程と、前記イオン注入によるアモルファス化を行った後で、
前記半導体基板に熱処理を施して、前記半導体基板の前記表面領域と、前記第１半導体層
と、前記第２半導体層と、前記第３半導体層及び前記第４半導体層を単結晶化する工程と
、前記熱処理による単結晶化を行った後で、前記第４半導体層と、前記第３半導体層と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を
形成する工程と、前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝
内に形成する工程と、前記支持体を形成した後で前記第４半導体層下から前記第３半導体
層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を
形成する工程と、前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前
記第３半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して
前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板
と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４
半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成す
ると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とするも
のである。
【００１７】
ここで、第１半導体層及び第３半導体層がＳｉＧｅで、第２半導体層及び第４半導体層
がＳｉの場合、「特定のエッチング条件」としては、例えばフッ硝酸を用いたウエットエ
ッチングが挙げられる。
発明７の半導体装置の製造方法によれば、ＳＢＳＩ法において第１半導体層〜第４半導
体層をそれぞれエピタキシャル成長ではなく、ＣＶＤ処理で形成することができるので、
膜形成の所要時間を短縮することができる。従って、半導体基板と、第１絶縁層と、単結
晶の第２半導体層（第２半導体層は、バックゲート電極やダブルゲート電極として使用さ
れる。）と、第２絶縁層と、単結晶の第４半導体層とからなるＳＯＩ構造をより効率良く
、より低コストで形成することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜図１１（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示
す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）をＡ１−Ａ１´〜Ａ
１１−Ａ１１´線でそれぞれ切断したときの断面図、図１（ｃ）〜図１１（ｃ）は、図１
（ａ）〜図１１（ａ）をＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断したときの断
面図である。
【００１９】
図１（ａ）〜（ｃ）に示すように、まず始めに、単結晶の半導体基板１上に、アモルフ
ァス（即ち、非晶質）又は多結晶（即ち、ポリ）構造の第１半導体層１１と、アモルファ
ス又は多結晶構造の第２半導体層１２とを順次積層する。これら第１半導体層１１及び第
２半導体層１２は、例えばＣＶＤ処理で形成する。
第１半導体層１１は、半導体基板１及び第２半導体層１２よりもエッチングレート（即
ち、エッチング速度）が大きな材質を用いる。ここで、エッチングレートとは、図７（ａ
）〜（ｃ）に示す空洞部３７を形成する際の単位時間当たりのエッチング量のことである
。
【００２０】
図１（ａ）〜（ｃ）において、半導体基板１、第１半導体層１１及び第２半導体層１２
の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ
、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いるこ
とができる。例えば、半導体基板１の材質はＳｉであり、第１半導体層１１の材質はＳｉ
Ｇｅであり、第２半導体層１２の材質はＳｉである。第１半導体層１１及び第２半導体層
１２の膜厚は、例えば１〜２００ｎｍ程度とする。
【００２１】
次に、図１（ａ）〜（ｃ）に示すように、第２半導体層１２上から半導体基板１の表面
領域２に向けて所定の不純物（元素）をイオン注入して、半導体基板１の表面領域２と、
第１半導体層１１及び第２半導体層１２を全てアモルファス化する。
即ち、第１半導体層１１及び第２半導体層１２は、ＣＶＤ法によってアモルファス又は
多結晶構造に形成されている。これら各半導体層が多結晶である場合には、各半導体層は
イオン注入によってアモルファス化される。また、これら各半導体層がアモルファスであ
る場合には、各半導体層はイオン注入によってさらに細かくアモルファス化される。
【００２２】
また、半導体基板１の表面領域２と第１半導体層１１との界面にはネイティブオキサイ
ド（自然酸化膜）が残されている場合が考えられるが、このネイティブオキサイドもイオ
ン注入によってミキシングされる。さらに、半導体基板１の表面領域２にも所定の不純物
が到達するので、表面領域２の結晶構造も単結晶からアモルファスとなる。従って、注入
後のアモルファス層と単結晶層の界面は、半導体基板バルク中に形成でき、清浄な界面を
得ることができる。所定の不純物（元素）は、例えばシリコン（Ｓｉ）、ゲルマニウム（
Ｇｅ）又はアルゴン（Ａｒ）である。また、これら不純物のドーズ量は例えば１０15〜１
０16［ｃｍ-2］程度である。
【００２３】
このようなイオン注入によるアモルファス化を行った後で、半導体基板１に熱処理を施
して、半導体基板１の表面領域２と、第１半導体層１１及び第２半導体層１２を固層成長
により単結晶化する。ここで、固相成長とは、結晶成長用原料を液体又は気体状態にせず
、固体の状態を維持したままで結晶成長を行わせることをいう。アモルファス層と単結晶
層との界面（例えば、半導体基板１において、アモルファス化された表面領域２と、その
直下のアモルファス化されていない単結晶領域との界面）は固体中にあり、単結晶成長表
面がアモルファス層で抑えられていることにより、単結晶成長表面（即ち、アモルファス
／単結晶界面）でリラックスすることなく、単結晶を成長させることができる。すなわち
、結晶欠陥が無い、単結晶膜を形成できる。
【００２４】
なお、この熱処理は、例えば、ＡｒやＮ２などの不活性ガス雰囲気中で行うことが好ま
しい。また、半導体基板１の材質が単結晶Ｓｉで、第１半導体層１１の材質がＳｉＧｅで
、第２半導体層１２の材質がＳｉの場合には、熱処理温度を８００℃以下に設定すること
が好ましい。これにより、Ｇｅの拡散が無視でき、平坦なＳｉＧｅ／Ｓｉ界面を形成する
ことができる。
【００２５】
次に、図２（ａ）〜（ｃ）に示すように、第２半導体層１２の熱酸化により第２半導体
層１２の表面に下地酸化膜２１を形成する。そして、ＣＶＤなどの方法により、下地酸化
膜２１上の全面に酸化防止膜２３を形成する。酸化防止膜２３は、例えばシリコン窒化膜
である。酸化防止膜２３がシリコン窒化膜である場合には、第２半導体層１２の酸化防止
としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層
として機能させることもできる。
【００２６】
なお、ここでは、熱処理による単結晶化を行った後で下地酸化膜２１と酸化防止膜２３
を形成することについて説明したが、これら熱処理及び膜形成の順番はこれに限られるこ
とはない。例えば、アモルファス又は多結晶構造の第２半導体層１２上に下地酸化膜２１
と酸化防止膜２３とを形成した後で、熱処理による単結晶化を行ってもよい。このような
構成であっても、半導体基板１の表面領域と、第１半導体層１１及び第２半導体層１２を
全て単結晶化することが可能である。
【００２７】
次に、図３（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技
術を用いて、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半導体層１１
をパターニングすることにより、半導体基板１の表面を露出させる溝３１を形成する。な
お、溝３１を形成するエッチング工程では、半導体基板１の表面でエッチングを止めるよ
うにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成す
るようにしてもよい。また、溝３１の配置位置は第２半導体層１２における素子分離領域
の一部に対応させる。
【００２８】
次に、図４（ａ）〜（ｃ）に示すように、溝３１を介して第１半導体層１１をエッチン
グすることによって、溝３１の内壁に凹部３３を形成する。なお、半導体基板１及び第２
半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合、第１半導体層１１のエッチン
グ液として、例えばフッ硝酸（フッ酸、硝酸、水の混合液）を用いる。これにより、半導
体基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層１１を
削ることが可能となる。
【００２９】
次に、図５（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われる
ようにして溝３１内に埋め込まれた支持体４１を成膜する。ここで、支持体４１は、溝３
１内における第１半導体層１１及び第２半導体層１２の側壁にも成膜され、溝３１の内壁
に面した凹部３３は埋め込まれる。つまり、第２半導体層１２は、支持体４１によって、
その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体４１は
、第１半導体層１１が除去された時に第２半導体層１２を半導体基板１上で支持すること
ができる。
【００３０】
なお、基板全体を覆うように形成された支持体４１は、第２半導体層１２の撓み等を抑
制して、平坦性を保ったまま第２半導体層１２を支持する必要がある。そのため、その機
械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持
体４１の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
【００３１】
次に、図６（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技
術を用いて支持体４１、酸化防止膜２３、下地酸化膜２１、第２半導体層１２及び第１半
導体層１１をパターニングすることにより、半導体基板１の表面を露出させる溝３５を形
成する。なお、溝３５を形成するエッチング工程では、半導体基板１の表面でエッチング
を止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹
部を形成するようにしてもよい。また、溝３５の配置位置は第２半導体層１２における素
子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概
略直交する方向とする。
【００３２】
次に、図７（ａ）〜（ｃ）に示すように、溝３５を介してエッチングガスまたはエッチ
ング液を第１半導体層１１に接触させることにより、第１半導体層１１をエッチング除去
し、半導体基板１と第２半導体層１２との間に空洞部３７を形成する。
ここで、溝３１内には支持体４１が設けられているので、第１半導体層１１が除去され
た場合においても、第２半導体層１２を半導体基板１上で支持することが可能である。ま
た、溝３１とは別に溝３５が設けられていることにより、第２半導体層１２下の第１半導
体層１１にエッチングガスまたはエッチング液を接触させることが可能となる。このため
、第２半導体層１２の品質を損なうことなく、半導体基板１と第２半導体層１２との間に
空洞部３７を形成することが可能となる。
【００３３】
なお、半導体基板１及び第２半導体層１２がＳｉ、第１半導体層１１がＳｉＧｅの場合
、第１半導体層１１のエッチング液として例えばフッ硝酸を用いる。これにより、半導体
基板１及び第２半導体層１２のオーバーエッチングを抑制しつつ、第１半導体層１１を除
去することが可能となる。
【００３４】
次に、図８（ａ）〜（ｃ）に示すように、半導体基板１を熱酸化して、空洞部３７の少
なくとも壁面に絶縁膜４３を形成する。そして、図９（ａ）〜（ｃ）に示すように、ＣＶ
Ｄなどの方法により、基板全面に絶縁膜４５を成膜して溝内を埋め込む。この絶縁膜４５
の形成によって、絶縁膜４３による空洞部３７の埋め込みも補完される。なお、絶縁膜４
３の材質は、半導体基板１及び第２半導体層１２がＳｉの場合はシリコン酸化膜となる。
また、ＣＶＤなどの方法により成膜される絶縁膜４５の材質としては、例えば、シリコン
酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【００３５】
次に、基板全面を覆う絶縁膜を例えばＣＭＰにより平坦化して、酸化防止膜２３上から
絶縁膜４５を取り除く。上述したように、酸化防止膜２３がシリコン窒化膜である場合に
は、酸化防止膜２３がＣＭＰによる平坦化プロセスのストッパー層として機能する。次に
、酸化防止膜２３と下地酸化膜２１とをエッチングして除去する。酸化防止膜２３がシリ
コン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜２１
がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これに
より、図１０（ａ）〜（ｃ）に示すように、第２半導体層１２の表面が露出する。
【００３６】
次に、図１１（ａ）〜（ｃ）に示すように、第２半導体層１２の表面の熱酸化を行うこ
とにより、第２半導体層１２の表面にゲート絶縁膜５１を形成する。そして、ＣＶＤなど
の方法により、ゲート絶縁膜５１が形成された第２半導体層１２上に多結晶シリコン層を
形成する。さらに、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコ
ン層をパターニングすることにより、第２半導体層１２上にゲート電極５３を形成する。
【００３７】
次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１２
内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純
物導入層からなるＬＤＤ層を第２半導体層１２に形成する。そして、ＣＶＤなどの方法に
より、ＬＤＤ層が形成された第２半導体層１２上に絶縁層を形成し、ＲＩＥなどの異方性
エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５３の側壁にサイ
ドウォール５５を形成する。さらに、ゲート電極５３及びサイドウォール５５をマスクと
して、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１２内にイオン注入することにより、サ
イドウォール５５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層５７
及びドレイン層５８を第２半導体層１２に形成する。
【００３８】
このように、本発明の第１実施形態によれば、ＳＢＳＩ法において第１半導体層１１と
第２半導体層１２とをそれぞれエピタキシャル成長ではなく、ＣＶＤ処理で形成すること
ができるので、膜形成の所要時間を短縮することができる。従って、半導体基板１と、絶
縁膜４３と、単結晶の第２半導体層１２とからなるＳＯＩ構造をより効率良く、より低コ
ストで形成することができる。
【００３９】
即ち、本発明では、Ｓｉ基板（あるいは、絶縁層をパターニングしたＳｉ基板）表面に
、アモルファスあるいは多結晶ＳｉＧｅ薄膜をＣＶＤ処理で形成し、さらに、アモルファ
スあるいは多結晶ＳｉをＣＶＤ処理で形成する。次に、ＳｉあるいはＡｒのイオン注入を
行い、Ｓｉ基板表面までアモルファス化する。その後、熱処理により固相成長し、Ｓｉ基
板上に単結晶ＳｉＧｅと、単結晶Ｓｉとを形成している。
【００４０】
本発明によれば、ＳｉＧｅやＳｉはＣＶＤ処理で形成されるため、膜成長が早く、バッ
チ処理も可能となり、膜形成のスループットが著しく向上する。また、ＳｉＧｅ下層のＳ
ｉ基板表面のアモルファス化は、１０15−１０16のドーズ量で十分であり、単結晶ＳｉＧ
ｅと単結晶Ｓｉとを低コストで作成できる。また、固相成長についても、アモルファス層
と単結晶層界面は、（表面ではなく）固体中にあり、単結晶成長表面がアモルファス層で
抑えられていることにより、単結晶成長表面（アモルファス／単結晶界面）でリラックス
することなく、Ｓｉ基板／ＳｉＧｅ／Ｓｉの単結晶の積層が形成できる。また、８００℃
以下の熱処理では、Ｇｅの拡散をほとんど無視することができ、平坦なＳｉＧｅ／Ｓｉ界
面が形成できる。
【００４１】
（２）第２実施形態
図１２（ａ）〜図２３（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を
示す平面図、図１２（ｂ）〜図２３（ｂ）は、図１２（ａ）〜図２３（ａ）をＡ１２−Ａ
１２´〜Ａ２３−Ａ２３´線でそれぞれ切断したときの断面図、図１２（ｃ）〜図２３（
ｃ）は、図１２（ａ）〜図２３（ａ）をＢ１２−Ｂ１２´〜Ｂ２３−Ｂ２３´線でそれぞ
れ切断したときの断面図である。なお、図２３（ａ）では層間絶縁膜１６０の図示を省略
している。
【００４２】
図１２（ａ）〜（ｃ）に示すように、まず始めに、単結晶の半導体基板１０１上に、ア
モルファス又は多結晶構造の第１半導体層１１１と、アモルファス又は多結晶構造の第２
半導体層１１２とを順次積層する。次に、第２半導体層１１２上にアモルファス又は多結
晶構造の第３半導体層１１３と、アモルファス又は多結晶構造の第４半導体層１１４とを
順次積層する。これら第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１
３及び第４半導体層１１４は、例えばＣＶＤ処理で形成する。
【００４３】
第１半導体層１１１及び第３半導体層１１３は、半導体基板１０１、第２半導体層１１
２及び第４半導体層１１４よりもエッチングレート（即ち、エッチング速度）が大きな材
質を用いる。ここで、エッチングレートとは、図１８（ａ）〜（ｃ）に示す空洞部１３７
、１３８を形成する際の単位時間当たりのエッチング量のことである。
【００４４】
図１２（ａ）〜（ｃ）において、半導体基板１０１、第１半導体層１１１、第２半導体
層１１２、第３半導体層１１３及び第４半導体層１１４の材質としては、例えば、Ｓｉ、
Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたは
ＺｎＳｅなどの中から選択された組み合わせを用いることができる。例えば、半導体基板
１０１の材質はＳｉであり、第１半導体層１１１及び第３半導体層１１３の材質はＳｉＧ
ｅであり、第２半導体層１１２及び第４半導体層１１４の材質はＳｉである。第１半導体
層１１１、第２半導体層１１２、第３半導体層１１３及び第４半導体層１１４の膜厚は、
例えば１〜２００ｎｍ程度とする。
【００４５】
次に、図１２（ａ）〜（ｃ）に示すように、第４半導体層１１４上から半導体基板１０
１の表面領域１０２に向けて所定の不純物をイオン注入して、半導体基板１０１の表面領
域１０２と、第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３及び第
４半導体層１１４を全てアモルファス化する。
即ち、第１半導体層１１１と、第２半導体層１１２と、第３半導体層１１３及び第４半
導体層１１４は、ＣＶＤ法によってアモルファス又は多結晶構造に形成されている。これ
ら各半導体層が多結晶である場合には、各半導体層はイオン注入によってアモルファス化
される。また、これら各半導体層がアモルファスである場合には、各半導体層はイオン注
入によってさらに細かくアモルファス化される。
【００４６】
また、半導体基板１０１と第１半導体層１１１との界面にはネイティブオキサイド（自
然酸化膜）が残されている場合が考えられるが、このネイティブオキサイドもイオン注入
によってミキシングされる。さらに、半導体基板１０１の表面領域１０２にも所定の不純
物が到達するので、表面領域１０２の結晶構造も単結晶からアモルファスとなる。所定の
不純物は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はアルゴン（Ａｒ）である
。また、これら不純物のドーズ量は例えば１０15〜１０16［ｃｍ-2］程度である。
【００４７】
このようなイオン注入によるアモルファス化を行った後で、半導体基板１０１に熱処理
を施して、半導体基板１０１の表面領域１０２と、第１半導体層１１１と、第２半導体層
１１２と、第３半導体層１１３及び第４半導体層１１４を固層成長により単結晶化する。
この熱処理は、例えば、ＡｒやＮ２などの不活性ガス雰囲気中で行うことが好ましい。ま
た、半導体基板１０１の材質が単結晶Ｓｉで、第１半導体層１１１及び第３半導体層１１
３の材質がＳｉＧｅで、第２半導体層１１２及び第４半導体層１１４の材質がＳｉの場合
には、熱処理温度を８００℃以下に設定することが好ましい。これにより、Ｇｅの拡散が
無視でき、平坦なＳｉＧｅ／Ｓｉ界面を形成することができる。
【００４８】
次に、図１３（ａ）〜（ｃ）に示すように、第４半導体層１１４の熱酸化により第４半
導体層１１４の表面に下地酸化膜１２１を形成する。そして、ＣＶＤなどの方法により、
下地酸化膜１２１上の全面に酸化防止膜１２３を形成する。酸化防止膜１２３は、例えば
シリコン窒化膜である。酸化防止膜１２３がシリコン窒化膜である場合には、第４半導体
層１１４の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロ
セスのストッパー層として機能させることもできる。
【００４９】
なお、ここでは、熱処理による単結晶化を行った後で下地酸化膜１２１と酸化防止膜１
２３を形成することについて説明したが、これらの処理の順番はこれに限られることはな
い。例えば、アモルファス又は多結晶構造の第４半導体層１１４上に下地酸化膜１２１と
酸化防止膜１２３とを形成した後で、熱処理による単結晶化を行ってもよい。このような
構成であっても、半導体基板１０１の表面領域１０２と、第１半導体層１１１と、第２半
導体層１１２と、第３半導体層１１３及び第４半導体層１１４を全て単結晶化することが
可能である。
【００５０】
次に、図１４（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング
技術を用いて、酸化防止膜１２３、下地酸化膜１２１、第４半導体層１１４、第３半導体
層１１３、第２半導体層１１２及び第１半導体層１１１をパターニングすることにより、
半導体基板１０１の表面を露出させる溝１３１を形成する。なお、溝１３１を形成するエ
ッチング工程では、半導体基板１０１の表面でエッチングを止めるようにしてもよいし、
半導体基板１０１をオーバーエッチングして半導体基板１０１に凹部を形成するようにし
てもよい。また、溝１３１の配置位置は第４半導体層１１４における素子分離領域の一部
に対応させる。
【００５１】
次に、図１５（ａ）〜（ｃ）に示すように、溝１３１を介して第１半導体層１１１と第
３半導体層１１３とをエッチングすることによって、溝１３１の内壁に凹部１３３、１３
４を形成する。なお、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４が
Ｓｉ、第１半導体層１１１及び第３半導体層１１３がＳｉＧｅの場合、第１半導体層１１
１及び第３半導体層１１３のエッチング液として、例えばフッ硝酸（フッ酸、硝酸、水の
混合液）を用いる。これにより、半導体基板１０１、第２半導体層１１２及び第４半導体
層１１４のオーバーエッチングを抑制しつつ、第１半導体層１１１及び第３半導体層１１
３を削ることが可能となる。
【００５２】
次に、図１６（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われ
るようにして溝内１３１に埋め込まれた支持体１４１を成膜する。ここで、支持体１４１
は、溝内１３１における第１半導体層１１１、第２半導体層１１２、第３半導体層１１３
及び第４半導体層１１４の側壁にも成膜され、溝１３１の内壁に面した凹部１３３、１３
４は埋め込まれる。つまり、第２半導体層１１２及び第４半導体層１１４は、支持体１４
１によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、
支持体１４１は、第１半導体層１１１及び第３半導体層１１３が除去された時に第２半導
体層１１２及び第４半導体層１１４を半導体基板１０１上で支持することができる。
【００５３】
なお、基板全体を覆うように形成された支持体１４１は、第２半導体層１１２及び第４
半導体層１１４の撓み等を抑制して、平坦性を保ったまま第４半導体層１１４を支持する
必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にす
ることが好ましい。また、支持体１４１の材質としては、例えば、シリコン酸化膜などの
絶縁体を用いる。
【００５４】
次に、図１７（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング
技術を用いて支持体１４１、酸化防止膜１２３、下地酸化膜１２１、第４半導体層１１４
、第３半導体層１１３、第２半導体層１１２及び第１半導体層１１１をパターニングする
ことにより、半導体基板１０１の表面を露出させる溝１３５を形成する。なお、溝１３５
を形成するエッチング工程では、半導体基板１０１の表面でエッチングを止めるようにし
てもよいし、半導体基板１０１をオーバーエッチングして半導体基板１０１に凹部を形成
するようにしてもよい。また、溝１３５の配置位置は第４半導体層１１４における素子分
離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直
交する方向とする。
【００５５】
次に、図１８（ａ）〜（ｃ）に示すように、溝１３５を介してエッチングガスまたはエ
ッチング液を第１半導体層１１１及び第３半導体層１１３に接触させることにより、第１
半導体層１１１及び第３半導体層１１３をエッチング除去し、半導体基板１０１と第２半
導体層１１２との間に空洞部１３７を形成するとともに、第２半導体層１１２と第４半導
体層１１４との間に空洞部１３８を形成する。
【００５６】
ここで、溝内１３１には支持体１４１が設けられているので、第１半導体層１１１及び
第３半導体層１１３が除去された場合においても、第２半導体層１１２及び第４半導体層
１１４を半導体基板１０１上で支持することが可能である。また、溝１３１とは別に溝１
３５が設けられていることにより、第１半導体層１１１及び第３半導体層１１３にエッチ
ングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１
１２及び第４半導体層１１４の品質を損なうことなく、半導体基板１０１と第２半導体層
１１２との間に空洞部１３７を形成するとともに、第２半導体層１１２と第４半導体層１
１４との間に空洞部１３８を形成することが可能となる。
【００５７】
なお、半導体基板１０１、第２半導体層１１２及び第４半導体層１１４がＳｉ、第１半
導体層１１１及び第３半導体層１１３がＳｉＧｅの場合、第１半導体層１１１及び第３半
導体層１１３のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板１
０１、第２半導体層１１２及び第４半導体層１１４のオーバーエッチングを抑制しつつ、
第１半導体層１１１及び第３半導体層１１３を除去することが可能となる。
【００５８】
次に、図１９（ａ）〜（ｃ）に示すように、半導体基板１０１を熱酸化して、空洞部１
３７の少なくとも壁面に絶縁膜１４３を形成すると共に、空洞部１３８の少なくとも壁面
に絶縁膜１４４を形成する。そして、図２０（ａ）〜（ｃ）に示すように、ＣＶＤなどの
方法により、基板全面に絶縁膜１４５を成膜して溝１３５内を埋め込む。この絶縁膜１４
５の形成によって、絶縁膜１４３、１４４による空洞部１３７、１３８の埋め込みも補完
される。なお、絶縁膜１４３、１４４の材質は、半導体基板１０１、第２半導体層１１２
及び第４半導体層１１４がＳｉの場合はシリコン酸化膜となる。また、ＣＶＤなどの方法
により成膜される絶縁膜１４５の材質としては、例えば、シリコン酸化膜の他、シリコン
窒化膜などを用いるようにしてもよい。
【００５９】
次に、基板全面を覆う絶縁膜を例えばＣＭＰにより平坦化して、酸化防止膜１２３上か
ら絶縁膜１４５を取り除く。上述したように、酸化防止膜１２３がシリコン窒化膜である
場合には、酸化防止膜１２３がＣＭＰによる平坦化プロセスのストッパー層として機能す
る。次に、酸化防止膜１２３と下地酸化膜１２１とをエッチングして除去する。酸化防止
膜１２３がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、
下地酸化膜１２１がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を
使用する。これにより、図２１（ａ）〜（ｃ）に示すように、第４半導体層１１４の表面
が露出する。
【００６０】
また、ここでは、酸化防止膜１２３を除去した後で、第２半導体層１１２にリン又はボ
ロン等の不純物をイオン注入する。これにより、第２半導体層１１２に導電性を持たせる
ことができ、第２半導体層１１２をバックゲート電極や、ダブルゲート電極の一方として
使用することが可能となる。第２半導体層１１２にｐ型層とｎ型層とを作り分ける場合に
は、レジストパターン等を用いて選択的にイオン注入を行う。また、ｐ型層とｎ型層の作
り分けを行わない（即ち、基板全体で、第２半導体層１１２にｐ型層またはｎ型層のどち
らか一方のみを形成する）場合には、レジストパターンを形成することなく、基板全面に
リン又はボロンをイオン注入する。
【００６１】
なお、このイオン注入工程は下地酸化膜１２１を除去する前に行うことが好ましい。こ
れにより、第４半導体層１１４の表面付近の結晶欠陥をできるだけ少なくすることが可能
である。さらに、このイオン注入工程では、不純物の注入ピークが絶縁膜１４３と第２半
導体層１１２との界面となるようにその注入エネルギーを調整することが好ましい。これ
により、絶縁膜１４４に対する不純物の導入量をできるだけ少なくすることが可能である
。
【００６２】
次に、図２２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング
技術を用いて第４半導体層１１４をパターニングすることにより、絶縁膜１４４の上面の
一部を露出させる開口部１４７を第４半導体層１１４に形成する。次に、第４半導体層１
１４の表面の熱酸化を行うことにより、第４半導体層１１４の表面にゲート絶縁膜１５１
を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１５１が形成された第４半
導体層１１４上に多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術及び
エッチング技術を用いて多結晶シリコン層をパターニングすることにより、第４半導体層
１１４上にゲート電極１５３を形成する。
【００６３】
次に、ゲート電極１５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１
１４内にイオン注入することにより、ゲート電極１５３の両側にそれぞれ配置された低濃
度不純物導入層からなるＬＤＤ層を第４半導体層１１４に形成する。そして、ＣＶＤなど
の方法により、ＬＤＤ層が形成された第４半導体層１１４上に絶縁層を形成し、ＲＩＥな
どの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１５３
の側壁にサイドウォール１５５を形成する。さらに、ゲート電極１５３及びサイドウォー
ル１５５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１１４内にイオン注
入することにより、サイドウォール１５５の側方にそれぞれ配置された高濃度不純物導入
層からなるソース層１５７及びドレイン層１５８を第４半導体層１１４に形成する。
【００６４】
その後、図２３（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、ゲート電極１
５３上に層間絶縁層１６０を堆積する。そして、フォトリソグラフィー技術及びエッチン
グ技術を用いて、層間絶縁膜１６０と、開口部１４７直下の絶縁膜１４４をエッチングし
て除去し、ソース層１５７上と、ドレイン層１５８上と、第２半導体層１１２上とにそれ
ぞれコンタクトホールを形成する。そして、金属膜の成膜及びパターニングを経て、ソー
スコンタクト電極１７１及びドレインコンタクト電極１７２と、ゲートコンタクト電極１
７３と、バックゲートコンタクト電極１７４とを形成する。ソースコンタクト電極１７１
、ドレインコンタクト電極１７２及びゲートコンタクト電極１７３は、それぞれ層間絶縁
層１６０に埋め込まれ、ソース層１５７、ドレイン層１５８及びゲート電極１５３にそれ
ぞれ接続された電極である。また、バックゲートコンタクト電極１７４は、層間絶縁層１
６０及び絶縁膜１４４に埋め込まれ、開口部１４７を介して第２半導体層（即ち、バック
ゲート電極）１１２に接続された電極である。
【００６５】
このように、本発明の第２実施形態によれば、ＳＢＳＩ法において第１半導体層１１１
、第２半導体層１１２、第３半導体層１１３及び第４半導体層１１４をそれぞれエピタキ
シャル成長ではなく、ＣＶＤ処理で形成することができるので、膜形成の所要時間を短縮
することができる。従って、半導体基板１０１と、第１の絶縁膜１４３と、単結晶の第２
半導体層１１２（第２半導体層１１２は、バックゲート電極やダブルゲート電極１５３と
して使用される。）と、第２の絶縁膜１４４と、単結晶の第４半導体層１１４とからなる
ＳＯＩ構造をより効率良く、より低コストで形成することができる。
【００６６】
（３）第３実施形態
図２４（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断
面図である。この第３実施形態では、第１実施形態において、第２半導体層及び第１半導
体層を単結晶化する際の手順を入れ替えた場合（その１）について説明する。第３実施形
態において、第１実施形態と同一の構成を有する部分には同一の符号を付し、その詳細な
説明は省略する。
図２４（ａ）に示すように、まず始めに、単結晶の半導体基板１の表面領域２上にアモ
ルファス又は多結晶構造の第１半導体層１１を形成する。半導体基板１は例えばシリコン
（Ｓｉ）であり、第１半導体層１１は例えばシリコンゲルマニウム（ＳｉＧｅ）である。
【００６７】
次に、図２４（ｂ）に示すように、第１半導体層１１上から半導体基板１の表面領域２
に向けて所定の不純物をイオン注入して、半導体基板１の表面領域２と第１半導体層１１
とを全てアモルファス化する。所定の不純物は、例えばシリコン（Ｓｉ）、ゲルマニウム
（Ｇｅ）又はアルゴン（Ａｒ）である。これら不純物のドーズ量は例えば１０15〜１０16
［ｃｍ-2］程度である。そして、イオン注入によるアモルファス化を行った後で、当該第
１半導体層１１上にアモルファス構造の第２半導体層１２を形成する。
【００６８】
ここで、第１実施形態と異なり、第２半導体層１２の結晶構造はアモルファスに限定さ
れる。第２半導体層１２は例えばシリコン（Ｓｉ）である。その後、半導体基板１に熱処
理を施して、図２４（ｃ）に示すように、半導体基板１の表面領域２と第１半導体層１１
及び第２半導体層１２を固層成長により単結晶化する。
このような構成であれば、第１実施形態と同様、ＳＢＳＩ法において第１半導体層１１
と第２半導体層１２とをそれぞれエピタキシャル成長ではなく、ＣＶＤ処理で形成するこ
とができる。従って、単結晶の第１半導体層と、単結晶の第２半導体層とを形成する膜形
成の所要時間を短縮することができ、半導体基板１と、絶縁膜４３と、単結晶の第２半導
体層１２とからなるＳＯＩ構造をより効率良く、より低コストで形成することができる。
【００６９】
（４）第４実施形態
図２５（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す断
面図である。この第４実施形態では、第１実施形態において、第２半導体層及び第１半導
体層を単結晶化する際の手順を入れ替えた場合（その２）について説明する。第４実施形
態において、第１実施形態と同一の構成を有する部分には同一の符号を付し、その詳細な
説明は省略する。
【００７０】
図２５（ａ）に示すように、まず始めに、単結晶の半導体基板１の表面領域２に向けて
所定の不純物をイオン注入して、当該表面領域２を全てアモルファス化する。半導体基板
１は例えばシリコン（Ｓｉ）である。また、所定の不純物は、例えばシリコン（Ｓｉ）、
ゲルマニウム（Ｇｅ）又はアルゴン（Ａｒ）である。これら不純物のドーズ量は例えば１
０15〜１０16［ｃｍ-2］程度である。
【００７１】
次に、図２５（ｂ）に示すように、半導体基板１の表面領域２上にアモルファス構造の
第１半導体層１１を形成し、さらに、当該第１半導体層１１上にアモルファス構造の第２
半導体層１２を形成する。ここで、第１実施形態と異なり、第１半導体層１１及び第２半
導体層１２の結晶構造は両方ともアモルファスに限定される。第１半導体層１１は例えば
シリコンゲルマニウム（ＳｉＧｅ）であり、第２半導体層１２は例えばシリコン（Ｓｉ）
である。その後、半導体基板１に熱処理を施して、図２５（ｃ）に示すように、半導体基
板１の表面領域２と第１半導体層１１及び第２半導体層１２を固層成長により単結晶化す
る。
【００７２】
このような構成であれば、第１実施形態と同様、ＳＢＳＩ法において第１半導体層１１
と第２半導体層１２とをそれぞれエピタキシャル成長ではなく、ＣＶＤ処理で形成するこ
とができる。従って、単結晶の第１半導体層と、単結晶の第２半導体層とを形成する膜形
成の所要時間を短縮することができ、半導体基板１と、絶縁膜４３と、単結晶の第２半導
体層１２とからなるＳＯＩ構造をより効率良く、より低コストで形成することができる。
【００７３】
また、この第４実施形態では、アモルファス化するためのイオン注入を第１半導体層１
１に対して行う必要がないので、半導体基板１がＳｉで構成され、第１半導体層１１がＳ
ｉＧｅで構成されている場合には、ＳｉＧｅ中のＧｅがイオン注入原子（例えば、Ｓｉ又
はＡｒ）に押されてＳｉ基板方向へ飛ばされることがない。従って、Ｓｉ基板におけるＧ
ｅ濃度を低く抑えることが容易であり、ＳｉＧｅ／Ｓｉ界面をより平坦に形成することが
可能である。
【００７４】
（５）第５実施形態
図２６（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造方法を示す断
面図である。この第５実施形態では、第１実施形態において、半導体基板の表面領域に単
結晶の第１半導体層と、単結晶の第２半導体層とを選択的に形成する方法について説明す
る。第５実施形態において、第１実施形態と同一の構成を有する部分には同一の符号を付
し、その詳細な説明は省略する。
【００７５】
図２６（ａ）に示すように、まず始めに、単結晶の半導体基板１上に絶縁膜パターン３
を形成する。この絶縁膜パターン３は、半導体基板１の表面領域２を選択的に覆う（即ち
、覆う部分と覆わない部分とが存在する）ものである。半導体基板１は例えばシリコン（
Ｓｉ）であり、絶縁膜パターン３は例えばシリコン酸化膜（ＳｉＯ２）である。また、絶
縁膜パターン３の厚さは例えば数十〜数百［ｎｍ］である。
【００７６】
次に、図２６（ｂ）に示すように、半導体基板１の上方全面に、アモルファス又は多結
晶構造の第１半導体層１１と、アモルファス又は多結晶構造の第２半導体層１２とを順次
積層する。第１半導体層１１及び第２半導体層１２は例えばＣＶＤ処理で形成する。第１
半導体層１１は例えばシリコンゲルマニウム（ＳｉＧｅ）であり、第２半導体層１２はシ
リコン（Ｓｉ）である。
【００７７】
次に、図２６（ｂ）に示すように、第２半導体層１２上から半導体基板１の表面領域２
に向けて所定の不純物をイオン注入して、表面領域２のうちの絶縁膜パターン３下から露
出している部分と、第１半導体層１１及び第２半導体層１２をアモルファス化する。その
後、半導体基板１に熱処理を施して単結晶化を行う。図２６（ｃ）に示すように、この熱
処理によって、絶縁膜パターン３上には多結晶構造の第１半導体層１１及び第２半導体層
１２が形成され、表面領域２のうちの絶縁膜パターン３下から露出した領域には単結晶構
造の第１半導体層１１及び第２半導体層１２が形成される。即ち、絶縁膜パターンのある
Ｓｉ基板においては、絶縁膜パターン上には多結晶Ｓｉ／ＳｉＧｅ層が形成され、Ｓｉ基
板露出表面上のみに単結晶ＳｉＧｅ／Ｓｉが形成される。
【００７８】
ＳＢＳＩ法において、Ｓｉ層下に空洞部を形成するための選択エッチング時には、単結
晶ＳｉＧｅと、多結晶Ｓｉと、多結晶ＳｉＧｅとが選択的に除去され、単結晶Ｓｉはエッ
チングレートが低いためにＳｉ基板上に残る。従って、絶縁膜パターンを用いることで、
低コストで、Ｓｉ基板上の特定位置に単結晶Ｓｉ／ＳｉＧｅ積層構造を実現することが可
能である。このため、ＳＯＩ構造を有する半導体装置を低コストで提供することが可能と
なる。
【図面の簡単な説明】
【００７９】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１３】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１４】第２実施形態に係る半導体装置の製造方法を示す図（その３）。
【図１５】第２実施形態に係る半導体装置の製造方法を示す図（その４）。
【図１６】第２実施形態に係る半導体装置の製造方法を示す図（その５）。
【図１７】第２実施形態に係る半導体装置の製造方法を示す図（その６）。
【図１８】第２実施形態に係る半導体装置の製造方法を示す図（その７）。
【図１９】第２実施形態に係る半導体装置の製造方法を示す図（その８）。
【図２０】第２実施形態に係る半導体装置の製造方法を示す図（その９）。
【図２１】第２実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図２２】第２実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図２３】第２実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図２４】第３実施形態に係る半導体装置の製造方法を示す図。
【図２５】第４実施形態に係る半導体装置の製造方法を示す図。
【図２６】第５実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００８０】
１、１０１  半導体基板  ２、１０２  表面領域、１１、１１１  第１半導体層、１２
、１１２  第２半導体層、１１３  第３半導体層、１１４  第４半導体層、２１、１２１
下地酸化膜、２３、１２３  酸化防止膜、３１、１３１  溝（第１溝）、３３、１３３
、１３４  凹部、３５、１３５溝（第２溝）、３７  １３７、１３８  空洞部、４３、１
４３、１４４  絶縁膜（絶縁層）、５１、１５１  ゲート絶縁膜、５３、１５３  ゲート
電極、５５、１５５  サイドウォール、５７、１５７  ソース層、５８、１５８  ドレイ
ン層、１４７  開口部、１６０  層間絶縁膜、１７１  ソースコンタクト電極、１７２  
ドレインコンタクト電極、１７３  ゲートコンタクト電極、１７４  バックゲートコンタ
クト電極
【図１】
2007299976.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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