(57)【要約】【課題】  水平方向の加算画素数を容易に変更可能で、動画撮像時のフレームレートの高速化を実現する。【解決手段】  垂直転送部１０の水平転送部側にｍ×ｊ行のゲート領域である加算部２０が設けられ、水平転送部側の（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの自然数）に、受光部画素の水平方向の画素周期Ｋに応じてｍ行Ｋ列の第１の転送ゲート群２１のｘセットと第２の転送ゲート群２２のｊ−（ｘ−１）セットが、水平方向に交互に配置されている。加算駆動モード時には、両転送ゲート群の信号電荷を垂直転送させる第１の動作動期間と、第２の転送ゲート群のみの信号電荷を垂直転送させる第２の動作期間とを組み合わせる。第２の転送ゲート群が多い列は転送期間が短くなり、第１の転送ゲート群が多い列は転送時間が長くなるため、先に水平転送部に転送された信号電荷を水平転送部にて水平転送し、後で転送信号電荷と水平転送部で加算できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を光電変換により生成する受光部が、行方向の画素周期をＫ（Ｋは自然数）として行列状に複数配列され、各受光部から読み出された信号電荷を列方向に電荷転送する列方向転送部と、該列方向転送部により電荷転送された信号電荷を所定の期間周期により出力する行方向転送部とを有する固体撮像素子において、
該列方向転送部と該行方向転送部間に、ｍ（ｍは自然数）行Ｋ列の複数の第１の転送ゲート群と、該第１の転送ゲート群よりも電荷転送が早くなるように設定されているｍ行Ｋ列の複数の第２の転送ゲート群とを有するｍ×ｊ（ｊは自然数）行のゲート領域が設けられ、
該ゲート領域は、該行方向転送部側の（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの自然数）の間に対応した領域に、該第１の転送ゲート群のｘセットと該第２の転送ゲート群のｊ−（ｘ−１）セットとが行方向に交互に配置されている固体撮像素子。
【請求項２】
行方向に近接しているＡ画素（Ａは自然数）の信号電荷を加算する場合に、ｊ＝（Ａ−１）に設定されている請求項１に記載の固体撮像素子。
【請求項３】
前記ゲート領域と前記列方向転送部間にｍ行の第３の転送ゲート群を、少なくとも１セット、列方向に隣接して設けられている請求項１または２に記載の固体撮像素子。
【請求項４】
行方向に近接しているＡ画素の信号電荷を加算する場合に、ｊ＝（Ａ−１）に設定され、前記第３の転送ゲート群はｉ（ｉはＡ以上の自然数）−（Ａ−１））セット、列方向に隣接して設けられている請求項３に記載の固体撮像素子。
【請求項５】
前記第３の転送ゲート群を構成するゲート電極のうち、少なくとも一つのゲート電極は、前記列方向転送部を構成するゲート電極のいずれかと接続されている請求項１または３に記載の固体撮像素子。
【請求項６】
前記ゲート領域は、Ｋ列毎に前記第１の転送ゲート群の数と前記第２の転送ゲート群の数の組合せが異なった電荷転送列が配置されている請求項１に記載の固体撮像素子。
【請求項７】
前記行方向転送部で各色毎に１画素として複数画素加算処理をするように、前記第２の転送ゲート群による電荷転送速度が、前記第１の転送ゲート群による電荷転送速度よりも早く設定されている請求項１または６に記載の固体撮像素子。
【請求項８】
前記第２の転送ゲート群は、少なくとも一行以上の任意のゲート電極に対して前記第１の転送ゲート群とは独立したゲート駆動電圧が印加可能となっている請求項１または７に記載の固体撮像素子。
【請求項９】
前記第１の転送ゲート群および前記第２の転送ゲート群を共に動作させる第１の動作期間と、前記第２の転送ゲート群のみを動作させる第２の動作期間との組合せにより信号電荷の転送制御が行われる請求項８に記載の固体撮像素子。
【請求項１０】
前記第１の転送ゲート群および前記第２の転送ゲート群の各ゲート電極層のレイアウトを変更することにより行方向の加算画素数が変更可能に構成されている請求項１に記載の固体撮像素子。
【請求項１１】
前記第３転送ゲート群、前記第１の転送ゲート群および前記第２の転送ゲート群の各ゲート電極層のレイアウトを変更することにより行方向の加算画素数が変更可能に構成されている請求項３に記載の固体撮像素子。
【請求項１２】
前記第１の転送ゲート群および前記第２の転送ゲート群をそれぞれ構成する各ゲート電極には、前記列方向転送部に印加される複数のゲート駆動パルスから所定の各パルスが割り当てられている請求項１に記載の固体撮像素子。
【請求項１３】
前記第３の転送ゲート群を構成する各ゲート電極には、前記列方向転送部に印加される複数のゲート駆動パルスから所定の各パルスが割り当てられ、前記第１の転送ゲート群および前記第２の転送ゲート群をそれぞれ構成する各ゲート電極にも該所定の各パルスが順次割り当てられている請求項３または５に記載の固体撮像素子。
【請求項１４】
請求項１〜１３のいずれかに記載の固体撮像素子を撮像部に用いた電子情報機器。
【請求項１５】
請求項１〜１３のいずれかに記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、
前記第１の転送ゲート群および前記第２の転送ゲート群において信号電荷を同時に列方向に少なくともｍ行以上電荷転送させるために第１の動作パルスを印加する第１の動作動期間と、該第２の転送ゲート群のみにおいて信号電荷を列方向の少なくともｍ行以上電荷転送させるために第２の動作パルスを印加する第２の動作期間とを用いて前記行方向転送部にて行方向複数画素加算処理を行う固体撮像素子の駆動方法。
【請求項１６】
請求項１〜１３のいずれかに記載の固体撮像素子を製造する固体撮像素子の製造方法であって、
ゲート電極形成工程として、
素子基板上に、行方向の第１層目として、前記第３の転送ゲート群の各ゲート電極層および前記第１および第２の転送ゲート群の各共通ゲート電極層のうちの少なくとも該各共通ゲート電極層を列方向に並べて形成する工程と、行方向の第２層目として、前記第３の転送ゲート群の各ゲート電極層および該第１の転送ゲート群の各ゲート電極層のうちの少なくとも当該各ゲート電極層を列方向に並べて形成する工程と、行方向の第３層目として、該第２の転送ゲート群の各ゲート電極層を列方向に並べて形成する工程とを有する固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全ての画素を選択して読み出された画素信号を加算することにより信号処理を高速化する固体撮像素子およびその駆動方法、この固体撮像素子の製造方法、この固体撮像素子を撮像部に用いた動画撮影モード機能を持つデジタルカメラなどの電子情報機器に関する。
【背景技術】
【０００２】
従来、ＣＣＤエリアセンサなどの固体撮像素子は、フォトダイオードなどの受光部が複数、行列状（マトリクス状）に配列されており、被写体から入射される入射光の光量に応じた量の信号電荷が光電変換により生成される。各受光部画素から読み出された信号電荷は、ＣＣＤからなる垂直転送部によって列方向（垂直方向）に転送され、さらに、ＣＣＤからなる水平転送部によって行方向（水平方向）に転送されて所定の水平期間周期にて出力され、画像情報として検出される。
【０００３】
このような固体撮像素子を用いたデジタルスチルカメラが高画素化されるに伴って、その付加機能である動画撮影モードにおいて、高性能化を実現するために様々な技術が提案されている。その中でも、動画撮影時において、フレームレートを確保するという問題は重要な課題であり、この課題に対して、大きく分類すると、以下の第１〜第３の三種類の技術が採用されている。
【０００４】
第１の技術は、全画面を構成する画素のうち、任意の画素の情報（信号電荷）を間引いて読み出す方法である。この方法では、画素を間引くことにより、最終的に信号処理が行われる画素数を減少させて、１画面を高速処理することが可能となる。しかしながら、この第１の技術は、解像度が劣化し、偽色信号が発生するという問題を含んでいるため、殆どの場合、画角モニタリング用駆動モードとしてのみ、採用されている。
【０００５】
第２の技術は、固体撮像素子の画面を任意の領域に分割して、各領域の画素を並列して読み出す方法である。この方法では、複数の出力回路にて並列に信号処理することにより、高速処理化を実現することができる。しかしながら、この第２の技術では、出力回路の特性に違いがあるために、読み出し領域の境界部において画質が不連続となるという問題がある。
【０００６】
第３の技術は、任意の近接画素同士の情報を圧縮して読み出す方法である。この方法では、規則に従って近接している画素信号同士を加算することにより、読み出し信号数を減少させて、高速処理化を実現することができる。しかしながら、この第３の技術では、固体撮像素子の駆動が複雑となり、ゲート端子数も増加するというデメリットがある。
【０００７】
これらの第１〜第３の三種類の技術のうち、現在最も有効な手段は、上記第３の技術である。この第３の技術を用いた従来の固体撮像素子の駆動方法について、以下に、図２０（ａ）〜図２０（ｄ）を用いて詳細に説明する。
【０００８】
図２０は、従来の固体撮像素子について、（ａ）は各画素の配列例を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）に示すＲＧＢの各画素が配列された画面において、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合について、加算画素の組み合せ例を示す図である。
【０００９】
図２０（ａ）のベイヤー配列に示すように、水平方向にＲ画素とＧ画素が交互に配列された行と、水平方向にＧ画素とＢ画素が交互に配列された行とが垂直方向に交互に並んでいる。
【００１０】
図２０（ｂ）〜図２０（ｄ）では、図２０（ａ）に示すようにＲＧＢの画素が配列された画面において、４×４領域、４×６領域および４×８領域から４つの画素信号を加算して出力する場合について、加算画素の組み合せ例を示している。
【００１１】
図２０（ｂ）に示すように、右下の４×４領域のうち、下から１行目と３行目の４つのＲ（赤）画素の信号が加算されて出力１（「１」はＲの画素位置を示している）として出力されている。また、水平方向にＲ画素とＧ（緑）画素が交互に配列された下から１行目と３行目に含まれる４つのＧ画素の信号が加算されて出力２（「２」はＧの画素位置を示している）として出力され、水平方向にＧ画素とＢ画素が交互に配列された下から２行目と４行目に含まれる４つのＧ画素の信号が加算されて出力３（「３」はＧの画素位置を示している）として出力されている。さらに、下から２行目と４行目の４つのＢ（青）画素の信号が加算されて出力４（「４」はＢの画素位置を示している）として出力されている。このように、水平方向の２画素を二つの計４画素を加算（水平２画素・垂直２画素加算）して１画素として水平転送部に読み出すのでもみだすので、読み出し信号数を減少させることができて、高速処理を実現できる。この場合の加算値は４画素の加算値のままであり、通常の１画素の４倍の値である。これは、上記第１の技術の間引き加算に比べて、画素情報を捨てないので高い解像度を得つつ、高速処理が可能となる。特に、動画の場合に効果が顕著である。
【００１２】
次の図２０（ｃ）および図２０（ｄ）では４画素加算と間引き加算を併用して圧縮率を上げた場合である。
【００１３】
図２０（ｃ）に示すように、右下の６×４領域のうち、下から１行目と３行目の４つのＲ画素の信号が加算されて出力１として出力されている。また、下から１行目と３行目の４つのＧ画素の信号が加算されて出力２として出力され、下から４行目と６行目の４つのＧ画素が加算されて出力３として出力されている。さらに、下から４行目と６行目の４つのＢ画素が加算されて出力４として出力されている。
【００１４】
図２０（ｄ）に示すように、右下の８×４領域のうち、下から１行目と３行目の４つのＲ画素が加算されて出力１として出力されている。また、下から１行目と３行目の４つのＧ画素が加算されて出力２として出力され、下から６行目と８行目の４つのＧ画素が加算されて出力３として出力されている。さらに、下から６行目と８行目の４つのＢ画素が加算されて出力４として出力されている。
【００１５】
図２１Ａおよび図２１Ｂは、４×４領域から４画素の加算を行う駆動手順を示したものである。以下に、順次ずらしながら各色毎に一箇所に加算する図２１（ｉ）〜図２１（vii）について、順を追って詳細に説明する。
【００１６】
図２１（ｉ）に示すように、加算される画素が垂直方向に隣接するように信号を読み出す。または、図２１（０）の初期状態から信号を並べ換える。例えば図２１（０）では１行目は右からＲ１１、Ｇ１２、Ｒ１３、Ｇ１４、２行目は右からＧ２１、Ｂ２２、Ｇ２３、Ｂ２４、３行目は右からＲ３１、Ｇ３２、Ｒ３３、Ｇ３４、４行目は右からＧ４１、Ｂ４２、Ｇ４３、Ｂ４４の順に並んでいるのに対して、この図２１（ｉ）では、Ｓ（ストレージ）が付された信号電荷を保持する行は、１行目と２行目を右からＲ１１とＲ３１、Ｇ１２とＧ３２、Ｒ１３とＲ３３、Ｇ１４とＧ３４、１行目と２行目を右からＧ２１とＧ４１、Ｂ２２とＢ４２、Ｇ２３とＧ４３、Ｂ２４とＢ４４に並べ換え、加算される画素が垂直方向に隣接している。
【００１７】
図２１（ii）では、３列目、４列目、７列目、８列目、９列目、１１列目および１２列目を選択的に水平転送部（ＨＣＣＤ）へ読み出す。これにより、例えば３列目のＲ１３とＲ３３、および４列目のＧ１４とＧ３４が水平転送部に読み出されている。
【００１８】
図２１（iii）では、上記水平転送部へ読み出された信号を水平方向へ２列転送する。これにより、例えば３列目のＲ１３とＲ３３、および４列目のＧ１４とＧ３４が１列目と２列目にそれぞれ対応して転送されている。
【００１９】
図２１（iv）では、信号を垂直方向へ転送して、１列目、２列目、５列目、６列目、９列目および１０列目を水平転送部へ読み出す。これにより、例えば１列目のＲ１１とＲ３１および２列目のＧ１２とＧ３２が水平転送部に読み出されている。ＲはＲ１３、Ｒ３３、Ｒ１１およびＲ３１の４画素の信号が加算され、ＧはＧ１４、Ｇ３４、Ｇ１２およびＧ３２の４画素の信号が加算される。
【００２０】
図２１（ｖ）では、３列目、３列目、４列目、７列目、８列目、９列目、１１列目および１２列目を選択的に水平転送部へ読み出す。これにより、例えば３列目のＧ２３とＧ４３、および４列目のＢ２４とＢ４４が水平転送部に読み出されている。
【００２１】
図２１（vi）では、上記水平転送部へ読み出された信号を水平方向へ２列転送する。これにより、例えば３列のＧ２３とＧ４３が１列目に、４列目のＢ２４とＢ４４が２列目にそれぞれ対応するように転送されている。
【００２２】
図２１（vii）では、信号を垂直方向へ転送して、１列目、２列目、５列目、６列目、９列目および１０列目を水平転送部へ読み出す。これにより、例えば１列目のＧ２１とＧ４１および２列目のＢ２２とＢ４２が水平転送部に読み出されている。ＧはＧ２３、Ｇ４３、Ｇ２１およびＧ４１の４画素の信号が加算され、ＢはＢ２４、Ｂ４４、Ｂ２２およびＢ４２の４画素の信号が加算される。
【００２３】
以上の操作を施すことにより、４×４領域から４画素の信号電荷が加算されて１画素として読み込まれ、高速処理が為される。
【００２４】
上記４×４領域、４×６領域および４×８領域から４画素の信号を加算する場合、いずれも、各水平方向に二つづつ近接する４画素の信号を加算している。このように、信号電荷の位置を順次ずらしながら各色毎に１箇所に加算して読み出す図２１（ｉ）〜図２１（vii）の動作を実現するために、加算部において行数の多い方と少ない方とで信号電荷の読み出し速度を異ならしめて同時に信号電荷を読み出すゲート構成例を図２２に示している。
【００２５】
図２２は、各水平方向に二つづつ近接する２画素の信号を加算する場合について、垂直転送部と加算部のゲート構成例を説明するための図である。なお、図２２の加算部４０は図２１のＳ（ストレージ）に対応している。
【００２６】
図２２において、従来の固体撮像素子は、垂直転送部（通常転送部）１０に対して水平転送部側（図２２では下側）に、画素の信号を加算するための加算部４０が設けられている。この垂直転送部１０は、ｎ行の転送ゲートを有する部分が列方向（垂直方向）に複数接続されており、図示しない各受光部（各画素）から読み出された信号電荷が垂直方向に転送される。加算部４０では、８行の転送ゲートＡ１〜Ａ８が２列並んだ垂直転送部分４１と、４行の転送ゲートＢ１〜Ｂ４が２列並んだ垂直転送部分４２とが、水平方向に交互に配置されている。
【００２７】
この従来の固体撮像素子では、垂直転送部分４１と垂直転送部分４２とで転送数が異なるため、水平転送部まで転送される時間が異なる。例えば、垂直転送部分４２の方が垂直転送部分４１よりも転送速度が速く、４行の転送ゲートＢ１〜Ｂ４を通って水平転送部に転送された信号電荷が転送ゲートＡ１〜Ａ８の下まで水平転送部により水平方向に転送され、転送ゲートＡ１〜Ａ８を通った信号電荷と、転送ゲートＢ１〜Ｂ４から水平転送部を通った信号電荷とが対応して、水平転送部にて各色毎に１画素として加算される。
【００２８】
上記第３の技術を実際にインターライン方式ＣＣＤに採用した事例としては、例えば特許文献１および特許文献２に開示されている。
【特許文献１】特開平１１−５４７４１号公報
【特許文献２】特開２０００−１１５６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上述したように、ＣＣＤエリアセンサにおいては、高画素化が進むにしたがって、より多数の画素から信号を読み出すための時間が必要となり、そのフレームレートが低下していくことになる。
【００３０】
信号電荷の読出処理を早くしてフレームレートを高くする方法として、上述した第三の技術を採用すると、例えば、水平方向の２列分の画素信号を１列分の画素パケットに加算混合する水平２画素加算によって、１水平期間で転送可能な垂直ライン数は従来の２倍となる。
【００３１】
更なるＣＣＤエリアセンサの高画素化に対応するためには、加算画素の圧縮率をより高めた駆動方法が必要とされる。例えば、水平３画素加算駆動として、水平方向の３列分の画素信号を１列分の画素パケットに加算混合する水平３画素加算駆動によれば、１水平期間で転送可能な垂直ライン数は従来の３倍となる。さらに、水平方向の４列分の画素信号を１列分の画素パケットに加算混合する水平４画素加算駆動によれば、１水平期間で転送可能な垂直ライン数は従来の４倍となる。
【００３２】
しかしながら、水平方向の加算画素数を変更するためには、多くの回路設計変更や、駆動端子の変更、駆動タイミングの変更などが必要とされ、非常に困難なものであった。
【００３３】
本発明は、上記従来の問題を解決するもので、水平方向の加算画素数をより容易に変更可能で、動画撮像時のフレームレートの高速化を容易に実現できる固体撮像素子およびその駆動方法、、この固体撮像素子の製造方法、この固体撮像素子を用いた動画撮影モード機能を持つデジタルカメラなどの電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明の固体撮像素子は、入射光の光量に応じた信号電荷を光電変換により生成する受光部が、行方向の画素周期をＫ（Ｋは自然数）として行列状に複数配列され、各受光部から読み出された信号電荷を列方向に電荷転送する列方向転送部と、該列方向転送部により電荷転送された信号電荷を所定の期間周期により出力する行方向転送部とを有する固体撮像素子において、該列方向転送部と該行方向転送部間に、ｍ（ｍは自然数）行Ｋ列の複数の第１の転送ゲート群と、該第１の転送ゲート群よりも電荷転送が早くなるように設定されているｍ行Ｋ列の複数の第２の転送ゲート群とを有するｍ×ｊ（ｊは自然数）行のゲート領域が設けられ、該ゲート領域は、該行方向転送部側の（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの自然数）の間に対応した領域に、該第１の転送ゲート群のｘセットと該第２の転送ゲート群のｊ−（ｘ−１）セットとが行方向に交互に配置されているものであり、そのことににより上記目的が達成される。
【００３５】
また、好ましくは、本発明の固体撮像素子において、行方向に近接しているＡ画素（Ａは自然数）の信号電荷を加算する場合に、ｊ＝（Ａ−１）に設定されている。
【００３６】
さらに、好ましくは、本発明の固体撮像素子において、前記ゲート領域と前記列方向転送部間にｍ行の第３の転送ゲート群を、少なくとも１セット、列方向に隣接して設けられている。
【００３７】
さらに、好ましくは、本発明の固体撮像素子において、行方向に近接しているＡ画素の信号電荷を加算する場合に、ｊ＝（Ａ−１）に設定され、前記第３の転送ゲート群はｉ（ｉはＡ以上の自然数）−（Ａ−１））セット、列方向に隣接して設けられている。
【００３８】
さらに、好ましくは、本発明の固体撮像素子において、前記第３の転送ゲート群を構成するゲート電極のうち、少なくとも一つのゲート電極は、前記列方向転送部を構成するゲート電極のいずれかと接続されている。
【００３９】
さらに、好ましくは、本発明の固体撮像素子におけるゲート領域は、Ｋ列毎に前記第１の転送ゲート群の数と前記第２の転送ゲート群の数の組合せが異なった電荷転送列が配置されている。
【００４０】
さらに、好ましくは、本発明の固体撮像素子において、前記行方向転送部で各色毎に１画素として複数画素加算処理をするように、前記第２の転送ゲート群による電荷転送速度が、前記第１の転送ゲート群による電荷転送速度よりも早く設定されている。
【００４１】
さらに、好ましくは、本発明の固体撮像素子における第２の転送ゲート群は、少なくとも一行以上の任意のゲート電極に対して前記第１の転送ゲート群とは独立したゲート駆動電圧が印加可能となっている。
【００４２】
さらに、好ましくは、本発明の固体撮像素子において、前記第１の転送ゲート群および前記第２の転送ゲート群を共に動作させる第１の動作期間と、前記第２の転送ゲート群のみを動作させる第２の動作期間との組合せにより信号電荷の転送制御が行われる。
【００４３】
さらに、好ましくは、本発明の固体撮像素子において、前記第１の転送ゲート群および前記第２の転送ゲート群の各ゲート電極層のレイアウトを変更することにより行方向の加算画素数が変更可能に構成されている。
【００４４】
さらに、好ましくは、本発明の固体撮像素子において、前記第３転送ゲート群、前記第１の転送ゲート群および前記第２の転送ゲート群の各ゲート電極層のレイアウトを変更することにより行方向の加算画素数が変更可能に構成されている。
【００４５】
さらに、好ましくは、本発明の固体撮像素子において、前記第１の転送ゲート群および前記第２の転送ゲート群をそれぞれ構成する各ゲート電極には、前記列方向転送部に印加される複数のゲート駆動パルスから所定の各パルスが割り当てられている。
【００４６】
さらに、好ましくは、本発明の固体撮像素子において、前記第３の転送ゲート群を構成する各ゲート電極には、前記列方向転送部に印加される複数のゲート駆動パルスから所定の各パルスが割り当てられ、前記第１の転送ゲート群および前記第２の転送ゲート群をそれぞれ構成する各ゲート電極にも該所定の各パルスが順次割り当てられている。
【００４７】
本発明の電子情報機器は、本発明の上記固体撮像素子を撮像部に用いたものであり、そのことににより上記目的が達成される。
【００４８】
本発明の固体撮像素子の駆動方法は、本発明の上記固体撮像素子を駆動する固体撮像素子の駆動方法であって、前記第１の転送ゲート群および前記第２の転送ゲート群において信号電荷を同時に列方向に少なくともｍ行以上電荷転送させるために第１の動作パルスを印加する第１の動作動期間と、該第２の転送ゲート群のみにおいて信号電荷を列方向の少なくともｍ行以上電荷転送させるために第２の動作パルスを印加する第２の動作期間とを用いて前記行方向転送部にて行方向複数画素加算処理を行うものであり、そのことににより上記目的が達成される。
【００４９】
本発明の固体撮像素子の製造方法は、本発明の上記固体撮像素子を製造する固体撮像素子の製造方法であって、ゲート電極形成工程として、素子基板上に、行方向の第１層目として、前記第３の転送ゲート群の各ゲート電極層および前記第１および第２の転送ゲート群の各共通ゲート電極層のうちの少なくとも該各共通ゲート電極層を列方向に並べて形成する工程と、行方向の第２層目として、前記第３の転送ゲート群の各ゲート電極層および該第１の転送ゲート群の各ゲート電極層のうちの少なくとも当該各ゲート電極層を列方向に並べて形成する工程と、行方向の第３層目として、該第２の転送ゲート群の各ゲート電極層を列方向に並べて形成する工程とを有するものであり、そのことににより上記目的が達成される。
【００５０】
上記構成により、以下に、本発明の作用について説明する。
【００５１】
本発明にあっては、列方向転送部（垂直転送部）と行方向転送部（水平転送部）間にｍ×ｊ行のゲート領域（加算部）が設けられ、このゲート領域は、水平転送部側の（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの自然数）の間に対応した領域に、各受光部の行方向（水平方向）の画素周期Ｋに応じてｍ行Ｋ列からなる複数の第１の転送ゲート群のｘセットと、これよりも電荷転送速度を早く設定した第２の転送ゲート群のｊ−（ｘ−１）セットとが、水平方向に交互に配置されている。これにより、ｍ×ｊ行からなるゲート領域では、Ｋ列毎に第１の転送ゲート群の数と第２の転送ゲート群の数が異なったものとなっている。
【００５２】
水平方向に近接しているＡ画素（Ａは整数）の信号電荷を加算して水平転送部に出力する場合には、ｍ×（Ａ−１）行からなるゲート領域が設けられている。例えば、水平方向に２画素を加算する場合には、ｍ行×１行（ｊ＝１；ｍ行のゲート領域が一つ）のゲート領域が設けられ、第１の転送ゲート群と第２の転送ゲート群とが交互に設けられる。また、水平方向に３画素を加算する場合には、ｍ×２行（ｊ＝２；ｍ行のゲート領域が二つ）のゲート領域が設けられ、１行目からｍ行目では第１の転送ゲート群の１セットと第２の転送ゲート群の３セットとが交互に設けられ、ｍ＋１行目から２×ｍ行目では第１の転送ゲート群の２セットと第２の転送ゲート群の２セットとが交互に設けられる。さらに、水平方向に４画素を加算する場合には、ｍ×３行（ｊ＝３；ｍ行のゲート領域が三つ）のゲート領域が設けられ、１行目からｍ行目では第１の転送ゲート群の１セットと第２の転送ゲート群の３セットとが交互に設けられ、ｍ＋１行目から２×ｍ行目では第１の転送ゲート群の２セットと第２の転送ゲート群の２セットとが交互に設けられ、２×ｍ＋１行目から３×ｍ行目では第１の転送ゲート群の３セットと第２の転送ゲート群の１セットとが交互に設けられる。
【００５３】
第１の転送ゲート群および第２の転送ゲート群は、少なくとも１行以上の任意のゲートに対して互いに独立してゲート駆動電圧を印加可能であり、両転送ゲート群の信号電荷を垂直転送させる第１の動作動期間と、第２の転送ゲート群のみの信号電荷を垂直転送させる第２の動作期間とが設けられている。これによって、第２の転送ゲート群の数が多い列では水平転送部までの転送期間が短くなり、第１の転送ゲート群の数が多い列では水平転送部までの転送時間が長くかかる。よって、先に水平転送部に転送された信号電荷を水平転送部にて水平転送させ、これと、後で水平転送部に転送された信号電荷とを加算することによって、水平方向に近接する同色の各画素の信号電荷を加算することが可能となる。
【００５４】
第１の転送ゲート群と第２の転送ゲート群とは、いずれもｍ行Ｋ列であり、転送ゲートの配線変更や駆動タイミングの設定変更などの簡単な変更だけで、水平方向の加算画素数がより容易に変更可能となる。
【００５５】
さらに、上記ｍ×ｊ行からなるゲート領域の列方向に隣接して、ｍ行からなる第３の転送ゲート群を少なくとも１セット以上設けて接続部とすることが可能となる。この場合に、水平方向に加算される画素数が変化して、第１の転送ゲート群と第２の転送ゲート群との列方向のセット数が変化しても、第３の転送ゲート群のセット数がその増減を相殺するように変化させることが可能となる。第３の転送ゲート群を構成するゲートは、垂直転送部を構成するゲートと接続し、垂直転送部の駆動信号を第１〜第３の転送ゲート群に用いれば、駆動信号の種類が増えることはない。
【発明の効果】
【００５６】
以上により、本発明によれば、画素加算モードを持つ固体撮像素子において、転送ゲートの配線変更、または駆動信号による駆動タイミングの設定変更などといった非常に簡単な変更によって、行方向（水平方向）に加算される画素数を変更して加算画素の圧縮率を容易に変更することができる。したがって、画素加算モードを有するＣＣＤエリアセンサの開発において、機種開発の低コスト化および開発期間の短縮化を図ることができる。さらに、水平方向の加算画素数を変更した場合に、ＣＣＤの転送段数、駆動信号の種類、駆動端子の本数、素子サイズなども変化しないため、信号処理が非常に容易なものとなり、パッケージやピン（端子）レイアウトの変更も不要となる。
【発明を実施するための最良の形態】
【００５７】
以下に、本発明の固体撮像素子およびその駆動方法の実施形態について、図面を参照しながら詳細に説明する。
【００５８】
水平方向の加算画素数をより容易に変更可能とする本発明の固体撮像素子およびその駆動方法の実施形態について説明する前に、まず、本発明の固体撮像素子の水平加算画素数（複数画素加算処理）の各構成例１〜６について、図１〜図６を用いて詳細に説明する。
（構成例１）
本構成例１では、水平方向に近接する２画素の信号電荷を加算（水平２画加算）する場合である。
【００５９】
図１は、本構成例１の固体撮像素子における垂直転送部１０および加算部２０のゲート構成例を示す図である。
【００６０】
図１には示していないが、本構成例１の固体撮像素子は、被写体から入射される入射光の光量に応じた量の信号電荷が光電変換により生成する受光部が、複数、行方向（水平方向）の画素周期Ｋとして行列状（マトリクス状）に配列されている。本実施形態１では、Ｋ＝２に設定されている。
【００６１】
この各受光部はそれぞれ、図１の列方向転送部としての垂直転送部１０（通常転送部）の上側に配置されており、任意の行の受光部（画素）から読み出された信号電荷が垂直転送部１０によって列方向（図１の下方向または垂直方向）に電荷転送される。垂直転送部１０は、ｎ行の転送ゲートを有する部分が列方向（垂直方向）に複数接続されている。
【００６２】
さらに、図１には示していないが、垂直転送部１０の下側には水平転送部が設けられており、各受光部から垂直転送部１０により転送されて来た信号電荷が所定の水平期間周期により行方向転送部としての水平転送部に出力される。
【００６３】
図１に示すように、垂直転送部１０に対して水平転送部側（図１の下側）には、ｍ行Ｋ列からなる複数の第１の転送ゲート群２１と、この第１の転送ゲート群２１よりも読み出し速度が速いｍ行Ｋ列からなる複数の第２の転送ゲート群２２とが設けられており、これらの第１の転送ゲート群２１と第２の転送ゲート群２２とは、少なくとも一行以上の任意のゲート電極（ゲート）に対して独立してゲート駆動電圧を印加可能とされている。これらの第１の転送ゲート群２１と第２の転送ゲート群２２からなるｍ×ｊ行（ｊは正の整数）のゲート領域によって、加算部２０が構成されている。本構成例１では、水平方向に近接しているＡ＝２画素の信号電荷を加算するため、ｊ＝（Ａ−１）＝１に設定されている。
【００６４】
ｍ×ｊ行からなるゲート領域（加算部２０）は、水平転送部側から、（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの整数）の間に対応した領域に、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとを有し、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとが水平方向に交互に配置されている。本構成例１では、ｊ＝１に設定されているため、水平転送部に近い側から１行目からｍ行目の領域に、１セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。
【００６５】
上記構成により、読み出し速度が異なる第１の転送ゲート群２１と、第２の転送ゲート群２２とが左側列と右側列に設けられ、右側列ほど読み出しスピードが速くなるため、水平転送部にて１画素として同時に信号電荷を読み出して水平２画素加算（複数画素加算処理）する。
（構成例２）
本構成例２では、水平方向に近接する３画素の信号を加算（水平３画加算）する場合である。
【００６６】
図２は、本構成例２の固体撮像素子における垂直転送部１０および加算部２０のゲート構成例を示す図である。なお、図１に示す構成例１の場合と同様の作用効果を奏する部材については同一の符号を付けてその説明を省略する。
【００６７】
図２において、垂直転送部１０に対して水平転送部側（図２の下側）には、ｍ行Ｋ列からなる複数の第１の転送ゲート群２１と、ｍ行Ｋ列からなる複数の第２の転送ゲート群２２とが設けられており、第１の転送ゲート群２１と第２の転送ゲート群２２とは、少なくとも一行以上の任意のゲートに対して独立してゲート駆動電圧を印加可能とされている。これらの第１の転送ゲート群２１と第２の転送ゲート群２２からなるｍ×ｊ行（ｊは整数）のゲート領域によって、加算部２０が構成されている。本構成例２では、水平方向に近接しているＡ＝３画素の信号を加算するため、ｊ＝（３−１）＝２に設定されている。
【００６８】
ｍ×ｊ行からなるゲート領域（加算部２０）は、水平転送部側から、（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの整数）の間に対応した領域に、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとを有し、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとが水平方向に交互に配置されている。本構成例２では、ｊ＝２に設定されているため、水平転送部に近い側から１行目からｍ行目の領域に、１セットの第１の転送ゲート群２１と２セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。また、水平転送部に近い側からｍ＋１行目から２×ｍ行目の領域に、２セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。
【００６９】
上記構成により、２セットの第１の転送ゲート群２１と、１セットの第１の転送ゲート群２１および１セットの第２の転送ゲート群２２と、２セットの第２の転送ゲート群２２とが左側列から右側列に設けられ、右側列ほど読み出しスピードが速くなるため、水平転送部にて１画素として信号電荷を読み出して水平３画素加算（複数画素加算処理）する。
（構成例３）
本構成例３では、水平方向に近接する４画素の信号を加算（水平４画加算）する場合である。
【００７０】
図３は、本構成例３の固体撮像素子における垂直転送部１０および加算部２０のゲート構成例を示す図である。なお、図１に示す構成例１の場合と同様の作用効果を奏する部材については同一の符号を付けてその説明を省略する。
【００７１】
図３において、垂直転送部１０に対して水平転送部側（図３の下側）には、ｍ行Ｋ列からなる複数の第１の転送ゲート群２１と、ｍ行Ｋ列からなる複数の第２の転送ゲート群２２とが設けられており、第１の転送ゲート群２１と第２の転送ゲート群２２とは、少なくとも一行以上の任意のゲートに対して独立してゲート駆動電圧を印加可能とされている。これらの第１の転送ゲート群２１と第２の転送ゲート群２２からなるｍ×ｊ行（ｊは整数）のゲート領域によって、加算部２０が構成されている。本構成例３では、水平方向に近接しているＡ＝４画素の信号を加算するため、ｊ＝（４−１）＝３に設定されている。
【００７２】
ｍ×ｊ行からなるゲート領域（加算部２０）は、水平転送部側から、（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの整数）の間に対応した領域に、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとを有し、第１の転送ゲート群のｘセットと第２の転送ゲート群のｊ−（ｘ−１）セットとが水平方向に交互に配置されている。本構成例３では、ｊ＝２に設定されているため、水平転送部に近い側から１行目からｍ行目の領域に、１セットの第１の転送ゲート群２１と３セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。また、水平転送部に近い側からｍ＋１行目から２×ｍ行目の領域に、２セットの第１の転送ゲート群２１と２セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。さらに、水平転送部に近い側から２×ｍ＋１行目から３×ｍ行目の領域に、３セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。
【００７３】
上記構成により、３セットの第１の転送ゲート群２１と、２セットの第１の転送ゲート群２１および１セットの第２の転送ゲート群２２と、１セットの第２の転送ゲート群２２および２セットの第２の転送ゲート群２２と、３セットの第２の転送ゲート群２２とが左側列から右側列に順次設けられ、右側列ほど読み出しスピードが速くなるため、水平転送部にて１画素として信号電荷を読み出して水平４画素加算する。
（構成例４）
本構成例４では、上記構成例１の場合と同様に、水平方向に近接する２画素の信号を加算（水平２画素加算）する場合である。
【００７４】
図４は、本構成例４の固体撮像素子における垂直転送部１０と加算部２０間に接続部３０を設けた場合のゲート構成例を示す図である。なお、図１に示す構成例１の場合と同様の作用効果を奏する部材については同一の符号を付けてその説明を省略する。
【００７５】
図４において、ｍ×ｊ行からなる加算部２０と垂直転送部１０との間に、３セットの各ｍ行からなる第３の転送ゲート群３１が設けられており、３セットの第３の転送ゲート群３１を構成するゲートのうちの少なくとも一つのゲートは、垂直転送部１０を構成するゲートのうちのいずれかと接続されている。本構成例４では、ｉ＝４に設定されており、水平方向に近接しているＡ＝２画素の信号を加算するため、（ｉ−（Ａ−１））＝３セットの第３の転送ゲート群３１が設けられている。
（実施形態５）
本構成例５では、上記構成例２の場合と同様に、水平方向に近接する３画素の信号を加算（水平３画素加算）する場合である。
【００７６】
図５は、本構成例５の固体撮像素子における垂直転送部１０および加算部２０間に接続部３０を設けたゲート構成例を示す図である。なお、図１に示す構成例１の場合と同様の作用効果を奏する部材については同一の符号を付けてその説明を省略する。
【００７７】
図５において、ｍ×ｊ行からなる加算部２０と垂直転送部１０との間には、２セットの各ｍ行からなる第３の転送ゲート群３１が設けられており、この２セットの第３の転送ゲート群３１を構成するゲートのうちの少なくとも一つのゲートは、垂直転送部１０を構成するゲートのうちのいずれかと接続されている。本構成例５では、ｉ＝４に設定されており、水平方向に近接しているＡ＝３画素の信号を加算するため、（ｉ−（Ａ−１））＝２セットの第２の転送ゲート群３１が設けられている。
（構成例６）
本構成例６では、上記構成例３の場合と同様に、水平方向に近接する４画素の信号を加算（水平４画素加算）する場合である。
【００７８】
図６は、本構成例６の固体撮像素子における垂直転送部１０および加算部２０と接続部３０のゲート構成例を示す図である。なお、図１に示す構成例１の場合と同様の作用効果を奏する部材については同一の符号を付けてその説明を省略する。
【００７９】
図６において、ｍ×ｊ行からなる加算部２０と垂直転送部１０との間には、１セットのｍ行からなる第３の転送ゲート群３１が設けられており、第３の転送ゲート群３１を構成するゲートのうちの少なくとも１つのゲートは、垂直転送部を構成するゲートのうちのいずれかと接続されている。本実施形態６では、ｉ＝４に設定されており、水平方向に近接しているＡ＝４画素の信号を加算するため、（ｉ−（Ａ−１））＝１セットの第３の転送ゲート群３１が設けられている。
【００８０】
ここで、上記各構成例１〜６の固体撮像素子における第１の転送ゲート群２１と第２の転送ゲート群２２の構成およびその動作について図７〜図９を用いて説明し、さらに、上記構成例２の固体撮像素子についてその駆動方法の概要を図１０を用いて説明する。
【００８１】
図７（ａ）、図８（ａ）および図９（ａ）はそれぞれ、水平方向に２画素の信号電荷を加算する構成例１，４、水平方向に３画素の信号を加算する構成例２，５、および水平方向に４画素の信号を加算する構成例３，６の各固体撮像素子のそれぞれについて、電荷転送が遅い第１の転送ゲート群２１と電荷転送が早い第２の転送ゲート群２２との配置例を示す図である。これらの図では、第１の転送ゲート群２１と第２の転送ゲート群２２を太線で囲んでおり、さらに、第１の転送ゲート群２１には着色をしている。また、太線で囲まされていない部分は、上記構成例１〜３では垂直転送部１０のゲートを示し、上記構成例４〜６では第３の転送ゲート群３１のゲートを示している。
【００８２】
図７（ａ）では、図１および図４に示したように、水平転送部に近い側から１行目からｍ行目の領域に１セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。さらに、図４では、加算部２０の垂直転送部１０側に、３セットの第３の転送ゲート群３１が設けられている。
【００８３】
図８（ａ）では、図２および図５に示したように、水平転送部に近い側から１行目からｍ行目の領域に、１セットの第１の転送ゲート群２１および２セットの第２の転送ゲート群２２が水平方向に交互に配置され、水平転送部に近い側からｍ＋１行目から２×ｍ行目の領域に２セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。さらに、図５では、加算部２０の垂直転送部１０側に、２セットの第３の転送ゲート群３１が設けられている。
【００８４】
図９（ａ）では、図３および図６に示したように、水平転送部に近い側から１行目からｍ行目の領域に１セットの第１の転送ゲート群２１と３セットの第２の転送ゲート群２２とが水平方向に交互に配置され、水平転送部に近い側からｍ＋１行目から２×ｍ行目の領域に２セットの第１の転送ゲート群２１と２セットの第２の転送ゲート群２２とが水平方向に交互に配置され、水平転送部に近い側から２×ｍ＋１行目から３×ｍ行目の領域に３セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。さらに、図６では、加算部２０の垂直転送部側に、１セットの第三の転送ゲート群３１が設けられている。
【００８５】
図７（ｂ）と図７（ｃ）、図８（ｂ）と図８（ｃ）および図９（ｂ）と図９（ｃ）はそれぞれ、水平方向に２画素の信号を加算する上記構成例１，４、水平方向に３画素の信号を加算する構成例２，５、および水平方向に４画素の信号を加算する構成例３，６の固体撮像素子のそれぞれについて、第１の転送ゲート群２１と第２の転送ゲート群２２の動作例を示す図である。これらの図では、信号転送動作が行われるゲート群に矢印を付けている。
【００８６】
図７（ｂ）、図８（ｂ）および図９（ｂ）に示すように、第１の動作時には、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において、信号電荷をｍ行垂直方向に転送させる。また、図７（ｃ）、図８（ｃ）および図９（ｃ）に示すように、第２の動作時には、第２の転送ゲート群２２においてのみ、信号電荷をｍ行垂直方向に転送させる。
【００８７】
この第１の動作と第２の動作を組み合わせて垂直駆動タイミングを設定することによって、垂直方向の転送列において第１の転送ゲート群２１と第２の転送ゲート群２２が含まれる割合に応じて、水平転送部へ信号電荷が転送される順序を選択的にコントロールすることできる。
【００８８】
例えば、水平方向に３画素の信号を加算する場合には、図８（ａ）に示すように、垂直方向の転送列として、第１の転送ゲート群２１を２セット含む左側２列の転送列と、第１の転送ゲート群２１を１セットと第２の転送ゲート群２２を１セット含む中央２列の転送列と、第２の転送ゲート群２２を２セット含む右側２列の転送列の３種類の各転送列がある。
【００８９】
これら３種類の各転送列に対して、図８（ｂ）に示す第１の動作と、図８（ｃ）に示す第２の動作とを含む垂直駆動タイミングを設定すると、第２の転送ゲート群２２を２セット含む右側の転送列において最初に信号電荷転送が完了し、第１の転送ゲート群２１を１セットと第２の転送ゲート群２２を１セット含む中央の転送列で２番目に信号電荷転送が完了し、第１の転送ゲート群２１を２セット含む左側の転送列で最後に信号電荷転送が完了する。このようにして、選択的に信号電荷転送完了順序をコントロール可能であることを利用して、画素加算動作を実現することができる。
【００９０】
図１０（０）〜（ｘ）は、水平方向に３画素の信号を加算（水平３画素加算）する場合について、固体撮像素子の駆動方法の一例を説明するための図である。
【００９１】
まず、図１０（０）の初期状態では、ｙ＝１〜３行目に画素の信号が並んでいる。ここで、１行目と３行目において番号１と２を付けた３つの画素の信号電荷がそれぞれ加算され、２行目において番号３と４を付けた３つの画素の信号がそれぞれ加算されるものである。
【００９２】
図１０（i）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行う。これによって、右側２列の番号１と２を付けた画素の信号が、垂直転送部に近い側から水平転送部に近い側に電荷転送される。
【００９３】
次に、図１０（ii）では、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行う。これによって、右側２列の番号１と２を付けた画素の信号が水平転送部に出力され、水平転送部において中央２列の転送列の下まで水平方向に転送する。
【００９４】
図１０（iii）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行う。これによって、中央２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号と互いに加算される。また、右側２列の番号３と４を付けた画素の信号が、垂直転送部に近い側から水平転送部に近い側に転送する。
【００９５】
図１０（iv）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行う。これによって、右側２列の番号３と４を付けた画素の信号が水平転送部に出力され、水平転送部において中央２列の転送列の下まで水平方向に転送する。また、水平転送部において、中央２列の下の番号１と２を付けた２画素分の加算信号が、左側２列の転送列の下まで水平方向に転送する。
【００９６】
図１０（v）では、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行う。これによって、左側２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に電荷転送されてきていた２画素分の信号と加算する。
【００９７】
図１０（vi）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作が行われる。これによって、中央２列の番号３と４を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号と加算される。また、右側２列の番号１と２を付けた画素の信号が、垂直転送部に近い側から水平転送部に近い側に転送する。
【００９８】
図１０（vii）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作が行われる。これによって、右側２列の番号１と２を付けた画素の信号が水平転送部に出力され、水平転送部において中央２列の転送列の下まで水平方向に転送される。また、水平転送部において、中央２列の下の番号３と４を付けた２画素分の加算信号が、左側２列の転送列の下まで水平方向に転送する。
【００９９】
図１０（viii）では、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行う。これによって、左側２列の番号３と４を付けた画素の信号が水平転送部に出力し、その部分に転送されてきていた２画素分の信号と加算される。
【０１００】
図１０（ix）では、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行う。これによって、中央２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号電荷と加算されて、水平転送部において左側２列の転送列の下まで水平方向に転送される。
【０１０１】
図１０（x）では、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作が行われる。これによって、左側２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に電荷転送されてきていた２画素分の信号と加算される。
【０１０２】
以上のようにして、ｙ＝１〜３行目の画素の信号電荷について、水平方向に３画素の信号が加算される。水平方向に２画素の信号を加算する場合や、水平方向に４画素の信号を加算する場合についてもこれと同様に、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に電荷転送させる第１の動作と、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作とを組み合わせることによって、実現することができる。
【０１０３】
次に、上記各実施形態１〜６の固体撮像素子のように、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合において、加算画素を組み合わせる組み合わせ例について、図１１を用いて説明する。
【０１０４】
図１１（ｂ）〜図１１（ｄ）はそれぞれ、図１１（ａ）に示すベイヤー配列のようにＲＧＢの各画素が配列された画面において、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合について、間引き加算との加算画素の組み合せ例を示す図である。
【０１０５】
図１１（ａ）では、水平方向にＲ画素とＧ画素が交互に配列された行と、水平方向にＧ画素とＢ画素が交互に配列された行とが垂直方向に交互に並んでいる。
【０１０６】
図１１（ｂ）では、水平転送部の一つの水平転送パケットに水平２画素×垂直２画素＝４画素分の信号電荷が加算されている。例えば、下から１行目と３行目の４つのＲ画素の信号が加算されて出力１として水平転送部の一つのパケットに１画素として出力され、下から１行目と３行目の４つのＧ画素の信号が加算されて出力２として水平転送部の一つのパケットに１画素として出力され、下から４行目と６行目の４つのＧ画素の信号が加算されて出力３として水平転送部の１つのパケットに出力され、下から４行目と６行目の４つのＢ画素の信号が加算されて、出力４として水平転送部の一つのパケットに出力されている。
【０１０７】
図１１（ｃ）では、水平転送部の一つの水平パケットに水平３画素×垂直２画素＝６画素分の信号電荷が加算されている。例えば、下から１行目と３行目の６つのＲ画素の信号が加算されて出力１として水平転送部の一つのパケットに出力され、下から１行目と３行目の６つのＧ画素の信号が加算されて出力２として水平転送部の一つのパケットに出力され、下から４行目と６行目の６つのＧ画素の信号が加算されて出力３として水平転送部の一つのパケットに出力され、下から４行目と６行目の６つのＢ画素の信号が加算されて出力４として水平転送部の一つのパケットに出力されている。また、下から７行目と９行目の６つのＲ画素の信号が加算されて出力５として水平転送部の一つのパケットに出力され、さらに、下から７行目と９行目の６つのＧ画素の信号が加算されて出力６として水平転送部の一つのパケットに出力されている。
【０１０８】
図１１（ｄ）では、水平転送部の一つの水平パケットに水平４画素×垂直２画素＝８画素分の信号電荷が加算されている。例えば、下から１行目と３行目の６つのＲ画素の信号が加算されて、出力１として水平転送部の一つのパケットに出力され、下から１行目と３行目の６つのＧ画素の信号が加算されて、出力２として水平転送部の一つのパケットに出力され、下から４行目と６行目の６つのＧ画素の信号が加算されて、出力３として水平転送部の一つのパケットに出力され、下から４行目と６行目の６つのＢ画素の信号が加算されて、出力４として水平転送部の一つのパケットに出力されている。また、下から７行目と９行目の６つのＲ画素の信号が加算されて、出力５として水平転送部の一つのパケットに出力され、下から７行目と９行目の６つのＧ画素の信号が加算されて、出力６として水平転送部の一つのパケットに出力され、下から１０行目と１２行目の６つのＧ画素の信号が加算されて、出力７として水平転送部の一つのパケットに出力され、下から１０行目と１２行目の６つのＢ画素の信号が加算されて、出力８として水平転送部の一つのパケットに出力されている。
【０１０９】
次に、水平方向に３画素の信号を加算する上記構成例５の固体撮像素子における加算部と接続部の具体的な構成について図１２を用いて説明し、さらに、その駆動例について図１３のタイミングチャートを用いて説明する。
【０１１０】
図１２は、上記構成例５の固体撮像素子において、第１の転送ゲート群２１および第２の転送ゲート群２２からなる加算部２０と、２セットの第３の転送ゲート群３１からなる接続部３０のゲート構造と端子配線接続の割り当てを説明するための図である。なお、図１２において、第１の転送ゲート群２１側を着色している。
【０１１１】
図１２において、垂直転送部１０に対して水平転送部側（図１２の下側）には、ｍ＝４行Ｋ＝２列からなる複数の第１の転送ゲート群２１と、ｍ＝４行Ｋ＝２列からなる複数の第２の転送ゲート群２２とが設けられており、第１の転送ゲート群２１と第２の転送ゲート群２２とは、水平転送部に近い側から２行目と６行目のゲートｓｃＡとｓｃＢ、および水平転送部に近い４行目と８行目のゲートｓａＡとｓａＢに対して、独立してゲート駆動電圧を印加可能としている。また、水平転送部に近い側から１行目と５行目のゲートｓｄ、および水平転送部に近い３行目と７行目のゲートｓｂに対しては、同じゲート駆動電圧が印加されるようになっている。これらの第１の転送ゲート群２１と第２の転送ゲート群２２からなるｍ＝４×ｊ＝２行のゲート領域によって、加算部２０が構成されている。
【０１１２】
この加算部２０は、水平転送部に近い側の１行目から４行目の領域（水平転送部から近い側）に、１セットの第１の転送ゲート群２１と２セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。また、水平転送部に近い側の５行目から８行目の領域（水平転送部から遠い側）に、２セットの第１の転送ゲート群２１と１セットの第２の転送ゲート群２２とが水平方向に交互に配置されている。
【０１１３】
加算部２０と垂直転送部１０との間には、ｍ＝４行のゲートａ〜ｄからなる第３の転送ゲート群３１が２セット設けられて、垂直転送部１０と加算部２０とを接続する接続部３０が設けられている。
【０１１４】
図１３は、図１２の固体撮像素子において、画素加算動作を行う際の各ゲートに対する駆動タイミング例を説明するためのタイミングチャートである。
【０１１５】
図１３において、ΦＨ１およびΦＨ２は水平転送部を駆動する水平駆動パルスを示し、ΦｓａＡ〜Φｓｄは第１の転送ゲート群２１および第２の転送ゲート群２２を駆動する垂直駆動パルスを示している。
【０１１６】
垂直駆動パルスΦｓａＡは、図１２に示す第１の転送ゲート群２１のゲートｓａＡに印加され、垂直駆動パルスΦｓａＢは、第２の転送ゲート群２２のゲートｓａＢに印加される。また、垂直駆動パルスΦｓｂは第１の転送ゲート群２１および第２の転送ゲート群２２のゲートｓｂに印加される。さらに、垂直駆動パルスΦｓｃＡは第１の転送ゲート群２１のゲートｓｃＡに印加され、垂直駆動パルスΦｓｃＢは第２の転送ゲート群２２のゲートｓｃＢに印加される。さらに、垂直駆動パルスΦｓｄは第１の転送ゲート群２１および第２の転送ゲート群２２のゲートｓｄに印加される。
【０１１７】
上記構成により、まず、図１３に示す（i）のタイミングでは、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作が行われ、図１０（i）に示したように、右側２列の番号１と２を付けた画素の信号電荷が、垂直転送部１０に近い側から水平転送部に近い側に電荷転送する。
【０１１８】
次に、図１３に示す（ii）のタイミングでは、垂直駆動パルスΦｓａＡ、ΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＡ、ΦｓｃＢおよびΦｓｄがハイレベルとなる。これによって、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行い、図１０（ii）に示したように、右側２列の番号１と２を付けた画素の信号が水平転送部に出力される。水平転送部に出力されたこれらの信号は、次の水平駆動パルスΦＨ１およびΦＨ２によって、中央２列の転送列の下まで水平方向に電荷転送する。
【０１１９】
図１３に示す（iii）のタイミングでは、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行い、図１０（iii）に示したように、中央２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号と加算される。また、右側２列の番号３と４を付けた画素の信号が、垂直転送部に近い側から水平転送部に近い側に転送される。
【０１２０】
図１３に示す（iv）のタイミングでは、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行い、図１０（iv）に示したように、右側２列の番号３と４を付けた画素の信号電荷が水平転送部に出力される。水平転送部に出力されたこれらの信号電荷は、水平駆動パルスΦＨ１およびΦＨ２によって、中央２列の電荷転送列の下まで水平方向に電荷転送される。さらに、中央２列の下の番号１と２を付けた２画素分の加算信号も、左側２列の転送列の下まで水平方向に転送される。
【０１２１】
図１３に示す（v）のタイミングでは、垂直駆動パルスΦｓａＡ、ΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＡ、ΦｓｃＢおよびΦｓｄがハイレベルとなる。これによって、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行い、図１０（v）に示したように、左側２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた２画素分の信号と加算される。
【０１２２】
図１３に示すタイミング（vi）では、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作が行われ、図１０（vi）に示したように、中央２列の番号３と４を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号と加算される。また、右側２列の番号１と２を付けた画素の信号が、垂直転送部に近い側から水平転送部に近い側に転送される。
【０１２３】
図１３に示すタイミング（vii）では、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行い、図１０（vii）に示したように、右側２列の番号１と２を付けた画素の信号が水平転送部に出力される。水平転送部に出力されたこれらの信号は、水平駆動パルスΦＨ１およびΦＨ２によって、中央２列の転送列の下まで水平方向に転送される。さらに、中央２列の下の番号３と４を付けた２画素分の加算信号も、左側２列の転送列の下まで水平方向に転送される。
【０１２４】
図１３に示すタイミング（viii）では、垂直駆動パルスΦｓａＡ、ΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＡ、ΦｓｃＢおよびΦｓｄがハイレベルとなる。これによって、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行い、図１０（viii）に示したように、左側２列の番号３と４を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた２画素分の信号と加算される。
【０１２５】
図１３に示すタイミング（ix）では、垂直駆動パルスΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＢおよびΦｓｄがハイレベルとなり、垂直駆動パルスΦｓａＡおよびΦｓｃＡは変化しない。これによって、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作を行い、図１０（ix）に示したように、中央２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた信号と加算される。加算された信号は、水平駆動パルスΦＨ１およびΦＨ２によって、左側２列の転送列の下まで水平方向に転送される。
【０１２６】
図１３に示すタイミング（x）では、垂直駆動パルスΦｓａＡ、ΦｓａＢおよびΦｓｂがローレベルとなり、垂直駆動パルスΦｓｃＡ、ΦｓｃＢおよびΦｓｄがハイレベルとなる。これによって、第２の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作を行い、図１０（x）に示したように、左側２列の番号１と２を付けた画素の信号が水平転送部に出力され、その部分に転送されてきていた２画素分の信号と加算される。
【０１２７】
以上のようにして、水平方向に３画素の信号が加算される。その他、水平方向に２画素の信号を加算する場合や、水平方向に４画素の信号を加算する場合についても同様に、第１の転送ゲート群２１と第２の転送ゲート群２２の両方において信号電荷をｍ行垂直方向に転送させる第１の動作と、第２の転送ゲート群２２においてのみ信号電荷をｍ行垂直方向に転送させる第２の動作とを組み合わせることによって、実現することができる。
【０１２８】
次に、水平方向に３画素の信号を加算する上記構成例５の固体撮像素子における加算部２０および接続部３０と垂直転送部１０との信号接続例について、図１４を用いて説明する。
【０１２９】
図１４は、上記構成例５の固体撮像素子について、通常転送時における信号電荷の移動状態を示す図である。
【０１３０】
図１４において、第１の転送ゲート群２１と第２の転送ゲート群２２を含む加算部２０と、受光部画素から読み出された信号電荷を列方向に電荷転送する垂直転送部１０との間には、同じ行数のｍ行からなる第３の転送ゲート群３１が２セット配置されて接続部３０を構成している。
【０１３１】
垂直転送部１０は１０相駆動ゲート（ｎ＝１０）によって構成されており、第３の転送ゲート群３１は４相駆動ゲート（ｍ＝４）によって構成されている。
【０１３２】
さらに、第３の転送ゲート群３１を構成するゲートａ〜ｄには、垂直転送部１０に印加されるゲート駆動パルスΦＶ１〜ΦＶ１０の１０種類のパルスから、４種類のパルスが選択されて割り当てられている。
【０１３３】
例えば図１４の事例では、水平転送部に近い側から４行目と８行目のゲートａにΦＶ２が割り当てられ、水平転送部に近い側から３行目と７行目のゲートｂにΦＶ３が割り当てられ、水平転送部に近い側から２行目と６行目のゲートｃにΦＶ７が割り当てられ、水平転送部に近い側から１行目と５行目のゲートｄにΦＶ８が割り当てられている。
【０１３４】
さらに、加算部２０を構成する第１の転送ゲート群２１と第２の転送ゲート群２２に対して、第３の転送ゲート群３１のゲートの行数（ｍ＝４）が同数に設定されており、水平転送部に近い側から４行目と８行目のゲートｓａＡとｓａＢにΦＶ２が割り当てられ、水平転送部に近い側から３行目と７行目のゲートｓｂにΦＶ３が割り当てられ、水平転送部に近い側から２行目と６行目のゲートｓｃＡとｓｃＢにΦＶ７が割り当てられ、水平転送部に近い側から１行目と５行目のゲートｓｄにΦＶ８が割り当てられている。
【０１３５】
図１４のダイアグラムでは、垂直転送チャネルにおけるバリア状態を白丸、蓄積状態を黒丸として、時系列にしたがって１サイクル期間〔１Ｔ〜２０Ｔ〕にわたって示している。
【０１３６】
このダイアグラムに示すように、第１の転送ゲート群２１、第２の転送ゲート群２２および第３の転送ゲート群３１の転送チャネルパケットにおいては、垂直転送部１０におけるゲート駆動にリンクして、連続的に信号電荷転送動作が完了される。したがって、この構成によれば、第３転送ゲート群を第１および第２の転送ゲート群と同じゲート行数として、加算部２０と接続部３０が互換性を持たせているため、転送段数、駆動パルスの種類、駆動端子本数やチップサイズを同一としたまま、様々な水平加算画素数に対応した素子レイアウト設計を容易に行うことができる。
【０１３７】
この場合、画素加算時に、第１転送ゲート群と第２転送ゲート群には図１３のようなパルスが印加される。
【０１３８】
上記図４〜図６に示した上記構成例４〜６の固体撮像素子はそれぞれ、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合に対応したものであるが、図４に示す水平方向に２画素の信号を加算する構成から図５に示す水平方向に３画素の信号を加算する構成への変更は、第３の転送ゲート群３１の１セットを第１の転送ゲート群２１と第２の転送ゲート群２２を構成するゲート領域へ振り分けて図５の加算部２０とすることによって実現できる。また、その逆の変更も同様である。
【０１３９】
また、図４に示す水平方向に２画素の信号を加算する構成から図６に示す水平方向に４画素の信号を加算する構成への変更は、第３の転送ゲート群３１の２セットを第１の転送ゲート群２１と第２の転送ゲート群２２を構成するゲート領域へ振り分けて図６の加算部２０とすることによって実現できる。また、その逆の変更も同様である。
【０１４０】
さらに、図５に示す水平方向に３画素の信号を加算する構成から図６に示す水平方向に４画素の信号を加算する構成への変更は、第３の転送ゲート群３１の１セットを第１の転送ゲート群２１と第２の転送ゲート群２２を構成するゲート領域へ振り分けて図６の加算部２０とすることによって実現できる。また、その逆の変更も同様である。
【０１４１】
さらには、図４に示す水平方向に２画素の信号を加算する構成から水平方向に５以上の画素の信号を加算する構成への変更も、第３の転送ゲート群３１の３セット以上を第１の転送ゲート群２１と第２の転送ゲート群２２を構成するゲート領域へ振り分けることによって実現できる。
【０１４２】
また、加算部２０および接続部３０内の設定についても、第１の転送ゲート群２１と第２の転送ゲート群２２の割り当てを変更するだけでよく、駆動パルスやゲート構造を新たに設ける必要はない。したがって、転送ゲートの配線変更、または駆動タイミングの設定変更などによる非常簡単な方法によって、水平方向の加算画素数を変更して、加算画素の圧縮率を変更することができる。
【０１４３】
図１５は、上記水平３画素加算の場合のゲート配列図であり、図１６Ａおよび図１６Ｂは、図１５のゲート配列図に対応した各ゲート配線層を示す平面図である。図１７は、上記水平２画素加算の場合のゲート配列図であり、図１８Ａおよび図１８Ｂは、図１７のゲート配列図に対応した各ゲート配線層を示す平面図である。
【０１４４】
例えば上記水平３画素加算の場合と上記水平２画素加算の場合との間の変更時に、図１５〜図１８に示すように、第２層目と第３層目のゲート電極層であるゲート配線層のレイアウトを変更することによって容易に複数画素加算数の変更を実現することができる。
【０１４５】
次に、本発明の固体撮像素子の製造方法について説明する。
【０１４６】
素子基板上に、行方向の第１層目として、第３の転送ゲート群３１の各ゲート電極層および第１および第２の転送ゲート群２１，２２の各共通ゲート電極層のうちの少なくとも該各共通ゲート電極層を列方向に並べて形成する工程と、行方向の第２層目として、第３の転送ゲート群３１の各ゲート電極層および第１の転送ゲート群２１の各ゲート電極層のうちの少なくとも当該各ゲート電極層を列方向に並べて形成する工程と、行方向の第３層目として、第２の転送ゲート群２２の各ゲート電極層を列方向に並べて形成する工程とを有する。
【０１４７】
具体的に水平２画素加算について説明すると、図１７および図１８に示すように、ゲート電極形成工程として、固体撮像素子基板上に、行方向の第１層目のゲート電極層ｂ，ｄ，ｂ，ｄ，ｓｂおよびｓｄを列方向に並べて形成する工程と、行方向の第２層目のゲート電極層ａ，ｃ，ａ，ｃ，ｓａＡおよびｓｃＡを列方向に並べて形成する工程と、行方向の第３層目のゲート電極層ｓａＢおよびｓｃＢを列方向に並べて形成する工程とを有している。
【０１４８】
水平３画素加算について説明すると、図１５および図１６に示すように、ゲート電極形成工程として、固体撮像素子基板上に、行方向の第１層目のゲート電極層ｂ，ｄ，ｓｂ，ｓｄ，ｓｂおよびｓｄを列方向に並べて形成する工程と、行方向の第２層目のゲート電極層ａ，ｃ，ｓａＡ，ｓｃＡ，ｓａＡおよびｓｃＡを列方向に並べて形成する工程と、行方向の第３層目のゲート電極層ｓａＢ，ｓｃＢ，ｓａＢおよびｓｃＢを列方向に並べて形成する工程とを有している。
【０１４９】
水平４画素加算について説明すると、ゲート電極形成工程として、固体撮像素子基板上に、行方向の第１層目のゲート電極層ｓｂ，ｓｄ，ｓｂ，ｓｄ，ｓｂおよびｓｄを列方向に並べて形成する工程と、行方向の第２層目のゲート電極層ｓａＡ，ｓｃＡ，ｓａＡ，ｓｃＡ，ｓａＡおよびｓｃＡを列方向に並べて形成する工程と、行方向の第３層目のゲート電極層ｓａＢ，ｓｃＢ，ｓａＢ，ｓｃＢ，ｓａＢおよびｓｃＢを列方向に並べて形成する工程とを有している。
【０１５０】
以上により、本発明の固体撮像素子によれば、垂直転送部１０の水平転送部側にｍ×ｊ行のゲート領域である加算部２０が設けられ、水平転送部側の（ｘ−１）×ｍ＋１行目からｘ×ｍ行目（ｘ＝１からｊまでの自然数）に、受光部画素の水平方向の画素周期Ｋに応じてｍ行Ｋ（受光部の水平方向の画素周期）列の第１の転送ゲート群２１のｘセットと第２の転送ゲート群２２のｊ−（ｘ−１）セットが、水平方向に交互に配置されている。加算駆動モード時には、両転送ゲート群２１，２２の信号電荷を垂直転送させる第１の動作動期間と、第２の転送ゲート群２２のみの信号電荷を垂直転送させる第２の動作期間とを組み合わせる。第２の転送ゲート群２２が多い列は転送期間が短くなり（電荷転送速度が速くなり）、第１の転送ゲート群２１が多い列は転送時間が長くなる（電荷転送速度が遅くなる）ため、先に水平転送部に転送された信号電荷を水平転送部にて水平転送し、後で転送された信号電荷と水平転送部で加算することができる。この場合に、第３転送ゲート群を第１および第２の転送ゲート群と同じゲート行数として、加算部２０と接続部３０が互換性を持っており、所定の各ゲート配線層のレイアウトを変更するだけで、転送段数、駆動パルスの種類、駆動端子本数やチップサイズを同一としたまま、様々な水平加算画素数に対応した素子レイアウト設計を容易に行うことができて、水平方向の加算画素数をより容易に変更可能で、かつ、動画撮像時のフレームレートの高速化を容易に実現できる。
【０１５１】
なお、画素加算駆動が可能な従来のＣＣＤ素子において、垂直方向に加算する画素数を変更する場合には、加算部構造の変更は不要であるが、水平方向に加算する画素数を変更する場合には、加算部構造の大幅な変更が必要になるため、加算画素数変更品は別機種としての開発が必要となるなど、膨大な設計レイアウト変更を伴っていた。これに対して、上記実施形態では、図１９に示すように、ｎ段のゲートからなる通常転送部（図１２の垂直転送部１０）の一または複数のグループＮと、加算ゲート（加算部２０）を構成する一または複数のグループＬとの間に、グループＬの段数（行数）と同段数からなる接続部３０を構成する一または複数のグループＭのゲート群を設け、グループＭのゲート群はグループＮのゲート群のいずれかに接続されている構成の一例として、図１２を用いて水平３画素加算構成（図１９（ｂ）に対応）について説明したが、この場合の水平２画素加算構成を図１９（ａ）に示し、水平４画素加算構成を図１９（ｃ）に示している。これによって、水平方向に加算する画素数を変更する場合に、図１９（ａ）〜図１９（ｃ）のように、スイッチ手段などで加算画素数を切り替えて水平方向に加算する画素数を変更するかまたは、前述したように所定の各電極配線を設計段階で変更（所定の各ゲート配線層のレイアウトを変更）するだけで、全体の電極配線レイアウトを大幅に変更することなく略同一のチップサイズで、水平方向の加算画素数をより容易に変更可能である。
【０１５２】
また、上記実施形態では、垂直転送部１０と水平転送部間に、ｍ（ｍは自然数）行Ｋ列の複数の第１の転送ゲート群２１と、この第１の転送ゲート群２１よりも電荷転送が早くなるように設定されているｍ行Ｋ列の複数の第２の転送ゲート群２２とを有するｍ×ｊ（ｊは自然数）行の加算部２０が設けられ、この加算部２０と垂直転送部１０間にｍ行の第３の転送ゲート群３１を、１セット〜３セットのいずれか、列方向に隣接して設けた場合について説明したが、これに限らず、第３の転送ゲート群３１がない場合にも、本発明の作用効果をある程度得ることができる。この場合には、水平転送部やセンスアンプのデータ出力部などの位置をレイアウト的にずらす必要があるが、その他は、前述したように第１の転送ゲート群２１および第２の転送ゲート群２２の各ゲート配線層のレイアウトを変更するだけで行方向の加算画素数を変更することができる。このときにも、前述したように、第１の転送ゲート群２１および第２の転送ゲート群２２をそれぞれ構成する各ゲートには、垂直転送部１０に印加される複数のゲート駆動パルスから所定の各パルスを割り当てればよい。
【０１５３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１５４】
本発明は、全ての画素を選択して読み出された画素信号を加算することにより信号処理を高速化する固体撮像素子およびその駆動方法、、この固体撮像素子の製造方法、この固体撮像素子を用いた動画撮影モード機能を持つデジタルカメラなどの電子情報機器の分野において、転送ゲートの配線変更、または駆動信号による駆動タイミングの設定変更などといった非常に簡単な変更によって、水平方向に加算される画素数を変更して加算画素の圧縮率を容易に変更することができる。したがって、画素加算モードを有するＣＣＤエリアセンサの開発において、機種開発の低コスト化および開発期間の短縮化を図ることができる。さらに、水平方向の加算画素数を変更した場合に、ＣＣＤの転送段数、駆動信号の種類、駆動端子の本数、素子サイズなども変化しないため、信号処理が非常に容易なものとなり、パッケージやピン（端子）レイアウトの変更も不要となる。
【図面の簡単な説明】
【０１５５】
【図１】本発明の構成例１に係る固体撮像素子における垂直転送部と加算部のゲート構成を示す図である。
【図２】本発明の構成例２に係る固体撮像素子における垂直転送部と加算部のゲート構成を示す図である。
【図３】本発明の構成例３に係る固体撮像素子における垂直転送部と加算部のゲート構成を示す図である。
【図４】本発明の構成例４に係る固体撮像素子における垂直転送部と加算部と接続部のゲート構成を示す図である。
【図５】本発明の構成例５に係る固体撮像素子における垂直転送部と加算部と接続部のゲート構成を示す図である。
【図６】本発明の構成例６に係る固体撮像素子における垂直転送部と加算部と接続部のゲート構成を示す図である。
【図７】（ａ）は水平方向に２画素の信号を加算する構成例１，４の固体撮像素子について、第１の転送ゲート群と第２の転送ゲート群の配置例を示す図であり、（ｂ）および（ｃ）はその第１の転送ゲート群と第２の転送ゲート群の動作例を示す図である。
【図８】（ａ）は水平方向に３画素の信号を加算する構成例２，５の固体撮像素子について、第１の転送ゲート群と第２の転送ゲート群の配置例を示す図であり、（ｂ）および（ｃ）はその第１の転送ゲート群と第２の転送ゲート群の動作例を示す図である。
【図９】（ａ）は水平方向に４画素の信号を加算する構成例３，５の固体撮像素子について、第１の転送ゲート群と第２の転送ゲート群の配置例を示す図であり、（ｂ）および（ｃ）はその第１の転送ゲート群と第２の転送ゲート群の動作例を示す図である。
【図１０】本発明の実施形態に係る固体撮像素子の駆動方法において、水平方向に３画素の信号を加算する場合の例を説明するための図である。
【図１１】本発明の実施形態に係る固体撮像素子について、（ａ）は画素の配列例を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）に示すようにＲＧＢの各画素が配列された画面において、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合について、加算画素の組み合せ例を示す図である。
【図１２】本発明の構成例５に係る固体撮像素子において、第１の転送ゲート群および第２の転送ゲート群からなる加算部と、第３の転送ゲート群からなる接続部のゲート構造と端子配線接続の割り当てを説明するための図である。
【図１３】図１２の固体撮像素子において、画素加算動作を行う際の駆動タイミング例を説明するためのタイミングチャートである。
【図１４】本発明の構成例５に係る固体撮像素子について、通常転送時における信号電荷の移動状態を示す図である。
【図１５】水平３画素加算の場合のゲート配列図である。
【図１６Ａ】図１５のゲート配列図に対応した各ゲート配線層（その１）を示す平面図である。
【図１６Ｂ】図１５のゲート配列図に対応した各ゲート配線層（その２）を示す平面図である。
【図１７】水平２画素加算の場合のゲート配列図である。
【図１８Ａ】図１７のゲート配列図に対応した各ゲート配線層（その１）を示す平面図である。
【図１８Ｂ】図１７のゲート配列図に対応した各ゲート配線層（その２）を示す平面図である。
【図１９】（ａ）は、本発明の構成例４に係る固体撮像素子において、第１の転送ゲート群および第２の転送ゲート群からなる加算部と、第３の転送ゲート群からなる接続部のゲート構造と端子配線接続の割り当てを説明するための図、（ｂ）は、本発明の構成例５に係る固体撮像素子において、第１の転送ゲート群および第２の転送ゲート群からなる加算部と、第３の転送ゲート群からなる接続部のゲート構造と端子配線接続の割り当てを説明するための図、（ｃ）は、本発明の構成例６に係る固体撮像素子において、第１の転送ゲート群および第２の転送ゲート群からなる加算部と、第３の転送ゲート群からなる接続部のゲート構造と端子配線接続の割り当てを説明するための図である。
【図２０】従来の固体撮像素子について、（ａ）は画素の配列例を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）に示すようにＲＧＢの各画素が配列された画面において、水平方向に２画素の信号を加算する場合、水平方向に３画素の信号を加算する場合および水平方向に４画素の信号を加算する場合について、加算画素の組み合せ例を示す図である。
【図２１Ａ】従来の固体撮像素子の駆動方法について、４×４領域から４画素の加算を行う際（その１）の駆動手順を示す図である。
【図２１Ｂ】従来の固体撮像素子の駆動方法について、４×４領域から４画素の加算を行う際（その２）の駆動手順を示す図である。
【図２２】従来の固体撮像素子において、水平方向に近接する２画素の信号電荷を加算する場合について、垂直転送部と加算部のゲート構成例を説明するための図である。
【符号の説明】
【０１５６】
１０  垂直転送部
２０  加算部
２１  第１の転送ゲート群
２２  第２の転送ゲート群
３０  接続部
３１  第３の転送ゲート群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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