(57)【要約】【課題】複数の基本セルから構成され、集積度を損ねることなく複数種の電源供給が可能な半導体集積回路を得る。【解決手段】ＳＯＩ基板に設けられた基本セル１において、ＰＭＯＳトランジスタが形成されるＮウェル領域８内の一部にはＮ型拡散領域１２が形成され、Ｎ型拡散領域１２上に電気的に接続してＶＤＤ用電源配線１１が形成される。ＮＭＯＳトランジスタが形成されるＰウェル領域９内の一部にはＰ型拡散領域１７が形成され、Ｐ型拡散領域１７上に電気的に接続してＧＮＤ用電源配線１６が形成される。ＶＤＤ用電源配線１１及びＧＮＤ用電源配線１６は、基本セル１のセル境界１０に接することなく所定距離を隔ててセル内に設けられる。Ｎ型拡散領域１２及びＰ型拡散領域１７はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。【選択図】図１
2007073885.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板上に形成される半導体集積回路であって、
前記半導体集積回路は複数の基本セルを含み、
前記複数の基本セルはそれぞれ、
前記ＳＯＩ基板に設けられた素子形成領域と、
前記素子形成領域内に形成される少なくとも一つの半導体素子と、
前記少なくとも一つの半導体素子の所定の領域に電気的に接続される電位設定用領域と、
前記電位設定用領域上に電気的に接続して設けられるセル内電源配線とを備え、前記セル内電源配線は基本セル内にはみ出すことなく形成される、
半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記素子形成領域は第１及び第２の導電型の第１及び第２のウェル領域を含み、
前記少なくとも一つの半導体素子は前記第１及び第２のウェル領域に形成される第２及び第１の導電型の少なくとも一つの第１及び第２のＭＯＳトランジスタを含み、
前記所定の領域は前記少なくとも一つの第１及び第２のＭＯＳトランジスタの第１及び第２のボディ領域を含み、
前記電位設定用領域は前記第１及び第２のボディ領域と第１及び第２の部分分離領域を挟んで形成される、第１及び第２の導電型の第１及び第２の拡散領域を含み、前記第１及び第２の部分分離領域は前記ＳＯＩ層を貫通することなく前記ＳＯＩ層の一部を残存させて形成され、前記第１及び第２の拡散領域はそれぞれ前記第１及び第２の部分分離領域下の前記ＳＯＩ層の一部を介して前記第１及び第２のボディ領域と電気的に接続される、
半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、
前記セル内電源配線は前記第１及び第２の拡散領域上に電気的に接続して設けられる第１及び第２の電源配線を含む、
半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路であって、
前記セル内電源配線は前記第１の拡散領域上に電気的に接続して設けられる第１の電源配線を含み、
前記第２の拡散領域上に電気的に接続して設けられる第２の電源配線をさらに備え、前記第２の電源配線は、前記複数の基本セルのうち隣接する基本セル間で共用可能にセル境界上に配置される、
半導体集積回路。
【請求項５】
請求項３記載の半導体集積回路であって、
前記電位設定用領域は前記第１及び第２のボディ領域と第３及び第４の部分分離領域を挟んで形成される、第１及び第２の導電型の第３及び第４の拡散領域をさらに含み、前記第３及び第４の部分分離領域は前記ＳＯＩ層を貫通することなく前記ＳＯＩ層の一部を残存させて形成され、前記第３及び第４の拡散領域は前記第３及び第４の部分分離領域下の前記ＳＯＩ層の一部を介して前記第１及び第２のボディ領域と電気的に接続され、
前記セル内電源配線は前記第３及び第４の拡散領域上に電気的に接続して設けられる第３及び第４の電源配線をさらに含む、
半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路であって、
前記第１〜第４の電源配線は複数の第１〜第４の部分電源配線を含み、前記複数の第１〜第４の部分電源配線はそれぞれ前記基本セル内に離散して形成される、
半導体集積回路。
【請求項７】
請求項５記載の半導体集積回路であって、
前記少なくとも一つの第１及び第２のＭＯＳトランジスタはそれぞれ所定数の第１及び第２のＮＭＯＳトランジスタを含み、
前記第３及び第４の拡散領域は、前記所定数の第１及び第２のＭＯＳトランジスタに対応する所定数の第３及び第４の部分拡散領域を含み、前記複数の第３及び第４の部分拡散領域はそれぞれ前記基本セル内に離散して形成される、
半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路であって、
前記少なくとも一つの第１及び第２のＭＯＳトランジスタはそれぞれ所定数の第１及び第２のＮＭＯＳトランジスタを含み、
前記第３及び第４の拡散領域は、前記所定数の第１及び第２のＭＯＳトランジスタに対応する所定数の複数の第３及び第４の部分拡散領域を含み、前記所定数の第３及び第４の部分拡散領域はそれぞれ前記基本セル内に離散して形成され、
前記所定数の第３の部分拡散領域はそれぞれ前記複数の第３の部分電源配線のうち対応する前記第３の部分電源配線と電気的に接続され、前記所定数の第４の部分拡散領域はそれぞれ前記複数の第４の部分電源配線のうち対応する前記第４の部分電源配線と電気的に接続される、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路に関し、特にＳＯＩ構造に形成された複数の基本セルによって構成される半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路を複数の基本セル（スタンダードセル）を組み合わせることに実現することができる。低消費電力化が重視される半導体集積回路において、低消費電力を実現するため、チップ設計段階で動作しない回路部分の電源供給を遮断する電源分離機能を持たせている。
【０００３】
従来の基本セルは隣接するセル間で電源線をセル境界で共有する構造が用いられているため、上記電源分離機能を実現するには、基本セル単位で供給される電源種類毎に分類される複数のセル配置領域を分割配置し、さらに、複数のセル配置領域間において、一のセル配置領域のトランジスタ等の素子形成用のウェル領域と他のセル配置領域のウェル領域とを電気的に分離する必要があった。また、複数電源用基本セルとして、上記ウェル領域をセルの全周境界から離して配置し、隣接セル間で電源線が接する構造が例えば特許文献１に開示されている。
【０００４】
【特許文献１】特開２００４−２２８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数のセル配置領域を分割配置することは、複数のセル配置領域間を物理的に分離するために、互いに異なる電源を供給するセル配置領域間に分離領域形成用の隙間を余分に設ける必要があるため、回路面積が増大し、集積度を損ねるという問題点があった。
【０００６】
また、低消費電力化を図るべく、複数のセル配置領域のうち、所定のセル配置領域への電源供給を遮断する場合、上記所定のセル配置領域内の格納データが電源供給再開後に必要なデータである場合、電源供給遮断前に電源供給が遮断されない他のセル配置領域に格納データを退避させるデータ退避経路を設ける必要があるが、上述したように、複数のセル配置領域間には必ず分離領域が形成されている関係上、上記データ退避経路は必然的に長くなり、データ退避時間の遅延を招き、回路全体の配線効率を落としてしまうという問題点があった。
【０００７】
この発明は上記問題点を解決するためになされたもので、複数の基本セルから構成され、集積度を損ねることなく複数種の電源供給が可能な半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る請求項１記載の半導体集積回路は、半導体基板、埋込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板上に形成される回路であって、前記半導体集積回路は複数の基本セルを含み、前記複数の基本セルはそれぞれ、前記ＳＯＩ基板に設けられた素子形成領域と、前記素子形成領域内に形成される少なくとも一つの半導体素子と、前記少なくとも一つの半導体素子の所定の領域に電気的に接続される電位設定用領域と、前記電位設定用領域上に電気的に接続して設けられるセル内電源配線とを備え、前記セル内電源配線は基本セル内にはみ出すことなく形成されている。
【発明の効果】
【０００９】
この発明における請求項１記載の半導体集積回路の複数の基本セルにおいて、電位設定用領域上に電気的に接続して設けられるセル内電源配線は基本セル内にはみ出すことなく形成されるため、複数の基本セルを隙間無く隣接配置しても、隣接する基本セル間においてセル内電源配線同士が電気的関係を有することはない。
【００１０】
したがって、セル内電源配線を用いて互いに異なる電源を供給する複数の基本セルを配置する際、電源分離用の隙間を設けることなく面積効率良く配置することができるため、複数種の電源供給が必要な複数の基本セルを混在して形成する場合でも集積度の高い半導体集積回路を得ることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
（基本セル構造）
図１はこの発明の実施の形態１である半導体集積回路に用いられる基本セルのレイアウト構造を示す平面図である。同図に示すように、実施の形態１の基本セル１はＳＯＩ基板に設けられた素子形成領域であるＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域１３が選択的に形成され、Ｐ型トランジスタ拡散領域１３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極１４が形成される。
【００１２】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域１８が選択的に形成され、Ｎ型トランジスタ拡散領域１８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極１９が形成される。
【００１３】
Ｐ型トランジスタ拡散領域１３及びＰＭＯＳ用ゲート電極１４によって半導体素子であるＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）が構成され、Ｎ型トランジスタ拡散領域１８及びＮＭＯＳ用ゲート電極１９によって半導体素子であるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）が構成される。
【００１４】
Ｎウェル領域８内の一部（図１の上部）には（ボディ）電位設定用領域であるＮ型拡散領域１２（第１の拡散領域）が選択的に形成され、Ｎ型拡散領域１２上に電気的に接続してセル内電源配線であるＶＤＤ用電源配線１１（第１の電源配線）が形成される。一方、Ｐウェル領域９内の一部（図１の下部）には（ボディ）電位設定用領域であるＰ型拡散領域１７（第２の拡散領域）が選択的に形成され、Ｐ型拡散領域１７上に電気的に接続してセル内電源配線であるＧＮＤ用電源配線１６（第２の電源配線）が形成される。
【００１５】
これらＶＤＤ用電源配線１１及びＧＮＤ用電源配線１６は、基本セル１のセル境界１０に接することなく所定距離を隔ててセル内に設けられる。したがって、基本セル１を隙間を設けることなく隣接配置しても、ＶＤＤ用電源配線１１あるいはＧＮＤ用電源配線１６同士が互いに電気的接続関係を呈することはない。
【００１６】
Ｎ型拡散領域１２はＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域１７はＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【００１７】
図２は図１で示した基本セル１を模式的に示した説明図である。同図に示すように、Ｎウェル領域８において、ＰＭＯＳ用ゲート電極１４，Ｎ型拡散領域１２間におけるＰＭＯＳ用ゲート電極１４の延長線上に部分分離領域（ＰＴＩ）１０４（第１の部分分離領域）が形成される。同様にして、Ｐウェル領域９において、ＮＭＯＳ用ゲート電極１９，Ｐ型拡散領域１７間におけるＮＭＯＳ用ゲート電極１９の延長線上に部分分離領域１１４（第２の部分分離領域）が形成される。
【００１８】
図３は図２のＡ−Ａ断面を示す断面図である。同図に示すように、基本セル１は半導体基板１０１、埋込絶縁膜１０２及びＳＯＩ層１０３からなるＳＯＩ基板のＳＯＩ層１０３に形成される。
【００１９】
Ｎ型拡散領域１２は部分分離領域１０４下のＳＯＩ層１０３に残存するＮ下層拡散領域１０７を介してＰＭＯＳ用ゲート電極１４下のＮトランジスタボディ領域１０８（半導体素子の所定の領域）と電気的に接続される。したがって、Ｎ型拡散領域１２に所定のボディ電位を付与することにより、ＰＭＯＳトランジスタのＮトランジスタボディ領域１０８のボディ電位を設定することができる。
【００２０】
同様にして、Ｐ型拡散領域１７は部分分離領域１１４下のＳＯＩ層１０３に残存するＰ下層拡散領域１１７を介してＮＭＯＳ用ゲート電極１９下のＰトランジスタボディ領域１１８（半導体素子の所定の領域）と電気的に接続される。したがって、Ｐ型拡散領域１７に所定のボディ電位を付与することにより、ＮＭＯＳトランジスタのＰトランジスタボディ領域１１８のボディ電位を設定することができる。
【００２１】
なお、Ｎウェル領域８，Ｐウェル領域９間はＳＯＩ層１０３を貫通して形成される完全分離領域（ＳＴＩ）１１０により完全に分離され、図２のＡ−Ａ断面の両端部にはＳＯＩ層１０３を貫通する完全分離領域１０６（Ｎ型拡散領域１２側），１１６（Ｐ型拡散領域１７側）が設けられることにより、Ａ−Ａ断面方向に隣接する他のセルとの完全な電気的分離を実現している。
【００２２】
図４は図２のＢ−Ｂ断面を示す断面図である。同図に示すように、ＮＭＯＳ用ゲート電極１９（下層のゲート絶縁膜の図示省略）は、ＮＭＯＳ用ゲート電極１９下のＰトランジスタボディ領域１１８の表面をチャネル領域として、Ｎ型拡散領域１８，１８をソース・ドレイン領域としたＮＭＯＳトランジスタを構成する。
【００２３】
また、図２のＢ−Ｂ断面の両端部にはＳＯＩ層１０３を貫通する完全分離領域１１１，１１２）が設けられることにより、Ｂ−Ｂ断面方向に隣接する他のセルとの完全な電気的分離を実現している。すなわち、図３，図４に示すように、基本セル１はそれぞれ隣接するセルとの完全な電気的分離が図れている。
【００２４】
（半導体集積回路構成例）
図５は図１で示した実施の形態１である、基本セル１を用いて構成される半導体集積回路を模式的に示す説明図である。図５で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【００２５】
図５で示す半導体集積回路は複数の基本セル１から構成され、列方向（図中上下方向）にＶＤＤ用電源配線１１，ＧＮＤ用電源配線１６が交互に入れ替わるように配置される。すなわち、図５において、１列目と３列目は、ＶＤＤ用電源配線１１がＧＮＤ用電源配線１６に対し図中上方に位置するように配置され、中央の２列目はＧＮＤ用電源配線１６がＶＤＤ用電源配線１１に対し図中上方に位置するように配置される。
【００２６】
そして、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位、第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル１）と、上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２より第２ＧＮＤ電位、第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル１）に分類される。なお、これら上層ＧＮＤ配線８１，８２及び上層ＶＤＤ配線９１，９２は、基本セル１に形成されるＶＤＤ用電源配線１１，ＧＮＤ用電源配線１６よりも上層に形成される。
【００２７】
上述した第１の基本セル群の基本セル１は、ＧＮＤ用電源配線１６及びＶＤＤ用電源配線１１がそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続されるとともに、行方向（図中左右方向）に隣接する基本セル１，１間のＶＤＤ用電源配線１１及びＧＮＤ用電源配線１６がそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【００２８】
一方、第２の基本セル群（電源分離領域７３内）の基本セル１は、ＧＮＤ用電源配線１６及びＶＤＤ用電源配線１１がそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続されるとともに、図中左右に隣接する基本セル１，１間のＶＤＤ用電源配線１１及びＧＮＤ用電源配線１６がそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＧＮＤ電位及び第２ＶＤＤ電位に設定される。そして、電源分離領域７３と電源分離領域７３外との境界において、互いに行方向に隣接するセル１ｘ，１ｙとの間にセル間接続用補助電源配線７２を形成しないことにより、電源配線において電気的分離関係を維持する。
【００２９】
このように、実施の形態１の半導体集積回路は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル１と第２の基本セル群の基本セル１との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【００３０】
したがって、上記電源分離用の分離領域を不要にできる分、集積度の向上を図った半導体集積回路を得ることができるという第１の効果を奏する。以下、この効果について詳述する。
【００３１】
図６は一般的な複数の電源給電領域が存在する場合にチップ領域を模式的に示す説明図である。同図に示すように、異なる電源を供給する必要があり、各々が少なくとも一つの基本セルからなる電源給電領域ＳＰ１〜ＳＰ９が存在する場合、これら電源給電領域ＳＰ１〜ＳＰ９をそれぞれ他の電源供給領域から電気的に分離すべく、電源給電領域ＳＰ１〜ＳＰ９のうち隣接する電源供給領域の間に電源分離用隙間ＧＶを設ける必要があった。
【００３２】
図７は実施の形態１の基本セル１を用いた場合における複数の電源給電領域が存在する場合のチップ領域を模式的に示す説明図である。同図に示すように、異なる電源を供給する必要がある電源給電領域ＳＰ１〜ＳＰ９が存在しても、図５に示したように電源分離用隙間を設ける必要が全くないため、隙間無く電源給電領域ＳＰ１〜ＳＰ９を配置することができる。その結果、図６で示す場合に比べ、図７で示す削減領域ＣＲ分の集積度の向上を図ることができる。
【００３３】
このように、実施の形態１の半導体集積回路は、ＭＯＳトランジスタのボディ電位を互いに異なる電位に設定する必要がある第１及び第２のセル群とが混在する半導体集積回路を形成する場合においても、第１及び第２のセル群の基本セル１同士を隙間無く隣接配置することができるため、電源分離用の分離領域を不要にできる分、集積度の向上を図ることができるという上記第１の効果を奏する。
【００３４】
また、複数の電源給電領域を設ける場合、低消費電力化のため所定の電源給電領域への電源供給を一時的に遮断する場合がある。この場合、所定の電源給電領域内のセルの格納データが上記所定の電源給電領域への電源供給再開後に必要なデータである場合、電源供給遮断前に電源供給が遮断されない他の電源給電領域に格納データを退避させるデータ退避経路を設ける必要がある。
【００３５】
図８は従来の退避用信号経路を模式的に示す説明図である。同図に示すように、第１電源給電領域Ａ１，第２電源給電領域Ａ２とが存在し、第２電源給電領域Ａ２が一時的に電源供給が遮断される領域であるとする。この場合、図８に示すように、第２電源給電領域Ａ２内のセルＣ２１〜Ｃ２４の格納データを、第１電源給電領域Ａ１の退避用レジスタＲＧに退避させる必要がある。
【００３６】
しかしながら、第１電源給電領域Ａ１，第２電源給電領域Ａ２間に電気的分離用に電源分離用隙間を設ける必要があったため、セルＣ２１〜Ｃ２４，退避用レジスタＲＧとを結ぶ退避用信号経路ＲＴ１は必然的に長くなってしまう。
【００３７】
図９は実施の形態１の基本セル１を用いた場合の退避用信号経路を模式的に示す説明図である。同図に示すように、複数種の電源供給を行う領域が混在した複数電源給電領域Ａ３内に第１電源を供給する退避用レジスタＲＧ１〜ＲＧ４と、第１電源と異なる第２電源を供給するセルＣ１１〜Ｃ１４とを電源分離用隙間を設けることなく混在して形成することができる。
【００３８】
したがって、セルＣ１１〜Ｃ１４それぞれに比較的近くに形成された退避用レジスタＲＧ１〜ＲＧ４を対応づけ、セルＣ１１〜Ｃ１４の格納データを退避用レジスタＲＧ１〜ＲＧ４に退避させるべく、退避用信号経路ＲＴ２を設けることができるため、退避用信号経路ＲＴ２の長さを必要最小限に抑えることができる。
【００３９】
図１０は図９の構成をより具体的に示した説明図である。第１電源供給線ＶＬ１はスイッチＳＷ１を介して第１電源ＶＤＤ１を受け、第２電源供給線ＶＬ２はスイッチＳＷ２を介して第２電源ＶＤＤ２の供給を受ける。
【００４０】
セルＣ１１〜Ｃ１４はそれぞれ近くに配線された第１電源供給線ＶＬ１に電気的に接続され、退避用レジスタＲＧ１〜ＲＧ４はそれぞれ近くに配線された第２電源供給線ＶＬ２に電気的に接続される。そして、セルＣ１１〜Ｃ１４それぞれから比較的近くに設けられた退避用レジスタＲＧ１〜ＲＧ４をセルＣ１１〜Ｃ１４のデータ退避用レジスタとして選択する。
【００４１】
その結果、セルＣ１１〜Ｃ１４から退避用レジスタＲＧ１〜ＲＧ４への退避用信号経路ＲＴ２１〜ＲＴ２４はそれぞれ必要最小限の長さに抑えることができる。
【００４２】
このように、実施の形態１の半導体集積回路は、データ退避経路を必要最小限に抑えることができるため、データ退避時間の遅延を招くことなく、回路全体の配線効率を落とすこともない。したがって、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという第２の効果を奏する。
【００４３】
＜実施の形態２＞
（基本セル構造）
図１１はこの発明の実施の形態２である半導体集積回路に用いられる基本セルのレイアウト構造を示す平面図である。同図に示すように、基本セル２はＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域２３が選択的に形成され、Ｐ型トランジスタ拡散領域２３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極２４が形成される。
【００４４】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域２８が選択的に形成され、Ｎ型トランジスタ拡散領域２８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極２９が形成される。
【００４５】
Ｐ型トランジスタ拡散領域２３及びＰＭＯＳ用ゲート電極２４によってＰＭＯＳトランジスタが構成され、Ｎ型トランジスタ拡散領域２８及びＮＭＯＳ用ゲート電極２９によってＮＭＯＳトランジスタが構成される。
【００４６】
Ｎウェル領域８内の一部（図１１の上部）にはＮ型拡散領域２２が選択的に形成され、Ｎ型拡散領域２２上に電気的に接続してセル内電源配線であるＶＤＤ用電源配線２１（第１の電源配線）が形成される。一方、Ｐウェル領域９内の一部（図１１の下部）にはＰ型拡散領域２７が選択的に形成され、Ｐ型拡散領域２７上に電気的に接続してＧＮＤ用電源配線２６（第２の電源配線）が形成される。
【００４７】
ＶＤＤ用電源配線２１は、基本セル２のセル境界２０に接することなく所定距離を隔ててセル内に設けられることにより、隣接するセルから電気的に分離される。一方、ＧＮＤ用電源配線２６は隣接するセル間で共有可能なように、基本セル２のセル境界２０上に（図１１で下方の境界線上）跨って形成される。
【００４８】
Ｎ型拡散領域２２はＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域２７はＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【００４９】
（半導体集積回路構成例）
図１２は図１１で示した実施の形態２の基本セル２を用いて構成される半導体集積回路を模式的に示す説明図である。図１２で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【００５０】
図１２で示す半導体集積回路は複数の基本セル２から構成され、列方向（図中上下方向）にＶＤＤ用電源配線２１，ＧＮＤ用電源配線２６が交互に入れ替わるように配置される。すなわち、図１２において、１列目と３列目は、ＶＤＤ用電源配線２１がＧＮＤ用電源配線２６に対し図中上方に位置するように配置され、中央の２列目はＧＮＤ用電源配線２６がＶＤＤ用電源配線２１に対し図中上方に位置するように配置される。そして、１列目と２列目の基本セル２，２間においてＧＮＤ用電源配線２６を共有している。
【００５１】
このような構成の実施の形態２の半導体集積回路は、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位、第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル２）と、上層ＶＤＤ配線９２より第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル２）に分類される。なお、これら上層ＧＮＤ配線８１，８２及び上層ＶＤＤ配線９１，９２は、基本セル２に形成されるＶＤＤ用電源配線２１，ＧＮＤ用電源配線２６よりも上層に形成される。
【００５２】
上述した第１の基本セル群の基本セル２は、ＧＮＤ用電源配線２６及びＶＤＤ用電源配線２１がそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続されるとともに、行方向（図中左右方向）に隣接する基本セル２，２間のＶＤＤ用電源配線２１及びＧＮＤ用電源配線２６がそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【００５３】
一方、第２の基本セル群（電源分離領域７３内）の基本セル２は、ＶＤＤ用電源配線２１がビアホール７１を介して上層ＶＤＤ配線９２と電気的に接続されるとともに、図中左右に隣接する基本セル２，２間のＶＤＤ用電源配線２１がセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＶＤＤ電位に設定される。
【００５４】
一方、第２の基本セル群の基本セル２は上方に隣接する第１の基本セル群の基本セル２とＧＮＤ用電源配線２６を共有することにより、第１の基本セル群と同様に第１ＧＮＤ電位に設定される。通常、ＧＮＤ電位は異なる電源供給を受ける場合でも共通の場合が多いため、第１及び第２の基本セル群間においてＧＮＤ電位を共通設定することによる動作上の支障はほとんどない。
【００５５】
そして、電源分離領域７３と電源分離領域７３外との境界において、互いに行方向に隣接するセル２ｘ，２ｙとの間にセル間接続用補助電源配線７２を形成しないことにより、第１及び第２ＶＤＤ電位に関して電気的分離関係を維持する。
【００５６】
このように、実施の形態２の半導体集積回路は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル２と第２の基本セル群の基本セル２との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【００５７】
したがって、上記電源分離用の分離領域を不要にできる分、実施の形態１と同様、集積度の向上を図った半導体集積回路を得ることができるという上記第１の効果を奏する。
【００５８】
また、実施の形態２においても、電源分離用隙間を設けることなく複数種の電源供給を行う領域を形成することができる。したがって、実施の形態２の基本セル２より構成される半導体集積回路は、実施の形態１と同様、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという上記第２の効果を奏する。
【００５９】
加えて、実施の形態２の基本セル２は、隣接する基本セル２，２間でＧＮＤ用電源配線２６を共用する構成を呈しているため、実施の形態１の基本セル１に比べ、セル面積の縮小化を図ることができるという固有の効果を奏する。
【００６０】
なお、実施の形態２において、ＧＮＤ用電源配線をセル間で共有する構成を示したが、これに代えてＶＤＤ用電源配線の方をセル間で共有する構成をとることも可能であり、同様の効果を奏する。
【００６１】
＜実施の形態３＞
（基本セル構造）
図１３はこの発明の実施の形態３である半導体集積回路で用いられる基本セルのレイアウト構造を示す平面図である。同図に示すように、基本セル３はＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域３３が選択的に形成され、Ｐ型トランジスタ拡散領域３３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極３４が形成される。
【００６２】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域３８が選択的に形成され、Ｎ型トランジスタ拡散領域３８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極３９が形成される。
【００６３】
Ｐ型トランジスタ拡散領域３３及びＰＭＯＳ用ゲート電極３４によってＰＭＯＳトランジスタが構成され、Ｎ型トランジスタ拡散領域３８及びＮＭＯＳ用ゲート電極３９によってＮＭＯＳトランジスタが構成される。
【００６４】
Ｎウェル領域８内の一部（図１３の上部）にはＮ型拡散領域３２ａ（第１の拡散領域）が選択的に形成され、Ｎ型拡散領域３２ａ上に電気的に接続してＶＤＤ用電源配線３１ａ（第１の電源配線）が形成される。さらに、Ｎウェル領域８内の他の一部（図１３の下部）にはＮ型拡散領域３２ｂ（第３の拡散領域）が選択的に形成され、Ｎ型拡散領域３２ｂ上に電気的に接続してＶＤＤ用電源配線３１ｂ（第３の電源配線）が形成される。
【００６５】
一方、Ｐウェル領域９内の一部（図１３の下部）にはＰ型拡散領域３７ａ（第２の拡散領域）が選択的に形成され、Ｐ型拡散領域３７ａ上に電気的に接続してＧＮＤ用電源配線３６ａ（第２の電源配線）が形成される。さらに、Ｐウェル領域９内の他の一部（図１３の上部）にはＰ型拡散領域３７ｂ（第４の拡散領域）が選択的に形成され、Ｐ型拡散領域３７ｂ上に電気的に接続してＧＮＤ用電源配線３６ｂ（第４の電源配線）が形成される。
【００６６】
ＶＤＤ用電源配線３１ａ，３１ｂ及びＧＮＤ用電源配線３６ａ，３６ｂは、それぞれ基本セル３のセル境界３０に接することなく所定距離を隔ててセル内に設けられることにより、隣接するセルから電気的に分離される。
【００６７】
Ｎ型拡散領域３２ａ，３２ｂはそれぞれＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域３７ａ，３７ｂはＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【００６８】
さらに、Ｎウェル領域８において、ＰＭＯＳ用ゲート電極３４，Ｎ型拡散領域３２ａ間におけるＰＭＯＳ用ゲート電極３４の延長線上に部分分離領域３５ａ（第１の部分分離領域）が形成され、ＰＭＯＳ用ゲート電極３４，Ｎ型拡散領域３２ｂ間におけるＰＭＯＳ用ゲート電極３４の延長線上に部分分離領域３５ｂ（第３の部分分離領域）が形成される。同様にして、Ｐウェル領域９において、ＮＭＯＳ用ゲート電極３９，Ｐ型拡散領域３７ａ間におけるＮＭＯＳ用ゲート電極３９の延長線上に部分分離領域３５ａ（第２の部分分離領域）が形成され、ＮＭＯＳ用ゲート電極３９，Ｐ型拡散領域３７ｂ間におけるＮＭＯＳ用ゲート電極３９の延長線上に部分分離領域３５ｂ（第４の部分分離領域）が形成される。
【００６９】
図１４は図１で示した実施の形態１の基本セル１のＣ−Ｃ断面に相当する断面図である。同図に示すように、Ｎ型拡散領域１２ａ上にコンタクトホール１０９を介してＶＤＤ用電源配線１１が形成されることにより、ＶＤＤ用電源配線１１から、コンタクトホール１０９、Ｎ型拡散領域１２ａ、部分分離領域１０４下のＮ下層拡散領域１０７を介して、ＰＭＯＳトランジスタのＮトランジスタボディ領域１０８のボディ電位を設定することができる。
【００７０】
同様に、Ｐ型拡散領域１７上にコンタクトホール１１９を介してＧＮＤ用電源配線１６が形成されることにより、ＧＮＤ用電源配線１６から、コンタクトホール１１９、Ｐ型拡散領域１７、部分分離領域１１４下のＰ下層拡散領域１１７を介して、ＮＭＯＳトランジスタのＰトランジスタボディ領域１１８のボディ電位を設定することができる。なお、他の構造は図３で示した図２のＡ−Ａ断面構造と同様であるため、説明を省略する。
【００７１】
図１５は図１３のＤ−Ｄ断面構造を示す断面図である。同図に示すように、実施の形態３の基本セル３は半導体基板１２１、埋込絶縁膜１２２及びＳＯＩ層１２３からなるＳＯＩ基板のＳＯＩ層１２３に形成される。
【００７２】
Ｎウェル領域８において、Ｎ型拡散領域３２ａは部分分離領域３５ａ下のＳＯＩ層１２３に残存するＮ下層拡散領域１２７ａを介してＰＭＯＳ用ゲート電極３４下のＮトランジスタボディ領域１２８と電気的に接続される。さらに、Ｎ型拡散領域３２ｂは部分分離領域３５ｂ下のＳＯＩ層１２３に残存するＮ下層拡散領域１２７ｂを介してＰＭＯＳ用ゲート電極３４下のＮトランジスタボディ領域１２８と電気的に接続される。
【００７３】
そして、Ｎ型拡散領域３２ａ上にはコンタクトホール１２９ａを介してＶＤＤ用電源配線３１ａが電気的に接続され、Ｎ型拡散領域３２ｂ上にはコンタクトホール１２９ｂを介してＶＤＤ用電源配線３１ｂが電気的に接続される。したがって、ＶＤＤ用電源配線３１ａ及び３１ｂから、Ｎ型拡散領域３２ａ及び３２ｂそれぞれに所定のボディ電位を付与することにより、Ｎトランジスタボディ領域１２８のボディ電位を設定することができる。
【００７４】
同様にして、Ｐウェル領域９において、Ｐ型拡散領域３７ａは部分分離領域３５ａ下のＳＯＩ層１２３に残存するＮ下層拡散領域１３７ａを介してＮＭＯＳ用ゲート電極３９下のＰトランジスタボディ領域１３８と電気的に接続される。さらに、Ｐ型拡散領域３７ｂは部分分離領域３５ｂ下のＳＯＩ層１２３に残存するＮ下層拡散領域１３７ｂを介してＮＭＯＳ用ゲート電極３９下のＰトランジスタボディ領域１３８と電気的に接続される。
【００７５】
そして、Ｐ型拡散領域３７ａ上にはコンタクトホール１３９ａを介してＧＮＤ用電源配線３６ａが電気的に接続され、Ｐ型拡散領域３７ｂ上にはコンタクトホール１３９ｂを介してＧＮＤ用電源配線３６ｂが電気的に接続される。したがって、ＧＮＤ用電源配線３６ａ及び３６ｂから、Ｐ型拡散領域３７ａ及び３７ｂそれぞれに所定のボディ電位を付与することにより、Ｐトランジスタボディ領域１３８のボディ電位を設定することができる。
【００７６】
なお、Ｎウェル領域８，Ｐウェル領域９間はＳＯＩ層１２３を貫通して形成される完全分離領域１３０により完全に分離され、図１３のＤ−Ｄ断面の両端部にはＳＯＩ層１２３を貫通する完全分離領域１２６（Ｎ型拡散領域３２ａ側），１３６（Ｐ型拡散領域３７ａ側）が設けられることにより、Ｄ−Ｄ断面方向に隣接する他のセルとの完全な電気的分離を実現している。
【００７７】
（半導体集積回路の第１の構成例）
図１６は図１３で示した実施の形態３の基本セル３を用いて構成される半導体集積回路の第１の構成例を模式的に示す説明図である。図１６で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【００７８】
図１６で示す半導体集積回路の第１の構成例は複数の基本セル３から構成され、列方向（図中上下方向）にＶＤＤ用電源配線３１ａ（及び３１ｂ），ＧＮＤ用電源配線３６ａ（及び３６ｂ）が交互に入れ替わるように配置される。すなわち、図１６において、１列目と３列目は、ＶＤＤ用電源配線３１ａ、ＶＤＤ用電源配線３１ｂ、ＧＮＤ用電源配線３６ｂ、ＧＮＤ用電源配線３６ａの順で図中上方から位置するように配置され、中央の２列目は上述した形成順と全く逆順（３６ａ，３６ｂ，３１ｂ，３１ａの順）で配置される。
【００７９】
そして、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位及び第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル３）と、上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２より第２ＧＮＤ電位及び第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル３）に分類される。なお、これら上層ＧＮＤ配線８１，８２及び上層ＶＤＤ配線９１，９２は、基本セル３に形成されるＶＤＤ用電源配線３１ａ，３１ｂ及びＧＮＤ用電源配線３６ａ，３６ｂよりも上層に形成される。
【００８０】
第１の基本セル群の基本セル３は、ＧＮＤ用電源配線３６ａ及びＶＤＤ用電源配線３１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続されるとともに、行方向（図中左右方向）に隣接する基本セル３，３間のＶＤＤ用電源配線３１ａ及びＧＮＤ用電源配線３６ａがそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【００８１】
一方、第２の基本セル群（電源分離領域７３内）の基本セル３は、ＧＮＤ用電源配線３６ａ及びＶＤＤ用電源配線３１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続されるとともに、図中左右に隣接する基本セル３，３間のＶＤＤ用電源配線３１ａ及び３６ａがセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＶＤＤ電位及び第２ＧＮＤ電位に設定される。
【００８２】
そして、電源分離領域７３と電源分離領域７３外との境界において、互いに行方向に隣接するセル３ｘ，３ｙとの間にセル間接続用補助電源配線７２を形成しないことにより、第１及び第２ＶＤＤ電位並びに第１及び第２ＧＮＤ電位に関して電気的分離関係を維持する。
【００８３】
このように、実施の形態３の半導体集積回路の第１の構成例は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル３と第２の基本セル群の基本セル３との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【００８４】
したがって、上記電源分離用の分離領域を不要にできる分、実施の形態１と同様、集積度の向上を図った半導体集積回路を得ることができるという上記第１の効果を奏する。
【００８５】
さらに、実施の形態３の基本セル３より構成される第１の構成例の半導体集積回路は、実施の形態１と同様、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという上記第２の効果を奏する。
【００８６】
（半導体集積回路の第２の構成例）
図１７は図１３で示した実施の形態３の基本セル３を用いて構成される半導体集積回路の第２の構成例を模式的に示す説明図である。図１７で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【００８７】
図１７で示す半導体集積回路の第２の構成例は複数の基本セル３から構成され、第１の構成例と同様、列方向にＶＤＤ用電源配線３１ａ（及び３１ｂ），ＧＮＤ用電源配線３６ａ（及び３６ｂ）が交互に入れ替わるように配置される。
【００８８】
そして、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位及び第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル３）と、上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２より第２ＧＮＤ電位及び第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル３）に分類される。
【００８９】
第１の基本セル群の基本セル３は、ＧＮＤ用電源配線３６ａ及びＶＤＤ用電源配線３１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続され、ＧＮＤ用電源配線３６ｂ及びＶＤＤ用電源配線３１ｂもそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続される。
【００９０】
そして、行方向に隣接する基本セル３，３間のＶＤＤ用電源配線３１ａ，３１ｂ及びＧＮＤ用電源配線３６ａ，３６ｂがそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【００９１】
一方、第２の基本セル群（電源分離領域７３内）の基本セル３は、ＧＮＤ用電源配線３６ａ及びＶＤＤ用電源配線３１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続され、ＧＮＤ用電源配線３６ｂ及びＶＤＤ用電源配線３１ｂもそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続される。
【００９２】
そして、図中左右に隣接する基本セル３，３間のＶＤＤ用電源配線３１ａ，３１ｂ及びＧＮＤ用電源配線３６ａ，３６ｂがセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＶＤＤ電位及び第２ＧＮＤ電位に設定される。
【００９３】
そして、電源分離領域７３外で行方向に隣接する他のセル３ｘ，３ｙとの間に、セル間接続用補助電源配線７２を形成しないことにより、第１及び第２ＶＤＤ電位に関して電気的分離関係を維持する。
【００９４】
このように、実施の形態３の半導体集積回路の第２の構成例は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル３と第２の基本セル群の基本セル３との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【００９５】
したがって、上記電源分離用の分離領域を不要にできる分、実施の形態１と同様、集積度の向上を図った半導体集積回路を得ることができるという上記第１の効果を奏する。
【００９６】
さらに、実施の形態３の基本セル３より構成される第２の構成例の半導体集積回路は、実施の形態１と同様、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという上記第２の効果を奏する。
【００９７】
加えて、第２の構成例は、ＶＤＤ用電源配線３１ａ（ＧＮＤ用電源配線３６ａ）に加え、ＶＤＤ用電源配線３１ｂ（ＧＮＤ用電源配線３６ｂ）からも、ＰＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のボディ電位設定を行う構成を呈している。すなわち、２箇所から同一ボディ領域へのボディ電位設定を可能にしているため、総合的にＶＤＤ用電源配線からＰＭＯＳトランジスタのＮトランジスタボディ領域までの抵抗値及びＧＮＤ用電源配線からＮＭＯＳトランジスタのＰトランジスタボディ領域までの抵抗値を低く抑えることができるため、その分、ボディ領域の電位設定を安定させて行うことができ、トランジスタ特性の向上を図ることができるという第３の効果を奏する。
【００９８】
＜実施の形態４＞
（基本セル構造）
図１８はこの発明の実施の形態４である半導体集積回路で用いられる基本セルのレイアウト構造を示す平面図である。同図に示すように、基本セル４はＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域４３が選択的に形成され、Ｐ型トランジスタ拡散領域４３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極４４が形成される。
【００９９】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域４８が選択的に形成され、Ｎ型トランジスタ拡散領域４８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極４９が形成される。
【０１００】
Ｐ型トランジスタ拡散領域４３及びＰＭＯＳ用ゲート電極４４によってＰＭＯＳトランジスタが構成され、Ｎ型トランジスタ拡散領域４８及びＮＭＯＳ用ゲート電極４９によってＮＭＯＳトランジスタが構成される。
【０１０１】
Ｎウェル領域８内の一部（図１８の上部）にはＮ型拡散領域４２ａが選択的に形成され、Ｎ型拡散領域４２ａ上に電気的に接続して複数（図１８では３個）のＶＤＤ用電源配線４１ａ（第１の部分電源配線）が離散して形成される。さらに、Ｎウェル領域８内の他の一部（図１８の下部）にはＮ型拡散領域４２ｂが選択的に形成され、Ｎ型拡散領域４２ｂ上に電気的に接続して複数（図１８では３個）のＶＤＤ用電源配線４１ｂ（第３の部分電源配線）が離散して形成される。
【０１０２】
一方、Ｐウェル領域９内の一部（図１８の下部）にはＰ型拡散領域４７ａが選択的に形成され、Ｐ型拡散領域４７ａ上に電気的に接続して複数（図１８では３個）のＧＮＤ用電源配線４６ａ（第２の部分電源配線）が形成される。さらに、Ｐウェル領域９内の他の一部（図１８の上部）にはＰ型拡散領域４７ｂが選択的に形成され、Ｐ型拡散領域４７ｂ上に電気的に接続して複数（図１８では３個）のＧＮＤ用電源配線４６ｂ（第４の部分電源配線）が形成される。
【０１０３】
ＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂは、それぞれ基本セル４のセル境界４０に接することなく所定距離を隔ててセル内に設けられることにより、隣接するセルから電気的に分離される。
【０１０４】
Ｎ型拡散領域４２ａ，４２ｂはそれぞれＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域４７ａ，４７ｂはＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【０１０５】
さらに、Ｎウェル領域８において、ＰＭＯＳ用ゲート電極４４，Ｎ型拡散領域４２ａ間におけるＰＭＯＳ用ゲート電極４４の延長線上に部分分離領域４５ａが形成され、ＰＭＯＳ用ゲート電極４４，Ｎ型拡散領域４２ｂ間におけるＰＭＯＳ用ゲート電極４４の延長線上に部分分離領域４５ｂが形成される。同様にして、Ｐウェル領域９において、ＮＭＯＳ用ゲート電極４９，Ｐ型拡散領域４７ａ間におけるＮＭＯＳ用ゲート電極４９の延長線上に部分分離領域４５ａが形成され、ＮＭＯＳ用ゲート電極４９，Ｐ型拡散領域４７ｂ間におけるＮＭＯＳ用ゲート電極４９の延長線上に部分分離領域４５ｂが形成される。
【０１０６】
実施の形態４の基本セル４も、実施の形態３の基本セル３と同様、ＶＤＤ用電源配線４１ａ及び４１ｂから、Ｎ型拡散領域４２ａ及び４２ｂそれぞれに所定のボディ電位を付与することにより、Ｎウェル領域８に形成されるＰＭＯＳトランジスタのボディ電位を設定することができる。同様にして、ＧＮＤ用電源配線４６ａ及び４６ｂから、Ｐ型拡散領域４７ａ及び４７ｂそれぞれに所定のボディ電位を付与することにより、Ｐウェル領域９内に形成されるＮＭＯＳトランジスタのボディ電位を設定することができる。
【０１０７】
（半導体集積回路の第１の構成例）
図１９は図１８で示した実施の形態４の基本セル４を用いて構成される半導体集積回路の第１の構成例を模式的に示す説明図である。図１９で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【０１０８】
図１９で示す半導体集積回路の第１の構成例は複数の基本セル４から構成され、列方向（図中上下方向）にＶＤＤ用電源配線４１ａ（及び４１ｂ），ＧＮＤ用電源配線４６ａ（及び４６ｂ）が交互に入れ替わるように配置される。すなわち、図１９において、１列目と３列目は、ＶＤＤ用電源配線４１ａ、ＶＤＤ用電源配線４１ｂ、ＧＮＤ用電源配線４６ｂ、ＧＮＤ用電源配線４６ａの順で図中上方から位置するように配置され、中央の２列目は上述した形成順と全く逆順（４６ａ，４６ｂ，４１ｂ，４１ａの順）で配置される。
【０１０９】
そして、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位及び第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル４）と、上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２より第２ＧＮＤ電位及び第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル４）に分類される。なお、これら上層ＧＮＤ配線８１，８２及び上層ＶＤＤ配線９１，９２は、基本セル４に形成されるＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂよりも上層に形成される。
【０１１０】
第１の基本セル群の基本セル４は、ＧＮＤ用電源配線４６ａ及びＶＤＤ用電源配線４１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続される。さらに、各基本セル４内において、離散するＶＤＤ用電源配線４１ａ，４１ａ間にセル内端子間接続補助電源配線７４を形成し、離散するＧＮＤ用電源配線４６ａ，４６ａ間にセル内端子間接続補助電源配線７４を形成するとともに、行方向（図中左右方向）に隣接する基本セル４，４間のＶＤＤ用電源配線４１ａ及びＧＮＤ用電源配線４６ａがそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【０１１１】
一方、第２の基本セル群（電源分離領域７３内）の基本セル４は、ＧＮＤ用電源配線４６ａ及びＶＤＤ用電源配線４１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続される。さらに、各基本セル４内において、離散するＶＤＤ用電源配線４１ａ，４１ａ間にセル内端子間接続補助電源配線７４を形成し、離散するＧＮＤ用電源配線４６ａ，４６ａ間にセル内端子間接続補助電源配線７４を形成するとともに、図中左右に隣接する基本セル４，４間のＶＤＤ用電源配線４１ａ及び４６ａがセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＶＤＤ電位及び第２ＧＮＤ電位に設定される。
【０１１２】
そして、電源分離領域７３外で行方向に隣接する他のセル４ｘ，４ｙとの間に、セル間接続用補助電源配線７２を形成しないことにより、第１及び第２ＶＤＤ電位に関して電気的分離関係を維持する。
【０１１３】
このように、実施の形態４の半導体集積回路の第１の構成例は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル４と第２の基本セル群の基本セル４との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【０１１４】
したがって、上記電源分離用の分離領域を不要にできる分、実施の形態１と同様、集積度の向上を図った半導体集積回路を得ることができるという上記第１の効果を奏する。
【０１１５】
さらに、実施の形態４の基本セル４より構成される第１の構成例の半導体集積回路は、実施の形態１と同様、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという上記第２の効果を奏する。
【０１１６】
加えて、実施の形態４の基本セル４は、ＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂをそれぞれ離散形成しているため、第１の構成例のように、ＶＤＤ用電源配線４１ｂ及びＧＮＤ用電源配線４６ｂを電源配線として用いない場合は、ＶＤＤ用電源配線４１ｂ及びＧＮＤ用電源配線４６ｂが形成されていない領域を、信号配線領域等の他の目的に有効利用することができるという第４の効果を奏する。
【０１１７】
なお、第１の構成例では、第１及び第２の基本セル群共に、ＶＤＤ用電源配線４１ｂ及びＧＮＤ用電源配線４６ｂを電源配線として利用しない例を示したが、第１及び第２の基本セル群のうち一方については、ＶＤＤ用電源配線４１ｂ及びＧＮＤ用電源配線４６ｂを電源配線として利用する構成も考えられる。
【０１１８】
（半導体集積回路の第２の構成例）
図２０は図１８で示した実施の形態４の基本セル４を用いて構成される半導体集積回路の第２の構成例を模式的に示す説明図である。図２０で示す半導体集積回路は２種類の電源供給を受ける構成を呈している。
【０１１９】
図２０で示す半導体集積回路の第２の構成例は複数の基本セル４から構成され、第１の構成例と同様、列方向にＶＤＤ用電源配線４１ａ（及び４１ｂ），ＧＮＤ用電源配線４６ａ（及び４６ｂ）が交互に入れ替わるように配置される。
【０１２０】
そして、上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１より第１ＧＮＤ電位及び第１ＶＤＤ電位を受ける第１の基本セル群（電源分離領域７３以外の基本セル４）と、上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２より第２ＧＮＤ電位及び第２ＶＤＤ電位を受ける第２の基本セル群（電源分離領域７３内の基本セル４）に分類される。
【０１２１】
第１の基本セル群の基本セル４は、ＧＮＤ用電源配線４６ａ及びＶＤＤ用電源配線４１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続され、ＧＮＤ用電源配線４６ｂ及びＶＤＤ用電源配線４１ｂもそれぞれビアホール７１を介して上層ＧＮＤ配線８１及び上層ＶＤＤ配線９１と電気的に接続される。
【０１２２】
そして、基本セル４内に各々が離散形成されるＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂそれぞれの間にセル内端子間接続補助電源配線７４を設けるとともに、行方向に隣接する基本セル４，４間のＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂがそれぞれセル間接続用補助電源配線７２を介して電気的に接続されることにより、第１ＧＮＤ電位及び第１ＶＤＤ電位に設定される。
【０１２３】
一方、第２の基本セル群（電源分離領域７３内）の基本セル４は、ＧＮＤ用電源配線４６ａ及びＶＤＤ用電源配線４１ａがそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続され、ＧＮＤ用電源配線４６ｂ及びＶＤＤ用電源配線４１ｂもそれぞれビアホール７１を介して上層ＧＮＤ配線８２及び上層ＶＤＤ配線９２と電気的に接続される。
【０１２４】
そして、基本セル４内に各々が離散形成されるＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂそれぞれの間にセル内端子間接続補助電源配線７４を設けるとともに、図中左右に隣接する基本セル４，４間のＶＤＤ用電源配線４１ａ，４１ｂ及びＧＮＤ用電源配線４６ａ，４６ｂがセル間接続用補助電源配線７２を介して電気的に接続されることにより、第２ＶＤＤ電位及び第２ＧＮＤ電位に設定される。
【０１２５】
そして、電源分離領域７３外で行方向に隣接する他のセル４ｘ，４ｙとの間に、セル間接続用補助電源配線７２を形成しないことにより、第１及び第２ＶＤＤ電位に関して電気的分離関係を維持する。
【０１２６】
このように、実施の形態４の半導体集積回路の第２の構成は、電源分離領域７３の境界、すなわち、第１の基本セル群の基本セル４と第２の基本セル群の基本セル４との境界に電源分離用の分離領域を設ける必要はないため、第１及び第２の基本セル群の基本セルを隙間無く隣接配置することができる。
【０１２７】
したがって、上記電源分離用の分離領域を不要にできる分、実施の形態１と同様、集積度の向上を図った半導体集積回路を得ることができるという上記第１の効果を奏する。
【０１２８】
さらに、実施の形態４の基本セル４より構成される第２の構成例の半導体集積回路は、実施の形態１と同様、一部の電源給電領域への電源供給を一時的に遮断しても、動作時間の遅延、配線効率の劣化等を生じさせることがないため、低消費電力化を支障無く達成することができるという上記第２の効果を奏する。
【０１２９】
さらに、実施の形態４の第２の構成例は、ＶＤＤ用電源配線４１ａ（ＧＮＤ用電源配線４６ａ）に加え、ＶＤＤ用電源配線４１ｂ（ＧＮＤ用電源配線４６ｂ）からも、ＰＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のボディ電位設定を行う構成を呈しているため、実施の形態３の第２の構成例と同様、トランジスタ特性の向上を図ることができるという上記第３の効果を奏する。
【０１３０】
＜実施の形態５＞
（基本セル構造）
図２１はこの発明の実施の形態５である半導体集積回路に用いられる基本セルのレイアウト構造を示す平面図である。同図に示すように、基本セル５はＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域５３が選択的に形成され、Ｐ型トランジスタ拡散領域５３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極５４が形成される。
【０１３１】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域５８が選択的に形成され、Ｎ型トランジスタ拡散領域５８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極５９が形成される。
【０１３２】
Ｐ型トランジスタ拡散領域５３及びＰＭＯＳ用ゲート電極５４によってＰＭＯＳトランジスタが構成され、Ｎ型トランジスタ拡散領域５８及びＮＭＯＳ用ゲート電極５９によってＮＭＯＳトランジスタが構成される。
【０１３３】
Ｎウェル領域８内の一部（図２１の上部）にはＮ型拡散領域５２ａが選択的に形成され、Ｎ型拡散領域５２ａ上に電気的に接続してＶＤＤ用電源配線５１ａが形成される。さらに、Ｎウェル領域８内の他の一部（図２１の下部）には２つ（所定数）のＮ型拡散領域５２ｂ（第３の部分拡散領域）が図中左右に離散して形成され、これらＮ型拡散領域５２ｂ上に電気的に接続してＶＤＤ用電源配線５１ｂが形成される。このように、Ｎウェル領域８に形成される２つのＰＭＯＳトランジスタ（ＰＭＯＳ用ゲート電極５４）に対応して２つのＮ型拡散領域５２ｂが離散して形成される。
【０１３４】
一方、Ｐウェル領域９内の一部（図２１の下部）にはＰ型拡散領域５７ａが選択的に形成され、Ｐ型拡散領域５７ａ上に電気的に接続してＧＮＤ用電源配線５６ａが形成される。さらに、Ｐウェル領域９内の他の一部（図２１の上部）には２つ（所定数）のＰ型拡散領域５７ｂ（第４の部分拡散領域）が図中左右に離散して形成され、Ｐ型拡散領域５７ｂ上に電気的に接続してＧＮＤ用電源配線５６ｂが形成される。このように、Ｐウェル領域９に形成される２つのＮＭＯＳトランジスタ（ＮＭＯＳ用ゲート電極５９）に対応して２つのＰ型拡散領域５７ｂが離散して形成される。
【０１３５】
ＶＤＤ用電源配線５１ａ，５１ｂ及びＧＮＤ用電源配線５６ａ，５６ｂ（第１，第３及び第２，第４の電源配線）は、それぞれ基本セル５のセル境界５０に接することなく所定距離を隔ててセル内に設けられることにより、隣接するセルから電気的に分離される。
【０１３６】
Ｎ型拡散領域５２ａ，５２ｂはそれぞれＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域５７ａ，５７ｂはＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【０１３７】
さらに、Ｎウェル領域８において、ＰＭＯＳ用ゲート電極５４，Ｎ型拡散領域５２ａ間におけるＰＭＯＳ用ゲート電極５４の延長線上に部分分離領域５５ａ（第１の部分分離領域）が形成され、図中左右のＰＭＯＳ用ゲート電極５４上の端部それぞれから左右のＮ型拡散領域５２ｂまでの間に部分分離領域５５ｂ（第３の部分分離領域）がそれぞれ形成される。
【０１３８】
同様にして、Ｐウェル領域９において、ＮＭＯＳ用ゲート電極５９，Ｐ型拡散領域５７ａ間におけるＮＭＯＳ用ゲート電極５９の延長線上に部分分離領域５５ａ（第２の部分分離領域）が形成され、図中左右のＮＭＯＳ用ゲート電極５９上の端部それぞれから左右のＰ型拡散領域５７ｂまでの間に部分分離領域５５ｂ（第４の部分分離領域）がそれぞれ形成される。
【０１３９】
基本セル５は、実施の形態３の基本セル３と同様、ＶＤＤ用電源配線５１ａ及び５１ｂから、Ｎ型拡散領域５２ａ及び５２ｂそれぞれに所定のボディ電位を付与することにより、Ｎウェル領域８に形成されるＰＭＯＳトランジスタのボディ電位を設定することができ、ＧＮＤ用電源配線５６ａ及び５６ｂから、Ｐ型拡散領域５７ａ及び５７ｂそれぞれに所定のボディ電位を付与することにより、Ｐウェル領域９に形成されるＮＭＯＳトランジスタのボディ電位を設定することができる。
【０１４０】
（半導体集積回路）
実施の形態５の基本セル５を用いて、図１６で示した実施の形態３の第１の構成例と同様な半導体集積回路を構成することにより、実施の形態３の第１の構成例と同様、上記第１及び第２の効果の発揮することができる。
【０１４１】
また、実施の形態５の基本セル５を用いて、図１７で示した実施の形態３の第２の構成例と同様な半導体集積回路を構成することにより、実施の形態３の第２の構成例と同様、上記第１〜第３の効果を発揮することができる。
【０１４２】
（実施の形態５の固有の効果）
さらに、実施の形態５の基本セル５は、Ｎ型拡散領域５２ｂ及びＰ型拡散領域５７ｂを離散形成することにより、以下の効果を奏する。
【０１４３】
図２２は実施の形態３の基本セル３によるＭＯＳトランジスタ間のゲート接続例を示す説明図である。同図に示すように、実施の形態３の基本セル３は、Ｎウェル領域８に形成されるＰＭＯＳ用ゲート電極３４と、Ｐウェル領域９に形成されるＮＭＯＳ用ゲート電極３９との電気的に接続を、ＶＤＤ用電源配線３１ｂ及びＧＮＤ用電源配線３６ｂよりも上層に配置されるメタル配線８５を設け、このメタル配線８５とＰＭＯＳ用ゲート電極３４及びＮＭＯＳ用ゲート電極３９とをポリ上コンタクトホール８４によって電気的に接続することにより実現される。なお、実際にはメタル配線８５とＰＭＯＳ用ゲート電極３４及びＮＭＯＳ用ゲート電極３９との電気的に接続に際し、図示しない中間導電層を介して行われる。
【０１４４】
図２３は実施の形態５の基本セル５によるＭＯＳトランジスタ間のゲート接続例を示す説明図である。同図に示すように、基本セル５は、Ｎ型拡散領域５２ｂ及びＰ型拡散領域５７ｂが離散的に形成され、ＰＭＯＳ用ゲート電極５４及びＮＭＯＳ用ゲート電極５９の延長線上には形成されていない。
【０１４５】
したがって、ＰＭＯＳ用ゲート電極５４，ＮＭＯＳ用ゲート電極５９間の延長線上に、ＰＭＯＳ用ゲート電極５４及びＮＭＯＳ用ゲート電極５９と同じ形成高さに、ポリ配線７５を設けることにより、ＰＭＯＳ用ゲート電極５４，ＮＭＯＳ用ゲート電極５９間の電気的に接続を実現することができる。なお、ＶＤＤ用電源配線５１ｂ及びＧＮＤ用電源配線５６ｂは、ＰＭＯＳ用ゲート電極５４及びＮＭＯＳ用ゲート電極５９の上層に形成されるため、ポリ配線７５とＶＤＤ用電源配線５１ｂあるいはＧＮＤ用電源配線５６ｂが電気的に接続することはない。
【０１４６】
このように、実施の形態５の基本セル５は、Ｎ型拡散領域５２ｂ及びＰ型拡散領域５７ｂを離散的に形成することにより、セル内の配線効率の向上を図るという第５の効果を奏する。
【０１４７】
＜実施の形態６＞
（基本セル構造）
図２４はこの発明の実施の形態６である基本セルのレイアウト構造を示す平面図である。同図に示すように、基本セル６はＮウェル領域８とＰウェル領域９とから構成される。Ｎウェル領域８内にＰ型トランジスタ拡散領域６３が選択的に形成され、Ｐ型トランジスタ拡散領域６３間のＮトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＰＭＯＳ用ゲート電極６４が形成される。
【０１４８】
一方、Ｐウェル領域９内にＮ型トランジスタ拡散領域６８が選択的に形成され、Ｎ型トランジスタ拡散領域６８間のＰトランジスタボディ領域（図示せず）上にゲート絶縁膜（図示せず）を介してＮＭＯＳ用ゲート電極６９が形成される。
【０１４９】
Ｐ型トランジスタ拡散領域６３及びＰＭＯＳ用ゲート電極６４によってＰＭＯＳトランジスタが構成され、Ｎ型トランジスタ拡散領域６８及びＮＭＯＳ用ゲート電極６９によってＮＭＯＳトランジスタが構成される。
【０１５０】
Ｎウェル領域８内の一部（図２４の上部）にはＮ型拡散領域６２ａが選択的に形成され、Ｎ型拡散領域６２ａ上に電気的に接続して複数（図２４では３個）のＶＤＤ用電源配線６１ａ（第１の部分電源配線）が離散して形成される。
【０１５１】
さらに、Ｎウェル領域８内の他の一部（図２１の下部）には２つのＮ型拡散領域６２ｂ（第３の部分拡散領域）が図中左右に離散して形成され、これらＮ型拡散領域６２ｂ上に複数（図２４では３個）のＶＤＤ用電源配線６１ｂ（第３の部分電源配線）が離散して形成される。これら複数のＶＤＤ用電源配線６１ｂのうち下方にＮ型拡散領域６２ｂが存在するＶＤＤ用電源配線６１ｂは、当該下方のＮ型拡散領域６２ｂと図示しないコンタクトホールを介して電気的に接続される。
【０１５２】
このように、Ｎウェル領域８に形成される２つのＰＭＯＳトランジスタ（ＰＭＯＳ用ゲート電極６４）に対応して２つのＮ型拡散領域６２ｂが離散して形成される。そして、２つのＮ型拡散領域６２ｂはそれぞれ複数のＶＤＤ用電源配線６１ｂのうち対応するＶＤＤ用電源配線６１ｂと電気的に接続される。
【０１５３】
一方、Ｐウェル領域９内の一部（図２４の下部）にはＰ型拡散領域６７ａが選択的に形成され、Ｐ型拡散領域６７ａ上に電気的に接続して複数（図２４では３個）のＧＮＤ用電源配線６６ａ（第２の部分電源配線）が形成される。
【０１５４】
さらに、Ｐウェル領域９内の他の一部（図２１の下部）には２つのＮ型拡散領域６７ｂ（第４の部分拡散領域）が図中左右に離散して形成され、これらＮ型拡散領域６７ｂ上に複数（図２４では３個）のＧＮＤ用電源配線６６ｂ（第４の部分電源配線）が離散して形成される。これら複数のＧＮＤ用電源配線６６ｂのうち下方にＮ型拡散領域６７ｂが存在するＧＮＤ用電源配線６６ｂは、当該下方のＮ型拡散領域６７ｂと図示しないコンタクトホールを介して電気的に接続される。
【０１５５】
このように、Ｐウェル領域９に形成される２つのＮＭＯＳトランジスタ（ＮＭＯＳ用ゲート電極６９）に対応して２つのＰ型拡散領域６７ｂが離散して形成される。そして、２つのＰ型拡散領域６７ｂはそれぞれ複数のＧＮＤ用電源配線６６ｂのうち対応するＧＮＤ用電源配線６６ｂと電気的に接続される。
【０１５６】
ＶＤＤ用電源配線６１ａ，６１ｂ及びＧＮＤ用電源配線６６ａ，６６ｂは、それぞれ基本セル６のセル境界６０に接することなく所定距離を隔ててセル内に設けられることにより、隣接するセルから電気的に分離される。
【０１５７】
Ｎ型拡散領域６２ａ，６２ｂはそれぞれＮウェル領域８内に形成されるＰＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当し、Ｐ型拡散領域６７ａ，６７ｂはＰウェル領域９内に形成されるＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。
【０１５８】
さらに、Ｎウェル領域８において、ＰＭＯＳ用ゲート電極６４，Ｎ型拡散領域６２ａ間におけるＰＭＯＳ用ゲート電極６４の延長線上に部分分離領域６５ａ（第１の部分分離領域）が形成され、図中左右のＰＭＯＳ用ゲート電極６４上の端部それぞれから左右のＮ型拡散領域６２ｂまでの間に部分分離領域６５ｂ（第３の部分分離領域）がそれぞれ形成される。
【０１５９】
同様にして、Ｐウェル領域９において、ＮＭＯＳ用ゲート電極６９，Ｐ型拡散領域６７ａ間におけるＮＭＯＳ用ゲート電極６９の延長線上に部分分離領域６５ａ（第２の部分分離領域）が形成され、図中左右のＮＭＯＳ用ゲート電極６９上の端部それぞれから左右のＰ型拡散領域６７ｂまでの間に部分分離領域６５ｂ（第４の部分分離領域）がそれぞれ形成される。
【０１６０】
実施の形態６の基本セル６も、実施の形態４の基本セル４と同様、ＶＤＤ用電源配線６１ａ及び６１ｂから、Ｎ型拡散領域６２ａ及び６２ｂそれぞれに所定のボディ電位を付与することにより、Ｎウェル領域８に形成されるＰＭＯＳトランジスタのボディ電位を設定することができる。同様にして、ＧＮＤ用電源配線６６ａ及び６６ｂから、Ｐ型拡散領域６７ａ及び６７ｂそれぞれに所定のボディ電位を付与することにより、Ｐウェル領域９内に形成されるＮＭＯＳトランジスタのボディ電位を設定することができる。
【０１６１】
（半導体集積回路）
実施の形態６の基本セル６を用いて、図１９で示した実施の形態４の第１の構成例と同様な半導体集積回路を構成することにより、実施の形態４の第１の構成例と同様、上記第１及び第２の効果の発揮することができる。
【０１６２】
また、実施の形態６の基本セル６を用いて、図２０で示した実施の形態４の第２の構成例と同様な半導体集積回路を構成することにより、実施の形態４の第２の構成例と同様、上記第１〜第３の効果を発揮することができる。
【０１６３】
また、実施の形態６の基本セル６は、実施の形態５と同様、Ｎ型拡散領域６２ｂ及びＰ型拡散領域６７ｂを離散的に形成することにより、セル内の配線効率の向上を図るという上記第５の効果を奏する。
【０１６４】
さらに、実施の形態６の基本セル６は、Ｎ型拡散領域６２ｂ及びＰ型拡散領域６７ｂをそれぞれ離散的に形成することにより、Ｎ型拡散領域６２ｂ及びＰ型拡散領域６７ｂが形成されない領域についても、ポリ配線を形成することができるため、上記第４の効果を発揮することにより、セル内の配線効率のさらなる向上を図ることができる。
【０１６５】
＜その他＞
実施の形態３〜実施の形態６で示した基本セル３〜６においても、実施の形態２の基本セル２と同様、ＧＮＤ用電源配線を隣接するセル間で共用する構成を採用することができる。例えば、図１３に示す実施の形態３の基本セル３において、ＧＮＤ用電源配線３６ａを隣接するセル間で共用する構成にすることにより、実施の形態２と同様、セル面積の縮小化を図ることができるという効果を奏することができる。
【０１６６】
また、実施の形態２の説明でも述べたように、ＧＮＤ用電源配線をセル間で共有する構成に代えてＶＤＤ用電源配線の方をセル間で共有する構成をとることも可能であり、同様の効果を奏する。
【図面の簡単な説明】
【０１６７】
【図１】この発明の実施の形態１である基本セルのレイアウト構造を示す平面図である。
【図２】図１で示した基本セルを模式的に示した説明図である。
【図３】図２のＡ−Ａ断面を示す断面図である。
【図４】図２のＢ−Ｂ断面を示す断面図である。
【図５】図１で示した実施の形態１の基本セル１を用いて構成される半導体集積回路を模式的に示す説明図である。
【図６】一般的な複数の電源給電領域が存在する場合にチップ領域を模式的に示す説明図である。
【図７】実施の形態１の基本セルを用いた場合における複数の電源給電領域が存在する場合のチップ領域を模式的に示す説明図である。
【図８】従来の退避用信号経路を模式的に示す説明図である。
【図９】実施の形態１の基本セルを用いた場合の退避用信号経路を模式的に示す説明図である。
【図１０】図９の構成をより具体的に示した説明図である。
【図１１】この発明の実施の形態２である基本セルのレイアウト構造を示す平面図である。
【図１２】図１１で示した実施の形態２の基本セルを用いて構成される半導体集積回路を模式的に示す説明図である。
【図１３】この発明の実施の形態３である基本セルのレイアウト構造を示す平面図である。
【図１４】実施の形態１の基本セルにおける図１のＣ−Ｃ断面を示す断面図である。
【図１５】図１３のＤ−Ｄ断面構造を示す断面図である。
【図１６】図１３で示した実施の形態３の基本セルを用いて構成される半導体集積回路の第１の構成例を模式的に示す説明図である。
【図１７】図１３で示した実施の形態３の基本セルを用いて構成される半導体集積回路の第２の構成例を模式的に示す説明図である。
【図１８】この発明の実施の形態４である基本セルのレイアウト構造を示す平面図である。
【図１９】図１８で示した実施の形態４の基本セルを用いて構成される半導体集積回路の第１の構成例を模式的に示す説明図である。
【図２０】図１８で示した実施の形態４の基本セル４を用いて構成される半導体集積回路の第２の構成例を模式的に示す説明図である。
【図２１】この発明の実施の形態５である基本セルのレイアウト構造を示す平面図である。
【図２２】実施の形態３の基本セルによるＭＯＳトランジスタ間のゲート接続例を示す説明図である。
【図２３】は実施の形態５の基本セル５によるＭＯＳトランジスタ間のゲート接続例を示す説明図である。
【図２４】この発明の実施の形態６である基本セルのレイアウト構造を示す平面図である。
【符号の説明】
【０１６８】
１〜６  基本セル、１１，２１，３１ａ，３１ｂ，４１ａ，４１ｂ，５１ａ，５１ｂ，６１ａ，６１ｂ  ＶＤＤ用電源配線、１２，２２，３２，３２ａ，３２ｂ，４２，４２ａ，４２ｂ，５２ａ，５２ｂ，６２ａ，６２ｂ  Ｎ型拡散領域、１６，２６，３６ａ，３６ｂ，４６ａ，４６ｂ，５６ａ，５６ｂ，６６ａ，６６ｂ  ＧＮＤ用電源配線、１７，２７，３７，３７ａ，３７ｂ，４７，４７ａ，４７ｂ，５７ａ，５７ｂ，６７ａ，６７ｂ  Ｐ型拡散領域、４５ａ，４５ｂ，５５ａ，５５ｂ，１０４，１１４，１２４ａ，１２４ｂ，１３４ａ，１３４ｂ  部分分離領域、７０  セル間電源配線、７１  ビアホール、７２  セル間接続用補助電源配線、７３  電源分離領域、７４  セル内端子間接続補助電源配線、７５  ポリ配線、８１，８２  上層ＧＮＤ配線、８５  メタル配線、９１，９２  上層ＶＤＤ配線、１０１，１２１  半導体基板、１０２，１２２  埋込絶縁膜、１０３，１２３  ＳＯＩ層、１０６，１１０〜１１２，１１６，１２６，１３０，１３６  完全分離領域、１０８  Ｎトランジスタボディ領域、１１８  Ｐトランジスタボディ領域、Ａ１  第１電源給電領域、Ａ２  第２電源給電領域、Ａ３  複数電源給電領域、ＡＣ  チップ領域、Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４  セル、ＣＲ  削減領域、ＧＶ  電源分離用隙間、ＲＧ，ＲＧ１〜ＲＧ４  退避用レジスタ、ＳＰ０  電源給電領域群、ＳＰ１〜ＳＰ９  電源給電領域、ＶＬ１  第１電源供給線、ＶＬ２  第２電源供給線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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