(57)【要約】【課題】フラッシュメモリの製造方法を提供する。【解決手段】基板上にマスクパターンを形成し、マスクパターンをエッチングマスクとして利用して基板をエッチングすることによって、トレンチを形成し、トレンチの所定深さほど第１絶縁膜を埋め込み、マスクパターンの側壁にスペーサを形成し、トレンチが埋め込まれるように第１絶縁膜上に第２絶縁膜を埋め込んで素子分離膜を形成し、マスクパターン及びスペーサを除去し、マスクパターン及びスペーサが除去された空間に浮遊ゲートを形成するフラッシュメモリの製造方法である。【選択図】図１２
2007073973.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして利用して前記基板をエッチングすることによって、トレンチを形成する工程と、
前記トレンチの所定深さほど第１絶縁膜を埋め込む工程と、
前記マスクパターンの側壁にスペーサを形成する工程と、
前記トレンチが埋め込まれるように第１絶縁膜上に第２絶縁膜を埋め込んで、素子分離膜を形成する工程と、
前記マスクパターン及び前記スペーサを除去する工程と、を含むことを特徴とするフラッシュメモリの製造方法。
【請求項２】
前記マスクパターンを形成する工程は、
前記基板上にパッド酸化膜を形成する工程と、
前記パッド酸化膜上にパッド窒化膜を形成する工程と、
前記パッド窒化膜及びパッド酸化膜をパターニングする工程と、を含むことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項３】
前記スペーサを形成する工程は、
前記マスクパターンの上部にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜を異方性ドライエッチングする工程と、を含むことを特徴とする請求項２に記載のフラッシュメモリの製造方法。
【請求項４】
前記スペーサの幅は、前記マスクパターンの間隔の１／３ないし１／１０ほどであることを特徴とする請求項３に記載のフラッシュメモリの製造方法。
【請求項５】
前記マスクパターン及び前記スペーサを除去する工程は、
前記パッド窒化膜と前記スペーサとを燐酸溶液で除去する工程と、
前記パッド酸化膜をウェットエッチングで除去する工程と、を含むことを特徴とする請求項４に記載のフラッシュメモリの製造方法。
【請求項６】
前記トレンチの所定深さほど第１絶縁膜を埋め込む工程は、
前記トレンチの所定深さが埋め込まれるように第１絶縁膜を形成する工程と、
前記第１絶縁膜を所定厚さほどリセスさせる工程と、を含むことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項７】
前記トレンチの所定深さほど第１絶縁膜を埋め込む工程は、
前記トレンチの内部が充填するように第１絶縁膜を形成する工程と、
前記第１絶縁膜を所定厚さほどリセスさせる工程と、を含むことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項８】
前記トレンチ内に第１絶縁膜を形成する工程時に前記トレンチの内部にボイドが発生した場合、
前記第１絶縁膜をリセスさせる工程で、前記ボイドが除去されるまで前記第１絶縁膜をリセスさせることを特徴とする請求項７に記載のフラッシュメモリの製造方法。
【請求項９】
前記第１絶縁膜をリセスさせる工程で、前記第１絶縁膜の表面が前記基板の表面と同じであるか、またはその上部に位置するようにリセスさせることを特徴とする請求項８に記載のフラッシュメモリの製造方法。
【請求項１０】
前記第１絶縁膜は、ＨＤＰ酸化膜、ＰＥ−ＴＥＯＳ、ＵＳＧ酸化膜のようなＭＴＯのうち選択されるいずれか一つまたはその組み合わせで形成することを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項１１】
前記マスクパターン及びスペーサを除去する工程以後に、
前記素子分離膜の間の前記基板上にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜の上部の素子分離膜の間に自己整列された浮遊ゲートを形成する工程と、をさらに含むことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項１２】
前記浮遊ゲートを形成する工程以後に、
前記素子分離膜に対するウェットエッチバックを進めて、前記浮遊ゲートを前記素子分離膜より突出させる工程をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリの製造方法。
【請求項１３】
前記自己整列された浮遊ゲートを形成する工程は、
前記半導体基板の結果物の上部に、前記素子分離膜の間の空間が充填するようにドープトポリシリコン膜を形成する工程と、
前記ドープトポリシリコン膜を、前記素子分離膜と同じ高さを有するように平坦化させる工程と、を含むことを特徴とする請求項１１に記載のフラッシュメモリの製造方法。
【請求項１４】
前記浮遊ゲートの上部にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲートを形成する工程と、をさらに含むことを特徴とする請求項１３に記載のフラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリの製造方法に係り、特に自己整列された浮遊ゲートの形成方法を利用したフラッシュメモリの製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように高集積が可能であり、不揮発性であってデータ保全性に優れるため、システム内でメインメモリとして代替可能であり、ＤＲＡＭインターフェースに適用可能である。また、高集積及び大容量が可能であるので、既存のハードディスク及びフレキシブルディスクを代替する素子としてメモリ市場で注目されている。フラッシュメモリを構成するセルトランジスタは、トンネル酸化膜、浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層されているゲート構造物を含むスタックゲートトランジスタが一般的である。
【０００３】
かかるゲート構造を有するフラッシュメモリのプログラム動作は、制御ゲートに印加された正の電圧が浮遊ゲートにカップリングされて、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングまたはホットキャリア注入により基板から電子がトンネル酸化膜を経て浮遊ゲート内に捕獲されることを原理とする。したがって、低い制御ゲート入力電圧でトンネル酸化膜に高電界を印加するためには、制御ゲートと浮遊ゲートとの間に高いカップリング比が必要になる。ここで、制御ゲートに印加される電圧に対する浮遊ゲートに誘導される電圧の比をカップリング比とする。また、カップリング比は、トンネル酸化膜及びゲート間絶縁膜の静電容量の和に対するゲート間絶縁膜の静電容量の比として表現される。
【０００４】
図１は、従来のフラッシュメモリのセルトランジスタを概略的に説明するための断面図である。
【０００５】
図１に示すように、基板１に素子分離膜２が形成されて活性領域が定義されている。そして、活性領域上にトンネル酸化膜３を介して浮遊ゲート４が形成されている。また、浮遊ゲート４上にゲート間絶縁膜６を介して制御ゲート７が形成されている。
【０００６】
かかるフラッシュメモリでは、浮遊ゲート４の上面と両側壁に形成されたゲート間絶縁膜６の面積がカップリング比に影響を及ぼす。したがって、カップリング比の増加のためにゲート間絶縁膜６の面積を増大させようとすれば、浮遊ゲート４のサイズも増大させねばならない。
【０００７】
最近、素子の線幅が微細になるにつれて、浮遊ゲート４のフォトリソグラフィ時における活性領域と浮遊ゲート４との間の整列問題が特に重要になっている。従来の図１のようなフラッシュメモリのセルトランジスタの製造方法では、基板１に素子分離膜２を形成して活性領域を定義した後、基板１の全面にポリシリコンを蒸着した後にパターニングして活性領域に浮遊ゲート４を形成するが、活性領域と浮遊ゲート４とのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）が減少するにつれて、ポリシリコンのパターニングのためのフォトリソグラフィで活性領域と浮遊ゲート４とを整列し難くて誤整列が頻繁に発生した。誤整列が発生すれば、消去しきい電圧Ｖｔｈの分布が不良になる。
【０００８】
かかる整列問題を改善するための方法として、図２ないし図５に示したような自己整列された浮遊ゲートの形成方法が提案された。
【０００９】
まず、図２に示したように、基板１０上に活性領域を限定するためのマスクパターン１５を形成し、基板１０内にトレンチ２５を形成する。次いで、絶縁膜を蒸着してトレンチ２５を埋め込んだ後、平坦化工程を進めて素子分離膜３０を形成する。次いで、図３のように、マスクパターン１５除去工程を実施して素子分離膜３０の上部を基板１０の表面から突出させる。マスクパターン１５が除去された部位には、浮遊ゲートが形成されるホールＨが形成される。次いで、図４のように、カップリング比の増加のために浮遊ゲートの面積を増大させるように素子分離膜３０の側壁をウェットエッチングによりプルバックさせて、前記浮遊ゲートが形成される空間、すなわちホールＨを拡張させる。次いで、図５のように、素子分離膜３０の間の基板１０上にトンネル酸化膜３５を形成し、ポリシリコンを厚く蒸着した後、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を利用した平坦化工程を進めて素子分離膜３０の間に自己整列された浮遊ゲート４０を形成する。次いで、図示していないが、浮遊ゲート４０の間の素子分離膜３０を所定深さほどウェットエッチバックを通じてリセスさせて、前記浮遊ゲート４０の側壁を露出させることによって、浮遊ゲート４０上に形成するゲート間絶縁膜の面積を増大させる。
【００１０】
かかる自己整列された浮遊ゲートの形成方法を利用すれば、浮遊ゲートと活性領域との間の誤整列の防止及び活性領域の面積を効果的な使用という長所がある。しかし、デザインルールが６０ｎｍ以下に小さくなって隣り合うセル間の距離が４０ｎｍ以下となれば、トレンチ２５内に絶縁膜が正しく充填されずに、図２のように素子分離膜内にボイドｖが形成されて維持される。これにより、後続の浮遊ゲートの形成時、ボイド部分に浮遊ゲート物質が充填されて、前記ボイドが電気的短絡の原因となる。
【００１１】
これについての代案として、図６に示したように、トレンチ２５の内部を層間埋め込み特性に優れたＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）酸化膜３０で充填させた後、ボイドが発生したＵＳＧ酸化膜３０を所定厚さほどリセスさせる。次いで、トレンチの内部にＵＳＧ酸化膜３０より堅い酸化膜３２をＵＳＧ酸化膜３０の上部に形成して、素子分離膜内のボイドを除去する方法が除去された。かかる方法を使用すれば、後続のＣＭＰ工程でも相対的に堅い酸化膜３２が平坦化終了点として作用してノード分離にも役に立つ。
【００１２】
このように二重の酸化膜を形成する場合にも、図７のように、マスクパターン１５の除去工程及び素子分離膜をプルバックさせる工程を進めて、浮遊ゲートが形成されるホールの面積を拡張させねばならない。
【００１３】
しかし、この場合には、ウェットエッチングによるプルバック工程を進め難くなる。その理由は、結合力の強くて堅い酸化膜３２は、ウェットエッチング剤に対する反応性が低下するため、ウェットエッチング工程を行うこと自体が非常に難しく、十分な拡張のために過度なウェットエッチングを進める場合、ウェーハ内の均一度を確保し難くなるためである。
【００１４】
はなはだしい場合には、図８のように素子分離膜、すなわちＵＳＧ酸化膜３０と活性領域１０との境界面に過度なエッチングが進められてくぼみｐが発生する。かかるくぼみの発生を防止するために前記ウェットプルバック工程を行えなければ、カップリング比の増加を期待し難くて、結局にはフラッシュメモリ動作を保証できなくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする課題は、素子分離膜内のボイドを防止しつつ、拡張された浮遊ゲート空間を確保できるフラッシュメモリの製造方法を提供するところにある。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明によるフラッシュメモリの製造方法では、基板上にマスクパターンを形成し、前記マスクパターンをエッチングマスクとして利用して前記基板をエッチングすることによって、トレンチを形成する。前記トレンチの所定深さほど第１絶縁膜を埋め込み、前記マスクパターンの側壁にスペーサを形成する。次いで、前記トレンチが埋め込まれるように、第１絶縁膜上に第２絶縁膜を埋め込んで素子分離膜を形成し、前記マスクパターン及び前記スペーサを除去する。
【００１７】
前記マスクパターン及びスペーサを除去した後、前記素子分離膜の間の前記基板上にトンネル酸化膜を形成し、前記トンネル酸化膜の上部の素子分離膜の間に自己整列された浮遊ゲートを形成する。
【００１８】
また、前記浮遊ゲートを形成した後、前記素子分離膜に対するウェットエッチバックを進めて前記浮遊ゲートを前記素子分離膜より突出させうる。
【発明の効果】
【００１９】
本発明によれば、マスクパターンの側壁にスペーサを形成して浮遊ゲートが形成されるホールの幅をあらかじめ拡張させる効果があるので、従来のように過度なウェットエッチングを行う必要がなくてくぼみの発生を防止して、トレンチを充填する酸化膜（すなわち、素子分離膜）の損傷を根本的に解消する。
【００２０】
そして、スペーサの幅を調節すれば、容易に浮遊ゲートのサイズを調節できる。したがって、縮小した素子内で浮遊ゲートのＣＤを効果的に容易に増加させる。また、第１絶縁膜をリセスさせた後に第２絶縁膜を形成するので、第１絶縁膜に生じたボイドを除去できる。したがって、本発明によれば、素子分離膜内にボイドがなく、浮遊ゲートの形成のために適切な程度のホール拡張を確保できる。ボイドを除去すると共に、浮遊ゲートのサイズを増大させてカップリング比を増加させる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されるものと解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００２２】
図９ないし図１６は、本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【００２３】
まず、図９に示すように、Ｓｉ基板のような半導体基板１１０を準備する。次いで、基板１１０上にパッド酸化膜１１５とパッド窒化膜１２０とを積層し、それらの膜を所定部分パターニングして活性領域を限定するマスクパターン１２２を形成する。パッド酸化膜１１５は、基板１１０の上面の結晶欠陥の抑制または表面処理のために形成し、Ｏ２を利用したドライ酸化またはＨ２Ｏを利用したウェット酸化方式で形成する。例えば、７００ないし９５０℃の範囲の温度で５０ないし２５０Åの厚さに形成でき、ファーネスタイプやチャンバータイプの装備をいずれも利用できる。パッド酸化膜１１５を形成する前あるいは形成した後、基板１１０内にイオン注入を実施してウェルと、しきい電圧の調節のためのイオン層とを形成することもできる。パッド窒化膜１２０は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法でシリコン窒化物を蒸着して形成し、後続工程により形成される素子分離膜の上部が十分に高く突出されうる程度の厚さ、例えば２０００ないし３０００Åの厚さに形成できる。次いで、パターニングされたパッド酸化膜１１５とパッド窒化膜１２０、すなわちマスクパターン１２２をエッチングマスクとして利用して基板１１０をエッチングして、基板１１０内にトレンチ１２５を形成する。
【００２４】
図１０には、トレンチ１２５を埋め込む第１絶縁膜１３０を蒸着した後、マスクパターン１２２を平坦化終了点として平坦化させた状態を示す。第１絶縁膜１３０の平坦化は省略することもできる。第１絶縁膜１３０で埋め込む前にトレンチ１２５の側壁を酸化させて、トレンチのエッチング時に発生した欠陥を改善でき、絶縁膜との接着を強化し、漏れ電流を防止する役割を行い、後続のエッチング工程で素子分離膜と基板１１０との間が凹んで発生するモート現象を防止するために、ライナ酸化膜あるいはライナ窒化膜をさらに形成することもできる。第１絶縁膜１３０は、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＵＳＧ酸化膜などのＭＴＯ（Ｍｉｄｄｌｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）またはその組み合わせを蒸着でき、望ましくは、ＵＳＧ酸化膜で形成する。パターンＣＤの減少によって、狭い絶縁領域１４０を埋め込むと、図面のようにボイドｖが発生しうる。また、前記図１０では、第１絶縁膜１３０が絶縁領域１４０を埋め込むように形成したが、図１７に示したように、絶縁領域１４０の一部の厚さを埋め込むように第１絶縁膜１３０を蒸着することもできる。
【００２５】
次いで、図１１のように、前記第１絶縁膜１３０を所定深さほどリセスさせる。前記トレンチ１３０内に埋め込まれた第１絶縁膜１３０’にボイドｖが発生した場合、ボイドｖが除去されるまで第１絶縁膜１３０’をリセスさせうる。場合によって、前記第１絶縁膜１３０’は、その表面が基板１１０の表面と一致するか、または基板の表面より上に（例えば、５ないし１０ｎｍほど上に）位置するようにリセスさせうる。前記のように第１絶縁膜１３０’が基板の表面より上に位置するようにリセスさせれば、後続の浮遊ゲートの形成時に電界の集中を緩和させる効果がある。これにより、絶縁領域１４０の一部が第１絶縁膜１３０’により埋め込まれ、絶縁領域１４０、すなわちマスクパターン１２２の間の空間部１４２がオープンされる。このとき、前記リセスは、ドライまたはウェットリセスによる。
【００２６】
図１２に示すように、半導体基板１１０の結果物の上部にシリコン窒化膜を形成し、このシリコン窒化膜を異方性ドライエッチングして、前記マスクパターン１２２の両側壁及び前記第１絶縁膜１３０’の上部にスペーサ１３１を形成する。このとき、スペーサ１３１は、以後に浮遊ゲートの形成を考慮して、前記マスクパターン１２２の間隔の１／３ないし１／１０の厚さ（幅）を有することが望ましい。例えば、６０ｎｍの浮遊ゲートを形成する場合、すなわちマスクパターン１２２の間隔ｄが約６０ｎｍである場合、前記スペーサ１３１の幅は３ないし２０ｎｍの厚さに形成できる。
【００２７】
図１３には、第１絶縁膜１３０’上にトレンチ１２５を埋め込む第２絶縁膜１３２を形成した後、マスクパターン１２２を平坦化終了点として第２絶縁膜１３２を平坦化させて素子分離膜１３３を形成した状態を示す。第２絶縁膜１３２となる絶縁膜の種類には制限がない。本発明では、このように二重の酸化膜工程を進めるが、その中間にマスクパターン１２２の側壁にスペーサ１３１を形成することに特徴がある。
【００２８】
次いで、図１４に示すように、マスクパターン１２２とスペーサ１３１とを除去して、素子分離膜１３３の上部を基板１１０の表面から突出させる空間部を形成する。ここで、マスクパターン１２２とスペーサ１３１とを除去する工程は、次の二つの工程に進める。まず、パッド窒化膜１２０とスペーサ１３１とを燐酸（Ｈ３ＰＯ４）ストリップにより除去する。次いで、パッド酸化膜１１５をウェットエッチングにより除去する。ウェットエッチング剤としては、ＨＦ希釈液やＢＯＥ（Ｂｕｆｆｅｒ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ；ＨＦとＮＨ４Ｆが１００：１または３００：１に混合された溶液）を使用できる。燐酸ストリップは、パッド酸化膜１１５及び素子分離膜１３３に対して選択的にパッド窒化膜１２０とスペーサ１３１とを除去でき、ウェットエッチングは、パッド酸化膜１１５のみを除去する程度に進めばよいので、従来と異なり、素子分離膜１３３を構成する絶縁膜、特に第１絶縁膜１３０にくぼみが生じるおそれがない。
【００２９】
図１４に示すように、マスクパターン１２２とスペーサ１３１とを除去した部位には、後続工程で浮遊ゲートが形成されるホールＨが形成されるが、このホールＨは、従来のようにウェットエッチングによりさらに拡張させる必要なしに既に十分な幅を有している。ホールＨの幅、さらにホールＨ内に形成される浮遊ゲートのサイズは、結局、前工程のスペーサ１３１の幅により容易に調節できる。
【００３０】
図１５に示すように、素子分離膜３３の間の基板１１０上にトンネル酸化膜１３５を形成した後、トンネル酸化膜１３５上に導電膜を蒸着して平坦化させて、素子分離膜１３３の間に自己整列された浮遊ゲート１４６を形成する。トンネル酸化膜１３５は、電子のトンネリングが可能に、その厚さは８５ないし１１０Åほどに薄く形成する。そして、例えば７５０ないし８００℃の温度でウェット酸化方式で形成し、９００ないし９１０℃の温度でＮ２を利用して２０ないし３０分間熱処理工程を実施することによって、トンネル酸化膜１３５と基板１１０との間の界面の欠陥密度を最小化する。浮遊ゲート１４６の形成のための導電膜としては、ドープトポリシリコン膜を利用できる。ドープトポリシリコン膜は、ＬＰＣＶＤで５００ないし７００℃の温度で蒸着できる。不純物がドーピングされていない状態で蒸着した後、砒素（Ａｓ）または燐（Ｐ）をイオン注入によりドーピングしてもよく、蒸着時にインサイチュ（ｉｎ−ｓｉｔｕ）で不純物をドーピングしてもよい。ドーピング濃度は、例えば１Ｅ２１以上にする。
【００３１】
図１６は、後続工程を示す図面であって、ここでは、素子分離膜１３３に対するウェットエッチバックを進めて、浮遊ゲート１４６を素子分離膜１３３より突出させる工程をさらに含むことが望ましい。ウェットエッチバックのエッチング液としては、ＨＦ希釈液やＢＯＥを使用できる。次いで、浮遊ゲート１４６上にゲート間絶縁膜１４８、例えばＯＮＯ膜（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）、Ｔａ２Ｏ５膜、ＢＳＴ膜などを形成する。ゲート間絶縁膜１４８を形成した後には、熱処理を実施してトラップ電荷を除去し、膜質の向上を図ることができる。次いで、ゲート間絶縁膜１４８上に制御ゲート１５０を形成する。制御ゲート１５０は、ドープトポリシリコン、シリサイド、ドープトポリサイドまたは金属層で形成でき、シリサイドの種類としては、タングステンシリサイド、コバルトシリサイドまたはチタンシリサイドが挙げられる。
【００３２】
このように、本発明では、マスクパターンの側壁にスペーサを形成して浮遊ゲートが形成されるホールの幅をあらかじめ拡張させる効果があるので、従来のように過度なウェットエッチングを行う必要がなくてくぼみの発生を防止して、トレンチを埋め込む酸化膜（すなわち、素子分離膜）のアタックを根本的に解消する効果がある。そして、スペーサの幅を調節すれば、容易に浮遊ゲートのサイズを調節できる。また、第１絶縁膜をリセスさせた後に第２絶縁膜を形成するので、第１絶縁膜に生じたボイドを除去できる効果がある。したがって、本発明によれば、素子分離膜内にボイドがなく、浮遊ゲートの形成のために適切な程度のホール拡張を確保できる。
【００３３】
以上では、本発明の実施形態について説明したが、本発明は、前記した実施形態にのみ限定されるものではなく、多様な変更や変形が可能である。本発明は、特許請求の範囲により定義される本発明の思想及び範疇内に含まれる代案、変形及び等価な発明を含む。
【産業上の利用可能性】
【００３４】
本発明は、フラッシュメモリの製造関連の技術分野に適用可能である。
【図面の簡単な説明】
【００３５】
【図１】従来のフラッシュメモリのセルトランジスタを概略的に説明するための断面図である。
【図２】従来の自己整列された浮遊ゲートの形成方法を利用したフラッシュメモリの製造方法を示す断面図である。
【図３】従来の自己整列された浮遊ゲートの形成方法を利用したフラッシュメモリの製造方法を示す断面図である。
【図４】従来の自己整列された浮遊ゲートの形成方法を利用したフラッシュメモリの製造方法を示す断面図である。
【図５】従来の自己整列された浮遊ゲートの形成方法を利用したフラッシュメモリの製造方法を示す断面図である。
【図６】従来の他のフラッシュメモリの製造方法を示す断面図である。
【図７】従来の他のフラッシュメモリの製造方法を示す断面図である。
【図８】従来の他のフラッシュメモリの製造方法を示す断面図である。
【図９】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１０】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１１】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１２】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１３】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１４】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１５】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１６】本発明によってフラッシュメモリを製造する方法を工程順序に従って示す断面図である。
【図１７】本発明の他の実施形態によるフラッシュメモリの製造方法を説明するための断面図である。
【符号の説明】
【００３６】
１１０  半導体基板
１１５  パッド酸化膜
１２０  パッド窒化膜
１２２  マスクパターン
１２５  トレンチ
１３０’  第１絶縁膜
１３１  スペーサ
１４０  絶縁領域
１４２，１４４  空間部
【図１】
2007073973.tif 000003
【図２】
2007073973.tif 000004
【図３】
2007073973.tif 000005
【図４】
2007073973.tif 000006
【図５】
2007073973.tif 000007
【図６】
2007073973.tif 000008
【図７】
2007073973.tif 000009
【図８】
2007073973.tif 000010
【図９】
2007073973.tif 000011
【図１０】
2007073973.tif 000012
【図１１】
2007073973.tif 000013
【図１２】
2007073973.tif 000014
【図１３】
2007073973.tif 000015
【図１４】
2007073973.tif 000016
【図１５】
2007073973.tif 000017
【図１６】
2007073973.tif 000018
【図１７】
2007073973.tif 000019