(57)【要約】【課題】本発明は、順方向バイアス印加時におけるオン抵抗の増加を抑制しながら、逆方向バイアス時におけるリーク電流を抑制して耐圧の低下を抑制することができる半導体整流素子を提供する。【解決手段】ショットキー電極５０は、隣り合う電界緩和層４０の間に位置し、かつドリフト層３０の表面上に接触するようにして形成された第１の領域５０Ｂと、ショットキー電極のうち第１の領域を除く第２の領域５０Ａとを有し、第１の領域は、第２の領域よりバリアハイトが高い導電性材料によって形成されている。【選択図】図１
2007324218.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面部分において、互いに離間して形成された複数の第２導電型の電界緩和層と、
前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触されたショットキー電極と、
前記半導体基板の下方にオーミックコンタクトを形成するようにして接触されたオーミック電極と
を備え、前記ショットキー電極は、
隣り合う前記電界緩和層の間に位置し、かつ前記ドリフト層の表面上に接触するようにして形成された第１の領域と、前記ショットキー電極のうち前記第１の領域を除く第２の領域とを有し、前記第１の領域は、前記第２の領域よりバリアハイトが高い導電性材料によって形成された
ことを特徴とする半導体整流素子。
【請求項２】
前記第１の領域は、
その端部が、隣り合う前記電界緩和層の端部より内側に位置するように形成された
ことを特徴とする請求項１記載の半導体整流素子。
【請求項３】
前記導電性材料は、金属である
ことを特徴とする請求項１記載の半導体整流素子。
【請求項４】
前記ドリフト層は、
前記ドリフト層の底部から前記電界緩和層の底部の高さまで形成された部分と、隣り合う前記電界緩和層の間に形成された部分との間で、不純物濃度が異なるように形成された
ことを特徴とする請求項１記載の半導体整流素子。
【請求項５】
前記ドリフト層は、
隣り合う前記電界緩和層の間に形成された部分の不純物濃度が、前記ショットキー電極との界面に近づくことに応じて低くなるように形成された
ことを特徴とする請求項４記載の半導体整流素子。
【請求項６】
前記電界緩和層は、
前記ショットキー電極と接触している部分の断面積が、前記ショットキー電極と接触していない部分の断面積よりも小さくなるように形成された
ことを特徴とする請求項１記載の半導体整流素子。
【請求項７】
前記ドリフト層の表面部分において互いに離間して形成された複数の溝をさらに備え、
前記電界緩和層は、前記溝の下方に接触するようにして形成され、
前記ショットキー電極は、前記溝を埋め込むように前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触された
ことを特徴とする請求項１記載の半導体整流素子。
【請求項８】
前記ショットキー電極は、
前記ドリフト層に形成された前記溝の側壁に接触するように、前記第２の領域とは異なる導電性材料によって形成された第３の領域をさらに有し、
前記第２の領域におけるバリアハイトと前記第３の領域におけるバリアハイトとの差分は、前記第２の領域と前記第３の領域とが同一の導電性材料によって形成されたと仮定した場合における、前記第２の領域におけるバリアハイトと前記第３の領域におけるバリアハイトとの差分より小さい
ことを特徴とする請求項７記載の半導体整流素子。
【請求項９】
前記電界緩和層は、
前記ショットキー電極と接触しないように、前記ドリフト層内に埋め込まれた
ことを特徴とする請求項１記載の半導体整流素子。
【請求項１０】
前記ドリフト層の表面部分において互いに離間して形成された複数の溝をさらに備え、
前記電界緩和層は、前記溝の下方に接触することなく前記ドリフト層内に埋め込むように形成され、
前記ショットキー電極は、前記溝を埋め込むように前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触された
ことを特徴とする請求項１記載の半導体整流素子。
【請求項１１】
前記ショットキー電極は、
前記ドリフト層に形成された前記溝の側壁に接触するように、前記第２の領域とは異なる導電性材料によって形成された第３の領域をさらに有し、
前記第２の領域におけるバリアハイトと前記第３の領域におけるバリアハイトとの差分は、前記第２の領域と前記第３の領域とが同一の導電性材料によって形成されたと仮定した場合における、前記第２の領域におけるバリアハイトと前記第３の領域におけるバリアハイトとの差分より小さい
ことを特徴とする請求項１０記載の半導体整流素子。
【請求項１２】
第１導電型の半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面部分において、互いに離間して形成された複数の第２導電型の電界緩和層と、
前記ドリフト層の表面部分であって、かつ隣り合う前記電界緩和層の間に、前記電界緩和層より接合深さが浅く、かつ不純物濃度が低くなるように形成された複数の第２導電型のバリアハイト制御層と、
前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触されたショットキー電極と、
前記半導体基板の下方にオーミックコンタクトを形成するようにして接触されたオーミック電極と
を備えることを特徴とする半導体整流素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体整流素子に関する。
【背景技術】
【０００２】
ダイオードの耐圧は、逆方向にバイアスを印加した場合に流れる逆方向電流の値を決定し、その電流が流れたときの電圧の値として決められる。
【０００３】
ｐｉｎダイオードの場合、ｐ／ｎ接合に逆方向バイアスが掛かり、空乏層からキャリアが生成し、なだれ（アバランシェ）増倍で発生した電流が、決定された逆方向電流の値を超えた電圧が耐圧（アバランシェ電圧）となるが、この耐圧は、ドリフト層濃度とドリフト層厚さによって決められる。
【０００４】
一方、ショットキーダイオードに逆方向バイアスを印加した場合、ショットキー電極にかかる電界により電極からの漏れ電流が増大し、アバランシェ電圧を迎えるより前に逆方向電流が増大し、耐圧がアバランシェで決定される耐圧よりも下がってしまう問題がある。
【０００５】
この問題を解決するひとつの方法として、ショットキー電極のバリアハイトを上げる方法があるが、この場合、順方向にバイアスを印加した際の立ち上がり電圧も上がってしまい、オン電圧が上昇してしまう問題があった。
【０００６】
別の解決手段として、ショットキー電極近傍にドリフト層とは逆導電型の領域を配置し、ショットキー電極に掛かる電界を緩和し、リーク電流を抑制するＪＢＳ（ジャンクション・バリア・ショットキーダイオード)という構造がある。（例えば、特許文献１参照）。
【０００７】
以下、ＪＢＳに関する文献名を記載する。
【特許文献１】特開２００２−１００７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、かかるＪＢＳ構造の場合、電極に掛かる電界を充分抑制するためには、ｐ型領域間隔を狭める必要があるが、コンタクト面積が小さくなることでコンタクト抵抗が上昇し、さらに、隣り合ったｐ型領域間で挟搾された部分のドリフト層抵抗（ＪＦＥＴ抵抗）が上昇し、オン電圧が上昇してしまう問題があった。
【０００９】
さらにこのリーク電流は、素子の動作温度の上昇にともない、熱電子放出が顕著になり、耐圧を低下させてしまう問題がある。
【００１０】
本発明は、順方向バイアス印加時におけるオン抵抗の増加を抑制しながら、逆方向バイアス時におけるリーク電流を抑制して耐圧の低下を抑制することができる半導体整流素子を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体整流素子は、
第１導電型の半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面部分において、互いに離間して形成された複数の第２導電型の電界緩和層と、
前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触されたショットキー電極と、
前記半導体基板の下方にオーミックコンタクトを形成するようにして接触されたオーミック電極と
を備え、前記ショットキー電極は、
隣り合う前記電界緩和層の間に位置し、かつ前記ドリフト層の表面上に接触するようにして形成された第１の領域と、前記ショットキー電極のうち前記第１の領域を除く第２の領域とを有し、前記第１の領域は、前記第２の領域よりバリアハイトが高い導電性材料によって形成された
ことを特徴とする。
【００１２】
また本発明の一態様による半導体整流素子は、
第１導電型の半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面部分において、互いに離間して形成された複数の第２導電型の電界緩和層と、
前記ドリフト層の表面部分であって、かつ隣り合う前記電界緩和層の間に、前記電界緩和層より接合深さが浅く、かつ不純物濃度が低くなるように形成された複数の第２導電型のバリアハイト制御層と、
前記ドリフト層の表面上にショットキーコンタクトを形成するようにして接触されたショットキー電極と、
前記半導体基板の下方にオーミックコンタクトを形成するようにして接触されたオーミック電極と
を備えることを特徴とする半導体整流素子。
【発明の効果】
【００１３】
本発明の半導体整流素子によれば、順方向バイアス印加時におけるオン抵抗の増加を抑制しながら、逆方向バイアス時におけるリーク電流を抑制して耐圧の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による半導体整流素子１０の構成を示す。この半導体整流素子１０では、ｎ型の半導体基板２０上に、当該半導体基板２０より不純物濃度が低い、ｎ型ドリフト層３０が形成され、当該ドリフト層３０の表面部分には、ｐ型の電界緩和層４０が所定間隔毎に順次形成されている。なお、この電界緩和層４０は、逆方向バイアス印加時に、ショットキー電極５０に印加される電界を緩和するために設けられる。
【００１６】
このドリフト層３０の表面上には、ショットキーコンタクトを形成するようにして、ショットキー電極５０が形成されている。このショットキー電極５０は、例えばＴｉＳｉ２（チタンシリサイド）からなるＴｉＳｉ２領域５０Ａと、当該ＴｉＳｉ２よりバリアハイト（障壁高さ）が高い金属などの導電性材料である、例えばＴｉ（チタン）からなるＴｉ領域５０Ｂとを有し、このＴｉ領域５０Ｂは、隣り合う電界緩和層４０の間に位置するようにして、ドリフト層３０上に形成される。なお、この場合、領域５０Ｂは、Ｔｉではなく、他の種々の材料によって形成されることができ、要は、ショットキー電極５０のうち少なくとも領域５０Ａがショットキーコンタクトを形成すれば良い。
【００１７】
因みに、電界緩和層４０の端部とＴｉ領域５０Ｂの端部との間の距離Ｌは、例えば５μｍ以下であることが望ましく、特に高電界が印加され始める１μｍであることが望ましい。
【００１８】
ここで、図２９に、ドリフト層３０のキャリア密度が５×１０１５ｃｍ−３の場合における、当該ドリフト層３０の電界強度分布を示し、図３０に、ドリフト層３０のキャリア密度が５×１０１６ｃｍ−３の場合における、当該ドリフト層３０の電界強度分布を示す。なお、図中に示す電界強度の単位はＶ／ｃｍである。これら図２９及び図３０に示すように、電界緩和層４０から約１μｍ以上離れた位置で高電界領域が発生する。
【００１９】
なお、半導体基板２０の下方には、オーミックコンタクトを形成するようにして、オーミック電極６０が形成されている。
【００２０】
図２に示すように、この半導体整流素子１０に逆バイアスを印加すると、電界緩和層４０からドリフト層３０側に空乏層７０が伸びてくる。
【００２１】
図３に示すように、この場合、リーク電流８０が最も流れやすい部分である、隣り合う電界緩和層４０の間のショットキー電極（すなわちＴｉ領域５０Ｂ）が、他の部分のショットキー電極（すなわちＴｉＳｉ２領域５０Ａ）よりもバリアハイトが高くなっていることにより、リーク電流８０を抑制することができ、耐圧を向上させることができる。
【００２２】
また、電界緩和層４０の間の高バリアハイト電極（すなわちＴｉ領域５０Ｂ）が備わっていることで、電界緩和層４０の間隔を狭める必要がなく、オン抵抗の上昇を抑制することができる。
【００２３】
本素子の場合、順方向にバイアスを印加すると、０．６ＶあたりからＴｉＳｉ２領域５０Ａから電流が流れ始め、さらに０．９ＶあたりからＴｉ領域５０Ｂから電流が流れ始める。すなわち、Ｔｉ領域５０Ｂは逆方向バイアス印加時には耐圧向上の役割を果たすが、順方向バイアス印加時には、順方向電流を流す役割を果たしている。
【００２４】
ここで図４に、比較例として、例えばＴｉＳｉ２のみからなるショットキー電極１１０を有する半導体整流素子１００を示す。なお、図１に示した要素と同一のものには同一の符号を付して説明を省略する。
【００２５】
図５に示すように、かかる半導体整流素子１００に逆バイアスを印加した場合、電界緩和層４０からドリフト層３０側に空乏層１２０が伸びてくる。隣り合う電界緩和層４０から伸延した空乏層１２０がお互いくっつくためには、さらに半導体整流素子１００に大きな逆バイアスを印加する必要がある。しかし、図６に示すように、比較例の半導体整流素子１００の場合、隣り合う電界緩和層４０から伸延する空乏層１２０がお互いくっつかない状態で大きな逆バイアスが印加されると、ショットキー電極１１０の空乏層１２０で保護されない部分に強い電界が掛かり、リーク電流１３０が流れやすくなってしまう。そのため、耐圧を向上させるためには電界緩和層４０の間隔を狭める必要があり、これによりキャリア(エレクトロン)の導通面積が狭くなるため、オン抵抗が上昇してしまう問題がある。
【００２６】
また、隣り合う電界緩和層４０から伸延した空乏層が完全にくっついた状態でも、半導体整流素子１００の動作温度を上昇させると、隣り合う電界緩和層４０の中心近傍からリーク電流が流れ始める。これは、隣り合う電界緩和層４０から伸延した空乏層がお互いくっつく中心部分のポテンシャルが、電界緩和層４０近傍の空乏層のポテンシャルよりも低く、熱により励起したエレクトロンがその障壁を越えやすくなることにより、熱電子放出が増大し、リーク電流が流れてしまうためである。
【００２７】
ここで図７〜図１３に、本発明の第１の実施の形態による半導体整流素子の製造方法を示す。なお、ここでは、半導体材料として４Ｈ−ＳｉＣ（シリコンカーバイド）基板を用いるが、材料はこれに限らず、Ｓｉ、ダイヤモンド、ＧａＮ、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣなど、種々の半導体材料を使用することが可能である。
【００２８】
図７に示すように、まず、低抵抗のｎ型のＳｉＣ基板２００を準備し、このＳｉＣ基板２００上に、ドリフト層となる不純物濃度が１×１０１６ｃｍ−３のｎ型のエピタキシャル層２１０を１０μｍ成長させる。
【００２９】
基板濃度と厚さに関しては、目的設計に依存する。例えば４Ｈ−ＳｉＣ（０００１）のユニポーラ素子を作る際、その目標耐圧Ｖ［Ｖ］とドリフト層最適濃度Ｎ（ｃｍ−３）の関係は、Ｎ＝１．７０×１０２０×Ｖ−１．３０３で表され、目標耐圧Ｖとドリフト層最適厚さＷ（ｃｍ）の関係はＷ＝１．９４×１０−７×Ｖ１．１５１７で表される。
【００３０】
同様に、４Ｈ−ＳｉＣ（１１−２０）のユニポーラ素子を作る際の目標耐圧Ｖ［Ｖ］とドリフト層最適濃度Ｎ（ｃｍ−３）の関係はＮ＝８．００×１０１９×Ｖ−１．３０３、ドリフト層最適厚さＷ（ｃｍ）の関係はＷ＝２．８２×１０−７×Ｖ１．１５１７であり、６Ｈ−ＳｉＣ（０００１）のユニポーラ素子を作る際の目標耐圧Ｖ［Ｖ］とドリフト層最適濃度Ｎ（ｃｍ−３）の関係はＮ＝２．６２×１０２０×Ｖ−１．３２３、ドリフト層最適厚さＷ（ｃｍ）の関係はＷ＝１．５７×１０−７×Ｖ１．１６１７で表される。
【００３１】
ここで、４Ｈ、６ＨとはＳｉＣ単結晶の多形を表しており、４Ｈは４回周期の六方晶、６Ｈは６回周期の六方晶である。また、（０００１）および（１１−２０）は結晶の方位を表している。例えば、１２００Ｖを目標耐圧とした時の厚さは６．８μｍ、濃度は１．７×１０１６（ｃｍ−３）となる。
【００３２】
また、ドリフト層厚さとは、低抵抗基板表面に成膜されたエピタキシャル層底部から、主接合部分までの厚さを示しており、本実施の形態の場合ではエピタキシャル層底部から電界緩和層界面までの厚さとなる。そのため、ドリフト層厚さと電界緩和層厚さとを加算した厚さが、要求されるエピタキシャル層厚さとなる。
【００３３】
さらに、一般的には目標耐圧を達成する素子の歩留まりの向上と、順方向特性および動特性の向上を狙い、ドリフト層厚を最適ドリフト層厚の±５０％（より好ましくは±２０％）、ドリフト層濃度を最適ドリフト層濃度の±５０％（より好ましくは±２０％）の範囲で最適化をはかる。
【００３４】
エピタキシャル層２１０が形成されたＳｉＣ基板２００を、硫酸と過酸化水素水の混酸で、ＳｉＣ基板２００およびエピタキシャル層２１０に付着した有機汚れを除去し、純水によりリンスする。続いて、希塩酸と過酸化水素水との混酸で、ＳｉＣ基板２００およびエピタキシャル層２１０に付着した金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸によりＳｉＣ基板２００およびエピタキシャル層２１０の表面の自然酸化膜を除去し、純水によりリンスする。
【００３５】
その後、ＳｉＣ基板２００およびエピタキシャル層２１０を、酸素雰囲気で、９００℃〜１２００℃で５分から４時間加熱し、エピタキシャル層２１０の表面を酸化し犠牲酸化膜（図示せず）を形成する。本実施形態では１１００℃において２時間加熱する。この犠牲酸化膜は後の工程で形成されるイオン注入用マスクとなる酸化膜との密着性をあげるために形成するものであり、さらに、次工程のメタルマスクにより、基板表面が金属で汚染されるのを防ぐ役割がある。
【００３６】
次に、エピタキシャル層２１０の上面に、犠牲酸化膜を介してイオン注入用マスクとなるメタル層（図示せず）を成膜し、このメタル層上にレジスト（図示せず）を塗布し、このレジストを、フォトリソグラフィ技術を用いてパターニングすることにより、終端構造となるリサーフ領域およびガードリング領域に対応する領域に開口を有するレジストパターンを形成する。
【００３７】
図８に示すように、このレジストパターンをマスクとして、メタル層をパターニングし、イオン注入用のマスクを形成する。このイオン注入マスクを用いて、総ドーズ量１．０×１０１２ｃｍ−２〜１．０×１０１５ｃｍ−２、最大加速エネルギー５０ｋｅＶ〜５００ｋｅＶの条件でアルミイオンの多段注入を行い、リサーフ領域２２０、ガードリング領域２３０を形成する。本実施形態では、総ドーズ量１．５×１０１３ｃｍ−２、最大加速エネルギー３００ｋｅＶの条件で、リサーフ領域２２０、ガードリング領域２３０を形成している。その後、硫酸と過酸化水素水の混酸で、基板表面に付着したレジストなどの有機物と、イオン注入マスクを除去し、純水によりリンスする。
【００３８】
次に、反応性スパッタやＣＶＤ(Chemical Vapor Deposition)などを用いて、犠牲酸化膜上にイオン注入マスクとなる酸化膜を数μｍ成膜する。その後、この酸化膜上にレジストを塗布し、レジストをパターニングすることにより、レジストパターンを形成する。
【００３９】
図９に示すように、この酸化膜マスクを用いて、エピタキシャル層２１０の表面に最大加速エネルギー１００ｋｅＶ〜２ＭｅＶ、例えば１ＭｅＶでＡｌイオンの多段注入をし、ｐ型の電界緩和層２４０を形成する。この電界緩和層２４０は、深さが１μｍ程度でＡｌ濃度は１×１０１８ｃｍ−２〜１×１０２１ｃｍ−３程度、例えば１×１０２０ｃｍ−３のボックスプロファイルを有するように形成する。
【００４０】
次に、ＳｉＣ基板２００の裏面に総ドーズ量５×１０１３ｃｍ−２〜１×１０１７ｃｍ−２、例えば７×１０１５ｃｍ−２、最大加速エネルギー２００ｋｅＶで、Ｐ（リン）イオンの多段注入を行い、オーミック電極用のオーミックコンタクト領域（図示せず）を形成する。
【００４１】
次に、基板を、硫酸と過酸化水素水の混酸で洗浄し、その他の金属、基板に付着したレジストを除去した後、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した微量の金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板表面の酸化膜マスクを除去し、純水によりリンスする。なお、エピタキシャル層２１０の表面に形成された犠牲酸化膜も同時に除去される。
【００４２】
このようにして洗浄が終了したＳｉＣ基板２００を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０−４Ｐａまで真空にした後、不活性ガスであるＡｒで満たし、１５００℃〜１８００℃、５分〜２時間の活性化アニールを行う。ここでは、１６００℃、５分間の活性化アニールを行う。これによりイオン注入領域が活性化される。
【００４３】
次に、再び基板表面を熱酸化した後に、図１０に示すように、ＣＶＤにより基板表面にシリコン酸化膜（ＳｉＯ２）膜２５０を成膜し、Ａｒ雰囲気中１０００℃でシリコン酸化膜２５０をシンタする。その後、レジストパターニングとＲＩＥにより、シリコン酸化膜５０２にショットキー電極領域２６０を開口させる。
【００４４】
図１１に示すように、電子銃蒸着、スパッタなどによりＴｉ膜２７０を１０００Å成膜した後、各電界緩和層４０の間に位置するＴｉ膜２７０を残すように、レジストパターニングをし、ＲＩＥにより不要なＴｉ膜２７０を除去する。
【００４５】
図１２に示すように、電子銃蒸着、スパッタなどによりＴｉＳｉ２膜２８０を１０００Å成膜しその上にＡｌ電極２９０を成膜し、ショットキー電極領域２６０の開口部と、シリコン酸化膜２５０上の一部とが残るようにレジストパターニングをした後に、ＲＩＥなどにより不要なＡｌ電極２９０、ＴｉＳｉ２膜２８０を除去する。
【００４６】
図１３に示すように、基板表面をレジストで保護し、基板裏面のｎ型のオーミックコンタクト領域に接するようにＴｉ／Ｎｉ／Ａｕからなるオーミック電極３００を形成する。その後、パッシベーション膜（図示せず）で保護することにより、半導体整流素子３１０を完成する。
【００４７】
因みに、ここでは、ＴｉはＴｉＳｉ２よりもバリアハイトが高い組み合わせの一例を示しているが、電極材料はこの組み合わせに限らない。
【００４８】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。ここでは、第１の実施の形態の他の例を示す。
【００４９】
例えば、図１４に示す半導体整流素子４００のように、隣り合う電界緩和層４０の間に位置するようにして、ドリフト層３０上に酸化膜４２０を形成し、ドリフト層３０及び酸化膜４２０上にショットキー電極４１０を形成しても良く、また、この酸化膜４２０は、半導体膜であっても良い。
【００５０】
また、図１５に示す半導体整流素子４３０のように、隣り合う電界緩和層４０の間に位置するようにしてドリフト層３０の表面部分に、電界緩和層４０より接合深さが浅いｐ型層（バリアハイト制御層）４４０を形成し、ドリフト層３０の表面上にショットキー電極４５０を形成しても良い。この場合、ｐ型層４４０の厚さを、例えば２〜１０ｎｍの範囲で変化させることにより、バリアハイトを制御することができ、さらにｐ型層４４０の不純物濃度を電界緩和層４０より低くなるように変化させても、バリアハイトを制御することができる。
【００５１】
また、図１６に示す半導体整流素子４６０のように、ドリフト層４７０のうち、当該ドリフト層４７０底部から電界緩和層４０界面までの領域４７０Ａと、隣り合う電界緩和層４０間に形成されている領域４７０Ｂとの間で、不純物濃度が異なるようにしても良い。
【００５２】
この場合、ドリフト層４７０のうち領域４７０Ｂの不純物濃度を、ショットキー電極５０界面に向かうにしたがって薄くなるようにすれば、図１７に示すように、空乏層４８０が電界緩和層４０に対して平行に伸びるように形成することができ、空乏層４８０の形状を制御することができる。
【００５３】
（２）第２の実施の形態
図１８に、本発明の第２の実施の形態による半導体整流素子５００の構成を示す。なお、図１に示した要素と同一のものには同一の符号を付して説明を省略する。本実施の形態の場合、電界緩和層５２０は、ショットキー電極５０と接触している部分の断面積が、他の部分の断面積よりも小さくなるように形成されている。
【００５４】
これにより、順方向バイアスを印加した際、ショットキー電極５０とドリフト層５１０のコンタクト面積が大きくなることから、オン抵抗が低下する。一方、逆バイアスを印加した際は、凹部５３０も空乏化され、図２に示す場合と同様に空乏層が形成されるので耐圧が低下しない。従って、耐圧を低下させることなく、さらにオン抵抗を低減することができる。
【００５５】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。ここでは、第２の実施の形態の他の例を示す。
【００５６】
例えば、図１９に示す半導体整流素子５４０のように、ドリフト層５５０の表面部分に溝５６０を所定間隔毎に形成し、当該溝５６０の下方に電界緩和層５７０を形成すると共に、当該溝５６０を埋め込むようにドリフト層５５０上にショットキー電極５８０を形成しても良い。
【００５７】
この場合、溝５６０の側壁部５６０Ｓもショットキー電極５８０が接しており、ショットキー電極５８０とドリフト層５５０のコンタクト面積が大きくなることから、オン抵抗を低減することができる。
【００５８】
ところで、半導体材料としてＳｉＣを使用した場合には、ドリフト層５５０の頂部５５０Ｔと、当該ドリフト層５５０に形成された溝５６０の側壁部５６０Ｓとの間で、バリアハイトが異なる。
【００５９】
そこで、図２０に示す半導体整流素子５９０のように、ショットキー電極６００のうち、溝５６０の側壁部５６０Ｓに、溝５６０の側壁部５６０Ｓにおけるバリアハイトが、ドリフト層５５０の頂部５５０Ｔにおけるバリアハイトにほぼ等しくなるような材料からなる領域６００Ｃを形成する。
【００６０】
これにより、ドリフト層５５０の頂部５５０Ｔと溝５６０の側壁部５６０Ｓに同じショットキー電極を成膜したときよりも、バリアハイトの差が小さくなる。
【００６１】
なお、このショットキー電極６００の領域６００Ｃにおいて使用される材料としては、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｃｏ、Ｐｔ、Ｐｄ、Ｚｒ、Ｈｆから選ばれる１つの材料、又は選ばれた材料のＳｉ化合物、又は選ばれた材料のＡｕ合金がある。
【００６２】
（３）第３の実施の形態
図２１に、本発明の第３の実施の形態による半導体整流素子６１０の構成を示す。なお、図１に示した要素と同一のものには同一の符号を付して説明を省略する。本実施の形態の場合、電界緩和層６３０は、ショットキー電極５０と接触することなく、ドリフト層６２０内に埋め込まれるように形成されている。これにより、耐圧を低下させることなく、オン抵抗を低減することができる。
【００６３】
なお上述の第３の実施の形態は一例であって、本発明を限定するものではない。ここでは、第３の実施の形態の他の例を示す。
【００６４】
例えば、図２２に示す半導体整流素子６４０のように、ドリフト層６５０の表面部分に溝６６０を所定間隔毎に形成し、当該溝６６０の下方であってかつドリフト層６５０内に埋め込むように、電界緩和層６７０を形成すると共に、当該溝６６０を埋め込むようにドリフト層６５０上にショットキー電極６８０を形成しても良い。
【００６５】
この場合、溝６６０の側壁部６６０Ｓもショットキー電極６８０が接しており、ショットキー電極６８０とドリフト層６５０のコンタクト面積が大きくなることから、オン抵抗を低減することができる。
【００６６】
ところで、第２の実施の形態と同様に、半導体材料としてＳｉＣを使用した場合には、ドリフト層６５０の頂部６５０Ｔと、当該ドリフト層６５０に形成された溝６６０の側壁部６６０Ｓとの間で、バリアハイトが異なる。
【００６７】
そこで、図２３に示す半導体整流素子６９０のように、ショットキー電極７００のうち、溝６６０の側壁部６６０Ｓに、溝６６０の側壁部６６０Ｓにおけるバリアハイトが、ドリフト層６５０の頂部６５０Ｔにおけるバリアハイトにほぼ等しくなるような材料からなる領域７００Ｃを形成する。
【００６８】
これにより、ドリフト層６５０の頂部６５０Ｔと溝５６０の側壁部６６０Ｓに同じショットキー電極を成膜したときよりも、バリアハイトの差が小さくなる。
【００６９】
なお、このショットキー電極７００の領域７００Ｃにおいて使用される材料としては、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｃｏ、Ｐｔ、Ｐｄ、Ｚｒ、Ｈｆから選ばれる１つの材料、又は選ばれた材料のＳｉ化合物、又は選ばれた材料のＡｕ合金がある。
【００７０】
（４）他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、縦型素子ではなく、横型素子に適用することも可能である。なお、図２４〜図２８に、横型の半導体整流素子の製造方法を示す。
【００７１】
図２４に示すように、ｐ型の半導体基板８００上にｎ型のエピタキシャル層８１０を成膜する。図２５及び図２６に示すように、イオン注入マスク（図示せず）をフォトリソグラフィ法により、選択的に開口し、カソード領域（ｎ＋型領域）８２０にｎ型不純物を注入する。その後、イオン注入マスクを剥離する。次に、再度、イオン注入マスク（図示せず）を成膜した後、フォトリソグラフィ法により選択的に電界緩和層形成領域を開口し、ｐ型不純物をイオン注入することにより、電界緩和層８３０を形成する。
【００７２】
その後、イオン注入マスクを除去し、基板を混酸により洗浄した後、１５００〜１７００℃の活性化アニールを行い、イオン注入した不純物を活性化する。
【００７３】
図２７に示すように、基板表面に絶縁膜（図示せず）を成膜し、アノード領域８４０の、電界緩和層８３０に挟まれた部分に、例えばＴｉからなるバリアハイトの高い電極８５０を成膜し、パターニングする。
【００７４】
図２８に示すように、例えばＴｉＳｉ２からなるバリアハイトの高い電極８６０を成膜し、パターニングした後、カソード領域８２０のオーミック電極８７０を成膜する。これにより、横型の半導体整流素子８８０が形成される。
【００７５】
また、半導体整流素子は、ＪＢＳ構造ではなく、例えば、アノード領域では、電界緩和層とオーミック電極とを形成した後、ショットキー電極を成膜することにより、ＭＰＳ（ｐｉｎ／ショットキー混合ダイオード）構造にすることができる。
【００７６】
これにより、アノード電極と電界緩和層のコンタクト抵抗が減少し、逆方向バイアス印加時に電界緩和層から吐き出されやすくなり、スイッチングが上昇する。これと共に、順方向バイアスを印加した際、低電圧領域ではショットキー電極から流れる電子電流だけであるが、高電圧領域では、電界緩和層からホールが注入し、さらに抵抗を下げることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態による半導体整流素子の構成を示す断面図である。
【図２】同半導体整流素子の構成を示す断面図である。
【図３】同半導体整流素子の構成を示す断面図である。
【図４】比較例による半導体整流素子の構成を示す断面図である。
【図５】同半導体整流素子の構成を示す断面図である。
【図６】同半導体整流素子の構成を示す断面図である。
【図７】本発明の第１の実施の形態による半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】第１の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図１５】第１の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図１６】第１の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図１７】同半導体整流素子の構成を示す断面図である。
【図１８】本発明の第２の実施の形態による半導体整流素子の構成を示す断面図である。
【図１９】第１の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図２０】第１の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図２１】本発明の第３の実施の形態による半導体整流素子の構成を示す断面図である。
【図２２】第３の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図２３】第３の実施の形態の他の例による半導体整流素子の構成を示す断面図である。
【図２４】本発明の他の実施の形態による半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２５】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２６】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２７】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２８】同半導体整流素子の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２９】ドリフト層における電界強度分布を示す説明図である。
【図３０】ドリフト層における電界強度分布を示す説明図である。
【符号の説明】
【００７８】
１０、４３０、４６０、５００、５４０、５９０、６１０、６４０、６９０  半導体整流素子
２０  半導体基板
３０、４７０、５１０、６２０、６５０  ドリフト層
４０、５２０、５７０、６３０、６７０  電界緩和層
５０、４５０、５８０、６００、６８０、７００  ショットキー電極
５０Ａ、５８０Ａ、６００Ａ、６８０Ａ、７００Ａ  ＴｉＳｉ２領域
５０Ｂ、５８０Ｂ、６００Ｂ、６８０Ｂ、７００Ｂ  Ｔｉ領域
４４０  ｐ型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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