(57)【要約】【課題】本発明はポケット注入を用いて不純物の拡散処理を行う半導体装置の製造方法に関し、ポケット注入処理に要するレジスト（マスク）の低減を図ることを課題とする。【解決手段】少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、ポケット注入を行う工程では、ゲート（Ｇ）方向が並行でソース（Ｓ）が向き合った二つ以上のＭＯＳＦＥＴ（Tr１，Tr２）の組に対し、ソース（Ｓ）側が開口すると共にドレイン（Ｄ）側がマスクされたポケット用レジスト２７を用い、このポケット用レジスト２７により複数のソースエリアに一括的にポケット注入を行う。【選択図】図４
2007258568.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とする半導体装置の製造方法。
【請求項２】
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でドレイン側が向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とする半導体装置の製造方法。
【請求項３】
ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【請求項４】
ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ドレインが向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程と、ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程とを含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて前記ポケット注入を行い、
前記ソースドレインエクステンション領域を形成する工程では、前記レジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特にポケット注入を用いて不純物の拡散処理を行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置に搭載される電界効果トランジスタとして、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＯＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
また、高速化と低消費電力化を図るため、ゲート長を短くした微細なトランジスタの開発が進められている。電源電圧を一定に保ったままＭＯＳＦＥＴを微細化すると、ドレイン近傍の電界が増大し、ホットエレクトロンによる信頼性の低下が問題となる。
【０００４】
このホットエレクトロンによる信頼性低下を対策する一つの方法は、電源電圧の低減化である。しかしながら、低電圧化と高性能化を両立するためにはＭＯＳＦＥＴの閾値（しきい値）を下げなければならない。ＭＯＳＦＥＴの閾値を下げた場合、ＭＯＳＦＥＴのオフ電流が増大し、ＬＳＩのスタンバイ電力が増大するという問題や、オフ電流の増加によりＬＳＩのスクリーニング及びテストが困難になるという問題が生じる。
【０００５】
このホットエレクトロンによる信頼性低下を対策する方法として、ＭＯＳＦＥＴのチャネル領域（ソース・ドレイン間通路）のドレイン側における不純物濃度をソース側における不純物濃度よりも低くする、即ちｐ型ハロー層を非対称にしてドレイン電界を緩和する方法がある（特許文献１参照）。尚、ハロー層はポケット層とも呼ばれ、両者は同じ内容を指している。
【０００６】
図１は、特許文献１に開示されたポケット注入技術を用いたＭＯＳＦＥＴの製造方法を示している。
【０００７】
まず、図１（Ａ）に示すように、シリコン基板１にｐ型ウェル３（活性領域）を形成すると共に、このｐ型ウェル３が形成されたシリコン基板１の主面に素子分離領域２を形成する。
【０００８】
次に、熱酸化処理を施してシリコン基板１の主面の素子形成領域にゲート絶縁膜５を形成し、その後、シリコン基板１の主面上の全面に所定の厚さで多結晶シリコン膜を形成する。続いて、この多結晶シリコン膜をパターンニングして、図１（Ｂ）に示すようにシリコン基板１の主面の素子形成領域上に互いに隣り合う二つのゲート電極６Ａ，６Ｂを形成する。図２及び図３は、シリコン基板１の平面図である。各図に示すように、ゲート電極６Ａ，６Ｂはシリコン基板１の主面のＸ向に所定の間隔を置いて配列されると共に、シリコン基板１の主面上でＹ方向に延在するよう形成される。
【０００９】
次に、シリコン基板１の主面の素子形成領域にチャネル不純物（例えばボロン（Ｂ））をイオン注入して、非対称のｐ型ハロー層４を形成する。このチャネル不純物のイオン注入は二回に分けて行う。
【００１０】
一回目のイオン注入は、図１（Ｃ）に示すように、シリコン基板１に第１のレジスト７を形成した上で、シリコン基板１の図中左側上部からの斜めにイオン注入が行われる。このイオン注入の方向は、シリコン基板１の主面に対して鋭角をなす角度で行われる。
【００１１】
第１のレジスト７は、イオン注入領域に開口部７Ａが形成されている。図１（Ｃ）及び図２に示すように、開口部７Ａの図中右側の内壁はゲート電極６Ａに近接しており、また開口部７Ａの図中左側の内壁はゲート電極６Ｂから離間している。また、第１のレジスト７の開口部７Ａ内において、シリコン基板１の主面にはゲート電極６Ａ，６Ｂが立設した状態となっている。このため、斜めにイオン注入を行った場合、第１のレジスト７及びゲート電極６Ａ，６Ｂの影となる位置においてはイオンの注入は行われない。尚、図２は、図１（Ｃ）の平面図である。
【００１２】
上記の一回目のイオン注入が終了すると、第１のレジスト７は除去される。続いて、シリコン基板１の主面には、二回目のイオン注入用の第２のレジスト８が形成される。この第２のレジスト８は、イオン注入が行われる部分に開口部８Ａが形成されている。
【００１３】
二回目のイオン注入は、図１（Ｄ）に示すように、上記のようにシリコン基板１に第１のレジスト７を形成した上で、シリコン基板１の図中右側上方から斜めにイオン注入が行われる。この２回目のイオン注入の方向も、シリコン基板１の主面に対して鋭角をなす角度で行われる。
【００１４】
第２のレジスト８は、イオン注入領域に開口部８Ａが形成されている。図１（Ｄ）及び図３に示すように、開口部８Ａの図中右側の内壁はゲート電極６Ａから離間しており、また開口部８Ａの図中左側の内壁はゲート電極６Ｂと近接している。このため、斜めにイオン注入を行った場合、第２のレジスト８及びゲート電極６Ａ，６Ｂの影となる位置においてはイオンの注入は行われない。このようにしてチャネル不純物をドープすることにより、図１（Ｄ）に示すように、非対称のｐ型ハロー層４が得られる。尚、図３は、図１（Ｄ）の平面図である。
【００１５】
次に、シリコン基板１の主面の素子形成領域にエクステンション不純物をイオン注入し、図１（Ｅ）に示すように、ソースドレインエクステンション１０を形成する。尚、このソースドレインエクステンション１０を形成した後に実施されるサイドウォールスペーサの形成工程、ソース・ドレインの形成工程、配線工程等は周知の方法を用いているため、図示及び説明は省略するものとする。
【００１６】
上記のように、従来のポケット注入技術を用いたＭＯＳＦＥＴの製造方法でも、チャネル領域のドレイン側（図中、Ｄで示す）にチャネル不純物をドーピングしない非対称のチャネル不純物分布を有する二つのＭＯＳＦＥＴ（Tr１，Tr２）を形成することができた。
【特許文献１】特開２００３−０４５９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、上記したようにＭＯＳＦＥＴはシリコン基板１上に高集積化して形成される。このため、ソース及びドレインもシリコン基板１で複雑に配設されることとなる。このため、シリコン基板１上において複数のＭＯＳＦＥＴのドレイン或いはソースが近接してレイアウトされる場合がある。
【００１８】
従来では、このように複数のＭＯＳＦＥＴのドレイン或いはソースが近接してレイアウトされる場合でも、これを考慮することなく上記したように二つのレジスト７，８を用いてｐ型ハロー層４の形成を行っていた。このように、ポケット注入を行うのに複数のレジスト７，８を用いる方法では、製造工程が複雑になり製造コストも高くなるという問題点がある。また、レジスト７，８の線幅が細くなりすぎてしまい、微細加工精度の制約から、さらなる集積度の向上が困難であるという問題点がある。
【００１９】
本発明は上記の点に鑑みてなされたものであり、ポケット注入処理に要するレジスト（マスク）の低減を図りうる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２１】
請求項１記載の発明は、
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とするものである。
【００２２】
また、請求項２記載の発明は、
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でドレイン側が向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とするものである。
【００２３】
また、請求項３記載の発明は、
ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とするものである。
【００２４】
また、請求項４記載の発明は、
ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ドレインが向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とするものである。
【００２５】
また、請求項５記載の発明は、
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程と、ゲート電極の両側に不純物を注入することによりソースドレインエクステンション領域を形成する工程とを含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて前記ポケット注入を行い、
前記ソースドレインエクステンション領域を形成する工程では、前記レジストを用いて不純物を注入し前記ソースドレインエクステンション領域を形成することを特徴とするものである。
【発明の効果】
【００２６】
本発明によれば、ポケット注入を行うのに必要なマスク（レジスト）枚数を低減できるため、ホットキャリア寿命を延ばすと共にジャンクションリークを低減しうる半導体装置を少ない工程で安価に製造することが可能となる。また、別の観点では、ポケット注入を行うのに必要なレジストの加工精度に余裕ができるため、一層の集積化が可能となる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２８】
図４及び図５は、本発明の一実施例である半導体製造装置の製造方法を説明するための図である。本実施例では半導体集積回路装置に搭載される電界効果トランジスタとしてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成する例について述べる。しかしながら、本願発明の適用はＭＯＳＦＥＴに限定されるものではなく、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）についても適用可能なものである。また、ＳＯＩ(Silicon on insulator)の上に設置された電界効果トランジスタについても適用可能である。
【００２９】
前記したように、シリコン基板１上にＭＯＳＦＥＴを高集積化して形成する場合、ソース及びドレインもシリコン基板１で複雑に配設されることとなり、このためシリコン基板１上において異なるＭＯＳＦＥＴのドレイン（Ｄ）或いはソース（Ｓ）が近接してレイアウトされる場合が生じる。
【００３０】
例えば、図６に図示したＭＯＳＦＥＴ（Tr１）のソース（Ｓ）とＭＯＳＦＥＴ（Tr２）のソース（Ｓ）は近接して配置されている。この際、ＭＯＳＦＥＴ（Tr１）ゲート２６ＡとＭＯＳＦＥＴ（Tr２）のゲート２６Ｂはその延在方向はいずれも図中矢印Ｙ方向であり、互いに並行した構成とされている。ゲート２６は、この一対のゲート電極２６は向かい合うよう配設されている。本実施例では、このように同種電極が互いに向かい合った部位においては、ポケット注入を行うに際し、同一のポケット用レジスト２７（マスク）でイオン注入処理を行うことを特徴とするものである。以下、具体的なＭＯＳＦＥＴの製造方法について説明する。
【００３１】
ＭＯＳＦＥＴの製造方法を製造するには、まず図４（Ａ）に示すように、シリコン基板２０にｐ型ウェル２３（活性領域）を形成する。シリコン基板２０はｐ型基板であり、このシリコン基板２０に例えばボロン（Ｂ）イオンを注入することによりｐ型ウェル２３を形成する。次に、ｐ型ウェル２３が形成されたシリコン基板１の主面に、素子形成領域を区画する素子分離領域２２を形成する。
【００３２】
この素子分離領域２２は、Ｐ型ウェル２３の主面に浅溝を形成し、その後にＰ型ウェル２３の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにＣＭＰ法で平坦化することによって形成される。
【００３３】
次に、熱酸化処理を施してシリコン基板２０の主面の素子形成領域に例えば酸化シリコン膜からなるゲート絶縁膜２５を形成する。その後シリコン基板２０上の全面に、ゲート電極２６の高さに対応した膜厚の多結晶シリコン膜をＣＶＤ法で形成する。この際、多結晶シリコンには導電性不純物が添加される（この添加は、ゲート電極２６Ａ，２６Ｂが形成された後でもよい）。この多結晶シリコン膜は、ホトリソグラフィ及びドライエッチングによりパターニングされ、シリコン基板２０には対をなすゲート電極２６Ａ，２６Ｂが多数形成される。図４（Ｂ）は、ゲート電極２６Ａ，２６Ｂが形成された状態を示している。
【００３４】
ところで、シリコン基板２０上にＭＯＳＦＥＴを形成する場合、予め設計時においてソース（Ｓ）の形成位置、及びドレイン（Ｄ）の位置は決められている。そこで本実施例では、シリコン基板２０上に形成されるソース（Ｓ）及びドレイン（Ｄ）のうち、ソース同士或いはドレイン同士が向かい合う部位を予め検出しておく。本実施例では、説明の便宜上、図４（Ｂ）に示すように、図示されるいずれのゲート電極２６Ａ，２６Ｂにおいても、その内側にソース（Ｓ）が向かい合わせになるよう配置されるものとする。
【００３５】
上記のようにゲート絶縁膜２５及びゲート電極２６Ａ，２６Ｂが形成されると、続いてシリコン基板２０の主面上にポケット用レジスト２７が形成される。このポケット用レジスト２７は、シリコン基板２０上に感光性樹脂を配設後、露光現像処理を行うことにより開口部２７Ａを形成した構成としている。この開口部２７Ａの形成位置は、その内部にゲート電極２６Ａ，２６Ｂが位置するよう、かつ各ゲート電極２６Ａ，２６Ｂが開口部２７Ａの内壁に近接した状態となるよう形成されている。
【００３６】
次に、シリコン基板２０の主面の素子形成領域にチャネル不純物（例えばボロン（Ｂ））をイオン注入して、非対称のｐ型ハロー層２４を形成する。チャネル不純物のイオン注入は二回に分けて行う。
【００３７】
一回目のイオン注入は、図４（Ｃ）に示すようにシリコン基板２０にポケット用レジスト２７を形成した上で、シリコン基板２０の図中左側上部からの斜めにイオン注入を行うポット注入が実施される。このポット注入によるイオンの注入方向は、シリコン基板１の主面に対して鋭角をなす角度で行われる。
【００３８】
ポケット用レジスト２７は、イオン注入領域に開口部２７Ａが形成されている。図４（Ｃ）及び図６に示すように、開口部２７Ａの図中右側の内壁はゲート電極２６Ａに近接しており、また開口部２７Ａの図中左側の内壁もゲート電極２６Ｂに近接している。即ち、ポケット用レジスト２７は、ドレイン（Ｄ）の形成領域を覆うように形成された構成とされている。
【００３９】
このため、ポケット用レジスト２７に覆われた部分（ドレイン（Ｄ）の形成領域）、及び開口部２７Ａにより影となる位置（ゲート電極２６Ａの近傍位置）においてはイオンの注入は行われない。尚、図６は、図４（Ｃ）の平面図である。
【００４０】
上記の一回目のポケット注入処理（イオン注入処理）が終了すると、続いて二回目のポケット注入処理（イオン注入処理）が行われる。本実施例では、一回目のポケット注入処理で使用したポケット用レジスト２７を、そのまま二回目のポケット注入処理においても使用することを特徴としている。
【００４１】
二回目のイオン注入は、図４（Ｄ）に示すように、上記のようにポケット用レジスト２７をそのまま用い、シリコン基板２０の図中右側上方から斜めにイオン注入が行われる。この２回目のイオン注入の方向も、シリコン基板１の主面に対して鋭角をなす角度で行われる。しかしながら、この２回目のポケット注入時においても、ドレイン（Ｄ）の形成領域はポケット用レジスト２７に覆われているため、イオン注入が行われるようなことはない。このようにしてチャネル不純物をドープすることにより、図４（Ｄ）に示すように、ＭＯＳＦＥＴ（Tr１）のゲート２６Ａのソース（Ｓ）側、及びＭＯＳＦＥＴ（Tr２）のゲート２６Ｂのソース側（Ｄ）側の双方に非対称のｐ型ハロー層４（チャネル不純物領域）が得られる。
【００４２】
このように本実施例では、ポケット注入を行うのに１枚のポケット用レジスト２７のみを用い、このポケット用レジスト２７により図４（Ｃ）に示す一回目のポケット注入及び図４（Ｄ）に示す二回目のポケット注入を行うことができるため、ポケット注入に必要なレジスト数（マスク数）を低減することができる。これにより、ホットキャリア寿命を延ばすと共にジャンクションリークを低減しうるＭＯＳＦＥＴを少ない工程で安価に形成することが可能となる。また、図１〜３に示した従来例のレジスト７，８と比較してレジスト幅を太くすることができる結果、ポケット注入を行うのに必要なレジストの加工精度に余裕ができるため、一層の集積化が可能となる。
【００４３】
上記のようにＰ型ハロー層２４の形成処理が終了すると、ポケット用レジスト２７が除去され、続いてエクステンション用のソースドレインエクステンション用レジスト２８が形成される。本実施例で用いているソースドレインエクステンション用レジスト２８は、ソース側及びドレイン側に拘わらずエクステンション形成領域の全てが開口された構成とされている。
【００４４】
次に、シリコン基板２０の主面の素子形成領域にエクステンション不純物（例えば砒素（Ａｓ））をイオン注入して、図４（Ｅ）に示すように、低濃度のｎ型拡散層であるエクステンション３０を形成する。
【００４５】
次に、シリコン基板２０の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ等の異方性エッチングを施して、図５（Ａ）に示すように各々のゲート電極２６の側面にサイドウォールスペーサ３３を形成する。
【００４６】
次に、シリコン基板２０上にＳＤ形成用レジスト３４を形成した上で、シリコン基板２０の主面の素子形成領域に不純物（例えばＡｓ）をイオン注入して高濃度のｎ型拡散層３５を形成する。これにより、図５（Ｂ）に示すように、チャネル領域のドレイン側にチャネル不純物をドーピングしない（ｐ型ハロー層を形成しない）非対称のチャネル不純物分布を有する二つのＭＯＳＦＥＴ（Tr１，Tr２）が得られる。よって、集積度を低下させることなく、ＭＯＳＦＥＴ（Tr１，Tr２）のホットエレクトロン耐性の向上を図ることが可能となる。
【００４７】
次に、ＳＤ形成用レジスト３４を除去すると共に、シリコン基板２０の主面上にレジスト３６を新たに形成する。このレジスト３６は、バイアス電極３７の形成位置に開口部３６Ａが形成されている。そして、このレジスト３６を用いてシリコン基板２０の一対の素子分離領域２２の間の主面が露出した部分に不純物（例えば、ボロン（Ｂｏ））をイオン注入して、高濃度のＰ型拡散層を形成する。この高濃度のＰ型拡散層は、シリコン基板２０に対してバイアスを印加するためのバイアス電極３７として機能する。
【００４８】
次に、図５（Ｄ）に示すようにレジスト３６を除去し、続いて図５（Ｅ）に示すようにソース（Ｓ），ドレイン（Ｄ），及びバイアス電極３７と接続されるコンタクト３８の形成処理を行い、ＭＯＳＦＥＴ（Tr１，Tr２）を有する半導体装置が製造される。
【００４９】
尚、上記した実施例では、チャネル領域のドレイン側にチャネル不純物をドーピングしない（ｐ型ハロー層を形成しない）非対称のチャネル不純物分布を有する二つのＭＯＳＦＥＴ（Tr１，Tr２）を製造する例について説明したが、チャネル領域のソース側にチャネル不純物をドーピングしない（ｐ型ハロー層を形成しない）非対称のチャネル不純物分布を有する二つのＭＯＳＦＥＴを形成することも可能である。
【００５０】
この場合、ゲート方向が並行でドレイン側が向き合った二つ以上のＭＯＳＦＥＴ（トランジスタ）の組に対し、ドレイン（Ｄ）側が開口すると共にソース（Ｓ）側がマスクされたポケット用レジストを用いポケット注入を行う。この際、具体的な製造方法としては、上記実施例においてドレイン（Ｄ）とソース（Ｓ）が入れ替わるのみであり、これに対応して注入するイオンの種類が異なる他は同一の工程で製造することができる。
【００５１】
続いて、上記した本発明に係る実施例の第１乃至第３変形例について図７乃至図９を用いて説明する。尚、図７乃至図９において、上記実施例の説明に用いた図４乃至図６に記載された構成と同一の構成については同一符号を付してその説明は省略するものとする。
【００５２】
図７は、本発明の第１変形例を説明するための図である。前記した実施例においては、エクステンションを形成する際、一つのソースドレインエクステンション用レジスト２８を用いてソース側及びドレイン側で一括的にエクステンション３０を形成する構成とされていた（図４（Ｅ）参照）。このため、ソース側及びドレイン側で形成されるｎ型拡散層であるエクステンション３０の不純物濃度は略等しい濃度とされていた。
【００５３】
これに対して本変形例では、ソース側及びドレイン側でエクステンション３０の不純物濃度を変化させることを特徴とするものである。具体的な方法としては、まず図７（Ａ）に示すようにソース（Ｓ）領域が開口し、ドレイン（Ｄ）領域がマスクされた第１のソースドレインエクステンション用レジスト２９Ａをシリコン基板２０の主面上に形成し、この第１のソースドレインエクステンション用レジスト２９Ａを用いてソース（Ｓ）領域にソースドレインエクステンション３０Ａを形成する。
【００５４】
次に、第１のソースドレインエクステンション用レジスト２９Ａを除去した上で、図７（Ｂ）に示すようにソース（Ｓ）領域がマスクされ、ドレイン（Ｄ）領域が開口した    をシリコン基板２０の主面上に形成し、この第２のソースドレインエクステンション用レジスト２９Ｂを用いてドレイン（Ｄ）領域にソースドレインエクステンション３０Ｂを形成する。
【００５５】
この方法を用いることにより、ソース（Ｓ）側のソースドレインエクステンション３０Ａとドレイン（Ｄ）側のソースドレインエクステンション３０Ｂの不純物濃度を変えることができる。よって、例えばソース（Ｓ）側の不純物濃度を高くすることにより、ソースの電気抵抗を低減することができ、形成されるＭＯＳＦＥＴの動作速度の向上を図ることが可能となる。
【００５６】
図８は、本発明の第２変形例を説明するための図である。前記した実施例では、図中矢印Ｘ方向にソース（Ｓ）或いはドレイン（Ｄ）が向き合った場合の例について説明した。しかしながら、ソース（Ｓ）或いはドレイン（Ｄ）が向き合った対が矢印Ｙ方向に複数対並んでいるような場合には、これらを一括的に露出させる開口２７Ａを有するポケット用レジスト２７を形成し、これによりポケット注入を行う方法を用いても良い。
【００５７】
図８に示す例では、４個のソースを一括的に開口部２７Ａによりポケット用レジスト２７から露出させこれらに対して一括的にポケット注入を行うことが可能な構成としている。
【００５８】
図９は、本発明の第３変形例を説明するための図である。前記した実施例では、図中完全に一直線状に配置されソース（Ｓ）或いはドレイン（Ｄ）が向き合った場合の例について説明したが、トランジスタの配列が図９に示す例のように、多少のずれを伴っている場合でも本発明が適用できる。
【００５９】
図１０は、本発明の第４変形例を説明するための図である。前記した各実施例ではシリコン基板２０にＭＯＳＦＥＴのみを形成する例について説明した。しかしながら、近年では前記した高密度化に加えてシリコン基板２０に搭載する回路の多機能化が図られており、よってシリコン基板２０に抵抗やキャパシタ等の受動素子を搭載することが行われている。
【００６０】
図１０に示した破線で囲われた領域は、キャパシタプレート３９が形成されたキャパシタ領域４０である。ＭＯＳＦＥＴがこのキャパシタ領域４０に接続されているような場合においても、ソース（Ｓ）或いはドレイン（Ｄ）が向き合ったレイアウトとなることがある。このような場合においては、前記したようにソース側（ドレイン側）が開口すると共にドレイン側（ソース側）がマスクされたレジストを用いてポケット注入を行うことが可能となり、この場合にはキャパシタ領域４０からのジャンクションリークの発生を抑制することが可能となる。
【００６１】
以上の説明に関し、更に以下の項を開示する。
（付記１）
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とする半導体装置の製造方法。
（付記２）
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程を含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、
ゲート方向が並行でドレイン側が向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用い、前記ポケット注入を行うことを特徴とする半導体装置の製造方法。
（付記３）
ゲート電極の両側に不純物を注入することによりエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて不純物を注入し前記エクステンション領域を形成することを特徴とする半導体装置の製造方法。
（付記４）
ゲート電極の両側に不純物を注入することによりエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ドレインが向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用いて不純物を注入し前記エクステンション領域を形成することを特徴とする半導体装置の製造方法。
（付記５）
ゲート電極の両側に不純物を注入することによりエクステンション領域を形成する工程を含む半導体装置の製造方法であって、
該ソースドレインエクステンション領域を形成する工程では、
前記ゲート方向が並行で前記ソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて不純物を注入することにより第１のエクステンション領域を形成する第１の工程と、
前記二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用いて不純物を注入することにより第２のエクステンション領域を形成する第２の工程とを有することを特徴とする半導体装置の製造方法。
（付記６）
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程と、ゲート電極の両側に不純物を注入することによりエクステンション領域を形成する工程とを含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、ゲート方向が並行でソースが向き合った二つ以上のトランジスタの組に対し、前記ソース側が開口すると共に前記ドレイン側がマスクされたレジストを用いて前記ポケット注入を行い、
前記ソースドレインエクステンション領域を形成する工程では、前記レジストを用いて不純物を注入し前記エクステンション領域を形成することを特徴とする半導体装置の製造方法。
（付記７）
少なくとも2方向の方向からの斜め方向注入によりポケット注入を行う工程と、ゲート電極の両側に不純物を注入することによりエクステンション領域を形成する工程とを含む半導体装置の製造方法であって、
該ポケット注入を行う工程では、ゲート方向が並行でドレイン側が向き合った二つ以上のトランジスタの組に対し、前記ドレイン側が開口すると共に前記ソース側がマスクされたレジストを用いて前記ポケット注入を行い、
前記ソースドレインエクステンション領域を形成する工程では、前記レジストを用いて不純物を注入し前記エクステンション領域を形成することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６２】
【図１】図１（Ａ）〜（Ｅ）は、従来の一例である半導体装置の製造方法を説明するための断面図である。
【図２】図２は、従来の一例である半導体装置の製造方法において、ポケット注入を行う際に用いる第１のレジストを説明するための平面図である。
【図３】図３は、従来の一例である半導体装置の製造方法において、ポケット注入を行う際に用いる第２のレジストを説明するための平面図である。
【図４】図４（Ａ）〜（Ｅ）は、本発明の一実施例である半導体装置の製造方法を説明するための断面図である（その１）
【図５】図５（Ａ）〜（Ｅ）は、本発明の一実施例である半導体装置の製造方法を説明するための断面図である（その２）
【図６】図６は、本発明の一実施例である半導体装置の製造方法において、ポケット注入を行う際に用いるレジストを説明するための平面図である。
【図７】図７（Ａ）、（Ｂ）は、本発明の第１変形例を説明するための断面図である。
【図８】図８は、本発明の第２変形例を説明するための平面図である。
【図９】図９は、本発明の第３変形例を説明するための平面図である。
【図１０】図１０は、本発明の第４変形例を説明するための平面図である。
【符号の説明】
【００６３】
１０  ソースドレインエクステンション
１１  活性領域
２０  シリコン基板
２２  素子分離領域
２３  Ｐ型ウェル
２４  Ｐ型ハロー層
２５  ゲート絶縁膜
２６  ゲート電極
２７  ポケット用レジスト
２７Ａ  開口部
２８  ソースドレインエクステンション用レジスト
２９Ａ  第１のソースドレインエクステンション用レジスト
２９Ｂ  第２のソースドレインエクステンション用レジスト
３０，３０Ａ，３０Ｂ  ソースドレインエクステンション
３９  キャパシタプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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