(57)【要約】【課題】誤判定を低減することができるレイアウト検証方法を提供すること。【解決手段】ステップ２３においてペア配置を検証する複数の素子間に対する検証条件を設定し、ステップ２４においてその検証条件に基づいて複数の素子間におけるペア配置を検証する。次に、ステップ２５においてペア配置を検証する複数の素子のそれぞれに対して検索領域を設定し、ステップ２６において各素子毎の検索領域に含まれる図形を抽出し、ペア配置を検証する素子間において抽出した図形の形状が同じか否かを検証する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置に配置される素子のレイアウトを検証するレイアウト検証方法において、
ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定工程と、
前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証工程と、
ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定工程と、
前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証工程と、
を備えたことを特徴とするレイアウト検証方法。
【請求項２】
前記半導体装置のレイアウトデータから素子を認識し、該素子の形状及び座標値を記憶する素子認識工程を備え、
前記条件設定工程において、前記素子認識工程において認識された素子を検証する、ことを特徴とする請求項１記載のレイアウト検証方法。
【請求項３】
前記素子認識工程にて認識された素子に対して前記レイアウトデータから抽出した接続情報を記憶する工程と、
前記接続情報と半導体装置のネットリストを比較して前記認識された素子の素子名を確定する工程と、
を備えたことを特徴とする請求項２記載のレイアウト検証方法。
【請求項４】
前記検索領域を、対象として抽出した図形を設定値に従って拡大して設定したことを特徴とする請求項１〜３のうちの何れか一項に記載のレイアウト検証方法。
【請求項５】
前記第２の検証工程において形状が異なると判断した場合に、複数の素子のうちの１つの素子に対応する図形を所定の軸にて反転する反転処理及び図形を所定角度回転する回転処理の少なくとも一方を実行し、処理後の図形と他の素子に対応する図形の形状が同じか否かを検証する、ことを特徴とする請求項１〜４のうちの何れか一項に記載のレイアウト検証方法。
【請求項６】
前記レイアウトデータは、半導体装置の製造工程に対応する複数のマスク層のデータから構成され、
前記検索領域を前記マスク層毎に設定したことを特徴とする請求項２〜５のうちの何れか一項に記載のレイアウト検証方法。
【請求項７】
ペア配置を検証する複数の素子の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて素子の形状を比較するようにしたことを特徴とする請求項１〜６のうちの何れか一項に記載のレイアウト検証方法。
【請求項８】
前記検索領域に基づいて抽出した図形の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて各素子間における前記の形状を比較するようにしたことを特徴とする請求項１〜７のうちの何れか一項に記載のレイアウト検証方法。
【請求項９】
前記図形の形状が一致しない場合にエラーを表示する工程を備えたことを特徴とする請求項１〜８のうちの何れか一項に記載のレイアウト検証方法。
【請求項１０】
半導体装置に配置される素子のレイアウトを検証するレイアウト検証装置において、
ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定手段と、
前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証手段と、
ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定手段と、
前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証手段と、
を備えたことを特徴とするレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウト検証方法、レイアウト検証装置、及び記録媒体に関するものである。
近年、半導体装置（ＬＳＩ）は大規模化・高集積化が進められ、設計データのデータ量が多くなってきている。また、半導体装置の設計では、様々なレイアウト（素子等の配置）制約を考慮する必要がある。そのため、半導体装置の設計においてレイアウトの検証作業に多くの時間がかかる傾向にあり、それらの作業時間を短縮する技術が要求されている。
【背景技術】
【０００２】
従来、半導体装置のレイアウト設計において、複数の素子をペア配置する必要がある。ペア配置は、同形状の素子を近接配置し、周辺の素子やパターンによる影響を均等に作用させることをいい、これにより相対精度が高い素子を形成する。例えば、差動回路やカレントミラー回路では、同じ特性を持つ複数のトランジスタが必要となる。このため、複数のトランジスタをペア配置することで、相対的な特性差が少ない、つまり相対精度が高いトランジスタが得られる。そして、半導体装置のレイアウト検証では、上記のペア配置が正しく行われているか否かの検証を行う検証装置が提案されている（例えば、特許文献１，特許文献２参照）。
【０００３】
検証装置は、レイアウトされた複数の素子について、素子の種類、素子間の距離、素子の配置方向により、対象とする複数の素子がペア配置されているか否か、つまりペア性を有しているか否かを検証する。例えば、図２１（ａ）に示すように、対象とする素子Ｃ１，Ｃ２の種類が同じであり、配置条件（回転、反転）が同じ場合、両素子Ｃ１，Ｃ２がペア配置されていると判断する。また、図２１（ｂ）に示すように、対象とする素子Ｃ１，Ｃ２の配置条件が異なる場合、両素子Ｃ１，Ｃ２がペア配置されていないと判断する。
【０００４】
尚、図２１（ａ）において、素子Ｃ１，Ｃ２の左下に表した三角形は、それぞれ素子Ｃ１，Ｃ２の基準点を示す。従って、図２１（ｂ）に示すように、素子Ｃ２を反時計方向に９０度回転して配置した場合、基準点は素子Ｃ２の右下となる。
【特許文献１】特開２００１−２２９２１５号公報
【特許文献２】特開２００１−１７５７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、従来の検証装置では、素子の配置などによって、正しく検証できない場合がある。例えば、レイアウトデータが階層構造を持たない、例えば図２１（ｃ）に示すようにトランジスタのゲートＧ１，Ｇ２，拡散層Ｄ１〜Ｄ４のデータが関連性を持たない場合、素子形状、配置位置がレイアウトデータから抽出できないので、ペア配置を判断することができない。また、素子の定義以外の部材、例えば図２１（ｄ）に示すように設計上で付加されるコンタクトのための配線Ｐ１、図２１（ｅ）に示すように素子Ｃ２の上方を通過する配線Ｐ２が存在する場合、それらを比較対照とすることができないため、両素子Ｃ１，Ｃ２がペア配置されていると誤判定する場合がある。同様に、図２１（ｆ）に示すように、一方の素子Ｃ２に隣接してダミーセルＣ３が配置されている場合、このダミーセルＣ３を比較対照とすることができないため、両素子Ｃ１，Ｃ２がペア配置されていると誤判定する場合がある。また、図２１（ｇ）に示すように、素子Ｃ１，Ｃ２に接続される配線Ｐ３，Ｐ４の接続方向が異なる場合、これらの配線Ｐ３，Ｐ４を比較対照とすることができないため、両素子Ｃ１，Ｃ２がペア配置されていると誤判定する場合がある。
【０００６】
上記のようなケースが存在するため、ペア配置ができているかの確認は目視検図で行われており、見落とした場合はシミュレーションと異なる動作となり、半導体装置の不良を招いていた。また、目視検図には多くの人手が必要であるため、設計工数増加の要因となっていた。
【０００７】
本発明は上記問題点を解決するためになされたものであって、その目的は、誤判定を低減することができるレイアウト検証方法及びレイアウト検証装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明によれば、ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定工程と、前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証工程と、ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定工程と、前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証工程と、が実行される。従って、ペア配置される複数の素子に対して、検索領域を設定し、その検索領域内の配線などを抽出し、抽出した図形を含めた各素子の形状・配置位置を検証するようにしたため、素子に影響を与える図形を抽出してペア配置の検証を行うことができるため、誤判定が減少する。
【０００９】
請求項２に記載の発明によれば、前記半導体装置のレイアウトデータから素子を認識し、該素子の形状及び座標値を記憶する素子認識工程を備え、前記条件設定工程において、前記素子認識工程において認識された素子が検証される。従って、レイアウトデータの図形から素子を抽出し、その抽出した素子がペア配置されているか否かを検証するようにしたため、階層構造を持たないレイアウトデータにおいてもペア配置の検証を行うことができ、目視チェックの工数を低減することができる。
【００１０】
請求項３に記載の発明によれば、前記素子認識工程にて認識された素子に対して前記レイアウトデータから抽出した接続情報を記憶する工程と、前記接続情報と半導体装置のネットリストを比較して前記認識された素子の素子名を確定する工程と、が備えられる。従って、ネットリストの素子名によってペア配置の条件等を設定することが可能となる。
【００１１】
請求項４に記載の発明によれば、前記検索領域が、対象として抽出した図形を設定値に従って拡大して設定される。従って、素子の形状に応じて、該素子に影響する図形を検索する領域が設定される。
【００１２】
請求項５に記載の発明によれば、前記第２の検証工程において形状が異なると判断した場合に、複数の素子のうちの１つの素子に対応する図形を所定の軸にて反転する反転処理及び図形を所定角度回転する回転処理の少なくとも一方を実行し、処理後の図形と他の素子に対応する図形の形状が同じか否かを検証するようにした。従って、反転・回転された素子・図形に対する検証が容易となる。
【００１３】
請求項６に記載の発明によれば、前記レイアウトデータは、半導体装置の製造工程に対応する複数のマスク層のデータから構成され、前記検索領域が前記マスク層毎に設定される。従って、マスク層に応じて素子に影響する周辺の図形が異なるため、これを容易に設定することができる。
【００１４】
請求項７に記載の発明によれば、ペア配置を検証する複数の素子の座標値を、所定位置の原点を基準とした座標に変換され、該変換後の座標値に基づいて素子の形状が比較される。従って、各素子の座標が原点に対する相対値となるため、形状の比較が容易になる。
【００１５】
請求項８に記載の発明によれば、前記検索領域に基づいて抽出した図形の座標値を、所定位置の原点を基準とした座標に変換され、該変換後の座標値に基づいて各素子間における前記の形状が比較される。従って、各素子の座標が原点に対する相対値となるため、形状の比較が容易になる。
【００１６】
請求項９に記載の発明によれば、前記図形の形状が一致しない場合にエラーが表示される。従って、表示されたエラーに従って、ペア配置されていない素子に対して容易に対応することが可能となる。
【００１７】
請求項１０に記載の発明によれば、ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定手段と、前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証手段と、ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定手段と、前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証手段と、が備えられる。従って、ペア配置される複数の素子に対して、検索領域を設定し、その検索領域内の配線などを抽出し、抽出した図形を含めた各素子の形状・配置位置を検証するようにしたため、素子に影響を与える図形を抽出してペア配置の検証を行うことができるため、誤判定が減少する。
【発明の効果】
【００１８】
本発明によれば、誤判定を低減することが可能なレイアウト検証方法及びレイアウト検証装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、レイアウト検証処理を実施するためのコンピュータシステムの概略構成図である。
【００２０】
このコンピュータ１１は、一般的なＣＡＤ(Computer Aided Design) 装置からなり、中央処理装置（以下、ＣＰＵという）１２、メモリ１３、磁気ディスク１４、表示装置１５、入力装置１６、及び外部記憶装置１７により構成され、それらはバス１８を介して相互に接続されている。
【００２１】
ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、半導体装置のレイアウト検証処理を実行する。メモリ１３には、各種処理を実現するために必要なプログラムとデータが格納され、このメモリ１３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等（図示略）を含む。
【００２２】
表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装置１６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等（図示略）が用いられる。
【００２３】
磁気ディスク１４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等（図示略）を含む。この磁気ディスク１４には、半導体装置のレイアウト検証処理のためのプログラムデータ、ネットリストやレイアウトデータ等の各種データが格納されている。ＣＰＵ１２は、入力装置１６による指示に応答して前記プログラムデータをメモリ１３へ転送し、それを逐次実行する。
【００２４】
ＣＰＵ１２が実行するプログラムデータは、記録媒体１９にて提供される。外部記憶装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、外部記憶装置１７を介して記録媒体１９からプログラムデータを読み出し、それを磁気ディスク１４にインストールする。
【００２５】
記録媒体１９はコンピュータ読み取り可能な記録媒体であり、例えば、ＣＤＲＯＭ，ＤＶＤ等の光ディスク１９ａ、磁気テープ(MT)，フレキシブルディスク，光磁気ディスク(MO,MD,…)等の磁気媒体１９ｂが用いられる。尚、半導体メモリや外部接続されるハードディスク装置等が用いられても良い。この記録媒体１９に、上述のプログラムデータを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。
【００２６】
尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体、ディスク装置、通信媒体を介してコンピュータ１１が接続されるサーバ装置の記憶装置、等を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。
【００２７】
次に、半導体装置のレイアウトデータに対するペア配置検証処理の概略を説明する。
図２は、レイアウト検証処理の概略フロー図であり、ペア配置検証処理の概略フロー図である。
【００２８】
ステップ２１において、ＣＰＵ１２は、半導体装置のレイアウトデータと制御カードとに基づいて、半導体装置に含まれる素子をそれぞれ認識する。制御カードは、ペア配置する素子を定義した情報が含まれるデータである。この制御カードには、素子の名称や配置制約などの定義情報、素子を構成する配線等の図形情報及び接続情報、検索領域の情報が含まれる。ＣＰＵ１２は、制御カードの情報に基づいて、レイアウトデータから素子の形状・配置場所を認識する。
【００２９】
図形情報は、素子を定義したデータベースの情報と対応し、レイアウトデータは、データベースの定義情報とネットリストとに基づいて生成されている。従って、図形情報が階層化されていないレイアウトデータにおいても、レイアウトされた図形形状と制御カードに含まれる図形情報とを比較することにより、複数の図形から構成される素子（例えば、ＭＯＳトランジスタ）を認識することができる。
【００３０】
次に、ステップ２２において、ＣＰＵ１２は、ステップ２１において認識した素子について、その素子の接続状態に基づいて、ネットリストから素子名を確定する。次に、ステップ２３において、制御カードに基づいて、ペア配置が必要な素子名とペア配置が成立する許容間隔値を設定する。
【００３１】
次に、ステップ２４（第１の検証工程：第１の検証手段）において、確定した素子名、図形形状・配置位置、許容間隔値に基づいて、ペア配置の検証を行う。この検証では、素子の形状比較と、間隔検証を行う。つまり、ＣＰＵ１２は、隣接配置される複数の素子の形状が同じか否かを判断する。また、ＣＰＵ１２は、配置場所から複数の素子の間隔を算出し、その間隔が許容間隔値以内であるか否かを判断する。
【００３２】
次に、ステップ２５（第２の検証工程：第２の検証手段）において、ＣＰＵ１２は、制御カードに従って、ペア配置を検証する素子が影響を受ける図形が含まれる範囲を検索領域として設定する。そして、ステップ２６において、ＣＰＵ１２は、設定された領域内の図形をレイアウトデータから抽出し、ペア配置を検証する各素子に対して、図形の形状・配置が同じであるかを検証する。形状などが同じでない場合、ＣＰＵ１２は、素子等の図形を反転・回転し、それぞれの図形形状が一致するか相対的な位置が同じであるか否かを判断する。
【００３３】
上記のように、レイアウトデータの図形から素子を抽出し、その抽出した素子がペア配置されているか否かを検証するようにしたため、階層構造を持たないレイアウトデータにおいてもペア配置の検証を行うことができ、目視チェックの工数を低減することができる。
【００３４】
また、ペア配置される複数の素子に対して、検索領域を設定し、その検索領域内の配線などを抽出し、抽出した図形を含めた各素子の形状・配置位置を検証するようにしたため、誤判定を減少させることができる。
【００３５】
次に、ペア配置検証処理の詳細を説明する。
図３及び図４に示すステップ３１〜４７は、図２に示すステップ２１〜２６の詳細なステップである。
【００３６】
ステップ３１においてＣＰＵ１２は、レイアウトデータ５１と制御カード５２とに基づいて、半導体装置に含まれる素子（インスタンス）をそれぞれ認識する。制御カード５２は、レベルコードと層名の対応が記述された層定義データ５２ａ、配線層定義、ホール定義が記述された層間接続定義データ５２ｂ、素子のタイプ毎のマスク層の演算方法が記述された素子抽出条件データ５２ｃを含む。例えば、ＭＯＳトランジスタは、拡散層とポリシリコンよりなるパターンとから構成される。従って、素子抽出条件データ５２ｃには、ＭＯＳトランジスタを抽出する条件として、拡散層を形成するためのマスク層の図形データと、ポリシリコンのパターンを形成するためのマスク層の図形データとが重なった部分を抽出すること、が含まれる。
【００３７】
ＣＰＵ１２は、各インスタンスの外形座標の座標データ５３を図１のメモリ１３又は磁気ディスク１４に記憶する。更に、レイアウトデータ５１に含まれる図形の接続情報としてネット情報を抽出し、そのネット情報のリスト（ネットリスト）５４を図１のメモリ１３又は磁気ディスク１４に記憶する。
【００３８】
ステップ３２において、ＣＰＵ１２は、先に作成したネットリスト５４と、回路設計において作成されたネットリスト５５とを比較し、ステップ３１において認識した素子について、その素子の接続状態に基づいて、ネットリスト５５から素子名（インスタンス名）を抽出し、そのインスタンス名のデータ５６を記憶する。
【００３９】
次に、ステップ３３において、ステップ３２における比較結果が一致するか否かを判断し、一致しない場合にはステップ３４において処理を中止する。この場合、設計者又はツールによるレイアウトの修正が行われ、レイアウト検証が再実行される。
【００４０】
ステップ３３においてネットリスト５４，５５の比較結果が一致する場合、ＣＰＵ１２は、ステップ３５に移行する。そのステップ３５において、ＣＰＵ１２は、ネットリスト５５との対応情報としてインスタンス名を確定し、確定したインスタンス名を各インスタンスの外形座標に対応づけて座標データ５３に格納する。更に、ＣＰＵ１２は、各素子の基準座標を算出し、基準座標を同様に座標データ５３に格納する。
【００４１】
次に、ステップ３６において、ＣＰＵ１２は、座標データ５３に格納した外形座標を図形の左下を基準とした座標系の座標値に変換する。つまり、このステップ３６において、ＣＰＵ１２は、座標データ５３に記憶した全てのインスタンスにおいて基準位置に対する図形の向きを統一する。そして、ＣＰＵ１２は、変換後の座標値及び基準位置の座標値を座標データ５３に記憶する。
【００４２】
次に、ステップ３７において、ＣＰＵ１２は、制御カード５２を参照し、不要なインスタンスを削除する。制御カード５２は、ペアの要求としてペア配置されるインスタンス名が記述された要求データ５２ｄ、ペアの条件１として素子間の距離、素子形状が記述された第１条件データ５２ｅ、素子への干渉をチェックする条件が記述された第２条件データ５２ｆを含む。ＣＰＵ１２は、要求データ５２ｄに基づいて、ペア配置が不要なインスタンスに関するデータを、座標データ５３から削除する。
【００４３】
更に、ＣＰＵ１２は、座標データ５３に残されたインスタンス、つまりペア配置が要求されるインスタンスについて、第１条件データ５２ｅに基づいて、ペアの条件１による検証を行う。この検証において、ＣＰＵ１２は、ペアの要求があるインスタンス名の外形座標、配置位置を座標データ５３から抽出し、複数のインスタンスの形状を比較する。更に、ＣＰＵ１２は、座標データ５３から抽出した外形座標、配置位置に基づいてインスタンス間の距離を算出し、その算出したインスタンス間の距離とペアの条件１の素子間の距離とを比較する。
【００４４】
つまり、ステップ３７において、ペア配置が要求されるインスタンスに対してのみ、ペアの条件１による検証を行う。そして、ステップ３８において、ＣＰＵ１２は、ペアの条件１に対する違反の有無を判断し、違反がない場合にはステップ３９に移行し、違反がある場合には図４に示すステップ４６に移行する。
【００４５】
ステップ３９において、ＣＰＵ１２は、制御カード５２の第２条件データ５２ｆに基づいて、ペアの条件２による検証を行う。第２条件データ５２ｆには、ペアの条件２として、素子への干渉をチェックする条件が格納され、この条件は検証するマスク（ＭＡＳＫ）層名と検索距離である。半導体装置は、複数の配線層に形成された配線パターンにより、信号が伝達される。配線パターンが形成される配線層は半導体装置の製造プロセスにおける露光処理のマスクをなる。つまり、配線層は、プロセスにおけるマスク層である。レイアウトデータ５１は、拡散層、ゲート配線、素子間等の配線がプロセスに対応する層の情報を持つ層構造を持つ。
【００４６】
半導体装置の基板上面に沿って、素子から近い位置に形成された配線の影響を受けやすく、遠い配線の影響を受けにくい。このため、ＣＰＵ１２は、素子が影響を受ける範囲を検索領域として設定し、該検索領域内のマスク層を抽出する。このとき、ＣＰＵ１２は、ステップ３５においてインスタンス名を確定した素子の外形を、ペア条件２の検索距離に従って拡大し、この拡大した図形を検索領域とする。これにより、素子の外形に応じた形状の検索領域を容易に設定することができる。尚、マスク層により素子に影響を与える距離が異なるため、マスク層に応じて検索距離が設定されている。
【００４７】
次に、ＣＰＵ１２は、各マスク層において、設定した検索領域内の図形を抽出し、抽出した図形の座標値を、各マスク層の検索領域の基準点を原点（０，０）とした座標値に変換し、その変換後の座標値をワークデータ５７に格納する。つまり、ペア配置を検証する複数の素子（図形）に対し、各マスク層において各素子に検索領域が設定され、それぞれの検索領域に含まれる図形が抽出される。そして、抽出された図形の座標値は、それぞれの検索領域の基準点を原点とする座標値に変換されワークデータ５７に格納される。
【００４８】
次に、ステップ４０において、ＣＰＵ１２は、ワークデータ５７に格納した座標値に基づいて、抽出したマスク層に含まれる図形が、各検索領域の相互間で同一形状か否かを確認する。この確認において、ＣＰＵ１２は、各検索領域の基準点を一致させて各検索領域の図形を排他的論理和（ＥＯＲ）処理する。これにより、各検索領域において、同じ形状で座標値が一致する図形は残らない。従って、ＥＯＲ処理後に図形が残っている場合、各検索領域に含まれる図形は一致しない、つまり、ペア配置が望まれる複数の素子において、それぞれの素子に対して同じ位置にない図形が存在することになる。このため、ＣＰＵ１２は、ＥＯＲ処理後の検索領域内に図形が存在する場合にはペア配置ができていないと判断し、図形が存在しない場合にはペア配置ができていると判断する。
【００４９】
ＣＰＵ１２は、図形をＥＯＲ処理するだけでペア配置ができているか否かを判断することができ、このＥＯＲ処理は、ＣＰＵ１２にとって負荷がすくない。つまり、短い時間でペア配置を判断することができる。
【００５０】
ステップ４１において、ＣＰＵ１２は、ステップ４０において確認した各マスク層の図形形状が同一の場合には処理を終了し、同一ではない場合には図４のステップ４２に移行する。
【００５１】
ステップ４２において、ＣＰＵ１２は、制御カード５２の第３条件データ５２ｇに基づいて、図形をミラー反転，回転してもよいか否かを判断する。第３条件データ５２ｇには、ペアの条件３として、Ｘ軸ミラー反転を許容するか、Ｙ軸ミラー反転を許容するか、回転を許容するか、のそれぞれ条件が設定されている。従って、ＣＰＵ１２は、反転・回転が許容されていない場合にはステップ４６に移行し、そのステップ４６においてエラーを図１の表示装置１５に表示する。従って、表示されたエラーに従って、ペア配置されていない素子に対して容易に対応することが可能となる。一方、反転・回転のうちの少なくとも１つが許容されている場合、ＣＰＵ１２は、ステップ４３に移行する。
【００５２】
ステップ４３において、ＣＰＵ１２は、マスク層において抽出した複数の検索領域のうちの１つの図形データを許容された条件に従って変換した後、他の検索領域と同じ方向の頂点を原点とした座標系の座標値に変換し、その変換後の座標値を図３のワークデータ５７に格納する。
【００５３】
次に、ステップ４４において、ＣＰＵ１２は、ステップ４０と同様に、ワークデータ５７に記憶したマスク層における複数の検索領域内のデータを比較する。そして、ステップ４５において、ＣＰＵ１２は、エラーがある、つまり各検索領域の図形が一致しない場合にはステップ４６においてエラーを表示する。一方、エラーがない、つまり図形が一致する場合、ＣＰＵ１２は、ステップ４７において、全パターンについて検証を終了したか否かを判断し、全パターンの検証を終了した場合には処理を終了し、全パターの検証が終了していない場合にはステップ３７に移行する。
【００５４】
上記のように構成されたレイアウト検証装置の作用を説明する。
図５は、階層構造を持たない図形データにより構成されたレイアウトデータ５１の説明図である。
【００５５】
レイアウトデータ５１には、拡散層６１ａ，６１ｂ、ポリシリコンにて形成されるパターン６２ａ，６２ｂ、金属にて形成されるパターン６３ａ〜６３ｅ、ホール６４ａ〜６４ｆのデータが含まれている。各データは、それぞれ形成される材質やプロセスに応じた層（マスク層）のデータとしてレイアウトデータ５１に格納されている。
【００５６】
図６は、制御カード５２の説明図である。尚、図６には、制御カード５２を構成する各種データのうち、要求データ５２ｄ、第１条件データ５２ｅ、素子抽出条件データ５２ｃ、層間接続定義データ５２ｂ、第２条件データ５２ｆを示している。
【００５７】
先ず、レイアウトデータ５１から素子形状と接続情報を抽出する。このとき、制御カード５２の素子抽出条件データ５２ｃに基づいて、図５に示すポリシリコンよりなるパターン６２ａ，６２ｂと拡散層６１ａ，６１ｂの重なり部分をＭＯＳトランジスタ７１，７２（図７参照）として抽出し、抽出したＭＯＳトランジスタ７１，７２の外形座標（頂点座標）を図３の座標データ５３に格納する。更に、素子抽出条件データ５２ｃに基づいて、抽出したＭＯＳトランジスタ７１，７２に対ソース、ドレイン、ゲートの各端子を定義する。そして、層間接続定義データ５２ｂに基づいて、ＭＯＳトランジスタ７１，７２の各端子に対する接続情報を抽出し、この抽出した接続情報を、レイアウトデータ５１から生成したネットリスト（ｆｒｏｍレイアウト）５４として格納する。
【００５８】
次に、回路設計におけるネットリスト５５（図３参照）と、上記のネットリスト５４とを比較し、抽出したＭＯＳトランジスタ７１，７２のインスタンス名を確定する。つまり、回路設計におけるネットリスト５５を検索し、ＭＯＳトランジスタ７１，７２と同じ接続状態の回路素子を抽出する。この抽出した回路素子の素子名（インスタンス名）をＭＯＳトランジスタ７１，７２に適用する。
【００５９】
次に、ペア配置の検証を実施する。この時、図６の制御カード５２の第１条件データ５２ｅに従って、素子形状、素子間隔を検証する。
先ず、ＭＯＳトランジスタ７１，７２の形状を比較する。この時、ＭＯＳトランジスタ７１，７２の頂点座標に基づいて、形状が一致するか否かを検証する。形状が一致する場合には、素子間隔の検証を行い、形状が一致しない場合にはペア配置ができていないと判定する。
【００６０】
次に、ＭＯＳトランジスタ７１，７２の間隔が第１条件データ５２ｅの設定間隔内であるか否かを検証する。ＭＯＳトランジスタ７１，７２の間隔が設定間隔内であれば次の処理を行い、ＭＯＳトランジスタ７１，７２の間隔が設定間隔内にない場合にはペア配置ができていないと判定する。
【００６１】
次に、図９（ａ）に示すように、各ＭＯＳトランジスタ７１，７２に対して、それぞれの形状と、制御カード５２の第２条件データ５２ｆ（図６参照）に基づいて検索領域Ｓ１，Ｓ２を設定する。そして、設定されたマスク層（例えば、ポリシリコンのパターンを形成するためのマスク層、及び拡散層を形成するためのマスク層）に含まれる図形から、検索領域Ｓ１，Ｓ２内の図形をそれぞれ抽出する。つまり、図９（ｂ）に示すように、ＭＯＳトランジスタ７１に対応して設定した検索領域Ｓ１に含まれる図形群８１ａと、ＭＯＳトランジスタ７２に対応して設定した検索領域Ｓ２に含まれる図形群８１ｂと、を抽出する。この時、抽出される図形群８１ａ，８１ｂの枠は、検索領域Ｓ１，Ｓ２の枠形状と同一とする。尚、図９では、上下方向を短く表示している。
【００６２】
そして、抽出した複数の図形群８１ａ，８１ｂの原点を所定位置（本実施形態では左下頂点）とし、図形群８１ａ，８１ｂに含まれる図形の座標を、原点を基準とした座標に変換し、変換後の図形群８１ａ，８１ｂを論理演算処理（ＥＯＲ処理）する。各図形の座標を、原点を基準とした座標系の座標値に変換することで、各図形の座標を原点からの相対値とする。これにより、各図形群において原点から相対的に同じ位置に存在する図形の座標は同じとなるため、演算負荷が少なくなる。
【００６３】
図９（ａ）に示す検索領域Ｓ１，Ｓ２により生成された図形群８１ａ，８１ｂ（図９（ｂ）参照）において、一方の図形群８１ａは、ペア配置を検証する対象である、ＭＯＳトランジスタ７１，７２（拡散層６１ａ，６１ｂ及びパターン６２ａ，６２ｂ）と、検索領域Ｓ１に含まれるＭＯＳトランジスタ（拡散層６１ｃ及びパターン６２ｃ）を含み、他方の図形群８１ｂは、ペア配置を検証する対象であるＭＯＳトランジスタ７１，７２のみを含む。従って、図９（ｃ）に示す論理演算処理の結果８２には、拡散層６１ｂ及びパターン６２ｂが存在する。このため、両ＭＯＳトランジスタ７１，７２は、ペア配置ができていないと判断される。
【００６４】
別の例として、ミラー反転によりペア配置を検証する例を説明する。
図１０（ａ）に示すレイアウトデータ５１の各データにおいて、ＭＯＳトランジスタ７１，７２に対して制御カード５２の第２条件データ５２ｆ（AREA:Hole Metal -X=1μm +X=1μm -Y=0μm +Y=0μm MIR）に従って検索領域Ｓ３，Ｓ４（図１０（ｂ）参照）を設定する。次に、検索領域Ｓ３，Ｓ４に含まれる金属配線を形成するためのマスク層、及びホールを形成するためのマスク層のデータを検索して図１０（ｂ）に示す図形群８３ａ，８３ｂを得る。図形群８３ａには、トランジスタ７１と、パターン６３ａ，６３ｄの一部のパターン６５ａ，６５ｂと、ホール６４ｃ，６４ｅが含まれ、図形群８３ｂには、トランジスタ７２と、パターン６３ｃ，６３ｅの一部のパターン６５ｃ，６５ｄと、ホール６４ｄ，６４ｆが含まれる。
【００６５】
これら図形群８３ａ，８３ｂに対して論理演算処理（ＥＯＲ処理）を行った場合、図１０（ｃ）に示すように、図形群８３ｂにあってはパターン６５ａ，６５ｂ及びホール６４ｃ，６４ｅ、図形群８３ｂにあってはパターン６５ｃ，６５ｄ及びホール６４ｄ，６４ｆが残る。このため、両図形群８３ａ，８３ｂは一致しない。
【００６６】
次に、図６に示すように、制御カード５２の第２条件データ５２ｆにおいて、検索範囲を指定する［AREA］には、［Hole,Metal］のマスク層にて抽出した図形に対してミラー反転を許容する指示［MIR ］が記述されている。このため、図１０（ｄ）に示すように、Ｙ軸にてミラー反転した図形群８３ｃを生成する。この図形群８３ｃと、反転していない図形群８３ａとを比較する。この場合、論理演算処理の結果に図形が残らないため、ペア配置ができていると判断する。
【００６７】
以上、ペア配置を検証する対象として２つの素子を抽出した場合について説明したが、ペア配置を検証する対象が３つ以上の素子の場合であってもよい。
（ケース１）
例えば、図１１（ａ）に示すように、差動部が４つのトランジスタＡ１，Ａ２，Ｂ１，Ｂ２により構成されている。この場合、並列接続されたトランジスタＡ１，Ａ２によるトランジスタ群Ａのトランジスタ特性と、並列接続されたトランジスタＢ１，Ｂ２によるトランジスタ群Ｂのトランジスタ特性とを同じとするために、図１１（ｂ）に示すように、各トランジスタＡ１，Ａ２，Ｂ１，Ｂ２が交互に配置される場合がある。
【００６８】
上記のように配置されたトランジスタにおいて、各素子の中心座標を基準とする。そして、一方のトランジスタ群Ａを構成するトランジスタＡ１，Ａ２と、それぞれにおいて配列方向に存在する他方のトランジスタ群Ｂを構成するトランジスタＢ１，Ｂ２との距離を算出する。例えば、トランジスタＡ１に対して、そのトランジスタＡ１と配列方向に存在するトランジスタＢ１，Ｂ２の距離をそれぞれ算出する。
【００６９】
検証条件として、
（ａ）配列方向に存在する素子間の距離が配列方向において全て一致、
（ｂ）距離を算出したトランジスタ対の総数が、配列されたトランジスタの総数−１と一致する、
が設定される。
【００７０】
図１１（ｂ）に示すように配列されたトランジスタＡ１，Ａ２，Ｂ１，Ｂ２の場合、図において右方向をプラス方向、左方向をマイナス方向とし、トランジスタＡ１と隣接するトランジスタＢ１，Ｂ２間の距離、トランジスタＡ２と隣接するトランジスタＢ２間の距離を算出する。その算出結果を図１１（ｃ）に示す。全ての距離が一致する。そして、算出したトランジスタ対の数（＝３）が配列されたトランジスタの総数（＝４）−１（＝３）と一致する。従って、図１１（ｂ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１，Ｂ２はペア配置されていると判断される。
【００７１】
（ケース２）
図１２（ａ）に示すように、対応するトランジスタの数が異なる差動部における検証を説明する。この場合、図１２（ｂ）に示すように、トランジスタ群ＡのトランジスタＡ１，Ａ２と、トランジスタ群ＢのトランジスタＢ１〜Ｂ３が交互に配置されている場合、上記と同様に、図１２（ｃ）に示すように、トランジスタＡ１と隣接するトランジスタＢ１，Ｂ２との間の距離、トランジスタＡ２と隣接するトランジスタＢ２，Ｂ３との間の距離を算出する。この場合、全ての距離が一致し、算出したトランジスタ対の数（＝４）が配列されたトランジスタの総数（＝５）−１（＝４）と一致する。従って、図１２（ｂ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１，Ｂ２，Ｂ３はペア配置されていると判断される。
【００７２】
（ケース３）
上記のトランジスタＡ１，Ａ２，Ｂ１，Ｂ２，Ｂ３において、図１３（ａ）に示すように、トランジスタＢ２，Ｂ３が隣接して配置されている場合、隣接する素子間の距離として、トランジスタＡ１と隣接するトランジスタＢ１，Ｂ２との間の距離、トランジスタＡ２と隣接するトランジスタＢ３との間の距離が算出される。この場合、算出したトランジスタ対の数（＝３）が配列されたトランジスタの総数（＝５）−１（＝４）と一致しない。従って、図１３（ａ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１，Ｂ２，Ｂ３はペア配置されていないと判断される。
【００７３】
（ケース４）
図１４（ａ）に示すように、トランジスタＡ１〜Ａ４とトランジスタＢ１〜Ｂ３が交互に配置されている場合、隣接するトランジスタ間の距離の測定結果は図１４（ｂ）のようになる。この場合、この場合、全ての距離が一致し、算出したトランジスタ対の数（＝６）が配列されたトランジスタの総数（＝７）−１（＝６）と一致する。従って、図１４（ａ）のように配列されたトランジスタＡ１〜Ａ４，Ｂ１〜Ｂ３はペア配置されていると判断される。
【００７４】
（ケース５）
図１５（ａ）に示すように、トランジスタＡ１〜Ａ４とトランジスタＢ１〜Ｂ３が配置されている場合、隣接するトランジスタ間の距離の測定結果は図１５（ｂ）のようになる。この場合、全ての距離は一致するが、算出したトランジスタ対の数（＝４）が配列されたトランジスタの総数（＝７）−１（＝６）と一致しない。従って、図１５（ｂ）のように配列されたトランジスタＡ１〜Ａ４，Ｂ１〜Ｂ３はペア配置されていないと判断される。
【００７５】
図１６は、上記のケース１〜５における各条件の判定結果と、ペア配置に対する判定結果を示す。図中、各条件において、「ＯＫ」は条件を満足していることを表し、「ＮＧ」は条件を満たしていないことを表す。ペア配置に対する判定結果において、「ＯＫ」はペア配置されている判定結果を表し、「ＮＧ」はペア配置されていない判定結果を表す。
【００７６】
次に、抽出された素子が２方向（Ｘ方向及びＹ方向）に配列されている場合を説明する。
この場合、それぞれの方向における距離を算出する。そして、検証条件として、
（ａ）隣接する素子間の距離が第１の方向（±Ｘ方向）において全て一致、
（ｂ）隣接する素子間の距離が第２の方向（±Ｙ方向）において全て一致、
（ｃ）距離を算出したトランジスタ対の総数が、配列されたトランジスタの総数と一致する、
が設定される。
【００７７】
（ケース６）
図１７（ａ）に示すように、第１トランジスタ群のトランジスタＡ１，Ａ２と、第２トランジスタ群のトランジスタＢ１〜Ｂ３が市松模様状（チェッカーパターン）に配置されている場合、各素子間の距離の算出結果は、図１７（ｂ）のようになる。この場合、Ｘ方向，Ｙ方向それぞれの距離が一致し、算出したトランジスタ対の数（＝５）が配列されたトランジスタの総数（＝５）と一致する。従って、図１７（ａ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１〜Ｂ３はペア配置されていると判断される。尚、このケース７において、トランジスタＢ３が無い場合であっても、同様の結果が得られる。
【００７８】
（ケース７）
図１８（ａ）に示すように、第１トランジスタ群のトランジスタＡ１，Ａ２と、第２トランジスタ群のトランジスタＢ１〜Ｂ３が市松模様状（チェッカーパターン）に配置されている場合、各素子間の距離の算出結果は、図１８（ｂ）のようになる。この場合、トランジスタＡ１とトランジスタＢ１との間の距離が、トランジスタＡ２とトランジスタＢ２，Ｂ３との間の距離と異なり、算出したトランジスタ対の数（＝５）が配列されたトランジスタの総数（＝５）と一致する。従って、図１８（ａ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１〜Ｂ３はペア配置されていないと判断される。
【００７９】
（ケース８）
図１９（ａ）に示すように、第１トランジスタ群のトランジスタＡ１，Ａ２と、第２トランジスタ群のトランジスタＢ１〜Ｂ３が、それぞれ異なる列を構成するように配置されている場合、各素子間の距離の算出結果は、図１９（ｂ）のようになる。この場合、列方向（Ｘ方向）には距離が算出されず、Ｙ方向の距離が一致し、算出したトランジスタ対の数（＝２）が配列されたトランジスタの総数（＝５）と一致しない。従って、図１９（ａ）のように配列されたトランジスタＡ１，Ａ２，Ｂ１〜Ｂ３はペア配置されていないと判断される。
【００８０】
図２０は、上記のケース６〜８における各条件の判定結果と、ペア配置に対する判定結果を示す。図中、各条件において、「ＯＫ」は条件を満足していることを表し、「ＮＧ」は条件を満たしていないことを表す。ペア配置に対する判定結果において、「ＯＫ」はペア配置されている判定結果を表し、「ＮＧ」はペア配置されていない判定結果を表す。
【００８１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）先ず、ペア配置を検証する複数の素子間に対する検証条件を設定し、その検証条件に基づいて複数の素子間におけるペア配置を検証する。次に、ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定し、各素子毎の検索領域に含まれる図形を抽出し、ペア配置を検証する素子間において抽出した図形の形状が同じか否かを検証するようにした。その結果、ペア配置される複数の素子に対して、検索領域を設定し、その検索領域内の配線などを抽出し、抽出した図形を含めた各素子の形状・配置位置を検証するようにしたため、素子に影響を与える図形を抽出してペア配置の検証を行うことができるため、誤判定を減少させることができる。
【００８２】
（２）半導体装置のレイアウトデータ５１から素子を認識し、該素子の形状及び座標値を記憶する。そして、認識された素子に対して検証処理を行うようにした。その結果、レイアウトデータ５１の図形から素子を抽出し、その抽出した素子がペア配置されているか否かを検証するようにしたため、階層構造を持たないレイアウトデータ５１においてもペア配置の検証を行うことができ、目視チェックの工数を低減することができる。
【００８３】
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態では、ペア配置を検証する各種の条件や設定を制御カード５２に含めることとしたが、２つ以上のデータに分割して設定するようにしてもよい。
【００８４】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
半導体装置に配置される素子のレイアウトを検証するレイアウト検証方法において、
ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定工程と、
前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証工程と、
ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定工程と、
前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証工程と、
を備えたことを特徴とするレイアウト検証方法。
（付記２）
前記半導体装置のレイアウトデータから素子を認識し、該素子の形状及び座標値を記憶する素子認識工程を備え、
前記条件設定工程において、前記素子認識工程において認識された素子を検証する、ことを特徴とする付記１記載のレイアウト検証方法。
（付記３）
前記素子認識工程にて認識された素子に対して前記レイアウトデータから抽出した接続情報を記憶する工程と、
前記接続情報と半導体装置のネットリストを比較して前記認識された素子の素子名を確定する工程と、
を備えたことを特徴とする付記２記載のレイアウト検証方法。
（付記４）
前記検索領域を、対象として抽出した図形を設定値に従って拡大して設定したことを特徴とする付記１〜３のうちの何れか一項に記載のレイアウト検証方法。
（付記５）
前記第２の検証工程において形状が異なると判断した場合に、複数の素子のうちの１つの素子に対応する図形を所定の軸にて反転する反転処理及び図形を所定角度回転する回転処理の少なくとも一方を実行し、処理後の図形と他の素子に対応する図形の形状が同じか否かを検証する、ことを特徴とする付記１〜４のうちの何れか一に記載のレイアウト検証方法。
（付記６）
前記レイアウトデータは、半導体装置の製造工程に対応する複数のマスク層のデータから構成され、
前記検索領域を前記マスク層毎に設定したことを特徴とする付記２〜５のうちの何れか一に記載のレイアウト検証方法。
（付記７）
ペア配置を検証する複数の素子の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて素子の形状を比較するようにしたことを特徴とする付記１〜６のうちの何れか一に記載のレイアウト検証方法。
（付記８）
前記検索領域に基づいて抽出した図形の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて各素子間における前記の形状を比較するようにしたことを特徴とする付記１〜７のうちの何れか一に記載のレイアウト検証方法。
（付記９）
前記図形の形状が一致しない場合にエラーを表示する工程を備えたことを特徴とする付記１〜８のうちの何れか一に記載のレイアウト検証方法。
（付記１０）
半導体装置に配置される素子のレイアウトを検証するレイアウト検証装置において、
ペア配置を検証する複数の素子間に対する検証条件を設定する条件設定手段と、
前記検証条件に基づいて前記複数の素子間におけるペア配置を検証する第１の検証手段と、
ペア配置を検証する複数の素子のそれぞれに対して検索領域を設定する領域設定手段と、
前記設定された領域に含まれる図形を抽出し、ペア配置を検証する素子間において前記抽出した図形の形状が同じか否かを検証する第２の検証手段と、
を備えたことを特徴とするレイアウト検証装置。
（付記１１）
前記半導体装置のレイアウトデータから素子を認識し、該素子の形状及び座標値を記憶する素子認識手段を備え、
前記条件設定手段において、前記素子認識手段において認識された素子を検証する、ことを特徴とする付記１０記載のレイアウト検証装置。
（付記１２）
前記素子認識手段にて認識された素子に対して前記レイアウトデータから抽出した接続情報を記憶する手段と、
前記接続情報と半導体装置のネットリストを比較して前記認識された素子の素子名を確定する手段と、
を備えたことを特徴とする付記１１記載のレイアウト検証装置。
（付記１３）
前記検索領域を、対象として抽出した図形を設定値に従って拡大して設定したことを特徴とする付記１０〜１２のうちの何れか一に記載のレイアウト検証装置。
（付記１４）
前記第２の検証手段において形状が異なると判断した場合に、複数の素子のうちの１つの素子に対応する図形を所定の軸にて反転する反転処理及び図形を所定角度回転する回転処理の少なくとも一方を実行し、処理後の図形と他の素子に対応する図形の形状が同じか否かを検証する、ことを特徴とする付記１０〜１３のうちの何れか一に記載のレイアウト検証装置。
（付記１５）
前記レイアウトデータは、半導体装置の製造手段に対応する複数のマスク層のデータから構成され、
前記検索領域を前記マスク層毎に設定したことを特徴とする付記１１〜１４のうちの何れか一に記載のレイアウト検証装置。
（付記１６）
ペア配置を検証する複数の素子の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて素子の形状を比較するようにしたことを特徴とする付記１０〜１５のうちの何れか一に記載のレイアウト検証装置。
（付記１７）
前記検索領域に基づいて抽出した図形の座標値を、所定位置の原点を基準とした座標に変換し、該変換後の座標値に基づいて各素子間における前記の形状を比較するようにしたことを特徴とする付記１０〜１６のうちの何れか一に記載のレイアウト検証装置。
（付記１８）
前記図形の形状が一致しない場合にエラーを表示する手段を備えたことを特徴とする付記１０〜１７のうちの何れか一に記載のレイアウト検証装置。
【図面の簡単な説明】
【００８５】
【図１】レイアウト検証装置の概略構成図。
【図２】レイアウト検証処理の概略フロー図。
【図３】レイアウト検証処理のフロー図。
【図４】レイアウト検証処理のフロー図。
【図５】レイアウトデータの説明図。
【図６】制御カードの説明図。
【図７】抽出した素子の説明図。
【図８】抽出した素子の説明図。
【図９】（ａ）〜（ｃ）は検証処理の説明図。
【図１０】（ａ）〜（ｄ）は検証処理の説明図。
【図１１】（ａ）は検証対象の回路図、（ｂ）は検証対象の概略配置図、（ｃ）は距離算出結果の説明図。
【図１２】（ａ）は検証対象の回路図、（ｂ）は検証対象の概略配置図、（ｃ）は距離算出結果の説明図。
【図１３】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図１４】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図１５】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図１６】検証結果の説明図。
【図１７】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図１８】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図１９】（ａ）は検証対象の概略配置図、（ｂ）は距離算出結果の説明図。
【図２０】検証結果の説明図。
【図２１】（ａ）〜（ｇ）は検証対象の概略配置図。
【符号の説明】
【００８６】
５１  レイアウトデータ
５４  ネットリスト
５５  ネットリスト
Ｓ１〜Ｓ４  検索領域
【図１】
2007265179.tif 000003
【図２】
2007265179.tif 000004
【図３】
2007265179.tif 000005
【図４】
2007265179.tif 000006
【図５】
2007265179.tif 000007
【図６】
2007265179.tif 000008
【図７】
2007265179.tif 000009
【図８】
2007265179.tif 000010
【図９】
2007265179.tif 000011
【図１０】
2007265179.tif 000012
【図１１】
2007265179.tif 000013
【図１２】
2007265179.tif 000014
【図１３】
2007265179.tif 000015
【図１４】
2007265179.tif 000016
【図１５】
2007265179.tif 000017
【図１６】
2007265179.tif 000018
【図１７】
2007265179.tif 000019
【図１８】
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【図１９】
2007265179.tif 000021
【図２０】
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【図２１】
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