(57)【要約】【課題】保護回路では、静電気が印加された場合には静電気を放電するためにオン抵抗が低いことが望まれる。一方で通常動作時には電源系が異なる回路間でのノイズの伝播を防ぐため確実にオフ状態となることが望ましい。近年の配線幅の微細化に伴い閾値電圧は低くなっている。静電気が印加されたときの保護回路のオン抵抗を低くしようとすると、通常動作時に確実にオフ状態とすることが困難となってきていた。【解決手段】電界効果トランジスタＮ１のバックゲートの電位を制御することで、電界効果トランジスタＮ１の閾値電圧を制御する。これによって、静電気放電電流に対する保護回路のオン抵抗を低くすることができる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
ソース又はドレインの一方、及びゲートが第一電源系の電源端子に電気的に接続されるとともに、ソース又はドレインの他方が第二電源系の電源端子に電気的に接続される第一導電型の電界効果トランジスタを含む保護回路と、
前記電界効果トランジスタのバックゲートの電位を制御する電位調整回路と、
を備える半導体装置。
【請求項２】
前記電位調整回路は、通常動作時に、前記電界効果トランジスタの閾値電圧の絶対値が大きくなるように、前記電界効果トランジスタのバックゲートの電位を制御することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電位調整回路は、チャージポンプ回路を含み、当該チャージポンプ回路の動作に基づいて、前記電界効果トランジスタのバックゲートの電位が制御されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記バックゲートは、前記電界効果トランジスタが形成される第二導電型のウェル領域であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記チャージポンプ回路は、容量の前記バックゲート側の一端に接続されることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記電位調整回路は、保護動作時に、前記電界効果トランジスタの閾値電圧の絶対値が小さくなるように、前記電界効果トランジスタのバックゲートの電位を制御することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記電位調整回路は、前記第一電源系の他の電源端子と前記第二電源系の前記電源端子との間にあって、少なくとも容量を含み、当該容量の動作によって、前記電界効果トランジスタの閾値電圧の絶対値を小さくすることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記バックゲートは、前記電界効果トランジスタが形成される第二導電型のウェル領域であることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記容量は、前記ウェル領域と当該ウェル領域を基板電位から隔離する第一導電型の隔離領域との間に形成される寄生容量であることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記保護回路は、ソース又はドレインの一方、及びゲートが前記第二電源系の前記電源端子に電気的に接続されるとともに、ソース又はドレインの他方が前記第一電源系の前記電源端子に電気的に接続される第一導電型の他の電界効果トランジスタをさらに含み、前記電位調整回路は、当該他の電界効果トランジスタのバックゲートの電位も制御することを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記電界効果トランジスタ及び前記他の電界効果トランジスタのそれぞれは、前記バックゲートを基板電位から隔離する第一導電型の隔離領域を有し、それぞれの隔離領域は、互いに異なる電源系の他の電源端子に電気的に接続されることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第一電源系と前記第二電源系との間に、ソース又はドレインの一方、及びゲートが前記第一電源系の他の電源端子に電気的に接続されるとともに、ソース又はドレインの他方が前記第二電源系の他の電源端子に電気的に接続される第二導電型の電界効果トランジスタを含む他の保護回路を備え、当該他の保護回路に含まれる電界効果トランジスタのバックゲートの電位は、他の電位調整回路によって制御されることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記他の保護回路は、ソース又はドレインの一方、及びゲートが前記第二電源系の前記他の電源端子に電気的に接続されるとともに、ソース又はドレインの他方が前記第一電源系の前記他の電源端子に電気的に接続される第二導電型の他の電界効果トランジスタをさらに含み、前記他の電位調整回路は、当該他の電界効果トランジスタのバックゲートの電位も制御することを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源系の間に設けられる保護回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置の多機能化の進展に伴って、複数の電源系、及びこれに対応する複数の内部回路を備える半導体装置が主流となっている。従来から、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）対策として、異なる電源系の間に保護回路を設けることは知られている（特許文献１及び特許文献２参照）。例えば、特許文献１には、図１１に簡略して示すように、異なる電源間に双方向の放電パスを構成するため、複数の電界効果トランジスタから構成される保護回路１１０を設けている。
【特許文献１】米国特許第６０１１６８１号公報
【特許文献２】特公平６−９３４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような保護回路では、静電気が印加された場合には静電気を放電するためにオン抵抗が低いことが望まれる。一方で保護されるべき内部回路の通常動作時には電源系が異なる回路間でのノイズの伝播を防ぐため確実にオフ状態となることが望ましい。近年の電源電圧の低下に伴い閾値電圧は低くなっている。静電気が印加されたときの保護回路のオン抵抗を低くしようとすると、通常動作時に確実にオフ状態とすることが困難となってきていた。
【課題を解決するための手段】
【０００４】
本発明にかかる半導体装置は、ソース又はドレインの一方、及びゲートが第一電源系の電源端子に電気的に接続されるとともに、ソース又はドレインの他方が第二電源系の電源端子に電気的に接続される第一導電型の電界効果トランジスタを含む保護回路と、前記電界効果トランジスタのバックゲートの電位を制御する電位調整回路と、を備える。
電位調整回路が電界効果トランジスタのバックゲートの電位を制御することで、電界効果トランジスタの閾値電圧を制御する。これによって、静電気放電電流に対する保護回路のオン抵抗を低くすることができる。
【発明の効果】
【０００５】
本発明により、保護動作時における保護回路のオン抵抗を低くすることができ、半導体装置の静電気放電に対する耐性が向上する。
【発明を実施するための最良の形態】
【０００６】
[第一の実施の形態]
まず、本発明の第一の実施の形態にかかる保護回路を備える半導体装置の構成について説明する。図１に、この半導体装置の回路図を示す。図１に示すように、本実施形態の半導体装置は、第一電源系（ＶＤＤ１−ＧＮＤ１）の回路１００、第二電源系（ＶＤＤ２−ＧＮＤ２）の回路２００、保護回路１１、制御回路６を有している。第一電源系の回路１００は、第一電源保護回路１及び第一内部回路３を有している。第二電源系の回路２００は、第二電源保護回路２及び第二内部回路４を有している。第一電源保護回路１及び第一内部回路３は、第一電源系の電源電位ＶＤＤ１（電源端子）と第一電源系の接地電位ＧＮＤ１（電源端子）に電気的に接続されている。また、第二電源保護回路２及び第二内部回路４は、第二電源系の電源電位ＶＤＤ２（電源端子）と第二電源系の接地電位ＧＮＤ２（電源端子）に電気的に接続されている。なお、第一電源系と第二電源系とは、異なる電源系である。また、上記したＶＤＤ１、ＧＮＤ１、ＶＤＤ２、ＧＮＤ２は、外部端子を介して、外部の電源から供給されていてもよい。
【０００７】
第一内部回路３は、例えば、通常動作時に出力段として用いられるインバーターである。このインバーターは、第一導電型としてのＰ型（Ｐチャネル型）のトランジスタＰ１と第二導電型としてのＮ型（Ｎチャネル型）のトランジスタＮ４から構成される。また、第二内部回路４は、通常動作時に入力段として用いられるインバーターである。このインバーターは、Ｐ型のトランジスタＰ２とＮ型のトランジスタＮ３から構成される。通常動作時には、第一内部回路３と第二内部回路４とを用いて第一電源系と第二電源系との間で信号が入出力される。尚、トランジスタＰ１、Ｐ２、Ｎ３、Ｎ４は、いずれもＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のトランジスタである。
【０００８】
保護回路１１は、第一電源系の回路１００と第二電源系の回路２００との間にある一対のトランジスタＮ１、Ｎ２を含み、第一電源系と第二電源系との間で双方向に静電気放電電流を通過させる。尚、トランジスタＮ１とトランジスタＮ２は、ともにＮ型のＭＯＳ電界効果トランジスタである。
【０００９】
トランジスタＮ１のゲート（制御端子）及びドレイン（第一端子）は、第一電源系の接地電位ＧＮＤ１に接続されている。トランジスタＮ１のソース（第二端子)は、第二電源系の接地電位ＧＮＤ２に接続されている。トランジスタＮ２のゲート及びドレインは、第二電源系の接地電位ＧＮＤ２に接続されている。トランジスタＮ２のソースは、第一電源系の接地電位ＧＮＤ１に接続されている。
【００１０】
トランジスタＮ１及びＮ２は、基板電位から電気的に隔離された領域に形成される。図１では、この隔離領域を点線で示し、トランジスタＮ１、Ｎ２の詳細な構造については、図２を用いて後述する。トランジスタＮ１の周りにある隔離領域１６は、第一電源系の電源電位ＶＤＤ１に接続されている。トランジスタＮ２の周りにある隔離領域は、第二電源系の電源電位ＶＤＤ２に接続されている。
【００１１】
制御回路６には、パルス発生回路５と複数の回路素子が含まれる。保護回路１１に含まれるトランジスタＮ１、Ｎ２のバックゲートの電位は、この制御回路６の一部又は全体を利用して調整される。尚、この構成及び動作については後述する。
【００１２】
トランジスタＭＳ１とトランジスタＭＳ２のゲートは、配線Ｌ１０を介し、パルス発生回路５に接続されている。トランジスタＭＳ１とトランジスタＭＳ２には制御電圧（φ１）が与えられる。トランジスタＭＳ２ＢとトランジスタＭＳ１Ｂのゲートは、配線Ｌ１１を介し、パルス発生回路５に接続されている。これらのトランジスタＭＳ２ＢとトランジスタＭＳ１Ｂには制御電圧（φ２）が与えられる。尚、トランジスタＭＳ１、ＭＳ２、ＭＳＢ１、ＭＳＢ２は、いずれもＰ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型トランジスタである。
【００１３】
トランジスタＭＳ２Ｂのソースは、トランジスタＮ１及びトランジスタＮ２のウェル領域に接続されている。トランジスタＭＳ２Ｂのドレインは、コンデンサＣ２の一端とトランジスタＭＳ２のドレインとを結ぶ配線上の接点に接続している。コンデンサＣ２の他端は、トランジスタＭＳ１のドレイン及びトランジスタＭＳ１Ｂのドレインに接続している。トランジスタＭＳ１のソースは第三電源系の電源電位ＶＤＤ３（以下、ＶＤＤ３）に接続されている。トランジスタＭＳ１Ｂのソースは、第三電源系の接地電位ＧＮＤ３に接続されている。トランジスタＭＳ２のソースは、第三電源系の接地電位ＧＮＤ３に接続されている。パルス発生回路５は、ＶＤＤ３とＧＮＤ３に接続されている。配線ＰＷは、トランジスタＭＳ２Ｂのソースと、トランジスタＮ１が形成されるウェル領域を接続している。また、トランジスタＭＳ２ＢのソースとトランジスタＮ２が形成されるウェル領域とを接続している。配線ＶＣは、トランジスタＭＳ２ＢのドレインとキャパシタＣ２の一端とトランジスタＭＳ２のドレインとを結ぶ配線上の接点とを接続している。なお、Ｐ型のＭＯＳトランジスタのＭＳ１、ＭＳ１Ｂ、ＭＳ２、ＭＳ２Ｂのバックゲートはいずれも電源電位ＶＤＤ３に接続される。
ＶＤＤ３、ＧＮＤ３は、半導体装置の内部回路により生成される電位であってもよく、外部端子を介して、外部の電源から供給される電位であってもよい。さらに、ＶＤＤ３として、第一電源系又は第二電源系のＶＤＤ１、ＶＤＤ２を利用してもよい。また、ＧＮＤ３として、第一電源系又は第二電源系のＧＮＤ１、ＧＮＤ２を利用してもよい。
【００１４】
次に、図２を用いて、トランジスタＮ１の断面構成について説明する。なお、図は簡略的なものであり、含まれる構成要素の正確な大きさ、配置関係を示すものではない。例えば、説明の便宜上、酸化膜７０は、ゲート電極２２の直下の部分のみ示している（後述する図６及び図９も同じ）。また、トランジスタＮ２の断面構成については、トランジスタＮ１と同様であるから説明を省略する。
【００１５】
図２に示すように、Ｎ型のＭＯＳトランジスタＮ１は、Ｐ型のウェル（Ｐウェル）２５内に形成される。本実施形態では、このＰウェル２５は、トランジスタＮ１のバックゲートに相当し、Ｐ型半導体基板１４内に形成された隔離領域としてのＮ型ウェル（Ｎウェル）１６内に形成される。Ｐウェル２５内には、トランジスタＮ１のＮ型ソース領域８ｂ及びＮ型ドレイン領域８ａが形成される。ゲート電極２２は、酸化膜７の上層に形成される。尚、この半導体基板１４とＰウェル２５の間に形成されたＮウェル１６が、図１に破線で示した隔離領域に相当する。
【００１６】
Ｎウェル１６には、Ｎ型のコンタクト領域９を介して、第一電源系の電源電位ＶＤＤ１が与えられている。また、内部回路（第一電源系の回路１００及び第二電源系の回路２００）の通常動作時には、トランジスタＮ１が形成されているＰウェル２５には、制御回路６で生成された所定の電位が与えられている。
【００１７】
図２に示すように、本実施の形態では、このＮウェル１６とＰウェル２５とのＰＮ接合により、Ｎウェル１６とＰウェル２５との間に寄生容量Ｃ１が形成されているとみなせる。寄生容量Ｃ１の一端ｂ（隔離領域側）は、Ｎ型のコンタクト領域９を介して、ＶＤＤ１に接続されているとみなせる。本実施の形態では、この寄生容量Ｃ１を利用してトランジスタＮ１のバックゲートの電位を制御し、トランジスタＮ１の閾値電圧を制御する。トランジスタＮ１の閾値電圧を制御することで、保護動作時（静電気印加時）にはトランジスタＮ１のオン抵抗を小さくし、通常動作時にはトランジスタＮ１を確実にオフ状態としておく。
【００１８】
ここで、図３に電位調整回路４０を示す。この電位調整回路４０は、通常動作時に保護回路１１を確実にオフ状態とするため、トランジスタＮ１のバックゲートの電位を制御し、トランジスタＮ１の閾値電圧を制御する。より具体的には、電位調整回路４０は、通常動作時に、保護回路１１のトランジスタＮ１の閾値電圧を所定の閾値電圧よりも高く設定する。トランジスタＮ１の閾値電圧が、所定の閾値電圧よりも高く設定されることで、通常動作時にはトランジスタＮ１を確実にオフ状態としておくことができる。尚、説明に際して、同一の要素には同一の符号を付し、重複する説明は省略する。
【００１９】
図３に示すように、電位調整回路４０は、制御回路６、及び容量Ｃ１を有している。この容量Ｃ１は、図２に示したＰウェル２５とＮウェル１６とで形成される寄生容量Ｃ１に相当する。電位調整回路４０は、この寄生容量Ｃ１に対する制御回路６のチャージポンプ動作に基づいて、寄生容量Ｃ１と制御回路６との接続配線の一部を構成するＰウェル２５の電位を調整する。
【００２０】
はじめに、制御回路６について説明する。なお、制御回路６の構成自体については、上述したとおりである。
【００２１】
この制御回路６においては、まずパルス発生回路５からの制御電圧に基づき、ＭＳ１とＭＳ２のトランジスタをオン（φ１）する。これにより、容量Ｃ２に電荷が蓄積される。なお、このとき、ＭＳ１ＢとＭＳ２Ｂとはオフ状態である。次に、パルス発生回路５からの制御電圧に基づき、ＭＳ１及びＭＳ２をオフさせ、ＭＳ１Ｂ及びＭＳ２Ｂをオン（φ２）する。このようにすると、容量Ｃ２のＶＤＤ３に接続されていた一端がＧＮＤ３に接続されるため、Ｃ２に電荷を保持する際にＧＮＤ３に接続されていた一端は、ＧＮＤ３−ＶＤＤ３にまで電位が低下する。そして、配線ＰＷは、所定の負電位に設定される。
このように制御回路６が、いわゆるチャージポンプ動作を繰り返しことで、Ｐウェル２５は所望の負電位に設定される。なお、トランジスタＭＳ１、ＭＳ１Ｂ、ＭＳ２Ｂ、ＭＳ２のいずれもＰ型のＭＯＳトランジスタであるから、ゲート電極にＨＩＧＨ電圧を与えることで、これらはオフ状態となる。
【００２２】
ここで、このようにＰウェルの電位を設定することの意義について、図４及び図５を用いて説明する。図４に、トランジスタＮ１の閾値電圧ＶｔｈとＰウェル２５の電位との関係を示す。図５に、トランジスタＮ１の閾値電圧Ｖｔｈが調整される様子を示す。
【００２３】
内部回路の通常動作時には、上述のように、トランジスタＮ１のＰウェル２５の電位は、電位調整回路４０の動作によって負電位に設定される。すなわち、図４に示すように、Ａ（所定のウェル電位）からＢ（設定後のウェル電位）へと、Ｐウェル２５の電位が低く設定される。この電位の変化に伴って、トランジスタＮ１の閾値電圧Ｖｔｈは、所定の閾値電圧Ｖｔｈ（Ｄ）から設定後の閾値電圧Ｖｔｈ（Ｅ）へと、閾値電圧Ｖｔｈが高くなる（図５も併せて参照）。これによって、確実にトランジスタＮ１をオフ状態とすることができる。そして、異なる電源系の間でノイズが行き来することを抑えることができる。
【００２４】
このように、電位調整回路４０は、通常動作時に、トランジスタＮ１の閾値電圧が所定の閾値電圧よりも高くなるようにトランジスタＮ１のバックゲート（Ｐウェル２５）の電位を調整する。
なお、通常動作時のトランジスタＮ１の閾値電圧は、当然に、後述する保護動作時（静電気印加時）のトランジスタＮ１の閾値電圧よりも高い（トランジスタＮ１の閾値電圧の絶対値よりも大きい）。すなわち、電位調整回路４０は、通常動作時に、トランジスタＮ１の閾値電圧の絶対値が所定の閾値電圧の絶対値よりも大きくなるように、トランジスタＮ１のバックゲートの電位を制御することのほか、電位調整回路４０は、トランジスタＮ１の閾値電圧の絶対値が、保護動作時に比べて通常動作時に大きくなるように、トランジスタＮ１のバックゲートの電位を制御する。
【００２５】
次に、図６を用いて電位調整回路４１の構成について説明する。この電位調整回路４１は、保護動作時に保護回路１１のオン抵抗を低くするため、トランジスタＮ１のバックゲートの電位を制御することで、トランジスタＮ１の閾値電圧を制御する。尚、同一の要素には同一の符号を付し、重複する説明は省略する。
【００２６】
図６に、トランジスタＮ１及びトランジスタＭＳ２Ｂの断面図を示す。図６には、電位調整回路４１の回路図も併せて示されている。尚、図６のトランジスタＮ１の構成は、図２のトランジスタＮ１の構成と同じである。
【００２７】
まず、図６のトランジスタＭＳ２Ｂの構成について説明する。図６に示すように、トランジスタＭＳ２Ｂは、Ｐ型半導体基板１４０内に形成されたＮウェル５５内に形成される。このＮウェル５５には、ソース領域５４ａとドレイン領域５４ｂが形成される。ゲート電極５０は、半導体基板１４０上に形成された酸化膜７０の上に形成される。また、図６に示すように、トランジスタＭＳ２Ｂのソース領域５４ａとトランジスタＮ１のコンタクト領域２６とは、配線ＰＷによって接続されている。ドレイン領域５４ｂには、配線ＶＣが接続されている。尚、配線ＶＣは、キャパシタＣ２の一端とトランジスタＭＳ２との接続線上の接点まで延びている（図１参照）。本実施形態では、ソース領域５４ａとＮウェル５５との間に、ダイオードＤ１が形成されているものとみなせる。また、Ｎウェル５５と半導体基板１４０の内部領域５６との間には、キャパシタＣ３が形成されているものとみなせる。
【００２８】
次に、ＶＤＤ１からＧＮＤ３までの等価回路を説明する。まず、トランジスタＮ１の半導体基板１４には、一端ｂがＮウェル１６側にあって、他端ａがＰウェル２５側にある寄生容量Ｃ１がある。この寄生容量Ｃ１の他端ａは、配線ＰＷに接続される。この配線ＰＷは、Ｐウェル２５、及びＰ型のコンタクト領域２６を含み、トランジスタＭＳ２Ｂのソース領域５４ａに至る。トランジスタＭＳ２Ｂの半導体基板１４０には、ソース領域５４ａとＮウェル５５から構成されるダイオードＤ１がある。ダイオードＤ１は、Ｎウェル５５と半導体基板１４０内のＰ型の内部領域５６から構成される寄生容量Ｃ３に接続される。寄生容量Ｃ３の一端ｃは、Ｎウェル５５側にあり、他端ｄは、半導体基板１４０の内部領域５６側にある。Ｐ型の内部領域５６は、ＧＮＤ電位に接続されているから、寄生容量Ｃ３の他端ｄもＧＮＤに接続されている。このように、半導体基板１４にある寄生容量Ｃ１に、半導体基板１４０にあるダイオードＤ１及び寄生容量Ｃ３が直列に接続している。本実施形態における電位調整回路４１は、ダイオードＤ１及び寄生容量Ｃ３が直列に接続されるＣＲ時定数回路を含む。電位調整回路４１は、Ｐウェル２５を介して、容量Ｃ１の他端ａに接続される。容量Ｃ１の一端ｂは、コンタクト領域９を介して、第一電源系のＶＤＤ１（電源端子）に電気的に接続される。
【００２９】
ここで、図４、図７、及び図８を参照しつつ、図６に基づいて、保護動作時（静電気が印加された時）の電位調整回路４１の動作を説明する。なお、保護動作時には、トランジスタＭＳ２Ｂのゲート電極５０に与えられる電位は不定である。また、ＶＤＤ３はフローティング状態にある。
【００３０】
ＶＤＤ１の電位が上昇するとき、Ｐウェル２５の電位は、ＶＤＤ１に接続されたＮウェル１６とＰウェル２５との間の寄生容量Ｃ１によって、Ａ（所定のウェル電位）からＣ（調整後の電位）に一瞬上昇する（図４参照）。これに伴って、トランジスタＮ１の閾値電圧Ｖｔｈは、所定の閾値電圧Ｖｔｈ（Ｄ）から調整後の閾値電圧Ｖｔｈ（Ｆ）へと一瞬低くなる（図４参照）。Ｐウェル２５の電位が上昇することに伴って、ダイオードＤ１を通じて寄生容量Ｃ３に電荷が流れ込むが、その後、Ｐウェル２５の電位は、トランジスタＮ１の抵抗成分（Ｒ）と寄生容量Ｃ３（Ｃ）とに基づくＣＲ時定数に従って緩慢に減少する（図７参照）。このようにＰウェルの電位が緩慢に減少することで、期間Ａにおいて、Ｐウェルの電位を高く維持できる。そして、図８に示すように、期間Ａの間、トランジスタＮ１の閾値電圧Ｖｔｈ（Ｆ）は、所定の閾値電圧Ｖｔｈ（Ｄ）よりも低く維持される。
【００３１】
このように、電位調整回路４１は、保護動作時に、トランジスタＮ１のバックゲート（Ｐウェル２５）の電位を制御し、トランジスタＮ１の閾値電圧（閾値電圧の絶対値）を小さく維持するように動作する。
なお、保護動作時のトランジスタＮ１の閾値電圧は、当然に、上述した通常動作時（内部回路の動作時）のトランジスタＮ１の閾値電圧よりも低い（トランジスタＮ１の閾値電圧の絶対値よりも小さい）。すなわち、電位調整回路４１は、通常動作時に、トランジスタＮ１の閾値電圧の絶対値が所定の閾値電圧の絶対値よりも小さくなるように、トランジスタＮ１のバックゲートの電位を制御することのほか、電位調整回路４１は、トランジスタＮ１の閾値電圧の絶対値が、通常動作時に比べて保護動作時に小さくなるように、トランジスタＮ１のバックゲートの電位を制御する。
【００３２】
ここで、図１を参照しつつ、トランジスタＮ１の閾値電圧Ｖｔｈが低くなること、すなわち保護回路のオン抵抗が低くなることにより得られるメリットについて説明する。
【００３３】
ＶＤＤ１とＧＮＤ２との間に、静電気が印加された場合には、第一内部回路３の出力端のインバーターを構成するはトランジスタＰ１は不定状態であり、このＰ１のチャネルが導通する可能性がある。そして、第二内部回路４の入力端のインバーターを構成するトランジスタＮ３のゲートとソースとの間に想定外の電位差ＶＧＳが発生する可能性ある。この電位差ＶＧＳが、トランジスタＮ３のゲート酸化膜の耐圧を超える時には、酸化膜が破壊される。そして、第二内部回路４が動作不良となる。ＶＤＤ１→第一電源保護回路１→ＧＮＤ１→トランジスタＮ１→ＧＮＤ２のように異常電流が流れる場合には、第一電源保護回路１のクランプ電圧、トランジスタＮ１のオン抵抗と流れる放電電流の積、配線抵抗と放電電流の積の合計値が、電位差ＶＧＳとして現れる。この電位差ＶＧＳを小さくするためには、このトランジスタＮ１のオン抵抗を低くすることが必要である。すなわち、トランジスタＮ１の閾値電圧Ｖｔｈを低く調整する必要がある。
【００３４】
上述した電位調整回路４１によれば、期間Ａの間（図７参照）、トランジスタＮ１の閾値電圧Ｖｔｈが低く調整される。従って、トランジスタＮ１のオン抵抗が低くなり、電位差ＶＧＳを低下させることにより酸化膜が破壊されることを抑えることができる。そして、第二内部回路４が動作不良となることを抑えることができる。
【００３５】
[第二の実施の形態] 
第一の実施の形態における半導体基板１４に代えて、半導体基板１７０を用いた場合の実施形態について説明する。異なる点は、半導体基板１７０を用いた点のみであるから、この相違点のみについて説明し、重複する説明は省略する。
【００３６】
図９に、本実施形態のトランジスタＮ１の断面図を示す。半導体基板１７０は、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｉｎｇ）基板である。半導体基板１７０は、絶縁層（例えば、ＳｉＯ２層）１６０を内部に有する。この絶縁層１６０は、半導体基板１７０基板の機械的強度を保持し、半導体基板１７０の薄型化に寄与する。ここでは、隔離領域は、Ｎウェル１６ａ、１６ｂと絶縁層１６０とによって構成される。
【００３７】
[第三の実施の形態] 
第三の実施の形態では、第一電源系のＧＮＤ１と第二電源系のＧＮＤ２との間のみでなく、第一電源系の電源電位ＶＤＤ１と第二電源系の電源電位ＶＤＤ２との間にも保護回路を設けている。これを図１０に示す。ＶＤＤ１とＶＤＤ２との間に、一対のＰ型の電界効果トランジスタＰ１０、Ｐ２０から構成される保護回路３００が設けられている。トランジスタＰ１０（トランジスタＰ２０）のウェル領域に第二制御回路６０が接続されている。
【００３８】
すなわち、保護回路を構成するトランジスタとして、Ｎ型のトランジスタ又はＰ型のトランジスタのいずれを用いたとしても、保護動作時に比べて通常動作時に、このトランジスタの閾値電圧の絶対値を大きくすることで、異なる電源系の間の絶縁性を高め、ノイズの伝播を抑制する。
【００３９】
なお、本発明は上記実施の形態に限られたものではなく、発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電位調整回路は、上述の方式に限られなく、どのように構成してもよい。また、第一電源系に接続される第一電源保護回路等と、第二電源系に接続される第二電源保護回路等とは、必ずしもモノリシックに構成されている必要はない。第一導電型をＮ型とし、第二導電型をＰ型として構成してもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態にかかる保護回路を含む半導体装置の回路図である。
【図２】本発明の実施の形態にかかる保護回路に含まれるトランジスタの断面構成を示す概略図である。
【図３】本発明の実施の形態にかかる電位調整回路を示す回路図である。
【図４】閾値電圧とＰウェル電位との関係を示すグラフである。
【図５】閾値電圧の変化を示すグラフである。
【図６】本発明の実施の形態にかかる電位調整回路を説明するための概略図である。
【図７】Ｐウェル電位の時間変化を示すグラフである。
【図８】閾値電圧の変化を示すグラフである。
【図９】本発明の第二の実施の形態にかかる保護回路に含まれるトランジスタの断面構成を示す概略図である。
【図１０】本発明の第三の実施の形態にかかる保護回路を含む回路の全体構成を示す回路図である。
【図１１】従来の保護回路の構成を示す概略図である。
【符号の説明】
【００４１】
１    第一電源保護回路
２    第二電源保護回路
３    第一内部回路
４    第二内部回路
５    パルス発生回路
６    制御回路
１１    保護回路
２５    ウェル領域
Ｎ１    電界効果トランジスタ
Ｃ１    寄生容量
ＰＷ    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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