(57)【要約】【課題】  電力増幅モジュールやそれに用いる集積受動部品または半導体チップの低コスト化および高性能化を図る。【解決手段】  集積受動部品５において、シード膜５１、銅膜５３およびニッケル膜５４の積層膜からなる配線５５により、ＲＦパワーモジュールのローパスフィルタ回路を構成するインダクタ素子が形成される。ニッケル膜５４は、銅膜５３の全面上に形成され、表面保護膜としての絶縁膜６１の開口部６２から露出するニッケル膜５４上に、金膜６３およびバンプ電極６４が形成されている。ニッケル膜５４は、無電解Ｎｉ−Ｐめっき膜であり、リンを１０重量％以上含有し、非磁性状態とされている。【選択図】  図１７
2007073611.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された導体パターンとを有し、
前記導体パターンによりインダクタ素子が形成され、
前記インダクタ素子を形成する前記導体パターンは、銅を主成分とする第１導体膜と前記第１導体膜上に形成されたニッケルを主成分とする第２導体膜とを有する積層膜からなり、
前記導体パターンの前記第２導体膜の一部上に、外部接続端子用の金を主成分とする第３導体膜が形成され、
前記第２導体膜はリンを含有していることを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記第２導体膜のリンの含有率は、１０重量％以上であることを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、
前記第２導体膜のリンの含有率は、１４重量％以下であることを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置において、
前記第２導体膜は非磁性であることを特徴とする電子装置。
【請求項５】
請求項１記載の電子装置において、
前記第３導体膜上に半田バンプが形成されていることを特徴とする電子装置。
【請求項６】
請求項１記載の電子装置において、
前記第３導体膜は、ボンディングワイヤ接続用の端子として機能することを特徴とする電子装置。
【請求項７】
請求項１記載の電子装置において、
前記電子装置は、集積受動素子であることを特徴とする電子装置。
【請求項８】
請求項１記載の電子装置において、
前記半導体基板上に形成された電力増幅回路用の半導体増幅素子を更に有することを特徴とする電子装置。
【請求項９】
請求項１記載の電子装置において、
前記電子装置は電力増幅モジュールに使用され、
前記インダクタ素子は、前記電力増幅モジュールの電力増幅回路の出力が接続されるバンドパスフィルタを構成するためのインダクタ素子であることを特徴とする電子装置。
【請求項１０】
電力増幅回路とインダクタ素子を含む電子装置であって、
前記インダクタ素子は、銅を主成分とする第１導体膜と前記第１導体膜上に形成されたニッケルを主成分とする第２導体膜とを有する積層膜からなる導体パターンにより形成され、
前記インダクタ素子に電気的に接続された端子部は、前記導体パターンの前記第２導体膜の一部上に形成された金を主成分とする第３導体膜を有し、
前記第２導体膜はリンを含有していることを特徴とする電子装置。
【請求項１１】
請求項１０記載の電子装置において、
前記第２導体膜のリンの含有率は、１０重量％以上であることを特徴とする電子装置。
【請求項１２】
請求項１１記載の電子装置において、
前記第２導体膜のリンの含有率は、１４重量％以下であることを特徴とする電子装置。
【請求項１３】
請求項１０記載の電子装置において、
前記第２導体膜は非磁性であることを特徴とする電子装置。
【請求項１４】
請求項１０記載の電子装置において、
前記第３導体膜上に半田バンプが形成されているか、あるいはボンディングワイヤが接続されていることを特徴とする電子装置。
【請求項１５】
請求項１０記載の電子装置において、
前記インダクタ素子は、前記電力増幅回路の出力が接続されたバンドパスフィルタを構成するインダクタ素子であることを特徴とする電子装置。
【請求項１６】
請求項１０記載の電子装置において、
前記電子装置は集積受動素子を有し、
前記インダクタ素子は前記集積受動素子内に形成されていることを特徴とする電子装置。
【請求項１７】
請求項１０記載の電子装置において、
前記電子装置は前記電力増幅回路用の半導体増幅素子が形成された半導体チップを有し、
前記インダクタ素子が前記半導体チップ内に形成されていることを特徴とする電子装置。
【請求項１８】
電力増幅回路とインダクタ素子を含む電子装置の製造方法であって、
（ａ）基板上にレジスト膜を形成する工程、
（ｂ）前記レジスト膜をパターニングする工程、
（ｃ）パターニングされた前記レジスト膜の開口部上に銅めっき膜を形成する工程、
（ｄ）前記銅めっき膜上に無電解ニッケルめっき膜を形成する工程、
（ｅ）前記レジスト膜を除去する工程、
を有し、
前記銅めっき膜と前記銅めっき膜上の前記無電解ニッケルめっき膜とを有する積層膜により、前記インダクタ素子が形成され、
前記（ｄ）工程で用いられるニッケルめっき液がリンを含有することを特徴とする電子装置の製造方法。
【請求項１９】
請求項１８記載の電子装置の製造方法において、
前記（ｄ）工程で形成された前記無電解ニッケルめっき膜が、１０重量％以上のリンを含有することを特徴とする電子装置の製造方法。
【請求項２０】
請求項１８記載の電子装置の製造方法において、
前記（ｅ）工程後に、
（ｆ）イミド化された有機系絶縁材料を、前記基板上に前記銅めっき膜と前記無電解ニッケルめっき膜との積層膜を覆うように塗布する工程、
を更に有することを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造方法に関し、特に、電力増幅モジュールおよびそれに用いられる集積受動部品または半導体装置とその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００２−３２９８０８号公報には、アルミナ基板上にパターン形成されたＣｕメッキ膜と、このＣｕメッキ膜上に積層されたＣｒ膜と、このＣｒ膜の表面を覆う保護膜と、これらＣｒ膜および保護膜を部分的に除去して露出する前記Ｃｕメッキ膜上に積層されたＮｉメッキ膜と、このＮｉメッキ膜上に積層されたＡｕ膜とを有し、前記Ｎｉメッキ膜と前記Ａｕ膜によってボンディング用パッドが構成されている電子回路基板に関する技術が記載されている（特許文献１参照）。
【特許文献１】特開２００２−３２９８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
ＲＦパワーモジュール（電力増幅モジュール）のような高周波電力増幅回路を有する電子装置の回路構成には、インダクタ素子が用いられているが、このインダクタ素子を個別のチップ部品により構成した場合、ＲＦパワーモジュールが大型化してしまう。このため、インダクタ素子を集積受動部品または半導体チップ内に形成することで、個々のインダクタ素子を個別のチップ部品として使用する場合に比較して、ＲＦパワーモジュールの小型化が可能になる。
【０００７】
インダクタ素子を集積受動部品または半導体チップ内の銅配線により形成した場合、バンプ電極の形成やワイヤボンディングを可能とするために、パッド部で銅配線上に金めっき膜を形成する。しかしながら、金めっき膜は銅膜との接着性が低いため、金めっき膜を銅配線上に直接形成せずに、パッド部で銅配線上にニッケル膜を形成し、このニッケル膜上に金めっき膜を形成することが好ましい。これにより、銅配線と金めっき膜の接着性を向上して、信頼性を向上することができる。しかしながら、パッド部において銅配線上に部分的にニッケル膜を形成することは、製造工程数を増加させ、製造コストを増大させる。
【０００８】
また、高周波信号は表皮効果によってニッケル膜層に集中し、インダクタ素子の抵抗値が増大し、Ｑ値が低下する。ＲＦパワーモジュールに用いられるインダクタ素子には、高いＱ値が求められ、インダクタ素子のＱ値が低いと、ＲＦパワーモジュールの性能の低下、例えば電力付加効率の低下を招く恐れがある。
【０００９】
本発明の目的は、電子装置の製造コストを低減できる技術を提供することにある。
【００１０】
また、本発明の他の目的は、電子装置の性能を向上させることができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、インダクタ素子を形成する導体パターンを、銅を主成分とする第１導体膜と前記第１導体膜上に形成されたニッケルを主成分としリンを含有する第２導体膜とを有する積層膜により形成し、前記導体パターンの前記第２導体膜の一部上に、外部接続端子用の金を主成分とする第３導体膜を形成したものである。
【００１４】
また、本発明は、電力増幅回路とインダクタ素子を含む電子装置であって、前記インダクタ素子を、銅を主成分とする第１導体膜と前記第１導体膜上に形成されたニッケルを主成分としリンを含有する第２導体膜とを有する積層膜からなる導体パターンにより形成し、前記インダクタ素子に電気的に接続された端子部が、前記導体パターンの前記第２導体膜の一部上に形成された金膜を有するものである。
【００１５】
また、本発明は、電力増幅回路とインダクタ素子を含む電子装置の製造方法であって、（ａ）基板上にレジスト膜を形成する工程、（ｂ）前記レジスト膜をパターニングする工程、（ｃ）パターニングされた前記レジスト膜の開口部上に銅めっき膜を形成する工程、
（ｄ）前記銅めっき膜上に無電解ニッケルめっき膜を形成する工程、（ｅ）レジスト膜を除去する工程を有し、前記銅めっき膜と前記無電解ニッケルめっき膜とを有する積層膜により、前記インダクタ素子を形成し、前記（ｄ）工程で用いられるニッケルめっき液がリンを含有するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
電子装置の製造コストを低減できる。
【００１８】
また、電子装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュールおよびそれに搭載される集積受動素子である。
【００２３】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。
ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯（８２４〜９１５ＭＨｚ）をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯（１７１０〜１９１０ＭＨｚ）をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態のＲＦパワーモジュール１は、例えばこれらの周波数帯（高周波帯）で使用されるＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール）である。
【００２４】
図１は、本実施の形態のＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール、半導体装置、電子装置）１を構成する増幅回路の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００２５】
図１に示されるように、ＲＦパワーモジュール１の回路構成は、３つの増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３からなるＧＳＭ９００用の電力増幅回路（高周波電力増幅回路）１０２Ａと、３つの増幅段１０２Ｂ１，１０２Ｂ２，１０２Ｂ３からなるＤＣＳ１８００用の電力増幅回路（高周波電力増幅回路）１０２Ｂと、周辺回路１０３と、整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂと、ローパスフィルタ（Low Pass Filter）１０８Ａ，１０８Ｂとを有している。
【００２６】
整合回路（入力整合回路）１０５Ａは、ＧＳＭ９００用の入力端子１０４ａと電力増幅回路１０２Ａ（１段目の増幅段１０２Ａ１）の間に設けられ、整合回路（入力整合回路）１０５Ｂは、ＤＣＳ１８００用の入力端子１０４ｂと電力増幅回路１０２Ｂ（１段目の増幅段１０２Ｂ１）の間に設けられている。整合回路（出力整合回路）１０７Ａは、ＧＳＭ９００用の出力端子１０６ａと電力増幅回路１０２Ａ（３段目の増幅段１０２Ａ３）の間に設けられ、整合回路（出力整合回路）１０７Ｂは、ＤＣＳ１８００用の出力端子１０６ｂと電力増幅回路１０２Ｂ（３段目の増幅段１０２Ｂ３）の間に設けられている。
【００２７】
ＧＳＭ９００用のローパスフィルタ１０８Ａは、整合回路１０７Ａと出力端子１０６ａの間に設けられ、電力増幅回路１０２Ａの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ１０８Ｂは、整合回路１０７Ｂと出力端子１０６ｂの間に設けられ、電力増幅回路１０２Ｂの出力が整合回路１０７Ｂを経て入力されるようになっている。
【００２８】
また、ＧＳＭ９００用の電力増幅回路１０２Ａの増幅段１０２Ａ１と増幅段１０２Ａ２の間には段間用の整合回路（段間整合回路）１０２ＡＭ１が設けられ、増幅段１０２Ａ２と増幅段１０２Ａ３の間には段間用の整合回路（段間整合回路）１０２ＡＭ２が設けられている。また、ＤＣＳ１８００用の電力増幅回路１０２Ｂの増幅段１０２Ｂ１と増幅段１０２Ｂ２の間には段間用の整合回路（段間整合回路）１０２ＢＭ１が設けられ、増幅段１０２Ｂ２と増幅段１０２Ｂ３の間には段間用の整合回路（段間整合回路）１０２ＢＭ２が設けられている。
【００２９】
このうち、ＧＳＭ９００用の電力増幅回路１０２Ａ（増幅段１０２Ａ１〜１０２Ａ３）と、ＤＣＳ１８００用の電力増幅回路１０２Ｂ（１０２Ｂ１〜１０２Ｂ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置、電子装置）２内に形成されている。他の形態として、ＧＳＭ９００用の電力増幅回路１０２Ａ、ＤＣＳ１８００用の電力増幅回路１０２Ｂおよび周辺回路１０３を、複数の半導体チップにより形成することもでき、例えば、増幅段１０２Ａ１，１０２Ｂ１が形成された半導体チップと、増幅段１０２Ａ２，１０２Ｂ２が形成された半導体チップと、増幅段１０２Ａ３，１０２Ｂ３が形成された半導体チップとを個別に形成することもできる。
【００３０】
周辺回路１０３は、電力増幅回路１０２Ａ，１０２Ｂの増幅動作の制御や補佐などを行う回路であり、制御回路１０３Ａと、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。制御回路１０３Ａは、上記電力増幅回路１０２Ａ，１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３の各々の出力用の増幅素子（例えばＭＩＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００３１】
ＲＦパワーモジュール１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ａ、すなわち３つの増幅段１０２Ａ１〜１０２Ａ３で増幅されて半導体チップ２から出力され、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てＧＳＭ９００用の出力端子１０６ａからＲＦ出力信号として出力される。また、ＲＦパワーモジュール１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ｂ、すなわち３つの増幅段１０２Ｂ１〜１０２Ｂ３で増幅されて半導体チップ２から出力され、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てＤＣＳ１８００用の出力端子１０６ｂからＲＦ出力信号として出力される。
【００３２】
各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは高調波を減衰させる回路である。電力増幅回路１０２Ａ，１０２Ｂで高調波（２倍波や３倍波）成分が発生するが、電力増幅回路１０２Ａ，１０２Ｂと出力端子１０６ａ，１０６ｂとの間にローパスフィルタ１０８Ａ，１０８Ｂを介在させることで、増幅されたＲＦ信号に含まれる高調波成分をローパスフィルタ１０８Ａ，１０８Ｂで減衰させ、出力端子１０６ａ，１０６ｂから出力されるＲＦ出力信号に高調波成分が含まれないようにすることができる。
【００３３】
ＧＳＭ９００用の出力端子１０６ａとＧＳＭ９００用の電力増幅回路１０２Ａとの間のＧＳＭ９００用のローパスフィルタ（バンドパスフィルタ）１０８Ａは、８２４〜９１５ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（１６４８〜１８３０ＭＨｚ）や３倍帯（２４７２〜２７４５ＭＨｚ）をカット（減衰）して通過させないように機能することができる。また、ＤＣＳ１８００用の出力端子１０６ｂとＤＣＳ１８００用の電力増幅回路１０２Ｂとの間のＤＣＳ１８００用のローパスフィルタ（バンドパスフィルタ）１０８Ｂは、１７１０〜１９１０ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（３４２０〜３８２０ＭＨｚ）や３倍帯（５１３０〜５７３０ＭＨｚ）をカット（減衰）して通過させないように機能することができる。従って、ローパスフィルタ１０８Ａ，１０８Ｂは、所定の周波数帯の信号は通過させ、他の周波数帯の信号を減衰させるバンドパスフィルタとして機能することができる。
【００３４】
このように、本実施の形態のＲＦパワーモジュール１は２系統（すなわちＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路１０２Ａ，１０２Ｂを有し、２系統の電力増幅回路１０２Ａ，１０２Ｂのそれぞれにローパスフィルタ回路が接続されており、２系統の電力増幅回路１０２Ａ，１０２Ｂの送信周波数帯は、それぞれ０．９ＧＨｚ帯と１．８ＧＨｚ帯である。従って、ＲＦパワーモジュール１は、電力増幅回路を有する半導体装置または電子装置である。
【００３５】
図２は、ローパスフィルタ１０８Ａ，１０８Ｂの回路構成例を示す回路図（等価回路図）である。各ローパスフィルタ１０８Ａ，１０８Ｂは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃにより構成される。
【００３６】
図２に示されるように、１つの並列共振回路（ＬＣ並列共振回路、並列共振器）１１３と２つの直列共振回路（ＬＣ直列共振回路、直列共振器）１１４，１１５とによって、各ローパスフィルタ１０８Ａ，１０８Ｂが構成されている。本実施の形態では、インダクタ素子と容量素子が並列接続されたものを並列共振回路（並列共振器）といい、インダクタ素子と容量素子が直列接続されたものを直列共振回路（直列共振器）という。電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号は、整合回路１０７Ａ，１０７Ｂを経てローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６に入力され、高調波成分を減衰してローパスフィルタ１０８Ａ，１０８Ｂの出力端子１１７から出力される。
【００３７】
並列共振回路１１３は、ローパスフィルタの入力端子１１６と出力端子１１７の間に並列に接続されたインダクタ素子１１１ａと容量素子１１２ａとによって形成されている。直列共振回路１１４は、ローパスフィルタの入力端子１１６とグランド端子１１８の間に直列に接続されたインダクタ素子１１１ｂと容量素子１１２ｂとによって形成されている。直列共振回路１１５は、ローパスフィルタの出力端子１１７とグランド端子１１９の間に直列に接続されたインダクタ素子１１１ｃと容量素子１１２ｃとによって形成されている。従って、入力端子１１６と出力端子１１７の間にインダクタ素子１１１ａと容量素子１１２ａが並列に接続され、入力端子１１６とグランド端子１１８の間にインダクタ素子１１１ｂと容量素子１１２ｂが直列に接続され、出力端子１１７とグランド端子１１９の間にインダクタ素子１１１ｃと容量素子１１２ｃが直列に接続されて、各ローパスフィルタ１０８Ａ，１０８Ｂが形成されている。
【００３８】
なお、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとは同様の回路構成を有しているが、インダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値と容量素子１１２ａ，１１２ｂ，１１２ｃの容量値は、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとでは異なっている。各ローパスフィルタで通過させる周波数帯、減衰させる周波数帯および減衰率などを考慮して、ローパスフィルタ１０８Ａのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値と、ローパスフィルタ１０８Ｂのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値とを独立に設計することができる。
【００３９】
本実施の形態では、ローパスフィルタ１０８Ａ，１０８Ｂは集積受動素子（ＩＰＤ：Integrated Passive Device、後述する集積受動部品５に対応）からなり、集積受動素子内に、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されて、ローパスフィルタ１０８Ａまたはローパスフィルタ１０８Ｂが形成される。
【００４０】
次に、図３は、本実施の形態のＲＦパワーモジュール１を用いたデジタル携帯電話機システムＤＰＳの一例を示している。図３の符号ＡＮＴは信号電波の送受信用のアンテナ、符号１５１はフロントエンド・モジュール、符号１５２は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路である。図３の符号１５３は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、符号ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路１５２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール１５１は、スイッチ回路１５４ａ，１５４ｂ、コンデンサＣ５，Ｃ６および分波器１５６を有している。スイッチ回路１５４ａ，１５４ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器１５６は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路１５４ａ，１５４ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路１５２から供給される。
【００４１】
図４は、本実施の形態のＲＦパワーモジュール１の構造を示す概念的な上面図（平面図）であり、図５は本実施の形態のＲＦパワーモジュール１の概念的な断面図である。図４は封止樹脂６を透視した状態が示されている。また、図５は断面図（側面断面図）に対応するが、ＲＦパワーモジュール１の概念的な構造が示されており、図４の構造を所定の位置で切断した断面とは完全には一致していない。
【００４２】
図４および図５に示される本実施の形態のＲＦパワーモジュール１は、配線基板３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２と、配線基板３上に搭載された受動部品４と、配線基板３上に搭載された集積受動部品（集積受動素子、ＩＰＤ、電子装置）５と、半導体チップ２、受動部品４および集積受動部品５を含む配線基板３の上面を覆う封止樹脂（封止部、封止樹脂部）６とを有している。半導体チップ２、受動部品４および集積受動部品５は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
【００４３】
配線基板（多層基板、多層配線基板、モジュール基板）３は、例えば、複数の絶縁体層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図５では、４つの絶縁体層１１が積層されて配線基板３が形成されているが、積層される絶縁体層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁体層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁体層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００４４】
配線基板３の上面（表面、主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン）１２ａが形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｂが形成されている。外部接続端子１２ｂは、例えば、図１における入力端子１０４ａ，１０４ｂ、出力端子１０６ａ，１０６ｂなどに対応するものである。配線基板３の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図５では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｃなど）は、絶縁体層１１の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００４５】
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａおよび／または内部の配線層（絶縁体層１１間の配線層）やビアホール１３内の導体膜などを介して結線され、配線基板３の下面３ｂの外部接続端子１２ｂまたは基準電位供給用端子１２ｃに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２で生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００４６】
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ２である。従って、半導体チップ２内（または表層部分）には、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ヘテロ接合バイポーラトランジスタまたはＨＥＭＴ（High Electron Mobility Transistor）など）、周辺回路１０３を構成する半導体素子および整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ１を構成する受動素子などが形成されている。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
【００４７】
図６は、一例として、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合の半導体チップ２の要部断面図である。
【００４８】
図６に示されるように、ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０６が形成されている。ｐ型ウエル２０６の表面には、酸化シリコンなどからなるゲート絶縁膜２０７を介してＬＤＭＯＳＦＥＴのゲート電極２０８が形成されている。ゲート電極２０８は、例えばｎ型の多結晶シリコン膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０８の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２１１が形成されている。
【００４９】
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０９と、ｎ−型オフセットドレイン領域２０９に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２１２と、ｎ型オフセットドレイン領域２１２に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２１３とからなる。これらｎ−型オフセットドレイン領域２０９、ｎ型オフセットドレイン領域２１２およびｎ＋型ドレイン領域２１３のうち、ゲート電極２０８に最も近いｎ−型オフセットドレイン領域２０９は不純物濃度が最も低く、ゲート電極２０８から最も離間したｎ＋型ドレイン領域２１３は不純物濃度が最も高い。
【００５０】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１４とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域（図示せず）を形成することもできる。
【００５１】
ｎ＋型ソース領域２１４の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１４と接するｐ型打抜き層２０４が形成されている。ｐ型打抜き層２０４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２０４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２０３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
【００５２】
ＬＤＭＯＳＦＥＴのｐ型打抜き層２０４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１４）およびドレイン（ｎ＋型ドレイン領域２１３）のそれぞれの上部には、絶縁膜２２１に形成されたコンタクトホール２２２内のプラグ２２３が接続されている。ｐ型打抜き層２０４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１４）には、プラグ２２３を介してソース電極２２４ａ（配線２２４）が接続され、ドレイン（ｎ＋型ドレイン領域２１３）には、プラグ２２３を介してドレイン電極２２４ｂ（配線２２４）が接続されている。
【００５３】
ソース電極２２４ａおよびドレイン電極２２４ｂのそれぞれには、ソース電極２２４ａおよびドレイン電極２２４ｂを覆う絶縁膜２２５に形成されたスルーホール２２６内のプラグ２２６を介して配線２２８が接続されている。配線２２８の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２２９が形成されている。また、半導体基板２０１の裏面には裏面電極（ソース裏面電極）２３０が形成されている。
【００５４】
図７は、他の一例として、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar  Transistor）により形成した場合の半導体チップ２の要部断面図である。
【００５５】
図７に示されるように、半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
【００５６】
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
【００５７】
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
【００５８】
コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４，２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。
【００５９】
図４および図５に示されるように、半導体チップ２は配線基板３の上面３ａの導体層１４に、例えば半田１５などの接合材によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された複数の電極（ボンディングパッド）２ａは、それぞれ、ボンディングワイヤ（導電性ワイヤ）８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂが形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の上面３ａの導体層１４に半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。
【００６０】
受動部品（受動素子、チップ部品）４は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品４は、例えば整合回路（入力整合回路）１０５Ａ，１０５Ｂや整合回路（出力整合回路）１０７Ａ，１０７Ｂなどを構成する受動部品である。受動部品４は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材により実装されている。
【００６１】
集積受動部品５は、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成する集積受動素子（ＩＰＤ：Integrated Passive Device）であり、集積受動部品５内に、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されている。本実施の形態では、集積受動素子（集積受動部品、ＩＰＤ）とは、基板上に複数の受動素子が形成され、能動素子は形成されていないものをいう。基板上の導電体層および／または絶縁体層により複数の受動素子が形成されて集積受動素子が形成される。集積受動素子を構成する基板としては、主としてシリコン単結晶などからなる半導体基板が用いられるが、他の形態としてＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを用いることもできる。また、集積受動部品（集積受動素子）は、電子装置の一種であり、電子装置とみなすこともできる。
【００６２】
集積受動部品５の表面（受動素子形成側の主面、上面）５ａには、複数のバンプ電極（突起状電極）１８（後述するバンプ電極６４に対応）が形成されている。バンプ電極１８は、例えば半田バンプなどである。バンプ電極１８として金バンプなどを用いることもできる。バンプ電極１８は、集積受動部品５内に形成された受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）に電気的に接続されている。
【００６３】
集積受動部品５は、配線基板３の上面３ａにフリップチップ接続されている。すなわち、集積受動部品５は、その裏面（受動素子形成側の主面とは逆側の主面、下面）５ｂが上方を向き、その表面（受動素子形成側の主面）５ａが配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａに搭載（実装）されている。集積受動部品５の表面５ａの複数のバンプ電極１８は、それぞれ、配線基板３の上面３ａの基板側端子１２ａに接合され、電気的に接続されている。このため、集積受動部品５に形成された複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）またはそれら複数の受動素子によって形成されるローパスフィルタ回路は、バンプ電極１８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続される。集積受動部品５と配線基板３の上面３ａとの間には、アンダーフィル樹脂１９が充填されている。アンダーフィル樹脂１９は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００６４】
本実施の形態では、半導体基板上に複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を形成した集積受動部品５を配線基板３上に実装してＲＦパワーモジュール１を形成している。このため、個々の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を個別のチップ部品として配線基板３上に実装した場合に比較して、ＲＦパワーモジュール１の小型化が可能になる。
【００６５】
封止樹脂６は、半導体チップ２、受動部品４、集積受動部品５およびボンディングワイヤ８を覆うように配線基板３上に形成されている。封止樹脂６は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００６６】
次に、本実施の形態で用いられる集積受動部品５について、より詳細に説明する。まず、本実施の形態の集積受動部品５の製造工程の一例を図面を参照して説明する。
【００６７】
図８〜図１７は、本実施の形態の集積受動部品５の製造工程中の要部断面図である。本実施の形態の集積受動部品５は、例えば次のようにして製造することができる。
【００６８】
まず、図８に示されるように、例えばシリコン単結晶などからなる半導体基板（半導体ウエハ）３１（以下基板３１という）を準備する。基板３１としてシリコン単結晶などからなる半導体基板を用いれば、後述するように、例えばウエハプロセスを経てウエハに形成された複数のＩＰＤチップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術により集積受動部品５を製造するのが容易である。他の形態として、ＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを基板３１に用いることも可能である。
【００６９】
次に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）などを用いて、基板３１の表面に酸化シリコンなどからなる絶縁膜３２を形成する。なお、基板３１として絶縁性の基板（例えばガラス基板）を用いた場合などは、絶縁膜３２の形成を省略することもできる。
【００７０】
次に、絶縁膜３２上に、例えばアルミニウム（Ａｌ）膜またはアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）からなる配線（第１層配線）３３を形成する。後述するように、この配線３３により、ＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）３４の下部電極３４ａが形成される。
【００７１】
次に、図９に示されるように、基板３１（絶縁膜３２）上に配線３３を覆うように絶縁膜（層間絶縁膜）３５を形成する。絶縁膜３５は、層間絶縁膜として機能し、例えば酸化シリコン膜などからなる。
【００７２】
次に、フォトリソグラフィ法を用いて絶縁膜３５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に開口部（スルーホール）３６を形成する。開口部３６の底部では配線３３（下部電極３４ａ）が露出され、この開口部３６から露出された部分の配線３３が容量素子３４の下部電極３４ａとなる。
【００７３】
次に、図１０に示されるように、開口部３６の底部および側壁上を含む絶縁膜３５上に、キャパシタの容量絶縁膜としての絶縁膜３７（例えば窒化シリコン膜など）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの絶縁膜３７をパターニングする。パターニングされた絶縁膜３７が開口部３６の底部の下部電極３４ａ（配線３３）上に残存し、ＭＩＭ型の容量素子３４の容量絶縁膜３４ｂとなる。
【００７４】
次に、図１１に示されるように、フォトリソグラフィ法を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に開口部（スルーホール）３８を形成する。開口部３８の底部では配線３３が露出される。
【００７５】
次に、基板３１（絶縁膜３５）上に、開口部３６，３８内を埋めるように、例えばアルミニウム（Ａｌ）膜またはアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）により配線（第２層配線）４１を形成する。配線４１は開口部３８の底部で配線３３に電気的に接続される。キャパシタ形成領域では、配線３３からなる下部電極３４ａ上に容量絶縁膜３４ｂ（絶縁膜３７）を介して形成された配線４１により、ＭＩＭ型の容量素子３４の上部電極３４ｃが形成される。従って、下部電極３４ａ（配線３３）、容量絶縁膜３４ｂ（絶縁膜３７）および上部電極３４ｃ（配線４１）により、上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成するＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）３４が形成される。
【００７６】
次に、図１２に示されるように、基板３１（絶縁膜３５）上に配線４１を覆うように、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる相対的に薄い絶縁膜４３ａを形成してから、絶縁膜４３ａ上に相対的に厚い表面保護膜としての絶縁膜（保護膜、保護樹脂膜）４３を形成する。絶縁膜４３は、例えば、ポリイミド樹脂（樹脂材料）などの樹脂材料膜により形成することができる。それから、絶縁膜４３，４３ａの一部を選択的に除去して開口部４４を形成し、開口部４４の底部で配線４１の一部を露出して配線４１からなるパッド部（パッド電極）４５を形成する。
【００７７】
このように、図８〜図１２のようにして、基板３１に対してウエハ・プロセスを施す。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ（基板３１）の主面上に種々の素子（ここでは受動素子）や配線層（およびパッド電極）を形成し、表面保護膜を形成した後、半導体ウエハに形成された複数のチップ領域（各チップ領域からＩＰＤが形成される）の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。なお、上記絶縁膜４３は、ウエハ・プロセスを施した半導体ウエハにおいては、最上層となる。
【００７８】
上記のようなウエハ・プロセス（前処理）工程によって図１２の構造が得られた後、図１３に示されるように、基板３１（の受動素子を形成した側の主面）上にシード膜５１を形成する。シード膜５１は、例えばクロム（Ｃｒ）膜またはクロム膜と銅（Ｃｕ）膜の積層膜などからなり、例えばスパッタリング法によって形成することができる。これにより、開口部４４の底部で露出するパッド部４５（配線４１）上と開口部４４の側壁上とを含む絶縁膜４３上にシード膜５１が形成される。シード膜５１の膜厚は、例えばクロム（Ｃｒ）７５ｎｍ、銅（Ｃｕ）２５０ｎｍ程度とすることができる。
【００７９】
次に、シード膜５１上にレジスト膜（フォトレジスト膜）を形成し、それから、フォトリソグラフィ法を用いてこのレジスト膜をパターニングすることで、パターニングされたレジスト膜からなるレジストパターン（フォトレジストパターン）５２をシード膜５１上に形成する。このレジストパターン５２は、後述する配線５５を形成すべき領域以外の領域に形成され、配線５５を形成すべき領域では、シード膜５１が露出する。すなわち、レジストパターン５２は、配線５５形成予定領域に開口部５２ａを有している。なお、シード膜５１は、銅の拡散防止機能や、ポリイミド樹脂（絶縁膜４３）と後述する配線５５との接着性を向上させる機能などを有しており、クロム（Ｃｒ）に限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン、窒化チタンまたはタングステンなどを用いることもできる。
【００８０】
次に、図１４に示されるように、レジストパターン５２の開口部５２ａから露出するシード膜５１上に銅（Ｃｕ）膜５３（第１導体膜）を形成し、銅膜５３上にニッケル（Ｎｉ）膜５４（第２導体膜）を形成する。銅膜５３およびニッケル膜５４は、それぞれめっき法により形成することができる。これにより、銅膜５３と銅膜５３上のニッケル膜５４との積層膜が、レジストパターン５２によって覆われていない領域のシード膜５１上に形成され、ニッケル膜５４は銅膜５３の全面上に形成される。銅膜５３の膜厚は、例えば４〜８μｍ程度、ニッケル膜５４の膜厚は、例えば２〜３μｍ程度とすることができる。
【００８１】
ニッケル膜５４は、無電解めっきにより形成することが好ましい。従って、ニッケル膜５４は、無電解ニッケルめっき膜である。また、ニッケル膜５４はニッケル（Ｎｉ）を主成分とする導体膜（第２導体膜）であるが、本実施の形態では、詳細は後述するが、ニッケル膜５４はリン（Ｐ）を含有している。従って、ニッケル膜５４は、無電解Ｎｉ−Ｐめっき膜（無電解ニッケル−リン合金めっき膜）である。ニッケル膜５４のリン（Ｐ）の含有率は、１０重量％（wt.％）以上であれば好ましく、１０重量％以上で１４重量％以下（１０〜１４重量％）であればより好ましく、１２重量％以上で１３重量％以下（１２〜１３重量％）であれば更に好ましい。ニッケル膜５４の形成工程（めっき工程）で使用するめっき液（ニッケルめっき液）中にリン（Ｐ）を含有させることで、形成されたニッケル膜５４にリン（Ｐ）を含有させることができる。また、ニッケル膜５４中のリン（Ｐ）の含有率は、ニッケル膜５４のめっき工程で使用するめっき液（ニッケルめっき液）中のリン（Ｐ）の含有率などを調整することなどにより、制御することができる。また、銅膜５３は、銅を主成分とする導体膜（銅めっき膜）であり、必要に応じて種々の添加物などを含有することもできる。
【００８２】
次に、図１５に示されるように、レジストパターン５２を除去し、それから軽いエッチングを行うことで、シード膜５１のうち、銅膜５３およびニッケル膜５４で覆われていない部分（すなわち除去前のレジストパターン５２によって覆われていた部分）を除去する。
【００８３】
このようにして、シード膜５１、銅膜５３およびニッケル膜５４の積層膜からなる配線（再配置配線層、再配線、導体パターン）５５が形成される。配線５５は、基板３１上の絶縁膜４３上に形成された導体パターンであり、シード膜５１と、シード膜５１上の銅膜５３と、銅膜５３上のニッケル膜５４との積層膜（すなわち銅膜５３と銅膜５３上に形成されたニッケル膜５４とを有する積層膜）からなる。
【００８４】
配線５５は、絶縁膜４３，４３ａの開口部４４の底部で配線４１（パッド部４５）に電気的に接続される。この配線５５（導体パターン）を絶縁膜４３上に渦巻状のパターン（スパイラルパターン）に形成することにより、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成するスパイラルインダクタ（スパイラルコイル）が形成される。配線５５の厚み（膜厚）は、ウエハ・プロセス（前処理）工程で形成される配線３３の厚み（膜厚）および配線４１の厚み（膜厚）よりも相対的に厚い。配線３３，４１，５５は導電体材料からなるが、配線５５の材料は、ウエハ・プロセス（前処理）工程で形成される配線３３，４１の材料とは異なっており、上記のように配線５５は主として銅膜５３およびニッケル膜５４の積層膜からなり、配線３３，４１は主としてアルミニウム膜またはアルミニウム合金膜からなる。
【００８５】
また、上記のように配線４１上には、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる絶縁膜４３ａと、例えばポリイミド樹脂などの樹脂材料膜からなる絶縁膜４３とが形成されており、この樹脂材料膜からなる絶縁膜４３上に配線５５が形成される。従って、基板３１上に形成された配線３３と、配線３３よりも上層の配線４１と、配線３３および配線４１間の絶縁膜３７（容量絶縁膜３４ｂ）とにより容量素子３４が形成される。そして、配線４１上には絶縁膜４３ａ，４３からなる層間絶縁膜が形成され、この層間絶縁膜（絶縁膜４３ａ，４３ａ）上に形成された配線（導体パターン）５５によりインダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成するスパイラルインダクタが形成される。
【００８６】
次に、図１６に示されるように、基板３１（絶縁膜４３）上に、配線５５を覆うように、表面保護膜として例えばポリイミド樹脂またはポリアミドイミド樹脂などの樹脂材料からなる絶縁膜（保護膜、保護樹脂膜）６１を形成する。これにより、配線５５が表面保護膜としての絶縁膜６１により被覆される。最上層の絶縁膜６１をポリイミド樹脂などのような有機系絶縁膜とすることで、比較的軟らかい有機系絶縁膜を最上層としてチップ（集積受動部品）の取り扱いを容易にすることができる。それから、絶縁膜６１に、配線５５の一部を露出する開口部６２を形成する。開口部６２の底部では、配線５５の最上層であるニッケル膜５４が露出する。
【００８７】
次に、図１７に示されるように、例えばめっき法などを用いて、開口部６２で露出する配線５５（の最上層のニッケル膜５４）上に、端子表面膜（バンプ下地金属層、ＵＢＭ（Under Bump Metal）膜）としての金（Ａｕ）膜６３を形成する。金膜６３の膜厚は、例えば８０ｎｍ程度とすることができる。金膜６３は、金（Ａｕ）を主成分とする導体膜（第３導体膜）であり、配線５５のニッケル膜５４の一部（すなわち開口部６２から露出する部分）上に形成される。
【００８８】
次に、開口部６２で露出する配線５５上の金膜６３上にバンプ電極（半田バンプ）６４を形成する。バンプ電極６４は、上記バンプ電極１８に対応し、また、後述するバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄに対応する。バンプ電極６４は、例えば半田バンプなどからなり、例えば、印刷法などにより半田ペーストを印刷した後、熱処理を施すことにより、バンプ電極６４を形成することができる。バンプ電極６４の高さ（厚み）は、例えば６０μｍ程度とすることができる。
【００８９】
バンプ電極６４（すなわち上記バンプ電極１８）は、集積受動部品５の端子（外部接続端子）であり、上記ローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６、出力端子１１７またはグランド端子１１８，１１９に対応する。バンプ電極６４は、配線５５上に金膜６３を介して形成されるので、金膜６３は、外部接続端子用（外部接続端子形成用）の導体膜である。すなわち、集積受動部品５のインダクタ素子１１１ａ，１１１ｂ，１１１ｃに電気的に接続された端子部（外部接続用端子部）は、配線５５のニッケル膜５４の一部（すなわち開口部６２から露出する部分）上に形成された金膜６３と金膜６３上のバンプ電極６４とを有している。
【００９０】
次に、必要に応じて基板３１の裏面を研削した後、基板３１をダイシング（切断）する。ダイシングにより半導体ウエハとしての基板３１は、個々のチップ領域に分離され、個片化された集積受動部品５となる。
【００９１】
このようにして、本実施の形態の集積受動部品５が用意（製造）される。従って、集積受動部品５は、上記のようにウエハ・プロセスを経てウエハに形成された複数の集積受動部品チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施した、いわゆるウエハプロセスパッケージ（Ｗafer Process Package：ＷＰＰ）である。
【００９２】
図１８および図１９は、本実施の形態の集積受動部品５の構造を示す平面図（上面図）でありる。図１８は、各種絶縁膜を透視（図示を省略）し、配線３３，４１，５５、開口部３８，４４およびバンプ電極６４のレイアウトが示されている。なお、図１８では、図面を見やすくするために、配線４１を点線で示し、配線３３，５５、開口部３８，４４およびバンプ電極６４を実線で示してある。図１９は、図１８と同じ領域の平面図であるが、図面を見やすくするために、配線５５およびバンプ電極６４をハッチングを付して示したものであり、配線５５およびバンプ電極６４以外の構成要素は図示を省略している。また、上記図１７の断面図は集積受動部品５の概念的な断面構造が示されており、図１８および図１９の構造を所定の位置で切断した断面とは完全には一致していない。
【００９３】
本実施の形態の集積受動部品５は、上記のように、ＲＦパワーモジュール１のローパスフィルタ１０８Ａ，１０８Ｂを構成している。配線基板３上には、２つの集積受動部品５が搭載され、一方の集積受動部品５がＧＳＭ９００用のローパスフィルタ１０８Ａを構成し、他方の集積受動部品５がＤＣＳ１８００用のローパスフィルタ１０８Ｂを構成している。
【００９４】
ローパスフィルタ１０８Ａまたはローパスフィルタ１０８Ｂとして機能する集積受動部品５には、３つのインダクタ素子１１１ａ，１１１ｂ，１１１ｃと３つの容量素子１１２ａ，１１２ｂ，１１２ｃとが形成されている。このうち、容量素子１１２ａ，１１２ｂ，１１２ｃは、配線３３からなる下部電極３４ａ、絶縁膜３７からなる容量絶縁膜３４ｂおよび配線４１からなる上部電極３４ｃにより形成されたＭＩＭ型の容量素子（３４）である。インダクタ素子１１１ａ，１１１ｂ，１１１ｃは、配線５５（導体パターン）により形成されている。インダクタ素子１１１ａと容量素子１１２ａとの間、インダクタ素子１１１ｂと容量素子１１２ｂとの間、およびインダクタ素子１１１ｃと容量素子１１２ｃとの間は、配線３３、配線４１および／または配線５５によって電気的に接続されている。
【００９５】
図１８および図１９に示されるように、インダクタ素子（スパイラルインダクタ）１１１ａ，１１１ｂ，１１１ｃは、配線５５の渦巻状のパターン（スパイラルパターン）により形成されており、本実施の形態のインダクタ素子１１１ａ，１１１ｂ，１１１ｃはスパイラルインダクタ（spiral inductor）素子である。なお、本実施の形態では、渦巻（スパイラル）状の導体パターン（導体層パターン、配線パターン）により形成されたインダクタ素子をスパイラルインダクタという。インダクタ素子１１１ａ，１１１ｂ，１１１ｃは、それぞれ、同じ導電体層（すなわち配線５５）の渦巻状のパターンにより形成されたスパイラルインダクタ素子である。また、図１８および図１９では、外形（渦巻状パターンの外形）が四角形状である方形スパイラルインダクタ（square spiral inductor）としてインダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成しているが、他の形態として、外形が円形状である円形スパイラルインダクタ（circular spiral inductor）としてインダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成することもできる。
【００９６】
集積受動部品５は、複数のバンプ電極６４を有しており、ここでは４つのバンプ電極６４、すなわちバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄが形成されている。インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、並列共振回路１１３を形成するためのインダクタ素子１１１ａは、その一端がローパスフィルタの入力端子１１６に対応するバンプ電極６４ａに電気的に接続され、他端がローパスフィルタの出力端子１１７に対応するバンプ電極６４ｂに電気的に接続されている。また、インダクタ素子１１１ａと容量素子１１２ａとは並列接続されているので、インダクタ素子１１１ａの一端は容量素子１１２ａを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続され、インダクタ素子１１２ａの他端は上部電極３４ｃまたは下部電極３４ａの他方に電気的に接続されている。インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、直列共振回路１１４を形成するためのインダクタ素子１１１ｂは、その一端がグランド端子１１８に対応するバンプ電極６４ｃに電気的に接続され、他端は直列共振回路１１４を形成するための容量素子１１２ｂを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続されている。インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、直列共振回路１１５を形成するためのインダクタ素子１１１ｃは、その一端がグランド端子１１９に対応するバンプ電極６４ｄに電気的に接続され、他端は直列共振回路１１５を形成するための容量素子１１２ｃを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続されている。
【００９７】
集積受動部品５を配線基板３に実装した図５に示されるようなＲＦパワーモジュール１では、集積受動部品５のバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄ（バンプ電極１８に対応）は、配線基板３の基板側端子１２ａに電気的に接続される。バンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄのうち、グランド用のバンプ電極６４ｃ，６４ｄは、配線基板３のグランド用の（接地電位または固定電位を供給可能な）基板側端子１２ａに電気的に接続され、バンプ電極６４ｃ，６４ｄには接地電位または固定電位が供給される。集積受動部品５の入力端子１１６としてのバンプ電極６４ａには、半導体チップ２内の電力増幅回路１０２Ａで増幅されたＲＦ信号が整合回路１０７Ａを経て入力される。バンプ電極６４ａから入力されたＲＦ信号は、集積受動部品５に形成されたローパスフィルタ回路（１０８Ａ，１０８Ｂ）を経て所定の周波数成分（高調波成分）が減衰され、集積受動部品５の出力端子１１７としてのバンプ電極６４ｂから出力される。集積受動部品５のバンプ電極６４ｂから出力されたＲＦ信号は、配線基板３の上面３ａおよび／または内部の配線層やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂから取り出す（出力する）ことができる。
【００９８】
本実施の形態では、主導体膜としての銅膜５３の全面上にニッケル膜５４を形成して銅膜５３と銅膜５３上のニッケル膜５４とを有する積層膜からなる配線５５を形成し、この配線５５によりインダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成し、配線５５のニッケル膜５４の一部上に、外部接続端子用（外部接続端子形成用）の金膜６３を形成している。本実施の形態とは異なり、ニッケル膜５４の形成を省略して銅膜５３上に直接、金膜６３を形成した場合、銅膜５３と金膜６３の接着性が低く、また銅膜５３と半田との接着性が低いことから、金膜６３やバンプ電極６４が銅膜５３から剥離してしまう可能性がある。それに対して、本実施の形態では、銅膜５３上にニッケル膜５４を形成し、このニッケル膜５４上に金膜６３を形成し、金膜６３上にバンプ電極６４を形成しているので、銅膜５３とニッケル膜５４と金膜６３との接着性（密着性）を高めることができる。また、バンプ電極６４の接着性（密着性）を高めることができる。このため、金膜６３やバンプ電極６４の剥離を防止でき、集積受動部品５やそれを用いたＲＦパワーモジュール１の信頼性を向上することができる。
【００９９】
しかしながら、銅膜５３上にニッケル膜を形成した場合、もしこのニッケル膜が磁性体であれば、銅膜５３とニッケル膜の積層膜のスパイラルパターンにより形成されたインダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値を低下させるように作用する。電力増幅回路とともに使用される回路は、高いＱ値が求められており、この回路におけるインダクタ素子のＱ値の低下は電力付加効率の低下を招いてしまう。特にローパスフィルタ１０８Ａ，１０８Ｂは、電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号が、整合回路１０７Ｂおよびローパスフィルタ１０８Ａ，１０８Ｂを経て出力端子１０６ａ，１０６ｂから出力されるようになっているので、ローパスフィルタ１０８Ａ，１０８Ｂのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値が低いと、ローパスフィルタ１０８Ａ，１０８Ｂで通過させるべきＧＳＭ帯およびＤＣＳ帯のＲＦ信号が減衰し、ＲＦパワーモジュール１の電力付加効率が低下してしまう。
【０１００】
このため、本実施の形態とは異なり、ニッケル膜を、銅膜５３の全面上にではなく、金膜６３形成領域にだけ形成することも考えられる。図２０〜図２２は、比較例の集積受動部品３０５の製造工程中の要部断面図である。
【０１０１】
上記図１２の構造が得られた後、ニッケル膜５４を形成しないこと以外は、図１３〜図１５の工程と同様の工程を行って、図２０に示されるように、配線３５５を形成する。従って、配線３５５は、ニッケル膜５４を形成しないこと以外は、本実施の形態の配線５５と同様にして形成され、シード膜５１とシード膜５１上の銅膜５３との積層膜からなる。
【０１０２】
次に、図２１に示されるように、フォトリソグラフィ法を用いて開口部３５２ａを有するレジストパターン３５２を絶縁膜４３上に形成する。開口部３５２ａは、配線３５５の一部上にあり、レジストパターン３５２の開口部３５２ａの底部で、銅膜５３の上面の一部が露出される。それから、レジストパターン３５２の開口部３５２ａの底部で露出する配線３５５上にニッケル（Ｎｉ）膜３５４を例えばめっき法などを用いて形成する。ニッケル膜３５４は、金膜６３の形成予定領域の銅膜５３上に形成され、銅膜５３の他の領域上には形成されない。ニッケル膜３５４の形成後、レジストパターン３５２を除去する。
【０１０３】
その後、図１６および図１７の工程とほぼ同様にして、図２２に示されるように、絶縁膜６１、金膜６３およびバンプ電極６４を形成する。金膜６３はニッケル膜３５４上に形成される。その後、個片化されて、比較例の集積受動部品３０５が製造される。
【０１０４】
比較例の集積受動部品３０５では、ニッケル膜３５４を銅膜５３の全面上ではなく、金膜６３形成領域にのみ形成し、他の領域では銅膜５３上にニッケル膜３５４は形成されていない。このため、ニッケル膜３５４が磁性体であっても、配線３５５のスパイラルパターンにより形成されるインダクタ素子のＱ値が低下するのを抑制することができる。
【０１０５】
しかしながら、比較例の集積受動部品３０５では、ニッケル膜３５４を銅膜５３の上面の一部分にだけ形成するので、レジストパターン３５２の形成工程（フォトレジスト膜の塗布、露光および現像工程）とニッケル膜３５４の形成工程とが追加になり、集積受動部品の製造工程数が増加し、集積受動部品の製造コストを増大させてしまう。また、ニッケル膜３５４のレイアウト（レジストパターン３５２の開口部３５２ａのレイアウト）の制約が加わり、これも製造コストを増大招いてしまう。また、銅膜５３の酸化や拡散防止のために、非磁性のクロム（Ｃｒ）膜を銅膜５３上に形成しておくことも考えられるが、この場合も、ニッケル膜３５４をクロム膜の上面の一部分にだけ形成することになるので、クロム膜の形成工程、レジストパターン３５２の形成工程およびニッケル膜３５４の形成工程が追加になり、集積受動部品の製造工程数が増加し、集積受動部品の製造コストを増大させてしまう。
【０１０６】
それに対して、本実施の形態では、インダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成する導体パターンである配線５５を、シード膜５１とシード膜５１上の銅膜５３と銅膜５３上のニッケル膜５４との積層膜（すなわち銅膜５３と銅膜５３上のニッケル膜５４とを有する積層膜）により形成しており、銅膜５３の全面上にニッケル膜５４を形成している。このため、銅膜５３形成の際に用いたレジストパターン５２をそのままニッケル膜５４形成用のレジストパターンとして用いることができる。すなわち、同じレジストパターン５２を用いて、銅膜５３とニッケル膜５４とを連続的に形成することができる。従って、比較例の集積受動部品３０５と比べて、集積受動部品５の製造工程数を低減でき、集積受動部品５およびそれを用いたＲＦパワーモジュール１の製造コストを低下させることができる。また、同じレジストパターン５２を用いて、このレジストパターン５２の開口部５２ａに銅膜５３およびニッケル膜５４を順にめっき法で形成（堆積）すればよいので、ニッケル膜５４のレイアウトの制約も加わらない。また、銅膜５３の全面上にニッケル膜５４が形成されているので、ニッケル膜５４を、銅膜５３のバリア膜（拡散防止膜）や酸化防止膜として機能させることができ、また、ニッケル膜５４を介在させることにより、銅膜５３と絶縁膜６１（樹脂膜、有機系絶縁膜）との接着性（密着性）を向上させることもできる。このため、銅膜５３上に、酸化や拡散防止のためのクロム膜を形成する必要がない。
【０１０７】
しかしながら、上記のように、もしニッケル膜５４が磁性体であれば、銅膜５３の全面上にニッケル膜５４を形成していると、配線５５のスパイラルパターンにより形成されたインダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値が低下し、ＲＦパワーモジュール１の電力付加効率が低下してしまう。
【０１０８】
そこで、本実施の形態では、ニッケル膜５４にリン（Ｐ）を含有させている。ニッケル膜５４にリン（Ｐ）を含有させることで、ニッケル膜５４の透磁率（磁性率)を低下させることができ、ニッケル膜５４のリン（Ｐ）含有率を調整することで、ニッケル膜５４の透磁率を制御することができる。
【０１０９】
ニッケル膜５４は、ニッケル（Ｎｉ）を主成分とし、リン（Ｐ）を含有する導体膜（ニッケル−リン合金膜）であるが、必要に応じて、更に、リン（Ｐ）以外の添加物などを含有することもできる。但し、ニッケル膜５４におけるリン（Ｐ）以外の添加物の種類と量は、ニッケル膜５４が磁性化しない範囲内であることが好ましい。
【０１１０】
図２３は、リン（Ｐ）を含有するニッケル膜の透磁率（磁性率)を示すグラフである。図２３のグラフの横軸は、ニッケル膜の成膜後の熱処理の温度に対応し、図２３のグラフの縦軸は、ニッケル膜の透磁率（磁性率)に対応する。また、図２３のグラフでは、ニッケル膜中のリン（Ｐ）の含有率を９重量％とした場合、１０重量％とした場合、１１重量％とした場合、および１２重量％とした場合の４種類のリン含有率のニッケル膜について、それぞれグラフ化している。ニッケル膜中のリン含有率（重量パーセント）は、パーセント表示で、図２３のグラフ中に記載されている。
【０１１１】
図２３のグラフからも分かるように、ニッケル膜にリン（Ｐ）を含有させ、ニッケル膜中のリン（Ｐ）の含有率を大きくすることで、ニッケル膜の透磁率を低下させることができる。
【０１１２】
本実施の形態では、ニッケル膜５４中にリン（Ｐ）を含有させており、このニッケル膜５４のリン（Ｐ）の含有率は、１０重量％以上であれば好ましい。これにより、ニッケル膜５４の透磁率を十分に低下させることができ（例えば透磁率を約５以下に低下させることができ）、ニッケル膜５４をほぼ非磁性とすることができる。しかしながら、本発明者の検討によれば、ニッケル膜５４中のリン（Ｐ）の含有率を大きくしすぎると、ニッケル膜５４と金膜６３またはバンプ電極６４との間にボイドが発生しやすくなる。特に、半田バンプ（バンプ電極６４）形成時に、下地界面付近でボイドが発生しやすくなる。このため、ニッケル膜５４中のリン（Ｐ）の含有率は、１０重量％以上で１４重量％以下（１０〜１４重量％）であればより好ましい。これにより、ニッケル膜５４の透磁率を十分に低下させることができるとともに、ニッケル膜５４と金膜６３またはバンプ電極６４との間のボイドの発生を防止できるので、集積受動部品５の信頼性をより向上させることができる。また、ニッケル膜５４中のリン（Ｐ）の含有率が、１２重量％以上で１３重量％以下（１２〜１３重量％）であれば更に好ましく、これにより、ニッケル膜５４の透磁率の低減効果と、ニッケル膜５４と金膜６３またはバンプ電極６４との間のボイドの発生の防止効果とを、より高めることができる。
【０１１３】
高周波電流の表皮深さΔは、次式
Δ＝（π×ｆ×μ×σ）−１／２          ・・・式１
で表される。ここで、上式（式１）中のｆは周波数、μは透磁率、σは導電率である。
【０１１４】
上式からも分かるように、例えばニッケル膜がμ＝１（非磁性）の場合、銅膜は非磁性であり、ニッケル（Ｎｉ）の導電率は銅（Ｃｕ）の導電率の約１／４であるので、ニッケル膜における高周波電流の表皮深さΔは、銅膜における表皮深さΔの約２倍になる。従って、ニッケル膜内の電流密度は銅膜の電流密度の約１／２となり、銅膜とニッケル膜との積層膜によりインダクタ素子を形成したときのＱ値を改善（向上）することができる。
【０１１５】
ただし、図２３からも分かるように、ニッケル膜５４の成膜後に高温の熱処理がニッケル膜５４に加えられるとニッケル膜５４の結晶化が進み、ニッケル膜５４が磁性を有するようになる（ニッケル膜５４の透磁率が増大する）ため、ニッケル膜５４の成膜後は、高温の熱処理がニッケル膜５４に加わらないようにすることが好ましい。
【０１１６】
無電解Ｎｉ−Ｐめっき膜は、無電解めっきにより成膜した段階では非磁性であっても、成膜後に熱処理（加熱）されると結晶化が進んで磁性化する（透磁率が増大する）。図２３に示されるように、リン（Ｐ）の含有率によって、非磁性安定性を維持する熱処理温度が異なり、リン（Ｐ）含有率が高いほど、磁性化しにくくなる。すなわち、リン（Ｐ）の含有率が高くなるほど、無電解Ｎｉ−Ｐめっき膜が磁性化する熱処理温度が高くなる。このため、本実施の形態では、無電解Ｎｉ−Ｐめっき膜であるニッケル膜５４の成膜後には、ニッケル膜５４が磁性化するような温度の熱処理（加熱処理）を行わないことが好ましい。例えば、ニッケル膜５４のリン（Ｐ）含有率が１２重量％の場合は、ニッケル膜５４の成膜後には、３００℃を超えるような温度の熱処理（加熱処理）を行わないことが好ましい。これにより、製造（完成）後の集積受動部品５におけるニッケル膜５４を非磁性状態に維持することができる。従って、集積受動部品５のニッケル膜５４は、非磁性状態である。このことは、後述の実施の形態２の集積受動部品５ｃや実施の形態３〜５の半導体チップ２ｃ，２ｅ，２ｇについても同様である。
【０１１７】
ニッケル膜５４の成膜後の熱処理工程としては、表面保護膜（絶縁膜６１）の形成工程が考えられる。表面保護膜としては、例えばポリイミド樹脂などの有機系絶縁膜が用いられるが、成膜後にイミド化および硬化のための熱処理工程が必要な場合は、この熱処理工程の温度が、ニッケル膜５４が磁性化する温度よりも高いと、ニッケル膜５４が磁性化してしまう可能性がある。このため、本実施の形態では、既にイミド化され、印刷法などで塗布可能なペースト状のポリイミド樹脂またはポリアミドイミド樹脂などの有機系絶縁材料（樹脂材料）を表面保護膜（絶縁膜６１）形成用の材料に用いればより好ましい。既にイミド化された有機系絶縁材料を絶縁膜２４１上に配線５５を覆うように印刷法などで塗布することにより、絶縁膜６１を成膜することで、絶縁膜６１の印刷（塗布、成膜）後には、絶縁膜６１に対して、イミド化するための熱処理が不要となり、キュアベーク処理（硬化のための熱処理）だけ行えばよくなる。従って、絶縁膜６１の印刷（塗布、成膜）後の絶縁膜６１の熱処理温度を低温化する（例えば二百数十℃程度とする）ことができ、ニッケル膜５４が磁性化するのを防止することができる。また、塗布後の熱処理が不要な樹脂材料などを用いて、絶縁膜６１を形成することもできる。このように、成膜（塗布、印刷）後の熱処理温度が低いかあるいは熱処理が不要な絶縁材料を用いて表面保護膜としての絶縁膜６１を形成することで、ニッケル膜５４が磁性化するのを防止することができ、インダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値を確実に向上させることができる。
【０１１８】
図２４は、銅膜（銅膜５３に対応）と銅膜上のニッケル膜（ニッケル膜５４に対応）との積層膜によりインダクタ素子を形成した場合の、ニッケル膜の透磁率（磁性率)とインダクタ素子のＱ値との相関をシミュレーションで調べた結果を示すグラフである。図２４のグラフの横軸は、ニッケル膜の透磁率に対応し、図２４のグラフの縦軸は、インダクタ素子のＱ値に対応する。また、図２４では、高周波の周波数が１ＧＨｚの場合と２ＧＨｚの場合について、グラフ化している。
【０１１９】
上記のように、銅膜と銅膜上のニッケル膜との積層膜によりインダクタ素子を形成した場合に、インダクタ素子のＱ値を低下させる要因は、ニッケル膜の透磁率（上記式１のμ）である。図２４のグラフからも分かるように、ニッケル膜の透磁率を低くすると、インダクタ素子のＱ値が高くなる。例えば、ニッケル膜がμ＝６００（磁性）の場合に比較して、ニッケル膜がμ＝１（非磁性）の場合は、インダクタ素子のＱ値が約７０％向上する（高くなる）。
【０１２０】
本実施の形態では、上記のように、ニッケル膜５４中にリン（Ｐ）を含有させており、このニッケル膜５４のリン（Ｐ）の含有率を好ましくは１０重量％以上としているので、ニッケル膜５４の透磁率を低下させてニッケル膜５４を非磁性とすることができる。これにより、銅膜５３と銅膜５３上のニッケル膜５４の積層膜（すなわち配線５５）により形成したインダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値を向上させることができ、集積受動部品の性能を向上させることができる。また、インダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値を向上させたことにより、インダクタ素子１１１ａ，１１１ｂ，１１１ｃをローパスフィルタの一部として用いたＲＦパワーモジュール１の性能を向上させることができる。例えば、ローパスフィルタ１０８Ａ，１０８Ｂで通過させるべきＧＳＭ帯およびＤＣＳ帯のＲＦ信号が減衰するのを抑制または防止し、ＲＦパワーモジュール１の電力付加効率を向上させることができる。
【０１２１】
また、本実施の形態では、ニッケル膜５４は無電解めっき法により形成している。電解めっき法により形成された電解ニッケルめっき膜は、たとえリン（Ｐ）を含有していても、透磁率が大きくなって磁性を有してしまう（強磁性となる）が、本実施の形態では、リン（Ｐ）を含有するニッケル膜５４を無電解めっき法により形成することで、形成されたニッケル膜５４（すなわち無電解Ｎｉ−Ｐめっき膜）の透磁率を低くして非磁性とすることができる。
【０１２２】
また、本実施の形態は、例えば５００ＭＨｚ程度以上の高周波で使用する集積受動部品やＲＦパワーモジュールに適用すれば好ましい。
【０１２３】
次に、本実施の形態のＲＦパワーモジュール１の製造工程の一例を図面を参照して説明する。
【０１２４】
図２５〜図２８は、本実施の形態のＲＦパワーモジュール１の製造工程中の断面図である。本実施の形態のＲＦパワーモジュール１は、例えば次のようにして製造することができる。
【０１２５】
まず、図２５に示されるように、配線基板３を準備する。配線基板３は、例えば印刷法、シート積層法またはビルドアップ法などを用いて製造することができる。
【０１２６】
次に、図２６に示されるように、配線基板３の半導体チップ２、受動部品４および集積受動部品５などを搭載予定の基板側端子１２ａおよび導体層１４上に半田などの接合材を必要に応じて印刷または塗布する。そして、配線基板３の上面３ａ上に半導体チップ２、受動部品４および集積受動部品５を搭載する。この際、半導体チップ２は、裏面側（裏面電極２ｂ側）が下方（配線基板３側）を向き、表面側が上方を向くように（フェイスアップボンディング）、配線基板３の上面３ａの導体層１４上に搭載される。また、集積受動部品５は、フェイスダウンボンディングされ、集積受動部品５の表面に設けられている半田バンプ（バンプ電極１８）が配線基板３の上面３ａの基板側端子１２ａに対向するように位置合わせされる。
【０１２７】
それから、半田リフロー処理などを行って、半導体チップ２、受動部品４および集積受動部品５を配線基板３に半田などの接合材を介して固着（接続）する。半田リフロー温度は、集積受動部品５のニッケル膜５４が磁性化する温度を越えないようにし、ニッケル膜５４中のリン（Ｐ）の含有率にもよるが、例えば２６５℃程度で行うことができる。
【０１２８】
次に、図２７に示されるように、ワイヤボンディング工程を行って、半導体チップ３の表面の電極（ボンディングパッド）２ａと配線基板３の上面３ａの基板側端子１２ａとをボンディングワイヤ８を介して電気的に接続する。
【０１２９】
次に、集積受動部品５と配線基板３との間にアンダーフィル樹脂１９を充填する。それから、熱硬化処理などを行ってアンダーフィル樹脂１９を硬化させる。アンダーフィル樹脂１９の熱硬化処理温度は、集積受動部品５のニッケル膜５４が磁性化する温度を越えないようにし、ニッケル膜５４中のリン（Ｐ）の含有率にもよるが、例えば１６０℃程度で行うことができる。
【０１３０】
集積受動部品５の表面５ａ側は、表面保護膜としての絶縁膜６１によって覆われて保護されており、これにより、集積受動部品５の信頼性を向上し、また、集積受動部品５の取り扱いを容易にすることができる。しかしながら、配線基板３への実装後には、集積受動部品５と配線基板３との間にアンダーフィル樹脂１９を充填して、集積受動部品５の表面５ａ側をアンダーフィル樹脂１９で保護しているので、集積受動部品５において表面保護膜としての絶縁膜６１を省略することも可能である。
【０１３１】
次に、図２８に示されるように、配線基板３の上面３ａ上に、半導体チップ２、受動部品４、集積受動部品５およびボンディングワイヤ８を覆うように、封止樹脂６を形成する。封止樹脂６は、例えば印刷法またはモールド用金型（例えばトランスファモールド）などを用いて形成することができる。封止樹脂６を熱硬化処理により硬化させる場合は、その熱硬化処理温度が、集積受動部品５のニッケル膜５４が磁性化する温度を越えないようにし、ニッケル膜５４中のリン（Ｐ）の含有率にもよるが、例えば百数十度℃程度で行うことができる。
【０１３２】
このようにして、ＲＦパワーモジュール１が製造される。１枚の配線基板３から複数のＲＦパワーモジュール１を製造する場合は、封止樹脂６の形成後、配線基板３および封止樹脂６を所定の位置で分割（切断）し、各個片としてのＲＦパワーモジュール１を得ることができる。
【０１３３】
また、ＲＦパワーモジュール１の完成後、ＲＦパワーモジュール１を実装基板などに実装（半田実装）する際にも、半田リフロー温度が、集積受動部品５のニッケル膜５４が磁性化する温度を越えないようにすることが好ましく、ニッケル膜５４中のリン（Ｐ）の含有率にもよるが、例えば２６５℃程度で行うことができる。
【０１３４】
このように、ＲＦパワーモジュール１の製造（組み立て）工程や実装工程において、集積受動部品５のニッケル膜５４が磁性化するような温度の熱処理（加熱処理）を行わないようにすることで、例えば、ニッケル膜５４のリン（Ｐ）含有率が１２重量％の場合は、３００℃を超えるような温度の熱処理（加熱処理）を行わないことで、製造（完成）後のＲＦパワーモジュール１の集積受動部品５におけるニッケル膜５４を非磁性状態に維持することができる。従って、ＲＦパワーモジュール１における集積受動部品５のニッケル膜５４は、非磁性状態である。このことは、後述の実施の形態２〜５のＲＦパワーモジュール１ｂ，１ｃ，１ｄ，１ｅについても同様である。
【０１３５】
（実施の形態２）
上記実施の形態１では、集積受動部品５に端子（外部接続端子）としてバンプ電極１８（バンプ電極６４）を形成しており、このバンプ電極１８が配線基板３の上面３ａの基板側端子１２ａに接合されて電気的に接続される。本実施の形態では、集積受動部品５ｃはワイヤボンディングによって配線基板３の基板側端子１２ａに電気的に接続される。
【０１３６】
図２９は、本実施の形態の集積受動部品５ｃの製造工程中の要部断面図であり、上記実施の形態１の図１６に続く集積受動部品の製造工程中における要部断面図を示している。図１６までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１６に続く製造工程について説明する。
【０１３７】
上記実施の形態１と同様にして図１６に示される構造が形成された後、図２９に示されるように、例えばめっき法などを用いて、開口部６２で露出する配線５５（の最上層のニッケル膜５４）上に、パッド電極（ボンディングパッド、ボンディングワイヤ接続用電極）用の金膜（Ａｕ）膜６３ａを形成する。金膜６３ａは、金（Ａｕ）を主成分とする導体膜（第３導体膜）であり、配線５５のニッケル膜５４の一部（すなわち開口部６２から露出する部分）上に形成される。
【０１３８】
本実施の形態では、金膜６３ａの膜厚は、上記実施の形態１の金膜６３の膜厚よりも厚く、例えば１２０ｎｍ程度とすることができる。金膜６３ａの厚みをある程度厚くすることで、金膜６３ａへのワイヤボンディングを容易にすることができる。上記実施の形態１とは異なり、本実施の形態では、金膜６３ａ上にはバンプ電極６４を形成しない。このため、集積受動部品５ｃの表面では金膜６３ａが露出し、露出する金膜６３ａが、集積受動部品５ｃの端子（外部接続端子）として機能し、上記ローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６、出力端子１１７またはグランド端子１１８，１１９に対応する。従って、金膜６３ａは、外部接続端子用（外部接続端子形成用）の導体膜である。すなわち、集積受動部品５ｃのインダクタ素子１１１ａ，１１１ｂ，１１１ｃに電気的に接続された端子部（外部接続用端子部）は、配線５５のニッケル膜５４の一部（すなわち開口部６２から露出する部分）上に形成された金膜６３ａを有している。
【０１３９】
その後、必要に応じて基板３１の裏面を研削した後、基板３１をダイシング（切断）する。ダイシングにより半導体ウエハとしての基板３１は、個々のチップ領域に分離され、個片化された集積受動部品５ｃとなる。
【０１４０】
従って、集積受動部品５ｃは、金膜６３およびバンプ電極６４の代わりに金膜６３ａを設けたこと以外は、上記実施の形態１の集積受動部品５とほぼ同様の構成を有しているので、ここではその説明は省略する。
【０１４１】
図３０は、本実施の形態のＲＦパワーモジュール１ａの概念的な断面図であり、上記実施の形態１の図５に対応するものである。
【０１４２】
図３０に示されるように、ＲＦパワーモジュール１ａでは、配線基板３上に集積受動部品５ｃが搭載されている。集積受動部品５ｃは配線基板３の上面３ａに接合材１５ａによりフェイスアップで実装されている。すなわち、集積受動部品５ｃは、その表面（受動素子形成側の主面）５ａが上方を向き、その裏面（表面５ａとは逆側の主面）５ｂが配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａ上に搭載（実装）されている。集積受動部品５ｃの表面５ａに形成された複数の電極（ボンディングパッド、パッド電極）１８ａは、それぞれ、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。集積受動部品５ｃと配線基板３との間には、アンダーフィル樹脂は形成されていない。
【０１４３】
図３１は、ＲＦパワーモジュール１ａにおける集積受動部品５ｃの要部断面図であり、金膜６３ａ上にボンディングワイヤ８が接続された状態が示されている。集積受動部品５ｃの上記電極１８ａ（ボンディングパッド）は、金膜６３ａにより形成されており、ＲＦパワーモジュール１ａでは、集積受動部品５ｃの金膜６３ａにボンディングワイヤ８が接続されている。また、金膜６３ａとその下の配線５５を、集積受動部品５ｃの電極１８ａ（ボンディングパッド）とみなすこともできる。
【０１４４】
上記のように、配線基板３上に、集積受動部品５の代わりに集積受動部品５ｃを実装し、集積受動部品５ｃの電極１８ａと配線基板３の上面３ａの基板側端子１２ａとをボンディングワイヤ８を介して電気的に接続したこと以外は、本実施の形態のＲＦパワーモジュール１ａは、上記実施の形態１のＲＦパワーモジュール１とほぼ同様の構成を有しているので、ここではその説明を省略する。
【０１４５】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、銅膜５３上にニッケル膜５４を形成し、このニッケル膜５４上に金膜６３ａを形成しているので、銅膜５３とニッケル膜５４と金膜６３ａとの接着性（密着性）を高めて金膜６３ａの剥離を防止でき、集積受動部品５ｃやそれを用いたＲＦパワーモジュール１ａの信頼性を向上することができる。また、銅膜５３の全面上にニッケル膜５４を形成しているので、集積受動部品５ｃの製造工程数を低減でき、集積受動部品５およびそれを用いたＲＦパワーモジュール１ａの製造コストを低下させることができる。また、ニッケル膜５４中にリン（Ｐ）を含有させてニッケル膜５４の透磁率を低下させている（ニッケル膜５４を非磁性状態としている）ので、配線５５により形成したインダクタ素子１１１ａ，１１１ｂ，１１１ｃのＱ値を向上させることができ、集積受動部品５ｃおよびそれを用いたＲＦパワーモジュール１ａの性能、例えば電力付加効率を向上させることができる。
【０１４６】
（実施の形態３）
上記実施の形態１では、インダクタ素子１１１ａ，１１１ｂ，１１１ｃを集積受動部品５に形成していたが、本実施の形態では、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）用の半導体増幅素子（ここではＬＤＭＯＳＦＥＴ）とインダクタ素子１１１ａ，１１１ｂ，１１１ｃとを、同じ半導体チップ２ｃ内に形成している。
【０１４７】
図３２〜図３９は、本実施の形態の半導体チップ（半導体装置、電子装置）２ｃの製造工程中の要部断面図である。
【０１４８】
図３２〜３９では、半導体チップ２ｃ（を構成する半導体基板）のうち、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成するＬＤＭＯＳＦＥＴ回路が形成された領域に対応するＬＤＭＯＳＦＥＴ形成領域２０１Ａと、インダクタ素子１１１ａ，１１１ｂ，１１１ｃに対応するインダクタ素子（後述するインダクタ素子２７６）が形成される領域に対応するインダクタ素子形成領域２０１Ｂの要部断面図が示されている。
【０１４９】
半導体チップ２ｃを製造するには、まず、図３２に示されるように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板（半導体ウエハ）２０１を準備する。それから、半導体基板２０１の主面上にエピタキシャル成長法を用いて、例えば抵抗率が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層２０２を形成する。エピタキシャル層２０２の不純物濃度は半導体基板２０１の不純物濃度よりも低く、エピタキシャル層２０２の抵抗率は基板２０１の抵抗率よりも高い。
【０１５０】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２０２の一部（打抜き層形成領域）をエッチングし、半導体基板２０１に達する溝２０３を形成する。それから、溝２０３の内部を含む半導体基板２０１(エピタキシャル層２０２)上にＣＶＤ（Chemical Vapor Deposition）法などを用いてｐ型多結晶シリコン膜（ドープトポリシリコン膜）を溝２０３内を埋めるように堆積した後、溝２０３の外部のｐ型多結晶シリコン膜をエッチバック法などで除去することにより、溝２０３の内部にｐ型多結晶シリコン膜からなるｐ型打抜き層２０４を形成する。ｐ型打抜き層２０３は、エピタキシャル層２０２を貫通し、ｐ型打抜き層２０４の底部は半導体基板２０１に到達している。その後、エピタキシャル層２０２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域２０５を形成する。素子分離領域２０５により、ＬＤＭＯＳＦＥＴ形成領域２０１Ａの活性領域は、他の領域と電気的に分離される。また、インダクタ素子形成領域２０１Ｂは、全体に素子分離領域２０５が形成される。
【０１５１】
次に、図３３に示されるように、フォトレジストパターン（図示せず）をマスクにしてエピタキシャル層２０２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル２０６を形成する。ｐ型ウエル２０６は、ＬＤＭＯＳＦＥＴ形成領域２０１Ａの一部に形成され、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。また、ｐ型ウエル２０６はＬＤＭＯＳＦＥＴの閾値調整用としても用いられる。
【０１５２】
次に、エピタキシャル層２０２の表面をフッ酸などで洗浄した後、半導体基板２０１を熱処理（熱酸化処理）することなどによって、エピタキシャル層２０２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜２０７を形成する。ゲート絶縁膜２０７は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。
【０１５３】
次に、ゲート絶縁膜２０７の上部にゲート電極２０８を形成する。ゲート電極２０８を形成するには、例えば、エピタキシャル層２０２の主面上（すなわちゲート絶縁膜２０７上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてｎ型多結晶シリコン膜をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極２０８が、ｐ型ウエル２０６の表面にゲート絶縁膜２０７を介して形成される。
【０１５４】
次に、エピタキシャル層２０２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ−型オフセットドレイン領域２０９を形成する。ｎ−型オフセットドレイン領域２０９は、その端部がチャネル形成領域と接するように、ゲート電極２０８の側壁下部で終端する。
【０１５５】
次に、ｐ型ウエル２０６の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域２１０を形成する。ｎ−型ソース領域２１０は、その端部がチャネル形成領域と接するように、ゲート電極２０８の側壁下部で終端する。ｎ−型ソース領域５１の形成後、ｐ型ウエル４４の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入（例えば斜めイオン注入）することなどにより、ｎ−型ソース領域２１０の下部にｐ型ハロー領域（図示せず）を形成することもできる。
【０１５６】
次に、ゲート電極２０８の側壁に酸化シリコン（絶縁膜）などからなるサイドウォールスペーサ（側壁絶縁膜）２１１を形成する。サイドウォールスペーサ２１１は、例えば、半導体基板２０１上にＣＶＤ法などで酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜を異方性エッチングして形成することができる。
【０１５７】
次に、ｎ−型オフセットドレイン領域２０９の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ−型オフセットドレイン領域２０９の一部には、ゲート電極２０８のドレイン側の側壁に形成されたサイドウォールスペーサ２１１に対して自己整合的にｎ型オフセットドレイン領域２１２が形成される。ｎ型オフセットドレイン領域２１２の不純物濃度は、ｎ−型オフセットドレイン領域２０９の不純物濃度よりも高い。また、ｎ−型オフセットドレイン領域２０９は、ゲート電極２０８に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域２１２は、ゲート電極２０８の側壁のサイドウォールスペーサ２１１に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域２１２は、ゲート長方向に沿ったサイドウォールスペーサ２１１の膜厚に相当する分、ゲート電極２０８から離間して形成される。
【０１５８】
次に、ｎ型オフセットドレイン領域２１２とｐ型ウエル２０６のそれぞれの一部にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。このイオン注入により、ｎ型オフセットドレイン領域２１２の一部には、ｎ型オフセットドレイン領域２１２よりも不純物濃度が高く、かつｎ型オフセットドレイン領域２１２よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域２１３が形成される。また、このイオン注入により、ｐ型ウエル２０６には、ｎ−型ソース領域２１０よりも不純物濃度が高く、かつｎ−型ソース領域２１０よりも底部の位置が深いｎ＋型ソース領域２１４が、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成される。ｎ＋型ソース領域２１４は、ゲート電極２０８の側壁のサイドウォールスペーサ２１１に対して自己整合的に形成され、ｎ−型ソース領域２１０に接して形成される。このため、ｎ＋型ソース領域２１４は、ゲート長方向に沿ったサイドウォールスペーサ２１１の膜厚に相当する分、チャネル形成領域から離間して形成される。
【０１５９】
ここまでの工程により、ｎ−型オフセットドレイン領域２０９とｎ型オフセットドレイン領域２１２とｎ＋型ドレイン領域２１３とからなるドレイン（ドレイン領域）、ｎ−型ソース領域２１０とｎ＋型ソース領域２１４とからなるソース（ソース領域）、およびゲート電極２０８を有するＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴ素子（半導体増幅素子）がＬＤＭＯＳＦＥＴ形成領域２０１Ａ（のエピタキシャル層２０２の主面）に形成される。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【０１６０】
次に、ｐ型打抜き層２０４の上部に開口を有するフォトレジスト膜（図示せず）をマスクにしてｐ型打抜き層２０４の表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型打抜き層２０４の上部領域にｐ＋型半導体領域２１５を形成する。ｐ型打抜き層２０４の上部領域にｐ＋型半導体領域２１５を形成することで、ｐ型打抜き層２０４の表面を低抵抗化することができる。
【０１６１】
次に、図３４に示されるように、半導体基板２０１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜２２１を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨)法などを用いて平坦化する。絶縁膜２２１として、酸化シリコン膜などの単体膜を用いることもできる。
【０１６２】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜２２１をドライエッチングすることにより、絶縁膜２２１にコンタクトホール（開口部）２２２を形成する。コンタクトホール２２２は、ＬＤＭＯＳＦＥＴ形成領域２０１Ａのｐ型打抜き層２０４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１４）およびドレイン（ｎ＋型ドレイン領域２１３）のそれぞれの上部に形成される。
【０１６３】
次に、コンタクトホール２２２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）２２３を埋め込む。例えば、コンタクトホール２２２の内部（底部および側壁上）を含む絶縁膜２２１上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２２２を埋めるように形成し、絶縁膜２２１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２２３を形成することができる。
【０１６４】
次に、絶縁膜２２１上にタングステン（Ｗ）を主体（主成分）とする導電体膜（タングステン膜）からなる配線（第１層配線）２２４を形成する。配線２２４は、例えば、絶縁膜２２１上にスパッタリング法などによりタングステン膜を形成し、このタングステン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。この配線２２４により、ＬＤＭＯＳＦＥＴ形成領域２０１Ａのソース電極２２４ａおよびドレイン電極２２４ｂなどが形成される。
【０１６５】
次に、図３５に示されるように、配線２２４を覆うように絶縁膜２２１上に酸化シリコン膜などからなる絶縁膜２２５をＣＶＤ法などにより形成する。
【０１６６】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜２２５をドライエッチングすることにより、絶縁膜２２５にスルーホール（開口部）２２６を形成する。それから、スルーホール２２６の内部にタングステン（Ｗ）膜を主体とするプラグ２２７を埋め込む。プラグ２２７は、上記プラグ２２３とほぼ同様にして形成することができる。
【０１６７】
次に、絶縁膜２２５上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第２層配線）２２８を形成する。この配線２２８により、ソース配線２２８ａ、ドレイン配線２２８ａや、各回路間を接続する配線として機能する金属層が形成される。
【０１６８】
次に、絶縁膜２２５上に、配線２２８を覆うように、酸化シリコン膜などからなる絶縁膜２４１をＣＶＤ法などにより形成する。
【０１６９】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜２４１をドライエッチングすることにより、絶縁膜２４１にスルーホール（開口部）２４２を形成する。それから、スルーホール２４２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）２４３を埋め込む。プラグ２４３は、上記プラグ２２３，２２７とほぼ同様にして形成することができる。
【０１７０】
次に、図３６に示されるように、プラグ２４３の上面上を含む絶縁膜２４１上にシード膜２７１を形成する。シード膜２７１は、上記実施の形態１のシード膜５１と同様の材料により同様の手法で形成することができる。それから、シード膜２７１上にレジスト膜（フォトレジスト膜）を形成し、フォトリソグラフィ法を用いてこのレジスト膜をパターニングすることで、シード膜２７１上にレジストパターン（フォトレジストパターン）２７２を形成する。このレジストパターン２７２は、後述する配線２７５を形成すべき領域以外の領域に形成され、配線２７５を形成すべき領域では、シード膜２７１が露出する。すなわち、レジストパターン２７２は、配線２７５形成予定領域に開口部２７２ａを有している。
【０１７１】
次に、図３７に示されるように、レジストパターン２７２（の開口部２７２ａ）から露出するシード膜２７１上に銅（Ｃｕ）膜２７３を形成し、銅膜２７３上にニッケル（Ｎｉ）膜２７４を形成する。銅膜２７３およびニッケル膜２７４は、それぞれ上記実施の形態１の銅膜５３およびニッケル膜５４と同様の手法で同様の材料により形成することができる。従って、ニッケル膜２７４は、無電解Ｎｉ−Ｐめっき膜であり、ニッケル（Ｎｉ）を主成分とし、リン（Ｐ）を含有する導体膜である。銅膜２７３とニッケル膜２７４の積層膜は、レジストパターン２５２によって覆われていない領域のシード膜２７１上に形成され、ニッケル膜２７４は銅膜２７３の全面上に形成される。上記実施の形態１のニッケル膜５４と同様に、ニッケル膜２７４のリン（Ｐ）の含有率は、１０重量％（wt.％）以上であれば好ましく、１０重量％以上で１４重量％以下（１０〜１４重量％）であればより好ましく、１２重量％以上で１３重量％以下（１２〜１３重量％）であれば更に好ましい。また、銅膜２７３は、銅を主成分とする導体膜（銅めっき膜）であり、必要に応じて種々の添加物などを含有することもできる。
【０１７２】
次に、図３８に示されるように、レジストパターン２７２を除去し、それから軽いエッチングを行うことで、シード膜２７１のうち、銅膜２７３およびニッケル膜２７４で覆われていない部分（すなわち除去前のレジストパターン２７２によって覆われていた部分）を除去する。
【０１７３】
このようにして、シード膜２７１と、シード膜２７１上の銅膜２７３と、銅膜上のニッケル膜２７４との積層膜（すなわち銅膜２７３と銅膜上のニッケル膜２７４とを有する積層膜）からなる配線（第３層配線）２７５が形成される。従って、配線２７５は、絶縁膜２４１上に形成された導体パターンであり、上記実施の形態１の配線５５とほぼ同様にして形成することができ、上記実施の形態１の配線５５と同様の積層構造を有している。配線２７５のうち、インダクタ素子形成領域２０１Ｂの配線２７５ａは、渦巻状のパターン（スパイラルパターン）に形成され、渦巻状パターンの配線２７５ａによって、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成するスパイラルインダクタ（スパイラルコイル、インダクタ素子）２７６が形成される。また、配線２７５ａによって形成されるスパイラルインダクタ２７６により、上記整合回路１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２，１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂに用いられるインダクタ素子を形成することもできる。
【０１７４】
次に、図３９に示されるように、絶縁膜２４１上に、配線２７５を覆うように、表面保護膜として絶縁膜（保護膜、保護樹脂膜）２８１を形成する。絶縁膜２８１は、上記実施の形態１の絶縁膜６１と同様の手法により同様の材料で形成することができる。それから、絶縁膜２８１に、配線２７５の一部を露出する開口部２８２を形成する。開口部２８２の底部では、配線２７５の最上層であるニッケル膜２７４が露出する。
【０１７５】
次に、図３９に示されるように、例えばめっき法などを用いて、開口部２８２で露出する配線２７５（の最上層のニッケル膜２７４）上に、端子表面膜（バンプ下地金属層、ＵＢＭ膜）としての金（Ａｕ）膜２８３を形成する。金膜２８３は、上記実施の形態１の金膜６３と同様にして形成することができる。金膜２８３は、金（Ａｕ）を主成分とする導体膜（第３導体膜）であり、配線２７５のニッケル膜２７４の一部（すなわち開口部２８２から露出する部分）上に形成される。
【０１７６】
次に、開口部２８２で露出する配線２７５上の金膜２８３上にバンプ電極（半田バンプ）２８４を形成する。バンプ電極２８４は、上記実施の形態１のバンプ電極２８４と同様の材料で同様の手法により形成することができる。バンプ電極２８４は、半導体チップ２ｃの端子（外部接続端子）である。なお、図３９の断面とは異なる領域において、ＬＤＭＯＳＦＥＴに電気的に接続された配線２７５上にも、開口部２８２、金膜２８３およびバンプ電極２８４が形成される。バンプ電極２８４は、配線２７５上に金膜２８３を介して形成されるので、金膜２８３は、外部接続端子用（外部接続端子形成用）の導体膜である。すなわち、半導体チップ２ｃのインダクタ素子２７６に電気的に接続された端子部（外部接続用端子部）は、配線２７５のニッケル膜２７４の一部（すなわち開口部２８２から露出する部分）上に形成された金膜２８３と金膜２８３上のバンプ電極２８４とを有している。
【０１７７】
その後、半導体基板２０１の裏面（エピタキシャル層２０２を形成した側とは逆側の主面）を必要に応じて研磨し、続いて半導体基板２０１の裏面の全面に裏面電極２３０（裏面電極２ｂに対応）を形成する。裏面電極２３０は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極２３０は、ｐ型打抜き層２０４、ｐ＋型半導体領域２１５、プラグ２２３、ソース電極２２４ａおよびプラグ２２３を介して、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域２１４）に電気的に接続される。その後、半導体基板２０１はダイシングなどにより切断されて半導体チップ（２ｃ）に個片化される。
【０１７８】
なお、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成するＬＤＭＯＤＦＥＴ(半導体増幅素子)と、ローパスフィルタ１０８Ａ，１０８Ｂを構成するインダクタ素子１１１ａ，１１１ｂ，１１１ｃとを同じ半導体チップ２ｃ内に形成した場合について説明したが、この半導体チップ２ａ内に、更に、ローパスフィルタ１０８Ａ，１０８Ｂを構成する容量素子１１２ａ，１１２ｂ，１１２ｃなどを形成することもできる。
【０１７９】
図４０は、本実施の形態のＲＦパワーモジュール１ｂの概念的な断面図であり、上記実施の形態１の図５に対応するものである。
【０１８０】
図４０に示されるように、ＲＦパワーモジュール１ｂでは、半導体チップ２ｃが配線基板３の上面３ａにフリップチップ実装されている。すなわち、半導体チップ２ｃは、その裏面側（裏面電極２ｂ形成側）が上方を向き、その表面（半導体素子形成側の主面）が配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａに搭載（実装）されている。従って、半導体チップ２ｃは配線基板３の上面３ａにフェイスダウンボンディングされている。半導体チップ２ｃの表面の複数のバンプ電極２ｄ（上記バンプ電極２８４に対応）は、それぞれ、配線基板３の上面３ａの基板側端子１２ａに接合（実装、接続）され、電気的に接続されている。また、半導体チップ２ｃと配線基板３との熱膨張率の差によるバンプ電極２ｄへの負担を緩衝するために、半導体チップ２ｃと配線基板３の上面３ａとの間にアンダーフィル樹脂（図示せず）を充填することもできる。
【０１８１】
配線基板３の上面３ａには、半導体チップ２ｃを覆うように、金属キャップ２０が搭載（接合）されており、金属キャップ２０の天井部の内面２０ａに半導体チップ２ｃの裏面電極２ｂ（上記裏面電極２３０に対応）が、半田または銀ペーストなどの導電性の接合材１５ｂを介して接合されて電気的に接続されている。金属キャップ２０は、電気伝導性および熱伝導性の良い材料からなり、例えば銅（Ｃｕ）または銅合金などの金属材料からなる。金属キャップ２０の側壁部の少なくとも一部は、配線基板３の上面３ａの基板側端子１２ａに、半田または銀ペーストなど導電性の接合材（接着材）１５ｃによって接合されている。金属キャップ２０が接合材１５ｃを介して接合された基板側端子１２ａは、配線基板３の上面３ａまたは内部の配線層やビアホール１３ａ内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。従って、基準電位供給用端子１２ｃから半導体チップ２ｃの裏面電極２ｂに基準電位が供給されるとともに、半導体チップ２ｃの熱が、金属キャップ２０や配線基板３のビアホール１３ａ内の導体膜などを介して、配線基板３の下面３ｂ側に伝導（放熱）することができる。また、上記容量素子１１２ａ，１１２ｂ，１１２ｃには、受動部品４を用いることができるが、半導体チップ２ｃ内に形成した受動素子により上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成することもできる。
【０１８２】
上記のように、半導体チップ２および集積受動部品５の代わりに半導体チップ２ｃを配線基板３上に実装し、半導体チップ２ｃと基板側端子１２ａとの接続にバンプ電極２ｄを用い、半導体チップ２ｃの裏面電極２ｂと基板側端子１２ａとの接続に金属キャップ２０を用いたこと以外は、本実施の形態のＲＦパワーモジュール１ｂは、上記実施の形態１のＲＦパワーモジュール１とほぼ同様の構成を有しているので、ここではその説明を省略する。なお、半導体チップ２ｃは、能動素子（ここでは半導体増幅素子としてのＬＤＭＯＳＦＥＴ）と受動素子（ここではインダクタ素子）とを同じ半導体基板上に形成した半導体装置（半導体チップ）であり、電子装置の一種であるため電子装置とみなすこともできる。
【０１８３】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、銅膜２７３上にニッケル膜２７４を形成し、このニッケル膜２７４上に金膜２８３を形成しているので、銅膜２７３とニッケル膜２７４と金膜２８３とバンプ電極２８４との接着性（密着性）を高めて金膜２８３やバンプ電極２８４の剥離を防止でき、半導体チップ２ｃやそれを用いたＲＦパワーモジュール１ｂの信頼性を向上することができる。また、銅膜２７３の全面上にニッケル膜２７４を形成しているので、半導体チップ２ｃの製造工程数を低減でき、半導体チップ２ｃおよびそれを用いたＲＦパワーモジュール１ｂの製造コストを低下させることができる。また、ニッケル膜２７４中にリン（Ｐ）を含有させてニッケル膜２７４の透磁率を低下させている（ニッケル膜２７４を非磁性状態としている）ので、配線２７５ａにより形成したインダクタ素子２７６のＱ値を向上させることができ、半導体チップ２ｃおよびそれを用いたＲＦパワーモジュール１ｂの性能を向上でき、例えば電力付加効率を向上させることができる。
【０１８４】
（実施の形態４）
上記実施の形態３では、半導体チップ２ｃに端子（外部接続端子）としてバンプ電極２ｄを形成しており、このバンプ電極２ｄが配線基板３の上面３ａの基板側端子１２ａに接合されて電気的に接続される。本実施の形態では、半導体チップ２ｅは、上記実施の形態１と同様に、ワイヤボンディングによって配線基板３の基板側端子１２ａに電気的に接続される。
【０１８５】
図４１は、本実施の形態の半導体チップ（半導体装置、電子装置）２ｅの製造工程中の要部断面図であり、上記実施の形態３の図３８に続く半導体チップの製造工程中における要部断面図を示している。図３８までの製造工程は上記実施の形態３と同様であるので、ここではその説明は省略し、図３８に続く製造工程について説明する。
【０１８６】
上記実施の形態３と同様にして図３８に示される構造が形成された後、図４１に示されるように、絶縁膜２４１上に、配線２７５を覆うように、表面保護膜として絶縁膜２８１を形成し、それから、絶縁膜２８１に、配線２７５の一部を露出する開口部２８２を形成する。ここまでの工程は、上記実施の形態３とほぼ同様である。
【０１８７】
次に、例えばめっき法などを用いて、開口部２８２で露出する配線２７５（の最上層のニッケル膜２７４）上に、パッド電極（ボンディングパッド、ボンディングワイヤ接続用電極）用の金膜（Ａｕ）膜２８３ａを形成する。金膜２８３ａは、金（Ａｕ）を主成分とする導体膜（第３導体膜）であり、配線２７５のニッケル膜２７４の一部（すなわち開口部２８２から露出する部分）上に形成される。
【０１８８】
本実施の形態では、金膜２８３ａの膜厚は、上記実施の形態１の金膜２８３の膜厚よりも厚く、例えば１２０ｎｍ程度とすることができる。金膜２８３ａの厚みをある程度厚くすることで、金膜２８３ａへのワイヤボンディングを容易にすることができる。上記実施の形態３とは異なり、本実施の形態では、金膜２８３ａ上にはバンプ電極２８４を形成しない。このため、半導体チップ２ｅの表面では金膜２８３ａが露出し、露出する金膜２８３ａが、半導体チップ２ｅの端子（外部接続端子）として機能する。従って、金膜２８３ａは、外部接続端子用（外部接続端子形成用）の導体膜である。すなわち、半導体チップ２ｅのインダクタ素子２７６に電気的に接続された端子部（外部接続用端子部）は、配線２７５のニッケル膜２７４の一部（すなわち開口部２８２から露出する部分）上に形成された金膜２８３ａを有している。
【０１８９】
その後、上記実施の形態３と同様に、半導体基板２０１の裏面を必要に応じて研磨し、続いて半導体基板２０１の裏面の全面に裏面電極２３０（裏面電極２ｂに対応）を形成する。その後、半導体基板２０１はダイシングなどにより切断されて半導体チップ（２ｅ）に個片化される。
【０１９０】
従って、半導体チップ２ｅは、金膜２８３およびバンプ電極２８４の代わりに金膜２８３ａを設けたこと以外は、上記実施の形態３の半導体チップ２ｃとほぼ同様の構成を有しているので、ここではその説明は省略する。
【０１９１】
図４２は、本実施の形態のＲＦパワーモジュール１ｃの概念的な断面図であり、上記実施の形態１の図５に対応するものである。
【０１９２】
図４２に示されるように、ＲＦパワーモジュール１ｃでは、上記実施の形態３とは異なり、上記実施の形態１の半導体チップ２と同様に、半導体チップ２ｅが配線基板３の上面３ａの導体層１４に、例えば半田１５などの接合材によりフェイスアップでダイボンディングされている。半導体チップ２ｅのダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２ｅの表面（上面）に形成された複数の電極（ボンディングパッド）２ｆは、それぞれ、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。なお、半導体チップ２ｅの電極２ｆ（ボンディングパッド）は、半導体チップ２ｅの表面保護膜（絶縁膜２６１）の開口部（２６２）から露出する上記金膜２８３ａにより形成されている。従って、ＲＦパワーモジュール１ｃでは、半導体チップ２ｅの上記金膜２８３ａにボンディングワイヤ８が接続されている。また、金膜２８３ａとその下の配線２７５を、半導体チップ２ｅの電極２ｆ（ボンディングパッド）とみなすこともできる。また、半導体チップ２ｅの裏面電極２ｂは、配線基板３の上面３ａの導体層１４に半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。また、上記容量素子１１２ａ，１１２ｂ，１１２ｃには、受動部品４を用いることができるが、半導体チップ２ｅ内に形成した受動素子により上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成することもできる。
【０１９３】
上記のように、配線基板３上に、半導体チップ２および集積受動部品５の代わりに半導体チップ２ｅを実装したこと以外は、本実施の形態のＲＦパワーモジュール１ｃは、上記実施の形態１のＲＦパワーモジュール１とほぼ同様の構成を有しているので、ここではその説明を省略する。なお、半導体チップ２ｅは、能動素子（ここでは半導体増幅素子としてのＬＤＭＯＳＦＥＴ）と受動素子（ここではインダクタ素子）とを同じ半導体基板上に形成した半導体装置であり、電子装置の一種であるため電子装置とみなすこともできる。
【０１９４】
本実施の形態においても、上記実施の形態３とほぼ同様の効果を得ることができる。例えば、銅膜２７３上にニッケル膜２７４を形成し、このニッケル膜２７４上に金膜２８３ａを形成しているので、銅膜２７３とニッケル膜２７４と金膜２８３ａとの接着性（密着性）を高めて金膜２８３ａの剥離を防止でき、半導体チップ２ｅやそれを用いたＲＦパワーモジュール１ｃの信頼性を向上することができる。また、銅膜２７３の全面上にニッケル膜２７４を形成しているので、半導体チップ２ｅの製造工程数を低減でき、半導体チップ２ｅおよびそれを用いたＲＦパワーモジュール１ｃの製造コストを低下させることができる。また、ニッケル膜２７４中にリン（Ｐ）を含有させてニッケル膜２７４の透磁率を低下させている（ニッケル膜２７４を非磁性状態としている）ので、配線２７５ａにより形成したインダクタ素子２７６のＱ値を向上させることができ、半導体チップ２ｅおよびそれを用いたＲＦパワーモジュール１ｃの性能を向上でき、例えば電力付加効率を向上させることができる。
【０１９５】
（実施の形態５）
上記実施の形態１〜４では、ＲＦパワーモジュール１，１ａ，１ｂ，１ｃは、配線基板３を用いて形成されている。本実施の形態では、リードフレームを用いてＲＦパワーモジュール１ｄを形成している。
【０１９６】
図４３は、本実施の形態のＲＦパワーモジュール１ｄの概念的な断面図であり、上記実施の形態１の図５に対応するものである。
【０１９７】
図４３に示される本実施の形態のＲＦモジュール１ｄは、ＱＦＮ（Quad Flat Non-leaded package）型の封止型のＲＦモジュールであり、半導体チップ２ｇと、リード部２１と、ダイパッド部２２と、ボンディングワイヤ８と、集積受動部品５と、封止樹脂６ａとを有している。
【０１９８】
ＲＦパワーモジュール１ｄでは、複数のリード部２１により、信号用の伝送線路や電源用の導電パターンなどが構成されており、これら複数のリード部２１は、同じリードフレームから加工されたものである。複数のリード部２１を上下に所定の間隔を空けて配置した２層のリードフレームにより形成して、２層構造とすることもできる。
【０１９９】
リード部２１は、封止樹脂６ａの下面６ｂから露出している部分以外は、下面側にハーフエッチが施されて、封止樹脂６ａ内に封止されている。ダイパッド部２２は、リード部２１と同一のリードフレームから加工され、ダイパッド部２２の下面は封止樹脂６ａの下面６ｂから露出されている。
【０２００】
半導体チップ２ｇは、ダイパッド部２２上に半田などの導電性の接合材２３を介して搭載されている。半導体チップ２ｇの表面の複数の電極２ａ（ボンディングパッド）は、それぞれボンディングワイヤ８を介してリード部２１と電気的に接続されている。集積受動部品５の表面の複数のバンプ電極１８（バンプ電極６４に対応）は、それぞれリード部２１に接合されて電気的に接続されている。また、リード部２１間は、必要に応じて、ボンディングワイヤ８を介して電気的に接続されている。封止樹脂６ａは、上記封止樹脂６と同様の材料により形成することができる。
【０２０１】
半導体チップ２ｇは、上記実施の形態１の半導体チップ２とほぼ同様の構成を有しているが、上記実施の形態１のＲＦパワーモジュール１の受動部品４により構成される受動素子を、できるだけ半導体チップ２ｇ内に形成していればより好ましく、これにより、リード部４上に搭載する受動部品を省略することができる。半導体チップ２ｇ内に形成されない受動素子については、リード部２１上に受動部品（上記受動部品４に対応するが、図４３では図示せず）として搭載すればよい。
【０２０２】
また、本実施の形態のＲＦパワーモジュール１ｄに用いられる集積受動部品５は、上記実施の形態１とほぼ同様の構成を有しているので、ここではその説明は省略する。
【０２０３】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。また、本実施の形態では、配線基板の代わりに廉価なリードフレームを用いてＲＦパワーモジュール１ｄを製造しているので、ＲＦパワーモジュール１ｄの更なる低コスト化が可能となる。
【０２０４】
また、本実施の形態では、上記実施の形態１と同様の集積受動部品５を用いてＲＦパワーモジュール１ｄを形成したが、集積受動部品５の代わりに上記実施の形態２と同様の集積受動部品５ｃを用いてＲＦパワーモジュールを形成することもできる。この場合、集積受動部品５ｃはリード部４上に搭載されて、集積受動部品５ｃの電極（ボンディングパッド）１８ａが、ボンディングワイヤ８を介してリード部２１に電気的に接続される。また、半導体チップ２ｇの代わりに上記実施の形態３，４の半導体チップ２ｃ，２ｅを用いて、ＲＦパワーモジュールを形成することもできる。
【０２０５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０６】
本発明は、例えば、電力増幅モジュールおよびそれに用いられる集積受動部品または半導体装置とその製造方法に適用して好適なものである。
【図面の簡単な説明】
【０２０７】
【図１】本発明の実施の形態１のＲＦパワーモジュールを構成する増幅回路の回路ブロック図である。
【図２】ローパスフィルタの回路構成例を示す回路図である。
【図３】本発明の実施の形１のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図である。
【図４】本発明の実施の形１のＲＦパワーモジュールの構造を示す上面図である。
【図５】本発明の実施の形１のＲＦパワーモジュールの断面図である。
【図６】半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップの要部断面図である。
【図７】半導体増幅素子をヘテロ接合型バイポーラトランジスタにより形成した場合の半導体チップの要部断面図である。
【図８】本発明の実施の形態１の集積受動部品の製造工程中の要部断面図である。
【図９】図８に続く集積受動部品の製造工程中における要部断面図である。
【図１０】図９に続く集積受動部品の製造工程中における要部断面図である。
【図１１】図１０に続く集積受動部品の製造工程中における要部断面図である。
【図１２】図１１に続く集積受動部品の製造工程中における要部断面図である。
【図１３】図１２に続く集積受動部品の製造工程中における要部断面図である。
【図１４】図１３に続く集積受動部品の製造工程中における要部断面図である。
【図１５】図１４に続く集積受動部品の製造工程中における要部断面図である。
【図１６】図１５に続く集積受動部品の製造工程中における要部断面図である。
【図１７】図１６に続く集積受動部品の製造工程中における要部断面図である。
【図１８】本発明の実施の形態１の集積受動部品の構造を示す平面図である。
【図１９】本発明の実施の形態１の集積受動部品の構造を示す平面図である。
【図２０】比較例の集積受動部品の製造工程中の要部断面図である。
【図２１】図２０に続く集積受動部品の製造工程中における要部断面図である。
【図２２】図２１に続く集積受動部品の製造工程中における要部断面図である。
【図２３】リンを含有するニッケル膜の透磁率を示すグラフである。
【図２４】銅膜とニッケル膜の積層膜によりインダクタ素子を形成した場合の、ニッケル膜の透磁率とインダクタ素子のＱ値との相関を示すグラフである。
【図２５】本発明の実施の形１のＲＦパワーモジュールの製造工程中の断面図である。
【図２６】図２５に続くＲＦパワーモジュールの製造工程中の断面図である。
【図２７】図２６に続くＲＦパワーモジュールの製造工程中の断面図である。
【図２８】図２７に続くＲＦパワーモジュールの製造工程中の断面図である。
【図２９】本発明の実施の形態２の集積受動部品の製造工程中の要部断面図である。
【図３０】本発明の実施の形２のＲＦパワーモジュールの断面図である。
【図３１】本発明の実施の形２のＲＦパワーモジュールにおける集積受動部品の要部断面図である。
【図３２】本発明の実施の形態３の半導体チップの製造工程中の要部断面図である。
【図３３】図３２に続く半導体チップの製造工程中における要部断面図である。
【図３４】図３３に続く半導体チップの製造工程中における要部断面図である。
【図３５】図３４に続く半導体チップの製造工程中における要部断面図である。
【図３６】図３５に続く半導体チップの製造工程中における要部断面図である。
【図３７】図３６に続く半導体チップの製造工程中における要部断面図である。
【図３８】図３７に続く半導体チップの製造工程中における要部断面図である。
【図３９】図３８に続く半導体チップの製造工程中における要部断面図である。
【図４０】本発明の実施の形３のＲＦパワーモジュールの断面図である。
【図４１】本発明の実施の形態４の半導体チップの製造工程中の要部断面図である。
【図４２】本発明の実施の形４のＲＦパワーモジュールの断面図である。
【図４３】本発明の実施の形５のＲＦパワーモジュールの断面図である。
【符号の説明】
【０２０８】
１，１ａ，１ｂ，１ｃ，１ｄ  ＲＦパワーモジュール
２，２ｃ，２ｅ，２ｇ  半導体チップ
２ａ，２ｆ  電極
２ｂ  裏面電極
２ｄ  バンプ電極
３  配線基板
３ａ  上面
３ｂ  下面
４  受動部品
５  集積受動部品
５ａ  表面
５ｂ  裏面
６，６ａ  封止樹脂
８  ボンディングワイヤ
１１  絶縁体層
１２ａ  基板側端子
１２ｂ  外部接続端子
１２ｃ  基準電位供給用端子
１３  ビアホール
１４  導体層
１５  半田
１７  半田
１８  バンプ電極
１８ａ  電極
１９  アンダーフィル樹脂
２０  金属キャップ
２１  リード部
２２  ダイパッド部
３１  基板
３２  絶縁膜
３３  配線
３４  容量素子
３４ａ  下部電極
３４ｂ  容量絶縁膜
３４ｃ  上部電極
３５  絶縁膜
３６  開口部
３７  絶縁膜
３８  開口部
４１  配線
４３  絶縁膜
４３ａ  絶縁膜
４４  開口部
４５  パッド部
５１  シード膜
５２  レジストパターン
５２ａ  開口部
５３  銅膜
５４  ニッケル膜
５５  配線
６１  絶縁膜
６２  開口部
６３  金膜
６４  バンプ電極
６４ａ，６４ｂ，６４ｃ，６４ｄ  バンプ電極
１０２Ａ，１０２Ｂ  電力増幅回路
１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３  増幅段
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２  整合回路
１０３  周辺回路
１０３Ａ  制御回路
１０３Ａ１  電源制御回路
１０３Ａ２  バイアス電圧生成回路
１０３Ｂ  バイアス回路
１０４ａ，１０４ｂ  入力端子
１０５Ａ，１０５Ｂ  整合回路
１０６ａ，１０６ｂ  出力端子
１０７Ａ，１０７Ｂ  整合回路
１０８Ａ，１０８Ｂ  ローパスフィルタ
１１１ａ，１１１ｂ，１１１ｃ  インダクタ素子
１１２ａ，１１２ｂ，１１２ｃ  容量素子
１１３  並列共振回路
１１４，１１５  直列共振回路
１１６  入力端子
１１７  出力端子
１１８，１１９  グランド端子
１５１  フロントエンド・モジュール
１５２  ベースバンド回路、
１５３  変復調用回路
１５４ａ  スイッチ回路
１５４ｂ  スイッチ回路
１５６  分波器
２０１  半導体基板
２０２  エピタキシャル層
２０３  溝
２０４  ｐ型打抜き層
２０５  素子分離領域
２０６  ｐ型ウエル
２０７  ゲート絶縁膜
２０８  ゲート電極
２０９  ｎ−型オフセットドレイン領域
２１０  ｎ−型ソース領域
２１１  サイドウォールスペーサ
２１２  ｎ型オフセットドレイン領域
２１３  ｎ＋型ドレイン領域
２１４  ｎ＋型ソース領域
２１５  ｐ＋型半導体領域
２２１  絶縁膜
２２２  コンタクトホール
２２３  プラグ
２２４  配線
２２４ａ  ソース電極
２２４ｂ  ドレイン電極
２２５  絶縁膜
２２６  スルーホール
２２７  プラグ
２２８  配線
２２９  絶縁膜
２３０  裏面電極
２４１  絶縁膜
２４２  スルーホール
２４３  プラグ
２５１  ＧａＡｓ基板
２５２  サブコレクタ層
２５３  ＨＢＴ
２５４  コレクタ電極
２５５  コレクタメサ
２５６  ベースメサ
２５７  ベース電極
２５８  エミッタ層
２５９  エミッタ電極
２６１  絶縁膜
２６２  コンタクトホール
２６３  コレクタ配線
２６４  絶縁膜
２６５  スルーホール
２６６  エミッタ配線
２７１  シード膜
２７２  レジストパターン
２７２ａ  開口部
２７３  銅膜
２７４  ニッケル膜
２７５  配線
２８１  絶縁膜
２８２  開口部
２８３  金膜
２８４  バンプ電極
３０５  集積受動部品
３５２  レジストパターン
３５２ａ  開口部
３５４  ニッケル膜
３５５  配線
Ｃ５，Ｃ６  コンデンサ
ＣＮＴ１，ＣＮＴ２  切換信号
ＦＬＴ１，ＦＬＴ２  フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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