(57)【要約】【課題】異なる種類のメモリを用いた場合に信号駆動能力の差異による信号タイミングの変化を低減することができるメモリインターフェース回路を提供する。【解決手段】  ＤＩＭＭ３の出力信号を受信する受信部２１と、ＤＩＭＭ３の信号駆動能力に関する情報であるメモリ情報を、ＳＰＤにアクセスすることにより取得するメモリ情報取得部２２と、メモリ情報取得部２２により取得されたメモリ情報に基づいて、バッファ２１１，２１２，２１３の切り替えを行うことにより受信部２１における閾値電圧を変化させる受信バッファ切替部２３とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリの出力信号を受信する受信部と、
前記メモリの信号駆動能力に関する情報であるメモリ情報を取得するメモリ情報取得部と、
前記メモリ情報取得部により取得されたメモリ情報に基づいて、前記受信部における閾値電圧を変化させる閾値電圧設定部と
を備えるメモリインターフェース回路。
【請求項２】
前記閾値電圧設定部は、前記出力信号の立ち上がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて増加させ、当該信号駆動能力の減少に応じて減少させる請求項１記載のメモリインターフェース回路。
【請求項３】
前記閾値電圧設定部は、前記出力信号の立ち下がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて減少させ、当該信号駆動能力の減少に応じて増大させる請求項１又は２記載のメモリインターフェース回路。
【請求項４】
前記閾値電圧設定部は、前記出力信号の立ち上がり及び立ち下がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて減少させ、当該信号駆動能力の減少に応じて増大させる請求項１記載のメモリインターフェース回路。
【請求項５】
前記メモリは、ＳＰＤを備えたＤＩＭＭであり、
前記メモリ情報取得部は、前記ＳＰＤにアクセスすることにより前記メモリ情報を取得する
請求項１〜４のいずれかに記載のメモリインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの出力信号を取得するメモリインターフェース回路に関する。
【背景技術】
【０００２】
従来、メモリ素子を使用する情報処理装置において、例えばＣＰＵ（Central Processing Unit）やＡＳＩＣ（Application Specific Integrated Circuit）等の演算回路からメモリ素子をアクセスする場合、演算回路とメモリ素子との間の配線経路に依存してタイミングスキューが発生したり、配線容量によって信号が遅延して誤動作したりする問題があった。そこで、演算回路によってメモリ素子を正常にアクセスする際に要求されるタイミング規定を満足するために、演算回路とメモリ素子との間に遅延素子を備え、メモリ素子からのデータ出力信号の遅延時間を１ビット毎に調節することでタイミングスキューを改善する技術（例えば、特許文献１参照。）や、ＳＰＤ（Serial Presence Detect）を備えたＤＩＭＭ（Dual In-line Memory Module）を用いた場合においてＤＩＭＭに実装されているメモリ素子の個数をＳＰＤから読み出して、そのメモリ素子の個数に応じて、すなわちメモリ素子が信号配線に接続されることにより信号配線に付加される負荷容量に応じてタイミング信号の遅延時間を調節する技術（例えば、特許文献２参照。）が知られている。
【特許文献１】特開２００３−１７３２９０号公報
【特許文献２】特開２００２−２７８８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、例えばＤＩＭＭのように、ある程度標準化され、複数のメーカによって生産されるメモリを用いる場合に上記特許文献１に記載の技術を適用すると、そのメモリを生産するメーカやメモリの型式が異なると信号タイミングが微妙に異なるため、タイミング規定を満たすために信号遅延時間を設定し直す必要があった。特に、例えばパーソナルコンピュータのように、装置本体と主記憶として用いられるＤＩＭＭとをユーザが別々に購入するような装置では、予め主記憶として用いられるＤＩＭＭの信号タイミングに合わせて遅延素子の遅延時間を設定することができないため、使用されるＤＩＭＭの種類が変わるとタイミングスキュー等、信号のタイミング規定を満足することが容易ではないという不都合があった。
【０００４】
一方、メモリ素子の信号駆動能力が変化し、例えば信号駆動能力が大きくなった場合には、信号の立ち上がり、立ち下がり時間が短縮されるために信号遅延が小さくなり、例えば信号駆動能力が小さくなった場合には、信号の立ち上がり、立ち下がり時間が増大されるために信号遅延が増大する。そうすると、使用するＤＩＭＭの種類が変わった場合、上記特許文献２に記載の技術によれば、ＤＩＭＭに実装されているメモリ素子の数が異なるために生じる信号遅延についてはその影響を吸収してタイミング規定を満足させることができるものの、ＤＩＭＭに実装されているメモリ素子の信号駆動能力が異なることにより生じた信号タイミングの差異を吸収することはできないため、タイミング規定を満たすことができなくなる場合があるという不都合があった。
【０００５】
本発明は、このような問題に鑑みて為された発明であり、異なる種類のメモリを用いた場合に信号駆動能力の差異による信号タイミングの変化を低減することができるメモリインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために、本発明に係るメモリインターフェース回路は、メモリの出力信号を受信する受信部と、前記メモリの信号駆動能力に関する情報であるメモリ情報を取得するメモリ情報取得部と、前記メモリ情報取得部により取得されたメモリ情報に基づいて、前記受信部における閾値電圧を変化させる閾値電圧設定部とを備える。
【０００７】
この構成によれば、メモリ情報取得部によってメモリの信号駆動能力に関する情報であるメモリ情報が取得され、閾値電圧設定部によってメモリ情報に基づいて、メモリの出力信号を受信する受信部における閾値電圧が変化されるので、異なる種類のメモリを用いた場合に信号駆動能力の差異によるメモリからの信号の受信タイミングの変化を低減することができる。
【０００８】
また、上述のメモリインターフェース回路において、前記閾値電圧設定部は、前記出力信号の立ち上がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて増加させ、当該信号駆動能力の減少に応じて減少させる。
【０００９】
この構成によれば、閾値電圧設定部によって、メモリの出力信号の立ち上がりにおける受信部の閾値電圧が、メモリ情報により示される信号駆動能力の大小に応じて増減されるので、メモリの信号駆動能力が大きいと受信部の閾値電圧が増大されて信号の受信タイミングが遅らせられ、メモリの信号駆動能力が小さいと受信部の閾値電圧が減少されて信号の受信タイミングが早められる。
【００１０】
また、上述のメモリインターフェース回路において、前記閾値電圧設定部は、前記出力信号の立ち下がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて減少させ、当該信号駆動能力の減少に応じて増大させる。
【００１１】
この構成によれば、閾値電圧設定部によって、メモリの出力信号の立ち下がりにおける受信部の閾値電圧が、メモリ情報により示される信号駆動能力の大小に応じて減増されるので、メモリの信号駆動能力が大きいと受信部の閾値電圧が減少されて信号の受信タイミングが遅らせられ、メモリの信号駆動能力が小さいと受信部の閾値電圧が増大されて信号の受信タイミングが早められる。
【００１２】
また、上述のメモリインターフェース回路において、前記閾値電圧設定部は、前記出力信号の立ち上がり及び立ち下がりにおける前記受信部の閾値電圧を、前記メモリ情報により示される前記信号駆動能力の増大に応じて減少させ、当該信号駆動能力の減少に応じて増大させる。
【００１３】
この構成によれば、メモリの出力信号の立ち上がり及び立下りにおける受信部の閾値電圧が、メモリ情報により示される信号駆動能力の大小に応じて減増されるので、メモリの信号駆動能力が大きいと受信部の閾値電圧が減少されて、メモリの出力信号の受信パルス幅が拡大され、メモリの信号駆動能力が小さいと受信部の閾値電圧が増大されて、メモリの出力信号の受信パルス幅が縮小される結果、異なる種類のメモリを用いた場合に信号駆動能力の差異によるメモリの出力信号におけるパルス幅の変化を低減することができる。
【００１４】
また、上述のメモリインターフェース回路において、前記メモリは、ＳＰＤを備えたＤＩＭＭであり、前記メモリ情報取得部は、前記ＳＰＤにアクセスすることにより前記メモリ情報を取得する。
【００１５】
この構成によれば、メモリ情報取得部によって、ＤＩＭＭに設けられたＳＰＤからメモリ情報が取得されるので、ＤＩＭＭのメモリ情報を自動的に取得することができる。
【発明の効果】
【００１６】
このような構成のメモリインターフェース回路によれば、メモリの信号駆動能力に関する情報であるメモリ情報が取得され、そのメモリ情報に基づいて、メモリの出力信号を受信する受信部における閾値電圧が変化されるので、異なる種類のメモリを用いた場合に信号駆動能力の差異によるメモリからの信号の受信タイミングの変化を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、本発明の一実施形態に係るメモリインターフェース回路を用いた情報処理装置の一例を示すブロック図である。図１に示す情報処理装置１は、例えばパーソナルコンピュータや、複写機、ファクシミリ等の画像形成装置、その他種々のデータを処理する情報処理装置におけるデータ処理部の基本的な構成の一例を示したものである。
【００１８】
図１に示す情報処理装置１は、例えばメモリインターフェース回路２と、ＤＩＭＭ３と、ＣＰＵ４とを備えている。ＣＰＵ４は、ＤＩＭＭ３をアクセスするものであればよく、例えばＡＳＩＣその他の専用回路であってもよい。
【００１９】
ＤＩＭＭ３は、メモリの一例であって、例えばＪＥＤＥＣ（Joint Electron Device Engineering Council）で規定されているメモリモジュールであり、例えばＤＲＡＭ（Dynamic Random Access Memory）からなるメモリ素子３１と、ＳＰＤ３２とを備えている。なお、メモリは、ＤＩＭＭに限られず、例えばＰＣＭＣＩＡ（Personal Computer Memory Card International Association）や、ＳＤＡ（SD Card Association）により規定された規格に準拠したメモリカード等、種々のメモリモジュールを用いることができる。
【００２０】
ＳＰＤ３２は、例えばシリアルインターフェースを備えたＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）を用いて構成されており、予めＤＩＭＭ３のメーカ名や型式、その他メモリ素子３１の電気的特性に関する情報等、メモリ素子３１の信号駆動能力を知るための手がかりとなる情報が記憶されている。なお、ＳＰＤ３２を用いず、例えばメモリ素子３１として不揮発性の記憶素子を用いて信号駆動能力に関する情報を予め記憶させる等、他の方法によってメモリに信号駆動能力に関する情報を保持させるようにしてもよい。
【００２１】
メモリインターフェース回路２は、ＣＰＵ４から出力された信号、例えばデータ信号、アドレス信号、その他の制御信号である出力信号ＳＯＵＴ１をＤＩＭＭ３へ出力すると共に、ＤＩＭＭ３の例えばデータ信号である出力信号ＤＩＮ１のタイミング調整を行ってＣＰＵ４へ出力信号ＤＩＮ３として出力する回路部で、例えば、ＤＩＭＭ３の出力信号ＤＩＮ１を受信する受信部２１と、ＤＩＭＭ３の信号駆動能力に関する情報であるメモリ情報を取得するメモリ情報取得部２２と、メモリ情報取得部２２により取得されたメモリ情報に基づいて、受信部２１における閾値電圧を変化させる受信バッファ切替部２３（閾値電圧設定部）と、ＣＰＵ４の出力信号ＳＯＵＴ１を受信してＤＩＭＭ３へ出力信号ＳＯＵＴ２として出力するバッファ２４とを備えて構成されている。
【００２２】
受信部２１は、例えば、バッファ２１１，２１２，２１３と、切替スイッチＳＷ１と、信号保持部２１４とを備えて構成されている。バッファ２１１，２１２，２１３は、それぞれＤＩＭＭ３の出力信号ＤＩＮ１を受信して切替スイッチＳＷ１へ出力するバッファ回路で、図２に示すように、バッファ２１１，２１２，２１３に入力される信号である出力信号ＤＩＮ１に対する閾値電圧は、Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３にそれぞれ設定されている。また、閾値電圧Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３は、例えばＶｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３の関係にされている。バッファ２１１，２１２，２１３は、互いに動作電源電圧が等しく閾値電圧のみ異なるようにされたものであってもよく、動作電源電圧を異ならせることにより閾値電圧を異ならせたものであってもよい。
【００２３】
なお、受信部２１におけるバッファの数は３つに限らず、例えば２つ、あるいは４つ以上であってもよく、閾値電圧も３段階に限らない。また、受信部２１は、閾値電圧の異なるバッファを切り替えることにより受信部２１における閾値電圧を切り替える例に限られず、例えば一つのバッファを用いて、そのバッファの動作電源電圧を変化させることにより閾値電圧を変化させるようにしてもよい。
【００２４】
切替スイッチＳＷ１は、受信バッファ切替部２３からの制御信号に応じてバッファ２１１，２１２，２１３の出力信号のうちいずれか一つを選択し、選択信号ＤＩＮ２として信号保持部２１４と受信バッファ切替部２３とへ出力する。信号保持部２１４は、切替スイッチＳＷ１から出力された信号を出力信号ＤＩＮ３としてＣＰＵ４へ出力する。また、信号保持部２１４は、例えばラッチ回路によって、受信バッファ切替部２３からの切替スイッチＳＷ１の切替タイミングを示す信号に応じて出力信号ＤＩＮ３の出力信号レベルを保持することにより、切替スイッチＳＷ１の切替動作時に出力信号ＤＩＮ３の信号レベルが乱れることを防止する。
【００２５】
メモリ情報取得部２２は、例えば順序回路やＣＰＵ、シリアル通信回路等を用いて構成されており、例えばＳＰＤ３２との間でシリアル通信を実行することにより、ＳＰＤ３２に記憶されているＤＩＭＭ３のメーカ名や型式等のメモリ情報を取得し、受信バッファ切替部２３へ出力する。受信バッファ切替部２３は、メモリ情報取得部２２から出力されたメモリ情報と切替スイッチＳＷ１から出力された選択信号ＤＩＮ２とに応じて切替スイッチＳＷ１の接続を切り替える。
【００２６】
図３は、ＤＩＭＭ３の型式と出力電流値との関係の一例を示す表形式の説明図である。ＤＩＭＭ３における信号の出力電流値は、ＤＩＭＭ３の型式毎に決まっており、例えば型式「ＤＩＭＭ（１）」の出力電流値は１４ｍＡ、型式「ＤＩＭＭ（２）」の出力電流値は１０ｍＡ、型式「ＤＩＭＭ（３）」の出力電流値は８ｍＡであり、出力電流値１０ｍＡのものが標準的であるとすると、例えば型式「ＤＩＭＭ（２）」の信号駆動能力は標準であり、型式「ＤＩＭＭ（１）」の信号駆動能力は標準より大きく、型式「ＤＩＭＭ（３）」の信号駆動能力は標準より小さい。すなわち、図３に示すように、ＤＩＭＭ３の型式毎の信号出力電流値を予め確認しておけば、ＳＰＤ３２に記憶されているＤＩＭＭ３の型式を示す情報は、ＤＩＭＭ３の信号出力電流値、すなわち信号駆動能力を示す情報としての意義を有する。
【００２７】
なお、ＳＰＤ３２に記憶されているＤＩＭＭ３の型式を示す情報を、メモリの信号駆動能力に関する情報であるメモリ情報として用いる例を示したが、例えばＳＰＤ３２等の不揮発性の記憶素子に、メモリの出力電流値そのものをメモリ情報として記憶させてもよく、あるいは信号駆動能力の大小を、例えばＡ，Ｂ，Ｃといった記号で表して記憶させてもよい。
【００２８】
次に、上述のように構成されたメモリインターフェース回路２の動作について説明する。図４は、メモリインターフェース回路２の動作の一例を示すフローチャートである。まず、メモリ情報取得部２２によって、ＳＰＤ３２からＤＩＭＭ３の型式を示す情報がメモリ情報として読み出され、そのメモリ情報が受信バッファ切替部２３へ出力される（ステップＳ１）。
【００２９】
図５は、出力信号ＤＩＮ１と出力信号ＤＩＮ３との信号波形の一例を示す信号波形図である。図５（ａ）は型式「ＤＩＭＭ（１）」の出力信号ＤＩＮ１を示し、図５（ｂ）は型式「ＤＩＭＭ（２）」の出力信号ＤＩＮ１を示し、図５（ｃ）は型式「ＤＩＭＭ（３）」の出力信号ＤＩＮ１を示し、図５（ｄ）は受信部２１から出力される出力信号ＤＩＮ３の信号波形を示している。図５に示すように、信号駆動能力が標準的である型式「ＤＩＭＭ（２）」の出力信号ＤＩＮ１に対し、「ＤＩＭＭ（２）」より信号駆動能力が大きい型式「ＤＩＭＭ（１）」の出力信号ＤＩＮ１は信号の立ち上がり立下りが急峻になる一方、「ＤＩＭＭ（２）」より信号駆動能力が小さい型式「ＤＩＭＭ（３）」の出力信号ＤＩＮ１は信号の立ち上がり立下りが緩やかになる。
【００３０】
次に、受信バッファ切替部２３によって、メモリ情報取得部２２から出力されたメモリ情報に応じて切替スイッチＳＷ１の接続が切り替えられる（ステップＳ２）。図６は、受信バッファ切替部２３による切替スイッチＳＷ１の切り替え動作の一例を説明するための説明図である。また、図７は、切替スイッチＳＷ１の切り替え状態の遷移を示す状態遷移図である。
【００３１】
図６に示すように、まず、メモリ情報取得部２２から出力されたメモリ情報が、ＤＩＭＭ３は信号駆動能力が標準的である型式「ＤＩＭＭ（２）」であることを示すものであった場合、受信バッファ切替部２３によって、切替スイッチＳＷ１がバッファ２１２に切り替えられ、選択信号ＤＩＮ２の信号レベルに関わらず、ＤＩＭＭ３から出力された出力信号ＤＩＮ１がバッファ２１２によって受信される。そして、バッファ２１２の出力信号が、選択信号ＤＩＮ２として信号保持部２１４へ出力され、信号保持部２１４から出力信号ＤＩＮ３としてＣＰＵ４へ出力される。
【００３２】
そうすると、図５（ｂ）に示すように、出力信号ＤＩＮ１は、バッファ２１２によって、立ち上がり、立下りのいずれにおいても閾値電圧Ｖｔｈ２で信号レベルが判定され、バッファ２１２から切替スイッチＳＷ１を介して、タイミングＴ１において立ち上がり、タイミングＴ２において立ち下がる選択信号ＤＩＮ２が信号保持部２１４へ出力される。そして、図５（ｄ）に示すように、信号保持部２１４からタイミングＴ１において立ち上がり、タイミングＴ２において立ち下がる出力信号ＤＩＮ３がＣＰＵ４へ出力される。
【００３３】
次に、メモリ情報取得部２２から出力されたメモリ情報が、ＤＩＭＭ３は信号駆動能力が大きい型式「ＤＩＭＭ（１）」であることを示すものであった場合には、選択信号ＤＩＮ２がローレベルであれば受信バッファ切替部２３によって、切替スイッチＳＷ１がバッファ２１１に切り替えられる一方、選択信号ＤＩＮ２がハイレベルであれば受信バッファ切替部２３によって、切替スイッチＳＷ１がバッファ２１３に切り替えられる。
【００３４】
すなわち図７（ａ）に示すように、受信バッファ切替部２３によって、バッファ２１１の出力信号レベルがハイレベル（バッファ２１１＝１）になると切替スイッチＳＷ１がバッファ２１３に切り替えられ、バッファ２１３の出力信号レベルがローレベル（バッファ２１３＝０）になると切替スイッチＳＷ１がバッファ２１１に切り替えられる。
【００３５】
そうすると、図５（ａ）に示すように、切替スイッチＳＷ１によって、出力信号ＤＩＮ１の立ち上がりにおいてはバッファ２１１により閾値電圧Ｖｔｈ１で信号レベルが判定される結果、タイミングＴ１において立ち上がる信号が選択信号ＤＩＮ２として信号保持部２１４へ出力され、出力信号ＤＩＮ１の立ち下がりにおいてはバッファ２１３により閾値電圧Ｖｔｈ３で信号レベルが判定される結果、タイミングＴ２において立ち下がる信号が選択信号ＤＩＮ２として信号保持部２１４へ出力される。信号保持部２１４では、切替スイッチＳＷ１の切り替えタイミングにおいては出力信号ＤＩＮ３の信号レベルが保持され、図５（ｄ）に示すように、信号保持部２１４からタイミングＴ１において立ち上がり、タイミングＴ２において立ち下がる出力信号ＤＩＮ３、すなわちＤＩＭＭ３が型式「ＤＩＭＭ（２）」であった場合と略同じタイミングに調整された出力信号ＤＩＮ３がＣＰＵ４へ出力される。
【００３６】
次に、図６に示すように、メモリ情報取得部２２から出力されたメモリ情報が、ＤＩＭＭ３は信号駆動能力が小さい型式「ＤＩＭＭ（３）」であることを示すものであった場合には、選択信号ＤＩＮ２がローレベルであれば受信バッファ切替部２３によって、切替スイッチＳＷ１がバッファ２１３に切り替えられる一方、選択信号ＤＩＮ２がハイレベルであれば受信バッファ切替部２３によって、切替スイッチＳＷ１がバッファ２１１に切り替えられる。
【００３７】
すなわち図７（ｂ）に示すように、受信バッファ切替部２３によって、バッファ２１１の出力信号レベルがローレベル（バッファ２１１＝０）になると切替スイッチＳＷ１がバッファ２１３に切り替えられ、バッファ２１３の出力信号レベルがハイレベル（バッファ２１３＝１）になると切替スイッチＳＷ１がバッファ２１１に切り替えられる。
【００３８】
そうすると、図５（ｃ）に示すように、切替スイッチＳＷ１によって、出力信号ＤＩＮ１の立ち上がりにおいてはバッファ２１３により閾値電圧Ｖｔｈ３で信号レベルが判定される結果、タイミングＴ１において立ち上がる信号が選択信号ＤＩＮ２として信号保持部２１４へ出力され、出力信号ＤＩＮ１の立ち下がりにおいてはバッファ２１１により閾値電圧Ｖｔｈ１で信号レベルが判定される結果、タイミングＴ２において立ち下がる信号が選択信号ＤＩＮ２として信号保持部２１４へ出力される。信号保持部２１４では、切替スイッチＳＷ１の切り替えタイミングにおいては出力信号ＤＩＮ３の信号レベルが保持され、図５（ｄ）に示すように、信号保持部２１４からタイミングＴ１において立ち上がり、タイミングＴ２において立ち下がる出力信号ＤＩＮ３、すなわちＤＩＭＭ３が型式「ＤＩＭＭ（１）」「ＤＩＭＭ（２）」であった場合と略同じタイミングに調整された出力信号ＤＩＮ３がＣＰＵ４へ出力される。
【００３９】
これにより、受信バッファ切替部２３によって、出力信号ＤＩＮ１の立ち上がりにおける受信部２１の閾値電圧が、メモリ情報取得部２２により取得されたメモリ情報により示されるＤＩＭＭ３の信号駆動能力の大小に応じて増減され、出力信号ＤＩＮ１の立ち下がりにおける受信部２１の閾値電圧が、当該メモリ情報により示されるＤＩＭＭ３の信号駆動能力の大小に応じて減増される。
【００４０】
そして、ＣＰＵ４がＤＩＭＭ３へのアクセスを行うと、ＣＰＵ４から出力された信号、例えばアドレス信号、その他の制御信号である出力信号ＳＯＵＴ１がバッファ２４を介して出力信号ＳＯＵＴ２としてメモリ素子３１へ出力され、出力信号ＳＯＵＴ２に応じてメモリ素子３１から出力された出力信号ＤＩＮ１が受信部２１へ出力される。
【００４１】
さらに、受信部２１によって、上述のように出力信号ＤＩＮ１のタイミング調整が行われてＣＰＵ４へ出力信号ＤＩＮ３として出力されるので、異なる種類のメモリを用いた場合に信号駆動能力の差異による信号タイミングの変化を低減することができ、メモリインターフェース回路２を用いた情報処理装置１におけるメモリアクセスの信頼性を向上させることができる。
【００４２】
なお、ＤＩＭＭ３の信号駆動能力が標準よりも大きい場合及び小さい場合において、出力信号ＤＩＮ１の立ち上がりにおける受信部２１の閾値電圧と、出力信号ＤＩＮ１の立ち下がりにおける受信部２１の閾値電圧とが異なる電圧に設定される例を示したが、出力信号ＤＩＮ１の立ち上がり及び立ち下がりにおける受信部２１の閾値電圧を、メモリ情報取得部２２により取得されたメモリ情報により示される信号駆動能力の増大に応じて減少させ、当該信号駆動能力の減少に応じて増大させ、例えばＤＩＭＭ３の信号駆動能力が標準よりも大きい場合及び小さい場合において出力信号ＤＩＮ１の立ち上がりにおける受信部２１の閾値電圧と、出力信号ＤＩＮ１の立ち下がりにおける受信部２１の閾値電圧とを同じ電圧に設定するようにしてもよい。
【００４３】
この場合、メモリの信号駆動能力が大きく、すなわちメモリの出力信号における立ち上がり立ち下がりが急峻となって信号のパルス幅が縮小する場合に、受信部の閾値電圧が減少されてメモリの出力信号の受信パルス幅が拡大され、メモリの信号駆動能力が小さく、すなわちメモリの出力信号における立ち上がり立ち下がりが緩やかとなって信号のパルス幅が拡大する場合に、受信部の閾値電圧が増大されてメモリの出力信号の受信パルス幅が縮小されるので、異なる種類のメモリを用いた場合に信号駆動能力の差異によるメモリの出力信号におけるパルス幅の変化を低減し、パルス幅に係る信号タイミングの変化を低減することができる。
【００４４】
また、メモリインターフェース回路２は、バッファ２４を備えない構成としてもよい。また、図１においては、説明の容易のため、ＣＰＵ４に入出力される出力信号ＤＩＮ３と出力信号ＳＯＵＴ１、及びＤＩＭＭ３に入出力される出力信号ＤＩＮ１と出力信号ＳＯＵＴ２とが異なる信号ラインを介して送受信される例を示しているが、出力信号ＤＩＮ３と出力信号ＳＯＵＴ１、及び出力信号ＤＩＮ１と出力信号ＳＯＵＴ２は、それぞれ共通する信号ラインを介して送受信される構成であってもよい。
【００４５】
また、メモリインターフェース回路２は、ＣＰＵ４の外部に設けられる例を示したが、例えばＣＰＵ４やＡＳＩＣ等の演算装置内に設けられる構成としてもよい。また、メモリ情報取得部２２は、ＳＰＤ３２にアクセスしてメモリ情報を取得する例を示したが、例えばディップスイッチ等の設定スイッチを用いてユーザがメモリ情報を設定するようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るメモリインターフェース回路を用いた情報処理装置の一例を示すブロック図である。
【図２】図１に示すバッファの閾値電圧の一例を示す表形式の説明図である。
【図３】図１に示すＤＩＭＭの型式と出力電流値との関係の一例を示す表形式の説明図である。
【図４】図１に示すメモリインターフェース回路の動作の一例を示すフローチャートである。
【図５】図１に示す受信部の動作の一例を説明するための信号波形図である。
【図６】図１に示す受信バッファ切替部による切替スイッチの切り替え動作の一例を説明するための表形式の説明図である。
【図７】図１に示す切替スイッチの切り替え状態の遷移を示す状態遷移図である。
【符号の説明】
【００４７】
１  情報処理装置
２  メモリインターフェース回路
３  ＤＩＭＭ
４  ＣＰＵ
２１  受信部
２２  メモリ情報取得部
２３  受信バッファ切替部
２４  バッファ
３１  メモリ素子
３２  ＳＰＤ
２１１，２１２，２１３  バッファ
２１４  信号保持部
ＳＷ１  切替スイッチ
【図１】
2007122250.tif 000003
【図２】
2007122250.tif 000004
【図３】
2007122250.tif 000005
【図４】
2007122250.tif 000006
【図５】
2007122250.tif 000007
【図６】
2007122250.tif 000008
【図７】
2007122250.tif 000009