(57)【要約】【課題】符号復号部と画像メモリ間の画像データのインターフェースや、符号復号部とメモリ制御部間の符号データのインターフェースを制御する制御信号及び制御方法を、圧縮伸張技術にかかわらず、共通化できる画像処理装置を提供する。【解決手段】一画面分の画像データを保存する画像メモリと、該画像メモリから画像データの読み出しを行うメモリ制御部と、画像データを符号化する符号化部を備え、メモリ制御部と符号化部が、一画面分の画像データを転送する転送期間を示す第１の画像データ制御信号と、メモリ制御部が有効な画像データを出力中であることを示す第２の画像データ制御信号と、符号化部が符号データを取得可能であることを示す第３の画像データ制御信号により接続される構成とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
少なくとも一画面分の画像データを保存する画像メモリと、該画像メモリから画像データの読み出しを行うメモリ制御部と、画像データを符号化する符号化部を備える画像処理装置であって、前記メモリ制御部と前記符号化部が、一画面分の画像データを転送する転送期間を示す第１の画像データ制御信号と、前記メモリ制御部が有効な画像データを出力していることを示す第２の画像データ制御信号と、前記符号化部が符号データを取得可能であることを示す第３の画像データ制御信号により接続されることを特徴とする画像処理装置。
【請求項２】
前記画像処理装置には前記符号化部が複数個並列に接続されており、前記メモリ制御部は、各符号化部とデータバスを介して接続可能に設けた、複数の画像インターフェース部及び複数の符号インターフェース部と、スイッチ手段とを備え、前記複数の画像インターフェース部及び前記複数の符号インターフェース部が前記データバスを共有するか、あるいは各符号化部ごとに個別に接続するかを前記スイッチ手段の切り替えにより設定可能に構成したことを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記符号化部は、前記第１の画像データ制御信号に応じて画像データの圧縮動作を開始することを特徴とする請求項１記載の画像処理装置。
【請求項４】
前記画像処理装置は、符号データをＣＰＵバス上のメモリに転送するＤＭＡ制御部を備え、前記ＤＭＡ制御部は、符号データの一画面分の転送期間を示す第１の符号データ制御信号に応じて、符号データを前記メモリへ転送する動作を開始することを特徴とする請求項１記載の画像処理装置。
【請求項５】
前記画像処理装置には前記符号化部が複数個並列に接続されており、各符号化部と前記メモリ制御部がそれぞれ前記第１、第２及び第３の画像データ制御信号により接続され、かつ、各符号化部と前記ＤＭＡ制御部がそれぞれ、前記第１の符号データ制御信号と、前記ＤＭＡ制御部が符号データを取得可能であることを示す第２の符号データ制御信号と、前記符号化部が有効な符号データを出力していることを示す第３の符号データ制御信号とにより接続されることを特徴とする請求項４記載の画像処理装置。
【請求項６】
前記符号化部は、前記第２の符号データ制御信号に応じて、符号データを符号データバスへ出力する動作を開始又は停止することを特徴とする請求項５記載の画像処理装置。
【請求項７】
少なくとも一画面分の画像データを保存する画像メモリと、前記画像メモリへ画像データの書込みを行うメモリ制御部と、符号データを伸張し画像データに復号化する復号化部を備える画像処理装置であって、前記メモリ制御部と前記復号化部が、伸張された一画面分の画像データを転送する転送期間を示す第１の画像データ制御信号と、前記メモリ制御部が画像データを取得可能であることを示す第２の画像データ制御信号と、前記復号化部が有効な画像データを出力していること示す第３の画像データ制御信号により接続されることを特徴とする画像処理装置。
【請求項８】
前記画像処理装置には前記復号化部が複数個並列に接続されており、前記メモリ制御部は、各復号化部とデータバスを介して接続可能に設けた、複数の画像インターフェース部及び複数の符号インターフェース部と、スイッチ手段とを備え、前記複数の画像インターフェース部及び前記複数の符号インターフェース部が前記データバスを共有するか、あるいは各復号化部ごとに個別に接続するかを前記スイッチ手段の切り替えにより設定可能に構成したことを特徴とする請求項７記載の画像処理装置。
【請求項９】
前記メモリ制御部は、前記第１の画像データ制御信号に応じて画像データを前記画像メモリへ書込む動作を開始することを特徴とする請求項７記載の画像処理装置。
【請求項１０】
前記復号化部は、符号データの一画面分の転送期間を示す第１の符号データ制御信号に応じて、符号データを伸張し画像データに復号化する伸張動作を開始することを特徴とする請求項７記載の画像処理装置。
【請求項１１】
前記画像処理装置には前記復号化部が複数個並列に接続されており、前記画像処理装置は、符号データをＣＰＵバス上のメモリから受信するＤＭＡ制御部を備え、各復号化部と前記メモリ制御部がそれぞれ前記第１、第２及び第３の画像データ制御信号により接続され、かつ、各復号化部と前記ＤＭＡ制御部がそれぞれ、前記第１の符号データ制御信号と、前記ＤＭＡ制御部が有効な符号データを出力していることを示す第２の符号データ制御信号と、前記復号化部が符号データを取得可能であることを示す第３の符号データ制御信号とにより接続されることを特徴とする請求項１０記載の画像処理装置。
【請求項１２】
前記復号化部は、前記第２の画像データ制御信号に応じて、画像データを画像データバスへ出力する動作を開始又は停止することを特徴とする請求項７記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に係り、特に、圧縮伸張技術に限定されない、符号復号化部とメモリ制御部間の画像データ、符号データの入出力インターフェース制御機能を有する画像処理装置に関するものである。
【背景技術】
【０００２】
従来のＪＰＥＧでは８画素ｘ８画素のブロック単位で画像データの圧縮伸張を行っていたが、最近規格化されたＪＰＥＧ２０００では、処理単位であるブロック（タイルともいう）のサイズは、水平方向及び垂直方向のサイズが８の整数倍である数種類のサイズが規定されている。また、処理する画面のサイズは、必ずしも基本のブロックサイズの整数倍でなくとも、８の整数倍であれば任意のサイズでよい。ＪＰＥＧ２０００による圧縮伸張技術によれば、従来のＪＰＥＧの２倍程度の圧縮性能を実現し、画質や解像度の階層化というデータ取り扱いの自由度も向上しており、今後の符号復号化方式のひとつとして期待されている。
【０００３】
また、ＮＴＳＣ等のテレビ信号のようにラスタースキャンされる画像データを入力し、その画像を圧縮したり、圧縮された画像データを伸張し、ラスタースキャンの画像として出力する画像処理装置では、画像データを圧縮するための画像入力および伸張された画像出力はラスタースキャンが用いられる。しかし、上記したＪＰＥＧ２０００による圧縮伸張技術のように、ブロック単位で行われることもある。例えば、圧縮伸張技術がＪＰＥＧの場合は８画素×８画素のブロック単位であり、ＪＰＥＧ２０００の場合は、例えば１２８画素×１２８画素のブロック（タイル）単位で画像圧縮や伸張が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
画像処理装置を、画像データの圧縮伸張を行うＬＳＩ（以下、符号復号ＬＳＩという）と、ビデオ入出力からフレームバッファのリードライトおよび符号データの入出力を行うＬＳＩ（以下、メモリ制御ＬＳＩという）とで構成する場合に、メモリ制御ＬＳＩと符号復号ＬＳＩとの間で、特に、画像データ、符号データをインターフェースする制御信号および制御方法を、圧縮伸張技術にかかわらず共通化できれば、ＪＰＥＧ、ＪＰＥＧ２０００、或いはその他の技術を使用しても、大きな設計変更をせずにメモリ制御ＬＳＩの開発を進めることが可能であり、開発期間を短縮することができる。
【０００５】
また、監視カメラのようなアプリケーションに使用する場合、ラスタースキャンされる画像の入力出力が複数個必要とされる。例えば、ラスタースキャンされる画像のサイズが７２０画素×４８０画素のサイズであり、ＹＣｂＣｒ４：２：２、コンポーネント（色成分）当たり１画素８ビットの画像データの場合、１フレーム当たり６７５Ｋバイトのデータサイズとなる。
【０００６】
この画像の入出力が４チャネル必要とされる場合、メモリ制御ＬＳＩを４個使用するのではなく、メモリ制御ＬＳＩを画像入出力４チャネルとし、ＳＤＲＡＭ等の６４Mビットの大容量メモリを使用すれば、６７５Ｋバイト×８ビット×８フレーム＝４３．２Ｍビットであるので、各チャネル当たり２面のフレームバッファを扱うことができ、１個のメモリ制御ＬＳＩで４チャネルの画像入出力を制御することによりフレームバッファ用メモリの個数を抑えることができ、使用ＬＳＩの個数を抑えることが可能となる。
【０００７】
この場合、４個の符号復号ＬＳＩを１個のメモリ制御ＬＳＩで駆動することになり、メモリ制御ＬＳＩと符号復号ＬＳＩ間の画像データおよび符号データのバスおよび制御信号は４チャネル分必要となるが、符号データバスは圧縮率が１／１０であるとすると、画像バスに対し１／１０のトラフィックで済んでしまう。したがって、この構成では符号データバスを共通化すれば、メモリ制御ＬＳＩの信号端子数を少なくすることができ、メモリ制御ＬＳＩのコスト低減に有用である。
【０００８】
さらに、ＮＴＳＣ等のテレビ信号をリアルタイム（３０フレーム／秒）の画像の圧縮伸張が可能な符号復号ＬＳＩの場合、ＨＤサイズ（横１９２０画素、縦１０８０画素）の画像をリアルタイムで圧縮伸張するためには、８個の符号復号ＬＳＩをフレーム単位で振り分けて各々圧縮伸張を行わせる必要がある。この場合においても、メモリ制御ＬＳＩが複数の符号復号ＬＳＩを駆動することができ、データの転送速度を損なわずに、また、入出力に必要となる信号線の総数を少なくすることができる符号データバスのインターフェースを持っていれば装置のコスト削減に効果的である。
【０００９】
本発明は、上記の点に鑑みてなされたものであり、符号復号ＬＳＩと画像メモリ間の画像データのインターフェースや、符号復号ＬＳＩとメモリ制御ＬＳＩ間の符号データのインターフェースを制御する制御信号及び制御方法を、圧縮伸張技術にかかわらず、共通化できる画像処理装置を提供することを目的とする。
【００１０】
本発明の他の目的は、画像データと符号データのインターフェースを制御する制御信号及び制御方法を共通化することでメモリ制御ＬＳＩの設計開発期間を短縮できる画像処理装置を提供することである。
【００１１】
本発明のさらに他の目的は、大容量の画像メモリに対し複数の符号復号ＬＳＩを設ける場合にも、メモリ制御ＬＳＩが各符号復号ＬＳＩの性能を損なわずに駆動できる画像処理装置を提供することである。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、請求項１に記載された発明は、少なくとも一画面分の画像データを保存する画像メモリと、該画像メモリから画像データの読み出しを行うメモリ制御部と、画像データを符号化する符号化部を備える画像処理装置であって、前記メモリ制御部と前記符号化部が、一画面分の画像データを転送する転送期間を示す第１の画像データ制御信号と、前記メモリ制御部が有効な画像データを出力していることを示す第２の画像データ制御信号と、前記符号化部が符号データを取得可能であることを示す第３の画像データ制御信号により接続されることを特徴とする。
【００１３】
請求項２に記載された発明は、請求項１に記載の画像処理装置に前記符号化部が複数個並列に接続されており、前記メモリ制御部が、各符号化部とデータバスを介して接続可能に設けた、複数の画像インターフェース部及び複数の符号インターフェース部と、スイッチ手段とを備え、前記複数の画像インターフェース部及び前記複数の符号インターフェース部が前記データバスを共有するか、あるいは各符号化部ごとに個別に接続するかを前記スイッチ手段の切り替えにより設定可能に構成したことを特徴とする。
【００１４】
請求項３に記載された発明は、請求項１に記載の画像処理装置において、前記符号化部が、前記第１の画像データ制御信号に応じて画像データの圧縮動作を開始することを特徴とする。
【００１５】
請求項４に記載された発明は、請求項１に記載の画像処理装置が、符号データをＣＰＵバス上のメモリに転送するＤＭＡ制御部を備え、前記ＤＭＡ制御部が、符号データの一画面分の転送期間を示す第１の符号データ制御信号に応じて、符号データを前記メモリへ転送する動作を開始することを特徴とする。
【００１６】
請求項５に記載された発明は、請求項４に記載の画像処理装置に前記符号化部が複数個並列に接続されており、各符号化部と前記メモリ制御部がそれぞれ前記第１、第２及び第３の画像データ制御信号により接続され、かつ、各符号化部と前記ＤＭＡ制御部がそれぞれ、前記第１の符号データ制御信号と、前記ＤＭＡ制御部が符号データを取得可能であることを示す第２の符号データ制御信号と、前記符号化部が有効な符号データを出力していることを示す第３の符号データ制御信号とにより接続されることを特徴とする。
【００１７】
請求項６に記載された発明は、請求項５に記載の画像処理装置において、前記符号化部が、前記第２の符号データ制御信号に応じて、符号データを符号データバスへ出力する動作を開始又は停止することを特徴とする。
【００１８】
また、上記の課題を解決するため、請求項７に記載された発明は、少なくとも一画面分の画像データを保存する画像メモリと、前記画像メモリへ画像データの書込みを行うメモリ制御部と、符号データを伸張し画像データに復号化する復号化部を備える画像処理装置であって、前記メモリ制御部と前記復号化部が、伸張された一画面分の画像データを転送する転送期間を示す第１の画像データ制御信号と、前記メモリ制御部が画像データを取得可能であることを示す第２の画像データ制御信号と、前記復号化部が有効な画像データを出力していること示す第３の画像データ制御信号により接続されることを特徴とする。
【００１９】
請求項８に記載された発明は、請求項７に記載の画像処理装置に前記復号化部が複数個並列に接続されており、前記メモリ制御部が、各復号化部とデータバスを介して接続可能に設けた、複数の画像インターフェース部及び複数の符号インターフェース部と、スイッチ手段とを備え、前記複数の画像インターフェース部及び前記複数の符号インターフェース部が前記データバスを共有するか、あるいは各復号化部ごとに個別に接続するかを前記スイッチ手段の切り替えにより設定可能に構成したことを特徴とする。
【００２０】
請求項９に記載された発明は、請求項７に記載の画像処理装置において、前記メモリ制御部が、前記第１の画像データ制御信号に応じて画像データを前記画像メモリへ書込む動作を開始することを特徴とする。
【００２１】
請求項１０に記載された発明は、請求項７に記載の画像処理装置において、前記復号化部が、符号データの一画面分の転送期間を示す第１の符号データ制御信号に応じて、符号データを伸張し画像データに復号化する伸張動作を開始することを特徴とする。
【００２２】
請求項１１に記載された発明は、請求項１０に記載の画像処理装置に前記復号化部が複数個並列に接続されており、前記画像処理装置が、符号データをＣＰＵバス上のメモリから受信するＤＭＡ制御部を備え、各復号化部と前記メモリ制御部がそれぞれ前記第１、第２及び第３の画像データ制御信号により接続され、かつ、各復号化部と前記ＤＭＡ制御部がそれぞれ、前記第１の符号データ制御信号と、前記ＤＭＡ制御部が有効な符号データを出力していることを示す第２の符号データ制御信号と、前記復号化部が符号データを取得可能であることを示す第３の符号データ制御信号とにより接続されることを特徴とする。
【００２３】
請求項１２に記載された発明は、請求項７記載の画像処理装置において、前記復号化部が、前記第２の画像データ制御信号に応じて、画像データを画像データバスへ出力する動作を開始又は停止することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、メモリ制御ＬＳＩの画像インターフェース部と符号インターフェース部は、同一のモジュールであり、モード信号の切り替えによりその制御が変わるだけである。また、符号復号ＬＳＩの画像インターフェース部と符号インターフェース部も、メモリ制御ＬＳＩのものと同一のモジュールを利用できる。したがって、画像処理装置を構成するにあたって、これらのインターフェース部の制御は、圧縮伸張技術がＪＰＥＧ、ＪＰＥＧ２０００、またはそれ以外の技術であっても良いため、設計開発期間の短縮を図ることができる。
【００２５】
本発明によれば、画像データバスは各符号復号ＬＳＩにそれぞれ独立して設けてもよいし、共通の画像データバスにして、符号データバスと同じ制御方法で対応できるよう構成してもよい。例えば、ラスタースキャンでフレームバッファに対する一画面分の画像データの書込みまたは読出しに必要な期間よりも、符号復号ＬＳＩが一画面分の画像を圧縮または伸張する期間が十分に短かければ、符号バスの制御と同様な制御方法を選択でき、画像データバスを共通化することができる。これにより、メモリ制御ＬＳＩに必要な信号線の数を削減できるため、ＬＳＩのコスト削減、メモリ制御ＬＳＩや符号復号ＬＳＩを載せる基板のコスト削減、基板サイズの縮小化のために有用である。
【００２６】
また、これらのモジュール化された画像および符号データのインターフェース部は、符号復号ＬＳＩとメモリ制御ＬＳＩを一つのＬＳＩ上にレイアウトする場合にも、利用することができるので、画像処理装置全体の開発期間の短縮に極めて有用である。
【発明を実施するための最良の形態】
【００２７】
まず、本発明の実施の形態を説明する前に、本発明の画像処理装置の構成及び特徴をより明確にするため、一般的な画像圧縮伸張機能を有する画像処理装置について図１乃至図５を参照しながら説明する。
【００２８】
図１は、一般的な圧縮伸張機能を有する画像処理装置の動作を示す。図５（Ａ）は、フレームバッファに対する画像データの入出力をラスタースキャンで行う場合、図５（Ｂ）はブロック単位でスキャンする場合を示す。
【００２９】
図１において、点線はラスタースキャンされる画像データを圧縮する際のデータのパスを示す。点線の矢印１−１は、ビデオ制御回路１０から送られたラスタースキャンの画像データをフレームバッファ制御回路１４がフレームバッファ１２へ書込むときのデータパスであり、フレームバッファ１２上には図５（Ａ）に示した順で画像データが書込まれる。点線の矢印１−２と１−３は、フレームバッファ１２上の画像データをＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）制御部１５がブロック単位で読み出し、符号復号回路１６へ転送するＤＭＡのデータパスを示す。図５（Ｂ）に示した順で画像データはブロック単位で読み出される。点線の矢印１−４と１−５は、符号復号回路１６で圧縮された符号データを記憶装置１３（画像メモリ）へ転送するＤＭＡのデータパスを示す。図１の構成ではＣＰＵ１１のデータバスに負荷がかかる。
【００３０】
ＣＰＵ１１のデータバスにかかる負荷を軽減する目的で、通常、図２の構成が使われる。図２の構成では、フレームバッファ制御回路１４ＡにＤＭＡ制御部の機能を持たせ、フレームバッファ制御装置１４Ａと符号復号回路１６間を専用バスで接続することにより、ＣＰＵ１１のデータバスの負荷を減らすことができる。
【００３１】
すなわち、図２において、点線の矢印２−１は、ビデオ制御回路１０から送られたラスタースキャンの画像データをフレームバッファ制御回路１４Ａがフレームバッファ１２上に書込むときのデータパスを示す。点線の矢印２−２は、フレームバッファ１２上の画像データをフレームバッファ制御回路１４Ａがブロック単位で読み出し、符号復号回路１６へ転送するＤＭＡのデータパスを示す。点線の矢印２−３は、符号復号回路１６で圧縮された符号データをフレームバッファ制御回路１４Ａが記憶装置１３（画像メモリ）へ転送するＤＭＡのデータパスを示す。実線の矢印２−４で示したように、ＣＰＵ１１のデータバスではフレームバッファ制御回路１４Ａ（又は符号復号回路１６）と記憶装置１３間の符号データの授受だけが行われるため、図２の構成では負荷が軽減される。
【００３２】
図２に示した装置構成において、ビデオ制御回路１０とフレームバッファ制御回路１４Ａを１個のＬＳＩ（メモリ制御ＬＳＩという）で、符号復号回路１６を１個のＬＳＩ（符号復号ＬＳＩという）で構成した場合の従来の画像処理装置について説明する。
【００３３】
図３は、上記した画像処理装置の圧縮動作時における入出力信号を示し、図４は、同一の画像処理装置の伸張動作時における入出力信号を示す。
【００３４】
図３、図４に示したように、この従来の画像処理装置は、メモリ制御ＬＳＩ１２０と、符号復号ＬＳＩ１３０と、画像メモリ４０とから構成される。メモリ制御ＬＳＩ１２０は、ビデオ制御回路２１と、メモリ制御回路２２と、ラスターリード／ライト回路２３と、ブロックリード／ライト回路２４と、バッファ回路（ＦＩＦＯ−Ａ１）２５と、ＤＭＡ制御回路２６と、ＣＰＵインターフェース回路２７と、バッファ回路（ＦＩＦＯ−Ａ２）２８を備える。メモリ制御ＬＳＩ１２０の構成は、図３及び図４共に共通である。図３に示した構成で、符号復号ＬＳＩ１３０は、バッファ回路（ＦＩＦＯ−Ｂ１）３１と、バッファ回路（ＦＩＦＯ−Ｂ２）３２と、圧縮回路３３を備える。また、図４に示した構成で、符号復号ＬＳＩ１３０は、バッファ回路（ＦＩＦＯ−Ｂ１）３１と、バッファ回路（ＦＩＦＯ−Ｂ２）３２と、伸張回路３４を備える。
【００３５】
図３に示した圧縮動作時には、メモリ制御ＬＳＩ側のバッファ回路２５に格納された画像データが、画像データバスＩＭＤを介して符号復号ＬＳＩ側のバッファ回路３１に送出される。圧縮回路３３で生成された符号データは、バッファ回路３２にいったん格納される。この符号データが、符号データバスＣＯＤを介してメモリ制御ＬＳＩ側のバッファ回路２８に送出される。
逆に、図４に示した伸張動作時には、メモリ制御ＬＳＩ側のバッファ回路２８に格納されたコードデータが、コードデータバスＣＯＤを介して符号復号ＬＳＩ側のバッファ回路３２に送出される。伸張回路３４で生成された画像データは、バッファ回路３１にいったん格納される。このバッファ回路３１に格納された画像データが、画像データバスＩＭＤを介してメモリ制御ＬＳＩ側のバッファ回路２５に送出される。
【００３６】
この従来の画像処理装置では、メモリ制御ＬＳＩ１２０と符号復号ＬＳＩ１３０が、制御信号ＳＴＡＲＴ、制御信号ＥＮＤによって接続されている。メモリ制御ＬＳＩ側のバッファ回路２５と符号復号ＬＳＩ側のバッファ回路３１が、画像データ制御信号ＩＲＤＹ＿、画像データ制御信号ＩＷＥ＿（又は画像データ制御信号ＩＲＥ＿）によって接続されている。また、メモリ制御ＬＳＩ側のバッファ回路２８と符号復号ＬＳＩ側のバッファ回路３２が、符号データ制御信号ＣＲＤＹ＿、符号データ制御信号ＣＲＥ＿（又は符号データ制御信号ＣＷＥ＿）によって接続されている。
【００３７】
図３のＩＷＥ＿と図４のＩＲＥ＿は共通の信号で良い。また、図３のＣＲＥ＿と図４のＣＷＥ＿も共通の信号で良い。この従来の画像処理装置では、例えば、符号復号ＬＳＩ１３０がＪＰＥＧの場合、画像データ制御信号ＩＲＤＹ＿がアサートされれば、メモリ制御ＬＳＩ１２０は、これに応じて、１ブロック分の6４画素分の画像データをバッファ回路３１へ書込む動作を開始するべく、画像データ制御信号ＩＷＥ＿をアサートする。すなわち、この従来の制御方法では、画像データ制御信号（又は符号データ制御信号）を個別に制御する仕様を利用していた。
【００３８】
制御信号を制御する方法については、圧縮動作時と伸張動作時は基本的に同じである。圧縮または伸張をスタートする場合、ＳＴＡＲＴ信号をアサートする。圧縮か伸張かの動作はあらかじめ、メモリ制御ＬＳＩ及び符号復号ＬＳＩの両方に設定してあるものとする。ここでは、図３を参照しながら、圧縮動作時の制御方法について詳述し、伸張動作時の制御方法については省略する。
符号復号ＬＳＩ１３０は、画像データを取り込む用意ができると画像データ制御信号ＩＲＤＹ＿をアサートする。この画像データ制御信号ＩＲＤＹ＿のアサートを確認すると、メモリ制御ＬＳＩ１２０は、あらかじめ決められた回数だけ符号データ制御信号ＩＷＥ＿をアサートし、画像データバスＩＭＤに画像データを送出する。一画面分の画像データを全て符号復号ＬＳＩ側に転送するまで、画像データ制御信号ＩＲＤＹ＿及びＩＷＥ＿の制御を繰り返す。
【００３９】
符号復号ＬＳＩ１３０は、圧縮動作を実施して符号データを生成すると、符号データ制御信号ＣＲＤＹ＿をアサートする。このＣＲＤＹ＿のアサートを確認すると、メモリ制御ＬＳＩ１２０は、あらかじめ決められた回数だけ符号データ制御信号ＣＲＥ＿をアサートし、符号復号ＬＳＩ側から符号データバスＣＯＤに送出された符号データを取り込む。この符号データ制御信号ＣＲＤＹ＿及びＣＲＥ＿の制御は、符号復号ＬＳＩ１３０が全ての符号データを出力し終わったことを示す制御信号ＥＮＤがアサートされるまで繰り返される。
【００４０】
上述のように、従来の画像処理装置の場合、圧縮伸張技術が異なる符号復号ＬＳＩに対し、メモリ制御ＬＳＩをそれぞれ別々に設計、開発を行う必要があった。例えば、ＪＰＥＧ、ＪＰＥＧ２０００、或いはその他の技術を使用した符号復号ＬＳＩに適用するために、それぞれ別個のメモリ制御ＬＳＩを開発した場合、開発に要するコストや開発期間が膨大となる。この問題を解消するために、符号復号ＬＳＩとメモリ制御ＬＳＩ間の画像データ、符号データのインターフェースを制御する制御信号や制御方法を、圧縮伸張技術にかかわらず、共通化できるようにしたのが、本発明に係る画像処理装置である。
【００４１】
次に、本発明の実施の形態について、図６乃至図１１を参照しながら説明する。
【００４２】
図６に、本発明の一実施例に係る画像処理装置の画像圧縮時におけるメモリ制御部と符号復号部間の画像データ制御信号、符号データ制御信号を示す。図７に、本発明の一実施例に係る画像処理装置の画像伸張時におけるメモリ制御部と符号復号部間の画像データ制御信号、符号データ制御信号を示す。
【００４３】
図６及び図７に示した実施例は、メモリ制御ＬＳＩを１個と、符号復号ＬＳＩを２個とから構成した画像処理装置の例である。図６の矢印は圧縮時のデータ方向を示す。図７の矢印は伸張時のデータ方向を示す。符号復号ＬＳＩとメモリ制御ＬＳＩをインターフェースする信号のうち、画像データ制御信号ＩＭ＿ＦＲＭ１＿、ＩＭ＿ＦＲＭ２＿、画像データ信号ＩＭＤ１、ＩＭＤ２、符号データ信号ＣＯＤは、双方向の信号である。
【００４４】
この実施例の画像処理装置が、図３及び図４の従来例と異なるのは、メモリ制御ＬＳＩ２０が画像インターフェース部５５と、符号インターフェース部５６と、スイッチＳＷ１及びＳＷ２を備える点、及び符号復号ＬＳＩ３０が、画像インターフェース部３５と、符号インターフェース部３６を備える点である。他の構成は、図３及び図４の対応する回路と同一である。また、メモリ制御ＬＳＩ側の画像インターフェース部５５と符号復号ＬＳＩ側の画像インターフェース部３５とは、画像データ制御信号ＩＭ＿ＦＲＭ＊＿、ＩＭ＿ＭＲＤＹ＊＿、ＩＭ＿ＣＲＤＹ＊＿により接続されている。さらに、メモリ制御ＬＳＩ側の符号インターフェース部５６と符号復号ＬＳＩ側の符号インターフェース部３６とは、符号データ制御信号ＣＯ＿ＦＲＭ＊＿、ＣＯ＿ＭＲＤＹ＊＿、ＣＯ＿ＣＲＤＹ＊＿により接続されている。
【００４５】
ここで、各制御信号に付されている＊は、複数の符号復号ＬＳＩのうちどのＬＳＩであるかを識別するための番号である。図６及び図７の実施例の場合、＊＝１、２である。
【００４６】
図８は、画像圧縮時における、図６のメモリ制御部と符号復号部の画像データの制御方法を説明するためのタイミング図を示す。
Ｔ１のタイミングでは、図５（Ａ）のようにラスターリード／ライト回路２３によりフレームバッファ（図６の画像メモリ４０）に描画された一画面分の画像データを、ブロックリード／ライト回路２４が図５（Ｂ）のようにブロック単位で読み出してバッファ回路２５に書込み、バッファ回路２５に画像データが格納されていると仮定する。Ｔ１のタイミングで、バッファ回路２５に画像データが格納されていると、メモリ制御ＬＳＩは、画像データ制御信号ＩＭ＿ＦＲＭ＊＿をアサートする。
【００４７】
ここで、画像データ制御信号ＩＭ＿ＦＲＭ＊＿は、データを出力する側がアサ―トする。圧縮動作の場合は、メモリ制御ＬＳＩがこの制御信号をアサートする。この画像データ制御信号ＩＭ＿ＦＲＭ＊＿のアサートは、画像データ出力の用意ができたことを符号復号ＬＳＩに通知するとともに、符号復号ＬＳＩによる圧縮動作の開始を促す。
【００４８】
Ｔ２のタイミングでは、符号復号ＬＳＩは、１サイクルの期間、画像データ制御信号ＩＭ＿ＣＲＤＹ＊＿をアサートすることにより、メモリ制御ＬＳＩに対し画像データを画像データバスＩＭＤ上に送出可能であることを許可する。また、画像データ制御信号ＩＭ＿ＦＲＭ＊＿がメモリ制御ＬＳＩによってアサ―トされたことは、圧縮動作の開始を意味するから、符号復号ＬＳＩは、仮にその内部設定が伸張動作モードとなっていれば、メモリ制御ＬＳＩの動作意図と異なることが判定できるため、その場合は、Ｔ２で画像データ制御信号ＩＭ＿ＣＲＤＹ＊＿をアサートすることがない。これにより、両者の動作設定が異なっている場合、お互いが画像データバスＩＭＤに画像データを送出してデータが衝突することを回避できる。
【００４９】
また、もし、符号復号ＬＳＩが、Ｔ２の時点で、それ以前にメモリ制御ＬＳＩから転送された一画面分の画像データの圧縮動作を実行中であれば、画像データ制御信号ＩＭ＿ＣＲＤＹ＊＿をアサートしない。実行中の圧縮動作が終了し、次の一画面分の圧縮動作を開始できる状態になればアサートすれば良い。このことは、メモリ制御ＬＳＩから見れば、符号復号ＬＳＩが圧縮動作を実行中か否かにかかわらず、また自身のＤＭＡ制御が実行している符号データのＣＰＵバスへの転送状態にかかわらず、画像データの転送を開始することができる。
【００５０】
Ｔ３のタイミングでは、符号復号ＬＳＩから画像データバスＩＭＤへの画像データの送出を許可されたため、メモリ制御ＬＳＩは、画像データの送出を開始する。このサイクルは、メモリ制御ＬＳＩが完全に画像データを送出するための準備のためのサイクルである。メモリ制御ＬＳＩの画像データが確定するまでの時間がサイクルに対して、十分早い場合はこのサイクルは必要ない。
【００５１】
Ｔ４のタイミングでは、メモリ制御ＬＳＩは、画像データをドライブすると共に、画像データが送出されていることを示す画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿をアサートする。符号復号ＬＳＩは、画像データを受け取ることが出きる場合は画像データ制御信号ＩＭ＿ＣＲＤＹ＊＿をアサートする。画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿及びＩＭ＿ＣＲＤＹ＊＿が共にアサートされている場合、メモリ制御ＬＳＩは、画像データを符号復号ＬＳＩが取得可能であると判断し、このサイクル以降に次の画像データを送出することを許可されたことになる。
【００５２】
Ｔ５のタイミングでは、メモリ制御ＬＳＩは、新たな画像データを転送する準備ができていない場合、画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿をネゲートする。この場合、符号復号ＬＳＩは画像データを受け取ることが可能であるにもかかわらず、メモリ制御ＬＳＩが画像データを準備できていないと判断する。
【００５３】
Ｔ６のタイミングは、Ｔ５と逆で、メモリ制御ＬＳＩは画像データを転送しているが、符号復号ＬＳＩは受け取る準備が出来てないことを示す。
【００５４】
Ｔ７のタイミングでは、メモリ制御ＬＳＩは、最後の画像データの転送が終了すれば、このサイクル以降で画像データ制御信号ＩＭ＿ＭＲＤＹ＊＿をネゲートする。同様に、画像データ制御信号ＩＭ＿ＦＲＭ＊＿をネゲートする。
【００５５】
Ｔ８のタイミングでは、画像データ制御信号ＩＭ＿ＦＲＭ＊＿がネゲートされたので、符号復号ＬＳＩは一画面分の画像データが転送されたと判断する。
【００５６】
次に、符号データの制御方向について、図９、図１０を参照しながら説明する。
【００５７】
図９は、画像圧縮時における、図６のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。図１０は、画像圧縮時における、図６のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。
【００５８】
図９のタイミング図は、図８と基本的には同じ動作であり、画像データバスＩＭＤが符号データバスＣＯＤに、各画像データ制御信号が対応する符号データ制御信号（ＣＯ＿ＦＲＭ１＿、ＣＯ＿ＭＲＤＹ１＿、ＣＯ＿ＣＲＤＹ１＿）に、各制御信号を制御する制御部がメモリ制御ＬＳＩから符号復号ＬＳＩに変更されるだけである。
【００５９】
また、図８のＴ１、Ｔ２、Ｔ７、Ｔ８と対応する図９のＴ１、Ｔ２、Ｔ７、Ｔ８の各タイミングにおける制御の方法は、上記したものと同一である。
【００６０】
Ｔ４のタイミングにおいて、符号データ制御信号ＣＯ＿ＭＲＤＹ１＿のネゲートは、図８と異なり、メモリ制御ＬＳＩが符号データを受け取ることが出来ないことを符号復号ＬＳＩに通知する。同時に、符号復号ＬＳＩに対し符号データバスＣＯＤにデータを送出することを禁止することも通知する。この理由については、図１０で後述する。
Ｔ３のタイミングにおいて、前のサイクルが符号データ制御信号ＣＯ＿ＭＲＤＹ１＿のネゲートであった場合、符号復号ＬＳＩは符号データバスＣＯＤに符号データを送出することを禁止されていたため、このサイクルで符号データの送出を開始する。図８のＴ３と同様に、データ確定するまでの時間がサイクルに対し十分早い場合はこのサイクルは必要ない。
【００６１】
図１０のタイミング図は、図６の実施例のように２個の符号復号ＬＳＩに接続される符号データバスＣＯＤが共通である場合の制御方法である。すなわち、図１０では、同時に２個の符号復号ＬＳＩが符号データを符号データバスＣＯＤに転送している様子を示している。上側の符号復号ＬＳＩ−１の符号データ制御信号ＣＯ＿ＭＲＤＹ１＿のネゲート期間に、下側の符号復号ＬＳＩ−２のＣＯ＿ＭＲＤＹ２＿をアサートすることにより、２個の符号復号ＬＳＩが符号データを同時に符号データバスＣＯＤに送出することを防止している。
【００６２】
図１１は、画像伸張時における、図７のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。
【００６３】
符号動作の開始や、一画面分の符号データを符号復号ＬＳＩ３０へ送信し終了したことを符号復号ＬＳＩ３０へ通知する制御は、符号データ制御信号ＣＯ＿ＦＲＭ１＿、符号データ制御信号ＣＯ＿ＦＲＭ２＿を用いて行い、図８乃至図１０で説明してきたものと同様である。
【００６４】
圧縮動作時の符号データの制御は、図６に示すように符号データを送出する符号復号ＬＳＩ３０が２個であるため、符号データバスＣＯＤ上でデータが衝突するのを防止するため、どのＬＳＩもデータを送出しない期間、すなわち図１０のＴ３の期間が必要であった。
【００６５】
しかし伸張動作時は、符号データを送出するのはメモリ制御ＬＳＩ２０のみである。したがって図１０のＴ３の期間は必要ない。また、メモリ制御ＬＳＩは、データバス上にデータを常にドライブするため、図１０のＴ４の期間のように、データ送出をしていない状態からデータ送出を開始するために時間がかかるための準備期間を設けなくとも良い。したがって、符号動作時は、図１１のような動作で良い。
【００６６】
図１１において、Ｔ１は、符号復号ＬＳＩ−１（上側の符号復号ＬＳＩ）へ符号データ（Ｄ１０〜Ｄ１６）を転送している期間を示し、Ｔ２は、符号復号ＬＳＩ−２（下側の符号復号ＬＳＩ）へ符号データ（Ｄ２０〜Ｄ２７）を転送している期間を示す。
【００６７】
以上に説明してきたように、上記の実施例における画像インターフェース部と符号インターフェース部の制御方法は、データバスを共有するか否かの違いでしかない。したがって、図６及び図７に示したように、データバスの共有か、符号復号ＬＳＩ毎に個別にするかをスイッチＳＷ１、ＳＷ２で切りかえるようにすれば、画像インターフェース部と符号インターフェース部を一つのモジュールとして構築することができる。図６及び図７の画像インターフェース部５５、５７と符号インターフェース部５６、５８に入力されるモード信号（ｍｏｄｅ）がその選択信号である。図６及び図７の例では、画像インターフェース部５５、５７はデータバスが非共有、符号インターフェース部５６、５８はデータバスが共有であることを示している。また、符号復号ＬＳＩにおける画像インターフェース部と符号インターフェース部もメモリ制御ＬＳＩのものと同じモジュールで実現できる。
【００６８】
図６の画像インターフェース部５５に入力されるモード信号はＬｏｗに設定されている。すなわち、スイッチＳＷ１をオフにする。この設定は、画像インターフェース部５５に図８の制御を行わせるためである。また、図６の符号インターフェース部５６に入力されるモード信号はＨｉｇｈに設定されている。すなわち、スイッチＳＷ２をオンにする。この設定は、符号インターフェース部５６に、図９又は図１０の制御を行わせるためである。
【００６９】
図７の画像インターフェース部５７および符号インターフェース部５８は、共にＬｏｗに設定されている。すなわち、スイッチＳＷ１及びＳＷ２を共にオフとする。この設定は、図１１又は図８の制御を行わせるためである。
【００７０】
図６及び図７のブロックリード／ライト回路２４は、図５（Ｂ）に示したブロックのサイズ（ｍ、ｎ）の設定を変更可能である。ＪＰＥＧの場合は、ｍ＝８、ｎ＝８が設定される。ＪＰＥＧ２０００の場合は、８画素の単位で自由に設定可能な構成である。
【図面の簡単な説明】
【００７１】
【図１】一般的な画像圧縮伸張機能を有する画像処理装置の動作を説明するための図である。
【図２】図１の構成でフレームバッファ制御回路にＤＭＡ機能をもたせた場合の画像処理装置の動作を説明するための図である。
【図３】メモリ制御部と符号復号部から構成される従来の画像処理装置の画像圧縮動作時の入出力信号を示すブロック図である。
【図４】メモリ制御部と符号復号部から構成される従来の画像処理装置の画像伸張動作時の入出力信号を示すブロック図である。
【図５】フレームバッファに対する画像データの入出力をラスタースキャンで行う場合とブロック単位でスキャンする場合を示す説明図である。
【図６】本発明の一実施例に係る画像処理装置の画像圧縮時におけるメモリ制御部と符号復号部間の画像データ制御信号、符号データ制御信号を示す図である。
【図７】本発明の一実施例に係る画像処理装置の画像伸張時におけるメモリ制御部と符号復号部間の画像データ制御信号、符号データ制御信号を示す図である。
【図８】画像圧縮時における、図６のメモリ制御部と符号復号部の画像データの制御方法を説明するためのタイミング図である。
【図９】画像圧縮時における、図６のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。
【図１０】画像圧縮時における、図６のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。
【図１１】画像伸張時における、図７のメモリ制御部と符号復号部の符号データの制御方法を説明するためのタイミング図である。
【符号の説明】
【００７２】
１０  ビデオ制御回路
１１  ＣＰＵ
１２  フレームバッファ
１３  記憶装置
１４  フレームバッファ制御回路
１５  ＤＭＡ制御部
１６  符号復号回路
２０  メモリ制御ＬＳＩ
２２  メモリ制御回路
２６  ＤＭＡ制御回路
３０  符号復号ＬＳＩ
３５  画像インターフェース部（符号復号部側）
３６  符号インターフェース部（符号復号部側）
３７  画像インターフェース部（符号復号部側）
３８  符号インターフェース部（符号復号部側）
４０  画像メモリ
５５  画像インターフェース部（メモリ制御部側）
５６  符号インターフェース部（メモリ制御部側）
５７  画像インターフェース部（メモリ制御部側）
５８  符号インターフェース部（メモリ制御部側）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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