(57)【要約】【課題】  半導体装置に備えられたメモリインターフェイスにおいて、レイテンシの制約を満たすタイミング試験を容易に実施可能な技術を提供する。【解決手段】  半導体装置１０の備えるメモリインターフェイス１１は、接続されるメモリ（DDR-SDRAM）を動作させるためのクロック信号（MCLK）を出力するクロック出力端子１２と、メモリの状態を制御するためのコマンド信号を出力するコマンド端子１３と、メモリとデータ信号（DQ）を授受するデータ端子１４と、データ（DQ）を確定させるデータ・ストローブ信号（DQS）を授受するデータ・ストローブ端子１５とを含む。半導体装置１０は、コマンド信号とは別に、予めメモリインターフェイス１１の試験を開始させる信号（TEST）を出力するテスト端子１６を備える。【選択図】  図１
2007066026.tif 000002
【特許請求の範囲】
【請求項１】
メモリを動作させるためのクロック信号を出力するクロック出力端子と、
前記メモリの状態を制御するためのコマンド信号を出力するコマンド端子と、
前記メモリとデータ信号を授受するデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置であって、
前記コマンド信号とは別に、予め、前記メモリインターフェイスの試験を開始させるテスト信号を出力するテスト端子を備えたことを特徴とする半導体装置。
【請求項２】
メモリを動作させるためのクロック信号を出力するクロック出力端子と、
前記メモリの状態を制御するためのコマンド信号を出力するコマンド端子と、
前記メモリとデータ信号を授受するデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置であって、
前記メモリインターフェイスの試験のために、
前記コマンド端子から出力するデータ書き込み又はデータ読み出しのコマンド信号に相当するテスト信号を、前記コマンド端子とは別に、予め出力するテスト端子を備えたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記メモリインターフェイスのタイミング試験の際、
前記テスト端子から、前記テスト信号を、前記コマンド信号とは別タイミングで、前記コマンド信号を含む信号の伝送におけるレイテンシの制約を満たすタイミングで出力することを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
前記メモリインターフェイスは、
前記データ信号の入出力のタイミングを確定させるデータ・ストローブ信号を授受するデータ・ストローブ端子を備えることを特徴とする半導体装置。
【請求項５】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の試験方法であって、
前記半導体装置から、前記コマンド信号とは別に、予め、前記メモリインターフェイスの試験を開始させるテスト信号を出力し、これにより前記半導体装置のメモリインターフェイスの試験を実施することを特徴とする、半導体装置の試験方法。
【請求項６】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の試験方法であって、
前記半導体装置から、前記コマンド端子とは別に、予め、前記コマンド端子が出力するデータ書き込み又はデータ読み出しのコマンド信号に相当する、前記メモリインターフェイスの試験のためのテスト信号を出力し、これにより前記半導体装置のメモリインターフェイスの試験を実施することを特徴とする、半導体装置の試験方法。
【請求項７】
請求項５または６に記載の半導体装置の試験方法であって、
前記半導体装置のメモリインターフェイスのタイミング試験の際、
前記半導体装置から、前記テスト信号を、前記コマンド信号とは別タイミングで、前記コマンド信号を含む信号の伝送におけるレイテンシの制約を満たすタイミングで出力することを特徴とする、半導体装置の試験方法。
【請求項８】
請求項５または６に記載の半導体装置の試験方法であって、
前記半導体装置のメモリインターフェイスの試験の際、
前記クロック出力端子が出力するクロック信号に同期して前記データ信号の授受を行うことを特徴とする、半導体装置の試験方法。
【請求項９】
請求項５または６に記載の半導体装置の試験方法であって、
前記半導体装置のメモリインターフェイスの試験の際、
前記コマンド端子からの前記コマンド信号を使用せずに又は出力せずに、前記メモリインターフェイスの試験を実施することを特徴とする、半導体装置の試験方法。
【請求項１０】
請求項５または６に記載の半導体装置の試験方法であって、
前記半導体装置のメモリインターフェイスは、前記データ信号の入出力のタイミングを確定させるデータ・ストローブ信号を授受するデータ・ストローブ端子を備え、
前記半導体装置に試験回路が接続された構成上で、
前記半導体装置が前記テスト端子から前記テスト信号をレイテンシの制約を満たすタイミングで出力し、
前記試験回路が前記テスト信号を受信して、読み出しデータに対応した前記データ信号と前記データ・ストローブ信号とを前記半導体装置へ出力し、
前記半導体装置が前記試験回路から前記データ信号と前記データ・ストローブ信号とを受信して、前記データ・ストローブ信号に従って前記データ信号から読み出しデータを取り込む工程を有することを特徴とする、半導体装置の試験方法。
【請求項１１】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の試験方法であって、
前記半導体装置に接続され前記メモリインターフェイスの試験を行う試験回路とは別に、半導体試験装置を有する構成上で、
前記半導体試験装置から、前記試験回路へ、前記半導体装置のメモリインターフェイスのコマンド信号とは別に、予め、前記メモリインターフェイスの試験を開始させるテスト信号を出力し、前記半導体装置のメモリインターフェイスの試験を実施することを特徴とする、半導体装置の試験方法。
【請求項１２】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の試験方法であって、
前記半導体装置に接続され前記メモリインターフェイスの試験を行う試験回路とは別に、半導体試験装置を有する構成上で、
前記メモリインターフェイスの試験のために、
前記半導体試験装置から、前記半導体装置のメモリインターフェイスのコマンド信号とは別に、予め、前記コマンド端子が出力するデータ書き込み又はデータ読み出しのコマンド信号に相当するテスト信号を出力し、前記半導体装置のメモリインターフェイスの試験を実施することを特徴とする、半導体装置の試験方法。
【請求項１３】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の製造方法であって、
前記半導体装置の端子から、前記コマンド信号とは別に、予め、前記メモリインターフェイスの試験を開始させるテスト信号を出力し、前記テスト信号の入力をもとに前記半導体装置のメモリインターフェイスの試験を実施し、その良否を判定する工程を有することを特徴とする、半導体装置の製造方法。
【請求項１４】
クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置の製造方法であって、
前記半導体装置の端子から、前記コマンド信号とは別に、予め、前記コマンド端子から出力するデータ書き込み又はデータ読み出しのコマンド信号に相当するテスト信号を出力し、前記テスト信号の入力をもとに前記半導体装置のメモリインターフェイスの試験を実施し、その良否を判定する工程を有することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその試験方法及び製造方法などの技術に関し、特に、高速なメモリインターフェイスを備えた半導体装置のメモリインターフェイスの試験（テストと同意味とする）を実施するのに好適な半導体装置の技術に関する。また本発明は、半導体装置に備えられたメモリインターフェイスの電気的特性の試験方法、及びメモリインターフェイスを備えた半導体装置の製造方法の技術に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、各種電気製品など幅広く用いられている半導体メモリは、主にSynchronous Dynamic Random Access Memory（以下、SDRAMと記す）が用いられている。SDRAMは、Single Data Rate SDRAM（以下、SDR-SDRAMと記す）と、Double Data Rate SDRAM（以下、DDR-SDRAMと記す）とがあり、高速なDDR-SDRAMが広く用いられている。このようなDDR-SDRAMとデータの授受を行うため、半導体装置（半導体集積回路）には、高速なメモリインターフェイス（回路部）を備えるようになってきた。
【０００３】
メモリインターフェイスを備えた半導体装置と半導体メモリの動作について、半導体メモリがDDR-SDRAMである場合を例に挙げて、以下、図５〜図７を用いて簡単に説明する。
【０００４】
図５に、半導体メモリとしてDDR-SDRAM５０と、それに対するメモリインターフェイスを備えた半導体装置４０との接続の概略を示す。なお本明細書では、特に断りのない限り、「半導体装置」とは、メモリインターフェイスを備えた半導体装置を指す。半導体装置４０は、メモリインターフェイスとして、動作クロック（記号MCLKで示す）を出力する動作クロック端子１２、メモリコマンドを出力するメモリコマンド端子１３、データ（記号DQで示す）を入出力するデータ端子１４、データ・ストローブ（記号DQSで示す）を入出力するデータ・ストローブ端子１５を含む、各信号の端子を有する。通常使用時、半導体装置４０のメモリインターフェイスの各端子（１２〜１５）は、DDR-SDRAM５０側の相対応する端子と、信号線（伝送線路）を介して接続される。
【０００５】
MCLKは、DDR-SDRAM５０が動作するためのクロック信号である。メモリコマンドは、DDR-SDRAM５０の状態を制御するためのコマンド信号である。メモリコマンドは、複数の信号線からなり、これら各信号の状態（H/L）によって、データ書き込み（“WRITE”）、データ読み出し（“READ”）等、DDR-SDRAM５０の状態を制御する。DQは、DDR-SDRAM５０とデータの授受を行う信号である。DQSは、DQを確定させるための信号であり、入出力タイミングを通知する信号である。
【０００６】
なお、図５では、一般的に使用されるメモリインターフェイスを備えた半導体装置４０とDDR-SDRAM５０の接続形態を簡単に説明するために、各信号はバス表記せず、半導体装置４０とDDR-SDRAM５０との間の終端抵抗等は図示していない。
【０００７】
図６に、半導体装置４０からDDR-SDRAM５０へデータを書き込む場合における信号の概要（信号入出力タイミングを含む）を示す。Ｔ１等は、時間を示す。（ａ）〜（ｄ）は、それぞれ半導体装置４０の端子から出力する信号に対応している。
【０００８】
（ａ）MCLK２は、DDR-SDRAM５０の動作速度に応じた周波数のクロック信号であり、半導体装置４０からDDR-SDRAM５０へと出力する。なお本例では逆相のクロックを省略して１本の線で示す。（ｂ）メモリコマンド３は、ここではデータ書き込み状態設定信号に相当する“WRITE”３ａの場合である。（ｃ）DQ４は、半導体装置４０から出力される書き込みデータ信号を示す。Ｄ１〜Ｄ４は、それぞれ書き込みデータを示す。（ｄ）DQS５は、DQ４に伴い出力され、DDR-SDRAM５０でのDQ４を確定させるタイミングを決定する。
【０００９】
半導体装置４０から、例えば、時間Ｔ３にMCLK２の立ち上がりエッジ（三角印）に確定するように、（ｂ）メモリコマンド３として“WRITE”３ａを出力する。“WRITE”３ａを受信したDDR-SDRAM５０は、データ書き込み状態に遷移する。メモリインターフェイスがDDR-SDRAMに対応したものである場合には、半導体装置４０は、“WRITE”３aを出力した後（Ｔ３）、MCLK２の１クロック後（Ｔ４）に、（ｃ）DQ４と（ｄ）DQS５を出力する。DDR-SDRAM５０は、このDQ４とDQS５を受信し、内部でDQ４をDQS５のタイミング（立ち上がり及び立ち下がり）でラッチして各データ（Ｄ１〜Ｄ４）を保持する。
【００１０】
DDR-SDRAM５０におけるDQ４とDQS５の関係は、セットアップ時間tDSとホールド時間tDHが規定されている。これらのタイミングの規定やDDR-SDRAM５０のメモリインターフェイス等は、電子部品の標準化を推進する米国の業界団体であるJoint Electron Device Engineering Council（以下、JEDECと記す）で規格化されている。
【００１１】
図７に、半導体装置４０がDDR-SDRAM５０から半導体装置４０へデータを読み出す場合における信号の概要を示す。（ａ）MCLK２は、上記同様に、DDR-SDRAM５０の動作速度に応じたクロック信号である。（ｂ）メモリコマンド３は、ここではデータ読み出し状態設定信号に相当する“READ”３ｂの場合である。（ｃ）DQ４は、DDR-SDRAM５０から出力される読み出しデータ信号を示す。Ｄ１〜Ｄ４は、それぞれ読み出しデータを示す。（ｄ）DQS５は、DQ４に伴い出力され、半導体装置４０でのDQ４を確定させるタイミングを決定する。
【００１２】
半導体装置４０から、例えば、時間Ｔ３に、MCLK２の立ち上がりエッジ（三角印）に確定するように、（ｂ）メモリコマンド３として“READ”３ｂを出力する。“READ”３ｂを受信したDDR-SDRAM５０は、データ読み出し状態すなわち保持データ出力状態に遷移する。その後、DDR-SDRAM５０は、（ｃ）DQ４（例えばデータ書き込み時に保持したデータ）と、（ｄ）DQS５とを、（ａ）MCLK２に同期して出力し、半導体装置４０が（ｃ）DQ４と（ｄ）DQS５とを受信して、DQS５のタイミングでDQ４を保持する。
【００１３】
DDR-SDRAM５０からDQ４を読み出す場合、そのタイミングに関して、前記データ書き込み時の説明で述べたようなセットアップ時間及びホールド時間とは別に、/CASレイテンシ（CLと略記する。特に/CASリード・レイテンシともいう。“/”は逆相を表す記号である）というタイミング規定がある。CASは、column address strobeの略である。例えばCL＝２と規定される種類のDDR-SDRAM５０の場合、（ｂ）メモリコマンド３の“READ”３ｂを出力後、（ａ）MCLK２の立ち上がりエッジ２つ分で、即ち時間Ｔ５に、半導体装置４０へDQ４とDQS５が到達しなければならないという制約がある。図７等では、CL＝２の場合を一例として示している。
【００１４】
また、図６，図７では、DQ４としてＤ１〜Ｄ４と４つのデータが連続しているが、これはDDR-SDRAM（５０）のバースト長（BLと略記する）で決められたものであり、一例としてBL＝４と規定される場合を示している。DDR-SDRAM（５０）で決められたBL分、データ（DQ４）が連続し、一括して授受される。
【００１５】
DDR-SDRAM５０は、これらCLやBL、さらに動作速度（MCLK２のクロック周波数）といった要素に関して、複数の種類が存在する。半導体装置４０のメモリインターフェイスは、接続する半導体メモリ（DDR-SDRAM５０）の種類に合わせたものとなる。
【００１６】
なお、非特許文献１に、上記のようなメモリ（DDR-SDRAM）及びメモリインターフェイスの詳細仕様等について記載されている。
【００１７】
上記のような半導体装置４０のメモリインターフェイスの試験では、上述の使用方法からJEDECの規格に準拠したタイミングの試験を行う必要がある。タイミング試験の対象としては、前記セットアップ時間／ホールド時間の他に、CLを満たしているかが考えられる。
【００１８】
一般に半導体装置の電気的特性試験には、何らかの半導体試験装置や半導体テストシステムが用いられる。しかしながら、半導体装置のメモリインターフェイスは、例えば400Mbpsといった高速なデータ転送速度であり、高速動作可能な半導体試験装置で試験する必要がある。また、データ転送速度が例えば400Mbpsの場合、１つのデータ幅は2.5ns（＝1/400Mbps）となるから、前記セットアップ時間／ホールド時間は1.25nsとなる。そしてセットアップ時間／ホールド時間の１０分の１の精度でタイミング試験を実施しなければならないと仮定すると、125psのタイミング精度が保証された半導体試験装置が必要となる。
【００１９】
しかし、高速動作かつ高タイミング精度の半導体試験装置は、一般的な半導体試験装置に比べて非常に高価であるために、半導体装置の製造コストを低減することができないという問題があった。
【００２０】
特許文献１には、半導体装置に備えたメモリインターフェイスよりも動作速度が遅い半導体試験装置を用いて、メモリインターフェイスのタイミング試験に係わる技術が開示されている。
【特許文献１】特開２００３−９８２３５号公報
【非特許文献１】「ＤＤＲ  ＳＤＲＡＭの使い方  −  ユーザーズマニュアル」Document No.J0234E30(Ver.3.0）、２００２年４月発行、エルピーダメモリ株式会社、ＵＲＬ：＜http://www.elpida.com/ja/products/index.html＞，        ＜http://www.elpida.com/pdf/J0234E30.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【００２１】
メモリインターフェイスを備えた半導体装置と半導体メモリとの間では、伝送線路等での遅延が発生する。半導体装置のメモリインターフェイスでは、前記背景技術で説明したように、セットアップ時間／ホールド時間などの制約に加え、特にCL等の制約を満たす必要がある。このような制約を満たすかどうかを調べるために、メモリインターフェイスのタイミング試験を実施することが望まれる。
【００２２】
特に、半導体装置がメモリからデータを受信する場合（前記図７において通常使用状態で半導体装置４０がDDR-SDRAM５０からデータ（DQ４）を読み出す場合）における試験（以下、データ読み出し試験と記す）を実施する場合に、CLの制約を満たす必要がある。データ読み出し試験の場合、コマンドとその応答（読み出しデータ）とで伝送線路を往復するため、データ書き込みの場合よりも制約が厳しい。
【００２３】
例えば特許文献１記載の技術を使用してメモリインターフェイスの試験、特にデータ読み出し試験を行う場合に、前記CLの制約を満たすために課題がある。この課題を以下図８、図９を用いて説明する。
【００２４】
図８は、DDR-SDRAM５０に対するメモリインターフェイスを備えた半導体装置４０（前記図５と同様）において、特許文献１記載の技術を使用してメモリインターフェイスの試験を実施する場合の、半導体装置４０とDDR-SDRAM５０との接続構成の一例を示したものである。図８の構成において、その課題を詳細に説明するために、前記図５に対して伝送線路などを追加して示している。
【００２５】
半導体装置４０と半導体メモリ（DDR-SDRAM）５０とが、端子間で、各伝送線路３１ａ，３１ｂ，３１ｃ,３２,３３、及び遅延手段３０を介して接続されている。伝送線路３２と伝送線路３３の間に、遅延手段３０を有する。５２〜５５は、半導体装置４０側の各端子（１２〜１５）と相対応する端子である。ここでいう伝送線路とは、ケーブルや基板のパターン配線といった電気的に接続するものを示す。特許文献１記載の技術のように、半導体装置とDDR-SDRAMを接続するには、少なくとも伝搬遅延時間を持った伝送線路が存在する。伝送線路３１ａ〜３１ｃにおける遅延時間量をTd1とする。また、伝送線路３２における遅延時間量をTd2、伝送線路３３における遅延時間量をTd3とする。また遅延手段３０による遅延時間量をTpd＝Td0＋ΔTとする。
【００２６】
特許文献１における説明で用いられているSDR-SDRAMの例では、データ（DQ）をメモリ動作クロック（特許文献１では単にクロック信号と表記）でラッチするため、遅延手段をクロック配線に配設している。
【００２７】
DDR-SDRAMの場合には、データ（DQ）をデータ・ストローブ（DQS）のタイミングでラッチする。すなわちデータ・ストローブ端子１５及び５５が必要である。そのため、図８では、遅延手段３０をDQS信号経路（１５−５５間）に配設している。
【００２８】
図９は、図８の構成においてデータ読み出し試験を実施する場合の信号の時間変化を前記図７等と同様に示したものである。（ａ），（ｂ）は、半導体装置４０の端子からの出力信号である。（ｃ），（ｄ）は、CLの制約を満たす場合の信号である。（ｅ），（ｆ）は、半導体装置４０からの信号が遅延した、DDR-SDRAM５０の端子の入力信号である。（ｇ），（ｈ）は、DDR-SDRAM５０の端子の出力信号である。（ｉ），（ｊ）は、DDR-SDRAM５０からの信号が遅延した、半導体装置４０の端子の入力信号である。半導体装置４０とDDR-SDRAM５０のメモリインターフェイスの制約として、CL＝２及びBL＝４の種類の場合とする。
【００２９】
（ａ）MCLK２が半導体装置４０の動作クロック端子１２から出力され、（ｂ）メモリコマンド３として、データ読み出し状態設定信号に相当する“READ”３ｂが、半導体装置４０のメモリコマンド端子１３から時間Ｔ３で出力されたとする。この場合、メモリコマンド３に対する応答として、DDR-SDRAM５０から、（ｃ）DQ４ｃ,（ｄ）DQS５ｃで示すように、CL＝２なので時間Ｔ５のタイミングで、DQ４ｃとDQS５ｃが半導体装置４０に到達しなければならない。
【００３０】
しかし、（ｉ）DQ４,（ｊ）DQS５，及び遅延量Ｌに示すように、CLのタイミングを満たせない場合がある。例えば、半導体装置４０が出力する（ａ）MCLK２及び（ｂ）メモリコマンド３（“READ”３ｂ）は、（ｅ）MCLK２ｄ，（ｆ）メモリコマンドの“READ”３ｄに示すように、図８の伝送線路３１ａ，３１ｂによって、時間Td1遅れてDDR-SDRASM５０に到達する。ここで時間Ｔ３等に対し時間Td1遅れた時間をＴ３’等で示している。
【００３１】
（ｆ）メモリコマンドの“READ”３ｄを受信したDDR-SDRASM５０が、これを解釈して、応答として、（ｇ）DQ４ｄ及び（ｈ）DQS５ｄを半導体装置４０に対し出力したとする。DDR-SDRASM５０からのDQ４ｄは、図８に示すように伝送線路３１ｃにより時間Td1遅れ、またDQS５ｄは伝送線路３３、遅延手段３０、及び伝送線路３２によって時間Td3＋Tpd＋Td2遅れる。従って、（ｉ）DQ４，（ｊ）DQS５に示すように遅延して半導体装置４０に到達する。このような遅延のためにCLの制約を満たすことができない場合、すなわち“READ”３ｂの出力時点からの遅延量Ｌに示すように、CL＝２を超えてしまう場合を示している。上記において下記式（１）が成立する（信号のタイミングを合わせるため）。
【００３２】
Td1＝Td3＋Tpd＋Td2      ・・・式（１）
CLの制約を満足させたい場合には、図８の伝送線路の種類を変更したり、長さを調節したりすることで、遅延の時間Td1,Td2,Td3を変更することができる。しかし、遅延手段３０については、一般的な部品を使用すると数nsの固定遅延量Td0が存在する。そのためメモリ（DDR-SDRASM５０）のデータ転送速度が向上するに従って、特許文献１に記載されているような技術では試験の実現が困難になってくる。例えば次世代メモリのデータ転送速度が800Mbpsともなれば、クロック周期は2.5ns、データ幅は1.25nsとなり、例えば遅延手段の固定遅延量が2.5nsであるとすると、式（１）の条件から、この遅延手段だけでCL＝２（2.5ns×2＝5ns）と同等の時間になるため、CLの制約を満足することができない。特許文献１記載の技術では、CLの制約を満たすためのタイミング試験を実施することは困難である。
【００３３】
上記のように、従来技術では、メモリの動作速度向上に伴い、メモリインターフェイスのタイミング試験を行ってCL等の制約を満たすことは困難であった。
【００３４】
また、上述のようにDDR-SDRAMは、種々の動作速度のものが存在し、メモリインターフェイスにおけるCL等の種類も複数あり、動作速度とCLの組み合わせで複数種類のものが存在する。これに対応するため、半導体装置の種類も複数存在する。そのため、特許文献１記載の技術では、上記の種類毎に、専用の試験回路を設けなければならず、コスト低減できない問題がある。また、このようなCL等の制約上、試験回路を任意の位置に配置できず自由度が低くなる問題もある。
【００３５】
更に、特許文献１記載のような技術では、半導体装置に半導体メモリを接続して試験を実施するため、その半導体メモリ自体の特性が試験基準となってしまい、試験精度が半導体メモリの精度に依存してしまう問題がある。
【００３６】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、半導体メモリに対するメモリインターフェイスを備えた半導体装置のメモリインターフェイスの試験に係わり、CL等の遅延の制約を満たすためのタイミング試験を実施することが容易な、半導体装置とその試験方法及び製造方法などの技術を提供することにある。特に、半導体メモリ及びメモリインターフェイスの動作速度が向上した場合や、複数の種類のメモリインターフェイスの場合にも対応して、タイミング試験が可能で、安価に試験が実現でき、半導体装置の製造コストも低減できる技術を提供することにある。
【課題を解決するための手段】
【００３７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、DDR-SDRAM等の半導体メモリ（半導体記憶装置などとも言い換えられる）と、前記メモリに対するメモリインターフェイス（メモリインターフェイス回路部、メモリ制御部などとも言い換えられる）を備える半導体装置と、前記半導体装置のメモリインターフェイスの試験を行う試験回路等の試験手段とに係わる技術であって、以下を特徴とする。前記メモリインターフェイスの試験は、所定の規格に従った半導体装置を製造するためのものであり、特にタイミング試験を含む。
【００３８】
（１）本発明の半導体装置は、メモリを動作させるためのクロック信号（MCLK）を出力するクロック出力端子と、前記メモリの状態を制御するためのコマンド信号（メモリコマンド）を出力するコマンド端子（メモリコマンド出力端子などとも言い換えられる）と、前記メモリとデータ信号（DQ）を授受するデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置である。本半導体装置は、前記コマンド端子とは別に、予め当該半導体装置のメモリインターフェイスの試験、特にタイミング試験を開始させる信号（TEST：テスト信号またはメモリインターフェイス試験開始信号などと称する）を出力あるいは入出力する端子（テスト端子またはメモリインターフェイス試験開始信号出力端子などと称する）を備える。前記テスト信号は、試験の開始を規定する信号、あるいは試験の開始を外部に報せる信号などとも言い換えられる。
【００３９】
前記半導体装置と伝送線路などで試験回路などの試験手段が接続されたシステムにおいて、前記半導体装置からのテスト信号を入力した試験手段が、これにより前記半導体装置のメモリインターフェイスの試験を実施（開始）する。即ちテスト信号を用いてコマンドシーケンス（コマンド信号の発行から処理の完了まで）を試験する。
【００４０】
（２）また本発明の試験方法は、クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置のメモリインターフェイスについての試験方法であって、前記半導体装置から、前記コマンド信号とは別に、予め、前記メモリインターフェイスの試験（特にタイミング試験）を開始させるテスト信号（メモリインターフェイス試験開始信号）を外部（試験手段）に対して出力し、このテスト信号に基づき、外部（試験手段）が必要に応じて半導体装置との間で試験用の信号を授受することによって、前記半導体装置のメモリインターフェイスの試験を実施する。
【００４１】
（３）また、本発明の他の試験方法は、前記テスト端子を半導体装置の外部装置（半導体試験装置など）に設けた構成で同様に試験を行う。すなわち、メモリインターフェイスを備えた半導体装置の試験方法であって、前記半導体装置に接続され前記メモリインターフェイスの試験を実施する試験回路等の試験手段とは別に、例えば半導体試験装置（図４の一般的な半導体試験装置１００）を有する構成上において、前記半導体試験装置の端子（例えばテスト端子）から、前記試験手段へ、前記半導体装置のメモリインターフェイスのコマンド信号とは別に、予め、前記メモリインターフェイスの試験を開始させるテスト信号を出力あるいは入出力し、これを前記試験手段が入力して前記半導体装置と試験用の信号を授受することによって、前記半導体装置のメモリインターフェイスの試験を実施する。
【００４２】
（４）また、本半導体装置は、クロック出力端子とコマンド端子とデータ端子とを少なくとも含むメモリインターフェイスを備えた半導体装置であって、前記メモリインターフェイスの試験のために、前記コマンド端子から出力するデータ書き込み又はデータ読み出しのコマンド信号（“WRITE”又は“READ”）に相当する信号を、前記コマンド端子とは別に、予め出力または入出力するテスト端子を備える。
【００４３】
（５）また本発明の製造方法は、前記試験方法に従って試験を実施する工程を含む、メモリインターフェイスを備えた半導体装置の製造方法である。本製造方法は、前記半導体装置の端子から、前記コマンド信号とは別に、予め、前記メモリインターフェイスの試験（特にタイミング試験）を開始させるテスト信号を出力または入出力し、試験手段が前記テスト信号の入力をもとに、前記半導体装置のメモリインターフェイスの試験を実施し、その良否を判定する工程を有する。
【００４４】
（６）また前記メモリインターフェイスのタイミング試験の際、テスト端子から、テスト信号（前記メモリインターフェイスのタイミング試験を開始させる信号または前記コマンド信号に相当する信号）を、前記コマンド信号とは別タイミングで、伝送線路などの遅延時間を見込んで、前記コマンド信号を含む１つ以上の信号（例えばコマンド信号の発行からその応答信号の受領までのシーケンス）の伝送におけるレイテンシ、例えばCASレイテンシの制約を満たすタイミングで出力する。
【発明の効果】
【００４５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、メモリインターフェイスにおける、CL等の遅延の制約を満たすためのタイミング試験を実施することが容易な、半導体装置及びその試験方法などの技術を提供できる。特に、（１）メモリの動作速度が向上した場合や複数の種類のメモリ及びメモリインターフェイスの場合でも、CL等の制約を満たしたタイミング試験を容易に実現することができる。また（２）高速かつ高タイミング精度を有した高価な試験装置やシステムを必要としないため、安価に試験が実現できる。また（３）半導体装置の製造コストを低減することができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１〜４は、本実施の形態を説明するための図である。図５〜９は、従来技術を説明するための図である。
【００４７】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置１０を示す。実施の形態１の半導体装置１０は、メモリインターフェイス１１と、テスト端子１６とを備える。メモリインターフェイス１１は、クロック出力端子（動作クロック端子）１２、コマンド端子（メモリコマンド端子）１３、データ端子１４、データ・ストローブ端子１５とで構成される。なおその他の既知の信号を入出力する端子を含んでもよい。
【００４８】
実施の形態１における試験方法では、半導体装置１０のテスト端子１６から出力するテスト信号により、メモリインターフェイス１１のタイミング試験を含む試験を実施させるものである。
【００４９】
クロック出力端子１２は、半導体装置１０に接続されるDDR-SDRAM等のメモリを動作させるためのクロック信号（MCLK）を出力する。コマンド端子１３は、メモリの状態を制御するメモリコマンド信号を出力する。データ端子１４は、データ信号（DQ）を入出力する。データ・ストローブ端子１５は、データ信号（DQ）を確定させるためのデータ・ストローブ信号（DQS）を入出力する。
【００５０】
テスト端子１６は、テスト信号（記号TESTで示す）を出力する。本テスト信号は、メモリインターフェイス試験開始信号であり、外部にメモリインターフェイス１１の試験を開始させる信号である。このテスト信号により、コマンド信号とは別に、メモリインターフェイス１１の試験の開始を外部の試験手段（図２の試験回路２０など）に報せて、その試験手段による試験を実施させる。
【００５１】
メモリインターフェイス１１の各端子からの信号線は複数で示しているが、複数の信号線に限定するものではない。テスト端子１６及びその信号線は、本例では単数としているが、複数としてもよい。試験回路２０と対応して、端子数や信号の方式などを変更した形態としても構わない。例えばテスト端子１６からテスト信号を出力するのみならず、テスト端子１６に対して外部から試験に係わる制御のための信号が入力されてもよい。
【００５２】
図２は、実施の形態１のシステムとして、実施の形態１の半導体装置１０と、その試験回路２０との一構成例を示す。半導体装置１０は、伝送線路３４ａ〜３４ｄを介して試験回路２０と接続する。なお、コマンド端子１３及びその信号線については試験回路２０側と接続されることは必要ではないため、伝送線路を省略して示している。伝送線路３４ａ〜３４ｄは、前記図８の説明と同様に、端子間を電気的に接続するためのものであり、その遅延時間量をTd0とする。
【００５３】
試験回路２０は、制御回路２１、DQ信号生成回路２７、DQS信号生成回路２８を有して構成される。本実施の形態１と、特許文献１記載の技術とで異なる点は、コマンド端子１３からのメモリコマンド信号を試験回路２０で使用しないことと、半導体装置１０のテスト端子１６から出力するテスト信号に基づき試験回路２０が動作することである。
【００５４】
実施の形態１のシステム及び試験方法では、半導体装置１０にメモリを接続してメモリインターフェイス１１の試験を行うのではなく、試験回路２０を接続して試験を行う。
【００５５】
試験回路２０では、半導体装置１０側の各端子（１２〜１６）からの信号｛MCLK，DQ，DQS，TEST｝と対応した各信号｛MCLK’，DQ'，DQS’，TEST’｝を入力または入出力するための端子（２２，２４〜２６）を有する。なおメモリコマンド信号を用いずに試験の実施が可能なので、試験回路２０では、対応するメモリコマンド端子を省略して示している。
【００５６】
試験回路２０内で、クロック入力端子２２からのクロック信号（MCLK’）が、DQ信号生成回路２７及びDQS信号生成回路２８に入力される。データ端子２４とDQ信号生成回路２７が接続されている。データ・ストローブ端子２５とDQS信号生成回路２８が接続されている。テスト端子２６と制御回路２１が接続されており、テスト端子２６から制御回路２１にテスト信号（TEST’）が入力される。制御回路２１は、テスト信号（TEST’）をもとに、DQ信号生成回路２７及びDQS信号生成回路２８に各信号生成のための信号を出力する。DQ信号生成回路２７からDQ’が生成されデータ端子２４から出力される。DQS信号生成回路２８からDQS’が生成されデータ・ストローブ端子２５から出力される。このようにテスト信号（TEST’）の入力をもとに、メモリインターフェイス１１の試験を実施する。
【００５７】
具体的に説明するために、図３に、図２の試験回路２０及び半導体装置１０における各信号の時間変化を前記図７等と同様に示す。図３は、図２の構成においてデータ読み出し試験を実施する場合の信号の時間変化を示したものである。（ａ），（ｂ），（ｃ）は、半導体装置１０の端子からの出力信号である。（ｄ），（ｅ）は、半導体装置１０からの信号が遅延した、試験回路２０の端子の入力信号である。（ｆ），（ｇ）は、試験回路２０の端子の出力信号である。（ｈ），（ｉ）は、試験回路２０からの信号が遅延した、半導体装置１０の端子の入力信号である。半導体装置１０のメモリインターフェイス１１の制約として、CL＝２及びBL＝４の種類の場合とする。
【００５８】
半導体装置１０が、（ａ）〜（ｃ）に示すように、MCLK２、メモリコマンド３（“READ”３ｂ）、TEST６の各信号を、試験回路２０へ出力する。本例に示すデータ読み出し試験は、時間Ｔ３にメモリコマンド３として“READ”３ｂが出力される場合に対応したものとする。試験回路２０では“READ”３ｂは使用されず、TEST６が使用される。例えばCL＝２の制約を満足するためには、時間Ｔ５のタイミングに、試験回路２０より出力されるDQとDQSが半導体装置１０に到達する必要がある。
【００５９】
半導体装１０は、（ｂ）メモリコマンド３の“READ”３ｂとは別に、予め半導体装置１０と試験回路２０の間の遅延などを見込んだタイミングで（ｃ）TEST６を発行する。ここでは、テスト端子１６から、TEST６として、時間Ｔ１のタイミングで立ち上がりクロック１周期分以上のH状態の後に立ち下がる信号が出力される。TEST６のH状態により、メモリインターフェイス１１のタイミング試験の開始を試験回路２０に伝える。
【００６０】
（ｄ）MCLK’２ｂ，（ｅ）TEST’６ｂに示すように、前記半導体装置１０からの（ａ）MCLK２，（ｃ）TEST６の信号は、図２に示すように伝送線路３４ａ，３４ｄにより、時間Td0遅れて、試験回路２０に到達する。試験回路２０の制御回路２１は、半導体装置１０のテスト端子１６からの信号（TEST６ｂ）を、テスト端子２６を通じて受け取り、DQ信号生成回路２７とDQS信号生成回路２８へ出力信号を発行する。
【００６１】
そして、（ｆ）DQS’５ｂ，（ｇ）DQ’４ｂに示すように、試験回路２０は、DQ信号生成回路２７とDQS信号生成回路２８で信号DQ’４ｂとDQS’５ｂを生成して、半導体装置１０へと出力する。（ｅ）TEST’６ｂがH状態の周期（Ｔ２’）の後の周期（Ｔ３’）で、DQS’５ｂがまずプリアンブル状態となり、その後の周期（Ｔ４’）で、DQ’４ｂのＤ１〜Ｄ４と対応したH/L状態及びポストアンブル状態となることを示している。
【００６２】
試験回路２０が出力した両信号（４ｂ，５ｂ）は、伝送線路３４ｂ，３４ｃにより、更に時間Td0遅れて、（ｈ）DQS５，（ｉ）DQ４に示すように、時間Ｔ５のタイミングで、半導体装置１０へ到達する。このようにして、“READ”３ｂ発行時（Ｔ３）からの遅延量Ｌに示すように、CLの制約であるCL＝２を満足することができる。
【００６３】
すなわち、本実施の形態１では、伝送線路３４ａ〜３４ｄや試験回路２０内のコマンド解釈などの遅延時間を見積もって予め、半導体装置１０のテスト端子１６から、“READ”３ｂ等のメモリコマンド３に相当する、メモリインターフェイス試験開始信号であるTEST６を出力する。これによって、CLの制約を必ず満たすことができる。
【００６４】
更に、試験回路２０内や、半導体装置１０と試験回路２０の間に、遅延量を可変することが可能な可変手段（特許文献１記載のような遅延手段）を設けた形態としてもよい。この手段を用いることにより、タイミング試験として前記セットアップ時間／ホールド時間を調べる試験を実施することも可能である。
【００６５】
更に、半導体装置１０内に、テスト端子１６からの出力信号（TEST６）の出力タイミングを調整できる機能を設けた形態としてもよい。その場合、動作クロック（MCLK）の周波数やCLの種類などによらずに、同じ試験回路２０を用いてCLの制約を満足したタイミング試験が実現できる。そして、今後メモリの動作速度が更に向上したとしても、CLの制約を満たしたメモリインターフェイス１１のタイミング試験を容易に実現することができる。
【００６６】
なお、必ずしも半導体装置１０内に前記出力タイミングを調整できる機能を設ける必要はない。メモリコマンド３とは別に予めメモリインターフェイス試験開始信号（TEST６）を出力する条件で、試験回路２０や、半導体装置１０と試験回路２０との間に、前記タイミングの調整の手段を設ければよい。
【００６７】
また、本実施の形態１では、メモリコマンド３を試験回路２０で受信する必要がなく、試験回路２０におけるメモリコマンドを判別する回路が必要ないため、試験回路２０の規模を小さくすることができる。更に、高速かつ高タイミング精度を有した高価な試験装置を必要としないため、安価に半導体装置１０のメモリインターフェイス試験が実現できる。その結果、半導体装置１０の製造コストを低減することができる。
【００６８】
本実施の形態１では、メモリインターフェイス１１を備える半導体装置１０において、半導体装置１０が出力する動作クロック（MCLK）に同期して、CLの制約を満足するタイミング試験を、試験回路２０（試験手段）によらずに実施することを目的の１つとしている。そのために、半導体装置１０に、メモリインターフェイス１１のコマンド端子１３からのコマンド信号とは別に予め試験回路２０のメモリインターフェイス試験開始信号を出力するテスト端子１６を設けている。これは、メモリインターフェイス１１の試験回路２０等の試験手段の構成を限定するものではない。従って、図２に示す試験回路２０は、図示した構成に限らず、その変更や機能の追加、あるいは他の試験装置などを使用してもよい。本実施の形態では、データ読み出し試験（“READ”試験）を例に挙げて図示及び説明してきたが、同様にデータ書き込み試験（“WRITE”試験）でも使用することができる。
【００６９】
また半導体装置１０の動作設定や制御等は特記及び図示していないが、一般的に半導体の電気的試験で用いられる半導体試験装置、テストシステムや、任意の試験回路等を用いて構わない。本実施の形態１では、半導体メモリとしてDDR-SDRAM５０を対象とした、高速なメモリインターフェイス１１を備えた半導体装置１０を例に挙げて説明したが、SDR-SDRAM及びそのインターフェイス等であっても同様に適用できる。また本明細書でいうDDR-SDRAMは、JEDEC規格でいうDDR-SDRAM、DDR2-SDRAM、次世代メモリであるDDR3-SDRAMのすべてを含めてDDR-SDRAMと称しており、それらメモリのいずれにも適用できる。他の実施の形態では、これらの点を特記しないがすべて同様である。
【００７０】
（実施の形態２）
図４は、本発明の実施の形態２の構成を示す。本システムでは、メモリインターフェイス１１を備えた半導体装置１０Ｂ、一般的に半導体の電気的試験で用いられる半導体試験装置１００（半導体テストシステム等ともいう）、メモリインターフェイス１１の試験回路９０を有する。本システム及び試験方法では、半導体試験装置１００から出力するテスト信号により、試験回路９０によるメモリインターフェイス１１のタイミング試験を実施する。
【００７１】
前記図２と同様に半導体装置１０Ｂに伝送線路等を介して試験回路９０が接続される。また、半導体装置１０Ｂと半導体試験装置１００が信号線１０１で接続される。また、半導体試験装置１００と試験回路９０が、信号線１０２及びテスト信号用の信号線１０３で接続される。各装置（１０Ｂ，９０，１００）は、それぞれの信号線（１０１〜１０３）に対応した端子を有する。特に、半導体試験装置１００は、実施の形態１と同様の役割を持つテスト信号（TEST）を出力するテスト端子１０４を備える。
【００７２】
半導体装置１０Ｂは、信号線１０１の信号（制御信号）で、メモリインターフェイス１１の試験回路９０は、信号線１０２の信号（制御信号）で、それぞれ、半導体試験装置１００により制御される。
【００７３】
実施の形態２が実施の形態１と異なる点は、半導体装置１０に設けていたテスト端子１６からテスト信号（TEST）を出力するのではなく、半導体試験装置１００に設けているテスト端子１０４から出力するようにした点である。半導体装置１０Ｂはテスト端子１６を備える必要がない。半導体試験装置１００のテスト端子１０４は、実施の形態１と同様に、半導体装置１０Ｂのメモリコマンド端子１３からのメモリコマンド３を使用しなくとも、メモリコマンド３とは別に予め試験回路９０のメモリインターフェイス１１の試験を開始させるテスト信号を出力する。これにより、試験回路９０と半導体装置１０Ｂの間で、CL等の制約を満たしたタイミング試験を実現する。試験の動作及び信号は実施の形態１と同様である。
【００７４】
半導体試験装置１００は、一般にテストパターンと呼ばれるH/Lのレベルを時間と共に記載したファイルに基づき信号を容易に作成することができる機能を備えた装置である。そのため、半導体装置１０Ｂのメモリインターフェイス１１に対応した動作速度やCLの種類が変更になっても、テスト端子１０４から予め出力するテスト信号のタイミングを容易に調整できる利点がある。更に、半導体装置１０自体にテスト端子１６を設けることも不要になるため、本試験を実現するために半導体装置を新たに設計、製造しなくてもよい利点がある。また、メモリインターフェイス１１は必ずしも、高速動作かつ高タイミング精度の半導体試験装置を必要としないため、メモリインターフェイス１１よりも低速な半導体試験装置や、既に所有している半導体試験装置を使用して、高速なメモリインターフェイス１１のタイミング試験を実現することができる。このため、実施の形態１と同様の効果を得ることができる。
【００７５】
図４では、半導体試験装置１００とメモリインターフェイス１１の試験回路９０とを別々の構成要素として示しているが、半導体試験装置１００内に試験回路９０が含まれる構成などであっても構わない。また、一例として一般に使用される半導体試験装置１００の例を挙げたが、例えば、マイコン等で制御し、試験回路で試験を行い、その試験結果をマイコンに転送し、マイコン内で試験結果を判定する、といった構成をとっても構わない。
【００７６】
また、半導体装置の製造方法としては、上述した試験方法で半導体装置１０や１０Ｂのメモリインターフェイス１１のタイミング試験を行い、CL等の制約を満たすかどうか、良否を判定する工程を含む。このような工程を含む製造方法により、半導体装置の性能を保障できる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７８】
本発明は、メモリインターフェイスを備える各種の半導体装置や、メモリインターフェイス試験のための装置などに利用可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１における半導体装置の構成を示す図である。
【図２】本発明の実施の形態１における、試験回路の構成例、及び半導体装置と試験回路とが接続された試験システムの構成を示す図である。
【図３】本発明の実施の形態１における、図２に示す試験システムの信号タイミングを含む動作を説明するための図である。
【図４】本発明の実施の形態２における、半導体装置と試験回路と半導体試験装置とが接続された試験システムの構成を示す図である。
【図５】従来技術における、半導体装置と半導体メモリとの接続関係を示す図である。
【図６】従来技術における、図４に示す半導体装置から半導体メモリへのデータ転送時、特にデータ書き込み時の動作を示す図である。
【図７】従来技術における、図４に示す半導体装置が半導体メモリからデータを受け取る時、特にデータ読み出し時の動作を示す図である。
【図８】従来技術における、半導体装置と半導体メモリとが接続されたシステムの構成例を示す図である。
【図９】従来技術における、図７に示すシステムの動作、特にデータ読み出し時の課題を説明するための図である。
【符号の説明】
【００８０】
２，２ｄ…クロック信号、３…コマンド信号、３ａ…データ書き込み信号（“WRITE”）、３ｂ，３ｄ…データ読み出し信号（“READ”）、４，４ｂ，４ｃ，４ｄ…データ信号、５，５ｂ，５ｃ，５ｄ…データ・ストローブ信号、６，６ｂ…テスト信号（メモリインターフェイス試験開始信号）、１０，１０Ｂ，４０…半導体装置、１１…メモリインターフェイス、１２…クロック出力端子（動作クロック端子）、１３…メモリコマンド端子（コマンド端子）、１４，２４，５４…データ端子、１５，２５，５５…データ・ストローブ端子、１６…テスト端子、２０，９０…試験回路、２２，５２…クロック端子、２３，５３…コマンド端子、２６…テスト端子、３０…遅延手段、３１ａ，３１ｂ，３１ｃ，３２，３３，３４ａ〜３４ｄ…伝送線路、５０…DDR-SDRAM、１００…半導体試験装置、１０１，１０２，１０３…信号線、１０４…テスト端子。
【図１】
2007066026.tif 000003
【図２】
2007066026.tif 000004
【図３】
2007066026.tif 000005
【図４】
2007066026.tif 000006
【図５】
2007066026.tif 000007
【図６】
2007066026.tif 000008
【図７】
2007066026.tif 000009
【図８】
2007066026.tif 000010
【図９】
2007066026.tif 000011