(57)【要約】【課題】面積効率が向上したトレンチキャパシタキャパシタを備えた半導体装置及びその製造方法を提供する。【解決手段】半導体基板に設けられたトレンチ５の内壁上側に設けられたカラー絶縁膜と、前記トレンチの下側に設けられたキャパシタ部とを具備し、前記キャパシタ部は、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの前記下側に埋め込まれたストレージ電極とを有し、前記カラー絶縁膜形成部の前記トレンチを水平に切った前記断面形状において、長径方向（Ｘ方向）に最近接の他のトレンチが配置される。【選択図】図２
2007258509.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたトレンチの内壁上側に設けられたカラー絶縁膜と、
前記トレンチの下側に設けられたキャパシタ部と、
を具備し、
前記キャパシタ部は、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの前記下側に埋め込まれたストレージ電極とを有し、前記カラー絶縁膜形成部の前記トレンチを水平に切った前記断面形状において、長径方向に最近接の他のトレンチが配置されることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられたトレンチの内壁上側に設けられたカラー絶縁膜と、
前記トレンチの下側に設けられたキャパシタ部と、
を具備し、
前記キャパシタ部は、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの前記下側に埋め込まれたストレージ電極とを有し、前記トレンチを水平に切った前記断面形状における前記長径／短径比が、前記カラー絶縁膜形成部よりも前記キャパシタ部の方が小さいことを特徴とする半導体装置。
【請求項３】
前記カラー絶縁膜形成部の前記トレンチを水平に切った前記断面形状において、長径方向が半導体基板＜１１０＞軸方向または＜１００＞軸方向と一致していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板に溝を掘ってトレンチを形成する工程と、
前記トレンチ内に第１の絶縁膜を充填し所望の高さまでエッチングする工程と、
全面に第２の絶縁膜を形成する工程と、
異方性エッチングにより前記第２の絶縁膜をトレンチ側壁にのみ残す工程と、
前記第１の絶縁膜をエッチングして除去する工程と、
露出した半導体基板の一部を酸化し第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチングして除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
トレンチを形成する工程は、前記トレンチの長径方向が半導体基板＜１１０＞軸方向または＜１００＞軸方向と一致しているように形成することを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチ型キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミック型半導体記憶装置（ＤＲＡＭ）では、記憶素子として、ＭＯＳＦＥＴとキャパシタの組み合わせが用いられる。キャパシタは、基板上に積み上げるスタック型と基板にトレンチを掘ってその中に形成するトレンチ型とに分けられるが、実装密度を向上できるトレンチ型には、種々の提案が為されている。
【０００３】
例えば、特許文献１においては、トレンチの下部を広げてキャパシタ面積を拡大する、いわゆるボトル型キャパシタにおいて、硬質材料スペースウォールによりトレンチ側壁上部表面を保護する製造方法を提供している。また、特許文献２においては、深いトレンチの上部側壁に形成されたトランジスタと、トレンチ下部に形成された蓄積キャパシタを有し、側壁は単一の結晶軸に沿った結晶方位を有する第１の結晶面と位置合わせし、基板表面は第２の結晶面に沿って位置合わせすることにより、最適なデバイス特性を実現できるとしている。
【０００４】
従来ボトル型トレンチキャパシタでは、ケミカルダウンフローエッチング（ＣＤＥ）法を用いてトレンチ下部の半導体基板をエッチングすることでキャパシタ表面積を拡大し、キャパシタ容量を増大させている。このため、半導体基板のエッチング量は最近接トレンチとの距離によって制限されており、半導体基板を過剰にエッチングすると隣接するトレンチが互いにショートしてしまうため、所望のキャパシタ表面積が得られないという問題がある。
【特許文献１】特開２００１−２１７４０４号公報
【特許文献２】特開２００１−４４３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ボトル型キャパシタのエッチング量は、隣接するトレンチとのショートを避けるために、エッチング余裕を残しておく必要があった。そのため、更に面積効率が向上したトレンチキャパシタが望まれており、本発明はそのようなキャパシタを備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に設けられたトレンチの内壁上側に設けられたカラー絶縁膜と、前記トレンチの下側に設けられたキャパシタ部とを具備し、前記キャパシタ部は、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの下側に埋め込まれたストレージ電極とを有し、前記カラー絶縁膜形成部の前記トレンチを水平に切った前記断面形状において、長径方向に最近接の他のトレンチが配置されることを特徴とする、あるいは前記トレンチを水平に切った前記断面形状における前記長径／短径比が、前記カラー絶縁膜形成部よりも前記キャパシタ部の方が小さいことを特徴とする。
【０００７】
また、本発明の半導体装置の製造方法は、半導体基板に溝を掘ってトレンチを形成する工程と、前記トレンチ内に第１の絶縁膜を充填し所望の高さまでエッチングする工程と、全面に第２の絶縁膜を形成する工程と、異方性エッチングにより前記第２の絶縁膜をトレンチ側壁にのみ残す工程と、前記第１の絶縁膜をエッチングして除去する工程と、露出した半導体基板の一部を酸化し第３の絶縁膜を形成する工程と、前記第３の絶縁膜をエッチングして除去する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、最近接トレンチ間距離を保持したまま、キャパシタ容量がより大きなトレンチ型キャパシタを有する半導体装置、およびその製造方法を実現できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態の説明に先立ち、比較例として従来の製造方法の問題点について、図６乃至図７を参照して簡単に説明する。従来のトレンチ型キャパシタ形成では、まず図６（ａ）に示すように、半導体基板１０１表面上に酸化シリコン膜１０２、窒化シリコン膜１０３、及び図示せぬ酸化シリコン膜を形成し、これらの積層膜をリソグラフィ技術により加工してマスクを形成し、ＲＩＥ法等の異方性エッチング技術により、半導体基板１０１にトレンチ１０５を形成する。
【００１０】
次にウェットエッチングなどの等方性エッチングによりマスクとして用いた酸化シリコン膜を完全に除去した後、全面に非晶質シリコン膜１０６、酸化シリコン膜１０７、窒化シリコン膜１０８を順次形成する。続いて、リソグラフィ工程により、トレンチ上部の窒化シリコン膜１０８を除去し、露出された非晶質シリコン膜１０６と半導体基板１０１を酸化し、酸化シリコン膜１１０を形成する。
【００１１】
次に図６（ｂ）に示すように、トレンチ１０５底部側壁の窒化シリコン膜１０８、酸化シリコン膜１０７、非晶質シリコン膜１０６を完全に除去し、且つ半導体基板１０１を数１０ｎｍ程度エッチングして拡幅する。その後、この拡幅されたトレンチ５の部分にキャパシタ（不図示）を形成する。
【００１２】
このような従来法では、ＣＤＥ法を用いてトレンチ下部の半導体基板をエッチングすることでキャパシタ表面積を拡大し、キャパシタ容量を増大させている。図７は、図６（ｂ）のＢ−Ｂ´線に沿った断面図であり、破線はＣＤＥによるエッチング前のトレンチ形状、実線はＣＤＥによるエッチング後のトレンチ形状を示す。図７から分かるように、半導体基板のエッチング量は最近接トレンチとの距離によって制限されており、半導体基板を過剰にエッチングすると隣接するトレンチが互いにショートしてしまうため、所望のキャパシタ表面積が得られないという問題がある。本発明は、このような問題を解決する半導体装置、及びその製造方法を提供するものである。以下、本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態に係る半導体装置の製造方法を段階的に示す半導体装置キャパシタ部の断面図である。先ず、図１（ａ）に示すように、半導体基板１の表面上に熱酸化法により２ｎｍ程度の酸化シリコン膜２を形成する。次にこの熱酸化膜２上にＬＰＣＶＤ（低圧ＣＶＤ）法を用いて２２０ｎｍ程度の窒化シリコン膜３を形成し、更に窒化シリコン膜３上にＬＰＣＶＤ法を用いて１６００ｎｍ程度の酸化シリコン膜４を形成する。次にリソグラフィ技術とＲＩＥ法等の異方性エッチング技術により、トレンチ開口部の酸化シリコン膜４、窒化シリコン膜３、酸化シリコン膜２を選択的にエッチングする。次に、ＲＩＥ法等の異方性エッチングにより、酸化シリコン膜４をマスクにして半導体基板１を選択的にエッチングし、深さ８μｍ程度のトレンチ５を形成する。
【００１４】
次に、図１（ｂ）に示すように、ウェットエッチングなどの等方性エッチングにより酸化シリコン膜４を完全に除去した後、全面に５００ｎｍ程度のＳＯＧ（Spin On Glass）膜６を塗布する。これにより、トレンチ５はＳＯＧにより完全に埋め込まれる。
【００１５】
次にＲＩＥ法またはウェットエッチングなどでＳＯＧ膜６を半導体基板表面から１．６μｍ程度の深さまでエッチングする。続いてＬＰＣＶＤ法を用いて全面に１０ｎｍ程度の窒化シリコン膜７を形成した後、ＲＩＥ法を用いて窒化シリコン膜７をエッチングすることでトレンチ５の側面に窒化シリコン膜７の側壁を形成する。
【００１６】
次に、図１（ｃ）に示すように、ウェットエッチングによりＳＯＧ膜６を完全に除去した後、熱酸化法によりトレンチ５下部に露出された半導体基板１の表面に１００ｎｍ程度の酸化シリコン膜８を形成する。
【００１７】
図２（ａ）は、半導体基板１の表面で最近接する２つのトレンチの間口における平面形状を示しており、最近接するトレンチは半導体基板１の＜１１０＞軸方向（Ｘ方向）に配置されており、且つトレンチの短径をＸに直交するＹ方向に設定している。
【００１８】
図２（ｂ）は、図１（ｃ）のＡ−Ａ´線で切断した横断面図で、近接する２個のトレンチを図示しており、破線は酸化シリコン膜８形成前のトレンチ５の平面形状、実線は酸化シリコン膜８形成後のトレンチ５の平面形状を示している。なお、Ａ−Ａ´線で切断した横断面図では、図１（ａ）の半導体基板１のエッチング工程において＜１００＞方向へのエッチング速度が早いため、トレンチ形状は方形となる。
【００１９】
また、トレンチ内壁を酸化した場合、酸化膜形成時に発生する圧縮応力により、長辺部の酸化シリコン膜厚よりも短辺部の酸化シリコン膜厚が薄くなるため、トレンチの配列方向（Ｘ方向）と垂直な方向（Ｙ方向）に半導体基板１と酸化シリコン膜８の界面をより大きく拡大される。こうすることで、トレンチ間口でのＹ方向の素子分離幅のピッチを縮小しつつ、トレンチ下部のＹ方向の径を拡大することが可能となる。即ち、トレンチを水平に切った断面形状における長径／短径比が、カラー絶縁膜形成部よりもキャパシタ部の方が小さい。
【００２０】
続いて、図３（ａ）に示すように、ウェットエッチングにより酸化シリコン膜８および窒化シリコン膜７を順次除去する。次に全面に１２ｎｍ程度の非晶質シリコン膜９を形成する。続いて、図３（ｂ）に示すように、熱酸化法により非晶質シリコン膜９の表面に２．５ｎｍ程度の酸化シリコン膜１０を形成し、更にＬＰＣＶＤ法を用いて１０ｎｍ程度の窒化シリコン膜１１を形成する。
【００２１】
続いて図４（ａ）に示すように、全面にレジスト１２を塗布し、ＣＤＥ法を用いてレジスト１２を半導体基板１の表面から１．３μｍ程度の深さまでエッチングし、続いてＣＤＥ法を用いてレジスト１２より上部の窒化シリコン膜１１を除去する。
【００２２】
次に、図４（ｂ）に示すように、ウェットエッチング法を用いてレジスト１２を完全に除去し、続いて熱酸化法を用いて窒化シリコン膜１１より上部に露出された非晶質シリコン膜９と半導体基板１を酸化し、膜厚５５ｎｍ程度の酸化シリコン膜１３を形成する。
【００２３】
次に、図４（ｃ）に示すように、ウェットエッチング法を用いてトレンチ５の底部側壁の窒化シリコン膜１１を除去し、更にＣＤＥ法を用いてトレンチ５の底部側壁の非晶質シリコン膜９を完全に除去する。次に気相拡散法を用いて、トレンチ５の底部の露出した半導体基板１内に不純物拡散層１４を形成し、続いて全面に５ｎｍ程度の窒化シリコン膜１５を形成した後、熱酸化法により窒化シリコン膜１５表面に１０ｎｍ程度の酸化シリコン膜１６を形成し、続いてＬＰＣＶＤ法を用いて２００ｎｍ程度の砒素を含有した多結晶シリコン膜１７を形成する。
【００２４】
次にＲＩＥ法を用いて、多結晶シリコン膜１７を半導体基板１表面から８０ｎｍ程度の深さまでエッチングした後、多結晶シリコン膜１７より上部の酸化シリコン膜１６と窒化シリコン膜１５をウェットエッチング法により除去し、続いてウェットエッチング法を用いて酸化シリコン膜１３を多結晶シリコン膜１７表面から８０ｎｍ程度の深さまでエッチングし、次にウェットエッチング法を用いて多結晶シリコン膜１７側面に露出した窒化シリコン膜１５および酸化シリコン膜１６を除去する。
【００２５】
続いて、全面に１ｎｍ程度の窒化シリコン膜１８と２００ｎｍ程度の砒素を含有する多結晶シリコン膜１９を形成し、次にＲＩＥ法を用いて多結晶シリコン膜１９を半導体基板表面から３０ｎｍ程度の深さまでエッチングしてトレンチ型キャパシタを完成させる。
【００２６】
以上述べたように、本発明の第１の実施形態によれば、近接するトレンチを半導体基板の＜１１０＞方向（Ｘ方向）に整列させることにより、トレンチ間口における、Ｘ方向に直行するＹ方向の素子分離幅のピッチを縮小しつつ、トレンチ下部のＹ方向の径を拡大することが可能となる。
【００２７】
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、最近接するトレンチを半導体基板の＜１００＞方向に配置するものである。基本的には第１の実施形態の製造方法に類似しているので、同一の図面を使用して説明する。先ず、第１の実施形態と同様にして、図１（ａ）〜（ｃ）の工程を実施する。第２の実施形態においても、トレンチ間口におけるトレンチ形状および配列は、図２（ａ）と同様になるが（但し、軸方向は＜１００＞方向となる）、トレンチ底部の断面図（図１（ｃ）のＡ−Ａ´線に相当）は、図５に示すように＜１１０＞方向にシリコン酸化膜８を拡大することが可能となる。なお、トレンチ下部において、トレンチ形状は前述の通り方形となる。
【００２８】
以後は、第１の実施形態の図３〜図４と同様に加工して、半導体装置を完成させる。このように、第２の実施形態によれば、近接するトレンチを半導体基板の＜１００＞方向（Ｘ方向）に整列させることにより、トレンチ間口における、Ｘ方向に直行するＹ方向の素子分離幅のピッチを縮小しつつ、トレンチ下部のＹ方向の径を拡大することが可能となる。即ち、トレンチを水平に切った断面形状における長径／短径比が、カラー絶縁膜形成部よりもキャパシタ部の方が小さい。
【００２９】
以上、実施形態を通じ本発明を説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す縦断面図。
【図２】図１（ｃ）におけるトレンチ間口の横断面図（ａ）と、トレンチ底部（Ａ−Ａ´線）における横断面図（ｂ）。
【図３】図１に続く工程を示す縦断面図。
【図４】図３に続く工程を示す縦断面図。
【図５】本発明の第２の実施形態に係る半導体装置のトレンチ底部（Ａ−Ａ´線に相当）における横断面図。
【図６】比較例のトレンチ拡幅方法を説明するための横断面図。
【図７】図６（ｂ）のＢ−Ｂ´線に沿った横断面図。
【符号の説明】
【００３１】
１、１０１…半導体基板
２，４，８，１０，１３，１６，１０２，１０４，１０７，１１０…酸化シリコン膜
３、７、１１、１５，１８，１０３，１０８…窒化シリコン膜
５，１０５…トレンチ
６…ＳＯＧ膜
９、１０６…非晶質シリコン膜
１２…レジスト
１４…不純物拡散層
１７，１９…砒素を含有する多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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