(57)【要約】【課題】３次元強誘電体キャパシタ及びそれを備える不揮発性メモリ素子、並びにその製造方法を提供する。【解決手段】トレンチ型下部電極と、下部電極の周りに形成された層間絶縁層、例えば、ＳｉＯ２層と、層間絶縁層上に形成された拡散防止膜と、下部電極及び拡散防止膜上に形成された強誘電層（ＰＺＴ層）と、強誘電層上に形成された上部電極と、を備えることを特徴とする３次元強誘電体キャパシタである。【選択図】図１
2007073964.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極の周りに形成された層間絶縁層と、
前記層間絶縁層上に形成された拡散防止膜と、
前記下部電極及び前記拡散防止膜上に形成された強誘電層と、
前記強誘電層上に形成された上部電極と、を備えることを特徴とする強誘電体キャパシタ。
【請求項２】
前記下部電極は、トレンチ構造であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記強誘電層は、ＰＺＴ層であり、前記拡散防止膜は、ＳｉＯ２防止する除いた絶縁膜であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項４】
前記絶縁膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち少なくとも何れか一つであることを特徴とする請求項３に記載の強誘電体キャパシタ。
【請求項５】
前記絶縁膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有することを特徴とする請求項３に記載の強誘電体キャパシタ。
【請求項６】
前記強誘電層は、ＰＺＴ層であり、前記拡散防止膜は、第１拡散防止膜及び第２拡散防止膜を備えることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項７】
前記第１拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つであることを特徴とする請求項６に記載の強誘電体キャパシタ。
【請求項８】
前記第２拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜であることを特徴とする請求項６に記載の強誘電体キャパシタ。
【請求項９】
前記絶縁膜は、ＢＳＴ膜またはＬｉＮｂＯ３膜であることを特徴とする請求項８に記載の強誘電体キャパシタ。
【請求項１０】
トレンチ構造の下部電極と、
前記下部電極の周りに形成されており、ＳｉＯ２を除いた絶縁物質から形成された層間絶縁層と、
前記下部電極及び前記層間絶縁層上に形成された強誘電層と、
前記強誘電層上に形成された上部電極と、を備えることを特徴とする強誘電体キャパシタ。
【請求項１１】
前記強誘電層は、ＰＺＴ層であり、前記層間絶縁層は、ＳｉＮ層、ＴｉＯ２層、ＳｉＯＮ層及びＡｌ２Ｏ３層のうち少なくとも何れか一つであることを特徴とする請求項１０に記載の強誘電体キャパシタ。
【請求項１２】
前記層間絶縁層と前記強誘電層との間に、ペロブスカイト結晶構造を有するが、Ｐｂは含んでいない絶縁層をさらに備えることを特徴とする請求項１０に記載の強誘電体キャパシタ。
【請求項１３】
前記絶縁層は、ＢＳＴ層またはＬｉＮｂＯ３層であることを特徴とする請求項１２に記載の強誘電体キャパシタ。
【請求項１４】
スイッチング素子、強誘電体キャパシタ、及び前記スイッチング素子と前記強誘電体キャパシタとの連結手段を備える不揮発性メモリ素子において、
前記強誘電体キャパシタは、
前記連結手段に接触した下部電極と、
前記下部電極の周りに形成された層間絶縁層と、
前記層間絶縁層上に形成された拡散防止膜と、
前記下部電極及び前記拡散防止膜上に形成された強誘電層と、
前記強誘電層上に形成された上部電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１５】
前記下部電極は、トレンチ構造であることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記強誘電層は、ＰＺＴ層であり、前記拡散防止膜は、ＳｉＯ２膜を除いた絶縁膜であることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１７】
前記絶縁膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち少なくとも何れか一つであることを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
前記絶縁膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有することを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１９】
前記強誘電層は、ＰＺＴ層であり、前記拡散防止膜は、第１拡散防止膜及び第２拡散防止膜を備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項２０】
前記第１拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つであることを特徴とする請求項１９に記載の不揮発性メモリ素子。
【請求項２１】
前記第２拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜であることを特徴とする請求項１９に記載の不揮発性メモリ素子。
【請求項２２】
前記絶縁膜は、ＢＳＴ膜またはＬｉＮｂＯ３膜であることを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２３】
スイッチング素子及び強誘電体キャパシタを備え、前記スイッチング素子と前記強誘電体キャパシタとの連結手段を備える不揮発性メモリ素子において、
前記強誘電体キャパシタは、
トレンチ構造を有し、前記連結手段に接触した下部電極と、
前記下部電極の周りに形成されており、ＳｉＯ２を除いた絶縁物質から形成された層間絶縁層と、
前記下部電極及び前記層間絶縁層上に形成された強誘電層と、
前記強誘電層上に形成された上部電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２４】
前記強誘電層は、ＰＺＴ層であり、前記層間絶縁層は、ＳｉＮ層、ＴｉＯ２層、ＳｉＯＮ層及びＡｌ２Ｏ３層のうち少なくとも何れか一つであることを特徴とする請求項２３に記載の不揮発性メモリ素子。
【請求項２５】
前記層間絶縁層と前記強誘電層との間に、ペロブスカイト結晶構造を有するが、Ｐｂは含んでいない絶縁層がさらに備えられたことを特徴とする請求項２３に記載の不揮発性メモリ素子。
【請求項２６】
前記絶縁層は、ＢＳＴ層またはＬｉＮｂＯ３層であることを特徴とする請求項２５に記載の不揮発性メモリ素子。
【請求項２７】
基板にトランジスタを形成する第１工程と、
前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、
前記第１層間絶縁層に、前記トランジスタのドレイン領域が露出されるコンタクトホールを形成する第３工程と、
前記コンタクトホールに導電性プラグを充填する第４工程と、
前記第１層間絶縁層上に、前記導電性プラグを覆う第２層間絶縁層及び拡散防止膜を順次に積層する第５工程と、
前記第２層間絶縁層及び前記拡散防止膜を備える積層物に、前記導電性プラグが露出されるビアホールを形成する第６工程と、
前記ビアホールの側面及び底部に下部電極を形成する第７工程と、
前記拡散防止膜上に、前記ビアホール内の前記下部電極を覆う強誘電層を形成する第８工程と、
前記強誘電層上に上部電極を形成する第９工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２８】
前記第２層間絶縁層は、ＳｉＯ２層及びＳｉＮ層のうち何れか一つから形成し、前記強誘電層は、ＰＺＴ層から形成することを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つであることを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜であることを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３１】
前記拡散防止膜は、第１拡散防止膜及び第２拡散防止膜を順次に積層して形成することを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３２】
前記第１拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つであることを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
【請求項３３】
前記第２拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜であることを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
【請求項３４】
前記第７工程は、
前記拡散防止膜上にＭ前記ビアホールの側面及び底を覆う下部電極を形成する工程と、
前記下部電極を前記拡散防止膜が露出されるまで研磨する工程と、をさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３５】
前記第１層間絶縁層と第２層間絶縁層との間に、前記導電性プラグを覆うオーム接触層をさらに形成し、前記ビアホールは、前記オーム接触層が露出されるように形成することを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３６】
基板にトランジスタを形成する第１工程と、
前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、
前記第１層間絶縁層に、前記トランジスタのドレイン領域が露出されるコンタクトホールを形成する第３工程と、
前記コンタクトホールに導電性プラグを充填する第４工程と、
前記第１層間絶縁層上に、前記導電性プラグを覆う第２層間絶縁層を形成する第５工程と、
前記第２層間絶縁層に、前記導電性プラグが露出されるビアホールを形成する第６工程と、
前記ビアホールの側面及び底部に下部電極を形成する第７工程と、
前記第２層間絶縁層上に、前記ビアホール内の前記下部電極を覆う強誘電層を形成する第８工程と、
前記強誘電層上に上部電極を形成する第９工程と、を含むが、
前記第２層間絶縁層は、ＳｉＯ２を除いた絶縁物質から形成することを特徴とする不揮発性メモリ素子の製造方法。
【請求項３７】
前記第２層間絶縁層は、ＳｉＮ層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＴｉＯ２層のうち何れか一つから形成し、前記強誘電層は、ＰＺＴ層から形成することを特徴とする請求項３６に記載の不揮発性メモリ素子の製造方法。
【請求項３８】
前記第７工程は、
前記第２層間絶縁膜上に、前記ビアホールの側面及び底部を覆う下部電極を形成する工程と、
前記下部電極を前記第２層間絶縁層が露出されるまで研磨する工程と、をさらに含むことを特徴とする請求項３６に記載の不揮発性メモリ素子の製造方法。
【請求項３９】
前記拡散防止膜と前記強誘電膜との間に下部電極が拡張していることを特徴とする請求項１に記載の強誘電体キャパシタ、又は、請求項１４に記載の不揮発性メモリ素子、又は、請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項４０】
前記層間絶縁層と前記強誘電膜との間に下部電極が拡張していることを特徴とする請求項１０に記載の強誘電体キャパシタ、又は、請求項２３に記載の不揮発性メモリ素子、又は、請求項３６に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、３次元強誘電体キャパシタ及びそれを備える不揮発性メモリ素子、並びにその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程における問題点の一つは、物質の相互拡散による副作用である。
【０００３】
このような物質の相互拡散は、半導体装置を構成する要素をなす物質そのものの界面特性や半導体装置の製造工程のうち、高温工程に起因する。
【０００４】
最近、次世代半導体メモリ素子として、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）及び相転移ＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ）と共に、強誘電体ＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）に対する関心が高まっている。また、高集積のために、ＦＲＡＭに含まれた強誘電体キャパシタを多様な構造に変形しようとする試みが行われているが、この過程で発生する問題の一つが、ＰＺＴ層のＰｂ及び下部膜のＳｉの相互拡散によるＰＺＴ層内でＰｂ濃度の低下である。
【０００５】
ＰＺＴ層内でＰｂの濃度が低下する場合、ＰＺＴ層の結晶構造は、ペロブスカイト構造からパイロクロア構造に変わる。このように結晶構造が変われば、ＰＺＴ層で正常な分極特性は消えるので、結晶構造の変わったＰＺＴ層は、強誘電体としての使用価値がなくなる。また、このような結晶構造の変更が、ＰＺＴ層の局所領域に制限されるとしても、正常な強誘電体として使用されうるＰＺＴ層の領域は縮小するため、結局、強誘電体キャパシタの有効面積は縮小する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明が解決しようとする技術的課題は、前述した従来の技術の問題点を改善するためのものであって、Ｐｂ及びＳｉの相互拡散を防止または最小化できる強誘電体キャパシタを提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、このような強誘電体キャパシタを含む不揮発性メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を解決するために、本発明は、下部電極と、前記下部電極の周りに形成された層間絶縁層と、前記層間絶縁層上に形成された拡散防止膜と、前記下部電極及び前記拡散防止膜上に形成された強誘電層と、前記強誘電層上に形成された上部電極と、を備えることを特徴とする強誘電体キャパシタを提供する。
【００１０】
このようなキャパシタで、前記下部電極は、トレンチ構造でありうる。そして、前記強誘電層は、ＰＺＴ層であり、前記拡散防止膜は、 二酸化ケイ素（ＳｉＯ２）膜を除いた絶縁膜でありうる。このとき、前記絶縁膜は、 窒化（ＳｉＮ）膜、 二酸化チタン（ＴｉＯ２）膜、シリコン酸窒化（ＳｉＯＮ）膜及び 酸化アルミニウム（Ａｌ２Ｏ３）膜のうち少なくとも何れか一つでありうる。また、 前記絶縁膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有しうる。また、前記拡散防止膜は、第１拡散防止膜及び第２拡散防止膜を備えうるが、ここで、 前記第１拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つであり、前記第２拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜でありうる。この場合に、前記絶縁膜は、ＢＳＴ膜またはＬｉＮｂＯ３膜でありうる。
【００１１】
また、本発明は、前記技術的課題を解決するために、トレンチ構造の下部電極と、前記下部電極の周りに形成されており、ＳｉＯ２を除いた絶縁物質から形成された層間絶縁層と、前記下部電極及び前記層間絶縁層上に形成された強誘電層と、前記強誘電層上に形成された上部電極と、を備えることを特徴とする強誘電体キャパシタを提供する。
【００１２】
このようなキャパシタで、前記強誘電層は、ＰＺＴ層であり、前記層間絶縁層は、ＳｉＮ層、ＴｉＯ２層、ＳｉＯＮ層及びＡｌ２Ｏ３層のうち少なくとも何れか一つでありうる。そして、前記層間絶縁層と前記強誘電層との間に、ペロブスカイト結晶構造を有するが、Ｐｂは含んでいない絶縁層をさらに備えられうる。このとき、絶縁層は、ＢＳＴ層またはＬｉＮｂＯ３層でありうる。
【００１３】
前記他の技術的課題を解決するために、本発明は、スイッチング素子、強誘電体キャパシタ、及び前記スイッチング素子と前記強誘電体キャパシタとの連結手段を備える不揮発性メモリ素子において、前記強誘電体キャパシタは、前記技術的課題を解決するために第一に提供したものと同じであることを特徴とする不揮発性メモリ素子を提供する。
【００１４】
このようなメモリ素子で、前記強誘電体キャパシタの細部構成は、前述した通りでありうる。
【００１５】
また、本発明は、前記他の技術的課題を解決するために、スイッチング素子、強誘電体キャパシタ、及び前記スイッチング素子と前記強誘電体キャパシタとの連結手段を備える不揮発性メモリ素子において、記強誘電体キャパシタは、前記技術的課題を解決するために第二に提供したものと同じであることを特徴とする不揮発性メモリ素子を提供する。
【００１６】
このようなメモリ素子で、前記強誘電体キャパシタの細部構成は、前述した通りでありうる。
【００１７】
前記さらに他の技術的課題を解決するために、本発明は、 基板にトランジスタを形成する第１工程と、前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、前記第１層間絶縁層に、前記トランジスタのドレイン領域が露出されるコンタクトホールを形成する第３工程と、前記コンタクトホールに導電性プラグを充填する第４工程と、前記第１層間絶縁層上に、前記導電性プラグを覆う第２層間絶縁層及び拡散防止膜を順次に積層する第５工程と、前記第２層間絶縁層及び前記拡散防止膜を備える積層物に、前記導電性プラグが露出されるビアホールを形成する第６工程と、前記ビアホールの側面及び底部に下部電極を形成する第７工程と、前記拡散防止膜上に、前記ビアホール内の前記下部電極を覆う強誘電層を形成する第８工程と、前記強誘電層上に上部電極を形成する第９工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【００１８】
この製造方法で、前記第２層間絶縁層は、ＳｉＯ２層及びＳｉＮ層のうち何れか一つから形成し、前記強誘電層は、ＰＺＴ層から形成できる。そして、前記拡散防止膜は、ＳｉＮ膜、ＴｉＯ２膜、ＳｉＯＮ膜及びＡｌ２Ｏ３膜のうち何れか一つでありうる。また、前記拡散防止膜は、Ｐｂを含んでいないペロブスカイト結晶構造を有する絶縁膜でありうる。
【００１９】
また、前記拡散防止膜は、第１拡散防止膜及び第２拡散防止膜を順次に積層して形成してもよい。
【００２０】
また、前記第７工程は、前記拡散防止膜上に前記ビアホールの側面及び底部を覆う下部電極を形成する工程と、前記下部電極を前記拡散防止膜が露出されるまで研磨する工程と、をさらに含みうる。
【００２１】
また、前記第１層間絶縁層と第２層間絶縁層との間に、前記導電性プラグを覆うオーム接触層をさらに形成し、前記ビアホールは、前記オーム接触層が露出されるように形成できる。
【００２２】
また、本発明は、前記さらに他の技術的課題を解決するために、基板にトランジスタを形成する第１工程と、前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、前記第１層間絶縁層に、前記トランジスタのドレイン領域が露出されるコンタクトホールを形成する第３工程と、前記コンタクトホールに導電性プラグを充填する第４工程と、前記第１層間絶縁層上に、前記導電性プラグを覆う第２層間絶縁層を形成する第５工程と、前記第２層間絶縁層に、前記導電性プラグが露出されるビアホールを形成する第６工程と、前記ビアホールの側面及び底部に下部電極を形成する第７工程と、前記第２層間絶縁層上に、前記ビアホール内の前記下部電極を覆う強誘電層を形成する第８工程と、前記強誘電層上に上部電極を形成する第９工程と、を含むが、前記第２層間絶縁層は、ＳｉＯ２を除いた絶縁物質から形成することを特徴とする不揮発性メモリ素子の製造方法を提供する。
【００２３】
このような製造方法で、前記第２層間絶縁層は、ＳｉＮ層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＴｉＯ２層のうち何れか一つから形成し、前記強誘電層は、ＰＺＴ層から形成 できる。
【００２４】
前記第７工程は、前記第２層間絶縁膜上に、前記ビアホールの側面及び底部を覆う下部電極を形成する工程と、前記下部電極を前記第２層間絶縁層が露出されるまで研磨する工程と、をさらに含みうる。
【発明の効果】
【００２５】
本発明のメモリ素子では、拡散防止膜の存在によってＰｂ及びＳｉの相互拡散を防止でき、拡散されても、その程度は無視できる程度である。これにより、Ｐｂ及びＳｉの相互拡散及び反応に起因して、ＰＺＴ層内でＰｂの濃度が低下することを防止できるところ、ＰＺＴ層の局所的な相変化を防止して、ＰＺＴ層と下部電極との間に有効面積が縮小することを防止できる。したがって、本発明のメモリ素子を高集積しても、本発明のメモリ素子の強誘電体キャパシタは、メモリ素子の正常動作に必要な静電容量を確保できる。
【００２６】
また、本発明のメモリ素子のように拡散防止膜が存在する場合、Ｐｂ及びＳｉの相互拡散を考慮する必要がないので、ＰＺＴ層の蒸着と関連した不安定性を解消できる。
【００２７】
また、下部電極が形成されるビアホールｖ１は、第２層間絶縁層及び拡散防止膜を順次に積層した後に形成されるところ、拡散防止膜を２層以上蒸着しても、それによるマスク数は増加しない。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して、本発明の実施例による強誘電体キャパシタ及びそれを備える不揮発性メモリ素子、並びにその製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されている。
本発明の実施例による不揮発性メモリ素子を説明しつつ、本発明の実施例による強誘電体キャパシタ（以下、本発明のキャパシタ）も共に説明する。
【００２９】
［実施例１］
図１に示すように、本発明の実施例１による不揮発性メモリ素子（以下、第１メモリ素子）は、基板４０に基板４０の表面から所定深さを有する第１不純物領域４２ｓ及び第２不純物領域４２ｄが存在する。基板４０にドーピングされた不純物とは逆極性を持つ不純物がドーピングされた第１不純物領域４２ｓと第２不純物領域４２ｄとは離隔されており、そのうち何れか一つは、ソース領域であり、他の一つは、ドレイン領域でありうる。第１不純物領域４２ｓと第２不純物領域４２ｄとの間の基板４０上にゲート積層物４４が存在する。ゲート積層物４４は、ゲート酸化膜、ゲート電極、スペーサなどを備えうる。第１不純物領域４２ｓ、第２不純物領域４２ｄ及びゲート積層物４４は、スイッチング素子の一つである電界効果トランジスタを構成する。基板４０上に、前記電界効果トランジスタを覆う第１層間絶縁層４６が存在する。第１層間絶縁層４６に第２不純物領域４２ｄが露出されるコンタクトホールｈ１が形成されている。コンタクトホールｈ１は、導電性プラグ４８で充填されている。第１層間絶縁層４６上に、導電性プラグ４８の上面を覆うオーム接触層５０が存在する。オーム接触層５０は、図５に示すように、導電性プラグ４８の上面にのみ存在してもよい。オーム接触層５０は、例えば、ＴｉＡｌＮ層でありうる。オーム接触層５０上には厚い第２層間絶縁層５２が存在する。第２層間絶縁層５２は、例えば、 ＳｉＯ２層でありうる。第２層間絶縁層５２の上面には拡散防止膜５４が存在する。拡散防止膜５４は、ＳｉＯ２を含んでいない絶縁膜、例えば、ＳｉＮ、ＴｉＯ２、ＳｉＯＮまたはＡｌ２Ｏ３でありうる。第２層間絶縁層５２及び拡散防止膜５４を備える積層物にオーム接触層５０が露出されるビアホールｖ１が形成されている。ビアホールｖ１の側面及び底部は、下部電極５６で覆われている。下部電極５６は、貴金属、例えば、イリジウム（Ｉｒ）から形成された電極でありうる。下部電極５６の内側面は、所定厚さのＰＺＴ層５８で覆われている。ＰＺＴ層５８は、拡散防止膜５４上に拡張されている。ＰＺＴ層５８の代りに、他の強誘電層が使用されうる。下部電極５６は拡散防止膜５４とＰＺＴ層５８との間に拡張し、また、第２層間絶縁膜５２とＰＺＴ層５８との間に拡張している。ＰＺＴ層５８上にビアホールｖ１を充填する上部電極６０が存在する。上部電極６０は、下部電極５６と同じ貴金属、例えば、Ｉｒから形成された電極であるが、下部電極５６と異なる貴金属からなる電極でありうる。下部電極５６、ＰＺＴ層５８及び上部電極６０は、強誘電体キャパシタを構成する。
【００３０】
第２層間絶縁層５２及び拡散防止膜５４を備える積層物に形成されたビアホールｖ１は、第１層間絶縁層４６及び第２層間絶縁層５２を備える積層物の観点から見れば、トレンチである。したがって、ビアホールｖ１に形成された前記強誘電体キャパシタは、トレンチ構造を有する。
【００３１】
［実施例２］
本発明の実施例２による不揮発性メモリ素子（以下、第２メモリ素子）は、ほとんどの構成が図１に示す前記第１メモリ素子と同じである。
【００３２】
しかし、前記第２メモリ素子は、図２に示すように、層間絶縁層５２とＰＺＴ層５８との間に複数層の拡散防止膜６２を備える。複数層の拡散防止膜６２は、順次に積層された第１拡散防止膜６２ａ及び第２拡散防止膜６２ｂを備える。第１拡散防止膜６２ａは、前記第１メモリ素子の拡散防止膜（図１の５４）と同じでありえる。そして、第２拡散防止膜６２ｂは、ＰＺＴ層５８と同じ結晶構造、すなわち、ペロブスカイト構造を有しつつ、Ｐｂは含んでいない強誘電膜、例えば、ＢＳＴ膜あるいはＬｉＮｂＯ３膜でありうる。下部電極５６は拡散防止膜６２とＰＺＴ層５８との間に拡張し、また、第２層間絶縁膜５２とＰＺＴ層５８との間に拡張している。
【００３３】
［実施例３］
実施例３による不揮発性メモリ素子（以下、第３メモリ素子）は、図３に示すように、ほとんどの構成が前記第１メモリ素子と同じであり、拡散防止膜７３も単一膜である。下部電極５６は拡散防止膜７３とＰＺＴ層５８との間に拡張し、また、第２層間絶縁膜５２とＰＺＴ層５８との間に拡張している。
【００３４】
しかし、前記第３メモリ素子の拡散防止膜７３は、前記第１メモリ素子の拡散防止膜５４ではなく、前記第２メモリ素子の第２拡散防止膜（図２の６２ｂ）と同じものである。
【００３５】
［実施例４］
本発明の実施例４による不揮発性メモリ素子（以下、第４メモリ素子）は、図４に示すように、拡散防止膜なしに第２層間絶縁層８４及びＰＺＴ層５８が直接的に接触している。下部電極５６は第２層間絶縁膜８４とＰＺＴ層５８との間に拡張している。このとき、第２層間絶縁層８４は、ＳｉＯ２を除いた絶縁物質から形成された絶縁層、例えば、ＳｉＮ層あるいはＡｌ２Ｏ３層でありうる。したがって、前記第４メモリ素子で第２層間絶縁層８４は、拡散防止膜の役割も兼ねる。第２層間絶縁層８４とＰＺＴ層５８との間には、ペロブスカイト結晶構造を有するが、Ｐｂは含んでいない絶縁層、例えば、ＢＳＴ層やＬｉＮｂＯ３層がさらに備えられうる。
【００３６】
［実施例５］
本発明の実施例５による不揮発性メモリ素子（以下、第５メモリ素子）は、ほとんどが前記第１メモリ素子と同じである。しかし、図５に示すように、前記第５メモリ素子は、オーム接触層５０が導電性プラグ４８の上面上にのみ存在する。下部電極５６は拡散防止膜５４とＰＺＴ層５８との間に拡張し、また、第２層間絶縁膜５２とＰＺＴ層５８との間に拡張している。前記第５メモリ素子のこのような特徴は、前記第２メモリ素子ないし第４メモリ素子にも適用されうる。
【００３７】
前述した本発明のメモリ素子で拡散防止膜５４の存否による効果は、第２層間絶縁層５２、拡散防止膜５４及びＰＺＴ層５８が順次に積層された積層物を、スパッタリング方式を利用して、ＰＺＴ層５８の上面から第２層間絶縁層５２の下面に向って所定厚さずつ順次に除去し、除去された部分に対する質量分析を順次に実施するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析を通じて分かる。
【００３８】
前記ＳＩＭＳ分析を通じて前記積層物の上面、すなわち、ＰＺＴ層５８の上面及び前記積層物の下面、すなわち、第２層間絶縁層５２の下面の間に存在する物質の成分を分析できる。このような成分分析を通じて前記積層物のＰＺＴ層５８に拡散された物質成分の量、例えば、Ｓｉの量が分かり、第２層間絶縁層５２に拡散されたＰｂの量が分かる。
【００３９】
前記ＳＩＭＳ分析において、前記積層物に対するスパッタリング時間が長いほど、前記積層物の厚さは薄くなる。
【００４０】
図６ないし図８は、前記積層物に対するＳＩＭＳデータを示す。
【００４１】
図６は、前記積層物で拡散防止膜５４がなく、第２層間絶縁層５２が ＳｉＯ２膜であるとき、すなわち、ＰＺＴ層５８が第２層間絶縁層５２と直接接触する場合に、ＰＺＴ層５８のＰｂ成分及び第２層間絶縁層５２のＳｉ成分が相互どれぐらい拡散されるか、そして、ＰＺＴ層５８及び第２層間絶縁層５２の他の成分に対する相互拡散程度を示す。
【００４２】
図６で、第１グラフＧ１ないし第５グラフＧ５は、それぞれチタン（Ｔｉ）、鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）及びシリコン酸化膜（ＳｉＯ）に対するＳＩＭＳデータを示すグラフである。
【００４３】
図６で、垂直線Ｌは、ＰＺＴ層５８と第２層間絶縁層５２との境界を示す。そして、図６で、垂直線Ｌの左側領域は、ＰＺＴ層５８に対応し、右側領域は、第２層間絶縁層５２に対応する。また、図６で、ｄ１及びｄ２は、それぞれ垂直線Ｌを基点として測定されたＰｂ及びＳｉの相互拡散長さを示す。
【００４４】
図６のように、ＰＺＴ層５８のＰｂ及び第２層間絶縁層５２のＳｉが相互深さに拡散される場合、Ｐｂ及びＳｉの反応によって、ＰＺＴ層５８でＰｂの濃度が低くなる。その結果、ＰＺＴ層５８のＳｉが拡散された領域は、相がペロブスカイトからパイロクロアに変わる。ＰＺＴ層５８で、このように相が変わった領域は、ペロブスカイト相であるときのような正常な分極特性を表さない。さらに、このような影響は、ＰＺＴ層５８の第２層間絶縁層５２と直接接触していない領域に拡張される恐れがある。このようになれば、強誘電体キャパシタの有効面積が狭くなるので、強誘電体キャパシタを、トレンチ構造のように３次元形態に形成しても、有効面積が拡大する効果は大きくない。
【００４５】
しかし、ＰＺＴ層５８と第２層間絶縁層５２との間に拡散防止膜５４が備えられた場合、Ｐｂ及びＳｉの相互拡散は、図６に比べて無視する程である。
【００４６】
このような事実は、拡散防止膜５４の種類によるＰｂ及びＳｉの相互拡散程度を示す図７及び図８から分かる。
【００４７】
図７は、拡散防止膜５４がＳｉＮ膜であるときのＳＩＭＳデータを示し、図８は、拡散防止膜５４がＡｌ２Ｏ３膜であるときのＳＩＭＳデータを示す。
【００４８】
まず、図７に示すように、第１グラフＧ１１ないし第５グラフＧ５５は、それぞれＴｉ、Ｐｂ、Ｚｒ、Ｓｉ及びＳｉＮに対するＳＩＭＳデータを示すグラフである。そして、垂直線Ｌ１は、ＰＺＴ層及びＳｉＮからなる拡散防止膜５４の境界を示す。垂直線Ｌ１の左側領域は、ＰＺＴ層５８の領域であり、右側領域は、拡散防止膜５４及び第２層間絶縁層５２領域である。
【００４９】
図７の第２グラフＧ２２、第４グラフＧ４４及び第５グラフＧ５５を比較すると、Ｐｂの強度は、左側から右側に垂直線Ｌ１を通過しつつ急激に低下し、Ｓｉの強度も、右側から左側に垂直線Ｌ１を通過しつつ急激に低下するということが分かる。ＳｉＮの強度も、右側から左側に垂直線Ｌ１を通過しつつ急激に低下する。
【００５０】
図６と図７とを比較すると、図７で、Ｐｂ及びＳｉの相互拡散距離ｄ１１、ｄ２２は、図６でのＰｂ及びＳｉの相互拡散距離ｄ１、ｄ２よりはるかに短い。
【００５１】
次に、図８に示すように、第１グラフＧＧ１ないし第６グラフＧＧ６は、それぞれＴｉ、Ｐｂ、Ｚｒ、Ｓｉ、Ａｌ及びＡｌＯに対するＳＩＭＳデータを示す。垂直線Ｌ２は、ＰＺＴ層５８と拡散防止膜５４との境界を示す。また、垂直線Ｌ２の左側領域は、ＰＺＴ層５８であり、右側領域は、拡散防止膜５４及び第２層間絶縁層５２領域である。
【００５２】
図８の第２グラフＧＧ２及び第４グラフＧＧ４を参照すれば、Ｐｂ及びＳｉの強度は、何れも垂直線Ｌ２を通過しつつ急激に低下するということが分かる。これにより、図８でＰｂ及びＳｉの相互拡散距離ｄｄ１、ｄｄ２は、図６のＰｂ及びＳｉの相互拡散距離ｄ１、ｄ２と比較したとき、はるかに短いということが分かる。
【００５３】
図６の結果と図７及び図８の結果とを通じて、第２層間絶縁層５２とＰＺＴ層５８との間に拡散防止膜５４が存在するとき、Ｐｂ及びＳｉの相互拡散距離は、拡散防止膜５４が存在していないときの拡散距離よりはるかに短くなるということが分かる。
【００５４】
図９は、拡散防止膜５４の種類によるＰｂの拡散を示すＳＩＭＳデータである。
【００５５】
図９で、第１グラフＳ１は、拡散防止膜がないときのＰｂの拡散程度を示す。そして、第２グラフＳ２ないし第６グラフＳ６は、それぞれ拡散防止膜５４がＴｉＯ２膜、ＳｉＯＮ膜、２００Å厚さのＡｌ２Ｏ３膜、１００Å厚さのＡｌ２Ｏ３膜及びＳｉＮ膜であるときのＰｂの拡散程度を示す。また、図９で、垂直線Ｌ３は、第２グラフＳ２ないし第６グラフＳ６に対してＰＺＴ層５８と拡散防止膜５４との境界を示し、第１グラフＳ１に対してＰＺＴ層５８と第２層間絶縁層５２との境界を示す。
【００５６】
図９の第１グラフＳ１ないし第６グラフＳ６を比較すると、第３グラフＳ３ないし第６グラフＳ６の場合、垂直線Ｌ３を通過しつつ、Ｐｂの強度は直ちに急激に低くなるということが分かる。これは、ＰＺＴ層５８と拡散防止膜５４との境界を通過しつつ、Ｐｂの濃度は急激に低くなるということを意味する。また、拡散防止膜５４がＴｉＯ２膜である場合を表す第２グラフＳ２の場合も、スパッタリングの時間の経過によってＰｂの強度が低下するということが分かる。しかし、拡散防止膜５４が存在していない場合を表す第１グラフＳ１の場合、スパッタリング時間が約５００秒になるまでもＰｂの強度が非常に高いということが分かる。
【００５７】
以下、前述した本発明のメモリ素子の製造方法を説明する。代表として前記第１メモリ素子についての製造方法を、図１０ないし図１５を参照して説明する。そして、前記第２メモリ素子ないし第５メモリ素子の製造方法についての説明は、下記第１メモリ素子の製造方法とあまり変わらないところ、その説明を省略する。
【００５８】
図１０に示すように、前記第１メモリ素子の製造方法（以下、本発明の製造方法）は、まず、基板４０の所定領域上にゲート積層物４４を形成する。次いで、ゲート積層物４４をマスクとして、基板４０に第１不純物領域４２ｓ及び第２不純物領域４２ｄを形成する。第１不純物領域４２ｓ及び第２不純物領域４２ｄは、基板４０のドーピング物質として逆のタイプの導電性の不純物を注入して形成できる。第１不純物領域４２ｓ及び第２不純物領域４２ｄのうち何れか一方は、ソース領域として、他方は、ドレイン領域として使用される。このようにして、基板４０にスイッチング素子の役割を行う電界効果トランジスタが形成される。前記電界効果トランジスタを形成した後、基板４０上に前記トランジスタを覆う第１層間絶縁層４６を形成する。次いで、通常的な写真及びエッチング工程を利用して、第１層間絶縁層４６に第２不純物領域４２ｄが露出されるコンタクトホールｈ１を形成する。コンタクトホールｈ１は、図１１に示すように、導電性プラグ４８で充填する。導電性プラグ４８は、第２不純物領域４２ｄ及びオーム接触をなしうる物質、例えば、ドーピングされたポリシリコンから形成できる。
【００５９】
次いで、図１２に示すように、第１層間絶縁層４６上に、導電性プラグ４８の上面を覆うオーム接触層５０を形成する。オーム接触層５０は、例えば、ＴｉＡｌＮ層から形成できる。オーム接触層５０は、単層あるいは複数層に形成してもよい。また、オーム接触層５０は、図５に示すように、導電性プラグ４８の上面にのみ形成してもよい。また、導電性プラグ４８と後続工程で形成される下部電極（図１３の５６）とがオーム接触をなしうる物質である場合、オーム接触層５０は省略してもよい。
【００６０】
オーム接触層５０を形成した後、オーム接触層５０上に第２層間絶縁層５２及び拡散防止膜５４を順次に積層する。第２層間絶縁層５２は、ＳｉＯ２から形成できる。また、後続工程で、下部電極の高さは、実質的に第２層間絶縁層５２の厚さにより決定されるところ、第２層間絶縁層５２は、下部電極の適正の高さを考慮して厚く形成する。第２層間絶縁層５２は、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）やスパッタリング方法で形成できるが、他の蒸着方法でも形成できる。拡散防止膜５４は、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜及びＴｉＯ２膜からなる群のうち何れか一つで形成できる。また、拡散防止膜５４は、ペロブスカイト結晶構造を有し、Ｐｂは含んでいない絶縁膜、例えば、ＢＳＴ膜やＬｉＮｂＯ３膜でも形成できる。拡散防止膜５４は、このような単一膜に形成できるが、第１拡散防止膜及び第２拡散防止膜を備える複数層に形成してもよい。拡散防止膜５４を複数層に形成する場合、前記第１拡散防止膜は、前記した群のうち何れか一つで形成して、前記第２拡散防止膜は、ペロブスカイト結晶構造を有し、Ｐｂは含んでいない前記絶縁膜で形成できる。拡散防止膜５４は、ＣＶＤ方法、スパッタリング方法または原子層蒸着方法で形成できる。
【００６１】
一方、第２層間絶縁層５２は、ＳｉＯ２を含んでいない絶縁膜、例えば、ＳｉＮ層やＡｌ２Ｏ３層で形成できる。この場合、第２層間絶縁層５２は、外部拡散されうる元素を含んでいないため、第２層間絶縁層５２上に拡散防止膜５４を形成する必要はない。ただし、後続工程で形成される強誘電層、例えば、ＰＺＴ層から第２層間絶縁層５２にＰｂが拡散される余地があれば、たとえ、第２層間絶縁層５２を、ＳｉＯ２ではない他の絶縁層で形成するとしても、第２層間絶縁層５２上に、Ｐｂ拡散を遮断するために拡散防止膜５４を形成できる。
【００６２】
次いで、図１３に示すように、第２層間絶縁層５２及び拡散防止膜５４を備える積層物に、オーム接触層５０が露出されるビアホールｖ１を形成する。ビアホールｖ１は、導電性プラグ４８の上側に形成することが望ましい。ビアホールｖ１を形成した後、拡散防止膜５４上に、ビアホールｖ１の側面及び底部を覆う下部電極５６を形成する。下部電極５６は、所定の貴金属物質、例えば、Ｉｒから形成できる。
【００６３】
次に、下部電極５６についての研磨工程を実施する。前記研磨工程は、例えば、化学機械的研磨方法またはイオンミーリング方法などを利用して実施する。前記研磨工程は、拡散防止膜５４が露出されるまで実施する。その結果、下部電極５６の拡散防止膜５４の上面に形成された部分５６ａ、５６ｂが除去されて、下部電極５６は、図１４に示すように、ビアホールｖ１の側面及び底部にのみ存在する。下部電極５６は拡散防止膜５４とＰＺＴ層５８との間に拡張し、また、第２層間絶縁膜５２とＰＺＴ層５８との間に拡張している。このようにして、下部電極５６の最終の結果物は、トレンチ構造になる。
【００６４】
図１５に示すように、拡散防止膜５４上に、ビアホールｖ１内の下部電極５６の露出された面を覆うＰＺＴ層５８を形成する。ＰＺＴ層５８は、他の強誘電層に代替されてもよい。ＰＺＴ層５８は、拡散防止膜５４により第２層間絶縁層５２と直接接触しない。ＰＺＴ層５８を形成した後、ＰＺＴ層５８上にビアホールｖ１を充填する上部電極６０を形成する。上部電極６０は、下部電極５６と同じ貴金属で形成することが望ましいが、それと異なる貴金属で形成してもよい。このようにして、本発明の前記第１メモリ素子が完成される。
【００６５】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものというより、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、強誘電体キャパシタをトレンチ構造と異なる３次元構造に形成できるであろう。下部電極をビアホールｖ１の周りの制限された領域にまで拡張してもよい。また、拡散防止膜５４なしに第２層間絶縁層５２の上面に下部電極５６及びＰＺＴ層５８を順次に形成した後、ビアホールｖ１から所定の距離で下部電極５６及びＰＺＴ層５８を切断した後、切断した面に絶縁膜スペーサを形成してもよい。したがって、本発明の範囲は、説明された実施例によって定められず、特許請求の範囲に記載された技術的思想により定められねばならない。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１による不揮発性メモリ素子の断面図である。
【図２】本発明の実施例２による不揮発性メモリ素子の断面図である。
【図３】本発明の実施例３による不揮発性メモリ素子の断面図である。
【図４】本発明の実施例４による不揮発性メモリ素子の断面図である。
【図５】本発明の実施例５による不揮発性メモリ素子の断面図である。
【図６】本発明の実施例による不揮発性メモリ素子で拡散防止膜が存在していないときのＰｂ及びＳｉの相互拡散程度を計りうるＳＩＭＳデータを示すグラフである。
【図７】本発明の実施例による不揮発性メモリ素子で拡散防止膜がＳｉＮであるとき、Ｐｂ及びＳｉの相互拡散程度を計りうるＳＩＭＳデータを示すグラフである。
【図８】本発明の実施例による不揮発性メモリ素子で拡散防止膜がＡｌ２Ｏ３であるとき、ＰｂとＳｉの相互拡散程度を計りうるＳＩＭＳデータを示すグラフである。
【図９】本発明の実施例による不揮発性メモリ素子で拡散防止膜がないときのＰｂ拡散程度と、拡散防止膜が存在するときの拡散防止膜の種類によるＰｂ拡散程度とを計りうるＳＩＭＳデータを示すグラフである。
【図１０】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【図１１】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【図１２】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【図１３】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【図１４】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【図１５】本発明の実施例１によるメモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００６７】
４０  基板
４２ｓ  第１不純物領域
４２ｄ  第２不純物領域
４４  ゲート積層物
４６  第１層間絶縁層
４８  導電性プラグ
５０  オーム接触層
５２  第２層間絶縁層
５４  拡散防止膜
５６  下部電極
５８  ＰＺＴ層
６０  上部電極
ｖ１  ビアホール
ｈ１  コンタクトホール
【図１】
2007073964.tif 000003
【図２】
2007073964.tif 000004
【図３】
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【図４】
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【図５】
2007073964.tif 000007
【図６】
2007073964.tif 000008
【図７】
2007073964.tif 000009
【図８】
2007073964.tif 000010
【図９】
2007073964.tif 000011
【図１０】
2007073964.tif 000012
【図１１】
2007073964.tif 000013
【図１２】
2007073964.tif 000014
【図１３】
2007073964.tif 000015
【図１４】
2007073964.tif 000016
【図１５】
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