(57)【要約】  【課題】ポケット注入領域を設けることなく、チャネル領域におけるゲート電極のドレイン側の端部までをも完全に空乏化することにより、電流利得を向上できるようにする。  【解決手段】半導体装置は、半導体基板１００の上部に形成されたｎ型のウェル領域１０２と、半導体基板１００の上に形成されたゲート電極１０４と、ウェル領域１０２におけるゲート電極１０４の下側で且つｎ型不純物濃度のピーク位置がウェル領域１０２よりも浅い位置に形成され、閾値電圧を制御する閾値電圧制御層１０６と、ウェル領域１０２におけるゲート電極１０４のゲート長方向側の両端部の下側と閾値電圧制御層１０６との間の領域に形成されたｐ型のＬＤＤ領域１０７と、該ＬＤＤ領域１０７の外側にそれぞれ接続されて形成されたｐ型のソース領域１０８Ｓ及びドレイン領域１０８Ｄとを有している。閾値電圧制御層１０６とＬＤＤ領域１０７との接合面は上方に凸状である。【選択図】      図１
2007073578.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成され、第１導電型を有するウェル領域と、
前記半導体基板の前記ウェル領域の上に順次形成されたゲート絶縁膜及びゲート電極と、
前記ウェル領域における前記ゲート電極の下側で且つ第１導電型の不純物濃度のピーク位置が前記ウェル領域よりも浅い位置に形成され、閾値電圧を制御する閾値電圧制御層と、
前記ウェル領域における前記ゲート電極のゲート長方向側の両端部の下側と前記閾値電圧制御層との間の領域に形成され、第２導電型を有するエクステンション領域と、
前記エクステンション層の外側に該エクステンション層とそれぞれ接続されて形成され、第２導電型を有するソースドレイン領域とを備え、
前記閾値電圧制御層と前記エクステンション領域との接合面は上方に凸状であることを特徴とする半導体装置。
【請求項２】
前記閾値電圧制御層に添加される第１導電型の不純物はヒ素であり、前記エクステンション領域に添加される第２導電型の不純物はボロンであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記閾値電圧制御層に添加される第１導電型の不純物はインジウムであり、前記エクステンション領域に添加される第２導電型の不純物はリンであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記閾値電圧制御層と前記エクステンション領域との前記ゲート電極の両端部の下側における接合深さは、前記閾値電圧制御層における不純物濃度のピーク位置よりも浅いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上部に第１導電型の不純物をイオン注入することにより、第１導電型を有するウェル領域を形成する工程と、
前記半導体基板の前記ウェル領域に該ウェル領域よりも浅い濃度ピークを持つように第１導電型の不純物を注入することにより、閾値電圧制御層を形成する工程と、
前記半導体基板における前記閾値電圧制御層の上に、ゲート絶縁膜及びゲート電極を順次形成する工程と、
前記ゲート電極をマスクとして、前記閾値電圧制御層に対して第２導電型の不純物をイオン注入することにより、前記ゲート電極のゲート長方向側の両端部の下側に前記閾値電圧制御層との接合面の形状が上方に凸状となるエクステンション領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記エクステンション領域の形成工程において、
前記エクステンション領域における前記閾値電圧制御層との前記ゲート電極の両端部の下側の接合深さは、前記閾値電圧制御層における不純物濃度のピーク位置よりも浅くすることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にソースドレイン領域にエクステンション構造、さらにはＬＤＤ（lightly doped drain）構造を有するＭＩＳ（metal insulator semiconductor）型トランジスタに関する。
【背景技術】
【０００２】
近年、電子機器の制御用にＭＩＳ型のアナログ・デジタル混載ＬＳＩ（large scale integrated circuit）が用いられており、高速化及び高集積化を図るためにＣＭＩＳ（相補型ＭＩＳ）アナログ回路技術が重要になってきている。
【０００３】
ＣＭＩＳアナログ回路は、高周波動作における動作周波数を高くするのに伴なって電流利得が減衰していくことから、その高速化にはトランジスタの電流利得を高く維持することが有効である。
【０００４】
そこで、下記の特許文献１は、ＬＤＤ構造とは逆の極性を持つ注入領域（以下、ポケット注入領域と称す。）をＬＤＤ構造の下側に設けることにより、出力インピーダンスを増加させて電流利得の向上を図っている。
【特許文献１】特開２０００−２０８６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、電流利得の向上を図るには、ＬＤＤ領域を浅く形成することにより、半導体基板のチャネル領域におけるゲート電極のドレイン側の端部までをも完全に空乏化することが有効である。
【０００６】
しかしながら、ポケット注入領域は、一般にゲート電極をマスクとして注入するため、ＬＤＤ領域の導電型を打ち消すようなゲート電極端部の浅い位置に注入することが困難であり、完全空乏化を実現しにくいという問題がある。
【０００７】
本発明は、前記従来の問題に鑑み、ポケット注入領域を設けることなく、チャネル領域におけるゲート電極のドレイン側の端部までをも完全に空乏化することにより、電流利得を向上できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は、半導体装置を、ゲート電極の下方のチャネル領域に形成される閾値電圧制御層とソースドレイン領域からゲート電極の下側に延びるエクステンション領域（ＬＤＤ領域）との接合面の面形状を上方に凸状とする構成とする。
【０００９】
具体的に、本発明に係る半導体装置は、半導体基板の上部に形成され、第１導電型を有するウェル領域と、半導体基板のウェル領域の上に順次形成されたゲート絶縁膜及びゲート電極と、ウェル領域におけるゲート電極の下側で且つ第１導電型の不純物濃度のピーク位置がウェル領域よりも浅い位置に形成され、閾値電圧を制御する閾値電圧制御層と、ウェル領域におけるゲート電極のゲート長方向側の両端部の下側と閾値電圧制御層との間の領域に形成され第２導電型を有するエクステンション領域と、エクステンション層の外側に該エクステンション層とそれぞれ接続されて形成され、第２導電型を有するソースドレイン領域とを備え、閾値電圧制御層とエクステンション領域との接合面は上方に凸状であることを特徴とする。
【００１０】
本発明の半導体装置によると、エクステンション領域の下側にポケット注入領域を設ける代わりに、閾値電圧制御層がゲート絶縁膜の下側のチャネル表面が所望の閾値電圧となるような不純物濃度を保ちながら濃度ピークがやや深い位置に形成されているため、エクステンション領域の広がりを抑制できる。これにより、チャネル領域におけるゲート電極のドレイン側の端部までもが完全に空乏化されるため、チャネル長の変調を抑制でき、且つアーリー電圧の絶対値が増大するので、高い電流利得を得ることができる。
【００１１】
本発明の半導体装置において、閾値電圧制御層に添加される第１導電型の不純物はヒ素であり、エクステンション領域に添加される第２導電型の不純物はボロンであることが好ましい。
【００１２】
また、本発明の半導体装置において、閾値電圧制御層に添加される第１導電型の不純物はインジウムであり、エクステンション領域に添加される第２導電型の不純物はリンであることが好ましい。
【００１３】
本発明の半導体装置において、閾値電圧制御層とエクステンション領域とのゲート電極の両端部の下側における接合深さは、閾値電圧制御層における不純物濃度のピーク位置よりも浅いことが好ましい。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板の上部に第１導電型の不純物をイオン注入することにより、第１導電型を有するウェル領域を形成する工程と、半導体基板のウェル領域に該ウェル領域よりも浅い濃度ピークを持つように第１導電型の不純物を注入することにより、閾値電圧制御層を形成する工程と、半導体基板における閾値電圧制御層の上に、ゲート絶縁膜及びゲート電極を順次形成する工程と、ゲート電極をマスクとして、閾値電圧制御層に対して第２導電型の不純物をイオン注入することにより、ゲート電極のゲート長方向側の両端部の下側に閾値電圧制御層との接合面の形状が上方に凸状となるエクステンション領域を形成する工程とを備えていることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、エクステンション領域の形成工程において、エクステンション領域における閾値電圧制御層とのゲート電極の両端部の下側の接合深さは、閾値電圧制御層における不純物濃度のピーク位置よりも浅くすることが好ましい。
【発明の効果】
【００１６】
本発明に係る半導体装置及びその製造方法によると、エクステンション領域の下側にポケット注入領域を設けることなく、チャネル領域におけるゲート電極のドレイン側の端部までをも完全に空乏化することができるため、電流利得を向上できる。
【発明を実施するための最良の形態】
【００１７】
本発明の一実施形態について図面を参照しながら説明する。
【００１８】
図１は本発明の一実施形態に係る半導体装置であるＭＩＳ型トランジスタの断面構成を模式的に示している。図１に示すように、例えば、Ｐ型シリコン（Ｓｉ）からなる半導体基板１００の上部には、酸化シリコンからなる複数の素子分離膜１０１と、各素子分離膜１０１の底面よりも深い接合面を持つＮ型のウェル領域１０２とが形成されている。
【００１９】
半導体基板１００の主面上の各素子分離膜１０１により区画されてなる素子形成領域には、例えば厚さが６．５ｎｍの酸化シリコンからなるゲート絶縁膜１０３と、例えば厚さが２８０ｎｍでゲート長が３７０ｎｍのポリシリコンからなるゲート電極１０４とが形成されている。ゲート絶縁膜１０３及びゲート電極１０４の両側面上には、酸化シリコン又は窒化シリコンからなるサイドウォール１０５が形成されている。
【００２０】
ウェル領域１０２におけるゲート電極１０３の下方に位置するチャネル領域には、ｎ型不純物であるヒ素（Ａｓ）が注入されてなる閾値電圧制御層１０６が形成されている。閾値電圧制御層１０６は、チャネル領域の表面付近の濃度が所望の閾値電圧、例えば０．４５Ｖとなる濃度で、表面からやや深い位置に濃度ピークを持つプロファイルを有している。
【００２１】
閾値電圧制御層１０６におけるゲート電極１０４の両端部の下側には、例えばボロン（Ｂ）が注入されてなるｐ型のエクステンション領域としてのＬＤＤ領域１０７が形成されている。また、ウェル領域１０２における各サイドウォール１０５の外側部分には、各サイドウォール１０５の下側において閾値電圧制御層１０６及びＬＤＤ領域１０７とそれぞれ接続されたｐ型のソース領域１０８Ｓ及びドレイン領域１０８Ｄが形成されている。
【００２２】
本実施形態に係るＬＤＤ領域１０７は、閾値電圧制御層１０６との接合面の形状が、ゲート電極１０４の両端部の下側において、それぞれ上方に凸状となるようなピーク位置を持つ不純物濃度プロファイルを有している。
【００２３】
図２に、図１のＡ−Ａ線におけるトランジスタ形成後のゲート電極の端部における深さ方向の不純物濃度プロファイルを示す。図２から分かるように、ボロンがドープされたＬＤＤ領域１０７とヒ素がドープされた閾値電圧制御層１０６との接合深さは、閾値電圧制御層１０６の拡散後のヒ素のピーク位置よりも浅い位置に形成されている。例えば、ヒ素のピーク位置は８０ｎｍの深さにあり、ボロンのピーク位置は４０ｎｍの深さにある。
【００２４】
このように、本実施形態の特徴は、従来のようにＬＤＤ領域１０７の下側にポケット注入領域を設けることによって該ＬＤＤ領域１０７の拡大を抑えるのではなく、閾値電圧制御層１０６に、急峻な不純物濃度プロファイルとなるようにヒ素を用いて、注入エネルギー及びドーズ量を調節することにより、ゲート電極１０４の端部の下方においてＬＤＤ領域１０７と閾値電圧制御層１０６との接合面の面形状を上方に凸状としていることである。
【００２５】
これにより、図３（ａ）に示すように、ゲート電極１０４及びドレイン領域１０８Ｄに、それぞれ１Ｖのバイアス電圧を印加した場合に、チャネル領域におけるゲート電極１０４の下方のドレイン領域１０８Ｄ側の端部は完全に空乏層１２０に覆われる。
【００２６】
また、図３（ｂ）に示すように、ゲート電極１０４に１Ｖのバイアス電圧を印加し、ドレイン領域１０８Ｄに３Ｖの飽和後のドレインバイアスを印加した場合の空乏層１２０もドレイン領域１０８Ｄ側に伸びるため、チャネル長の変調を抑制できると共に、アーリー電圧の絶対値を大きくすることができる。すなわち、ゲート電圧Ｖｇが１Ｖの場合のドレイン電流−電圧（Ｉ−Ｖ）特性曲線において、ドレイン電圧Ｖｄが１Ｖのときのドレイン電流Ｉｄ１と、及びドレイン電圧Ｖｄが２Ｖのときのドレイン電流Ｉｄ２との２点を通る直線の傾き（変化率）を示すＧＤＳの値が小さくなるので、高い電流利得（ｇｍ／ＧＤＳ）を得ることができる。ここで、ｇｍは相互コンダクタンスである。また、アーリー電圧とは、上記の直線が横軸（Ｉｄ＝０）と交差するｘ切片となるドレイン電圧である。
【００２７】
なお、閾値電圧制御層１０６に添加するｎ型不純物に、リン（Ｐ）よりも質量数が大きいヒ素（Ａｓ）を用いたが、アンチモン（Ｓｂ）を用いても同様な効果を得ることができる。
【００２８】
また、本実施形態は、ＭＩＳ型トランジスタとしてｐ型トランジスタを用いたが、ｎ型トランジスタであってもよい。すなわち、ｎ型トランジスタとする場合には、閾値電圧制御層１０６にはｐ型不純物であるインジウム（Ｉｎ）をドープし、ＬＤＤ領域１０７にはｎ型不純物であるリン（Ｐ）をドープすればよい。
【００２９】
以下、前記のように構成されたＭＩＳ型トランジスタの製造方法、特に閾値電圧制御層１０６及びＬＤＤ領域１０７の製造方法について図面を参照しながら説明する。
【００３０】
図４（ａ）及び図４（ｂ）は本発明の一実施形態に係る半導体装置における閾値電圧制御層及びＬＤＤ領域を形成するイオン注入工程の工程順の製造方法を示している。
【００３１】
まず、図４（ａ）に示すように、ｐ型の半導体基板１００に、リン（Ｐ）又はヒ素（Ａｓ）を注入してｎ型のウェル領域１０２を形成し、その後、形成されたウェル領域１０２に対して、ｎ型の不純物であるヒ素（Ａｓ）を注入角度が（基板主面の法線に対する傾斜角）７°のアンチパンチスルー注入としてイオン注入することにより、ウェル１０２の上部にｎ型の閾値電圧制御層１０６を形成する。閾値電圧制御層１０６の注入条件は、例えば注入エネルギーを１６０ｋｅＶとし、１回当たりの注入ドーズ量を４×１０12ｉｏｎｓ／ｃｍ2 とし、これを１回の回転角が９０°の４回の回転注入として１回ごとに注入する。このときの閾値電圧制御層１０６におけるヒ素の濃度ピークの基板主面からの深さは８０ｎｍである。
【００３２】
次に、図４（ｂ）に示すように、閾値電圧制御層１０６が形成された半導体基板１００の主面上に、ゲート絶縁膜１０３及びゲート電極１０４を形成し、その後、形成したゲート電極１０４をマスクとして、ｐ型の不純物であるボロン（Ｂ）を含むフッ化物である二フッ化ボロン（ＢＦ2 ）を注入角度が７°でイオン注入することにより、閾値電圧制御層１０６におけるゲート電極１０４の両端部の下側及び両側方部分にｐ型のＬＤＤ領域１０７をそれぞれ形成する。ＬＤＤ領域１０７の注入条件は、例えば注入エネルギーを４０ｋｅＶとし、１回当たりの注入ドーズ量を２×１０12ｉｏｎｓ／ｃｍ2 とし、これを４回の回転注入として１回ごとに注入する。このときのＬＤＤ領域１０７におけるボロンの濃度ピークの基板主面からの深さは４０ｎｍである。
【００３３】
次に、ゲート絶縁膜１０３及びゲート電極１０４の両側面上にサイドウォール１０５を形成し、その後、ゲート電極１０４及びサイドウォール１０７をマスクとして、ボロン等のｐ型不純物を閾値電圧制御層１０６にイオン注入する。続いて、温度が８５０℃の窒素雰囲気で４５分の熱処理を行なうことにより、図１に示すように、ＬＤＤ領域１０７における閾値電圧制御層１０６との接合面の形状がゲート電極１０４の両端部の下側において上方に凸状となると共に、ウェル領域１０２における閾値電圧制御層１０６及びＬＤＤ領域１０７の外側にそれぞれソース領域１０８Ｓ及びドレイン領域１０８Ｄが形成される。
【００３４】
ここで、ＬＤＤ領域１０７における閾値電圧制御層１０６との接合面の形状がゲート電極１０４の両端部の下側において上方に凸状となる理由を説明する。
【００３５】
図４（ｂ）に示すＬＤＤ領域１０７を形成するＢＦ2 の注入工程において、ゲート電極１０６の下方にあらかじめ一様に形成された閾値電圧制御層１０６は、該閾値電圧制御層１０６にドープされていたヒ素イオンが、ＢＦ2 の注入ダメージを受けたゲート電極１０４の両端部の下側に向かって拡散する。これにより、閾値電圧制御層１０６におけるゲート電極１０４の直下の領域（チャネル領域の表面付近）のヒ素の濃度は、ゲート電極１０４のゲート長方向の中央部分に向かって小さくなる。その結果、チャネル領域の表面付近においては、ゲート電極１０４の両端部の下側からゲート電極１０４のゲート長方向の中央部分に向かって拡散したボロンイオンの濃度が、閾値制御用のヒ素イオンの濃度よりも高くなるので、ＬＤＤ領域１０７における閾値電圧制御層１０６との接合面の形状がゲート電極１０４の両端部の下側において上方に凸状となる。
【００３６】
なお、本実施形態には、従来のポケット注入領域の形成工程を省略できるという効果も有する。
【産業上の利用可能性】
【００３７】
本発明に係る半導体装置及びその製造方法は、エクステンション領域の下側にポケット注入領域を設けることなく、チャネル領域におけるゲート電極のドレイン側の端部までをも完全に空乏化することができるため電流利得を向上でき、特にエクステンション領域をＬＤＤ構造としてアナログ特性の向上を図るＭＩＳ型トランジスタ等に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図２】本発明の一実施形態に係る半導体装置における図１に示すＡ−Ａ線の不純物プロファイルを示すグラフである。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の効果を説明するための断面図である。
【図４】本発明の一実施形態に係る半導体装置におけるＬＤＤ構造の製造工程を示す工程順の断面図である。
【符号の説明】
【００３９】
１００    半導体基板
１０１    素子分離膜
１０２    ウェル領域
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    サイドウォール
１０６    閾値電圧制御層
１０７    ＬＤＤ領域
１０８Ｓ  ソース領域
１０８Ｄ  ドレイン領域
１２０    空乏層
【図１】
2007073578.tif 000003
【図２】
2007073578.tif 000004
【図３】
2007073578.tif 000005
【図４】
2007073578.tif 000006