(57)【要約】【課題】  電源オン時や電源オフ時に特別な動作を必要とせず、かつ微細プロセスにも対応可能な強誘電体メモリ装置を提供する。【解決手段】  ホスト２０から指定された動作仕様を動作切換回路２１で受け、動作仕様１又は動作仕様２を決定する。動作切換回路２１からの出力信号に基づき、動作制御回路２２にてプレート線への電圧印加時間を制御することで、例えば第１のメモリ領域１１の揮発モード動作と、第２のメモリ領域１２の不揮発モード動作とを実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各々強誘電体膜で形成されたキャパシタの一方の端子が選択トランジスタを介してビット線に接続され、前記キャパシタの他方の端子がプレート線に接続され、かつ前記選択トランジスタのゲートがワード線に接続されてなる複数のメモリセルを有する強誘電体メモリ装置であって、
前記複数のメモリセルを有し、かつ第１の動作仕様でデータを読み書きする第１のメモリ領域と、前記第１の動作仕様とは異なる第２の動作仕様でデータを読み書きする第２のメモリ領域とに区分されたメモリ領域と、
前記第１の動作仕様と第２の動作仕様とのいずれを選択すべきかを決定する動作切換回路と、
前記動作切換回路から出力された信号に基づき動作制御を切り換える動作制御回路とを備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１記載の強誘電体メモリ装置において、
前記第１の動作仕様と第２の動作仕様との違いは、サイクルタイムの違いであることを特徴とする強誘電体メモリ装置。
【請求項３】
請求項２記載の強誘電体メモリ装置において、
前記第１の動作仕様と第２の動作仕様との違いは、前記キャパシタ間の電圧印加時間の違いであることを特徴とする強誘電体メモリ装置。
【請求項４】
請求項３記載の強誘電体メモリ装置において、
前記第１の動作仕様と第２の動作仕様との違いは、前記キャパシタ間に電圧が印加されてから前記ビット線の電圧の増幅が始まるまでの第１の時間の違いであることを特徴とする強誘電体メモリ装置。
【請求項５】
請求項３記載の強誘電体メモリ装置において、
前記第１の動作仕様と第２の動作仕様との違いは、前記キャパシタ間に請求項４と異なる方向の電圧が印加されてから前記ビット線の電圧の増幅が終了するまでの第２の時間の違いであることを特徴とする強誘電体メモリ装置。
【請求項６】
請求項４又は５に記載の強誘電体メモリ装置において、
前記第１及び第２の時間のうち少なくとも一方は、前記メモリセルの不揮発性を維持できないほど短い時間であることを特徴とする強誘電体メモリ装置。
【請求項７】
請求項１〜６のいずれか１項に記載の強誘電体メモリ装置において、
前記メモリ領域は、前記第１及び第２のメモリ領域と前記第１及び第２の動作仕様との関係を判別する管理情報を格納する第３のメモリ領域を更に備えたことを特徴とする強誘電体メモリ装置。
【請求項８】
請求項１〜６のいずれか１項に記載の強誘電体メモリ装置において、
前記動作切換回路から出力された信号に基づき前記第１及び第２のメモリ領域のいずれかを選択するアドレスデコーダ回路を更に備えたことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に関し、特に強誘電体材料を用いたメモリ装置に関するものである。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体膜に印加された電界の向きで発生した分極が、電界を取り除いた後も残留するという特徴を活かした不揮発性メモリであって、暗号処理等で高速・高書換え回数が必要なＩＣカード向け不揮発性メモリ等として活用されている。
【０００３】
図７は、強誘電体メモリセルの回路図である。図７において、ＷＬはワード線、ＢＬはビット線、ＭＴはＭＯＳトランジスタからなる選択トランジスタ、ＭＣは強誘電体キャパシタ、ＰＬはプレート線、ＳＮはストレージノードである。強誘電体キャパシタＭＣの一方の電極、すなわちプレート線ＰＬは、他のメモリセルの強誘電体キャパシタと共通に接続される。強誘電体キャパシタＭＣの他方の電極、すなわちストレージノードＳＮは、選択トランジスタＭＴのソース電極と接続される。選択トランジスタＭＴのゲート電極はワード線ＷＬに、ドレイン電極はビット線ＢＬにそれぞれ接続される。
【０００４】
図８は、図７の強誘電体キャパシタＭＣの分極特性を表すヒステリシス特性で、横軸が電圧Ｖ、縦軸が分極Ｑとなっている。
【０００５】
図９は、図７の強誘電体メモリセルの１サイクルにおける制御タイミング図である。ただし、図７中のプレート線ＰＬに共通接続された他の強誘電体キャパシタが相補ビット線／ＢＬに接続され、かつ信号ＳＡＥにより活性化されてビット線ＢＬ，／ＢＬ間の電位差を増幅するセンスアンプが更に設けられるものとする。
【０００６】
図８及び図９を用いて、強誘電体メモリの動作を説明する。時刻ｔ０では、データ“１”と“０”はそれぞれ図８のａ点とｅ点の状態にある。時刻ｔ１になるとプレート線ＰＬに電圧Ｖｃｃが印加され、時刻ｔ２の状態ではデータ“１”と“０”は図８のｂ点とｆ点の状態に移る。時刻ｔ３でセンスアンプが起動され、時刻ｔ４の状態でデータ“１”と“０”は図８のｃ点とｇ点の状態に移り、時刻ｔ５まで同じ状態が続く。時刻ｔ５ではプレート線ＰＬの電圧がＶｃｃから０Ｖに下がり、データ“１”と“０”は図８のｄ点とｅ点の状態に移る。その状態は時刻ｔ６まで続き、時刻ｔ６でセンスアンプの駆動が切れると、データ“１”と“０”は再び図８のａ点とｅ点の状態に戻る。
【０００７】
さて、強誘電体メモリは、その読み出し動作において破壊読み出しであることから、読み出し後に再書き込みの動作が必要となる。図８のｃ点→ｄ点→ａ点の動作と、ｆ点→ｇ点→ｅ点の動作とが再書き込み動作と呼ばれる。この動作のため、強誘電体膜が疲労し読み出し回数においても書き換え回数同様の制限が発生する。
【０００８】
疲労による寿命の劣化を解決するために、シャドーＲＡＭと呼ばれる強誘電体メモリが提案されている。このシャドーＲＡＭでは、通常動作時はＤＲＡＭのように揮発モードで動作し、電源オフ時に揮発情報を不揮発情報へ変換し、電源オン時に不揮発情報から揮発情報への変換を行うというものである。
【０００９】
ある先行技術によれば、プレート線の電位又はその駆動方法を切り換えることにより、不揮発モードと揮発モードとを実現する（特許文献１、２参照）。
【００１０】
他の先行技術によれば、不揮発モードと揮発モードとのいずれでもプレート線を同一電位に保持して揮発書き込みが不揮発書き込みを兼ねるようにし、かつ揮発モードでの読み出し時に分極反転が生じないようにする。電源オフ時にはプレート線の電位を速やかに降下させる（特許文献３参照）。
【００１１】
更に他の先行技術によれば、不揮発モードと揮発モードとのいずれでもプレート線を同一電位に保持しつつ、ビット線のデータ振幅を不揮発モードでは大きく、揮発モードでは小さくする（特許文献４参照）。
【特許文献１】特開平３−５９９６号公報
【特許文献２】特開平３−２８３１７６号公報
【特許文献３】特開平７−２１７８４号公報
【特許文献４】特開平９−１８０４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記従来のシャドーＲＡＭ技術によれば、電源オフ時に揮発情報を不揮発情報へ変換したり、電源オン時に不揮発情報を揮発情報へ変換したりする必要があった。また、プロセスルールの微細化と共に電源電圧が低下するため、抗電界以下での書き込みによって分極状態を実現することが困難になっている。
【００１３】
本発明の目的は、電源オン時や電源オフ時に特別な動作を必要とせず、かつ微細プロセスにも対応可能な強誘電体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の強誘電体メモリ装置では、同一セル構成からなるメモリ領域内を、揮発モードの動作仕様のメモリ領域と、不揮発モードの動作仕様のメモリ領域とに区分し、プレート線への電圧印加時間の制御によりサイクルタイムが異なる各動作仕様を実現することとした。
【００１５】
具体的に説明すると、本発明の強誘電体メモリ装置は、互いに異なる第１及び第２の動作仕様でデータを読み書きする第１及び第２の領域に区分されたメモリ領域と、第１の動作仕様と第２の動作仕様とのいずれを選択すべきかを決定する動作切換回路と、この動作切換回路から出力された信号に基づき動作制御を切り換える動作制御回路とを備えた構成を採用したものである。第１の動作仕様と第２の動作仕様との違いはサイクルタイムの違いであって、より具体的には、キャパシタ間の電圧印加時間の違いである。
【発明の効果】
【００１６】
本発明の強誘電体メモリ装置は、動作切換回路と動作制御回路とを備えたことにより、簡単かつ高速な動作仕様切り換えが可能になる。また、プレート線への電圧印加時間の制御により、揮発モードと不揮発モードとの切り換えも可能になり、高読み書き回数が実現できる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の第１の実施形態に係る強誘電体メモリ装置のブロック図を示すものである。図１において、１０は強誘電体メモリ装置、２０は強誘電体メモリ装置を制御するホスト、１１は動作仕様１のメモリ領域、１２は動作仕様２のメモリ領域である。２１は動作切換回路であり、動作仕様１、２を切り換えることができる。２２は動作制御回路であり、強誘電体メモリへの書き込み、読み出し動作を制御する。第１及び第２のメモリ領域１１，１２は、それぞれ図７のメモリセルと同一の構成となっている。
【００１８】
図１において、ホスト２０から動作仕様１に基づくコマンドが強誘電体メモリ装置１０に与えられた場合、強誘電体メモリ装置１０は動作切換回路２１により、動作仕様１の選択信号が出力され、動作制御回路２２に送られる。動作制御回路２２では、動作仕様１に基づいたメモリ領域への書き込みあるいは読み出しが実行される。このように動作仕様１で書き込みあるいは読み出しされたメモリ領域が、第１のメモリ領域１１となる。同様にホスト２０から動作仕様２に基づくコマンドが強誘電体メモリ装置１０に与えられると、動作仕様２で書き込みあるいは読み出しされ、その領域が第２のメモリ領域１２となる。
【００１９】
以上のように本実施形態によれば、動作仕様を決定する動作切換回路２１と、動作切換回路２１からの出力信号に基づき動作制御を切り換える動作制御回路２２とを備えたことにより、内部の電源仕様及びメモリセル構成は既存の構成を保持し、簡単かつ高速制御で動作仕様１のメモリ領域１１と動作仕様２のメモリ領域１２との切り換えを可能にする強誘電体メモリ装置１０が実現できる。
【００２０】
次に、上記動作仕様１と動作仕様２との違いについて、具体例を以て説明する。
【００２１】
まず、図２に示すように２つの時間Ｔｐｌ−Ａ及びＴｐｌ−Ｂを定義する。Ｔｐｌ−Ａはプレート線ＰＬに“Ｈ”電圧を印加してから、センスアンプを駆動するまでの時間であり、図９中のｔ１からｔ３までの時間に相当する。Ｔｐｌ−Ｂはビット線が増幅された状態でプレート線ＰＬに電圧を印加していない時間であり、図９中のｔ５からｔ６までの時間に相当する。
【００２２】
図３はＴｐｌ−Ａと分極飽和率との関係のグラフであり、図４はＴｐｌ−Ｂと分極飽和率との関係のグラフであって、いずれも実験的に求められている。分極飽和率とは、Ｔｐｌ−Ａが十分長い時間Ｔ１に等しい場合に強誘電体キャパシタＭＣから出てくる分極量を１００％として正規化し、あるいはＴｐｌ−Ｂが十分長い時間Ｔ４に等しい場合に強誘電体キャパシタＭＣから出てくる分極量を１００％として正規化したものである。
【００２３】
さて、Ｔｐｌ−Ａを短くしていくと、図８のｂ点とｆ点の電位差となる強誘電体キャパシタＭＣから出てくる分極量が減り、読み出しデータの増幅に必要なビット線ＢＬ，／ＢＬの電位差を得ることができない。その動作限界であるときのＴｐｌ−Ａが図３のＴ３であり、その時の分極飽和率はβ％である。
【００２４】
また、Ｔｐｌ−Ｂを短くしていくと、図８のｃ点→ｄ点→ａ点の再書き込み動作が不十分となり、ａ点に戻らずにａ点より低い位置に戻ってしまい、次の読み出し時の分極量が減り、読み出しデータの増幅に必要なビット線ＢＬ，／ＢＬの電位差を得ることができなくなる。したがって、Ｔｐｌ−Ｂの最小値が存在し、これが図４のＴ６であり、その時の分極飽和率はβ’％である。
【００２５】
以上のことから、Ｔｐｌ−ＡをＴ３以上に設定し、かつＴｐｌ−ＢをＴ６以上に設定しさえすれば、任意のサイクルタイムの設定が可能となる。つまり、図１において動作切換回路２１からの出力信号に基づき動作制御回路２２が時間Ｔｐｌ−Ａ及びＴｐｌ−Ｂを切り換えることにより、内部の電源仕様及びメモリセル構成は既存の構成を保持し、簡単かつ高速なプレート線電圧の時間制御でサイクルタイムの切り換えが可能となり、高速読み書きが可能な強誘電体メモリ装置が実現できる。
【００２６】
さて、図９の時刻ｔ１から時刻ｔ４までの時間を一定にしてＴｐｌ−Ａを短くしていくと、図９の時刻ｔ３から時刻ｔ４までの時間を延ばすことになり、ビット線ＢＬ，／ＢＬが小振幅を保持する時間が延び、動作が安定する。逆に図９の時刻ｔ３から時刻ｔ４までの時間を短くすると、ビット線ＢＬ，／ＢＬの増幅までの時間が短くできて、外部に出力されるアクセス時間が速くなる。このようにＴｐｌ−Ａを制御することで、サイクルタイムの動作仕様を変えると同時に動作の安定化又は外部に出力されるアクセス時間の高速化が可能な強誘電体メモリ装置が実現できる。
【００２７】
一方、Ｔｐｌ−Ｂを短くしていくと、図８のｄ点に留まっている時間が短くなる。図８のｄ点に留まっている時間では強誘電体キャパシタＭＣに電界が掛かっており、劣化の原因の一つとなる。したがって、Ｔｐｌ−Ｂを短くするように制御することで、サイクルタイムの動作仕様を変えると同時に、強誘電体キャパシタＭＣのストレス時間を短くすることが可能となり、キャパシタ劣化の抑制が可能な強誘電体メモリ装置が実現できる。
【００２８】
次に、不揮発モードと揮発モードとの実現方法を説明する。
【００２９】
図３に示した分極飽和率と、不揮発性メモリの特性であるリテンション時間との間には相関があることが実験で確認されている。Ｔｐｌ−ＡがＴ３以上であれば、揮発モードの動作が可能である。ところが、リテンション後には図８のａ点及びｅ点が原点側に下がるリラクゼーションという現象が起こるため、１０年間のリテンション保持に必要な分極量を保つには、図３のα％の分極飽和率が必要である。換言すると、Ｔｐｌ−ＡがＴ２以上である時に１０年以上のリテンションが保証できる。
【００３０】
つまり、図３によれば、分極飽和率α％以上（Ｔｐｌ−ＡがＴ２以上）ではリテンション実力値が１０年以上となって、いわゆる不揮発モードとなる。一方、分極飽和率がβ％以上かつα％以下（Ｔｐｌ−ＡがＴ３以上かつＴ２以下）ではリテンション実力値が１０年以下となって、いわゆる揮発モードとなる。
【００３１】
図４によれば、図３の場合と同様に、分極飽和率α’％以上（Ｔｐｌ−ＢがＴ５以上）ではリテンション実力値が１０年以上となって、いわゆる不揮発モードとなる。一方、分極飽和率がβ’％以上かつα’％以下（Ｔｐｌ−ＢがＴ６以上かつＴ５以下）ではリテンション実力値が１０年以下となって、いわゆる揮発モードとなる。
【００３２】
以上のように、Ｔｐｌ−Ａ及びＴｐｌ−Ｂの制御により、内部の電源仕様及びメモリセル構成は既存の構成を保持し、簡単かつ高速制御で高速動作が可能な揮発モードと不揮発モードとの切り換えを可能にする強誘電体メモリ装置が実現できる。
【００３３】
図５は、本発明の第２の実施形態に係る強誘電体メモリ装置のブロック図を示すものである。図５において、１０は強誘電体メモリ装置、２０は強誘電体メモリ装置を制御するホスト、１１は動作仕様１のメモリ領域、１２は動作仕様２のメモリ領域、２１は動作切換回路、２２は動作制御回路で、以上は図１の構成と同様なものである。図１の構成と異なるのは、管理情報のデータを格納するメモリ領域３０を設けた点である。第３のメモリ領域３０は、第１及び第２のメモリ領域１１，１２と同様に図７のメモリセルと同一の構成となっている。
【００３４】
図５において、ホスト２０から第１又は第２の動作仕様に基づくコマンドが強誘電体メモリ装置１０に与えられ、第１の実施形態と同様に動作切換回路２１、動作制御回路２２を通じて第１のメモリ領域１１又は第２のメモリ領域１２にデータの書き込みが実行される。その時、メモリ領域と動作仕様との関係を判別する管理情報が第３のメモリ領域３０に書き込みされる。一方読み出し動作では、第３のメモリ領域３０から管理情報を読み出し、強誘電体メモリ装置１０内のメモリ領域と動作仕様との関係を判別したうえ、管理情報から得た動作仕様に基づき読み出し動作を実行する。
【００３５】
以上のように、管理情報を格納した第３のメモリ領域３０を設けることにより、メモリ領域と動作仕様との関係が明確になり、誤った動作仕様で書き込み、読み出し動作が実行されることを防止することが可能となる。
【００３６】
図６は、本発明の第３の実施形態に係る強誘電体メモリ装置のブロック図を示すものである。図６において、１０は強誘電体メモリ装置、２０は強誘電体メモリ装置を制御するホスト、１１は動作仕様１のメモリ領域、１２は動作仕様２のメモリ領域、２１は動作切換回路、２２は動作制御回路で、以上は図１の構成と同様なものである。図１の構成と異なるのは、アドレスデコーダ回路４０を設けた点であって、動作切換回路２１からの動作仕様を決定する出力信号がアドレスデコーダ回路４０に入力している。
【００３７】
図６において、ホスト２０から動作仕様１に基づくコマンドが強誘電体メモリ装置１０に与えられた場合、動作切換回路２１から動作仕様１の選択信号が出力される。この動作仕様１の選択信号は動作制御回路２２とアドレスデコーダ回路４０とに入力し、アドレスデコーダ回路４０で第１のメモリ領域１１が選択されて、動作仕様１に基づく動作で読み書きが実行される。動作仕様２の場合には第２のメモリ領域１２が選択されて、動作仕様２に基づく動作で読み書きが実行される。
【００３８】
以上のように、アドレスデコーダ回路４０を設けることにより、動作仕様毎に特定のメモリ領域が選択されるため、どのメモリ領域がどの動作仕様でデータが格納されているかという管理が不要となるという効果がある。
【００３９】
以上、２つの動作仕様を用いて説明したが、３つ以上の動作仕様としてもよい。
【００４０】
なお、第１の実施形態ではプレート線を駆動する方式で説明したが、本発明の強誘電体メモリ装置は、例えばプレート線の電位を固定し、ビット線電位を動かすような制御方式、あるいはプレート線電位とビット線電位との両方を動かすような、キャパシタ間に電位差を印加し、同様の効果を得られるのであれば、他の制御方式であっても構わない。
【産業上の利用可能性】
【００４１】
本発明の強誘電体メモリ装置は、画像及び映像データ等を一時的にＲＡＭに保存し、データ圧縮を高速に演算処理し、その後不揮発メモリに保持する、携帯機器向け等に搭載するシステムＬＳＩ製品の混載メモリとして有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置のブロック図である。
【図２】Ｔｐｌ−Ａ及びＴｐｌ−Ｂの定義を示すタイミング図である。
【図３】Ｔｐｌ−Ａと分極飽和率との関係を示す図である。
【図４】Ｔｐｌ−Ｂと分極飽和率との関係を示す図である。
【図５】本発明の第２の実施形態に係る強誘電体メモリ装置のブロック図である。
【図６】本発明の第３の実施形態に係る強誘電体メモリ装置のブロック図である。
【図７】従来の強誘電体メモリ装置におけるメモリセル構成図である。
【図８】従来の強誘電体メモリ装置のヒステリシス特性図である。
【図９】従来の強誘電体メモリ装置の動作タイミング図である。
【符号の説明】
【００４３】
１０  強誘電体メモリ装置
１１  第１のメモリ領域（動作仕様１）
１２  第２のメモリ領域（動作仕様２）
２０  ホスト
２１  動作切換回路
２２  動作制御回路
３０  第３のメモリ領域（管理情報）
４０  アドレスデコーダ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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