(57)【要約】【課題】高誘電率で薄膜化、均一化が可能であり、高性能なキャパシタ絶縁膜を有する半導体装置とその製造方法を提供する。【解決手段】半導体基板上に形成されたトランジスタ１３，１４は、ゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側に位置する半導体基板内に形成された第１、第２の拡散層とを有している。第１の電極１５、１６は、トランジスタの第１の拡散層に接続されている。第１の電極上に形成されたキャパシタ絶縁膜１７は、拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有するシリコン酸化膜により形成されている。キャパシタ絶縁膜上に形成された第２の電極は、Ｃｕ層と、前記物質を含むＣｕ層のうちの１つにより形成されている。【選択図】      図１
2007073905.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側に位置する前記半導体基板内に形成された第１、第２の拡散層とを有するトランジスタと、
前記トランジスタの前記第１の拡散層に接続された第１の電極と、
前記第１の電極上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有するシリコン酸化膜により形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上にＣｕ層と、前記物質を含むＣｕ層のうちの１つにより形成された第２の電極と
を具備することを特徴とする半導体装置。
【請求項２】
基板の表面領域にゲート電極と、第１、第２の拡散層を有するトランジスタを形成し、
前記第１の拡散層上に第１の電極を形成し、
前記第１の電極上にシリコンと酸素を含む絶縁膜を形成し、
前記絶縁膜上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有する第２の電極となるＣｕ層を形成し、
熱処理により前記絶縁膜と前記物質を化合させ、前記物質を含有するシリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
基板内にトレンチを形成し、
前記トレンチ周囲の前記基板内に不純物を導入して第１の電極を形成し、
前記トレンチの側面にシリコンと酸素を含む絶縁膜を形成し、
前記絶縁膜上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有する第２の電極となるＣｕ層を形成し、
熱処理により前記絶縁膜と前記物質を化合させ、前記物質を含有するシリコン酸化膜を形成し、
前記基板の表面領域にゲート電極、第１、第２の拡散層を有し、前記第１の拡散層が前記第２の電極に接続されたトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記物質は、Ｍｎ、Ｎｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、及びＲｅのうちの１つであることを特徴とする請求項１記載の半導体装置又は請求項２又は３記載の半導体装置の製造方法。
【請求項５】
前記第１の電極は、ポリシリコン層と、Ｃｕ層と、前記物質を含むＣｕ層のうちの１つにより形成されていることを特徴とする請求項１記載の半導体装置又は請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に適用されるキャパシタとその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのキャパシタは、一般的にスタック型とトレンチ型に大別される。従来、スタック型キャパシタにおいて、ストレージ電極としての下部電極、プレート電極としての上部電極は、共にポリシリコン層により構成され、キャパシタ絶縁膜は、例えばシリコン酸化膜、ＮＯ膜などにより形成されている。また、トレンチ型キャパシタにおいて、ストレージ電極は、ポリシリコン層により形成され、プレート電極は基板に注入された不純物層により形成され、キャパシタ絶縁膜は、例えばシリコン酸化膜、ＮＯ膜などにより形成されている。
【０００３】
ＤＲＡＭの微細化に伴いキャパシタの高性能化が要求されている。特に、キャパシタ容量の増加は、構造と材料の２方面からのアプローチがなされている。構造に関して、例えばスタック型キャパシタは、上部電極と下部電極との間の誘電体の面積を拡大するため、上部電極と下部電極に段差を形成した構造としたりする提案がなされている（例えば特許文献１、２参照）。また、材料に関しては、高誘電率の材料、例えばＴａ２Ｏ５膜、ＢＳＴ膜などが検討されている（例えば特許文献１、３参照）。
【０００４】
しかし、電極構造を改善して誘電体の面積を拡大するには限度がある。また、キャパシタの容量を増加するためには、キャパシタ絶縁膜の薄膜化、均一化、又は高誘電率化が必要である。しかし、従来のキャパシタ絶縁膜は、例えば、熱酸化法、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法等の成膜工程により形成されていた。このため、キャパシタ絶縁膜の薄膜化、均一化、高誘電率化が困難であった。
【特許文献１】特開２００３−３３２２６１号公報
【特許文献２】特開平６−３２６２６７号公報
【特許文献３】特開平９−９７８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高誘電率で薄膜化、均一化が可能であり、高性能なキャパシタ絶縁膜を有する半導体装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側に位置する前記半導体基板内に形成された第１、第２の拡散層とを有するトランジスタと、前記トランジスタの前記第１の拡散層に接続された第１の電極と、前記第１の電極上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有するシリコン酸化膜により形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上にＣｕ層と、前記物質を含むＣｕ層のうちの１つにより形成された第２の電極とを具備している。
【０００７】
本発明の半導体装置の製造方法の態様は、基板の表面領域にゲート電極と、第１、第２の拡散層を有するトランジスタを形成し、前記第１の拡散層上に第１の電極を形成し、前記第１の電極上にシリコンと酸素を含む絶縁膜を形成し、前記絶縁膜上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有する第２の電極となるＣｕ層を形成し、熱処理により前記絶縁膜と前記物質を化合させ、前記物質を含有するシリコン酸化膜を形成することを特徴とする。
【０００８】
本発明の半導体装置の製造方法の態様は、基板内にトレンチを形成し、前記トレンチ周囲の前記基板内に不純物を導入して第１の電極を形成し、前記トレンチの側面にシリコンと酸素を含む絶縁膜を形成し、前記絶縁膜上に拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有する第２の電極となるＣｕ層を形成し、熱処理により前記絶縁膜と前記物質を化合させ、前記物質を含有するシリコン酸化膜を形成し、前記基板の表面領域にゲート電極、第１、第２の拡散層を有し、前記第１の拡散層が前記第２の電極に接続されたトランジスタを形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高誘電率で薄膜化、均一化が可能であり、高性能なキャパシタ絶縁膜を有する半導体装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、例えばスタック型キャパシタを有するＤＲＡＭの例を示している。このＤＲＡＭはキャパシタ絶縁膜としての誘電体層を例えばＭｎｘＳｉｙＯｚ膜により形成している。シリコン基板１１の表面領域には、例えばシリコン酸化膜により素子分離領域１２が形成されている。この素子分離領域１２により分離された素子領域にトランジスタ１３、１４が形成されている。トランジスタ１３、１４は、それぞれ基板１１上に形成されたゲート絶縁膜１３ａ、１４ａ、ゲート絶縁膜１３ａ、１４ａ上のゲート電極１３ｂ、１４ｂ、ゲート電極１３ｂ、１４ｂの両側に位置する基板１１内に形成されたソース／ドレイン領域としての拡散層１３ｃ、１３ｄ、１４ｃ、１４ｄが形成されている。拡散層１３ｃ、１４ｃ上には、ストレージ電極としての下部電極１５、１６が形成され、この下部電極１５、１６の上にキャパシタ絶縁膜としての誘電体層１７が形成されている。この誘電体層１７の上にプレート電極としての上部電極１８が形成されている。さらに、拡散層１３ｃ、１４ｃに図示せぬビット線が接続されている。尚、素子分離領域１２上に通過ワード線ＷＬが形成されている。
【００１２】
上記構成において、下部電極１５、１６は、例えばポリシリコン層により形成され、誘電体層１７は、例えばＭｎｘＳｉｙＯｚ膜（マンガンシリコンオキサイド膜）により形成されている。ＭｎｘＳｉｙＯｚ膜の組成は、例えばｘ：ｙ：ｚ＝１：１：３乃至１：３：５と表される。
【００１３】
上部電極１８は、例えばＣｕ（銅）とＭｎ（マンガン）のＣｕＭｎ合金層又はＣｕ層により形成される。ＣｕＭｎ合金層は、Ｃｕに対してＭｎが、例えば０．０５〜１０原子パーセント含有されている。ＭｎｘＳｉｙＯｚ膜は、高い誘電率を有し、２〜３ｎｍ程度の極薄膜を形成できる。このため、キャパシタの高性能化を実現できる。すなわち、キャパシタの容量Ｃは、Ｃ＝εＳ／ｄ（ε：誘電率、Ｓ：面積、ｄ：電極間距離）と表される。ＭｎｘＳｉｙＯｚ膜は、高誘電率で膜厚が極薄いため、誘電率εを大きくでき、電極間距離ｄを狭くすることができる。したがって、面積Ｓが従来と同様でもキャパシタの容量を増大できる。
【００１４】
図２（ａ）（ｂ）は、ＭｎｘＳｉｙＯｚ膜の形成メカニズムを概略的に示している。図２（ａ）に示すように、Ｓｉ（シリコン）とＯ（酸素）を含有するＳｉ−Ｏ層上にＣｕＭｎ合金層を形成し、この状態において、例えば２００℃乃至３５０℃程度の温度により、例えば３０乃至６０分間熱処理すると、図２（ｂ）に示すように、これらの界面にＭｎｘＳｉｙＯｚ膜が形成される。ＭｎｘＳｉｙＯｚ膜は、Ｓｉ−Ｏ層とＣｕＭｎ合金層の界面において、化学反応により形成された膜であるため、均一な組成、及び均一な膜厚を有する膜である。ＭｎｘＳｉｙＯｚ膜の膜厚は、２〜３ｎｍ程度であるが、熱処理条件、例えば温度と時間を制御することにより、１ｎｍ程度の薄膜化が可能である。また、ＣｕＭｎ合金層中の反応に供しない余分なＭｎは、Ｓｉ−Ｏ層と接しないＣｕＭｎ合金層の表面に現れ、大気中の酸素などと反応してＭｎ−Ｏなどを形成する。
【００１５】
次に、図３乃至図８を参照して図１に示すＤＲＡＭの製造方法について説明する。図３乃至図８において、図１と同一部分には同一符号を付す。
【００１６】
図３に示すように、周知の製造方法により、基板１１の表面領域内に素子分離領域１２、及びトランジスタ１３、１４、通過ワード線ＷＬが形成される。この後、全面に絶縁膜２１が例えばＣＶＤ（Chemical Vapor Deposition）により形成される。この絶縁膜２１は、例えばシリコン酸化膜である。
【００１７】
この後、図４に示すように、絶縁膜２１がエッチングされ、トランジスタ１３、１４の拡散層１３ｃ、１４ｃが露出される。この露出されたトランジスタ１３、１４の拡散層１３ｃ、１４ｃに接して下部電極１５、１６が形成される。すなわち、絶縁膜２１をエッチングした後、全面に例えばポリシリコン層が堆積され、このポリシリコン層が下部電極の形状にエッチングされる。この下部電極１５、１６は、隣接するゲート電極１３ｂ、１４ｂやワード線ＷＬの上方に延出されている。
【００１８】
次に、図５に示すように、例えば熱酸化又はＣＶＤにより、全面にシリコン及び酸素を含有するＳｉ−Ｏ層２２が形成される。このＳｉ−Ｏ層２２の膜厚は、最終的に形成されるＭｎｘＳｉｙＯｚ膜を均一且つ薄膜化するため、ＭｎｘＳｉｙＯｚ膜の膜厚とほぼ同等であることが望ましい。
【００１９】
続いて、図６に示すように、Ｓｉ−Ｏ層２２の全面にＣｕＭｎ合金層２３が形成される。このＣｕＭｎ合金層２３は、先ず、例えばＣｕ、Ｍｎをスパッタリング法又はＣＶＤなどにより、Ｓｉ−Ｏ層２２上に薄く成膜し、この後、ＣｕをめっきやＣＶＤなどでさらに形成することにより形成される。
【００２０】
この後、温度、例えば２００〜３５０℃、時間、例えば３０乃至６０分の条件で熱処理を行う。この熱処理により、Ｓｉ−Ｏ層２２とＣｕＭｎ合金層２３の界面にＭｎｘＳｉｙＯｚ膜が形成される。
【００２１】
このようにして、図７に示すように、ＭｎｘＳｉｙＯｚ膜により構成されたキャパシタ絶縁膜としての誘電体層１７が形成される。
【００２２】
次いで、例えば絶縁膜２１をストッパとして、余分なＣｕＭｎ合金層２３が例えばＣＭＰにより除去される。このようにして、図１に示すように、ＣｕＭｎ合金層２３により構成された上部電極１８が形成される。この後、周知のＤＲＡＭと同様の製造方法により、図示せぬ例えば層間絶縁膜やビット線が形成される。
【００２３】
上部電極１８は、上記のように、ＣｕＭｎ合金層２３により構成されている。しかし、例えばＭｎｘＳｉｙＯｚ膜の形成において、ＣｕＭｎ合金層２３中のＭｎが全て使われた場合、上部電極１８がＣｕ層となることがある。
【００２４】
また、キャパシタ絶縁膜を形成する際、酸素雰囲気中で加熱することにより、上部電極の表面にＭｎＯが析出される。このＭｎＯをＣＭＰ等で除去することにより、上部電極から余分なＭｎを除去することができる。したがって、ピュアＣｕに近い上部電極を形成することが可能である。
【００２５】
また、下部電極１５、１６上に形成したＳｉ−Ｏ層２２が全てＭｎｘＳｉｙＯｚ膜の形成に使用されない場合、誘電体層１７は、下部電極１５、１６側がＳｉ−Ｏ層で、上部電極１８側がＭｎｘＳｉｙＯｚ層の二層構造になることもある。
【００２６】
上部電極１８がＣｕＭｎ合金層又はＣｕ層である場合、上部電極１８の側面と絶縁膜２１の間に、Ｃｕの拡散を防止するため、例えばＴａ（タンタル）などによりバリア膜を形成することが一般的である。しかし、絶縁膜２１が、上記のようにシリコン酸化膜などのＳｉ−Ｏ膜である場合、上部電極１８の側面にもＭｎｘＳｉｙＯｚ膜が形成される。このＭｎｘＳｉｙＯｚ膜は、Ｃｕの拡散を防止するバリア膜としても機能する。したがって、バリア膜を別途形成する必要がない。
【００２７】
上記第１の実施形態によれば、キャパシタ絶縁膜としての誘電体層１７をＭｎｘＳｉｙＯｚ膜により構成している。このＭｎｘＳｉｙＯｚ膜は、高誘電率を得ることができるため、キャパシタの容量を増大できる。しかも、ＭｎｘＳｉｙＯｚ膜は、膜厚が２〜３ｎｍ程度と、例えばＮＯ膜の膜厚（例えば５ｎｍ）に比べて極薄く形成できる。このため、電極間距離を狭めることができる。したがって、ＭｎｘＳｉｙＯｚ膜を用いることにより、誘電率と電極間距離の両方により、キャパシタの容量を増大することができる。
【００２８】
また、上部電極１８をＣｕＭｎ合金層により形成した場合、絶縁膜２１にＳｉ−Ｏ系の材料を用いることにより、上部電極１８と絶縁膜２１との界面にＣｕの拡散防止機能を有するＭｎｘＳｉｙＯｚ膜が形成される。このため、別途上部電極１８と絶縁膜２１の界面にバリア膜を形成する必要がないため、製造工程を簡単化できる利点を有している。
【００２９】
（第２の実施形態）
図８は、第２の実施形態を示すものであり、スタック型キャパシタを用いたＤＲＡＭの例を示している。このＤＲＡＭもキャパシタ絶縁膜としての誘電体層を例えばＭｎｘＳｉｙＯｚ膜により形成している。図８において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３０】
第１の実施形態において、下部電極１５、１６は、ポリシリコン層により形成した。これに対して、第２の実施形態は、図８に示すように、下部電極１５、１６もＣｕＭｎ合金層又はＣｕ層により形成されている。下部電極１５、１６の上面は絶縁膜２１の表面に揃えて平坦化され、この平坦化された下部電極１５、１６の上に、ＭｎｘＳｉｙＯｚ膜により構成された誘電体膜１７が形成されている。さらに、この誘電体膜１７の上にＣｕＭｎ合金層又はＣｕ層により形成された上部電極１８−１、１８−２が形成されている。
【００３１】
次に、図９乃至図１６を参照して、図８に示すＤＲＡＭの製造方法について説明する。図９乃至図１６において、図８と同一部分には同一符号を付す。
【００３２】
図９に示すように、周知の製造方法により、基板１１の表面領域内に素子分離領域１２、及びトランジスタ１３、１４、通過ワード線ＷＬが形成される。この後、全面に絶縁膜２１が例えばＣＶＤにより形成される。この絶縁膜２１は、例えばシリコン酸化膜である。
【００３３】
次に、図１０に示すように、絶縁膜２１がエッチングされ、トランジスタ１３、１４の拡散層１３ｃ、１４ｃを露出する開口部２１−１、２１−２が形成される。この開口部２１−１、２１−２は、隣接するゲート電極やワード線ＷＬの上方にも形成されている。
【００３４】
この後、図１１に示すように、ＣｕＭｎ合金層３１が全面に形成される。このＣｕＭｎ合金層３１の形成方法は、第１の実施形態と同様であり、例えばＣｕ、Ｍｎをスパッタリング法又はＣＶＤなどにより薄く成膜し、この後、ＣｕをめっきやＣＶＤなどでさらに形成される。
【００３５】
次に、図１２に示すように、絶縁膜２１をストッパとしてＣＭＰにより、ＣｕＭｎ合金層３１が平坦化され、下部電極１５、１６が形成される。
【００３６】
次に、図１３に示すように、全面にＳｉ−Ｏ層３２が形成される。このＳｉ−Ｏ層３２の膜厚は、最終的に形成されるＭｎｘＳｉｙＯｚ膜を均一且つ薄膜化するため、ＭｎｘＳｉｙＯｚ膜の膜厚とほぼ同等であることが望ましい。このＳｉ−Ｏ層３２上に絶縁膜３３が形成される。この絶縁膜３３は、例えばシリコン酸化膜である。
【００３７】
この後、図１４に示すように、絶縁膜３３の上部電極形成領域がエッチングされ、絶縁膜３３にＳｉ−Ｏ層３２を露出する開口部３３−１、３３−２が形成される。絶縁膜３３のエッチングの際、絶縁膜３３がシリコン酸化膜であるため、絶縁膜３３とＳｉ−Ｏ層３２との選択比が小さい。このため、Ｓｉ−Ｏ層３２でエッチングを自動的にストップすることは困難である。したがって、Ｓｉ−Ｏ層３２を所望の厚さで残すため、エッチング時間が制御される。なお、絶縁膜２１、３３の材料は、シリコン酸化膜に限定されるものではなく、例えばシリコン窒化膜など、他の材料を使用することも可能である。
【００３８】
次いで、図１５に示すように、全面にＣｕＭｎ合金層３４が形成される。このＣｕＭｎ合金層３４の形成方法は、下部電極１５、１６と同様である。
【００３９】
この後、温度例えば２００〜３５０℃、時間例えば３０乃至６０分の条件で熱処理が行なわれる。これにより、ＣｕＭｎ合金層により構成された下部電極１５、１６とＳｉ−Ｏ層３２との界面、及びＳｉ−Ｏ層３２とＣｕＭｎ合金層３４の界面にＭｎｘＳｉｙＯｚ膜が形成される。
【００４０】
このようにして、図１６に示すように、ＣｕＭｎ合金層により構成された下部電極１５、１６と、ＣｕＭｎ合金層３４の間に、ＭｎｘＳｉｙＯｚ膜により構成された誘電体膜１７−１、１７−２が形成される。
【００４１】
この後、絶縁膜３３をストッパとしてＣＭＰにより、余分なＣｕＭｎ合金層３４が除去され、図８に示すように上部電極１８−１、１８−２が形成される。次いで、周知の製造方法により、図示せぬ層間絶縁膜やビット線が形成される。
【００４２】
尚、誘電体層１７−１、１７−２は、Ｍｎの量、Ｓｉ−Ｏの量などによってＭｎｘＳｉｙＯｚ／Ｓｉ−Ｏ／ＭｎｘＳｉｙＯｚ、又はＭｎｘＳｉｙＯｚ／Ｓｉ−Ｏ、若しくはＳｉ−Ｏ／ＭｎｘＳｉｙＯｚなどの積層構造になることもある。
【００４３】
上記第２の実施形態によれば、下部電極１５、１６と上部電極１８−１、１８−２の両方をＣｕＭｎ合金層により構成し、下部電極１５と上部電極１８−１の間、下部電極１６と上部電極１８−２の間に、ＭｎｘＳｉｙＯｚ膜により構成された誘電体層１７−１、１７−２を形成している。このため、第２の実施形態によっても、第１の実施形態と同様に、高性能のスタック型キャパシタを形成することが可能である。
【００４４】
また、第２の実施形態は、下部電極をＣｕＭｎ合金層により形成しているため、下部電極もダマシン法により形成することができる。下部電極をポリシリコンにより形成した場合、絶縁膜とポリシリコンをエッチングする必要があるためエッチング回数が多い。しかも、エッチング回数と同数のマスクの形成工程を必要とするため、加工ばらつきが生じやすい。しかし、ＣｕＭｎ合金層を用いた場合、絶縁膜のエッチングだけでよいため、エッチング回数を削減できる。したがって、加工ばらつきを低減できるとともに、製造工程を簡単化することができる。
【００４５】
尚、上記第２の実施形態は、上部電極１５、１６、下部電極１８−１、１８−２とも、ＣｕＭｎ合金層とした。しかし、これに限定されるものではなく、上部電極又は下部電極のどちらか一方のみをＣｕＭｎ合金層とし、他方をＣｕとした場合においても、ＭｎｘＳｉｙＯｚ膜からなる誘電体層を形成することが可能である。
【００４６】
また、第２の実施形態において、ＭｎｘＳｉｙＯｚ膜を形成するための熱処理は、上部電極を形成した後行なったが、これに限定されるものではない。例えば、下部電極１５、１６上にＳｉ−Ｏ層３２を形成した後で、上部電極１８−１、１８−２用のＣｕＭｎ合金層３４を形成する前に熱処理してもよい。この場合、ＭｎｘＳｉｙＯｚ膜は、下部電極１５、１６との界面に形成される。この例の場合、上部電極１８−１、１８−２はＣｕＭｎ合金層により形成する必要はなく、例えばＣｕ又はポリシリコンなどの材料を用いることも可能である。
【００４７】
（第３の実施形態）
図１７は、第３の実施形態を示すものであり、例えばトレンチ型キャパシタを有するＤＲＡＭの例を示している。このＤＲＡＭもキャパシタ絶縁膜としての誘電体層を例えばＭｎｘＳｉｙＯｚ膜により形成している。図１７において、第１、第２の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４８】
例えばｐ型基板１１内には、素子分離領域１２に接してトレンチ４１、４２が形成されている。このトレンチ４１、４２に接した基板１１内には、プレート電極を構成するｎ型不純物層４３、４４が形成されている。トレンチ４１、４２の内側面にはキャパシタ絶縁膜としての誘電体層４５、４６が形成されている。この誘電体層４５、４６は、例えばＭｎｘＳｉｙＯｚ膜により構成されている。トレンチ４１、４２の内部は、ストレージ電極４７、４８を構成する例えばＣｕＭｎ合金層により充填されている。このストレージ電極４７、４８は、トランジスタ１３，１４の拡散層１３ｃ、１４ｃにそれぞれ接続されている。
【００４９】
次に、図１８乃至図２２を参照して、図１７に示すＤＲＡＭの製造方法について説明する。図１８乃至図２２において、図１７と同一部分には同一符号を付す。
【００５０】
先ず、基板１１をエッチングし、基板１１内にディープトレンチ４１、４２を形成する。この後、トレンチ４１、４２の内部に例えば斜めにｎ型の不純物イオンを注入し、トレンチ４１、４２の周囲の基板１１内にｎ型の不純物層４３、４４を形成する。
【００５１】
この後、図１９に示すように、例えば熱酸化又はＣＶＤにより、トレンチ４１、４２の内側面、全面にシリコン及び酸素を含有するＳｉ−Ｏ層５１、５２が形成される。このＳｉ−Ｏ層５１、５２の膜厚は、例えば最終的に形成されるＭｎｘＳｉｙＯｚの膜厚とほぼ同等の膜厚であることが望ましい。
【００５２】
続いて、図２０に示すように、ＣｕＭｎ合金層５３が全面に形成され、トレンチ４１、４２内に充填される。このＣｕＭｎ合金層５３は、前述したように、先ず、例えばＣｕ、Ｍｎをスパッタリング法又はＣＶＤなどにより、Ｓｉ−Ｏ層５１、５２上に薄く成膜し、この後、ＣｕをめっきやＣＶＤなどでさらに形成することにより形成される。ここで、トレンチ４１、４２内をＣｕＭｎ合金層５３により十分に埋め込むことができず、トレンチ４１、４２の中央部にボイドができた場合においても、ストレージ電極としての機能は失われない。
【００５３】
この後、温度、例えば２００〜３５０℃、時間、例えば３０乃至６０分の条件で熱処理を行う。この熱処理により、Ｓｉ−Ｏ層５１、５２とＣｕＭｎ合金層５３の界面にＭｎｘＳｉｙＯｚ膜が形成される。
【００５４】
このようにして、図２１に示すように、ＭｎｘＳｉｙＯｚ膜により構成されたキャパシタ絶縁膜としての誘電体層４５、４６が形成される。
【００５５】
続いて、図２２に示すように、基板１１上に残った余分なＣｕＭｎ合金層５３がＣＭＰにより除去され、トレンチ４１、４２内にＣｕＭｎ合金層により構成されたストレージ電極４７、４８が形成される。この後、従来と同様の方法により素子分離領域１２、及びトランジスタ１３、１４が形成される。
【００５６】
第３の実施形態においても、第１、第２の実施形態と同様に、ＣｕＭｎ合金層５３中のＭｎの量、及びＳｉ−Ｏ層５１、５２の膜厚によって誘電体層４５、４６がＳｉ−０層とＭｎｘＳｉｙＯｚ膜の積層構造になることがある。
【００５７】
上記第３の実施形態によれば、トレンチ型キャパシタの誘電体層４５、４６としてＭｎｘＳｉｙＯｚ膜を用いている。このため、高誘電率を得ることができ、しかもＭｎｘＳｉｙＯｚ膜は膜厚が２〜３ｎｍと極薄いため、電極間距離を狭めることができる。したがって、トレンチの径が微細化された場合においても、大きなキャパシタ容量を得ることが可能である。
【００５８】
尚、上記第１乃至第３の実施形態は、キャパシタ絶縁膜としての誘電体層をＭｎｘＳｉｙＯｚ膜により構成した。しかし、これに限定されるものではなく、例えばαｘＳｉｙＯｚ膜により誘電体層を形成することも可能である。ここで、金属元素αは、例えばＮｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、及びＲｅからなる群から選択された少なくとも１つの元素を適用することが可能である。これらの金属元素αは、Ｃｕが含まれる層中において拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすく熱的に安定した酸化物を形成できる金属元素であればよい。また、Ｍｎ以外の金属元素αを用いる場合、前述した上部電極や下部電極、ストレージ電極も、Ｃｕα合金層となる。このように、Ｍｎ以外の金属元素αを用いたαｘＳｉｙＯｚ膜からなる誘電体層によっても、上記第１乃至第３の実施形態と同様の効果を得ることが可能である。
【００５９】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態に係るスタック型キャパシタを用いたＤＲＡＭを示す断面図。
【図２】図２（ａ）（ｂ）は、ＭｎｘＳｉｙＯｚ膜の形成メカニズムを示す図。
【図３】第１の実施形態に係るスタック型キャパシタを用いたＤＲＡＭの製造方法を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】第２の実施形態に係るスタック型キャパシタを用いたＤＲＡＭを示す断面図。
【図９】第２の実施形態に係るスタック型キャパシタを用いたＤＲＡＭの製造方法を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】図１３に続く製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】第３の実施形態に係るトレンチ型キャパシタを用いたＤＲＡＭを示す断面図。
【図１８】第３の実施形態に係るトレンチ型キャパシタを用いたＤＲＡＭの製造方法を示す断面図。
【図１９】図１８に続く製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【符号の説明】
【００６１】
１１…シリコン基板、１３、１４…トランジスタ、１５、１６、４３、４４…第１の電極としての下部電極（ポリシリコン層、ＭｎＣｕ合金層、拡散層）、１７、１７−１、１７−２、４５、４６…キャパシタ絶縁膜（ＭｎｘＳｉｙＯｚ膜）、１８、１８−１、１８−２、４７、４８…第２の電極としての上部電極（ＭｎＣｕ合金層）、２２、３２、５１、５２…（Ｓｉ−Ｏ層）、２３…（ＣｕＭｎ合金層）、４１、４２…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成18年6月13日(2006.6.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、例えばスタック型キャパシタを有するＤＲＡＭの例を示している。このＤＲＡＭはキャパシタ絶縁膜としての誘電体層を例えばＭｎｘＳｉｙＯｚ膜により形成している。シリコン基板１１の表面領域には、例えばシリコン酸化膜により素子分離領域１２が形成されている。この素子分離領域１２により分離された素子領域にトランジスタ１３、１４が形成されている。トランジスタ１３、１４は、それぞれ基板１１上に形成されたゲート絶縁膜１３ａ、１４ａ、ゲート絶縁膜１３ａ、１４ａ上のゲート電極１３ｂ、１４ｂ、ゲート電極１３ｂ、１４ｂの両側に位置する基板１１内に形成されたソース／ドレイン領域としての拡散層１３ｃ、１３ｄ、１４ｃ、１４ｄを有している。拡散層１３ｃ、１４ｃ上には、ストレージ電極としての下部電極１５、１６が形成され、この下部電極１５、１６の上にキャパシタ絶縁膜としての誘電体層１７が形成されている。この誘電体層１７の上にプレート電極としての上部電極１８が形成されている。さらに、拡散層１３ｄ、１４ｄに図示せぬビット線が接続されている。尚、素子分離領域１２上に通過ワード線ＷＬが形成されている。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
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