(57)【要約】【課題】複数の演算処理装置からのアクセス要求の実行が、際限なく待たされることを抑制することができるアクセス調停回路を提供する。【解決手段】複数の演算処理装置からのアクセス要求を受信するアクセス順序制御部３１と、複数のアクセス要求を記憶するアクセス要求記憶部３２と、複数のアクセス要求にそれぞれ優先順位を付与してアクセス要求記憶部３２に当該優先順位の順番に記憶させる優先順位付与部３３と、アクセス要求記憶部３２により、アクセス要求が新たに記憶される場合、当該新たに記憶されるアクセス要求の優先順位に基づいて既に記憶されているアクセス要求の優先順位を動的に変化させる優先順位変更部３４とを備え、アクセス要求記憶部３２は、複数のアクセス要求を記憶順にメモリコントローラ４を介してメモリ５へ送信するようにした。【選択図】図１
2007094649.tif 000002
【特許請求の範囲】
【請求項１】
複数の演算処理装置から送信されたアクセス要求を受信し、当該受信されたアクセス要求を、前記アクセス要求に応じて動作する機能回路部へ送信するアクセス調停回路であって、
前記複数の演算処理装置からのアクセス要求を受信する受信部と、
前記受信部により受信された複数のアクセス要求を記憶するためのアクセス要求記憶部と、
前記受信部により受信された複数のアクセス要求にそれぞれ優先順位を付与して前記アクセス要求記憶部に当該優先順位の順番に記憶させる優先順位付与部と、
前記優先順位付与部によって、前記優先順位が付与されたアクセス要求が前記アクセス要求記憶部に新たに記憶される場合、当該新たに記憶されるアクセス要求の優先順位に基づいて、前記アクセス要求記憶部により既に記憶されているアクセス要求の優先順位を動的に変化させる優先順位変更部と、
前記複数のアクセス要求を、前記アクセス要求記憶部に記憶されている順に、前記機能回路部へ送信するアクセス要求送信部と
を備えることを特徴とするアクセス調停回路。
【請求項２】
前記優先順位変更部は、
前記新たに記憶されるアクセス要求より前記優先順位が低いアクセス要求の優先順位を高く変更すること
を特徴とする請求項１記載のアクセス調停回路。
【請求項３】
前記複数の演算処理装置には、予め優先順位が付与されており、
前記優先順位付与部は、前記受信部により受信されたアクセス要求に、当該アクセス要求を送信した前記演算処理装置の優先順位を付与すること
を特徴とする請求項１又は２記載のアクセス調停回路。
【請求項４】
前記アクセス要求は、前記機能回路部におけるアドレス情報を含み、
前記優先順位付与部は、前記受信部により受信されたアクセス要求に、当該アクセス要求に含まれるアドレス情報に基づいて、前記優先順位を付与すること
を特徴とする請求項１又は２記載のアクセス調停回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算処理装置からのアクセス要求を調停するアクセス調停回路に関する。
【背景技術】
【０００２】
従来、複数のＣＰＵ（中央演算処理装置）によって、所定の機能を実現する機能回路部、例えばメモリやＡＳＩＣ（Application Specific Integrated Circuit）等のハードウェア資源を共有し、複数のＣＰＵからこれら機能回路部にアクセスするようにしたマルチプロセッサシステムが知られている。
【０００３】
このようなマルチプロセッサシステムにおいては、複数のＣＰＵから同時にこのような機能回路部にアクセスしようとすると、複数のＣＰＵからのアクセスが競合し、各ＣＰＵからメモリ等の機能回路部に正常にアクセスすることができない。そこで、複数のＣＰＵからのアクセスが競合した場合、各ＣＰＵが順番にアクセス権が得られるように、機能回路部へのアクセス権を付与するラウンドロビン方式のアクセス調停回路が知られている。
【０００４】
しかし、ラウンドロビン方式では、処理を急ぐＣＰＵであってもアクセスの順番が回ってこなければアクセス権が与えられるのが他のＣＰＵのアクセスの後に回されてしまうため、優先度の高い処理の実行が遅れてしまうという不都合があった。
【０００５】
そこで、各ＣＰＵに予め優先順位を付与し、複数のＣＰＵからのアクセスが競合した場合には優先順位の高いＣＰＵからのアクセスを優先して実行させ、優先順位の低いＣＰＵからのアクセスについてはその実行を待機させることにより、複数のＣＰＵからのアクセスを調停するようにしたアクセス調停回路が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平６−１３９１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のようなアクセス調停回路においては、優先順位の高いＣＰＵからのアクセスが連続した場合、優先順位の低いＣＰＵからのアクセスは、優先順位の高いＣＰＵによるアクセスが途切れるまでその実行が待たされるため、優先順位の低いＣＰＵからのアクセスの実行が際限なく待たされ続ける場合があるという不都合があった。
【０００７】
本発明は、このような問題に鑑みて為された発明であり、複数の演算処理装置からのアクセス要求の実行が、際限なく待たされることを抑制することができるアクセス調停回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために、本発明に係るアクセス調停回路は、複数の演算処理装置から送信されたアクセス要求を受信し、当該受信されたアクセス要求を、前記アクセス要求に応じて動作する機能回路部へ送信するアクセス調停回路であって、前記複数の演算処理装置からのアクセス要求を受信する受信部と、前記受信部により受信された複数のアクセス要求を記憶するためのアクセス要求記憶部と、前記受信部により受信された複数のアクセス要求にそれぞれ優先順位を付与して前記アクセス要求記憶部に当該優先順位の順番に記憶させる優先順位付与部と、前記優先順位付与部によって、前記優先順位が付与されたアクセス要求が前記アクセス要求記憶部に新たに記憶される場合、当該新たに記憶されるアクセス要求の優先順位に基づいて、前記アクセス要求記憶部により既に記憶されているアクセス要求の優先順位を動的に変化させる優先順位変更部と、前記複数のアクセス要求を、前記アクセス要求記憶部に記憶されている順に、前記機能回路部へ送信するアクセス要求送信部とを備えることを特徴としている。
【０００９】
この構成によれば、複数の演算処理装置から送信されたアクセス要求が、優先順位付与部によって優先順位を付与され、その優先順位の順番で、アクセス要求記憶部に記憶される。そして、新たなアクセス要求が演算処理装置から送信され、優先順位付与部によってそのアクセス要求に優先順位が付与され、その優先順位の順番でアクセス要求記憶部に記憶される場合に、優先順位変更部によって、当該新たに記憶されるアクセス要求の優先順位に基づいてアクセス要求記憶部により既に記憶されているアクセス要求の優先順位が動的に変化される。さらに、アクセス要求記憶部によって記憶されている複数のアクセス要求が記憶されている順に、機能回路部へ送信される。
【００１０】
これにより、新たなアクセス要求が演算処理装置から送信され、その優先順位の順番でアクセス要求記憶部に記憶される場合に、当該新たに記憶されるアクセス要求の優先順位に基づいてアクセス要求記憶部により既に記憶されているアクセス要求の優先順位が動的に変化されるので、アクセス要求記憶部により記憶されているアクセス要求の優先順位が低優先順位のまま固定されることがなく、アクセス要求記憶部により既に記憶されているアクセス要求より優先順位が高いアクセス要求が際限なく連続することが抑制される結果、アクセス要求の実行が際限なく待たされることが抑制される。
【００１１】
また、上述のアクセス調停回路において、前記優先順位変更部は、前記新たに記憶されるアクセス要求より前記優先順位が低いアクセス要求の優先順位を高く変更することを特徴としている。
【００１２】
この構成によれば、アクセス要求記憶部により既に記憶されているアクセス要求のうち、新たに記憶されるアクセス要求の優先順位より優先順位が低いアクセス要求の優先順位が高く変更される。この場合、より優先順位の高いアクセス要求がその優先順位の順番でアクセス要求記憶部に記憶されることによってアクセス要求記憶部における記憶順、すなわち実行順序が後にされたアクセス要求の優先順位が高く変更されるので、高優先順位のアクセス要求が連続した場合であっても実行順序が後にされたアクセス要求の実行が際限なく待たされることが抑制される。
【００１３】
また、上述のアクセス調停回路において、前記複数の演算処理装置には、予め優先順位が付与されており、前記優先順位付与部は、前記受信部により受信されたアクセス要求に、当該アクセス要求を送信した前記演算処理装置の優先順位を付与することを特徴としている。
【００１４】
この構成によれば、優先順位付与部によって、受信部により受信されたアクセス要求に、当該アクセス要求を送信した演算処理装置の優先順位が付与されるので、演算処理装置の優先順位の順番で、各演算処理装置のアクセス要求をアクセス要求記憶部により記憶させることができる。
【００１５】
また、上述のアクセス調停回路において、前記アクセス要求は、前記機能回路部におけるアドレス情報を含み、前記優先順位付与部は、前記受信部により受信されたアクセス要求に、当該アクセス要求に含まれるアドレス情報に基づいて、前記優先順位を付与することを特徴としている。
【００１６】
この構成によれば、受信部により受信されたアクセス要求に、当該アクセス要求に含まれるアドレス情報に基づいて優先順位が付与することができるので、アドレス情報に基づく優先順位の順番で、各演算処理装置のアクセス要求をアクセス要求記憶部により記憶させることができる。
【発明の効果】
【００１７】
このような構成のアクセス調停回路は、新たなアクセス要求が演算処理装置から送信され、その優先順位の順番でアクセス要求記憶部に記憶される場合に、当該新たに記憶されるアクセス要求の優先順位に基づいてアクセス要求記憶部により既に記憶されているアクセス要求の優先順位が動的に変化されるので、アクセス要求記憶部により記憶されているアクセス要求の優先順位が低優先順位のまま固定されることがなく、アクセス要求記憶部により既に記憶されているアクセス要求より優先順位が高いアクセス要求が際限なく連続することが抑制される結果、アクセス要求の実行が際限なく待たされることを抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係るアクセス調停回路を用いたマルチプロセッサシステムの構成の一例を示すブロック図である。図１に示すマルチプロセッサシステム１は、ＣＰＵ２１，２２，２３と、画像処理回路２４と、圧縮伸張回路２５と、アクセス調停回路３と、メモリコントローラ４と、メモリ５とを備えている。そして、画像処理回路２４、圧縮伸張回路２５、アクセス調停回路３、及びメモリコントローラ４は、例えば集積化されてＡＳＩＣ６によって構成されている。また、ＣＰＵ２１，２２，２３は、バス７１によって、ＡＳＩＣ６をアクセス可能に接続されている。
【００１９】
メモリ５は、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５からのアクセス要求に応じて、例えば画像データ等の処理対象となるデータを記憶したり、出力したりする機能回路部の一例であり、例えばＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）等の記憶素子により構成されている。なお、機能回路部は、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５からのアクセス要求に応じて動作するものであればよく、例えばＡＳＩＣや、通信インターフェース回路等の回路部であってもよい。
【００２０】
ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５は、メモリ５をアクセスすることにより所定の演算処理を実行する演算処理装置の一例であり、例えば、ＣＰＵ２１，２２，２３は、共通のバス７１に接続されてマルチプロセッサシステムを構成し、画像処理回路２４はメモリ５に記憶されている画像データに画像処理を施す画像処理回路であり、圧縮伸張回路２５はメモリ５に記憶されているデータに圧縮伸張処理を施す画像処理回路である。
【００２１】
メモリコントローラ４は、ＡＳＩＣ６の内部バス７２を介して画像処理回路２４、及び圧縮伸張回路２５に接続され、バス７１とバス７２とを介してＣＰＵ２１，２２，２３と接続されている。そして、アクセス調停回路３から出力されたアクセス要求に応じて、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５とメモリ５との間で信号形式の変換を行い、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５からメモリ５をアクセス可能にする制御回路である。
【００２２】
アクセス調停回路３は、アクセス順序制御部３１と、アクセス要求記憶部３２とを備えている。また、アクセス順序制御部３１は、優先順位付与部３３と、優先順位変更部３４とを備えている。そして、優先順位付与部３３は、優先順位レジスタ３５を備えている。さらに、アクセス調停回路３は、画像処理回路２４と圧縮伸張回路２５とが接続されて画像処理回路２４と圧縮伸張回路２５とからメモリ５へのアクセス要求を受け付ける。また、アクセス調停回路３は、バス７１とバス７２とを介してＣＰＵ２１，２２，２３と接続されている。
【００２３】
そして、ＣＰＵ２１，２２，２３は、メモリ５やＡＳＩＣ６をアクセスする際には、予めバス７１の使用を要求するバス要求信号ＲＱ１，ＲＱ２，ＲＱ３をそれぞれアクセス順序制御部３１へ出力し、アクセス順序制御部３１がＣＰＵ２１，２２，２３へバス７１の使用を許可する旨のバス許可信号ＡＱ１，ＡＱ２，ＡＱ３を出力することで、ＣＰＵ２１，２２，２３がバス７１を介してメモリ５やＡＳＩＣ６をアクセス可能にされている。
【００２４】
また、アクセス調停回路３は、バス要求信号ＲＱ１，ＲＱ２，ＲＱ３や、バス７１，７２を介したアクセスによって、ＣＰＵ２１，２２，２３からのアクセス要求を受け付ける。この場合、アクセス順序制御部３１におけるバス要求信号ＲＱ１，ＲＱ２，ＲＱ３を受信する信号端子や、アクセス調停回路３と、画像処理回路２４及び圧縮伸張回路２５との信号接続端子、及びアクセス調停回路３とバス７２との信号接続端子が、受信部の一例に相当している。
【００２５】
優先順位レジスタ３５は、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５の間でメモリ５へのアクセスが競合した際の、優先順位の設定を記憶するレジスタで、例えばＣＰＵ２１，２２，２３等から優先順位が書き込まれることで、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５等の演算処理装置の優先順位の設定を記憶する。なお、優先順位レジスタ３５は、ＣＰＵ２１，２２，２３等から優先順位を書き込まれる例に限られず、例えば予め固定的にＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５の優先順位が設定されていてもよく、あるいはディップスイッチ等の設定スイッチによって、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５の優先順位が設定される構成であってもよい。
【００２６】
優先順位付与部３３は、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５からメモリ５へのアクセス要求が出力されると、優先順位レジスタ３５に記憶されている優先順位に応じてそのアクセス要求に優先順位を示す優先度情報を関連付けると共にその優先度情報で示される順番でアクセス要求記憶部３２に記憶させる。
【００２７】
優先順位変更部３４は、アクセス要求記憶部３２によって、優先度情報が関連付けられたアクセス要求が新たに記憶される場合、当該新たに記憶されるアクセス要求の優先度情報に基づいて、アクセス要求記憶部３２により既に記憶されているアクセス要求の優先順位を動的に変化させる。
【００２８】
アクセス要求記憶部３２は、例えば５段のＦＩＦＯ（First-In First-Out）を用いて構成されており、優先順位付与部３３により優先度情報が付加されたアクセス要求を、当該優先順位の順番に複数、例えば５個記憶し、その記憶順に従って、すなわち優先順位の高い順に、記憶したアクセス要求をメモリコントローラ４へ出力する。この場合、アクセス要求記憶部３２は、アクセス要求送信部としても機能する。
【００２９】
次に、上述のように構成されたアクセス調停回路３の動作について説明する。まず、例えばＣＰＵ２１によって、優先順位レジスタ３５に、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５の優先順位が設定され、各演算処理装置に優先順位が付与される。例えば、優先順位を示す優先度情報を、１から５の数値で表し、その数値が大きいものほど優先度が高いものとする。そして、ＣＰＵ２１によって、例えば、ＣＰＵ２１の優先度情報は「５」、ＣＰＵ２２の優先度情報は「４」、ＣＰＵ２３の優先度情報は「３」、画像処理回路２４及び圧縮伸張回路２５の優先度情報は「１」に設定される。
【００３０】
次に、複数の演算処理装置、例えば、ＣＰＵ２１、画像処理回路２４、及び圧縮伸張回路２５から優先順位付与部３３へメモリ５へのアクセス要求が出力されると、優先順位付与部３３によって、優先順位レジスタ３５に記憶されている優先順位に応じてそのアクセス要求に優先順位を示す優先度情報が関連付けられると共にその優先度情報で示される順番でアクセス要求記憶部３２に記憶される。
【００３１】
図２は、アクセス要求記憶部３２により記憶されるアクセス要求と優先度情報との状態を示す説明図である。図２において、アクセス要求「Ａ」はＣＰＵ２１によるメモリ５の読み出し要求を表し、アクセス要求「Ｂ」は画像処理回路２４によるメモリ５の読み出し要求を表し、アクセス要求「Ｃ」は画像処理回路２４によるメモリ５の書き込み要求を表し、アクセス要求「Ｄ」は圧縮伸張回路２５によるメモリ５の読み出し要求を表している。
【００３２】
そして、アクセス調停回路３へ、ＣＰＵ２１からアクセス要求「Ａ」が出力され、画像処理回路２４からアクセス要求「Ｂ」及び「Ｃ」が出力され、圧縮伸張回路２５からアクセス要求「Ｄ」が出力されて、アクセス要求「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」が競合すると、まず、優先順位付与部３３によって、優先順位レジスタ３５に設定された優先度情報に応じて、ＣＰＵ２１から出力されたアクセス要求「Ａ」には優先度情報「５」が関連付けられ、画像処理回路２４及び圧縮伸張回路２５から出力されたアクセス要求「Ｂ」，「Ｃ」，「Ｄ」には優先度情報「１」が関連付けられてアクセス要求記憶部３２に記憶される。
【００３３】
この場合、図２に示すように、優先順位付与部３３によって、優先順位の高い順にアクセス要求記憶部３２に記憶されるので、まず最も優先順位の高いアクセス要求「Ａ」とその優先度情報「５」とが一番目、すなわち最初にアクセス要求記憶部３２からメモリコントローラ４へ出力されるように記憶される。次に、アクセス要求「Ｂ」，「Ｃ」，「Ｄ」は優先順位が同じであるので、アクセス調停回路３によって受け付けられた順に、優先順位付与部３３によってその優先度情報「１」と共にアクセス要求記憶部３２に記憶される。
【００３４】
次に、ＣＰＵ２３によるメモリ５の読み出し要求を表すアクセス要求「Ｅ」がＣＰＵ２３からアクセス調停回路３へ出力されると、図３（ａ）に示すように、優先順位付与部３３によって、優先順位レジスタ３５に設定された優先度情報に応じて、アクセス要求「Ｅ」には優先度情報「３」が関連付けられ、さらに図３（ｂ）に示すように優先順位付与部３３によって、アクセス要求「Ｅ」の優先度情報「３」がアクセス要求記憶部３２に記憶されているアクセス要求［Ａ］，「Ｂ」，「Ｃ」，「Ｄ」の優先度情報と比較される。
【００３５】
そうすると、アクセス要求「Ｅ」の優先度情報「３」は、アクセス要求「Ａ」の優先度情報「５」より小さく、アクセス要求「Ｂ」の優先度情報「１」より大きいので、図３（ｃ）に示すように、アクセス要求記憶部３２によって、アクセス要求「Ｅ」及びその優先度情報「３」はアクセス要求［Ａ］とアクセス要求「Ｂ」との間に記憶される。
【００３６】
なお、例えば、アクセス要求「Ｅ」の優先度情報がアクセス要求記憶部３２に記憶されているアクセス要求の優先度情報の中で最も優先順位が低い場合には、ＦＩＦＯ形式でアクセス要求記憶部３２の一番最後に記憶される。
【００３７】
これにより、アクセス要求記憶部３２に複数のアクセス要求が優先順位の高い順に記憶され、優先順位の高い順にメモリコントローラ４へ出力されるので、例えばラウンドロビン方式によって競合するアクセスの調停を行った場合のように、優先順位の高い処理が優先度の低い処理より後回しにされることが抑制される。
【００３８】
次に、優先順位変更部３４によって、アクセス要求「Ｅ」が新たにアクセス要求記憶部３２により記憶されたことが検出され、アクセス要求「Ｅ」の優先度情報「３」に基づいて、アクセス要求記憶部３２により既に記憶されているアクセス要求［Ａ］，「Ｂ」，「Ｃ」，「Ｄ」の優先順位が動的に変化される。
【００３９】
具体的には、アクセス要求［Ａ］の優先度情報「５」は、アクセス要求「Ｅ」の優先度情報「３」より大きく（優先順位が高く）、アクセス要求「Ｂ」，「Ｃ」，「Ｄ」の優先度情報「１」は、アクセス要求「Ｅ」の優先度情報「３」より小さい（優先順位が低い）ので、図３（ｄ）に示すように、優先順位変更部３４によって、アクセス要求「Ｅ」より優先度情報の値が小さいアクセス要求「Ｂ」，「Ｃ」，「Ｄ」の優先度情報が「１」加算されて「２」に変更される。
【００４０】
このように、アクセス要求記憶部３２により既に記憶されているアクセス要求よりも優先順位の高いアクセス要求がアクセス調停回路３により新たに受け付けられ、新たなアクセス要求が既にアクセス要求記憶部３２に記憶されているアクセス要求よりも早い順番に記憶され、すなわち記憶順序の追い越しが発生した場合、新たなアクセス要求より優先順位が低いために優先順位変更部３４によって追い越されたアクセス要求の優先度情報が「１」加算され、優先順位が高く変更される。
【００４１】
これにより、優先順位の低いアクセス要求は、優先順位がより高いアクセス要求が新たにアクセス要求記憶部３２に記憶されることにより記憶順序が追い越される都度、優先順位が高く変更されるので、より優先順位の高いアクセス要求が連続した場合であっても優先順位の低いアクセス要求は優先順位が低いまま固定されることなく動的に優先順位が高められ、優先順位の低いアクセス要求の実行が際限なく待たされ続けることが抑制される。
【００４２】
そして、アクセス要求記憶部３２から優先順位の最も高いアクセス要求［Ａ］がメモリコントローラ４へ出力され、メモリコントローラ４によって、アクセス要求［Ａ］に応じてＣＰＵ２１によるメモリ５の読み出し処理が実行される。
【００４３】
なお、優先度情報を１から５の数字により表し、優先順位を５段階とする例を示したが、優先度情報は数字以外の例えばアルファベットその他の記号により表されてもよく、優先順位の段階も適宜増減すればよい。
【００４４】
また、優先順位変更部３４は、記憶順序の追い越しが発生した場合、新たに記憶されるアクセス要求より優先順位が低いアクセス要求の優先度情報の値を「１」加算、すなわち優先順位を一段階高める例に限られず、例えば二段階高めたり、予め設定された設定値を新たに記憶されるアクセス要求より優先順位が低いアクセス要求の優先度情報の値に加算したり、あるいは複数回追い越された場合に優先順位を高めるようにしてもよく、優先順位の高め方は適宜設定すればよい。
【００４５】
例えば、優先順位変更部３４は、アクセス要求記憶部３２により記憶されているアクセス要求毎に、当該アクセス要求よりも優先順位の高いアクセス要求が新たにアクセス要求記憶部３２により記憶された回数を計数し、当該回数が予め設定された設定回数を超えた場合に当該設定回数を超えたアクセス要求の優先順位を高めるようにしてもよい。これにより、複数回追い越されたアクセス要求、すなわち実行されないままアクセス要求記憶部３２により記憶されている期間が長いアクセス要求の優先順位を高めることができる。
【００４６】
また、優先順位変更部３４は、新たなアクセス要求がアクセス要求記憶部３２に記憶された後に、追い越されたアクセス要求の優先順位を変更する例を示したが、例えば新たなアクセス要求がアクセス要求記憶部３２に記憶される前に、例えば優先順位付与部３３により優先順位が付与された際にその優先順位に基づいて、アクセス要求記憶部３２により既に記憶されているアクセス要求の優先順位を動的に変化させるようにしてもよい。
【００４７】
また、優先順位レジスタ３５には、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５等の演算処理装置における優先順位の設定が記憶され、優先順位付与部３３は、演算処理装置から送信されたアクセス要求に、優先順位レジスタ３５により記憶された優先順位の設定に基づいて当該アクセス要求を送信した演算処理装置の優先順位を付与する例を示したが、例えば、優先順位レジスタ３５には、メモリ５におけるアドレスと、そのアドレスに対する優先順位を示す優先度情報を設定し、優先順位付与部３３は、演算処理装置から送信されたアクセス要求に含まれるアドレス情報に基づいて、アクセス要求に優先順位を付与するようにしてもよい。
【００４８】
これにより、例えばメモリ５における画像処理に用いられるアドレスを高い優先順位に設定し、例えばメモリ５における作業領域に用いられるアドレスを低い優先順位に設定すれば、画像処理に関するメモリ５へのアクセスを優先的に実行させることができるので、処理内容の優先順位に応じてアクセス要求の優先順位を設定することができる。
【００４９】
この場合、ＣＰＵ２１，２２，２３からのアクセス対象のアドレスは、バス要求信号ＲＱ１，ＲＱ２，ＲＱ３によって、ＣＰＵ２１，２２，２３からアクセス順序制御部３１へ出力されるようにしてもよい。
【００５０】
あるいはアクセス順序制御部３１によってバス要求信号ＲＱ１，ＲＱ２，ＲＱ３によるバス要求が受け付けられた場合、アクセス順序制御部３１は、一時的にＣＰＵ２１，２２，２３に対してバスの使用を許可し、メモリ５へのアクセスを開始させることにより、ＣＰＵ２１，２２，２３によるアクセス対象のアドレスをバス７１，７２を介して取得するようにしてもよい。この場合、バス要求信号ＲＱ１，ＲＱ２，ＲＱ３によるバス要求と、バス７１，７２を介して取得されたアドレスとが、請求項におけるアクセス要求に相当している。
【００５１】
また、優先順位付与部３３は、ＣＰＵ２１，２２，２３、画像処理回路２４、及び圧縮伸張回路２５等の演算処理装置の優先順位に基づいてアクセス要求に優先順位を付与する例と、これら演算処理装置のアクセスの対象となるアドレスに基づいてアクセス要求に優先順位を付与する例とを示したが、例えば演算処理装置の優先順位とアドレスとの組合せに基づいてアクセス要求に優先順位を付与するようにしてもよい。例えば、優先順位付与部３３は、予め演算処理装置の優先順位とアドレスとの組合せに対する優先順位をＬＵＴ（Look Up Table）として記憶しておき、このＬＵＴを参照して演算処理装置の優先順位とアドレスとの組合せに基づいてアクセス要求に優先順位を付与するようにしてもよい。
【００５２】
また、メモリコントローラ４を用いて、アクセス要求記憶部３２から出力されたアクセス要求をメモリ５に適合した信号形式に変換する例を示したが、メモリ５等の機能回路部がアクセス要求記憶部３２から出力されたアクセス要求を直接実行できればメモリコントローラ４を用いなくてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係るアクセス調停回路を用いたマルチプロセッサシステムの構成の一例を示すブロック図である。
【図２】図１に示すアクセス要求記憶部により記憶されるアクセス要求と優先度情報との状態を示す説明図である。
【図３】図１に示すアクセス調停回路の動作を説明するための説明図である。
【符号の説明】
【００５４】
１  マルチプロセッサシステム
３  アクセス調停回路
４  メモリコントローラ
５  メモリ
６  ＡＳＩＣ
２１，２２，２３  ＣＰＵ
２４  画像処理回路
２５  圧縮伸張回路
３１  アクセス順序制御部
３２  アクセス要求記憶部
３３  優先順位付与部
３４  優先順位変更部
３５  優先順位レジスタ
７１，７２  バス
【図１】
2007094649.tif 000003
【図２】
2007094649.tif 000004
【図３】
2007094649.tif 000005