(57)【要約】【課題】半導体装置において２系統の電源系を構成する場合、配線の増加に伴うレイアウト面積の増加を回避し得る半導体装置を提供する。【解決手段】本発明の半導体装置には、電源電位ＶＣＣ／接地電位ＶＳＳに基づきサブ電源電位ＶＣＴ／サブ接地電位ＶＳＴを発生するドライバ部と、サブ電源電位ＶＣＴを供給するサブ電源線Ｌ３とサブ接地電位ＶＳＴを供給するサブ接地線Ｌ４を含む第１配線層３２と、複数のＭＯＳトランジスタの各ソース・ドレイン配線を含む第２配線層３３と、電源電位ＶＣＣを供給するメイン電源線Ｌ１と接地電位ＶＳＳを供給するメイン接地線Ｌ２を含み第２配線層３３を挟んで第１配線層３２と対向配置された第３配線層３４と、第２配線層３３とサブ電源線Ｌ３又はサブ接地線Ｌ４を積層方向に接続する接続部４３と、第２配線層３３とメイン電源線Ｌ１又はメイン接地線Ｌ２を積層方向に接続する接続部４４とを備えている。【選択図】図２
2007324409.tif 000002
【特許請求の範囲】
【請求項１】
電源側に電源電位及び当該電源電位より低いサブ電源電位が供給され、接地側に接地電位及び当該接地電位より高いサブ接地電位が供給される論理回路と、
前記電源電位に基づき前記サブ電源電位を発生するとともに、前記接地電位に基づき前記サブ接地電位を発生するドライバ部と、
前記サブ電源電位を供給するサブ電源線と前記サブ接地電位を供給するサブ接地線を含む第１配線層と、
前記論理回路及び前記ドライバ部に含まれる複数のＰＭＯＳ及びＮＭＯＳトランジスタの各ソース・ドレイン配線を含む第２配線層と、
前記電源電位を供給するメイン電源線と前記接地電位を供給するメイン接地線を含み、前記第２配線層を挟んで前記第１配線層と積層方向に対向配置された第３配線層と、
前記第２配線層の各ソース・ドレイン配線と前記第１配線層の前記サブ電源線又は前記サブ接地線を積層方向に接続する第１のビア構造と、
前記第２配線層の各ソース・ドレイン配線と前記第３配線層の前記メイン電源線又は前記メイン接地線を積層方向に接続する第２のビア構造と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２配線層の下層に前記第１配線層が配置され、前記第２配線層の上層に前記第３配線層が配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記論理回路は、一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを所定段数接続したインバータ回路であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ドライバ部は、ソースが前記メイン電源線に接続されるとともにドレインが前記サブ電源線に接続された一又は複数のＰＭＯＳトランジスタと、ソースが前記メイン接地線に接続されるとともにドレインが前記サブ接地線に接続された一又は複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ドライバ部は、ソースが前記メイン接地線に接続されるとともにドレインが前記サブ接地線に接続された一又は複数のＰＭＯＳトランジスタと、ソースが前記メイン電源線に接続されるとともにドレインが前記サブ電源線に接続された一又は複数のＮＭＯＳトランジスタと、を備えることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ドライバ部の各ＰＭＯＳ及びＮＭＯＳトランジスタは、ゲートに印加される制御電圧に応じて動作を制御されることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記インバータ回路に含まれるＰＭＯＳトランジスタと前記ドライバ部に含まれるＰＭＯＳトランジスタが所定間隔で交互に配列されるとともに、前記インバータ回路に含まれるＮＭＯＳトランジスタと前記ドライバ部に含まれるＮＭＯＳトランジスタが所定間隔で交互に配列されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記インバータ回路に含まれるＰＭＯＳトランジスタは、奇数段目のソースが前記メイン電源線に接続され、偶数段目のソースが前記サブ電源線に接続され、
前記インバータ回路に含まれるＮＭＯＳトランジスタは、奇数段目のソースが前記サブ接地線に接続され、偶数段目のソースが前記メイン接地線に接続されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記インバータ回路は、スタンバイ動作時に偶数段目の出力信号がローとなるように制御されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記インバータ回路に含まれるＰＭＯＳトランジスタは、奇数段目のソースが前記サブ電源線に接続され、偶数段目のソースが前記メイン電源線に接続され、
前記インバータ回路に含まれるＮＭＯＳトランジスタは、奇数段目のソースが前記メイン接地線に接続され、偶数段目のソースが前記サブ接地線に接続されることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記インバータ回路は、スタンバイ動作時に偶数段目の出力信号がハイとなるように制御されることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いて構成される論理回路を含む半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置において２系統の電源系により駆動されるインバータ回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置がモバイル機器に搭載されることが多く、スタンバイ動作時の消費電流を低減させることが重要な課題となっている。このような消費電流低減を目的として、電源電位／接地電位からなる電源系に加えて、サブ電源電位／サブ接地電位からなる電源系を用いてＭＯＳトランジスタのサブスレッショルド電流を抑制可能とした回路構成が採用されている。例えば、ＤＲＡＭにおける多段のインバータ回路等に対し、このような回路構成を適用することにより、スタンバイ動作時の消費電流低減を期待することができる（例えば、特許文献１参照）。
【０００３】
例えば、図１６に示すような４段のインバータ回路を半導体装置に構成する場合を説明する。ここでは、電源系の接続が異なる２通りの構成を想定し、電源電位ＶＣＣ、接地電位ＶＳＳ、サブ電源電位ＶＣＴ、サブ接地電位ＶＳＴが供給される４段のインバータ回路が構成されるものとする。まず、図１６（Ａ）は、スタンバイ動作時に出力信号ＯＵＴがハイとなるインバータ回路の構成であり、奇数段目のインバータにサブ電源電位ＶＣＴと接地電位ＶＳＳが供給され、偶数段目のインバータに電源電位ＶＣＣとサブ接地電位ＶＳＴが供給される。一方、図１６（Ｂ）は、スタンバイ動作時に出力信号ＯＵＴがローとなるインバータ回路の構成であり、奇数段目のインバータに電源電位ＶＣＣとサブ接地電位ＶＳＴが供給され、偶数段目のインバータにサブ電源電位ＶＣＴと接地電位ＶＳＳが供給され、図１６（Ａ）とは逆の電源接続になっている。
【０００４】
上記のインバータ回路を実現するための回路構成は、例えば、図１６（Ｂ）に対応する図１に示される（図１の詳細な説明は後述する）。図１のインバータ部１を構成する各段のインバータは、一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる。そして、図１のドライバ部２、３を制御電圧Ｖｇｐ、Ｖｇｎを用いて制御し、オンとなる側のＭＯＳトランジスタに対して電源電位ＶＣＣ／接地電位ＶＳＳが供給され、オフとなる側のＭＯＳトランジスタに対してサブ電源電位ＶＣＴ／サブ接地電位ＶＳＴが供給される。これにより、不要なサブスレッショルド電流を抑制することを可能としている。
【０００５】
図１７には、図１の回路構成に対応する一般的なレイアウトを示している。図１７に示すレイアウトには、図１の各ＰＭＯＳトランジスタＰ１〜Ｐ７が形成される拡散層１０１〜１０７と、図１の各ＮＭＯＳトランジスタＮ１〜Ｎ７が形成される拡散層１１１〜１１７が設けられている。また、各ＭＯＳトランジスタのゲート電極に接続されるゲート配線層１２１と、各ＭＯＳトランジスタのソース・ドレイン用の配線が形成されるソース・ドレイン配線層１２２と、電源系や制御系の配線が形成される配線層１２３とが積層されている。配線層１２３には、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、サブ電源電位ＶＣＴを供給するサブ電源線Ｌ３と、接地電位ＶＳＳを供給するメイン接地線Ｌ２と、サブ接地電位ＶＳＴを供給するサブ接地線Ｌ４と、制御電圧Ｖｇｐ、Ｖｇｎを供給するドライバ制御線Ｌ５、Ｌ６が含まれる。また、ソース・ドレイン配線層１２２と配線層１２３の間はビア１２４を介して積層方向に接続されている。このように、拡散層１０１〜１０７、１１１〜１１７の両側の配線層１２３において並走する各配線に対し、製造工程の際にビア１２４の位置を切り替えることで、各ＭＯＳトランジスタを所望の電源系と接続し、図１の回路構成を実現することができる。
【０００６】
【特許文献１】特開平１１−３１３８５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１７のレイアウトにおける配線層１２３には、メイン電源線Ｌ１、メイン接地線Ｌ２、サブ電源線Ｌ３、サブ接地線Ｌ４、ドライバ制御線Ｌ５、Ｌ６の併せて６本の配線が並走した配置になる。この場合、ビア１２４やソース・ドレイン配線層１２２の位置を考慮すると、拡散層１０１〜１０７、１１１〜１１７を挟んでＰチャネル側とＮチャネル側に３本ずつの配線を置く配置にせざるを得ず、その分だけレイアウト面積が増加することになる。もし、電源系として電源電位ＶＣＣ／接地電位ＶＳＳのみを用いるのであれば、必要な配線はメイン電源線Ｌ１とメイン接地線Ｌ２の２本で済むのであるが、上記のように２系統の電源系を用いる回路構成を採用したことで、サブ電源線Ｌ３、サブ接地線Ｌ４、ドライバ制御線Ｌ５、Ｌ６の４本の配線を並走させるためのレイアウト面積が余分に必要になる。また、図１７において、インバータ部１を構成する拡散層１０１〜１０４、１１１〜１１４に対し、ドライブ部２、３を構成する拡散層１０５〜１０７、１１５〜１１７を分離して配置するためのスペースが必要となり、ドライブ部２、３の占めるレイアウト面積は無視できない規模になる。
【０００８】
このように、スタンバイ動作時の消費電流を低減可能な構成を採用すると、半導体装置のレイアウトにおいて配線等を配置するためのレイアウト面積の増加が避けられず、全体のチップサイズが大きくなることが問題となる。
【０００９】
そこで、本発明はこのような問題を解決するためになされたものであり、半導体装置の論理回路を構成する場合、消費電流の低減を目的に２系統の電源系を用いる構成を採用しつつ、配線の増加に伴うレイアウト面積の増加を回避し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体装置は、電源側に電源電位及び当該電源電位より低いサブ電源電位が供給され、接地側に接地電位及び当該接地電位より高いサブ接地電位が供給される論理回路と、前記電源電位に基づき前記サブ電源電位を発生するとともに、前記接地電位に基づき前記サブ接地電位を発生するドライバ部と、前記サブ電源電位を供給するサブ電源線と前記サブ接地電位を供給するサブ接地線を含む第１配線層と、前記論理回路及び前記ドライバ部に含まれる複数のＰＭＯＳ及びＮＭＯＳトランジスタの各ソース・ドレイン配線を含む第２配線層と、前記電源電位を供給するメイン電源線と前記接地電位を供給するメイン接地線を含み、前記第２配線層を挟んで前記第１配線層と積層方向に対向配置された第３配線層と、前記第２配線層の各ソース・ドレイン配線と前記第１配線層の前記サブ電源線又は前記サブ接地線を積層方向に接続する第１のビア構造と、前記第２配線層の各ソース・ドレイン配線と前記第３配線層の前記メイン電源線又は前記メイン接地線を積層方向に接続する第２のビア構造とを備えて構成される。
【００１１】
以上の構成によれば、電源電位／接地電位に基づきドライバ部からサブ電源電位／サブ接地電位を発生して論理回路に供給するためのレイアウトとして、積層される第１配線層、第２配線層、第３配線層を含む積層構造が採用される。論理回路及びドライバ部の多数のＭＯＳトランジスタの各ソース・ドレイン配線は、第１配線層と第３配線層の間に配置された第２配線層に形成され、各ソース・ドレイン配線は、第１のビア構造により第１配線層のサブ電源線／サブ接地線と接続され、第２のビア構造により第３配線層のメイン電源線／メイン接地線と接続される。このような構造により、多数のＭＯＳトランジスタの各々に対し、第１のビア構造と第２のビア構造のいずれかを形成することで、電源電位／接地電位／サブ電源電位／サブ接地電位を選択的に供給することができる。この場合、第１配線層と第３配線層が積層方向に対向配置されるので、各配線が上下で重なるような配置にして、レイアウト中の電源系全体の配線が占める面積を半減することができる。
【００１２】
本発明において、前記第２配線層の下層に前記第１配線層を配置し、前記第２配線層の上層に前記第３配線層が配置してもよい。
【００１３】
本発明において、前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置されていてもよい。
【００１４】
本発明において、前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置されていてもよい。
【００１５】
本発明において、前記複数のＰＭＯＳトランジスタの近傍において前記第１配線層の前記サブ接地線と前記第３配線層の前記メイン電源線が前記第２配線層を挟んで対向配置され、前記複数のＮＭＯＳトランジスタの近傍において前記第１配線層の前記サブ電源線と前記第３配線層の前記メイン接地線が前記第２配線層を挟んで対向配置されていてもよい。
【００１６】
本発明において、前記論理回路は、一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを所定段数接続したインバータ回路としてもよい。
【００１７】
本発明において、前記ドライバ部は、ソースが前記メイン電源線に接続されるとともにドレインが前記サブ電源線に接続された一又は複数のＰＭＯＳトランジスタと、ソースが前記メイン接地線に接続されるとともにドレインが前記サブ接地線に接続された一又は複数のＮＭＯＳトランジスタとを備えていてもよい。
【００１８】
本発明において、前記ドライバ部は、ソースが前記メイン接地線に接続されるとともにドレインが前記サブ接地線に接続された一又は複数のＰＭＯＳトランジスタと、ソースが前記メイン電源線に接続されるとともにドレインが前記サブ電源線に接続された一又は複数のＮＭＯＳトランジスタとを備えていてもよい。
【００１９】
本発明において、前記ドライバ部の各ＰＭＯＳ及びＮＭＯＳトランジスタは、ゲートに印加される制御電圧に応じて動作を制御してもよい。
【００２０】
本発明において、前記インバータ回路に含まれるＰＭＯＳトランジスタと前記ドライバ部に含まれるＰＭＯＳトランジスタが所定間隔で交互に配列されるとともに、前記インバータ回路に含まれるＮＭＯＳトランジスタと前記ドライバ部に含まれるＮＭＯＳトランジスタが所定間隔で交互に配列してもよい。
【００２１】
本発明において、前記インバータ回路に含まれるＰＭＯＳトランジスタは、奇数段目のソースが前記メイン電源線に接続され、偶数段目のソースが前記サブ電源線に接続され、前記インバータ回路に含まれるＮＭＯＳトランジスタは、奇数段目のソースが前記サブ接地線に接続され、偶数段目のソースが前記メイン接地線に接続されるように構成してもよい。かかる構成は、スタンバイ動作時に偶数段目の出力信号がローとなるように制御される前記インバータ回路に適したものである。
【００２２】
本発明において、前記インバータ回路に含まれるＰＭＯＳトランジスタは、奇数段目のソースが前記サブ電源線に接続され、偶数段目のソースが前記メイン電源線に接続され、前記インバータ回路に含まれるＮＭＯＳトランジスタは、奇数段目のソースが前記メイン接地線に接続され、偶数段目のソースが前記サブ接地線に接続されるように構成してもよい。かかる構成は、スタンバイ動作時に偶数段目の出力信号がハイとなるように制御される前記インバータ回路に適したものである。
【発明の効果】
【００２３】
本発明によれば、半導体装置において消費電流の低減を目的として２系統の電源系を用いる構成を採る場合、論理回路の動作に必要なＭＯＳトランジスタのソース・ドレイン配線を３層構造の中央に形成し、ビア構造により上下の配線と選択的に接続することができる。よって、２系統の電源系を用いる場合であっても、実質的に１系統の電源系に近いレイアウト面積で構成することができ、消費電流低減の構成を採用しつつ小さいチップサイズで構成可能な半導体装置を実現することができる。また、ビア構造の配置変更は製造工程において比較的容易に行うことができるので、基本のレイアウトに基づいて回路構成や電源接続を適宜に変更可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の最良の実施形態について図面を参照しながら説明する。ここでは、インバータ回路を備えたＤＲＡＭ等の半導体装置に対して本発明を適用するものとし、インバータ回路の回路構成及びレイアウトが異なる第１〜第４実施形態について説明する。
【００２５】
（第１実施形態）
第１実施形態においては、スタンバイ電流低減方式（以下、ＳＣＲＣ方式と呼ぶ）を適用したインバータ回路のうち、スタンバイ動作時の出力信号ＯＵＴがローになる構成の例を説明する。図１は、第１実施形態のインバータ回路の回路構成を示す図であり、４段のインバータ部１とＰチャネル側のドライバ部２及びＮチャネル側のドライバ部３を構成する多数のＭＯＳトランジスタにより全体のインバータ回路が構成されている。
【００２６】
図１において、入力信号ＩＮを入力して出力信号ＯＵＴを出力するインバータ部１は、４個のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と４個のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４から構成される。また、Ｐチャネル側のドライバ部２は、３個のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７から構成されるとともに、Ｎチャネル側のドライバ部３は、３個のＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７から構成される。さらに、図１においては、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、接地電位ＶＳＳを供給するメイン接地線Ｌ２と、電源電位ＶＣＣより低いサブ電源電位ＶＣＴを供給するサブ電源線Ｌ３と、接地電位ＶＳＳより高いサブ接地電位ＶＳＴを供給するサブ接地線Ｌ４が設けられている。
【００２７】
以上の構成において、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がペアとなって初段のインバータを構成する。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通接続されたゲートには入力信号ＩＮが印加され、共通接続されたドレインからの信号が２段目のインバータに伝送される。また、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２はペアとなって２段目のインバータを構成し、初段のインバータと同様の接続関係となっている。さらに、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３のペアから構成される３段目のインバータ、及び、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４のペアから構成される４段目のインバータも同様の接続関係となっている。図１において、４段目のインバータから出力される出力信号ＯＵＴは入力信号ＩＮと同極性であり、スタンバイ動作時にローとなっている。
【００２８】
第１実施形態で採用されるＳＣＲＣ方式では、４段構成のインバータ部１に含まれる８個のＭＯＳトランジスタのうち、スタンバイ時にオンとなる側に電源電位ＶＣＣ／接地電位ＶＳＳが供給され、スタンバイ時にオフとなる側にサブ電源電位ＶＣＴ／サブ接地電位ＶＳＴが供給される。従って、インバータ各段の電源系の接続は交互に入れ替わり、初段及び３段目のインバータは、オンとなるＰＭＯＳトランジスタＰ１、Ｐ３の各ソースがメイン電源線Ｌ１に接続されるとともに、オフとなるＮＭＯＳトランジスタＮ１、Ｎ３の各ソースがサブ接地線Ｌ４に接続される。また、２段目及び４段目のインバータは、オフとなるＰＭＯＳトランジスタＰ２、Ｐ４の各ソースがサブ電源線Ｌ３に接続されるとともに、オンとなるＮＭＯＳトランジスタＮ２、Ｎ４の各ソースがメイン接地線Ｌ２に接続される。
【００２９】
一方、Ｐチャネル側のドライバ部２を構成するＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７は、共通接続されたソースがメイン電源線Ｌ１に接続され、共通接続されたドレインがサブ電源線Ｌ３に接続されている。このドライブ部２により、電源電位ＶＣＣに基づいて、サブ電源線Ｌ３に電源電位ＶＣＣより低いサブ電源電位ＶＣＴを発生することができる。ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７の各ゲートには、Ｐチャネル側ドライバ制御線Ｌ５を介して制御電圧Ｖｇｐが印加されている。そして、制御電圧Ｖｇｐをローに制御することでＰチャネル側のドライバ部２を動作させ、制御電圧Ｖｇｐをハイに制御することでＰチャネル側のドライバ部２の動作を停止させることができる。なお、通常動作時にはドライバ部２、３を動作させるように制御されるが、スタンバイ動作時にはドライバ部２、３を停止させるように制御される。
【００３０】
また、Ｎチャネル側のドライバ部３を構成するＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７は、共通接続されたソースがメイン接地線Ｌ２に接続され、共通接続されたドレインがサブ接地線Ｌ４に接続されている。このドライブ部３により、接地電位ＶＳＳに基づいて、サブ接地線Ｌ４に接地電位ＶＳＳより高いサブ接地電位ＶＳＴを発生することができる。ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７の各ゲートには、Ｎチャネル側ドライバ制御線Ｌ６を介して制御電圧Ｖｇｎが印加されている。そして、制御電圧Ｖｇｎをハイに制御することでＮチャネル側のドライバ部３を動作させ、制御電圧Ｖｇｎをローに制御することでＮチャネル側のドライバ部３の動作を停止させることができる。
【００３１】
次に、図１の回路構成に対応するレイアウトについて図２を用いて説明する。図２に示すレイアウトには、７個のＰＭＯＳトランジスタＰ１〜Ｐ７に対応して半導体基板上に形成されたＰチャネル側の拡散層１１〜１７と、７個のＮＭＯＳトランジスタＮ１〜Ｎ７に対応して半導体基板上に形成されたＮチャネル側の拡散層２１〜２７が配置されている。
【００３２】
また、図２に示すレイアウトには、各ＭＯＳトランジスタのゲート電極に接続されるゲート配線層３１と、サブ電源線Ｌ３及びサブ接地線Ｌ４を含む第１配線層３２と、各ＭＯＳトランジスタのソース・ドレイン配線を含む第２配線層３３と、メイン電源線Ｌ１及びメイン接地線Ｌ２を含む第３配線層３４とが積層されている。一般に、ゲート配線層３１にはポリシリコン配線が用いられ、第１〜第３配線層３２〜３４にはメタル配線が用いられる。
【００３３】
さらに、図２に示すレイアウトには、接続部４１、４２、４３、４４が設けられている。接続部４１は、拡散層１１〜１７、２１〜２７のソース・ドレイン領域と第２配線層３３の間を接続するために形成され、第１配線層３２を挟んで接続された下部のコンタクト及び上部のビアからなる。接続部４２は、ゲート配線層３１と第２配線層３３の間を接続するために形成され、第１配線層３２を挟んで接続された下部のコンタクト及び上部のビアからなる。接続部４３は、第１配線層３２と第２配線層３３の間を接続するために形成されたビアである。接続部４４は、第２配線層３３と第３配線層３４の間を接続するために形成されたビアである。
【００３４】
Ｐチャネル側の拡散層１１〜１７は、図２の左側から、ＰＭＯＳトランジスタＰ１に対応する拡散層１１、ＰＭＯＳトランジスタＰ５に対応する拡散層１５、ＰＭＯＳトランジスタＰ２に対応する拡散層１２、ＰＭＯＳトランジスタＰ６に対応する拡散層１６、ＰＭＯＳトランジスタＰ３に対応する拡散層１３、ＰＭＯＳトランジスタＰ７に対応する拡散層１７、ＰＭＯＳトランジスタＰ４に対応する拡散層１４の順に所定間隔で配列されている。すなわち、インバータ部１の４個のＰＭＯＳトランジスタ１１〜１４と、ドライバ部２の３個のＰＭＯＳトランジスタ１５〜１７が交互に配置されるレイアウトになっている。
【００３５】
また、Ｎチャネル側の拡散層２１〜２７は、図２の左側から、ＮＭＯＳトランジスタＮ１に対応する拡散層２１、ＮＭＯＳトランジスタＮ５に対応する拡散層２５、ＮＭＯＳトランジスタＮ２に対応する拡散層２２、ＮＭＯＳトランジスタＮ６に対応する拡散層２６、ＮＭＯＳトランジスタＮ３に対応する拡散層２３、ＮＭＯＳトランジスタＮ７に対応する拡散層２７、ＮＭＯＳトランジスタＮ４に対応する拡散層２４の順に所定間隔で配列されている。この場合、インバータ部１の４個のＮＭＯＳトランジスタ２１〜２４と、ドライバ部３の３個のＮＭＯＳトランジスタ２５〜２７が交互に配置される点はＰチャネル側と共通する。
【００３６】
図２に示すように、７個のＰＭＯＳトランジスタＰ１〜Ｐ７に対応する拡散層１１〜１７と、７個のＮＭＯＳトランジスタＮ１〜Ｎ７に対応する拡散層２１〜２７は、所定の距離を隔てて対向配置されている。そして、図１においてペアとなるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４は、互いのゲート電極がゲート配線層３１により接続されるとともに、互いのドレインが第２配線層３３により接続されている。
【００３７】
ここで、図２の各ＭＯＳトランジスタのソースと電源系の接続を説明するため、図３に、図２のレイアウトに対応する断面構造を示す。図３（Ａ）は、図２のＡ−Ａ’断面における断面構造図であり、下層側から順に、ゲート配線層３１、第１配線層３２、接続部４３、第２配線層３３、接続部４４、第３配線層３４の位置関係を示している。下層のゲート配線層３１は、７個のＰＭＯＳトランジスタＰ１〜Ｐ７に対応する位置にそれぞれ形成される。なお、各ゲート電極の線幅と各拡散層１１〜１７のサイズに応じて、各ＰＭＯＳトランジスタＰ１〜Ｐ７のゲート幅及びゲート長が定まる。
【００３８】
第１配線層３２にはサブ電源線Ｌ３が形成されるとともに、第２配線層３３を挟んで第３配線層３４にはメイン電源線Ｌ１が形成される。図２及び図３（Ａ）からわかるように、メイン電源層Ｌ１とサブ電源層Ｌ３は、形状が等しく位置が積層方向で重なる位置に対向配置されている。また、第１配線層３２と第３配線層３４の中間の第２配線層３３には、インバータ部１の４個のＰＭＯＳトランジスタＰ１〜Ｐ４の各ソース配線Ｓｐ１〜Ｓｐ４及び各ドレイン配線Ｄｐ１〜Ｄｐ４と、ドライバ部２の３個のＰＭＯＳトランジスタＰ５〜Ｐ７の各ソース配線Ｓｐ５〜Ｓｐ７及び各ドレイン配線Ｄｐ５〜Ｄｐ７が形成される。
【００３９】
まず、初段及び３段目のインバータのＰＭＯＳトランジスタＰ１、Ｐ３の各ソース配線Ｓｐ１、Ｓｐ３とドライバ部２のＰＭＯＳトランジスタＰ５〜Ｐ７の各ソース配線Ｓｐ５〜Ｓｐ７は、接続部４４を経由して上層の第３配線層３４のメイン電源線Ｌ１と接続されている。また、２段目及び４段目のインバータのＰＭＯＳトランジスタＰ２、Ｐ４の各ソース配線Ｓｐ２、Ｓｐ４とドライバ部２のＰＭＯＳトランジスタＰ５〜Ｐ７の各ドレイン配線Ｄｐ５〜Ｄｐ７は、接続部４３を経由して下層の第１配線層３２のサブ電源線Ｌ３と接続されている。
【００４０】
一方、図３（Ｂ）は、図２のＢ−Ｂ’断面における断面構造図であり、７個のＮＭＯＳトランジスタＮ１〜Ｎ７に対応する基本的な構造は図３（Ａ）と類似している。図３（Ｂ）の構造は図３（Ａ）と対称的な配置となっており、下層の第１配線層３２にサブ接地線Ｌ４が形成されるとともに、第２配線層３３を挟んだ上層の第３配線層３４にメイン接地線Ｌ２が形成されている。また、第２配線層３３における各ソース配線Ｓｎ１〜Ｓｎ７又は各ドレイン配線Ｄｎ１〜Ｄｎ７と、第１配線層３２又は第３配線層３４を接続する各接続部４３、４４の位置関係は、図１の回路構成に対応して定まり、インバータ部１については図３（Ａ）の場合と上下が逆向きの関係になっている。
【００４１】
第２配線層３３には、Ｐチャネル側及びＮチャネル側ドライバ制御線Ｌ５、Ｌ６が形成されている。Ｐチャネル側ドライバ制御線Ｌ５は、拡散層１１〜１７を挟んでメイン電源線Ｌ１及びサブ電源線Ｌ３の領域と反対側に配置されている。同様に、Ｎチャネル側ドライバ制御線Ｌ６は、拡散層２１〜２７を挟んでメイン接地線Ｌ２及びサブ接地線Ｌ４の領域と反対側に配置されている。Ｐチャネル側及びＮチャネル側ドライバ制御線Ｌ５、Ｌ６と、ゲート配線層３１におけるドライバ部２、３のＰＭＯＳトランジスタＰ５〜Ｐ７及びＮＭＯＳトランジスタＮ５〜Ｎ７に対応する位置は、接続部４２を介して接続されている。
【００４２】
図２及び図３からわかるように、第１実施形態の構造上の特徴は、インバータ部１に電源系を接続するために、メイン電源線Ｌ１とサブ電源線Ｌ３を積層方向で重なるように配置し、かつメイン接地線Ｌ２とサブ接地線Ｌ４を積層方向で重なるように配置したことにある。このような配置により、図１７のレイアウトでは電源系の並走する配線４本分を配置するためのスペースが必要であるのに対し、図２のレイアウトでは電源系の並走する配線２本分を配置するスペースを確保すればよい。つまり、図１７において、概ね配線２本相当分の領域のレイアウト面積を縮小することができる。
【００４３】
また、本実施形態の構造上の他の特徴としては、インバータ部１を構成するＭＯＳトランジスタとドライバ部２、３を構成するＭＯＳトランジスタを交互に並べて配置した点がある。これにより、インバータ部１の各ＭＯＳトランジスタへの電源供給は、隣接するドライバ部２、３の各ＭＯＳトランジスタにより行われ、配線経路が十分に短くなる。この場合、サブ電源線Ｌ３とサブ接地線Ｌ４が形成される第１配線層３２はやや高抵抗のタングステンを用いた場合であっても、電源供給の際に抵抗成分の増加による影響を抑えることができる。
【００４４】
なお、より多くの段数のインバータ回路を構成する場合は、図２の回路構成におけるＭＯＳトランジスタの個数を増やし、これに対応する図３のレイアウトにおける紙面横方向に、拡散層１１〜１７、２４〜２７の個数を増やして配置すればよい。また、ドライバ部２、３の各ＭＯＳトランジスタは、インバータ回路の各ＭＯＳトランジスタに近接配置されていれば、交互に並べる配置に限られることなく構成することができる。
【００４５】
（第２実施形態）
次に、第２実施形態においては、ＳＣＲＣ方式を適用した多段のインバータ回路のうち、スタンバイ動作時の出力信号ＯＵＴがハイになる構成の例を説明する。図４は、第２実施形態のインバータ回路の回路構成を示す図であり、図１の第１実施形態のインバータ回路と共通の構成については説明を省略する。
【００４６】
第２実施形態では、図４に示すように、インバータ回路への電源系の接続が図１とは逆になっている。すなわち、初段及び３段目のインバータは、オフとなるＰＭＯＳトランジスタＰ１、Ｐ３の各ソースがサブ電源線Ｌ３に接続されるとともに、オンとなるＮＭＯＳトランジスタＮ１、Ｎ３の各ソースがメイン接地線Ｌ２に接続される。また、２段目及び４段目のインバータは、オンとなるＰＭＯＳトランジスタＰ２、Ｐ４の各ソースがメイン電源線Ｌ１に接続されるとともに、オフとなるＮＭＯＳトランジスタＮ２、Ｎ４の各ソースがサブ接地線Ｌ４に接続される。一方、ドライバ部２、３については、図１の場合と同様の構成となっている。
【００４７】
図５は、図４の回路構成に対応するレイアウトを示している。また、図６は、図５のレイアウトに対応する断面構造図であり、図６（Ａ）が図５のＡ−Ａ’断面、図６（Ｂ）が図５のＢ−Ｂ’断面にそれぞれ対応している。第２実施形態のレイアウトは、第１実施形態のレイアウトと概ね共通するが、第２配線層３３を経由する電源系への接続方向が異なっている。
【００４８】
すなわち、図６（Ａ）に示すように、初段及び３段目のインバータのＰＭＯＳトランジスタＰ１、Ｐ３の各ソース配線Ｓｐ１、Ｓｐ３は、接続部４３を経由して下層の第１配線層３２のサブ電源線Ｌ３と接続されている。また、２段目及び４段目のインバータのＰＭＯＳトランジスタＰ２、Ｐ４の各ソース配線Ｓｐ２、Ｓｐ４は、接続部４４を経由して上層の第３配線層３４のメイン電源線Ｌ１と接続されている。よって、図６（Ａ）を図３（Ａ）と比較すると、インバータ部１では接続部４３、４４による接続方向が上下逆向きになっている。なお、ドライバ部２、３については、図６（Ａ）と図３（Ａ）の接続部４３、４４による接続方向は同様である。同様に、図６（Ｂ）に示すインバータ部１の接続についても、図３（Ｂ）の場合と上下逆向きになっている。
【００４９】
このように、第２実施形態は第１実施形態と接続関係が異なるだけで、構造上の特徴は同様である。この場合、製造工程に際し、第１実施形態から第２実施形態の変更、あるいはその逆の変更は、接続部４３、４４の位置変更のみで対応可能である。よって、スタンバイ時の出力信号ＯＵＴの極性が変更される場合、セル構成を保ったまま簡単なプロセス上の変更で対応可能となる。
【００５０】
（第３実施形態）
次に、第３実施形態においては、スタンバイ動作時の電流低減効果のさらなる向上のため、第１、第２実施形態のＳＣＲＣ方式のドライバ部２、３の接続構成を変更した多段のインバータ回路の例を説明する。図７は、第３実施形態のインバータ回路の回路構成を示す図であり、第１実施形態と同様、出力信号ＯＵＴがローになる構成の例である。
【００５１】
図７に示すように、４段のインバータ部１については図１の第１実施形態と共通の構成であるため、説明を省略する。第３実施形態において、Ｐチャネル側のドライバ部４を構成するＰＭＯＳトランジスタＰ５〜Ｐ７は、共通接続されたソースがメイン接地線Ｌ２に接続され、共通接続されたドレインがサブ接地線Ｌ４に接続される。また、Ｎチャネル側のドライバ部５を構成するＮＭＯＳトランジスタＮ５〜Ｎ７は、共通接続されたソースがメイン電源線Ｌ１に接続され、共通接続されたドレインがサブ電源線Ｌ３に接続される。なお、ドライバ部４、５における各ＭＯＳトランジスタのゲートへの接続は、図１の場合と同様になっている。
【００５２】
図７において、Ｐチャネル側のドライバ部４のＰＭＯＳトランジスタＰ５〜Ｐ７は、ゲートに制御電圧Ｖｇｐが印加され、ソースに接地電位ＶＳＳが印加され、ドレインにサブ接地電位ＶＳＴを発生する。一方、Ｎチャネル側のドライバ部５のＮＭＯＳトランジスタＮ５〜Ｎ７は、ゲートに制御電圧Ｖｎｐが印加され、ソースに電源電位ＶＣＣが印加され、ドレインにサブ電源電位ＶＣＴを発生する。この場合、ドライバの停止時においては、制御電圧Ｖｇｐが電源電位ＶＣＣと同レベルに上昇してＰＭＯＳトランジスタＰ５〜Ｐ７のゲート・ソース間が逆バイアスされるとともに、制御電圧Ｖｇｎが接地電位ＶＳＳと同レベルに低下してＮＭＯＳトランジスタＮ５〜Ｎ７のゲート・ソース間が逆バイアスされる状態になる。よって、Ｐチャネル側とＮチャネル側の双方で、ドライバ停止時のリーク電流をより一層低減することができる。
【００５３】
図８は、図７の回路構成に対応するレイアウトを示している。第３実施形態のレイアウトは、第１又は第２実施形態のレイアウトと概ね共通するが、第３配線層３４におけるメイン電源線Ｌ１及びメイン接地線Ｌ２の配置と、第２配線層３３を経由する電源配線への接続方向が異なっている。なお、図８のレイアウトに対応する断面構造は、図３のような積層方向を有する接続部４３、４４が、それぞれの断面位置に応じて配置されるものである。
【００５４】
図８に示されるように、Ｐチャネル側では、第１配線層３２に形成されたサブ電源線Ｌ３と第３配線層３４に形成されたメイン接地線Ｌ２が、第２配線層３３を挟んで積層方向に対向配置されている。また、Ｎチャネル側では、第１配線層３２に形成されたサブ接地線Ｌ４と第３配線層３４に形成されたメイン電源線Ｌ１が、第２配線層３３を挟んで積層方向に対向配置されている。このように、上述の図２及び図５において、メイン電源線Ｌ１とメイン接地線Ｌ２の配置を入れ替えた状態が、図８に対応している。
【００５５】
一方、インバータ部１に接続される第２配線層３３は、メイン電源線Ｌ１とメイン接地線Ｌ２の配置を反映して、接続部４４が形成される位置が図２と異なっている。すなわち、ＰＭＯＳトランジスタＰ１、Ｐ３の各ソース配線Ｓｐ１、Ｓｐ３は、遠方側のメイン電源線Ｌ１の下方まで延伸され、接続部４４を介してメイン電源線Ｌ１と接続され、ＮＭＯＳトランジスタＮ２、Ｎ４の各ソース配線Ｓｎ２、Ｓｎ４は、遠方側のメイン接地線Ｌ２の下方まで延伸され、接続部４４を介してメイン接地線Ｌ２と接続される。
【００５６】
また、ドライバ部４、５に接続される第２配線層３３は、メイン電源線Ｌ１とメイン接地線Ｌ２の配置及び図７の回路構成を反映して、接続部４３が形成される位置が図２と異なっている。すなわち、ＰＭＯＳトランジスタＰ５〜Ｐ７の各ドレイン配線Ｄｐ５〜Ｄｐ７は、遠方側のサブ接地線Ｌ４の上方まで延伸され、接続部４３を介してサブ接地線Ｌ４と接続され、ＮＭＯＳトランジスタＮ５〜Ｎ７の各ドレイン配線Ｄｎ５〜Ｄｎ７は、遠方側のサブ電源線Ｌ３の上方まで延伸され、接続部４３を介してサブ電源線Ｌ３と接続される。
【００５７】
ここで、図８に対する比較例として、図７の回路構成を図１７に示す従来のレイアウトに適用する場合の問題点について図９を用いて説明する。図９のレイアウトにおいては、インバータ部１に対応する拡散層１０１〜１０４、１１１〜１１４については、図１７と同様に配置されるが、ドライバ部４、５に対応する３個の拡散層２０１、２０２、２０３のみが配置されている。すなわち、図１７の３個の拡散層１０５、１０７、１１６に対応する拡散層２０１〜２０３が配置される一方、図１７の３個の拡散層１０６、１１５、１１７に対応する領域Ｒ１、Ｒ２、Ｒ３には拡散層が形成されていない。例えば、拡散層２０１から見て、メイン接地線Ｌ２及びサブ接地線Ｌ４への接続方向がＮチャネル側に伸びているので、対向する拡散層を配置するためのスペースが確保できないことがわかる。拡散層２０２、２０３についても同様であるため、ドライバ部４、５の拡散層数が半減することになる。
【００５８】
一方、図１０は、図８に対する他の比較例として、図９とは異なる配置によるレイアウトを示している。図１０のレイアウトにおいては、インバータ部１に対応する拡散層１０１〜１０４、１１１〜１１４は、図９と同様に配置され、Ｎチャネル側のドライバ部５に対応する拡散層３０１、３０２、３０３と、Ｐチャネル側のドライバ部４に対応する拡散層３１１、３１２、３１３は、互いに逆の位置に配置されている。この場合、Ｐチャネル側のドライバ部４とＮチャネル側のドライバ部５の位置が入れ替わっているため、拡散層３０１〜３０３、３１１〜３１３に対する接続方向が揃っている。しかし、このような配置にした場合は、インバータ部１の拡散層１０１〜１０４と、ドライバ部４の拡散層３１１〜３１３は、共通のＮウェル内に形成することはできず、対角方向に配置された２つのＮウェルＷ１、Ｗ２を配置する必要がある。よって、この２つのウェルＷ１、Ｗ２は、Ｎウェル配置を規定する間隔基準を満たすことができる程度の間隔を置いた配置にする必要があり、その分だけスペースの利用効率の低下を招くことになる。
【００５９】
このように、図７の回路構成を採用した場合、図８に示すようなレイアウトにより、積層方向で対向配置される第１配線層３２及び第３配線層３４に選択的に接続可能とすることで、図９又は図１０に示す不具合を回避することができる。よって、レイアウトの面の不利益を招くことなく、スタンバイ動作時のリーク電流を一層低減することができる。
【００６０】
次に、第３実施形態の変形例について説明する。既に述べた通り、第３実施形態のインバータ回路の回路構成は、図７に示すように各段のインバータが互い違いの電源構成を有している。ここで、第３実施形態の変形例は、インバータ回路の用途に応じて、互い違いの電源構成からサブ電源電位ＶＣＴ／サブ接地電位ＶＳＴのみが供給される電源構成に変更したものである。
【００６１】
第３実施形態の変形例に関し、図１１は図７に対応する回路構成を示し、図１２は図１１に対応するレイアウトを示す。図１１の回路構成では、４段のインバータ部１のうち、ＰＭＯＳトランジスタＰ１〜Ｐ４のソースは全てサブ電源線Ｌ３に接続されるとともに、ＮＭＯＳトランジスタＮ１〜Ｎ４のソースは全てサブ接地線Ｌ４に接続される。なお、ドライバ部４、５の各ＭＯＳトランジスタの接続については、図７と共通である。
【００６２】
図１２のレイアウトにおいては、ドライバ部４、５の構造は図８と共通であるが、インバータ部１の配線構造は図８と若干異なっている。すなわち、ＰＭＯＳトランジスタＰ１、Ｐ３の各ソース配線Ｓｐ１、Ｓｐ３は、第１配線層３２の近端側のサブ電源線Ｌ３と接続部４３を介して接続され、ＮＭＯＳトランジスタＮ２、Ｎ４の各ソース配線Ｓｎ２、Ｓｎ４は、第１配線層３２の近端側のサブ接地線Ｌ４と接続部４３を介して接続される。よって、第３実施形態のインバータ回路の製造工程に際し、第２配線層３３と接続部４３、４４の位置変更のみで、サブ電源電位ＶＣＴ／サブ接地電位ＶＳＴのみが供給される電源構成への変更を自在に行うことができる。
【００６３】
（第４実施形態）
次に、第４実施形態は、第３実施形態のインバータ回路の回路構成を異なるレイアウトで実現する場合の例である。第４実施形態のインバータ回路に関しては、回路構成は図７と同様であるが、図１３に示すレイアウトを有している。なお、図１３のレイアウトに対応する断面構造は、図３のような積層方向を有する接続部４３、４４が断面位置に応じて配置されるものである。
【００６４】
第４実施形態のレイアウトにおいては、第３実施形態と比較すると、第１配線層３２及び第３配線層３４が、Ｐチャネル側とＮチャネル側で入れ替わった配置になっている。すなわち、積層方向に対向配置されるのは、Ｐチャネル側では第１配線層３２に形成されたサブ接地線Ｌ４と第３配線層３４に形成されたメイン電源線Ｌ１であり、Ｎチャネル側では第１配線層３２に形成されたサブ電源線Ｌ３と第３配線層３４に形成されたメイン接地線Ｌ２になっている。
【００６５】
そして、上記の配線構造を反映して、インバータ部１及びドライバ部４、５に接続される第２配線層３３の上下方向に形成される接続部４３、４４は、第３実施形態のＰチャネル側とＮチャネル側で位置が入れ替わる配置になっている。
【００６６】
次に、第４実施形態の変形例について説明する。第４実施形態のインバータ回路の回路構成は、第３実施形態と同様、各段のインバータが互い違いの電源構成を有している（図７）。一方、上述した第３実施形態の変形例では、サブ電源電位ＶＣＴ／サブ接地電位ＶＳＴのみが供給される電源構成に変更したものであるのに対し、第４実施形態の変形例では、メイン電源電位ＶＣＣ／メイン接地電位ＶＳＳのみが供給される電源構成に変更したものである。
【００６７】
第４実施形態の変形例に関し、図１４は図７に対応する回路構成を示し、図１５は図１４に対応するレイアウトを示す。図１４の回路構成では、４段のインバータ部１のうち、ＰＭＯＳトランジスタＰ１〜Ｐ４のソースは全てメイン電源線Ｌ１に接続されるとともに、ＮＭＯＳトランジスタＮ１〜Ｎ４のソースは全てメイン接地線Ｌ２に接続される。なお、ドライバ部４、５の各ＭＯＳトランジスタの接続は図７及び図１１と共通である。
【００６８】
図１５のレイアウトにおいては、ドライバ部４、５の構造は図１３と共通であるが、インバータ部１の配線構造は図１３と若干異なっている。すなわち、ＰＭＯＳトランジスタＰ２、Ｐ４の各ソース配線Ｓｐ２、Ｓｐ４は、第３配線層３４の近端側のメイン電源線Ｌ１と接続部４４を介して接続され、ＮＭＯＳトランジスタＮ１、Ｎ３の各ソース配線Ｓｎ１、Ｓｎ３は、第３配線層３４の近端側のメイン接地線Ｌ２と接続部４４を介して接続される。よって、第３実施形態のインバータ回路の製造工程に際し、第２配線層３３と接続部４３、４４の位置変更のみで、メイン電源電位ＶＣＣ／メイン接地電位ＶＳＳのみが供給される電源構成への変更を自在に行うことがでる。
【００６９】
以上、第１〜第４実施形態に基づいて本発明について具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記の各実施形態においては、半導体装置におけるインバータ回路に対して本発明を適用する場合を説明したが、インバータ回路に限られることなく、電源電位ＶＣＣ、接地電位ＶＳＳ、サブ電源電位ＶＣＴ、サブ接地電位ＶＳＴを供給される多様な論理回路を有する半導体装置に対して広く本発明を適用することができる。
【００７０】
また、第１〜第４実施形態においては、論理回路に電源電位ＶＣＣ、サブ電源電位ＶＣＴ、接地電位ＶＳＳ、サブ接地電位ＶＳＴが供給される構成を説明したが、一般的な電源系として、第１の電位Ｖ１、第１のサブ電位Ｖｓ１、第２の電位Ｖ２、第２のサブ電位Ｖｓ２が供給される構成に対しても本発明を適用可能である。この場合、
Ｖ１＞Ｖｓ１＞Ｖｓ２＞Ｖ２
の関係を満たすように電源系を構成する必要がある。
【図面の簡単な説明】
【００７１】
【図１】第１実施形態のインバータ回路の回路構成を示す図である。
【図２】図１の回路構成に対応するレイアウトを示す図である。
【図３】図２のレイアウトに対応する断面構造図である。
【図４】第２実施形態のインバータ回路の回路構成を示す図である。
【図５】図４の回路構成に対応するレイアウトを示す図である。
【図６】図５のレイアウトに対応する断面構造図である。
【図７】第３実施形態のインバータ回路の回路構成を示す図である。
【図８】図７の回路構成に対応するレイアウトを示す図である。
【図９】図８に対する比較例として、図７の回路構成を従来のレイアウトに適用したレイアウトを示す図である。
【図１０】図８に対する他の比較例として、図９とは異なる配置によるレイアウトを示す図である。
【図１１】第３実施形態の変形例に関し、図７に対応する回路構成を示す図である。
【図１２】図１１の回路構成に対応するレイアウトを示す図である。
【図１３】第４実施形態のインバータ回路のレイアウトを示す図である。
【図１４】第４実施形態の変形例に関し、図７に対応する回路構成を示す図である。
【図１５】図１４の回路構成に対応するレイアウトを示す図である。
【図１６】半導体装置に構成される４段のインバータ回路の構成を示す図である。
【図１７】図１の回路構成に対応する一般的なレイアウトを示す図である。
【符号の説明】
【００７２】
１…インバータ部
２、４…Ｐチャネル側のドライバ部
３、５…Ｎチャネル側のドライバ部
１１〜１７、２１〜２７…拡散層
３１…ゲート配線層
３２…第１配線層
３３…第２配線層
３４…第３配線層
４１〜４４…接続部
Ｐ１〜Ｐ７…ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７…ＮＭＯＳトランジスタ
Ｌ１…メイン電源線
Ｌ２…メイン接地線
Ｌ３…サブ電源線
Ｌ４…サブ接地線
Ｌ５…Ｐチャネル側ドライバ制御線
Ｌ６…Ｎチャネル側ドライバ制御線
ＶＣＣ…電源電位
ＶＣＴ…サブ電源電位
ＶＳＳ…接地電位
ＶＳＴ…サブ接地電位
Ｖｇｐ、Ｖｇｎ…制御電圧
ＩＮ…入力信号
ＯＵＴ…出力信号
【図１】
2007324409.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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