(57)【要約】【課題】例えばＩＣの高圧レベルシフト部において高耐圧ＭＯＳＦＥＴの第１配線金属層（ハイサイド部）と、第２配線金属層と抵抗とのコンタクト部（ローサイド部）が近接して配置されている。コスト低減のためチップの表面保護膜を低熱膨張型ポリイミド樹脂のみで構成する場合、高温バイアス信頼性試験においてコンタクト部が腐食し、不良素子が多発する問題があった。【解決手段】ハイサイド部とローサイド部の間に、ローサイド部と同電位（ＧＮＤ電位）の第３配線金属層を配置する。これにより、高電圧印加による腐食が発生しても、ダミーパターンである第３配線金属層で腐食の進行を遮断することができる。つまり、低コストの低熱膨張型ポリイミド樹脂のみで表面保護膜を形成した場合であっても、高温バイアス信頼性試験において腐食がコンタクト部に到達することを防止し、不良素子の発生を回避できる。【選択図】    図２
2007258527.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けたトランジスタと、
該トランジスタに接続し、高電位が印加される第１配線金属層と、
前記トランジスタに接続し、低電位が印加される第２配線金属層と、
前記半導体基板に設けられた他の導電体と、
前記第２配線金属層と前記他の導電体とのコンタクト部と、
前記コンタクト部と前記第１配線金属層間に配置され、前記第２配線金属層に接続する第３配線金属層と、
前記半導体基板の表面を被覆するポリイミドを主成分とする低熱膨張型樹脂層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第３配線金属層は接地電位であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線金属層と前記第３配線金属層はいずれも所定の長さで互いに平行に前記半導体基板上に延在することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３配線金属層の長さは前記コンタクト部の長さより長いことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高温高湿逆バイアス信頼性試験における素子の不良を改善する半導体装置に関する。
【背景技術】
【０００２】
信頼性試験の１つである高温バイアス試験は、高温の電気炉の中で行われ、所定の試験時間（例えば１０００時間）が経過した後、電気的測定でデバイス動作を調べることで評価する（例えば特許文献１参照）。
【特許文献１】特開平６−５１０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高耐圧ＩＣの高温高湿逆バイアス試験は、パッケージからのストレスを回避し、信頼性を向上する必要がある。このため、半導体基板の表面保護膜としてポリイミドを主成分とした低熱膨張型樹脂（例えばＰ．Ｉ．Ｘ（登録商標）：以下低熱膨張型ポリイミド樹脂）が採用されている。低熱膨張型ポリイミド樹脂とは、熱膨張係数が３×１０−５℃−１〜５×１０-５℃−１程度であり、例えばシリコン半導体基板の熱膨張係数（３×１０―６・℃−１）との熱膨張係数差が比較的小さいため、ウエハの反りを抑制する表面保護膜材料として普及している。
【０００４】
低熱膨張型ポリイミド樹脂は一般に吸水性が高いため、表面保護膜として窒化膜と低熱膨張型ポリイミド樹脂の２層構造にする場合ある。しかし、表面保護膜に窒化膜を採用する場合、例えば７０００Å程度の厚みに形成する必要があり、コストがかかる。また窒化膜では応力による特性の変動があり、高温高湿逆バイアス試験での不良が増加する。そこで、低熱膨張型ポリイミド樹脂の膜厚を厚くし、低熱膨張型ポリイミド樹脂のみで表面保護膜とする技術も知られている。
【０００５】
ところが、低熱膨張型ポリイミド樹脂の厚膜化にも限界がある。すなわち、膜厚が厚すぎると開口部を作るエッチング時間が増える、パッドとメタルのオーバーラップが増えて小型化できない、コストアップというデメリットがある。つまり、２００００Å程度の膜厚までが限界であるが、低熱膨張型ポリイミド樹脂のみを表面保護膜とした場合、上記の厚みを確保しても水分の浸入は完全に防げない。
【０００６】
このため、高温高湿逆バイアス信頼性試験時の高電位の印加と水分により特定の領域において腐食しやすく、正常な動作が行えない不良素子が多発する問題があった。
【課題を解決するための手段】
【０００７】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板に設けたトランジスタと、該トランジスタに接続し、高電位が印加される第１配線金属層と、前記トランジスタに接続し、低電位が印加される第２配線金属層と、前記半導体基板に設けられた他の導電体と、前記第２配線金属層と前記他の導電体とのコンタクト部と、前記コンタクト部と前記第１配線金属層間に配置され、前記第２配線金属層に接続する第３配線金属層と、前記半導体基板の表面を被覆するポリイミドを主成分とする低熱膨張型樹脂層と、を具備することにより解決するものである。
【発明の効果】
【０００８】
第１に、高電位となる第１配線金属層と、低電位となる第２配線金属層と他の導電体とのコンタクト部との間に、第２配線金属層に接続する第３配線金属層を設ける。高電界の印加と水分による腐食は、第３配線金属層で遮断できコンタクト部に達することを防止できる。
【０００９】
第２に、コンタクト部における腐食を防止できるので、表面保護膜として低熱膨張型ポリイミド樹脂のみを採用でき、窒化膜が不要となるのでコストの高騰を抑制できる。
【００１０】
第３に、第３配線金属層は、低電位が印加される第２配線金属層と接続する。つまり、第２配線金属層のパターンを変更して第３配線金属層を設けることができるので、容易に高温バイアス信頼性試験に対する耐性の高い素子を提供できる。
【００１１】
具体的には、コンタクト部の腐食により従来では１６８時間（温度８５℃、湿度８５％）の高温バイアス信頼性試験において、３０個中１５個の不良素子が発生していた。しかし、本実施形態では腐食がコンタクト部に達することはなく、１０００時間（温度８５℃、湿度８５％）の試験であっても全く不良素子が発生することはなかった。
【発明を実施するための最良の形態】
【００１２】
以下に図１から図４を用いて、本発明の実施の形態を詳細に説明する。
【００１３】
本実施形態の半導体装置は、半導体基板１と、トランジスタ２と、第１配線金属層３と、第２配線金属層４と、第３配線金属層５と、コンタクト部６と、他の導電体７と、低熱膨張型ポリイミド樹脂層８と、から構成される。
【００１４】
図１は、本実施形態の半導体素子の概略を示す断面図である。
【００１５】
半導体基板は、例えばシリコン半導体基板１であり、その表面にトランジスタ２等の能動素子が設けられる。トランジスタは、例えば高耐圧（１００Ｖ〜６００Ｖ程度）のＭＯＳＦＥＴ２等である。第１配線金属層３は、ＭＯＳＦＥＴ２に接続し、高電位が印加される配線または電極パッドである。第２配線金属層４はＭＯＳＦＥＴ２に接続し低電位が印加される配線または電極パッドである。他の導電体７は、ＭＯＳＦＥＴ２と同一の半導体基板１上に集積化された抵抗、配線、または他の能動素子や受動素子である。第２配線金属層４と、他の導電体７はコンタクト部６により電気的に接続する。第３配線金属層５は、第２配線金属層４と接続し、コンタクト部６と第１配線金属層３間に配置される。半導体基板１表面の、第１配線金属層３、第２配線金属層４、第３配線金属層４上は、ポリイミドを主成分とした低熱膨張型樹脂層（低熱膨張型ポリイミド樹脂層）８による表面保護膜により被覆される。
【００１６】
以下本実施形態では、半導体装置の一例として、高耐圧ＭＯＳＦＥＴ２と抵抗等を１つのシリコン半導体基板１に集積化した集積回路（以下高耐圧ＩＣ）を例に説明する。
【００１７】
図２および図３は、高耐圧ＩＣの一部を示す拡大図である。図２（Ａ）はトランジスタおよび他の導電体と第１配線金属層３、第２配線金属層４、第３配線金属層５を重畳させた平面図であり、図２（Ｂ）は、第１配線金属層３、第２配線金属層４、第３配線金属層５のみの平面パターン図であり、図３は、図２（Ａ）のａ−ａ線断面図である。
【００１８】
高耐圧ＩＣは、例えば高圧レベルシフト部１０を有するハイサイド・ドライバーであり、図は、高圧レベルシフト部１０の拡大図である。
【００１９】
高耐圧ＩＣでは、シールド用のポリシリコン３０の内側に所望の素子が集積化され、その外側に高耐圧ＭＯＳＦＥＴ２等により高圧レベルシフト部１０が設けられる。
【００２０】
詳細な図示は省略するが、ＭＯＳＦＥＴ２は、半導体基板１にｐ型不純物およびｎ型不純物を注入・拡散するなどしてドレイン領域、ソース領域を設けて素子領域を構成し、更にポリシリコンなどによるゲート電極を設ける。半導体基板１表面に設けた金属層を所望の形状にパターンニングし、ドレイン領域には第１配線金属層３からなるドレイン電極をコンタクトさせ、ソース領域には第２配線金属層４からなるソース電極をコンタクトさせる。尚、ＭＯＳＦＥＴ２の場合第１配線金属層３および第２配線金属層２は同一配線金属層のパターンニングにより同時に形成されるが、本実施形態ではこれに限らない。すなわち、第１配線金属層３と第２配線金属層４は異なる金属層により別工程にて形成されたものであってもよい。
【００２１】
ＭＯＳＦＥＴ２の第１配線金属層（ドレイン電極）３には、例えば３００Ｖの高電圧が印加される。一方、ＭＯＳＦＥＴ２の第２配線金属層（ソース電極）４は、コンタクト部６において他の導電体（ここでは抵抗）７に接続し、抵抗７の他端は接地（ＧＮＤ）電位となる。図示は省略するが抵抗７はその上方に設けられた絶縁膜を介して第１配線金属層３と交差する。
【００２２】
つまり、図２の如き高圧レベルシフト部では、ハイサイド部Ｈ（第１配線金属層３）と、ローサイド部Ｌ（コンタクト部６）とが、例えば１００μｍ程度の距離で近接して配置される。そして本実施形態では、ハイサイド部Ｈとなる第１配線金属層３とローサイド部Ｌとなるコンタクト部６との間に、第３配線金属層５を配置する。第３配線金属層５は第２配線金属層４に接続する。ここでは、第２配線金属層４と同一の金属層を図２（Ｂ）の如くパターンニングし、第３配線金属層５を設けている。
【００２３】
図３の如く、コンタクト部６では基板１上に絶縁膜２０を介してポリシリコンを所望の形状にパターンニングして抵抗７を配置し、抵抗７を被覆する絶縁膜２０にコンタクトホールＣＨを設けて、第２配線金属層４と抵抗７をコンタクトさせる。
【００２４】
また、既述の如く第３配線金属層５は、第２配線金属層４と接続しており、すなわち第３配線金属層５はローサイド部Ｌと等電位となる。
【００２５】
このような高圧レベルシフト部では、高温バイアス信頼性試験において、ハイサイド部Ｈとローサイド部Ｌの間に高電圧が印加される。そして、表面保護膜に窒化膜を設けず低熱膨張性型樹脂層のみを採用した場合、その膜厚を厚くしても水分の滲入に対して完全ではなく、高電位差と水分による腐食が発生する。
【００２６】
従来では、この腐食がコンタクト部６に到達することにより素子の不良が多発していたが、本実施形態では第３配線金属層５によりこれを防止できる。
【００２７】
図４は、高温バイアス信頼性試験における故障モードについて説明する。図４（Ａ）は本実施形態の等価回路図である。また図４（Ｂ）は従来の構造における腐食の様子を説明する平面図である。尚、本実施形態と同一の構成要素は同一符号で示した。
【００２８】
図４（Ａ）の如く、ＭＯＳＦＥＴ２のドレインは(ＣＭＯＳ)インバータ回路３２に接続する。(ＣＭＯＳ)インバータ回路３２は、電源のＶＨ端子およびＧＮＤラインのＨＦＧ端子に接続する。
【００２９】
ドレインはレベルシフト抵抗３３を介してハイサイド部Ｈの電源ラインであるＶＨ端子に接続し、インバータ回路３２は、ハイサイド部ＨのＧＮＤラインであるＨＦＧ端子に接続する。ＭＯＳＦＥＴ２のソースは抵抗７の一端に接続し、抵抗７の他端は接地される。
【００３０】
この回路において、ＨＦＧ端子−ＧＮＤ間に３００Ｖを印加すると、ＭＯＳＦＥＴ２のドレインには３００Ｖが印加される。このときＭＯＳＦＥＴ２はオフ状態であるため、ＭＯＳＦＥＴ２のソースの電位はＧＮＤ電位となり、抵抗７の両端は共にＧＮＤ電位となる。
【００３１】
図４（Ｂ）の如く第１配線金属層３は、例えば図３のように絶縁膜（ここでは不図示）を介して抵抗７と交差して延在しており、ＨＦＧ端子−ＧＮＤ間に３００Ｖを印加すると、ＭＯＳＦＥＴ２のドレイン電極である第１配線金属層３と、抵抗７の両端の間にそれぞれ３００Ｖの電圧が印加されることになる（図４（Ｂ）矢印参照））。
【００３２】
また、表面保護膜は低熱膨張型ポリイミド樹脂層のみであり、膜厚を十分厚く形成したとしても、吸水性が高く水分を完全に遮断することは困難である。
【００３３】
従って、この状態で高温バイアス信頼性試験を行うと、３００Ｖの電位差のかかるハイサイド部Ｈとローサイド部Ｌの間（図４（Ａ）矢印）に電界集中により水分が集中する。この結果、抵抗７とＭＯＳＦＥＴ２のコンタクト部６’および、抵抗７とＧＮＤラインのコンタクト部６’が腐食し、抵抗７がオープンとなる。
【００３４】
ここでは１つのＭＯＳＦＥＴ２について示したが、高圧レベルシフト部１０ではセット側とリセット側で２つのＭＯＳＦＥＴ２が設けられる。これらは、同一の構造であるため、仮に、セット側のＭＯＳＦＥＴ２のコンタクト部６’が異常となれば、ハイサイド出力ＨＯＵＴが”Ｌ“を維持しつづける異常となる。一方、リセット側のＭＯＳＦＥＴ２のコンタクト部６が異常となれば、ハイサイド出力ＨＯＵＴが”Ｈ“を維持しつづける異常となる。
【００３５】
そこで本実施形態では図２の如く、第３配線金属層５を、ローサイド部Ｌとなるコンタクト部６と、ハイサイド部Ｈとなる第１配線金属層３の間に配置する。また第３配線金属層５は、ローサイド部Ｌと等電位（ＧＮＤ電位）とする。これにより、高電圧の印加により上記の腐食が発生した場合であっても、第３配線金属層５により腐食の進行を阻止することができる。第３配線金属層５はいわゆるダミーパターンであり、この部分が腐食しても素子に何ら影響を及ぼすことはない。
【００３６】
再び図２を参照し、第３配線金属層５により腐食の進行を遮断するためには、第３配線金属層５の長さＬ２は、コンタクト部６の長さ（コンタクトホールＣＨの幅）Ｌ１より長くする。また高電位が印加される第１配線金属層３と第３配線金属層５との距離が等しくなるよう、第３配線金属層５は、第１配線金属層３と平行に所定の長さ（例えば１０μｍ以上）で配置することが望ましい。
【００３７】
更に、本実施形態では、第１配線金属層３と第３配線金属層５との離間距離Ｌ３は、６０μｍ〜７０μｍ（好適には６８．５μｍ）であり、第１配線金属層３とコンタクト部６の離間距離Ｌ４は、約９０μｍ〜１１０μｍ（好適には１０３．５μｍ）である。
【００３８】
従来の場合は、３００Ｖ印加で１６８時間（温度８５℃、湿度８５％）経過後には、コンタクト部６’（図４（Ｂ））において黒く変色し、腐食の発生が認められた。また３０個中１５個のチップでこの腐食が観察された。
【００３９】
一方、本実施形態によれば、３００Ｖ印加で１０００時間（温度８５℃、湿度８５％）経過後には、ダミーパターンである第３配線金属層５が黒く変色し腐食が認められたものの、コンタクト部６には腐食が達していなかった。また、試験を行った全てのチップで不良が発見させることはなかった。
【００４０】
尚、高温バイアス試験の試験時間が１６８時間の場合（従来）と１０００時間の場合（本実施形態）を比較した場合、例えば図２のｘ点では、従来（図４（Ｂ））のｘ’点より腐食が進行していた。しかし、図２において、ｘ点付近より第３配線金属層５の腐食の進行は少なく、ダミーパターンである第３配線金属層５により腐食の進行が抑制されていることがわかった。
【００４１】
すなわち、本実施形態によれば低熱膨張型ポリイミド樹脂層８のみで表面保護膜を構成することができ、低コストで高温バイアス信頼性試験の耐性が高い半導体装置を提供できる。
【図面の簡単な説明】
【００４２】
【図１】本発明を説明するための概略図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための（Ａ）等価回路図、（Ｂ）平面図である。
【符号の説明】
【００４３】
１          半導体基板
２          トランジスタ
３          第１配線金属層
４          第２配線金属層
５          第３配線金属層
６          コンタクト部
７          他の導電体
８          低熱膨張型ポリイミド樹脂層（表面保護膜）
１０        高圧レベルシフト部
２０        絶縁膜
【図１】
2007258527.tif 000003
【図２】
2007258527.tif 000004
【図３】
2007258527.tif 000005
【図４】
2007258527.tif 000006