(57)【要約】【課題】  パッド電極の設置自由度を確保する。【解決手段】  パッド電極２０を分割してパッド電極２０ａ、２０ｂにする。かかる分割したパッド電極２０ａ、２０ｂの上に、それぞれ独立に下地金属層４０を設ける。両パッド電極２０ａ、２０ｂを接続するように跨いでバンプ電極５０を形成する。バンプ電極５０のパッド電極２０ａ、２０ｂ間は、素子との間に空き空間が形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
バンプ電極を有する半導体素子の構造であって、
前記バンプ電極は、前記半導体素子の配線領域を跨いで形成されていることを特徴とする半導体素子の構造。
【請求項２】
バンプ電極を有する半導体素子の構造であって、
前記バンプ電極は、前記半導体素子に設けられた複数のパッド電極を連結して設けられていることを特徴とする半導体素子の構造。
【請求項３】
バンプ電極を有する半導体素子の構造であって、
前記バンプ電極は、前記半導体素子に設けられた複数のパッド電極を連結し、チップ内配線を跨いで設けられていることを特徴とする半導体素子の構造。
【請求項４】
バンプ電極を有する半導体素子の構造であって、
前記バンプ電極は前記半導体素子に設けられた複数のパッド電極を連結して設けられ、
前記バンプ電極は前記複数のパッド電極の各々よりも大きいことを特徴とする半導体素子の構造。
【請求項５】
バンプ電極を有する半導体素子の構造であって、
前記バンプ電極は前記半導体素子に設けられた複数のパッド電極を連結して設けられ、
前記バンプ電極は、連結する前記複数のパッド電極の総和面積より大きい面積を有することを特徴とする半導体素子の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバンプ電極を有する半導体素子に関する技術で、特にバンプ電極の接続面積を縮小させることなく、パッド電極の半導体素子内に占める面積を小さくするのに適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体素子等を有する半導体装置は、その小型化、高密度実装化等が強く求められている。かかる技術的要請に対して、バンプ電極を設けた半導体素子を、フェイスダウンの状態で実装基板側に位置合わせし、バンプ電極と実装基板側電極とを接続する、いわゆるフリップチップ方式による実装技術が広く採用されている。
【０００４】
かかるフリップチップ方式による実装としては、例えば、チップ・オン・ガラス（ＣＯＧ）方式、チップ・オン・フィルム（ＣＯＦ）方式等の実装方式が知られている。
【０００５】
近年、高精細化、画素数の増大化が求められている液晶技術の分野でも、例えば、液晶表示に係る電圧切替えを制御するＬＣＤ（Liquid Crystal Display）ドライバの実装方式として、上記方法が積極的に採用されている。
【０００６】
かかる構成では、年々その高密度実装化等の要請に応えて多ピン化が図られ、バンプ電極も多数設けられるようになってきた。それに合わせて、パッド電極の数も増大し、素子領域内に占める割合が増えてきた。しかし、パッド電極の面積を維持した状態で、配線領域を確保するのは、素子形状の小型化が進む中その対応が難しくなっている。
【０００７】
一方、パッド電極の面積を減少させると、ほぼパッド電極に対応して設けられていたバンプ電極の大きさも縮小され、外部接続との関係で支障がでる虞がある。そこで、パッド電極より大きなバンプ電極を形成する技術が、特許文献１〜３に提案されている。また、パッド電極より離れた場所にバンプ電極を形成する構成が、特許文献４〜６に開示されている。
【特許文献１】特開平５−２９９４２０号公報
【特許文献２】特開平１１−１８６３０９号公報
【特許文献３】特開２００３−２１８１５８号公報
【特許文献４】特開平５−１６６８１２号公報
【特許文献５】特開平５−１２９３０５号公報
【特許文献６】特開平５−８２５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記バンプ電極の形成技術においては、以下の課題があることを本発明者は見出した。
【０００９】
バンプ電極の形成では、バンプ電極の形状はほぼパッド電極の形状に合わせ、さらにその位置をも合わせて設計されている。かかる構成を維持する場合には、多ピン化に合わせてバンプ電極数が増えると、当然にパッド電極の面積も増大する。
【００１０】
しかし、素子形状の小型化の要請に合わせて、その形状の小型化が進められると、素子内の回路等の配線を形成する領域確保と、パッド電極の領域確保とが競合することとなる。素子機能の確保の観点からは、設計上配線領域の確保が優先されていた。すなわち、パッド電極の配置の自由度は規制されていた。
【００１１】
かかる中、特許文献１等に見られるように、パッド電極の面積に対してバンプ電極の面積を大きく確保して、その接続信頼性を確保する技術が提案された。しかし、パッド電極を小さく形成するについては、その電流特性等の観点から、自ずと限度があり、極端に小さくすることはできないと思われる。
【００１２】
さらに、素子内の配線状況によっては、パッド電極に必要な領域をまとまった一つの個所に確保できない場合も考えられる。かかる場合には、他の領域にパッド電極を形成して、パッド電極とバンプ電極との接続を行うアンダーバンプメタル（ＵＢＭ）による配線を引き回して、パッド電極から離れた位置にバンプ電極を形成する必要があった。
【００１３】
本発明者は、かかるパッド電極の設置自由度をもっと向上させる方法はないかと考えた。かかる設置自由度が確保されれば、それに合わせてバンプ電極の設置自由度も向上する筈である。
【００１４】
本発明の目的は、パッド電極の設置自由度を確保することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、素子内に設ける筈の一つのパッド電極を、複数のパッド電極に分割して設け、それらを連結するようにバンプ電極を形成した。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
素子内に設ける筈の一つのパッド電極が、複数のパッド電極に分割して設けられ、それらを連結するようにバンプ電極を形成することにより、パッド電極の設置自由度が確保される。また、個々のパッド電極を小さく設定することができる一方で、バンプ電極を小さくすることなく外部接続面積の確保をも行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００２１】
本発明は、パッド電極の設置面積を小さくして、その設置自由度を確保する技術に関する。具体的には、一つのパッド電極を、素子内に分割して設け、分割されたパッド電極を連結するような方法でバンプ電極を設けることである。また、パッド電極に対してその周囲に配線領域がある場合に、バンプ電極を上に張り出したように設けることで、バンプ電極の接続性を確保しながら、パッド電極を小さくすることができる。さらには、バンプ電極の外部接続領域をパッド電極との接続領域とに分けて離すことで、パッド電極とバンプ電極との両方の接続性を確保しながら外部接続領域の挟ピッチ化に対応することができる。
【００２２】
（実施の形態１）
図１は、本発明に係わるバンプ電極、パッド電極の構成の一実施例を示す半導体素子の部分断面図である。図２は、本発明に係わるバンプ電極を配線領域に配置した構成の一実施例を示す部分平面図である。図３（ａ）、（ｂ）はこれまでの問題点を説明する図である。図４は、本発明に係わる素子構造の一実施例を示す製造フローとその要部断面説明図
である。図５は、本発明に係る素子構造を有する半導体素子をＴＣＰ（Tape Carrier Package）実装した一実施例を示す部分断面図である。
【００２３】
半導体素子（半導体チップ）１０は、例えばＬＣＤドライバ１０ａ等に構成されている。半導体素子１０の表面には、Ａｌ配線層等から形成されたパッド電極２０が設けられている。かかるパッド電極２０は、図１に示すように、複数のパッド電極２０ａ（２０）、２０ｂ（２０）から構成されている。これらは、一つのパッド電極２０を分割した構成になっている。
【００２４】
かかるパッド電極２０ａ、２０ｂは、それぞれ、その一部に開口部２０ｃを設けた状態でパッシベーション膜３０により覆われている。それぞれの開口部２０ｃは、その上に下地金属層（ＵＢＭ層とも言う）４０が設けられている。下地金属層４０は、パッド電極２０ａ、２０とでは、独立して設けられている。
【００２５】
かかる構成のパッド電極２０ａ、２０ｂに対して、バンプ電極５０が、パッド電極２０ａ、２０ｂの両者を連結して設けられている。バンプ電極５０は、一つのパッド電極２０を分割したパッド電極２０ａ、２０ｂに接続されているため、機能としては、一つのパッド電極２０に接続されたと同様の効果がある。
【００２６】
その一方で、まとめて一つの領域にパッド電極２０ａ、２０ｂを合わせた電極面積を確保できない場合でも、分割することで、例えばパッド電極２０ａを或る個所に設け、パッド電極２０ｂを或る個所から少し離れた個所に設けることで、それぞれのパッド電極２０a、２０ｂを小さく構成して所定の領域に確保することもできる。
【００２７】
このように一つのバンプ電極５０に対して、それと接続するパッド電極２０を分割してパッド電極２０ａ、２０ｂとすることで、パッド電極２０の設置自由度を確保することができる。例えば、図２に示すように、半導体素子１０の配線領域６０を跨いで、バンプ電極５０を形成することができる。図２に示す場合には、半導体素子１０の隅の領域のみを部分的に示した。
【００２８】
図２に示すように、パッド電極２０を大きく形成する空きスペースはないが、分割したパッド電極２０ａ、２０ｂを形成する程度のスペースは確保できる場合、配線領域６０の内側と外側にそれぞれパッド電極２０ａ、２０ｂを設けることで、バンプ電極５０を形成することができる。すなわち、配線領域６０の外側にパッド電極２０ａを、内側にパッド電極２０ｂをそれぞれ設け、分割されたパッド電極２０ａ、２０ｂに一つのバンプ電極５０を設けるようにしている。かかるバンプ電極５０に、インナーリード７０が接続されている。
【００２９】
尚、図２では、配線領域６０を跨いでバンプ電極５０が形成されている様子を分かりやすく説明するため、バンプ電極５０の下方に配線領域６０、パッド電極２０ａ、２０ｂが見えるように図示した。また、バンプ電極５０は、図２では配線領域６０を跨いで形成されているが、必ずしも跨ぐ対象は、配線領域６０ばかりではなく、トランジスタの形成領域等であっても構わない。
【００３０】
このようにパッド電極２０を分割設置する発想がないこれまでの構成では、かかる場合には、配線領域６０の設定変更、あるいはパッド電極２０の設置位置の変更が必要となり、バンプ電極５０を図２の位置に設けることが難しかった。バンプ電極５０を図２の位置に設ける場合には、パッド電極２０を図示されている以外の空き領域に形成し、そこから下地金属層４０を引き回す等の面倒な作業が必要となった。
【００３１】
本発明では、パッド電極２０を分割するとのユニークな発想の故に、かかる場合でも、前述の如く対応することができる。すなわち、パッド電極２０を分割して小さくする一方で、バンプ電極５０の大きさを維持しながら、例えば所望の領域にバンプ電極５０を形成することができる。
【００３２】
また、図３を参照して、これまでのようにパッド電極２１とバンプ電極５１との大きさ、位置をほぼ等しく設定する技術では、図３（ａ）に示すような形に形成することが困難な場合には、図３（ｂ）に示すように、パッド電極２１、バンプ電極５１の双方を小さく構成して、半導体素子１１の周辺領域に形成していた。しかし、図３（ｂ）に示すように、バンプ電極５１とインナーリード７０との接続面積Ａ（図中網かけ部分）が減少する結果、その接続信頼性が損なわれる結果となっていた。
【００３３】
しかし、本発明では、パッド電極２０のみを分割して小さくすることで、パッド電極２０とは独立してバンプ電極５０の大きさを考慮することができるので、かかる不都合は発生しない。
【００３４】
かかる構成の素子構造は、次のようにして製造することができる。すなわち、ＬＣＤドライバ１０ａ等に構成された半導体素子１０は、図４に示す各ステップを経ることにより製造することができる。図４では、フローを構成する各ステップと、各ステップに対応したその様子を模式的に示す要部断面説明図（ａ）〜（ｉ）を併せて示した。
【００３５】
先ず、ステップＳ１００で、ウエハＷに既存の方法で液晶表示装置の駆動回路を形成した上に、同一のバンプ電極５０に対応するパッド電極２０となるＡｌ配線層２２を形成する。Ａｌ配線層２２は、分割して、Ａｌ配線層２２ａ（２２）、２２ｂ（２２）とする。かかるステップの状況は、図４（ａ）に示した。尚、図４（ａ）に示すウエハＷは、図４（ｂ）〜（ｉ）までは簡単のために図示を省略する。
【００３６】
ステップＳ１１０で、Ａｌ配線層２２ａ、２２ｂの上に開口部２０ｃを設けた状態でパッシベーション膜３０を形成する。例えば、Ａｌ配線層２２ａ、２２ｂの間、およびＡｌ配線層２２ｂの右側には、配線領域６０が形成されているものとする。かかるステップの状況は、図４（ｂ）に示した。
【００３７】
ステップＳ１２０で、形成したパッシベーション膜３０の上に、下地金属層（ＵＢＭ層とも言う）４０を形成する。下地金属層４０は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングして堆積させることで積層させ形成することができる。下地金属層４０の形成に際しては、例えば、スパッタ法を用いずに蒸着法を使用することもできる。かかるステップの状況を、図４（ｃ）に示した。
【００３８】
ステップＳ１３０で、１回目のバンプ（ＢＵＭＰ）形成用のフォトレジスト８１を形成する。フォトレジスト８１は、バンプ形成範囲にも一様に塗布されるが、所定パターンで露光、現像することにより、バンプ形成範囲のフォトレジスト８１を取り除く。かかるステップ状況を、図４（ｄ）に示した。
【００３９】
ステップＳ１４０で、ステップＳ１３０で形成したフォトレジスト８１をマスクとして、下地金属層４０をめっき用給電膜として電界めっきにより１回目のバンプ（ＢＵＭＰ）めっき５２を形成する。このようにして、Ａｌ配線層２２a、２２ｂに対応して、バンプめっき５２ａ（５２）、５２ｂ（５２）が形成される。かかるステップ状況を、図４（ｅ）に示した。
【００４０】
ステップＳ１５０で、２回目のバンプ（ＢＵＭＰ）形成用のフォトレジスト８２を形成する。所定パターンで露光、現像することにより、バンプ形成範囲、およびＡｌ配線層２２ａ、２２ｂ間のフォトレジスト８２をエッチングにより取り除く。かかるステップ状況を、図４（ｆ）に示した。
【００４１】
ステップＳ１６０で、ステップＳ１５０で形成したフォトレジスト８２を用いて、電界めっきにより１回目のバンプ（ＢＵＭＰ）めっき５２に２回目のバンプ（ＢＵＭＰ）用のめっきを電界めっきにより継ぎ足してバンプめっき５３を形成する。Ａｌ配線層２２a、２２ｂに対応して個々に形成されたバンプめっき５２ａ、５２ｂは、バンプめっき５３により接続されて一つになる。かかるステップ状況を、図４（ｇ）に示した。
【００４２】
ステップＳ１７０で、フォトレジスト８１、８２をエッチングにより除去し、バンプめっき５３からなるバンプ電極５０を形成する。この時バンプ電極５３の下のフォトレジスト８１も同時に除去されるのでバンプ電極５０の下には空間ができ、下地金属層４０が露出することになる。かかるステップ状況を、図４（ｈ）に示した。
【００４３】
ステップＳ１８０で、バンプ電極５０のパターン以外の下地金属層４０を除去するが、この時バンプ電極５０の下にある下地金属層４０もエッチングにより除去し、Ａｌ配線層２２ａ、２２ｂにそれぞれ対応してパッド電極２０ａ、２０ｂが形成されることとなる。かかるステップの状況を、図４（ｉ）に示した。
【００４４】
尚、バンプめっき５３の下にあるフォトレジスト８１、バンプ電極５０の下にある下地金属層４０は、それぞれエッチング液を適切にその部分に供給するように、場合によっては、ウエハＷの揺動、あるいはジェット吹き付け等をすればよい。また、図４に示す場合は、ネガレジストを用いた例を挙げて説明した。
【００４５】
ステップＳ１９０で、形成したバンプ電極５０を所定温度でアニーリングすることで、バンプ電極５０を締め固める。このようにして、半導体素子１０の分割したパッド電極２０ａ、２０ｂを連結するようにバンプ電極５０が形成される。
【００４６】
かかる構成のバンプ電極５０は、図１に示すように、分割されたパッド電極２０ａ、２０ｂの間、半導体素子１０表面との間に空き空間が設けられている。そのため、かかる構成のバンプ電極５０は、その部分の配線領域６０等に組み立て時の圧着時に応力がかからないＴＣＰ等の用途に適している。半導体素子１０をＴＣＰ実装した場合の半導体装置の構成例を、図５に示す。
【００４７】
上記説明では、パッド電極２０は、パッド電極２０ａ、２０ｂに２分割した場合を示したが、３つ以上に分割しても構わない。また、分割されたパッド電極２０ａ、２０ｂは、図面上では同一の大きさに形成した場合を示したが、パッド電極２０ａ、２０ｂの大きさは、同一でなくそれぞれ異なる大きさに形成しても構わない。さらには、分割されたパッド電極２０ａ、２０ｂを合わせた電極面積は、バンプ電極５０よりも小さく形成される場合を示したが、分割されたパッド電極２０を合わせた電極面積がバンプ電極５０よりも大きく形成しても構わない。
【００４８】
（実施の形態２）
図６は、本発明に係わる素子構造の変形例を示す部分断面図である。図７は、本発明に係わる素子構造の一実施例を示す製造フローとその要部断面説明図である。図８は、本発明に係る素子構造を有する半導体素子をＣＯＧ実装した一実施例を示す部分断面図である。
【００４９】
前記実施の形態では、バンプ電極５０の下方に空き空間が形成されて、その空き空間を跨いでいる構成を示したが、かかる空き空間を設けない構成で跨いでも構わない。かかる構成では、ＣＯＧ（Chip On Glass）、ＣＯＦ（Chip On Film）等の実装に適用することができる。
【００５０】
かかる構成の半導体素子１０は、図６に示すように、前記実施の形態と同様に、一つのバンプ電極２０が分割されたパッド電極２０ａ、２０ｂ上に、一つのバンプ電極５０が設けられた構造になっている。パッド電極２０ａ、２０ｂ上には、開口部２０ｃを一部残してパッシベーション膜３０が設けられている。図４（ｂ）に示されるようなパッド電極２０ａ、２０ｂ上のパシベーション膜の３０開口部２０ｃ上には、下地金属層４０が設けられている。かかる下地金属層４０は、パッド電極２０ａ、２０ｂ上のパシベーション膜３０を跨ぐようしてバンプ電極５０の下部全体に設けられている。
【００５１】
かかる下地金属層４０に導通する形でバンプ電極５０が形成され、バンプ電極５０はパッド電極２０ａ、２０ｂを繋ぐように跨いで形成されている。バンプ電極５０は、図６に示すように、個々のパッド電極２０ａ、２０ｂよりも大きく、さらにはパッド電極２０ａ、２０ｂを合わせた場合よりも大きく形成されている。そのため、バンプ電極５０の接続信頼性を損なわないで、パッド電極２０の縮小が行える。併せて、パッド電極２０を分割することで、設置自由度の確保も図ることができる。
【００５２】
かかる構成の素子構造は、次のようにして製造することができる。すなわち、ＬＣＤドライバ１０ａ等に構成された半導体素子１０は、図７に示す各ステップを経ることにより製造することができる。図７では、フローを構成する各ステップと、各ステップに対応したその様子を模式的に示す要部断面説明図（ａ）〜（ｇ）を併せて示した。
【００５３】
先ず、ステップＳ２００で、ウエハＷに既存の方法で液晶表示装置の駆動回路を形成した上に、同一のバンプ電極５０に対応するパッド電極２０となるＡｌ配線層２２を形成する。形成するＡｌ配線層２２は、分割して、Ａｌ配線層２２ａ（２２）、２２ｂ（２２）とする。かかるステップの状況は、図７（ａ）に示した。尚、図７（ａ）に示すウエハＷは、図７（ｂ）〜（ｇ）までは簡単のために図示を省略する。
【００５４】
ステップＳ２１０で、Ａｌ配線層２２ａ、２２ｂの上に開口部２０ｃを設けた状態でパッシベーション膜３０を形成する。例えば、Ａｌ配線層２２ａ、２２ｂの間、Ａｌ配線層２２ｂの右側には、配線領域６０が形成されているものとする。かかるステップの状況は、図７（ｂ）に示した。
【００５５】
ステップＳ２２０で、形成したパッシベーション膜３０の上に、下地金属層（ＵＢＭ層とも言う）４０を形成する。下地金属層４０は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングして堆積させることで積層させることができる。下地金属層４０の形成に際しては、例えば、スパッタ法を用いずに蒸着法を使用することもできる。かかるステップの状況を、図７（ｃ）に示した。
【００５６】
ステップＳ２３０で、バンプ（ＢＵＭＰ）形成用のフォトレジスト８１を形成する。フォトレジスト８１は、バンプ形成範囲にも一様に塗布されるが、所定パターンで露光、現像することにより、バンプ形成範囲のフォトレジスト８１を取り除く。かかるステップ状況を、図７（ｄ）に示した。
【００５７】
ステップＳ２４０で、ステップＳ２３０で形成したフォトレジスト８１を用いて、下地金属層４０をめっき用給電膜として電界めっきによりバンプ（ＢＵＭＰ）めっき５２を形成する。このようにして、Ａｌ配線層２２a、２２ｂを連結するように、バンプめっき５２が形成される。かかるステップ状況を、図７（ｅ）に示した。
【００５８】
ステップＳ２５０で、フォトレジスト８１をエッチングにより除去し、バンプめっき５２からなるバンプ電極５０を形成する。かかるステップ状況を、図７（ｆ）に示した。
【００５９】
ステップＳ２６０で、バンプ電極５０をマスクとして不要な下地金属層４０をエッチングにより除去し、Ａｌ配線層２２ａ、２２ｂにそれぞれ対応してパッド電極２０ａ、２０ｂが形成されることとなる。かかるステップの状況を、図７（ｇ）に示した。
【００６０】
ステップＳ２７０で、形成したバンプ電極５０を所定温度でアニーリングすることで、バンプ電極５０を締め固める。このようにして、半導体素子１０の分割したパッド電極２０ａ、２０ｂを連結するようにバンプ電極５０が形成される。
【００６１】
かかる構成でも、パッド電極２０は、パッド電極２０ａ、２０ｂに２分割した場合を示したが、３つ以上に分割しても構わない。また、分割されたパッド電極２０ａ、２０ｂは、図面上では同一の大きさに形成した場合を示したが、パッド電極２０ａ、２０ｂの大きさは、同一ではなくそれぞれ異なる大きさに形成しても構わない。さらには、分割されたパッド電極２０ａ、２０ｂを合わせた電極面積は、バンプ電極５０よりも小さく形成される場合を示したが、分割されたパッド電極２０ａ、２０ｂを合わせた電極面積がバンプ電極５０より大きく形成されても構わない。
【００６２】
このようにして形成された素子構造では、バンプ電極５０は分割されたパッド電極２０ａ、２０ｂを繋ぐように跨いで構成されている。かかる構成の半導体素子１０は、半導体装置の構成としてＣＯＧ、ＣＯＦ実装することができる。例えば、図８に示すように、ＣＯＧ実装では、半導体素子１０側のバンプ電極５０は、ガラス基盤９１側の電極９２に、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）９３を介して接続されることとなる。
【００６３】
（実施の形態３）
図９は、本発明に係わる素子構造の一実施例を示す製造フローとその要部断面説明図である。
【００６４】
本実施の形態では、前記実施の形態１、２とは異なり、パッド電極２０を分割することなく小さく形成し、それと接続するバンプ電極５４をパッド電極２０の上方に大きく形成したものである。パッド電極２０の周囲には、配線領域６０が形成され、バンプ電極５４と同じような電極面積を確保することができない場合である。小さく形成したパッド電極２０の周囲には、配線領域６０が設けられ、その上方に大きく張り出したバンプ電極５４が設けられている。かかる素子構造は、次のようにして製造することができる。
【００６５】
すなわち、ＬＣＤドライバ１０ａ等に構成された半導体素子１０は、図９に示す各ステップを経ることにより製造することができる。図９では、フローを構成する各ステップと、各ステップに対応したその様子を模式的に示す要部断面説明図（ａ）〜（ｉ）を併せて示した。
【００６６】
先ず、ステップＳ３００で、ウエハＷに既存の方法で液晶表示装置の駆動回路を形成した上に、バンプ電極５４に対応するパッド電極２０となるＡｌ配線層２２を形成する。かかるステップの状況は、図９（ａ）に示した。かかる構成では、バンプ電極５４を形成する両側は、配線領域６０であるとする。尚、図９（ａ）に示すウエハＷは、図９（ｂ）〜（ｉ）までは簡単のために図示を省略する。
【００６７】
ステップＳ３１０で、Ａｌ配線層２２の上に開口部２０ｃを設けた状態でパッシベーション膜３０を形成する。かかるステップの状況は、図９（ｂ）に示した。
【００６８】
ステップＳ３２０で、形成したパッシベーション膜３０の上に、下地金属層（ＵＢＭ層とも言う）４０を形成する。下地金属層４０は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングして堆積させることで積層させ形成することができる。下地金属層４０の形成に際しては、例えば、スパッタ法を用いずに蒸着法を使用することもできる。かかるステップの状況を、図９（ｃ）に示した。
【００６９】
ステップＳ３３０で、１回目のバンプ（ＢＵＭＰ）形成用のフォトレジスト８１を形成する。フォトレジスト８１は、バンプ形成範囲にも一様に塗布されるが、所定パターンで露光、現像することにより、バンプ形成範囲のフォトレジスト８１を取り除く。かかるステップ状況を、図９（ｄ）に示した。
【００７０】
ステップＳ３４０で、ステップＳ３３０で形成したフォトレジスト８１を用いて、下地金属層４０をめっき用給電膜として電界めっきにより１回目のバンプ（ＢＵＭＰ）めっき５２を形成する。このようにして、Ａｌ配線層２２に対応して、バンプめっき５２が形成される。かかるステップ状況を、図９（ｅ）に示した。
【００７１】
ステップＳ３５０で、２回目のバンプ（ＢＵＭＰ）形成用のフォトレジスト８２を形成する。所定パターンで露光、現像することにより、Ａｌ配線層２２の領域を含めて周囲に広くバンプ形成範囲がとれるようにフォトレジスト８２をエッチングにより取り除く。かかるステップ状況を、図９（ｆ）に示した。
【００７２】
ステップＳ３６０で、ステップＳ３５０で形成したフォトレジスト８２を用いて、電界めっきにより１回目のバンプ（ＢＵＭＰ）めっき５２に２回目のバンプ（ＢＵＭＰ）用のめっきを電界めっきにより継ぎ足してバンプめっき５３とする。すなわち、Ａｌ配線層２２に対応してバンプめっき５３が形成されることとなる。かかるステップ状況を、図９（ｇ）に示した。
【００７３】
ステップＳ３７０で、フォトレジスト８１、８２をエッチングにより除去し、バンプめっき５３からなるバンプ電極５４を形成する。かかるステップ状況を、図９（ｈ）に示した。
【００７４】
ステップＳ３８０で、バンプ電極５４の下に露出している下地金属層４０もエッチングにより除去し、Ａｌ配線層２２に対応して下地金属層４０からなるバンプ用のパッド電極２０が形成されることとなる。かかるステップの状況を、図９（ｉ）に示した。
【００７５】
ステップＳ３９０で、形成したバンプ電極５４を所定温度でアニーリングすることで、バンプ電極５４を締め固める。このようにして、半導体素子１０の下地金属層４０からなるバンプ用のパッド電極２０の上方に大きく張り出したような形状のバンプ電極５４を形成することができる。
【００７６】
かかる構成では、バンプ電極５４の張り出した下方には、素子との間に空き空間が形成されているので、ＴＣＰ等の半導体装置としての実装に使用することができる。
【００７７】
（実施の形態４）
本実施の形態４では、前記実施の形態３で述べたバンプ電極５４の張り出した下方に空き空間がない構成の素子構造について説明する。かかる構成の素子構造は、ＣＯＧ、ＣＯＦ等の実装に適している。かかる構成の素子構造は、次のようにして製造することができる。図１０は、本発明に係わる素子構造の一実施例を示す製造フローとその要部断面説明図である。
【００７８】
すなわち、ＬＣＤドライバ１０ａ等に構成された半導体素子１０は、図１０に示す各ステップを経ることにより製造することができる。図１０では、フローを構成する各ステップと、各ステップに対応したその様子を模式的に示す要部断面説明図（ａ）〜（ｇ）を併せて示した。
【００７９】
先ず、ステップＳ４００で、ウエハＷに既存の方法で液晶表示装置の駆動回路を形成した上に、バンプ電極５４に対応するパッド電極２０となるＡｌ配線層２２を形成する。かかるステップの状況は、図１０（ａ）に示した。尚、図１０（ａ）に示すウエハＷは、図１０（ｂ）〜（ｇ）までは簡単のために図示を省略する。
【００８０】
ステップＳ４１０で、Ａｌ配線層２２の上に開口部２０ｃを設けた状態でパッシベーション膜３０を形成する。例えば、Ａｌ配線層２２の両側は、配線領域６０に形成されている。かかるステップの状況を、図１０（ｂ）に示した。
【００８１】
ステップＳ４２０で、形成したパッシベーション膜３０の上に、下地金属層（ＵＢＭ層とも言う）４０を形成する。下地金属層４０は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングして堆積させることで積層させることができる。下地金属層４０の形成に際しては、例えば、スパッタ法を用いずに蒸着法を使用することもできる。かかるステップの状況を、図１０（ｃ）に示した。
【００８２】
ステップＳ４３０で、バンプ（ＢＵＭＰ）形成用のフォトレジスト８１を形成する。フォトレジスト８１は、バンプ形成範囲にも一様に塗布されるが、所定パターンで露光、現像することにより、バンプ形成範囲のフォトレジスト８１を取り除く。かかるステップ状況を、図１０（ｄ）に示した。
【００８３】
ステップＳ４４０で、ステップＳ４３０で形成したフォトレジスト８１を用いて、下地金属層４０をめっき用給電膜として電界めっきによりバンプ（ＢＵＭＰ）めっき５２を形成する。このようにして、Ａｌ配線層２２の上にバンプめっき５２が形成される。かかるステップ状況を、図１０（ｅ）に示した。
【００８４】
ステップＳ４５０で、フォトレジスト８１をエッチングにより除去し、バンプめっき５２からなるバンプ電極５４を形成する。かかるステップ状況を、図１０（ｆ）に示した。
【００８５】
ステップＳ４６０で、バンプ電極５４をマスクとして不要な下地金属層４０をエッチングにより除去し、Ａｌ配線層２２に対応してパッド電極２０が形成されることとなる。かかるステップの状況を、図１０（ｇ）に示した。
【００８６】
ステップＳ４７０で、形成したバンプ電極５４を所定温度でアニーリングすることで、バンプ電極５４を締め固める。このようにして、半導体素子１０のパッド電極２０に対応して、その上にパッド電極２０より大きく張り出したバンプ電極５４を形成することができる。かかる構成では、ＣＯＦやＣＯＧのように、半導体素子１０に加わる加重が小さい半導体装置の実装に適している。
【００８７】
（実施の形態５）
本実施の形態では、バンプ電極の異方性導電フィルム（ＡＣＦ）との接着領域は小さくして挟ピッチ化に対応し、高密度実装に対応して素子面積に対する面積縮小を求められるパッド電極については、バンプ電極との接続領域を大きく確保することができる構成について以下説明する。
【００８８】
図１１（ａ）は異方性導電フィルムとの接着領域の挟ピッチ化における問題点を説明する説明図であり、（ｂ）はこれを解決する本発明に係る一実施例を示す部分平面図である。図１２は、本発明に係わる素子構造の一実施例を示す製造フローとその要部断面説明図である。
【００８９】
図１１（ａ）に示すように、近年、高密度実装の要請でバンプ電極５５と異方性導電フィルムとの接着領域の挟ピッチ化が求められている。その挟ピッチ化に合わせてパッド電極２３側も挟ピッチ化すると、その上に形成されるバンプ電極５５との接続信頼性が損なわれることとなる。
【００９０】
すなわち、挟ピッチ化に対応して異方性導電フィルムとの接続領域の確保を行うと、これまではそれに合わせてパッド電極２３側も小さく形成され、図１１（ａ）に示すように、Ａｌ配線層２２の開口部２０ｃとの下地金属層４０のエッチングに対する余裕が少なくなり、結果としてバンプ電極５５と下地金属層４０との接続信頼性が損なわれる結果となっていた。
【００９１】
そこで、本発明者は、図１１（ｂ）に示すように、異方性導電フィルムとの接着領域は挟ピッチ化で対応するが、パッド電極２３側は片方に寄せた状態で、互い違いに配置して、下地金属層４０のサイドエッチングの余裕をとりバンプ電極５５との接続領域を大きくする構成を発想した。図１１（ｂ）に示す構成は、バンプ電極５５の平面形状では、パッド電極２０との接続側は大きく、異方性導電フィルムとの接続側はパッド電極２０との接続側より小さく細く形成されることとなる。
【００９２】
かかる構成を採用することで、挟ピッチ化に対応して異方性導電フィルムとの接続領域の確保を行うとともに、併せてパッド電極２３側でのバンプ電極５５との接続領域を大きく確保してその接続信頼性を低下させることがないようにした。
【００９３】
かかる構成の素子構造は、次のようにして製造することができる。すなわち、ＬＣＤドライバ１０ａ等に構成された半導体素子１０は、図１２に示す各ステップを経ることにより製造される。図１２では、フローを構成する各ステップと、各ステップに対応したその様子を模式的に示す要部断面説明図（ａ）〜（ｇ）を併せて示した。
【００９４】
先ず、ステップＳ５００で、ウエハＷに既存の方法で液晶表示装置の駆動回路を形成した上に、バンプ電極５５に対応するパッド電極２３となるＡｌ配線層２２を形成する。かかるステップの状況は、図１２（ａ）に示した。尚、図１２（ａ）に示すウエハＷは、図１２（ｂ）〜（ｇ）までは簡単のために図示を省略する。
【００９５】
ステップＳ５１０で、Ａｌ配線層２２の上に開口部２０ｃを設けた状態でパッシベーション膜３０を形成する。例えば、Ａｌ配線層２２の異方性導電フィルムの接着領域となる方向には、配線領域が形成されている。かかるステップの状況は、図１２（ｂ）に示した。
【００９６】
ステップＳ５２０で、形成したパッシベーション膜３０の上に、下地金属層（ＵＢＭ層とも言う）４０を形成する。下地金属層４０は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングして堆積させることで積層させることができる。下地金属層４０の形成に際しては、例えば、スパッタ法を用いずに蒸着法を使用することもできる。かかるステップの状況を、図１２（ｃ）に示した。
【００９７】
ステップＳ５３０で、バンプ（ＢＵＭＰ）形成用のフォトレジスト８１を形成する。フォトレジスト８１は、バンプ形成範囲にも一様に塗布されるが、所定パターンで露光、現像することにより、バンプ形成範囲のフォトレジスト８１を取り除く。かかるステップ状況を、図１２（ｄ）に示した。
【００９８】
ステップＳ５４０で、ステップＳ５３０で形成したフォトレジスト８１を用いて、下地金属層４０をめっき用給電膜として電界めっきによりバンプ（ＢＵＭＰ）めっき５２を形成する。このようにして、Ａｌ配線層２２の上にバンプめっき５２が形成される。かかるステップ状況を、図１２（ｅ）に示した。
【００９９】
ステップＳ５５０で、フォトレジスト８１をエッチングにより除去し、バンプめっき５２からなるバンプ電極５５を形成する。かかるステップ状況を、図１２（ｆ）に示した。
【０１００】
ステップＳ５６０で、不要な下地金属層４０を、バンプ電極５５をマスクにしてエッチングにより除去し、Ａｌ配線層２２に対応してパッド電極２３を形成する。かかるステップの状況を、図１２（ｇ）に示した。
【０１０１】
ステップＳ５７０で、形成したバンプ電極５５を所定温度でアニーリングすることで、バンプ電極５５を締め固める。このようにして、半導体素子１０のパッド電極２３側とバンプ電極５５との接続領域を大きくして接続信頼性を確保し、その一方で異方性導電フィルムとバンプ電極５５との接続領域は挟ピッチ化することができる。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０３】
上記実施の形態では、半導体素子としてＬＣＤトライバを例示したが、本発明の構成は、ＬＣＤドライバに限らず、バンプ電極を有する半導体素子全般に適用できる構成である。特にその挟ピッチ化が要請されている分野で有効に適用することができる。
【産業上の利用可能性】
【０１０４】
本発明は、バンプ電極を有する素子構造の半導体装置の分野で有効に利用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明に係わるバンプ電極、パッド電極の構成の一実施例を示す半導体素子の部分断面図である。
【図２】本発明に係わるバンプ電極を配線領域に配置した構成の一実施例を示す部分平面図である。
【図３】（ａ）、（ｂ）はこれまでの問題点を説明する図である。
【図４】本発明に係わる素子構造の一実施例を示す製造フローと、（ａ）〜（ｉ）はその要部断面説明図である。
【図５】本発明に係る素子構造を有する半導体素子をＴＣＰ実装した一実施例を示す部分断面図である。
【図６】本発明に係わる素子構造の変形例を示す部分断面図である。
【図７】本発明に係わる素子構造の一実施例を示す製造フローと、（ａ）〜（ｇ）はその要部断面説明図である。
【図８】本発明に係る素子構造を有する半導体素子をＣＯＧ実装した一実施例を示す部分断面図である。
【図９】本発明に係わる素子構造の変形例の一実施例を示す製造フローと、（ａ）〜（ｉ）はその要部断面説明図である。
【図１０】本発明に係わる素子構造の変形例の一実施例を示す製造フローと、（ａ）〜（ｇ）はその要部断面説明図である。
【図１１】（ａ）は異方性導電フィルムとの接着領域の挟ピッチ化における問題点を説明する説明図であり、（ｂ）はこれを解決する本発明に係る一実施例を示す部分平面図である。
【図１２】本発明に係わる素子構造の一実施例を示す製造フローと、（ａ）〜（ｇ）はその要部断面説明図である。
【符号の説明】
【０１０６】
１０      半導体素子
１０ａ    ＬＣＤドライバ
１１      半導体素子
２０      パッド電極
２０ａ    パッド電極
２０ｂ    パッド電極
２０ｃ    開口部
２１      パッド電極
２２      Ａｌ配線層
２２ａ    Ａｌ配線層
２２ｂ    Ａｌ配線層
２３      パッド電極
３０      パッシベーション膜
４０      下地金属層（ＵＢＭ層）
５０      バンプ電極
５１      バンプ電極
５２      バンプめっき
５２ａ    バンプめっき
５２ｂ    バンプめっき
５３      バンプめっき
５４      バンプ電極
５５      バンプ電極
６０      配線領域
７０      インナーリード
８１      フォトレジスト
８２      フォトレジスト
９１      ガラス基盤
９２      電極
９３      異方性導電フィルム
Ａ        接続面積
【図１】
2007073629.tif 000003
【図２】
2007073629.tif 000004
【図３】
2007073629.tif 000005
【図４】
2007073629.tif 000006
【図５】
2007073629.tif 000007
【図６】
2007073629.tif 000008
【図７】
2007073629.tif 000009
【図８】
2007073629.tif 000010
【図９】
2007073629.tif 000011
【図１０】
2007073629.tif 000012
【図１１】
2007073629.tif 000013
【図１２】
2007073629.tif 000014