(57)【要約】【課題】  トラップ層を有する不揮発性メモリセルのデータ保持特性の劣化を抑制する。【解決手段】  トラップ層を有する不揮発性メモリセルにおいて、任意の待ち時間を確保した第１の電荷注入１２１と、書き換えシーケンスにおいて、第１の電荷注入後に実施する第２の電荷注入１２２とを有することにより、書き込み直後の初期変動（ごく短時間での周辺電荷との結合による電荷ロス現象）を利用して、データ保持特性を劣化させる周辺電荷を低減させたうえで、更に初期変動による電荷ロス分を補うことで、その後のデータ保持特性を向上させる。【選択図】  図１
2007066459.tif 000002
【特許請求の範囲】
【請求項１】
トラップ層を有する不揮発性半導体記憶装置の書き換え方法であって、
書き換え時に、第１の電荷注入ステップと、前記第１の電荷注入ステップの後に実施される第２の電荷注入ステップとを有し、
前記第１の電荷注入ステップでは、任意の閾値電圧まで電荷注入を実施した後に、任意の待ち時間を確保し、
第２の電荷注入ステップでは、任意の閾値電圧まで電荷注入を実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の書き換え方法において、
前記第１の電荷注入ステップを任意の回数実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第１の電荷注入ステップ及び前記第２の電荷注入ステップを、電荷注入の対象となる全てのメモリセルに実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項４】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第１の電荷注入ステップの対象メモリセルは、前記第２の電荷注入ステップの対象メモリセルの一部のメモリセルであり、又は前記第２の電荷注入ステップの対象メモリセルは、前記第１の電荷注入ステップの対象メモリセルの一部のメモリセルであることを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項５】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記待ち時間は、通常のベリファイ動作又は読み出し動作に必要な時間よりも長い時間であることを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項６】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記待ち時間は、前記第１の電荷注入ステップによってトラップした第１の電荷と、前記第１の電荷注入ステップ以前にトラップしていた、前記第１の電荷と相反する周辺電荷とが結合する時間であることを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項７】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記待ち時間は、前記第１の電荷注入ステップを実施したメモリセルへの前記第２の電荷注入ステップ以外の動作時間を利用することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項８】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記待ち時間は、タイマー回路により設定可能で、書き換え対象となるメモリセルに対し一定以上の時間を保つことを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項９】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第１の電荷注入ステップを、任意の書き換え電圧、任意の書き換えパルス幅で、任意の回数実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１０】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第１の電荷注入ステップを、任意のベリファイレベルまで実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１１】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第２の電荷注入ステップを、任意の書き換え電圧、任意の書き換えパルス幅で、任意の回数実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１２】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
前記第２の電荷注入ステップを、任意のベリファイレベルまで実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１３】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
２つの異なるベリファイレベルを有し、閾値電圧の低い方を第１のベリファイレベルとし、かつ閾値電圧の高い方を第２のベリファイレベルとしたとき、前記第１の電荷注入ステップを前記第１のベリファイレベルまで実施し、前記第２の電荷注入ステップを前記第２のベリファイレベルまで実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１４】
請求項１又は２に記載の不揮発性半導体記憶装置の書き換え方法において、
２つの異なるベリファイレベルを有し、閾値電圧の低い方を第１のベリファイレベルとし、かつ閾値電圧の高い方を第２のベリファイレベルとしたとき、前記第１の電荷注入ステップを前記第２のベリファイレベルまで実施し、前記第２の電荷注入ステップを前記第１のベリファイレベルまで実施することを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項１５】
トラップ層を有する不揮発性半導体記憶装置であって、
書き換え時に第１の電荷注入と、第２の電荷注入とを実施するように、前記第１の電荷注入において、任意のメモリセル閾値電圧まで電荷注入を実施した後に任意の待ち時間を制御すると共に、前記任意の待ち時間以降に、前記第２の電荷注入を制御する書き換え順序制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１５記載の不揮発性半導体記憶装置において、
前記第１の電荷注入における任意の待ち時間の制御終了後、前記第１の電荷注入と、前記第２の電荷注入とを切り換え選択可能な書き換え動作選択回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
前記第１の電荷注入時にＯＮ状態となる信号を発生する回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
前記第１の電荷注入時及び前記待ち時間にＯＮ状態となる信号を発生する回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
前記第２の電荷注入時にＯＮ状態となる信号を発生する回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
前記第１の電荷注入時にＯＮ状態となる信号を発生する回路と、前記待ち時間にＯＮ状態となる信号を発生する回路と、前記第２の電荷注入時にＯＮ状態となる信号を発生する回路とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２１】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
前記第１の電荷注入により書き込まれた後のデータを判別する書き込みデータ判別回路と、
前記書き込みデータ判別回路により判別したデータと、外部から入力された書き込みデータとを切り替え選択可能な入力データ切り替え回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２２】
請求項１５又は１６に記載の不揮発性半導体記憶装置において、
データ保持が可能な第１の書き込みデータ保持回路と、
データ保持が可能かつ前記第１の書き込みデータ保持回路から双方向にデータ複製が可能で、前記第１の書き込みデータ保持回路よりも大きな容量を持つ第２の書き込みデータ保持回路と、
前記第１の書き込みデータ保持回路と前記第２の書き込みデータ保持回路との間のデータ転送を制御するデータ複製制御回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタのチャネル領域とゲート電極との間のゲート絶縁膜の内部にトラップ層を有し、電気的に書き込みと消去が可能な不揮発性半導体記憶装置及びその書き換え方法に関するものである。
【背景技術】
【０００２】
従来のトラップ層を有する不揮発性メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ＳｉＯ2）内に存在する離散化されたトラップ層（ＳｉＮ膜又はＳｉＮ膜／トップＳｉＯ2膜界面の遷移領域）に電気的な電荷（電子及びホール）注入により電荷がトラップされ、そのメモリセル閾値電圧によってデータ“０”、データ“１”を判定し、情報を記憶する。
【０００３】
以下、電子注入を書き込みとして、またホール注入を消去として、書き込み動作における注入電荷を電子とし、書き込み動作における周辺電荷をホールとして説明する。
【０００４】
図１９は、横軸をチャネル方向とした、トラップ層を有する不揮発性メモリの断面構造図である。図１９を用いて従来のトラップ層を有する不揮発性メモリの構成と動作について説明する。
【０００５】
図１９において、１８０１はＰ型シリコンからなる半導体基板、１８０２は半導体基板１８０１上に設けられたＰ型のチャネル領域、１８０３はチャネル領域１８０２の片側に半導体基板１８０１上に設けられたＮ型の半導体からなる第１の不純物領域、１８０４はチャネル領域１８０２の片側に半導体基板１８０１上に設けられたＮ型の半導体からなる第２の不純物領域、１８０７は半導体基板１８０１上に設けられたシリコンの酸化膜からなるボトム絶縁膜、１８０６はボトム絶縁膜１８０７上に設けられたシリコンの窒酸化膜からなるトラップ層、１８０５はトラップ層１８０６上に設けられたシリコンの酸化膜からなるトップ絶縁膜、１８０８はトップ絶縁膜１８０５上に設けられたＮ型のポリシリコンからなるゲート電極である。
【０００６】
書き込みは、ゲート電極１８０８に約９Ｖを、第１の不純物領域１８０３に約５Ｖを、第２の不純物領域１８０４に約１Ｖを、半導体基板１８０１に０Ｖをそれぞれ印加する。これにより、第２の不純物領域１８０４から第１の不純物領域１８０３に向かう電子の一部が第１の不純物領域１８０３の近傍の高電界によってホットとなり、トラップ層１８０６に局所的に注入され、メモリセル閾値電圧は高い状態となる。
【０００７】
消去は、ゲート電極１８０８に約−３Ｖを、第１の不純物領域１８０３に約５Ｖを、半導体基板１８０１に０Ｖをそれぞれ印加し、第２の不純物領域１８０４をフローティングとする。これにより、第１の不純物領域１８０３内のバンド間トンネルにより生じるホールの一部が第１の不純物領域１８０３の近傍の高電界によってホットとなり、トラップ層１８０６に局所的に注入され、メモリセル閾値電圧は低い状態となる。
【０００８】
読み出しは、ゲート電極１８０８に約４Ｖを、第１の不純物領域１８０３に０Ｖを、第２の不純物領域１８０４に約１．５Ｖを、半導体基板１８０１に０Ｖをそれぞれ印加する。これにより、トラップ層１８０６中の電荷の有無により、データ“０”又は“１”が得られる。
【０００９】
次に、図２０を用いて従来のトラップ層を有する不揮発性メモリの、書き込み後の無バイアス状態におけるトラップされた電荷の挙動について説明する。
【００１０】
図２０（ａ）及び（ｂ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図２０（ｃ）から（ｅ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【００１１】
図２０（ａ）において、１９０１は書き込み直後のメモリセル閾値電圧の分布である。図２０（ｂ）において、１９０２は寿命末期のメモリセル閾値電圧の分布であり、１９０３はベリファイレベルである。図２０（ｃ）において、１９１１は書き込みにより注入した電子の確率密度分布、１９１２は書き込み以前の消去により注入したホールの確率密度分布である。図２０（ｄ）において、１９２１はホールと結合した後の電子の確率密度分布、１９２２は電子と結合した後のホールの確率密度分布である。図２０（ｅ）において、１９３１は寿命末期の電子の確率密度分布である。
【００１２】
上記のように局所的に２種類の電荷がトラップされた状態では、書き込み直後のメモリセル閾値電圧の分布１９０１において、図２０（ｃ）のように電子の確率密度分布１９１１とホールの確率密度分布１９１２はそれぞれ異なる確率密度分布を示し、電子の確率密度分布１９１１とホールの確率密度分布１９１２の重なった部分は瞬時に結合し、図２０（ｄ）のような電子の確率密度分布１９２１とホールの確率密度分布１９２２となる。その後、電荷の横方向拡散により電子とホールの結合が進み、メモリセル閾値電圧に変化が生じる。
【００１３】
従来の寿命末期のメモリセル閾値電圧の分布１９０２において、書き込み状態はホールよりも電子の総数が多いため、ホールが無くなり、図２０（ｅ）のような電子の確率密度分布１９３１のみとなる。これにより、書き込み後のホールの総数を少なくすることで、メモリセルのデータ保持特性の向上を図ることができる。
【００１４】
なお、ディスターブ（擾乱）によりメモリセル閾値電圧が低下し、ベリファイレベルを満たさないメモリセルに対して、再度書き込みを実施することで、ベリファイレベルを満たし、メモリセル閾値電圧の変化の抑制を図っているものもある（特許文献１参照）。
【特許文献１】特開平７−３７３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のトラップ層を有する不揮発性メモリにおいて、局所的に電荷をトラップ層に注入すると、トラップされた電荷が無バイアス状態にて横方向拡散し、周辺電荷と結合しメモリセル閾値電圧の変化が生じる。このメモリセル閾値電圧の変化によるデータ保持特性劣化が市場でのアクセススピードの低下やデータの誤読み出しの原因となる。
【００１６】
また、データ保持特性には書き換え回数の依存性があり、書き換え回数が多いほどデータ保持特性の劣化が大きく、製品の書き換え保証回数の向上の妨げとなっている。
【００１７】
本発明は、上記従来の問題点を解決するためのもので、トラップ層を有する不揮発性メモリセルのデータ保持特性の劣化の抑制を実現することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明では、トラップ層を有する不揮発性半導体記憶装置の書き換えにあたり、任意の閾値電圧まで電荷注入を実施した後、任意の待ち時間を確保したうえ、更に任意の閾値電圧まで電荷注入を実施することとしたものである。
【発明の効果】
【００１９】
本発明によれば、書き換えシーケンスにおいて、任意の待ち時間を確保した第１の電荷注入と、当該第１の電荷注入後の第２の電荷注入とを実施することにより、電荷注入動作直後の初期変動（ごく短時間での周辺電荷との結合による電荷ロス現象）を利用して、データ保持特性を劣化させる周辺電荷を低減させたうえで、更に、初期変動による電荷ロス分を補うことで、その後のデータ保持特性が向上する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下で述べる全ての実施形態における不揮発性半導体記憶装置のメモリセルは、トラップ層を有するものである。
【００２１】
以下、第１の電荷注入を第１の書き込み及び待ち時間とし、かつ第２の電荷注入を第２の書き込みとして説明する。
【００２２】
《第１の実施形態》
図１は、本発明の第１の実施形態における不揮発性半導体記憶装置の書き換え方法を示したフローチャートである。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００２３】
図１のフローチャートにおいて、１０１は開始端子、１１０は終了端子であり、また１０２、１０４、１０５、１０７、１０９は処理を示し、１０３、１０６、１０８は判断を示し、１２１、１２２は範囲を示す。
【００２４】
１０２は第１の書き込みを実施するための条件を設定する処理であり、１０４は第１の書き込みを実施する処理であり、１０５は時間計測を開始する処理であり、１０７は第２の書き込みを実施するための条件を設定する処理であり、１０９は第２の書き込みを実施する処理である。また１０３は第１の書き込みが完了したかを判断する処理であり、１０６は一定時間が経過しているかを判断する処理であり、１０８は第２の書き込みが完了したかを判断する処理である。１２１は第１の電荷注入の範囲であり、１２２は第２の電荷注入の範囲である。
【００２５】
所定のメモリセルに対する書き込みフローは開始端子１０１から開始し、所望の第１の書き込み条件を設定する処理１０２を経て第１の書き込みが完了したかの判断１０３に進む。処理１０２は例えば、書き込みにおける電圧条件・パルス幅条件などの設定である。また判断１０３は例えば、所定の閾値電圧まで書き込みが行われていることを確認する書き込みベリファイである。
【００２６】
判断１０３において、第１の書き込みが完了していないと判断した場合は、第１の書き込み処理１０４へ進む。第１の書き込み処理１０４を実施した後は、所望の第１の書き込み条件を設定する処理１０２を経て第１の書き込みが完了したかの判断１０３に戻る。判断１０３で第１の書き込み完了を確認するまで、処理１０４、１０２を繰り返す。
【００２７】
判断１０３で第１の書き込み完了と判断した場合、時間計測を開始する処理１０５を実施し判断１０６に進む。判断１０６において、時間計測を開始する処理１０５から、計測した時間が一定時間以上経過しているかを確認し、経過している場合、第２の書き込みを実施するための条件を設定する処理１０７へ進む。判断１０６において、一定時間以上経過していない場合は、判断１０６の条件を満たすまで判断１０６を繰り返す。判断１０６での一定時間とは長時間であるほど望ましい。以上が第１の電荷注入の範囲１２１であり、第１の書き込みと一定時間で決定される待ち時間から構成されている。以後は第２の電荷注入１２２となる。
【００２８】
第２の書き込みを実施するための条件を設定する処理１０７は第２の書き込みが完了したかの判断１０８に進む。処理１０７は例えば、書き込みにおける電圧条件・パルス幅条件などの設定である。また判断１０８は例えば、所定の回数書き込みパルス印加をしたかを確認するものである。
【００２９】
判断１０８において、第２の書き込みが完了していないと判断した場合は、第２の書き込み処理１０９へ進む。第２の書き込み処理１０９を実施した後は、所望の第２の書き込み条件を設定する処理１０７を経て第２の書き込みが完了したかの判断１０８に戻る。判断１０８で書き込み完了を確認するまで、処理１０９、１０７を繰り返す。判断１０８で書き込み完了と判断した場合、終了端子１１０へ進み一連の書き込みフローが終了する。
【００３０】
本書き込みフローはメモリセルアレイの書き込みにおいても、各処理をアドレスなどの書き込み単位で実施することにより同様に適用できる。
【００３１】
図２は、メモリセルアレイの書き込みのフローチャートである。図２のフローチャートにおいて、７１３はメモリセルアレイの所定の書き込みエリアにおける書き込み単位の最終であるかの判断、７１２は書き込み単位の設定又は変更処理を示す。
【００３２】
第１の書き込みを実施する前に、書き込みを実施する書き込み単位を設定７１２し、前記と同様に第１、第２の書き込みを実施し、第２の書き込みが完了したかの判断１０８において書き込み完了を確認した場合、メモリセルアレイの所定の書き込みエリアにおける書き込み単位の最終であるかの判断７１３を行う。判断７１３で最終でないと判断した場合書き込み単位の変更処理７１２を行った後、第１の書き込みを行う。判断７１３で最終と判断した場合、終了端子１１０へ進み一連の書き込みフローを終了する。ここで、書き込み単位とは例えばアドレスであり、書き込み単位の変更とは例えばアドレスインクリメントである。
【００３３】
次に、図３を使って本発明の第１の実施形態における電荷の挙動を説明する。図３はトラップ層を有する不揮発性メモリにおけるトラップされた電荷の挙動を、上記図１にて説明した書き込みフローをメモリセルアレイに対して実施した場合について示すものである。
【００３４】
図３において図３（ａ）から図３（ｄ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図３（ｅ）から図３（ｈ）は横軸を図１９のメモリセルにおける矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【００３５】
図３（ａ）において、２０１は第１の書き込み直後のメモリセル閾値電圧の分布である。図３（ｂ）において、２０２は一定時間経過後のメモリセル閾値電圧の分布である。図３（ｃ）において、２０３は一定時間経過後第２の書き込みを実施した直後のメモリセル閾値電圧の分布である。図３（ｄ）において、２０４は寿命末期のメモリセル閾値電圧の分布である。図３（ａ）から（ｄ）において、２０５は書き込みベリファイレベルである。
【００３６】
図３（ｅ）において、２１１は第１の書き込みにより注入した電子の確率密度分布、２１２はそれ以前の消去により注入したホールの確率密度分布である。図３（ｆ）において、２２１はホールと結合した後の電子の確率密度分布、２２２は電子と結合した後のホールの確率密度分布である。図３（ｇ）において、２３１はホールと結合した後に第２の書き込みにより注入した電子の確率密度分布、２３２は電子と結合した後のホールの確率密度分布である。図３（ｈ）において、２４１は寿命末期の電子の確率密度分布である。
【００３７】
第１の書き込み完了直後のメモリセル閾値電圧の分布２０１において、図３（ｅ）のように電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、第１の書き込み完了から一定時間経過後、図３（ｆ）のような電子の確率密度分布２２１とホールの確率密度分布２２２となり、メモリセル閾値電圧の分布は２０１から低下し２０２となる。
【００３８】
この後第２の書き込みを実施すると、メモリセル閾値電圧の分布は２０２から上昇し、図３（ｃ）のような第２の書き込み完了直後のメモリセル閾値電圧の分布２０３となる。そしてその完了直後の電子、ホールの確率密度分布は、図３（ｇ）のような電子の確率密度分布２３１、ホールの確率密度分布２３２となり、メモリセルのデータ保持特性を劣化させるホールの確率密度が減少し、電子の確率密度が増加することとなる。
【００３９】
これによって、本発明の効果としてその後の電荷の横方向拡散による電子とホールの結合は図２０に示した従来例に比べ抑制され、メモリセル閾値電圧の経時変化量も低減し、メモリセルのデータ保持特性が向上する。すなわち、図３（ｄ）のような寿命末期のメモリセル閾値電圧の分布２４１においては、図３（ｈ）のように電子の確率密度分布２４１が図２０（ｅ）の従来の電子の確率密度分布１９３１に比べ高くなる。
【００４０】
図４に、本発明を適用した場合のメモリセル閾値電圧の変化を示す。図４（ａ）は、横軸は保存時間、縦軸はメモリセル閾値電圧であり、３０１は従来のメモリセル閾値電圧の変動、３０２は本発明におけるメモリセル閾値電圧の変動、３０３は読み出しレベルである。どの保存時間においても、本発明におけるメモリセル閾値電圧３０２は従来のメモリセル閾値電圧３０１に比べて高く、データ読み出しのマージンがより多く確保できるため、データ保持特性が向上する。
【００４１】
図４（ｂ）は、横軸は書き換え回数、縦軸はメモリセル閾値電圧の変動量であり、３１１は従来の閾値変動量の書き換え回数依存性、３１２は本発明における閾値変動量の書き換え回数依存性である。本発明によって、メモリセル閾値電圧の変動量が同じになる書き換え回数が、従来に比べ増加する。
【００４２】
本実施形態は、図５の構成によって実現できる。図５は、本発明の第１の実施形態における不揮発性半導体記憶装置を示している。所定のアドレスの不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００４３】
図５の４１０は書き込み条件設定回路、４１１は高電圧設定回路、４１２はパルス幅制御回路、４２０はタイマー回路、４３０は書き換え順序制御回路、４４０は高電圧発生／制御回路、４５０はアドレスデコーダ回路、４６０はデータラッチ回路、４７０はメモリセルアレイ、４８０はベリファイ回路である。
【００４４】
また、Ｓ４１０〜Ｓ４８１は制御信号、Ａ４１０〜Ａ４７０はアドレスバス、Ｄ４１０〜Ｄ４８０はデータバス、Ｐ４４０は高電圧信号を示している。
【００４５】
まず、第１の書き込み動作について説明する。書き込み条件設定回路４１０は、外部から入力される制御信号Ｓ４１０、書き込みアドレスＡ４１０、書き込みデータＤ４１０を受けて、第１の書き込み条件の設定を行う。ここでの制御信号は書き込みコマンドなどである。また、書き込み条件は例えば、書き込みにおける電圧条件・パルス幅条件などの設定である。入力された設定条件に従い、電圧条件は高電圧設定回路４１１に、パルス幅条件はパルス幅制御回路４１２にそれぞれ設定又は制御される。書き込みに必要な高電圧は、高電圧設定回路４１１の設定値に基づき高電圧発生／制御回路４４０で制御され、高電圧信号Ｐ４４０として出力される。この高電圧信号Ｐ４４０は、アドレスデコーダ回路４５０及びデータラッチ回路４６０に入力され、アドレスデコーダ回路４５０によって選択されたメモリセルアレイ４７０内のメモリセルを対象としてデータラッチ回路４６０のデータに基づきパルス幅制御回路４１２に設定された時間だけ印加される。
【００４６】
書き込み終了の判断は例えば、ベリファイ回路４８０を用いて、所定の閾値レベルまで書き込みが行われていることを確認する書き込みベリファイによって行われる。
【００４７】
書き込みベリファイにおいて、第１の書き込みが完了していないと判断した場合は、第１の書き込みパルスを印加する。第１の書き込みパルス印加後は、所望の第１の書き込み条件の設定を経て第１の書き込みが完了したかの書き込みベリファイを行う。書き込みベリファイによって、書き込み完了を判断するまで、繰り返し行う。
【００４８】
書き込みベリファイによって、書き込み完了と判断した場合、ベリファイ回路４８０の出力信号Ｓ４２８をタイマー回路４２０に入力することで時間計測を開始する。一定時間経過後、制御信号Ｓ４３２を書き換え順序制御回路４３０に入力し、第２の書き込み動作に進む。
【００４９】
あるいは、例えば、ベリファイを実施しない書き込みフローの場合には、パルス幅制御回路４１２の出力信号Ｓ４２０からパルス印加終了のタイミングをタイマー回路４２０に入力することで時間計測を開始する。一定時間経過後、制御信号Ｓ４３２を書き換え順序制御回路４３０に入力し、第２の書き込み動作に進む。
【００５０】
次に、第２の書き込み動作について説明する。書き込み条件設定回路４１０は、書き換え順序制御回路４３０からの制御信号Ｓ４３１によって、第２の書き込み動作を開始する。また、第２の書き込み条件の設定を行う。書き込み条件は例えば、書き込みにおける電圧条件・パルス幅条件などの設定である。入力された設定条件に従い、電圧条件は高電圧設定回路４１１に、パルス幅条件はパルス幅制御回路４１２にそれぞれ設定又は制御される。書き込みに必要な高電圧は、高電圧設定回路４１１の設定値に基づき高電圧発生／制御回路４４０で制御され、高電圧信号Ｐ４４０として出力される。この高電圧信号Ｐ４４０は、アドレスデコーダ回路４５０及びデータラッチ回路４６０に入力され、アドレスデコーダ回路４５０によって選択されたメモリセルアレイ４７０内のメモリセルを対象としてデータラッチ回路４６０のデータに基づきパルス幅制御回路４１２に設定された時間だけ印加される。また、書き込み終了の判断は例えば、ベリファイ回路４８０を用いて、所定の閾値レベルまで書き込みが行われていることを確認する書き込みベリファイによって行われる。
【００５１】
書き込みベリファイにおいて、第２の書き込みが完了していないと判断した場合は、第２の書き込みパルスを印加する。第２の書き込みパルス印加後は、所望の第２の書き込み条件の設定を経て第２の書き込みが完了したかの書き込みベリファイを行う。書き込みベリファイによって、書き込み完了を判断するまで、繰り返し行う。
【００５２】
書き込みベリファイによって、書き込み完了と判断した場合、一連の書き込み動作が終了する。
【００５３】
以上より本発明によれば、電荷注入動作直後のごく短時間での周辺電荷との結合による電荷ロス現象である初期変動を利用して、データ保持特性を劣化させる周辺電荷を低減させたうえで、初期変動による電荷ロス分を補うことで、その後のデータ保持特性が向上する。
【００５４】
《第２の実施形態》
図６は、本発明の第２の実施形態における不揮発性半導体記憶装置の書き換え方法を示したフローチャートである。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００５５】
図６のフローチャートにおいて、６１１は第１の電荷注入を所定の回数実行したことを判断する処理を示す。
【００５６】
判断１０３で第１の書き込みが完了と判断し、時間計測を開始する処理１０５を実施した後に判断１０６において、時間計測を開始する処理１０５から、計測した時間が一定時間以上経過しているかを確認し、経過している場合、第１の電荷注入を所定の回数実行したことを確認する処理６１１に進む。判断６１１において所定の回数だけ第１の電荷注入を実施したことを確認した場合、第２の書き込みを実施するための条件を設定する処理１０７へ進み、第２の書き込みを実施する。判断６１１において、所定の回数だけ第１の電荷注入を実施していない場合は、第１の書き込みを実施するための条件を設定する処理１０２へ戻り、第１の書き込みを実施する。ここでの所定の回数とは多いほど望ましい。
【００５７】
この実施形態は、図７の構成によって実現できる。図７は、本発明の第２の実施形態における不揮発性半導体記憶装置を示している。所定のアドレスの不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００５８】
図７において、カウンタ回路５２１がタイマー回路４２０の出力信号Ｓ５２１と書き換え順序制御回路４３０の入力信号Ｓ４３２との間に接続されていることと、書き込み条件設定回路４１０の出力信号Ｓ５２２がカウンタ回路５２１に入力されていること以外は、図５と同様の構成を有する。
【００５９】
書き込みベリファイによって、第１の書き込みが完了と判断すると、タイマー回路４２０により時間計測を開始する。一定時間経過後、タイマー回路４２０の出力信号Ｓ５２１がカウンタ回路５２１に入力される。この出力信号Ｓ５２１により、書き込み条件設定回路４１０の出力信号Ｓ５２２により設定する回数だけ第１の書き込みを実施したことを確認した場合、制御信号Ｓ４３２を書き換え順序制御回路４３０に入力し、第２の書き込み動作に進む。カウンタ回路５２１によって、設定された回数だけ第１の書き込みを実施していない場合は、第１の書き込みを実施するための条件を設定し、第１の書き込みを実施する。
【００６０】
第１の書き込みと一定時間の放置による電子とホールの結合を繰り返すことで、データ保持特性が更に向上し、更にメモリセル閾値電圧の分布の範囲が狭くなる利点がある。
【００６１】
なお、第２の書き込みを実施するメモリセル対象を、第１の書き込みを実施した全てのメモリセル群とすることができる。これによって、全てのメモリセルに一律本発明の効果が得られ、メモリセルアレイのデータ保持について非常に高い効果を得られる。
【００６２】
また、第２の書き込みを実施するメモリセル対象を、第１の書き込みを実施した一部のメモリセル群とすることもできる。これによって、特にデータ保持寿命を劣化させる程度の悪いメモリセルなど一部のものに対してのみ本発明を適用することでチップとしての効果は維持したまま、対象でないものについて第２の書き込みを行わないことで、より短い時間で本発明を実施できる。
【００６３】
《第３の実施形態》
図８（ａ）は、本発明の第３の実施形態の実行シーケンスを示す。図８（ａ）において、第１の書き込み９２１の完了から第２の書き込み９２２の開始まで一定時間９２３を確保し実行していることを示している。ここで、第１の電荷注入の範囲は第１の書き込み９２１と一定時間９２３を含んだ範囲９１１であり、第２の電荷注入の範囲は第２の書き込み９２２を含んだ９１２である。一定時間９２３は長いほど望ましく、特に通常のベリファイ動作又は読み出し動作に必要な時間よりも長い時間、又は特に第１の書き込みによってトラップされた電子と第１の書き込み以前に既にトラップされていた周辺電荷（ホール）とが結合する時間である。
【００６４】
この場合、メモリセルアレイの書き込みを行うに際し、例えば複数アドレスにおいてシリアルに図８（ａ）のシーケンスを実行すると書き込みに必要となる時間が増加するという課題がある。この課題を解決する本発明の第３の実施形態について説明する。
【００６５】
図８（ｂ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の書き換え方法の実行シーケンスの一例を示すものである。図８（ｂ）において、最初のアドレス０における書き込み実行シーケンス９２４、次のアドレス１における書き込み実行シーケンス９２５、ｎ番目のアドレスｎにおける書き込み実行シーケンス９２６とする。各シーケンスは図８（ａ）の実行シーケンスと同一である。
【００６６】
複数であるｎアドレスを持ったメモリセルアレイの書き込みを行う場合、最初のアドレス０の書き込み実行シーケンス９２４、次のアドレス１の書き込み実行シーケンス９２５と順に実施し、最後のアドレスｎの書き込み実行シーケンス９２６まで実施する。
【００６７】
この実施において、最初のアドレス０の第１の書き込み完了後に次のアドレス１の第１の書き込みを実施し、その後順に前のアドレスの第１の書き込みの完了の後に次のアドレスの第１の書き込みを実施し、最後のアドレスｎの第１の書き込みまで行う。最後のアドレスｎの第１の書き込みが完了した後、最初のアドレス０の第１の書き込み完了から第２の書き込み開始まで確保すべき一定時間は複数アドレスの第１の書き込みによって経過しているので、最初のアドレス０の第２の書き込みを実施する。以後順に続くアドレスの第２の書き込みを実施していく。
【００６８】
図９は、本発明の第３の実施形態における不揮発性半導体記憶装置の書き換え方法を示したフローチャートである。図９のフローチャートにおいて、８１４、８１５、８１７は処理を示し、８１６、８１８、８１９は判断を示す。
【００６９】
図９において、８１５は書き込み単位ごとに時間計測を開始する処理であり、８１４、８１７は各々第１の書き込み、第２の書き込みにおける書き込み単位の設定又は変更処理である。また８１６、８１９は各々第１の書き込み、第２の書き込みにおけるメモリセルアレイの所定の書き込みエリアにおける書き込み単位の最終であるかを判断する処理であり、８１８は書き込み単位ごとに一定時間が経過しているかを判断する処理である。
【００７０】
所定のメモリセルアレイに対する書き込みフローは開始端子１０１から開始し、第１の書き込みを実施する前に、処理８１４で書き込み単位を設定し、所望の第１の書き込み条件を設定する処理１０２を経て第１の書き込みが完了したかの判断１０３に進む。判断１０３において、第１の書き込みが完了していないと判断した場合は、第１の書き込み処理１０４へ進む。第１の書き込み処理１０４を実施した後は、所望の第１の書き込み条件を設定する処理１０２を経て第１の書き込みが完了したかの判断１０３に戻る。判断１０３で書き込み完了を確認するまで、処理１０４、１０２を繰り返す。
【００７１】
判断１０３で書き込み完了と判断した場合、書き込み単位ごとに時間計測を開始する処理８１５を実施する。ここで処理８１５は図８（ｂ）で説明したシーケンスの場合、各アドレスの一定時間の計測開始点である。
【００７２】
処理８１５の実施後はメモリセルアレイの所定の書き込みエリアにおける書き込み単位の最終であるかの判断８１６に進む。判断８１６において、最終でない場合には書き込み単位の変更処理８１４を行い、所望の第１の書き込み条件を設定する処理１０２へ進む。判断８１６において最終の場合、第２の書き込みを実施する前に処理８１７で書き込み単位を設定する。
【００７３】
判断８１６では図８（ｂ）で説明したシーケンスの場合、第１の書き込みが完了したアドレスが最初のアドレス０であれば、次のアドレス１へ進ませ、最後のアドレスｎであれば処理８１７に進むこととなる。
【００７４】
処理８１７の実施後は、書き込み単位ごとに一定時間が経過しているかの判断８１８に進む。判断８１８において、書き込み単位ごとに時間計測を開始する処理８１５から、第２の書き込みを実施しようとする書き込み単位において、計測した時間が一定時間以上経過しているかを確認し、経過している場合、第２の書き込みを実施するための条件を設定する処理１０７へ進む。判断８１８において、一定時間以上経過していない場合は、判断８１８の条件を満たすまで判断８１８を繰り返す。ここで判断８１８が条件を満たすとは図８（ｂ）で説明したシーケンスの場合、各アドレスの一定時間以上が経過していることである。
【００７５】
第２の書き込みを実施するための条件を設定する処理１０７は第２の書き込みが完了したかの判断１０８に進む。判断１０８において、第２の書き込みが完了していないと判断した場合は、第２の書き込み処理１０９へ進む。第２の書き込み処理１０９を実施した後は、所望の第２の書き込み条件を設定する処理１０７を経て第２の書き込みが完了したかの判断１０８に戻る。判断１０８で書き込み完了を確認するまで、処理１０９、１０７を繰り返す。判断１０８で書き込み完了と判断した場合、メモリセルアレイの所定の書き込みエリアにおける書き込み単位の最終であるかの判断８１９に進む。判断８１９において、最終でない場合には書き込み単位の変更処理８１７を行い、書き込み単位ごとに一定時間が経過しているかの判断８１８に進む。判断８１９において、最終の場合には終了端子１１０へ進み一連の書き込みフローが終了する。
【００７６】
判断８１９では図８（ｂ）で説明したシーケンスの場合、第２の書き込みが完了したアドレスが最初のアドレス０であれば、次のアドレス１へ進ませ、最後のアドレスｎであれば終了端子１１０に進むこととなる。
【００７７】
以上で説明したように、所定のメモリセルにおける第１の書き込みと第２の書き込みとの間の時間に、所定のメモリセルの書き込み動作以外の他の動作、例えば異なるアドレスの第１の書き込みを実施することで、書き込み時間の増加を最小限にとどめつつ本発明を適用できる。
【００７８】
なお、本実施形態においてメモリセルアレイの書き換え領域の容量が異なる場合、容量の違いによって、第１の書き込み完了から第２の書き込み開始までの時間が異なり、得られる効果が書き換え領域によって異なることとなる。この場合には、タイマー回路などによって第１の書き込み完了から第２の書き込み開始までの時間を管理することとすれば、複数の異なる書き換え領域に対しても効果を一定に保つことができる。
【００７９】
《第４の実施形態》
第４の実施形態では、第１の書き込み及び第２の書き込みをともにベリファイを実施しない任意の条件とし、任意の条件での書き込みは例えば書き換え電圧、パルス幅を一定にした書き込みを示している。
【００８０】
図１０は、本発明の第４の実施形態における不揮発性半導体記憶装置の書き換え方法を示した図である。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００８１】
図１０（ａ）から（ｄ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図１０（ｅ）から（ｈ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【００８２】
図１０（ａ）において、１００１は任意の条件での第１の書き込み直後のメモリセル閾値電圧の分布である。図１０（ｂ）において、１００２は一定時間経過後のメモリセル閾値電圧の分布である。図１０（ｃ）において、１００３は任意の条件での第２の書き込み後のメモリセル閾値電圧の分布である。図１０（ｄ）において、１００４は寿命末期のメモリセル閾値電圧の分布である。図１０（ｅ）において、１０１１は任意の条件での第１の書き込み直後の電子の確率密度分布、１０１２は同じくホールの確率密度分布である。図１０（ｆ）において、１０２１は一定時間経過後の電子の確率密度分布、１０２２は同じくホールの確率密度分布である。図１０（ｇ）において、１０３１は任意の条件での第２の書き込み後の電子の確率密度分布、１０３２は同じくホールの確率密度分布である。図１０（ｈ）において、１０４１は寿命末期の電子の確率密度分布である。
【００８３】
上記のように局所的に２種類の電荷がトラップされた状態では、任意の条件での第１の書き込み直後のメモリセル閾値電圧の分布１００１において、電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、図１０（ｅ）のような電子の確率密度分布１０１１とホールの確率密度分布１０１２となる。ここで、第１の書き込み後のメモリセルの閾値電圧１００１を低くすると、電子の確率密度分布１０１１は小さくなり、逆にホールの確率密度分布１０１２は大きくなるため、データ保持特性向上の効果は小さくなる。
【００８４】
一定時間経過後のメモリセル閾値電圧の分布１００２において、電荷の横方向拡散により電子とホールの結合が進み、電子とホールの数はそれぞれ減少し、図１０（ｆ）のような電子の確率密度分布１０２１とホールの確率密度分布１０２２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１００１より低下する。
【００８５】
任意の条件での第２の書き込み後のメモリセル閾値電圧の分布１００３において、ベリファイを実施しないことから全てのメモリセルに対して新たに電子を注入し、電子の数は増加するが、ホールの数は減少し、図１０（ｇ）のような電子の確率密度分布１０３１とホールの確率密度分布１０３２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１００２より上昇する。ここで、全てのメモリセル対して初期変動による電荷ロス分を補うことで、メモリセルのデータ保持特性向上の効果が大きくなる。
【００８６】
寿命末期のメモリセル閾値電圧の分布１００４においては、書き込み状態はホールよりも電子の総数が多いため、ホールは電子と結合して無くなり、図１０（ｈ）のような電子の確率密度分布１０４１のみとなる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１００３より低下する。ここで、第２の書き込み後のホールの確率密度分布１０３２が小さいほど、メモリセルのデータ保持特性向上の効果が大きくなる。
【００８７】
以上より本発明によれば、第１及び第２の書き込みともにベリファイを実施しないため、書き込み時間を短くすることができる。また、第２の書き込みでベリファイを実施しないため、全てのメモリセル対して初期変動による電荷ロス分を補うことができる。
【００８８】
《第５の実施形態》
第５の実施形態では、第１の書き込みはベリファイを実施しない任意の条件とし、第２の書き込みにはベリファイを実施している。ベリファイを実施することで、書き込み動作後のメモリセル閾値電圧をベリファイレベルに揃えることができる。
【００８９】
図１１は、本発明の第５の実施形態における不揮発性半導体記憶装置の書き換え方法を示した図である。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００９０】
図１１（ａ）から（ｄ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図１１（ｅ）から（ｉ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【００９１】
図１１（ａ）において、１１０１は任意の条件での第１の書き込み直後のメモリセル閾値電圧の分布である。図１１（ｂ）において、１１０２は一定時間経過後のメモリセル閾値電圧の分布、１１０６は第２の書き込み対象のメモリセルである。図１１（ｃ）において、１１０３は第２の書き込みを所定のベリファイレベルまで実施した後のメモリセル閾値電圧の分布である。図１１（ｄ）において、１１０４は寿命末期のメモリセル閾値電圧の分布である。図１１（ａ）から（ｄ）において、１１０５はベリファイレベルである。図１１（ｅ）において、１１１１は任意の条件での第１の書き込み直後の電子の確率密度分布、１１１２は同じくホールの確率密度分布である。図１１（ｆ）において、１１２１は一定時間経過後の電子の確率密度分布、１１２２は同じくホールの確率密度分布である。図１１（ｇ）において、１１３１は第２の書き込みを所定のベリファイレベルまで実施した後の電子の確率密度分布、１１３２は同じくホールの確率密度分布である。図１１（ｈ）において、１１４１は第２の書き込みの対象外となったメモリセルの電子の確率密度分布、１１４２は同じくホールの確率密度分布である。図１１（ｉ）において、１１５１は寿命末期の電子の確率密度分布である。
【００９２】
上記のように局所的に２種類の電荷がトラップされた状態では、任意の条件での第１の書き込み直後のメモリセル閾値電圧の分布１１０１において、電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、図１１（ｅ）のような電子の確率密度分布１１１１とホールの確率密度分布１１１２となる。
【００９３】
一定時間経過後のメモリセル閾値電圧の分布１１０２において、電荷の横方向拡散により電子とホールの結合が進み、電子とホールの数はそれぞれ減少し、図１１（ｆ）のような電子の確率密度分布１１２１とホールの確率密度分布１１２２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１１０１より低下する。ここで、第２の書き込み対象のメモリセル１１０６は所定のベリファイレベルを満たさないメモリセルであり、第１の書き込み条件によっては、第２の書き込み対象のメモリセル１１０６を全てのメモリセルとすることもできる。
【００９４】
第２の書き込みを所定のベリファイレベルまで実施した後のメモリセル閾値電圧の分布１１０３において、第２の書き込み対象のメモリセル１１０６に対して新たに電子を注入し、電子の数は増加するが、ホールの数は減少し、図１１（ｇ）のような電子の確率密度分布１１３１とホールの確率密度分布１１３２となる。一方、第２の書き込み対象のメモリセル１１０６以外のメモリセルには第２の書き込みを実施しないため、図１１（ｈ）のように、電子の確率密度分布１１４１は図１１（ｆ）の電子の確率密度分布１１２１と変わらず、ホールの確率密度分布１１４２は図１１（ｆ）のホールの確率密度分布１１２２と変わらない。これにより、第２の書き込み対象のメモリセル１１０６のメモリセル閾値電圧には変化が生じるが、第２の書き込み対象のメモリセル１１０６以外のメモリセル閾値電圧には変化がなく、図１１（ｃ）のメモリセル閾値電圧の分布１１０３は分布幅が狭くなる。また、第２の書き込み対象が全てのメモリセルではないため、書き込み時間を短くすることができる。
【００９５】
寿命末期のメモリセル閾値電圧の分布１１０４においては、書き込み状態はホールよりも電子の総数が多いため、ホールは電子と結合して無くなり、図１１（ｉ）のような電子の確率密度分布１１４１のみとなる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１１０３より低下する。
【００９６】
以上より本発明によれば、第２の書き込みでベリファイを実施するため、任意のメモリセル閾値電圧にすることが容易にできる。また、第１の書き込み条件の選択によって、第２の書き込み対象のメモリセル数を変化させることができ、書き込み対象が少なければ書き込み時間を短くすることができ、書き込み対象が多ければそれらに対して初期変動による電荷ロス分を補うことができる。
【００９７】
《第６の実施形態》
第６の実施形態では、第１の書き込みはベリファイを実施し、第２の書き込みにはベリファイを実施しない任意の条件としている。
【００９８】
図１２は、本発明の第６の実施形態における不揮発性半導体記憶装置の書き換え方法を示した図である。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【００９９】
図１２（ａ）から（ｄ）は横軸をメモリセルの電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図１２（ｅ）から（ｈ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【０１００】
図１２（ａ）において、１２０１は第１の書き込みを所定のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布である。図１２（ｂ）において、１２０２は一定時間経過後のメモリセル閾値電圧の分布である。図１２（ｃ）において、１２０３は任意の条件での第２の書き込み後のメモリセル閾値電圧の分布である。図１２（ｄ）において、１２０４は寿命末期のメモリセル閾値電圧の分布である。図１２（ａ）から（ｄ）において、１２０５はベリファイレベルである。図１２（ｅ）において、１２１１は第１の書き込みを所定のベリファイレベルまで実施した直後の電子の確率密度分布、１２１２は同じくホールの確率密度分布である。図１２（ｆ）において、１２２１は一定時間経過後の電子の確率密度分布、１２２２は同じくホールの確率密度分布である。図１２（ｇ）において、１２３１は任意の条件での第２の書き込み後の電子の確率密度分布、１２３２は同じくホールの確率密度分布である。図１２（ｈ）において、１２４１は寿命末期の電子の確率密度分布である。
【０１０１】
上記のように局所的に２種類の電荷がトラップされた状態では、第１の書き込みを所定のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布１２０１において、電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、図１２（ｅ）のような電子の確率密度分布１２１１とホールの確率密度分布１２１２となる。
【０１０２】
一定時間経過後のメモリセル閾値電圧の分布１２０２において、電荷の横方向拡散により電子とホールの結合が進み、電子とホールの数はそれぞれ減少し、図１２（ｆ）のような電子の確率密度分布１２２１とホールの確率密度分布１２２２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１２０１より低下する。
【０１０３】
任意の条件での第２の書き込み後のメモリセル閾値電圧の分布１２０３において、ベリファイを実施しないことから全てのメモリセルに対して新たに電子を注入し、電子の数は増加するが、ホールの数は減少し、図１２（ｇ）のような電子の確率密度分布１２３１とホールの確率密度分布１２３２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１２０２より上昇する。
【０１０４】
寿命末期のメモリセル閾値電圧の分布１２０４においては、書き込み状態はホールよりも電子の総数が多いため、ホールは電子と結合して無くなり、図１２（ｈ）のような電子の確率密度分布１２４１のみとなる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１２０３より低下する。
【０１０５】
以上より本発明によれば、第１の書き込みでベリファイを実施するため、任意のメモリセル閾値電圧にすることが容易にできる。第１の書き込み動作後のメモリセルの閾値電圧を所定のベリファイレベルに揃えることができるため、異なる書き換え特性を持つチップに対してもデータ保持特性向上の効果を一定に保つことができる。また、第２の書き込みでベリファイを実施しないため、全てのメモリセル対して初期変動による電荷ロス分を補うことができる。
【０１０６】
《第７の実施形態》
第７の実施形態では、第１及び第２の書き込みはともにベリファイを実施している。
【０１０７】
図１３は、本発明の第７の実施形態における不揮発性半導体記憶装置の書き換え方法を示した図である。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【０１０８】
図１３（ａ）から（ｄ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図１３（ｅ）から（ｉ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【０１０９】
図１３（ａ）において、１３０１は第１の書き込みを所定のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布である。図１３（ｂ）において、１３０２は一定時間経過後のメモリセル閾値電圧の分布、１３０６は第２の書き込み対象のメモリセルである。図１３（ｃ）において、１３０３は第２の書き込みを所定のベリファイレベルまで実施した後のメモリセル閾値電圧の分布である。図１３（ｄ）において、１３０４は寿命末期のメモリセル閾値電圧の分布である。図１３（ａ）から（ｄ）において、１３０５はベリファイレベルである。図１３（ｅ）において、１３１１は第１の書き込みを所定のベリファイレベルまで実施した直後の電子の確率密度分布、１３１２は同じくホールの確率密度分布である。図１３（ｆ）において、１３２１は一定時間経過後の電子の確率密度分布、１３２２は同じくホールの確率密度分布である。図１３（ｇ）において、１３３１は第２の書き込みを所定のベリファイレベルまで実施した後の電子の確率密度分布、１３３２は同じくホールの確率密度分布である。図１３（ｈ）において、１３４１は第２の書き込みの対象外となったメモリセルの電子の確率密度分布、１３４２は同じくホールの確率密度分布である。図１３（ｉ）において、１３５１は寿命末期の電子の確率密度分布である。
【０１１０】
上記のように局所的に２種類の電荷がトラップされた状態では、第１の書き込みを所定のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布１３０１において、電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、図１３（ｅ）のような電子の確率密度分布１３１１とホールの確率密度分布１３１２となる。
【０１１１】
一定時間経過後のメモリセル閾値電圧の分布１３０２において、電荷の横方向拡散により電子とホールの結合が進み、電子とホールの数はそれぞれ減少し、図１３（ｆ）のような電子の確率密度分布１３２１とホールの確率密度分布１３２２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１３０１より低下する。ここで、第２の書き込み対象のメモリセル１３０６は所定のベリファイレベルを満たさないメモリセルである。
【０１１２】
第２の書き込みを所定のベリファイレベルまで実施した後のメモリセル閾値電圧の分布１３０３において、第２の書き込み対象のメモリセル１３０６に対して新たに電子を注入し、電子の数は増加するが、ホールの数は減少し、図１３（ｇ）のような電子の確率密度分布１３３１とホールの確率密度分布１３３２となる。一方、第２の書き込み対象のメモリセル１３０６以外のメモリセルには第２の書き込みを実施しないため、図１３（ｈ）のように、電子の確率密度分布１３４１は図１３（ｆ）の電子の確率密度分布１３２１と変わらず、ホールの確率密度分布１３４２は図１３（ｆ）のホールの確率密度分布１３２２と変わらない。これにより、第２の書き込み対象のメモリセル１３０６のメモリセル閾値電圧には変化が生じるが、第２の書き込み対象のメモリセル１３０６以外のメモリセル閾値電圧には変化がなく、メモリセル閾値電圧の分布１３０３は分布幅が狭くなる。また、第２の書き込み対象が全てのメモリセルではないため、書き込み時間を短くすることができる。
【０１１３】
寿命末期のメモリセル閾値電圧の分布１３０４においては、書き込み状態はホールよりも電子の総数が多いため、ホールは電子と結合して無くなり、図１３（ｉ）のような電子の確率密度分布１３５１のみとなる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１３０３より低下する。
【０１１４】
以上より本発明によれば、第１及び第２の書き込みともにベリファイを実施するため、任意のメモリセル閾値電圧にすることが容易にできる。第１の書き込み動作後のメモリセルの閾値電圧をベリファイレベルに揃えることができるため、異なる書き換え特性を持つチップに対してもデータ保持特性向上の効果を一定に保つことができる。また、第２の書き込みの対象が全てのメモリセルではないため、書き込み時間を短くすることができる。
【０１１５】
《第８の実施形態》
第８の実施形態では、第１及び第２の書き込みはともにベリファイを実施しており、第１のベリファイレベルと第２のベリファイレベルに差を持たせている。
【０１１６】
図１４は、本発明の第８の実施形態における不揮発性半導体記憶装置の書き換え方法を示した図である。所定の不揮発性メモリセルに書き込みを行う場合の方法を説明する。
【０１１７】
図１４（ａ）から（ｄ）は横軸をメモリセル閾値電圧、縦軸を書き込み対象のメモリセル数としたメモリセル閾値電圧の分布である。図１４（ｅ）から（ｉ）は横軸を図１９の矢印Ｘ方向の距離、縦軸を電荷密度とした第１の不純物領域１８０３の近傍の確率密度分布である。
【０１１８】
図１４（ａ）において、１４０１は第１の書き込みを第１のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布である。図１４（ｂ）において、１４０２は一定時間経過後のメモリセル閾値電圧の分布、１４０７は第２の書き込み対象のメモリセルである。図１４（ｃ）において、１４０３は第２の書き込みを第２のベリファイレベルまで実施した後のメモリセル閾値電圧の分布である。図１４（ｄ）において、１４０４は寿命末期のメモリセル閾値電圧の分布である。図１４（ａ）から（ｄ）において、１４０５は第１のベリファイレベルであり、１４０６は第２のベリファイレベルである。図１４（ｅ）において、１４１１は第１の書き込みを第１のベリファイレベルまで実施した直後の電子の確率密度分布、１４１２は同じくホールの確率密度分布である。図１４（ｆ）において、１４２１は一定時間経過後の電子の確率密度分布、１４２２は同じくホールの確率密度分布である。図１４（ｇ）において、１４３１は第２の書き込みを第２のベリファイレベルまで実施した後の電子の確率密度分布、１４３２は同じくホールの確率密度分布である。図１４（ｈ）において、１４４１は第２の書き込みの対象外となったメモリセルの電子の確率密度分布、１４４２は同じくホールの確率密度分布である。図１４（ｉ）において、１４５１は寿命末期の電子の確率密度分布である。
【０１１９】
上記のように局所的に２種類の電荷がトラップされた状態では、第１の書き込みを第１のベリファイレベルまで実施した直後のメモリセル閾値電圧の分布１４０１において、電子とホールはそれぞれ異なる確率密度分布を示し、電子とホールの重なった部分は瞬時に結合し、図１４（ｅ）のような電子の確率密度分布１４１１とホールの確率密度分布１４１２となる。
【０１２０】
一定時間経過後のメモリセル閾値電圧の分布１４０２において、電荷の横方向拡散により電子とホールの結合が進み、電子とホールの数はそれぞれ減少し、図１４（ｆ）のような電子の確率密度分布１４２１とホールの確率密度分布１４２２となる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１４０１より低下する。ここで、第２の書き込み対象のメモリセル１４０７は第２のベリファイレベルを満たさないメモリセルであり、第１のベリファイレベルの設定によっては、第２の書き込み対象のメモリセル１４０７を全てのメモリセルとすることもできる。
【０１２１】
第２の書き込みを第２のベリファイレベルまで実施した後のメモリセル閾値電圧の分布１４０３において、第２の書き込み対象のメモリセル１４０７に対して新たに電子を注入し、電子の数は増加するが、ホールの数は減少し、図１４（ｇ）のような電子の確率密度分布１４３１とホールの確率密度分布１４３２となる。一方、第２の書き込み対象のメモリセル１４０７以外のメモリセルには第２の書き込みを実施しないため、図１４（ｈ）のように、電子の確率密度分布１４４１は図１４（ｆ）の電子の確率密度分布１４２１と変わらず、ホールの確率密度分布１４４２は図１４（ｆ）のホールの確率密度分布１４２２と変わらない。これにより、第２の書き込み対象のメモリセル１４０７のメモリセル閾値電圧には変化が生じるが、第２の書き込み対象のメモリセル１４０７以外のメモリセル閾値電圧には変化がなく、メモリセル閾値電圧の分布１４０３は分布幅が狭くなる。また、第２の書き込み対象が全てのメモリセルではないため、書き込み時間を短くすることができる。
【０１２２】
寿命末期のメモリセル閾値電圧の分布１４０４においては、書き込み状態はホールよりも電子の総数が多いため、ホールは電子と結合して無くなり、図１４（ｉ）のような電子の確率密度分布１４４１のみとなる。これにより、メモリセル閾値電圧に変化が生じ、メモリセル閾値電圧の分布１４０３より低下する。
【０１２３】
以上より本発明によれば、第１及び第２の書き込みともにベリファイを実施するため、任意のメモリセル閾値電圧にすることが容易にできる。第１の書き込み動作後のメモリセルの閾値電圧を第１のベリファイレベルに揃えることができるため、異なる書き換え特性を持つチップに対してもデータ保持特性向上の効果を一定に保つことができる。また、第１のベリファイレベルと第２のベリファイレベルが異なるため、それらの設定によって、第２の書き込み対象のメモリセル数を変化させることができ、書き込み対象が少なければ書き込み時間を短くすることができ、書き込み対象が多ければそれらに対して初期変動による電荷ロス分を補うことができる。
【０１２４】
第５の実施形態においても、第１の書き込み条件の選択によって、第２の書き込み対象のメモリセル数を変化させることができるが、異なる書き換え特性を持つチップに対してはそのばらつきが大きくなる。第８の実施形態においては、第１の書き込み動作後のメモリセルの閾値電圧を第１のベリファイレベルに揃えることができるため、異なる書き換え特性を持つチップに対するばらつきを抑制することができる。
【０１２５】
《第９の実施形態》
図１５は、本発明の第９の実施形態における不揮発性半導体記憶装置を示している。書き換え順序制御回路４３０が、ＢＵＳＹ信号出力としてＳ１５３３を出力すること以外は、図５と同様の構成を有する。この実施形態は、図１６のタイミングチャートに従ってＢＵＳＹ信号出力Ｓ１５３３を出力する。
【０１２６】
第１の書き込みパルスを印加中、書き換え順序制御回路４３０には、制御信号Ｓ４３０からＰ１（第１の書き込み動作中）信号と、制御信号Ｓ４３２からＷＡＩＴ（第１の書き込み後の一定の待ち時間）の反転信号が入力される。これら２入力信号の論理積をＢＵＳＹ１Ｐ（第１の書き込みパルスの印加中）信号として、ＢＵＳＹ信号出力Ｓ１５３３に出力する。
【０１２７】
次に、第１の書き込みパルスの印加後の一定の待ち時間中、書き換え順序制御回路４３０には、制御信号Ｓ４３０からＰ１信号と、制御信号Ｓ４３２からＷＡＩＴ信号が入力される。これら２入力信号の論理積をＢＵＳＹ１Ｗ（第１の書き込みパルスの印加後の一定の待ち時間中）信号として、ＢＵＳＹ信号出力Ｓ１５３３に出力する。
【０１２８】
次に、第２の書き込みパルスを印加中、書き換え順序制御回路４３０には、制御信号Ｓ４３０からＰ２（第２の書き込み動作中）信号と、制御信号Ｓ４３２からＷＡＩＴの反転信号が入力される。これら２入力信号の論理積をＢＵＳＹ２（第２の書き込みパルスの印加中）信号として、ＢＵＳＹ信号出力Ｓ１５３３に出力する。
【０１２９】
また、第１の書き込み動作中、書き換え順序制御回路４３０には、制御信号Ｓ４３０からＰ１（第１の書き込み動作中）信号が入力される。この信号をＢＵＳＹ１（第１の書き込み動作中）信号として、ＢＵＳＹ信号出力Ｓ１５３３に出力することも可能である。
【０１３０】
以上より本発明によれば、任意のメモリセルの第１の電荷注入時又は第２の電荷注入時においてＯＮ状態となる信号を発生することにより、そのメモリセルが第１の電荷注入又は第２の電荷注入を実施中であることを示し、そのメモリセルへのアクセスを禁止することができる。また、待ち時間を有効に活用でき、書き込み時間を短縮することができる。
【０１３１】
《第１０の実施形態》
図１７は、本発明の第１０の実施形態における不揮発性半導体記憶装置を示している。以下の差異以外は図５と同様の構成を有する。入力データ切り替え回路１６１０と書き込みデータ判別回路１６２０が追加され、データバスＤ４６０が削除され、データバスＤ１６１０とＤ１６１２が追加されて入力データ切り替え回路１６１０に入力され、データバスＤ１６１２が書き込みデータ判別回路１６２０から出力され、データバスＤ１６６０が追加されて入力データ切り替え回路１６１０から出力されると共にデータラッチ回路４６０に入力され、データバスＤ１６２０が追加されてメモリセルアレイ４７０から出力されると共に書き込みデータ判別回路１６２０に入力され、制御信号Ｓ１６１０が追加されて書き込み条件設定回路４１０から出力されると共に入力データ切り替え回路１６１０及び書き込みデータ判別回路１６２０に入力されている。
【０１３２】
まず、第１の書き込み動作について説明する。データバスＤ４１０から入力された、所定のアドレス（ｍ番地）に対する任意の書き込みデータは、書き込み条件設定回路４１０を経由してデータバスＤ１６１０から入力データ切り替え回路１６１０に入力される。このとき、データバスＤ１６１２からの入力データは受け付けない。Ｄ１６１０から入力されたデータをデータラッチ回路４６０に転送し、メモリセルアレイ４７０の所定のアドレス（ｍ番地）に対して第１の書き込み動作で書き込みを行う。
【０１３３】
前記所定のアドレスとは異なるアドレス（ｎ番地）に対しては、前記所定のアドレス（ｍ番地）に対すると同様に任意の書き込みデータをＤ４１０→４１０→Ｄ１６１０→１６１０→Ｄ１６６０→４６０へと転送し、第１の書き込み動作で書き込みを行う。
【０１３４】
次に、第２の書き込み動作について説明する。例えば、まず、ｍ番地に書き込まれたデータをデータバスＤ１６２０経由でメモリセルアレイ４７０に接続された書き込みデータ判別回路１６２０を用いて判別し、データバスＤ１６１２を経由して入力データ切り替え回路１６１０に入力する。このとき、データバスＤ１６１０からの入力データは受け付けない。Ｄ１６１２から入力されたデータをデータラッチ回路４６０に転送し、メモリセルアレイ４７０の所定のアドレス（ｍ番地）に対して第２の書き込み動作で書き込みを行う。
【０１３５】
次に、ｎ番地に書き込まれたデータをｍ番地に対すると同様に、４７０→Ｄ１６２０→１６２０→Ｄ１６１２→１６１０→Ｄ１６６０→４６０へと書き込みデータ判別及び転送し、ｎ番地に対して第２の書き込み動作で書き込みを行う。
【０１３６】
以上より本発明によれば、第２の電荷注入時に書き込みデータの再入力をなくすことができる。
【０１３７】
《第１１の実施形態》
図１８は、本発明の第１１の実施形態における不揮発性半導体記憶装置を示している。以下の差異以外は図５と同様の構成を有する。データラッチ回路４６０を第１の書き込みデータ保持回路１７１０とし、第２の書き込みデータ保持回路１７２０とデータ複製制御回路１７３０が追加され、第１の書き込みデータ保持回路１７１０と第２の書き込みデータ保持回路１７２０とが双方向のデータバスＤ１７１０で接続され、制御信号Ｓ１７３０が追加されて書き込み条件設定回路４１０から出力されると共にデータ複製制御回路１７３０に入力され、制御信号Ｓ１７３１が追加されてデータ複製制御回路１７３０から出力されると共に第１の書き込みデータ保持回路１７１０と第２の書き込みデータ保持回路１７２０との双方に入力されている。ここで、第２の書き込みデータ保持回路１７２０は、第１の書き込みデータ保持回路１７１０よりも大きな容量を持つものとする。
【０１３８】
まず、第１の書き込み動作について説明する。データバスＤ４６０から第１の書き込みデータ保持回路１７１０に入力された、所定のアドレス（ｐ番地）に対する書き込みデータは、データ複製制御回路１７３０に制御されて、メモリセルアレイ４７０のｐ番地に書き込まれ、かつアドレス情報と共に第２の書き込みデータ保持回路１７２０に転送及び保持される。第２の書き込みデータ保持回路１７２０としては、例えばＳＲＡＭなどの揮発性メモリを用いる。
【０１３９】
次に、前記所定のアドレスとは異なるアドレス（ｑ番地）に対する第１の書き込み動作について説明する。前記所定のアドレス（ｐ番地）に対すると同様に任意の書き込みデータは、メモリセルアレイ４７０のｑ番地に書き込まれ、かつアドレス情報と共に第２の書き込みデータ保持回路１７２０に転送及び保持される。このとき、ｑ番地のアドレス情報及び書き込みデータは、第２の書き込みデータ保持回路１７２０内でｐ番地と重複しない領域に保持する。
【０１４０】
次に、第２の書き込み動作について説明する。例えば、まず、データ複製制御回路１７３０に制御されて第２の書き込みデータ保持回路１７２０からｐ番地のアドレス情報及び書き込みデータを第１の書き込みデータ保持回路１７１０に転送し、メモリセルアレイ４７０のｐ番地に書き込みを行う。
【０１４１】
また、ｑ番地への第２の書き込みについてもｐ番地と同様にアドレス情報及び書き込みデータを転送し、ｑ番地に書き込みを行う。
【０１４２】
以上より本発明によれば、第２の電荷注入時に書き込みデータの再入力をなくすことができ、第２の書き込みデータ保持回路１７２０としてＳＲＡＭなどの揮発性メモリを用いることで、書き込み時間を短縮することができる。
【産業上の利用可能性】
【０１４３】
以上説明してきたとおり、本発明によれば、メモリセルのデータ保持特性の向上が図れ、トラップ層を有する不揮発性メモリなどとして有用である。
【図面の簡単な説明】
【０１４４】
【図１】第１の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図２】第１の実施形態における不揮発性半導体記憶装置の書き込み単位での書き換え方法を示す図である。
【図３】第１の実施形態における不揮発性半導体記憶装置のトラップされた電荷の挙動を示す図である。
【図４】第１の実施形態における不揮発性半導体記憶装置のメモリセル閾値電圧の変化を示す図である。
【図５】第１の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。
【図６】第２の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図７】第２の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。
【図８】第３の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図９】第３の実施形態における不揮発性半導体記憶装置の書き換えシーケンスを示す図である。
【図１０】第４の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図１１】第５の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図１２】第６の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図１３】第７の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図１４】第８の実施形態における不揮発性半導体記憶装置の書き換え方法を示す図である。
【図１５】第９の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。
【図１６】第９の実施形態における不揮発性半導体記憶装置の動作タイミングを示す図である。
【図１７】第１０の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。
【図１８】第１１の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。
【図１９】従来の不揮発性半導体記憶装置のメモリセル構造を示す図である。
【図２０】従来の不揮発性半導体記憶装置のトラップされた電荷の挙動を示す図である。
【符号の説明】
【０１４５】
２０１  第１の書き込み直後のメモリセル閾値電圧の分布
２０２  一定時間経過後のメモリセル閾値電圧の分布
２０３  一定時間経過後に第２の書き込みを実施した直後のメモリセル閾値電圧の分布
２０４  寿命末期のメモリセル閾値電圧の分布
２０５  書き込みベリファイレベル
２１１  第１の書き込みにより注入した電子の確率密度分布
２１２  第１の書き込み以前の消去により注入したホールの確率密度分布
２２１  ホールと結合した後の電子の確率密度分布
２２２  電子と結合した後のホールの確率密度分布
２３１  ホールと結合した後に第２の書き込みにより注入した電子の確率密度分布
２３２  電子と結合した後のホールの確率密度分布
２４１  寿命末期の電子の確率密度分布
３０１  従来の閾値変動
３０２  本発明における閾値変動
３０３  読み出しレベル
３１１  従来の閾値変動量の書き換え回数依存性
３１２  本発明における閾値変動量の書き換え回数依存性
４１０  書き込み条件設定回路
４１１  高電圧設定回路
４１２  パルス幅制御回路
４２０  タイマー回路
４３０  書き換え順序制御回路
４４０  高電圧発生／制御回路
４５０  アドレスデコーダ回路
４６０  データラッチ回路
４７０  メモリセルアレイ
４８０  ベリファイ回路
５２１  カウンタ回路
１６１０  入力データ切り替え回路
１６２０  書き込みデータ判別回路
１７１０  第１の書き込みデータ保持回路
１７２０  第２の書き込みデータ保持回路
１７３０  データ複製制御回路
１８０１  半導体基板
１８０２  チャネル領域
１８０３  第１の不純物領域
１８０４  第２の不純物領域
１８０５  トップ絶縁膜
１８０６  トラップ層
１８０７  ボトム絶縁膜
１８０８  ゲート電極
Ｓ１５３３  ＢＵＳＹ信号出力
【図１】
2007066459.tif 000003
【図２】
2007066459.tif 000004
【図３】
2007066459.tif 000005
【図４】
2007066459.tif 000006
【図５】
2007066459.tif 000007
【図６】
2007066459.tif 000008
【図７】
2007066459.tif 000009
【図８】
2007066459.tif 000010
【図９】
2007066459.tif 000011
【図１０】
2007066459.tif 000012
【図１１】
2007066459.tif 000013
【図１２】
2007066459.tif 000014
【図１３】
2007066459.tif 000015
【図１４】
2007066459.tif 000016
【図１５】
2007066459.tif 000017
【図１６】
2007066459.tif 000018
【図１７】
2007066459.tif 000019
【図１８】
2007066459.tif 000020
【図１９】
2007066459.tif 000021
【図２０】
2007066459.tif 000022