(57)【要約】【課題】第１および第２応力付与膜を形成する際のオーバーエッチングによる基板の削れを防止して、電気的特性に優れた半導体装置を製造可能な半導体装置の製造方法を提供する。【解決手段】ＮＭＯＳ領域１とＰＭＯＳ領域２に、トランジスタのチャネルのオン電流増加のために第１および第２のシリコン窒化膜７，８を形成する際、エッチング時の選択性に優れたシリコン酸化膜６と多結晶シリコン膜２１をエッチストッパおよび犠牲膜として形成した後、これらの膜６，２１の一部をエッチング除去して、第１および第２のシリコン窒化膜７，８を順次形成するため、第１および第２のシリコン窒化膜７，８の一部をエッチング除去する際の基板１０の削れを防止でき、最終的に得られる半導体装置の電気特性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型トランジスタ用のゲート電極と第２導電型トランジスタ用のゲート電極とが形成された半導体基板の表面にシリコン酸化膜を形成し、その上にシリコン膜を形成する工程と、
前記第１導電型トランジスタの形成領域をマスクした状態で、前記第２導電型トランジスタの形成領域における前記シリコン膜を除去する工程と、
前記第１導電型トランジスタの形成領域における前記シリコン膜の上と前記第２導電型トランジスタの形成領域における前記シリコン酸化膜の上とに、前記第２導電型トランジスタのチャネルに所定方向の第１応力を付与する第１応力付与膜を形成する工程と、
前記第２導電型トランジスタの形成領域をマスクした状態で、前記第１導電型トランジスタの形成領域における前記第１応力付与膜と前記シリコン膜とを除去する工程と、
前記第１導電型トランジスタの形成領域における前記シリコン酸化膜の上に、前記第１導電型トランジスタのチャネルに前記第１応力とは逆方向の第２応力を付与する第２応力付与膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型トランジスタおよび前記第２導電型トランジスタの一方はＮチャネル型のＭＩＳトランジスタで、かつ他方はＰチャネル型のＭＩＳトランジスタであり、
前記第１応力付与膜および前記第２応力付与膜の一方はＮチャネル型のＭＩＳトランジスタのチャネルに引っ張り応力を付与する膜であり、かつ他方はＰチャネル型のＭＩＳトランジスタのチャネルに圧縮応力を付与する膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２応力付与膜はそれぞれ、シリコン窒化膜を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１応力付与膜と前記第２応力付与膜とは、互いに組成の異なるシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン膜を除去する際には、異方性エッチングまたは等方性エッチングが行われ、前記シリコン膜の下に配置された前記シリコン酸化膜がエッチストッパとして用いられることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電型の異なる複数のトランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成されたＰＭＯＳトランジスタやＮＭＯＳトランジスタの性能向上を図るために、これらトランジスタのチャネルに圧縮応力や引っ張り応力を付与するストレスコントロール膜を形成する技術が知られている（特許文献１参照）。
【０００３】
ＰＭＯＳトランジスタ用のストレスコントロール膜とＮＭＯＳトランジスタ用のストレスコントロール膜は、チャネルに付与すべき応力の方向が異なるため、各膜の材質も変える必要がある。特許文献１では、一方のストレスコントロール膜にイオンを注入して、局所的に応力を変化させている。
【０００４】
しかしながら、イオン注入は、不純物イオンの分布にばらつきが生じるため、応力を均一に調整するのが困難である。また、所望の応力になるようイオン注入量を精度よく調整するのも容易ではない。
【０００５】
これに対して、基板上に、例えば圧縮応力を付与する第１応力付与層を形成した後、その一部をエッチング除去して、引っ張り応力を付与する第２応力付与層を形成する製法も提案されている（特許文献２参照）。このような製法を採用した場合、第１応力付与層は場所によって膜厚が異なるため、その一部をエッチング除去する際に部分的にオーバーエッチングされ、基板の一部が不所望に削れてしまう。このような基板の削れが生じると、半導体装置の電気特性が悪くなるおそれがある。
【特許文献１】特開2005-286341号公報
【特許文献２】国際公開2002/043151のパンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、第１および第２応力付与膜を形成する際のオーバーエッチングによる基板の削れを防止して、電気的特性に優れた半導体装置を製造可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型トランジスタ用のゲート電極と第２導電型トランジスタ用のゲート電極とが形成された半導体基板の表面にシリコン酸化膜を形成し、その上にシリコン膜を形成する工程と、前記第１導電型トランジスタの形成領域をマスクした状態で、前記第２導電型トランジスタの形成領域における前記シリコン膜を除去する工程と、前記第１導電型トランジスタの形成領域における前記シリコン膜の上と前記第２導電型トランジスタの形成領域における前記シリコン酸化膜の上とに、前記第２導電型トランジスタのチャネルに所定方向の第１応力を付与する第１応力付与膜を形成する工程と、前記第２導電型トランジスタの形成領域をマスクした状態で、前記第１導電型トランジスタの形成領域における前記第１応力付与膜と前記シリコン膜とを除去する工程と、前記第１導電型トランジスタの形成領域における前記シリコン酸化膜の上に、前記第１導電型トランジスタのチャネルに前記第１応力とは逆方向の第２応力を付与する第２応力付与膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、第１および第２応力付与膜を形成する際のオーバーエッチングによる基板の削れを防止でき、電気的特性に優れた半導体装置を製造できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１０】
図１は本発明の一実施形態に係る半導体装置の製造方法により得られた半導体装置の断面構造を示す断面図である。図１の半導体装置は、半導体基板１０上に隣接して形成されるＮＭＯＳ領域１とＰＭＯＳ領域２とを備えている。図１では、ＮＭＯＳ領域１内に３つのＮＭＯＳトランジスタ３を互いに異なる間隔で配置し、ＰＭＯＳ領域２内にも３つのＰＭＯＳトランジスタ４を互いに異なる間隔で配置する例を示しているが、これらトランジスタの数や隣接トランジスタ間の距離には特に制限はない。図１では、ＮＭＯＳ領域１内の隣接するＮＭＯＳトランジスタ３同士がソース／ドレイン電極１２を共通とし、ＰＭＯＳ領域２内の隣接するＰＭＯＳトランジスタ４同士がソース／ドレイン電極１２を共通とする例を示しているが、各トランジスタの接続関係についても特に制限はない。
【００１１】
図１のＮＭＯＳ領域１は、基板１０上のゲート電極５を覆うように形成されるゲートシリコン酸化膜６と、その上に形成される第１応力付与膜として作用する第１のシリコン窒化膜７とを備えている。ＰＭＯＳ領域２は、基板上のゲート電極５を覆うように形成されるゲートシリコン酸化膜６と、その上に形成される第２応力付与膜として作用する第２のシリコン窒化膜８とを備えている。
【００１２】
第１のシリコン窒化膜７は、ＮＭＯＳトランジスタ３のチャネルに引っ張り応力を付与する膜であり、第２のシリコン窒化膜８は、ＰＭＯＳトランジスタ４のチャネルに圧縮応力を付与する膜である。このような第１および第２のシリコン窒化膜７，８を設けることで、ＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４の双方ともオン電流が増加し、半導体装置の動作速度が速くなる。
【００１３】
また、後述するように、本実施形態の製法にて図１の半導体装置を製造すると、オーバーエッチングによる基板表面の削れを防止でき、半導体装置の電気的特性が向上する。
【００１４】
図２および図３は図１の半導体装置の製造工程を説明する工程図である。まず、シリコン基板１０上に、図示しないゲート絶縁膜を介してゲート電極５を形成する。ゲート電極５は多結晶シリコンを材料として形成され、シリコン酸化膜からなる側壁９を有する。具体的には、シリコン基板１０上に形成された多結晶シリコン層をパターニングしてゲート電極５に加工した後、その上に側壁９の材料となるシリコン酸化膜を形成し、平坦面をエッチング除去して側壁９を形成する。次いで、基板１０の表面にこれらゲート電極５および側壁９と自己整合的にソース／ドレイン電極１２を形成する。その後、場合によっては、基板１０表面にシリサイド層を形成してもよい。基板１０の表面をシリサイド化することで、ソース領域やドレイン領域の各電極との接触抵抗の低減が図れる。
【００１５】
なお、予めＮＭＯＳ領域１とＰＭＯＳ領域２の間には素子分離膜１１が形成され、その他、基板１０内には図示しないウェル拡散層等が形成されるが、本実施形態の特徴部分とは関係ないため、製法の説明を省略する。
【００１６】
次に、厚さ約１ｎｍのシリコン酸化膜６と厚さ約１５０ｎｍの多結晶シリコン膜２１からなる積層膜２２を堆積する（図２（ａ））。多結晶シリコン膜２１は、後述するように、第１および第２のシリコン窒化膜７，８からなるシリコン窒化膜ライナを形成するための犠牲膜として用いられ、シリコン酸化膜６はエッチストッパとして用いられる。
【００１７】
その後、ＰＭＯＳ領域２をマスクするためにレジストパターン２３を形成する（図２（ｂ））。次に、ＲＩＥ（Reaction Ion Etching）法を用いて、シリコン酸化膜６をエッチストッパとして、異方性エッチングにてＮＭＯＳ領域１の多結晶シリコン膜２１を除去する（図２（ｃ））。異方性エッチングの条件は、例えば圧力１００ｍＴ、ガス系としてＨＢｒ／Ｏ2＝１００／５sccm、高周波電力１０００Ｗとする。
【００１８】
あるいは、等方性エッチングにて多結晶シリコンを除去してもよい。等方性エッチングの条件は、例えば圧力５０ｍＴ、ガス系としてＳＦ6＝１００sccm、高周波電力１０００Ｗとする。異方性エッチングと等方性エッチングのどちらを採用しても、多結晶シリコン膜２１とシリコン酸化膜６とは選択比を大きく取れるため、多結晶シリコン膜２１をエッチング除去する際の基板１０の削れを防止できる。
【００１９】
次に、ＰＭＯＳ領域２のレジストパターン２５を剥離した後、シランＳｉＨ4とアンモニアＮＨ3の混合ガスをプラズマを用いて反応させ、基板１０上に第１のシリコン窒化膜７を堆積し、その上にシリコン酸化膜２４を堆積する。その後、ＮＭＯＳ領域１をマスクするためにレジストパターン２５を形成する（図３（ａ））。
【００２０】
ここで、第１のシリコン窒化膜７は、ＮＭＯＳ領域１用のものであり、第１のシリコン窒化膜７の残留応力に基づきＮＭＯＳトランジスタ３のチャネルに引っ張り応力を発生させる。第１のシリコン窒化膜７の応力制御は、ＳｉＨ4の流量比を調整することにより行う。第１のシリコン窒化膜７を設けることで、ＮＭＯＳトランジスタ３のオン電流を増やすことができる。
【００２１】
次に、ＲＩＥ法を用いて、多結晶シリコン膜２１をストッパとして、例えば圧力１０ｍＴ、ガス系としてＣＦ4＝５０sccm、高周波電力１０００Ｗの条件にて、ＰＭＯＳ領域２のシリコン酸化膜２４と第１のシリコン窒化膜７を除去する。引き続いて、シリコン酸化膜６をストッパとして、異方性エッチングにてＰＭＯＳ領域２の多結晶シリコン膜２１を除去する（図３（ｂ））。異方性エッチングの条件は、例えば圧力１００ｍＴ、ガス系としてＨＢｒ／Ｏ2＝１００／５sccm、高周波電力１０００Ｗとする。ここでも、異方性エッチングの代わりに等方性エッチングを行って、多結晶シリコン膜２１を除去してもよい。この場合のエッチングの条件は、例えば圧力５０ｍＴ、ガス系としてＳＦ6＝１００sccm、高周波電力１０００Ｗとする。
【００２２】
次に、ＮＭＯＳ領域１のレジストパターン２５を剥離した後、ＳｉＨ4とＮＨ3の混合ガスをプラズマを用いて反応させて、基板上に第２のシリコン窒化膜８を形成する。このとき、混合ガスのＳｉＨ4の流量比を図３（ａ）で第１のシリコン窒化膜７を形成したときよりも増加させる。これにより、第２のシリコン窒化膜８のＳｉとＮの組成比は第１のシリコン窒化膜７の組成比とは異なったものになり、応力も互いに異なった値になる。
【００２３】
第２のシリコン窒化膜８は、ＰＭＯＳ領域２用のものであり、第２のシリコン窒化膜８の残留応力に基づきＰＭＯＳトランジスタ４のチャネルに圧縮応力を発生させる。第２のシリコン窒化膜８の応力制御は、ＳｉＨ4の流量比を調整することにより行う。第２のシリコン窒化膜８を設けることで、ＰＭＯＳトランジスタ４のオン電流を増やすことができる。
【００２４】
次に、ＰＭＯＳ領域２をマスクするためにレジストパターン２６を形成する（図３（ｃ））。次に、ＲＩＥ法を用いて、例えば圧力１０ｍＴ、ガス系としてＣＦ4＝５０sccm、高周波電力１０００Ｗの条件で、シリコン酸化膜２４をストッパとして、ＮＭＯＳ領域１における第２のシリコン窒化膜８を除去する。その後、レジストパターン２６を剥離することにより、図１の構造が得られる。
【００２５】
このように、本実施形態では、ＮＭＯＳ領域１とＰＭＯＳ領域２に、トランジスタのチャネルのオン電流増加のために第１および第２のシリコン窒化膜７，８を形成する際、エッチング時の選択性に優れたシリコン酸化膜６と多結晶シリコン膜２１をエッチストッパおよび犠牲膜として形成した後、これらの膜６，２１の一部をエッチング除去して、第１および第２のシリコン窒化膜７，８を順次形成するため、第１および第２のシリコン窒化膜７，８の一部をエッチング除去する際の基板１０の削れを防止でき、最終的に得られる半導体装置の電気特性が向上する。
【００２６】
上述した実施形態では一例であり、本発明は、上述した実施形態のみには限定されるものではない。例えば、シリコン窒化膜７，８の形成順序を上述した実施形態とは逆にしてもよい。また、上述したＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は、シリコン酸化膜以外のゲート絶縁膜を用いて形成してもよい。さらに、多結晶シリコン膜の代わりに非晶質シリコン膜を形成してもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体装置の製造方法により得られた半導体装置の断面構造を示す断面図。
【図２】図１の半導体装置の製造工程を説明する工程図。
【図３】図２に続く工程図。
【符号の説明】
【００２８】
１  ＮＭＯＳ領域
２  ＰＭＯＳ領域
３  ＮＭＯＳトランジスタ
４  ＰＭＯＳトランジスタ
５  ゲート電極
６  ゲートシリコン酸化膜
７  第１のシリコン窒化膜
８  第２のシリコン窒化膜
２１  多結晶シリコン膜
２２  積層膜
２３，２５，２６  レジストパターン
２４  シリコン酸化膜
【図１】
2007324329.tif 000003
【図２】
2007324329.tif 000004
【図３】
2007324329.tif 000005