(57)【要約】【課題】定常時は高調波の流出を抑え、系統擾乱時には過電流を抑制してインバータの停止・解列を防止できるインバータ制御装置を提供することである。【解決手段】三角波比較方式制御部１４は、インバータの出力電圧指令値に基づく電圧参照波と三角波とを比較し、インバータのスイッチング素子をオンオフするゲートパルス信号の生成信号を求める。ヒステリシスコンパレータ方式制御部１８は、インバータの出力電流値とその電流指令値とをヒステリシス特性を持たせて比較し、出力電流値が所定のヒステリシス幅を逸脱したときスイッチング素子をオンオフするためのゲートパルス信号の生成信号を求める。切換部２２は、定常時は三角波比較方式制御部１４からの信号を選択し、系統擾乱時にはヒステリシスコンパレータ方式制御部１８からの信号を選択してゲートパルス信号の発生指令信号を出力する。【選択図】図１
2007124888.tif 000002
【特許請求の範囲】
【請求項１】
直流電源設備の直流を交流に変換して前記直流電源設備を電力系統に接続させるためのインバータをパルス幅変調にて制御するインバータ制御装置において、
前記インバータの出力電圧指令値に基づく信号波と搬送波とを比較しそれらの値の大小により前記インバータのスイッチング素子をオンオフするゲートパルス信号の生成信号を求める信号波−搬送波比較方式制御部と、
前記インバータの出力電流値とその電流指令値とをヒステリシス特性を持たせて比較し前記インバータの出力電流値が所定のヒステリシス幅を逸脱したとき前記インバータのスイッチング素子をオンオフするためのゲートパルス信号の生成信号を求めるヒステリシスコンパレータ方式制御部と、
前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号または前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号のいずれかを選択してゲートパルス信号の発生指令信号を出力する切換部と
を備えたことを特徴とするインバータ制御装置。
【請求項２】
前記切換部は、定常時は前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号を選択し前記インバータの出力電流急変時は前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号を選択してゲートパルス信号の発生指令信号を出力することを特徴とする請求項１記載のインバータ制御装置。
【請求項３】
前記信号波−搬送波比較方式制御部のスイッチング周波数を十分高くし、前記ヒステリシスコンパレータ方式制御部のヒステリシス幅を大きめに設定したことを特徴とする請求項２記載のインバータ制御装置。
【請求項４】
前記切換部は、前記信号波−搬送波比較方式制御部における信号波と搬送波の値の大小が反転する条件と、前記ヒステリシスコンパレータ方式制御部における出力電流値がヒステリシス幅を逸脱する条件とのいずれかの条件が成立したときに、定常時と前記インバータの出力電流急変時とを弁別し、定常時は前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号を選択し、前記インバータの出力電流急変時は前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号を選択してゲートパルス信号の発生指令信号を出力することを特徴とする請求項２記載のインバータ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源設備の直流を交流に変換して直流電源設備を電力系統に接続させるためのインバータをパルス幅変調にて制御するインバータ制御装置に関する。
【背景技術】
【０００２】
通常、電力系統に連系される直流電源設備は系統連系用のインバータを有し、直流電源設備で発電した直流は、その系統連系用のインバータにより交流に変換されて電力系統に連系される。系統連系用のインバータをパルス幅変調（ＰＷＭ）で制御する場合、ＰＷＭ波形を出力させるために、インバータブリッジを構成するスイッチング素子のオンオフ指令用のパルス信号を作成する必要がある。このオンオフパルス信号の生成の方式には、信号波−搬送波比較方式（三角波比較方式を含む）とヒステリシスコンパレータ方式とがある（例えば、特許文献１参照）。
【０００３】
信号波−搬送波比較方式は、出力電圧指令値に基づく信号波（電圧参照波）と、スイッチング周波数を定める搬送波とを比較し、信号波と搬送波の値の大小によりオンオフパルス信号を生成する方式である。信号波−搬送波比較方式では、オンオフパルス信号の周期は一定であり、オンオフパルス信号の周期はスイッチング素子のスイッチング時間、スイッチングロス、出力波形の歪み等を考慮して決定される。搬送波としては三角波、鋸波、正弦波等の種々の波形が使われ得るが、三角波が使われる場合が最も一般的であり、この場合を三角波比較方式という。また、信号波としても正弦波、台形波、三角波等の種々の波形が使われ得るが、正弦波が使われる場合が一般的である。
【０００４】
一方、ヒステリシスコンパレータ方式は、インバータ出力電流の検出値と出力電流指令値とをハンチングを防ぐためのヒステリシス特性を持たせた比較装置を通すことによりオンオフパルス信号を生成する方式である。ヒステリシスコンパレータ方式では、オンオフパルス信号の周期は電流の変化速度に依存して変わり、系統擾乱時に急激な過電流が発生した場合にはそれに応じた高速なスイッチングがスイッチング素子のスイッチング特性の範囲内で可能である。
【特許文献１】特開平１０−３３７０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、信号波−搬送波比較方式では、そのオンオフパルス信号の周期は搬送波の周期によって定まり一定であり、一般的にスイッチング素子の過電流保護動作時間より長くなるため、系統擾乱時に急激に上昇する過電流を制御できない。従って、インバータの機器保護動作によりインバータが停止し直流電源設備の連系運転の継続ができなくなってしまう。
【０００６】
一方、ヒステリシスコンパレータ方式では、オンオフパルス信号の周期は電流の変化速度に依存して変わるので、定常時のスイッチング周波数が一定しない。このため、高調波除去用フィルタの設計が困難となり高調波が電力系統に流出することになる。また、外部回路によっては電流の変化速度が大となり、スイッチング周波数が過大になりスイッチングロスが大きくなる可能性がある。
【０００７】
本発明の目的は、定常時は高調波の流出を抑えることができ、系統擾乱時には過電流を抑制して機器保護によるインバータの停止を防止できるインバータ制御装置を提供することである。
【課題を解決するための手段】
【０００８】
請求項１の発明に係わるインバータ制御装置は、直流電源設備の直流を交流に変換して前記直流電源設備を電力系統に接続させるためのインバータをパルス幅変調にて制御するインバータ制御装置において、前記インバータの出力電圧指令値に基づく信号波と搬送波とを比較しそれらの値の大小により前記インバータのスイッチング素子をオンオフするゲートパルス信号の生成信号を求める信号波−搬送波比較方式制御部と、前記インバータの出力電流値とその電流指令値とをヒステリシス特性を持たせて比較し前記インバータの出力電流値が所定のヒステリシス幅を逸脱したとき前記インバータのスイッチング素子をオンオフするためのゲートパルス信号の生成信号を求めるヒステリシスコンパレータ方式制御部と、前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号または前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号のいずれかを選択してゲートパルス信号の発生指令信号を出力する切換部とを備えたことを特徴とする。
【０００９】
請求項２の発明に係わるインバータ制御装置は、請求項１の発明において、前記切換部は、定常時は前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号を選択し前記インバータの出力電流急変時は前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号を選択してゲートパルス信号の発生指令信号を出力することを特徴とする。
【００１０】
請求項３の発明に係わるインバータ制御装置は、請求項２の発明において、前記信号波−搬送波比較方式制御部のスイッチング周波数を十分高くし、前記ヒステリシスコンパレータ方式制御部のヒステリシス幅を大きめに設定したことを特徴とする。
【００１１】
請求項４の発明に係わるインバータ制御装置は、請求項２の発明において、前記切換部は、前記信号波−搬送波比較方式制御部における信号波と搬送波の値の大小が反転する条件と、前記ヒステリシスコンパレータ方式制御部における出力電流値がヒステリシス幅を逸脱する条件とのいずれかの条件が成立したときに、定常時と前記インバータの出力電流急変時とを弁別し、定常時は前記信号波−搬送波比較方式制御部からのゲートパルス信号の生成信号を選択し、前記インバータの出力電流急変時は前記ヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号を選択してゲートパルス信号の発生指令信号を出力することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、定常時は信号波−搬送波比較方式で動作し、系統擾乱時等の出力電流急変時はヒステリシスコンパレータ方式で動作するので、定常時はスイッチング周波数は一定となる。従って、スイッチング素子のスイッチング時間、スイッチングロス、出力波形の歪み等を考慮した最適なスイッチング周波数を適用でき、これに合わせた高調波除去フィルタを設けることにより、高調波の流出を抑えることもできる。
【００１３】
一方で、系統擾乱時には、ヒステリシスコンパレータ方式に切り換わるため、過電流を抑制でき機器保護によるインバータの停止や電力系統からの解列を防ぐことができる。また、系統擾乱がなくなったときには、速やかに定常時の信号波−搬送波比較方式に復帰することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を説明する。図１は本発明の実施の形態に係わるインバータ制御装置のブロック構成図であり、単相インバータに適用されるインバータ制御装置の一例を示している。図２は図１に示したインバータ制御装置が適用される単相インバータの回路構成図である。図２において、単相インバータ１１は、４個のスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４で構成され、直流電源設備１２で発電された直流を電力系統１３に供給する。
【００１５】
ここで、直流電源設備１２は、直流電力を直接的に発生する設備だけでなく、交流電源を順変換器により直流に変換して直流電力を得る設備も含む。また、電力系統１３は商用電力系統だけでなく、需要地内に配置した電源設備をネットワークで接続し電力供給を行う小規模の自立系統（マイクログリッド）等の自立して運転している系統も含む。さらに、インバータには、直流から交流への電力変換を行うことのできる交直変換装置だけでなく、無効電力のみを出力する装置に使用されるもの及び設定により順変換動作を行うことができるものも含む。無効電力のみを出力する装置としては、例えば、電圧補償の目的で接続される有効電力を供給しない設備（自励式ＳＶＣ）があり、そのような設備に使用されるインバータも含む。
【００１６】
図２において、単相インバータ１１のスイッチング素子Ｓ１、Ｓ４がオンでスイッチング素子Ｓ２、Ｓ３がオフであるときは出力電流ｉが増加の制御状態であり、スイッチング素子Ｓ２、Ｓ３がオンでスイッチング素子Ｓ１、Ｓ４がオフであるときは出力電流ｉが減少の制御状態である。以下の説明では、表１に示すように、スイッチング素子Ｓ１、Ｓ４がオンでスイッチング素子Ｓ２、Ｓ３がオフ（出力電流ｉの増加状態）をモード１と呼び、スイッチング素子Ｓ２、Ｓ３がオンでスイッチング素子Ｓ１、Ｓ４がオフ（出力電流ｉの減少状態）をモード２と呼ぶことにする。
【表１】
2007124888.tif 000003
【００１７】
図１において、信号波−搬送波比較方式として正弦波−三角波比較方式を採用した場合を示している。すなわち、信号波（電圧参照波）として正弦波を用い、搬送波として三角波を用いた場合を示している。以下では、正弦波−三角波比較方式のことを三角波比較方式と記す。なお、信号波として台形波や三角波などのもの、搬送波として鋸波や正弦波などを用いた場合にも同様に適用できる。
【００１８】
信号波−搬送波比較方式制御部である三角波比較方式制御部１４は、単相インバータの出力電圧指令値に基づく電圧参照波と三角波とを比較し、それらの値の大小により単相インバータ１１のスイッチング素子Ｓ１〜Ｓ４をオンオフするためのゲートパルス信号を生成するための生成信号を得るものである。
【００１９】
単相インバータ１１の電力系統１３への接続点における接続点電圧ｖは、三角波比較方式制御部１４の電圧参照波演算部１５および三角波作成部１６に入力される。電圧参照波演算部１５は出力電圧指令値とこれに基づく電圧参照波ｖ＊を演算するものであり、接続点における接続点電圧ｖに加え、単相インバータ１１の出力電流ｉおよび出力電流指令値ｉ＊も入力し、これらに基づいて出力電圧指令値とこれに基づく電圧参照波ｖ＊を演算する。そして、演算した電圧参照波ｖ＊を三角波比較部１７に出力する。なお、電流指令値ｉ＊は、単相インバータの有効電力指令値および無効電力指令値、接続点における接続点電圧ｖに基づいて、上位制御系にて演算される。
【００２０】
三角波作成部１６は接続点における接続点電圧ｖの位相を検出し、これに同期した三角波（搬送波）ｃを作成する。なお、三角波の作成にあたっては接続点電圧ｖに同期させない方式も考えられ、その場合は接続点電圧ｖを入力する必要はない。そして、作成した三角波ｃを三角波比較部１７に出力する。三角波比較部１７は電圧参照波ｖ＊と三角波ｃとを比較し、電圧参照波ｖ＊が三角波ｃより大きい場合に論理値「１」、電圧参照波ｖ＊が三角波ｃ以下である場合に論理値「０」の三角波比較判定信号Ｔ（ｎ）を出力する。
【００２１】
このようにして、三角波比較方式制御部１４は、単相インバータ１１のスイッチング素子Ｓ１〜Ｓ４をオンオフするためのゲートパルス信号を生成するための生成信号として、三角波比較判定信号Ｔ（ｎ）を得る。
【００２２】
次に、ヒステリシスコンパレータ方式制御部１８は、単相インバータ１１の出力電流値ｉとその電流指令値ｉ＊とをヒステリシス特性を持たせて比較し、単相インバータ１１の出力電流値ｉが所定のヒステリシス幅Δｉ＊を逸脱したとき単相インバータ１１のスイッチング素子Ｓ１〜Ｓ４をオンオフするためのゲートパルス信号を生成するための生成信号を得るものである。
【００２３】
上限判定手段１９は、単相インバータ１１の出力電流値ｉ、その電流指令値ｉ＊、およびヒステリシス幅Δｉ＊を入力し、出力電流値ｉがヒステリシス特性の上限値（ｉ＊＋Δｉ＊）を超えたか否かを判定する。そして、出力電流値ｉが上限値（ｉ＊＋Δｉ＊）を超えたときは論理値「１」、出力電流値ｉが上限値（ｉ＊＋Δｉ＊）を超えていないときは論理値「０」の上限判定信号Ｓ（ｎ）を出力する。また、下限判定手段２０は、単相インバータ１１の出力電流値ｉ、その電流指令値ｉ＊、およびヒステリシス幅Δｉ＊を入力し、出力電流値ｉがヒステリシス特性の下限値（ｉ＊−Δｉ＊）未満となったか否かを判定する。そして、出力電流値ｉが下限値（ｉ＊−Δｉ＊）未満となったときは論理値「１」、出力電流値ｉが下限値（ｉ＊−Δｉ＊）未満でないときは論理値「０」の下限判定信号Ｒ（ｎ）を出力する。ここで、ヒステリシス幅Δｉ＊は定常時の三角波比較方式制御部１４による動作時にはインバータの出力電流がヒステリシス幅を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部１８は定常時には動作せず、三角波比較方式制御部１４のバックアップとなる。
【００２４】
上限判定信号Ｓ（ｎ）および下限判定信号Ｒ（ｎ）はフリップフロップ２１に入力され、上限判定信号Ｓ（ｎ）が論理値「１」のときはフリップフロップ２１の出力信号ｆは「１」となり、下限判定信号Ｒ（ｎ）が論理値「１」のときはフリップフロップ２１の出力信号は「０」となる。
【００２５】
このようにして、ヒステリシスコンパレータ方式制御部１８は、単相インバータ１１のスイッチング素子Ｓ１〜Ｓ４をオンオフするためのゲートパルス信号を生成するための生成信号として、上限判定信号Ｓ（ｎ）、下限判定信号Ｒ（ｎ）、フリップフロップ２１の出力信号ｆを得る。
【００２６】
次に、切換部２２は、単相インバータ１１のスイッチング素子Ｓ１〜Ｓ４をオンオフするためのゲートパルス信号を生成するための生成信号、すなわち、三角波比較方式制御部１４からの三角波比較判定信号Ｔ（ｎ）、ヒステリシスコンパレータ方式制御部１８からの上限判定信号Ｓ（ｎ）、下限判定信号Ｒ（ｎ）、およびフリップフロップ２１の出力信号ｆを入力し、これらに基づいて、単相インバータのスイッチング素子Ｓ１〜Ｓ４をオンオフするゲートパルス信号を発生させるためのゲートパルス信号発生指令信号Ｑ（ｎ）を出力する。
【００２７】
ゲートパルス信号発生指令信号Ｑ（ｎ）が論理値「１」のときは前述したモード２（スイッチング素子Ｓ２、Ｓ３がオンでスイッチング素子Ｓ１、Ｓ４がオフ）のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Ｑ（ｎ）が論理値「０」のときは前述したモード１（スイッチング素子Ｓ１、Ｓ４がオンでスイッチング素子Ｓ２、Ｓ３がオフ）のゲートパルス信号を発生させる指令信号である。
【００２８】
ここで、三角波比較判定信号Ｔ（ｎ）、上限判定信号Ｓ（ｎ）、下限判定信号Ｒ（ｎ）、ゲートパルス信号発生指令信号Ｑ（ｎ）が論理値「１」（真）となる場合を表２に示す。
【表２】
2007124888.tif 000004
【００２９】
切換部２２は信号選択部２３を有し、オア回路２４の出力信号ｅとフリップフロップ２１の出力信号ｆとを信号選択部２３で切り換える。この信号選択部２３での切り換えは、オア回路２５の出力信号ｇにより行われる。すなわち、上限判定信号Ｓ（ｎ）または下限判定信号Ｒ（ｎ）のいずれかが論理値「１」になったとき、つまり、単相インバータ１１の出力電流値ｉが所定のヒステリシス幅Δｉ＊を逸脱したときに、オア回路２５の出力信号ｇが論理値「１」となり、フリップフロップ２１の出力信号ｆを選択し、逆に上限判定信号Ｓ（ｎ）または下限判定信号Ｒ（ｎ）のいずれも論理値「０」のとき、つまり、単相インバータ１１の出力電流値ｉが所定のヒステリシス幅Δｉ＊の範囲内にあるときは、オア回路２５の出力信号ｇが論理値「０」となり、オア回路２４の出力信号ｅを選択する。
【００３０】
なお、フリップフロップ２１の出力信号ｆは、前述したように、上限判定信号Ｓ（ｎ）が論理値「１」のときに「１」であり、下限判定信号Ｒ（ｎ）が論理値「１」のときには「０」である。
【００３１】
一方、三角波比較方式制御部１４の三角波比較部１７からの三角波比較判定信号Ｔ（ｎ）は、ノット回路２６を介してアンド回路２７ａ、２７ｃに入力されるとともに、ディレー回路２８ａを介してアンド回路２７ａ、２７ｂに入力される。ディレー回路２８ａは１サンプリング前の三角波比較判定信号Ｔ（ｎ−１）を出力するものである。
【００３２】
また、信号選択部２３の出力信号であるゲートパルス信号発生指令信号Ｑ（ｎ）は、ディレー回路２８ｂを介してアンド回路２７ｂ、２７ｃに入力される。ディレー回路２８ｂは１サンプリング前のゲートパルス信号発生指令信号Ｑ（ｎ−１）を出力するものである。そして、オア回路２４はアンド回路２７ａ、２７ｂ、２７ｃのいずれかの出力信号が論理値「１」のときに、論理値「１」の出力信号ｅを出力する。切換部２２で行われる論理演算の内容を表３に示す。
【表３】
2007124888.tif 000005
【００３３】
また、切換部２２の論理演算で扱う、三角波比較判定信号Ｔ（ｎ）、１サンプリング前の三角波比較判定信号Ｔ（ｎ−１）、上限判定信号Ｓ（ｎ）、下限判定信号Ｒ（ｎ）、ゲートパルス信号発生指令信号Ｑ（ｎ）、１サンプリング前のゲートパルス信号発生指令信号Ｑ（ｎ−１）の真理値表を表４に示す。真理値表中の「ｘ」は「１」または「０」のいずれであっても良いことを示している。
【表４】
2007124888.tif 000006
【００３４】
表３に示すように、切換部２２は遷移前の状態がモード１である場合（ゲートパルス信号発生指令信号Ｑ（ｎ−１）が「０」である場合）には、三角波比較判定信号Ｔ（ｎ）が「１」から「０」に変化したとき、あるいは上限判定信号Ｓ（ｎ）が論理値「１」となったときに、モード２（ゲートパルス信号発生指令信号Ｑ（ｎ）が「１」）に遷移する。
【００３５】
また、遷移前の状態がモード２である場合（ゲートパルス信号発生指令信号Ｑ（ｎ−１）が「１」である場合）には、三角波比較判定信号Ｔ（ｎ）が「０」から「１」に変化したとき、あるいは下限判定信号Ｒ（ｎ）が論理値「１」となったときに、モード１（ゲートパルス信号発生指令信号Ｑ（ｎ）が「０」）に遷移する。
【００３６】
例えば、遷移前の状態がモード１で、三角波比較判定信号Ｔ（ｎ）が「１」から「０」に変化したときに、モード２に遷移するのは、表４に示す真理値表の第５行の遷移である。また、遷移前の状態がモード２で、三角波比較判定信号Ｔ（ｎ）が「０」から「１」に変化したときに、モード１に遷移するのは、表４に示す真理値表の第４行の遷移である。これらの場合は、三角波比較方式制御部１４の出力信号である三角波比較判定信号Ｔ（ｎ）の変化に伴ってモードの遷移が行われる。
【００３７】
一方、遷移前の状態がモード１で、上限判定信号Ｓ（ｎ）が成立し論理値「１」となったときに、モード２に遷移するのは、表４に示す真理値表の第１０行の遷移である。また、遷移前の状態がモード２で、下限判定信号Ｒ（ｎ）が成立し論理値「１」となったときに、モード１に遷移するのは、表４に示す真理値表の第９行の遷移である。これらの場合は、ヒステリシスコンパレータ方式制御部１８の出力信号である上限判定信号Ｓ（ｎ）、下限判定信号Ｒ（ｎ）、フリップフロップ２１の出力信号ｆの変化に伴ってモードの遷移が行われる。
【００３８】
図３は、本発明の実施の形態に係わるインバータ制御装置の動作特性図である。図３に示すように、単相インバータ１１の出力電流ｉが出力電流指令値ｉ＊になるように単相インバータのスイッチング素子Ｓ１〜Ｓ４をオンオフ制御する。出力電流指令値ｉ＊に対して、ヒステリシス幅Δｉ＊を保って上限値（ｉ＊＋Δｉ＊）および下限値（ｉ＊−Δｉ＊）が設定されている。
【００３９】
上限値（ｉ＊＋Δｉ＊）および下限値（ｉ＊−Δｉ＊）は、ヒステリシスコンパレータ方式制御部１８が動作開始する制限値であり、出力電流ｉが上限値（ｉ＊＋Δｉ＊）を超えた場合、あるいは出力電流ｉが下限値（ｉ＊−Δｉ＊）を下回った場合に、ヒステリシスコンパレータ方式制御部１８が動作する。
【００４０】
出力電流ｉが上限値（ｉ＊＋Δｉ＊）と下限値（ｉ＊−Δｉ＊）との間にあるときは、切換部２２の信号選択部２３は、三角波比較方式制御部１４の三角波比較判定信号Ｔ（ｎ）に基づく演算結果であるオア回路２４の出力信号ｅを選択する。これにより、インバータ制御装置は三角波比較方式制御部１４による制御を行う。このとき、三角波比較方式制御部１４は出力電流ｉと上限値（ｉ＊＋Δｉ＊）および下限値（ｉ＊−Δｉ＊）との直接的な大小関係により動作するものではなく、出力電流ｉの変化は電圧参照波演算部１５における制御演算を通じて間接的に三角波比較方式制御部１４の出力である三角波比較判定信号Ｔ（ｎ）に反映される。
【００４１】
一方、系統擾乱の発生により、出力電流ｉが上限値（ｉ＊＋Δｉ＊）を超えた場合、あるいは出力電流ｉが下限値（ｉ＊−Δｉ＊）を下回った場合には、切換部２２の信号選択部２３は、オア回路２５の出力信号ｇにより、上限判定信号Ｓ（ｎ）や下限判定信号Ｒ（ｎ）に基づく演算結果であるフリップフロップ２１の出力信号ｆを選択する。これにより、インバータ制御装置はヒステリシスコンパレータ方式制御部１８による制御を行う。
【００４２】
ここで、三角波比較方式制御部１４は電圧参照波ｖ＊と三角波ｃとの比較により、「１」と「０」とを繰り返しながら変化する三角波比較判定信号Ｔ（ｎ）を出力する。いま、時点ｔ１で三角波比較判定信号Ｔ（ｎ）が「０」から「１」に変化したとすると、モード２からモード１への運転に切り換わる。モード１は前述したように出力電流ｉを増方向に制御するモードである。そして、時点ｔ２で三角波比較判定信号Ｔ（ｎ）が「１」から「０」に変化したとすると、モード１からモード２への運転に切り換わる。モード２は前述したように出力電流ｉを減方向に制御するモードである。このように、三角波比較方式制御部１４は、三角波比較判定信号Ｔ（ｎ）の「１」と「０」との変化に伴い、モード１とモード２との切り換えを行う。
【００４３】
そして、次のモードの切換点に到達するまでの間に、例えば、系統擾乱の発生により、出力電流ｉが上限値（ｉ＊＋Δｉ＊）または下限値（ｉ＊−Δｉ＊）を逸脱したときは、ヒステリシスコンパレータ方式制御部１８が動作し、ヒステリシスコンパレータ方式制御部１８による制御となる。この場合、三角波比較方式制御部１４は演算を継続し、三角波比較方式制御部１４による次のモードの切換点に到達するまでの間に、出力電流ｉが上限値（ｉ＊＋Δｉ＊）または下限値（ｉ＊−Δｉ＊）を逸脱しないときは、三角波比較方式制御部１４による制御に復帰する。
【００４４】
いま、時点ｔ５で三角波比較判定信号Ｔ（ｎ）が「０」から「１」に変化し、モード２からモード１への運転に切り換わったとする。三角波比較方式制御部１４による次のモードの切換点は時点ｔ７であるが、時点ｔ７以前の時点ｔ６において、出力電流ｉが上限値（ｉ＊＋Δｉ＊）を超え過電流となったとすると、ヒステリシスコンパレータ方式制御部１８が動作し、切換部２２の信号選択部２３は、オア回路２５の出力信号ｇにより、上限判定信号Ｓ（ｎ）に基づく演算結果であるフリップフロップ２１の出力信号ｆ（論理値「１」）を選択する。これにより、時点ｔ６でモード１からモード２に切り換わる。モード２の運転により出力電流ｉが減少し、時点ｔ８で出力電流ｉが下限値（ｉ＊−Δｉ＊）未満となったとすると、時点ｔ８は三角波比較方式制御部１４による次のモードの切換点に到達する時点ｔ９より前であるので、ヒステリシスコンパレータ方式制御部１８が動作し、切換部２２の信号選択部２３は、オア回路２５の出力信号ｇにより、下限判定信号Ｒ（ｎ）に基づく演算結果であるフリップフロップ２１の出力信号ｆ（論理値「０」）を選択する。これにより、時点ｔ８でモード２からモード１に切り換わる。
【００４５】
この間、信号選択部２３によって選択されていないが演算を継続している三角波比較方式制御部１４によるモードは、時点ｔ９でモード２からモード１に切り換わり、時点ｔ１０でモード１からモード２に切り換わる。この切換点である時点ｔ１０までに、出力電流ｉが上限値（ｉ＊＋Δｉ＊）を超えていないので、時点ｔ１０で三角波比較方式制御部１４による制御に復帰する。そして、時点ｔ１１でモード２からモード１に切り換わり、以下、三角波比較方式制御部１４による制御が行われる。
【００４６】
このように、定常時は三角波比較方式制御部１４によるスイッチング周波数一定の制御を行い、系統擾乱時等の出力電流急変時はヒステリシスコンパレータ方式制御部１８による制御を行う。系統擾乱時は、三角波比較方式制御部１４では電流を制御しきれないため、ヒステリシスコンパレータ方式のヒステリシス幅を出力電流が超え、ヒステリシスコンパレータ方式制御部１８が動作する。その後はヒステリシスコンパレータ制御部１８の制御で推移するが、過渡的な過電流がおさまり、三角波比較方式制御部１４のスイッチングの方が早く動作する時点で三角波比較モードが復帰し、以後は定常時の動作となる。
【００４７】
なお、ヒステリシスコンパレータ方式制御部１８は、定常時の三角波比較方式制御部による動作時にはインバータの出力電流がヒステリシス幅を逸脱しない程度の大きめのヒステリシス幅Δｉ＊を持たせているので、系統擾乱時等の出力電流急変時に三角波比較方式制御部１４のバックアップとして動作することになる。この場合、三角波比較方式制御部１４のスイッチング周波数を十分高くすることにより、三角波比較方式制御部による動作時の電流リップルを小さく抑え、ヒステリシスコンパレータ方式制御部１８が通常時において不要に動作しないようにしておく。
【００４８】
図４は、本発明の実施の形態における単相インバータの出力電流波形の説明図であり、図４（ａ）は従来の三角波比較方式制御部１４のみの場合の単相インバータの出力電流波形図、図４（ｂ）は本発明の実施の形態での三角波比較方式制御部及びヒステリシスコンパレータ方式制御部の双方による場合の単相インバータの出力電流波形図である。
【００４９】
図４（ａ）及び図４（ｂ）中のＳ１は電流上限値指令値、Ｓ２は電流下限値指令値、Ｓｉは単相インバータのインバータ出力電流である。いま、三角波比較方式制御部１４の三角波ｃの制御演算刻みが５０μｓ、三角波周波数が２０ｋＨｚ、ヒステリシスコンパレータ方式制御部１８の演算刻みが１μｓ、電流許容幅（ヒステリシス幅Δｉ＊）が±０．１５ｐｕであるとする。ただし、１ｐｕは単相インバータの定格出力電流とする。そして、図４（ａ）及び図４（ｂ）の時点ｔ１で接続点の交流電圧ｖの位相が急変したとする。
【００５０】
従来の三角波比較方式制御部１４のみの場合には、接続点の交流電圧ｖの位相急変に対して、三角波比較方式制御部１４の電圧参照波演算部１５の演算が間に合わないため、出力電圧指令値およびこれに基づく電圧参照波ｖ＊が交流電圧ｖの変化に追随することができず、インバータ出力電圧と接続点交流電圧の位相差が開いてインバータ出力電流Ｓｉは過電流となる。例えば、位相急変時には定常時の５倍以上の過電流が発生し、実際には過電流保護により単相インバータは停止する。
【００５１】
ここで、急激な位相変化に対して電圧参照波演算部１５の演算が間に合わないのは、実効値ベースで演算を行っているためである。そのため、交流電圧が急変してから実効値ベースの検出値に正確に反映されるのに最低１周期かかり、さらに制御の遅れが加わるため、図４（ａ）に示すように、擾乱が収まるのに、交流電圧ｖの位相急変が発生した時点ｔ１以降、２〜３周期程度かかることになる。
【００５２】
これに対し、本発明の実施の形態での三角波比較方式制御部及びヒステリシスコンパレータ方式制御部の双方による場合には、常時は三角波比較方式で動作しているが、位相急変時にはヒステリシスコンパレータ方式制御部１８に移行するので過電流を回避できる。図４（ｂ）に示すように、時点ｔ１で接続点の交流電圧ｖの位相が急変すると、インバータ出力電流Ｓｉは増加状態となり上昇するが、時点ｔ２で電流上限値指令値Ｓ１により制限が加えられる。従って、電流上限値指令値Ｓ１以上に上昇しない。
【００５３】
一方、時点ｔ３でインバータ出力電流Ｓｉの状態が増加状態から減少状態になり、時点ｔ４で減少状態となると、電流下限値指令値Ｓ２により制限が加えられる。従って、電流下限値指令値Ｓ２以下に下降しない。なお、位相急変後の動揺が収束した後は、前述したように三角波比較方式制御部１４による制御に復帰する。
【００５４】
図５は、本発明の実施の形態における三角波比較方式制御部１４のスイッチング周波数を変化させた場合の単相インバータの出力電流波形の説明図であり、図５（ａ）は三角波比較方式制御部１４のスイッチング周波数が低い場合（１０ｋＨｚ）の単相インバータの出力電流波形図、図５（ｂ）は本発明の実施の形態での三角波比較方式制御部のスイッチング周波数が高い場合（２０ｋＨｚ）の場合の単相インバータの出力電流波形図である。
【００５５】
図５（ａ）及び図５（ｂ）中のＳ１は電流上限値指令値、Ｓ２は電流下限値指令値、Ｓｉは単相インバータのインバータ出力電流であり、ヒステリシスコンパレータ方式制御部１８の演算刻みは１μｓ、電流許容幅（ヒステリシス幅Δｉ＊）は±０．１５ｐｕである。そして、図５（ａ）は三角波比較方式制御部１４の三角波ｃの制御演算刻みが１００μｓ、三角波周波数が１０ｋＨｚである場合、図５（ｂ）は三角波比較方式制御部１４の三角波ｃの制御演算刻みが５０μｓ、三角波周波数が２０ｋＨｚである場合を示している。
【００５６】
ヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）が±０．１５ｐｕのとき、三角波比較方式制御部１４のスイッチング周波数が１０ｋＨｚでは、図５（ａ）に示すように、インバータ出力電流Ｓｉは、常時ヒステリシスコンパレータの電流許容幅（ヒステリシス幅Δｉ＊）に引っ掛かり、三角波比較動作とヒステリシスコンパレータ動作が交互に発生する。従って、常時スイッチング周波数が変動することになる。
【００５７】
これに対して、同じ電流許容幅（ヒステリシス幅Δｉ＊）の±０．１５ｐｕで、三角波比較方式のスイッチング周波数を２０ｋＨｚとすると、図５（ｂ）に示すように、定常時は±０．１５ｐｕに引っ掛からずに、三角波比較動作での制御が持続する。
【００５８】
このことから、三角波比較方式制御部１４のスイッチング周波数を十分高くすることにより、三角波比較方式制御部１４による動作時の電流リップルを小さく抑え、ヒステリシスコンパレータ方式制御部１８が通常時において不要に動作しないようにしておく。
【００５９】
図６は、本発明の実施の形態におけるヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）を変化させた場合の単相インバータの出力電流波形の説明図であり、図６（ａ）はヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）が小さい場合（±０．１ｐｕ）の単相インバータの出力電流波形図、図６（ｂ）は本発明の実施の形態でのヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）が大きい場合（±０．１５ｐｕ）の場合の単相インバータの出力電流波形図である。
【００６０】
図６（ａ）及び図６（ｂ）中のＳ１は電流上限値指令値、Ｓ２は電流下限値指令値、Ｓｉは単相インバータのインバータ出力電流であり、ヒステリシスコンパレータ方式制御部１８の演算刻みは１μｓであり、三角波比較方式制御部１４の三角波ｃの制御演算刻みは５０μｓで三角波周波数が２０ｋＨｚである。そして、図６（ａ）はヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）が小さい場合（±０．１ｐｕ）、図６（ｂ）はヒステリシスコンパレータ方式制御部１８の電流許容幅（ヒステリシス幅Δｉ＊）が大きい場合（±０．１５ｐｕ）を示している。
【００６１】
三角波比較方式のスイッチング周波数を２０ｋＨｚとしたとき、ヒステリシスコンパレータの電流許容幅（ヒステリシス幅Δｉ＊）が±０．１ｐｕのときは、図６（ａ）に示すように、インバータ出力電流Ｓｉは、常時電流許容幅（ヒステリシス幅Δｉ＊）に引っ掛かり、三角波比較動作とヒステリシスコンパレータ動作とが交互に発生する。従って、常時スイッチング周波数が変動することになる。
【００６２】
これに対して、同じスイッチング周波数の２０ｋＨｚで、ヒステリシスコンパレータの電流許容幅（ヒステリシス幅Δｉ＊）を±０．１５ｐｕとすると、図６（ｂ）に示すように、定常時は電流許容幅（ヒステリシス幅Δｉ＊）に引っ掛からずに三角波比較動作での制御が持続する。
【００６３】
このことから、電流許容幅（ヒステリシス幅Δｉ＊）は定常時の三角波比較方式制御部１４による動作時には単相インバータの出力電流がこの電流許容幅（ヒステリシス幅Δｉ＊）を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部１８は定常時には動作せず、三角波比較方式制御部１４のバックアップとなる。
【００６４】
以上の説明では、インバータ制御装置を単相インバータに適用した場合について説明したが三相インバータについても同様に適用できる。図７は本発明の実施の形態に係わるインバータ制御装置の他の一例を示すブロック構成図であり、三相インバータに適用されるインバータ制御装置の一例を示している。ここでは、信号波−搬送波比較方式として三角波比較方式を採用した場合を示しているが、信号波、搬送波として他の波形を用いた場合にも適用できることは、単相インバータの場合と同様である。また、図８は図７に示したインバータ制御装置が適用される三相インバータの回路構成図である。
【００６５】
図８において、三相インバータ２９は、６個のスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６で構成され、直流電源設備１２で発電された直流を三相交流に変換して電力系統１３に供給する。三相インバータ２９では、Ｕ相、Ｖ相、Ｗ相の三相にそれぞれ電流ｉｕ、ｉｖ、ｉｗが流れる。Ｕ相出力電流ｉｕはスイッチＳ１がオンでスイッチＳ４がオフであるときに増加の制御状態であり、スイッチＳ４がオンでスイッチＳ１がオフであるときに減少の制御状態である。同様に、Ｖ相出力電流ｉｖはスイッチＳ２がオンでスイッチ５がオフであるときに増加の制御状態であり、スイッチＳ５がオンでスイッチＳ２がオフであるときに減少の制御状態である。また、Ｗ相出力電流ｉｗはスイッチＳ３がオンでスイッチＳ６がオフあるときに増加の制御状態であり、スイッチＳ６がオンスイッチＳ３がオフであるときに減少の制御状態である。
【００６６】
以下の説明では、表５に示すように、スイッチング素子Ｓ１がオンでスイッチＳ４がオフ（出力電流ｉｕの増加状態）をモード１、スイッチング素子Ｓ４がオンでスイッチＳ１がオフ（出力電流ｉｕの減少状態）をモード２、スイッチング素子Ｓ２がオンでスイッチＳ５がオフ（出力電流ｉｖの増加状態）をモード３、スイッチング素子Ｓ５がオンでスイッチＳ２がオフ（出力電流ｉｖの減少状態）をモード４、スイッチング素子Ｓ３がオンでスイッチＳ６がオフ（出力電流ｉｗの増加状態）をモード５、スイッチング素子Ｓ６がオンでスイッチＳ３がオフ（出力電流ｉｗの減少状態）をモード６と呼ぶことにする。
【表５】
2007124888.tif 000007
【００６７】
図７において、信号波−搬送波比較方式制御部である三角波比較方式制御部１４は、共通の電圧参照波演算部１５を有するとともに、三相各相に対応して、各相三角波比較方式制御部３０、すなわち、Ｕ相三角波比較方式制御部３０ｕ、Ｖ相三角波比較方式制御部３０ｖ、Ｗ相三角波比較方式制御部３０ｗが設けられている。これらＵ相三角波比較方式制御部３０ｕ、Ｖ相三角波比較方式制御部３０ｖ、Ｗ相三角波比較方式制御部３０ｗは、それぞれ図１に示した三角波作成部１６及び三角波比較部１７を備えている。
【００６８】
三相インバータ２９の電力系統１３への接続点における三相接続点電圧ｖｕ、ｖｖ、ｖｗは、三角波比較方式制御部１４の電圧参照波演算部１５およびＵ相三角波比較方式制御部３０ｕ、Ｖ相三角波比較方式制御部３０ｖ、Ｗ相三角波比較方式制御部３０ｗに入力される。
【００６９】
電圧参照波演算部１５は、三相接続点における接続点電圧ｖｕ、ｖｖ、ｖｗに加え、三相インバータ２９の出力電流ｉｕ、ｉｖ、ｉｗおよび出力電流指令値ｉｕ＊、ｉｖ＊、ｉｗ＊を入力し、これらに基づいて出力電圧指令値とこれに基づく三相各相の電圧参照波ｖｕ＊、ｖｖ＊、ｖｗ＊を演算する。なお、電流指令値ｉｕ＊、ｉｖ＊、ｉｗ＊は、インバータの有効電力指令値および無効指令値、接続点における接続点電圧ｖに基づいて、上位制御系にて演算される。
【００７０】
そして、演算したＵ相の電圧参照波ｖｕ＊をＵ相三角波比較方式制御部３０ｕに、Ｖ相の電圧参照波ｖｖ＊をＶ相三角波比較方式制御部３０ｖに、Ｗ相の電圧参照波ｖｗ＊をＷ相三角波比較方式制御部３０ｗに出力する。ここで、Ｕ相三角波比較方式制御部３０ｕ、Ｖ相三角波比較方式制御部３０ｖ、Ｗ相三角波比較方式制御部３０ｗは、同一構成であり同一の機能を有するので、Ｕ相三角波比較方式制御部３０ｕについて説明する。
【００７１】
Ｕ相三角波比較方式制御部３０ｕでは、接続点におけるＵ相接続点電圧ｖｕの位相を検出し、これに同期した三角波（搬送波）ｃｕを作成し、電圧参照波ｖｕ＊と三角波ｃｕとを比較し、Ｕ相電圧参照波ｖｕ＊が三角波ｃｕより大きい場合に論理値「１」、Ｕ相電圧参照波ｖｕ＊が三角波ｃｕ以下である場合に論理値「０」のＵ相の三角波比較判定信号Ｔｕ（ｎ）を出力する。Ｖ相三角波比較方式制御部３０ｖ及びＷ相三角波比較方式制御部３０ｗにおいても同様に、三角波比較判定信号Ｔｖ（ｎ）及びＴｗ（ｎ）を出力する。なお、三角波の作成にあたっては接続点電圧ｖｕ、ｖｖ、ｖｗに同期させない方式も考えられ、その場合は、Ｕ相三角波比較方式制御部３０ｕ、Ｖ相三角波比較方式制御部３０ｖ、Ｗ相三角波比較方式制御部３０ｗに、接続点電圧ｖｕ、ｖｖ、ｖｗを入力する必要はない。
【００７２】
このようにして、三角波比較方式制御部１４は、三相インバータ２９のスイッチング素子Ｓ１〜Ｓ６をオンオフするためのゲートパルス信号を生成するための生成信号として、Ｕ相の三角波比較判定信号Ｔｕ（ｎ）、Ｔｖ（ｎ）、Ｔｗ（ｎ）を得る。
【００７３】
次に、ヒステリシスコンパレータ方式制御部１８は、三相各相に対応して、各相ヒステリシスコンパレータ方式制御部３１すなわち、Ｕ相ヒステリシスコンパレータ方式制御部３１ｕ、Ｖ相ヒステリシスコンパレータ方式制御部３１ｖ、Ｗ相ヒステリシスコンパレータ方式制御部３１ｗが設けられ、これらＵ相ヒステリシスコンパレータ方式制御部３１ｕ、Ｖ相ヒステリシスコンパレータ方式制御部３１ｖ、Ｗ相ヒステリシスコンパレータ方式制御部３１ｗは、それぞれ図１に示した上限判定手段１９、下限判定手段２０、フリップフロップ２１を備えている。ここで、Ｕ相ヒステリシスコンパレータ方式制御部３１ｕ、Ｖ相ヒステリシスコンパレータ方式制御部３１ｖ、Ｗ相ヒステリシスコンパレータ方式制御部３１ｗは、同一構成であり同一の機能を有するので、Ｕ相ヒステリシスコンパレータ方式制御部３１ｕについて説明する。
【００７４】
Ｕ相ヒステリシスコンパレータ方式制御部３１ｕは、三相インバータ２９のＵ相出力電流ｉｕとその電流指令値ｉｕ＊とをヒステリシス特性を持たせて比較し、三相インバータ２９の出力電流値ｉｕが所定のヒステリシス幅Δｉｕ＊を逸脱したとき、三相インバータ２９のスイッチング素子Ｓ１〜Ｓ６をオンオフするためのゲートパルス信号の生成信号を得る。
【００７５】
ゲートパルス信号の生成信号は、出力電流値ｉｕがヒステリシス特性の上限値（ｉｕ＊＋Δｉｕ＊）を超えたときに論理値「１」となる上限判定信号Ｓｕ（ｎ）、出力電流値ｉｕが下限値（ｉｕ＊−Δｉｕ＊）未満となったときに論理値「１」となる下限値判定信号Ｒｕ（ｎ）、上限判定信号Ｓｕ（ｎ）が論理値「１」のときに論理値「１」を下限判定信号Ｒｕ（ｎ）が論理値「１」のときに論理値「０」を出力するフリップフロップの出力信号ｆｕである。
【００７６】
ここで、ヒステリシス幅Δｉｕ＊は、定常時の三角波比較方式制御部１４による動作時には三相インバータ２９の出力電流ｉｕがヒステリシス幅Δｉｕ＊を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部１８は定常時には動作せず、三角波比較方式制御部１４のバックアップとなる。
【００７７】
Ｖ相ヒステリシスコンパレータ方式制御部３１ｖ及びＷ相ヒステリシスコンパレータ方式制御部３１ｗにおいても同様に、上限判定信号Ｓｖ（ｎ）、Ｓｗ（ｎ）、下限値判定信号Ｒｖ（ｎ）、Ｒｗ（ｎ）、フリップフロップの出力信号ｆｖ、ｆｗがゲートパルス信号の生成信号として出力される。
【００７８】
次に、切換部２２は、三相各相に対応して、各相切換部３２すなわち、Ｕ相切換部３２ｕ、Ｖ相切換部３２ｖ、Ｗ相切換部３２ｗが設けられ、これらＵ相切換部３２ｕ、Ｖ相切換部３２ｖ、Ｗ相切換部３２ｗは、それぞれ図１に示した信号選択回路２３、オア回路２４、オア回路２５、ノット回路２６、アンド回路２７、ディレー回路２８を備えている。すなわち、Ｕ相切換部３２ｕ、Ｖ相切換部３２ｖ、Ｗ相切換部３２ｗは、同一構成であり同一の機能を有するので、Ｕ相切換部３２ｕについて説明する。
【００７９】
Ｕ相切換部３２ｕは、三角波比較方式制御部１４のＵ相三角波比較方式制御部３０ｕからのＵ相の三角波比較判定信号Ｔｕ（ｎ）、ヒステリシスコンパレータ方式制御部１８のＵ相ヒステリシスコンパレータ方式制御部３１ｕからの上限判定信号Ｓｕ（ｎ）、下限判定信号Ｒｕ（ｎ）、およびフリップフロップの出力信号ｆｕを入力し、これらに基づいて、三相インバータ２９のスイッチング素子Ｓ１、Ｓ４をオンオフするゲートパルス信号を発生させるためのゲートパルス信号発生指令信号Ｑｕ（ｎ）を出力する。
【００８０】
ゲートパルス信号発生指令信号Ｑｕ（ｎ）が論理値「１」のときは前述したモード２（スイッチング素子Ｓ４がオンでスイッチング素子Ｓ１がオフ）のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Ｑｕ（ｎ）が論理値「０」のときは前述したモード１（スイッチング素子Ｓ１がオンでスイッチング素子Ｓ４がオフ）のゲートパルス信号を発生させる指令信号である。
【００８１】
Ｖ相切換部３２ｖ、Ｗ相切換部３２ｗにおいても同様に、ゲートパルス信号発生指令信号Ｑｖ（ｎ）、Ｑｗ（ｎ）を出力する。
【００８２】
Ｖ相切換部３２ｖからのゲートパルス信号発生指令信号Ｑｖ（ｎ）が論理値「１」のときは前述したモード４（スイッチング素子Ｓ５がオンでスイッチング素子Ｓ２がオフ）のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Ｑｖ（ｎ）が論理値「０」のときは前述したモード３（スイッチング素子Ｓ２がオンでスイッチング素子Ｓ５がオフ）のゲートパルス信号を発生させる指令信号である。
【００８３】
また、Ｗ相切換部３２ｗからのゲートパルス信号発生指令信号Ｑｗ（ｎ）が論理値「１」のときは前述したモード６（スイッチング素子Ｓ６がオンでスイッチング素子Ｓ３がオフ）のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Ｑｗ（ｎ）が論理値「０」のときは前述したモード５（スイッチング素子Ｓ３がオンでスイッチング素子Ｓ６がオフ）のゲートパルス信号を発生させる指令信号である。
【００８４】
次に、切換部２２で行われる論理演算の内容を表６に示す。
【表６】
2007124888.tif 000008
【００８５】
表６に示すように、遷移前の状態がモード１であり、Ｕ相の三角波比較判定信号Ｔｕ（ｎ）が「１」から「０」に変化したとき、あるいは上限判定信号Ｓｕ（ｎ）が論理値「１」となったときにモード２に遷移する。また、遷移前の状態がモード２であり、Ｕ相の三角波比較判定信号Ｔｕ（ｎ）が「０」から「１」に変化したとき、あるいは下限判定信号Ｒｕ（ｎ）が論理値「１」となったときにモード１に遷移する。
【００８６】
遷移前の状態がモード３であり、Ｖ相の三角波比較判定信号Ｔｖ（ｎ）が「１」から「０」に変化したとき、あるいは上限判定信号Ｓｖ（ｎ）が論理値「１」となったときにモード４に遷移する。また、遷移前の状態がモード４であり、Ｖ相の三角波比較判定信号Ｔｖ（ｎ）が「０」から「１」に変化したとき、あるいは下限判定信号Ｒｖ（ｎ）が論理値「１」となったときにモード３に遷移する。
【００８７】
遷移前の状態がモード５であり、Ｗ相の三角波比較判定信号Ｔｗ（ｎ）が「１」から「０」に変化したとき、あるいは上限判定信号Ｓｗ（ｎ）が論理値「１」となったときにモード６に遷移する。また、遷移前の状態がモード６であり、Ｗ相の三角波比較判定信号Ｔｗ（ｎ）が「０」から「１」に変化したとき、あるいは下限判定信号Ｒｗ（ｎ）が論理値「１」となったときにモード５に遷移する。
【００８８】
このように、三相インバータに適用する場合には、基本的には第１の実施の形態と同様であり、三相各相のＵ相、Ｖ相、Ｗ相ごとに、通常時の三角波比較方式制御部１４による制御と、系統擾乱時等の出力電流急変時のヒステリシスコンパレータ方式制御部よる制御とを切り換えることになる。
【００８９】
本発明の実施の形態によれば、定常時は三角波比較方式制御部による制御が行われ、系統擾乱時等の出力電流急変時はヒステリシスコンパレータ方式制御部での制御が行われるので、定常時はスイッチング周波数は一定となり、スイッチング素子のスイッチング時間、スイッチングロス、出力波形の歪み等を考慮した最適なスイッチング周波数を適用できる。また、これに合わせた高調波除去フィルタを設けることにより高調波の流出を抑えることもできる。
【００９０】
また、系統擾乱時には、ヒステリシスコンパレータ方式制御部１８の制御に切り換わるため過電流を抑制できる。従って、機器保護によるインバータの停止や電力系統からの解列を防ぐことができ、系統擾乱がなくなったときには、速やかに定常時の三角波比較方式制御部１４の制御に復帰することが可能である。このことから、系統擾乱時には脱落しにくく、定常時には高調波の流出の少ない直流電源設備となり、電力系統側に与える影響が少なくなるため、直流電源設備の出力可能量を拡大することが可能となる。また、直流電源設備の設置者にとっても、稼働率の向上や高調波対策の容易さなどのメリットがある。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態に係わるインバータ制御装置の一例を示すブロック構成図。
【図２】図１に示したインバータ制御装置が適用される単相インバータの回路構成図。
【図３】本発明の実施の形態に係わるインバータ制御装置の動作特性図。
【図４】本発明の実施の形態における単相インバータの出力電流波形の説明図。
【図５】本発明の実施の形態における三角波比較方式制御部のスイッチング周波数を変化させた場合の単相インバータの出力電流波形の説明図。
【図６】本発明の実施の形態におけるヒステリシスコンパレータ方式制御部の電流許容幅を変化させた場合の単相インバータの出力電流波形の説明図。
【図７】本発明の実施の形態に係わるインバータ制御装置の他の一例を示すブロック構成図。
【図８】図７に示したインバータ制御装置が適用される三相インバータの回路構成図。
【符号の説明】
【００９２】
１１…単相インバータ、１２…直流電源設備、１３…電力系統、１４…三角波比較方式制御部、１５…電圧参照波演算部、１６…三角波作成部、１７…三角波比較部、１８…ヒステリシスコンパレータ方式制御部、１９…上限判定手段、２０…下限判定手段、２１…フリップフロップ、２２…切換部、２３…信号選択部、２４…オア回路、２５…オア回路、２６…ノット回路、２７…アンド回路、２８…ディレー回路、２９…三相インバータ、３０…各相三角波比較方式制御部、３１…各相ヒステリシスコンパレータ方式制御部、３２…各相切換部
【図１】
2007124888.tif 000009
【図２】
2007124888.tif 000010
【図３】
2007124888.tif 000011
【図４】
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【図５】
2007124888.tif 000013
【図６】
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【図７】
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【図８】
2007124888.tif 000016