(57)【要約】【課題】基板の製造時に特性インピーダンス測定検査を省略することによって製造コストの低減化が図れ、ボード組立時及びシステム立ち上げ時の調整時間の効率化が図れ、また、動作品質の高いメモリ制御システムを提供すること。【解決手段】別ボードにメモリを実装するメモリ制御システムであって、メモリ制御コントローラがデータバスの経路を選択し、動作環境を制御可能であり、前記システム上で使用するメモリモジュールが無いと判断すると、自動的に実メモリと等価な負荷回路モジュールにパスを切り替えたボードに最適な伝送路のインピーダンス制御と動作環境設定とを可能とし、最適な設定値が得られないと判断されるとエラー通知する機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
別ボードにメモリが実装されたメモリ制御システムであって、データバスの経路選択と、動作環境の制御を行うメモリ制御コントローラを有し、該メモリ制御コントローラにおいて当該メモリ制御システム上で使用するメモリが無いと判断すると、自動的に実メモリと等価な負荷回路モジュールにパスを切り替えたボードに最適な伝送路のインピーダンス制御と動作環境設定とが可能なメモリ制御システムにおいて、
最適な設定値が得られないと判断されるとエラー通知する機能を有したことを特徴とするメモリ制御システム。
【請求項２】
請求項１に記載のメモリ制御システムにおいて、設定値の組み合わせの少なくとも一つでエラーが発生した場合には、前記エラーの発生した設定値を特定してエラー発生を通知する機能を有することを特徴とするメモリ制御システム。
【請求項３】
請求項１または請求項２に記載のメモリ制御システムにおいて、最適値が複数あると判断した場合に、セッティングする設定値を選択する機能を有することを特徴とするメモリ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ制御システムのように伝送路のインピーダンス制御が必要なメモリ制御システムに関する。
【背景技術】
【０００２】
従来、メモリが実装された状態で伝送路の制御あるいはインピーダンス制御は可能であった（例えば特許文献１参照）。
【特許文献１】特開平９−１４６８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献等の従来技術では、メモリを実装した状態の伝送路の制御あるいはインピーダンス制御の機能しかないため、実メモリがないと最適な調整ができなかった。
また基板の製造上、ロットやボード単体に起因する特性インピーダンスのばらつきを抑えるために、抜き取り検査や全数検査を実施することによる付加的な作業が発生する。
本発明は、基板の製造時に特性インピーダンス測定検査を省略することによって製造コストの低減化を図ることを目的とし、またボード組立時及びシステム立ち上げ時の調整時間の効率化が図れ、かつ、動作品質の高いメモリ制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、請求項１に記載の発明は、別ボードにメモリが実装されたメモリ制御システムであって、データバスの経路選択と、動作環境の制御を行うメモリ制御コントローラを有し、該メモリ制御コントローラにおいて当該メモリ制御システム上で使用するメモリが無いと判断すると、自動的に実メモリと等価な負荷回路モジュールにパスを切り替えたボードに最適な伝送路のインピーダンス制御と動作環境設定とが可能なメモリ制御システムにおいて、最適な設定値が得られないと判断されるとエラー通知する機能を有したメモリ制御システムを特徴とする。
また請求項２に記載の発明は、請求項１に記載のメモリ制御システムにおいて、設定値の組み合わせの少なくとも一つでエラーが発生した場合には、前記エラーの発生した設定値を特定してエラー発生を通知する機能を有することを特徴とする。
また請求項３に記載の発明は、請求項１または請求項２に記載のメモリ制御システムにおいて、最適値が複数あると判断した場合に、セッティングする設定値を選択する機能を有することを特徴とする。
【発明の効果】
【０００５】
請求項１に記載の本発明によれば、実メモリがなくても実メモリが装着された時に最適な伝送路と、電気的な特性値が得られないことが事前にわかるので、不良ボード検出の容易化及び検査時間の短縮化が可能となる。
請求項２に記載の本発明によれば、実メモリがなくても実メモリが装着された時に不具合の発生する可能性のある伝送路、電気的な特性値が事前にわかるので、不良ボード検出の容易化及び検査時間の短縮化が可能となる。
請求項３に記載の本発明によれば、実メモリがなくても実メモリが装着された時に最適な伝送路、電気的な特性値の選択、設定が事前に出来るので、検査時間及び調整時間の短縮化が可能となる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明のメモリ制御システムを実施形態により詳細に説明する。
図１は本発明のメモリ制御システムの構成例である。
ＭＥＭＣ（Memory Module Controller：メモリモジュールコントローラ）１は、基本的なメモリ制御のほかにプロセッサによるソフトウェア制御によって、各伝送路の制御と、動作環境の制御と、インピーダンス制御とを行う。
メモリモジュール４は、ＤＩＭＭ（Dual In-line Memory Module）やユニークなメモリなどのメモリである。
ＭＥＭＣ１からの制御によって、デジタルデータの書き込み、保管および読み出しが可能な本メモリシステムとは別媒体のモジュールである。
図２は、等価負荷回路５の構成例である。
メモリデバイス１０は、メモリモジュール４に実装されているデバイスと等価な特性を持ったメモリで、容量的にはメモリモジュール４に比べ、極小容量でよい。
電圧制御回路１１は、メモリデバイス１０が動作可能な電源電圧の下限〜上限までを電圧選択信号１２によって、可変出力できる電圧制御モジュールである。
付加容量選択信号１４はバススイッチ（以下、ＢＳと称す）のＯｎ／Ｏｆｆ制御を行ってデータバスの同一ビットに接続されているメモリデバイス１０の数量（すなわち付加容量）を変える制御を行う。
バッファ１３は、メモリデバイス１０から読み出されたデータをドライブするユニットであり、Drive Strength/Through Rate選択信号によって駆動電流制御、論理反転時の波形の傾きを変化させる機能も併せ持つ。
【０００７】
図３は、第１のバスパスセレクタ（BUS PATH Selector1）２の構成例である。
メモリモジュールコントローラ（ＭＥＭＣ）１からのバス選択信号１９によってデコーダ１６でデコードされた信号がＢＳ（バススイッチ）のうちのいずれか一つのＢＳをＯｎさせることによって、ＭＥＭＣ１からのデータバスをそれぞれ特性インピーダンスの異なるデータバスに接続させる。
図４は、第２のバスパスセレクタ（BUS PATH Selector2）３の構成例である。
ＭＥＭＣ１からのバス選択信号１９によって、デコーダ１６でデコードされた信号がＢＳのうちのいずれか一つのＢＳをＯｎさせることによって、第１のバスパスセレクタ（BUS PATH Selector1）２からのそれぞれ特性インピーダンスの異なるデータバスのいずれか一つのバスをメモリモジュール４もしくは等価負荷回路５へのデータバスに接続させる。
またメモリモジュール４、等価負荷回路５を選択する信号として、図１に示すメモリモジュール４の有無検知信号９を利用する。更に、メモリモジュール４または等価負荷回路５からの反射波を低減化する目的でダンピング抵抗１７をそれぞれのデータバスに挿入し、ＭＥＭＣ１からダンピング抵抗１７の抵抗値制御を行うことも出来る。
図５は、第３のバスパスセレクタ（BUS PATH selector3）８の構成例である。
メモリモジュール４の有無検知信号９によって、デコーダ１６でデコードされた信号がＢＳのいずれか一つをＯｎさせて、等価負荷回路５からのデータバスとメモリモジュール４からのデータバスのいずれかを選択する。
図６は、終端抵抗回路６の構成例である。
終端抵抗回路６は、データバスの終端位置に配置されるテブナン終端等に代表される終端抵抗回路であり、メモリモジュール４が実装された場合には、検知信号によって自動的にＢＳがＯｎされることによりデータバスに終端抵抗が接続される。
【０００８】
［実施例１］
以下、本発明の実施例１を図１〜５の構成例、および図７の処理フロー例に基づいて説明する。
（第１および第２のバスパスセレクタ２、３への設定）
図７に示すように、実メモリのメモリモジュール４が無い場合（Ｓ１００）、メモリモジュール４の有／無の検知信号９（以下、ＰＤ信号と称す）を受け取ってメモリが無いと判断されたら、ＭＥＭＣ（メモリモジュールコントローラ）１からBUS PATH選択信号１９を制御して、第２のバスパスセレクタ（BUS PATH Selector2）３から出ているデータバスを等価負荷回路５に接続する（Ｓ１０１）。
同時に第１のバスパスセレクタ２から出ているデータバスを任意の特性インピーダンスを持つデータバスに接続させる（Ｓ１０２）。
ダンピング抵抗値制御信号１８により、第２のバスパスセレクタ３から出ているデータバスのダンピング抵抗１７の抵抗値を設定する（Ｓ１０３）。
同時に第１のバスパスセレクタ２で選択された任意の特性インピーダンスを持つデータバスを第２のバスパスセレクタ３に入るデータバスとして接続させる（Ｓ１０４）。
（等価負荷回路５への設定）
電圧選択信号１２を制御して等価負荷回路５内のメモリデバイス１０に与える電源電圧をメモリデバイスの動作保証値の上限、もしくは下限値に設定する（Ｓ１０５）。
付加容量選択信号１４を制御してデータバスに接続されるメモリデバイス１０の負荷を設定する（Ｓ１０６）。
Drive Strength/Through Rate選択信号１５により制御してバッファ１３のドライブ強度と、スルーレート（Through Rate）を任意の値に設定する（Ｓ１０７）。
【０００９】
（動作確認）
ＭＥＭＣ１からメモリデバイス１０に対してデータの書き込み→読み出し→ベリファイチェックを実行する（Ｓ１０８）。そしてステップＳ１０８が所定回数となるまでＳ１０８を繰り返し実行し（Ｓ１０９／Ｎｏ→Ｓ１０８）、所定のチェック回数に達していたらベリファイチェックでエラーとなった回数とログ情報を保管する（Ｓ１０９／Ｙｅｓ→Ｓ１１０）。次いでステップＳ１０２からＳ１０７までの設定条件を順次変えて設定を行い（Ｓ１１１）、全ての組み合わせの設定、動作終了か否か判断し（Ｓ１１２）、これを繰り返す（Ｓ１１２／Ｎｏ→Ｓ１０８）。
全ての組み合わせの設定、動作の確認が完了したら（Ｓ１１２／Ｙｅｓ）、ステップＳ１１１で試した全ての組み合わせ条件の中でベリファイエラーの発生有無を確認し（Ｓ１１３）、全組み合わせ条件でベリファイエラーが発生した場合（Ｓ１１３／Ｙｅｓ）にはＮＧ（不良ボード）としてエラー通知する（Ｓ１１６）。
エラー通知する手段はＬＥＤのような視認通知手段であってもよいし、ブザー等の音源通知であってもよい。また、何らかの通信ポートから表示装置に表示するようにした通知手段であってもよい。
ステップＳ１１３の判定で少なくとも一つベリファイエラーの発生しない組み合わせが有った場合には（Ｓ１１３／Ｎｏ）、この中からマージンを見込んだ最適値を選択し（Ｓ１１４）、再度Ｓ１０２〜Ｓ１０７の処理ルーチンを実行してＳ１１４で決定した最適値の設定を行い（Ｓ１１５）、終了する。
【００１０】
［実施例２］
次に、本発明の実施例２を図１〜５の構成例、および図８の処理フローに基づいて説明する。
ステップＳ１００からステップＳ１１３およびステップＳ１１６の処理ルーチンは実施例１を説明した図７のフローチャートの同一ステップ番号の動作と同じであるので、説明を省略する。以下に、異なるステップに関して説明する。
ステップＳ１１３の判定で少なくとも一つベリファイエラーの発生しない組み合わせが有った場合には、エラーの発生した組み合わせだけを抽出し（Ｓ２００）、そのときの各設定値をエラーログ情報として通知する（Ｓ２０１）。通知手段は実施例１に記載したものを含みこれ以上言及しないが、設定値を含んだエラーログの詳細まで通知する場合には、何らかの通信ポートから表示装置に表示することの可能な通知手段が好ましい。
【００１１】
［実施例３］
本発明の実施例３を、図１〜５の構成例、および図９の処理フローに基づいて説明する。また、実施例２同様に、ステップＳ１００〜ステップＳ１１３およびステップＳ１１６の処理ルーチンは図７に示すフローチャートの同ステップ番号の動作と同じであり、これらの説明は、前実施例と同様に省略し、以下に異なるステップに関し、説明する。
ステップＳ１１３の判定で一つでもベリファイエラーの発生しない組み合わせが有った場合には、正常にパスした組み合わせだけを抽出し、そのときの各設定値をログ情報として通知する（Ｓ３００）。通知手段は前記同様であり、これ以上言及しないが、他の実施例と同様に、設定値を含んだエラーログの詳細まで通知する場合は何らかの通信ポートから表示装置に表示可能な通知手段が好ましい。
この後、ログ情報を受け取った例えばボード検査者は正常パスした組み合わせの中から任意の設定パターンを選択し（Ｓ３０１）、選択された設定値に従って再度Ｓ１０２〜Ｓ１０７の処理ルーチンを実行することによって、ステップＳ３０１で選択した設定を行う（Ｓ３０２）。
以上、実施例１〜３で記載した動作例でのステップの順番は、本発明の効果を奏することが可能な限りにおいて、変更可能であってもよく、また、他のステップを付加してもよいことがある。
【図面の簡単な説明】
【００１２】
【図１】本発明のメモリ制御システムの回路構成を示す図である。
【図２】本発明のメモリ制御システムに使用される等価付加回路の回路構成例を示す図である。
【図３】本発明のメモリ制御システムに使用される第１のバスパスセレクタの回路構成例を示す図である。
【図４】本発明のメモリ制御システムに使用される第２のバスパスセレクタの回路構成例を示す図である。
【図５】本発明のメモリ制御システムに使用される第３のバスパスセレクタの回路構成例を示す図である。
【図６】本発明のメモリ制御システムに使用される終端抵抗回路の回路構成例を示す図である。
【図７】本発明のメモリ制御システムの動作例を示すフローチャートである。
【図８】本発明のメモリ制御システムの動作例を示すフローチャートである。
【図９】本発明のメモリ制御システムの動作例を示すフローチャートである。
【符号の説明】
【００１３】
１  メモリモジュールコントローラ（ＭＥＭＣ）、２  第１のバスパスセレクタ、３  第２のバスパスセレクタ、４  メモリモジュール、５  等価付加回路、６  終端抵抗回路、８  第３のバスパスセレクタ、９  検知信号、１０  メモリデバイス、１１  電圧制御回路、１２  電圧選択信号、１３  バッファ、１４  付加容量選択信号、１５  Drive Strength/Through Rate選択信号、１６  デコーダ、１７  ダンピング抵抗、１８  ダンピング抵抗値制御信号、１９  BUS PATH選択信号、２０  メモリモジュール選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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