(57)【要約】【課題】  行方向に隣接するメモリセル間でビット線を共有する仮想接地線型メモリセルアレイを備える不揮発性半導体記憶装置において、書き込み済みメモリセルを流れる電流が隣接メモリセルの書き込みにより見かけ上変化して読み出しマージンが低下するのを抑制する。【解決手段】  書き込み対象の選択メモリセルに行方向に隣接する隣接メモリセルの記憶内容を読み出す第１読み出し動作と、第１読み出し動作後に、選択メモリセルに対する書き込み動作を行う第１書き込み動作と、選択メモリセルに対する書き込み動作の終了後に、第１読み出し動作を行った隣接メモリセルの記憶内容を再度読み出す第２読み出し動作と、第２読み出し動作の読み出し結果と第１読み出し動作の読み出し結果が異なる場合に、２つの読み出し結果が一致するまで隣接メモリセルに対して書き込み動作を行う第２書き込み動作とを、実行する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、
前記メモリセルの内の書き込み対象の選択メモリセルに対して前記第２電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み手段と、
前記選択メモリセルと、前記選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの何れかを選択して、その記憶内容を読み出す読み出し手段と、
前記選択メモリセルに対する前記書き込み動作に関連する制御を前記書き込み手段と前記読み出し手段に対して行う書き込み制御手段と、を備え、
前記読み出し手段が前記隣接メモリセルの記憶内容を読み出す第１読み出し動作と、
前記第１読み出し動作の後に、前記書き込み手段が前記選択メモリセルに対する前記書き込み動作を行う第１書き込み動作と、
前記選択メモリセルに対する前記書き込み動作が終了した後に、前記読み出し手段が前記第１読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第２読み出し動作と、
前記第２読み出し動作の読み出し結果と前記第１読み出し動作の読み出し結果が異なる場合に、前記２つの読み出し結果が一致するまで、前記書き込み手段が前記第１読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第２書き込み動作の各動作に対する一連の制御を、前記書き込み制御手段が行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の内、前記読み出し手段が前記第１読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込み手段が、前記第１及び第２書き込み動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生する書き込み電圧発生回路と、前記書き込み電圧発生回路で発生した電圧を前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する書き込み電圧印加回路を備え、
前記読み出し手段が、前記第１及び第２読み出し動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生する読み出し電圧発生回路と、前記読み出し電圧発生回路で発生した電圧を前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する読み出し電圧印加回路と、前記選択メモリセルまたは前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の少なくとも何れか一方と電気的に接続して前記選択メモリセルまたは前記隣接メモリセルの記憶内容をリファレンス電位またはリファレンス電流に基づいて読み出すセンス回路と、前記センス回路に対して前記リファレンス電位または前記リファレンス電流を供給するリファレンス供給回路を備えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記リファレンス供給回路が前記センス回路に供給する前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作と前記第２読み出し動作で異なることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込み制御手段が、前記第１読み出し動作の読み出し結果を一時的に記憶するレジスタを備えることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置において、
前記メモリセルに対して前記第２電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み方法であって、
前記メモリセルの内の書き込み対象の選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの記憶内容を読み出す第１読み出し動作と、
前記第１読み出し動作の後に、前記選択メモリセルに対する前記書き込み動作を行う第１書き込み動作と、
前記選択メモリセルに対する前記書き込み動作が終了した後に、前記第１読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第２読み出し動作と、
前記第２読み出し動作の読み出し結果と前記第１読み出し動作の読み出し結果が異なる場合に、前記２つの読み出し結果が一致するまで、前記第１読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第２書き込み動作を、行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 
【請求項８】
前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の内、前記読み出し手段が前記第１読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを特徴とする請求項７に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項９】
前記第１読み出し動作と前記第２読み出し動作の夫々において、前記第１及び第２読み出し動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生して、前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加し、前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の少なくとも何れか一方を流れるメモリセル電流または前記メモリセル電流を電圧値に変換して得られる読み出し電位と、所定のリファレンス電流またはリファレンス電位とを比較して、前記隣接メモリセルの記憶内容を読み出し、 
前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作と第２読み出し動作で異なることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置の書き込み方法。 
【請求項１０】
前記第２読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを特徴とする請求項９に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
前記第１読み出し動作において、読み出した前記隣接メモリセルの記憶内容を一時的に前記不揮発性半導体記憶装置内に設けられたレジスタ記憶することを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想接地線型のメモリセルアレイを備える不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置(以下、適宜「フラッシュメモリ等」と称す)は、電源を切っても保存しているデータが消失しないことから、携帯電話、デジタルカメラ、携帯型音楽再生装置等のデジタル携帯機器、デジタルＴＶやセットトップボックス、或いは、ルータのようなネットワーク機器等、あらゆる製品に利用されており、今後も益々その利用範囲を広げていくことが期待されている。特に、携帯電話やデジタルカメラでは、内蔵されるアプリケーションソフトウェアの増加及び大規模化或いは画像解像度の向上により、必要とされるメモリの記憶容量も年々増加の一途をたどっており、より大容量のフラッシュメモリ等が要求されている。フラッシュメモリ等に対する大容量化の要請に対応するため、フラッシュメモリ等の製造者では、従来から行ってきた製造プロセスの微細化を追求するだけでなく、１つのメモリセルに２ビットを記憶する多値メモリ方式や、メモリセルトランジスタのドレインとソースを隣接するメモリセルトランジスタ間において共有する仮想接地線型メモリセルアレイ方式（例えば、下記の特許文献１参照）のデバイスが開発されている。また、今後は更なる大容量化を行うために、多値メモリ方式と仮想接地線型メモリセルアレイ方式とを併用するフラッシュメモリ等の開発が予想される。
【０００３】
しかし、多値メモリ方式と仮想接地線型メモリセルアレイ方式の２つの方式は、定められたチップ面積の中に、より多くのメモリ容量を搭載することになるため、当然そのペナルティとして、夫々に以下の問題を抱えている。
【０００４】
先ず、多値メモリ方式では、１つのメモリセルに従来は２つの記憶状態（２値＝１ビット）しか記憶させないところに、４つの記憶状態（４値＝２ビット）を記憶させることになる。尚、記憶状態は、フラッシュメモリセルの場合では、フローティングゲートに注入蓄積された電荷量の多寡によって定まり、メモリセルトランジスタの閾値電圧の差となって現れる。従って、書き込み時の閾値電圧変化を細かく制御し、書き込み後の閾値電圧分布を２値記憶時の閾値電圧分布よりタイトに揃えなければならないとともに、その閾値電圧が時間の経過とともにずれないように設計する必要がある。
【０００５】
また、仮想接地線型メモリセルアレイ方式では、上述の如く、隣接する２つのメモリセルトランジスタ間において、一方側のドレインと他方側のソースが共通で、且つ、ワード線が共通であるため、１つのメモリセルの読み出しを行う際に、読み出し対象となったメモリセル（読み出しメモリセル）にだけその閾値電圧に応じた電流が流れるのではなく、隣接するメモリセル（隣接メモリセル）にも回り込み電流と呼ばれる電流がその閾値電圧に応じて流れるため、読み出し時の動作マージンが小さくなり、誤読み出しの原因となる。特に、多値メモリ方式と組み合せた場合、隣接メモリセルの回り込み電流を極力減らすことが重要になる。
【０００６】
そこで、下記の特許文献１では、読み出しメモリセルだけでなく、回り込み電流が発生する隣接メモリセルのビット線にも電圧を印加することで、仮想接地線型メモリセルアレイ方式の欠点である回り込み電流を低減して、読み出し時の動作マージンの向上を図っている。以下に、仮想接地線型メモリセルアレイ方式の回り込み電流を低減した読み出し方式について説明する。
【０００７】
先ず、フラッシュメモリの構造、及び、書き込み、消去、読み出しの各メモリ動作について簡単に説明する。図４に、フラッシュメモリで最も多く使用されている制御ゲート２０１とフローティングゲート２０３を基板面に対して垂直方向に積層したスタック型のメモリセル２００の断面構造を模式的に示す。図４では、行方向（図中の左右方向）に隣接する２つのメモリセルを図示しており、破線で囲まれた部分が１つのメモリセル２００を表している。メモリセル２００は、フローティングゲートを備えたＭＯＳＦＥＴ構造を有し、Ｐ型基板２０７上に、制御ゲート２０１、フローティングゲート２０３、２つの絶縁膜２０２，２０４、ドレイン２０５、及び、ソース２０６を備えて構成される。制御ゲート２０１は、通常ポリシリコン（多結晶シリコン）で形成され、行方向に隣接するメモリセル間で相互に接続して行方向に延伸するワード線を構成する。フローティングゲート２０３は、通常ポリシリコンで形成され、周囲を絶縁膜２０２，２０４によって電気的に絶縁され電荷を蓄積保持可能な電荷保持部として機能する。絶縁膜２０２は、制御ゲート２０１とフローティングゲート２０３間を絶縁する絶縁膜で、ＳｉＯ２−ＳｉＮ−ＳｉＯ２の３層膜(ＯＮＯ膜と呼ぶ)で形成される。絶縁膜２０４は、基板２０７とフローティングゲート２０３間を絶縁するシリコン酸化膜であり、消去時にこの酸化膜を通して流れるトンネル電流によってフローティングゲート２０３から蓄積されている電荷（電子）を放出することからトンネル絶縁膜と呼ばれ、通常のＭＯＳＦＥＴのゲート酸化膜より薄く形成されている。ドレイン２０５とソース２０６はＮ型の埋め込み拡散層で形成され、夫々に列方向（図中の紙面に垂直方向）に隣接するメモリセル間で相互に接続して列方向に延伸するビット線を構成する。ドレイン２０５とソース２０６は夫々フローティングゲート２０３とトンネル絶縁膜２０４を挟んで一部オーバーラップしている。また、１つのメモリセルのドレイン２０５は、メモリセルアレイの端部に位置していない限り、隣接するメモリセルのドレインまたはソースと同じ埋め込み拡散層を共有する。図示していないが、ソース２０６についても同様である。
【０００８】
図４に示すメモリセル２００の書き込み、消去、及び、読み出しの各動作は、以下の要領で行われる。書き込み時は、制御ゲート２０１、ドレイン２０５、ソース２０６、基板２０７に、夫々８Ｖ程度、４Ｖ程度、０Ｖ、０Ｖを印加し、ドレイン２０５とソース２０６間を流れる書き込み電流によってドレイン２０５近傍で発生するホットエレクトロンが、制御ゲート２０１に印加された高電圧によって生じる垂直方向の電界によってトンネル絶縁膜２０４の電位障壁を飛び越えフローティングゲート２０３に注入されることで、負の蓄積電荷量が増大してフローティングゲート２０３の電位が下がり、つまり、メモリセル２００の閾値電圧が上がり、書き込みが完了する。消去時は、制御ゲート２０１と基板２０７に、−８Ｖ程度と６Ｖ程度を夫々印加し、フローティングゲート２０３から基板２０７にトンネル電流により電子を引き抜くことで、負の蓄積電荷量が減少してフローティングゲート２０３の電位が上がり、つまり、メモリセルの閾値電圧が下がり、消去が完了する。読み出し時は、制御ゲート２０１、ドレイン２０５、ソース２０６、基板２０７に、夫々４Ｖ程度、１Ｖ程度、０Ｖ、０Ｖを印加し、メモリセル２００のドレイン２０５とソース２０６間に閾値電圧に応じて流れるメモリセル電流の大小で記憶されているデータ（“１”または“０”）を判定する。通常、メモリセルの閾値電圧が低く、ドレイン−ソース間に多くの電流が流れる場合を“１”とし、メモリセルの閾値電圧が高く、ドレイン−ソース間の電流が小さい場合を“０”と定義している。
【０００９】
図５に、図４に示すフラッシュメモリセルを行方向及び列方向にマトリクス状に配列してなる仮想接地線型メモリセルアレイと、その周辺回路を簡単に模式的に示したものである。図５では、説明の便宜上、３行×５列のメモリセルアレイを用いている。同一行のメモリセル１０１〜１０５の制御ゲートは同じワード線１４１に接続され、同一行のメモリセル１１１〜１１５の制御ゲートは同じワード線１４２に接続され、同一行のメモリセル１２１〜１２５の制御ゲートは同じワード線１４３に接続されている。更に、同一列のメモリセル１０１、１１１、１２１のドレインとソースは、夫々共通の拡散ビット線１３１、１３２に接続されており、同一列のメモリセル１０２、１１２、１２２のドレインとソースは夫々共通の拡散ビット線１３２、１３３に接続されている。以下同様に、同一列のメモリセル１０３、１１３、１２３のドレインとソースは、夫々共通の拡散ビット線１３３、１３４に接続され、同一列のメモリセル１０４、１１４、１２４のドレインとソースは、夫々共通の拡散ビット線１３４、１３５に接続され、同一列のメモリセル１０５、１１５、１２５のドレインとソースは、夫々共通の拡散ビット線１３５、１３６に接続されている。このように、列方向に隣接するメモリセルのドレインとソースは共通のビット線に接続され、仮想接地線構造が形成されている。
【００１０】
更に、ビット線１３１〜１３６は、ビット線選択回路１５１を介してデータ線１５６に接続され、データ線１５６には書き込み回路１５２とセンスアンプ１５４が接続され、センスアンプ１５４にはリファレンス電流発生回路１５３が接続され、センスアンプ１５４で判定されたデータが出力線１５７を介して、チップ内部の制御回路或いはチップ外部に出力される。このような仮想接地線構造を持つメモリアレイでは、隣接するメモリセル間でドレインとソースが共有されているために、所定のメモリセルを読み出す際に、隣接するメモリセルから回り込み電流が発生し、読み出し時の動作マージンに影響を与える。例えば、メモリセル１１３を読み出し対象のメモリセルとして読み出す場合を想定し、メモリセル１１３には“１”が記憶され、隣接するメモリセル１１２には“０”が記憶されていると仮定する。メモリセル１１３のデータを読み出すためには、ワード線１４１、１４２、１４３に０Ｖ、４Ｖ程度、０Ｖの電圧を夫々印加し、ビット線１３３に１Ｖ程度の電圧を印加し、ビット線１３４に０Ｖを印加する。ビット線１３１と１３２には、ビット線１３３からの電流の逆流を阻止するために、ビット線１３３と同じ電圧（１Ｖ程度）を印加する。一般的に、この逆流阻止用に印加される電圧をカウンタバイアスと呼ぶ。よって、読み出しメモリセル１１３に接続するビット線１３３、１３４とワード線１４２には、夫々０Ｖ、１Ｖ、４Ｖ程度が印加されているために、読み出しメモリセル１１３を介して、ビット線１３３からビット線１３４に電流が流れる。通常、ビット線選択回路１５１とデータ線１５６を介して、この電流をセンスアンプ１５４で読み取り、データの１／０を判別する。しかし、ビット線１３３には寄生の抵抗成分がある。特に、仮想接地線型メモリセルアレイの場合、ビット線は埋め込み拡散で形成されているため当該抵抗成分が大きくなる。ビット線１３３に印加されている電圧１Ｖは、電圧供給源（図示せず）に近いところ(例えば、ビット線選択回路１５１付近)では１Ｖを保っているが、メモリセル１１３付近では、ビット線１３３の抵抗成分とビット線１３３を流れる電流によって電圧降下が生じる。隣接メモリセル１１２は、書き込まれているデータが“０”であっても（つまり、閾値電圧が高くても）、メモリセルの閾値電圧としてはワード線１４２に４Ｖ程度を印加した場合に電流が流れる程度であるとすると、メモリセル１１３付近のビット線１３３の電圧降下により、メモリセル１１２を介して、ビット線１３２（１Ｖ程度が印加されている）からビット線１３３に電流（回り込み電流）が流れ、実際にメモリセル１１３を流れる電流は、ビット線１３３のみから供給される電流とビット線１３２から供給される電流の合計値となる。従って、センスアンプ１５４で判別されるビット線１３３の電流値はメモリセル１１３にその記憶状態に応じて流れている電流値より必ず小さい値となる。つまり、下記の特許文献１に開示された読み出し方式（逆流阻止用にカウンタバイアスを印加する方式）を採用したとしても、ビット線の寄生抵抗成分による電圧降下によって、その抵抗値とビット線を流れる電流値の応じた回り込み電流が発生して、当該回り込み電流がノイズ電流���なって、メモリセルを流れる電流値が正味の電流値より小さく評価されることになる。
【００１１】
【特許文献１】特開平３−１７６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
次に、仮想接地線型メモリセルアレイ内の或るメモリセルに書き込みを行い、更にその隣接メモリセルに書き込みを行った場合、最初に書き込んだメモリセルの閾値電圧が、隣接メモリセルの回り込み電流により見かけ上変動して読み出しマージンが悪化することを、図５を参照して説明する。
【００１３】
メモリセル１１２、１１３のデータが“１”であり、まだ何も書き込まれていない消去状態であるとする。先ず、メモリセル１１３に書き込みを行うため、ワード線１４２のみに高電圧（５〜９Ｖ程度）を印加し、ビット線１３４に０Ｖを印加した後、ビット線１３３に４Ｖ程度の電圧をある一定時間印加する。ビット線１３３からビット線１３４に書き込み用の電流が流れ、メモリセル１１３の閾値電圧が上昇する。この時、当然のことながら、メモリセル１１２を介したビット線１３２への電流流入を防ぐためにビット線１３２にはビット線１３３と同等の電圧が印加される。書き込み電圧の印加が終了した後、メモリセル１１３が所定の閾値電圧にまで達したか否かを判断するために、書き込み検証用の読み出し動作（適宜、「書き込みベリファイ」と称す）が行われる。これは、上述の読み出し動作と同じ方法を用い、ワード線１４２に４Ｖ程度、ビット線１３２、１３３に１Ｖ程度、ビット線１３４に０Ｖを印加し、ビット線１３３を流れる電流をリファレンス電流発生回路１５３から供給されるリファレンス電流とセンスアンプ１５４で比較して読み出し、メモリセル１１３が所定の閾値電圧に達したか否かを判定する。所定の閾値電圧に達していない場合は、再度メモリセル１１３に対して書き込みが行われ、その都度、上記書き込みベリファイが行われ、メモリセル１１３が所定の閾値電圧に到達した時点で、書き込み動作が終了する。この書き込みベリファイ時にメモリセル１１３に流れる電流は、上述のように、ビット線１３３に流れる電流とメモリセル１１２を介して流れ込む回り込み電流の合計値となるため、実際にセンスアンプ１５４で検出される電流は、メモリセル１１３に流れる電流より小さい値となる。次に、メモリセル１１３の書き込み完了後に、メモリセル１１２に書き込みを行う。メモリセル１１３に対する書き込みと同様に、ワード線１４２に高電圧（５〜９Ｖ）を印加し、ビット線１３３に０Ｖを印加し、ビット線１３１、１３２に一定時間４Ｖ程度の電圧を印加する。書き込み電圧印加後、メモリセル１１２の書き込みベリファイを行い、メモリセル１１２の閾値電圧が所定の下限値に到達するまで、書き込み電圧の印加と書き込みベリファイを繰り返す。この時、問題が１つ発生する。メモリセル１１２に書き込みを行った後、メモリセル１１３の記憶状態を読み出す場合、メモリセル１１２の閾値電圧が上昇しているために、メモリセル１１２を介してビット線１３３に流れ込む回り込み電流が、メモリセル１１２に対する書き込み前より減少する。メモリセル１１３自体に流れるメモリセル電流に変化はないため、メモリセル１１２からの回り込み電流が減少した分、ビット線１３３に流れる電流は増加する。従って、メモリセル１１３に書き込みを行った後、メモリセル１１２に書き込みを行うと、センスアンプ１５４側からは、メモリセル１１３の閾値電圧が見かけ上低下したと捉えられる。従来の２値メモリのように、データ“０”の閾値電圧（書き込み後の閾値電圧）とデータ“１”の閾値電圧（消去状態の閾値電圧）の間が充分に広い場合は、この程度の見かけ上の閾値電圧の低下は問題にならないが、多値メモリのように隣接する記憶状態間の閾値電圧が近接して狭い場合は、読み出しマージンが著しく低下し、誤読み出しを誘引する可能性が高くなる。
【００１４】
このような回り込み電流による誤読み出しを回避する一方法として、メモリセルの書き込む順序を一定方向に揃える方法がある。図５に示すメモリセルアレイの場合では、読み出し対象のメモリセルの左側のビット線がセンスアンプ１５４に接続されるので、メモリセル１１１からメモリセル１１５に向かって、つまり、左側から右側に向かって順番に書き込みを行うことで、上記問題は解消される。しかし、この方法では、書き込み順序が制限されるためランダムな書き込みが行えないという制約が生じる。
【００１５】
本発明は上記の問題に鑑みてなされたものであり、その目的は、仮想接地線型メモリセルアレイを備える不揮発性半導体記憶装置において、書き込み済みメモリセルを流れる電流が隣接メモリセルの書き込みにより見かけ上変化して読み出しマージンが低下するのを抑制する点にある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、
前記メモリセルの内の書き込み対象の選択メモリセルに対して前記第２電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み手段と、前記選択メモリセルと、前記選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの何れかを選択して、その記憶内容を読み出す読み出し手段と、前記選択メモリセルに対する前記書き込み動作に関連する制御を前記書き込み手段と前記読み出し手段に対して行う書き込み制御手段と、を備え、
前記読み出し手段が前記隣接メモリセルの記憶内容を読み出す第１読み出し動作と、前記第１読み出し動作の後に、前記書き込み手段が前記選択メモリセルに対する前記書き込み動作を行う第１書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記読み出し手段が前記第１読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第２読み出し動作と、前記第２読み出し動作の読み出し結果と前記第１読み出し動作の読み出し結果が異なる場合に、前記２つの読み出し結果が一致するまで、前記書き込み手段が前記第１読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第２書き込み動作の各動作に対する一連の制御を、前記書き込み制御手段が行うことを第１の特徴とする。
【００１７】
上記第１の特徴の不揮発性半導体記憶装置によれば、仮想接地線型メモリセルアレイにおける回り込み電流の影響により、選択メモリセルの書き込み動作によって読み出し時における隣接メモリセルを流れる電流値が見かけ上変化して誤読み出しとなる可能性が、隣接メモリセルの第２読み出し動作によって検証され、誤読み出しとなる可能性がある場合は、誤読み出しとならないように隣接メモリセルに対して第２書き込み動作を、選択メモリセルの書き込み動作に付随して実行するので、選択メモリセルの書き込み動作に起因する隣接メモリセルの誤読み出しを未然に防止することができる。 
【００１８】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加え、前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の内、前記読み出し手段が前記第１読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを第２の特徴とする。
【００１９】
上記第２の特徴の不揮発性半導体記憶装置によれば、選択メモリセルに隣接する２つの隣接メモリセルの内、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、隣接メモリセルに対する第１読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与える回り込み電流となる方の隣接メモリセルに対して、第１読み出し動作、第２読み出し動作、及び、第２書き込み動作を実行することになるので、より効果的に隣接メモリセルの誤読み出しを未然に防止することができる。
【００２０】
尚、選択メモリセルが読み出し対象となる隣接メモリセルの接地されるビット線側に位置する場合には、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、接地されるビット線の電位に変調を与えるため、隣接メモリセルに対する第１読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与えることはないが、接地されるビット線の電位の変動によって隣接メモリセルを流れるメモリセル電流が見かけ上ではなく実際に変化する。従って、上記第１の特徴の不揮発性半導体記憶装置によれば、選択メモリセルが読み出し対象となる隣接メモリセルの接地されるビット線側に位置する場合においても、当該メモリセル電流の変化による隣接メモリセルの誤読み出しも未然に防止することができる。
【００２１】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記書き込み手段が、前記第１及び第２書き込み動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生する書き込み電圧発生回路と、前記書き込み電圧発生回路で発生した電圧を前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する書き込み電圧印加回路を備え、前記読み出し手段が、前記第１及び第２読み出し動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生する読み出し電圧発生回路と、前記読み出し電圧発生回路で発生した電圧を前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する読み出し電圧印加回路と、前記選択メモリセルまたは前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の少なくとも何れか一方と電気的に接続して前記選択メモリセルまたは前記隣接メモリセルの記憶内容をリファレンス電位またはリファレンス電流に基づいて読み出すセンス回路と、前記センス回路に対して前記リファレンス電位または前記リファレンス電流を供給するリファレンス供給回路を備えることを第３の特徴とする。
【００２２】
上記第３の特徴の不揮発性半導体記憶装置によれば、上記第１または第２の特徴の不揮発性半導体記憶装置の作用効果を奏し得る書き込み手段及び読み出し手段を具体的に実現できる。
【００２３】
本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加え、前記リファレンス供給回路が前記センス回路に供給する前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作と前記第２読み出し動作で異なることを第４の特徴とする。
【００２４】
本発明に係る不揮発性半導体記憶装置は、上記第４の特徴に加え、前記第２読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを第５の特徴とする。
【００２５】
上記第４または第５の特徴の不揮発性半導体記憶装置によれば、第１読み出し動作は、隣接メモリセルの記憶内容を読み出すことを目的としているため、リファレンス電位またはリファレンス電流としては、リファレンス電位またはリファレンス電流との比較対象となるメモリセルの各記憶状態に応じた電位または電流の分布範囲の隣接する記憶状態間での中間点とすればよく、一方、第２読み出し動作は、当該記憶状態に応じた電位または電流の変動をチェックすることを目的としているため、リファレンス電位またはリファレンス電流としては、メモリセルの各記憶状態に応じた電位または電流の分布範囲の下限値または上限値とすることで、当該記憶状態に応じた電位または電流の変動を本来の読み出しマージンを確保した状態で検出できる。つまり、第２読み出し動作のリファレンス電位またはリファレンス電流を、第１読み出し動作の読み出し結果と異なり易いように設定することで、誤読み出しには至らないが読み出しマージンの低下が生じている場合に対しても、当該隣接メモリセルに対して第２書き込み動作を行うことができ、書き込み動作によって変化した選択メモリセルを流れる回り込み電流の影響による隣接メモリセルに対する読み出しマージンの低下をより効果的に抑制できる。
【００２６】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記書き込み制御手段が、前記第１読み出し動作の読み出し結果を一時的に記憶するレジスタを備えることを第６の特徴とする。
【００２７】
上記第６の特徴の不揮発性半導体記憶装置によれば、書き込み制御手段は、隣接メモリセルに対する第２読み出し動作の読み出し結果を、レジスタに記憶した第１読み出し動作の読み出し結果と比較することで、隣接メモリセルに対して第２書き込み動作を行うか否かの判断が行え、上記第１の特徴の不揮発性半導体記憶装置の作用効果を奏し得る書き込み制御手段を具体的に実現できる。
【００２８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置において、前記メモリセルに対して前記第２電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み方法であって、
前記メモリセルの内の書き込み対象の選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの記憶内容を読み出す第１読み出し動作と、前記第１読み出し動作の後に、前記選択メモリセルに対する前記書き込み動作を行う第１書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記第１読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第２読み出し動作と、前記第２読み出し動作の読み出し結果と前記第１読み出し動作の読み出し結果が異なる場合に、前記２つの読み出し結果が一致するまで、前記第１読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第２書き込み動作を、行うことを第１の特徴とする。
【００２９】
上記第１の特徴の不揮発性半導体記憶装置の書き込み方法によれば、仮想接地線型メモリセルアレイを備えた不揮発性半導体記憶装置に対して、回り込み電流の影響により選択メモリセルの書き込み動作によって読み出し時における隣接メモリセルを流れる電流値が見かけ上変化して誤読み出しとなる可能性が、隣接メモリセルの第２読み出し動作によって検証され、誤読み出しとなる可能性がある場合は、誤読み出しとならないように隣接メモリセルに対して第２書き込み動作を、選択メモリセルの書き込み動作に付随して実行するので、選択メモリセルの書き込み動作に起因する隣接メモリセルの誤読み出しを未然に防止することができる。
【００３０】
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記第１の特徴に加え、前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の内、前記読み出し手段が前記第１読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを第２の特徴とする。
【００３１】
上記第２の特徴の不揮発性半導体記憶装置の書き込み方法によれば、選択メモリセルに隣接する２つの隣接メモリセルの内、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、隣接メモリセルに対する第１読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与える回り込み電流となる方の隣接メモリセルに対して、第１読み出し動作、第２読み出し動作、及び、第２書き込み動作を実行することになるので、より効果的に隣接メモリセルの誤読み出しを未然に防止することができる。
【００３２】
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記何れかの特徴に加え、前記第１読み出し動作と前記第２読み出し動作の夫々において、前記第１及び第２読み出し動作に必要な前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加する電圧を発生して、前記第１ビット線と前記第２ビット線及び前記ワード線に夫々印加し、前記隣接メモリセルに接続する前記第１ビット線と前記第２ビット線の少なくとも何れか一方を流れるメモリセル電流または前記メモリセル電流を電圧値に変換して得られる読み出し電位と、所定のリファレンス電流またはリファレンス電位を比較して、前記隣接メモリセルの記憶内容を読み出し、前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作と第２読み出し動作で異なることを第３の特徴とする。
【００３３】
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記第３の特徴に加え、前記第２読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第１読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを第４の特徴とする。
【００３４】
上記第３または第４の特徴の不揮発性半導体記憶装置の書き込み方法によれば、第１読み出し動作は、隣接メモリセルの記憶内容を読み出すことを目的としているため、リファレンス電位またはリファレンス電流としては、リファレンス電位またはリファレンス電流との比較対象となるメモリセルの各記憶状態に応じた電位または電流の分布範囲の隣接する記憶状態間での中間点とすればよく、一方、第２読み出し動作は、当該記憶状態に応じた電位または電流の変動をチェックすることを目的としているため、リファレンス電位またはリファレンス電流としては、メモリセルの各記憶状態に応じた電位または電流の分布範囲の下限値または上限値とすることで、当該記憶状態に応じた電位または電流の変動を本来の読み出しマージンを確保した状態で検出できる。つまり、第２読み出し動作のリファレンス電位またはリファレンス電流を、第１読み出し動作の読み出し結果と異なり易いように設定することで、誤読み出しには至らないが読み出しマージンの低下が生じている場合に対しても、当該隣接メモリセルに対して第２書き込み動作を行うことができ、書き込み動作によって変化した選択メモリセルを流れる回り込み電流の影響による隣接メモリセルに対する読み出しマージンの低下をより効果的に抑制できる。
【００３５】
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記何れかに加え、特徴の前記第１読み出し動作において、読み出した前記隣接メモリセルの記憶内容を一時的に前記不揮発性半導体記憶装置内に設けられたレジスタに記憶することを第５の特徴とする。
【００３６】
上記第５の特徴の不揮発性半導体記憶装置の書き込み方法によれば、隣接メモリセルに対する第２読み出し動作の読み出し結果を、レジスタに記憶した第１読み出し動作の読み出し結果と比較することで、隣接メモリセルに対して第２書き込み動作を行うか否かの判断が行え、上記第１の特徴の不揮発性半導体記憶装置の書き込み方法の作用効果を具体的に奏し得る。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係る不揮発性半導体記憶装置、及び、その書き込み方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３８】
図１は、本発明装置の一構成例を示すブロック図である。図１に示すように、本発明装置は、一般に市販されているフラッシュメモリと同様に、メモリセルアレイ１０、センスアンプ回路１１、カラム（列）デコーダ１２、ロウ（行）デコーダ１３、カラム電圧制御回路１４、ロウ電圧制御回路１５、ステートマシン１６、入出力バッファ１７、アドレスバッファ１８、コマンドステートロジックインタフェース１９、及び、リファレンス供給回路２０等を備えて構成される。
【００３９】
本実施形態におけるメモリセルアレイ１０は、図４に例示する断面構造を有するフラッシュメモリセルを行方向及び列方向にマトリクス状に配列してなる仮想接地線型メモリセルアレイであり、図５に示す３行×５列のメモリセルアレイと同様の構成となっている。但し、メモリセルアレイの行数及び列数は、特定の値に限定されるものではない。尚、仮想接地線型メモリセルアレイの具体的な構成については、既に背景技術の項で説明してあるので、重複する説明は省略する。
【００４０】
メモリセルアレイ１０の各ビット線に、センスアンプ回路１１とカラムデコーダ１２が接続され、ビット線の選択とデータの検出が行われる。各ワード線にロウ（行）デコーダ１３が接続され、ワード線の選択が行われる。カラムデコーダ１２、ロウデコーダ１３、並びに、センスアンプ回路１１には、夫々、カラム電圧制御回路１４と、ロウ電圧制御回路１５が接続され、これらから諸動作に必要な電圧が供給される。カラムデコーダ１２とロウデコーダ１３には、外部からアドレスバッファ１８を経由して入力されたアドレス信号がロウアドレスとカラムアドレスに分割され各別に入力する。また、センスアンプ回路１１で読み出されたメモリセルアレイ１０のデータは、その時のメモリ動作モードの違い（読み出しモードまたは書き込み・消去モード）に応じて、入出力バッファ１７を経由して外部に出力されるか、或いは、書き込み・消去モードにおける書き込み・消去の検証処理（ベリファイ）に使用される。
【００４１】
センスアンプ回路１１、カラム電圧制御回路１４と、ロウ電圧制御回路１５、カラムデコーダ１２、ロウデコーダ１３には、ステートマシン１６が接続される。このステートマシン１６は、外部からコマンドステートロジックインタフェース１９を経由して入力されたコマンドに基づきメモリセルアレイ１０に対するメモリ動作全体を制御する。
【００４２】
本実施形態では、ステートマシン１６が、カラムデコーダ１２、ロウデコーダ１３、カラム電圧制御回路１４、及び、ロウ電圧制御回路１５等で構成される書き込み手段、及び、センスアンプ回路１１、カラムデコーダ１２、ロウデコーダ１３、カラム電圧制御回路１４、及び、ロウ電圧制御回路１５等で構成される読み出し手段に対して、メモリセルアレイ１０中の書き込み対象のメモリセルとして選択された選択メモリセルに対する書き込み動作に関連する制御を行う書き込み制御手段として機能し、以下に詳細に説明する本発明方法の処理手順の制御を行う。尚、上記書き込み手段は、当該メモリセルに対して、メモリセルの閾値電圧を上昇させるためにフローティングゲートに電子を注入するのに必要な書き込み電圧を、選択メモリセルに接続するビット線及びワード線に印加する書き込み動作を実行する。また、上記読み出し手段は、読み出しモードまたは書き込み・消去モードにおける書き込み・消去の検証処理での読み出し対象となるメモリセルの記憶情報を読み出す動作を実行する。
【００４３】
ここで、カラム電圧制御回路１４は、ステートマシン１６の制御下において、書き込み動作時には、４Ｖ程度のビット線書き込み電圧を発生するビット線側の書き込み電圧発生回路として機能するとともに、選択メモリセルに接続する１対の選択ビット線の一方側に４Ｖ程度の書き込み電圧を印加し、他方側に０Ｖ（接地電圧）を印加するビット線側の書き込み電圧印加回路として機能する。尚、選択ビット線以外の非選択ビット線は、カラム電圧制御回路１４によって、フローティング状態に設定される。また、カラム電圧制御回路１４は、読み出し動作時には、１Ｖ程度のビット線電圧とカウンタバイアスを発生するビット線側の読み出し電圧発生回路として機能するとともに、読み出し対象のメモリセルに接続する１対の選択ビット線の一方側に１Ｖ程度のビット線電圧を印加し、他方側に０Ｖ（接地電圧）を印加するビット線側の読み出し電圧印加回路として機能する。尚、読み出し電圧を印加された側に隣接するメモリセル群に接続する非選択のビット線には、カラム電圧制御回路１４によって、１Ｖ程度のカウンタバイアスが印加される。
【００４４】
また、ロウ電圧制御回路１５は、ステートマシン１６の制御下において、書き込み動作時には、８Ｖ程度のワード線書き込み電圧を発生するワード線側の書き込み電圧発生回路として機能するとともに、選択メモリセルに接続する選択ワード線に８Ｖ程度の書き込み電圧を印加するワード線側の書き込み電圧印加回路として機能する。尚、選択ワード線以外の非選択ワード線は、ロウ電圧制御回路１５によって、０Ｖ（接地電圧）が印加され、非選択ワード線に接続するメモリセルは全て非活性化される。また、ロウ電圧制御回路１５は、読み出し動作時には、４Ｖ程度のワード線電圧を発生するワード線側の読み出し電圧発生回路として機能するとともに、読み出し対象のメモリセルに接続する選択ワード線に４Ｖ程度のワード線電圧を印加し、選択ワード線以外の非選択ワード線に０Ｖ（接地電圧）を印加するワード線側の読み出し電圧印加回路として機能する。
【００４５】
センスアンプ回路１１は、公知の差動増幅回路で構成され、１対の差動入力の一方側に入力される選択メモリセルに接続する１対のビット線の一方側を流れるビット線電流と、１対の差動入力の他方側に入力されるリファレンス供給回路２０から供給されるリファレンス電流の電流差を増幅する回路形式か、或いは、１対の差動入力の一方側に入力される上記ビット線電流を電圧変換した読み出し電圧と、１対の差動入力の他方側に入力されるリファレンス供給回路２０から供給されるリファレンス電圧の電圧差を増幅する回路形式の何れでもよい。従って、リファレンス供給回路２０は、センスアンプ回路１１の回路形式に応じて、リファレンス電流かリファレンス電圧をセンスアンプ回路１１に供給する。
【００４６】
次に、ステートマシン１６によって制御される本発明方法の処理手順について説明する。本発明方法は、仮想接地線型のメモリセルアレイ１０中の選択メモリセルへ書き込み動作を行う場合であって、選択メモリセルに隣接する隣接メモリセルが既に書き込み済である場合には、先ず書き込み済の隣接メモリセルの状態を確認し、その後に選択メモリセルへの書き込み動作を行い、選択メモリセルへの書き込みが完了した後に、自動的に既に書き込み済の隣接メモリセルの閾値電圧が、所定の閾値電圧より低下していないか否かを確認し、もし所定の閾値電圧より低下している場合は、再度その隣接メモリセルに対して、書き込み動作を行う一連の処理ルーチンを実行するというものである。
【００４７】
図２は、本発明方法を説明するための、１つのメモリセルに４値を記憶する場合の閾値電圧分布を示す。閾値電圧分布３０１は、消去状態“１１”のメモリセルの閾値電圧分布であり、閾値電圧分布３０２、３０３、３０４は夫々、書き込みデータ“１０”、“０１”、“００”に相当する閾値電圧分布である。消去状態“１１”のメモリセルへ、書き込みデータ“１０”を書き込んだ時は、メモリセルの閾値電圧が、閾値電圧分布３０２の下限値である下限閾値電圧３１８より高くなるまで、選択メモリセルに対する書き込み電圧パルスの印加（書き込み動作）とベリファイ動作が行われ、同様に、書き込みデータ“０１”、“００”を書き込んだときは、メモリセルの閾値電圧が夫々、閾値電圧分布３０３、３０４の各下限値である下限閾値電圧３１９、３２０より高くなるまで、書き込み動作とベリファイ動作が行われる。また、メモリセルの閾値電圧を、参照閾値電圧３１５、３１６、３１７と比較することで、メモリセルに記憶されているデータが、“１１”、“１０”、“０１”、“００”の何れであるかを読み出すことができる。尚、参照閾値電圧３１５は閾値電圧分布３０１の上限値と下限閾値電圧３１８の中間値であり、参照閾値電圧３１６は閾値電圧分布３０２の上限値と下限閾値電圧３１９の中間値であり、参照閾値電圧３１７は閾値電圧分布３０３の上限値と下限閾値電圧３２０の中間値である。
【００４８】
ここで、ベリファイ動作及び読み出し動作に使用される下限閾値電圧３１８、３１９、３２０、及び、参照閾値電圧３１５、３１６、３１７は、夫々、センスアンプ回路１１の回路形式に応じて、リファレンス電流かリファレンス電圧として、センスアンプ回路１１に供給される。
【００４９】
図３は、本発明方法による書き込みアルゴリズム（一連の処理ルーチン）の一例を示すフローチャートである。ステップ＃４０１にて、書き込みコマンド等がコマンドステートロジックインタフェース１９に入力されると、ステートマシン１６が当該コマンド入力を認識することにより書き込み処理ルーチンが開始される。
【００５０】
書き込み処理ルーチンが開始されると、直ぐにアドレスバッファ１８に入力されたアドレス信号で指定される書き込み対象の選択メモリセルに対して書き込み動作を行うのではなく、先ず、ステップ＃４０２（第１読み出し動作）にて、選択メモリセルに隣接する隣接メモリセルの閾値電圧が、図２に示す閾値電圧分布３０１〜３０４の何れの分布内に属するかを、換言すれば、記憶データが“１１”、“１０”、“０１”、“００”の何れであるかを、参照閾値電圧３１５、３１６、３１７を用いて読み出し、読み出したデータをステートマシン１６内に構成されたレジスタ２１内に記憶する。尚、本実施形態では、レジスタ２１は、書き込み処理ルーチンが終了するまで読み出したデータを記憶する一時記憶装置として構成され、必ずしも不揮発性のメモリセルで構成される必要はなく、一般的なスタティックＲＡＭセル或いはフリップフロップ等で構成される。
【００５１】
本実施形態では、ステップ＃４０２で読み出し対象となる隣接メモリセルは、選択メモリセルに対して行方向（ワード線の延伸方向）に隣接する２つのメモリセルの内、隣接メモリセルの読み出し時において、１Ｖ程度のビット線電圧が印加され、カラムデコーダ１２を介してセンスアンプ回路１１に接続する側のビット線を選択メモリセルと共有する側に位置するメモリセルを想定している。
【００５２】
次に、ステップ＃４０３（第１書き込み動作）で、選択メモリセルに対して書き込み動作を行う。例えば、書き込みデータが“１０”の場合、選択メモリセルの閾値電圧が、下限閾値電圧３１８より高くなるまで、書き込み電圧パルス印加とベリファイ動作が行われる。同様に書き込みデータが“０１”、“００”の場合、夫々、選択メモリセルの閾値電圧が、下限閾値電圧３１９、３２０より高くなるまで、書き込み電圧パルス印加とベリファイ動作が行われる。
【００５３】
次に、ステップ＃４０４で、ステップ＃４０２でレジスタ２１に記憶された隣接メモリセルの記憶データが“００”であるか否かを判定し、“００”の場合には（ＹＥＳ分岐）、隣接メモリセルが書き込み済みでないので、書き込み処理ルーチンを終了する（ステップ＃４０８）。
【００５４】
ステップ＃４０４の判定で、隣接メモリセルの記憶データが“００”以外である場合には（ＮＯ分岐）、ステップ＃４０５（第２読み出し動作）にて、選択メモリセルに書き込み動作を行ったことで、書き込み済みの隣接メモリセルの閾値電圧が見かけ上、低下したか否かを確認する。具体的には、ステップ＃４０２でレジスタ２１に記憶された隣接メモリセルの記憶データが“１０”の場合、同じ隣接メモリセルに対して、参照閾値電圧３１５ではなく、下限閾値電圧３１８を用いたベリファイ動作を実行する。尚、記憶データが“０１”、“００”の場合、同じ隣接メモリセルに対して、参照閾値電圧３１６、３１７ではなく、下限閾値電圧３１９、３２０を用いたベリファイ動作を実行する。
【００５５】
引き続き、ステップ＃４０６において、ステップ＃４０５のベリファイ動作の結果、隣接メモリセルの閾値電圧が、当初の読み出しデータ“１０”、“０１”、“００”に対応した下限閾値電圧３１８、３１９、３２０を下回っているかを判定する。
【００５６】
ステップ＃４０６の判定で、隣接メモリセルの閾値電圧が対応する下限閾値電圧３１８、３１９、３２０を下回っていない場合（ＮＯ分岐）は、書き込み処理ルーチンを終了する（ステップ＃４０８）。
【００５７】
ステップ＃４０６の判定で、隣接メモリセルの閾値電圧が対応する下限閾値電圧３１８、３１９、３２０を下回っている場合（ＹＥＳ分岐）は、ステップ＃４０７（第２書き込み動作）で、隣接メモリセルに対して書き込み動作を行い、ステップ＃４０５（第２読み出し動作）に戻る。これにより、閾値電圧が見かけ上低下した書き込み済みの隣接メモリセルは、ステップ＃４０６の判定で対応した下限閾値電圧３１８、３１９、３２０を下回
らなくなるまで、ステップ＃４０７（第２書き込み動作）とステップ＃４０５（第２読み出し動作）とステップ＃４０６の判定が繰り返し実行される。
【００５８】
以上の結果、選択メモリセルに隣接するメモリセルが書き込み済みであっても、また、その書き込み済みのデータに拘わらず、選択メモリセルへの書き込み順序を気にすることなく、読み出し時における隣接メモリセルからの回り込み電流による誤読み出しを防止できる。
【００５９】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００６０】
〈１〉上記実施形態では、本発明方法の書き込み処理ルーチンにおける処理対象となる隣接メモリセルは、選択メモリセルに対して行方向（ワード線の延伸方向）に隣接する２つのメモリセルの内、隣接メモリセルの読み出し時において、１Ｖ程度のビット線電圧が印加され、カラムデコーダ１２を介してセンスアンプ回路１１に接続する側のビット線を選択メモリセルと共有する側に位置するメモリセルを想定したが、同じ行方向の反対側に位置するメモリセルを処理対象としてもよい。また、これら両方の隣接メモリセルを処理対象としてもよい。
【００６１】
〈２〉上記実施形態では、本発明方法の書き込み処理ルーチンは、本発明装置に内蔵のステートマシン１６によって制御される場合を想定したが、本発明方法の対象となる仮想接地線型のメモリセルアレイを備える不揮発性半導体装置が、当該ステートマシン１６を内蔵しない場合には、または、通常の書き込み・消去動作を制御するステートマシンだけが内蔵されている場合は、外部からの制御によって、本発明方法の書き込み処理ルーチンを実行するようにしても構わない。
【００６２】
〈３〉上記実施形態では、１つのメモリセルに４値を記憶する場合を想定して本発明方法を説明したが、単位メモリセル当たりの記憶データ数は、４値に限定されるものではなく、４値より多くても、また、従来の２値でも、同様の効果を得ることができる。
【００６３】
〈４〉上記実施形態では、メモリセルとして、図４に例示するフローティングゲートを備えたＭＯＳＦＥＴ構造のフラッシュメモリセルを想定したが、メモリセルの構造は、図４に例示するスタック型のフラッシュメモリセルに限定されるものではない。メモリセルは、１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルであればよい。例えば、メモリセルは、フローティングゲートに代えて離散的な電子トラップ構造を有するシリコン窒化膜等で電荷保持部が構成される構造であっても構わない。
【００６４】
〈５〉上記実施形態では、本発明装置の一構成例として、図１に示す構成要素を備えた回路構成を例示したが、図１に示す回路構成は一例であり、仮想接地線型メモリセルアレイを備え、本発明方法の書き込み処理ルーチンを実行可能な形態であれば、種々の回路構成が可能である。例えば、メモリセルアレイ１０中の書き込み対象のメモリセルとして選択された選択メモリセルに対する書き込み動作に関連する制御を行う書き込み制御手段は、ステートマシン１６ではなく、ステートマシン以外の回路手段で構成されていても構わない。
【産業上の利用可能性】
【００６５】
本発明に係る不揮発性半導体記憶装置及びその書き込み方法は、仮想接地線型のメモリセルアレイを備える不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態における概略構成を示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の書き込み方法を説明するための４値記憶メモリセルの閾値電圧分布を示す図
【図４】一般的なスタック型のフラッシュメモリセルの断面構造を模式的に示す素子断面図
【図５】仮想接地線型メモリセルアレイとその周辺回路の一般的な回路構成を模式的に示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の書き込み方法よる書き込みアルゴリズムの一例を示すフローチャート
【符号の説明】
【００６７】
１０：  仮想接地線型メモリセルアレイ
１１：  センスアンプ回路
１２：  カラム（列）デコーダ
１３：  ロウ（行）デコーダ
１４：  カラム電圧制御回路
１５：  ロウ電圧制御回路
１６：  ステートマシン（書き込み制御手段）
１７：  入出力バッファ
１８：  アドレスバッファ
１９：  コマンドステートロジックインタフェース
２０：  リファレンス供給回路
２１：  レジスタ
１０１〜１０５、１１１〜１１５、１２１〜１２５：  メモリセル
１３１〜１３６：  ビット線
１４１〜１４３：  ワード線  
１５１：  ビット線選択回路
１５２：  書き込み回路
１５３：  リファレンス電流発生回路
１５４：  センスアンプ
１５６：  データ線
１５７：  出力線
２００：  フラッシュメモリセル
２０１：  制御ゲート
２０２：  絶縁膜(ＯＮＯ膜)
２０３：  フローティングゲート
２０４：  絶縁膜（トンネル絶縁膜）
２０５：  ドレイン（Ｎ型の埋め込み拡散層）
２０６：  ソース（Ｎ型の埋め込み拡散層）
２０７：  Ｐ型基板
３０１〜３０４：  閾値電圧分布
３１５〜３１７：  読み出し動作用の参照閾値電圧
３１８〜３２０：  ベリファイ動作用の下限閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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