(57)【要約】【課題】  ＷＰＰを使用した半導体装置において、最上層配線間のショート不良を防止することにより、信頼性を向上させることのできる技術を提供する。【解決手段】  最上層配線４３ａと再配線５０との間に緩衝層４７を設ける。このとき、例えば、最上層配線４３ａは銅膜より形成され、緩衝層４７は、アルミニウム膜より形成される。さらに再配線５０は、銅膜５１とニッケル膜５２の積層膜から形成される。このように構成された半導体装置において、低温と高温との間の温度サイクルで３重点Ｘに応力が集中する。この３重点Ｘに集中した応力は、緩衝層４７の存在によって緩和され、３重点Ｘの直下にある界面Ｙへの応力の伝達を抑制することができる。このため、界面Ｙでの応力による剥離を防止できる。【選択図】  図４
2007073681.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された層間絶縁膜と、
（ｃ）前記層間絶縁膜に埋め込むように形成された最上層配線と、
（ｄ）前記最上層配線上に形成された緩衝層と、
（ｅ）前記緩衝層上に形成された再配線と、
（ｆ）前記再配線の一端部上に形成されたバンプ電極とを備えることを特徴とする半導体装置。
【請求項２】
前記最上層配線を埋め込んだ前記層間絶縁膜上に第１絶縁膜が形成されており、前記第１絶縁膜に設けられた第１開口部から露出する前記最上層配線へ接続するように前記緩衝層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記緩衝層上に第２絶縁膜が形成されており、前記第２絶縁膜に設けられた第２開口部から露出する前記緩衝層へ接続するように前記再配線が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記緩衝層は、前記再配線と前記第２絶縁膜の界面で発生する応力により生じる前記第１絶縁膜と前記層間絶縁膜との剥離を抑制することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記緩衝層の幅は、前記最上層配線の幅よりも大きく、かつ、前記第２開口部の幅よりも大きいことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記最上層配線を埋め込んだ前記層間絶縁膜上に第１絶縁膜が形成されており、前記第１絶縁膜に設けられ、かつ、前記最上層配線へ接続するプラグ上に前記緩衝層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１開口部と前記第２開口部は平面的に異なる位置に形成されていることを特徴とする請求項３記載の半導体装置。
【請求項８】
前記第２絶縁膜は、ポリイミド樹脂膜から形成されていることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記最上層配線は、銅膜から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記最上層配線は、アルミニウム膜あるいはタングステン膜から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記緩衝層は、アルミニウム膜またはアルミニウム合金膜から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記再配線は、銅膜とニッケル膜の積層膜から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に埋め込むように最上層配線を形成する工程と、
（ｃ）前記最上層配線を埋め込んだ前記層間絶縁膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜に第１開口部を形成し、前記第１開口部から前記最上層配線を露出する工程と、
（ｅ）前記第１開口部内を含む前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｆ）前記第１導体膜をパターニングして緩衝層を形成する工程と、
（ｇ）前記緩衝層上に第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜に第２開口部を形成し、前記第２開口部から前記緩衝層を露出する工程と、
（ｉ）前記第２開口部内を含む前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｊ）前記第２導体膜をパターニングして再配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
さらに、
（ｋ）前記再配線上に第３絶縁膜を形成する工程と、
（ｌ）前記第３絶縁膜に第３開口部を形成し、前記第３開口部から前記再配線を露出する工程と、
（ｍ）前記第３開口部から露出する前記再配線上にバンプ電極を形成する工程とを備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記緩衝層は、前記再配線と前記第２絶縁膜の界面に発生する応力で生じる前記第１絶縁膜と前記層間絶縁膜との剥離を抑制することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記緩衝層の幅は、前記最上層配線の幅よりも大きく、かつ、前記第２開口部の幅よりも大きいことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記第１開口部と前記第２開口部を平面的に異なる位置に形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記最上層配線を銅膜より形成し、前記緩衝層をバリアメタル膜とアルミニウム膜の積層膜より形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
さらに、前記再配線を銅膜とニッケル膜の積層膜より形成することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に埋め込むように最上層配線を形成する工程と、
（ｃ）前記最上層配線を埋め込んだ前記層間絶縁膜上に第１絶縁膜を形成する工程と、
（ｄ）前記最上層配線に接続するプラグを前記第１絶縁膜に形成する工程と、
（ｅ）前記プラグ上を含む前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｆ）前記第１導体膜をパターニングして、前記プラグ上に緩衝層を形成する工程と、
（ｇ）前記緩衝層上に第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜に開口部を形成し、前記開口部から前記緩衝層を露出する工程と、
（ｉ）前記開口部内を含む前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｊ）前記第２導体膜をパターニングして再配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ウェハプロセスパッケージ（Wafer Process Package:ＷＰＰ）を使用した半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来技術として、下層の銅配線上にアルミニウム膜よりなるビアを形成し、このビアを介して上層の銅配線を形成する技術がある（例えば、特許文献１参照）。また、アルミニウム配線上にポリイミド膜を介して、クロム膜と銅膜の積層膜からなる上層配線を形成する技術がある（例えば、特許文献２参照）。さらに、アルミニウムパッド上にポリイミド膜を介して、クロム膜と銅膜の積層膜からなる上層配線を形成し、この上層配線をニッケルコーティングした技術がある（例えば、特許文献３参照）。また、下層の銅配線と上層の銅配線を接続するビアを銅中に拡散しやすい材料（Ｔｉ、Ｚｒ、Ｔａ、Ｓｎ、Ｍｇなど）で形成する技術がある（例えば、特許文献４参照）。さらに、上層の銅配線と下層の銅配線とを銅膜よりなるビアで接続する技術がある（例えば、特許文献５参照）。
【特許文献１】特開平１１−１２１６１５号公報
【特許文献２】特開２００３−２３４３４８号公報
【特許文献３】特開２００３−２３４４２９号公報
【特許文献４】特開平１１−２０４６４４号公報
【特許文献５】特開２００４−１６５２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハプロセスパッケージ（ＷＰＰ）と呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰによれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【０００４】
ＷＰＰでは、例えば、以下に示すような工程を経ることにより半導体装置を製造する。まず、半導体ウェハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、続いて半導体素子の上部に複数層の配線層を形成する。例えば、この配線層は銅膜からなり、層間絶縁膜に溝を形成した後、この溝に導体膜を埋め込むことにより形成することができる。その後、配線層のうち最上層に形成された最上層配線上に、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成する。このとき、銅膜よりなる最上層配線および溝に最上層配線を埋め込んだ層間絶縁膜上に窒化シリコン膜および酸化シリコン膜が形成される。
【０００５】
続いて、酸化シリコン膜上にポリイミド樹脂膜を形成した後、窒化シリコン膜、酸化シリコン膜およびポリイミド樹脂膜をパターニングすることにより、底面に最上層配線が露出する開口部を形成する。
【０００６】
そして、開口部内を含むポリイミド樹脂膜上に薄い電極層（シード層）を形成し、この電極層上にめっき法を使用して再配線を形成する。再配線は、例えば銅膜とニッケル膜の積層膜から構成される。次に、再配線上にポリイミド樹脂膜を形成した後、パターニングすることにより、再配線の一端部を露出させる。その後、露出した再配線の一端部上にバンプ電極を形成する。これにより、半導体ウェハの状態で再配線および再配線に接続されたバンプ電極を形成することができる。
【０００７】
例えば、高速ＳＲＡＭ（Static Random Access Memory）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジック製品では、パッケージコストの低減および高速化などを目的として上述したＷＰＰが採用されており、はんだよりなるバンプ電極で実装基板にフリップチップ接続するようなパッケージ構造となっている。これらの半導体装置に使用されるＷＰＰでは、図１に示すような構造が採用されている。図１は、ＷＰＰの構成を示した断面図である。図１に示すように、銅膜よりなる最上層配線１は、層間絶縁膜２の溝内に埋め込まれており、この最上層配線１上を含む層間絶縁膜２上には、窒化シリコン膜３および酸化シリコン膜４よりなる積層膜が形成されている。そして、酸化シリコン膜４上にはポリイミド樹脂膜５が形成されており、窒化シリコン膜３、酸化シリコン膜４およびポリイミド樹脂膜５には、開口部６が形成されている。開口部６の底部は最上層配線１に達しており、この開口部６内を埋め込むように再配線７が形成されている。この再配線７は、例えば銅膜８およびニッケル膜９の積層膜から形成されている。再配線７上には、ポリイミド樹脂膜１０が形成されており、ポリイミド樹脂膜１０に形成された開口部１１にはバンプ電極１２が形成されている。
【０００８】
このように構成された半導体装置においては、通常の製品と同様に例えば−５０℃と１２５℃との間の温度変化を与えて繰り返して動作させる信頼性試験（選別試験）が行なわれる。このとき、半導体装置には、繰り返し熱負荷が加わるため、半導体装置を構成する膜が膨張・収縮する。特に信頼性試験における温度サイクルの影響で、再配線７の一部であるニッケル膜９およびポリイミド樹脂膜５に収縮応力が発生する。したがって、図１の四角で囲んだ領域を拡大した図２に示すように、再配線７を構成する銅膜８とポリイミド樹脂膜５および酸化シリコン膜４の３つの膜の界面が接する３重点に応力が集中する。すると、応力が集中する領域付近において、最も膜密着性の低い箇所、この場合、下層の層間絶縁膜２と窒化シリコン膜３の界面で界面剥離が発生する。つまり、複数の最上層配線１の間にある下層の層間絶縁膜２において、最上層配線１の拡散防止膜として形成されている窒化シリコン膜３との間で界面剥離が発生する。
【０００９】
信頼性試験後には、電気的特性検査が実施されるが、このとき、最上層配線１には電圧が印加される。この電圧印加により最上層配線１を構成する銅が上述した層間絶縁膜２と窒化シリコン膜３との界面に生じた剥離部分をドリフトし、隣接する最上層配線１間が導通してショート不良が発生する。この現象はアルミニウム配線の場合には、問題とならなかったのであるが、銅（Ｃｕ）配線を用いる場合においては、銅（Ｃｕ）が電界によって非常に動きやすいために、顕在化してきた問題である。
【００１０】
本発明の目的は、ＷＰＰを使用した半導体装置において、最上層配線間のショート不良を防止することにより、信頼性を向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成された層間絶縁膜と、（ｃ）前記層間絶縁膜に埋め込むように形成された最上層配線と、（ｄ）前記最上層配線上に形成された緩衝層と、（ｅ）前記緩衝層上に形成された再配線と、（ｆ）前記再配線の一端部上に形成されたバンプ電極とを備えるものである。
【００１４】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に層間絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜に埋め込むように最上層配線を形成する工程と、（ｃ）前記最上層配線を埋め込んだ前記層間絶縁膜上に第１絶縁膜を形成する工程とを備える。そして、（ｄ）前記第１絶縁膜に第１開口部を形成し、前記第１開口部から前記最上層配線を露出する工程と、（ｅ）前記第１開口部内を含む前記第１絶縁膜上に第１導体膜を形成する工程と、（ｆ）前記第１導体膜をパターニングして緩衝層を形成する工程と、（ｇ）前記緩衝層上に第２絶縁膜を形成する工程とを備える。さらに、（ｈ）前記第２絶縁膜に第２開口部を形成し、前記第２開口部から前記緩衝層を露出する工程と、（ｉ）前記第２開口部内を含む前記第２絶縁膜上に第２導体膜を形成する工程と、（ｊ）前記第２導体膜をパターニングして再配線を形成する工程とを備えるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＷＰＰを使用した半導体装置において、熱サイクルに起因した最上層配線間のショート不良を低減することができる。このため、ＷＰＰを使用した半導体装置の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図３は、本実施の形態１における半導体装置の配線構造までを図示した断面図である。図３に示す半導体装置では、例えば高速ＳＲＡＭやロジック回路を構成するＭＩＳＦＥＴが形成されている。例えばシリコン単結晶からなる半導体基板２０の主面には、例えばＳＴＩ（Shallow Trench Isolation）構造をした素子分離領域２１が形成されており、素子分離領域２１で活性領域が分離されている。活性領域のうちｎチャネル型ＭＩＳＦＥＴＱ１を形成する領域には、ｐ型ウェル２２が形成されており、ｐチャネル型ＭＩＳＦＥＴＱ２を形成する領域には、ｎ型ウェル２３が形成されている。ｐ型ウェル２２は、例えばホウ素（Ｂ）などのｐ型不純物が導入された半導体領域となっており、ｎ型ウェル２３は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入された半導体領域となっている。
【００２３】
ｐ型ウェル２２上にはｎチャネル型ＭＩＳＦＥＴＱ１が形成されている。このｎチャネル型ＭＩＳＦＥＴＱ１の構成は以下のようになっている。すなわち、ｐ型ウェル２２上にゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ａが形成されている。ゲート絶縁膜２４は、例えば酸化シリコン膜から形成されるが、酸化シリコン膜より誘電率の高い高誘電体膜から形成してもよい。ゲート電極２５ａは、例えばポリシリコン膜から形成されるが、このポリシリコン膜には、例えばｎ型不純物が導入されている。これは、ｎチャネル型ＭＩＳＦＥＴＱ１のしきい値電圧を下げるために行なわれる。
【００２４】
ゲート電極２５ａの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｐ型ウェル２２内には、低濃度ｎ型不純物拡散領域２７ａが形成されている。そして、この低濃度ｎ型不純物拡散領域２７ａの外側には、高濃度ｎ型不純物拡散領域２８ａが形成されている。低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａは、ｎ型不純物を導入した半導体領域となっており、低濃度ｎ型不純物拡散領域２７ａよりも高濃度ｎ型不純物拡散領域２８ａの方が高濃度にｎ型不純物が導入されている。この低濃度ｎ型不純物拡散領域２７ａと高濃度ｎ型不純物拡散領域２８ａにより、ｎチャネルＭＩＳＦＥＴＱ１のソース領域あるいはドレイン領域が形成される。ソース領域あるいはドレイン領域を低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａより構成することにより、いわゆるＬＤＤ（Lightly Doped Drain）構造が形成される。したがって、ゲート電極２５ａ下の電界集中を緩和することができる。
【００２５】
一方、ｎ型ウェル２３上にはｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。このｐチャネル型ＭＩＳＦＥＴＱ２の構成はほぼｎチャネル型ＭＩＳＦＥＴＱ１と同様の構成となっている。すなわち、ｎ型ウェル２３上にゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ｂが形成されている。ゲート電極２５ｂは、例えばポリシリコン膜から形成され、ｐ型不純物が導入されている。このようにｐチャネル型ＭＩＳＦＥＴＱ２においては、ゲート電極２５ｂにｐ型不純物を導入することによりしきい値電圧を下げることができる。本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極２５ａにｎ型不純物を導入する一方、ｐチャネル型ＭＩＳＦＥＴＱ２のゲート電極２５ｂにｐ型不純物を導入している。このため、ｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２の両方でしきい値電圧を低下させることが可能となっている。
【００２６】
ゲート電極２５ｂの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｎ型ウェル２３内には、低濃度ｐ型不純物拡散領域２７ｂが形成されている。そして、低濃度ｐ型不純物拡散領域２７ｂの外側には、高濃度ｐ型不純物拡散領域２８ｂが形成されている。低濃度ｐ型不純物拡散領域２７ｂおよび高濃度ｐ型不純物拡散領域２８ｂは、ｐ型不純物を導入した半導体領域となっており、低濃度ｐ型不純物拡散領域２７ｂよりも高濃度ｐ型不純物拡散領域２８ｂの方が高濃度にｐ型不純物が導入されている。この低濃度ｐ型不純物拡散領域２７ｂと高濃度ｐ型不純物拡散領域２８ｂにより、ｐチャネルＭＩＳＦＥＴＱ２のソース領域あるいはドレイン領域が形成される。
【００２７】
このようにして、本実施の形態１における半導体装置では、半導体基板２０上に上述した構造を有するｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。
【００２８】
次に、本実施の形態１における半導体装置の多層配線構造について説明する。図３に示すように、半導体基板２０上に形成したｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２上には、層間絶縁膜となる酸化シリコン膜２９が形成されている。そして、酸化シリコン膜２９には、ｎチャネル型ＭＩＳＦＥＴＱ１あるいはｐチャネル型ＭＩＳＦＥＴＱ２のソース領域、ドレイン領域に達するプラグ３０が形成されている。このプラグ３０は、例えばバリアメタル膜となる窒化チタン膜とタングステン膜の積層膜から形成される。次に、プラグ３０を形成した酸化シリコン膜２９上には、層間絶縁膜となる酸化シリコン膜３１が形成され、この酸化シリコン膜３１に埋め込むようにタングステン配線３２が形成されている。このタングステン配線３２は、下層に形成されたプラグ３０と電気的に接続されている。続いて、タングステン配線３２上には、酸化シリコン膜３３が形成され、この酸化シリコン膜３３に埋め込むようにプラグ３４が形成されている。このプラグ３４もプラグ３０と同様にバリアメタル膜およびタングステン膜の積層膜から構成されている。プラグ３４は、下層に形成されているタングステン配線３２と電気的に接続されるようになっている。
【００２９】
次に、プラグ３４を形成した酸化シリコン膜３３上には、層間絶縁膜となる酸化シリコン膜３５が形成されており、この酸化シリコン膜３５へ埋め込むように第１銅配線３６が形成されている。この第１銅配線３６は、銅の拡散を防止するためのバリアメタル膜および銅膜の積層膜から構成されている。第１銅配線３６上には、銅の拡散を防止するための窒化シリコン膜３７ａが形成されており、この窒化シリコン膜３７ａ上に酸化シリコン膜３７ｂが形成されている。酸化シリコン膜３７ｂ上には、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂが積層して形成され、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂへ埋め込むように第２銅配線３９が形成されている。この第２銅配線３９は、下層に形成されている第１銅配線３６と電気的に接続されている。同様にして、第２銅配線３９上に第３銅配線４０およびプラグ４１が形成されている。第３銅配線４０およびプラグ４１もバリアメタル膜および銅膜の積層膜から形成されている。プラグ４１を形成した層間絶縁膜上には、窒化シリコン膜４２ａおよび酸化シリコン膜４２ｂよりなる層間絶縁膜が形成されている。そして、この層間絶縁膜に埋め込むように最上層配線（パッド）４３ａ、４３ｂが形成されている。最上層配線４３ａ、４３ｂもその他の銅配線と同様に、バリアメタル膜および銅膜の積層膜から形成されている。
【００３０】
このように本実施の形態１では、タングステン配線３２および４層の銅配線から多層配線が形成されている。銅配線は、例えばダマシン（Damascene）法を使用して形成することができる。多層配線は、複数の半導体素子を電気的に接続して回路を形成する役割を有している。なお、配線の厚さは、下層から上層に行くにしたがって厚くなっている。
【００３１】
次に、本実施の形態１における半導体装置の多層配線上の構成について図４を参照しながら説明する。図４は、図３に示した最上層配線４３ａ、４３ｂ上の構造について示した断面図である。図４において、最上層配線４３ａ、４３上を含む酸化シリコン膜４２ｂ上には、窒化シリコン膜４４が形成されており、この窒化シリコン膜４４上には酸化シリコン膜が形成されている。すなわち、最上層配線４３ａ、４３ｂ上には、窒化シリコン膜４４および酸化シリコン膜４５よりなる第１絶縁膜が形成されている。窒化シリコン膜４４は、最上層配線４３ａ、４３ｂを構成する銅膜からの銅の拡散を防止する機能を有している膜である。窒化シリコン膜４４および酸化シリコン膜４５には、開口部（第１開口部）４６が形成されており、この開口部４６の底部には、最上層配線４３ａが露出している。そして、この開口部４６を埋め込むように緩衝層４７が形成されている。すなわち、窒化シリコン膜４４および酸化シリコン膜４５に設けられた開口部４６から露出する最上層配線４３ａへ接続するように緩衝層４７が形成されている。緩衝層４７は、例えば窒化チタン膜よりなるバリアメタル膜とアルミニウム膜の積層膜から構成されている。なお、緩衝層４７は、アルミニウム膜に代えてアルミニウム合金膜から構成するようにしてもよい。さらに、緩衝層４７は、アルミニウム膜またはアルミニウム合金膜に限定されず、応力を緩和できる程度に柔軟性を有している他の部材から構成することもできる。この緩衝層４７は、後述するように、再配線および再配線の周囲にあるポリイミド樹脂膜の応力を緩和する機能を有している。つまり、低温と高温との温度サイクルを繰り返す信頼性試験によって再配線および再配線の周囲にあるポリイミド樹脂膜に膨張・収縮が発生する。この膨張・収縮によって応力が発生するが、発生した応力を緩和するように設けられた層が緩衝層４７である。
【００３２】
緩衝層４７上を含む酸化シリコン膜４５上には、ポリイミド樹脂膜（第２絶縁膜）４８が形成されており、このポリイミド樹脂膜４８に開口部（第２開口部）４９が形成されている。この開口部４９の底部には、緩衝層４７が露出している。そして、この開口部４９を埋め込むように再配線５０が形成されている。つまり、ポリイミド樹脂膜４８に設けられた開口部４９から露出する緩衝層４７へ接続するように再配線５０が形成されている。再配線５０は、半導体ウェハのレベルでパッケージングを完成するために設けられたものであり、最上層配線４３ａと後述するバンプ電極５６とを接続する機能を有している。すなわち、再配線５０は、最上層配線４３ａとバンプ電極５６とを接続する引き出し配線の役割を有する。別の言い方をすれば、再配線５０は、最上層配線４３ａの間隔をバンプ電極５６の間隔へ変換するインタポーザとしての機能を有しているとも言える。
【００３３】
再配線５０は、例えば、銅膜５１とニッケル膜５２との積層膜から構成されている。そして、この再配線５０上には、ポリイミド樹脂膜（第３絶縁膜）５３が形成されており、このポリイミド樹脂膜５３に開口部（第３開口部）５４が形成されている。開口部５４の底部には、再配線５０が露出しており、この露出した再配線５０上に金膜５５が形成されている。そして、金膜５５上に例えば半田からなるバンプ電極５６が形成されている。
【００３４】
本実施の形態１における半導体装置は上記のように構成されており、次に、本発明の一つの特徴について説明する。本発明の一つの特徴は、多層配線の最上層配線４３ａ上に緩衝層４７を設け、この緩衝層４７上に再配線５０を形成した点にある。つまり、多層配線、緩衝層４７および再配線５０の３層構造とした点に特徴がある。
【００３５】
緩衝層４７を設けない場合は、以下に示すような現象が生じていた。すなわち、完成した半導体装置に対して、急激な温度変化を与えて動作させる信頼性試験が行なわれるが、この信頼性試験では膜の膨張・収縮により応力が発生する。図２に示すように、この応力は、再配線７を埋め込んだ開口部６の境界、詳しく言えば、ポリイミド樹脂５と再配線７と酸化シリコン膜４という膨張・収縮の起こり方が異なる膜の界面が接する３重点に集中する。すると、この３重点の近傍にある層間絶縁膜２と窒化シリコン膜３との境界に応力が伝わり界面剥離を引き起こす。信頼性試験後には、電気的特性検査が行なわれるが、この電気的特性検査で最上層配線１に電圧が印加される。すると、最上層配線１間にある層間絶縁膜２と窒化シリコン膜３の境界が剥離しているため、最上層配線１を形成している銅がドリフトして最上層配線１間を移動する。したがって、最上層配線１間にドリフトした銅を介してショート不良が発生する。
【００３６】
これに対し、本実施の形態１では、図４に示す３重点Ｘに応力が集中する。つまり、開口部４９近傍の再配線５０とポリイミド樹脂膜４８と緩衝層４７の界面が接する３重点に応力が集中する。しかし、図４に示すように、本実施の形態１では、応力の集中する３重点Ｘと、層間絶縁膜となる酸化シリコン膜４２ｂと窒化シリコン膜４４との界面Ｙとの距離が、緩衝層４７を設けている分だけ離れることになる。したがって、応力の集中する３重点Ｘに集中した応力が界面Ｙに達することを抑制することができる。さらに、緩衝層４７は、例えば比較的柔らかいアルミニウム膜を主成分としているので、３重点Ｘに集中した応力を緩和することができる。このように、緩衝層４７を設けることにより、界面Ｙへの応力の伝達を緩和できるので、界面Ｙでの剥離を防止することができる。すなわち、最上層配線４３ａと最上層配線４３ｂとの間にある酸化シリコン膜（層間絶縁膜）４２ｂと窒化シリコン膜４４の剥離を防止できる。このため、最上層配線４３ａと最上層配線４３ｂとの間における銅のドリフトを抑制することができ、最上層配線４３ａと最上層配線４３ｂの間で起こるショート不良を抑制することができる。
【００３７】
特に、最上層配線４３ａ、４３ｂを銅膜で形成した場合、銅はアルミニウムなどに比べて拡散しやすいので、最上層配線４３ａ、４３ｂを埋め込んだ酸化シリコン膜４２ｂと窒化シリコン膜４４の界面Ｙに剥離が生じると、その剥離部分を介して銅が容易に移動する。このため、最上層配線４３ａと最上層配線４３ｂとの間でドリフトした銅によるショート不良が発生しやすい。このことから、緩衝層４７を設けて界面Ｙの剥離を防止する本発明は、最上層配線４３ａ、４３ｂが銅膜から形成されている場合に顕著な効果を奏する。ただし、本発明は、最上層配線４３ａ、４３ｂが銅膜から形成される場合に限定されず、例えば最上層配線４３ａ、４３ｂがアルミニウム膜やタングステン膜から形成される場合であっても有効である。なぜなら、緩衝層４７を設けることにより、界面Ｙにおける剥離をもたらす応力を緩和できるからである。
【００３８】
本実施の形態１では、多層配線と緩衝層４７と再配線５０とを区別したが、これには意味がある。すなわち、多層配線は、単に配線として機能するものを表現したものであり、図３に示す多層配線がこれに該当する。そして、この多層配線のうち、最上層に形成されている配線を最上層配線（パッド）４３ａ、４３ｂとしている。つまり、最上層配線４３ａ、４３ｂは、単に配線として機能するもののうち最上層に形成されているものを指している。
【００３９】
一方、緩衝層４７は、配線として機能する他に、再配線によって生じる応力を緩和する機能という重要な機能を有している。この応力を緩和する機能は、意図的に設けられたものであり、本実施の形態１における半導体装置の構成要素の中で、緩衝層４７だけが意図的に応力緩和機能を有するように構成している。すなわち、緩衝層４７を意図的に設けることにより、３重点Ｘに集中する応力を充分効果的に緩和することができるのである。このことを表現するため、緩衝層４７を独立した要素として取り扱っている。
【００４０】
さらに、再配線５０は、配線として機能する他、上述したように半導体ウェハレベルでパッケージングを完了する役割を有している。すなわち、最上層配線４３ａの間隔をバンプ電極５６の間隔に変換するとともに、最上層配線４３ａをバンプ電極５６へ引き出している点で、単なる配線と機能が異なる。このため、多層配線と区別して再配線５０としている。なお、再配線５０の膜厚は、多層配線を構成する配線の膜厚に比べて充分に厚い。このことから、再配線５０で発生する応力が大きくなり、３重点Ｘの直下にある界面Ｙで剥離が起こりやすくなることがわかる。
【００４１】
次に、本実施の形態１における緩衝層４７の構成について説明する。緩衝層４７の幅は、緩衝層４７が接続している最上層配線４３ａの幅よりも大きく、かつ、開口部４９の幅よりも大きくなっていることが望ましい。緩衝層４７の幅が最上層配線４３ａの幅よりも大きくなっていると、最上層配線４３ａと最上層配線４３ｂとの間にある界面Ｙの直上に緩衝層４７を設けることができるので、界面Ｙへの応力の伝達を充分に抑制できるためである。したがって、界面Ｙでの応力による剥離を抑制することができ、最上層配線４３ａと最上層配線４３ｂとの間で生じるショート不良を抑制できる。また、緩衝層４７の幅を開口部４９の幅よりも大きくすることによって、応力が集中する３重点Ｘの直下に緩衝層４７を形成することができる。このため、応力の集中する３重点Ｘから３重点Ｘの直下へ伝わる応力を充分に緩和することができる。これによっても界面Ｙでの応力による剥離を抑制することができる。
【００４２】
次に、本実施の形態１における半導体装置の製造方法について説明する。まず、図３に示すようなｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２を半導体基板２０上に形成する。この工程は通常用いられるプロセス技術が用いられる。その後、半導体基板２０上に多層配線を形成する。多層配線は、図３に示すように、例えばタングステン配線３２および４層の銅配線から形成される。銅配線は、例えばダマシン法を使用して形成することができる。ダマシン法を使用して銅配線を形成する例として、最上層配線４３ａ、４３ｂを形成する場合を説明する。
【００４３】
図５に示すように、下層配線（図示せず）を形成した後、この下層配線上に窒化シリコン膜４２ａおよび酸化シリコン膜４２ｂを積層して形成する。窒化シリコン膜４２ａおよび酸化シリコン膜４２ｂは、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜４２ａおよび酸化シリコン膜４２ｂからなる層間絶縁膜に、溝を形成する。そして、溝内を含む酸化シリコン膜４２ｂ上にバリアメタル膜となる窒化チタン膜を形成した後、この窒化チタン膜上に薄い銅膜よりなるシード層を形成する。シード層は、例えばスパッタリング法を用いて形成することができる。続いて、溝を埋め込むように厚い銅膜を酸化シリコン膜４２ｂ上に形成する。この銅膜は例えばめっき法を用いて形成することができる。続いて、化学的機械的研磨法（Chemical Mechanical Polishing）で酸化シリコン膜４２ｂ上に形成されている不要な銅膜を除去する。これにより、溝に銅膜を埋め込んだ最上層配線４３ａ、４３ｂを形成することができる。このようにして、最上層配線４３ａ、４３ｂを形成することができる。
【００４４】
次に、図５に示すように、最上層配線４３ａ、４３ｂ上を含む酸化シリコン膜４２ｂ上に第１絶縁膜となる窒化シリコン膜４４および酸化シリコン膜４５を積層して形成する。このとき、窒化シリコン膜４４および酸化シリコン膜４５は、例えばＣＶＤ法を使用して形成され、例えばそれぞれの膜厚は、約５００ｎｍである。窒化シリコン膜４４は、最上層配線４３ａ、４３ｂを構成する銅が外部へ拡散しないようにするバリア絶縁膜としての機能を有している。この窒化シリコン膜４４に代えて、炭窒化シリコン膜を使用してもよい。
【００４５】
続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜４４および酸化シリコン膜４５に開口部（第１開口部）４６を形成する。この開口部４６の底部には、最上層配線４３ａが露出している。このときの加工で、最上層配線４３ａを構成する銅膜の表面が露出するが、露出した銅膜に腐食などが発生しないように、低ダメージアッシングや洗浄処理が必要となる。また、開口部４６の形状に関しては、後述する緩衝層４７の埋め込みが容易になるように、アスペクト比の低い構造（開口部４６の深さ／開口部４６の開口径が１以下程度）とすることが望ましい。
【００４６】
そして、図７に示すように、開口部４６内を含む酸化シリコン膜４５上にチタン／窒化チタン膜４７ａ、アルミニウム膜４７ｂおよび窒化チタン膜４７ｃを順次形成する。これらの積層膜（第１導体膜）は、例えばスパッタリング法を使用して形成することができる。なお、チタン／窒化チタン膜４７ａおよび窒化チタン膜４７ｃはバリアメタル膜として機能するものであり、例えば、その他の膜としてタンタル膜や窒化タンタル膜を使用するようにしてもよい。
【００４７】
その後、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して積層膜をパターニングする。これにより、チタン／窒化チタン膜４７ａ、アルミニウム膜４７ｂおよび窒化チタン膜４７ｃの積層膜からなる緩衝層４７を形成することができる。
【００４８】
次に、図９に示すように、緩衝層４７上を含む酸化シリコン膜４５上にポリイミド樹脂膜（第２絶縁膜）４８を形成する。そして、フォトリソグラフィ技術を使用してポリイミド樹脂膜４８のパターニングを行い、図１０に示すように、ポリイミド樹脂膜４８に開口部（第２開口部）４９を形成する。この開口部４９の底部には、緩衝層４７の表面が露出している。
【００４９】
続いて、図１１に示すように、開口部４９を形成したポリイミド樹脂膜４８上に薄い銅膜からなるシード層５１ａを形成する。シード層５１ａは、例えばスパッタリング法を使用して形成することができる。そして、シード層５１ａ上にレジスト膜５７を塗布した後、露光・現像することによりレジスト膜５７をパターニングする。パターニングは図１２に示すように、再配線形成領域にレジスト膜５７が残らないように行なわれる。
【００５０】
次に、図１３に示すように、パターニングしたレジスト膜５７をマスクにして、シード層５１ａ上に銅膜５１およびニッケル膜５２を形成する。銅膜５１およびニッケル膜５２は、第２導体膜であり、例えばシード層５１ａを電極とした電界めっき法で形成することができる。なお、シード層５１ａは、銅膜５１と一体化するため、以下の図面ではシード層５１ａの図示を省略する。
【００５１】
続いて、図１４に示すように、パターニングしたレジスト膜５７を除去した後、このレジスト膜５７で覆われていた領域のシード層５１ａをウェットエッチングで除去する。これにより、銅膜５１およびニッケル膜５２の積層膜からなる再配線５０が形成される。銅膜５１上にニッケル膜５２を形成する理由は、再配線５０上のバンプ電極形成領域に形成する半田ペースト５６ａと銅膜５１との反応を防止するためである。 
なお、レジスト膜５７で覆われていた領域のシード層５１ａを除去する際、再配線５０の表面も同時にエッチングされるが、再配線５０の膜厚はシード層５１ａの膜厚に比べて遥かに厚いので支障はない。
【００５２】
次に、図１５に示すように、銅膜５１およびニッケル膜５２よりなる再配線５０上にポリイミド樹脂膜（第３絶縁膜）５３を形成する。そして、図１６に示すように、ポリイミド樹脂膜５３に対して露光・現像処理を行なうことにより、バンプ電極形成領域に開口部（第３開口部）５４を形成する。この開口部５４の底部には、再配線５０が露出している。
【００５３】
その後、図１７に示すように、開口部５４から露出している再配線（バンプランド）５０上に無電解めっき法を使用して金膜５５を形成する。そして、図１８に示すように、金膜５５上に半田印刷技術を使用して半田ペースト５６ａを印刷する。印刷直後の半田ペースト５６ａは、バンプランドよりも広い領域にほぼ平坦に印刷される。続いて、半導体基板２０を加熱して半田ペースト５６ａをリフロー（溶融・再結晶化）させることにより、金膜５５上に図４に示すような半球状のバンプ電極５６を形成する。バンプ電極５６は、例えば錫（Ｓｎ）、銀（Ａｇ）および銅（Ｃｕ）からなる鉛（Ｐｂ）フリー半田から構成される。なお、バンプ電極５６は、上記した印刷法に代えてめっき法を使用して形成することもできる。また、あらかじめ球状に成形した半田ボールをバンプランド上に供給し、その後、半導体基板２０をリフローすることによってもバンプ電極５６を形成することができる。再配線５０に形成されたバンプランドの間隔は、再配線５０により、最上層配線４３ａの間隔よりも大きく再配置しているため、バンプ電極５６が搭載しやすくなっている。このようにして、本実施の形態１における半導体装置を製造することができる。
【００５４】
この後は、例えば−５０℃と１２５℃との間の温度変化を与えて繰り返して動作させる信頼性試験（選別試験）が行なわれる。このとき、半導体装置には、繰り返し熱負荷が加わるため、半導体装置を構成する膜が膨張・収縮する。特に信頼性試験における温度サイクルの影響で、図４に示す再配線５０の一部であるニッケル膜５２およびポリイミド樹脂膜４８に収縮応力が発生する。したがって、再配線５０を構成する銅膜５１とポリイミド樹脂膜４８および緩衝層４７の３つの膜の界面が接する３重点Ｘに応力が集中する。しかし、応力が集中する３重点Ｘの直下には、応力を吸収する緩衝層４７が設けられているので、最上層配線４３ａを埋め込んだ層間絶縁膜となる酸化シリコン膜４２ｂと窒化シリコン膜４４の界面Ｙにおいて応力が緩和されている。このため、界面Ｙにおける剥離を防止することができる。
【００５５】
信頼性試験が行なわれた後、半導体装置に対して電気的特性検査が実施される。このとき、最上層配線４３ａと最上層配線４３ｂとの間に電位差が生じるが、界面Ｙの剥離が防止されているため、最上層配線４３ａと最上層配線４３ｂとの間で銅がドリフトすることはない。したがって、最上層配線４３ａと最上層配線４３ｂが導通するショート不良を防止することができる。このことから、半導体装置の信頼性を向上することができる。
【００５６】
次に、本実施の形態１における半導体装置の変形例について説明する。図１９は、本実施の形態１の変形例を示した断面図である。図１９において、変形例の特徴は、最上層配線４３ａと緩衝層４７を接続する開口部４６と、緩衝層４７と再配線５０を接続する開口部４９とを平面的に異なる位置に形成した点にある。つまり、実施の形態１では、図４に示すように、開口部４６の直上に緩衝層４７を介して開口部４９が形成され、平面的に重なる位置に形成されている。これに対し、変形例では、図１９に示すように、開口部４６の直上からは離れた位置に開口部４９を形成している。このように構成することにより、
応力の集中する３重点Ｘの直下から界面Ｙを離すことができるので、界面Ｙでの膜の剥離を防止することができる。
【００５７】
開口部４６下には、最上層配線４３ａが形成されており、その最上層配線４３ａの周囲に密集するようにその他の最上層配線４３ｂが形成されている。したがって、開口部４６の近傍に存在する酸化シリコン膜４２ｂと窒化シリコン膜４４との界面Ｙに剥離が生じると最上層配線４３ａと最上層配線４３ｂとは銅のドリフトによりショートしてしまう。
特に、緩衝層４７を設けない場合は、開口部４６を介して再配線５０が形成されることになるので、必然的に３重点Ｘの直下に界面Ｙが存在することとなり、応力により界面Ｙの剥離が生じやすくなる。ここで、実施の形態１に示すように、緩衝層４７を設けることにより、３重点Ｘの下部に界面Ｙが存在しても緩衝層４７による応力の緩和効果と３重点Ｘと界面Ｙとの距離の増大により界面Ｙにおける剥離を防止することができる。さらに、変形例では、緩衝層４７を図１９の横方向に延在させている。これにより、開口部４６と開口部４９との位置を平面的に異なる位置に形成することができる。つまり、緩衝層４７を設けたことにより、最上層配線４３ａと緩衝層４７を接続する開口部４６の直上から離れた位置に、緩衝層４７と再配線５０を接続する開口部４９を設けることが可能となる。したがって、応力の集中する３重点Ｘを界面Ｙから離すことができるので、界面Ｙへの応力の伝達をさらに低減することができ、界面Ｙの剥離を防止することができる。このように、緩衝層４７を設けることにより、最上層配線４３ａ、緩衝層４７および再配線５０の接続レイアウトを容易に変更することができ、界面Ｙに比較的応力がかからないようなレイアウトを容易に実現することができる。
【００５８】
（実施の形態２）
前記実施の形態１では、図４に示すように、開口部４６を用いて最上層配線４３ａ上に緩衝層４７を設ける構造について説明したが、本実施の形態２では、図２０に示すように、最上層配線４３ａと緩衝層４７との間にプラグ６０を設ける構造について説明する。
【００５９】
図２０は、本実施の形態２における半導体装置の構造の一部を示した断面図である。図２０では、最上層配線４３ａ、４３ｂ以下の下層構造についての図示は省略している。図２０で前記実施の形態１と異なる点は、プラグ６０を設けた点である。すなわち、本実施の形態２では、最上層配線４３ａ上にプラグ６０が形成されており、このプラグ６０上に緩衝層４７が形成されている。このように構成しても、応力が集中する３重点Ｘと界面Ｙとの間に応力を緩和する緩衝層４７が設けられているので、界面Ｙでの応力による膜の剥離を防止することができる。さらに、プラグ６０を用いる利点としては、最上層配線４３ａ上に開口部４６を設けて緩衝層４７を形成した前記実施の形態１に比べて、最上層配線４３ａ上の開口面積を小さくできることが挙げられる。開口面積を小さくすることにより、製造工程において、最上層配線４３ａを構成する銅膜の露出を必要最小限にすることができる。したがって、銅膜の表面の腐食などを低減することができる。プラグ６０は、例えば、タングステン膜などから構成することができる。
【００６０】
本実施の形態２における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６１】
以下の説明では、最上層配線４３ａ、４３ｂを形成した後の工程から説明する。まず、図２１に示すように、最上層配線４３ａ、４３ｂを形成した酸化シリコン膜４２ｂ上に、窒化シリコン膜４４、酸化シリコン膜４５を順次形成する。窒化シリコン膜４４および酸化シリコン膜４５の形成には、例えばＣＶＤ法を使用することができる。窒化シリコン膜４４および酸化シリコン膜４５からなる積層膜が第１絶縁膜である。
【００６２】
次に、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜４４および酸化シリコン膜４５を貫通して最上層配線４３ａに達する溝を形成する。そして、溝内を含む酸化シリコン膜４５上にタングステン膜を形成する。このタングステン膜は、例えば、ＣＶＤ法を使用して形成することができる。続いて、形成したタングステン膜の表面を、例えばＣＭＰ法を使用して研磨することにより、不要なタングステン膜を除去する。この工程で、溝内にタングステン膜を埋め込んだプラグ６０を形成することができる。
【００６３】
次に、図２２に示すように、プラグ６０を形成した酸化シリコン膜４５上に緩衝層４７を形成する。緩衝層４７は、窒化チタン膜、アルミニウム膜および窒化チタン膜を順次堆積して積層膜（第１導体膜）を形成した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより形成することができる。窒化チタン膜およびアルミニウム膜は、例えばスパッタリング法を使用して形成することができる。
【００６４】
続いて、図２３に示すように、緩衝層４７を形成した酸化シリコン膜４５上に酸化シリコン膜６１および窒化シリコン膜６２を形成する。酸化シリコン膜６１および窒化シリコン膜６２は、例えばＣＶＤ法を使用して形成することができる。なお、酸化シリコン膜６１の膜厚は例えば約２００ｎｍであり、窒化シリコン膜６２の膜厚は例えば約６００ｎｍである。
【００６５】
次に、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜６１および窒化シリコン膜６２に開口部６３を形成する。この開口部６３の底部には緩衝層４７の表面が露出している。
【００６６】
その後、図２５に示すように、開口部６３を形成した窒化シリコン膜６２上にポリイミド樹脂膜４８を形成する。ここで、酸化シリコン膜６１、窒化シリコン膜６２およびポリイミド樹脂膜４８からなる積層膜が第２絶縁膜となる。そして、フォトリソグラフィ技術を使用してポリイミド樹脂膜４８に開口部４９を形成する。このポリイミド樹脂膜４８に形成された開口部４９と、酸化シリコン膜６１および窒化シリコン膜６２上に形成された開口部６３により一つの大きな開口部が形成される。次に、開口部４９および開口部６３を埋め込むように再配線が形成される。この後の工程は、前記実施の形態１と同様であるため、説明を省略する。
【００６７】
なお、本実施の形態２では、緩衝層４７と再配線との間の層間絶縁膜として、酸化シリコン膜６１、窒化シリコン膜６２およびポリイミド樹脂膜４８の積層膜から構成される例について説明したが、酸化シリコン膜６１および窒化シリコン膜６２を形成せずに、ポリイミド樹脂膜４８だけから構成するようにしてもよい。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明者が検討した半導体装置の一部を示す断面図である。
【図２】図１の部分拡大図である。
【図３】本発明の実施の形態１における半導体装置の一部を示す断面図である。
【図４】実施の形態１における半導体装置の一部を示す断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の変形例を示す断面図である。
【図２０】実施の形態２における半導体装置を示す断面図である。
【図２１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７１】
１  最上層配線
２  層間絶縁膜
３  窒化シリコン膜
４  酸化シリコン膜
５  ポリイミド樹脂膜
６  開口部
７  再配線
８  銅膜
９  ニッケル膜
１０  ポリイミド樹脂膜
１１  開口部
１２  バンプ電極
２０  半導体基板
２１  素子分離領域
２２  ｐ型ウェル
２３  ｎ型ウェル
２４  ゲート絶縁膜
２５ａ  ゲート電極
２５ｂ  ゲート電極
２６  サイドウォール
２７ａ  低濃度ｎ型不純物拡散領域
２７ｂ  低濃度ｐ型不純物拡散領域
２８ａ  高濃度ｎ型不純物拡散領域
２８ｂ  高濃度ｐ型不純物拡散領域
２９  酸化シリコン膜
３０  プラグ
３１  酸化シリコン膜
３２  タングステン配線
３３  酸化シリコン膜
３４  プラグ
３５  酸化シリコン膜
３６  第１銅配線
３７ａ  窒化シリコン膜
３７ｂ  酸化シリコン膜
３８ａ  窒化シリコン膜
３８ｂ  酸化シリコン膜
３９  第２銅配線
４０  第３銅配線
４１  プラグ
４２ａ  窒化シリコン膜
４２ｂ  酸化シリコン膜
４３ａ  最上層配線
４３ｂ  最上層配線
４４  窒化シリコン膜
４５  酸化シリコン膜
４６  開口部
４７  緩衝層
４７ａ  チタン／窒化チタン膜
４７ｂ  アルミニウム膜
４７ｃ  窒化チタン膜
４８  ポリイミド樹脂膜
４９  開口部
５０  再配線
５１  銅膜
５１ａ  シード層
５２  ニッケル膜
５３  ポリイミド樹脂膜
５４  開口部
５５  金膜
５６  バンプ電極
５６ａ  半田ペースト
５７  レジスト膜
６０  プラグ
６１  酸化シリコン膜
６２  窒化シリコン膜
６３  開口部
Ｘ  ３重点
Ｙ  界面
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2007073681.tif 000003
【図２】
2007073681.tif 000004
【図３】
2007073681.tif 000005
【図４】
2007073681.tif 000006
【図５】
2007073681.tif 000007
【図６】
2007073681.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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