(57)【要約】【課題】アイマスクを用いて回路の特性を検出するテスト装備及びテスト方法を提供する。【解決手段】テスト装備は、互いに異なる位相を有する一つ以上のクロック信号に同期してアイマスクを生成するためのアイマスク生成部と、アイマスク生成部からアイマスクを受信し、テスト信号とアイマスクとを比較してエラーであるか否かを検出するためのエラー検出部と、エラー検出部から出力されたエラー検出信号を入力されて、これに応答してエラー信号を出力するエラー信号出力部とを備える。アイマスク生成部は、一つ以上のクロック信号に同期して、互いに異なる位相を有する一つ以上の正弦波を生成する正弦波ジェネレータと、一つ以上の正弦波を入力されて正弦波の振幅を制限して出力することによって、アイマスクを生成するリミッター回路と、を備える。【選択図】図５
2007033451.tif 000002
【特許請求の範囲】
【請求項１】
テストされる半導体装置から出力された信号が伝送ラインを介して提供され、提供された信号をテスト信号として分析することによって、エラーであるか否かを検出するテスト装備において、
互いに異なる位相を有する一つ以上のクロック信号に同期してアイマスクを生成するためのアイマスク生成部と、
前記アイマスク生成部から前記アイマスクを受信し、前記テスト信号と前記アイマスクとを比較してエラーであるか否かを検出するためのエラー検出部と、
前記エラー検出部から出力されたエラー検出信号に応答してエラー信号を出力するエラー信号出力部と、を備え、
前記アイマスク生成部は、
前記一つ以上のクロック信号に同期して、互いに異なる位相を有する一つ以上の正弦波を生成する正弦波ジェネレータと、
前記一つ以上の正弦波が入力されて前記正弦波の振幅を制限して出力することによって、前記アイマスクを生成するリミッター回路と、
を含むことを特徴とするテスト装備。
【請求項２】
前記正弦波ジェネレータは、互いに逆位相を有する二つのクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成することを特徴とする請求項１に記載のテスト装備。
【請求項３】
前記リミッター回路は、
前記第１正弦波が入力されて、前記第１正弦波の振幅を制限して上部アイマスクを生成する第１リミッター回路と、
前記第２正弦波が入力されて、前記第２正弦波の振幅を制限して下部アイマスクを生成する第２リミッター回路と、
を含むことを特徴とする請求項２に記載のテスト装備。
【請求項４】
前記エラー検出部は、
前記アイマスクと前記テスト信号とを比較演算する一つ以上の比較器と、
前記一つ以上の比較器から比較信号を入力されて、これを論理演算してエラー検出信号を出力する論理演算部と、
を含むことを特徴とする請求項３に記載のテスト装備。
【請求項５】
前記比較器は、
前記上部アイマスクと前記テスト信号とを比較演算する第１比較器と、
前記下部アイマスクと前記テスト信号とを比較演算する第２比較器と、
を含むことを特徴とする請求項４に記載のテスト装備。
【請求項６】
第１比較器は、前記上部アイマスクの論理レベルが前記テスト信号の論理レベルより大きい場合に、論理ハイを有する第１比較信号を出力することを特徴とする請求項５に記載のテスト装備。
【請求項７】
第２比較器は、前記下部アイマスクの論理レベルが前記テスト信号の論理レベルより大きい場合に、論理ハイを有する第２比較信号を出力することを特徴とする請求項６に記載のテスト装備。
【請求項８】
前記論理演算部は、前記第１比較信号及び前記第２比較信号を排他的ＯＲ演算する排他的ＯＲゲートであることを特徴とする請求項７に記載のテスト装備。
【請求項９】
前記エラー信号出力部は、前記エラー検出信号が論理ハイレベルを有する場合に、前記エラー検出信号に応答して外部にエラー信号を出力するフリップフロップを備えることを特徴とする請求項８に記載のテスト装備。
【請求項１０】
前記一つ以上のクロック信号を生成する位相同期ループ回路をさらに備えることを特徴とする請求項１に記載のテスト装備。
【請求項１１】
前記テストされる半導体装置の出力信号から所定の基準クロック信号を抽出し、前記抽出された基準クロック信号を前記位相同期ループ回路に出力するクロックリカバリ回路をさらに備えることを特徴とする請求項１０に記載のテスト装備。
【請求項１２】
テストされる半導体装置から出力された信号が伝送ラインを介してテスト回路に提供され、提供された信号をテスト信号としてアイマスクと比較分析することによってエラーであるか否かを検出するように、前記アイマスクを生成するアイマスク生成器において、
一つ以上のクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成する正弦波ジェネレータと、
前記第１正弦波が入力されて、前記第１正弦波の振幅を制限して上部アイマスクを生成する第１リミッター回路と、
前記第２正弦波が入力されて、前記第２正弦波の振幅を制限して下部アイマスクを生成する第２リミッター回路と、
を備えることを特徴とするアイマスク生成器。
【請求項１３】
前記第１リミッター回路は、
前記第１正弦波の上部境界を限定するための第１ダイオード及び第１電源電圧と、
前記第１正弦波の下部境界を限定するための第２ダイオード及び第２電源電圧と、
前記振幅が限定された第１正弦波の電圧レベルを変動させるための第３電源電圧と、
を含むことを特徴とする請求項１２に記載のアイマスク生成器。
【請求項１４】
前記第２リミッター回路は、
前記第２正弦波の上部境界を限定するための第３ダイオード及び第４電源電圧と、
前記第２正弦波の下部境界を限定するための第４ダイオード及び第５電源電圧と、
前記振幅が限定された第２正弦波の電圧レベルを変動させるための第６電源電圧と、
を含むことを特徴とする請求項１３に記載のアイマスク生成器。
【請求項１５】
前記第１電源電圧と第２電源電圧とのレベル差は、前記第４電源電圧と第５電源電圧とのレベル差と同じであることを特徴とする請求項１４に記載のアイマスク生成器。
【請求項１６】
前記上部アイマスクの下部境界及び前記下部アイマスクの上部境界は、電圧レベルが相等しいことを特徴とする請求項１５に記載のアイマスク生成器。
【請求項１７】
テストされる半導体装置から出力された信号が伝送ラインを介して提供され、提供された信号をテスト信号として分析することによってエラーであるか否かを検出するテスト回路において、そのテスト方法は、
一つ以上のクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成する段階と、
前記第１正弦波の上部境界及び下部境界を制限して上部アイマスクを生成し、前記第２正弦波の上部境界及び下部境界を制限して下部アイマスクを生成する段階と、
前記テスト信号を前記上部アイマスク及び前記下部アイマスクと比較して、エラーであるか否かを検出する段階と、
前記エラーであるか否かによるエラー検出信号に応答してエラー信号を出力する段階と、
を含むことを特徴とするテスト方法。
【請求項１８】
前記第１正弦波及び第２正弦波は、互いに逆位相を有するクロック信号にそれぞれ同期して生成されることを特徴とする請求項１７に記載のテスト方法。
【請求項１９】
前記上部アイマスク及び前記下部アイマスクからなるアイマスクは、ほぼ正六角形の形態で形成されることを特徴とする請求項１８に記載のテスト方法。
【請求項２０】
前記エラーであるか否かを検出する段階は、
前記テスト信号と前記上部アイマスクとを比較して出力される第１比較信号と、前記テスト信号と前記下部アイマスクとを比較して出力される第２比較信号とを排他的ＯＲ演算して、エラー検出信号を出力することを特徴とする請求項１９に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト装備及びテスト方法に係り、より詳細には、テスト装備内部で生成されたアイマスクを用いてＤＵＴ(Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）の入出力回路特性を検出できるテスト装備及びテスト方法に関する。
【背景技術】
【０００２】
現在、メモリなどの半導体装置の速度が高速化されるにつれて、これによる多くの諸般事項が要求される。一例として、半導体装置の特性をテストするためのテスト装備も半導体装置の高速化に対応して高速特性が要求される。しかし、テスト装備は、半導体装置の速度まで上がることができないか、半導体装置の速度に対応する程度の高速特性を有する場合、そのコストは非常に上昇する。
【０００３】
図１は、一般的なＡＴＥ(Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ)を用いて半導体装置の特性をテストする動作を示すブロック図である。
【０００４】
図１には、一般的なテスト装備１０及びこれによってテストされる半導体装置(ＤＵＴ)が示されている。半導体装置２０の一例としての半導体メモリ装置は、入出力回路２１、メモリコア２２、及び制御ロジック回路２３を備える。
【０００５】
半導体装置２０は、特に、入出力回路２１が高速で動作するので、入出力回路２１の動作特性を検出することが重要な焦点となる。入出力回路２１の動作特性を検出するために、テスト装備１０は、半導体装置２０にテストパターンを印加する。テスト装備１０から出力されたテストパターンは、半導体装置の入出力回路２１に提供される。これに応答して、半導体装置の入出力回路２１からテスト装備１０に対して結果波形が出力される。
【０００６】
半導体装置をテストするための従来のテスト装備の一例として、特許文献１には、ＢＥＲＴ(Ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ  ｔｅｓｔｅｒ)構造のテスト装備が開示されている。このテスト装備は、パターン発生部でテストパターンが生成され、このテストパターンがＤＵＴに印加され、このＤＵＴから出力された信号がエラー検出器に印加される。ＤＵＴから出力された信号のビット列とエラー検出器で内部的に生成されたビット列とを比較してエラーを検出できる。
【０００７】
また、従来のテスト装備の他の例として、特許文献２には、伝送ラインを介して２進コード化されたパルスの形態で入力されるパルス信号をしきい電圧ウィンドウと比較して、前記パルス信号の電圧レベルを検出するテスト装備が開示されている。テスト装備は、最大電圧Ｖｍａｘ及び最小電圧Ｖｍｉｎを入力値として適用して、最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの間を移動できるしきい電圧ウィンドウを生成するようにプログラムされている。
【０００８】
かかる従来のテスト装備は、前記のように、半導体装置の速度増加に対応して適切な程度にテスト速度が増加できなかった。テスト装備がアイマスクを用いてテスト動作を行う場合には、さらに容易にテストできる。しかし、ソフトウェア的に各区間で最大電圧及び最小電圧をプログラムする方式によってアイマスクを生成する場合、このために消耗される時間は高速化される半導体装置のテストに適していなかった。
【特許文献１】米国特許第６，６２９，２７２号明細書
【特許文献２】米国公開特許第２００３−００９７２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記のような問題点を解決するためのものであって、正弦波を用いて生成されたアイマスクを用いて半導体装置の特性を検出するので、高速化される半導体装置のテストに適し、テストの正確度を向上させることができるテスト装備及びテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明の望ましい実施形態によるテスト装備は、テストされる半導体装置から出力された信号が伝送ラインを介して提供され、提供されたテスト信号としてこれを分析することによって、エラーであるか否かを検出し、互いに異なる位相を有する一つ以上のクロック信号に同期してアイマスクを生成するためのアイマスク生成部と、前記アイマスク生成部から前記アイマスクを受信し、前記テスト信号と前記アイマスクとを比較してエラーであるか否かを検出するためのエラー検出部と、前記エラー検出部から出力されたエラー検出信号を入力されて、これに応答してエラー信号を出力するエラー信号出力部と、を備え、前記アイマスク生成部は、前記一つ以上のクロック信号に同期して、互いに異なる位相を有する一つ以上の正弦波を生成する正弦波ジェネレータと、前記一つ以上の正弦波を入力されて前記正弦波の振幅を制限して出力することによって、前記アイマスクを生成するリミッター回路と、を備えることを特徴とする。
【００１１】
望ましくは、前記正弦波ジェネレータは、互いに逆位相を有する二つのクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成する。
【００１２】
また、前記リミッター回路は、前記第１正弦波を入力されて、前記第１正弦波の振幅を制限して上部アイマスクを生成する第１リミッター回路及び前記第２正弦波が入力されて、前記第２正弦波の振幅を制限して下部アイマスクを生成する第２リミッター回路を備えることが望ましい。
【００１３】
一方、本発明の望ましい実施形態によるアイマスク生成器は、一つ以上のクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成する正弦波ジェネレータと、前記第１正弦波が入力されて、前記第１正弦波の振幅を制限して上部アイマスクを生成する第１リミッター回路と、前記第２正弦波が入力されて、前記第２正弦波の振幅を制限して下部アイマスクを生成する第２リミッター回路とを備えることを特徴とする。
【００１４】
一方、本発明に望ましい実施形態によるテスト方法は、一つ以上のクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波を生成する段階と、前記第１正弦波の上部境界及び下部境界を制限して上部アイマスクを生成し、前記第２正弦波の上部境界及び下部境界を制限して下部アイマスクを生成する段階と、前記テスト信号を前記上部アイマスク及び前記下部アイマスクと比較してエラーであるか否かを検出する段階と、前記エラーであるか否かによるエラー検出信号に応答してエラー信号を出力する段階とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明の特徴によれば、例えば、正弦波を用いて簡単にアイマスクを生成し、これにかかる時間を短縮させて高速化される半導体装置のテストに適しており、前記アイマスクの生成時、上部アイマスクと下部アイマスクとを分けて計算するので、さらに精密なテスト動作を行うことができる。
【発明を実施するための最良の形態】
【００１６】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容が参照されるべきである。
【００１７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一構成要素を示す。
【００１８】
図２は、本発明の一実施形態によるテスト装備を示すブロック図である。テスト装備１００は、クロック信号生成部１１０、アイマスク生成部１２０、エラー検出部１３０、及びエラー信号出力部１４０を備える。
【００１９】
テスト装備１００は、半導体装置２００の入出力回路(図示せず）の動作特性を検出するために、半導体装置２００の入出力回路にテストパターンを印加する。これに応答して半導体装置２００の入出力回路からテスト装備１００に対して結果波形が出力される。半導体装置２００に備えられる入出力端子を通じて出力される伝送信号Ｔｘは、所定の伝送ラインを介してテスト装備１００の入出力端子に入力され、このようにしてテスト装備１００に入力された信号は、テスト装備１００においてテスト信号Ｒｘとして使われる。
【００２０】
図３Ａ及び図３Ｂは、図２のＴｘ信号及びＲｘ信号の波形を示すアイダイアグラムである。特に、前記アイダイアグラムは、半導体装置２００の入出力回路を経て出力される信号Ｔｘとテスト信号Ｒｘとの間のジッター及びノイズ関係を示す。
【００２１】
信号Ｔｘは、ジッターやノイズの影響がほとんどないのでクリアなアイダイアグラムを示し、内部の実線で示されたほぼ六角形の形態のアイマスクもそのサイズが大きくなる。
【００２２】
しかし、信号Ｒｘは、前記伝送ラインを経てテスト装備１００によって受信されるので、ジッターやノイズの影響によって信号の減衰、歪曲などが発生する。したがって、Ｒｘのアイダイアグラムは、クリアでない状態を示し、アイマスクもそのサイズが小さくなる。
【００２３】
本発明の好適な実施形態において、テスト装備が半導体装置の入出力回路特性をテストしてエラーを検出する原理は次の通りである。図２に示されたアイマスク生成部１２０によって、図３ＢのＲｘのアイダイアグラムに示されたようなアイマスクを生成することができ、前記アイマスクをＲｘ信号と比較する。Ｒｘ信号が前記アイマスクを横切るならば、エラーが発生したと判断することができる。
【００２４】
図４は、正六角形の形態であると仮定した図３のアイマスクを示す図面である。図３に示されたアイマスクのサイズを求めるに当って、アイマスクが正六角形の形態を有すると仮定する。これによって、Ｔ１＝Ｔ３、Ｔ２＝Ｔ４と仮定して前記アイマスクの値を求めることができる。すなわち、アイダイアグラムに現れる一つ以上のアイマスクの形態は、正六角形の形態で一定であると仮定する。特に、前記のように仮定することにより、アイマスク生成部でアイマスクの波形を生成することが容易になる。
【００２５】
図５は、本発明の一実施形態によるテスト装備を示す回路図である。テスト装備は、クロック信号生成部１１０、アイマスク生成部１２０、エラー検出部１３０、及びエラー信号出力部１４０を備える。
【００２６】
テスト装備からテストパターンが出力されて、半導体装置(図示せず）の入出力回路に提供され、これに応じて該入出力回路から前記テスト装備に対して結果波形が出力される。半導体装置の入出力端子を通じて出力される伝送信号Ｔｘは、２進パルスビットストリームであって、２進パルス形式で前記テスト装備に伝送される。伝送信号Ｔｘは、所定の伝送ラインを介して前記テスト装備に印加されるが、伝送ラインとしては、例えば、printed circuit board traces、coaxial cables、optical fibers、radio、及びSatellite linksなど、高速で信号を伝送する手段が利用されうる。
【００２７】
前記半導体装置の入出力端子を経て前記テスト装備の入出力端子に入力される信号は、前記テスト装備のテスト信号Ｒｘとして使われる。テスト信号Ｒｘの波形は、前記伝送ラインの特性によって変形され、例えば、丸くなった波形を持つ２進ビットストリームで現れる。半導体装置を測定する２進パルスコード化された波形は、Ｔｘ信号を伝送する半導体装置の性質及び送受信される２進パルスコード化されたビットストリームの特性によって、様々な位置で前記伝送ラインと連結されうる。
【００２８】
前記テスト装備の内部で生成されたアイマスクとテスト信号Ｒｘとを比較してエラーであるか否かを判別することによって、前記半導体装置の入出力回路特性が検出される。以下に、前記テスト装備の詳細な構成及び動作を説明する。
【００２９】
クロック信号生成部１１０は、クロックリカバリ回路及び位相同期ループ(ＰＬＬ)を備えうる。クロックリカバリ回路１１１は、２進パルスビットストリームのＴｘ信号が印加されて、これからクロックを抽出してＰＬＬ１１２に出力する。ＰＬＬ１１２は、出力される信号を０°及び１８０°に同期化させてアイマスク生成部１２０に出力する。
【００３０】
クロックリカバリ回路１１１は除去されても良く、その代わりにＰＬＬ１１２に直接に所定のパルスを印加して、前述したところと同様に動作するようにできる。
【００３１】
一方、アイマスク生成部１２０は、正弦波ジェネレータ及び一つ以上のリミッター回路を備えうる。正弦波ジェネレータ１２１は、位相同期ループ１１２から出力されるクロック信号に同期して、互いに異なる位相を有する一つ以上の正弦波を生成する。特に、互いに逆位相を有する二つのクロック信号に同期して、互いに逆位相を有する第１正弦波及び第２正弦波をそれぞれ生成することができる。前記逆位相を有する第１正弦波及び第２正弦波は、それぞれ０°及び１８０°の位相を有すると仮定する。
【００３２】
一方、前記リミッター回路は、第１リミッター回路１２２と第２リミッター回路１２３とを含みうる。第１リミッター回路１２２は、前記０°の位相を有する第１正弦波が入力され、前記第１正弦波の振幅を制限する方式によって前記第１正弦波を上部アイマスクに変換する。同様の方式によって、前記第２リミッター回路１２３は、前記１８０°の位相を有する第２正弦波が入力されて、これを下部アイマスクに変換する。
【００３３】
アイマスク生成部１２０で生成された上部アイマスク及び下部アイマスクは、エラー検出部１３０に印加される。エラー検出部１３０は、テスト信号Ｒｘを前記上部アイマスク及び下部アイマスクとそれぞれ比較する。
【００３４】
エラー検出部１３０は、一つ以上の比較器及び論理演算部を備えうる。特に、前記比較器は、前記テスト信号Ｒｘを前記上部アイマスクと比較するための第１比較器１３１と、前記テスト信号Ｒｘを前記下部アイマスクと比較するための第２比較器１３２とを含みうる。
【００３５】
第１比較器１３１の両入力端子に前記上部アイマスク及びテスト信号Ｒｘが印加される。上部アイマスクと２進パルスビットストリーム形式のテスト信号Ｒｘとを比較して、前記上部アイマスクのレベルが大きい場合、論理ハイを有する第１比較信号を出力する。
【００３６】
同様の方式によって、第２比較器１３２は、前記下部アイマスクとテスト信号Ｒｘとを比較して、前記下部アイマスクのレベルが前記テスト信号Ｒｘより大きい場合、論理ハイを有する第２比較信号を出力する。
【００３７】
一方、前記第１比較信号及び第２比較信号は、論理演算部１３３に印加される。論理演算部１３３は、排他的ＯＲゲートを含むことが望ましい。
【００３８】
論理演算部１３３が排他的ＯＲゲートを含むので、前記第１比較信号及び第２比較信号が同じ論理レベルを有する場合、論理演算部１３３は、ローレベルのエラー検出信号を発生させる。その一方、前記第１比較信号及び第２比較信号が異なる論理レベルを有する場合、論理演算部１３３は、ハイレベルのエラー検出信号を発生させる。
【００３９】
論理演算部１３３がローレベルのエラー検出信号を発生させる場合は、次の通りである。まず、前記第１比較信号及び第２比較信号がいずれもハイレベルを有する場合である。この場合は、Ｒｘ信号のレベルが前記上部アイマスク及び前記下部アイマスクのレベルより小さい場合である。
【００４０】
また、前記第１比較信号及び第２比較信号がいずれもローレベルを有する場合にも論理演算部１３３がローレベルのエラー検出信号を発生するが、この場合は、Ｒｘ信号のレベルが前記上部アイマスク及び前記下部アイマスクのレベルより大きい場合である。前記の２つの場合は、すべて前記半導体装置の入出力回路特性がエラーなしに動作することを示す。
【００４１】
一方、論理演算部１３３がハイレベルのエラー検出信号を発生する場合は、前記第１比較信号及び第２比較信号が互いに異なる論理レベルを有する場合である。これは、Ｒｘ信号のレベルが前記上部アイマスク及び前記下部アイマスクのレベルの間に存在する場合である。この場合は、Ｒｘ信号のレベルがアイマスク内部を横切るようになるので、前記半導体装置の動作上にエラーが発生することを示す。
【００４２】
一方、エラー信号出力部１４０は、エラー検出部１３０から出力されたエラー検出信号が入力されて、これに応答してエラー信号を出力する。一例としてエラー信号出力部１４０がフリップフロップからなる場合が示されている。
【００４３】
半導体装置のテストにおいて、まず、フリップフロップ１４０のリセット信号の値を１に設定する。これによって、フリップフロップ１４０がリセットされる。以後、エラー検出部１３０から出力されたエラー検出信号がフリップフロップ１４０のＣＬＫ端子に入力される。エラー検出信号が論理ローから論理ハイに遷移する場合、フリップフロップ１４０が活性化され、出力されるエラー信号のレベルがＶＤＤになって前記半導体装置の動作上のエラー発生が検出される。
【００４４】
図６Ａ及び図６Ｂは、図５の第１リミッター回路及び第２リミッター回路を示す回路図である。前記第１リミッター回路は、前記０°の位相を有する第１正弦波の振幅を制限して上部アイマスクを生成し、前記第２リミッター回路は、前記１８０°の位相を有する第１正弦波の振幅を制限して下部アイマスクを生成する。
【００４５】
図６Ａに示されたように、第１リミッター回路１２２は所定の抵抗成分Ｒ１を備える。また、前記第１正弦波の上部境界を限定するための第１ダイオードＤ１及び第１電源電圧Ｖａを備える。また、下部境界を限定するための第２ダイオードＤ２及び第２電源電圧Ｖｂを備える。また、第３電源電圧Ｖｃをさらに備えることによって、振幅が限定されて出力される前記第１正弦波の電圧レベルを変動させる。
【００４６】
同様に、図６Ｂに示されたように、第２リミッター回路１２３は、所定の抵抗成分Ｒ２、前記第２正弦波の上部境界を限定するための第３ダイオードＤ３及び第４電源電圧Ｖｄ、及び前記第２正弦波の下部境界を限定するための第４ダイオードＤ４及び第５電源電圧Ｖｅを備える。また、第６電源電圧Ｖｆは、振幅が限定されて出力される前記第２正弦波の電圧レベルを変動させる。
【００４７】
前記の第１及び第２リミッター回路が生成するアイマスクについて、図７Ａ及び図７Ｂを参照して説明する。
【００４８】
図７Ａに示されたように、前記第１正弦波は、上部境界Ｖｂレベル及び下部境界Ｖａレベルによって限定される。また、前記限定された第１正弦波は、前記第３電源電圧Ｖｃだけ昇圧されて出力される。この出力された信号は、前記のように上部アイマスクとなる。
【００４９】
また、図７Ｂに示されたように、前記第２正弦波は、上部境界Ｖｅレベル及び下部境界Ｖｄレベルによって限定される。また、前記限定された第２正弦波は、前記第６電源電圧Ｖｆだけ下降して出力される。
【００５０】
前述したように、前記アイマスクは、ほぼ正六角形の形態に生成されることが望ましい。そのために、前記上部アイマスクの第１電源電圧Ｖａと第２電源電圧Ｖｂとのレベル差と、前記上部アイマスクの第４電源電圧Ｖｄと第５電源電圧Ｖｅとのレベル差とが等しくなるように電源電圧値を設定する。また、前記第３電源電圧Ｖｃ及び第６電源電圧Ｖｆを調節して、前記上部アイマスクの下部境界及び前記下部アイマスクの上部境界の電圧レベルが等しくなるようにする。
【００５１】
前記のように正弦波を用いて作ったアイマスクは、前記正弦波の信号周期が短く、振幅が大きくないため、近似的な正六角形の形態に生成しうる。また、前述したクロックリカバリ回路やＰＬＬをもって信号のクロックを合せるので、実際Ｒｘ信号のアイマスクとほぼ同じ形態に生成されうる。
【００５２】
図８は、本発明による半導体装備のテスト方法を示す順序図である。半導体装置のテスト動作が開始されると、エラー信号出力部のリセット信号を“１”に設定して前記エラー信号出力部を初期化する(Ｓ１)。
【００５３】
その後、前記正弦波の振幅を制限する第１電源電圧ないし第６電源電圧値などの設定が完了すれば、テスト装備は、前記半導体装置にテストパターンを出力する。前記テストパターンは、前記半導体装置の入出力回路を経て前記テスト装備の入出力ポートを介して受信される(Ｓ２)。前記受信された信号は、テスト信号として使われる。
【００５４】
また、クロックリカバリ回路及びＰＬＬなどによって逆位相を有する第１及び第２クロック信号が発生する(Ｓ３)。また、前記第１及び第２クロック信号にそれぞれ同期して第１正弦波及び第２正弦波が生成される(Ｓ４)。前記第１正弦波及び第２正弦波は互いに逆位相を有し、特に、前記第１正弦波は０°の位相を、前記第２正弦波は１８０°の位相を有しうる。
【００５５】
以後、前記第１正弦波及び第２正弦波の振幅をそれぞれ制限する方式によって、上部アイマスク及び下部アイマスクを生成する(Ｓ５)。すなわち、前記第１正弦波の上部境界及び下部境界を制限して上部アイマスクを生成し、前記第２正弦波の上部境界及び下部境界を制限して下部アイマスクを生成する。特に、前記上部アイマスク及び前記下部アイマスクからなるアイマスクは、ほぼ正六角形の形態に形成させる。
【００５６】
前記アイマスクが生成されれば、上部アイマスクとテスト信号とを比較して第１比較信号を出力し、前記下部アイマスクとテスト信号とを比較して第２比較信号を出力する(Ｓ６)。
【００５７】
前記第１比較信号と第２比較信号とを論理演算してエラーであるか否かを検出するが(Ｓ７)、特に、第１比較信号と第２比較信号とを排他的ＯＲ演算することが望ましい。
【００５８】
以後、前記排他的ＯＲ演算した結果を判断する(Ｓ８)。前記結果が論理ハイの値、すなわち“１”である場合には、前記テスト信号が前記上部アイマスクと下部アイマスクとの間に位置するようになる。したがって、これは前記半導体装置の入出力回路の動作においてエラーが発生した場合である。この場合、エラー信号が論理ハイ、すなわち“１”レベルに変更される(Ｓ９ａ)。
【００５９】
一方、前記排他的ＯＲ演算一結果が論理ローの値、すなわち“０”である場合には、前記テスト信号のレベルが前記上部アイマスク及び下部アイマスクよりすべて大きいか、またはすべて小さい場合である。したがって、この場合には前記半導体装置の入出力回路が正常動作する場合であり、エラー信号は論理ロー状態、すなわち“０”レベルを維持する(Ｓ９ｂ)。
【００６０】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００６１】
本発明は、半導体装置関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６２】
【図１】一般的なＡＴＥを用いて半導体装置の特性をテストする動作を示すブロック図である。
【図２】本発明の一実施形態によるテスト装備を示すブロック図である。
【図３Ａ】図２のＴｘ信号の波形を示すアイダイアグラムである。
【図３Ｂ】図２のＲｘ信号の波形を示すアイダイアグラムである。
【図４】正六角形の形態に仮定した図３のアイマスクを示す図である。
【図５】本発明の一実施形態によるテスト装備を示す回路図である。
【図６Ａ】図５の第１リミッター回路を示す回路図である。
【図６Ｂ】図５の第２リミッター回路を示す回路図である。
【図７Ａ】図６Ａの第１リミッター回路が生成するアイマスクを示す図面である。
【図７Ｂ】図６Ｂの第２リミッター回路が生成するアイマスクを示す図面である。
【図８】本発明による半導体装備のテスト方法を示す順序図である。
【符号の説明】
【００６３】
１００  テスト装備
１１０  クロック信号生成部
１１１  クロックリカバリ回路
１１２  ＰＬＬ
１２０  アイマスク生成部
１２１  正弦波ジェネレータ
１２２  第１リミッター回路
１２３  第２リミッター回路
１３０  エラー検出部
１３１  第１比較器
１３２  第２比較器
１３３  論理演算部
１４０  エラー信号出力部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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