(57)【要約】【課題】ノイズなどの影響を受けにくい同期保持回路及び同期保持方法を得ることを目的とする。【解決手段】本発明にかかる同期保持回路は、受信データと再生クロックを位相比較する位相比較部２０と、前記位相比較結果に基づき再生クロックの位相を調整するための制御信号を生成する平均化処理部３０と、前記平均化処理部３０から制御信号が入力された場合、前の制御信号が入力されてから所定の時間が経過した場合にのみ当該制御信号を出力し、所定の時間が経過する前は当該制御信号の出力を禁止するタイミング制御部４０と、前記タイミング制御部から入力された制御信号に基づき位相調整した再生クロックを出力するクロック生成部５０と、を備える。【選択図】図１
2007124180.tif 000002
【特許請求の範囲】
【請求項１】
受信信号に対して再生クロックの同期を保持する同期保持回路において、
受信データと再生クロックを位相比較する位相比較部と、
前記位相比較結果に基づき再生クロックの位相を調整するための制御信号を生成する平均化処理部と、
前記平均化処理部から制御信号が入力された場合、前の制御信号が入力されてから所定の時間が経過した場合にのみ当該制御信号を出力し、所定の時間が経過する前は当該制御信号の出力を禁止するタイミング制御部と、
前記タイミング制御部から入力された制御信号に基づき位相調整した再生クロックを出力するクロック生成部と、
を備えることを特徴とする同期保持回路。
【請求項２】
前記タイミング制御部に設定される所定の時間は、タイミング制御部が制御信号を出力後、次の同期ずれが発生し得るまでの時間を考慮して決定されることを特徴とする請求項１に記載の同期保持回路。
【請求項３】
前記タイミング制御部は、前記制御信号を出力後、前記所定の時間が経過するまでは、続けて同じ方向への位相調整を行う制御信号の出力を禁止するとともに前回と異なる方向への位相調整を行う制御信号の出力を許可することを特徴とする請求項１または２に記載の同期保持回路。
【請求項４】
前記タイミング制御部は、前記制御信号を出力後、前記所定の時間が経過するまでに前回と異なる方向への位相調整を行う制御信号が入力されなかった場合、前記所定の時間が経過後、前記前回と異なる方向への位相調整を行う制御信号の出力を禁止することを特徴とする請求項１〜３のいずれか一つに記載の同期保持回路。
【請求項５】
前記タイミング制御部が、前記前回と異なる方向への位相調整を行う制御信号の出力を禁止した場合であっても、前記前回と同じ方向への位相調整を行う制御信号を出力した場合、その後、所定の時間が経過するまでは、前記前回と異なる方向への位相調整を行う制御信号の出力を許可することを特徴とする請求項４に記載の同期保持回路。
【請求項６】
前記制御信号が、再生クロックの位相を進めるように指示することを特徴とする請求項４または５に記載の同期保持回路。
【請求項７】
前記制御信号が、再生クロックの位相を遅らせるように指示することを特徴とする請求項４または５に記載の同期保持回路。
【請求項８】
受信信号に対して再生クロークの同期を保持する同期保持方法において、
受信データを再生クロークを位相比較するステップと、
前期位相比較結果に基づき再生クロックの位相を調整するための制御信号を生成するステップと、
生成された前記制御信号を出力し、所定時間が経過する前は当該制御信号の出力を禁止するステップと、前記制御信号の出力が禁止されていない場合に入力された制御信号に基づき位相調整した再生クロックを出力ステップと、
を備えることを特徴とする同期保持方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機の受信部などに用いられる同期保持回路及び同期保持方法に関するものである。
【背景技術】
【０００２】
通信機の受信部において、受信データに対する同期処理は受信性能を左右する重要な要素の一つである。従来の同期処理回路が記載された文献として、たとえば特許文献１がある。図８に特許文献１に記載の同期処理回路のブロック構成を示す。
【０００３】
図８において、Ａ／Ｄ変換部９１は、受信アナログ信号を離散時間間隔のデジタル値に変換する。このときのサンプリング周期は受信したアナログ信号のＮ分の１（Ｎは自然数）、つまり、Ｎ倍のオーバーサンプリングとする。タイミング検出部９２は、Ａ／Ｄ変換部９１から出力されたデータに基づいてアイパターンが最も開くタイミングを検出する。タイミング検出の方法としては、ゼロクロス法、データの差分値を用いる方法、振幅の絶対値を用いる方法、マッチドフィルタを用いる方法などがある。位相比較部９３は、タイミング検出部９２で得られたタイミングの位相と再生クロックの位相とを比較し、当該比較結果（両者の位相差に対応したデータ）を出力する。低域通過フィルタ９４は、位相比較部９３の出力データに平均化処理を施し、出力する。クロック生成部９５は、低域通過フィルタ９４から出力された信号に基づいて再生クロックの位相調整が必要か否かを判断し、調整が必要と判断した場合は再生クロックの位相調整を行う。２次サンプリング部９６は、クロック生成部９５で生成された再生クロックを用いてＡ／Ｄ変換部９１からの出力データをサンプリングして出力する。このとき、２次サンプリング部９６からの出力データは、最もアイパターンの目が開いている時点のデータとなるため、復調部９７が当該データを復調することにより、符号間干渉を最小とすることができる。
【特許文献１】特開平１０−０１３２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の同期処理回路は、ノイズなどの外乱の影響により、同期処理が正常に行われないことがあり、これにより最適な再生クロックが得られないことがあるという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、ノイズなどによる影響を受けにくい同期保持回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明にかかる同期保持回路は、受信データと再生クロックを位相比較する位相比較部と、前記位相比較結果に基づき再生クロックの位相を調整するための制御信号を生成する平均化処理部と、前記制御信号が入力された場合、前の制御信号が入力されてから所定の時間が経過した場合にのみ当該制御信号を出力し、所定の時間が経過する前は当該制御信号の出力を禁止するタイミング制御部と、前記タイミング制御部から入力された制御信号に基づき位相調整した再生クロックを出力するクロック生成部と、を備える。
【発明の効果】
【０００７】
本発明によれば、再生クロックの位相が調整されて同期ずれが解消した正常な受信動作となった後に、位相をずらしてしまう誤動作を防ぐ同期保持回路を得ることができる。
【０００８】
本発明の第１の発明の同期保持回路は、受信データと再生クロックを位相比較する位相比較部と、前記位相比較結果に基づき再生クロックの位相を調整するための制御信号を生成する平均化処理部と、前記平均化処理部から制御信号が入力された場合、前の制御信号が入力されてから所定の時間が経過した場合にのみ当該制御信号を出力し、所定の時間が経過する前は当該制御信号の出力を禁止するタイミング制御部と、前記タイミング制御部から入力された制御信号に基づき位相調整した再生クロックを出力するクロック生成部と、を備える。これにより、正しい動作により再生クロックの位相を調整した後、誤動作により再生クロックの位相を調整することを防止する、という作用を有する。
【０００９】
第２の発明の同期保持回路は、前記第１の発明に記載の同期保持回路において、前記タイミング制御部に設定される所定の時間は、タイミング制御部が制御信号を出力後、次の同期ずれが発生し得るまでの時間を考慮して決定される。これにより、正しい動作により再生クロックの位相を調整した後、誤動作により再生クロックの位相を調整することを防止する、という作用を有する。
【００１０】
第３の発明の同期保持回路は、前記第１または第２の発明に記載の同期保持回路において、前記タイミング制御部は、前記制御信号を出力後、前記所定の時間が経過するまでは、続けて同じ方向への位相調整を行う制御信号の出力を禁止するとともに前回と異なる方向への位相調整を行う制御信号の出力を許可する。これにより、正しい動作により再生クロックの位相を調整した後、誤動作により再生クロックの位相を調整することを防止する、という作用を有する。
【００１１】
第４の発明の同期保持回路は、前記第１〜３の発明のいずれかに記載の同期保持回路において、前記タイミング制御部は、前記制御信号を出力後、前記所定の時間が経過するまでに前回と異なる方向への位相調整を行う制御信号が入力されなかった場合、前記所定の時間が経過後、前記前回と異なる方向への位相調整を行う制御信号の出力を禁止する。これにより、正しい動作により再生クロックの位相を調整した後、誤動作により再生クロックの位相を調整することを防止する、という作用を有する。
【００１２】
第５の発明の同期保持回路は、前記第４の発明に記載の同期保持回路において、前記タイミング制御部が、前記前回と異なる方向への位相調整を行う制御信号の出力を禁止した場合であっても、前記前回と同じ方向への位相調整を行う制御信号を出力した場合、その後、所定の時間が経過するまでは、前記前回と異なる方向への位相調整を行う制御信号の出力を許可する。これにより、正しい動作により再生クロックの位相を調整した後、誤動作により再生クロックの位相を調整することを防止する、という作用を有する。
【００１３】
以下、本発明の実施の形態について説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１における同期保持回路の構成例を示す図である。図１において、１はＡ／Ｄ変換部、２は２次サンプリング部、３は復調部、１０はタイミング検出部、２０は位相比較部、３０は平均化処理部、４０はタイミング制御部、５０はクロック生成部を示している。
【００１５】
ここで、図１に示す同期保持回路の動作について説明する。Ａ／Ｄ変換部１は、受信したアナログ信号を離散時間間隔のデジタル値に変換する。このときのサンプリング周期は受信アナログ信号の周期のＮ分の１（Ｎは自然数）、つまり、Ｎ倍のオーバーサンプリングとする。タイミング検出部１０は、Ａ／Ｄ変換部１の出力データを用い、アイパターンが最も開くタイミングを検出し、当該検出結果を受信信号のタイミングとして出力する。なお、タイミング検出の方法として、ゼロクロス法、データの差分値を用いる方法、振幅の絶対値を用いる方法、マッチドフィルタを用いる方法などがある。
【００１６】
位相比較部２０は、タイミング検出部１０から出力された受信信号（受信データ）のタイミングとクロック生成部５０から出力された再生クロックのタイミングとを比較し、その結果を位相差の情報として出力する。平均化処理部３０は、位相比較部２０から出力された位相差の情報に平均化処理を施し、後述する処理の結果である制御信号を出力する。なお、平均化処理部３０は、たとえば、ランダムウォークフィルタや積分フィルタなどで実現する。
【００１７】
タイミング制御部４０は、平均化処理部３０から出力された制御信号に従って再生クロックのタイミング（位相）を調整すべきか否かを判断し、調整すべきと判断した場合に、上記制御信号をそのまま出力する。クロック生成部５０は、タイミング制御部４０からの出力信号を受信した場合、当該信号に従い、再生クロックの位相を調整して再生クロックを出力する。２次サンプリング部２は、クロック生成部５０から出力されたクロックを再生クロックとして用いてＡ／Ｄ変換部１の出力データをサンプリングして出力する。復調部３は、２次サンプリング部２の出力を用いて復調処理を行う。ここで、２次サンプリング部２は、上述したように最もアイパターンの目が開いている時点（タイミング）で処理を行っている。そのため、復調部３は、符号間干渉を最小とした状態の復調データを出力することとなる。
【００１８】
つづいて、本発明の特徴的な処理である再生クロックの位相を調整する動作について図２を用いて詳しく説明する。ここで、図２は、位相比較部２０、平均化処理部３０、タイミング制御部４０、およびクロック生成部５０の構成の一例を示す図である。図２に示すように、位相比較部２０は、位相比較回路２１および進み／遅れ検出部２２を備え、平均化処理部３０は、カウンタ３１および規定値検出部３２を備え、タイミング制御部４０は、タイマー４１およびスイッチ４２を備え、クロック生成部５０は、基準クロック生成部５１および位相制御部５２を備える。
【００１９】
まず、本発明にかかる同期保持回路が再生クロックの位相の同期ずれ（以下、単に「同期ずれ」と記載する）を検出する動作について説明する。位相比較部２０において、位相比較回路２１は、サンプリングタイミングである再生クロックの出力タイミングと受信信号のタイミング（アイパターンが最も開くタイミング）を比較し、進み／遅れ検出部２２を介して当該比較結果（再生クロックの出力タイミングが受信信号のタイミングに対して進んでいるか遅れているかを示す信号）を出力する。平均化処理部３０においては、進み／遅れ検出部２２からの出力が「進み」を示す信号の場合は、カウンタ３１をカウントアップし、進み／遅れ検出部２２からの出力が「遅れ」を示す信号の場合は、カウンタ３１をカウントダウンする。規定値検出部３２は、カウンタ３１のカウント値が「進み」方向、あるいは「遅れ」方向の規定値に達したかどうかを監視し、カウント値が規定値に達したことを検出した場合、その旨を示す制御信号を出力する。たとえば、カウント値が「進み」方向の規定値に達した場合、規定値検出部３２は、進み制御信号をＨｉｇｈとして出力し、逆にカウント値が「遅れ」方向の規定値に達した場合、遅れ制御信号をＨｉｇｈとして出力する。なお、規定値検出部３２は、制御信号を出力後、カウンタ３１を初期化する。
【００２０】
つづいて、図３に示す本発明の実施の形態１における同期保持回路の動作例を示すフローチャートを用いて実施の形態１の同期保持回路が同期ずれを検出した場合の動作について説明する。
【００２１】
タイミング制御部４０は、上述した平均化処理部３０（規定値検出部３２）からの制御信号（以下、クロック制御信号と呼ぶ）を検出した場合であって（ステップＳ１，Ｙｅｓ）、かつタイマー４１が停止中の場合（ステップＳ２，Ｎｏ）、タイマー４１をスタートさせ（ステップＳ３）、平均化処理部３０からのクロック制御信号をそのままクロック生成部５０に出力する（ステップＳ４）。そして、タイミング制御部４０は、スイッチ４２をＬｏｗ側に倒す。これに対して、タイマー４１が稼動中の場合（ステップＳ１，Ｙｅｓ、ステップＳ２，Ｙｅｓ）、タイミング制御部４０は、スイッチ４２をＬｏｗ側に倒した状態を保持する。すなわち、タイミング制御部４０は、タイマー４１が稼動中の場合は、Ｌｏｗを出力した状態を保持し、平均化処理部３０からのクロック制御信号をクロック生成部５０に出力することを禁止する（クロックの調整を行わない）。なお、タイマー４１は、スタートしてからある一定時間が経過後にストップする。また、タイマー４１がストップした場合、タイミング制御部４０は、スイッチ４２をＴｈｒｏｕｇｈ側に倒し、平均化処理部３０からのクロック制御信号をそのまま出力する状態に変更する。
【００２２】
なお、タイマー４１の動作時間（スタートしてから停止するまでの時間）は、後述する「最もアイパターンが開くタイミングが１サンプルずれるまでの時間」を考慮して決定される。
【００２３】
クロック生成部５０は、基準クロック生成部５１からの基準クロックに基づき作成した再生クロックを出力するものであり、タイミング制御部４０からの出力信号（進み／遅れ信号）を検出すると、それまでに出力していた再生クロックの位相を当該信号の内容に基づいて位相制御部５２で制御（調整）し、調整後の位相で新しい再生クロックを出力する。
【００２４】
つづいて、基準クロック、再生クロック、およびオーバーサンプリングした受信データの関係の一例を図４に示す。図４は基準クロック、再生クロック、および受信データの関係の一例を示す図であり、この場合は４サンプル毎に復調に用いるべき（符号間干渉が最も少ない）データが現れることになる。ここで、図４の網掛けを施した受信データが前述した復調に用いるべきデータであるとすると、２次サンプリング部２は、基準クロックの矢印で示した立ち上がりエッジで受信データを２次サンプリングして復調部３に渡せば符号間干渉を最小にすることができる。この条件を満たすのは、クロック生成部５０で生成される再生クロックが図４の再生クロック（ａ）の場合である。
【００２５】
ここで、この状態（符号間干渉が最小の状態）において、ノイズ等の影響により上記位相比較部２０などが誤動作し、タイミング制御部４０に再生クロックの位相調整を指示するクロック制御信号が入力された場合、タイマー４１が稼動していない状態であれば、タイミング制御部４０からクロック生成部５０に再生クロックの位相調整を指示するクロック制御信号が送信される。すなわち、クロック生成部５０から図４の再生クロック（ｂ）または再生クロック（ｃ）が出力されることになり、その結果、符号間干渉量が増加する。しかし、タイマー４１が稼動中は、クロック生成部５０に再生クロックの位相調整を指示するクロック制御信号は送信されず、再生クロック(ａ)を出力し続ける（符号間干渉が最小の状態を保持し続ける）。以上のような構成および動作により、再生クロックの位相を調整後タイマー４１が稼動中は、誤動作による同期ずれを検出しても再生クロックをずらさないように制御することができる。
【００２６】
次に、再生クロックの位相を調整後、ある一定時間は再生クロックの位相を調整しないこととするメリットを以下に示す。
【００２７】
たとえば、ＩＥＥＥ８０２．１１ｂ規格では、クロックの精度が±２５ｐｐｍと規定されている。つまり、送信機と受信機の間では、最大で５０ｐｐｍのクロックずれが想定される。ここで、受信機が、１１ＭＨｚのチップレートに対して４倍のオーバーサンプリングを行っているとすると、最大５０ｐｐｍのクロックずれが生じ得る。そのため、最もアイパターンが開くタイミングが１サンプルずれるまでの時間をＴとすると、Ｔは下記（式１）を満たす。
【００２８】
４×１１ＭＨｚ×（１＋２５ｐｐｍ）×Ｔ−４×１１ＭＨｚ×（１−２５ｐｐｍ）×Ｔ＝１  ・・・（式１）
上記（式１）よりＴを求めると、Ｔ≒４５０μｓとなる。つまり、一度再生クロックの位相調整を行った後に、次に再生クロックが１サンプルずれるまでの時間は、上記条件の下では、規格上最短でも４５０μｓを要する。言い換えると、４５０μｓよりも短い時間で再生クロックの位相を同じ方向に続けて調整するのはノイズなどの影響による誤った動作ということになる。従って、本発明は一度再生クロックの位相を調整した後にある一定時間は再生クロックの位相を調整しないことにより、誤った動作を避けることができる。
【００２９】
なお、タイマー４１が稼動している間は再生クロックの位相を調整しないため、タイミング検出部１０、位相比較部２０、および平均化処理部３０の動作を止めるか、あるいは電源を切ってもよい。このことにより、消費電力を低減することができる。
【００３０】
このように、実施の形態１では、同期保持回路が受信信号と再生クロックの位相の同期ずれを検出し、そのずれを調整する動作（再生クロックの位相調整動作）を実行後、所定の時間が経過する前は、位相調整動作を行わないこととした。これにより、再生クロックの位相を調整した直後に、ノイズなどによる誤動作により位相をずらしてしまうことを防止することができる。
【００３１】
（実施の形態２）
図５は、本発明の実施の形態２における同期保持回路の構成例を示す図である。実施の形態２の同期保持回路は、上述した実施の形態１の同期保持回路のタイミング制御部４０に代えてタイミング制御部４０ａを備え、また、記憶部６０およびデータ比較部７０が追加された構成となる。ここでは、上述した実施の形態１と異なる部分について説明する。
【００３２】
実施の形態２の同期保持回路は、同期ずれを検出した場合、記憶部６０に格納されている情報を参照して再生クロックの位相調整を行うことを特徴とする。
【００３３】
記憶部６０は、直前のクロック調整動作が、再生クロックを進める調整であったのか遅らせる調整であったのかを示した調整方向の情報を記憶する。また、データ比較部７０は、クロック調整を行うにあたり、その調整しようとする方向（今回の調整方向）と記憶部６０に格納している情報（前回の調整方向）とを比較する。タイミング制御部４０ａは、データ比較部７０などから取得した情報に基づいて再生クロックの位相調整を指示する信号を出力する。
【００３４】
つづいて、実施の形態２の同期保持回路が再生クロックの位相を調整する動作を図５および図６を用いて詳しく説明する。図６は、実施の形態２の同期保持回路が同期ずれを検出した場合の動作例を示すフローチャートであり、前述した実施の形態１で用いた図３のステップＳ４に代えてステップＳ４ａを含み、ステップＳ１１〜Ｓ１３が追加されたものとなる。
【００３５】
タイミング制御部４０ａは、平均化処理部３０からのクロック制御信号を検出した場合（ステップＳ１，Ｙｅｓ）、タイマー４１の状態を確認する（ステップＳ２）。タイマー４１が停止中の場合（ステップＳ２，Ｎｏ）、タイミング制御部４０ａは、タイマー４１をスタートさせ（ステップＳ３）、上記クロック制御信号をそのまま出力し、クロック制御信号が指示する「調整方向」を記憶部６０に記憶する（ステップＳ４ａ）。そして、タイミング制御部４０は、スイッチ４２をＬｏｗ側に倒す。
【００３６】
これに対して、タイマー４１が稼働中の場合（ステップＳ２，Ｙｅｓ）、タイミング制御部４０ａは、クロック制御信号が指示する「調整方向」をデータ比較部７０に通知する。データ比較部７０は、記憶部６０に格納している「前回の調整方向」を読み出し、これと前記タイミング制御部４０ａが通知した「調整方向」とを比較した結果をタイミング制御部４０ａに通知する（ステップＳ１１）。データ比較部７０から通知された比較結果が同一方向である場合（ステップＳ１１，Ｙｅｓ）、タイミング制御部４０ａは、上記クロック制御信号の出力を禁止する（同期保持回路はクロック調整を行わない）。
【００３７】
また、上記ステップＳ１１においての比較結果が異なる方向である場合（ステップＳ１１，Ｎｏ）、タイミング制御部４０ａは、タイマー４１を停止させ（ステップＳ１２）、平均化処理部３０からのクロック制御信号をそのまま出力する（ステップＳ１３）。
【００３８】
ここで、タイマー４１に設定された所定の時間内に続けて同じ方向への調整を行うのは、上述した実施の形態１で説明したように誤った動作である。そのため、これを回避する目的で再生クロックの位相を調整後、所定の時間内は、続けて同じ方向へ調整を行うことを禁止した。一方、前回の再生クロック調整動作がノイズなどの影響による誤動作であったことも考えられる。そのため、当該誤動作からの復帰動作である異なる方向への調整を許可することとした。
【００３９】
このように、実施の形態２では、再生クロックの位相を調整後、所定の時間内は、続けて同じ方向への調整を禁止することとし、一方、異なる方向への調整を許可することとした。これにより、上述した実施の形態１と同様の効果を得ることができ、加えて、誤動作により再生クロックの調整を行ってしまった場合でも、再生クロックを正常な状態に再度調整することが可能な同期保持回路を実現することができる。
【００４０】
（実施の形態３）
つづいて、実施の形態３について説明する。本実施の形態の同期保持回路の構成例は、前述した実施の形態２（図５）と同様である。
【００４１】
実施の形態３の同期保持回路は、同期ずれを検出した場合、記憶部６０に格納されている情報を参照して再生クロックの位相調整を行うこと、および、再生クロックの位相調整（第１の位相調整）を実施後、所定時間内に発生する同期ずれの状況を参照することにより第１の位相調整が正常な動作であったか否かを判断すること、を特徴とする。
【００４２】
具体的には、タイミング制御部４０ａは、平均化処理部３０から出力されたクロック制御信号が示すクロック調整方向が、記憶部６０に格納されている情報の一つである「調整禁止方向」と一致しない場合、平均化処理部３０からのクロック制御信号をそのまま出力する（クロック調整を行う）。これに対して、クロック制御信号が示すクロック調整方向が、「調整禁止方向」と一致する場合、クロック制御信号の出力を禁止する（クロック調整を行わない）。
【００４３】
ここで、上記「調整禁止方向」を更新する動作について図７を用いて説明する。図７は、同期ずれを検出し、位相調整を実施した場合に、当該位相調整動作が正常な動作であったか否かを判定する動作例を示すフローチャートである。
【００４４】
上述した実施の形態２と同様に、タイミング制御部４０ａは、平均化処理部３０からのクロック制御信号（以下、１番目のクロック制御信号と呼ぶ）を検出すると、タイマー４１のスタート、クロック制御信号の出力、および１番目のクロック制御信号が示す「調整方向」の記憶部６０への記録を行う。そして、タイミング制御部４０ａは、同期ずれが発生したかどうか（平均化処理部３０からクロック制御信号が出力されるかどうか）およびタイマー４１をスタートしてから所定の時間が経過したかどうかを監視する（ステップＳ２１、ステップＳ２４）。
【００４５】
タイミング制御部４０ａは、平均化処理部３０からのクロック制御信号（以下、２番目のクロック制御信号と呼ぶ）を検出した場合（ステップＳ２１，Ｙｅｓ）、２番目のクロック制御信号が示す「調整方向」と記憶部６０に格納している１番目のクロック制御信号が示す「調整方向」との比較結果をデータ比較部７０から取得する（ステップＳ２２）。当該比較結果が同一方向である場合（ステップＳ２２，Ｙｅｓ）、タイミング制御部４０ａは、タイマー４１をスタートしてから所定の時間が経過したかどうかを確認する（ステップＳ２４）。これに対して、ステップＳ２２の比較結果が異なる方向の場合（ステップＳ２２，Ｎｏ）、タイミング制御部４０ａは、クロック制御信号を出力し、前回と異なる方向の位相ずれを検出したことを記憶部６０への記録する（ステップＳ２３）。そして、タイミング制御部４０ａは、上記所定の時間が経過したかどうかを監視する（ステップＳ２４）。
【００４６】
所定の時間が経過した場合（ステップＳ２４，Ｙｅｓ）、タイミング制御部４０ａは、タイマーをストップし（ステップＳ２５）、記憶部６０内の情報を確認する。記憶部６０内の情報が、タイマー４１の稼働中に前回と異なる方向の位相ずれを検出しなかったことを示している場合、記憶部６０に格納されている「調整禁止方向」に上記１番目のクロック制御信号が示す方向と逆の方向を登録する（ステップＳ２６）。すなわち、これ以降は、上記１番目のクロック制御信号が示す方向と同じ方向に対してのみ再生クロックを調整することとする。一方、タイマー４１が稼働中に前回と異なる方向の位相ずれを検出した場合、タイミング制御部４０ａは、そのまま処理を終了する。なお、所定の時間が経過していない場合（ステップＳ２４，Ｎｏ）、タイミング制御部４０ａは、所定の時間が経過するまで同期ずれが発生したかどうか（平均化処理部３０からクロック制御信号が出力されるかどうか）を監視する（ステップＳ２４、ステップＳ２１）。
【００４７】
ここで、上述したステップＳ２６において、「調整禁止方向」を変更する理由は、再生クロックの調整（第１方向への調整動作）を行った後、所定の時間内に逆方向のクロックの同期ずれを検出しない場合、「第１方向への調整動作」がノイズ等による誤動作ではなく、正常動作であったと判断できるため、以後、これに反する動作（第１方向の逆方向へのクロック調整動作）を誤動作であると判断し、第１方向の逆方向へのクロック調整動作を禁止するものである。
【００４８】
なお、再生クロックの位相を戻さないように制御している状態（上記、第１方向の逆方向へのクロック調整を禁止している状態）でも、禁止されていない方向（第１方向）への再生クロック調整を行った後、所定の時間が経過するまでの間は、禁止されている方向（第１方向の逆方向）への再生クロック調整を行い、位相を元に戻すことを可能とする。
【００４９】
たとえば、タイミング検出部１０が再生クロックの「遅れ」を検出し、その結果、タイミング制御部４０ａが再生クロックの位相を進める指示の制御信号を出力してから所定の時間が経過し、かつ所定の時間内にタイミング検出部１０が再生クロックの「進み」を検出しなかった場合、以後タイミング制御部４０ａは、再生クロックの位相を遅らせる指示の制御信号の出力を禁止する。その後、さらにタイミング検出部１０が再生クロックの「遅れ」を検出し、その結果、タイミング制御部４０ａが再生クロックの位相を進める指示の制御信号を出力した場合、所定の時間が経過するまでは再生クロックの位相を遅らせる指示の制御信号の出力を許可する。
【００５０】
このように、本実施の形態３では、再生クロック調整を実施後、所定の時間内に当該クロック調整と逆の動作（逆方向のクロック調整）を行ったかどうかを監視し、逆の動作を行わなかった場合には、以後、逆の動作を行わないこととした。これにより、誤って同期ずれを検出した場合に、不要な再生クロック調整を行い、かえって同期がずれてしまうことを防ぐ同期保持回路を実現することができる。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる同期保持回路及び同期保持方法は、受信装置に有用であり、特に、受信データと再生クロックとの同期ずれを検出し、当該検出結果に基づいて再生クロックの位相を調整する同期保持回路に適している。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１における同期保持回路の構成例を示す図
【図２】同期保持回路の位相比較部、平均化処理部、タイミング制御部、およびクロック生成部の構成の一例を示す図
【図３】本発明の実施の形態１における同期保持回路の動作例を示すフローチャート
【図４】基準クロック、再生クロック、および受信データの関係の一例を示す図
【図５】本発明の実施の形態２における同期保持回路の構成例を示す図
【図６】本発明の実施の形態２における同期保持回路の動作例を示すフローチャート
【図７】本発明の実施の形態３における同期保持回路の動作例を示すフローチャート
【図８】従来の同期保持回路の構成例を示す図
【符号の説明】
【００５３】
１    Ａ／Ｄ変換部
２    ２次サンプリング部
３    復調部
１０    タイミング検出部
２０    位相比較部
２１    位相比較回路
２２    進み／遅れ検出部
３０    平均化処理部
３１    カウンタ
３２    規定値検出部
４０，４０ａ    タイミング制御部
４１    タイマー
４２    スイッチ
５０    クロック生成部
５１    基準クロック生成部
５２    位相制御部
６０    記憶部
７０    データ比較部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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