(57)【要約】【課題】  オンチップインダクタのＱ値を向上させつつ、インダクタからの漏れ磁界を低減する。【解決手段】  能動素子形成領域Ｒ１およびインダクタ形成領域Ｒ２を半導体基板１に設け、インダクタ形成領域Ｒ２の半導体基板１上には、絶縁層２を介して半導体層３を形成し、半導体層３上には絶縁層４を介してインダクタ５を形成するとともに、半導体層３を高抵抗化して、半導体層３をグランドに接続し、能動素子形成領域Ｒ１の半導体基板１には、トラジスタなどの能動素子を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に第１絶縁層を介して形成されたシールド層と、
前記シールド層上に第２絶縁層を介して形成されたインダクタと、
前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする半導体装置。
【請求項２】
前記シールド層は金属膜、多結晶半導体層または合金層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２絶縁層を介して前記シールド層に接続されたグランド電極をさらに備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記インダクタの周囲に配置されたガードリングをさらに備えることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
半導体基板上の第１領域に第１絶縁層を介して形成された単結晶半導体層と、
前記単結晶半導体層上に第２絶縁層を介して形成されたインダクタと、
前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする半導体装置。
【請求項６】
半導体基板上の第１領域に第１絶縁層を介して形成された単結晶半導体層と、
前記単結晶半導体層に埋め込まれた絶縁体と、
前記単結晶半導体層上に第２絶縁層を介して形成されたインダクタと、
前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする半導体装置。
【請求項７】
前記単結晶半導体層と反応させることにより、前記単結晶半導体層上に形成された合金層をさらに備えることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
半導体基板上の第１領域に第１絶縁層を介してシールド層を形成する工程と、
前記シールド層上に第２絶縁層を形成する工程と、
前記第２絶縁層上にインダクタを形成する工程と、
前記半導体基板上の第２領域に能動素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上の第１領域に第１絶縁層を介して半導体層を形成する工程と、
前記半導体層上に金属膜を形成する工程と、
前記金属膜と前記半導体層とを反応させることにより、前記半導体層上に合金層を形成する工程と、
前記合金層上に第２絶縁層を形成する工程と、
前記第２絶縁層上にインダクタを形成する工程と、
前記半導体基板上の第２領域に能動素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体基板上にインダクタを形成する方法に適用して好適なものである。
【背景技術】
【０００２】
近年の携帯機器の小型・軽量化に要求に伴って、インダクタと集積回路とが同一チップ上に搭載されたオンチップインダクタの開発が進められている。
また、例えば、特許文献１には、オンチップインダクタの寄生容量を低減するため、高抵抗Ｓｉ基板上のＳＯＩ層が完全に酸化された素子分離酸化膜上にインダクタを設置する方法が開示されている。
【特許文献１】特開平９−２７０５１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に開示された方法では、インダクタにて発生した磁界が素子分離酸化膜を介してＳｉ基板内に伝わり、Ｓｉ基板に渦電流を発生させることから、Ｓｉ基板に形成された能動素子の動作に悪影響を与えるという問題があった。
そこで、本発明の目的は、オンチップインダクタのＱ値を向上させつつ、インダクタからの漏れ磁界を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の第１領域に第１絶縁層を介して形成されたシールド層と、前記シールド層上に第２絶縁層を介して形成されたインダクタと、前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする。
これにより、第２絶縁層を介して半導体基板上にインダクタを配置することが可能となるとともに、シールド層にてインダクタからの漏れ磁界を遮蔽することが可能となる。このため、インダクタの寄生容量を低減することを可能としてインダクタのＱ値を向上させることが可能となるとともに、インダクタにて発生した磁界が第１絶縁層を介して半導体基板内に伝わることを抑制することができ、半導体基板に渦電流が発生することを防止して、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【０００５】
本発明の一態様に係る半導体装置によれば、前記シールド層は金属膜、多結晶半導体層または合金層であることを特徴とする。
これにより、スパッタまたはＣＶＤなどの薄膜形成プロセスを用いることで、第１絶縁層上にシールド層を形成することができ、製造工程の煩雑化を抑制しつつ、インダクタからの漏れ磁界を遮蔽することが可能となる。
【０００６】
本発明の一態様に係る半導体装置によれば、前記第２絶縁層を介して前記シールド層に接続されたグランド電極をさらに備えることを特徴とする。
これにより、シールド層にシールド効果を持たせることが可能となり、シールド層にてインダクタからの漏れ磁界を遮蔽することが可能となる。
本発明の一態様に係る半導体装置によれば、前記インダクタの周囲に配置されたガードリングをさらに備えることを特徴とする。
【０００７】
これにより、インダクタからの横方向の漏れ磁界を遮蔽することが可能となり、オンチップインダクタを実現することを可能としつつ、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
本発明の一態様に係る半導体装置によれば、半導体基板上の第１領域に第１絶縁層を介して形成された単結晶半導体層と、前記単結晶半導体層上に第２絶縁層を介して形成されたインダクタと、前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする。
【０００８】
これにより、単結晶半導体層を高抵抗化することで、インダクタの寄生インピーダンスを低減することを可能としてインダクタのＱ値を向上させることが可能となるとともに、単結晶半導体層にてインダクタからの漏れ磁界を遮蔽することが可能となり、半導体基板に渦電流が発生することを防止して、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【０００９】
本発明の一態様に係る半導体装置によれば、半導体基板上の第１領域に第１絶縁層を介して形成された単結晶半導体層と、前記単結晶半導体層に埋め込まれた絶縁体と、前記単結晶半導体層上に第２絶縁層を介して形成されたインダクタと、前記半導体基板上の第２領域に形成された能動素子とを備えることを特徴とする。
これにより、インダクタ下の一部の領域に単結晶半導体層を配置することが可能となるとともに、インダクタ下の残りの領域の絶縁層の膜厚を厚膜化することができる。このため、インダクタの寄生インピーダンスを低減することを可能としてインダクタのＱ値を向上させることが可能となるとともに、単結晶半導体層にてインダクタからの漏れ磁界を遮蔽することが可能となり、半導体基板に渦電流が発生することを防止して、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００１０】
本発明の一態様に係る半導体装置によれば、前記単結晶半導体層と反応させることにより、前記単結晶半導体層上に形成された合金層をさらに備えることを特徴とする。
これにより、合金層にてインダクタからの漏れ磁界を遮蔽することが可能となり、半導体基板に渦電流が発生することを防止して、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００１１】
本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の第１領域に第１絶縁層を介してシールド層を形成する工程と、前記シールド層上に第２絶縁層を形成する工程と、前記第２絶縁層上にインダクタを形成する工程と、前記半導体基板上の第２領域に能動素子を形成する工程とを備えることを特徴とする。
これにより、インダクタと集積回路とを同一チップ上に搭載することが可能となるとともに、スパッタまたはＣＶＤなどの薄膜形成プロセスを用いることで、第１絶縁層上にシールド層を形成することができる。このため、製造工程の煩雑化を抑制しつつ、インダクタからの漏れ磁界を遮蔽することが可能となり、オンチップインダクタを実現することを可能としつつ、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００１２】
本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の第１領域に第１絶縁層を介して半導体層を形成する工程と、前記半導体層上に金属膜を形成する工程と、前記金属膜と前記半導体層とを反応させることにより、前記半導体層上に合金層を形成する工程と、前記合金層上に第２絶縁層を形成する工程と、前記第２絶縁層上にインダクタを形成する工程と、前記半導体基板上の第２領域に能動素子を形成する工程とを備えることを特徴とする。
【００１３】
これにより、インダクタと集積回路とを同一チップ上に搭載することが可能となるとともに、合金層にてインダクタからの漏れ磁界を遮蔽することが可能となる。このため、製造工程の煩雑化を抑制しつつ、インダクタからの漏れ磁界を遮蔽することが可能となり、オンチップインダクタを実現することを可能としつつ、半導体基板上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、図１（ａ）の半導体装置の概略構成を示す平面図である。
図１（ａ）および図１（ｂ）において、半導体基板１には、トラジスタなどの能動素子が形成される能動素子形成領域Ｒ１およびインダクタ５が形成されるインダクタ形成領域Ｒ２が設けられている。そして、インダクタ形成領域Ｒ２の半導体基板１上には、絶縁層２を介して半導体層３が形成され、半導体層３上には絶縁層４を介してインダクタ５が形成されている。また、能動素子形成領域Ｒ１の半導体基板１には、トラジスタなどの能動素子や抵抗やキャパシタやダイオードなどの受動素子を形成することができる。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。また、半導体層３としては単結晶半導体層を用いることができ、半導体基板１上に絶縁層２を介して単結晶半導体層を形成する方法としては、ＳＢＳＩ法を用いることができる。
【００１５】
なお、ＳＢＳＩ法については、例えば、「Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）」に開示されている。このＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成することができる。
【００１６】
また、絶縁層２を介して単結晶半導体層が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いるようにしてもよく、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、絶縁層２、４の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、インダクタ５の材質としては、例えば、ＡｌやＣｕなどの金属を用いることができる。
【００１７】
これにより、半導体層３を高抵抗化することで、インダクタ５の寄生インピーダンスを低減することを可能としてインダクタ５のＱ値を向上させることが可能となるとともに、半導体層３にてインダクタ５からの漏れ磁界を遮蔽することが可能となり、半導体基板１に渦電流が発生することを防止して、半導体基板１上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００１８】
図１（ｃ）は、図１（ａ）の半導体装置の等価回路を示す図である。
図１（ｃ）において、インダクタＬには、寄生容量Ｃと抵抗Ｒが直列接続されたインピーダンスＺが寄生インピーダンスとして付加される。ここで、インピーダンスＺおよびインダクタ５のＱ値は以下の式で与えられる。
Ｚ＝Ｒ＋１／ωＣ
Ｑ値＝Ｚ／ωＬ
ただし、ωは各周波数である。
【００１９】
このため、半導体層３を高抵抗化することで、インダクタ５の寄生容量Ｃを低減させることができ、インダクタ５の寄生インピーダンスを低減することを可能として、インダクタ５のＱ値を向上させることが可能となる。
なお、絶縁層４を介して半導体層３に接続されたグランド電極を絶縁層４上に形成するようにしてもよい。これにより、半導体層３にシールド効果を持たせることが可能となり、半導体層３にてインダクタ５からの漏れ磁界を遮蔽することが可能となる。
【００２０】
図２（ａ）〜図２（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図、図２（ｄ）は、図２（ｃ）の半導体装置の概略構成を示す平面図である。
図２（ａ）において、半導体基板１１上の一部の領域に絶縁層１２を介して半導体層１３を形成する。なお、半導体層１３としては単結晶半導体層を用いることができ、半導体基板１１上の一部の領域に絶縁層１２を介して単結晶半導体層を形成する方法としては、ＳＢＳＩ法を用いることができる。また、半導体層１３としては、単結晶半導体層の代わりに多結晶半導体層やアモルファス半導体層を用いるようにしてもよい。
【００２１】
次に、図２（ｂ）に示すように、スパッタまたは蒸着などの方法により半導体層１３上に金属膜を成膜する。そして、半導体層１３上に成膜された金属膜の熱処理を行うことにより、金属膜と半導体層１３とを反応させ、合金層１４を半導体層１３上に形成する。そして、ウェットエッチングなどの方法により金属膜を除去する。
なお、合金層１４は、半導体層１３が単結晶Ｓｉからなる場合、シリサイド、半導体層１３が単結晶ＳｉＧｅからなる場合、ゲルマノシリサイド、半導体層１３が単結晶Ｇｅからなる場合、ゲルマノイドを用いることができる。また、合金層に含まれる金属は半導体層１３と反応して合金化が可能なもので、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｍｏ、ＮｉまたはＰｔなどを用いることができる。
【００２２】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により合金層１４が覆われるようにして半導体基板１１上に絶縁層１５を形成する。そして、スパッタまたは蒸着などの方法により絶縁層１５上に金属膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、絶縁層１５上にインダクタ１６ａを形成するとともに、インダクタ１６ａの周囲に配置されたガードリング１６ｂを形成する。なお、絶縁層１５を介して合金層１４に接続されたグランド電極を絶縁層１５上に形成するようにしてもよい。
【００２３】
これにより、インダクタ１６と集積回路とを同一チップ上に搭載することが可能となるとともに、合金層１４にてインダクタ１６からの漏れ磁界を遮蔽することが可能となる。このため、製造工程の煩雑化を抑制しつつ、インダクタ１６からの漏れ磁界を遮蔽することが可能となり、オンチップインダクタを実現することを可能としつつ、半導体基板１１上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００２４】
また、インダクタ１６ａの周囲に配置されたガードリング１６ｂを絶縁層１５上に形成することにより、製造工程の煩雑化を抑制しつつ、インダクタ１６ａからの横方向の漏れ磁界を遮蔽することが可能となり、オンチップインダクタを実現することを可能としつつ、半導体基板１１上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００２５】
図３（ａ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図、図３（ｂ）は、図３（ａ）の半導体装置の概略構成を示す平面図である。
図３において、半導体基板２１には、トラジスタなどの能動素子が形成される能動素子形成領域Ｒ１１およびインダクタ２５が形成されるインダクタ形成領域Ｒ１２が設けられている。そして、インダクタ形成領域Ｒ１２の半導体基板２１上には、絶縁層２２を介して半導体層２３ａ〜２３ｄが形成されるとともに、半導体層２３ａ〜２３ｄ間には絶縁体２６が埋め込まれている。そして、絶縁体２６が埋め込まれた半導体層２３ａ〜２３ｄ上には絶縁層２４を介してインダクタ２５が形成されている。また、能動素子形成領域Ｒ１１の半導体基板２１には、トラジスタなどの能動素子や抵抗やキャパシタやダイオードなどの受動素子を形成することができる。
【００２６】
これにより、インダクタ２５下の一部の領域に半導体層２３ａ〜２３ｄを配置することが可能となるとともに、インダクタ２５下の残りの領域の絶縁層２２、２６、２４全体の膜厚を厚膜化することができる。このため、インダクタ２５の寄生インピーダンスを低減することを可能としてインダクタ２５のＱ値を向上させることが可能となるとともに、半導体層２３ａ〜２３ｄにてインダクタ２５からの漏れ磁界を遮蔽することが可能となり、半導体基板２１に渦電流が発生することを防止して、半導体基板２１上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００２７】
図４（ａ）は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図、図４（ｂ）は、図４（ａ）の半導体装置の概略構成を示す平面図である。
図４において、半導体基板３１には、トラジスタなどの能動素子が形成される能動素子形成領域Ｒ２１およびインダクタ３５が形成されるインダクタ形成領域Ｒ２２が設けられている。そして、インダクタ形成領域Ｒ２２の半導体基板３１上には、絶縁層３２を介してシールド層３３が形成され、シールド層３３上には絶縁層３４を介してインダクタ３５が形成されている。なお、シールド層３３は金属膜、多結晶半導体層または合金層を用いることができる。また、能動素子形成領域Ｒ２１の半導体基板３１には、トラジスタなどの能動素子や抵抗やキャパシタやダイオードなどの受動素子を形成することができる。
【００２８】
これにより、絶縁層３４を介して半導体基板３１上にインダクタ３５を配置することが可能となるとともに、シールド層３３にてインダクタ３５からの漏れ磁界を遮蔽することが可能となる。このため、インダクタ３５の寄生容量を低減することを可能としてインダクタ３５のＱ値を向上させることが可能となるとともに、インダクタ３５にて発生した磁界が絶縁層３２を介して半導体基板３１内に伝わることを抑制することができ、半導体基板３１に渦電流が発生することを防止して、半導体基板３１上に形成された能動素子の動作に悪影響を及ぼすことを防止することができる。
【００２９】
なお、シールド層３３として金属膜、多結晶半導体層または合金層を用いることにより、スパッタまたはＣＶＤなどの薄膜形成プロセスを用いることで、絶縁層３２上にシールド層３３を形成することができ、製造工程の煩雑化を抑制しつつ、インダクタ３５からの漏れ磁界を遮蔽することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００３１】
Ｒ１、Ｒ１１、Ｒ２１  能動素子形成領域、Ｒ２、Ｒ１２、Ｒ２２  インダクタ形成領域、１、１１、２１、３１  半導体基板、２、４、１２、１５、２２、２４、２６、３２、３４  絶縁層、３、１３、２３ａ〜２３ｄ  半導体層、５、１６ａ、２５、３５  インダクタ、１４  合金層、１６ｂ  ガードリング、３３  シールド層
【図１】
2007066953.tif 000003
【図２】
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【図３】
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【図４】
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