(57)【要約】【課題】歪シリコン層を用いることによりキャリアの移動度を向上させつつ、歪シリコン層下のシリコン・ゲルマニウム層中での導電性不純物の異常拡散を抑制した半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置は、基板上に形成されたＳｉＧｅ層２と、ＳｉＧｅ層２上に形成された歪Ｓｉ層３と、歪Ｓｉ層３上にゲート絶縁膜４を介して形成されたゲート電極５ｎと、ゲート電極５ｎの両側における歪Ｓｉ層３上に形成された２つの第１エピタキシャル成長層１２ｎと、第１エピタキシャル成長層１２ｎ上に形成された２つの第２エピタキシャル成長層１０ｎとを有する。第１エピタキシャル成長層１２ｎは、導電性不純物として例えば砒素を含有する。砒素のプロファイルＰ１が、ＳｉＧｅ層２の上面よりも上方に位置している。【選択図】図２
2007073695.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたシリコン・ゲルマニウム層と、
前記シリコン・ゲルマニウム層上に形成された歪シリコン層と、
前記歪シリコン層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記歪シリコン層上に形成された、導電性不純物を含有する２つの第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上であって、前記第１エピタキシャル成長層よりも前記ゲート電極から離れて形成された２つの第２エピタキシャル成長層と
を有し、
前記導電性不純物のプロファイルが、前記シリコン・ゲルマニウム層の上面よりも上方に位置している
半導体装置。
【請求項２】
前記第２エピタキシャル成長層にシリサイド層が形成されており、
前記シリサイド層の底面が、前記シリコン・ゲルマニウム層の上面よりも上方に位置している
請求項１記載の半導体装置。
【請求項３】
前記第１不純物は、砒素である
請求項１記載の半導体装置。
【請求項４】
前記第１エピタキシャル成長層の一端部は、前記ゲート電極とオーバーラップしている
請求項１記載の半導体装置。
【請求項５】
前記ゲート電極の両側であって前記第１エピタキシャル成長層上に、側壁スペーサが形成されており、
前記ゲート電極から前記第２エピタキシャル成長層までの距離が、前記側壁スペーサの幅により制御された
請求項１記載の半導体装置。
【請求項６】
基板上にシリコン・ゲルマニウム層を形成する工程と、
前記シリコン・ゲルマニウム層上に歪シリコン層を形成する工程と、
前記歪シリコン層上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記歪シリコン層上に、導電性不純物を含有する第１エピタキシャル成長層を形成する工程と、
前記ゲート構造体の両側における前記第１エピタキシャル成長層上に、側壁スペーサを形成する工程と、
前記側壁スペーサの両側における前記第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と
を有し、
前記導電性不純物のプロファイルが、前記シリコン・ゲルマニウム層の上面よりも上方に位置している
半導体装置の製造方法。
【請求項７】
前記第２エピタキシャル成長層を形成する工程の後に、前記第２エピタキシャル成長層にシリサイド層を形成する工程をさらに有し、
前記シリサイド層の底面が、前記シリコン・ゲルマニウム層の上面よりも上方に位置している
請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１エピタキシャル成長層を形成する工程において、第１エピタキシャル成長層のエピタキシャル成長中に導電性不純物を導入する
請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２エピタキシャル成長層を形成する工程の後に、
前記ゲート構造体と、前記側壁スペーサの一部を除去して、２つの前記第１エピタキシャル成長層の端部と、前記端部間の前記歪シリコン層を露出させる工程と、
前記第１エピタキシャル成長層の端部および前記歪シリコン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と
をさらに有する請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪シリコン層を利用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）半導体素子の高集積化、高速化に伴い、ＭＯＳトランジスタの移動度を向上させる技術が求められている。その１つとして近年注目を集めているのが歪Ｓｉ層を有するいわゆる歪Ｓｉ基板の形成技術である（例えば、特許文献１参照）。
【０００３】
歪Ｓｉ基板は、ＣＺ（チョクラルスキー）法等によって形成された単結晶Ｓｉ基板上に、シリコン・ゲルマニウム（ＳｉＧｅ）混晶をエピタキシャル成長させることによって形成されている。
【０００４】
図２０は、歪Ｓｉ基板１００の一例を示す断面図である。
Ｓｉ基板１０１上に、Ｇｅ濃度が徐々に増加する傾斜組成ＳｉＧｅ層１０２ａを数μｍ程度形成する。続いて、傾斜組成ＳｉＧｅ層１０２ａ上に、ＳｉＧｅの結晶格子のストレスを緩和し、結晶欠陥の低減化を図るために、Ｇｅ濃度一定の緩和ＳｉＧｅ層１０２ｂを数μｍ程度成長させて、傾斜組成ＳｉＧｅ層１０２ａおよび緩和ＳｉＧｅ層１０２ｂからなるＳｉＧｅ層１０２を形成する。その後、２０ｎｍ程度のＳｉ層をエピタキシャル成長させると、格子歪の入った歪Ｓｉ層１０３が基板表面に形成される。
【０００５】
このように形成された歪Ｓｉ基板１００では、Ｓｉ基板１０１上にＳｉＧｅ層１０２がエピタキシャル成長されるため、Ｓｉの結晶格子の間隔が押し広げられており、これによって電子雲の縮退が起こってホール、電子ともに移動度が向上して有効質量が低下する。この歪Ｓｉ層部分をトランジスタの電子およびホール部分の通過する経路（チャネル）に用いれば、高速なデバイスを形成することが可能となる。
【０００６】
図２１は、歪Ｓｉ基板に形成されるＮＭＯＳトランジスタの断面図である。
歪Ｓｉ基板１００上には、図示しないゲート絶縁膜を介してゲート電極１０５が形成されている。ゲート電極１０５の側壁には側壁スペーサ１１３が形成されている。側壁スペーサの直下の歪Ｓｉ基板１００には、浅いエクステンション領域１１０が形成され、エクステンション領域１１０の外側には深いソース・ドレイン領域１１２が形成されている。ソース・ドレイン領域１１２の表面には、シリサイド層１１５が形成されている。浅いエクステンション領域１１０は砒素をイオン注入することにより形成され、深いソース・ドレイン領域１１２はリンをイオン注入することにより形成される。
【特許文献１】特開２００５−７９１９４号公報
【非特許文献１】Hirohisa Kawasaki et al, " Impact of Parasitic Resistance and Silicon Layer Thickness Scaling for Strained-Silicon MOSFETs on Relaxed Si1-xGex virtual substrate" IEDM Tech.(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
エクステンション領域１１０を形成するための砒素は、歪Ｓｉ層１０３のみでなくＳｉＧｅ層１０２中にもイオン注入されてしまう。砒素は、通常のＳｉに比べてＳｉＧｅ層１０２中での拡散係数が大きいことから、図２１に示すように、チャネル下の領域で激しく拡散する。この結果、歪Ｓｉ層１０３に形成されるチャネルの横におけるエクステンション領域１１０の不純物濃度が低くなる。従って、エクステンション領域１１０の寄生抵抗が高くなってしまうという問題がある（非特許文献１参照）。
【０００８】
上記の砒素の異常拡散による寄生抵抗への影響は、１００ｎｍ以下のチャネル長が短いデバイスに対しては顕著となる。この結果、１００ｎｍ以下の短いチャネル長をもつデバイスを歪Ｓｉ基板に形成しても、歪Ｓｉ基板を用いることによる移動度向上効果がほとんどなくなるという問題がある。また、シリサイド層１１５とＳｉＧｅ層１０２の界面抵抗が高いという問題もある。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、歪シリコン層を用いることによりキャリアの移動度を向上させつつ、歪シリコン層下のシリコン・ゲルマニウム層中での導電性不純物の異常拡散を抑制した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体装置は、基板上に形成されたシリコン・ゲルマニウム層と、前記シリコン・ゲルマニウム層上に形成された歪シリコン層と、前記歪シリコン層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記歪シリコン層上に形成された、導電性不純物を含有する２つの第１エピタキシャル成長層と、前記第１エピタキシャル成長層上であって、前記第１エピタキシャル成長層よりも前記ゲート電極から離れて形成された２つの第２エピタキシャル成長層とを有し、前記導電性不純物のプロファイルが、前記シリコン・ゲルマニウム層の上面よりも上方に位置している。
【００１１】
上記の本発明の半導体装置は、歪シリコン層上に導電性不純物を含有する２つの第１エピタキシャル成長層が形成されており、第１エピタキシャル成長層上にそれぞれ第２エピタキシャル成長層が形成されている。第１エピタキシャル成長層は、エクステンション領域の一部となる。第２エピタキシャル成長層は、ソース・ドレイン領域の一部となる。エクステンション領域となる第１エピタキシャル成長層を歪シリコン層の上に持ち上げることによって、第１エピタキシャル成長層に導入される導電性不純物のプロファイルを、シリコン・ゲルマニウム層の上面よりも上方に制御できる。この結果、シリコン・ゲルマニウム層中での導電性不純物の異常拡散が抑制される。
【００１２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にシリコン・ゲルマニウム層を形成する工程と、前記シリコン・ゲルマニウム層上に歪シリコン層を形成する工程と、前記歪シリコン層上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記歪シリコン層上に、導電性不純物を含有する第１エピタキシャル成長層を形成する工程と、前記ゲート構造体の両側における前記第１エピタキシャル成長層上に、側壁スペーサを形成する工程と、前記側壁スペーサの両側における前記第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程とを有し、前記導電性不純物のプロファイルが、前記シリコン・ゲルマニウム層の上面よりも上方に位置している。
【００１３】
上記の本発明の半導体装置の製造方法では、歪シリコン層上にエクステンション領域となる第１エピタキシャル成長層を形成することにより、第１エピタキシャル成長層に導入される導電性不純物のプロファイルがシリコン・ゲルマニウム層よりも上方にくるように制御できる。
【発明の効果】
【００１４】
本発明によれば、歪シリコン層を用いることによりキャリアの移動度を向上させつつ、歪シリコン層下のシリコン・ゲルマニウム層中での導電性不純物の異常拡散を抑制した半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
本発明を実施するための最良の形態を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一基板に形成するＣＭＯＳデバイスを例として図面を参照して述べる。
【００１６】
図１は、ＣＭＯＳデバイスのチャネル方向の断面図である。
【００１７】
Ｓｉ基板１上に、Ｇｅ濃度が徐々に増加する傾斜組成ＳｉＧｅ層２ａと、Ｇｅ濃度一定の緩和ＳｉＧｅ層２ｂとからなるＳｉＧｅ層（シリコン・ゲルマニウム層）２が形成されている。傾斜組成ＳｉＧｅ層２ａおよび緩和ＳｉＧｅ層２ｂの厚さは、それぞれ数μｍである。緩和ＳｉＧｅ層２ｂは、ＳｉＧｅの結晶格子のストレスを緩和し、結晶欠陥の低減化を図るために設けられている。ＳｉＧｅ層２上には、格子歪の入った歪Ｓｉ層（歪シリコン層）３が形成されている。歪Ｓｉ層３の厚さは、２０ｎｍ以下である。Ｓｉ基板１上にＳｉＧｅ層２を介して歪Ｓｉ層３が形成された基板を歪Ｓｉ基板と称する。
【００１８】
歪Ｓｉ基板の表面には、ＮＭＯＳとＰＭＯＳの活性領域を区画する、たとえばＳＴＩ(Shallow Trench Isolation)からなる素子分離絶縁層９が形成されている。図示はしないが、ＮＭＯＳ領域にはＰウェルが形成され、ＰＭＯＳ領域にはＮウェルが形成されている。
【００１９】
ＮＭＯＳ領域における歪Ｓｉ層３上に、所定間隔だけ離れた２つの第１エピタキシャル成長層１２ｎが形成されている。第１エピタキシャル成長層１２ｎは、ＮＭＯＳトランジスタのエクステンション領域の一部として機能するものであり、Ｎ型不純物が導入されている。Ｎ型不純物は、例えば砒素である。同様に、ＰＭＯＳ領域における歪Ｓｉ層３上に、所定間隔だけ離れた２つの第１エピタキシャル成長層１２ｐが形成されている。第１エピタキシャル成長層１２ｐは、ＰＭＯＳトランジスタのエクステンション領域の一部として機能するものであり、Ｐ型不純物が導入されている。Ｐ型不純物は、例えばボロンである。
【００２０】
２つの第１エピタキシャル成長層１２ｎの各々は、その対向側に上方ほど互いの距離が離れる傾斜端面を有している。これら傾斜端面の一部、および、その間の歪Ｓｉ層３上にゲート絶縁膜４が形成され、その上にゲート電極５ｎが形成されている。
２つの第１エピタキシャル成長層１２ｐの各々は、その対向側に同様に傾斜端面を有し、これら傾斜端面の一部、および、その間の歪Ｓｉ層３上にゲート絶縁膜４が形成され、その上にゲート電極５ｐが形成されている。
【００２１】
ＮＭＯＳ側のゲート電極５ｎおよびＰＭＯＳ側のゲート電極５ｐの各側面が、それぞれ第１エピタキシャル成長層１２ｎおよび１２ｐ上の側壁スペーサ１３により覆われている。
この側壁スペーサ１３の外側であって第１エピタキシャル成長層１２ｎおよび１２ｐ上には、第２エピタキシャル成長層１０ｎおよび１０ｐが形成されている。第２エピタキシャル成長層１０ｎは、ＮＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｎ型不純物が導入されている。Ｎ型不純物は、例えばリンである。第２エピタキシャル成長層１０ｐは、ＰＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｐ型不純物が導入されている。Ｐ型不純物は、例えばボロンである。
【００２２】
また、側壁スペーサ１３および素子分離絶縁層９を分離層とするサリサイド(Self-aligned silicide)プロセスにより、第２エピタキシャル成長層１０ｎと１０ｐ、および、ゲート電極５ｎと５ｐのそれぞれに合金層としてのシリサイド層１４ｎ，１４ｐ，１５ｎ，１５ｐが形成されている。
トランジスタの全面が層間絶縁膜２０に覆われている。とくに図示していないが、層間絶縁膜２０に、シリサイド層１４ｎ，１４ｐ，１５ｎ，１５ｐに接続する接続層が埋め込まれ、層間絶縁膜２０の上に配線が形成されている。
【００２３】
図２は、ＮＭＯＳトランジスタの拡大断面図である。図２には、砒素のプロファイルＰ１と、リンのプロファイルＰ２を図解している。
【００２４】
第１エピタキシャル成長層１２ｎのエピタキシャル成長中に導入される砒素は、歪Ｓｉ層３にも拡散する。エクステンション領域（Ｅｘ）は主として第１エピタキシャル成長層１２ｎにより構成されるが、より詳細には側壁スペーサ１３の直下の領域（第１エピタキシャル成長層１２ｎおよび歪Ｓｉ層３）のうち砒素が導入された領域がエクステンション領域となる。短チャネル効果を抑制する観点からは、導入する不純物の拡散をできるだけ抑制することが好ましいため、ｎ型不純物としてはリンよりも大きく、拡散しづらい砒素を用いている。
【００２５】
第２エピタキシャル成長層１０ｎには、例えばイオン注入によりｎ型不純物としてリンが導入される。ソース・ドレイン領域（Ｓ，Ｄ）は主として第２エピタキシャル成長層１０ｎにより構成されるが、より詳細には側壁スペーサ１３の外側の領域のうちリンが導入された領域がソース・ドレイン領域となる。ソース・ドレイン領域の低抵抗化を図るため、第２エピタキシャル成長層１０ｎからＳｉＧｅ層２にかけてリンのプロファイルＰ２を形成している。深くまで不純物をイオン注入する観点から、ｎ型不純物としては砒素よりも小さく、飛程距離の長いリンを用いている。
【００２６】
図２に示すように、本実施形態では、砒素のプロファイルＰ１が歪Ｓｉ層３内に留まっている、すなわちＳｉＧｅ層２の上面よりも上方に砒素のプロファイルＰ１が存在している。これにより、ＳｉＧｅ層２中での砒素の異常拡散を抑制することができる。このため、歪Ｓｉ層３は、砒素のプロファイルＰ１がＳｉＧｅ層２に入らないようにするだけの厚さをもつことが好ましい。また、歪Ｓｉ層３の厚さは、２０ｎｍ以下であることが好ましい。歪Ｓｉ層３の厚さを２０ｎｍよりも大きくすると、格子歪のないＳｉ層となるからである。
【００２７】
また、シリサイド層１５ｎは、ＳｉＧｅ層２にまで達していないことが好ましい。すなわち、シリサイド層１５ｎの底面が、ＳｉＧｅ層２の上面よりも上方に位置していることが好ましい。シリサイド層がＳｉＧｅ層２にまで達すると、シリサイド層とＳｉＧｅ層２との間の高い界面抵抗が影響して、ソース・ドレイン領域の抵抗が増大するからである。このため、第２エピタキシャル成長層１０ｎは、ＳｉＧｅ層２のシリサイド化を防止し得る程度の厚さをもつことが好ましい。また、第１エピタキシャル成長層１２ｎの厚さは、５０ｎｍ以下が好ましい。
【００２８】
さらに、上記の持ち上げエクステンション構造の半導体装置は、短チャネル効果を抑制できる、駆動電流を大きくできる、寄生容量を小さくできるという特徴がある。これについて説明する。
【００２９】
エクステンション領域が存在することによって、ソース・ドレイン領域を実効チャネル領域から離すことができる。エクステンション領域は、主としてＮ型またはＰ型不純物が導入されている第１エピタキシャル成長層１２ｎ，１２ｐにより構成され、いわゆる持ち上げエクステンション構造となっている。
【００３０】
また、本実施の形態においては、後述するように、急峻な不純物プロファイルをもつエクステンション領域が形成される。その結果、エクステンション領域からの空乏層の延びが抑えられている。エクステンション領域からの空乏層の伸びを抑制できることから、駆動電流を大きくすることができる。
【００３１】
また、エクステンション領域となる第１エピタキシャル成長層１２ｎ，１２ｐが基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション領域の直列抵抗を上げることなく、そのウェル表面からのＰＮ接合深さを浅くすることができることから、エクステンション領域から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
【００３２】
さらに、本実施形態においては、第２エピタキシャル成長層１０ｎ，１０ｐと、第１エピタキシャル成長層１２ｎ，１２ｐの２段構造のエピタキシャル成長層を形成している。このため、ゲート電極と第２エピタキシャル成長層１０ｎ，１０ｐの距離を確保することができ、ゲートとソース・ドレイン間の容量を小さくすることができる。
【００３３】
つぎに、本実施の形態におけるＣＭＯＳデバイスの製造方法を、図面を参照して述べる。
図３（Ａ）〜図１９（Ｂ）は、本実施の形態における製造方法を適用して製造されるＣＭＯＳデバイスのチャネル方向の断面図である。
【００３４】
図３（Ａ）に示すように、Ｓｉ基板１上に、傾斜組成ＳｉＧｅ層２ａをエピタキシャル成長させる。最初の１μｍ程度まではエピタキシャル成長の進行に伴い、Ｇｅ濃度を徐々に上げていき、濃度２０％程度まで引き上げる。続いて、Ｇｅ濃度を維持したままエピタキシャル成長を続けることにより、厚さ数μｍ程度の緩和ＳｉＧｅ層２ｂを形成する。これにより、傾斜組成ＳｉＧｅ層２ａおよび緩和ＳｉＧｅ層２ｂからなるＳｉＧｅ層２が形成される。
【００３５】
図３（Ｂ）に示すように、緩和ＳｉＧｅ層２ｂの上に、厚さ２０ｎｍ以下のＳｉ層をエピタキシャル成長すると、Ｓｉ内の結晶格子間隔が押し広げられてＳｉ層内の電子およびホールの移動度が向上された歪Ｓｉ層３が形成される。
【００３６】
図４（Ａ）に示すように、歪Ｓｉ基板に、素子間分離のためのＳＴＩからなる素子分離絶縁層９を形成する。続いて、ＮＭＯＳ領域のＳｉＧｅ層２および歪Ｓｉ層３に、Ｐウェルを形成するためのイオン注入を行い、さらに必要に応じて、閾値電圧調節を行うためのイオン注入を行う。同様に、ＰＭＯＳ領域のＳｉＧｅ層２および歪Ｓｉ層３に、Ｎウェルを形成するためのイオン注入を行い、さらに必要に応じて、閾値電圧調節を行うためのイオン注入を行う。その後、活性化アニールを行う。
【００３７】
図４（Ｂ）に示すように、ダマシンゲートのダミーゲート酸化膜となるＳｉＯ２膜３２ａを、たとえば０.１〜５ｎｍほどを熱酸化により形成する。続いて、ＳｉＯ２膜３２ａ上にダマシンゲートのダミーゲートとなるポリシリコン膜３３ａをＣＶＤにより形成する。ポリシリコン膜３３ａの厚さは１００〜２００ｎｍ程度である。ポリシリコン膜３３ａに代えて、アモルファスＳｉや、不純物をドーピングしたドープド・アモルファスＳｉなどの膜を形成してもよい。
【００３８】
図５（Ａ）に示すように、ポリシリコン膜３３ａ上に、トランジスタのゲート電極対応のパターンを有するハードマスク３４を形成する。ハードマスク３４は、ポリシリコン膜３３ａの上にＣＶＤにより窒化シリコン（ＳｉＮ）膜を形成した後に、レジストマスクを用いたエッチングにより窒化シリコン膜をパターニングして形成する。
【００３９】
ハードマスク３４をマスクにして、ポリシリコン膜３３ａをドライエッチングする。図５（Ｂ）は、このドライエッチング後により形成されたダミーゲート３３およびハードマスク３４を示す。この時のダミーゲート３３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
【００４０】
つぎの図６（Ａ）〜図１２（Ａ）までは、選択的エピタキシィ(Selective Epitaxy)による第１エピタキシャル成長層１２ｎと１２ｐの形成に関する。
一般に、選択的エピタキシィによるＳｉの成長は絶縁膜の表面では生じず、Ｓｉの露出表面で生じる。このため、本実施形態では、ＰＭＯＳ側とＮＭＯＳ側の一方を絶縁膜で保護して選択エピタキシィを行い、その後、逆に他方側を絶縁膜で保護して選択エピタキシィを行う方法を提案する。
【００４１】
まず、ダミーゲート３３周囲のＳｉＯ２膜３２ａを除去する。これにより、図６（Ａ）に示すように、ダミーゲート酸化膜３２、ダミーゲート３３およびハードマスク３４からなるダミースタック（ゲート構造体）６が形成される。
続いて、選択的エピタキシィをしたくない場所を保護する目的の絶縁膜（ここではＳｉＮ膜７ａ）をＣＶＤにより形成する。ＳｉＮ膜７ａの膜厚は１〜１０ｎｍであり、ＳｉＮ膜７ａによって完全にダミースタック６を被覆する。この保護用の膜の材料は、ＳｉＯ２など基板が自然に酸化されてできる膜に対して、ウエットエッチング速度の遅い膜を使う必要がある。
【００４２】
図６（Ｂ）に示すように、ＰＭＯＳ側を保護するレジストＲ１をＳｉＮ膜７ａ上に形成する。
【００４３】
このレジストをマスクにして異方性のドライエッチングを行うと、図７（Ａ）に示すように、ダミースタック６の側面にＳｉＮ膜７ａが残され、これにより隔壁絶縁膜７が形成され、ＮＭＯＳ側の歪Ｓｉ層３上のＳｉＮ膜７ａは除去される。ただし、レジストＲ１に保護されているＰＭＯＳ側はＳｉＮ膜７ａで覆われている。
【００４４】
図７（Ｂ）に示すように、レジストＲ１を除去する。
【００４５】
図８（Ａ）に示すように、ＳｉＮ膜７ａが除去され露出したＮＭＯＳ側の歪Ｓｉ層３表面に、Ｎ型の不純物として砒素Ａｓが混入したシリコン層（第１エピタキシャル成長層）を選択エピタキシィにより形成する。第１エピタキシャル成長層の材料は、例えばＳｉ単結晶である。このときの不純物濃度は、１×１０１８〜１×１０２０／ｃｍ３とする。この不純物のプロファイルは、ＮＭＯＳトランジスタのＮ型のエクステンション領域のプロフィルに相当するため、トランジスタの特性に重要な影響をもつ。このエピタキシィは８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は基板側にほとんど拡散しないことから、不純物のプロファイルを歪Ｓｉ層３の上方に制御することができる。また、不純物は既に活性化しているためにその後の工程で、活性化のための熱処理を行う必要がなく、そこでも基板側への不純物拡散を抑制することができる。
これにより、ＳｉＧｅ層２への砒素の拡散を防止することができ、低抵抗のエクステンション領域を形成することができる。
【００４６】
この第１エピタキシャル成長層１２ｎは選択エピタキシィにより形成されることから、その形状にも特徴がある。
すなわち、図８（Ａ）に一部拡大して示すように、隔壁絶縁膜７に接する側にエピタキシャル成長層が形成されないことから、その成長条件に応じて第１エピタキシャル成長層１２ｎに傾斜端面１２Ａが形成され、その傾斜端面１２Ａが基板面とのなす角度（FASET）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合はエクステンション領域の寄生抵抗が増大し、角度が大きすぎる場合はゲートとエクステンション領域との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが望ましい。
【００４７】
つぎに、ＰＭＯＳ側のエクステンション領域を形成するために、図８（Ｂ）に示すように、ＮＭＯＳ側を保護するための膜、たとえばＳｉＯ２膜８ａを形成する。この膜は、ＰＭＯＳ側においてＳｉＮ膜７ａの上に積層されている。この膜は、その下層にあるＳｉＮ膜７ａに対してウエットエッチング速度が異なる膜、たとえばＳｉＯ２膜８ａとする。
【００４８】
つぎの図９（Ａ）〜図１１（Ａ）の工程は、上記図６（Ｂ）〜図８（Ｂ）の工程を、レジストにより保護する側と選択エピタキシィを行う側の関係を上記と反対として、ほぼ同様に繰り返すものである。
すなわち、まず、ＮＭＯＳ側を保護するレジストＲ２を形成し（図９（Ａ））、ＰＭＯＳ側のＳｉＯ２膜８ａを除去し（図９（Ｂ））、異方性のドライエッチングによりＳｉＮ膜７ａをエッチングしてＰＭＯＳ側のダミースタック６の両側面に隔壁絶縁膜７を形成し（図１０（Ａ））、レジストＲ２を除去する（図１０（Ｂ））。つぎに、ＰＭＯＳ側で露出したシリコン基板表面に、ホウ素ＢなどのＰ型の不純物が含まれる第１エピタキシャル成長層１２ｐを選択的エピタキシィにより形成する（図１１（Ａ））。このときＮＭＯＳ側はＳｉＯ２膜８ａに覆われており第１エピタキシャル成長層１２ｐが形成されることはない。このＰ型の第１エピタキシャル成長層に、ＮＭＯＳ側と同様に２０〜７０°の傾斜角度(FASET)を有する傾斜端面１２Ａが形成される。
【００４９】
図１１（Ｂ）に示すように、ＳｉＯ２膜８ａを除去する。
【００５０】
図１２（Ａ）に示すように、ＮＭＯＳ側、ＰＭＯＳ側のそれぞれでダミースタック６の両側面を保護していた隔壁絶縁膜７を、加熱した燐酸などのＳｉＯ２膜に対して選択比がとれる溶液に基板１を浸漬することなどの方法により除去する。
【００５１】
図１２（Ｂ）に示すように、ハードマスク３４とエッチング選択比が十分高い材質の膜、たとえばＳｉＯ２膜４１を形成し、ダミースタック６を完全に被覆する。このＳｉＯ２膜の厚さは、ゲート電極５ｎおよび５ｐ（図１参照）がエクステンション部の傾斜面に重なる幅を規定するものであることから、図１２（Ａ）に示す工程で除去した隔壁絶縁膜７より厚くなければならない。このことを満たすことを条件に、たとえば２〜１５ｎｍの範囲内でＳｉＯ２膜４１の厚さが予め設定される。
なお、プロセスの変更が必要となるが、先の図１２（Ａ）で隔壁絶縁膜７を除去することなく、これに厚さ的に追加するようにＳｉＯ２膜４１を形成してもよい。この場合、ＳｉＯ２膜の厚さを隔壁絶縁膜７より厚くする必要は必ずしもない。
【００５２】
ＳｉＯ２膜４１を異方性のドライエッチングにより全面エッチング（エッチバック）を行う。これにより、図１３（Ａ）に示すように、ダミースタック６の両側面にＳｉＯ２膜４１が残される。
【００５３】
つぎに、図１３（Ｂ）に示すように、ダミースタック６の両側面に形成されているＳｉＯ２膜に比べエッチング選択比が十分高い膜として、たとえばＳｉＮ膜１３Ａを形成し、続いて、このＳｉＮ膜１３Ａとエッチング選択比が十分高い膜として、たとえばＳｉＯ２膜１３Ｂを形成する。ここでＳｉＮ膜１３Ａは、ゲート電極のエクステンション部に対する重ね幅を規定するＳｉＯ２膜４１のエッチングストッパとして機能させることと、第２エピタキシャル成長層の形成時の前処理に用いる弗酸に耐えエピ成長面を後退させない意味において、その材料がＳｉＮとなっている。ただし、この条件を満たせば、この側壁絶縁膜の下層膜を他の材料から形成してもよい。
【００５４】
なお、上層のＳｉＯ２膜１３Ｂは省略することも可能である。ただし、本例では上記理由により下層にＳｉＮ膜１３Ａを用いたことに関係してＳｉＯ２膜１３Ｂを設けている。つまり、ソース・ドレイン領域形成時の分離層となる側壁スペーサ１３（図１参照）をＳｉＮにより形成すると、その誘電率が高いことからゲートとソースまたはドレインとの寄生容量（フリンジ容量）が大きくなることがある。これを防ぐために、本例ではＳｉＮ膜１３Ａを最低限必要な厚さで比較的薄く形成し、その上にゲート電極とソース・ドレイン領域間の距離を短くしても容量を増大させないために比較的誘電率が低いＳｉＯ２膜１３Ｂを設けている。
【００５５】
この上層のＳｉＯ２膜１３Ｂ、下層のＳｉＮ膜１３Ａを順次、異方性のドライエッチングによりエッチバックすると、図１４（Ａ）に示すように、先に形成した内側のＳｉＯ２膜４１を含めると３層の側壁スペーサ１３ａが形成される。なお、図１に示すように最終的な側壁スペーサ１３は、ＳｉＯ２膜４１が除去され２層となっている。
この側壁スペーサ１３ａの幅は、エッチバック時の異方性を高くすると、最初に成膜した膜の厚さでほぼ決まることから一定となり、その制御性も高まる。
【００５６】
つぎに、ソース・ドレイン領域となる第２エピタキシャル成長層を形成するための選択的なエピタキシィを行う。第２エピタキシャル成長層の材料は、例えばＳｉ単結晶である。図１４（Ｂ）は、このエピタキシィ後の断面図である。その後、例えば、ＮＭＯＳ側とＰＭＯＳ側のそれぞれの第２エピタキシャル成長層１０ａに別々にイオン注入を施すことにより、ｎ型の第２エピタキシャル成長層１０ｎおよびｐ型の第２エピタキシャル成長層１０ｐを形成する。図１５（Ａ）に、第２エピタキシャル成長層１０ａを導電化することにより得られたＮ型の第２エピタキシャル成長層１０ｎ、Ｐ型の第２エピタキシャル成長層１０ｐを示す。
【００５７】
なお、少し工程数が増えるが、第１エピタキシャル成長層１２ｎ，１２ｐの形成方法（図６（Ａ）〜図１１（Ｂ））と同様にして、In-Situ dopingによりリンを導入してもよい。この方法は、イオン注入を用いる方法より、既に形成している第１エピタキシャル成長層１２ｎおよび１２ｐ中の不純物の熱拡散が生じにくいことから、良好なトランジスタ特性が得られるという利点を有する。
【００５８】
つぎの図１５（Ｂ）において、第２エピタキシャル成長層１０ｎにシリサイド層１５ｎを形成し、同時に、第２エピタキシャル成長層１０ｐにシリサイド層１５ｐを形成する。シリサイド層１５ｎと１５ｐは、たとえばＣｏＳｉ２あるいはＮｉＳｉ２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成した後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。
【００５９】
層間絶縁膜２０ａを堆積し（図１６（Ａ））、その表面部をハードマスク３４が露出するまでエッチバックする。層間絶縁膜２０ａは、プラズマＣＶＤにより形成するＳｉＯ２膜である。図１６（Ｂ）に、このエッチング後の素子断面を示す。このとき側壁スペーサ１３ａの内側と外側の２層のＳｉＯ２膜において、その上部が若干エッチングされる。
【００６０】
このときエッチングされ難いＳｉＮの膜（ハードマスク３４およびＳｉＮ膜１３Ａ）の上部が層間絶縁膜２０ａの表面から突出している。これをＣＭＰにより平坦化して除去する。図１７（Ａ）に、この平坦化後の素子断面を示す。
表面に露出するダミーゲート３３をエッチングにより除去する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ４と酸素Ｏ２の混合ガスを用いたケミカルドライエッチングによってダミーゲート３３を除去する。図１７（Ｂ）に、このエッチングにより形成されたゲート開口部２１を示す。
【００６１】
続いて、ゲート開口部２１内のＳｉＯ２膜４１およびゲート酸化膜３２を、弗酸を含む溶液などを用いてエッチングにより除去する。これにより、図１８（Ａ）に示すように、ゲート開口部２１の底面に歪Ｓｉ層３の表面を露出させる。このエッチングによって、ゲート開口部２１の底部に第１エピタキシャル成長層１２ｎまたは１２ｐの傾斜端面１２Ａが露出する。このときＳｉＮ膜１３Ａがエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
【００６２】
図１８（Ｂ）に示すように、ゲート開口部２１内で露出した歪Ｓｉ層３および第１エピタキシャル成長層１２ｎ，１２ｐの傾斜端面１２Ａにゲート絶縁膜を形成する。ゲート絶縁膜４は、熱酸化によるＳｉＯ２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ２膜などである。
【００６３】
続いて、図１８（Ｂ）に示すように、ゲート電極材料５Ａを厚く形成し、ゲート開口部２１をゲート電極材料５Ａにより埋め込む。ゲート電極材料５Ａの形成は、ＰＶＤのみで行ってもよいし、あるいは、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行ってもよい。
【００６４】
余分なゲート電極材料５ＡをＣＭＰ法により除去し、ゲート開口部２１内にのみゲート電極材料５Ａを残す。これにより、図１９（Ａ）に示すように層間絶縁膜２０ａおよび側壁スペーサ１３に埋め込まれたゲート電極５ｎおよび５ｐが形成される。
【００６５】
図１５（Ｂ）と同様な方法により、このゲート電極５ｎおよび５ｐに、それぞれシリサイド層１４ｎと１４ｐを同時に形成し（図１９（Ｂ））、層間絶縁膜２０ａを積み増して図１に示す層間絶縁膜２０を形成する。これにより、図１に示すＣＭＯＳデバイスの基本構造が完成する。
その後、とくに図示しないが、各シリサイド層に接触し層間絶縁膜２０内に埋め込まれた接続層を形成し、必要ならば上層の配線（不図示）などの形成を行って、当該ＣＭＯＳデバイスを完成させる。
【００６６】
次に、上記の本実施形態に係る半導体装置の製造方法の効果について説明する。まず、ＮＭＯＳトランジスタの効果について説明する。
【００６７】
本実施形態では、歪Ｓｉ層３上に第１エピタキシャル成長層１２ｎを形成し、第１エピタキシャル成長層１２ｎにｎ型不純物として砒素を導入することにより、ＳｉＧｅ層２よりも上方に砒素のプロファイルＰ１が得られる。第１エピタキシャル成長層１２ｎのエピタキシャル成長中に砒素を導入することにより、砒素の拡散を抑制できることから、上記した砒素のプロファイルＰ１を容易に得ることができる。また、ＳｉＧｅ層２の上方に砒素の歪Ｓｉ層３が位置するように、歪Ｓｉ層３の膜厚が設定される。
【００６８】
また、本実施形態では、第１エピタキシャル成長層１２ｎ上に、ソース・ドレイン領域となる第２エピタキシャル成長層１０ｎを形成している。したがって、第２エピタキシャル成長層１０ｎの表面からＳｉＧｅ層２までの距離を確保することができるため、シリサイド層１５ｎの底面をＳｉＧｅ層２の上面よりも上方に設定することが容易になる。
【００６９】
以上より、本実施の形態においては、キャリアの移動度を向上させつつ、歪Ｓｉ層３下のＳｉＧｅ層２中での導電性不純物（砒素）の異常拡散を抑制したＮＭＯＳトランジスタを製造することができる。
【００７０】
さらに、上記の持ち上げエクステンション構造の半導体装置の製造方法の効果について説明する。
【００７１】
本実施の形態においては、ゲート電極を第１エピタキシャル成長層１２ｎ，１２ｐの傾斜短面に精度よく重ねることが可能である。つまり、ダミースタック６の両側面に、その膜厚が上記重ね量を規定する絶縁膜（本例の場合はＳｉＯ２膜４１）を予め形成し、これをダマシンゲートプロセスのゲート開口時にエッチングすることにより、この開口を拡げ、ゲート電極が埋め込まれる空間をエクステンション部の傾斜端部の上方にも形成する。これによってゲート電極と第１エピタキシャル成長層１２ｎ，１２ｐとの重ね量を精度よく制御することができる。
さらに、そのときにストッパとなるように側壁スペーサに弗酸などのウエットエッチングや弗酸ベーキングなどのドライエッチングにおいて比較的エッチングレートが低い材料（本例の場合はＳｉＮ膜１３Ａ）を用いている。さらに、その外側の側壁スペーサ（本例の場合はＳｉＯ２膜１３Ｂ）を低誘電率の材質として寄生容量の低減を実現している。
【００７２】
このような側壁スペーサは、ソース・ドレイン領域となる第２エピタキシャル成長層１０ｎ，１０ｐの分離層としても用いる。側壁スペーサは、いわゆるサイドウォール・スペーサであり、その幅の制御性が高い。このことは、寄生容量のばらつき、エクステンション領域の抵抗値のばらつきを抑制するために役立っている。
【００７３】
また、本実施の形態に示す製造方法によれば、ＰＭＯＳ側とＮＭＯＳ側において選択的にエピタキシャル成長を行うことができる。このとき、それぞれ片側のみ保護膜する２種類の保護膜が必要となるが、その膜質を互いにエッチング選択比が高い材料（本例の場合、ＳｉＮ膜７ａとＳｉＯ２膜８ａ）として、その結果、これらの除去時にオーバーエッチングが少なくて済む方法を実現している。これにより基板の掘れ量が抑制され、エクステンション領域の接合深さを大きくすることをできるだけ抑制している。
【００７４】
本発明は、上記の実施形態の説明に限定されない。例えば、ＰＭＯＳトランジスタは、Ｓｉ基板１に形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７５】
【図１】本実施形態に係る半導体装置の一例を示す断面図である。
【図２】ＮＭＯＳトランジスタの拡大断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】本実施形態に係る半導体装置の製造における工程断面図である。
【図８】本実施形態に係る半導体装置の製造における工程断面図である。
【図９】本実施形態に係る半導体装置の製造における工程断面図である。
【図１０】本実施形態に係る半導体装置の製造における工程断面図である。
【図１１】本実施形態に係る半導体装置の製造における工程断面図である。
【図１２】本実施形態に係る半導体装置の製造における工程断面図である。
【図１３】本実施形態に係る半導体装置の製造における工程断面図である。
【図１４】本実施形態に係る半導体装置の製造における工程断面図である。
【図１５】本実施形態に係る半導体装置の製造における工程断面図である。
【図１６】本実施形態に係る半導体装置の製造における工程断面図である。
【図１７】本実施形態に係る半導体装置の製造における工程断面図である。
【図１８】本実施形態に係る半導体装置の製造における工程断面図である。
【図１９】本実施形態に係る半導体装置の製造における工程断面図である。
【図２０】従来例の歪Ｓｉ基板を示す断面図である。
【図２１】従来例の歪Ｓｉ基板に形成されたＮＭＯＳトランジスタの断面図である。
【符号の説明】
【００７６】
１…Ｓｉ基板、２…ＳｉＧｅ層、２ａ…傾斜組成ＳｉＧｅ層、２ｂ…緩和ＳｉＧｅ層、３…歪Ｓｉ層、４…ゲート絶縁膜、５ｎ，５ｐ…ゲート電極、６…ダミースタック、１０ｎ，１０ｐ…第２エピタキシャル成長層、１２ｎ，１２ｐ…第１エピタキシャル成長層、１３…側壁スペーサ、１４ｎ，１４ｐ，１５ｎ，１５ｐ…シリサイド層、４１…隔壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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