(57)【要約】  【課題】  歪みや出力電力の低下を起こすことなく、低い挿入損失と、高いハンドリングパワー特性を有する半導体スイッチ回路を提供する。  【解決手段】  ２信号の経路切り替え半導体スイッチ回路において、共通入出力端子と接地との間に接地抵抗を設け、ＦＥＴスイッチを構成するＦＥＴのうち、共通入出力端子に接続するＦＥＴのゲートと共通入出力端子をキャパシタで接続し、このＦＥＴ以外はドレイン、ソース間を高抵抗値の抵抗で接続する。切り替え信号印加端子と個別入出力端子との間には、この個別入出力端子に接続するＦＥＴのゲート電極に印加される電圧と逆相の電圧が、高抵抗値の抵抗を介して印加される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
共通入出力端子と、第１および第２の個別入出力端子と、複数の電界効果トランジスタのソースおよびドレインが直列接続し、一端が前記共通入出力端子に接続し、他端が前記第1の個別入出力端子に接続した第１のＦＥＴスイッチと、複数の電界効果トランジスタのソースおよびドレインが直列接続し、一端が前記共通入出力端子に接続し、他端が前記第２の個別入出力端子に接続した第２のＦＥＴスイッチと、前記共通入出力端子と接地との間に接続した接地抵抗と、一端が前記第１のＦＥＴスイッチを構成する前記電界効果トランジスタの各ゲートに接続し、他端が第１の切り替え電圧印加端子に接続した第１のゲートバイアス抵抗と、一端が前記第２のＦＥＴスイッチを構成する前記電界効果トランジスタの各ゲートに接続し、他端が前記第２の切り替え電圧印加端子に接続した第２のゲートバイアス抵抗とを備えた単極双投スイッチを構成する半導体スイッチ回路において、
前記第１のＦＥＴスイッチを構成する前記電界効果トランジスタのうち前記共通入出力端子にソースまたはドレインを接続する電界効果トランジスタのゲートに一端が接続し、他端が前記共通入出力端子に接続した第１のキャパシタと、前記第２のＦＥＴスイッチを構成する前記電界効果トランジスタのうち前記共通入出力端子にソースまたはドレインを接続する電界効果トランジスタのゲートに一端が接続し、他端が前記共通入出力端子に接続した第２のキャパシタと、
前記第１のキャパシタがゲートに接続した前記電界効果トランジスタを除く、前記第１のＦＥＴスイッチを構成する電界効果トランジスタそれぞれのドレイン、ソース間を接続する第１の抵抗と、
前記第２のキャパシタがゲートに接続した前記電界効果トランジスタを除く、前記第２のＦＥＴスイッチを構成する電界効果トランジスタそれぞれのドレイン、ソース間を接続する第２の抵抗と、
一端が前記第１の個別入出力端子に接続し、他端が前記第２の切り替え電圧印加端子に接続した第３の抵抗と、
一端が前記第２の個別入出力端子に接続し、他端が前記第１の切り替え電圧印加端子に接続した第４の抵抗とを備えたことを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを用いて高周波帯の伝送信号の通過経路を切り替える半導体スイッチ回路に係り、特に低い挿入損失と高いハンドリングパワー特性を両立させることができる半導体スイッチ回路に関する。
【背景技術】
【０００２】
正電源で動作する従来の２信号の経路切り替えを行う単極双投（ＳＰＤＴ）スイッチ回路（以下、半導体スイッチ回路という）を図２に示す。図２において、ＰＣは共通入出力端子、Ｐ１、Ｐ２は第１および第２の個別入出力端子、ＦＥＴ１〜ＦＥＴ３はそれぞれ第１のＦＥＴスイッチを構成する電界効果トランジスタ、ＦＥＴ４〜ＦＥＴ６はそれぞれ第２のＦＥＴスイッチを構成する電界効果トランジスタ、Ｒ１〜Ｒ３は電界効果トランジスタＦＥＴ１〜ＦＥＴ３のゲートと第１の切り替え電圧印加端子ＶＣＴＬ１との間に接続された第１のゲートバイアス抵抗、Ｒ４〜Ｒ６は電界効果トランジスタＦＥＴ４〜ＦＥＴ６のゲートと第２の切り替え電圧印加端子ＶＣＴＬ２との間に接続された第２のゲートバイアス抵抗、Ｒ７〜Ｒ９は電界効果トランジスタＦＥＴ１〜ＦＥＴ３各々のドレイン、ソースに基準電位を与えるために接続された第１の抵抗、Ｒ１０〜Ｒ１２は電界効果トランジスタＦＥＴ４〜ＦＥＴ６各々のドレイン、ソースに基準電位を与えるために接続された第２の抵抗、Ｒ１５は共通入出力端子ＰＣと接地との間に接続された接地抵抗である。共通入出力端子ＰＣ、第１および第２の個別入出力端子Ｐ１、Ｐ２端子は、直流阻止用コンデンサ（図示せず）を介して高周波（ＲＦ）信号の入出力が行われる。
【０００３】
図２に示す半導体スイッチ回路おいて、第１の切り替え電圧印加端子ＶＣＴＬ１に正電圧を印加し、第２の切り替え電圧印加端子ＶＣＴＬ２に０Ｖを与えた場合、電界効果トランジスタＦＥＴ１〜ＦＥＴ３は第１のゲートバイアス抵抗Ｒ１〜Ｒ３、およびドレイン、ソースに基準電位を与えるための第１の抵抗Ｒ７〜Ｒ９と接地抵抗Ｒ１５を介して電流が流れ、電界効果トランジスタＦＥＴ１〜ＦＥＴ３の節点電位が設定され、電界効果トランジスタＦＥＴ１〜ＦＥＴ３は導通状態となる。このとき、各電界効果トランジスタＦＥＴ１〜ＦＥＴ３のゲート−ソース間電圧Ｖｇｓは、プラス側になるためオン抵抗を低減できる。
【０００４】
一方、電界効果トランジスタＦＥＴ４〜ＦＥＴ６のドレイン、ソース電位は、第２の抵抗Ｒ１０〜Ｒ１２を介し電界効果トランジスタＦＥＴ１〜ＦＥＴ３のドレイン、ソース電位と同電位となるが、各電界効果トランジスタＦＥＴ４〜ＦＥＴ６のゲート電位は低電位（０Ｖ）で、かつピンチオフ電圧より低い電位のため、各電界効果トランジスタＦＥＴ４〜ＦＥＴ６は遮断状態となる。このような状態とすると、共通入出力端子ＰＣと第１の個別入出力端子Ｐ１との間は導通状態となり、共通入出力端子ＰＣと第２の個別入出力端子Ｐ２との間は遮断状態となる。
【０００５】
また、第２の切り替え電圧印加端子ＶＣＴＬ２に正電圧、第１の切り替え電圧印加端子ＶＣＴＬ１に０Ｖを与えた場合、電界効果トランジスタＦＥＴ４〜ＦＥＴ６が導通状態に、電界効果トランジスタＦＥＴ１〜ＦＥＴ３が遮断状態となり、共通入出力端子ＰＣと第１の個別入出力端子Ｐ１との間は遮断状態となり、共通入出力端子ＰＣと第２の個別入出力端子Ｐ２との間は導通状態となる。このように、第１および第２の切り替え電圧印加端子ＶＣＴＬ１、ＶＣＴＬ２に与える電圧を制御することにより、スイッチング動作が行われる。
【０００６】
図３は別の従来の半導体スイッチ回路である。図２に示す半導体スイッチ回路と比較して、接地抵抗Ｒ１５がなくなり、抵抗値の高い抵抗Ｒ１６を介して正電圧を印加する電圧印加端子ＶＤＤを備えている。電圧印加端子ＶＤＤには、第１または第２の切り替え電圧印加端子ＶＤＴＬ１、ＶＣＴＬ２に印加する正電圧と同じ正電圧が与えられる。その結果、導通状態の電界効果トランジスタＦＥＴのドレイン、ソース電位はゲート電位と同電位、つまりＶｇｓ＝０Ｖとなり、オン抵抗は図２に示す半導体スイッチ回路に比べ高くなり、挿入損失が大きくなってしまう。しかし、遮断状態の電界効果トランジスタにとっては、Ｖｇｓがよりマイナス方向に設定されるため、ハンドリングパワー特性の向上を図ることができる構成となっている。
【０００７】
図４は更に別の従来の半導体スイッチ回路である。図２に示す半導体スイッチ回路と比較して、接地抵抗Ｒ１５と、電界効果トランジスタＦＥＴ１のドレイン、ソース間を接続する第１の抵抗を構成する抵抗Ｒ７と、電界効果トランジスタＦＥＴ４のドレイン、ソース間を接続する第２の抵抗を構成する抵抗Ｒ１０がなくなり、更に、第１の個別入出力端子Ｐ１と第２の切り替え電圧印加端子ＶＣＴＬ２との間に、高抵抗の第３の抵抗Ｒ１３を接続し、第２の個別入出力端子Ｐ２と第１の切り替え電圧印加端子ＶＣＴＬ１との間に、高抵抗の第４の抵抗Ｒ１４を接続する構成となっている。第１の切り替え電圧印加端子ＶＣＴＬ１に正電位、第２の切り替え電圧印加端子ＶＣＴＬ２に０Ｖを与えると、電界効果トランジスタＦＥＴ１〜ＦＥＴ３が導通状態、電界効果トランジスタＦＥＴ４〜ＦＥＴ６が遮断状態となる。導通状態の電界効果トランジスタＦＥＴ１〜ＦＥＴ３のドレイン、ソース電位は第１のゲートバイアス抵抗Ｒ１〜Ｒ３、およびドレイン、ソースに基準電位を与える第１の抵抗Ｒ８〜Ｒ９と第３の抵抗Ｒ１３を介して、第２の切り替え電圧印加端子ＶＣＴＬ２へ電流が流れる。このとき第１のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ１〜ＦＥＴ３のゲート−ソース間電圧Ｖｇｓはプラス側になるため、そのオン抵抗は小さい。一方、第２のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ４〜ＦＥＴ６は、上述の従来例同様、遮断状態となるが、電界効果トランジスタＦＥＴ４のソース、ドレイン間を接続する抵抗（図２のＲ１０に相当）がないので、導通状態の電界効果トランジスタＦＥＴ１〜ＦＥＴ３のドレイン、ソース電位とＤＣ的に分離されており、電界効果トランジスタＦＥＴ５と電界効果トランジスタＦＥＴ６のドレイン、ソース電位は、第４の抵抗Ｒ１４を介して接続されている第１の切り替え電圧印加端子ＶＣＴＬ１と同電位となる。そのため、ハンドリングパワー特性は図２に示す半導体スイッチ回路より高く、図３に示す半導体スイッチ回路の特性に近くなる。なお、図４に示す半導体スイッチ回路は、特許文献１に記載されている。
【特許文献１】特開２００２−２３２２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のように、図２に示す半導体スイッチ回路では、導通状態の電界効果トランジスタのゲート−ソース間電圧Ｖｇｓがプラス側に設定されるため、オン抵抗が低くなり挿入損失は小さい。しかし、遮断状態の電界効果トランジスタにとっては、ドレイン、ソース電位は切り替え電圧印加端子ＶＣＴＬに与えた正電圧より低くなるため、ハンドリングパワー特性が小さくなる。
【０００９】
図３に示す半導体スイッチ回路では、遮断状態の電界効果トランジスタのドレイン、ソース電位は、電圧印加端子ＶＤＤに印加した電圧に吊り上げられるため、ハンドリングパワー特性は大きいが、導通状態の電界効果トランジスタのゲート−ソース間電圧Ｖｇｓは０Ｖであるため、オン抵抗が、図２に示す半導体スイッチ回路ほど低くならず、挿入損失が大きくになってします。
【００１０】
図４に示す半導体スイッチ回路では、導通状態の電界効果トランジスタと遮断状態の電界効果トランジスタのドレイン、ソースはＤＣ的に分離され、図２、図３に示す半導体スイッチ回路それぞれの有利な点を備えているが、遮断状態の電界効果トランジスタのうち、個別入出力端子に接続する電界効果トランジスタのソース電位が、導通状態の電界効果トランジスタのドレイン、ソース電位と同電位となり、その電界効果トランジスタのドレイン、ソース電位はアンバランスになってしまう。その結果、歪み特性が劣化してしまう。また、共通入出力端子に接続する電界効果トランジスタのドレイン、ソース間を接続する抵抗（図２、図３のＲ７、Ｒ１０に相当）がないため、電界効果トランジスタＦＥＴ１およびＦＥＴ４のチャネル内に残留する電荷によって、動作開始から、各電界効果トランジスタの節点電位を設定するまでに要する時間が長くなり、信号入出力端子にバースト信号を入力するような場合には、通過信号の立ち上がりが鈍り、出力電力が低下するという問題が生じていた。
【００１１】
本発明は、上記のような問題を解決するためになされたもので、歪みや出力電力の低下を起こすことなく、低い挿入損失と、高いハンドリングパワー特性を有する半導体スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため本発明の半導体スイッチ回路は、共通入出力端子と、第１および第２の個別入出力端子と、複数の電界効果トランジスタのソースおよびドレインが直列接続し、一端が前記共通入出力端子に接続し、他端が前記第1の個別入出力端子に接続した第１のＦＥＴスイッチと、複数の電界効果トランジスタのソースおよびドレインが直列接続し、一端が前記共通入出力端子に接続し、他端が前記第２の個別入出力端子に接続した第２のＦＥＴスイッチと、前記共通入出力端子と接地との間に接続した接地抵抗と、一端が前記第１のＦＥＴスイッチを構成する前記電界効果トランジスタの各ゲートに接続し、他端が第１の切り替え電圧印加端子に接続した第１のゲートバイアス抵抗と、一端が前記第２のＦＥＴスイッチを構成する前記電界効果トランジスタの各ゲートに接続し、他端が前記第２の切り替え電圧印加端子に接続した第２のゲートバイアス抵抗とを備えた単極双投スイッチを構成する半導体スイッチ回路において、前記第１のＦＥＴスイッチを構成する前記電界効果トランジスタのうち前記共通入出力端子にソースまたはドレインを接続する電界効果トランジスタのゲートに一端が接続し、他端が前記共通入出力端子に接続した第１のキャパシタと、前記第２のＦＥＴスイッチを構成する前記電界効果トランジスタのうち前記共通入出力端子にソースまたはドレインを接続する電界効果トランジスタのゲートに一端が接続し、他端が前記共通入出力端子に接続した第２のキャパシタと、前記第１のキャパシタがゲートに接続した前記電界効果トランジスタを除く、前記第１のＦＥＴスイッチを構成する電界効果トランジスタそれぞれのドレイン、ソース間を接続する第１の抵抗と、前記第２のキャパシタがゲートに接続した前記電界効果トランジスタを除く、前記第２のＦＥＴスイッチを構成する電界効果トランジスタそれぞれのドレイン、ソース間を接続する第２の抵抗と、一端が前記第１の個別入出力端子に接続し、他端が前記第２の切り替え電圧印加端子に接続した第３の抵抗と、一端が前記第２の個別入出力端子に接続し、他端が前記第１の切り替え電圧印加端子に接続した第４の抵抗とを備えたことを特徴とするものである。
【発明の効果】
【００１３】
本発明の半導体スイッチ回路は、共通入出力端子に接続する電界効果トランジスタのソース、ドレイン間を接続する抵抗をなくすことによって、導通状態の電界効果トランジスタと遮断状態の電界効果トランジスタのソース、ドレインはＤＣ的に分離される一方、共通入出力端子と接地間に接続する接地抵抗により、電界効果トランジスタとの節点電位は安定する。さらに、第３の抵抗および第４の抵抗を介して、切り替え電圧を印加する構成とすることで、導通状態の電界効果トランジスタのＶｇｓはプラス側に設定され、オン抵抗が低くなる電位に設定できるため、挿入損失が小さくなる。また遮断状態の電界効果トランジスタのソース、ドレイン電位は、切り替え電圧印加端子に印加した正電圧に吊り上げられるため、線形特性が改善される。加えて、共通入出力端子に接続する電界効果トランジスタのゲートと共通入出力端子との間をキャパシタで接続することにより、遮断状態の電界効果トランジスタの耐入力電力特性を改善できるという効果もある。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体スイッチ回路は、第１および第２のＦＥＴスイッチを構成する電界効果トランジスタをＤＣ的に分離したうえで、共通入出力端子と接地との間には高抵抗の接地抵抗を接続すること、第１および第２のＦＥＴスイッチがそれぞれ接続する個別入出力端子に、第４および第３の抵抗を介してそれぞれ第２のＦＥＴスイッチおよび第１のＦＥＴスイッチを構成する電界効果トランジスタのゲートに印加する切り替え電圧印加端子を接続すること、および共通入出力端子と共通入出力端子に接続する電界効果トランジスタのゲートとの間に第１および第２のキャパシタを接続することによって、低い挿入損失、高いハンドリングパワー特性、歪み特性の向上および共通入出力端子側の電位の安定化を、同時に満足する半導体スイッチ回路を構成する。以下、図１を用い、本発明の半導体スイッチ回路について、詳細に説明する。
【実施例１】
【００１５】
図１は本発明の半導体スイッチ回路である。図１において、ＰＣは共通入出力端子、Ｐ１、Ｐ２は第１および第２の個別入出力端子、ＦＥＴ１〜ＦＥＴ３はそれぞれ第１のＦＥＴスイッチを構成する電界効果トランジスタ、ＦＥＴ４〜ＦＥＴ６はそれぞれ第２のＦＥＴスイッチを構成する電界効果トランジスタ、Ｒ１〜Ｒ３は電界効果トランジスタＦＥＴ１〜ＦＥＴ３のゲートと第１の切り替え電圧印加端子ＶＣＴＬ１との間に接続された第１のゲートバイアス抵抗、Ｒ４〜Ｒ６は電界効果トランジスタＦＥＴ４〜ＦＥＴ６のゲートと第２の切り替え電圧印加端子ＶＣＴＬ２との間に接続された第２のゲートバイアス抵抗、Ｒ８〜Ｒ９は電界効果トランジスタＦＥＴ２〜ＦＥＴ３各々のドレイン、ソースに基準電位を与えるために接続された第１の抵抗、Ｒ１１〜Ｒ１２は電界効果トランジスタＦＥＴ５〜ＦＥＴ６各々のドレイン、ソースに基準電位を与えるために接続された第２の抵抗、Ｒ１５は共通入出力端子ＰＣと接地との間に接続された接地抵抗である。また、第１の個別入出力端子Ｐ１は高抵抗値の第３の抵抗Ｒ１３を介して第２の切り替え電圧印加端子ＶＣＴＬ２に接続し、第２の個別入出力端子Ｐ２は高抵抗値の第４の抵抗Ｒ１４を介して第１の切り替え電圧印加端子ＶＣＴＬ１に接続している。さらに、共通入出力端子ＰＣと第１のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ１のゲートとの間には第１のキャパシタＣ１が接続し、共通入出力端子ＰＣと第２のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ４のゲートとの間には第２のキャパシタＣ２が接続している。第１のキャパシタＣ１の容量値は、電界効果トランジスタＦＥＴ１の遮断状態でのゲート、ソース間の寄生容量より小さい容量値とする。同様に、第２のキャパシタＣ２の容量値は、電界効果トランジスタＦＥＴ４の遮断状態でのゲート、ソース間の寄生容量より小さい容量値とする。共通入出力端子ＰＣ、第１および第２の個別入出力端子Ｐ１、Ｐ２は、直流阻止用にキャパシタ（図示せず）を介して高周波信号の入出力が行われる。
【００１６】
例えば図１の半導体スイッチ回路において、電界効果トランジスタがデプレッション型である場合、第１の切り替え電圧印加端子ＶＣＴＬ１に正電圧を印加し、第２の切り替え電圧印加端子にＶＣＴＬ２に０Ｖを与えると、電界効果トランジスタＦＥＴ１〜ＦＥＴ３は第１のゲートバイアス抵抗Ｒ１〜Ｒ３、およびドレイン、ソースに基準電位を与えるための第１の抵抗（抵抗Ｒ８、Ｒ９）と高抵抗値の第３の抵抗Ｒ１３を介して、０Ｖである第２の切り替え電圧印加端子ＶＣＴＬ２へ電流が流れ、導通状態となる。このとき、導通状態の電界効果トランジスタのゲート−ソース間電圧Ｖｇｓがプラス側になり、オン抵抗を低減でき、挿入損失は小さくなる。また、共通入出力端子ＰＣとの節点電位は、第１の切り替え電圧印加端子ＶＣＴＬ１から第１のゲートバイアス抵抗を構成する抵抗Ｒ１、電界効果トランジスタＦＥＴ１、および接地抵抗Ｒ１５を介して電流が流れることにより決定される。
【００１７】
一方、第２のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ５、ＦＥＴ６のソース、ドレインは高抵抗値の第２の抵抗を構成する抵抗Ｒ１１、Ｒ１２、高抵抗値の第４の抵抗Ｒ１４を介して接続されている第１の切り替え電圧印加端子ＶＣＴＬ１と同電位に設定される。また第２のＦＥＴスイッチを構成する電界効果トランジスタのゲート電位は、低電位で、かつピンチオフ電圧より低い電位のため、遮断状態となる。このとき、遮断状態の第２のＦＥＴスイッチを構成する電界効果トランジスタのうち、共通入出力端子ＰＣに接続する電界効果トランジスタＦＥＴ４のソース電位は、導通状態の第１のＦＥＴスイッチを構成する電界効果トランジスタＦＥＴ１〜ＦＥＴ３のドレイン、ソース電位と同電位となるため、電界効果トランジスタＦＥＴ４のソース電位とドレイン電位は同一にならずアンバランスとなる。しかし、電界効果トランジスタＦＥＴ４の共通入出力端子ＰＣとの接続点（ソース）とゲートとの間に第２のキャパシタＣ２を接続することにより、大信号が入力したときでも電界効果トランジスタＦＥＴ４のゲート、ソース間に印加されるピーク電圧が抑制されるように働き、高いハンドリングパワー特性が得られ、また歪み特性の劣化もない。
【００１８】
この状態において、共通入出力端子ＰＣと第１の個別入出力端子Ｐ１との間が導通状態となり、共通入力端子ＰＣと第２の個別入出力端子Ｐ２との間が遮断状態となり、共通入出力端子ＰＣと第１の個別入出力端子Ｐ１との間で、高周波信号の伝送が行われることになる。
【００１９】
また第２の切り替え電圧印加端子ＶＣＴＬ２に正電位、第１の切り替え電圧印加端子ＶＣＴＬ１に０Ｖを与えた場合には、電界効果トランジスタＦＥＴ４〜ＦＥＴ６が導通状態になり、電界効果トランジスタＦＥＴ１〜ＦＥＴ３が遮断状態になる。このときは電界効果トランジスタＦＥＴ１の共通入力端子ＰＣとの接続点（ソース）とゲートとの間に接続された第１のキャパシタＣ１は、上述と同様の働きをすることになる。その結果、共通入出力端子と第２の個別入出力端子Ｐ２との間が導通状態となり、共通入出力端子と第１の個別入出力端子Ｐ１との間が遮断状態となり、共通入出力端子ＰＣと第２の個別入出力端子Ｐ２との間で、高周波信号の伝送が行われることになる。
【００２０】
以上説明したように、第１および第２の切り替え電圧印加端子にＶＣＴＬ１、ＶＣＴＬ２に交互に正電圧と０Ｖの電位を与えることにより、第１のＦＥＴスイッチおよび第２のＦＥＴスイッチを導通状態あるいは遮断状態とすることができ、所望のスイッチ動作を実現することができる。なお上記説明では、電界効果トランジスタのスタック段数を３段で説明したが、２段スタック以上の多段であっても同様の効果があることはいうまでもない。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体スイッチ回路の説明図である。
【図２】従来の半導体スイッチ回路の説明図である。
【図３】従来の別の半導体スイッチ回路の説明図である。
【図４】従来の更に別の半導体スイッチ回路の説明図である。
【符号の説明】
【００２２】
ＰＣ；共通入出力端子、Ｐ１；第１の個別入出力端子、Ｐ２；第２の個別入出力端子、
ＦＥＴ１〜ＦＥＴ３；第１のＦＥＴスイッチを構成する電界効果トランジスタ、
ＦＥＴ４〜ＦＥＴ６；第２のＦＥＴスイッチを構成する電界効果トランジスタ、
Ｒ１〜Ｒ３；第１のゲートバイアス抵抗、Ｒ４〜Ｒ６；第２のゲートバイアス抵抗、
Ｒ７〜Ｒ１２；電界効果トランジスタのソース、ドレイン間を接続する抵抗、
Ｒ１３；第３の抵抗、Ｒ１４；第４の抵抗、Ｒ１５；接地抵抗、
Ｃ１；第１のキャパシタ、Ｃ２；第２のキャパシタ、ＶＤＤ；正電圧印加端子、
ＶＣＴＬ１；第１の切り替え電圧印加端子、ＶＣＴＬ２；第２の切り替え電圧印加端子
【図１】
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【図２】
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【図３】
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【図４】
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