(57)【要約】【課題】  ゲート絶縁膜を低コストで大面積に成膜することが困難である。高誘電率絶縁膜を結晶方位や、多結晶粒径を均一にし、安定性や信頼性を向上することは困難である。【解決手段】  In-M-Znを含み(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Si，Geのうち少なくとも１種)を主たる構成元素とし、その抵抗値が1011Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を、ゲート絶縁膜３として用いる、もしくは抵抗層として半導体層とゲート絶縁膜との間に用いる。チャネルを構成する半導体層としてＩｎ−Ｍ−Ｚｎを含み（ＭはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種）を主たる構成元素とし、その抵抗値が１０１０Ω・ｃｍ未満であり、アモルファス酸化物絶縁膜のバンドギャップが半導体層のバンドギャップよりも大きい。【選択図】      図２
2007073701.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記ゲート絶縁膜が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、
その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含み、
その抵抗値が１０１０Ω・ｃｍ未満であるアモルファス酸化物絶縁膜を有し、
該半導体層のバンドギャップが前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記半導体層と前記ゲート絶縁膜との間に抵抗層を有し、
前記抵抗層は、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、
その抵抗値が１０１１Ω・ｃｍ以上、膜厚が１ｎｍ以上２００ｎｍ以下であるアモルファス酸化物を有し、
かつ、該抵抗層のバンドギャップは前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする薄膜トランジスタ。
【請求項４】
前記半導体層が前記抵抗層の酸素以外の少なくとも１種の組成を含む酸化物半導体であり、
且つ該半導体層のバンドギャップが前記抵抗層のバンドギャップよりも小さいことを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記半導体層が主にキャリア発生層としての機能を有し、前記抵抗層が主にキャリア輸送層としての機能を有することを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項６】
前記半導体層がＩｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含むアモルファス酸化物膜であり、
その抵抗値が１０１０Ω・ｃｍ未満であることを特徴とする請求項３に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜としてアモルファス酸化物絶縁層を用いた、又はアモルファス酸化物抵抗層を有する薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１）。
【０００３】
上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
【０００４】
また、非特許文献１には、インジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いる技術が開示されている。さらに室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９cm2V-1s-1を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。
【特許文献１】特開２００２−７６３５６号公報
【非特許文献１】K.Nomura et.al, Nature, Vol. 432（2004-11）（英）,p.488-492
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＺｎＯを主成分とした伝導性透明酸化物では、酸素欠陥が入りやすく、キャリア電子が多数発生し、電気伝導度を小さくすることが難しい。このために、ゲート電圧無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現することが困難である。また、トランジスタのオン・オフ比を大きくすることも難しい。その主な原因として、伝導性透明酸化物チャネル層とゲート絶縁膜の界面における欠陥の生成が挙げられる。また、室温で形成することのできるゲート絶縁膜はプラズマＣＶＤではアモルファスＳｉＮｘ、ＳｉＯｘなどが挙げられるが比較的低コストで大面積に成膜できるスパッタ法により形成可能なアモルファス絶縁膜としては適当な材料が見つかっていない。
【０００６】
また、非特許文献１に記載されているようなインジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いた場合も、以下の問題がある。即ち、ＴＦＴの電気特性にヒステリシスの発生や経時変化といった安定性や信頼性に関して、改善が望まれる点があった。その主な原因として、ＺｎＯを主成分とした伝導性透明酸化物と同様にa-IGZOチャネル層とゲート絶縁膜の界面における欠陥の生成が挙げられる。
【０００７】
Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２などの高誘電率絶縁膜を300℃以下の低温、さらには室温で形成する際、これらの高誘電率絶縁膜は多結晶体となりその結晶方位や、多結晶粒径を均一にし、安定性や信頼性を向上することは困難を伴うものである。また、その多結晶構造は初期に膜厚方向に粒径が変化する部分が存在し、不均一になりやすい。その絶縁膜表面は粒径に応じた表面モルフォロジーを持つもことになり、チャネル層とゲート絶縁膜の界面、もしくはゲート絶縁膜とゲート電極金属との界面が平坦ではなくなるという課題があった。
【０００８】
そこで、本発明の目的は、良好な界面を有するアモルファス絶縁層、もしくは高抵抗層を用いた薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
本発明者らは、Ｉｎ-Ｇａ-Ｚｎ-Ｏ膜及びこれに関する膜の成長条件に関する研究開発を精力的に進めた結果、アモルファス酸化物膜を用いることにより前記課題を解決できるという知見を得た。
【００１０】
具体的には、In-M-Znを含み(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とし、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物膜を、ゲート絶縁膜として用いる。もしくは抵抗層としてゲート絶縁膜と半導体層との間に用いるものである。
【００１１】
本発明において上記抵抗層とは、主にキャリア輸送層としての機能を有する層である。
このような特定のアモルファス酸化物膜を使用することにより、界面特性の良好な薄膜ＴＦＴを安定して作製することが可能となる。
【００１２】
以下、具体的に本発明について説明する。
【００１３】
本発明は、（1）少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記ゲート絶縁膜が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を有することを特徴とする薄膜トランジスタである。
【００１４】
また、本発明は、前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含み、その抵抗値が１０１０Ω・ｃｍ未満であるアモルファス酸化物絶縁膜を有し、該半導体層のバンドギャップが前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする上記（１）に記載の薄膜トランジスタである。
【００１５】
また、本発明は、（３）少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記半導体層と前記ゲート絶縁膜との間に抵抗層を有し、前記抵抗層は、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、その抵抗値が１０１１Ω・ｃｍ以上、膜厚が１ｎｍ以上２００ｎｍ以下であるアモルファス酸化物を有し、かつ、該抵抗層のバンドギャップは前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする薄膜トランジスタである。
また、本発明は、前記半導体層が前記抵抗層の酸素以外の少なくとも１種の組成を含む酸化物半導体であり、且つ該半導体層のバンドギャップが前記抵抗層のバンドギャップよりも小さいことを特徴とする上記（３）に記載の薄膜トランジスタである。
【００１６】
また、本発明は、前記半導体層が主にキャリア発生層としての機能を有し、前記抵抗層が主にキャリア輸送層としての機能を有することを特徴とする上記（３）に記載の薄膜トランジスタである。
【００１７】
また、本発明は、前記半導体層がＩｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含むアモルファス酸化物膜であり、その抵抗値が１０１０Ω・ｃｍ未満であることを特徴とする上記（３）に記載の薄膜トランジスタである。
【発明の効果】
【００１８】
本発明によれば、ＴＦＴのゲート絶縁膜に好適に用いられるアモルファス酸化物絶縁膜を提供できる。また、良好な界面を有するアモルファス絶縁層もしくは高抵抗層を用いた薄膜トランジスタの提供が可能となる。
【発明を実施するための最良の形態】
【００１９】
（１）  まず、少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記ゲート絶縁膜が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を有する薄膜トランジスタについて述べる。
【００２０】
薄膜トランジスタに用いるゲート絶縁膜は、比誘電率が高く、絶縁性が高い、また平滑であることが求められる。よく知られているようにゲート絶縁層として用いる際、キャパシタとして作用させるため、その電気容量が比誘電率に比例し膜厚に反比例するからである。つまり抵抗値が高ければ高いほど望ましい。ただし、実用上その抵抗値は1011Ω・ｃｍ以上であることが好ましい。
【００２１】
薄膜トランジスタ（ＴＦＴ）においてゲート絶縁膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。例えば、ゲート絶縁膜が多結晶構造をとればその表面性は荒れたものになりやすく、アモルファス構造による平坦な表面に比べゲート絶縁膜とチャネル層界面の相対面積は大きくなる。その結果、界面での欠陥生成メカニズムが同じであれば欠陥数は相対面積に応じて大きくなる。
【００２２】
スパッタ法により室温で形成されるIn-M-Zn-Ｏ(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とし、その抵抗値が1011Ω・ｃｍ以上である酸化物ゲート絶縁膜はアモルファス構造となる。そして、その表面性は非常に平坦なものとなる。ゲート絶縁膜は下地の表面平坦性を引き継ぎ、図１に示す逆スタガ構造における絶縁層は基板の平坦性を維持する。また、図２に示すスタガ構造において平坦に形成されたチャネル層上でも絶縁層はその平坦性を維持する。つまり、ゲート絶縁膜とチャネル層（半導体層）との界面は、その相対面積を最小に保ち、その界面の欠陥数を抑制することができる。また、アモルファス構造のため、多結晶構造における粒界が存在しない。一般に粒界には欠陥が生成されやすく、キャリアトラップとなり易い。また、ゲート絶縁膜における粒界はゲートリーク電流の起源となり易いがアモルファス構造の絶縁層を用いることでその抑制も可能である。これらの効果により、電子移動度の低下及びトランジスタ特性にヒステリシスを持つ課題を抑制することができる。
【００２３】
（アモルファス構造について）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表されるアモルファス酸化物膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、アモルファス状態が安定に保たれる。しかし、ｍの値が大きくなるにつれ、すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
【００２４】
したがって、アモルファス酸化物絶縁膜としては、ｍの値が６未満であることが好ましい。このことは、アモルファス酸化物半導体層についても同様であった。
【００２５】
３００℃以下の低温で形成されるゲート絶縁膜はアモルファス構造で且つ酸化物としては比較的高い比誘電率を示す。例えばインジウム，ガリウム，亜鉛の組成比が１：１：１の絶縁膜を、酸素ガスを含むアルゴンガス雰囲気でのスパッタ法成膜により室温で形成することができる。その比誘電率は８以上を示した。そのため、絶縁層の設計膜厚をＳｉＯ2などに比べて厚く設計することができる。この場合、一般的なＳｉＯ2の比誘電率３．９に比べ２倍以上の膜厚に設計することが可能となり、ＴＦＴを構成する際の実質的な絶縁耐圧を大きく採ることができ信頼性を増すことができる。また、一般に、高誘電率材料は結晶構造を採る酸化物が多く、その比誘電率は結晶配向性に依存する場合が多い。本発明によるゲート絶縁膜はアモルファス構造でかつ高い比誘電率を示すため、結晶性による不均一性で誘電率が変化することが少なく、低温形成においても均一で安定した高誘電率絶縁膜を供給することが可能となる。
【００２６】
また、アモルファス酸化物絶縁層の比誘電率は４以上が好ましい。さらに好ましくは８以上である。既存のアモルファスＳｉＮｘの比誘電率７程度、ＳｉＯｘの比誘電率４程度に対して膜厚の設計上限値が緩和できるからである。
【００２７】
なお、ここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。
（アモルファス酸化物絶縁層とアモルファス酸化物半導体を積層する場合）
図１もしくは図２の構成で半導体層としてIn-M-Zn-Ｏ(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とするアモルファス酸化物を用いる場合は以下の構成とすることが好ましい。即ち、アモルファス酸化物絶縁層のMで表されるＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇのうち少なくとも１種の組成比を半導体層に比べ大きくすることによりバンドギャップを大きくすることが好ましい。例えばインジウム，ガリウム，亜鉛の組成比が１：１：１のアモルファス酸化物半導体膜ではバンドギャップが約３ｅＶ程度であるのでＧａ組成比を十分に大きくすることによりアモルファス酸化物絶縁膜のバンドギャップを約５ｅＶにすることができる。
【００２８】
また、半導体層はTFTのチャネル層を構成するため、その抵抗値が1010Ω・ｃｍ未満であることが好ましい。これ以上の抵抗値が大きくなるとTFTとして機能させることが難しい。またさらに好ましくは103Ω・ｃｍ以上109Ω・ｃｍ未満である。アモルファス酸化物半導体層としてこの範囲の抵抗値を用いることで電界効果移動度１ｃｍ２／（Ｖ・秒）超の高い値を得られ、オン・オフ比を１０３超にすることができる。
【００２９】
上記アモルファス酸化物絶縁膜を用いて、図１に示す半導体チャネル層の上にゲート絶縁膜とゲート端子とを順に形成するスタガ（トップゲート）構造のフレキシブルなＴＦＴを作成することができる。さらに図２に示すゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造のフレキシブルなＴＦＴを作成することができる。
【００３０】
なお、上記絶縁膜を用いたＴＦＴを形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。
【００３１】
（２）  次に、少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記半導体層と前記ゲート絶縁膜との間に抵抗層を有し、前記抵抗層は、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、
その抵抗値が１０１１Ω・ｃｍ以上、膜厚が１ｎｍ以上２００ｎｍ以下であるアモルファス酸化物を有し、かつ、該抵抗層のバンドギャップは前記ゲート絶縁膜のバンドギャップよりも小さい薄膜トランジスタについて述べる。
【００３２】
（ゲートリーク電流の抑制）
図３に示すアモルファス酸化物抵抗層をゲート絶縁膜と半導体層の間に設ける構造を採ることにより、リーク電流を抑制することができる。即ち、図２の構造ではゲート電極から半導体層へのキャリア注入によりゲートリーク電流が大きくなってしまうこと（半導体層のバンドギャップとゲート絶縁膜のバンドギャップに大きな差が無い場合）を防止することが出来る。
【００３３】
この際、アモルファス酸化物抵抗層と半導体層の界面は上述の平坦な界面を構成することができる。その際のアモルファス酸化物抵抗層の膜厚は、ゲート絶縁膜の特性値も依存するが１nm以上２００nm以下であることが望ましい。１nm未満では高抵抗層を挿入した効果が見られなかった。また、２００nmを超える膜厚ではゲート電極に印加するゲート電圧を大きくする必要があり現実的ではなかった。膜厚が１nm以上２００nm以下であるアモルファス酸化物抵抗層を用いた際にＴＦＴにおけるゲートリーク電流の抑制が可能となる。
【００３４】
（半導体層と絶縁膜界面の欠陥生成抑制）
図３に示す構造において、半導体層２が少なくとも抵抗層７であるアモルファス酸化物膜の組成を含む場合、界面における主に酸素欠損にかかわる欠陥生成が抑制される。完全な異種材料の接合に対して、同じ成分が含まれる分、結合状態の違いによる欠陥生成の確率が下がるものと考えられる。また、半導体層と抵抗層が共に酸化物であり抵抗層の酸素欠損が少ないため、半導体層と抵抗層の界面において酸素欠損に係わるキャリア密度の増加を抑え、ＴＦＴにおけるオフ電流の増加現象を抑制できる。また、抵抗層のバンドギャップを半導体層のバンドギャップよりも広くすることで、その抵抗値1011Ω・ｃｍ以上が容易に実現できる。
【００３５】
これらのゲートリーク電流の抑制および半導体層と絶縁膜界面の欠陥生成抑制により信頼性が高くノーマリーオフのＴＦＴを実現できる。
（機能分離効果：半導体層がキャリア発生層であり、抵抗層がキャリア輸送層）
図３の構造を用い半導体層と抵抗層にほぼ同等のバンドギャップもしくは抵抗層のバンドギャップが半導体層のバンドギャップと同等もしくは小さくなる様に組み合わせを選ぶことにより、以下の機能を得ることができる。即ち、抵抗層を主にキャリア輸送層として機能させることができる。そして、チャネル層を主にキャリア発生層として機能させることができる。
【００３６】
ここで上記『主に』とは抵抗層が若干のキャリア発生機能を有し、半導体層が若干のキャリア輸送機能を有する場合を含む意味である。即ち、キャリア輸送機能とキャリア発生機能のうちの支配的である機能を表している。
【００３７】
また上記説明においては、便宜的に『半導体層』と『抵抗層』との機能分離された２層構成で説明したが、これらの積層された２層で、チャネル層の機能を有するものである。
【００３８】
また、上記各層は必ずしも単独の層に分離されている必要は無く、例えば、１つのチャネル層の中で、層厚方向に半導体材料の組成を連続的または段階的に制御することで、電荷発生機能と、電荷輸送機能とを持たせることができる。
【００３９】
非特許文献１には、インジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いる構成が開示されている。そして、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９cm2V-1s-1を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。このアモルファス酸化物半導体膜に同じ組成の絶縁膜である抵抗層を積層することにより、理想的な半導体と抵抗層の界面を得ることができる。さらには酸素欠損の少ない、すなわち酸素に係わる欠陥密度が小さいと考えられる抵抗層にキャリアを注入することでキャリア輸送層として機能し良好な電界効果移動度を得ることができる。また、キャリア輸送層は酸素欠損の少ない化学量論比（ストイキオメトリー）に近いアモルファス酸化物膜とすることができるため化学的に安定であり均一性、安定性および信頼性に優れたＴＦＴの供給が可能となる。
【００４０】
このために、例えば、インジウム，ガリウム，亜鉛の組成比が1：1：1のアモルファス酸化物半導体層と、この半導体層と同じ金属組成のアモルファス酸化物抵抗層の積層構造を持つ図３に示すＴＦＴを作成する。このような構成とすることにより、ノーマリーオフ動作を確実に実現でき、トランジスタのオン・オフ比を１０5超にすることも可能となる。その際、電界効果移動度は10cm2V-1s-1以上を示し、トランジスタ特性におけるヒステリシスの発生にも抑制効果をもつ。
【００４１】
これらの効果により本発明によれば良好な界面を有するアモルファス抵抗層を用いた薄膜トランジスタを提供することができる。また、アモルファス酸化物半導体と抵抗層を用いることで半導体層をキャリア発生層に、抵抗層をキャリア輸送層にする機能分離を実現可能となり、安定、且つ均一な薄膜トランジスタが供給可能となる。
【００４２】
以上では、半導体層（チャネル層）としてIn−Ga−Zn-Ｏを含み構成されるアモルファス酸化物を用いた例を説明しているが、以下に説明するように、In−Ga−Zn-Ｏを含み構成されるアモルファス酸化物に限定されるものではない。
【００４３】
半導体層は、Sn、In、Znの少なくとも１種類の元素を含み構成されるアモルファス酸化物を用いることが可能である。
【００４４】
更に、アモルファス酸化物の構成元素の少なくとも一部にSnを選択する場合、Snを、Sn1-xM4x（0<x<1、M4は、Snより原子番号の小さい４族元素のSi、GeあるいはZrから選ばれる。）に置換することもできる。
【００４５】
また、アモルファス酸化物の構成元素の少なくとも一部にInを選択する場合、Inを、In1-yM3y（0<y<1、M3は、Lu、またはInより原子番号の小さい３族元素のB、Al、Ga、あるいはYから選ばれる。）に置換することもできる。
【００４６】
また、アモルファス酸化物の構成元素の少なくとも一部にZnを選択する場合、Znを、Zn1-zM2z（0<z<1、M2は、Znより原子番号の小さい２族元素のMgあるいはCaから選ばれる。）に置換することもできる。
【００４７】
具体的に本発明に適用できるアモルファス材料は、Sn−In−Zn酸化物、In−Zn−Ga−Mg酸化物、In酸化物、In−Sn酸化物、In−Ga酸化物、In−Zn酸化物、Zn−Ga酸化物、Sn−In−Zn酸化物などである。勿論、構成材料の組成比は必ずしも１：１である必要は無い。なお、ZnやSnは、単独ではアモルファスを形成し難い場合があるが、Inを含ませることによりアモルファス相が形成され易くなる。例えば、In−Zn系の場合は、酸素を除く原子数割合が、Inが約２０原子％以上含まれる組成にするのがよい。Sn−In系の場合は、酸素を除く原子数割合が、Inが約８０原子％以上含まれる組成にするのがよい。Sn−In−Zn系の場合は、酸素を除く原子数割合が、Inが約１５原子％以上含まれる組成にするのがよい。
【００４８】
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるX線回折を行った場合に明瞭な回折ピークが検出されない（即ちハローパターンが観測される）ことで確認できる。なお、本発明において、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
【実施例１】
【００４９】
本実施例では、スパッタ法によるアモルファスIn-Ga-Zn-O絶縁膜の形成を行った。
【００５０】
酸素とアルゴンの混合ガスを雰囲気とした高周波スパッタ法により、ガラス基板（コーニング社製1737）上にアモルファスIn-Ga-Zn-O絶縁膜を堆積させた。基板温度は25℃である。得られた膜に関し、膜面に対して入射角 0.5度でＸ線を入射させ、（薄膜法）Ｘ線回折を行った。その結果、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ膜はいずれもアモルファス膜であることが確認された。
【００５１】
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約150 nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 3.02 : 1.00であった。光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約4eVと求まった。
【００５２】
また、ガラス基板（コーニング社製1737）にＰｔ電極を100nm蒸着し、下部電極とした上にアモルファスIn-Ga-Zn-O絶縁膜を150nm堆積した。さらに上部電極としてφ0.5ｍｍのＰｔ電極を50nmマスク蒸着した構造でＩ-Ｖ特性およびＣ-Ｖ特性評価を行なった。上下２端子間での測定結果、アモルファスIn-Ga-Zn-O絶縁膜の抵抗値は5×1011Ω・ｃｍであり、比誘電率は12であった。
【００５３】
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたアモルファス酸化物絶縁膜は、同様の特性を示した。
（MISFET素子の作製）
図１に示す逆スタガ（ボトムゲート）型MISFET素子を作製した。まず、ガラス基板１上にCrを蒸着しフォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。その上にゲート絶縁膜３として用いるアモルファスIn-Ga-Zn-O絶縁膜をスパッタ法により150nm形成した。さらにその上に、半導体層２として用いる厚さ300nmのアモルファスシリコン膜をプラズマＣＶＤ法により、基板温度250℃で形成した。Cr/Al積層膜を300nm蒸着し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。
【００５４】
このMISFET素子のＩ-Ｖ特性評価の結果、電界効果移動度0.3 cm2/Vs、オン・オフ比105超であった。
【００５５】
以上より、大面積成膜に好適なスパッタ法により室温においてTFTに好適なアモルファス構造の酸化物絶縁膜を作製可能であることが判った。
【実施例２】
【００５６】
本実施例では、アモルファスIn-Ga-Zn-O絶縁膜とアモルファスIn-Ga-Zn-O半導体層の積層構造を持つMISFET素子の作製を行った。
【００５７】
図２に示すスタガ（トップゲート）型MISFET素子を作製した。まず、ガラス基板１上にスパッタ法で、チャンネル層（半導体層）２として用いる厚さ30nmの金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00アモルファスIn-Ga-Zn-O膜を形成した。さらにその上に、金膜を30nm積層し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。最後にゲート絶縁膜３として用いる金属組成比がIn : Ga : Zn = 0.98 : 3.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁膜をスパッタ法により150nm形成した。さらにその上に金を成膜、フォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。
【００５８】
このMISFET素子のＩ-Ｖ特性特性評価の結果、電界効果移動度3 cm2/Vs、オン・オフ比103超であった。
【００５９】
以上より、半導体層と絶縁層にアモルファスIn-Ga-Zn-O膜を用いたTFTを作製可能なことが判った。
【実施例３】
【００６０】
本実施例では、ゲート絶縁膜/アモルファスIn-Ga-Zn-O抵抗層/アモルファスIn-Ga-Zn-O半導体層の積層構造を持つMISFET素子の作製を行った。
【００６１】
図３に示すスタガ（トップゲート）型MISFET素子を作製した。まず、ガラス基板１上にスパッタ法で、チャンネル層２として用いる厚さ30nmの金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00アモルファスIn-Ga-Zn-O膜を形成した。さらにその上に、金膜を30nm積層し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。その上に高抵抗層７として用いる金属組成比がIn : Ga : Zn = 0.98 : 3.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁薄膜をスパッタ法により150nm形成した。最後にゲート絶縁膜３としてアモルファスＳｉＮｘ絶縁薄膜をCVD法により100nm形成した。さらにその上に金を成膜、フォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。
【００６２】
このMISFET素子のＩ-Ｖ特性特性評価の結果、電界効果移動度5 cm2/Vs、オン・オフ比104超であった。
【００６３】
以上より、高抵抗層にアモルファスIn-Ga-Zn-O膜を用いたTFTを作製可能なことが判った。また、高抵抗層がオフ電流およびゲートリーク電流の低減効果を有することが確認された。
【実施例４】
【００６４】
本実施例では、ゲート絶縁膜/アモルファスIn-Ga-Zn-O抵抗層（キャリア輸送層）/アモルファスIn-Ga-Zn-O半導体層（キャリア発生層）のMISFET素子の作製を行った。
【００６５】
図３に示すスタガ（トップゲート）型MISFET素子を作製した。
【００６６】
抵抗層７として金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁薄膜をスパッタ法により100nm形成した以外、実施例３と同様の構成とした。
【００６７】
図４に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 6 V印加時におけるゲート電圧VGSの閾値は約0.35 Vであった。また、VG=6 V時には、IDS=2.0 × 10-4Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。
【００６８】
トランジスタのオン・オフ比は、5×１０6程度であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約11.8cm2(Vs)-1の電界効果移動度が得られた。
（比較例1）
抵抗層７が無いこと以外、実施例４と同様の構成のスタガ（トップゲート）型MISFET素子を作製した。
【００６９】
このMISFET素子のＩ-Ｖ特性評価の結果、電界効果移動度5 cm2/Vs、オン・オフ比104超であった。
【００７０】
実施例４のMISFET素子のトランジスタオフ電流は比較例1のMISFET素子のトランジスタオフ電流よりも約2桁小さかったことから実施例4の抵抗層はゲート電圧が負に印加されているときは絶縁体として機能する。一方、ゲート電圧が正に印加されているときに半導体層からのキャリア注入が起こりチャネルとして機能していると考えられる。また、電界効果移動度が2倍程度大きくなっていることから抵抗層が良好なキャリア輸送層として機能していることが判る。
【産業上の利用可能性】
【００７１】
本発明に係る薄膜トランジスタ（ＴＦＴ）は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
【図面の簡単な説明】
【００７２】
【図１】アモルファス酸化物をゲート絶縁膜とした逆スタガ型TFTの構造図である。
【図２】アモルファス酸化物をゲート絶縁膜としたスタガ型TFTの構造図である。
【図３】アモルファス酸化物抵抗層をゲート絶縁膜と半導体層の間に設けたスタガ型TFTの構造図である。
【図４】実施例４で作製したトップゲート型MISFET素子の電流−電圧特性を示すグラフである。
【符号の説明】
【００７３】
１  基板
２  半導体層
３  ゲート絶縁膜
４  ゲート電極（ゲート端子）
５  ドレイン電極（ドレイン端子）
６  ソース電極（ソース端子）
７  抵抗層
【図１】
2007073701.tif 000003
【図２】
2007073701.tif 000004
【図３】
2007073701.tif 000005
【図４】
2007073701.tif 000006