(57)【要約】【課題】  メモリセル電流が少ないために不安定な動作を引き起こすメモリセルを確実に検出できる半導体記憶装置を提供する。【解決手段】  ビット線駆動回路２５ａは、各ビット線対ＢＬｍ，ＮＢＬｍに配置されており、ビット線対ＢＬｍ，ＮＢＬｍのうち選択された一方の電位を低下させることが可能な構成を有している。テスト動作時において、メモリセルＭｎ＿ｍのＨ側記憶保持ノードと導通するビット線ＢＬｍを所定時間接地することによって、ビット線対ＢＬｍ，ＮＢＬｍ間の電位差を小さくする。【選択図】  図１
2007066392.tif 000002
【特許請求の範囲】
【請求項１】
読み出し動作のテスト機能を有する半導体記憶装置であって、
一対の記憶保持ノードと、当該記憶保持ノードの一方とビット線の一方とを接続してゲート電極が同じワード線に接続された２つのアクセストランジスタとを備え、当該記憶保持ノードの電位で記憶状態が決まる複数のメモリセルと、
前記ビット線対のうち、選択した一方のものを、所定の電位レベルに接続するビット線駆動部と、
センスアンプ起動信号の入力に応じて、前記ビット線対の電位差を増幅して出力するセンスアンプとを備え、
読み出し動作のテスト時において、前記ビット線駆動部は、テスト対象のメモリセルが接続されているワード線の選択時またはその直前に、少なくとも一方の前記ビット線を前記所定の電位レベルに接続して、前記ビット線対の電位差を所定値だけ小さくすることを特徴とする、半導体記憶装置。
【請求項２】
前記所定値だけ小さくなった後のビット線対の電位差は、前記センスアンプの動作閾値未満であるか、または、符号の正負が本来とは逆になっていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線駆動部は、テスト対象のメモリセルと同じビット線対に設けられて、前記メモリセルと同じ回路素子で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記ビット線駆動部は、テスト対象のメモリセルと同じレイアウト構成を有することを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記ビット線駆動部は、前記テスト対象のメモリセルとは異なる記憶状態に制御されたメモリセルであって、
前記テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、前記ビット線駆動部をなすメモリセルが接続されたワード線が選択されることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項６】
前記ビット線駆動部は、
所定の電位を供給する電位供給点と、当該電位供給点とビット線対の一方とを接続してゲート電極が異なる制御線に接続された電位調整用トランジスタとを備え、
前記テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、一方の前記制御線が選択されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項７】
前記電位供給点は、高電位側の記憶保持ノードと接続されるビット線の電位を低下させる大きさの電位を供給することを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記電位供給点は、低電位側の記憶保持ノードと接続されるビット線の電位を増加させる大きさの電位を供給することを特徴とする、請求項６に記載の半導体記憶装置。
【請求項９】
隣り合う行の同じビット線同士を接続するイコライズ回路と、
テスト時において、同じ電位レベルのビット線同士を導通させるように前記イコライズ回路を制御するイコライズ回路制御部とをさらに備えた、請求項１に記載の半導体記憶装置。
【請求項１０】
ダミービット線対に設けられた複数のレプリカメモリセルと、
前記ダミービット線対を構成する一方のダミービット線の電位レベルに基づいて前記ビット線駆動回路の制御信号を生成するパルス生成回路と、
前記ダミービット線対を構成する他方のダミービット線の電位レベルに基づいて前記センスアンプの駆動信号を生成するセンスアンプ起動信号生成回路とをさらに備え、
前記一方のダミービット線を駆動するためのレプリカメモリセルの個数が、前記他方のダミービット線を駆動するためのレプリカメモリセルの個数よりも多いことを特徴とする、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スクリーニングのために用いる、読み出し動作のテスト機能を有したスタティックＲＡＭなどの半導体記憶装置に関する。
【背景技術】
【０００２】
近年の技術発展により、半導体集積回路装置に搭載されるトランジスタの集積度は益々増加している。また、チップ上に回路システムを構成する際に不可欠なＳＲＡＭ等のメモリ容量は増加の一途を辿っており、チップ上のメモリ領域の面積も増える傾向にある。一般的な半導体記憶装置では、こうしたメモリ領域の増大に伴う歩留まり低下やチップコストの増大を抑制するために、メモリセルのトランジスタサイズを極力抑制してメモリ領域の面積を低減している。
【０００３】
ただし、トランジスタサイズを小さくすると、メモリセルにおけるドライブ能力が小さくなるために、読み出しスピードが遅くなる。この問題を解決するために、従来から、メモリセルから読み出されたデータをセンスアンプで増幅することによって読み出しスピードを改善する手法が用いられてきた。
【０００４】
しかしながら、微小なデータを読み出して増幅する動作は外乱の影響を受けやすいために、このような構造のメモリは、読み出し時の動作条件によって正常に読み出しが行われたり、誤読み出しが行われたりと再現性の悪い不良を生じるものになりやすい。メモリ領域の面積が増すと、製造工程においてメモリ領域にダストが混入する確率が高くなり、再現性の悪い不良を生ずるメモリも増えやすくなる。再現性の悪い不良を生ずるメモリを搭載した集積回路装置は、テスト動作時には良品として扱われることがあり、組み込まれた電子機器内で誤動作して甚大な障害を生じるおそれがある。よって、再現性の悪い不良を生じるようなメモリは、テスト動作時に確実に峻別しておく必要がある。
【０００５】
そこで、明らかな不良だけでなく、再現性の悪い不良を生ずるメモリをも検出するテスト方法が従来から提案されてきた（例えば、特許文献１参照）。ここで、図１２，１３を参照しながら、従来の不良検出方法について説明する。図１２は、スタティックＲＡＭを搭載した半導体記憶装置の回路構成を示している。この半導体記憶装置は、メモリ領域にマトリクス状に配置されたメモリセルＭｎ＿ｍ（ｎ：１，２，３…、ｍ：１，２，３…）と、その周辺回路とで構成されている。
【０００６】
各メモリセルＭｎ＿ｍは、データを保持するためのラッチを構成する２つのインバータ回路２１ａ，２１ｂと、ラッチとビット線ＢＬｍ，ＮＢＬｍ（ｍ：１，２，３…）とを接続してゲート電極がワード線ＷＬｎに接続されたアクセストランジスタ２２ａ，２２ｂとで構成されている。例えば、各メモリセルＭｎ＿ｍは、左右の記憶保持ノード（ラッチノード）が、図１２に示すメモリセルＭ１−１のようにＨレベル・Ｌレベルになっているときには「１」を、メモリセルＭ２−１のようにＬレベル・Ｈレベルになっているときには「０」を記憶している。
【０００７】
図１２に示すＳＲＡＭ回路の読み出し動作を、図１３のタイミングチャートを用いて説明する。このタイミングチャートにおける期間Ｔ１は、通常の読み出し動作時（通常モード）を示しており、期間Ｔ２は、テスト動作時（テストモード）を示している。初期状態では、各ビット線対ＢＬｍ，ＮＢＬｍは、電源電圧（ＶＤＤ）に相当するＨレベルにプリチャージされている。そして、例えばメモリセルＭ１＿１から記憶を読み出す際、および、メモリセルＭ１＿１をテストする際には、ワード線ＷＬ１の電位レベルをＨレベルにすることによってメモリセルＭ１−ｍの記憶保持ノードとビット線対ＢＬｍ，ＮＢＬｍとを導通させる。これにより、ビット線ＢＬｍまたはＮＢＬｍの電位は徐々にＬレベルに低下してゆき、ビット線対ＢＬｍ，ＮＢＬ間で電位差が生じる。
【０００８】
ここで、メモリセルＭ１−１のアクセストランジスタ２２ｂは不具合を有していて、メモリセル１−２の正常なアクセストランジスタ２２ｂと比べてドライブ能力が低くなっている。よって、ビット線ＮＢＬ１の電位低下速度は、ビット線ＢＬ２の電位低下速度と比べて緩やかになっている。
【０００９】
選択回路３５は、通常読み出し動作時には、パルス信号ＳＡを遅延回路３６で遅延した信号をセンスアンプ起動信号ＳＡＥとして出力し、テスト動作時には、パルス信号ＳＡを遅延回路３６で遅延させていない信号をセンスアンプ起動信号ＳＡＥとして出力する。センスアンプ３２は、センスアンプ起動信号ＳＡＥが入力されると、カラムセレクタ３１で選択されたビット線対ＢＬ１、ＮＢＬ１の差動入力を増幅して、センス出力ＳＯとして出力する。なお、信号ＳＡを遅延回路３６で遅延させるか否かは、テストモード信号ＴＳＴで切替えられる。
【００１０】
通常読み出し動作時で、センスアンプ３２を起動するまでの時間によって、不具合のあるメモリセルＭ１＿１からの読み出し時におけるビット線対ＢＬ１，ＮＢＬ１の電位差がセンスアンプが正しく動作するための閾値電位差（オフセット電圧）とちょうど同じ値になる場合には、センスアンプ出力ＳＯがＨレベル（正常読み出し）になったりＬレベル（誤読み出し）になったりと不安定になりやすい。
【００１１】
一方、テスト動作時には、センスアンプ起動タイミングが通常読み出し動作時よりも早く、ビット線対ＢＬ１，ＮＢＬ１の電位差のばらつきが通常読み出し動作時よりも小さくなる。このように、従来から、通常読み出し動作時よりもセンスアンプ３２の起動タイミングを早めることによって、より小さいビット線対電位差で記憶値を判断するというテスト方法が提案されてきた。
【特許文献１】特開平０２−２０６０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来手法における通常読み出し動作時とテスト動作時の読み出し電位差は、センスアンプ起動時のセル電流によって決まり、セル電流に比例した値となる。このため、外乱ノイズが乗っているとして設定した通常読み出し動作時とテスト動作時のセル電流の差は、各メモリセルのドライブ能力に依存し、メモリセル毎に異なることになる。セル電流が極端に少ないメモリセルをテストする際には、十分なテストマージンを得ることができないために不安定な不良を検出しきれないケースもある。
【００１３】
微小な電位差を増幅する読み出し方式では、センスアンプが正しく動作するための閾値電位差（オフセット電圧）の大きさと、その電位差を生じさせるメモリセルＭｎ＿ｍのドライブ能力との関係で、テストが正常に行われるか否かが決まる。上記従来手法は、センスアンプ３２を構成するトランジスタの特性ばらつきによってオフセット電圧が大きくなって不安定状態を生じている場合には有効であるが、オフセット電圧はほとんどなくセル電流が少ないために不安定状態を生じているケースではあまり有効とはいえない。後者の不安定不良を検出するためには、センスアンプの起動タイミングを大幅に早める必要があるが、その場合には安定して正常動作しているメモリセルからも誤読み出ししてしまうおそれが増し、歩留を低下させるという悪影響を生じさせることになる。
【００１４】
本発明では、上記課題に鑑み、メモリセル電流が少ないために不安定な動作を引き起こすメモリセルを確実に検出可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る半導体記憶装置は、読み出し動作のテスト機能を有する半導体記憶装置であって、一対の記憶保持ノードと、記憶保持ノードの一方とビット線の一方とを接続してゲート電極が同じワード線に接続された２つのアクセストランジスタとを備え、記憶保持ノードの電位で記憶状態が決まる複数のメモリセルと、ビット線対のうち、選択した一方のものを、所定の電位レベルに接続するビット線駆動部と、センスアンプ起動信号の入力に応じて、ビット線対の電位差を増幅して出力するセンスアンプとを備え、読み出し動作のテスト時において、前記ビット線駆動部は、テスト対象のメモリセルが接続されているワード線の選択時またはその直前に、少なくとも一方の前記ビット線を前記所定の電位レベルに接続して、前記ビット線対の電位差を所定値だけ小さくすることを特徴とする。
【００１６】
所定値だけ小さくなった後のビット線対の電位差は、前記センスアンプの動作閾値未満であるか、または、符号の正負が本来とは逆になっていればよい。
【００１７】
望ましくは、ビット線駆動部は、テスト対象のメモリセルと同じビット線対に設けられて、前記メモリセルと同じ回路素子で構成されているとよい。
【００１８】
また、さらに望ましくは、ビット線駆動部は、テスト対象のメモリセルと同じレイアウト構成を有しているとよい。
【００１９】
より具体的には、ビット線駆動部は、テスト対象のメモリセルとは異なる記憶状態に制御されたメモリセルであって、テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、ビット線駆動部をなすメモリセルが接続されたワード線が選択されるようになっていてもよい。
【００２０】
また、ビット線駆動部は、所定の電位を供給する電位供給点と、当該電位供給点とビット線対の一方とを接続してゲート電極が異なる制御線に接続された電位調整用トランジスタとを備え、テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、一方の前記制御線が選択されるようになっていてもよい。
【００２１】
そして、電位供給点は、高電位側の記憶保持ノードと接続されるビット線の電位を低下させる大きさの電位を供給するようになっていてもよい。
【００２２】
また、電位供給点は、低電位側の記憶保持ノードと接続されるビット線の電位を増加させる大きさの電位を供給するようになっていてもよい。
【００２３】
本発明に係る半導体記憶装置は、隣り合う行の同じビット線同士を接続するイコライズ回路と、テスト時において、同じ電位レベルのビット線同士を導通させるようにイコライズ回路を制御するイコライズ回路制御部とをさらに備えていてもよい。
【００２４】
また、本発明に係る半導体記憶装置は、ダミービット線対に設けられた複数のレプリカメモリセルと、ダミービット線対を構成する一方のダミービット線の電位レベルに基づいてビット線駆動回路の制御信号を生成するパルス生成回路と、ダミービット線対を構成する他方のダミービット線の電位レベルに基づいて前記センスアンプの駆動信号を生成するセンスアンプ起動信号生成回路とをさらに備え、一方のダミービット線を駆動するためのレプリカメモリセルの個数が、他方のダミービット線を駆動するためのレプリカメモリセルの個数よりも多くなっていてもよい。
【発明の効果】
【００２５】
本発明に係る半導体装置によれば、メモリセルの不具合によって十分なセル電流が得られない場合には、ビット線対電位差（ビット線振幅）の大きさがセンスアンプの動作閾値以下になるか、通常読み出し動作時とは逆符号の電位差が得られることになり、確実に誤読み出しすることができる。
【００２６】
本発明に係る半導体記憶装置によれば、従来のように読み出しタイミングを調整することによってではなく、ビット線の電位を直接変化させることによって、テスト動作時におけるビット線対電位差を小さくしている。よって、本実施形態に係る半導体記憶装置によれば、いずれのメモリセルに対しても一定のテストマージンを確保することができる。
【００２７】
したがって、従来よりも不良の検出感度を向上させることができるために、電子機器への組み込み後にシステム障害を生じさせる不良メモリをより正確に峻別することができる。また、本発明に係る半導体装置によれば、様々に動作条件を変えてテストする必要もないために、テストコストを抑制することもでき、また、テストのために長時間を要することもない。
【発明を実施するための最良の形態】
【００２８】
以下、テスト用回路を搭載したスタティックＲＡＭを本発明の実施形態に係る半導体記憶装置として、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置（ＳＲＡＭ）の回路構成を示している。この半導体装置は、メモリセルＭｎ＿ｍ（ｎ：１，２，３…、ｍ：１，２，３…）、プリチャージ回路２３、ビット線駆動回路２５ａ、テスト用回路３０ａ、カラムセレクタ３１、センスアンプ３２を備えている。また、この他に、この半導体装置は、アドレス信号入力とクロック入力とに基づいてワード線ＷＬｎを選択するローデコーダ回路等を備えている。
【００３０】
各メモリセルＭｎ＿ｍは、ラッチを構成する２つのインバータ回路２１ａ，２１ｂと、ラッチとビット線対ＢＬｍ，ＮＢＬｍとを接続してゲートがワード線ＷＬｎに接続されたアクセストランジスタ２２ａ，２２ｂとで構成されている。
【００３１】
ビット線駆動回路２５ａは、各ビット線対ＢＬｍ，ＮＢＬｍに配置されており、ビット線対ＢＬｍ，ＮＢＬｍのうち選択された一方の電位を低下させることが可能な構成を有している。より具体的には、ビット線ＢＬｍ，ＮＢＬｍとアースとの間に設けられて、ゲート電極がそれぞれ異なるテスト信号線ＴＥ，ＮＴＥに接続されたアクセストランジスタ６２ａ，６２ｂを備えている。そして、テスト用回路３０ａで一方のテスト信号線ＴＥまたはＮＴＥを選択することによって、アクセストランジスタ６２ａまたは６２ｂがＯＮ状態になると、その間には、一方のビット線ＢＬｍまたはＮＢＬｍが接地される。
【００３２】
図２の期間Ｔ１および期間Ｔ２は、図１に示す半導体装置からの読み出し動作（通常モード）時およびテスト動作（テストモード）時のタイミングチャートを示している。以下では、このタイミングチャートを用いて、メモリセルＭ１−１からの通常読み出し動作時、および、テスト動作時について説明する。なお、メモリセルＭ１−１のアクセストランジスタ２２ｂは不具合を有していて、他の正常なアクセストランジスタ２２ｂと比べてドライブ能力が劣っているとする。
【００３３】
通常読み出し動作時もテスト動作時も、初期状態のプリチャージ信号ＰＲはＬレベルであり、このときに、各ビット線対ＢＬｍ，ＮＢＬｍは、電源電位ＶＤＤと同じＨレベルにプリチャージされる。
【００３４】
そして、通常読み出し動作時には、ワード線ＷＬ１が選択されて（Ｈレベルにされて）メモリセルＭ１−ｍのアクセストランジスタ２２ａ，２２ｂがＯＮ状態になると、Ｌ側記憶保持ノードと導通したビット線ＮＢＬ１，ＢＬ１の電位がＬレベルに低下していく。このときに、上記アクセストランジスタ２２ｂの不具合のために、図２に示すように、ビット線ＮＢＬ１の電位低下速度がビット線ＢＬ２等の電位低下速度と比較して緩やかになる。
【００３５】
ワード線ＷＬ１がＨレベルになってから所定時間Ｔ３が経過すると、センスアンプ３２にセンスアンプ起動信号ＳＡＥが入力されて、カラムセレクタ３１が選択したビット線対ＢＬ１，ＮＢＬ１の電位差がセンスアンプ３２で増幅される。ただし、上述のアクセストランジスタ２２ｂのドライブ能力が不足していると、センスアンプ３２起動時におけるビット線対ＢＬ１，ＮＢＬ１の電位差がセンスアンプ３２の動作閾値（オフセット電圧）未満になることがあり、センスアンプ出力ＳＯがＬレベル（誤読み出し）になってしまうことがある。また、メモリセルＭ１−１からの通常読み出し動作時におけるセンス出力ＳＯは、動作条件によってはＨレベル（正常読み出し）になることもある。
【００３６】
このように都度の条件によって読み出し値にばらつきが生じるメモリセルを確実に検出するために、テストモードでは、このようなメモリセルからは必ず誤読み出しがされるような制御がなされる。この制御を以下に説明する。
【００３７】
図２のタイミングチャートに示すように、テスト動作時には、ワード線ＷＬ１の選択と同時に、テストパルス信号ＴＰを所定時間Ｔ４だけＨレベルにする。ここで所定時間Ｔ４とは、ワード線ＷＬ１の電位がＨレベルになっている時間Ｔ５よりも短い時間である。これにより、Ｈレベル側記憶保持ノードとＨレベルにプリチャージされたビット線ＢＬ１とが導通するとともに、ビット線ＢＬ１が接地されるので、ビット線ＢＬ１の電位は、所定時間Ｔ４の間所定値だけ低下する。
【００３８】
本実施形態に係る半導体記憶装置では、このような制御を行うために、センスアンプ起動タイミングにおけるビット線対ＢＬ１，ＮＢＬ１の電位差が、センスアンプ３２の動作閾値よりも小さいか、または、通常読み出し動作時とは逆の符号になっている。よって、テスト動作時には確実に誤読み出しができる。なお、通常読み出し動作時もテスト動作時も、センスアンプ起動タイミングは同じである。
【００３９】
ビット線対のうち、いずれの一方の電位を変化させるかは、切替え信号ＴＰによって決まる。例えば、左右の記憶保持ノードの電位レベルが、それぞれＨレベル・ＬレベルであるメモリセルＭ１−１のテスト動作時には、左側のビット線ＢＬ１の電位を変化させるために、選択信号ＴＰをＨレベルにしておく。そうすれば、テスト信号ＴＰが入力されたときに、信号ＴＥがＨレベル、信号ＮＴＥがＬレベルになり、アクセストランジスタ６２ａのソース・ドレイン間で導通して、左側のビット線ＢＬ１が接地される。
【００４０】
同様に、左右の記憶保持ノードの電位レベルがＬレベル・ＨレベルであるメモリセルＭ２−１のテスト動作時には、右側のビット線ＮＢＬ１の電位を変化させるために、選択信号ＴＰをＬレベルにしておく。そうすれば、テスト用回路３０に信号ＴＰが入力されたときに、テスト信号線ＴＥ，ＮＴＥが、それぞれ、Ｌレベル，Ｈレベルになり、アクセストランジスタ６２ｂのソース・ドレイン間で導通して、Ｈレベル側のビット線ＮＢＬ１が接地される。
【００４１】
図３（ａ），３（ｂ）は、それぞれ、メモリセルＭｎ＿ｍおよび、ビット線駆動回路２５ａの回路図の一例を示している。この例で示すように、メモリセルＭｎ＿ｍおよび、ビット線駆動回路２５ａは、メモリセルＭｎ＿ｍが有するものと同じ６つのＭＯＳトランジスタで構成されている。具体的には、ビット線駆動回路２５ａのアクセストランジスタ６２ａ，６２ｂ、ドライブトランジスタ６６ａ，６６ｂ、および、ロードトランジスタ６７ａ，６７ｂは、メモリセルＭｍ−ｎのアクセストランジスタ２２ａ，２２ｂ、ドライブトランジスタ２６ａ，２６ｂ、および、ロードトランジスタ２７ａ，２７ｂと同じに形成されたトランジスタになっている。
【００４２】
ビット線駆動回路２５ａでは、ロードトランジスタ６７ａ，６７ｂのドレインはドライブトランジスタ６６ａ，６６ｂのドレインから切り離されて、電源電位（ＶＤＤ）に固定されており、結果としてドライブトランジスタ６６ａ，６６ｂのゲート電極も電源電位に固定されている。
【００４３】
また、図４（ａ），４（ｂ）は、図３（ａ），３（ｂ）に示した回路のレイアウト構成を示す。図４（ａ），４（ｂ）に示すとおり、メモリセルＭｎ＿ｍとビット線駆動回路２５ａとで、拡散層ＤＮ１、ＤＮ２、ＤＰ１、ＤＰ２の形状、および、ポリシリコンゲート電極ＧＡ１，ＧＡ２，ＧＡ３，ＧＡ４のゲート電極長およびゲート電極幅は同じになっている。そして、上層の配線メタルの形状を変えることによって、それぞれの回路が構成される。
【００４４】
このように、メモリセルＭｎ＿ｍとビット線駆動回路２５ａとを同じトランジスタで構成しておけば、メモリセルＭｎ＿ｍのセル電流とビット線駆動回路２５ａの駆動電流とが同じなる。よって、通常読み出し動作時の制御に加えて、テスト信号線ＴＥまたはＮＴＥの駆動制御を行うだけでビット線対電位差を調整することが可能であり、また、これを実現するための回路設計も煩雑ではない。
【００４５】
また、セル電流とビット線駆動回路２５ａの駆動電流の特性が同じになっていれば、メモリセルＭｎ＿ｍとビット線駆動回路２５ａとで動作電圧や周囲温度に対する特性変動も同じになる。更には、図４に示すように、メモリセルＭｍ＿ｎとビット線駆動回路２５ａのレイアウト構造を同じにしておけば、レイアウトに依存して変化するトランジスタ特性の変動も同様になるために、より精度良くビット線の電位制御を行うことができる。
【００４６】
本発明に係る半導体装置を用いたテスト方法によれば、セル電流の大きさに関わらず、Ｈレベル側のビット線の電位を下げて、ビット線対電位差を小さくしてから電位差を検出する。この方法によれば、メモリセルの不具合によって十分なセル電流が得られない場合には、ビット線対電位差（ビット線振幅）の大きさがセンスアンプの動作閾値以下になるか、通常読み出し動作時とは逆符号の電位差が得られることになり、確実に誤読み出しすることができる。
【００４７】
本実施形態に係る半導体記憶装置によれば、従来のように読み出しタイミングを調整することによってではなく、ビット線の電位を直接変化させることによって、テスト動作時におけるビット線対電位差を小さくしている。よって、本実施形態に係る半導体記憶装置によれば、いずれのメモリセルに対しても一定のテストマージンを確保することができる。
【００４８】
以上により、本発明に係る半導体装置によれば、従来よりも不良の検出感度を向上させることができるために、電子機器への組み込み後にシステム障害を生じさせる不良メモリをより正確に峻別することができる。また、本発明に係る半導体装置によれば、様々に動作条件を変えてテストする必要もないために、テストコストを抑制することもでき、また、テストのために長時間を要することもない。
【００４９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体記憶装置の回路構成を示している。この半導体記憶装置は、メモリセルＭｎ＿ｍ（ｎ：１，２，３…、ｍ：１，２，３…）、プリチャージ回路２３、ワード線駆動回路３３、ローデコーダ回路３４、テスト用回路３０ｂ、イコライズ回路駆動部７０、ビット線イコライズトランジスタ２８ａ，２８ｂおよび、図示していないカラムセレクタ、センスアンプ等を備えている。
【００５０】
本実施形態に係る半導体記憶装置と、図１に示し第１の実施形態で説明した半導体記憶装置とでは、テスト動作時に用いられる一部の回路（例えば、ビット線駆動回路や、テスト用回路）が異なっている。なお、本実施形態において、第１実施形態で説明した半導体記憶装置の構成要素と同じものには、同じ参照符号を付してその説明を省略する。
【００５１】
本実施形態に係る半導体記憶装置において、メモリセルＭα＿ｍ（α：ｎ以下の奇数）と、メモリセルＭ（α＋１）＿ｍとは、互いに、テスト対象のメモリセルとそのビット線駆動回路の役割を果たす。そして、ワード線駆動回路３３とテスト用回路３０ｂとは、一対のメモリセルＭα＿ｍ，Ｍ（α＋１）＿ｍが接続されたワード線ＷＬα，ＷＬ（α＋１）を同時制御するために設けられている。
【００５２】
図６の期間Ｔ１およびＴ２は、図５に示す半導体装置からの通常読み出し動作（通常モード）時およびテスト動作（テストモード）時のタイミングチャートを示している。以下では、このタイミングチャートを用いて、メモリセルＭ１−１からの通常読み出し動作時、および、テスト動作時について説明する。なお、メモリセルＭ１−１のアクセストランジスタ２２ｂは不具合を有していて、他の正常なアクセストランジスタと比べてドライブ能力が劣っているとする。
【００５３】
まずは、メモリセルＭ１−１から記憶を読み出す場合について説明する。通常読み出し動作時には、初期状態において、ビット線プリチャージ信号ＰＲおよびワード線イネーブル信号ＷＬＥは、それぞれＬレベルである。また、テスト信号ＴＳＴは常にＬレベルである。ワード線ＷＬ１は、ローデコーダ回路３４の出力であるＲＤ１信号がＨレベルであるときに、ワード線イネーブル信号ＷＬＥのクロック入力に同期してＨレベルになる。このときに、Ｌ側記憶保持ノードと導通したビット線ＢＬ１の電位低下速度は、アクセストランジスタ２２ｂの不具合のために緩やかになっており、センスアンプ出力ＳＯがＬレベル（誤読み出し）になってしまう。また、動作条件によっては、センスアンプ出力ＳＯがＨレベル（正常読み出し）になることもあり、メモリセルＭ１−１からの通常読み出し動作時におけるセンス出力ＳＯは不安定になる。
【００５４】
次に、テスト動作時について説明する。テスト動作時には、まず、ビット線駆動回路の役割を果たすメモリセルＭ２＿１に、テスト対象のメモリセルＭ１＿１とは逆の値を記憶しておく。より具体的には、メモリセルＭ１＿１の左右の記憶保持ノードをＨレベル・Ｌレベルにする場合には、メモリセルＭ１＿２の左右の記憶保持ノードをＬレベル・Ｈレベルにする。テスト動作時には、テスト信号ＴＳＴを常時Ｈレベルにする。
【００５５】
ワード線イネーブル信号ＷＬＥの入力に基づいて、ワード線ＷＬ１はＨレベルになり、また、テストパルス信号ＴＰＬＳが所定の期間だけＨレベルになることに同期してワード線ＷＬ２もＨレベルになる。ワード線ＷＬ１がＨレベルになることで、メモリセルＭ１＿１の記憶保持ノードとビット線対ＢＬ１，ＮＢＬ１とが導通して、ビット線ＮＢＬ１が低下してゆく。このときに、ワード線ＷＬ２も所定時間だけＨレベルになるので、メモリセルＭ２−１の記憶保持ノードとビット線対ＢＬ１，ＮＢＬ１も導通し、ビット線ＢＬ１の電位も所定時間の間、所定値だけ低下する。
【００５６】
よって、テスト動作時には必ず、ビット線対ＢＬ１，ＮＢＬ１電位差がセンスアンプの動作閾値よりも小さいか、または、電位差の符号が正常読み出し時とは逆になるので、正常読み出し時とは異なるセンス出力ＳＯが得られることになる。したがって、不安定な不良を招くメモリセルからの読み出し時には、確実に誤読み出しをすることができる。
【００５７】
このようにして、データ記憶用のメモリセルのうち、テスト対象のメモリセルとは別のメモリセルを、テスト対象のメモリセルのビット線駆動回路として利用すれば、ビット線駆動回路を別途設ける必要がない。また、テスト対象のメモリセルとビット線駆動回路となるメモリセルとは同じ構成を有して同様に形成されたものであるために、動作電圧や周囲温度に対する特性変動が同じになり、動作条件によらないテスト結果を得ることができる。よって、本発明に係る半導体装置およびテスト方法によれば、従来よりも不良の検出感度を向上させることができる。
【００５８】
なお、本実施例では図５に示すように、隣接する行の左右同じ側のビット線同士を接続するイコライズトランジスタ２８ａ，２８ｂが設けられている。より具体的には、イコライズ回路２８ａは、ビット線ＢＬ１とビット線ＮＢＬ２とを接続するように設けられ、イコライズ回路２８ｂは、ビット線ＮＢＬ１とビット線ＢＬ２とを接続するように設けられる。各イコライズトランジスタ２８ａ，２８ｂのゲート電極は、イコライズ回路制御信号線ＥＱ１，ＥＱ２に接続されている。
【００５９】
そして、テストパルス信号ＴＰＬＳの入力に同期してイコライズ回路制御信号線ＥＱ１，ＥＱ２のうちの一方がＬレベルになり、イコライズトランジスタ２８ａまたは２８ｂがＯＮ状態になる。いずれのイコライズ回路制御信号線ＥＱ１，ＥＱ２がＬレベルになるかは、ＰＮ信号がＨレベルかＬレベルかによって決まる。イコライズトランジスタ２８ａ，２８ｂがＯＮ状態になると、その両端に接続されたビット線が導通して等電位になる。
【００６０】
面積低減のために、メモリセルＭｎ＿ｍのトランジスタサイズはより小さくなっていっているが、トランジスタサイズが小さくなるほどメモリセルの特性ばらつきは大きくなってしまう。イコライズ回路２８を設けておけば、ビット線の制御電圧レベルを一定に保つことができ、この欠点を補うことができる。なお、イコライズトランジスタ２８ａ，２８ｂを、第１の実施例で説明した半導体装置に用いてもよいことは言うまでもない。
【００６１】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体記憶装置の回路構成を示している。本実施形態において、第１実施形態で説明した半導体記憶装置の構成要素と同じものには、同じ参照符号を付してその説明を省略する。
【００６２】
本実施形態では、テスト動作時のセンスアンプ起動信号ＳＡＥやテストパルス信号ＴＰＬＳを生成する回路の具体例を説明する。これらの回路を生成するために、本実施形態に係る半導体記憶装置は、ダミービット線ＤＢＬ１，ＤＢＬ２に設けられたレプリカ回路、センスアンプ起動信号生成回路４５（以下、ＳＡＥ生成回路と称す）、パルス生成回路４６を備えている。
【００６３】
レプリカ回路は、ダミービット線ＤＢＬ１を駆動するためのレプリカメモリセル４１、ダミービット線ＤＢＬ２を駆動するためのレプリカメモリセル４２、ワード線ＷＬｎをＬレベルに固定したレプリカメモリセル（図示せず）、ビット線対ＢＬ，ＮＢＬｍが有しているものと同じプリチャージ回路２３、ダミービット線駆動回路４３およびダミーカラムセレクタ４４で構成されている。レプリカメモリセル４２の個数は、レプリカメモリセル４１の個数よりも多くなっている。また、ダミービット線ＤＢＬ１，ＤＢＬ２のレプリカメモリセルの総数は、通常のビット線対ＢＬｍ，ＮＢＬｍのメモリセルＭｎ＿ｍの総数と同数になっている。このように、ダミービット線ＤＢＬ１，ＤＢＬ２は、通常のビット線対ＢＬｍ，ＮＢＬｍと同じ回路構成になっている。
【００６４】
図８（ａ），（ｂ）は、レプリカメモリセル４１，４２の回路例を示している。レプリカメモリセル４１のダミービット線ＤＢＬ２側（右側）の記憶保持ノードは電源電位ＶＤＤに固定されており、アクセストランジスタ５０ｂのゲート電極は接地されている。そして、アクセストランジスタ５０ａはワード線イネーブル信号ＷＬＥによって制御される。また、レプリカメモリセル４２のダミービット線ＤＢＬ１側（左側）の記憶保持ノードは電源電位ＶＤＤに固定されており、アクセストランジスタ５１ａのゲート電極は接地されている。そして、アクセストランジスタ５１ｂはワード線イネーブル信号ＷＬＥによって制御される。
【００６５】
図９の期間Ｔ１および期間Ｔ２は、図８に示す半導体記憶装置の読み出し動作（通常読み出しモード）時およびテスト動作（テストモード）時のタイミングチャートを示している。以下では、このタイミングチャートを用いて、メモリセルＭ１−１からの通常読み出し動作時、および、テスト動作時について説明する。なお、メモリセルＭ１−１のアクセストランジスタ２２ｂは不具合を有していて、他の正常なアクセストランジスタと比べてドライブ能力が劣っているとする。
【００６６】
まず、通常読み出し動作時について説明する。ワード線ＷＬ１がＨレベルになってメモリセルＭ１−ｍのアクセストランジスタ２２ａ，２２ｂがＯＮ状態になると、Ｌ側記憶保持ノードと導通したビット線ＮＢＬ１，ＢＬ１の電位がＬレベルに低下していく。このときに、上記アクセストランジスタ２２ｂの不具合のために、図２に示すようにビット線ＮＢＬ１の電位低下速度がビット線ＢＬ２等の電位低下速度と比較して緩やかになっている。
【００６７】
本実施形態において、センスアンプ起動信号は次のように生成される。初期状態において、プリチャージ信号ＰＲはＬレベルになっており、ダミービット線ＤＢＬ１，ＤＢＬ２は、通常のビット線対ＢＬｍ，ＮＢＬｍと同様にＨレベルにプリチャージされている。そして、プリチャージ信号ＰＲおよびワード線イネーブル信号ＷＬＥがＨレベルになると、レプリカメモリセル４１，４２のＬ側記憶保持ノードとダミービット線ＤＢＬ１，ＤＢＬ２とが導通して、ダミービット線ＤＢＬ１，ＤＢＬ２の電位レベルがＬレベルに低下していく。
【００６８】
そして、ＳＡＥ生成回路４５は、ダミービット線ＤＢＬ１がＬレベルに移行したことをトリガとして、センスアンプ起動信号ＳＡＥを出力する。これにより、センスアンプ３２は、カラムセレクタ３１が選択したビット線対ＢＬ１，ＮＢＬ１の電位差を増幅して出力する。通常読み出し動作時には、テストパルス信号ＴＳＴが常時Ｌレベルであるために、パルス生成回路４６ではテストパルス信号ＴＰＬＳが生成されず、ビット線駆動回路２５ｂのアクセストランジスタは常時ＯＦＦ状態になっている。
【００６９】
一方で、テスト動作時には、テストパルス信号ＴＳＴが常時Ｈレベルに制御される。そして、パルス生成回路４６では、ワード線イネーブル信号ＷＬＥの立ち上がりエッジとダミービット線ＤＢＬ２の立下がりエッジの期間で規定されるテストパルス信号ＴＰＬＳが生成される。このテストパルス信号ＴＰＬＳによって、ビット線駆動回路２５ｂが含む一方のアクセストランジスタがＯＮ状態になり、Ｈレベル側の記憶保持ノードと導通するビット線ＢＬｍ，ＮＢＬｍの電位レベルが所定値だけ低下する。いずれのビット線ＢＬｍ，ＮＢＬｍの電位レベルを変化させるかは、ＰＮ信号の電位レベルで決まる。
【００７０】
ダミービット線ＤＢＬ２の電位レベルを変化させるレプリカメモリセル４２の個数は、ダミービット線ＤＢＬ１の電位レベルを変化させるレプリカメモリセル４１の個数よりも多くなっている。よって、ダミービット線ＤＢＬ１の電位レベルがＬレベルになるよりも前に、ダミービット線ＤＢＬ２の電位レベルがＬレベルになる。したがって、ビット線駆動回路２５ｂによるビット線の電位制御を、必ず、センスアンプ起動タイミングよりも前に終了させることができる。
【００７１】
本実施形態に係る半導体記憶装置では、テストパルス信号ＴＰＬＳとセンスアンプ起動信号ＳＡＥのタイミングを、メモリセルと同じ特性を有するダミーメモリセルを用いて生成するために、電源電圧や周囲温度等の条件が異なる場合も所望のタイミングにすることができる。
【００７２】
このように、本実施形態に係る半導体記憶装置によれば、不安定な不良を生じるメモリセルから確実に誤読み出しできると共に、様々な条件下での読み出し動作によるビット線電位とビット線駆動回路によるＨレベルの設定電位との関係を保つことが可能となる。
【００７３】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体記憶装置の回路構成を示している。本実施形態において、第１の実施形態で説明した半導体記憶装置の構成要素と同じものには、同じ参照符号を付してその説明を省略する。
【００７４】
本実施形態に係る半導体記憶装置のビット線駆動回路２５ｃは、第１および第２の実施形態に係る半導体記憶装置のものと構造が異なっている。ビット線駆動回路２５ｃは、電位レベルＶＤＤＨのＶＤＤＨ電位点とビット線ＢＬｍ，ＮＢＬｍとの間に接続されて、ゲート電極がプルアップ制御信号線ＰＵＬ，ＮＰＵＬに接続されたプルアップトランジスタ２９ａ，２９ｂを備えている。そして、テスト用回路３０ｃで一方のプルアップ制御信号線ＰＵ，ＮＰＵを選択することによって、プルアップトランジスタ２９ａ，２９ｂがＯＮ状態になって、一方のビット線ＢＬｍまたはＮＢＬｍを電位点に電気的に接続する。ここで、ＶＤＤＨ電位点の電位は、通常の電源電圧の電位ＶＤＤよりも高くなっている。
【００７５】
プルアップ制御信号線ＰＵ，ＮＰＵは、テストパルス信号ＴＰＬＳとデータ切替え信号ＰＬとが入力されるテスト用回路３０ｃによって駆動制御される。ここで、テストパルス信号ＴＰＬＳは、テスト動作時において、ワード線ＷＬｎの立ち上がりタイミングに同期したパルス信号である。また、データ切替え信号ＰＮは、いずれのプルアップトランジスタ２９ａまたは２９ｂをＯＮ状態にするかを決める信号である。
【００７６】
図１１は、図１０に示す半導体装置からの読み出し動作時（期間Ｔ１）およびテスト動作時（期間Ｔ２）のタイミングチャートを示している。以下では、このタイミングチャートを用いて、メモリセルＭ１−１からの通常読み出し動作時、および、テスト動作時について説明する。なお、メモリセルＭ１−１のアクセストランジスタ２２ｂは不具合を有していて、他の正常なアクセストランジスタ２２ｂと比べてドライブ能力が劣っているとする。
【００７７】
通常読み出し動作時もテスト動作時も、初期状態のプリチャージ信号線ＰＲはＬレベルであり、このときに、各ビット線対ＢＬｍ，ＮＢＬｍは、電源電位ＶＤＤと同じＨレベルにプリチャージされる。なお、プリチャージ信号線ＰＲは、反転プリチャージ信号ＮＰＬとテストパルス信号ＴＰＬＳとが入力されるプリチャージ信号生成回路５５で生成される。
【００７８】
通常読み出し動作時には、テスト用回路３０ｃにはテストパルス信号ＴＰＬＳが入力されず、いずれのプリチャージ信号線ＰＵ，ＮＰＵも選択されない。
【００７９】
一方でテスト動作時には、ワード線ＷＬ１がＨレベルになって、メモリセルＭ１−１のＬ側記憶保持ノードとビット線ＮＢＬ１とが導通して、ビット線ＮＢＬ１の電位がＬレベルに低下していくときに、一時的にビット線ＮＢＬ１の電位を上昇させるような制御がなされる。そのために、テスト用回路３０ｃには、ワード線ＷＬ１を選択する直前にテストパルス信号ＴＰＬＳが入力される。これにより、テストパルス信号ＴＰＬＳのパルス幅と同じ時間だけプルアップトランジスタ２９ｂがＯＮ状態になる。プルアップトランジスタ２９ｂがＯＮ状態になると、ビット線ＮＢＬ１がＶＤＤＨ電位点に電気的に接続されて、ビット線ＮＢＬ１の電位が所定値だけ上昇する。
【００８０】
このような制御を行うことによって、センスアンプ起動信号ＳＡＥの入力タイミングにおけるビット線対ＢＬ１，ＮＢＬ１電位差は、通常読み出し動作時と符号が同じで小さくなっているか、または、通常読み出し動作時とは逆の符号になる。よって、テスト動作時には、必ず、ビット線対ＢＬ１，ＮＢＬ１電位差がセンスアンプ３２の動作閾値よりも小さいか、または、電位差の符号が正常読み出し時とは逆になるので、確実に誤読み出しができる。
【００８１】
本実施形態に係る半導体記憶装置では、ビット線駆動回路に供給されるＶＤＤＨ電位は、外部の安定した電源で設定することができるので、より精度の高い電位差設定を行うことができる。
【産業上の利用可能性】
【００８２】
本発明に係る半導体記憶装置は、特性不良を効果的にスクリーニングするためのテスト用回路を備えた半導体記憶装置として有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路図
【図２】図１に示す半導体記憶装置における読み出し動作時およびテスト動作時のタイミングチャート
【図３】メモリセルとビット線駆動回路の回路図の一例
【図４】メモリセルとビット線駆動回路のレイアウト図
【図５】本発明の第２の実施形態に係る半導体記憶装置の回路図
【図６】図５に示す半導体記憶装置における読み出し動作時およびテスト動作時のタイミングチャート
【図７】本発明の第３の実施形態に係る半導体記憶装置の回路図
【図８】レプリカメモリセルの回路図の一例
【図９】図７に示す半導体記憶装置における読み出し動作時およびテスト動作時のタイミングチャート
【図１０】本発明の第４の実施形態に係る半導体記憶装置の回路図
【図１１】図１０に示す半導体記憶装置における読み出し動作時およびテスト動作時のタイミングチャート
【図１２】従来の半導体記憶装置の回路図
【図１３】従来の半導体記憶装置における読み出し動作時およびテスト動作時のタイミングチャート
【符号の説明】
【００８４】
２１ａ、２１ｂ  インバータ回路
２２ａ、２２ｂ  アクセストランジスタ
２３  プリチャージ回路
２５ａ，２５ｂ，２５ｃ  ビット線駆動回路
２６ａ，２６ｂ  ドライブトランジスタ
２７ａ，２７ｂ  ロードトランジスタ
２８ａ，２８ｂ  イコライズトランジスタ
２９ａ，２９ｂ  プルアップトランジスタ
３０ａ，３０ｂ，３０ｃ  テスト用回路
３１  カラムセレクタ
３２  センスアンプ
３３  ワード線駆動回路
３４  ローデコーダ回路
３５  選択回路
３６  遅延回路
４１  レプリカメモリセル
４２  レプリカメモリセル
４３  ダミービット線駆動回路
４４  ダミーカラムセレクタ
４５  ＳＡＥ生成回路
４６  パルス生成回路
５０ａ，５０ｂ  アクセストランジスタ
５１ａ，５１ｂ  アクセストランジスタ
５５  プリチャージ信号生成回路
６２ａ，６２ｂ  アクセストランジスタ
６６ａ，６６ｂ  ドライブトランジスタ
６７ａ，６７ｂ  ロードトランジスタ
７０  イコライズ回路駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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