(57)【要約】【課題】  層間絶縁膜として低誘電率膜を用いた半導体装置の層間絶縁膜の膜剥がれを防止するために形成された空堀を厚膜のレジストを用いずにダストの発生を抑えるようにして形成する。【解決手段】  層間絶縁膜３により絶縁された多層配線の最上層の金属層５をパターニングして層間絶縁膜エッチング用ハードマスクを形成し、このマスクを用いて、層間絶縁膜３をエッチングして半導体基板１の周辺部分に基板表面が露出する空堀４を形成する。マスクとして用いられた金属層５をパターニングしてパッド２ｇを含む配線パターンを形成し、空堀４が形成された半導体基板１表面に少なくとも１層のパッシベーション膜６を形成し、パッシベーション膜６を開口して前記パッド２ｇを露出させる。空堀にはパッシベーション膜が埋め込まれているので低誘電率膜の界面が保護されて耐湿性が向上する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体素子がチップ形成領域毎に形成された半導体ウェーハ上に層間絶縁膜により相互に絶縁された多層配線の最上層を構成する金属層を形成する工程と、
前記金属層をパターニングして前記層間絶縁膜をエッチングするためのハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記層間絶縁膜をエッチングして前記半導体ウェーハのチップ形成領域の周辺部分に前記ウェーハ表面が露出する溝を形成する工程と、
前記マスクとして用いられた金属層をパターニングしてパッドを含む配線パターンを形成する工程と、
前記溝が形成された半導体ウェーハ表面に少なくとも１層の絶縁膜からなるパッシベーション膜を形成する工程と、
前記パッシベーション膜を開口して前記パッドを露出させる工程と、
前記半導体ウェーハを前記チップ形成領域毎にダイシングして複数の半導体チップを形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記パッシベーション膜は、前記溝の中に埋め込まれていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属層は、スパッタリングにより形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜の少なくとも前記半導体ウェーハ表面に一番近い第１層目の絶縁膜は、低誘電率化された絶縁膜からなることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載された半導体装置の製造方法により形成された半導体装置において、前記パッシベーション膜は、前記溝中にも埋め込まれていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜として低誘電率化された絶縁膜（以下、低誘電率膜もしくはＬｏｗ−ｋ膜という）を用いた半導体装置の製造方法及びこの製造方法により形成された半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置は、高集積化に伴い更なるパタ−ンの微細化が要求されるようになってきている。更に高速応答化のために配線抵抗や寄生抵抗の低減等が試みられている。半導体装置の高速化のために配線寄生容量の低下が要求され、層間絶縁膜の低誘電率化が検討されている。この低誘電率化された絶縁膜（Ｌｏｗ−ｋ膜）としては、シルク、フレアー等、ＣＦ系のテフロン（登録商標）などの有機系膜や、無機シリコン酸化膜等のポーラスで比較的脆い無機膜や無機膜中に炭素原子を含む有機成分を有する有機シリコン酸化膜があげられる。従来の酸化膜の比誘電率が約４であるのに対して、これらの絶縁膜は、比誘電率が３以下の値を有している。
【０００３】
従来の多層配線を備えた半導体装置は、高集積化に伴い微細化が特に高い配線パターンの層間絶縁膜に低誘電率膜を用いることがある。特に下層の配線は、配線幅が１３０ｎｍと低く、その層間絶縁膜に低誘電率膜を用いている。
このような低誘電率膜は脆く、半導体基板と層間絶縁膜との間などの熱膨張率の違いにより生じる熱応力を受け易いので断線などが発生することが多い。このような断線などの不具合を予防するために半導体装置を構成するシリコンなどの半導体チップの周辺近傍にシリコン表面が露出する溝（以下、空堀という）を膜剥がれ防止用として層間絶縁膜に形成することが知られている。
【０００４】
この空堀を有する半導体装置の製造方法は、次の様な工程により行われる。
まず、（１）半導体素子がチップ形成領域毎に形成されたシリコンなどの半導体ウェーハ表面に層間絶縁膜で絶縁された多層配線を形成し、この多層配線の最上層の配線となるアルミニウムなどの金属層をスパッタリングなどにより形成する。層間絶縁膜には低誘電率膜（Ｌｏｗ−ｋ膜）が用いられている。（２）次に、この金属層をパターニングされたフォトレジストをマスクとしてエッチングを行って、パッドを含む配線パターンを形成する。（３）次に、フォトレジストを除去してから少なくとも１層の絶縁膜からなるパッシベーション膜を最上層の配線パターンを含む多層配線上に形成する。（４）次に、パッシベーション膜上にフォトレジストを形成し、これを所定の形状にパターニングして空堀形成用マスクとする。
【０００５】
（５）次に、この空堀形成用マスクを用いてパッシベーション膜及びその下の層間絶縁膜を、例えば、ＲＩＥなどによりエッチングして半導体ウェーハ表面に達する空堀を形成する。（６）次に、ポリイミドなどからなるパッド開口用マスクを用いてパッド上に形成されたパッシベーション膜をエッチング除去してパッドを開口する。（７）最後にウェーハをダイシングラインに沿ってダイシングして複数の半導体チップを形成する。この様なチップ形状の半導体装置は、Ｌｏｗ−ｋ膜の層間絶縁膜の膜剥がれを防ぐ対策としてパッシベーション膜に空堀が形成されている。
【０００６】
しかしながら、このようなＬｏｗ−ｋ膜を有する構造の半導体装置は、層間絶縁膜が厚いため、ＲＩＥの際にフォトレジストもエッチングされるので、レジストの膜厚コントロールや発生するダストの処理が問題となっている。
層間絶縁膜にＬｏｗ−ｋ膜を用いるＬＳＩには、半導体チップの外周にＬｏｗ−ｋ膜を貫通する溝孔開口を形成することにより層間絶縁膜の膜剥がれを防止することが特許文献１に記載されている。また、Ｃｕ配線上に積層されたバリア層、絶縁層、ストップ層、絶縁層、キャップ層をアルミニウムのハードマスクを用いてエッチングすることにより高アスペクト比のビアを精度よく形成することが特許文献２に記載されている。
【特許文献１】特開２００４−１７２１６９号公報
【特許文献２】米国特許第６６２０７２７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、層間絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）を用いた半導体装置の層間絶縁膜の膜剥がれを防止するために形成された空堀を厚膜のレジストを用いずに、また、ダストの発生を抑える半導体装置の製造方法及びこの製造方法により形成された耐湿性の高い半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法の一態様は、半導体素子がチップ形成領域毎に形成された半導体ウェーハ上に層間絶縁膜により相互に絶縁された多層配線の最上層を構成する金属層を形成する工程と、前記金属層をパターニングして前記層間絶縁膜をエッチングするためのハードマスクを形成する工程と、前記ハードマスクをマスクとして前記層間絶縁膜をエッチングして前記半導体ウェーハのチップ形成領域の周辺部分に前記ウェーハ表面が露出する空堀を形成する工程と、前記マスクとして用いられた金属層をパターニングしてパッドを含む配線パターンを形成する工程と、前記空堀が形成された半導体ウェーハ表面に少なくとも１層の絶縁膜からなるパッシベーション膜を形成する工程と、前記パッシベーション膜を開口して前記パッドを露出させる工程と、前記半導体ウェーハを前記チップ形成領域毎にダイシングして複数の半導体チップを形成する工程とからなることを特徴としている。
【発明の効果】
【０００９】
多層配線構造の最上の配線層を構成するメタルをハードマスクとして用いるため、厚膜のレジストを用いる必要がなくなると共にダストの発生を抑えることが可能になる。また、この半導体装置の製造方法により形成された半導体装置は、空堀にはパッシベーション膜が埋め込まれているので、低誘電率膜の界面が保護されて耐湿性が向上する。
【発明を実施するための最良の形態】
【００１０】
以下、実施例を参照しながら発明の実施の形態を説明する。
【実施例１】
【００１１】
まず、図１乃至図５を参照して実施例１を説明する。
図１乃至図５は、この実施例で説明する多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図である。
シリコンなどの半導体ウェーハを構成する半導体基板１（チップ形成領域を指す）の表面領域に半導体素子もしくは半導体集積回路を形成する（図１（ａ））。次に、周知の技術により、最上層の配線層を除いて多層配線構造を半導体基板１上に形成する。多層配線構造は、複数の層間絶縁膜３と、層間絶縁膜３により絶縁された多層配線２から構成されている（図１（ｂ））。多層配線構造の層間絶縁膜３の上に、スパッタリング、真空蒸着などの技術を用いて、例えば、アルミニウムもしくはアルミニウム合金などから構成された金属層５を形成する（図１（ｃ））。
【００１２】
その後、レジスト７を塗布し、これをパターニングして金属層５をエッチングするためのマスクを形成する（図２（ａ））。次に、このパターニングされたレジスト７をマスクにして金属層５をエッチングし、層間絶縁膜３をエッチングするためのマスクを形成する（図２（ｂ））。その後、パターニングされた金属層５上のレジスト７を除去する（図２（ｃ））。
【００１３】
次に、パターニングされた金属層５をマスクにして層間絶縁膜３を半導体基板１の周辺部に沿ってＲＩＥ(Reactive Ion Etching)などの異方性エッチングを使用して半導体基板１表面が露出するように空堀４を形成する。空堀４は、半導体基板１の外周に沿って形成される（図３（ａ））。次に、パターニングされた金属膜５上にレジスト８を塗布し、これをパターニングして多層配線構造の最上層の配線を構成する配線パターンを有するマスクを形成する（図３（ｂ））。そして、これをマスクにして金属膜５をエッチングして最上層の配線２ｇを形成する。この図に示された配線２ｇは、パッドを表している（図３（ｃ））。
【００１４】
次に、半導体基板１上の配線２ｇに形成されているレジスト８を除去する（図４（ａ））。その後、レジスト８が除去された半導体基板１表面にシリコン窒化膜などのパッシベーション膜６を形成する。パッシベーション膜６は、最上層の配線２ｇを被覆すると共に、空堀４の中にも充填される。本発明においては、パッシベーション膜６は、シリコン窒化膜に限定されるものではなく、シリコン酸化膜やＴＥＯＳ膜とその上のシリコン窒化膜から構成された積層膜などを用いることができる（図４（ｂ））。次に、パッシベーション膜６上に感光性ポリイミドを塗布し、ポリイミド膜９を形成する（図４（ｃ））。
【００１５】
次に、ポリイミド膜９をパターニングして、パッシベーション膜６をエッチングするマスクを形成する（図５（ａ））。このパターニングされたポリイミド膜９をマスクにしてパッシベーション膜９を、ＲＩＥなどの異方性エッチングなどにより、エッチングし、最上層の配線２ｇを構成するパッドを露出させる（図５（ｂ））。
次に、図示はしないが、半導体ウェーハをダイシングライン（図６参照）にしたがってダイシングしてチップ形成領域毎に分離する。分離された半導体チップは、以下、後処理を行い、この実施例の半導体装置が形成される。
【００１６】
以上、この実施例では多層配線構造の最上の配線を構成する金属層を層間絶縁膜をエッチングするハードマスクとして用いる（図３（ｂ）参照）ため、厚膜のレジストを用いる必要がなくなりダストの発生を抑えることが可能になる。
【実施例２】
【００１７】
次に、図６及び図７を参照して実施例２を説明する。
この実施例は、実施例１の半導体装置の製造方法で形成された半導体装置を説明するものである。図６は、チップ形成領域に形成された空堀を示す半導体ウェーハの部分概略平面図、図７は、図６の半導体ウェーハの１チップ形成領域を示す概略断面図である。図１乃至図５に示される多層配線構造の配線２（最上層の配線２ｇは除く）模式的に図示したものであって、これらの積層された配線層の模式的接続構造は図７に示されている。
【００１８】
図６に示すように、シリコンなどの半導体ウェーハ１０は、ダイシングライン１１により区画されたチップ形成領域１に半導体集積回路や半導体素子が形成されている。半導体ウェーハ１０には、層間絶縁膜に形成され、半導体ウェーハ１０の表面が底部に露出する空堀４がチップ形成領域１の周辺部に沿って形成されている。空堀４は、層間絶縁膜として用いられる低誘電率膜（Ｌｏｗ−ｋ膜）の膜剥がれを防止するために設けられるものであり、５μｍ程度の幅を有している。この空堀の存在により、層間絶縁膜に熱膨張による応力が加わっても緩和されて膜剥がれを防止することができる。つまり、半導体基板周縁部から発生した膜剥がれがこの空堀４で停止してしまい、それ以上内部へ進行することがない。
【００１９】
半導体ウェーハに形成された層間絶縁膜に空堀を形成するには、半導体ウェーハ１０にチップ形成領域１を区画するダイシングライン１１を形成する。その後、例えば、レーザなどによりダイシングライン１１に沿ってこのラインの両側に近接して空堀４を形成する。このように空堀４を形成すると、図６に示すように、各チップ形成領域１の四辺に沿って空堀４が設けられることになる。
また、低誘電率膜としては、シルク、フレアー等、ＣＦ系のテフロン（登録商標）などの有機系膜や、無機シリコン酸化膜等のポーラスで比較的脆い無機膜や無機膜中に炭素原子を含む有機成分を有する有機シリコン酸化膜があげられる。従来の酸化膜の比誘電率が約４であるのに対して、これらの絶縁膜は、比誘電率が３以下の低い値を有している。
【００２０】
半導体ウェーハ１０は、図７に示すように、半導体ウェーハを構成する半導体基板１上に多層配線が形成されている。半導体基板１上には層間絶縁膜３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇが積層され、これらの上にシリコン窒化膜などのパッシベーション膜６が形成されている。これら積層された層間絶縁膜３ａ〜３ｇには空堀４が形成され、層間絶縁膜３ａ〜３ｇ上に形成されたパッシベーション膜６は、空堀４の中にも入り込み、層間絶縁膜３ａ〜３ｇの側面が外気から遮断されているように構成されている。
【００２１】
各層間絶縁膜３ａ〜３ｇには、配線２ａ、２ｃ、２ｅ、２ｇ及びビア２ｂ、２ｄ、２ｆが埋め込まれている。最上層に示された配線２ｇには、パッドを表示してある。パッド２ｇは、外部との電気的接続のために表面がパッシベーション膜６から部分的に露出している。最下層の配線２ａは、配線幅が狭く９０ｎｍ程度である。この層が埋め込まれた層間絶縁膜３ａと、配線２ａ及びその上の配線２ｃを電気的に接続するビア２ｂが埋め込まれた層間絶縁膜３ｂとは、シルク、フレアー等、ＣＦ系のテフロン（登録商標）などの有機系膜や、無機シリコン酸化膜等のポーラスで比較的脆い無機膜や無機膜中に炭素原子を含む有機成分を有する有機シリコン酸化膜などから選ばれた低誘電率膜を用いる。配線２ａ上の配線２ｃは、配線幅が１３０ｎｍ程度であり、低誘電率膜は、このような配線幅以下の配線に対して高速応答化のために配線抵抗や寄生抵抗を低減させるという作用が有効に働くものである。配線２ｃより上の配線、例えば、配線２ｅには、例えば、配線幅が１８０ｎｍの配線を用いる。
【００２２】
以上のように、この実施例では、空堀を形成した後に、パッシベーション膜を形成するため、層間絶縁膜に形成された空堀の中にパッシベーション膜が充填されるので、層間絶縁膜の膜剥がれが発生し易い低誘電率膜の界面を保護することができ、その耐湿性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例である実施例１における多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図。
【図２】本発明の一実施例である実施例１における多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図。
【図３】本発明の一実施例である実施例１における多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図。
【図４】本発明の一実施例である実施例１における多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図。
【図５】本発明の一実施例である実施例１における多層配線構造に低誘電率膜を用いた半導体装置の製造工程断面図。
【図６】本発明の一実施例である実施例２に係るチップ形成領域に形成された空堀を示す半導体ウェーハの部分概略平面図。
【図７】図６の半導体ウェーハの１チップ形成領域を示す概略断面図。
【符号の説明】
【００２４】
１・・・半導体基板（半導体ウェーハのチップ形成領域）
２、２ａ、２ｃ、２ｅ、２ｇ・・・配線
２ｂ、２ｄ、２ｆ・・・ビア
３、３ａ〜３ｇ・・・層間絶縁膜
４・・・空堀（膜膜剥がれ防止用溝）
５・・・金属層
６・・・パッシベーション膜
７、８・・・レジスト
９・・・感光性ポリイミド膜
１０・・・半導体ウェーハ
１１・・・ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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