(57)【要約】【課題】  銅溝配線層とその上に形成されたアルミニウム配線とを含む多層配線を備えた不揮発性半導体メモリのコスト増加を抑制できる半導体装置の製造方法を提供すること。【解決手段】  半導体装置の製造方法は、銅溝配線層４，５上に銅拡散防止膜６を形成する工程と、銅拡散防止膜６に開口部をレーザーアブレーションにより形成する工程とを含み、前記開口部は、銅溝配線層４，５上にアルミニウム配線を形成するためのリソグラフィ工程で使用される位置合わせ用マークが形成される領域に対応することを特徴とする。【選択図】      図２
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【特許請求の範囲】
【請求項１】
銅溝配線層上に銅拡散防止膜を形成する工程と、
レーザーアブレーションにより前記銅拡散防止膜に開口部を形成する工程とを含み、
前記開口部は、前記銅溝配線層上にアルミニウム配線を形成するためのリソグラフィ工程で使用される位置合わせ領域に対応する領域内に形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１の絶縁膜と前記第１の絶縁膜内に形成された銅配線とを備えた銅溝配線層上に、銅拡散防止膜を形成する工程と、
レーザーアブレーションにより前記銅拡散防止膜に第１の開口部を形成する工程と、
前記銅拡散防止膜および前記第１開口部の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第１の絶縁膜を順次エッチングすることにより、前記第２の絶縁膜の表面から前記第１の開口部を通って前記第１の絶縁膜の裏面に達する第２の開口部を形成し、かつ、前記銅配線上の前記第２の絶縁膜に第３の開口部を形成する工程と、
前記第３の開口部の底の前記銅拡散防止膜をエッチングすることにより、前記第２の絶縁膜および前記銅拡散防止膜に前記銅配線に対する接続孔を形成する工程と、
前記接続孔、前記第２の開口部および前記第２の絶縁膜の上に、アルミニウム配線およびアルミニウムプラグとなるアルミニウム膜を形成する工程であって、前記第２の開口部上の前記アルミニウム膜の表面に凹部が形成されるように、前記アルミニウム膜を形成する前記工程と、
前記アルミニウム膜上にマスクおよびマークを共通のリソグラフィプロセスにより形成する工程であって、前記マスクは、前記アルミニウム配線を形成するためのエッチングマスクであり、前記マークは、前記接続孔と前記アルミニウム配線との位置合わせための位置合わせ用マークである前記工程と、
前記マークと前記凹部とに基づいて、前記接続孔と前記アルミニウム配線との位置合わせのずれ量を求める工程と、
前記位置合わせのずれ量が許容範囲内の場合、前記エッチングマスクをマスクにして前記アルミニウム膜をエッチングすることにより、前記アルミニウム配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記アルミニウム膜の膜厚は１０００ｎｍ以下、前記アルミニウム膜の成膜温度は４５０℃以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記レーザーアブレーションにより前記開口部を形成する工程は、レーザー波長４００ｎｍ以下の紫外線領域でパルス幅が３０ｎｓｅｃ以下、単位面積当たりのエネルギー密度が０．５〜２．０Ｊ／ｃｍ2 の範囲で行うことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記レーザーアブレーションにより前記開口部を形成する工程の前に、前記銅拡散防止膜上に水溶性の保護膜を形成する工程と、
前記レーザーアブレーションにより前記開口部を形成する工程の後に、前記保護膜を除去することにより洗浄を行う工程と
をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅溝配線層とその上に形成されたアルミニウム配線とを含む多層配線層を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が大きくなっている。浮遊ゲート電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。現在、ＮＡＮＤ型フラッシュメモリには、アルミニウムを主成分とする配線（Ａｌ配線）の多層配線が用いられている。下層のＡｌ配線と上層のＡｌ配線とは、Ａｌを主成分とするヴィアプラグ（Ａｌプラグ）で接続される。
【０００４】
この種のＡｌ配線およびＡｌプラグのプロセスは、具体的には以下の通りである（特許文献１）。
【０００５】
まず、下層のＡｌ配線上に層間絶縁膜が形成され、その後、層間絶縁膜上に接続孔（ヴィアホール）を形成するためのレジストパターンが形成される。
【０００６】
次に、上記レジストパターンをマスクにして上記層間絶縁膜をエッチングすることにより、接続孔が形成される。
【０００７】
次に、リフロースパッタプロセスによりＡｌ膜が全面上に形成される。上記接続孔は上記Ａｌ膜で埋め込まれる。
【０００８】
次に、上記Ａｌ膜上にレジストパターンを形成し、このレジストパターンをマスクにしてＡｌ膜をエッチングすることにより、上記Ａｌ膜からなるＡｌプラグおよび上層のＡｌ配線が形成される。
【０００９】
ＮＡＮＤ型フラッシュメモリは今後も微細化が進むと予想される。その際には、現状のＡｌ配線では抵抗が大きく、銅を主成分とする配線（Ｃｕ配線）を含む多層配線が使用されると予想される。しかしながら、Ｃｕ配線を含む多層配線を備えたＮＡＮＤ型フラッシュメモリのプロセスは現在のところ知られていない。
【特許文献１】特開平１０−１２８８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、銅溝配線層とその上に形成されたアルミニウム配線とを含む多層配線を備えた不揮発性半導体メモリのコスト増加を抑制できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、銅溝配線層上に銅拡散防止膜を形成する工程と、レーザーアブレーションにより前記銅拡散防止膜に開口部を形成する工程とを含み、前記開口部は、前記銅溝配線層上にアルミニウム配線を形成するためのリソグラフィ工程で使用される位置合わせ用マークが形成される領域に対応することを特徴とする。
【００１２】
本発明に係る他の半導体装置の製造方法は、銅配線を含む銅溝配線層上に銅拡散防止膜を形成する工程と、レーザーアブレーションにより前記銅拡散防止膜に開口部を形成する工程と、前記銅拡散防止膜および前記開口部の上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記銅拡散防止膜をエッチングして、前記銅配線に繋がる接続孔を形成する工程と、前記接続孔を介して前記銅配線と電気的に接続されるアルミニウム配線を備えたアルミニウム溝配線層を前記層間絶縁膜上に形成する工程とを含み、前記開口部は、前記アルミニウム配線を形成するためのリソグラフィ工程で使用される、前記接続孔と前記アルミニウム配線との位置合わせ用マークが形成される領域に対応することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、銅溝配線層とその上に形成されたアルミニウム配線とを含む多層配線を備えた不揮発性半導体メモリのコスト増加を抑制できる半導体装置の製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
まず、本発明者等が見出しているＣｕ配線を含む多層配線層を備えたＮＡＮＤ型フラッシュメモリのプロセスの問題点について説明する。
【００１５】
上記ＮＡＮＤ型フラッシュメモリの多層配線層においては、コスト削減の観点から、最上層の配線として、Ａｌ配線が使用されると考えられる。このＡｌ配線とその下のＣｕ配線とは、Ａｌプラグで接続される。
【００１６】
この種のＡｌ配線およびＡｌプラグは、リフローアルミニウム・スパッタ技術を用いてＣｕ配線層上に一括形成される。このＡｌ配線およびＡｌプラグのプロセスは、具体的には以下のように行われる。
【００１７】
まず、ダマシンプロセスにより形成されたＣｕ配線層上に、Ｃｕの拡散を防止するためのシリコン窒化膜が形成される。
【００１８】
次に、上記シリコン窒化膜上にＳｉＯ2 系の層間絶縁膜が形成され、その後、上記層間絶縁膜に接続孔（ヴィアホール）および位置合わせに利用される開口部を形成するためのレジストパターンが形成される。
【００１９】
次に、上記レジストパターンをマスクにして上記層間絶縁膜をエッチングし、さらに、上記層間絶縁膜下の上記シリコン窒化膜をエッチングすることにより、上記接続孔および開口部が形成される。
【００２０】
次に、全面にＡｌ膜を４００℃以上の成膜温度でリフロースパッタプロセスにより形成し、上記接続孔内を上記Ａｌ膜で埋める。一方、上記開口部は、その途中の深さまで表面が平坦なＡｌ膜で埋め込まれ、上記開口部の深さは浅くなる。その結果、上記開口部およびその周辺上における上記Ａｌ膜の表面に形成される凹部の深さ（凹部の段差）は浅くなる（小さくなる）。そのため、位置合わせ時において、上記凹部を含む領域からの検出信号が弱くなり、位置合わせ精度の確保が困難になる。
【００２１】
このような不都合は、上記開口部内の特定箇所のＡｌ膜を除去することにより解決できる。しかし、Ａｌ膜を除去する工程が増える分、コストが増加し、その結果として、コスト削減の観点から導入されたＡｌ配線の意味が薄れてしまう。
【００２２】
以下、図面を参照しながら、上記問題点を考慮した実施形態を説明する。
【００２３】
図１−図８は、実施形態に係る半導体装置の製造方法を示す断面図である。
【００２４】
［図１］
図１には、図示しないＮＡＮＤ型フラッシュメモリセル等の不揮発性半導体メモリを備えた半導体基板上に形成されたＣｕ溝配線層（Ｃｕダマシン配線）が示されている。このＣｕ溝配線層は、ＴＥＯＳ膜等のＳｉＯ2 系の層間絶縁膜１（第１の絶縁膜）と、この層間絶縁膜１内に形成されたＣｕ配線５とを備えている。
【００２５】
Ｃｕ配線５は、プラグ２を介して、図示しない下層の導電領域（例えば、下層配線や拡散層）に接続されている。図中、４はＴＥＯＳ膜等のＳｉＯ2 系層間絶縁膜、３はストッパ膜としてのシリコン窒化膜、６はキャップ絶縁膜（Ｃｕ拡散防止膜）としてのシリコン窒化膜を示している。シリコン酸窒化膜もキャップ絶縁膜（Ｃｕ拡散防止膜）として使用できる。
【００２６】
図１に示された構造は、周知のプロセスにより形成される。これを簡単に説明すると、まず、シリコン基板等の半導体基板上にＳｉＯ2 系層間絶縁膜１が堆積される。その後、ＳｉＯ2 系層間絶縁膜１中に接続孔が開口される。
【００２７】
次に、上記接続孔の内面が被覆されるように、バリアメタル膜（例えば、チタン窒化膜の単層膜、または、チタン膜／チタン窒化膜の積層膜）が堆積され、続いて、上記接続孔が埋め込まれるように上記バリアメタル膜上にタングステン膜が堆積され、その後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、上記接続孔外の上記バリアメタル膜および上記タングステン膜が除去されるとともに、表面が平坦化される。その結果、底面および側面がバリアメタル膜で覆われたタングステン膜からなるプラグ２が得られる。
【００２８】
次に、シリコン窒化膜３（膜厚は例えば３５ｎｍ）がプラズマＣＶＤプロセスにより堆積され、続いて、シリコン窒化膜３上にＳｉＯ2 系層間絶縁膜４（膜厚は例えば１００ｎｍ）が堆積され、その後、シリコン窒化膜３、ＳｉＯ2 系層間絶縁膜４中に配線溝が形成される。
【００２９】
次に、Ｃｕ膜の堆積とＣｕ膜のＣＭＰにより、配線溝内にＣｕ配線５が形成される。より正確には、上記Ｃｕ膜の堆積の前に、バリアメタル膜が堆積されるが、図では省略してある。その後、シリコン窒化膜６（膜厚は例えば５０ｎｍ）が堆積され、図１に示した構造が得られる。
【００３０】
［図２］
次に、レーザーアブレーションにより、シリコン窒化膜６（第２の絶縁膜）の一部分が除去され、シリコン窒化膜６に開口部（第１の開口部）が形成される。第１の開口部は、上記Ｃｕ溝配線層上にＡｌ配線を形成するためのリソグラフィ工程（図７）で使用される位置合わせ領域に対応する領域内に形成される。上記位置合わせ領域は、図７の凹部１０’および位置合わせ用マーク１２ｂを含む領域である。また、上記開口部下にはＣｕ配線５は存在しない。
【００３１】
レーザーアブレーションの条件は以下の通りである。すなわち、レーザー波長４００ｎｍ以下の紫外線領域でパルス幅が３０ｎｓｅｃ以下、単位面積当たりのエネルギー密度（フルエンス）が０．５〜２．０Ｊ／ｃｍ2 の範囲である。レーザーとしては、例えば、発信源が固体であるＹＡＧレーザーがあげられる。
【００３２】
また、シリコン窒化膜６（加工飛散物）がウェハ上に残留しないように、レーザー照射前に、水溶性の保護膜をシリコン窒化膜６上に塗布し、レーザー照射後に洗浄を行っても構わない。
【００３３】
ここで、水溶性の保護膜としては、例えば、ポリアクリル酸からなる膜があげられる。水溶性の保護膜の材料としては、一般には、使用するレーザーの波長における透過性が被加工膜（ここではシリコン窒化膜６）に比べ高い材料を用いることが望ましい。透過性の高い保護膜を用いることで、保護膜はレーザー光をほとんど吸収せず、保護膜自身からの発熱は小さい。そのため、光照射時に分解しきれなかった保護膜は溶融することなく、固体の状態で加工領域周辺に飛散する。固体のまま加工領域の周辺に飛散した保護膜は加工後の水洗浄によって速やかに除去される。さらに水溶性であるため、比較的安価に保護膜の除去処理が可能である。
【００３４】
また、シリコン窒化膜６の除去（開口部の形成）は、リソグラフィプロセスおよびエッチングプロセスを用いても行えるが、実施形態のレーザーアブレーションを用いた方法のほうが製造コストは少なくて済む。
【００３５】
［図３］
次に、ＴＥＯＳ膜等のＳｉＯ2 系層間絶縁膜７（膜厚は例えば３００ｎｍ）が全面上に堆積される。ここで、上記第１の開口部の底にはシリコン窒化膜６がない。そのため、上記第１の開口部上において、ＳｉＯ2 系層間絶縁膜７の表面は若干低くなるが、図では簡単のためそのようには描かれてはいない。同様に、後の工程で形成されるレジストパターン８、Ａｌ膜１１、位置合わせ用マーク１２ｂとなるレジスト膜も、上記第１の開口部上においては、若干低くなる。
【００３６】
［図４］
次に、層間絶縁膜７上にレジストパターン８が形成される。レジストパターン８は、Ｃｕ配線５とＡｌ配線を電気的に接続するための接続孔（ヴィアホール）に対応した開口パターンを有する。レジストパターン８は、さらに、位置合わせ用の凹部に対応した開口パターンを有する。
【００３７】
次に、レジストパターン８をマスクにして層間絶縁膜７，４がＲＩＥ（Reactive Ion Etching）プロセスにより順次エッチングされる。上記ＲＩＥプロセスは、層間絶縁膜４，７（シリコン酸化膜）のエッチングレートがシリコン窒化膜６，３のエッチングレートよりも大きい条件で行われる。
【００３８】
このようにして、層間絶縁膜７からシリコン窒化膜６の開口部（第１の開口部）を通って層間絶縁膜４の裏面に達する開口部（第２の開口部）が形成される。一方、Ｃｕ配線５上の層間絶縁膜７には開口部（第３の開口部）が形成される。
【００３９】
［図５］
次に、アッシングによるレジストパターン８の除去、ウエット処理による洗浄が行われる。その後、露出しているシリコン窒化膜３，６がエッチバックにより除去される。上記エッチバックは、シリコン窒化膜３，６のエッチングレートが層間絶縁膜１（シリコン酸化膜）のエッチングレートよりも大きい条件で行われる。
【００４０】
その結果、Ｃｕ配線５とＡｌ配線とを電気的に接続するための接続孔９がシリコン窒化膜６および層間絶縁膜７に形成され、また、開口部１０が層間絶縁膜７、シリコン窒化膜６、層間絶縁膜４およびシリコン窒化膜３に形成される。開口部１０の幅Ｗは数十μｍである。開口部１０の紙面奥行き方向の寸法は数百μｍである。
【００４１】
ここで、開口部１０の深さは、例えば、４８５ｎｍ程度（＝３００ｎｍ（層間絶縁膜７の膜厚）＋５０ｎｍ（シリコン窒化膜６の膜厚）＋１００ｎｍ（層間絶縁膜４の膜厚）＋３５ｎｍ（シリコン窒化膜３の膜厚））となる。このように本実施形態によれば、深い（アスペクト比が高い）開口部１０が得られる。なお、実際には、エッチバックのとき、開口部１０下の層間絶縁膜１もある程度エッチングされる（例えば数十ｎｍ）。図には、そのような状態が示されている。
【００４２】
［図６］
次に、リフローアルミニウム・スパッタ技術を用いて、Ａｌ配線およびＡｌプラグとなるＡｌ膜１１が全面上に形成される。
【００４３】
ここで、Ａｌ膜１１の膜厚が１０００ｎｍを越えると、レジストをマスクに用いたドライエッチング加工（例えばＡｌ−ＲＩＥ加工）が困難になる。したがって、Ａｌ膜１１の膜厚は、１０００ｎｍ以下、例えば、７００−８００ｎｍである。また、Ａｌ膜１１の成膜温度は４５０℃以下とする。４５０℃を越えると、Ａｌがはじけてしまい、Ａｌ膜１１の成膜が困難になる。
【００４４】
本実施形態の場合、Ａｌ膜１１の形成前の開口部１０は深いので（アスペクト比が高いので）、Ａｌ膜１１の形成後の開口部１０（凹部１０’）の深さＤ（段差）を容易に１００ｎｍ以上とすることができる。これにより、位置合わせ時に検出される、位置合わせのずれ量に対応した検出信号の強度を大きくできる。
【００４５】
また、本実施形態の場合、Ａｌ膜１１をエッチングせずに、凹部１０’の深さＤを深くできる。Ａｌ膜１１をエッチングして、凹部１０’の深さＤを深くすることは、コストの増加を招く。したがって、本実施形態によれば、コスト増加を抑制しながら、凹部１０’の深さＤを大きくすることができるようになる。
【００４６】
［図７］
次に、Ａｌ膜１１上にレジスト膜を塗布し、このレジスト膜に対して露光および現像を行うことにより、Ａｌ配線を形成するためのレジストパターン１２ａおよび複数の位置合わせ用マーク１２ｂが形成される。ここでは、位置合わせ用マーク１２ｂの個数は複数であるが、一つでも構わない。位置合わせ用マーク１２ｂはダイシングライン上に形成される。
【００４７】
次に、複数の位置合わせ用マーク１２ｂのそれぞれについて、凹部１０’のエッジとの間の距離Δｘが、周知の検出方法、例えば、ＣＣＤカメラを用いた検出方法により検出され、それらの距離Δｘの平均値が、接続孔９とレジストパターン１２ａと位置合わせのずれ量として採用される。凹部１０’は深いので、距離Δｘに対応した検出信号の強度は大きい。
【００４８】
ここで、レジストパターン１２ａと位置合わせ用マーク１２ｂとは同じ工程のリソグラフィプロセスにより形成され、接続孔９と開口部１０とは同じ工程のリソグラフィプロセスおよびエッチングプロセスにより形成される。したがって、位置合わせ用マーク１２ｂと凹部１０’との位置合わせのずれ量（ΔＸ）は、レジストパターン１２ａと接続孔９との位置合わせのずれ量に直接対応する。そのため、本実施形態によれば、位置合わせのずれ量を高精度で測定できる。これは製造コストの削減につながる。
【００４９】
［図８］
次に、上記合わせずれ量が許容範囲内に収まっているか否かが判断される。
【００５０】
判断の結果、位置合わせのずれ量が許容範囲内に収まっている場合には、レジストパターン１２ａをマスクに用いたＡｌ−ＲＩＥプロセスが行われ、Ａｌ配線・プラグ１１ａが形成される。このとき、位置合わせ用マーク１２ｂもマスクとして用いられるので、位置合わせ用マーク１２ｂに対応したＡｌパターン１１ｂが形成される。なお、１１ｃは凹部１０’内のエッチングされずに残ったＡｌ膜（残存Ａｌ膜）を示している。Ａｌパターン１１ｂおよび残存Ａｌ膜１１ｃは、ウェハのダイシング工程で除去される。
【００５１】
一方、判断の結果、位置合わせのずれ量が許容範囲内に収まっていない場合には、レジストパターン１２ａおよび位置合わせ用マーク１２ｂが除去され、再び図７のレジストパターン１２ａおよび位置合わせ用マーク１２ｂの形成工程が行われる。位置合わせのずれ量が許容範囲内に収まるまで、レジストパターン１２ａおよび位置合わせ用マーク１２ｂの形成工程は繰り返される。
【００５２】
図８の工程の後は、レジストパターン１２ａ、位置合わせ用マーク１２ｂを除去する工程が行われ、さらには、パッシベーション膜の堆積工程、ウェハのダイシング工程等の周知の工程が行われる。
【００５３】
なお、本発明は、上記実施形態に限定されるものではない。例えば、図２の工程では、レーザーアブレーションにより、開口部１０が形成される領域のシリコン窒化膜６を除去したが、図９に示すように、さらに、除去されたシリコン窒化膜６下の層間絶縁膜４も除去しても構わない。
【００５４】
また、上記実施形態では、多層配線層として、ＮＡＮＤ型フラッシュメモリのＣｕ溝配線層およびＡｌ配線層を含む多層配線層を例にあげて説明したが、本発明は他の不揮発性半導体メモリのＣｕ溝配線層およびＡｌ配線層を含む多層配線層にも適用可能である。
【００５５】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５７】
【図１】実施形態に係る半導体装置の製造方法を示す断面図。
【図２】図１に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図３】図２に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図４】図３に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図５】図４に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図６】図５に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図７】図６に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図８】図７に続く実施形態に係る半導体装置の製造方法を示す断面図。
【図９】図２の工程の変形例を示す断面図。
【符号の説明】
【００５８】
１…層間絶縁膜、２…プラグ、３…シリコン窒化膜（ストッパ膜）、４…層間絶縁膜（第１の絶縁膜）、５…Ｃｕ配線、６…シリコン窒化膜（キャップ絶縁膜）、７…層間絶縁膜（第２の絶縁膜）、８…レジストパターン、９…接続孔、１０…開口部（第２の開口部）、１０’…凹部、１１…Ａｌ膜、１１ａ…Ａｌ配線・Ａｌプラグ、１１ｂ…Ａｌパターン、１１ｃ…残存Ａｌ膜、１２ａ…レジストパターン、１２ｂ…位置合わせ用マーク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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