(57)【要約】【課題】バイアス電圧を供給する構成を改善して製造費用を低減できるプラズマディスプレイ装置及びその駆動方法を提供する。【解決手段】エネルギー回収部３０と、エネルギー回収部３０から回収される電圧を、アドレス区間の間、サステイン電極にバイアス電圧として印加するサステイン駆動部とを含んで構成されるプラズマディスプレイ装置。このプラズマディスプレイ装置では、アドレス区間の間、ソースキャパシタに回収された電圧をバイアス電圧としてサステイン電極に印加する。パネルのサステイン電圧に応じて可変されなければならないバイアス電圧を別の外部電圧源無しで印加できるので、プラズマディスプレイ装置の製造費用を低減できる。【選択図】図４ａ
2007025628.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの電極を含んで構成されるパネルと、
サステイン区間の間に前記パネルから回収された電圧を、次のサブフィールドのアドレス区間において、サステイン電極のバイアス電圧として印加するサステイン駆動部と、
を含んで構成されることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記サステイン駆動部は、
サステイン区間の間、信号を印加するサステイン信号印加部と、
前記サステイン区間の間、前記パネルから電圧を回収し、該回収された電圧をアドレス区間の間において、前記バイアス電圧として印加するエネルギー回収部と、
を含んで構成されることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項４】
前記エネルギー回収部は、
サステイン区間の間、前記パネルが構成するパネルキャパシタとＬＣ共振を形成するインダクターと、
サステイン区間の間、前記回収された電圧を前記パネルキャパシタに供給する第１のスイッチと、
前記パネルキャパシタから電圧を回収する第２のスイッチと、
を含んで構成されることを特徴とする請求項３に記載のプラズマディスプレイ装置。
【請求項５】
前記エネルギー回収部は、ＬＣ共振により回収された電圧が格納されるソースキャパシタをさらに含んで構成されることを特徴とする、請求項４に記載のプラズマディスプレイ装置。
【請求項６】
前記エネルギー回収部は、アドレス区間において、前記第１のスイッチを導通して、サステイン区間の間に回収された電圧を前記バイアス電圧として供給することを特徴とする、請求項４に記載のプラズマディスプレイ装置。
【請求項７】
前記エネルギー回収部は、アドレス区間において、前記第１のスイッチ及び第２のスイッチを導通して、サステイン区間の間に回収された電圧を前記バイアス電圧として供給することを特徴とする、
請求項４に記載のプラズマディスプレイ装置。
【請求項８】
前記サステイン信号印加部は、
サステインパルスの最高電位を印加する第３のスイッチと、
サステインパルスの最低電位を印加する第４のスイッチと、
を含んで構成されることを特徴とする請求項３に記載のプラズマディスプレイ装置。
【請求項９】
サステイン区間の間に前記エネルギー回収部に電圧が回収される第１の経路の一部をバイパスして接続された第２の経路であって、、該第１の経路を介して回収された電圧が、アドレス区間において前記第２の経路を介して前記バイアス電圧として供給される第２の経路が形成されることを特徴とする、請求項３に記載のプラズマディスプレイ装置。
【請求項１０】
前記第２の経路上には、アドレス区間において、前記バイアス電圧が印加されるように導通される経路形成用素子が介装されていることを特徴とする、請求項９に記載のプラズマディスプレイ装置。
【請求項１１】
前記経路形成用素子は、ソース端が前記サステイン電極と接続され、ドレイン端が前記エネルギー回収部と接続されるＦＥＴスイッチであることを特徴とする、請求項１０に記載のプラズマディスプレイ装置。
【請求項１２】
前記第２の経路は、アドレス区間以外の区間では、遮断されることを特徴とする請求項９に記載のプラズマディスプレイ装置。
【請求項１３】
少なくとも一つの電極を含んで構成されるパネルと、
サステイン区間の間に前記パネルから回収された電圧を、次のサブフィールドのアドレス区間において、サステイン電極のバイアス電圧として印加するための経路形成用素子を含むサステイン駆動部と、
から構成されることを特徴とするプラズマディスプレイ装置。
【請求項１４】
前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項１５に記載のプラズマディスプレイ装置。
【請求項１５】
前記経路形成用素子は、サステイン区間の間に前記パネルから回収された電圧を、アドレス区間の間において前記バイアス電圧として供給する経路上に形成されることを特徴とする、請求項１３に記載のプラズマディスプレイ装置。
【請求項１６】
前記経路遮断用素子は、アドレス区間の間だけで導通されることを特徴とする、請求項１３に記載のプラズマディスプレイ装置。
【請求項１７】
少なくとも１つの電極を含むプラズマディスプレイ装置の駆動方法であって、
サステイン区間の間、パネルから電圧を回収する第１のステップと、
前記サステイン区間以後のアドレス区間の間、前記回収された電圧をサステイン電極のバイアス電圧として印加する第２のステップと、
を含んでなることを特徴とするプラズマディスプレイの駆動方法。
【請求項１８】
前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項１７に記載のプラズマディスプレイの駆動方法。
【請求項１９】
前記第２のステップは、エネルギー回収回路において、サステイン区間にエネルギーをパネルキャパシタに供給する第１のスイッチを導通することで、前記バイアス電圧を供給する過程を含んでなることを特徴とする、請求項１８に記載のプラズマディスプレイの駆動方法。
【請求項２０】
前記第２のステップは、エネルギー回収回路において、サステイン区間にエネルギーをパネルキャパシタに供給する第１のスイッチ、及び、サステイン区間において前記パネルキャパシタからエネルギーを回収する第２のスイッチを導通することで、前記バイアス電圧を供給する過程を含んでなることを特徴とする、
請求項１９又は２０に記載のプラズマディスプレイの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置及びその駆動方法に関し、特に、パネルキャパシタから電圧を回収し、これを再供給するエネルギー回収部に備えられたスイッチのオン・オフを制御して、アドレス区間の間、バイアス電圧を印加するプラズマディスプレイ装置及びその駆動方法に関する。
【背景技術】
【０００２】
一般に、プラズマディスプレイパネルは、Ｈｅ＋Ｘｅ、Ｎｅ＋Ｘｅ、またはＨｅ＋Ｎｅ＋Ｘｅのようなガス放電時発生する真空紫外線により蛍光体を発光させることによって画像を表示する装置である。
【０００３】
図１は、通常のプラズマディスプレイパネルの構造が示された斜視図である。
まず、パネルを構成する前面基板Ａには、スキャン電極１及びサステイン電極２、該スキャン電極１及びサステイン電極２を覆う誘電体層３、そして、該誘電体層３を覆う保護層４が形成される。
前記スキャン電極１及びサステイン電極２は、パネル前面に可視光が透過されるように、透明電極物質ＩＴＯからなる透明電極１ａ、２ａと、該透明電極１ａ、２ａの面抵抗を補償するための金属バス電極１ｂ、２ｂとから構成される。
また、前記背面基板Ｂには、前記スキャン電極１及びサステイン電極２と交差されるように、アドレス電極６が形成され、該アドレス電極６を覆う誘電体層８が形成される。
該誘電体層８には、放電空間を画定する隔壁７及び該隔壁の側面及び前記誘電体層８上には、紫外線により励起発光される蛍光体９が形成されて、赤色、緑色、または青色のうち、いずれか一つの可視光線を放出する。
このように構成されるプラズマディスプレイパネルは、一つのフレームを発光回数の異なる複数個のサブフィールドに分けて駆動される。例えば、２５６階調で画像を表示する場合、１／６０秒に該当するフレームが８個のサブフィールドに分けられ、各サブフィールドは、放電セルを初期化するリセット区間Ｒ、放電セルを選択するためのアドレス区間Ａ、放電回数に応じて階調を具現するサステイン区間Ｓに分けられる。
【０００４】
図２は、通常のプラズマディスプレイパネルに供給される駆動波形が示された図である。上記のように、図２に示されたサブフィールドは、リセット区間Ｒ、アドレス区間Ａ、サステイン区間Ｓからなる。
前記リセット区間Ｒの間、スキャン電極Ｙにランプ状に立ち上がるセットアップ信号Ｒ＿ｕｐが印加されて、放電セル内に壁電荷が蓄積され、負極性の特定電圧レベルまでランプ状に立ち下がるセットダウン信号Ｒ＿ｄｎが印加されて、前記放電セルの内部に過度に形成された壁電荷の一部が消去される。
前記アドレス区間Ａの間、スキャンバイアス電圧を維持し、負極性の電圧レベルに立ち下がるスキャンパルスｓｃｐが印加され、この時、前記スキャンパルスｓｃｐに同期してアドレス電極Ｘに正極性の電圧レベルに立ち上がるデータパルスｄｐが印加される。このように、スキャン電極Ｙに印加されたスキャンパルスｓｃｐとアドレス電極Ｘに印加されたデータパルスｄｐとの電圧差によりアドレス放電が生じる。
前記サステイン区間Ｓの間、前記スキャン電極Ｙとサステイン電極Ｚとにサステイン電圧Ｖｓレベルを有するサステインパルスが交互に印加されて、サステイン放電が生じる。
図２に示すように、前記スキャン電極Ｙにセットダウン信号Ｒ＿ｄｎが印加される区間及びアドレス区間Ａの間、サステイン電極Ｚには、サステイン電圧Ｖｓより小さな正極性のバイアス電圧Ｖｚｂが印加されて、前記スキャン電極Ｙとの電圧差を減らして誤放電が発生しないようにする。
このような電圧レベルを有する正極性のバイアス電圧Ｖｚｂを印加するためには、図３に示すようなサステイン駆動回路が備えられる。
【０００５】
従来、サステイン駆動回路は、前記バイアス電圧Ｖｚｂを供給する外部電圧源Ｖｚｂと、該外部電圧源Ｖｚｂと接続され、タイミングコントローラの制御により導通されて、前記バイアス電圧をサステイン電極に印加するスイッチング素子Ｆｚｂとが備えられる。
また、前記サステイン駆動回路は、パネルキャパシタＣｐに格納されたエネルギーを回収して、サステイン区間Ｓの間、供給するエネルギー回収部１０と、サステイン区間Ｓの間、サステインパルスを供給するサステイン信号印加部２０とを含んで構成される。
この時、前記スイッチング素子Ｆｚｂは、前記スキャン電極Ｙにセットダウン信号Ｒ＿ｄｎが印加され始めると、導通されてバイアス電圧Ｖｚｂを印加し、アドレス区間Ａが終了されると、遮蔽されて前記バイアス電圧印加を終了させる。
したがって、従来、サステイン駆動回路は、セットダウン信号Ｒ＿ｄｎが印加される区間及びアドレス区間Ａの間、バイアス電圧Ｖｚｂを印加するために、別の外部電圧源Ｖｚｂ及び前記バイアス電圧を印加するスイッチング素子Ｆｚｂが備えられなければならないため、回路が複雑になり、費用が上昇する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来の技術の問題点を解決するために案出されたものであって、その目的は、バイアス電圧を供給する構成を改良して製造費用を低減できるプラズマディスプレイ装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
そこで、上記の目的を達成するために、本発明のプラズマディスプレイ装置は、少なくとも一つの電極を含んで構成されるパネルと、サステイン区間の間にパネルから回収された電圧を、次のサブフィールドのアドレス区間の間において、バイアス電圧として印加するサステイン駆動部とを含んで構成される。
この時、前記バイアス電圧は、サステイン電圧レベルの半分くらいの大きさと実質的に同じである。
【０００８】
前記サステイン駆動部は、サステイン区間の間、信号を印加するサステイン信号印加部と、前記サステイン区間の間にパネルから電圧を回収し、回収された電圧をアドレス区間において、バイアス電圧として印加するエネルギー回収部とを含んで構成される。
【０００９】
また、前記エネルギー回収部は、サステイン区間の間にパネルキャパシタとＬＣ共振を形成するインダクターと、サステイン区間の間に回収された電圧をパネルキャパシタに供給する第１のスイッチと、前記パネルキャパシタから電圧を回収する第２のスイッチと、そして、ＬＣ共振により回収された電圧が格納されるソースキャパシタとを含んで構成される。
前記インダクタをバイパスするように、前記第１スイッチと前記パネルキャパシタとを電気的に接続する第２経路を更に備えることが可能である。また、前記第２経路上に介装された経路形成用素子を更に備え、前記経路形成用素子により前記インダクタを含む経路と前記第２経路とを切り換えることが可能である。
【００１０】
前記エネルギー回収部は、アドレス区間において前記第１のスイッチを導通して、サステイン区間の間に回収された電圧を次のサブフィールドのセットダウン区間及びアドレス区間において、バイアス電圧として供給する。
なお、前記エネルギー回収部は、アドレス区間において前記第１のスイッチ及び第２のスイッチを導通して、サステイン区間の間に回収された電圧を次のサブフィールドのセットダウン区間及びアドレス区間において、バイアス電圧として供給する。
【００１１】
この時、前記サステイン区間において、前記エネルギー回収部に電圧が回収される経路を第１の経路とし、該第１の経路を介して回収された電圧がアドレス区間において、バイアス電圧に供給される経路を第２の経路とする。
さらに、第２の経路上には、セットダウン及びアドレス区間において、前記バイアス電圧が印加されるように導通され、これ以外の区間の間、遮断される経路形成用素子が接続される。前記経路形成用素子には、ＦＥＴ、ＩＧＢＴなどのスイッチ素子が用いられる。
【００１２】
このように構成される本発明のプラズマディスプレイパネルは、サステイン駆動回路にバイアス電圧のための別の外部電圧源無しでも、サステイン区間においてパネルから電圧を回収する第１のステップと、前記サステイン区間以後のアドレス区間において前記回収された電圧をサステイン電極のバイアス電圧に印加する第２のステップと、を含んで駆動される。
【発明の効果】
【００１３】
本発明によれば、ソースキャパシタに回収された電圧を、アドレス区間においてバイアス電圧として印加し、パネルのサステイン電圧に応じて可変されなければならないバイアス電圧を、別の外部電圧源無しで印加できるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付された図面を参照して、本発明に係わるサステイン駆動回路及び前記駆動回路によって駆動されるプラズマディスプレイパネルの実施形態を説明する。
但し、本発明に係わるプラズマディスプレイパネルは、その実施形態が複数個存在する可能性があるので、本明細書に記載された実施形態に限定されない。
【００１５】
以下、図４ａ及び図４ｂを参照して本発明のプラズマディスプレイ装置のサステイン駆動回路の第１実施形態及び第２実施形態を説明する。本発明のサステイン駆動回路は、従来に比べてバイアス電圧Ｖｚｂを印加するための外部電圧源が省略されるので、簡単な回路構成を有する。
【００１６】
エネルギー回収部３０は、パネルキャパシタＣｐから回収されたエネルギーを格納するためのソースキャパシタＣｓと、共振電流を形成するインダクターＬと、前記ソースキャパシタＣｓとインダクターＬとの間に互いに並列に接続される第１のスイッチＱ１及び第２のスイッチＱ２とを含んで構成される。また、エネルギー回収回路３０は、第１スイッチＱ１に直列に接続されるダイオードＤ１、第２スイッチＱ２に直列に接続されるダイオードＤ２を含む。ダイオードＤ１は、第１スイッチＱ１を通じてパネルキャパシタＣｐにエネルギーを供給する際に、インダクタＬから第１スイッチＱ１に向かって電流が逆流することを防止する。ダイオードＤ２は、第２スイッチＱ２を通じてパネルキャパシタＣｐからエネルギーを回収する際に、インダクタＬから第２スイッチＱ２に向かって電流が逆流することを防止する。
【００１７】
サステイン区間Ｓの間、前記第２のスイッチＱ２が導通されると、前記パネルキャパシタＣｐに格納されたエネルギーが前記ソースキャパシタＣｓに回収され、前記第１のスイッチＱ１が導通されると、前記ソースキャパシタＣｓに回収されたエネルギーが前記パネルキャパシタに供給される。
すなわち、前記第１のスイッチＱ１が導通されると、前記ソースキャパシタＣｓから前記第１のスイッチＱ１、インダクターＬ及びパネルキャパシタＣｐに繋がる第１の電流経路Ｉ１が形成され、前記インダクターＬと前記パネルキャパシタＣｐは、直列共振回路を形成するので、前記パネルキャパシタＣｐの電圧は、前記ソースキャパシタＣｓに充電された電圧の約２倍になる電圧レベル分立ち上がる。
前記第２のスイッチＱ２が導通されると、前記パネルキャパシタＣｐから前記インダクターＬ、第２のスイッチＱ２及びソースキャパシタＣｓに繋がる電流経路が形成されて、前記パネルキャパシタＣｐに蓄積されたエネルギーが前記ソースキャパシタＣｓに回収される。したがって、前記ソースキャパシタＣｓには、サステイン電圧Ｖｓの半分に該当する電圧（Ｖｓ／２）が充電される。
【００１８】
また、前記インダクターＬとパネルキャパシタＣｐとの間には、サステイン区間Ｓの間、サステインの最高電圧レベルＶｓまで立ち上がった後、基底電圧レベルＧＮＤまで立ち下がるサステインパルスを供給するサステイン信号印加部４０が接続される。
前記サステイン信号印加部４０は、前記パネルキャパシタＣｐと前記インダクターＬとの間に並列に接続される第３のスイッチＱ３及び第４のスイッチＱ４を含んで構成される。
サステイン区間Ｓの間、前記エネルギー回収部３０によりパネルキャパシタＣｐに電圧が供給された後、前記第３のスイッチＱ３が導通されて、サステイン電圧Ｖｓが供給される。すなわち、前記エネルギー回収部３０の共振によるリップル電圧がサステイン電圧レベルＶｓに維持される。
【００１９】
また、第２のスイッチＱ２が導通されると、パネルキャパシタＣｐからインダクターＬ、第２のスイッチＱ２及びソースキャパシタＣｓに繋がる電流経路が形成されて、パネルキャパシタＣｐに蓄積されたエネルギーがソースキャパシタＣｓに回収される。これにより、パネルキャパシタＣｐの電圧は基底電圧レベルＧＮＤに下降する。パネルキャパシタＣｐの電圧が基底電圧レベルＧＮＤ又は基底電圧レベルＧＮＤの近傍まで低下した段階で、前記第４のスイッチＱ４が導通されて、前記パネルキャパシタＣｐの電圧が基底電圧レベルＧＮＤまで立ち下がる。
【００２０】
このように構成される本発明のエネルギー回収部３０に備えられた第１のスイッチＱ１は、図５ａに示すように、セットダウン信号Ｒ＿ｄｎが印加される区間及びアドレス区間Ａの間、タイミングコントローラにより導通されて、サステイン区間Ｓの間、ソースキャパシタＣｓに格納された電圧をサステイン電極Ｚのバイアス電圧Ｖｚｂとして供給する。
この時、前記サステイン区間Ｓの間、ソースキャパシタＣｓから回収された電圧は、サステイン電圧の半分（Ｖｓ／２）くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分（Ｖｓ／２）くらいのバイアス電圧Ｖｚｂが印加される。
【００２１】
さらに、前記エネルギー回収部３０に備えられた第１のスイッチＱ１及び第２のスイッチＱ２は、同時に導通して、サステイン電極Ｚのバイアス電圧を供給することが好ましい。すなわち、前記第１のスイッチＱ１及び第２のスイッチＱ２が共に導通されると、第１スイッチＱ１によりソースキャパシタＣｓに格納された電圧がバイアス電圧Ｖｚｂとして供給されると共に、前記第１の電流経路Ｉ１上に瞬間にピークノイズ（peak noise）が生じる場合にも、第２のスイッチＱ２を介して前記ノイズ成分が前記ソースキャパシタＣｓに回収されて、前記サステイン電極Ｚにさらに安定したバイアス電圧Ｖｚｂが印加される。
この時、前記サステイン区間Ｓの間、ソースキャパシタＣｓから回収された電圧は、サステイン電圧の半分（Ｖｓ／２）くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分（Ｖｓ／２）くらいのバイアス電圧Ｖｚｂが印加される。
【００２２】
また、本発明のエネルギー回収部３０に備えられた第１のスイッチＱ１は、図５ｂに示すように、アドレス区間Ａにのみ導通されて、ソースキャパシタＣｓに格納された電圧がサステイン電極Ｚのバイアス電圧Ｖｚｂとして供給される。
そして、前記第１のスイッチＱ１及び第２のスイッチＱ２が同時に導通されると、第１のスイッチＱ１によりソースキャパシタＣｓに格納された電圧がバイアス電圧Ｖｚｂとして供給されると共に、第２のスイッチＱ２により前記第１の電流経路Ｉ１上に瞬間にピークノイズが生じる場合にも、ノイズ成分が前記ソースキャパシタＣｓに回収されて、前記サステイン電極Ｚにさらに安定したバイアス電圧Ｖｚｂが印加される。
この時、前記サステイン区間Ｓの間、ソースキャパシタＣｓから回収された電圧は、サステイン電圧の半分（Ｖｓ／２）くらいであるから、アドレス区間Ａの間にのみサステイン電圧の半分（Ｖｓ／２）くらいのバイアス電圧Ｖｚｂが印加される。
【００２３】
このように、図４ａに示された第１の実施形態に係わるサステイン駆動部は、別の外部電圧源及び前記電圧源からサステイン電極に電圧印加のためのスイッチング素子が備えられなくても、バイアス電圧Ｖｚｂを印加でき、サステイン駆動部の回路構成に要する費用を減らすことができる。
【００２４】
図４ｂに示された第２の実施形態に係わるサステイン駆動部の回路は、バイアス電圧Ｖｚｂの印加のために、スイッチング素子がさらに接続される。したがって、第２の実施形態に係わるエネルギー回収部３１及びサステイン信号印加部４１の回路は、図４ａに示された第１の実施形態のエネルギー回収部３０及びサステイン信号印加部４０とそれぞれ同じであるので、これに関する説明は省略する。
但し、第２の実施形態の回路では、サステイン区間Ｓの間、エネルギー回収部３１によりパネルキャパシタＣｐから電圧が回収される第１の電流経路と相違した第２の電流経路Ｉ２を介して前記パネルキャパシタＣｐにバイアス電圧を供給する点が特徴である。具体的には、第２の電流経路Ｉ２は、インダクタＬをバイパスする経路であり、インダクタＬに並列に接続された経路形成用素子ＥＲ＿ｐａｓｓによって形成される。インダクタＬを通る経路（第１の電流経路Ｉ１等）と、第２の電流経路Ｉ２との切換は、経路形成用素子ＥＲ＿ｐａｓｓのオン・オフによって行われる。経路形成用素子ＥＲ＿ｐａｓｓは、インダクタＬ、ダイオードＤ１及びダイオードＤ２に接続されるノードＮ１と、パネルキャパシタＣｐの一端が接続されるノードＮ２とに接続される。
【００２５】
仮りに、第１の実施形態のように、前記サステイン駆動部にバイアス電圧Ｖｚｂが供給される第２の電流経路Ｉ２が別に形成されなければ、前記ソースキャパシタＣｓに格納された電圧は、第１の電流経路Ｉ１を介して、前記インダクターＬを通過しサステイン電極Ｚに印加される。
この時、電流が前記インダクターＬを介して流れるため、インダクターＬにより逆起電力が発生して、バイアス電圧Ｖｚｂにリップルが生じるので、第２の実施形態のように、第２の電流経路Ｉ２が形成されるように結線し、前記第２の電流経路Ｉ２上に経路形成用素子ＥＲ＿ｐａｓｓを接続して、前記バイアス電圧にリップルが生じることを防ぐことができる。
したがって、前記経路形成用素子ＥＲ＿ｐａｓｓが導通されると、前記ソースキャパシタＣｓから前記第１のスイッチＱ１及び前記経路形成用素子ＥＲ＿ｐａｓｓを経る第２の電流経路Ｉ２が形成されて、前記インダクターＬを通過せず、ソースキャパシタＣｓに蓄積された電圧がパネルキャパシタＣｐに印加されるので、第１の実施形態に比べてより安定したバイアス電圧Ｖｚｂが印加される。
【００２６】
この時、前記経路形成用素子ＥＲ＿ｐａｓｓは、前記エネルギー回収部３１に使用されるスイッチのように、ＦＥＴ、ＩＧＢＴなどのスイッチング素子を使用して構成されることができる。
仮りに、前記経路形成用素子ＥＲ＿ｐａｓｓをＦＥＴで具現した場合、前記ＦＥＴスイッチのドレイン端ｄは、前記エネルギー回収部３１に備えられる第１及び第２のスイッチＱ１、Ｑ２と前記インダクターＬとの間に接続され、ソース端ｓは、前記パネルキャパシタＣｐと接続される。
【００２７】
このように構成される第１のスイッチＱ１及び経路形成用素子ＥＲ＿ｐａｓｓは、図５ａに示すように、セットダウン区間Ｒ＿ｄｎ及びアドレス区間Ａの間導通されて、ソースキャパシタＣｓに格納された電圧がバイアス電圧Ｖｚｂとして供給される。
また、前記第１のスイッチＱ１及び経路形成用素子ＥＲ＿ｐａｓｓは、図５ｂに示すように、アドレス区間Ａにのみ導通されて、ソースキャパシタＣｓに格納された電圧がバイアス電圧Ｖｚｂに供給される。
【００２８】
更に、前記第１のスイッチＱ１及び第２のスイッチＱ２が同時に導通されると、第１のスイッチＱ１によりソースキャパシタＣｓに格納された電圧がバイアス電圧に供給されると共に、瞬間にピークノイズが生じる場合にも、ノイズ成分が前記第２のスイッチＱ２により前記ソースキャパシタＣｓに回収されて、前記サステイン電極にさらに安定したバイアス電圧Ｖｚｂが印加される。
この時、前記サステイン区間Ｓの間、パネルキャパシタＣｐからソースキャパシタＣｓに回収された電圧は、サステイン電圧の半分（Ｖｓ／２） くらいであるから、サステイン電極に印加されるバイアス電圧は、サステイン電圧の半分（Ｖｓ／２）くらいである。
【００２９】
このように、図４ｂに示された第２の実施形態によるサステイン駆動部は、別の外部電圧源が備えられなくてもバイアス電圧Ｖｚｂを印加でき、経路形成用素子ＥＲ＿ｐａｓｓを利用してより安定したバイアス電圧を印加できるようになる。
【００３０】
本明細書では、ウェーバー回路に起因したエネルギー回収部３０、３１を使用して記載されたが、これは、他の回路構成を有するエネルギー回収部でも代替され得ることを明示する。即ち、サステイン区間Ｓの間、パネルキャパシタＣｐからエネルギー回収回路３０、３１に回収された電圧がサステイン電圧Ｖｓ以下であるエネルギー回収回路３０、３１であれば、ウェーバ回路以外のエネルギー回収回路を用いてバイアス電圧を供給することが可能である。
同様に、本発明は、サステイン電極Ｚにバイアス電圧Ｖｚｂ及びサステインパルスを供給するサステイン駆動部を特徴とするので、スキャン電極Ｙの回路構成またはスキャン電極Ｙに印加される駆動信号の波形は、提示された図面により限定されないことを明示する。
【００３１】
図５ａでは、従来の発明で説明したリセット信号と波形が同一であるが、図５ｂでは、２段にランプが立ち上がるセットアップ信号Ｒ＿ｕｐと４段に立ち下がるセットダウン信号Ｒ＿ｄｎとからなる波形を例示した。
前記セットアップ信号Ｒ＿ｕｐは、第１の傾き及び第２の傾きでランプが立ち上がる波形であり、前記セットダウン信号Ｒ＿ｄｎは、３段階で基底電圧源ＧＮＤレベルまで立ち下がった後、再び負極性電圧レベルまで立ち下がる。
このようなリセット信号がスキャン電極Ｙに印加されるに従ってリセット放電が発生し、前記スキャン電極Ｙ及びサステイン電極Ｚに形成された壁電荷が消去されて、アドレス放電がなされるのに適当な量の壁電荷が放電セルの内部に存在するようになる。
【００３２】
また、図５ｂでは、前記リセット信号を印加する前に、予めリセット信号が印加されることを例示したが、これをプレリセット信号Ｒ＿ｐｒｅという。前記プレリセット信号Ｒ＿ｐｒｅは、基底電圧から負極性電圧までランプに立ち下がる波形であり、前記負極性電圧レベルは、セットダウン信号Ｒ＿ｄｎの最低電圧レベルと同一に設定されることもでき、異なって設定されることもできる。
前記プレリセット信号Ｒ＿ｐｒｅが印加されるプレリセット区間の間、前記スキャン電極Ｙには、プレリセット信号Ｒ＿ｐｒｅが供給され、前記サステイン電極Ｚには、正極性のバイアス電圧Ｖｚｂ’が印加され、アドレス電極Ｘには、グラウンドレベルの電圧が印加される。プリリセット期間のバイアス電圧Ｖｚｂ’（＝Ｖｓ）は、例えば、図５ｂに示すように、図４ａ，ｂのエネルギー回収回路３０の第１スイッチＱ１をオンさせ第１の経路Ｉ１を通じて、ソースキャパシタＣｓからパネルキャパシタＣｐにエネルギーを供給する。第１スイッチＱ１をオンすると、パネルキャパシタＣｐとインダクタＬ１との直列共振により、サステイン電極の電圧はＶｓまで上昇する。サステイン電極の電圧がＶｓまで上昇した時点で、サステイン信号印加部４１の第３スイッチＱ３をオンして、サステイン電極をＶｓに維持する。
前記プレリセット信号Ｒ＿ｐｒｅが印加されると、前記スキャン電極Ｙとサステイン電極Ｚとの間で弱い放電が生じ、これにより、前記スキャン電極Ｙ及びアドレス電極Ｘには、正極性の壁電荷が形成され、サステイン電極Ｚには、負極性の壁電荷が形成される。
【００３３】
前記プレリセット信号Ｒ＿ｐｒｅは、弱放電を通して放電セルの初期化が円滑に行われるように印加される信号であるから、一つのフレームを構成する全てのサブフィールドに対して前記プレリセット信号Ｒ＿ｐｒｅが印加される必要はない。
したがって、前記プレリセット信号Ｒ＿ｐｒｅは、毎サブフィールドＳＦごとにリセット信号前に印加されることもでき、初期の１個ないし３個程度のサブフィールドに対してのみ前記プレリセット信号Ｒ＿ｐｒｅを印加してプライミング粒子が生成されるようにする。
【００３４】
また、本発明のプラズマディスプレイパネルに印加されるリセット信号は、一つのサブフィールドＳＦに複数個が印加されることもでき、サブフィールドＳＦごとに最高電圧レベルの相違した波形が印加されることもできる。
【００３５】
上記のように構成される本発明のプラズマディスプレイ装置の駆動方法は、サステイン区間Ｓの間、パネルから電圧を回収する第１のステップと、前記サステイン区間以後のアドレス区間Ａの間、前記回収された電圧をサステイン電極のバイアス電圧に印加する第２のステップとを含んでなる。これを図５ａ及び図５ｂに示された第１のスイッチＱ１、第２のスイッチＱ２、及び経路形成用素子Ｑ３のタイミングチャートを参照説明する。
【００３６】
図５ａにおいて、第１実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第１スイッチＱ１と第２スイッチＱ２とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン電極へのエネルギーの供給は、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタＣｐ、インダクタＬ、ダイオードＤ２、第２スイッチＱ２を介してソースキャパシタＣｓに至る経路を通じて行われる。
リセット区間のセットアップ区間Ｒ−ｕｐでは、第１スイッチＱ１、第２スイッチＱ３は遮断される。その後、セットダウン区間Ｒ−ｄｎでは、第１スイッチＱ１及び第２スイッチＱ２が導通し、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて、サステイン電極にバイアス電圧Ｖｚｂが供給される。
図５ａでは、セットダウン区間Ｒ−ｄｎ及びアドレス区間でバイアス電圧Ｖｚｂを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Ｖｚｂを供給するようにしても良い。
【００３７】
図５ａにおいて、第２実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第１スイッチＱ１と第２スイッチＱ２とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン区間において、経路形成用素子Ｑ３は遮断されている。サステイン電極へのエネルギーの供給は、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタＣｐ、インダクタＬ、ダイオードＤ２、第２スイッチＱ２を介してソースキャパシタＣｓに至る経路を通じて行われる。
リセット区間のセットアップ区間Ｒ−ｕｐでは、第１スイッチＱ１、第２スイッチＱ３は遮断され、経路形成用素子Ｑ３は遮断状態を継続する。その後、セットダウン区間Ｒ−ｄｎでは、第１スイッチＱ１、第２スイッチＱ２及び経路形成用素子Ｑ３が導通し、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、経路形成用素子Ｑ３を介してパネルキャパシタＣｐに至る第２の経路Ｉ２を通じて、サステイン電極にバイアス電圧Ｖｚｂが供給される。即ち、第１の経路の一部、即ちインダクタＬをバイパスして、バイアス電圧Ｖｚｂが供給される。
図５ａでは、セットダウン区間Ｒ−ｄｎ及びアドレス区間でバイアス電圧Ｖｚｂを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Ｖｚｂを供給するようにしても良い。
【００３８】
図５ｂにおいて、第１実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第１スイッチＱ１と第２スイッチＱ２とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン電極へのエネルギーの供給は、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタＣｐ、インダクタＬ、ダイオードＤ２、第２スイッチＱ２を介してソースキャパシタＣｓに至る経路を通じて行われる。
リセット区間（セットアップ区間Ｒ−ｕｐ及びセットダウン区間Ｒ−ｄｎ）では、第１スイッチＱ１、第２スイッチＱ３は遮断される。その後、アドレス区間では、第１スイッチＱ１及び第２スイッチＱ２が導通し、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて、サステイン電極にバイアス電圧Ｖｚｂが供給される。
図５ｂでは、アドレス区間のみバイアス電圧Ｖｚｂを供給する場合を記載しているが、セットダウン区間Ｒ−ｄｎ及びアドレス区間でバイアス電圧Ｖｚｂを供給するようにしても良い。
【００３９】
図５ｂにおいて、第２実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第１スイッチＱ１と第２スイッチＱ２とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン区間において、経路形成用素子Ｑ３は遮断されている。サステイン電極へのエネルギーの供給は、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、インダクタＬを介してパネルキャパシタＣｐに至る第１の経路Ｉ１を通じて行われる。サステイン電極からのエネルギーの供給は、パネルキャパシタＣｐ、インダクタＬ、ダイオードＤ２、第２スイッチＱ２を介してソースキャパシタＣｓに至る経路を通じて行われる。
リセット区間（セットアップ区間Ｒ−ｕｐ及びセットダウン区間Ｒ−ｄｎ）では、第１スイッチＱ１、第２スイッチＱ３は遮断され、経路形成用素子Ｑ３は遮断状態を継続する。その後、アドレス区間では、第１スイッチＱ１、第２スイッチＱ２及び経路形成用素子Ｑ３が導通し、ソースキャパシタＣｓ、第１スイッチＱ１、ダイオードＤ１、経路形成用素子Ｑ３を介してパネルキャパシタＣｐに至る第２の経路Ｉ２を通じて、サステイン電極にバイアス電圧Ｖｚｂが供給される。即ち、第１の経路の一部、即ちインダクタＬをバイパスして、バイアス電圧Ｖｚｂが供給される。
図５ｂでは、アドレス区間のみバイアス電圧Ｖｚｂを供給する場合を記載しているが、アドレス区間及びセットダウン区間Ｒ−ｄｎでバイアス電圧Ｖｚｂを供給するようにしても良い。
【００４０】
この時、前記バイアス電圧Ｖｚｂは、エネルギー回収部３０、３１によりソースキャパシタＣｓに回収された電圧レベル（Ｖｓ／２）と実質的に同一であるので、サステイン電圧レベルＶｓの約半分くらいである。
前記サステイン区間Ｓの間、回収した電圧をサステイン電極のバイアス電圧Ｖｚｂとして供給するために、アドレス区間Ａの間、前記エネルギー回収部３０、３１の第１のスイッチＱ１が導通される。
【００４１】
また、前記サステイン区間Ｓの間、回収した電圧をサステイン電極のバイアス電圧として供給するために、アドレス区間Ａの間、前記エネルギー回収部３０、３１の第１のスイッチＱ１及び第２のスイッチＱ２が同時に導通されて、インダクターＬによるリップル成分を除去できる。
【００４２】
仮りに、第２の実施形態のように、サステイン駆動部が構成されれば、アドレス区間Ａの間、前記エネルギー回収部３１の第１のスイッチＱ１及び経路形成用素子ＥＲ＿ｐａｓｓが同時に導通される。
同様に、第２の実施形態のようにサステイン駆動部が構成されれば、アドレス区間Ａの間、前記エネルギー回収部３１の第１のスイッチＱ１及び第２のスイッチＱ２、そして、経路形成用素子ＥＲ＿ｐａｓｓが同時に導通されて、サステイン電極にバイアス電圧Ｖｚｂを印加する。
【００４３】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４４】
【図１】通常のプラズマディスプレイパネルの構造が示された図である。
【図２】通常のプラズマディスプレイパネルに印加される駆動波形図である。
【図３】従来のプラズマディスプレイパネルのサステイン駆動回路図である。
【図４ａ】本発明に係わるサステイン駆動回路の第１の実施形態図である。
【図４ｂ】本発明に係わるサステイン駆動回路の第２の実施形態図である。
【図５ａ】本発明に係わるプラズマディスプレイパネルの駆動波形の第１の実施形態図である。
【図５ｂ】本発明に係わるプラズマディスプレイパネルの駆動波形の第２の実施形態図である。
【図１】
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【図２】
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【図３】
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【図５ａ】
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【図４ａ】
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【図４ｂ】
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【図５ｂ】
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