(57)【要約】      （修正有）【課題】高速・不揮発性を有するワークメモリであるとともに、所望の状態への高速のイニシャライズが可能な半導体記憶装置及びその駆動方法を提供する。【解決手段】一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層を有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子ＲＲと、一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、固定磁化層の磁化方向と自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子ＲＭとを有し、抵抗記憶素子ＲＲの一方の電極と磁気抵抗効果素子ＲＭの一方の電極とが接続されている。【選択図】図１
2007258533.tif 000002
【特許請求の範囲】
【請求項１】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【請求項３】
一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項４】
請求項３記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【請求項５】
請求項３又は４記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に係り、特に不揮発性のメモリ素子を備えた半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子としては、ＧＭＲ（Giant Magnetoresistive）素子やＴＭＲ（Tunneling Magnetoresistive）素子が検討されている。なかでも、大きな抵抗変化が得られるＴＭＲ素子が、ＭＲＡＭに用いる磁気抵抗効果素子として注目されている。
【０００４】
ＴＭＲ素子は、２つの強磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＴＭＲ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。
【０００５】
また、近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【特許文献１】特開平１１−３１７０７１号公報
【特許文献２】特開２００２−３５９４１２号公報
【特許文献３】特開２００４−１５８７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記ＭＲＡＭやＲＲＡＭは不揮発性の半導体記憶装置であり、電源を切断した後も記憶情報を保持することができる。一方、ＭＲＡＭやＲＲＡＭをワークメモリとして使用する場合、内容を書き換えた後にその内容を初期状態にイニシャライズするためには、読み出し専用メモリ（ＲＯＭ）やハードディスク装置等のストレージメモリから情報を読み出し、再度書き込む必要がある。しかしながら、このような初期化方法は、セル毎又は特定のブロックごとに行わなければならず、高速での初期化が困難であった。
【０００７】
本発明の目的は、高速・不揮発性を有するワークメモリであるとともに、所望の状態への高速のイニシャライズが可能な半導体記憶装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されていることを特徴とする半導体記憶装置が提供される。
【０００９】
また、本発明の他の観点によれば、一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写することを特徴とする半導体記憶装置の駆動方法が提供される。
【発明の効果】
【００１０】
本発明によれば、磁気抵抗効果素子と抵抗記憶素子とを直列接続して１つのメモリセルを構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態による半導体記憶装置及びその製造方法を図１乃至図１２を用いて説明する。
【００１２】
図１は本実施形態による半導体記憶装置の基本構造を示す回路図、図２は本実施形態による半導体記憶装置の基本構造を示す概略断面図、図３は本実施形態による半導体記憶装置の構造を示す回路図、図４は本実施形態による半導体記憶装置の構造を示す平面図、図５は本実施形態による半導体記憶装置の構造を示す概略断面図、図６は本実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図、図７乃至図１２は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体記憶装置の基本構造について図１及び図２を用いて説明する。
【００１４】
本実施形態による半導体記憶装置は、図１に示すように、抵抗記憶素子ＲＲと磁気抵抗効果素子ＲＭとの直列接続体により単位セルが構成されたものである。抵抗記憶素子ＲＲは、ＲＲＡＭの単位記憶素子として用いられる可変抵抗素子であり、電流又は電圧の印加により抵抗値が変化する絶縁性の抵抗記憶材料と、これを挟持する一対の電極とにより構成される。磁気抵抗効果素子ＲＭは、ＭＲＡＭの単位記憶素子として用いられる可変抵抗素子であり、例えば、磁化の向きが固定された固定磁化層と、磁化の向きが変化する自由磁化層と、これらの間に挟持されたバリア層とにより構成されるスピン注入型のＴＭＲ素子である。
【００１５】
抵抗記憶素子ＲＲと磁気抵抗効果素子ＲＭとは、一方の端子が互いに接続されており、この接続端子Ｖ２には駆動電圧を印加できるようになっている。磁気抵抗効果素子ＲＭの他方の端子Ｖ１及び抵抗記憶素子ＲＲの他方の端子Ｖ０には、それぞれ所定の駆動電圧を印加できるようになっている。
【００１６】
図１に示す回路構成は、例えば図２に示す素子構造により実現することができる。
【００１７】
電極１０上には、抵抗記憶材料よりなる抵抗記憶層１２が形成されている。抵抗記憶層１２上には、電極１４が形成されている。電極１４上には、反強磁性層１８が形成されている。反強磁性層１８上には、固定磁化層２０が形成されている。固定磁化層２０上には、バリア層２２が形成されている。バリア層２２上には、自由磁化層２４が形成されている。自由磁化層２４上には、電極２６が形成されている。こうして、電極１０、抵抗記憶層１２及び電極１４よりなる抵抗記憶素子１６と、電極１４、反強磁性層１８、固定磁化層２０、バリア層２２、自由磁化層２４及び電極２６よりなる磁気抵抗効果素子２８とを有し、抵抗記憶素子１６と磁気抵抗効果素子２８とが電極１４により直列接続された単位素子構造が形成されている。
【００１８】
抵抗記憶素子ＲＲ及び磁気抵抗効果素子ＲＭの素子パラメータは、端子Ｖ０と端子Ｖ１との間に抵抗記憶素子ＲＲのセット電圧及びリセット電圧の何れよりも低い電圧を印加したときに、抵抗記憶素子ＲＲが低抵抗状態の場合にのみ磁気抵抗効果素子ＲＭの磁気反転電流密度以上の電流密度の書き込み電流を流すことができるように、適宜設定する。
【００１９】
例えば、抵抗記憶素子ＲＲは、高抵抗状態のときの抵抗値が４００ｋΩ、低抵抗状態のときの抵抗値が４０ｋΩ、セット電圧及びリセット電圧が４Ｖより大きくなるように、素子を設計する。また、磁気抵抗効果素子ＲＭは、素子面積が０．１×０．１μｍ２、高抵抗状態のときの抵抗値が４０ｋΩ、低抵抗状態のときの抵抗値が高抵抗状態のときの１／３（１３．３ｋΩ）、磁化反転電流密度が５×１０５Ａ／ｃｍ２（磁化反転電流Ｉｃ＝０．０５ｍＡ）、読み出し電流（Ｉｃ／５）が０．０１ｍＡ、パルス電流による耐圧が２Ｖとなるように、素子を設計する。これらパラメータは、抵抗記憶素子及び磁気抵抗効果素子における一般的な範囲内であり、本発明の半導体記憶装置を構成するうえで特別な材料や構造を採用する必要はない。
【００２０】
次に、本実施形態による半導体記憶装置の駆動方法について図１を用いて説明する。
【００２１】
本実施形態による半導体記憶装置において、磁気抵抗効果素子ＲＭは、ワークメモリとして使用する記憶素子である。抵抗記憶素子ＲＲは、ワークメモリを初期化するための所定の情報を記憶するストレージメモリとして使用する記憶素子である。抵抗記憶素子ＲＲに記憶された情報は、必要に応じて磁気抵抗効果素子ＲＭに書き出され、磁気抵抗効果素子ＲＭを初期化するために用いられる。
【００２２】
まず、抵抗記憶素子ＲＲに、イニシャル情報の書き込みを行う。抵抗記憶素子ＲＲへの書き込みは、端子Ｖ０と端子Ｖ２との間に所定の書き込み電圧を印加することにより行う。抵抗記憶素子ＲＲへの書き込みには、高抵抗状態を書き込むリセットと、低抵抗状態を書き込むセットとがある。通常は、低抵抗状態の書き込みに必要なセット電圧の方が、高抵抗状態の書き込みに必要なリセット電圧よりも高い。ここでは、抵抗記憶素子ＲＲのセット電圧及びリセット電圧の何れもが、４Ｖより高い電圧であるものとする。また、抵抗記憶素子ＲＲの高抵抗状態の抵抗値が４００ｋΩ、低抵抗状態の抵抗値が４０ｋΩであるものとする。
【００２３】
なお、抵抗記憶素子ＲＲへのイニシャル情報の書き込みは、必要に応じて行えばよく、必ずしも毎回行う必要はない。
【００２４】
次に、磁気抵抗効果素子ＲＭの記録情報をリセットする。磁気抵抗効果素子ＲＭの記録情報のリセットは、磁気抵抗効果素子ＲＭに所定の書き込み電流を流すことにより行う。ここでは、磁気抵抗効果素子ＲＭの磁化反転に必要な書き込み電流の電流密度（磁化反転電流密度）Ｊｃが５×１０５Ａ／ｃｍ２以上であるものとする。また、磁気抵抗効果素子ＲＭの素子面積は０．１×０．１μｍ２であり、初期状態における素子抵抗が１３．３ｋΩ（低抵抗状態）であるものとする。
【００２５】
端子Ｖ１に例えば０Ｖを印加し、端子Ｖ２に例えば０．７Ｖの電圧を印加すると、磁気抵抗効果素子ＲＭには端子Ｖ２から端子Ｖ１方向へ、電流密度が約５．３×１０５Ａ／ｃｍ２の書き込み電流Ｉ１が流れる。これにより、磁気抵抗効果素子ＲＭでは固定磁化層に対する磁化方向が反平行となるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子ＲＭの素子抵抗は４０ｋΩに増加し、磁気抵抗効果素子ＲＭの高抵抗状態へのリセットが完了する。
【００２６】
次いで、抵抗記憶素子ＲＲに記録されている情報を、磁気抵抗効果素子ＲＭに転写する。磁気抵抗効果素子ＲＭへの情報の転写は、端子Ｖ０と端子Ｖ１との間に所定の駆動電圧を印加することにより行う。ここでは、端子Ｖ０と端子Ｖ１との間に、抵抗記憶素子ＲＲのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子ＲＲが低抵抗状態の場合にのみ磁気反転電流密度（５×１０５Ａ／ｃｍ２）以上の電流密度の書き込み電流が流れるような電圧、例えば４Ｖを印加する。すなわち、端子Ｖ０へは例えば０Ｖを印加し、端子Ｖ１へは例えば４Ｖを印加する。
【００２７】
このとき、抵抗記憶素子ＲＲが低抵抗状態（４０ｋΩ）の場合には、磁気抵抗効果素子ＲＭには約２Ｖの電圧が印加され、磁化反転電流密度以上の電流密度（５×１０５Ａ／ｃｍ２）を有する書き込み電流Ｉ２が端子Ｖ１から端子Ｖ０方向に流れる。これにより、磁気抵抗効果素子ＲＭでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。
【００２８】
一方、抵抗記憶素子ＲＲが高抵抗状態（４００ｋΩ）の場合には、磁気抵抗効果素子ＲＭに印加される電圧は約０．４Ｖであり、磁気抵抗効果素子ＲＭに流れる電流の電流密度は磁化反転電流密度よりも低い１×１０５Ａ／ｃｍ２程度となる。これにより、磁気抵抗効果素子ＲＭでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子ＲＭは高抵抗状態のまま維持される。
【００２９】
こうして、抵抗記憶素子ＲＲに記録されている情報が何れの抵抗状態の場合にも、その情報を磁気抵抗効果素子ＲＭにそのまま転写することができる。
【００３０】
この後、抵抗記憶素子ＲＲに記録されていた情報を転写した磁気抵抗効果素子ＲＭは、ワークメモリとして用いる。
【００３１】
磁気抵抗効果素子ＲＭからの情報の読み出しは、端子Ｖ１と端子Ｖ２との間に所定の読み出し電流を流し、端子Ｖ１と端子Ｖ２との間の電位差を検出することにより行う。端子Ｖ１と端子Ｖ２との間に流す読み出し電流値を例えば０．０１ｍＡとすると、磁気抵抗効果素子ＲＭが低抵抗状態（１３．３ｋΩ）のとき、端子Ｖ１と端子Ｖ２との間には０．１３３Ｖの読み出し電圧が出力される。また、磁気抵抗効果素子ＲＭが高抵抗状態（４０ｋΩ）のとき、端子Ｖ１と端子Ｖ２との間には０．４Ｖの読み出し電圧が出力される。したがって、磁気抵抗効果素子ＲＭが低抵抗状態の場合と高抵抗状態の場合とで、約０．２６６Ｖ程度の十分な読み出し電圧マージンを確保することができる。
【００３２】
磁気抵抗効果素子ＲＭに記録された情報の書き換えは、端子Ｖ１と端子Ｖ２との間に所定の駆動電圧を印加して磁化反転電流密度以上の電流密度の書き込み電流を流すことにより行う。
【００３３】
そして、ワークメモリの初期化が必要な場合には、上記と同様の手順により、磁気抵抗効果素子ＲＭの情報のリセットと抵抗記憶素子ＲＲからの情報の転写とを改めて行う。
【００３４】
なお、上記手順では磁気抵抗効果素子ＲＭの記録情報を高抵抗状態にリセットしたが、低抵抗状態にリセットすることもできる。
【００３５】
磁気抵抗効果素子ＲＭを低抵抗状態にリセットする場合、端子Ｖ２に例えば０Ｖを印加し、端子Ｖ１に例えば２Ｖの電圧を印加する。これにより、磁気抵抗効果素子ＲＭには端子Ｖ１から端子Ｖ２方向へ、電流密度が約５×１０５Ａ／ｃｍ２の書き込み電流が流れる。これにより、磁気抵抗効果素子ＲＭでは固定磁化層に対する磁化方向が平行となるように自由磁化層の磁化反転が生じ、高抵抗状態から低抵抗状態へと抵抗状態が変化する。これにより、磁気抵抗効果素子ＲＭの素子抵抗は１３．３ｋΩに減少し、磁気抵抗効果素子ＲＭの低抵抗状態へのリセットが完了する。
【００３６】
磁気抵抗効果素子ＲＭへの情報の転写は、端子Ｖ０と端子Ｖ１との間に所定の駆動電圧を印加することにより行う。ここでは、端子Ｖ０と端子Ｖ１との間に、抵抗記憶素子ＲＲのセット電圧及びリセット電圧の何れよりも低い電圧であって、抵抗記憶素子ＲＲが低抵抗状態の場合にのみ磁化反転電流密度（５×１０５Ａ／ｃｍ２）以上の電流密度の書き込み電流が流れるような電圧、例えば２．７Ｖを印加する。すなわち、端子Ｖ０へは例えば２．７Ｖを印加し、端子Ｖ１へは例えば０Ｖを印加する。
【００３７】
このとき、抵抗記憶素子ＲＲが低抵抗状態（４０ｋΩ）の場合には、磁気抵抗効果素子ＲＭには約０．７Ｖの電圧が印加され、磁化反転電流密度以上の電流密度（５×１０５Ａ／ｃｍ２）を有する書き込み電流が端子Ｖ０から端子Ｖ１方向に流れる。これにより、磁気抵抗効果素子ＲＭでは固定磁化層に対する磁化方向が反平行になるように自由磁化層の磁化反転が生じ、低抵抗状態から高抵抗状態へと抵抗状態が変化する。
【００３８】
一方、抵抗記憶素子ＲＲが高抵抗状態（４００ｋΩ）の場合には、磁気抵抗効果素子ＲＭに印加される電圧は約０．１Ｖであり、磁気抵抗効果素子ＲＭに流れる電流の電流密度は磁化反転電流密度よりも低い約０．６×１０５Ａ／ｃｍ２程度となる。これにより、磁気抵抗効果素子ＲＭでは自由磁化層の磁化反転は生じず、磁気抵抗効果素子ＲＭは低抵抗状態のまま維持される。
【００３９】
この場合、抵抗記憶素子ＲＲの抵抗状態と磁気抵抗効果素子ＲＭに転写した抵抗状態とは逆になるが、情報“０”，“１”と抵抗記憶素子ＲＲ及び磁気抵抗効果素子ＲＭの抵抗状態との対応関係を予め定義しておけば、使用上問題はない。
【００４０】
次に、本実施形態による半導体記憶装置の具体的な構造について図３乃至図６を用いて説明する。
【００４１】
図３は、図１の単位素子構造を用いて構成したメモリセルアレイの一例を示す回路図である。図３に示すように、１つのメモリセルＭＣは、１つのセル選択トランジスタＴｒと、抵抗記憶素子ＲＲと、磁気抵抗効果素子ＲＭとを有している。セル選択トランジスタＴｒのソース端子はソース線ＳＬ（ＳＬ１）に接続され、ゲート端子はワード線ＷＬ（ＷＬ１）に接続されている。抵抗記憶素子ＲＲ及び磁気抵抗効果素子ＲＭの一端は、セル選択トランジスタＴｒのドレイン端子にそれぞれ接続されている。抵抗記憶素子ＲＲ及び磁気抵抗効果素子ＲＭの他端は、それぞれ別々のビット線ＢＬ（ＢＬ１１，ＢＬ１２）に接続されている。そして、このようなメモリセルＭＣが、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
【００４２】
列方向には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３…が配されており、列方向に並ぶメモリセルＭＣに共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセルＭＣに共通の信号線を構成している。
【００４３】
行方向（図面横方向）には、複数のビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…が配されており、行方向に並ぶメモリセルＭＣに共通の信号線を構成している。
【００４４】
図４及び図５は、図３の回路構成を実現する具体的な素子構造を示す平面図及び概略断面図である。図５（ａ）は図４のＡ−Ａ′線断面図であり、図５（ｂ）は図４のＢ−Ｂ′線断面図である。
【００４５】
シリコン基板３０には、素子領域を画定する素子分離膜３２が形成されている。シリコン基板３０の素子領域には、ゲート電極３４及びソース／ドレイン領域３６，３８を有するセル選択トランジスタが形成されている。
【００４６】
ゲート電極３４は、図４に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極３４を共通接続するワード線ＷＬとしても機能する。
【００４７】
セル選択トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン領域３６に電気的に接続されたコンタクトプラグ４４が埋め込まれた層間絶縁膜４０が形成されている。
【００４８】
コンタクトプラグ４４が埋め込まれた層間絶縁膜４０上には、コンタクトプラグ４４を介してソース／ドレイン領域３６に電気的に接続されたソース線４６が形成されている。
【００４９】
ソース線４２が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。層間絶縁膜４８上には、行方向（図面横方向）に延在するビット線５０が形成されている。ビット線５０が形成された層間絶縁膜４８上には、ビット線５０に電気的に接続されたコンタクトプラグ５６が埋め込まれた層間絶縁膜５２が形成されている。
【００５０】
コンタクトプラグ５６が埋め込まれた層間絶縁膜５２上には、コンタクトプラグ５６を介してビット線５０に電気的に接続された下部電極５８と、下部電極５８上に形成された抵抗記憶材料層６０と、抵抗記憶材料層６０上に形成された上部電極６２とを有する抵抗記憶素子６４が形成されている。
【００５１】
抵抗記憶素子６４が形成された層間絶縁膜５２上には、抵抗記憶素子６４の上部電極６２に電気的に接続されたコンタクトプラグ７４が埋め込まれた層間絶縁膜６６が形成されている。層間絶縁膜６６，５２，４８，４０には、ソース／ドレイン領域３８に電気的に接続されたコンタクトプラグ７２が埋め込まれている。
【００５２】
コンタクトプラグ７２，７４が埋め込まれた層間絶縁膜６６上には、コンタクトプラグ７２，７４を電気的に接続する下部電極層７６が形成されている。下部電極層７２上には、磁気抵抗効果素子９０が形成されている。磁気抵抗効果素子９０は、図６に示すように、下部電極層７６上に形成された下地層７８と、下地層７８上に形成された反強磁性層８０と、反強磁性層８０上に形成され、強磁性層８２ｃ／非磁性層８２ｂ／強磁性層８２ａの積層フェリ構造よりなる固定磁化層８２と、固定磁化層８２上に形成されたバリア層８４と、バリア層８４上に形成された自由磁化層８６と、自由磁化層８６上に形成されたキャップ層８８とにより構成されている。
【００５３】
下部電極層７６及び磁気抵抗効果素子９０が形成された層間絶縁膜６６上には、磁気抵抗効果素子９０に電気的に接続されたコンタクトプラグ９６が埋め込まれた層間絶縁膜９２が形成されている。
【００５４】
層間絶縁膜９２上には、コンタクトプラグ９６を介して磁気抵抗効果素子９０に電気的に接続され、行方向（図面横方向）に延在するビット線９８が形成されている。
【００５５】
こうして、図３に示す回路構成を有する半導体記憶装置が構成されている。
【００５６】
次に、本実施形態による半導体記憶装置の製造方法について図７乃至図１２を用いて説明する。なお、図７乃至図９は図４のＡ−Ａ′線断面における工程断面図、図１０乃至図１２は図４のＢ−Ｂ′線断面における工程断面図である。
【００５７】
まず、シリコン基板３０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜３２を形成する。
【００５８】
次いで、シリコン基板３０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極３４及びソース／ドレイン領域３６，３８を有するセル選択トランジスタを形成する（図７（ａ）、図１０（ａ））。
【００５９】
次いで、セル選択トランジスタが形成されたシリコン基板３０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００６０】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜４０に、ソース／ドレイン領域３６に達するコンタクトホール４２を形成する。
【００６１】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール４２内に、ソース／ドレイン領域３６に電気的に接続されたコンタクトプラグ４４を形成する。
【００６２】
次いで、コンタクトプラグ４４が埋め込まれた層間絶縁膜４０上に、コンタクトプラグ４４を介してソース／ドレイン領域３６に電気的に接続されたソース線４６を形成する（図７（ｂ）、図１０（ｂ））。
【００６３】
次いで、ソース線４６が形成された層間絶縁膜４０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。
【００６４】
次いで、層間絶縁膜４８上に、ビット線５０を形成する（図７（ｃ）、図１０（ｃ））。
【００６５】
次いで、ビット線５０が形成された層間絶縁膜４８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５２を形成する。
【００６６】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜５２に、ビット線５０に達するコンタクトホール５４を形成する。
【００６７】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール５４内に、ビット線５０に電気的に接続されたコンタクトプラグ５６を形成する（図８（ａ）、図１１（ａ））。
【００６８】
次いで、コンタクトプラグ５６が埋め込まれた層間絶縁膜５２上に、例えばプラチナよりなる下部電極５８と、例えばＰｒ１−ｘＣａｘＭｎＯ３よりなる抵抗記憶材料層６０と、例えばプラチナよりなる上部電極６２とを有する抵抗記憶素子６４を形成する（図１１（ｂ））。下部電極５８及び上部電極６２を構成するプラチナは、例えばスパッタ法により形成することができる。また、Ｐｒ１−ｘＣａｘＭｎＯ３よりなる抵抗記憶材料層６０は、レーザアブレーション法、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により形成することができる。
【００６９】
下部電極５８及び上部電極６２は、プラチナのほか、例えばＩｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等により形成することができる。また、抵抗記憶材料層６０は、Ｐｒ１−ｘＣａｘＭｎＯ３のほか、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等や、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料により形成することができる。
【００７０】
次いで、抵抗記憶素子６４が形成された層間絶縁膜５２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７１】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜６６に、ソース／ドレイン領域３８に達するコンタクトホール６８及び抵抗記憶素子６４の上部電極６２に達するコンタクトホール７０を形成する。
【００７２】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール６８，７０内に、ソース／ドレイン領域３８に電気的に接続されたコンタクトプラグ７２と、抵抗記憶素子６４の上部電極６２に電気的に接続されたコンタクトプラグ７４とをそれぞれ形成する（図８（ｂ）、図１１（ｃ））。
【００７３】
次いで、コンタクトプラグ７２，７４が埋め込まれた層間絶縁膜６６上に、例えばＴａよりなり、プラグ７２とプラグ７４とをソース／ドレイン領域３８に電気的に接続する下部電極層７６と、下部電極層７６上に形成された磁気抵抗効果素子９０とを形成する（図９（ａ）、図１２（ａ））。
【００７４】
磁気抵抗効果素子９０は、例えば図６に示すように、下部電極層７６上に形成されたＮｉＦｅよりなる下地層７８と、下地層７８上に形成されたＩｒＭｎよりなる反強磁性層８０と、反強磁性層８０上に形成され、ＣｏＦｅよりなる強磁性層８２ａと、Ｒｕよりなる非磁性層８２ｂと、ＣｏＦｅＢよりなる強磁性層８２ｃとからなる積層フェリ構造の固定磁化層８２と、固定磁化層８２上に形成されたＭｇＯよりなるバリア層８４と、バリア層８４上に形成されたＣｏＦｅＢよりなる自由磁化層８６と、自由磁化層８６上に形成されたＴａよりなるキャップ層（上部電極層）８８とにより構成する。
【００７５】
次いで、下部電極層７６及び磁気抵抗効果素子９０が形成された層間絶縁膜６６上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜９２を形成する。
【００７６】
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜９２に、磁気抵抗効果素子９０に達するコンタクトホール９４を形成する。
【００７７】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール９４内に、磁気抵抗効果素子９０に電気的に接続されたコンタクトプラグ９６を形成する。
【００７８】
次いで、コンタクトプラグ９６が埋め込まれた層間絶縁膜９２上に、コンタクトプラグ９６を介して磁気抵抗効果素子９０に電気的に接続されたビット線９８を形成する。
（図９（ｂ）、図１２（ｂ））。
【００７９】
この後、必要に応じて更に上層の配線層を形成し、本実施形態による半導体記憶装置を完成する。
【００８０】
このように、本実施形態によれば、１つのメモリセルを磁気抵抗効果素子と抵抗記憶素子とにより構成し、磁気抵抗効果素子をワークメモリとして用い、抵抗記憶素子をストレージメモリとして用いるので、高速且つ不揮発性を有するワークメモリを構成することができる。また、抵抗記憶素子から磁気抵抗効果素子への情報の転送は、抵抗記憶素子と磁気抵抗効果素子との直列接続体に所定の駆動電圧を印加するだけで実行できるため、磁気抵抗効果素子を所望の状態へ高速でイニシャライズすることができる。
【００８１】
また、抵抗記憶素子と磁気抵抗効果素子とは垂直方向に積層することができる。これにより、単位メモリセルに必要とされる床面積を大幅に狭くすることができ、半導体記憶装置の集積度を向上することができる。
【００８２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００８３】
例えば、上記実施形態では、抵抗記憶素子６４と磁気抵抗効果素子９０とをシリコン基板１０上に積層して配置したが、これら素子は必ずしも積層する必要はない。本発明の半導体記憶装置は、図３に示す回路構成を基本とするものであり、各素子の配置は図５に記載の構造に限定されるものではない。例えば、図５において、下部電極層７６上に抵抗記憶素子６４及び磁気抵抗効果素子９０を形成し、層間絶縁膜９２上にビット線５０，９８を形成することも可能である。
【００８４】
また、上記実施形態では、スピン注入により磁気抵抗効果素子９０の記憶情報をリセットしたが、磁気抵抗効果素子９０に所定方向の磁界を印加して自由磁化層を磁化反転することにより記憶情報をリセットしてもよい。この場合、総ての又は特定ブロックの磁気抵抗効果素子を一括してリセットすることも可能である。
【００８５】
また、上記実施形態では、磁気抵抗効果素子として、２つの強磁性層間にトンネル絶縁膜を挟んで構成されるＴＭＲ型のスピン注入磁化反転素子を適用した場合について示したが、２つの強磁性層間にＣｕ，Ａｇ，Ａｕ，Ｒｕ等の非磁性金属中間層を挟んで構成されるＧＭＲ型のスピン注入磁化反転素子においても同様に適用することができる。
【００８６】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８７】
（付記１）  一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、
前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続されている
ことを特徴とする半導体記憶装置。
【００８８】
（付記２）  請求項１記載の半導体記憶装置において、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する情報初期化手段を更に有する
ことを特徴とする半導体記憶装置。
【００８９】
（付記３）  請求項１又は２記載の半導体記憶装置において、
前記磁気抵抗効果素子は、スピンの注入により前記自由磁化層の磁化反転を行うスピン注入磁化反転型の素子である
ことを特徴とする半導体記憶装置。
【００９０】
（付記４）  請求項１乃至３のいずれか１項に記載の半導体記憶装置において、
前記抵抗記憶素子の前記一対の電極のうちの前記一方と前記磁気抵抗効果素子の前記一対の電極のうちの前記一方との接続部分に接続されたセル選択トランジスタを更に有する
ことを特徴とする半導体記憶装置。
【００９１】
（付記５）  一対の電極と、前記一対の電極間に形成された抵抗記憶材料よりなる抵抗記憶層とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧又は電流の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、一対の電極と、前記一対の電極間に形成され、固定磁化層、非磁性層及び自由磁化層が積層された積層体とを有し、前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との関係に応じて抵抗値が変化する磁気抵抗効果素子とを有し、前記抵抗記憶素子の前記一対の電極のうちの一方と前記磁気抵抗効果素子の前記一対の電極のうちの一方とが接続された半導体記憶装置の駆動方法であって、
前記磁気抵抗効果素子に記録された情報を初期化する際に、前記抵抗記憶素子の前記一対の電極のうちの他方と前記磁気抵抗効果素子の前記一対の電極のうちの他方との間に電圧を印加し、前記抵抗記憶素子の抵抗状態に応じた電流を前記磁気抵抗効果素子に流すことにより、前記抵抗記憶素子に記録された情報を前記磁気抵抗効果素子に転写する
ことを特徴とする半導体記憶装置の駆動方法。
【００９２】
（付記６）  請求項５記載の半導体記憶装置の駆動方法において、
前記抵抗記憶素子の前記一対の電極のうちの前記他方と前記磁気抵抗効果素子の前記一対の電極のうちの前記他方との間に印加する前記電圧は、前記抵抗記憶素子が前記低抵抗状態のときには前記自由磁化層が磁化反転する磁化反転電流密度以上の電流が流れ、前記抵抗記憶素子が前記高抵抗状態のときには前記磁化反転電流密度より小さい電流が流れる値に設定する
ことを特徴とする半導体記憶装置の駆動方法。
【００９３】
（付記７）  請求項５又は６記載の半導体装置の駆動方法において、
前記抵抗記憶素子に記録された前記情報を前記磁気抵抗効果素子に転写する前に、前記磁気抵抗効果素子に記録されている情報をリセットする
ことを特徴とする半導体記憶装置の駆動方法。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施形態による半導体記憶装置の基本構造を示す回路図である。
【図２】本発明の一実施形態による半導体記憶装置の基本構造を示す概略断面図である。
【図３】本発明の一実施形態による半導体記憶装置の構造を示す回路図である。
【図４】本発明の一実施形態による半導体記憶装置の構造を示す平面図である。
【図５】本発明の一実施形態による半導体記憶装置の構造を示す概略断面図である。
【図６】本発明の一実施形態による半導体記憶装置における磁気抵抗効果素子の構造を示す概略断面図である。
【図７】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図１２】本発明の一実施形態による半導体記憶装置の製造方法を示す工程断面図（その６）である。
【符号の説明】
【００９５】
１０，１４，２６…電極
１２…抵抗記憶材料層
１６…抵抗記憶素子
１８…反強磁性層
２０…固定磁化層
２２…バリア層
２４…自由磁化層
２８…磁気抵抗効果素子
３０…シリコン基板
３２…素子分離膜
３４…ゲート電極
３６，３８…ソース／ドレイン領域
４０，４８，５２，６６，９２…層間絶縁膜
４２，５４，６８，７０，９４…コンタクトホール
４４，５６，７２，７４，９６…コンタクトプラグ
４６…ソース線
５０，９８…ビット線
５８…下部電極
６０…抵抗記憶材料層
６２…上部電極
６４…抵抗記憶素子
７６…下部電極層
７８…下地層
８０…反強磁性層
８２…固定磁化層
８２ａ，８２ｃ…強磁性層
８２ｂ…非磁性層
８４…バリア層
８６…自由磁化層
８８…キャップ層
９０…磁気抵抗効果素子
【図１】
2007258533.tif 000003
【図２】
2007258533.tif 000004
【図３】
2007258533.tif 000005
【図４】
2007258533.tif 000006
【図５】
2007258533.tif 000007
【図６】
2007258533.tif 000008
【図７】
2007258533.tif 000009
【図８】
2007258533.tif 000010
【図９】
2007258533.tif 000011
【図１０】
2007258533.tif 000012
【図１１】
2007258533.tif 000013
【図１２】
2007258533.tif 000014