(57)【要約】【課題】  隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供すること【解決手段】  スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルの浮遊ゲートをワード線方向に沿って分離した後に（ＳＴ．２）、シャロートレンチを形成して上記浮遊ゲートをビット線方向に沿って分離する（ＳＴ．３）。【選択図】    図１
2007299959.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、
前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、
前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンでエッチングする工程と、
前記エッチングされた領域に第三の絶縁膜を埋め込む工程と、
前記第二の絶縁膜を除去する工程と、
前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を堆積する工程と、
前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、
前記第二の導電体膜を、第一のライン アンド スペースパターンと平行な第三のライン アンド スペースパターンにエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第四の絶縁膜を堆積する前に、前記エッチングされた領域に埋め込まれた第三の絶縁膜を前記第一の導電体膜の膜厚の途中までエッチングしておくことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、
前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜および第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、
前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンにエッチングする工程と、
前記エッチングされた領域に、第三の絶縁膜を埋め込む工程と、
前記第三の絶縁膜を、前記第二の絶縁膜の途中までエッチングする工程と、
前記エッチングされた領域上に、膜を形成する工程と、
前記膜に不純物を、第一のライン アンド スペースパターンに平行、かつ、半導体基板に対して斜めの角度から注入する工程と、
前記膜のうち、前記不純物が注入されていない部分をエッチングする工程と、
前記膜のうち、残った部分および前記第二の絶縁膜をマスクに用いて前記第三の絶縁膜を、第一の導電体膜の膜厚の途中までエッチングする工程と、
前記膜のうち、前記残った部分および前記第二の絶縁膜を除去する工程と、
前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を形成する工程と、
前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、
前記第二の導電膜を後退させて、この第二の導電体による埋め込み配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記膜に注入する不純物は、ボロンイオンもしくはボロンを含むイオンであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不純物を注入する注入角度が、第二のライン アンド スペースパターンのスペース幅とシリコン膜より表面側の第二の絶縁膜の高さで決まる角度よりも大きな角度であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法に係わり、特に、スタックゲート型のメモリセルを有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
背景技術として、ＮＡＮＤ型不揮発性半導体メモリのメモリセルアレイを例にとり、その素子分離領域（シャロートレンチアイソレーション）形成からゲート配線（ワード線）形成までの工程について説明する。
【０００３】
図４３は、シャロートレンチアイソレーション形成からワード線形成までの公知の流れを示す流れ図である。図４３に示す流れは、例えば、非特許文献１のＦｉｇ．２（ａ）〜（ｄ）にみることができる。
【０００４】
図４４は図４３に示す流れに従って形成されたメモリセルアレイの平面図であり、図４５Ａは図４４中の４５−４５線に沿う断面図である。
【０００５】
まず、図４３中のＳＴ１に示すように、半導体基板４上にトンネル絶縁膜５を形成し、このトンネル絶縁膜５上に浮遊ゲート（ＦＧ）用導電体膜６を堆積する。
【０００６】
次に、ＳＴ２に示すように、浮遊ゲート用導電体膜６上に素子領域（ＡＡ）マスクパターンを形成し、この素子領域マスクパターンをエッチングのマスクに用いて、浮遊ゲート用導電体膜６および半導体基板４をドライエッチングし、半導体基板４にシャロートレンチを形成すると同時に、浮遊ゲート用導電体膜６をビット線方向に沿って分離する。
【０００７】
次に、ＳＴ３に示すように、半導体基板４に形成されたシャロートレンチに絶縁物（ＳＴＩ）９を埋め込む。次いで、浮遊ゲート用導電体膜６および絶縁物９上に、浮遊ゲートとワード線とを絶縁するインターポリ絶縁膜１０を形成し、このインターポリ絶縁膜１０上にワード線用導電体膜１１を堆積する。
【０００８】
次に、ＳＴ４に示すように、ワード線用導電体膜１１上にワード線マスクパターン１２を形成し、このワード線マスクパターン１２をエッチングのマスクに用いて、ワード線用導電体膜１１、インターポリ絶縁膜１０、および浮遊ゲート用導電体膜６をドライエッチングし、ワード線（ＷＬ）を形成すると同時に、浮遊ゲート用導電体膜６をワード線方向に沿って分離する。このエッチングの過程を、図４５Ｂおよび図４５Ｃに示す。なお、図４５Ｂおよび図４５Ｃは、図４５Ａと同様に、図４４中の４５−４５線に沿う断面図である。
【０００９】
しかしながら、図４５Ｂおよび図４５Ｃに示す断面は、実際には図４６Ａおよび図４６Ｂに示すように、浮遊ゲート６および絶縁膜９にテーパーがつく。テーパーがつく理由は、ＳＴ３に示したシャロートレンチを形成するためのドライエッチングにおいて、このドライエッチングの特性上、側壁にエッチング生成物によるデポジション膜を堆積しながらエッチングが進行するためである。このテーパーは、図４６Ｂに示すように、半導体基板４上に、絶縁膜９およびインターポリ絶縁膜１０によって陰となる部分を発生させる。この陰となる部分に浮遊ゲート６がエッチングされずに残ることがある。このような残りが発生すると、隣接する浮遊ゲート６どうしのショートを引き起こす。図４７Ａは、メモリセルアレイ上の浮遊ゲート（ＦＧ）６の理想的なパターン（Ｄｅｓｉｇｎ）を示す平面図であり、図４７Ｂは、残りが発生したときの浮遊ゲート（ＦＧ）６のパターン（Ａｃｔｕａｌ）を示す平面図である。
【００１０】
図４７Ｂに示すように、残りが発生すると、浮遊ゲート６のパターンは一つ一つが独立したパターンにならず、ワード線方向に沿った分離が不十分となり、隣接した浮遊ゲート６どうしがビット線方向に沿って鎖状につながってしまう。
【非特許文献１】S. Aritome et al, “A 0.67um2 SELF-ALIGNED SHLLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs”, IEDM, pp61-64, 1994
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１態様に係る半導体装置の製造方法は、半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンでエッチングする工程と、前記エッチングされた領域に第三の絶縁膜を埋め込む工程と、前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を堆積する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電体膜を、第一のライン アンド スペースパターンと平行な第三のライン アンド スペースパターンにエッチングする工程とを具備する。
【００１３】
この発明の第２態様に係る半導体装置の製造方法は、半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンにエッチングする工程と、前記エッチングされた領域に、第三の絶縁膜を埋め込む工程と、前記第三の絶縁膜を、前記第二の絶縁膜の途中までエッチングする工程と、前記エッチングされた領域上に、膜を形成する工程と、前記膜に不純物を、第一のライン アンド スペースパターンに平行、かつ、半導体基板に対して斜めの角度から注入する工程と、前記膜のうち、前記不純物が注入されていない部分をエッチングする工程と、前記膜のうち、残った部分および前記第二の絶縁膜をマスクに用いて前記第三の絶縁膜を、第一の導電体膜の膜厚の途中までエッチングする工程と、前記膜のうち、前記残った部分および前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を形成する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電膜を後退させて、この第二の導電体による埋め込み配線を形成する工程とを具備する。
【発明の効果】
【００１４】
この発明によれば、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。なお、図面においては、同一の部分については同一の参照符号を付す。
【００１６】
（第１実施形態）
第１実施形態は、この発明の実施形態の基本となるものであり、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる手順、およびその流れの一例を示す例である。
【００１７】
第１実施形態は、端的には、スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルの浮遊ゲートをワード線方向に沿って分離した後に、シャロートレンチを形成して上記浮遊ゲートをビット線方向に沿って分離する。
【００１８】
このように、第１実施形態は、テーパーを発生させるシャロートレンチを形成する前に、浮遊ゲートをワード線方向に沿って分離することで、浮遊ゲートの、ワード線方向に沿った分離が不十分となることを抑制する。この結果、スタックゲート型のＮＡＮＤ型フラッシュメモリを歩留り良く製造することができる。
【００１９】
図１は、この発明の第１実施形態に係る半導体装置の製造方法の流れの一例を示す流れ図である。
【００２０】
まず、図１中のＳＴ１に示すように、半導体基板上にトンネル絶縁膜を形成する。次いで、トンネル絶縁膜上に浮遊ゲート（ＦＧ）用導電体膜を堆積する。
【００２１】
次に、ＳＴ２に示すように、浮遊ゲート用導電体膜上に、浮遊ゲートをワード線方向に沿って分離するための分離用マスクパターンを形成する。次いで、分離用マスクパターンをエッチングのマスクに用いて浮遊ゲート用導電体膜をエッチングし、浮遊ゲート用導電体膜をワード線方向に沿って分離する。
【００２２】
次に、ＳＴ３に示すように、分離用マスクパターンを除去した後、半導体基板および浮遊ゲート用導電体膜上に素子領域（ＡＡ）マスクパターンを形成する。次いで、素子領域マスクパターンをエッチングのマスクに用いて浮遊ゲート用導電体膜および半導体基板をエッチングし、半導体基板にシャロートレンチを形成すると同時に、浮遊ゲート用導電体膜をビット線方向に沿って分離する。
【００２３】
次に、ＳＴ４に示すように、半導体基板に形成されたシャロートレンチに絶縁物を埋め込む。次いで、半導体基板、浮遊ゲート用導電体膜および絶縁物上に、浮遊ゲートとワード線とを絶縁するインターポリ絶縁膜を形成する。次に、インターポリ絶縁膜上にワード線用導電体膜を堆積する。
【００２４】
次に、ＳＴ５に示すように、ワード線用導電体膜上にワード線マスクパターンを形成する。次いで、ワード線マスクパターンをエッチングのマスクに用いてワード線用導電体膜、およびインターポリ絶縁膜をドライエッチングし、ワード線（ＷＬ）を形成する。
【００２５】
このように、第１実施形態によれば、テーパーを発生させるシャロートレンチを形成する前に、浮遊ゲートをワード線方向に沿って分離する。即ち、シャロートレンチに埋め込まれた絶縁物にテーパーつく前に、浮遊ゲートはワード線方向に沿って分離されるから、上記テーパーによって生じた陰の部分に浮遊ゲートが残ることがない。従って、浮遊ゲートの、ワード線方向に沿った分離が不十分となることは抑制される。この結果、スタックゲート型のＮＡＮＤ型フラッシュメモリを、歩留り良く製造することができる。
【００２６】
（第２実施形態）
第２実施形態は、第１実施形態を実際の製造工程に適用したときの第１の例である。
【００２７】
図２、４、６、８、１０、１２、１４、１６、１８、２０は、この発明の第２実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す平面図である。図３Ａ、３Ｂ、５Ａ、５Ｂ、７Ａ、７Ｂ、９Ａ、９Ｂ、１１Ａ、１１Ｂ、１３Ａ、１３Ｂ、１５Ａ、１５Ｂ、１７Ａ、１７Ｂ、１９Ａ、１９Ｂ、２１Ａ、２１Ｂは、この発明の第２実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す断面図である。
【００２８】
まず、図２、図３Ａおよび図３Ｂに示すように、シリコン基板４上にトンネル絶縁膜５を形成する。その形成方法の一例はシリコン基板４を約８ｎｍの厚さに熱酸化することである。次いで、トンネル絶縁膜５上に浮遊ゲートとなる導電体膜６を形成する。導電体膜６の一例はリンがドープされたリンドープトポリシリコン膜である。その形成方法の一例は、トンネル絶縁膜５上に、ＬＰ-ＣＶＤ（減圧ＣＶＤ）法を用いてリンドープトポリシリコンを約１４０ｎｍ堆積することである。次いで、リンドープトポリシリコン膜６上にキャップ層となる絶縁膜（ＣＡＰ）７を形成する。絶縁膜７の一例は窒化シリコン膜である。その形成方法の一例は、リンドープトポリシリコン膜６上に、ＬＰ-ＣＶＤ法を用いて窒化シリコンを約７０ｎｍ堆積することである。次いで、窒化シリコン膜７上にフォトレジスト（ＰＲ）を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、浮遊ゲートをワード線方向に沿って分離するための分離用マスクパターン８を形成する。
【００２９】
次に、図４、図５Ａおよび図５Ｂに示すように、分離用マスクパターン８をエッチングのマスクに用いて窒化シリコン膜７およびリンドープトポリシリコン膜６をドライエッチングする。次いで、分離用マスクパターン８をアッシングし、除去する。
【００３０】
次に、図６、図７Ａおよび図７Ｂに示すように、窒化シリコン膜７およびトンネル絶縁膜５（又はシリコン基板４）上に絶縁物（ＩＩ）１４を堆積する。絶縁物１４の一例は二酸化シリコン膜である。その形成方法の一例は、窒化シリコン膜７およびトンネル絶縁膜５（又はシリコン基板４）上に、Ｐ-ＣＶＤ（プラズマＣＶＤ）法を用いて二酸化シリコンを、リンドープトポリシリコン膜６間の空間が埋め込まれる厚さに堆積することである。次いで、窒化シリコン膜７をポリッシングのストッパーに用いて二酸化シリコン膜１４を化学−機械的研磨（ＣＭＰ）し、リンドープトポリシリコン膜６間の空間を二酸化シリコン膜１４によって埋め込む。
【００３１】
次に、図８、図９Ａおよび図９Ｂに示すように、窒化シリコン膜１４および二酸化シリコン膜１４上にフォトレジスト（ＰＲ）を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、素子領域（ＡＡ）マスクパターン８´を形成する。
【００３２】
次に、図１０、図１１Ａおよび図１１Ｂに示すように、素子領域マスクパターン８´をエッチングのマスクに用いて窒化シリコン膜７、二酸化シリコン膜１４、リンドープトポリシリコン膜６およびトンネル絶縁膜５をエッチングし、さらに、シリコン基板４をエッチングし、シリコン基板４にシャロートレンチ（ＳＴ）を形成する。次いで、素子領域マスクパターン８´をアッシングし、除去する。
【００３３】
次に、図１２、図１３Ａおよび図１３Ｂに示すように、窒化シリコン膜７、二酸化シリコン膜１４およびシリコン基板４上に絶縁物９を堆積する。絶縁物９の一例は二酸化シリコン膜である。その形成方法の一例は、窒化シリコン膜７、二酸化シリコン膜１４およびシリコン基板４上に、Ｐ-ＣＶＤ（プラズマＣＶＤ）法を用いて二酸化シリコンを、シャロートレンチ（ＳＴ）が埋め込まれる厚さに堆積することである。次いで、窒化シリコン膜７をポリッシングのストッパーに用いて二酸化シリコン膜９を化学−機械的研磨（ＣＭＰ）し、シャロートレンチ（ＳＴ）を二酸化シリコン膜９によって埋め込む。これにより、シリコン基板４には、素子領域（ＡＡ）を画定する素子分離領域（シャロートレンチアイソレーション（ＳＴＩ））が形成される。
【００３４】
次に、図１４、図１５Ａおよび図１５Ｂに示すように、二酸化シリコン膜９、１４をエッチングのマスクに用いて窒化シリコン膜７をウェットエッチングし、窒化シリコン膜７を除去し、リンドープトポリシリコン膜６の上面を露出させる。
【００３５】
次に、図１６、図１７Ａおよび図１７Ｂに示すように、二酸化シリコン膜９、１４およびリンドープトポリシリコン膜６上にインターポリ絶縁物１０を堆積する。インターポリ絶縁物１０は、浮遊ゲートと制御ゲート（ワード線）とを絶縁する絶縁物である。絶縁物１０の一例は二酸化シリコン膜である。その形成方法の一例は、二酸化シリコン膜９、１４およびリンドープトポリシリコン膜６上に、ＬＰ-ＣＶＤ（減圧ＣＶＤ）法を用いて二酸化シリコンを堆積することである。次いで、二酸化シリコン膜１０上に導電物１１を堆積する。導電物１１は制御ゲート（ワード線）となる導電物である。導電物１１の一例は、リンドープトポリシリコン膜である。その形成方法の一例は、二酸化シリコン膜１０上に、ＬＰ-ＣＶＤ（減圧ＣＶＤ）法を用いてリンドープトポリシリコンを堆積することである。次いで、リンドープトポリシリコン膜１１上に絶縁物１２を堆積する。絶縁膜１２の一例は窒化シリコン膜である。その形成方法の一例は、リンドープトポリシリコン膜１１上に、ＬＰ-ＣＶＤ法を用いて窒化シリコンを堆積することである。
【００３６】
次に、図１８、図１９Ａおよび図１９Ｂに示すように、窒化シリコン膜１２上にフォトレジスト（ＰＲ）を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、ワード線マスクパターン１３を形成する。
【００３７】
次に、図２０、図２１Ａおよび図２１Ｂに示すように、ワード線マスクパターン１３をエッチングのマスクに用いて窒化シリコン膜１２をドライエッチングし、引き続き、リンドープトポリシリコン膜１１をドライエッチングする。次いで、ワード線マスクパターン１３をアッシングし、除去する。
【００３８】
以上の工程により、スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイが形成される。
【００３９】
第２実施形態においても、第１実施形態と同様に、二酸化シリコン膜９にテーパーを発生させるシャロートレンチ（ＳＴ）を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜６をワード線方向に沿って分離する（図４、図５Ａおよび図５Ｂに示す工程）。
【００４０】
即ち、シャロートレンチ（ＳＴ）に埋め込まれた二酸化シリコン膜９にテーパーつく前に、リンドープトポリシリコン膜６はワード線方向に沿って分離されるから、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜６が残ることがない。従って、リンドープトポリシリコン膜６の、ワード線方向に沿った分離が不十分となることは抑制される。この結果、第２実施形態においても、第１実施形態と同様に、スタックゲート型のＮＡＮＤ型フラッシュメモリを、歩留り良く製造することができる。
【００４１】
（第３実施形態）
第３実施形態は、第１実施形態を実際の製造工程に適用したときの第２の例である。
【００４２】
第３実施形態が第２実施形態と、特に、異なるところは、第２実施形態の図１２、図１３Ａ、図１３Ｂに示す工程において、シャロートレンチ（ＳＴ）を埋め込む絶縁膜（ＳＴＩ）９の上面を浮遊ゲートとなる導電体膜６の側面途中まで下げ、導電体膜６の側面を露出させるところにある。
【００４３】
図２２Ａ、図２２Ｂ〜図２６Ａ、図２６Ｂは、この発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示した断面図である。なお、図２２Ａ〜図２６Ａに示す断面は図１２〜図２０に示すＡ−Ａ線に沿った断面に相当し、同じく図２２Ｂ〜図２６Ｂに示す断面は図１２〜図２０に示すＢ−Ｂ線に沿った断面に相当する。
【００４４】
まず、第２実施形態において説明した図１０、図１１Ａおよび図１１Ｂまでの工程と同様に、シリコン基板４にシャロートレンチ（ＳＴ）まで形成する。
【００４５】
次に、図２２Ａおよび図２２Ｂに示すように、窒化シリコン膜７、二酸化シリコン膜１４およびシリコン基板４上に絶縁物９を堆積し、シャロートレンチ（ＳＴ）を埋め込む。絶縁物９の一例は、第１実施形態と同様に二酸化シリコン膜で良く、その形成方法の一例は第１実施形態と同様で良い。次いで、窒化シリコン膜７をエッチングのマスクに用いて二酸化シリコン膜９をドライエッチングする。本例では二酸化シリコン膜９を、導電体膜６、本例ではリンドープトポリシリコン膜６の側面途中までドライエッチングする。二酸化シリコン膜９の上面はリンドープトポリシリコン膜６の側面途中まで下がる。これにより、リンドープトポリシリコン膜６の側面は露出される。これにより、シリコン基板４には、素子領域（ＡＡ）を画定する素子分離領域（シャロートレンチアイソレーション（ＳＴＩ））が形成される。
【００４６】
なお、本例ではリンドープトポリシリコン膜６間の空間を埋め込む絶縁膜１４が二酸化シリコン膜１４であることから、この二酸化シリコン膜１４も二酸化シリコン膜９と同時にドライエッチングされる。このため、特に、図２２Ｂに示すように、二酸化シリコン膜１４の上面は、二酸化シリコン膜９の上面とともにリンドープトポリシリコン膜６の側面途中まで下がる。
【００４７】
次に、図２３Ａおよび図２３Ｂに示すように、二酸化シリコン膜９、１４をエッチングのマスクに用いて窒化シリコン膜７をウェットエッチングし、窒化シリコン膜７を除去する。
【００４８】
次に、図２４Ａおよび図２４Ｂに示すように、二酸化シリコン膜９、１４およびリンドープトポリシリコン膜６上にインターポリ絶縁物１０を堆積する。インターポリ絶縁物１０の一例は第２実施形態と同じで良く、二酸化シリコン膜である。その形成方法の一例も第２実施形態と同じで良い。次いで、二酸化シリコン膜１０上に導電物１１を堆積する。導電物１１の一例は第２実施形態と同じで良く、リンドープトポリシリコン膜である。その形成方法の一例も第２実施形態と同じで良い。次いで、リンドープトポリシリコン膜１１上に絶縁物１２を堆積する。絶縁膜１２の一例もまた第２実施形態と同じであり、窒化シリコン膜である。その形成方法の一例もまた第２実施形態と同じである。
【００４９】
次に、図２５Ａおよび図２５Ｂに示すように、窒化シリコン膜１２上にフォトレジスト（ＰＲ）を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、ワード線マスクパターン１３を形成する。
【００５０】
次に、図２６Ａおよび図２６Ｂに示すように、ワード線マスクパターン１３をエッチングのマスクに用いて窒化シリコン膜１２をドライエッチングし、引き続き、リンドープトポリシリコン膜１１をドライエッチングする。次いで、ワード線マスクパターン１３をアッシングし、除去する。
【００５１】
以上の工程により、スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイが形成される。
【００５２】
第３実施形態においても、第１、第２実施形態と同様に、二酸化シリコン膜９にテーパーを発生させるシャロートレンチ（ＳＴ）を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜６をワード線方向に沿って分離する。このため、第１、第２実施形態と同様に、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜６が残ることがない。従って、リンドープトポリシリコン膜６の、ワード線方向に沿った分離が不十分となることは抑制される。この結果、第３実施形態においても、第１、第２実施形態と同様に、スタックゲート型のＮＡＮＤ型フラッシュメモリを、歩留り良く製造することができる。
【００５３】
さらに、第３実施形態によれば、シャロートレンチ（ＳＴ）を埋め込む絶縁膜（ＳＴＩ）９の上面を、浮遊ゲートとなる導電体膜６の側面途中まで下げて、導電体膜６の側面を露出させる。このため、第２実施形態に比較して、例えば、図２６Ａに良く示されるように、導電体膜６と導電体膜１１との対向面積をより広く得ることができ、浮遊ゲートと制御ゲート（ワード線）との間の容量を、第２実施形態に比較して大きくすることが可能になる。
【００５４】
さらに、特に、図２６Ａに示すように、ワード線方向に沿った浮遊ゲート（参照符号６
）間には、導電体膜１１が挟まれるから、第２実施形態に比較してワード線方向に沿って隣接する浮遊ゲート間の容量を小さくすることができる。浮遊ゲート間の容量を小さくできることから、隣接する浮遊ゲートの電位に起因したメモリセルのしきい値変動、いわゆる近接効果を受け難い構造である。このように、第３実施形態に従って得られたメモリセルは、近接効果を受け難い構造を有するから、メモリセルの更なる微細化にも有利である。
【００５５】
（第４実施形態）
第４実施形態は、第１実施形態を実際の製造工程に適用したときの第３の例である。
【００５６】
図２７、２９、３１、３３、３５、３７、３９、４１は、この発明の第４実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す平面図である。図２８Ａ、２８Ｂ、３０Ａ、３０Ｂ、３２Ａ、３２Ｂ、３４Ａ、３４Ｂ、３６Ａ、３６Ｂ、３８Ａ、３８Ｂ、４０Ａ、４０Ｂ、４２Ａ、４２Ｂは、この発明の第４実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す断面図である。
【００５７】
まず、図２７、図２８Ａおよび図２８Ｂに示すように、第２実施形態において説明した図１２、図１３Ａおよび図１３Ｂまでの工程と同様に、シリコン基板４にシャロートレンチ（ＳＴ）を形成し、このシャロートレンチを絶縁膜９、本例では二酸化シリコン膜９によって埋め込む。ただし、本例では、絶縁膜（ＣＡＰ）７の厚さ、本例では窒化シリコン膜７の厚さは、第２、第３実施形態のときの厚さよりも、厚く形成しておく。
【００５８】
次に、図２９、図３０Ａおよび図３０Ｂに示すように、窒化シリコン膜７をエッチングのマスクに用いて二酸化シリコン膜９および１４をドライエッチング、又はウェットエッチングする。本例では、二酸化シリコン膜９および１４を、窒化シリコン膜７の側面途中までドライエッチング、又はウェットエッチングする。二酸化シリコン膜９の上面および二酸化シリコン膜１４の上面は窒化シリコン膜７の側面途中まで下がる。
【００５９】
次に、図３１、図３２Ａおよび図３２Ｂに示すように、窒化シリコン膜７、二酸化シリコン膜９および１４上に、例えば、アモルファスシリコンをＬＰ-ＣＶＤ（減圧ＣＶＤ）法を用いて堆積し、アモルファスシリコン膜１５を形成する。次いで、窒化シリコン膜７をポリッシングのストッパーに用いてアモルファスシリコン膜１５を化学−機械的研磨（ＣＭＰ）する。引き続き、窒化シリコン膜７をエッチングのマスクに用いてアモルファスシリコン膜１５ドライエッチングし、アモルファスシリコン膜１５をリセスする。これにより、アモルファスシリコン膜１５を、柱状に残った窒化シリコン膜７の周囲に残す。
【００６０】
次に、図３３、図３４Ａおよび図３４Ｂに示すように、ボロンイオン（Ｂ＋）１６を、本例ではワード線方向に平行で、かつ、シリコン基板４に対して斜め方向からイオン注入する。注入角度を調整すると、アモルファスシリコン膜１５には窒化シリコン膜７によって陰になる部分ができる。この陰になる部分には、ボロンイオン（Ｂ＋）１６が注入されないようにできる。これによって、アモルファスシリコン膜１５には、ワード線方向に平行に、選択的にボロンイオン（Ｂ＋）１６が注入された領域１５´（ボロンドープトアモルファスシリコン膜）が得られる。
【００６１】
次に、図３５、図３６Ａおよび図３６Ｂに示すように、窒化シリコン膜７をエッチングのマスクに用いて、アモルファスシリコン膜１５を、例えば、アルカリ系のエッチャントを用いてウェットエッチングする。このとき、アモルファスシリコン膜１５のうち、ボロンドープトアモルファスシリコン膜１５´の領域は、アルカリエッチングのレートがこれ以外の領域に比較して遅くなるため、エッチングされずに残る。
【００６２】
次に、図３７、図３８Ａおよび図３８Ｂに示すように、窒化シリコン膜７およびボロンドープトアモルファスシリコン膜１５´をエッチングのマスクに用いて二酸化シリコン膜９をドライエッチングする。本例では、二酸化シリコン膜９を、リンドープトポリシリコン膜６の側面途中までドライエッチングする。これにより、二酸化シリコン膜９の上面をリンドープトポリシリコン膜７の側面途中まで下げる。これにより、リンドープトポリシリコン膜７の側面が露出する。
【００６３】
次に、図３９、図４０Ａおよび図４０Ｂに示すように、窒化シリコン膜７および二酸化シリコン膜９をエッチングのマスクに用いてボロンドープトアモルファスシリコン膜１５´をドライエッチングし、ボロンドープトアモルファスシリコン膜１５´を除去する。次いで、二酸化シリコン膜９および１４をエッチングのマスクに用いて窒化シリコン膜７をウェットエッチングし、窒化シリコン膜７を除去して、リンドープトポリシリコン膜７の上面を露出させる。
【００６４】
次に、図４１、図４２Ａおよび図４２Ｂに示すように、二酸化シリコン膜９、１４およびリンドープトポリシリコン膜６上にインターポリ絶縁物１０を堆積する。インターポリ絶縁物１０の一例は第２実施形態と同じで良く、二酸化シリコン膜である。その形成方法の一例も第２実施形態と同じで良い。次いで、二酸化シリコン膜１０上に導電物１１を堆積する。導電物１１の一例は第２実施形態と同じで良く、リンドープトポリシリコン膜である。その形成方法の一例も第２実施形態と同じで良い。次いで、二酸化シリコン膜１０をポリッシングのストッパーに用いてリンドープトポリシリコン膜１１を化学−機械的研磨（ＣＭＰ）し、二酸化シリコン膜９および１４が交互に配置されるパターン間に生じた空間をリンドープトポリシリコン膜１１によって埋め込む。これにより、第２、第３実施形態とは異なり、ワード線マスクパターンを用いることなく、ワード線（ＷＬ）が形成される。
【００６５】
以上の工程により、スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイが形成される。
【００６６】
第４実施形態においても、第１〜第３実施形態と同様に、二酸化シリコン膜９にテーパーを発生させるシャロートレンチ（ＳＴ）を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜６をワード線方向に沿って分離する。このため、第１〜第３実施形態と同様に、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜６が残ることがない。
【００６７】
また、第４実施形態によれば、第３実施形態と同様に、絶縁膜（ＳＴＩ）９の上面を、浮遊ゲートとなる導電体膜６の側面途中まで下げて導電体膜６の側面を露出させるので、第３実施形態と同様に、浮遊ゲートと制御ゲート（ワード線）との間の容量を、第２実施形態に比較してより大きくすることが可能になる。また、第３実施形態と同様に、ワード線方向に沿った浮遊ゲート（参照符号６）間には導電体膜１１が挟まれるから、第２実施形態に比較してワード線方向に沿って隣接する浮遊ゲート間の容量を小さくすることができる。
【００６８】
さらに、第４実施形態によれば、ワード線が、シャロートレンチ（ＳＴ）を形成する前に形成した浮遊ゲートとなる導電体膜６に対して自己整合的に形成される。このため、第１〜第４実施形態に比較して浮遊ゲートと制御ゲート（ワード線）との間のリソグラフィーの合わせズレによる容量のバラつきがない。さらに、ワード線を形成するためのリソグラフィー工程も不要となるから、第１〜第４実施形態に比較して製造コストを削減することも可能である。
【００６９】
（第５実施形態）
第５実施形態は、上記実施形態に係る製造方法に従って製造された不揮発性半導体メモリを有する半導体集積回路装置の例である。
【００７０】
図４８、及び図４９は、この発明の第５実施形態に係る半導体集積回路装置の一例を示す断面図である。図４８はワード線方向に沿う断面図であり、例えば、図２１Ａ等に示す断面に対応する。図４９はビット線方向に沿う断面図であり、例えば、図２１Ｂ等に示す断面に対応する。なお、図４８、及び図４９は、ビット線が形成された時点の断面を示す。
【００７１】
図５０、図５１、及び図５２は、この発明の第５実施形態に係る半導体集積回路装置の一例を示す斜視図である。図５０は、浮遊ゲートとなる導電体膜６上からキャップ層となる絶縁膜７を除去した時点を示しており、例えば、図１４、図１５Ａ、及び図１５Ｂに示す工程を示した斜視図に対応する。図５１は、図５１に示す構造上に、ゲート間絶縁膜（インターポリ絶縁物）１０を形成した時点における斜視図であり、図５２は、ワード線を形成した時点における斜視図である。
【００７２】
図４８〜図５２に示すように、半導体基板４は、表面に第１の方向に延びる素子分離領域９、及びこの素子分離領域９によって区画された素子領域ＡＡを有する。本例では、半導体基板４はＰ型シリコン基板（又はＰ型ウェル）である。本例では、素子分離領域９はシャロートレンチに絶縁物を埋め込んだシャロートレンチ アイソレーションであり、第１の方向はビット線方向である。素子領域ＡＡはメモリセルトランジスタ、及びブロック選択トランジスタのソース、ドレイン、及びチャネルが形成される箇所であり、本例では素子分離領域に沿って第１の方向（ビット線方向）に延びる。素子領域ＡＡ上にはゲート絶縁膜５が形成される。本例ではＮＡＮＤ型フラッシュメモリを想定しているから、ゲート絶縁膜５はトンネル絶縁膜であり、その一例は二酸化シリコン膜である。ゲート絶縁膜５上には電荷蓄積層６が形成される。本例ではスタックゲート型メモリセルトランジスタを想定しているから、電荷蓄積層６は浮遊ゲートである。電荷蓄積層６の素子分離領域９に沿った側面２１、２２は素子分離領域９に接する。素子領域ＡＡ上方には電荷蓄積層６を第１の方向（ビット線方向）に沿って分離する絶縁膜１４が形成される。本例では、絶縁膜１４は二酸化シリコン膜であり、絶縁膜１４は素子領域ＡＡ上に形成されたゲート絶縁膜５上に形成される。なお、絶縁膜１４下のゲート絶縁膜５は無くても良い。一つの電荷蓄積層６（図中ＦＧ）に着目すると、電荷蓄積層６の素子分離領域９に沿った側面に交差する２つの側面２３、２４のうち、一つの絶縁膜１４（１４Ｌ）が側面２３に接し、もう一つの絶縁膜１４（１４Ｒ）が側面２４に接する。
【００７３】
本例では、電荷蓄積層６の上面２５の位置は、絶縁膜１４の上面２６の位置、及び素子分離領域９の上面２７の位置よりも低い。
【００７４】
絶縁膜１４上、電荷蓄積層６、及び素子分離領域９上にはゲート間絶縁膜（インターポリ絶縁物）１０が形成される。本例では、ゲート間絶縁膜１０は二酸化シリコンであり、図５０に示す構造の全面上に形成される。
【００７５】
ゲート間絶縁膜１０上には制御ゲート（ワード線）１１が形成される。本例では、制御ゲートは第１の方向（ビット線方向）に交差する第２の方向（ワード線方向）に延びる。制御ゲート１１は、電荷蓄積層６にゲート間絶縁膜１０を介して対向する。本例では、制御ゲート１１上にキャップ層となる絶縁膜１２が形成されているが、この絶縁膜１２は無くても良い。ゲート間絶縁膜１０上、及び制御ゲート１１（本例では絶縁膜１２）上には、層間絶縁膜２５が形成される。層間絶縁膜２５上にはビット線ＢＬが形成される。また、絶縁膜１４下方の素子領域ＡＡには、半導体基板４とは逆導電型（本例ではｎ型）の拡散層２９が形成される。拡散層２９は、メモリセルトランジスタのソース／ドレイン領域として機能する。なお、拡散層２９の形成工程は、第１〜第４実施形態では省略したが、第２実施形態を例示すると、例えば、図４、図５Ａ、及び図５Ｂに示す工程において、導電膜６をパターニングした後に、絶縁膜７をマスクに用いてｎ型の不純物を基板４にイオン注入することで形成することができる。
【００７６】
図５３Ａ〜図５３Ｃは、第５実施形態に係る半導体集積回路装置から得られる利点を説明するための図、図５４Ａ〜図５４Ｃは第５実施形態の参考例に係る半導体集積回路装置を示す図である。
【００７７】
まず、参考例を用いて現状のＮＡＮＤ型フラッシュメモリが抱える事情を説明する。
【００７８】
図５４Ａ〜図５４Ｃには、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタのビット線方向に沿った断面が示される。
【００７９】
ＮＡＮＤ型フラッシュメモリは、記憶容量の大規模化の要請に従って年々微細化されている。特に、ビット線方向に沿った断面においては、ビット線方向に沿ったメモリセルトランジスタのゲート長の短縮が進展している。これは、ゲート長を短縮することで、ビット線方向に並ぶメモリセルトランジスタを詰めるためである。この傾向に従って、制御ゲート（ワード線）１１の断面形状は縦長になりつつある。制御ゲート１１の抵抗値の増加を抑えるためである。つまり、電荷蓄積層（浮遊ゲート）６と制御ゲート（ワード線）１１とをスタックしたスタック型ゲート構造の断面形状は縦長になりつつある。この傾向を図５４Ａ〜図５４Ｃに示す。
【００８０】
スタックゲート構造の断面形状を表す指標としてアスペクト比がある。本明細書におけるアスペクト比は（高さＨ／ゲート長Ｌ）とする。図５４Ａにはアスペクト比３／２＝１．５のスタックゲート構造を持つメモリセルトランジスタが、図５４Ｂにはアスペクト比３／１＝３のスタックゲート構造を持つメモリセルトランジスタが、図５４Ｃにはアスペクト比３／０．５＝６のスタックゲート構造を持つメモリセルトランジスタが示される。アスペクト比が高いと、スタックゲート構造は縦長になる。縦長のスタックゲート構造が抱える事情は、スタックゲート構造の加工が困難である、ということである。例えば、縦長のスタックゲート構造では、エッチングのマスクとなるフォトレジストがエッチング中に倒れやすくなる。
【００８１】
対して、第５実施形態は、制御ゲート１１、及び電荷蓄積層６を一度に加工するのではなく、電荷蓄積層６を先に加工した後、制御ゲート１１を加工する。さらに、電荷蓄積層６の加工後に、電荷蓄積層６の側面２１、２２に沿って素子分離領域９を形成し、電荷蓄積層６の側面２３、２４に沿って絶縁膜１４を形成する。従って、図５３Ａ〜図５３Ｃに示すように、スタックゲート構造のアスペクト比が高くなったとしても、実際の加工は素子分離領域９、及び絶縁膜１４まで、あるいは素子分離領域９、及び絶縁膜１４上に形成されたゲート間絶縁膜１０までで良い。つまり、実際に加工する構造は、アスペクト比が低い構造で済む。図５３Ａには図５４Ａと同様にアスペクト比３／２＝１．５のスタックゲート構造を持つメモリセルトランジスタが示されるが、実際の加工は、１．５未満のアスペクト比（高さＨ´）で済む。例えば、高さＨ´を、高さＨの１／３と仮定すると、アスペクト比１／２＝０．５となる。同様に、図５３Ｂには図５４Ｂと同様にアスペクト比３／１＝３のスタックゲート構造を持つメモリセルトランジスタが示される。高さＨ´を、高さＨの１／３と仮定すると、アスペクト比１／１＝１となる。図５３Ｃには図５４Ｃと同様に、アスペクト比３／０．５＝６のスタックゲート構造を持つメモリセルトランジスタが示される。高さＨ´を、高さＨの１／３と仮定すると、アスペクト比１／０．５＝２となる。
【００８２】
このように、第５実施形態によれば、電荷蓄積層６を先に加工した後、制御ゲート１１を加工する。さらに、電荷蓄積層６の側面２１、２２に沿って素子分離領域９を形成し、電荷蓄積層６の側面２３、２４に沿って絶縁膜１４を形成するので、加工される部分のアスペクト比を低下させることができ、スタックゲート構造が加工しやすい、という利点を得ることができる。
【００８３】
さらに、第５実施形態は、制御ゲート１１を形成した後においても、絶縁膜１４上にゲート間絶縁膜１０を残す。この構造によれば、制御ゲート１１の抵抗値を下げるために、制御ゲート１１に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜（本例ではトンネル絶縁膜）５に拡散することを防止できる、という利点を得ることができる。
【００８４】
低抵抗メタルの材料例は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイド、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）である。
【００８５】
これらのメタルを制御ゲート１１に用いる場合に、第５実施形態の構造は有利である。
【００８６】
（第６実施形態）
第６実施形態は、第５実施形態と同様に半導体集積回路装置の例である。
【００８７】
図５５、及び図５６は、この発明の第６実施形態に係る半導体集積回路装置の一例を示す断面図である。図５５はワード線方向に沿う断面図であり、例えば、図２６Ａ等に示す断面に対応する。図５６はビット線方向に沿う断面図であり、例えば、図２６Ｂ等に示す断面に対応する。なお、図５５、及び図５６は、ビット線が形成された時点の断面を示す。
【００８８】
図５７、図５８、及び図５９は、この発明の第６実施形態に係る半導体集積回路装置の一例を示す斜視図である。図５７は、浮遊ゲートとなる導電体膜６上からキャップ層となる絶縁膜７を除去した時点を示しており、例えば、図２３Ａ、及び図２３Ｂに示す工程を示した斜視図に対応する。図５８は、図５７に示す構造上に、ゲート間絶縁膜（インターポリ絶縁物）１０を形成した時点における斜視図であり、図５９は、ワード線を形成した時点における斜視図である。
【００８９】
第６実施形態が第５実施形態と異なるところは、電荷蓄積層６の上面２５の位置が、図５６に示すように絶縁膜１４の上面２６の位置よりも高く、かつ、図５５に示すように、素子分離領域９の上面２７の位置よりも高いところである。これ以外は、第５実施形態と同様であるので説明は省略する。
【００９０】
第６実施形態においても、第５実施形態と同様に、電荷蓄積層６を先に加工した後、制御ゲート１１を加工する。さらに、電荷蓄積層６の加工後に、電荷蓄積層６の側面２１、２２に沿って素子分離領域９を形成し、電荷蓄積層６の側面２３、２４に沿って絶縁膜１４を形成する。このため、第６実施形態においても、加工される部分のアスペクト比を低下させることができる。従って、スタックゲート構造を加工しやすい、という利点を得ることができる。
【００９１】
さらに、第６実施形態においても、第５実施形態と同様に、制御ゲート１１を形成した後、絶縁膜１４上にゲート間絶縁膜１０を残すので、制御ゲート１１に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜（本例ではトンネル絶縁膜）５に拡散することを防止できる。
【００９２】
特に、制御ゲート１１に、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイド、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を用いる場合に、第６実施形態の構造は有利である。
【００９３】
（第７実施形態）
第７実施形態は、第５、第６実施形態と同様に半導体集積回路装置の例である。
【００９４】
図６０、及び図６１は、この発明の第５実施形態に係る半導体集積回路装置の一例を示す断面図である。図６０はワード線方向に沿う断面図であり、例えば、図４２Ａ等に示す断面に対応する。図６１はビット線方向に沿う断面図であり、例えば、図４２Ｂ等に示す断面に対応する。なお、図６０、及び図６１は、ビット線が形成された時点の断面を示す。
【００９５】
図６２、図６３、及び図６４は、この発明の第７実施形態に係る半導体集積回路装置の一例を示す斜視図である。図６２は、浮遊ゲートとなる導電体膜６上からキャップ層となる絶縁膜７を除去した時点を示しており、例えば、図３９、図４０Ａ、及び図４０Ｂに示す工程を示した斜視図に対応する。図６３は、図６２に示す構造上に、ゲート間絶縁膜（インターポリ絶縁物）１０を形成した時点における斜視図であり、図６４は、ワード線を形成した時点における斜視図である。
【００９６】
第７実施形態が第５実施形態と異なるところは、電荷蓄積層６の上面２５の位置が、図６１に示すように絶縁膜１４の上面２６の位置よりも低く、かつ、図６０に示すように、素子分離領域９の制御ゲート１１下における上面２７の位置よりも高いところである。
【００９７】
第７実施形態によれば、制御ゲート１１は、図６２、図６３に示す絶縁膜１４、及び素子分離領域９に形成された溝３２に埋め込み形成されるので、制御ゲート１１を形成するためのリソグラフィー工程が不要である。これは、第４実施形態において説明した通りである。
【００９８】
さらに、本例では、図６２〜図６４に良く示されるように、ゲート間絶縁膜１０、絶縁膜１４、及び素子分離領域９上における上面３０の位置は、制御ゲート１１の上面３１と位置と同じである。
【００９９】
この構成によれば、次のような利点を得ることができる。
【０１００】
図６５Ａ〜図６５Ｃは第７実施形態に係る半導体集積回路装置から得られる利点を説明するための図、図６６Ａ〜図６６Ｃは第７実施形態の参考例に係る半導体集積回路装置を示す図である。
【０１０１】
まず、参考例を用いて現状のＮＡＮＤ型フラッシュメモリが抱える事情を説明する。
【０１０２】
図６６Ａ〜図６６Ｃに示すように、制御ゲート１１に電気的配線を接続する際には、層間絶縁膜２８´にコンタクト孔３２、及び導電性コンタクト（プラグ）３３が形成される。本参考例では、層間絶縁膜２８´は素子分離領域９上に形成される。
【０１０３】
層間絶縁膜２８´と素子分離領域９とが同じ絶縁物、例えば、二酸化シリコンであった場合、図６６Ｂに示すコンタクト孔３２を形成するときに、エッチングが層間絶縁膜２８´から素子分離領域９まで達することがある。エッチングは、加工条件によるバラつきが大きいためである。素子分離領域９に対するエッチングの量は、チップ内の位置、あるいはウェーハにおける位置、あるいはウェーハ毎に変わりやすい。これは、制御ゲート１１と導電性コンタクト３３とのコンタクト面積をバラつかせ、さらには、コンタクト孔３２の深さ、即ち導電性コンタクト３３の大きさをバラつかせる。これらのバラつきは、制御ゲート１１の電気的特性に影響を与える。制御ゲート１１を制御する回路から制御ゲート１１までの配線３４、導電性コンタクト３３を介した抵抗値、及びその配線容量が変わるからである。制御ゲート１１は、本例ではワード線であるから上記抵抗値、及び配線容量が変わる、ということは、ワード線のＣＲ時定数がバラつく、ということである。
【０１０４】
ワード線のＣＲ時定数のバラつきは、例えば、読み出し動作、及び書き込み動作の高速化を妨げる。例えば、ワード線への読み出し電圧、及び書き込み電圧の印加時間は、電気的特性が最も悪いワード線にあわせなければならないからである。
【０１０５】
また、近時、メモリセルが記憶するデータの多値化が３値、４値、８値、１６値、３２値…と進展しているが、多値化が進展するにつれ、ワード線に印加する読み出し電圧、及びベリファイ読み出し電圧は細かく設定される。例えば、８値ならば、読み出し電圧、及びベリファイ読み出し電圧の設定数はそれぞれ“７”であり、１６値ならばそれぞれ“１５”、３２値ならばそれぞれ“３１”である。ある決まった電圧の範囲内に、例えば、“７×２＝１４”、“１５×２＝３０”、“３１×２＝６２”もの電圧を設定するためには、ワード線のＣＲ時定数のバラつきは、より小さくなければ困難である。
【０１０６】
なお、本明細書では、多値不揮発性半導体メモリは、１つのメモリセルトランジスタに、３値（１．５ビット）以上のデータを記憶させるメモリを指す。
【０１０７】
対して、第７実施形態によれば、図６５Ａ〜図６５Ｃに示すように、図中の断面では素子分離領域９上に、ゲート間絶縁膜１０が形成される。制御ゲート１１上、及びゲート間絶縁膜１０上には層間絶縁膜２８´が形成される。層間絶縁膜２８´は、制御ゲート１１の上面３１、及びゲート間絶縁膜１０の上面３０を露出させるコンタクト孔３２を有する。
【０１０８】
さらに、層間絶縁膜２８´はゲート間絶縁膜１０とは異なる絶縁物でなる。
【０１０９】
このような構成によれば、層間絶縁膜２８´をエッチングし、コンタクト孔３２を形成するとき、ゲート間絶縁膜１０がエッチングのストッパーに利用できる。エッチングはゲート間絶縁膜１０で止まるから、素子分離領域９に達することはない。この結果、図６５Ｂに示すように、コンタクト孔３２から露出する制御ゲート１１の面積は、決まった大きさになる。このようなコンタクト孔３２に、導電性コンタクト３３を形成すれば、制御ゲート１１を制御する回路から制御ゲート１１までの配線３４、導電性コンタクト３３を介した抵抗値、及びその配線容量は、ゲート間絶縁膜１０が無い場合に比較して変わり難い。
【０１１０】
制御ゲート１１は、本例ではワード線である。従って、本例では、ワード線のＣＲ時定数がバラつき難い。ワード線のＣＲ時定数がバラつき難くなることで、本例は、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリの動作の高速化に有利である。さらには、ワード線のＣＲ時定数がバラつき難いことで、ワード線に多くの電圧を設定し易くなるから、多値ＮＡＮＤ型フラッシュメモリにも有用である。
【０１１１】
図６５Ｃに示した導電性コンタクト３３の適用の一例を、図６７に示す。
【０１１２】
図６７に示すように、図６５に示した導電性コンタクト３３は、アドレスデコード回路、本例ではロウデコーダの出力からの配線３４と、メモリセルアレイに配置された制御ゲート１１、本例ではワード線ＷＬとを接続する導電性コンタクトに使うことができる。
【０１１３】
なお、第７実施形態においても、第５、第６実施形態と同様に、制御ゲート１１を形成した後、絶縁膜１４上にゲート間絶縁膜１０を残すので、制御ゲート１１に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜（本例ではトンネル絶縁膜）５に拡散することを防止できる。
【０１１４】
特に、制御ゲート１１に、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイド、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を用いる場合に、第７実施形態の構造は有利である。
【０１１５】
（第８実施形態）
第８実施形態は、第６実施形態の変形である。
【０１１６】
図６８、及び図６９は、この発明の第８実施形態に係る半導体集積回路装置の一例を示す断面図である。図６８はワード線方向に沿う断面図であり、例えば、図２６Ａ等に示す断面に対応する。図６９はビット線方向に沿う断面図であり、例えば、図２６Ｂ等に示す断面に対応する。なお、図６８、及び図６９は、ビット線が形成された時点の断面を示す。
【０１１７】
図７０、図７１、及び図７２は、この発明の第８実施形態に係る半導体集積回路装置の一例を示す斜視図である。図７０は、浮遊ゲートとなる導電体膜６上からキャップ層となる絶縁膜７を除去した時点を示しており、例えば、図２３Ａ、及び図２３Ｂに示す工程を示した斜視図に対応する。図７１は、図７０に示す構造上に、ゲート間絶縁膜（インターポリ絶縁物）１０を形成した時点における斜視図であり、図７２は、ワード線を形成した時点における斜視図である。
【０１１８】
第８実施形態が第６実施形態と異なるところは、電荷蓄積層６の第１の方向に沿った長さ、本例ではビット線方向に沿った長さ（以下、浮遊ゲート長と略す）ＬＦＧが、制御ゲート１１の第１の方向に沿った長さ、本例ではビット線方向に沿った長さ（以下、制御ゲート長と略す）ＬＣＧよりも短いことである。例えば、図６９に示される。
【０１１９】
第８実施形態による利点の一つは、第６実施形態に比較して、電荷蓄積層６と制御ゲート１１との結合容量Ｃ１を、電荷蓄積層６下方のチャネルと電荷蓄積層６との結合容量Ｃ２よりも大きくできること、にある。即ち、容量結合比Ｃ１／Ｃ２を大きくできる。
【０１２０】
例えば、図７０から図７１にかけて示されるように、第８実施形態では、ゲート間絶縁膜１０が、電荷蓄積層６の上面２５上と、電荷蓄積層６の第１の方向、本例ではビット線方向に沿った２つの側面２１、２２上と、同じく電荷蓄積層６の第２の方向、本例ではワード線方向に沿った２つの側面２３、２４上とに、ゲート間絶縁膜１０が形成される。
【０１２１】
さらに、制御ゲート１１は、電荷蓄積層６の上面２５、電荷蓄積層６の第１の方向（本例ではビット線方向）に沿った２つの側面２１、２２、及び第２の方向（本例ではワード線方向）に沿った２つの側面２３、２４にゲート間絶縁膜１０を介して対向する。これにより、制御ゲート１１が、電荷蓄積層６の上面２５、及びその側面２１、２２にゲート間絶縁膜１０を介して対向する第６実施形態に比較して、電荷蓄積層６と制御ゲート１１との結合容量Ｃ１を大きくすることができる。容量結合比Ｃ１／Ｃ２が大きいと、データを書き込むとき、電荷蓄積層６に電荷が注入され易くなり、書き込み動作の高速化に有利となる。
【０１２２】
さらに、第８実施形態によれば、第６実施形態に比較して、以下の３つの利点１〜利点３を、さらに得ることができる。
【０１２３】
（利点１）  マスクの合わせズレに強い。
【０１２４】
（利点２）  近接効果を受け難い。
【０１２５】
（利点３）  チャネルの電位を上昇させ易い。
【０１２６】
以下、３つの利点について順次説明する。
【０１２７】
（利点１）
図７３Ａ、及び図７３Ｂは第８実施形態に係る半導体集積回路装置から得られる利点１を説明するための図、図７４Ａ、及び図７４Ｂは参考例を示す図である。
【０１２８】
まず、参考例から説明する。
【０１２９】
図７４Ａ、及び図７４Ｂに示す参考例は、制御ゲート長ＬＣＧと浮遊ゲート長ＬＦＧとが等しい場合である。
【０１３０】
この場合、ビット線方向にマスクの合わせズレが起こると、図７４Ｂに示すように、制御ゲート１１は、電荷蓄積層６の側面２３、２４のどちらか一方にゲート間絶縁膜１０を介して対向する。図７４Ａに示す状態と図７４Ｂに示す状態とが異なるところは、制御ゲート１１が、電荷蓄積層６の上面２５のみと対向するか、側面２３、２４のいずれか一方と上面２５とに対向するかである。これは、図７４Ａに示す状態と図７４Ｂに示す状態とでは容量結合比Ｃ１／Ｃ２が違う、ということである。容量結合比Ｃ１／Ｃ２が違うと、例えば、チップ毎に、容量結合比Ｃ１／Ｃ２が変わる。これは、例えば、チップ間の書き込み特性のバラつきを拡大させる原因となる。このバラつきも、例えば、書き込み動作の高速化を妨げる。書き込み電圧の印加時間や、書き込み電圧の印加パルス回数は、書き込み特性が最も悪いメモリセルトランジスタにあわせなければならないからである。
【０１３１】
対して、第８実施形態によれば、図７３Ａに示すように、電荷蓄積層６は、側面２３、２４、及び上面２５にゲート間絶縁膜１０を介して対向する。このため、図７３Ｂに示すように、ビット線方向にマスクの合わせズレが起こった場合でも、電荷蓄積層６は、側面２３、２４、及び上面２５にゲート間絶縁膜１０を介して対向するので、容量結合比Ｃ１／Ｃ２は変わらない。従って、第８実施形態はマスクの合わせズレに強く、例えば、チップ間の書き込み特性のバラつきが拡大し難い。これは、例えば、書き込み動作の高速化に有利である。
【０１３２】
なお、利点１をより良く得るためには、図７５に示すように、制御ゲート１１の第１の方向（本例ではビット線方向）に沿った長さをＬＣＧ、電荷蓄積層６の第２の方向（本例ではワード線方向）に沿った側面２３、２４上のゲート間絶縁膜１０の厚さをｔＩＧＩ、制御ゲート１１を加工する際の第１の方向に沿ったアライメントマージンをＭＡとしたとき、電荷蓄積層６の第１の方向に沿った長さＬＦＧは、
ＬＦＧ  ＜  ＬＣＧ  −  ２ＭＡ  −  ２ｔＩＧＩ
の関係を有するように設定すると良い。
【０１３３】
このような関係に必ずしも設定しなくても、チップ間の書き込み特性のバラつきが少なくなる、という利点を得ることができるが、上記関係に設定すると、チップ間の書き込み特性のバラつきは、さらに少なくなる。
【０１３４】
（利点２）
図７６は第８実施形態に係る半導体集積回路装置から得られる利点２を説明するための図、図７７は参考例を示す図である。
【０１３５】
図７６に示すように、第８実施形態は、電荷蓄積層６どうしの距離ＰFG-FGが図７７に示す参考例に比較して広い。これによる利点は次の通りである。
【０１３６】
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは微細化が進み、電荷蓄積層６どうしの距離ＰFG-FGが狭くなってきている。さらには、記憶情報の多値化が進んでおり、記憶情報に対応したしきい値電圧分布幅も狭くなってきている。これらの傾向が進むに連れて、今までは現れにくかった現象、例えば、隣接したメモリセルトランジスタの電荷蓄積層６の電位に起因したしきい値変動等の現象が現れるようになってきた。このしきい値変動は、近接効果と呼ばれる。近接効果は、データ書き込み済のメモリセルのしきい値を変動させる。これは、しきい値分布幅を狭くしようとする際の弊害となる。
【０１３７】
近接効果について簡単に説明する。
【０１３８】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、データをページ毎に書き込む。つまり、１つのページに対する書き込みが終わると、次のページの書き込みに移る。ページはワード線単位で設定されることが一般的である。データは、ビット線から最も離れたソース側のメモリセルトランジスタ（以下メモリセル）から、順番にビット線側のメモリセルに向かって書き込まれる。最初は、例えば、ワード線ＷＬ１に接続されたメモリセルＭＣ１にデータを書き込む（図７８Ａ参照）、次に、ワード線ＷＬ２に接続されたメモリセルＭＣ２にデータを書き込む（図７８Ｂ参照）。
【０１３９】
ここで、メモリセルＭＣ２にデータ“０”を書き込む、と仮定する。データ“０”を書き込むと、メモリセルＭＣ２の電荷蓄積層ＦＧ２には電子ｅが注入され、電荷蓄積層ＦＧ２の電位が下がる。電荷蓄積層ＦＧ２は、ビット線方向に沿ってメモリセルＭＣ１の電荷蓄積層ＦＧ１と絶縁物を介して隣接する。電荷蓄積層ＦＧ２は、電荷蓄積層ＦＧ１と寄生容量Ｃｆｆを介して電気的に結合する。電子ｅが注入されて電荷蓄積層ＦＧ２の電位が下がると、電荷蓄積層ＦＧ１は電荷蓄積層ＦＧ２と容量結合し、電荷蓄積層ＦＧ１の電位が下がる。メモリセルＭＣ１は書き込み済である。書き込み済のメモリセルＭＣ１の電荷蓄積層ＦＧ１の電位が下がる、ということは、書き込み済のメモリセルＭＣ１のしきい値Ｖｔｈが変化した、ということである。これが近接効果である。近接効果を受ける前のメモリセルのしきい値分布Ｄｗを図７９Ａに、近接効果を受けた後のしきい値分布Ｄｗ´を図７９Ｂに示す。
【０１４０】
図７９Ａ、及び図７９Ｂに示すように、近接効果は、書き込み済のメモリセルのしきい値分布幅Ｄｗを、分布幅Ｄｗ´に拡大させる。これは、しきい値電圧分布を狙い通りの範囲内に制御することを難くする。
【０１４１】
この近接効果は、図７９Ａ、及び図７９Ｂに示す２値メモリばかりでなく、多値メモリにも発生する。特に、多値メモリは、２値メモリに比較してしきい値電圧分布幅Ｄｗを狭くしなければならないので、上記近接効果の影響は大である。例として、図８０Ａ、及び図８０Ｂに４値メモリが近接効果を受けた場合を、図８１Ａ、及び図８１Ｂに８値メモリが近接効果を受けた場合を示す。図８０Ａから図８１Ｂにかけて示すように、記憶情報の値が増えるにつれてしきい値分布幅Ｄｗが狭くなり、近接効果に対するマージンが小さくなっていくことが分かる。
【０１４２】
対して、第８実施形態によれば、図７６に示すように、電荷蓄積層６どうしの距離ＰFG-FGが図７７に示す参考例に比較して広くなるので、寄生容量Ｃｆｆは小さくなる。寄生容量Ｃｆｆが小さくなることで、データ書き込み済のメモリセルのしきい値の変動は、図７７に示す参考例に比較して小さくなる。
【０１４３】
従って、第８実施形態は近接効果を受け難い。
【０１４４】
さらに、本例では、電荷蓄積層６どうしの間に、制御ゲート１１がある。例えば、図７６に、参照符号４０によって示される部分である。制御ゲートは、データ書き込み時に電位が固定されるから、電荷蓄積層６の電位の変動は、より抑制される。
【０１４５】
この観点からも近接効果を受け難い。
【０１４６】
このような第８実施形態は、例えば、３値以上、例えば、４値、８値、１６値、…、といった多値不揮発性半導体メモリに有用である。
【０１４７】
（利点３）
図８２は第８実施形態に係る半導体集積回路装置から得られる利点３を説明するための図、図８３は参考例を示す図である。
【０１４８】
図８２に示すように、第８実施形態は、制御ゲート１１と基板４との距離ＤCG-SUBが図８３に示す参考例に比較して近い。これによる利点は次の通りである。
【０１４９】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタにデータを書き込む前に、データを書き込むブロック内の全ての電荷蓄積層６から電荷、本例では電子を放出させ、データを消去する。本明細書では、データが消去された状態を２値メモリではデータ“１”、４値メモリではデータ“１１”、８値メモリではデータ“１１１”とする（図７９Ａ、図８０Ａ、図８１Ａ参照）。
【０１５０】
データを書き込む際には、電子が放出された電荷蓄積層６に、電子を注入するか否かで、データの“０”、“１”を書き込む。電子を注入すると、データ“１”はデータ“０”に変わる（データ“０”書き込み）。電子を注入しないと、電荷蓄積層６は消去状態を維持する、又は多値メモリでは先の書き込み状態を維持するため、データ“１”のままとなる（データ“１”書き込み）。
【０１５１】
データ“０”書き込みの場合には、制御ゲート１１と選択されたメモリセルトランジスタのチャネルとの間の電位差を大きくする。例えば、選択されたメモリセルトランジスタの制御ゲート１１に書き込み電圧Ｖｐｇｍを与え、選択されたメモリセルトランジスタのチャネルを低い電圧、例えば、０Ｖとする。
【０１５２】
反対に、データ“１”書き込みの場合には、制御ゲート１１と選択されたメモリセルトランジスタのチャネルとの間の電位差を小さくすれば良い。例えば、選択されたメモリセルトランジスタの制御ゲート１１には書き込み電圧Ｖｐｇｍが与えられるが、選択されたメモリセルトランジスタのチャネルには、電圧Ｖｐｇｍに近い電圧を与えれば良い。チャネルの電圧を、電圧Ｖｐｇｍに近い電圧とするための技術として、セルフブースト方式と呼ばれる方式がある。
【０１５３】
セルフブースト方式について簡単に説明する。
【０１５４】
図８４は、この発明が適用されたＮＡＮＤ型フラッシュメモリの１ブロック分を示すビット線方向に沿った断面図である。
【０１５５】
図８４に示すように、ＮＡＮＤ型フラッシュメモリの１ブロックは、ソース側ブロック選択トランジスタＳＴＳｎからドレイン側ブロック選択トランジスタＳＴＤｎまでである。本例では、ソース側ブロック選択トランジスタＳＴＳｎとドレイン側ブロック選択トランジスタＳＴＤｎとの間には、３２個のメモリセルＭＣ１〜ＭＣ３２が直列に接続される。
【０１５６】
データをメモリセルＭＣ１〜ＭＣ３２に書き込む前には、メモリセルＭＣ１〜ＭＣ３２の電荷蓄積層６から電子を、例えば、基板４に放出させる。メモリセルＭＣ１〜ＭＣ３２の電荷蓄積層６から電子が放出された状態で、データを書き込む。
【０１５７】
図８５は、セルフブースト書き込み方式を示す動作波形図である。
【０１５８】
図８５中に示すように、時刻ｔ１において、書き込みデータ“０”か“１”かに応じてビット線ＢＬに電圧を印加する。本例では、データ“０”書き込みの場合にはビット線ＢＬに“０Ｖ”を印加し、データ“１”書き込みの場合には“書き込み抑制電位”、本例では、“電源電圧Ｖｄｄ”を印加する。
【０１５９】
次に、時刻ｔ２において、ソース側ブロック選択トランジスタＳＴＳｎのゲートＳＧＳｎを０Ｖとした状態で、ドレイン側ブロック選択トランジスタＳＴＤｎのゲートＳＧＤｎに電圧Ｖｓｇを印加する。トランジスタＳＴＳｎはオフ、トランジスタＳＴＤｎはオンとなり、選択されたブロックのチャネルには、０Ｖ、又はＶｄｄの電圧が供給される。この状態を、図８５に示す。ワード線ＷＬ１〜ＷＬ３２の電位は０Ｖであるが、メモリセルＭＣ１〜ＭＣ３２は消去状態であり、しきい値電圧は、例えば、０Ｖ未満となっている。従って、メモリセルＭＣ３１〜ＭＣ３２のチャネルは導通し、例えば、最もソース側のメモリセルＭＣ１のチャネルまで、０Ｖ、又はＶｄｄが転送される（状態Ｉ）。
【０１６０】
次に、時刻ｔ３において、ＳＧＤｎの電圧を電圧Ｖｓｇから電圧Ｖｓｇｄに下げる。電圧Ｖｓｇｄは、トランジスタＳＴＤｎがビット線ＢＬの電圧が０Ｖならばオンし、Ｖｄｄならばオフする電圧である。この結果、チャネルの電圧がＶｄｄであれば、チャネルは電気的に浮遊（フローティング）状態となる。
【０１６１】
次に、時刻ｔ４において、選択したワード線、本例ではワード線ＷＬ１の電圧を０Ｖから書き込み電圧Ｖｐｇｍに上げ、非選択ワード線、本例ではワード線ＷＬ２〜ＷＬ３２の電圧を０Ｖから中間電圧Ｖｐａｓｓに上げる。チャネルが電気的に浮遊になっていると、図８７に示すように、チャネルはワード線ＷＬ１〜ＷＬ３２に容量結合する。
【０１６２】
即ち、本例では、電荷蓄積層６への電荷注入を抑制するとき、電荷蓄積層６下方の素子領域に生ずるチャネルを電気的に浮遊として、チャネルの電位を、制御ゲート１１の電位に容量結合させる。この結果、チャネルの電位は、ＶｄｄからＶｂｏｏｓｔに上昇する（状態II）。
【０１６３】
Ｖｂｏｏｓｔが、書き込み電圧Ｖｐｇｍに近いと、制御ゲート１１と電荷蓄積層６との間の電位差が小さくなるので、電荷蓄積層６への電子の注入は抑制される。
【０１６４】
第８実施形態によれば、図８２に示すように、制御ゲート１１の下面が、絶縁膜１４下方の素子領域に形成された半導体基板４とは逆導電型のソース／ドレイン拡散層２９に、少なくとも絶縁膜１４、及びゲート間絶縁膜１０を介して対向する。このため、制御ゲート１１と基板４との距離ＤCG-SUBが図８３に示す参考例に比較して近くなる。距離ＤCG-SUBが近くなることで、チャネルは、制御ゲート１１に、より容量結合されやすくなる。つまり、Ｖｂｏｏｓｔを、書き込み電圧Ｖｐｇｍに近づけ易いので、電荷蓄積層６への電子の注入を、より強く抑制することができる。このため、データ“１”を書き込む際に、誤ってデータ“０”が書き込まれることを抑制できる。
【０１６５】
また、多値メモリにおいては、先に書き込んだしきい値電圧を維持したい場合に、そのしきい値電圧の変化を、より強く抑制できるので、狭いしきい値電圧分布も得易くなる。
【０１６６】
このような観点からも、第８実施形態は、例えば、３値以上、例えば、４値、８値、１６値、…、といった多値不揮発性半導体メモリに有用である。
【０１６７】
さらに、上記実施形態は以下の態様を含む。
【０１６８】
（１）  半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンでエッチングする工程と、前記エッチングされた領域に第三の絶縁膜を埋め込む工程と、前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を堆積する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電体膜を、第一のライン アンド スペースパターンと平行な第三のライン アンド スペースパターンにエッチングする工程と
を具備する半導体装置の製造方法。
【０１６９】
（２）  （１）の態様に係る半導体装置の製造方法であって、前記第四の絶縁膜を堆積する前に、前記エッチングされた領域に埋め込まれた第三の絶縁膜を前記第一の導電体膜の膜厚の途中までエッチングしておく半導体装置の製造方法。
【０１７０】
（３）  半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンにエッチングする工程と、前記エッチングされた領域に、第三の絶縁膜を埋め込む工程と、前記第三の絶縁膜を、前記第二の絶縁膜の途中までエッチングする工程と、前記エッチングされた領域上に、膜を形成する工程と、前記膜に不純物を、第一のライン アンド スペースパターンに平行、かつ、半導体基板に対して斜めの角度から注入する工程と、前記膜のうち、前記不純物が注入されていない部分をエッチングする工程と、前記膜のうち、残った部分および前記第二の絶縁膜をマスクに用いて前記第三の絶縁膜を、第一の導電体膜の膜厚の途中までエッチングする工程と、前記膜のうち、前記残った部分および前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を形成する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電膜を後退させて、この第二の導電体による埋め込み配線を形成する工程とを具備する半導体装置の製造方法。
【０１７１】
（４）  （３）の態様に係る半導体装置の製造方法であって、前記膜に注入する不純物は、ボロンイオンもしくはボロンを含むイオンである半導体装置の製造方法。
【０１７２】
（５）  （３）の態様に係る半導体装置の製造方法であって、前記不純物を注入する注入角度が、第二のライン アンド スペースパターンのスペース幅とシリコン膜より表面側の第二の絶縁膜の高さで決まる角度よりも大きな角度である半導体装置の製造方法。
【０１７３】
（６）  表面に第１の方向に延びる素子分離領域、及びこの素子分離領域によって区画された素子領域を有する半導体基板と、前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記素子分離領域に沿った側面を前記素子分離領域に接する電荷蓄積層と、前記素子領域上方に形成され、前記電荷蓄積層の前記素子分離領域に沿った側面に交差する２つの側面の１つに接する第１の絶縁膜と、前記素子領域上方に形成され、前記電荷蓄積層の前記素子分離領域に沿った側面に交差する２つの側面の残りの１つに接する第２の絶縁膜と、前記第１、第２の絶縁膜上、前記電荷蓄積層上、及び前記素子分離領域上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記電荷蓄積層に前記ゲート間絶縁膜を介して対向する前記第１の方向に交差する第２の方向に延びる制御ゲートとを具備する半導体集積回路装置。
【０１７４】
（７）  （６）の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第１、第２の絶縁膜の上面の位置、及び前記素子分離領域の上面の位置よりも低い。
【０１７５】
（８）  （６）の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第１、第２の絶縁膜の上面の位置、及び前記素子分離領域の上面の位置よりも高い。
【０１７６】
（９）  （６）の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第１、第２の絶縁膜の上面の位置よりも低く、前記素子分離領域の前記制御ゲート下における上面の位置よりも高い。
【０１７７】
（１０）  （９）の態様に係る半導体集積回路装置であって、前記ゲート間絶縁膜の、前記第１の絶縁膜、前記第２絶縁膜、及び前記素子分離領域上における上面の位置は、前記制御ゲートの上面と位置と同じである。
【０１７８】
（１１）  （１０）の態様に係る半導体集積回路装置であって、前記制御ゲート上、及び前記ゲート間絶縁膜上に形成され、前記制御ゲートの上面、及び前記ゲート間絶縁膜の上面を露出させるコンタクト孔を有する、前記ゲート間絶縁膜とは異なる絶縁物でなる層間絶縁膜と、前記コンタクト孔内に形成され、前記制御ゲートに電気的に接続される導電性コンタクトと、を、さらに具備する。
【０１７９】
（１２）  （１１）の態様に係る半導体集積回路装置であって、アドレスデコード回路を、さらに具備し、前記導電性コンタクトは、前記アドレスデコード回路の出力と前記制御ゲートとを接続する。
【０１８０】
（１３）  （８）の態様に係る半導体集積回路装置であって、前記電荷蓄積層の前記第１の方向に沿った長さは、前記制御ゲートの前記第１の方向に沿った長さよりも短い。
【０１８１】
（１４）  （１３）の態様に係る半導体集積回路装置であって、前記制御ゲートの前記第１の方向に沿った長さをＬＣＧ、前記電荷蓄積層の第２の方向に沿った側面上のゲート間絶縁膜の厚さをｔＩＧＩ、前記制御ゲートを加工する際の前記第１の方向に沿ったアライメントマージンをＭＡとしたとき、前記電荷蓄積層の前記第１の方向に沿った長さＬＦＧは、
ＬＦＧ  ＜  ＬＣＧ  −  ２ＭＡ  −  ２ｔＩＧＩの関係を有する。
【０１８２】
（１５）  （１３）及び（１４）いずれかの態様に係る半導体集積回路装置であって、前記制御ゲートは、前記電荷蓄積層の上面、前記電荷蓄積層の前記第１の方向に沿った２つの側面、及び前記第２の方向に沿った２つの側面に前記ゲート間絶縁膜を介して対向する。
【０１８３】
（１６）  （１３）乃至（１５）いずれか一つの態様に係る半導体集積回路装置であって、前記制御ゲートの下面は、前記第１、第２の絶縁膜下方の前記素子領域に形成された前記半導体基板とは逆導電型のソース／ドレイン拡散層に、少なくとも前記第１、第２の絶縁膜、及び前記ゲート間絶縁膜を介して対向する。
【０１８４】
（１７）  （１６）の態様に係る半導体集積回路装置であって、前記電荷蓄積層への電荷注入を抑制するとき、前記電荷蓄積層下方の前記素子領域に生ずるチャネルを電気的に浮遊として、前記チャネルの電位を、前記制御ゲートの電位に容量結合させる。
【０１８５】
（１８）  （６）乃至（１７）いずれか一つの態様に係る半導体集積回路装置であって、前記制御ゲートには、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、Ｃｏシリサイド、Ｎｉシリサイド、Ｔｉシリサイド、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）が用いられている。
【０１８６】
（１９）  （６）乃至（１８）いずれか一つの態様に係る半導体集積回路装置であって、前記半導体集積回路装置は、ＮＡＮＤ型フラッシュメモリである。
【０１８７】
（２０）  （６）乃至（１９）いずれか一つの態様に係る半導体集積回路装置であって、前記半導体集積回路装置は、多値不揮発性半導体メモリである。
【０１８８】
この発明の実施形態によれば、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供できる。
【０１８９】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１９０】
例えば、上記実施形態では、スタックゲート型のＮＡＮＤ型フラッシュメモリを例示したが、これに限られることは無く、ショートしてはならない導電物パターンが隣接して配置される部位を持つ半導体装置であれば、この発明を適用することができる。
【０１９１】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０１９２】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【図面の簡単な説明】
【０１９３】
【図１】図１はこの発明の第１実施形態に係る半導体装置の製造方法の流れの一例を示す流れ図
【図２】図２はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３】図３Ａは図２に示すＡ−Ａ線に沿う断面図、図３Ｂは図２に示すＢ−Ｂ線に沿う断面図
【図４】図４はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図５】図５Ａは図４に示すＡ−Ａ線に沿う断面図、図５Ｂは図４に示すＢ−Ｂ線に沿う断面図
【図６】図６はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図７】図７Ａは図６に示すＡ−Ａ線に沿う断面図、図７Ｂは図６に示すＢ−Ｂ線に沿う断面図
【図８】図８はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図９】図９Ａは図８に示すＡ−Ａ線に沿う断面図、図９Ｂは図８に示すＢ−Ｂ線に沿う断面図
【図１０】図１０はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図１１】図１１Ａは図１０に示すＡ−Ａ線に沿う断面図、図１１Ｂは図１０に示すＢ−Ｂ線に沿う断面図
【図１２】図１２はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図１３】図１３Ａは図１２に示すＡ−Ａ線に沿う断面図、図１３Ｂは図１２に示すＢ−Ｂ線に沿う断面図
【図１４】図１４はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図１５】図１５Ａは図１４に示すＡ−Ａ線に沿う断面図、図１５Ｂは図１４に示すＢ−Ｂ線に沿う断面図
【図１６】図１６はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図１７】図１７Ａは図１６に示すＡ−Ａ線に沿う断面図、図１７Ｂは図１６に示すＢ−Ｂ線に沿う断面図
【図１８】図１８はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図１９】図１９Ａは図１８に示すＡ−Ａ線に沿う断面図、図１９Ｂは図１８に示すＢ−Ｂ線に沿う断面図
【図２０】図２０はこの発明の第２実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図２１】図２１Ａは図２０に示すＡ−Ａ線に沿う断面図、図２１Ｂは図２０に示すＢ−Ｂ線に沿う断面図
【図２２】図２２Ａおよび図２２Ｂはこの発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す断面図で、図２２Ａは図１２に示すＡ−Ａ線に相当する断面図、図２２Ｂは図１２に示すＢ−Ｂ線に相当する断面図
【図２３】図２３Ａおよび図２３Ｂはこの発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す断面図で、図２３Ａは図１４に示すＡ−Ａ線に相当する断面図、図２３Ｂは図１４に示すＢ−Ｂ線に相当する断面図
【図２４】図２４Ａおよび図２４Ｂはこの発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す断面図で、図２４Ａは図１６に示すＡ−Ａ線に相当する断面図、図２４Ｂは図１６に示すＢ−Ｂ線に相当する断面図
【図２５】図２５Ａおよび図２５Ｂはこの発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す断面図で、図２５Ａは図１８に示すＡ−Ａ線に相当する断面図、図２５Ｂは図１８に示すＢ−Ｂ線に相当する断面図
【図２６】図２６Ａおよび図２６Ｂはこの発明の第３実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す断面図で、図２６Ａは図２０に示すＡ−Ａ線に相当する断面図、図２６Ｂは図２０に示すＢ−Ｂ線に相当する断面図
【図２７】図２７はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図２８】図２８Ａは図２７に示すＡ−Ａ線に相当する断面図、図２８Ｂは図２７に示すＢ−Ｂ線に相当する断面図
【図２９】図２９はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３０】図３０Ａは図２９に示すＡ−Ａ線に相当する断面図、図３０Ｂは図２９に示すＢ−Ｂ線に相当する断面図
【図３１】図３１はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３２】図３２Ａは図３１に示すＡ−Ａ線に相当する断面図、図３２Ｂは図３１に示すＢ−Ｂ線に相当する断面図
【図３３】図３３はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３４】図３４Ａは図３３に示すＡ−Ａ線に相当する断面図、図３４Ｂは図３３に示すＢ−Ｂ線に相当する断面図
【図３５】図３５はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３６】図３６Ａは図３５に示すＡ−Ａ線に相当する断面図、図３６Ｂは図３５に示すＢ−Ｂ線に相当する断面図
【図３７】図３７はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図３８】図３８Ａは図３７に示すＡ−Ａ線に相当する断面図、図３８Ｂは図３７に示すＢ−Ｂ線に相当する断面図
【図３９】図３９はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図４０】図４０Ａは図３９に示すＡ−Ａ線に相当する断面図、図４０Ｂは図３９に示すＢ−Ｂ線に相当する断面図
【図４１】図４１はこの発明の第４実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示す平面図
【図４２】図４２Ａは図４１に示すＡ−Ａ線に相当する断面図、図４２Ｂは図４１に示すＢ−Ｂ線に相当する断面図
【図４３】図４３はシャロートレンチアイソレーション形成からワード線形成までの公知の流れを示す流れ図
【図４４】図４４は図４３に示す流れに従って形成されたメモリセルアレイの平面図
【図４５】図４５Ａは図４４中の４５−４５線に沿う断面図、図４５Ｂおよび図４５Ｃは図４４中の４５−４５線に沿う断面の形成過程を示す断面図
【図４６】図４６Ａおよび図４６Ｂは図４５Ｂおよび図４５Ｃに示す断面の実際の形成過程を示す断面図
【図４７】図４７Ａは浮遊ゲートの理想的なパターンを示す平面図、図４７Ｂは残りが発生したときの浮遊ゲートのパターンを示す平面図
【図４８】図４８はこの発明の第５実施形態に係る半導体集積回路装置の一例を示す断面図
【図４９】図４９はこの発明の第５実施形態に係る半導体集積回路装置の一例を示す断面図
【図５０】図５０はこの発明の第５実施形態に係る半導体集積回路装置の一例を示す斜視図
【図５１】図５１はこの発明の第５実施形態に係る半導体集積回路装置の一例を示す斜視図
【図５２】図５２はこの発明の第５実施形態に係る半導体集積回路装置の一例を示す斜視図
【図５３】図５３Ａ〜図５３Ｃは第５実施形態に係る半導体集積回路装置から得られる利点を説明するための図
【図５４】図５４Ａ〜図５４Ｃは参考例に係る半導体集積回路装置を示す図
【図５５】図５５はこの発明の第６実施形態に係る半導体集積回路装置の一例を示す断面図
【図５６】図５６はこの発明の第６実施形態に係る半導体集積回路装置の一例を示す断面図
【図５７】図５７はこの発明の第６実施形態に係る半導体集積回路装置の一例を示す斜視図
【図５８】図５８はこの発明の第６実施形態に係る半導体集積回路装置の一例を示す斜視図
【図５９】図５９はこの発明の第６実施形態に係る半導体集積回路装置の一例を示す斜視図
【図６０】図６０はこの発明の第７実施形態に係る半導体集積回路装置の一例を示す断面図
【図６１】図６１はこの発明の第７実施形態に係る半導体集積回路装置の一例を示す断面図
【図６２】図６２はこの発明の第７実施形態に係る半導体集積回路装置の一例を示す斜視図
【図６３】図６３はこの発明の第７実施形態に係る半導体集積回路装置の一例を示す斜視図
【図６４】図６４はこの発明の第７実施形態に係る半導体集積回路装置の一例を示す斜視図
【図６５】図６５Ａ〜図６５Ｃは第７実施形態に係る半導体集積回路装置から得られる利点を説明するための図
【図６６】図６６Ａ〜図６６Ｃは参考例に係る半導体集積回路装置を示す図
【図６７】図６７はこの発明の第７実施形態に係る半導体集積回路装置の適用の一例を示す回路図
【図６８】図６８はこの発明の第８実施形態に係る半導体集積回路装置の一例を示す断面図
【図６９】図６９はこの発明の第８実施形態に係る半導体集積回路装置の一例を示す断面図
【図７０】図７０はこの発明の第８実施形態に係る半導体集積回路装置の一例を示す斜視図
【図７１】図７１はこの発明の第８実施形態に係る半導体集積回路装置の一例を示す斜視図
【図７２】図７２はこの発明の第８実施形態に係る半導体集積回路装置の一例を示す斜視図
【図７３】図７３Ａ及び図７３Ｂは第８実施形態に係る半導体集積回路装置から得られる利点１を説明するための図
【図７４】図７４Ａ及び図７４Ｂは参考例に係る半導体集積回路装置を示す図
【図７５】図７５は利点１をより良く得られる半導体集積回路装置の一例を示す断面図
【図７６】図７６は第８実施形態に係る半導体集積回路装置から得られる利点２を説明するための図
【図７７】図７７は参考例に係る半導体集積回路装置を示す図
【図７８】図７８Ａ及び図７８Ｂは近接効果を説明するための回路図
【図７９】図７９Ａは近接効果を受ける前のしきい値電圧分布を示す図、図７９Ｂは近接効果を受けた後のしきい値電圧分布を示す図
【図８０】図８０Ａは近接効果を受ける前のしきい値電圧分布を示す図、図８０Ｂは近接効果を受けた後のしきい値電圧分布を示す図
【図８１】図８１Ａは近接効果を受ける前のしきい値電圧分布を示す図、図８１Ｂは近接効果を受けた後のしきい値電圧分布を示す図
【図８２】図８２は第８実施形態に係る半導体集積回路装置から得られる利点３を説明するための図
【図８３】図８３は参考例に係る半導体集積回路装置を示す図
【図８４】図８４はこの発明が適用されたＮＡＮＤ型フラッシュメモリの１ブロック分を示すビット線方向に沿った断面図
【図８５】図８５はセルフブースト書き込み方式を示す動作波形図
【図８６】図８６は図８５に示す状態Ｉを示す断面図
【図８７】図８７は図８５に示す状態IIを示す断面図
【符号の説明】
【０１９４】
４…半導体基板（シリコン基板）、５…ゲート絶縁膜（トンネル絶縁膜、二酸化シリコン膜）、６…導電体膜（リンドープトポリシリコン膜）、７…絶縁膜（窒化シリコン膜）、１４…絶縁膜（二酸化シリコン膜）、９…絶縁膜（二酸化シリコン膜）、１０…ゲート間絶縁膜（インターポリ絶縁膜、二酸化シリコン膜）、１１…導電膜（リンドープトポリシリコン膜）、１２…絶縁膜（窒化シリコン膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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