(57)【要約】【課題】  小占有面積かつ、データ書き換え回数、データ保持特性の優れた不揮発性半導体記憶素子を提供する。【解決手段】  フローティングゲート１８に電荷を保持してデータを記憶する不揮発性半導体記憶素子であって、該フローティングゲート１８を有するＭＯＳトランジスタ１３と、メタル層で構成されたキャパシタＣとを有し、キャパシタＣの一端がフローティングゲート１８に接続されている。上記構成の不揮発性半導体記憶素子において、制御ゲート１７への正の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで書き込み動作を行い、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで消去動作を行う。【選択図】        図１
2007066984.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートとフローティングゲートとを有し、前記フローティングゲートに電荷を保持することによりデータを記憶する不揮発性半導体記憶素子であって、
ゲートが前記フローティングゲートとなるＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに一方の電極が接続され、他方の電極が前記制御ゲートとなるキャパシタとを備え、
前記キャパシタの一方および他方の電極がメタル層で構成された不揮発性半導体記憶素子。
【請求項２】
前記キャパシタの一方および他方の電極を構成するメタル層が複数層からなる請求項１記載の不揮発性半導体記憶素子。
【請求項３】
前記キャパシタを構成する一方および他方の電極は同一レイヤのメタル層を交互配置される２つの領域に分離することにより形成され、前記２つの領域のサイドカップリングとして前記キャパシタが構成される請求項１記載の不揮発性半導体記憶素子。
【請求項４】
メタル層の同一レイヤでキャパシタの一方および他方の電極が櫛形に形成され、互いに対向した状態に配置される請求項１記載の不揮発性半導体記憶素子。
【請求項５】
請求項１記載の不揮発性半導体記憶素子とメタルロジック配線を有する他の回路素子とからなる不揮発性半導体記憶装置であって、
前記キャパシタの誘電体が、前記他の回路素子のメタルロジック配線の絶縁膜よりも高誘電率を有する絶縁膜で形成される不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置であって、
一つのメモリセルにおける前記キャパシタの他方の電極の一部が、隣接した他のメモリセルにおける前記キャパシタの他方の電極の一部と共有されている不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置であって、
一つのメモリセルにおける前記キャパシタの他方の電極の一部および前記ＭＯＳトランジスタのソースラインが、隣接した他のメモリセルにおける前記キャパシタの他方の電極の一部および前記ＭＯＳトランジスタのソースラインとそれぞれ共有されている不揮発性半導体記憶装置。
【請求項８】
ＤＲＡＭと請求項１記載の不揮発性半導体記憶素子とが同一チップに混載された半導体記憶装置であって、前記ＤＲＡＭのキャパシタと前記不揮発性半導体記憶素子のキャパシタが同一プロセス工程で形成される半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶素子に対してデータの書き込みを行う不揮発性半導体記憶素子のデータ書き込み方法であって、前記制御ゲートへの正の高電圧印加により前記ＭＯＳトランジスタにおいてチャネルからフローティングゲートへＦＮトンネル電流を流すことによって電荷を注入し、それによって書き込み動作を行う不揮発性半導体記憶素子のデータ書き込み方法。
【請求項１０】
請求項１記載の不揮発性半導体記憶素子に対してデータの消去を行う不揮発性半導体記憶素子のデータ消去方法であって、制御ゲートへの負の高電圧印加により前記ＭＯＳトランジスタにおいてフローティングゲートからシリコン基板へＦＮトンネル電流を流すことによって電荷を放出し、それによって消去動作を行う不揮発性半導体記憶素子のデータ消去方法。
【請求項１１】
請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置に対して、データの書き込みおよび消去を行う不揮発性半導体記憶装置のデータ書き込み・消去方法であって、メモリセル毎に制御ゲートに正の電圧および負の電圧をそれぞれ印加することで、書き込み動作および消去動作を行う不揮発性半導体記憶装置のデータ書き込み・消去方法。
【請求項１２】
請求項１記載の不揮発性半導体記憶素子に対してデータの書き込みを行う不揮発性半導体記憶素子のデータ書き込み方法であって、制御ゲートへの正の高電圧印加および前記ＭＯＳトランジスタのドレイン端子への正の高電圧印加により、前記ＭＯＳトランジスタにおいてフローティングゲートへチャネルホットエレクトロンを注入し、それによって書き込み動作を行う不揮発性半導体記憶素子のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶素子に関するものである。さらに詳しくは、本発明は、先端標準ＣＭＯＳプロセスで混載可能な低コストの不揮発性半導体記憶素子およびそれを用いた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、先端標準ＣＭＯＳプロセスのシステムＬＳＩに、コンテンツ系の暗号キーを中心にセキュア情報を実装する要望が高まってきている。その実装向けにメタルヒューズの利用が検討されているが、解析による情報漏洩の懸念がある。この解決策として低コストで書き換え可能な不揮発性半導体記憶装置を搭載することが考えられる。
【０００３】
システムＬＳＩへフラッシュメモリ等の不揮発性半導体記憶素子を搭載する場合、標準ＣＭＯＳプロセスに対して、別途専用工程を必要とするため、プロセスコストは増加し、先端プロセスを使用できない。そこで、先端標準ＣＭＯＳプロセスで混載可能な安価な不揮発性半導体記憶素子が求められている。この課題を解決する手段として、先端標準ＣＭＯＳプロセスで混載可能なＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタのゲートでフローティングゲートを形成し、第１のＰＭＯＳトランジスタの拡散層領域を書き込み動作時および読出し動作時に制御ゲートとして用い、第２のＰＭＯＳトランジスタの拡散層領域を消去動作時に制御ゲートとして用いるＣＭＯＳ不揮発性半導体記憶素子がある(例えば、非特許文献１参照)。
【０００４】
従来の標準ＣＭＯＳプロセスで混載可能な不揮発性半導体記憶素子では、制御ゲートとフローティングゲートとの間の容量を、ＭＯＳトランジスタを用いて構成しており、また消去動作を行うための容量(第２のＰＭＯＳトランジスタで構成)を付加しているため、メモリセルが３トランジスタ構成となり、占有面積が大きくなる。また、制御ゲートとフローティングゲートとの間の容量をＭＯＳトランジスタを用いて構成しているため、制御ゲートに正電圧・負電圧を印加しようとすると、順バイアス状態が存在してしまい、正電圧・負電圧による書き込み動作、消去動作は不可能であった。
【０００５】
図１７に従来技術の標準ＣＭＯＳプロセスで搭載可能な不揮発性半導体記憶素子を示す。図１７は、異なる２つの制御ゲートを備え、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとから構成される不揮発性半導体記憶素子の回路図を示す。また、図１８は図１７に示した不揮発性半導体記憶素子の断面図を示す。
【０００６】
図１７において、符号１、２はＰＭＯＳトランジスタを示し、符号３はＮＭＯＳトランジスタを示す。符号４は第１の制御ゲートを示し、符号５は第２の制御ゲートを示し、符号６はＮＭＯＳトランジスタのドレインを示し、符号７はＮＭＯＳトランジスタのソースを示し、符号８はＮＭＯＳトランジスタの基板を示す。符号９はフローティングゲートを示し、ＰＭＯＳトランジスタ１、２のゲートとＮＭＯＳトランジスタ６のゲートとを接続している。
【０００７】
図１８に示すように、第２導電型トランジスタとしてのＮＭＯＳトランジスタ３は、第１導電型であるP型のシリコン基板１０に形成された第２導電型であるN型の通電領域１０ａおよびゲート電極１０ｂを有している。第１導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ１、２は、半導体基板１０上に設けられて制御ゲートとして働く第２導電型のウェル１１、１２と、ウェル１１、１２上に設けられた第１導電型の通電領域１１ａ，１２ａおよびゲート電極１１ｂ，１２ｂとを有している。
【０００８】
このＮＭＯＳトランジスタ３のゲート電極１０ｂとＰＭＯＳトランジスタ１、２のゲート電極１１ｂ，１２ｂとをフローティングゲート９で接続して、各端子に所定の電圧を印加することで、フローティングゲート９へのキャリアの書き込み、読出し、消去動作を行う。
【０００９】
図１９はこの不揮発性半導体記憶素子の概略上面図を示す。
【非特許文献１】Richard J. McPartland et al, “1.25 Volt, Low Cost, Embedded FLASH Memory for Low Density Applications”, 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.158-161.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の標準ＣＭＯＳプロセスを用いた不揮発性半導体記憶素子は、１ビットが３トランジスタで構成されており、占有面積が大きいなどの問題があった。また、不揮発性半導体記憶素子の信頼性については、データ書き換え回数が１０００回ほどしかなく、フラッシュメモリと同等の信頼性(データ書き換え回数１０万回)を確保できていないなどの問題がある。
【００１１】
現在、この不揮発性半導体記憶素子は比較的小容量かつデータ書き換え回数が１０００回以下のシステムに適用されているが、今後、大容量化および１０００回以上のデータ書き換え回数の要望が生じると、コストおよび信頼性の観点から不揮発性半導体記憶素子の占有面積およびデータ書き換え回数は極めて重要なファクタになると考えられる。
【００１２】
したがって、本発明の目的は、小占有面積かつ、データ書き換え回数、データ保持特性の優れた不揮発性半導体記憶素子およびそれを用いた不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶素子は、制御ゲートとフローティングゲートとを有し、フローティングゲートに電荷を保持することによりデータを記憶するもので、ゲートがフローティングゲートとなるＭＯＳトランジスタと、ＭＯＳトランジスタのゲートに一方の電極が接続され、他方の電極が制御ゲートとなるキャパシタとを備え、キャパシタの一方および他方の電極がメタル層で構成されていることを特徴とする。
【００１４】
上記構成の不揮発性半導体記憶素子において、制御ゲートへの正の高電圧印加によりＭＯＳトランジスタにおいてチャネルからフローティングゲートへＦＮトンネル電流によって電荷を注入して書き込み動作を行う。また、上記構成の不揮発性半導体記憶素子において、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタにおいてフローティングゲートからシリコン基板へＦＮトンネル電流によって電荷を放出して消去動作を行う。また、上記構成の不揮発性半導体記憶素子において、制御ゲートを構成するメタルの一部を隣接メモリセルと共有してメモリアレイ、つまり不揮発性半導体記憶装置を構成する。
【００１５】
上記構成の不揮発性半導体記憶素子によれば、フローティングゲートを有するトランジスタ(パストランジスタ)を最小加工サイズで設計することができ、かつメタル層で構成されたキャパシタをパストランジスタ上部に積層させ、さらに微細化することでメモリセル占有面積を縮小することができる。また、上記の不揮発性半導体記憶素子の制御ゲートを構成するメタルの一部を隣接メモリセルと共有してメモリアレイを構成することで、小占有面積にすることが可能である。メタル層で構成されたキャパシタは、絶縁膜（誘電体）に低誘電率材料を用いており、薄膜の酸化膜を利用した従来のメモリセルよりもリーク電流を抑制し、良好な保持特性を実現可能である。また、書き込み動作、消去動作をパストランジスタにおける両方向ＦＮトンネリングで行うため、データ書き換え回数(Endurance特性)およびデータ保持特性(Retention特性)の優れた信頼性の高い不揮発性半導体記憶素子を提供することができる。
【００１６】
以下、課題を解決するための手段について詳しく説明する。
【００１７】
本発明の請求項１記載の発明は、制御ゲートとフローティングゲートとを有し、フローティングゲートに電荷を保持することによりデータを記憶する不揮発性半導体記憶素子であって、ゲートがフローティングゲートとなるＭＯＳトランジスタと、ＭＯＳトランジスタのゲートに一方の電極が接続され、他方の電極が制御ゲートとなるキャパシタとを備えている。そして、キャパシタの一方および他方の電極がメタル層で構成されている。この構成によれば、小占有面積かつ、データ書き換え回数、データ保持特性の優れた不揮発性半導体記憶装置を実現できるという作用を有する。
【００１８】
本発明の請求項２記載の発明は、請求項１記載の不揮発性半導体記憶素子において、キャパシタの一方および他方の電極を構成するメタル層が複数層からなることを特徴とする。この構成によれば、使用するメタル層の数を増やせば、さらに小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００１９】
本発明の請求項３記載の発明は、請求項１記載の不揮発性半導体記憶素子において、キャパシタを構成する一方および他方の電極は同一レイヤのメタル層を交互配置される２つの領域に分離することにより形成され、２つの領域のサイドカップリングとしてキャパシタが構成されることを特徴とする。プロセステクノロジーノードが微細化されるにつれ、メタル層のアスペクト比は大きくなり、縦長のレイヤになる。従って、メタル層のサイドカップリングでキャパシタを構成することで単位面積当りの容量密度を大きくすることができ、小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００２０】
本発明の請求項４記載の発明は、請求項１記載の不揮発性半導体記憶素子において、メタル層の同一レイヤでキャパシタの一方および他方の電極が櫛形に形成され、互いに対向した状態に配置されることを特徴とする。この構成によれば、キャパシタの単位面積当りの容量密度を大きくすることができ、小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００２１】
本発明の請求項５記載の発明は、請求項１記載の不揮発性半導体記憶素子とメタルロジック配線を有する他の回路素子とからなる不揮発性半導体記憶装置であり、キャパシタの誘電体が、他の回路素子のメタルロジック配線の絶縁膜よりも高誘電率を有する絶縁膜で形成されることを特徴とする。この構成によれば、キャパシタの容量密度を大きくすることができ、小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００２２】
本発明の請求項６記載の発明は、請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置であり、一つのメモリセルにおけるキャパシタの他方の電極の一部が、隣接した他のメモリセルにおけるキャパシタの他方の電極の一部と共有されていることを特徴とする。この構成によれば、メモリアレイにすると、小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００２３】
本発明の請求項７記載の発明は、請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置であり、一つのメモリセルにおけるキャパシタの他方の電極の一部およびＭＯＳトランジスタのソースラインが、隣接した他のメモリセルにおけるキャパシタの他方の電極の一部およびＭＯＳトランジスタのソースラインとそれぞれ共有されていることを特徴とする。この構成によれば、メモリアレイにすると、小占有面積の不揮発性半導体記憶装置を実現できるという作用を有する。
【００２４】
本発明の請求項８記載の発明は、ＤＲＡＭと請求項１記載の不揮発性半導体記憶素子とが同一チップに混載された半導体記憶装置であり、ＤＲＡＭのキャパシタと不揮発性半導体記憶素子のキャパシタが同一プロセス工程で形成されることを特徴とする。ＤＲＡＭ混載プロセスが利用可能な場合は、不揮発性半導体記憶素子のキャパシタの容量密度を大きくすることができ、小占有面積の半導体記憶装置を実現できるという作用を有する。
【００２５】
本発明の請求項９記載の発明は、請求項１記載の不揮発性半導体記憶素子に対してデータの書き込みを行う不揮発性半導体記憶素子のデータ書き込み方法であって、制御ゲートへの正の高電圧印加によりＭＯＳトランジスタにおいてチャネルからフローティングゲートへＦＮトンネル電流を流すことによって電荷を注入し、それによって書き込み動作を行うことを特徴とする。この構成によれば、書込み電流が小さな不揮発性半導体記憶装置を実現できるという作用を示す。
【００２６】
本発明の請求項１０記載の発明は、請求項１記載の不揮発性半導体記憶素子に対してデータの消去を行う不揮発性半導体記憶素子のデータ消去方法であって、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタにおいてフローティングゲートからシリコン基板へＦＮトンネル電流を流すことによって電荷を放出し、それによって消去動作を行うことを特徴とする。この構成によれば、消去電流が小さな不揮発性半導体記憶装置を実現できるという作用を示す。
【００２７】
本発明の請求項１１記載の発明は、請求項１記載の不揮発性半導体記憶素子からなる多数個のメモリセルを、メモリアレイとして整列配置した不揮発性半導体記憶装置に対して、データの書き込みおよび消去を行う不揮発性半導体記憶装置のデータ書き込み・消去方法であって、メモリセル毎に制御ゲートに正の電圧および負の電圧をそれぞれ印加することで、書き込み動作および消去動作を行うことを特徴とする。この構成によれば、データ書き換え回数、データ保持特性の優れたメモリセルつまり１ビット毎の選択書き込み動作が可能な不揮発性半導体記憶装置を実現できるという作用を有する。
【００２８】
従来の標準ＣＭＯＳプロセスで搭載可能な不揮発性半導体記憶装置の場合、制御ゲートとフローティングゲートとの間のキャパシタをＭＯＳトランジスタで実現していた。従って、キャパシタの他端に正電圧・負電圧を印加しようとすると、順バイアス状態が存在してしまい、正電圧・負電圧による書き込み動作、消去動作は不可能であった。つまり、本発明の請求項１１記載の発明は、標準ＣＭＯＳプロセスで搭載可能な不揮発性半導体記憶装置に関して、従来技術に対して制御ゲートとフローティングゲートとの間のキャパシタの極性を排除することが可能である。また、１ビットごとの選択書き込み動作が可能であるという特徴を持つ。
【００２９】
この構成によれば、メモリセル毎に制御ゲートに正の電圧及び負の電圧をそれぞれ印加することでＭＯＳトランジスタにおいて両方向の書込み消去動作が可能となるため、データ書換え回数、データ保持特性の優れた不揮発性半導体記憶装置を実現できるという作用を有する。
【００３０】
本発明の請求項１２記載の発明は、請求項１記載の不揮発性半導体記憶素子に対してデータの書き込みを行う不揮発性半導体記憶素子のデータ書き込み方法であって、制御ゲートへの正の高電圧印加およびＭＯＳトランジスタのドレイン端子への正の高電圧印加により、ＭＯＳトランジスタにおいてフローティングゲートへチャネルホットエレクトロンを注入し、それによって書き込み動作を行うことを特徴とする。この構成によれば、書込み速度が高速な不揮発性半導体記憶装置を実現できるという作用を有する。
【発明の効果】
【００３１】
本発明によれば、制御ゲートとフローティングゲートとを有し、フローティングゲートに電荷を保持することによりデータを記憶する不揮発性半導体記憶素子であって、ゲートがフローティングゲートとなるＭＯＳトランジスタと、ＭＯＳトランジスタのゲートに一方の電極が接続され、他方の電極が制御ゲートとなるキャパシタとを備え、キャパシタの一方および他方の電極がメタル層で構成された不揮発性半導体記憶素子が提供される。本発明の不揮発性半導体記憶素子は、１トランジスタ１キャパシタ型であり、パストランジスタの上部に積層したＭＩＭ(Metal-Insulator-Metal)型キャパシタを有するので、メモリセル占有面積を縮小することができる。
【００３２】
書き込み動作、消去動作を効率良く行うためには、制御ゲートとフローティングゲートおよびフローティングゲートとシリコン基板との間の容量比(カップリング比)の関係が重要である。すなわち、制御ゲートとフローティングゲートとの間の容量が大きい程、制御ゲートの電位を効果的にフローティングゲートに伝達することができ、書き込み動作、消去動作が容易になる。書き込み動作、消去動作を容易に行うためには一定のカップリング比が必要である。従来の技術では、消去動作を第２のＰＭＯＳトランジスタで行うために、動作上第２のＰＭＯＳトランジスタのサイズを最小加工サイズで設計する必要がある。この場合、消去動作を効率良く行うためには第２のＰＭＯＳトランジスタに対して、ＮＭＯＳトランジスタ(パストランジスタ)のサイズ比を１以上に設計する必要があり、それに応じて書き込み時の制御ゲートを有する第１のＰＭＯＳトランジスタのサイズを一定のカップリング比を保持するよう設計する必要があるので、占有面積が大幅に増加してしまう。一方、本発明の不揮発性半導体記憶素子は、上述したように１トランジスタ１キャパシタ型であり、パストランジスタのサイズを最小加工サイズで設計することができるので、一定のカップリング比を確保するにしても必要となる制御ゲートとフローティングゲートとの間の容量を小さくすることができる。従って、メモリセル占有面積を小さくすることができる。
【００３３】
さらに、上記構成の不揮発性半導体記憶素子において、制御ゲートへの正の高電圧印加によりＭＯＳトランジスタにおいてチャネルからフローティングゲートへＦＮトンネル電流によって電荷を注入して書き込み動作を行う。また、上記構成の不揮発性半導体記憶素子において、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタにおいてフローティングゲートからシリコン基板へＦＮトンネル電流によって電荷を放出して消去動作を行う。書き込み動作、消去動作をパストランジスタにおける両方向ＦＮトンネリングで行うため、トンネル酸化膜においてトラップされた電子をデトラップすることができ、データ書き換え回数(Endurance特性)およびデータ保持特性(Retention特性)の優れた信頼性の高い不揮発性半導体記憶素子を実現できる。
【００３４】
ここで、本発明の不揮発性半導体記憶素子において、パストランジスタにおける両方向ＦＮトンネリングによる書き込み・消去動作が可能になったのは、制御ゲートとフローティングゲートとの間の容量をＭＯＳトランジスタで実現したのではなく、メタル層の配線間容量を用いて実現したためであることを強調しておく。
【００３５】
さらに、上記構成の不揮発性半導体記憶素子において、制御ゲート（キャパシタの他方の電極）のメタルの一部が隣接メモリセルと共有してメモリアレイを構成することで、小占有面積の不揮発性半導体記憶装置を実現できる。また、制御ゲート（キャパシタの他方の電極）のメタルの一部およびソースラインを隣接メモリセルと共有してメモリアレイを構成することで、小占有面積の不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３７】
本発明では、制御ゲートとフローティングゲートとの間の容量をメタル層を用いたキャパシタで構成することが一つの特徴である。この実施の形態によれば、メタル層を用いたキャパシタをパストランジスタの上部に構成することができる。そのため、１トランジスタ１キャパシタ構成となり、占有面積を縮小できる。さらに、本発明では、制御ゲートとフローティングゲートとの間の容量を、メタル層を用いたキャパシタで構成することにより、制御ゲートに正の高電圧および負の高電圧を印加することが可能となり、両方向の書き込み動作、消去動作が行え、信頼性の優れた不揮発性半導体記憶素子を実現できる。
【００３８】
次に、本発明の不揮発性半導体記憶素子について説明する。
【００３９】
本発明の実施の形態の不揮発性半導体記憶素子の等価回路を図１に示し、同実施の形態の不揮発性半導体記憶素子の概略上面図を図２に示し、図２のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図を図３に示す。
【００４０】
図１において、符号１３はＮＭＯＳトランジスタを示し、符号１４はＮＭＯＳトランジスタのソースを示し、符号１５はＮＭＯＳトランジスタ１３のドレインを示し、符号１６はＮＭＯＳトランジスタ１３の基板を示す。符号Ｃはキャパシタを示す。符号１８はフローティングゲートを示し、ＭＯＳトランジスタ１３のゲートに対応し、キャパシタＣの一方の電極に接続される。符号１７は制御ゲートを示し、キャパシタＣの他方の電極に対応する。つまり、キャパシタＣはフローティングゲート１８と制御ゲート１７との容量結合として構成される。ここで、キャパシタＣの一方および他方の電極は、メタル層で形成され、制御ゲート１７もメタル層で形成されることになる。図１の不揮発性半導体記憶素子を一つのメモリセルとして、多数のメモリセルを整列配置し、さらに周辺回路を備えたものが不揮発性半導体記憶装置である。
【００４１】
図２において、符号１９はＮＭＯＳトランジスタを示し、符号２０はＮＭＯＳトランジスタのソースを示し、符号２１はＮＭＯＳトランジスタのドレインを示し、符号２２は制御ゲートを示す。
【００４２】
図３に示す不揮発性半導体記憶素子は、制御ゲート２４とフローティングゲート２３とを有し、フローティングゲート（ＭＯＳトランジスタのゲート）２３すなわちキャパシタの一方の電極に電荷を保持してデータを記憶するものである。具体的には、ゲートがフローティングゲート２３となるＮＭＯＳトランジスタと、フローティングゲート２３に一方の電極が接続され、他方の電極が制御ゲート２４となるキャパシタとを備え、キャパシタの一方および他方の電極がメタル層で構成されている。
【００４３】
図３において、符号２３はポリシリコン層ｐｏｌｙからなるフローティングゲートを示し、符号２４はメタル層Ｍ１からなる制御ゲートを示す。符号２３ａはキャパシタの一方の電極を示し、符号２４ａはキャパシタの他方の電極を示す。キャパシタは、この実施の形態では同一レイヤのメタル層Ｍ１、Ｍ２をそれぞれ交互配置される２つの領域に分離することにより形成され、２つの領域のサイドカップリングとしてキャパシタが構成される。制御ゲート２４とキャパシタの他方の電極２４ａとは相間配線により相互に接続されている。同様に、フローティングゲート２３とキャパシタの一方の電極２３ａとも相間配線により相互に接続されている。符号２５はＳＴＩ（Shallow Trench Isolation）分離層を示し、符号２６はP型シリコン基板を示す。図３の実施例では、３層のメタル層Ｍ１，Ｍ２，Ｍ３を用いてキャパシタを構成しているが、３層のメタル層に限定されるものではなく、複数のメタル層でキャパシタが構成されることを特徴とする。また、メタル層のサイドカップリングでキャパシタが構成されることを特徴とするが、サイドカップリングによるキャパシタの構成は図３の実施例に限定されるものではない。さらに、メタル層の同一レイヤでキャパシタの一方および他方の電極が櫛形に形成され、互いに対向した状態に配置されることを特徴とし、図３の実施例に示される。図３に示されるように、メタル層の同一レイヤにおいて、電位Ａ(ＣＧ)と電位Ｂ(ＦＧ)が櫛型に形成されて互いに対向する状態に配置される。ただし、この場合も図３の実施例に限定されるものではない。例えば、１３０nmプロセス世代では、図２、図３記載の構造でＭＩＭキャパシタ容量が１０ｆＦとなり、制御ゲートとフローティングゲートおよびフローティングゲートとシリコン基板との間の容量比(カップリング比)３が実現でき、不揮発性半導体記憶素子としての機能を実現できる。また、プロセステクノロジーが６５nm、４５nmとさらに微細化されると、単位面積当りのＭＩＭキャパシタ容量が大きくなるので、占有面積はさらに縮小することができる。又、メタル層で構成されたキャパシタは、絶縁膜（誘電体）に低誘電率材料を用いており、薄膜の酸化膜を利用した従来のメモリセルよりもリーク電流を抑制し、良好な保持特性を実現可能である。
【００４４】
次に本発明の別の実施の形態を示す。上記不揮発性半導体記憶素子は、キャパシタの構成によって様々な構造が考えられる。図４に不揮発性半導体記憶素子の概略上面図を示す。符号２７はＮＭＯＳトランジスタを示し、符号２８は制御ゲートを示し、符号２９はN型拡散層(ＮＭＯＳトランジスタのソース)を示し、符号３０はN型拡散層(ＮＭＯＳトランジスタのドレイン)を示す。
【００４５】
図５に図４のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図を示す。図５において、符号３１はP型シリコン基板を示し、符号３２はＳＴＩ分離層を示し、符号３３はポリシリコン層ｐｏｌｙからなるフローティングゲートを示す。符号３４はフローティングゲート３３と電気的に接続されているメタル層Ｍ２，Ｍ４，Ｍ６で形成されたフローティングゲートを示し、キャパシタの一方の電極となる。符号３５はメタル層Ｍ１，Ｍ３，Ｍ５，Ｍ７で形成された制御ゲートを示し、キャパシタの他方の電極となる。各メタル層は適宜相間配線で相互に接続されている。
【００４６】
図６に図４のカットラインＹ−Ｙ’における不揮発性半導体記憶素子の断面図を示す。図６において、符号３６はP型シリコン基板を示し、符号３７はN型拡散層(ＮＭＯＳトランジスタのソース)を示し、符号３８はＮ型拡散層(ＮＭＯＳトランジスタのドレイン)を示し、符号３９はポリシリコン層ｐｏｌｙからなるフローティングゲートを示す。符号４０はフローティングゲート３９と電気的に接続されているメタル層Ｍ２，Ｍ４，Ｍ６で形成されたフローティングゲートを示し、キャパシタの一方の電極となる。符号４１はメタル層Ｍ１，Ｍ３，Ｍ５，Ｍ７で形成された制御ゲートを示し、キャパシタの他方の電極となる。各メタル層は適宜相間配線で相互に接続されている。
【００４７】
図７に図４のカットラインＺ−Ｚ’における不揮発性半導体記憶素子の断面図を示す。図７において、符号４２はP型シリコン基板を示し、符号４３はＳＴＩ分離層を示し、符号４４はポリシリコン層ｐｏｌｙからなるフローティングゲートを示し、符号４５はメタル層Ｍ１，Ｍ３，Ｍ５，Ｍ７で形成された制御ゲートを示す。
【００４８】
図４、図５、図６、図７の実施例では、７層のメタル層Ｍ１〜Ｍ７を用いてキャパシタを構成しているが、本発明は７層のメタル層に限定されるものではなく、複数のメタル層でキャパシタが構成されることを特徴とする。
【００４９】
制御ゲートがフローティングゲートを取り囲む構造にすることで、配線間容量密度を大きくすることができる。従って制御ゲートとフローティングゲート間容量密度を大きくすることができる。つまり、このキャパシタ構成にすることで、メモリセルの小占有面積化を図ることができる。
【００５０】
図８はＤＲＡＭ混載プロセスが利用可能な場合の不揮発性半導体記憶素子の上面図を示す。図８において、符号４６はＮＭＯＳトランジスタを示し、符号４７はＮ型拡散層(ＮＭＯＳトランジスタのソース)を示し、符号４８はＮ型拡散層(ＮＭＯＳトランジスタのドレイン)を示し、符号４９は制御ゲートを示す。
【００５１】
図９に図８のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図を示す。図９において、符号５０はP型シリコン基板を示し、符号５１はＳＴＩ分離層を示し、符号５２はポリシリコン層ｐｏｌｙからなるフローティングゲートを示し、符号５２ａはフローティングゲート５２と電気的に接続されているメタルからなるフローティングゲートを示し、符号５３はメタル層からなる制御ゲートを示す。
【００５２】
ＤＲＡＭ混載プロセスが利用可能な場合は、ＤＲＡＭと不揮発性半導体記憶素子が同一チップに混載されて、ＤＲＡＭと不揮発性半導体記憶素子のキャパシタが同一プロセス工程で形成されることを特徴とする。この構成によれば、ＤＲＡＭのキャパシタと同一プロセスで、例えば、ＭＩＭ型スタック構造のキャパシタを形成することができるため、キャパシタの容量密度を大きくすることができ、小占有面積の不揮発性半導体記憶素子を実現できる。
【００５３】
不揮発性半導体記憶素子とメタルロジック配線を有する他の回路素子とからなる不揮発性半導体記憶装置においては、キャパシタの誘電体が、他の回路素子のメタルロジック配線の絶縁膜よりも高誘電率を有する絶縁膜で形成されることが好ましい。このように構成すると、キャパシタの容量密度を大きくすることができ、小占有面積の不揮発性半導体記憶素子を実現できる。
【００５４】
図１０は、本発明の不揮発性半導体記憶素子の等価回路と書き込み動作時のカットラインＸ−Ｘ’におけるエネルギーバンド図を示す。書き込み動作は、ＮＭＯＳトランジスタのソース、ドレイン、シリコン基板を接地し、制御ゲートに正の高電圧を印加して、ＮＭＯＳトランジスタのチャネル全面からフローティングゲートへＦＮトンネル電流によって電荷を注入して行う。図１０のエネルギーバンド図において、ＣＧはコントロールゲートに対応し、Insulatorはキャパシタの誘電体に対応し、ＦＧはフローティングゲートに対応し、ＴＯＸはＮＭＯＳトランジスタのゲート酸化膜に対応し、Ｓｕｂはシリコン基板に対応する。ＶＣＧはコントロールゲートの電位を示し、ＶＦＧはフローティングゲートの電位を示す。ＥＣは伝導帯のエネルギーを示し、Ｅｉは真性フェルミレベル、ＥＦはフェルミレベルを示し、ＥＶは価電子帯のエネルギーを示す。
【００５５】
図１１は本発明の不揮発性半導体記憶素子の等価回路と消去動作時のカットラインＸ−Ｘ’におけるエネルギーバンド図を示す。消去動作は、ＮＭＯＳトランジスタのソース、ドレインをオープンにし、シリコン基板を接地し、制御ゲートに負の高電圧を印加して、ＮＭＯＳトランジスタのチャネル全面を通してフローティングゲートからシリコン基板へＦＮトンネル電流によって電荷を放出して行う。
【００５６】
以上のように、書き込み動作および消去動作をＮＭＯＳトランジスタの両方向ＦＮトンネリングで行うため、データ書き換え回数(Endurance特性)およびデータ保持特性(Retention特性)の優れた信頼性の高い不揮発性半導体記憶素子を実現できる。
【００５７】
次に、上記不揮発性半導体記憶素子において、キャパシタの他端(制御ゲート)に正の高電圧、負の高電圧を印加することで書き込み動作、消去動作を行うことを特徴とし、１ビットごとの選択書き込み動作を可能とする不揮発性半導体記憶装置の回路図を図１２に示す。ここで、符号５４は第１制御ゲートを示し、符号５５は第２制御ゲートを示し、符号５６は第３制御ゲートを示す。符号５７は第１ソースラインを示し、符号５８は第１ビットラインを示す。符号５９は第２ソースラインを示し、符号６０は第２ビットラインを示す。符号６１は第３ソースラインを示し、符号６２は第３ビットラインを示す。符号６３は第１選択ゲートを示し、符号６４は第２選択ゲートを示す。符号６５は選択メモリセルすなわち上記の本発明の不揮発性半導体記憶素子を示す。
【００５８】
さて、上記不揮発性半導体記憶素子の制御ゲートに印加する高電圧は、公知の正昇圧回路１０１〜１０３および負昇圧回路１０４〜１０６を用いて、正または負の電圧を発生させることができる。また、図１２に示すように、正昇圧回路および負昇圧回路の出力にそれぞれスイッチ１１０〜１１６を接続することにより、生成した各電圧を必要なタイミングで各端子に印加するように構成することができる。
【００５９】
次に、図１２の不揮発性半導体記憶装置において、本発明の不揮発性半導体記憶素子を用いた選択書き込み動作、一括消去動作、読出し動作について説明する。
【００６０】
図１３は本発明の不揮発性半導体記憶素子を用いた選択書き込み動作、読出し動作、一括消去動作を実現する不揮発性半導体記憶装置のバイアス条件を示す。
【００６１】
選択書き込み動作について説明する。まず、第１制御ゲート５４に接続される正の昇圧回路１０１を動作させる。次に、第１選択ゲート６３、第２選択ゲート６４に各々１．２Ｖを印加し、第１制御ゲート５４に８Ｖ、第１ソースライン５７に０Ｖ、第１ビットライン５８に０Ｖをそれぞれ印加することで選択するメモリセル６５にＦＮトンネル電流によって電荷を注入することができる。
【００６２】
このとき、第２ソースライン５９、第２ビットライン６０、第３ソースライン６１、第３ビットライン６２に各々３．３Ｖを印加することで、第１制御ゲート５４に接続されるメモリセルへの電荷の注入は起こらない。また、第２制御ゲート５５、第３制御ゲート５６に各々３．３Ｖを印加することで、各々の制御ゲートに接続されるメモリセルの各端子に印加されるバイアスはゼロであり、電荷の注入は起こらない。以上のバイアス条件によって、１ビットごとの選択書き込み動作が可能である。
【００６３】
次に、一括消去動作について説明する。まず、一括消去したい第１制御ゲート５４に接続される負の昇圧回路１０４を動作させる。次に、第２選択ゲート６４に１．２Ｖ、第１制御ゲート５４に−８Ｖ、第１ソースライン５７、第２ソースライン５９、第３ソースライン６１に各々０Ｖを印加し、第１選択ゲート６３に０Ｖを印加してオフにすることで、選択したメモリセルを含む第１制御ゲート５４に接続されるメモリセルからＦＮトンネル電流によって電荷を放出することができる。このとき、非選択の第２制御ゲート５５、第３制御ゲート５６に各々０Ｖを印加することで、各々の制御ゲートに接続されるメモリセルにおいて電荷の放出は起こらない。以上のバイアス条件によって、一括消去動作が可能である。
【００６４】
次に、読出し動作について説明する。まず、第１選択ゲート６３、第２選択ゲート６４に各々１．２Ｖを印加し、第１制御ゲート５４に１．２Ｖ、第１ソースライン５７に０Ｖ、第１ビットライン５８に１．２Ｖを印加することで選択するメモリセルの“１”情報あるいは“０”情報を読み出すことが可能である。選択メモリセルに電流が流れるときは、第１ビットライン５８の電位が０Ｖに低下し、電流が流れないときは、第１ビットライン５８の電位が１．２Ｖに保持される。このとき、第２ソースライン５９、第２ビットライン６０、第３ソースライン６１、第３ビットライン６２、第２制御ゲート５５、第３制御ゲート５６に０Ｖを印加することで、選択したメモリセルの読出しが可能である。
【００６５】
以上のバイアス条件によって、本発明の不揮発性半導体記憶素子を用いた選択書き込み動作、一括消去動作、読出し動作が可能である。
【００６６】
なお、本発明の不揮発性半導体記憶装置において、書き込み動作はＮＭＯＳトランジスタのチャネル全面を通したＦＮトンネリングに限られるものではない。すなわち、ＮＭＯＳトランジスタのソースおよびシリコン基板を接地し、ドレインおよび制御ゲートを正の高電圧に印加して、ＮＭＯＳトランジスタのドレイン端からフローティングゲートへのチャネルホットエレクトロン注入で書き込み動作を行ってもよい。
【００６７】
図１４に本発明の不揮発性半導体記憶素子の等価回路と、書き込み動作時のカットラインＸ−Ｘ’方向(ＮＭＯＳトランジスタのチャネル方向)およびＹ−Ｙ’方向(ＮＭＯＳトランジスタのチャネルに垂直方向)のエネルギーバンド図を示す。
【００６８】
図１５は本発明の不揮発性半導体記憶素子のメモリアレイ構成のレイアウトの実施の形態を示したものである。ここで、符号６６はＮＭＯＳトランジスタを示し、符号６７はN型拡散層(ＮＭＯＳトランジスタのドレインまたはソース)を示し、符号６８はN型拡散層(ＮＭＯＳトランジスタのソースまたはドレイン)を示し、符号６９は制御ゲートを示す。制御ゲートのメタルの一部を隣接メモリセルと共有することでコンタクトレス構成が可能となり占有面積を大幅に縮小することができる。
【００６９】
図１６は本発明の不揮発性半導体記憶素子のメモリアレイ構成のレイアウトの別の実施の形態を示したものである。不揮発性半導体記憶素子のキャパシタをコンパクトに設計できる場合に適用可能である。ここで、符号７０はＮＭＯＳトランジスタを示し、符号７１はN型拡散層(ＮＭＯＳトランジスタのドレイン)を示し、符号７２はN型拡散層(ＮＭＯＳトランジスタのソース)を示し、符号７３は制御ゲートを示し、符号７４はソースラインを示す。
【００７０】
この実施の形態では、制御ゲートのメタルの一部、ソースラインを隣接メモリセルと共有することでコンタクトレス構成が可能となりさらに占有面積を縮小することができる。
【産業上の利用可能性】
【００７１】
本発明にかかる不揮発性半導体記憶素子は先端標準ＣＭＯＳプロセスで混載可能な低コストな不揮発性半導体記憶素子であり、コンテンツ系の暗号キーを中心にセキュア情報の実装用途として有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態の不揮発性半導体記憶素子の等価回路図である。
【図２】本発明の実施の形態の不揮発性半導体記憶素子の概略上面図である。
【図３】図２のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図である。
【図４】本発明の別の実施の形態における不揮発性半導体記憶素子の概略上面図である。
【図５】図４のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図である。
【図６】図４のカットラインＹ−Ｙ’における不揮発性半導体記憶素子の断面図である。
【図７】図４のカットラインＺ−Ｚ’における不揮発性半導体記憶素子の断面図である。
【図８】ＤＲＡＭ混載プロセスが利用可能な場合の本発明のさらに別の実施の形態における不揮発性半導体記憶素子の概略上面図である。
【図９】図８のカットラインＸ−Ｘ’における不揮発性半導体記憶素子の断面図である。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶素子の書き込み動作の第１の例を示すエネルギーバンド図である。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶素子の消去動作を示すエネルギーバンド図である。
【図１２】本発明の実施の形態に係る不揮発性半導体記憶素子を用いた選択書き込み動作、読出し動作、一括消去動作を実現する不揮発性半導体記憶装置の回路図である。
【図１３】本発明の実施の形態に係る不揮発性半導体記憶素子を用いた選択書き込み動作、読出し動作、一括消去動作を実現する不揮発性半導体記憶装置のバイアス条件を示す図である。
【図１４】本発明の実施の形態に係る不揮発性半導体記憶素子の書き込み動作の第２の例を示すエネルギーバンド図である。
【図１５】本発明の実施の形態に係る不揮発性半導体記憶素子で構成されるメモリアレイのレイアウトの第１の例を示す概略上面図である。
【図１６】本発明の実施の形態に係る不揮発性半導体記憶素子で構成されるメモリアレイのレイアウトの第２の例を示す概略上面図である。
【図１７】従来技術の標準ＣＭＯＳプロセスで搭載可能な、異なる２つの制御ゲートを備え、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタから構成される不揮発性半導体記憶素子の回路図である。
【図１８】図１７の不揮発性半導体記憶素子の断面図である。
【図１９】図１７の不揮発性半導体記憶素子の概略上面図である。
【符号の説明】
【００７３】
１、２  ＰＭＯＳトランジスタ
３、１３、１９、２７、４６、６６、７０  ＮＭＯＳトランジスタ
４、５４  第１制御ゲート
５、５５  第２制御ゲート
５６  第３制御ゲート
６、１５、２１、３０、３８、４８、６７、７１  ＮＭＯＳトランジスタのドレイン
７、１４、２０、２９、３７、４７、６８、７２  ＮＭＯＳトランジスタのソース
８、１０、１６、２６、３１、３６、４２、５０  ＮＭＯＳトランジスタの基板（P型シリコン基板）
９、１８、２３、３３、３９、４４、５２  フローティングゲート
１１、１２  ウェル
１７、２２、２４、２８、３５、４１、４５、４９、５３、６９、７３  制御ゲート
２５、３２、４３、５１  ＳＴＩ分離層
３４、４０  メタル層で形成されたフローティングゲート
５７  第１ソースライン
５８  第１ビットライン
５９  第２ソースライン
６０  第２ビットライン
６１  第３ソースライン
６２  第３ビットライン
６３  第１選択ゲート
６４  第２選択ゲート
６５  選択メモリセル
７４  ソースライン
【図１】
2007066984.tif 000003
【図２】
2007066984.tif 000004
【図３】
2007066984.tif 000005
【図４】
2007066984.tif 000006
【図５】
2007066984.tif 000007
【図６】
2007066984.tif 000008
【図７】
2007066984.tif 000009
【図８】
2007066984.tif 000010
【図９】
2007066984.tif 000011
【図１０】
2007066984.tif 000012
【図１１】
2007066984.tif 000013
【図１２】
2007066984.tif 000014
【図１３】
2007066984.tif 000015
【図１４】
2007066984.tif 000016
【図１５】
2007066984.tif 000017
【図１６】
2007066984.tif 000018
【図１７】
2007066984.tif 000019
【図１８】
2007066984.tif 000020
【図１９】
2007066984.tif 000021