(57)【要約】【課題】本発明は、様々なトランジスタタイプの金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法を提供すること。【解決手段】本発明は、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおけるゲートを作製するにあたり、半導体基板上に、(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させ、  上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ２Ｈｆ２Ｏ７からなる界面層を成長させ、上記界面層に接触する誘電体材料からなる少なくとも一層を、上記界面層材料と相違させることを特徴とする。  金属ゲート電極、ゲート誘電体及び界面層を備える新たなＭＯＳＦＥＴを開示している。その製造方法、及びその応用も提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と金属ゲート電極との間に、
(予め)決定された移動度、リーク、及び／又はＥＯＴの仕様を有する誘電体材料からなる少なくとも一層を含むゲート誘電体と、
上記の少なくとも一層の誘電体層と上記金属ゲート電極との間の界面にあって、上記金属ゲートの実効仕事関数を調整する、ランタンハフニウム酸化物含有の界面層と、
を備える、ＭＯＳＦＥＴデバイスであって、
上記界面層に接する上記誘電体材料からなる少なくとも一層が、当該界面層の材料と異なることを特徴とするＭＯＳＦＥＴデバイス。
【請求項２】
上記界面層は、約１０未満のモノレイヤー、好ましくは５未満のモノレイヤー、より好ましくは１、２若しくは３のモノレイヤーからなることを特徴とする請求項１記載のＭＯＳＦＥＴデバイス。
【請求項３】
上記界面層は、Ｌａ２Ｈｆ２Ｏ７を含んでなることを特徴とする請求項１記載のＭＯＳＦＥＴデバイス。
【請求項４】
上記誘電体材料からなる少なくとも一層が、任意の適切な高誘電率(すなわち、ｋ＞３．９)材料を含むことを特徴とする請求項１記載のＭＯＳＦＥＴデバイス。
【請求項５】
上記高誘電率材料が、ハフニウム酸化物、より具体的には、ＨｆＯ２を含むことを特徴とする請求項４記載のＭＯＳＦＥＴデバイス。
【請求項６】
上記金属ゲート電極は、Ｗ、Ｔａ、Ｐｔ及び／又はＭｏ、好ましくはＴｉＮ、ＴａＮ及び／又はＲｕを含んでなることを特徴とする請求項１記載のＭＯＳＦＥＴデバイス。
【請求項７】
さらにＴｉＮ含有のキャップ層を備える請求項１記載のＭＯＳＦＥＴデバイス。
【請求項８】
ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおいてゲートを形成する方法であって、
半導体基板上に、((予め)決定された)移動度、リーク、及び／又はＥＯＴの仕様を満たす誘電体材料からなる少なくとも一層を成長させる工程と、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む、好ましくはＬａ２Ｈｆ２Ｏ７からなる界面層を成長させる工程と、を備え、
上記界面層に接触する誘電体材料からなる少なくとも一層が、上記界面層材料と異なることを特徴とする方法。
【請求項９】
上記界面層は、分子線エピタキシ法(ＭＢＥ)により、好ましくは超高真空ＭＢＥ(ＵＨＶ ＭＢＥ)により成長されることを特徴とする請求項８記載の方法。
【請求項１０】
さらにアニール活性化工程を含んでいることを特徴とする請求項８記載の方法。
【請求項１１】
さらにＦＧＡ工程を含んでいることを特徴とする請求項８記載の方法。
【請求項１２】
上記ゲート電極形成工程は、その場で(in-situ)ゲート電極層を成長させる工程を含むことを特徴とする請求項８記載の方法。
【請求項１３】
上記その場成長が、スパッタリングにより実行されることを特徴とする請求項１２記載の方法。
【請求項１４】
キャップ層を上記ゲート電極上に形成するキャップ形成工程をさらに含むことを特徴とする請求項８記載の方法。
【請求項１５】
上記誘電体材料の少なくとも一層が、ハフニウム酸化物、より具体的にはＨｆＯ２を含んでなることを特徴とする請求項８記載の方法。
【請求項１６】
上記金属ゲート電極が、Ｗ、Ｔａ、Ｐｔ及び／又はＭｏ、好ましくはＴｉＮ、ＴａＮ及び／又はＲｕを含んでなることを特徴とする請求項８記載の方法。
【請求項１７】
上記キャップ層が、ＴｉＮを含んでなることを特徴とする請求項１４記載の方法。
【請求項１８】
請求項８に係る方法の、上記金属ゲート電極の実効仕事関数を調整するための使用。
【請求項１９】
請求項８に係る方法により得られるＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセス技術及び装置に関する。特に、本発明は、ＭＯＳＦＥＴにおいてゲート電極の実効仕事関数を調整するための方法、及び当該方法により得られるＭＯＳＦＥＴデバイスに関する。
【背景技術】
【０００２】
ＣＭＯＳスケーリングを追求する中で、従来のＳｉＯ２ベースの材料に比してリーク電流が低減された代替のゲート誘電体が必要とされている。高誘電率(high-k)のゲート誘電体フィルム、特にＨｆベースのゲート誘電体材料が検討されている。
【０００３】
しかし、ＨｆＯ２等の高誘電率誘電体を備える従来のポリＳｉゲートの積層においては、いくつかの制約が存在する。実際、ＨｆＯ２の薄膜を使用したときリーク電流は改善されるけれども、効率が低下する、又は閾値電圧の制御がうまくいかない等の問題が依然として見られる。
【０００４】
ＳｉＯ２上にポリシリコンを積層した場合、ポリ結晶性シリコン(すなわち、Ｎ型若しくはＰ型ドーパント)をドープすることによりトランジスタの閾値電圧(Ｖｔ)を調整することができる。ポリＳｉのドーピングにより、ポリシリコンのフェルミ準位(ＦＬ)が変更され、それにより、ｎＭＯＳ若しくはｐＭＯＳについて所望のＶｔが達成される。
【０００５】
(特に、ポリ空乏効果(poly depletion effects)を避けるために)金属ゲートを導入すると、ドーピングによる調整がもはや不可能となる(これは、金属ゲート電極のＦＬが、使用される金属若しくは金属化合物の固有の仕事関数により決定されるからである。)
【０００６】
Ｖｔ制御の当該問題を解決するため、様々な解決方法が提案されている。
【０００７】
第１の解決方法は、界面において、ドーパントが徐々に加えられ積み重ねられた、完全シリサイド化ゲート(ＦＵＳＩゲート)を使用することに関連する。一つの原因としてシリサイド化合物が誘電体を拡散するため、当該プロセスは、ＨｆＯ２誘電体等の高誘電率誘電体に別の問題を引き起こすことが知られている。その上、ゲート電極とゲート誘電体間の界面まで、シリサイド化プロセスを制御することは困難である。
【０００８】
第２の方法では、ゲート電極の組成と析出反応が変更され、それにより所望の仕事関数が達成され、そして所望のＶｔが得られる。しかし、様々な熱的処理及び化学的処理について適合する、安定性、適合性等に関する必要条件を満たす候補(candidates)は非常に少ない。
【０００９】
第３の方法では、誘電体材料の全部が取り替えられ、所望のバンド配列が達成される。上記同様に、性能、移動度、リーク、信頼性等に関する必要条件を満たす候補は非常に少ない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
それゆえ、各トランジスタタイプについても、金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法の必要性が存在する。
【課題を解決するための手段】
【００１１】
本発明は、ＭＯＳＦＥＴデバイスのゲート電極とゲート誘電体との間の界面における静電ポテンシャルを、誘電体材料からなる１以上の界面層をモノレイヤーレベル(好ましくは２層のモノレイヤー)でゲート電極とゲート誘電体との間に挿入することにより制御することができるという驚くべき発見に基づいている。
【００１２】
本発明は、半導体基板と金属ゲート電極との間に、
(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を有する(若しくはこれらを満たす)誘電体材料からなる少なくとも一層を含む(若しくはこれらからなる)ゲート誘電体と、
上記少なくとも一層の誘電体層と上記金属ゲート電極との間の界面にあって、上記金属ゲートの実効仕事関数を調整する、ランタンハフニウム酸化物を含む、若しくはこれからなる界面層と、
を備える、ＭＯＳＦＥＴデバイスであって、
上記界面層に接する上記誘電体材料からなる少なくとも一層が、当該界面層の材料と異なることを特徴とするＭＯＳＦＥＴデバイスに関する。
【００１３】
上記界面層は、約１０未満のモノレイヤー、好ましくは５未満のモノレイヤー、より好ましくは１、２若しくは３のモノレイヤーからなることが好ましい。
【００１４】
上記界面層は、Ｌａ２Ｈｆ２Ｏ７を含む(若しくはこれからなる)ことが好ましい。
【００１５】
上記誘電体材料からなる少なくとも一層は、任意の適切な高誘電率(すなわち、ｋ＞３．９)材料を含み(若しくはこれからなり)、ハフニウム酸化物を含む(若しくはこれからなる)ことが好ましく、ＨｆＯ２を含む(若しくはこれからなる)ことがさらに好ましい。
【００１６】
上記金属ゲート電極は、Ｗ、Ｔａ、Ｐｔ及び／又はＭｏ、好ましくはＴｉＮ、ＴａＮ及び／又はＲｕを含んでいてもよい(もしくはこれらから構成されていてもよい)。
【００１７】
本発明に係るＭＯＳＦＥＴデバイスは、さらにＴｉＮ等のキャップ層を備えていてもよい。
【００１８】
また、ＭＯＳＦＥＴデバイス等を製造するための方法が提供される。
【００１９】
より詳細には、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおいてゲートを形成する方法であって、
半導体基板上に、((予め)決定された)移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させる工程と、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ２Ｈｆ２Ｏ７からなる界面層を成長させる工程と、を備え、
上記界面層に接触する誘電体材料からなる少なくとも一層が、上記界面層材料と異なることを特徴とする方法を提供する。
【００２０】
上記界面層は、分子線エピタキシ法(ＭＢＥ)により、好ましくは超高真空ＭＢＥ(ＵＨＶ ＭＢＥ)により成長させることが好ましい。
【００２１】
本発明に係る方法は、さらに、アニール活性化工程を含んでいてもよい(このアニール活性化工程には、約１ミリ秒〜約２０分の範囲で変更可能な期間の間、約７００℃〜約１１００℃の間に含まれる温度を適用することが含まれていてもよい)。
【００２２】
本発明に係る方法は、さらにＦＧＡ工程を含んでいても良い。
【００２３】
上記ゲート電極形成工程は、より具体的にはスパッタリングにより、その場で(in-situ)ゲート電極層を成長させることを含んでいることが好ましい。
【００２４】
本発明に係る方法は、キャップ層を上記ゲート電極上に形成するキャップ形成工程をさらに備えていてもよい。
【００２５】
本発明に係る方法を、特に上記金属ゲート電極の実効仕事関数を調整するために使用しても良い。
【発明を実施するための最良の形態】
【００２６】
図面の参照図に最良の実施の形態を示している。ここに開示されている実施の形態及び図面は、限定するのではなく例示することを目的としている。図面において対応する特徴を言及するために同じ数字を使用する。
【００２７】
ＭＯＳＦＥＴデバイスにおいて、ゲート誘電体とゲートとの間の界面は、実効仕事関数及びそれによるＭＯＳＦＥＴ Ｖｔを支配的に(critically)決定する。
【００２８】
半導体基板とゲート電極との間において、
((予め)決定された)移動度、リーク、及び／又はＥＯＴの仕様を有する(若しくはこれらを満たす)誘電体材料からなる少なくとも一層を含む(若しくはこれからなる)ゲート誘電体と、
上記ゲート誘電体と上記ゲート電極との間の界面にあって、上記金属ゲートの実効仕事関数を調整する界面層と、を備え、
当該界面層の誘電体材料が、その界面層が接触するゲート誘電体の誘電体材料と異なることを特徴とする、新規なＭＯＳＦＥＴデバイスを提供する。
【００２９】
化学結合分極層(chemical bond polarization layer)(ここでは、”ゲスト層(guest layer)”、”界面層(interfacial layer)”、”中間層(interlayer)”、”界面分極層(interface polarization layer)”若しくは”双極子分極層(dipole polarization layer)”とも称される。)はモノレイヤー(ＭＬ)レベル(すなわち、１〜約１０のモノレイヤー、好ましくは１〜約５のモノレイヤー、より好ましくは約２のモノレイヤー)で与えることにより、金属ゲート電極の実効仕事関数を調整することができる。
【００３０】
より具体的には、誘電体材料の超薄膜界面層を、例えばＡＬＤ堆積法により、又は、好ましくは超高真空(ＵＨＶ)分子線エピタキシ(ＭＢＥ)チャンバーにおいて、成長させることにより、(ゲート誘電体とゲート電極との間の)界面における静電ポテンシャルは変更される。これは仕事関数を制御する手段を提供することとなる。
【００３１】
本発明における明細書において、”モノレイヤー”なる用語は、”サブモノレイヤー”なる用語を包含することを意味する。そして、当該用語は、一原子の厚さの層を指し示すけれども、該当する表面を均一に及び／又は包括的に被覆することを必ずしも意味するものではない。
【００３２】
好ましくは、”モノレイヤー”なる用語は、被覆される表面において原子が露出しないように(すなわち被覆されないままとならないように)完全にフィルムの表面を被覆するに必要な、すなわち、フィルムの完全な密閉(closure)を達成するに必要な充分な量の材料の層を意味している。
【００３３】
上記界面層は、ＭＯＳＦＥＴデバイスにおいて誘電体材料として使用される任意の適切な材料を含んでもよいし、若しくはこれから構成されていてもよい。当該界面層は、界面を形成するゲート誘電体材料(上記界面層はこれと接触する)と異なる。特に、上記材料は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＡｌＯＸ、可能性のある他のＨｆ及びＺｒベースの誘電体を含んでもよいし、若しくはこれらから構成されていてもよい。
【００３４】
好ましくは、上記界面層は、Ｃａ、Ｌｉ、Ｍｇ、Ｌｕ、Ｎｄ、Ｆｒ、Ｒａ(Ｎａ、Ｋ)ベースの酸化物のいずれか、Ａｌ２Ｏ３、若しくは好ましくはＣｓ、Ｒｂ、Ｂａ、Ｓｒ、Ｌａ、Ｙ、Ｚｒ、Ｒｕ、Ｗベースの酸化物のいずれかを含んでいてもよいし、若しくはこれらから構成されていてもよい。
【００３５】
より好ましくは、上記界面層は、ＬａＨｆＯＸ(ランタンハフニウム酸化物)、ＤｙＯＸ、ＳｃＯＸ、若しくはＤｙＳｃＯＸ(ディスプロシウムスカンジウム塩)を含むか、若しくはこれらから構成される。
【００３６】
より好ましくは、上記中間層は、Ｌａ２Ｈｆ２Ｏ７を含むか、若しくはそれから構成される。
【００３７】
好ましくは、上記界面層は、約１０未満のモノレイヤー、好ましくは５未満のモノレイヤー、より好ましくは１、２若しくは３のモノレイヤーから構成される。
【００３８】
好ましくは、誘電体材料からなる上記界面層は、高温処理に供され、より具体的には、７００℃若しくは８００℃以上の温度、好ましくは９００℃以上の温度、より好ましくは約７００℃〜約１１００℃に含まれる温度にさらされる。上記高温処理は、数ミリ秒〜数分、好ましくは(約)１秒〜(約)２０分の範囲で変更可能な期間の間、適用してもよい。
【００３９】
特に、上記界面層は、電気陰性度がゲート誘電体の金属元素(もしいくらかでもあれば)と充分に相違する金属元素を含んでいてもよい。
【００４０】
さらに、ゲスト誘電体(界面層)の金属元素の電気陰性度は、金属ゲートの金属元素の電気陰性度と充分相違することが好ましい。
【００４１】
より好ましくは、ゲスト誘電体における金属と、周囲の材料(ホスト誘電体若しくは金属ゲート)における金属との電気陰性度の相違は、０．０５ポーリングユニットより大きく、好ましくは０．１ポーリングユニットより大きく、より好ましくは０．４ポーリングユニットより大きい。
【００４２】
いくつかの材料、特に隣接層と反応する材料については、上記界面層を膜厚について規定することはできない。
【００４３】
上記ゲート誘電体は、誘電体材料からなる少なくとも一層を含んでいてもよいし、若しくはこれから構成されていてもよい。好ましくは、上記ゲート誘電体は、誘電体材料からなる一層から構成されることが好ましい。
【００４４】
上記誘電体材料は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＡｌＯＸ、可能性のある他のＨｆ及びＺｒベースの誘電体を含んでもよいし、若しくはこれらから構成されていてもよい。
【００４５】
より具体的には、上記誘電体材料は、任意の適切な高誘電率(すなわち、ｋ＞３．９)材料を含む(若しくはこれからなる)。
【００４６】
好ましくは、上記ゲート誘電体材料は、ＨｆＯ２若しくはＳｉＯ２を含むか若しくはそれらからなる。
【００４７】
好ましくは、上記ゲート電極は、金属ゲート電極(例えば、ＭＯＳＦＥＴデバイスに適した任意の金属ゲート電極)である。より好ましくは、上記金属ゲート電極は、Ｗ、Ｔａ、Ｐｔ若しくはＭｏを含んでもよいし、これらから構成されていてもよい。より好ましくは、上記金属ゲート電極は、ＴｉＮ、ＴａＮ若しくはＲｕを含むか、もしくはこれらのいずれからなる。
【００４８】
本発明は、また、本発明に係るＭＯＳＦＥＴデバイスを製造する新規な方法に関する。
【００４９】
特に、本発明に係る方法は、ＭＯＳＦＥＴデバイスにおけるゲート電極の実効仕事関数を調整するために使用しても良い。
【００５０】
特に、本発明の方法は、
半導体基板上に、((予め)決定された)移動度、リーク、及び／又はＥＯＴの仕様を満たす誘電体材料からなる少なくとも一層を成長させる工程と、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、誘電体材料からなる界面層を成長させる工程と、を備える。
【００５１】
本発明に係る方法において、上記界面層のために使用される材料が、その界面層が接触する上記ゲート誘電体材料と異なる。
【００５２】
好ましくは、上記界面層は、約１０未満のモノレイヤー、好ましくは５未満のモノレイヤー、より好ましくは１、２若しくは３のモノレイヤーからなる。
【００５３】
使用される材料に依存して、上記界面層は、化学気相成長法(ＣＶＤ)、原子層堆積法(ＡＬＤ)、若しくは好ましくは分子線エピタキシ法(ＭＢＥ)により、より好ましくは超高真空ＭＢＥ(ＵＨＶ ＭＢＥ)により成長させてもよい。
【００５４】
より具体的には、上記界面層が、ＤｙＯＸ、ＳｃＯＸ、若しくはＤｙＳｃＯＸからなる場合、ＣＶＤ若しくはＡＬＤを使用することができる。上記界面層が、ＬａＯＸ、ＷＯＸ若しくはＳｒＯＸからなる場合、当該成長は、スピニング及びその後の酸化により実行することができる。
【００５５】
本発明に係る方法は、さらにアニール活性化工程(これは高温処理とも称される。)を含んでいてもよい。好ましくは、当該温度は、約７００℃若しくは８００℃若しくは９００℃以上、より具体的には約７００℃〜約１１００℃に含まれる。高温処理は、数ミリ秒〜数分、具体的には(約)１ミリ秒〜(約)２０分の範囲で変更可能な期間の間、適用してもよい。
【００５６】
好ましくは、本発明に係る方法は、さらにフォーミングガスアニール(ＦＧＡ)工程を含む。
【００５７】
本発明に係る方法において、上記ゲート電極形成工程は、より具体的にはスパッタリングにより、その場で(in-situ)ゲート電極層を成長させる工程を含むことが好ましい。
【００５８】
本発明に係る方法は、ＴｉＮキャップ層等のキャップ層を上記ゲート電極上に形成する、キャップ形成工程をさらに備える。
【００５９】
本発明に係る方法では、上記ゲート電極は、金属ゲート電極を含む(若しくはこれからなる)。
【００６０】
本発明に係る方法において使用しうる材料は、本発明のＭＯＳＦＥＴにおいて規定したものと同じである。
【００６１】
好ましくは、ゲート材料は、上記界面層の成長後、その場で成長させる。
【００６２】
好ましい実施の形態によれば、ゲート電極は、好ましくはＴａＮからなる金属ゲート電極であり、ゲート誘電体はＨｆＯ２からなり、そして界面層は、２層モノレイヤーのＬａ２Ｈｆ２Ｏ７からなる。
【００６３】
従って、本発明の好ましい方法では、ゲート電極は、好ましくはＴａＮからなる金属ゲート電極であり、ゲート誘電体はＨｆＯ２からなり、そして界面層は２層モノレイヤーのＬａ２Ｈｆ２Ｏ７からなる。
【００６４】
本発明の方法は、ＦｉｎＦＥＴデバイス、メモリーデバイス等の別のデバイスを製造するために使用してもよい。したがって、ＦｉｎＦＥＴ及び／又はメモリーデバイスは、本発明の目的でもある。
【実施例１】
【００６５】
ＨｆＯ２若しくはＬａ２Ｈｆ２Ｏ７(ＬＨＯ)の高誘電率誘電体について検討した。これらの誘電体を、(ＨｆＣｌ４及びＨ２Ｏを化学的前駆体として使用する)原子層堆積法、若しくは分子線エピタキシ法のいずれかにより、２００ｍｍ Ｓｉウェハ上に成長させた。
【００６６】
そして１０ｎｍ膜厚のＴａＮ金属ゲート(ＭＧとも称される)をその場若しくは実験施設外(ex-situ)でスパッタリングにより成長させ、７０ｎｍ ＴｉＮでキャップした。
【００６７】
オーバーラッピングＭＯＳキャパシタを従来のフローで作製した。
【００６８】
エッチングされたゲート及び密閉するスペーサーを使用して、ＭＯＳＦＥＴを作製した。
【００６９】
そして、いくつかの温度の活性化アニール(高温処理)を評価し、その後ＦＧＡ(フォーミングガスアニール)を行った。
【００７０】
いくつかの実験において、実効仕事関数をＣ−Ｖ測定を用いて求めた。これは、化学エッチングにより膜厚を変更することができる分厚いＳｉＯ２上に高誘電材料を成長させたキャパシタについて実行した(傾斜エッチング)。
【００７１】
内部光放出(ＩＰＥ)を使用して、ゲート電極及び誘電体間のポテンシャル障壁について別の測定を行った。
【００７２】
ＩＰＥ実験において、超紫外線源を使用し、ＭＧにおける電子を励起させた(図１の挿入図を参照のこと)。フォトンエネルギーが、ＭＧ／誘電体界面の障壁高さに充分近くなるとすぐに、光電流を計測することができる。所定の印加電圧に対する、障壁高さを、光電流効率に対するフォトンエネルギーのプロットから推測することができる。
【００７３】
(１００)Ｓｉ基板上に成長させたＨｆＯ２及びＬＨＯについて、ＩＰＥは、Ｓｉの価電子帯の上限と酸化物の伝導帯の下限との間のエネルギー障壁と同様であることを明らかにしている。これは、下記酸化物中において同じ電場強度の下測定されたＨｆＯ２及びＬＨＯについてのＩＰＥスペクトル(図１に図示)により示される。１ＭＶ／ｃｍにおいて、算出された障壁高さが３ｅＶであること(図１)は、両方の絶縁層について同じである。これは、伝導帯が、酸化物における金属カチオンの、同じ非占有の５ｄ状態から生じるという一般的概念と一致する。
【００７４】
Ｓｉ／誘電体の界面と対照的に、誘電体の組成は、誘電体／ＭＧ界面のバンド配列に重大な影響を与える。同じ積層スキーム、及びＴａＮ ＭＧで検討すると、実効仕事関数は、ＭＢＥ ＬＨＯ及びＭＢＥ ＨｆＯ２のそれぞれについて３．９ｅＶ及び４．５ｅＶである(図２)。観測される結果は、ＭＧ／界面のみに関連するという考え方と一致しており、図２において、Ｖｆｂは、誘電体膜厚と無関係であるようである(すなわち、固定電荷(fixed charge)ＱＯＸはごく僅かである)。
【００７５】
実効仕事関数の変化に関連するすべての相互作用が、ＭＧと誘電体との間の界面層に限定されるため、よく知られたゲート誘電体の上面上にゲスト誘電体(界面層)をモノレイヤー(ＭＬ)レベルで制御して成長させることにより実効仕事関数を調整することができる。
【００７６】
このコンセプトは、図３に例示されている。図３には、ゲート誘電体部分と、ＭＧの実効仕事関数を調整するために成長させたゲストオーバーレイヤーと、を備える、ＭＯＳＦＥＴゲート絶縁体が示されている。ゲート誘電体(この実施例においてＨｆＯ２)は、移動度、リーク、ＥＯＴの仕様を満たすように設計することができる。このゲスト誘電体(界面層)及びＭＧは、最適化された(２者の)仕事関数(及びＭＧエッチング可能性)に基づいて設計することができる。これにより、ゲスト誘電体層は、(予め)決定された移動度、リーク及びＥＯＴの仕様に実質的に影響を与えないようにすることができる。
【００７７】
２ＭＬのＬＨＯをＨｆＯ２層(ゲート誘電体)の上面に成長させることにより、実効仕事関数を調整することができることが、図４ａに示されている。
【００７８】
より良好に制御するため、当該成長は、ＵＨＶ−ＭＢＥチャンバー内において実行される。
【００７９】
活性化アニールを用いない場合、ＴａＮの仕事関数はＬＨＯ成長により変動することはない。この条件における実効仕事関数は４．６５ｅＶである。
【００８０】
しかしながら、図４ａに示すように、活性化後、２ＭＬのゲストＬＨＯによる仕事関数は、〜２００ｍＶだけ減少する。
【００８１】
図４ａは、また、ＭＧを、誘電体上にその場成長させるとき、仕事関数の減少がより大きくなることを示している。
【００８２】
ＴａＮフェルミ準位と酸化物の伝導帯との間のエネルギー障壁をＩＰＥ電子を用いて直接測定することにより、ＬＨＯ中間層が障壁を低下させるという発見が示される。図４ｂのＩＰＥ効率のファウラープロットにおいて示されているように、ＬＨＯの挿入及びその後の高温アニールにより、参照ケース(ＦＧＡ後、５２０℃)と比較して、スペクトル曲線がより低いフォトンエネルギーまでシフトすることとなる。この効果は、純粋なＨｆＯ２に関しては観測されない(不図示)。(正の)分極層を効果的にアニールすることにより、明らかに、障壁高さ、及びそれに対応する実効仕事関数が減少する(図４ｂの挿入図を参照のこと)。
【実施例２】
【００８３】
図８〜１０に関連して、Ｌａ、Ｓｒ若しくはＷベースの酸化物を、スピンコンタミネーションフォーム窒化物ベース標準溶液により、ＳｉＯ２及びＨｆＯ２のそれぞれに成長させた。
【００８４】
使用された化学種のそれぞれについて、およそ５ｅ１２及び５ｅ１３原子／ｃｍ２の金属ドーズが析出するよう、当該積層を調整した。金属のみ存在すると仮定すると、５ｅ１２及び５ｅ１３原子／ｃｍ２の金属ドーズが、サブモノレイヤー及びおおよそのモノレイヤーの被覆に対応する。しかしながら、検討している化学種が、空気中において容易に酸化すること、及びそれらの酸化物の体積は、純粋な金属の体積より大きいことから、モノレイヤー被覆は、おおよそ５ｅ１３原子／ｃｍ２ドーズに達する。
【００８５】
検討している化学種の自然酸化は、金属種の成長後起こる(若しくは少なくとも起こることが期待される)。
【００８６】
界面層を、ＡＬＤ ＴｉＮ及びＰＶＤ ＴａＮゲートの両方と組み合わせた。
【００８７】
実効仕事関数の算出は、傾斜エッチングされたＳｉＯ２(これは、一つのウェハにおいてＥＯＴの変動を可能とする)を使用して、ＣＶによる方法(ＶＦＢ対ＥＯＴ外挿法)をベースとした。それは、検討されるケースに依存して、ＨｆＯ２によりキャップ形成されているか、若しくはキャップ形成されていない。［２０分間５２０℃でのＦＧＡ］及び［３０秒間９５０℃でのＮ２アニール＋２０分間５２０℃でのＦＧＡ］の両方の処理後実効仕事関数の算出を行った。
【００８８】
この実効仕事関数のシフトの原因を確かめるため、高誘電率誘電体と金属ゲートとの間の界面静電ポテンシャルを、原子界面モデルに基づいて計算した。これは、関連する元素の電気陰性度を用いて、界面領域における電荷の分布を計算するものである。
【００８９】
ゲストキャッピング酸化物をモデルするため、ホスト酸化物の金属元素(Ｓｉ若しくはＨｆ)のいずれかが、ホスト酸化物の上面原子層において、ゲスト酸化物のもの(Ｒｂ、Ｓｒ、Ｚｒ、Ｒｕ、Ｃｄ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｗ)により置き換えられ、ゲスト酸化物の実効層若しくはサブモノレイヤーを形成する。
【００９０】
これらの計算は、ゲスト誘電体を変更すること並びにサブモノレイヤーからモノレイヤーレベルでゲスト誘電体の量を変化させることの両方により、実効仕事関数を変化させることができることを示している(図１１〜１４参照)。
【図面の簡単な説明】
【００９１】
【図１】図１は、(１００)Ｓｉの価電子帯から、ＨｆＯ２(○)及びＬａ２Ｈｆ２Ｏ７(□)誘電体の伝導帯への内部光電子放出の量子効率(これはフォトンエネルギーの関数である)を示している。ゲート電極に正のバイアスを掛け、１ＭＶ／ｃｍの同じ絶縁破壊電界強度でスペクトルを取得する。矢印は、ＩＰＥを使用した場合のスペクトル閾値を示している。
【図２】図２は、同様のＴａＮ ＭＧを用いた場合のＭＢＥ Ｌａ２Ｈｆ２Ｏ７及びＭＢＥ ＨｆＯ２についてのＣ−Ｖ特性を示している。当該Ｃ−Ｖ測定は、キャパシタとオーバーラップする大部分の領域について実行した。物理的膜厚は、ＨｆＯ２サンプルについてはそれぞれ３、４及び５ｎｍであり、Ｌａ２Ｈｆ２Ｏ７サンプルについては、４、５及び６ｎｍであった。全てのサンプルは、１０００℃、１秒のアニール処理を受けている。
【図３】図３(ａ)は、概略的な高誘電率ＭＯＳＦＥＴであって、Ｓｉ基板と接触するゲート誘電体、及び実効仕事関数を調整するためのゲスト層を特徴とするＭＯＳＦＥＴを示している。そして、ゲスト(誘電体)層は、界面において静電ポテンシャルを変更する(図３(ｂ))。この構成では、実効仕事関数を低下させる。
【図４】図４(ａ)は、Ｎ２において９５０℃で３０秒間活性化した後のＨｆＯ２(ゲート誘電体)、及びＬａ２Ｈｆ２Ｏ７(ゲスト層(ＬＨＯとも称される))の実効仕事関数の変化を示している。活性化前においては、実効仕事関数は、〜４．６５ｅＶであった。２ＭＬのＬＨＯ及びＴａＮの両方をその場成長させた場合、〜２００ｍｅＶの仕事関数の減少が見られた。当該実効仕事関数は、傾斜エッチングウェハを使用して算出した。図４(ｂ)は、図４ａのサンプルについての、(内部光電子効率)１／２に対するフォトンエネルギーのファウラープロットを示している。障壁層は、活性化後、２ＭＬのＬＨＯにより影響を受ける。挿入図に、ＩＰＥ実験及びバンド配列のバンドダイアグラムを示している。
【図５】図５は、９５０℃でのアニール前と後における、検討される様々なスタックについてのＦＢ及び算出された仕事関数を示している(アニール後は点線、アニール前は実線)。アニール前では、仕事関数は、多くのケースにおいておよそ４．６ｅＶである。アニール後では、ＭＢＥで(その場でＴａＮにより)形成された層でキャップされたＬＨＯについては仕事関数の減少が見られる。その場でＴａＮが形成された(ＬＨＯ界面層が存在しない)ＨｆＯ２についてはシフトは見られない。
【図６】図６は、５２０℃でのフォーミングガスアニール後における、ＨｆＯ２(ゲート誘電体)及び当該ＨｆＯ２をキャップするＳｃＯＸ(ゲスト層)上のＰＶＤ ＴｉＮゲートのＣＶ曲線を示している。約０．４Ｖの負のＶＦＢシフトが見られ、これは、約０．４ｅＶの実効仕事関数の変化を反映している。バルクのＤｙＳｃＯＸ(ディスプロシウムスカンジウム塩(dysprosium scandate))、ＤｙＯＸ及びＳｃＯＸ上のＰＶＤ ＴｉＮの実効仕事関数は増加する。そして、実効仕事関数をより低い値に調整するため、これらの材料のポテンシャルを示している。
【図７】図７は、１０００℃でのアニール前と後における、バルクのＤｙＳｃＯＸ上のＰＶＤ ＴｉＮゲートのＣＶ曲線、そして比較のためのＨｆＯ２上の同様のゲートのＣＶ曲線を示している。ＨｆＯ２に比較してＤｙＳｃＯＸの実効仕事関数がより低いことが、１０００℃のアニール後も保たれていることが観測される。
【図８】図８は、バルクのＳｉＯ２、及び約５ｅ１３原子／ｃｍ２の金属ドーズを用いたスピンコンタミネーションベースの酸化積層物上のＡＬＤ ＴｉＮゲートの実効仕事関数を示している(９５０℃のアニール前(左)と後(右))。使用されるキャップ酸化物(界面層)に依存して、仕事関数の実効的な増加が、０．０８〜０．２２ｅＶの範囲に亘って見られ得る。バルクのＳｉＯ２の仕事関数に対する実効仕事関数のシフトが、アニール後も保たれている。９５０℃のアニール、ＡＬＤ ＴｉＮゲートと併せてＳｒを使用することにより、Ｐポリ置換の略理想的な仕事関数 ５．３ｅＶが得られる。
【図９】図９は、バルクのＨｆＯ２、及び約５ｅ１３原子／ｃｍ２の金属ドーズを用いたスピンコンタミネーションベースの酸化積層物上のＡＬＤ ＴｉＮゲートの実効仕事関数を示している(９５０℃アニール前(左)と後(右))。使用されるキャップ酸化物(界面層)に依存して、仕事関数の実効的な増加が、０．０２〜０．０６ｅＶの範囲に亘って見られ得る。バルクＨｆＯ２の仕事関数に対する実効仕事関数のシフトが、アニール後も保たれている。
【図１０】図１０は、バルクＨｆＯ２、及び約５ｅ１３原子／ｃｍ２の金属ドーズ(ドーズ１以外は他で言及したものと同じ)を用いたスピンコンタミネーションベースの酸化積層物上のＰＶＤ ＴａＮゲートの実効仕事関数を示している(９５０℃アニール前(左)と後(右))。使用されるキャップ酸化物(界面層)に依存して、仕事関数の実効的な増加が、０．０４〜０．０５ｅＶの範囲に亘って見られ得る。バルクＨｆＯ２の仕事関数に対する実効仕事関数のシフトが、アニール後も保たれている。
【図１１】図１１は、ＳｉＯ２／ＴｉＮケース(ゲストキャップ層を有さない)における界面静電ポテンシャルを概算するために使用された原子モデルの概略(左)と、キャッピング層が模式的に表された場合における、当該模型におけるゲスト誘電体の金属原子の配置(右)を示している。
【図１２】図１２は、ＳｉＯ２／ＴｉＮ界面に様々な酸化物層を挿入したことによる、界面静電ポテンシャルの差についての、計算された大きさ(限られたモデルであるため概算である)を示している。静電ポテンシャルにおけるシフトは、実効仕事関数のシフトを概算するため反転させなければならないことに留意すべきである。実験データを繰り返して挿入することにより、ＬａＯＸ及びＳｒＯＸのついての誘導実効仕事関数シフトの計算された相対的大きさを確認できる。
【図１３】図１３は、ＨｆＯ２／ＴｉＮ界面に様々な酸化物層を挿入したことによる、界面静電ポテンシャルの差についての、計算された大きさ(限られたモデルのため概算である)を示している。静電ポテンシャルにおけるシフトは、実効仕事関数のシフトを概算するため反転させなければならないことに留意すべきである。実験データを繰り返して挿入することにより、ＬａＯＸ及びＳｒＯＸについての誘導実効仕事関数シフトの計算された相対大きさを確認できる。
【図１４】図１４は、ＳｉＯ２／ＴｉＮ界面において様々な量のＳｒＯＸゲスト(誘電体)層を挿入することによる、界面静電ポテンシャルの差についての、計算された大きさ(限られたモデルのため概算である)を示している。静電ポテンシャルにおけるシフトは、存在するゲスト誘電体の量に依存することに留意すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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