(57)【要約】【課題】    駆動電圧を低下させても、書き込み／消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み／消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。【解決手段】  本発明は、ｎ型半導体領域１１に設けられたｐ型ソース・ドレイン領域１２と、前記ｐ型ソース・ドレイン領域間１２に設けられた高誘電率材料の電荷蓄積層１３と、前記電荷蓄積層１３上に設けられた、ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極１４とを具備することを特徴とする不揮発性半導体メモリ装置である。【選択図】図１
2007258612.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体領域を有する半導体層と、
前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
ｎ型半導体領域を有する半導体層と、
前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項３】
ｎ型半導体領域を有する半導体層と、
前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、  
前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項４】
ｎ型半導体領域を有する半導体層と、
前記ｎ型領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項５】
前記高誘電率材料は、Ａｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物あるいは酸窒化物から選択される少なくとも１種の材料であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体メモリ装置。
【請求項６】
前記金属系導電性材料は、Ａｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，  Ｔｉ，Ｙのうちから選ばれる１つ以上の元素を含む金属単体若しくは金属化合物、又はこれらの珪化物、ホウ化物、窒化物、若しくは炭化物から選択される少なくとも１種の材料であることを特徴する請求項１乃至４のいずれかに記載の不揮発性半導体メモリ装置。
【請求項７】
前記トンネル絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項２又は４に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ブロッキング絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項３又は４に記載の不揮発性半導体メモリ装置。
【請求項９】
ｐ型領域を有する半導体層と、
前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、
前記半導体層上であって前記ｎ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
ｐ型領域を有する半導体層と、
前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
ｐ型領域を有する半導体層と、
前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１２】
ｐ型領域を有する半導体層と、
前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、
前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記高誘電率材料はＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも１つ以上の元素の酸化物、窒化物あるいは酸窒化物であることを特徴とする請求項９乃至１２のいずれかに記載の不揮発性半導体メモリ装置。
【請求項１４】
前記制御ゲート電極は、ｐ型ＳｉＧｅ層であることを特徴とする請求項９乃至１２のいずれかに記載の不揮発性半導体メモリ装置。
【請求項１５】
前記トンネル絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項１０又は１２に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記ブロッキング絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項１１又は１２に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記電荷蓄積層は、シリコン窒化膜あるいはシリコン酸窒化膜であり、前記ブロッキング絶縁膜は、前記電荷蓄積層よりも高い誘電率を有する層であることを特徴とする請求項１１又は１２に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係わる。
【背景技術】
【０００２】
不揮発性半導体メモリ装置のメモリセルは半導体基板上にゲート絶縁膜、制御ゲート電極が積層された構造をしている。このメモリセルの書き込み／消去は、制御ゲート電極と基板間に電圧を印加することでトンネル電流を流し、ゲート絶縁膜内の電荷の有無で閾値電圧を制御することによって、データを記憶させる。
【０００３】
なかでもＭＯＮＯＳ型メモリはゲート絶縁膜として電荷を選択的に通過させるトンネル絶縁膜（シリコン酸化膜）、電荷蓄積層（シリコン窒化膜）および前記電荷蓄積層と制御ゲート電極間の電流を阻止するブロッキング絶縁膜（シリコン酸化膜）が順次積層された構造（以下ＯＮＯ膜と略す）を有し、窒化膜中に局在するトラップサイトへの電子トラップによって閾値を変化させる。
【０００４】
従来のＭＯＮＯＳ型メモリ素子では、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させ、その後の電荷保持状態でのリーク電流および膜中の電子のデトラップによる閾値変動は、シリコン窒化膜を挟むシリコン酸化膜厚制御よって抑制してきた。
【０００５】
従来のＭＯＮＯＳ型不揮発性メモリセルの構造を、図２１を用いて説明する。図２１は従来の不揮発性半導体メモリセルの概略断面図である。図２０に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面に、厚さ約１ｎｍから５ｎｍ程度のシリコン酸化膜のトンネル酸化膜１０２、電荷蓄積層１０３である厚いシリコン窒化膜、３ｎｍから５ｎｍ程度の膜厚のシリコン酸化膜のブロッキング絶縁膜１０４が形成されている。トンネル絶縁膜１０２、電荷蓄積層１０３、およびブロッキング絶縁膜１０４をあわせてゲート絶縁層１０６と称する。
【０００６】
このゲート絶縁層上にポリシリコンのゲート電極１０５が積層されている。半導体基板１０１にはｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１０９と、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１０７が形成されている。ゲート電極１０５の側部に絶縁性のサイドウォール１０８が設けられている。また、必要に応じて配線層等が形成されている。
【０００７】
このようなＭＯＮＯＳ型メモリにおいて、従来からゲート絶縁膜として用いられてきたＯＮＯ膜の一部あるいは全てを、高誘電率材料で置き換えることで、電気的膜厚を薄くでき更なる素子の微細化が期待できることから、高誘電率材料を導入した低電圧駆動MONOS型メモリ素子実現に向けた試みが検討されている（特許文献１参照）。
【０００８】
特にハフニウム酸化膜、アルミニウム酸化膜等の高誘電率酸化膜、またはそれらの混合物は熱的安定性が高く、半導体素子の製造工程との整合性が良いことから、次世代ゲート絶縁膜材料の候補として期待されている。
【０００９】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電率材料中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み／消去動作後の閾値電圧の変動シフトが大きく、デバイス仕様から要求される書き込み、消去あるいは電荷保持における閾値電圧変動の基準を満たせず、メモリセルの書き込み／消去、読み出し、および記憶保持において十分な性能を発揮できない。
【特許文献１】特開２００５−２６８７５６号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようにゲート絶縁膜に高誘電率材料を導入した場合、書き込み、消去あるいは電荷保持における閾値電圧変動が大きいという問題があった。
【００１１】
本発明はこのような事情を考慮してなされたもので、その目的とするところは、書き込み／消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み／消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、ｎ型半導体領域を有する半導体層と、前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１３】
また、本発明は、ｎ型半導体領域を有する半導体層と、前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１４】
また、本発明は、ｎ型半導体領域を有する半導体層と、前記ｎ型半導体領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１５】
また、本発明は、ｎ型半導体領域を有する半導体層と、前記ｎ型領域に互いに離間して設けられたｐ型ソース・ドレイン領域と、前記半導体層上であって、前記ｐ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、ｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１６】
また、本発明は、ｐ型領域を有する半導体層と、前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１７】
また、本発明は、ｐ型領域を有する半導体層と、前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【００１８】
また、本発明は、ｐ型領域を有する半導体層と、前記ｐ型領域に互いに離間して設けられたｎ型ソース・ドレイン領域と、前記半導体層上であって、前記ｎ型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【発明の効果】
【００１９】
本発明によれば、高誘電率材料をゲート絶縁膜に用いた場合における書き込み／消去動作後の電荷保持状態での電荷デトラップを低減することが可能となる。したがって書き込み／消去動作後の電荷保持状態でのセル閾値の変動を抑制させることができるため、従来よりも良好なメモリセル性能を有する不揮発性半導体メモリ装置を実現できる。
【発明を実施するための最良の形態】
【００２０】
不揮発性半導体メモリ装置ではメモリセルにおいてゲート絶縁膜への電荷注入によって閾値を変動させ、データの記憶を行う。そのためメモリセルの閾値電圧には制約があり、書き込み／消去後に変動した閾値を電荷保持状態においてはその後の変動を極力小さくさせねばならない。
【００２１】
従来のＭＯＮＯＳ型メモリセルでは、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させた後、電荷保持状態での電荷の膜中デトラップによる閾値変動の抑制は、シリコン窒化膜を挟むシリコン酸化膜厚を制御することによって行ってきた。
【００２２】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電体絶縁膜中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み／消去動作後の閾値電圧シフトが大きい。
【００２３】
本発明者らは、鋭意研究の結果、高誘電率材料を用いたゲート絶縁膜を用いたメモリセルの場合、ゲート絶縁膜を挟む基板側の導電型、ソース・ドレイン領域の導電型、及び制御ゲート電極の導電型の組み合わせを適切に選択することにより、高誘電率材料を用いた電荷蓄積層における電荷デトラップによる書き込み／消去動作後の閾値電圧シフトを抑制できることを見出した。
【００２４】
具体的には以下の（１）、（２）の組み合わせである。
【００２５】
（１）（ｎ型半導体領域／ｐ型ソース・ドレイン領域／高誘電率材料の電荷蓄積層／ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極）
（２）（ｐ型半導体領域／ｎ型のソース・ドレイン領域／高誘電率材料の電荷蓄積層／ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極）の組み合わせ
上記（１）に示す如く、ｎ型半導体領域／ｐ型ソース・ドレイン領域の場合、ｎ型制御ゲート電極や金属系導電性材料を用いることによってｎ型半導体領域の反転層から電荷蓄積層への正孔注入が生じ、制御ゲート電極側から電荷蓄積層への電子注入が生じ、つまり正孔と電子の同時注入によって、ゲート絶縁膜において正と負の電荷が補償され、電荷のトラップ／デトラップに寄与する正味の電荷量が減少し、電荷のデトラップ起因となるＶｆｂシフトの抑制が可能となると考えられる。また、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料の制御ゲート電極を用いる場合においても、同様に制御ゲート電極側からゲート絶縁層への電子の注入がなされるため効果がある。
【００２６】
また、（２）に示す如く、ｐ型半導体領域／ｎ型のソース・ドレイン領域の場合、ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極を用いることによって、電荷蓄積層への正孔注入が生じ、正と負の電荷が補償され、電荷のトラップ／デトラップに寄与する正味の電荷量が減少する、つまり正孔と電子の同時注入によって、電荷のデトラップ起因となるＶｆｂシフトの抑制が可能である。とくに（２）の組み合わせにおいては、低電界下での書き込みにおいてこれらの効果が顕著に現れる。
【００２７】
このように本発明によれば、電荷蓄積層への電子／正孔の注入量が適正に制御する作用によって高誘電率材料をゲート絶縁膜として用いた際に、電荷保持状態における電荷のデトラップが著しく抑制される。
【００２８】
なお、トンネル絶縁膜は、基板と電荷蓄積層との間に存在する電荷を選択的に通過させる層であり、ブロッキング絶縁膜は電荷蓄積層と制御ゲート電極間に存在し、電荷蓄積層と制御ゲート電極間の電流の流れを阻止する層である。上記のような本発明によれば従来のＭＯＮＯＳ型メモリにおいて、一旦注入された電荷のデトラップを防止するために設けられたトンネル絶縁膜及びブロッキング絶縁膜を設けなくとも不揮発性メモリデバイスとして機能させることができる。しかしながら、シリコン基板などの他の材料膜との高誘電率材料との界面状態を改善してリーク電流を低減すると共に、電子／正孔注入量の制御を容易にするために、これらの膜を設けても良い。これらの膜の膜厚や材質を変化させることによって前述の電荷蓄積層への電子／正孔注入量をより細かく制御することが出来ると考えられる。
【００２９】
特に、トンネル絶縁膜あるいはブロッキング絶縁膜またはその両方に、電荷蓄積層よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つ絶縁体材料を使用することによって、容易に電子／正孔注入量をより精密に制御することが出来、望ましい。
【００３０】
例えば（１）（２）のそれぞれの場合で、上記の膜を用いると、ブロッキング絶縁膜あるいはトンネル絶縁膜を介して注入される電荷量の割合を制御でき、更に膜厚を厚くするほど注入電荷量を抑えることが出来る。
【００３１】
また電荷蓄積層への電子／正孔注入量をより細かく制御する方法としては、例えば以下の方法が考えられる。
【００３２】
例えば、（１）の組み合わせの場合、制御ゲート電極における材料はｎ型Ｓｉ、金属系導電性材料、及びＳｉとＧｅの少なくとも一方を含むｐ型半導体材料が使用でき、前記金属系導電性材料としては、Ａｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などが挙げられるが、この場合、電極の仕事関数を変化させることにより電子注入量を制御することが出来る。仕事関数は大きいほど、高誘電体絶縁膜を流れるリーク電流低減にも効果があり、さらにトラップ量増加による定常閾値電圧シフト量の増加も期待できることから、実験結果で特に効果が大きかったＭｏ（約４．７ｅＶ），Ａｕ（約５．１ｅＶ）を基準として、仕事関数は４．７ｅＶ程度以上にすることが望ましい。具体的にはＴａＣ（約４．８−５．０ｅＶ），Ｒｕ（約５．４ｅＶ），ＷＮ（４．８−４．９ｅＶ），ＴｉＮ（４．６−４．７ｅＶ），ＴａＮ（約４．７ｅＶ），ＣｏＳｉ（４．６−４．７ｅＶ），ＮｉＳｉ（約４．７ｅＶ）あるいはｐ＋型多結晶シリコン（約５．１ｅＶ）などの材料を用いるとよい。
【００３３】
また書き込み電圧を制御することにより電荷蓄積層への電子／正孔注入量をより精密に制御することも出来る。ｎ型基板を用いた場合、ストレス電界変化によってトラップ量制御が可能となる。
【実施例】
【００３４】
以下、ＮＡＮＤ型不揮発性半導体メモリ装置のメモリセル構造を例にとり、実施形態を図を用いて説明する。ＮＡＮＤ型不揮発性半導体メモリ装置は、ビット線と、ビット線及びメモリセルを接続する選択ゲートトランジスタと、さらにその下に複数のメモリセルが直列に配置されている。図１〜図２はメモリセルの断面構造を示す図であり左側はワード線方向断面図を示している。
【００３５】
（第１の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１を用いて説明する。  
図１に示すようにシリコン基板にｎ型不純物をドーピングしたｎ型半導体領域１１中には、ｐ型ソース・ドレイン領域１２が形成されている。ｎ型半導体領域１１上のソース・ドレイン領域１２間には、ＨｆＡｌＯｘからなる電荷蓄積層１３が形成されている。電荷蓄積層１３上には制御ゲート電極１４としてニッケルシリサイド層（ＮｉＳｉｘ層）が形成されている。ＮｉＳｉｘは不純物ドープによってｐ型あるいはｎ型にもできるし、ＮｉＳｉ比制御による仕事関数制御も可能である。  
これらの積層体の最上面及び側面は電極側壁酸化膜で覆われており、さらに、全面を覆うように層間絶縁膜が形成されている。隣り合うメモリセルは、互いにシリコン酸化膜の素子分離領域によって隔てられている。
【００３６】
本実施形態のメモリセル構造は、前述の（１）の組み合わせに相当する。（つまり、ｎ型半導体領域／ｐ型のソース・ドレイン領域／高誘電率材料の電荷蓄積層／金属系導電性材料の制御ゲート電極）
電荷蓄積層１３の膜厚は、１ｎｍ以上３０ｎｍ以下であることが望ましい。
【００３７】
本実施形態ではゲート絶縁層側の制御ゲート電極１４をＮｉＳｉｘで形成したが、（１）の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、ｎ＋型多結晶シリコン、あるいはＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。またp型電極を用いてもよい。その場合、反転層から電子が注入される。その一つの手段がＳｉ若しくはＳｉＧｅを用いることである。
【００３８】
また本実施形態では高誘電率の電荷蓄積層１３、２３としてＨｆＡｌＯｘを用いたが、（１）の組み合わせにおいて、電荷蓄積層の材料として比誘電率が例えば１５以上３０以下の材料が適当である。高誘電率材料の比誘電率は低すぎるとリーク電流低減の効果が得られず、また、比誘電率が高すぎるとメモリセル間干渉を引き起こす。
【００３９】
例えばＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。特にＨｆあるいはＬａ元素を母材とする材料は比誘電率が適度に高く、バリアハイトも大きい。また熱的安定性が高く、界面との反応性が低いため望ましい。具体的には、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＬａＡｌＯ、ＬａＡｌＯＮなどが最適な材料である。
【００４０】
（第1の実施形態のセルの製造方法）
図１に示す、ｎ型の不純物をドーピングしたシリコン基板１１の表面に、電荷蓄積層１３となるＨｆＡｌＯｘの形成を、Ａｌ（ＣＨ３）３，Ｈｆ［Ｎ（ＣＨ３）２］４とＨ２Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃，Ｎ２，７６０Ｔｏｒｒの雰囲気でアニールを行った。これにより、シリコン基板１１上に、ＨｆＡｌＯｘの電荷蓄積層１３が形成された。
【００４１】
続いて制御ゲート電極１４であるニッケルシリサイド層は、まずＣＶＤ法で形成した多結晶シリコン層上にＮｉをスパッタ法を用いて形成し、その後の熱工程で、多結晶シリコン層をＮｉＳｉｘに変換した。
【００４２】
次にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ニッケルシリサイド層１４、電荷蓄積層１３を順次エッチング加工した。
【００４３】
次に、半導体領域１１に対し、制御ゲート電極１４をマスクとしたイオン注入を行い、ｐ型不純物を低濃度に含有するＬＤＤ拡散層を形成した。
【００４４】
次にＣＶＤ法により酸化シリコンを堆積し、エッチバックして制御ゲート電極６の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、ｐ型の導電性不純物を高濃度に含有するソース・ドレイン領域１２を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【００４５】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またＡＬＤ、ＣＶＤ法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００４６】
（第２の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図２を用いて説明する。図２は図１と同様メモリセルの断面構造を示す図である。
【００４７】
図２に示すようにシリコン基板にｐ型不純物をドーピングしたｐ型半導体領域２１中には、ｎ＋型ソース・ドレイン領域２２が形成されている。ｐ型半導体領域２１上のｎ＋型ソース・ドレイン領域２２間には、ＨｆＡｌＯｘの電荷蓄積層２３が形成されている。電荷蓄積層２３上には制御ゲート電極２４として、電荷蓄積層２３側からｐ＋型多結晶ＳｉＧｅ層２５及びタングステンシリサイド層２６が形成されている。ｐ＋型ＳｉＧｅはＧｅ濃度によって仕事関数が４．６ｅＶから５．２ｅＶまで変化することが知られている。
【００４８】
その他の構造については第１の実施形態のメモリセルの構造と同様である。
【００４９】
本実施形態の構造は、前述の（２）の組み合わせに相当する。（つまり、ｐ型半導体領域／ｎ型のソース・ドレイン領域／高誘電率材料の電荷蓄積層／ｐ型半導体層の制御ゲート電極）
電荷蓄積層３の膜厚は、１ｎｍ以上３０ｎｍ以下であることが望ましい。
【００５０】
本実施形態ではゲート絶縁層側の制御ゲート電極２４をｐ型ＳｉＧｅ層で形成したが、（２）の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、それ以外にｐ型Ｓｉ例えばｐ＋型多結晶シリコンを用いることも出来る。しかし、ｐ型ＳｉＧｅは活性化率が高く、ｐ型シリコンに比べて空乏化も抑制できることからより望ましい。また、ＳｉＧｅはＧｅ濃度によりバンドギャップが変化する。特にＧｅ濃度は価電子帯のエネルギー準位に影響し、Ｇｅ濃度が大きいほど正孔からみた障壁高さは増加する。したがってＳｉＧｅの組成比を変化させることによって正孔注入量を制御することが出来る。
【００５１】
また、これらのｐ型ＳｉＧｅ層またはｐ型シリコン層上にはこれらの材料よりも低効率の小さい層を積層して用いることが望ましい。本実施形態ではタングステンシリサイドを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。
【００５２】
また本実施形態では高誘電率の電荷蓄積層２３としてＨｆＡｌＯｘを用いたが、（２）の組み合わせのメモリセルにおいても（１）の組み合わせのメモリセルと同様の高誘電率材料を使用することが出来る。
【００５３】
（第２の実施形態のセルの製造方法）
図２に示す、ｎ型の不純物をドーピングしたシリコン基板２１の表面に、電荷蓄積層２３となるＨｆＡｌＯｘの形成を、Ａｌ（ＣＨ３）３，Ｈｆ［Ｎ（ＣＨ３）２］４とＨ２Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃，Ｎ２，７６０Ｔｏｒｒの雰囲気でアニールを行った。これにより、半導体基板２１上に、ＨｆＡｌＯｘの電荷蓄積層２３が形成された。
【００５４】
続いて制御ゲート電極２４を形成した。ＳｉＧｅ層２５は、Ｓｉ２Ｈ６，とＧｅＨ４を原料ガスとするＣＶＤ法で形成した。さらにタングステンシリサイド層（ＷＳｉ層）２６はＣＶＤ法で多結晶シリコン層を形成し、多結晶シリコン上にＷをＷ（ＣＯ）６を原料ガスとするＣＶＤ法を用いて形成し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換した。
【００５５】
次に第１の実施形態と同様にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ゲート電極ニッケルシリサイド層１４、電荷蓄積層１３を順次エッチング加工した。
【００５６】
次に、シリコン基板２１に対し、制御ゲート電極２２をマスクとしたイオン注入を行い、ｎ型不純物を低濃度に含有するＬＤＤ拡散層を形成した。
【００５７】
次にＣＶＤ法により酸化シリコンを堆積し、エッチバックして制御ゲート電極２４の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン領域２２を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【００５８】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またＡＬＤ、ＣＶＤ法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００５９】
＜評価実験結果＞
以下にこれらの第１の実施形態及び第２の実施形態に例示した前記（１）、（２）の組み合わせのメモリセルによる作用を示すために、ハフニウムアルミネート（ＨｆＡｌＯｘ）を用いたＭＩＳキャパシタによる要素実験結果を示す。
【００６０】
＜１＞まず、ｎ型基板／ＨｆＡｌＯｘ層／ｎ＋型多結晶シリコン層の３層キャパシタ構造（以下、「比較キャパシタ」と称する。）でのＶｆｂシフト量の時間依存性変化を調べた。
【００６１】
この比較キャパシタの構造は、（ｐ型基板／ｎ型ソース・ドレイン領域／ＨｆＡｌＯｘ層の電荷蓄積層／ｎ型半導体層の制御ゲート電極）の組み合わせであるメモリセル（前述の（１）でも（２）でもない組み合わせ、以下「比較構造のメモリセル」と称する。）の代替構造である。
【００６２】
この比較キャパシタは、ｎ＋型Ｓｉ基板上に膜厚約２０ｎｍのＨｆＡｌＯｘ膜をＡＬＤ法で堆積し、ｎ＋型多結晶シリコン電極を積層して作製した。
【００６３】
この比較キャパシタを用いて、ストレス印加後のＶｆｂシフトの時間依存性変化を調べた。
【００６４】
Ｖｆｂシフトの時間依存性変化の評価方法は、まずイニシャルＣＶ測定を行った後、プラス極性の書き込み相当ストレスとして１５ＭＶ／ｃｍ２の電界を１秒間、ゲート側から印加した。そしてストレス印加直後のＣＶ測定結果から得られたＶｆｂを基準として、ストレス除去後のＶｆｂシフト量（△Ｖｆｂ）の時間変化を調べた。
【００６５】
ここで、ストレス除去後の電界として、記録を保持可能程度の低電界（３．５ＭＶ／ｃｍ）をかけた場合および電界印加なしの場合の２条件で測定を行った。イニシャルＣＶカーブとストレス印加直後のＣＶカーブにおけるＶｆｂ差をトラップ量、ストレス印加直後のＣＶカーブと一定時間放置後のＣＶカーブにおけるＶｆｂ差をデトラップ量と定義した。
【００６６】
ストレス除去後に低電界をかけた場合の結果を図３に示す。ストレス印加によって、イニシャルＣＶカーブは正方向に大きくシフトし、さらにストレス除去後、一定低電界下においてＣＶカーブは負方向にシフトした。これは、一旦ストレス印加により生じたエレクトロントラップがストレス除去によってＨｆＡｌＯｘ膜からデトラップされたためと考えられる。なお、ストレス除去後に電界をかけない状態でも同様の挙動を示した。
【００６７】
以下実験結果として示す図４〜図８データは、加速試験となる低電界印加時のものを用いた場合のデータである。
【００６８】
図４は上記ＣＶカーブ（図３）から得られたＶｆｂシフト量の時間変化を示したものである。この結果からこのキャパシタは、閾値変動が非常に大きく、閾値電圧シフト（△Ｖｆｂ）０．１Ｖ以下というデバイス許容を全く満たせていない。
【００６９】
以上の結果により、比較構造のメモリセル、つまり（ｐ型基板／ｎ型ソース・ドレイン領域／ＨｆＡｌＯｘ層の電荷蓄積層／ｎ型半導体層の制御ゲート電極）の組み合わせは、一旦電荷は電荷蓄積層にトラップされるものの、電荷保持状態で電荷のデトラップが生じ閾値電圧シフトが大きくなる構造であると言える。
【００７０】
＜２＞次に、ｐ型基板／ＨｆＡｌＯｘ層／ｎ型Ｓｉまたは金属系導電性材料の３層キャパシタ構造（以下、「（１）キャパシタ」と称する）のＶｆｂシフトの時間依存性変化を調べた。
【００７１】
この（１）キャパシタの構造は、（ｎ型半導体領域／ｐ型ソース・ドレイン領域／ＨｆＡｌＯｘ層の電荷蓄積層／ｎ型Ｓｉまたは金属系導電性材料の制御ゲート電極）を有するメモリセル（前述の（１）の組み合わせのメモリセル）の代替構造である。
【００７２】
この（１）キャパシタは、ｐ型Ｓｉ基板上に膜厚２０ｎｍのＨｆＡｌＯｘ膜をＡＬＤ法で堆積し、さらに４種のゲート電極材料を積層して作製した。
【００７３】
これらの（１）キャパシタに、上記の＜１＞で示した方法と同様の方法にてストレス印加後のＶｆｂシフトの時間依存性変化を調べた。つまりマイナス極性のストレス電界１５ＭＶ／ｃｍを印加して上記したＶｆｂシフトの時間依存性変化を調べ、ＣＶカーブおよびそれからＶｆｂシフト量の時間変化を得た。
【００７４】
図５〜図８はそれぞれゲート電極材料として
図５：Ａｕ電極（仕事関数約５．１ｅＶ）
図６：Ｍｏ電極（仕事関数約４．７ｅＶ）
図７：Ａｌ電極（仕事関数約４．１ｅＶ）
図８：ｎ＋型多結晶シリコン電極（仕事関数約３．９５ｅＶ））
を用いた場合のＣＶカーブを示している。
【００７５】
実験の結果、電極に関わらずどの膜でもデトラップによるＣＶシフトはほとんど見られなかった。
【００７６】
また、仕事関数とトラップ量の関係をプロットした結果を図９に示す。図９に示すようにトラップ量は仕事関数が小さくなるほど減少し、トラップ量の電極依存性が確認された。
【００７７】
次に上記ＣＶカーブ（図５〜図８）から得られた結果と、先に示した比較キャパシタのＶｆｂシフト量の時間変化（図４）を合わせて図１０に示す。
【００７８】
この結果から、基板をｐ型とし、高誘電材料膜へのホール注入を可能にした（２）キャパシタであると、比較キャパシタと比べて最大２桁程度もデトラップ特性が改善されることが分かった。トラップ量と電極の仕事関数に相関が見られ、仕事関数が大きくなるほどデトラップ特性が改善されることから、ｐ型基板を用いることによるホール注入とｎ＋型電極または金属系導電性材料による電子注入が同時に行われることによって正と負の電荷が補償され、トラップ／デトラップに寄与する正味の電荷量が減少したため、よりデトラップ特性が改善されていると考えられる。
【００７９】
つまり前述の（１）の組み合わせのメモリセルにおいては、半導体領域からの正孔の注入が可能なｎ型半導体領域／ｐ型ソース・ドレイン領域の適用及びｎ型Ｓｉまたは金属系導電性材料の制御ゲート電極を適用することによる制御ゲート電極からの電子の注入が同時に可能な構造とすることによって、トラップ／デトラップ起因となるＶｆｂシフトの抑制が可能である。また仕事関数制御によってトラップ量制御が可能であることから、制御ゲート電極に仕事関数の大きな材料を用いることによって書き込み時の定常閾値変動を大きくすることが出来る。
【００８０】
＜３＞次に、ｎ型Ｓｉ基板／ＨｆＡｌＯｘ層／ｐ＋型多結晶シリコン電極の３層キャパシタ構造（以下、「（２）キャパシタ」と称する）のＶｆｂシフトの時間依存性変化を調べた。
【００８１】
この（２）キャパシタの構造は、ｐ型半導体領域／ｎ型のソース・ドレイン領域／高誘電率材料の電荷蓄積層／ＳｉとＧｅの少なくとも一方を含むｐ型半導体層の制御ゲート電極）を有するメモリセル（前述の（２）の組み合わせ）の代替構造である。
【００８２】
この（２）キャパシタは、ｎ型Ｓｉ基板上に、膜厚２０ｎｍのＨｆＡｌＯｘ膜をＡＬＤ法で堆積し、さらにｐ＋型多結晶シリコン電極（仕事関数約５．０５ｅＶ）を積層して作成した。
【００８３】
この（２）キャパシタに上記の＜１＞で示した方法と同様の方法にてストレス印加後の
Ｖｆｂシフトの時間依存性変化を調べた。その際プラス極性のゲート電圧１５ＭＶ／ｃｍを印加して上記したＶｆｂシフトの時間依存性変化を調べ、ＣＶカーブおよびそれからＶｆｂシフト量の時間変化を得た。
【００８４】
図１１は、ｐ＋型多結晶シリコン電極を用いた場合のＣＶカーブを示しており、図１２は上記ＣＶカーブ（図１１）から得たＶｆｂシフトの時間変化（白抜き四角）と、比較キャパシタのＶｆｂシフト量の時間変化（黒塗り四角）（図４）を合わせて示している。この結果では、ストレス電界１５ＭＶ／ｃｍの条件下ではｐ＋型多結晶シリコン電極によるホール注入の効果はほとんど見られない。そこで、同一試料におけるトラップ／デトラップのストレス電界の大小によるホールおよび電子注入量依存性を調べた。
【００８５】
図１３はｎ＋型多結晶シリコン電極（黒塗り四角）およびｐ＋型多結晶シリコン電極（白抜き四角）を用いた場合のトラップ量のストレス電界依存性を示している。この結果から、ｎ＋型多結晶シリコン電極と比べるとｐ＋型多結晶シリコン電極では低電界になるほどトラップ量が減少していることが分かる。これは、ｐ＋型多結晶シリコン電極から注入されたホールトラップによって、見かけ上膜全体のトラップ量が減少しているためであり、その効果は低電界ほど大きいことが分かる。
【００８６】
次に図１４にｎ＋型多結晶シリコン電極（黒塗り四角）およびｐ＋型多結晶シリコン電極（白抜き四角）を用いた場合のデトラップ量のストレス電界依存性を示す。トラップ量のストレス電界依存性と同様に低電界ほど、ｐ＋型多結晶シリコン電極のデトラップ量は減少した。特に１０ＭＶ／ｃｍ以下ではその効果が顕著に現れ、ｎ＋型多結晶シリコン電極に比べて１桁以上もデトラップ特性が改善されることが分かる。したがって、ｎ型Ｓｉ基板を用い、ｐ＋型多結晶シリコン電極を用いた（２）キャパシタの場合、低電圧下において電荷のデトラップが大きく抑制されることが明らかになった。
【００８７】
以上の結果により、前述の（２）の組み合わせのメモリセル、つまり（ｐ型半導体領域／ｎ型ソース・ドレイン領域／ＨｆＡｌＯｘ層の電荷蓄積層／ｐ型半導体層の制御ゲート電極）の組み合わせにより書き込み電圧を低電圧化した場合に、デトラップ特性向上が可能である。電荷のデトラップ起因となるＶｆｂシフトの抑制が可能であることが明らかになった。
【００８８】
以上の実験結果から、前述の（１）、（２）の組み合わせによってｎ＋電極／ｐ型基板反転層による電子注入のみの場合と比べてデトラップによるＶｆｂシフトが大きく低減されることが分かった。
【００８９】
なお、第１の実施形態及び第２の実施形態においては、ゲート絶縁膜として、高誘電率材料の電荷蓄積層のみを用いたが、信頼性向上、閾値変動抑制効果を向上する等の観点から半導体領域及び電荷蓄積層間にトンネル絶縁膜を用いたり、あるいは電荷蓄積層と制御ゲート電極間にブロッキング絶縁膜、あるいはその両方を形成してもよい。以下にその具体的な実施形態を示す。
【００９０】
（第３の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１５を用いて説明する。本実施形態のメモリセルは、ｎ型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成し、制御ゲート電極の組成をコバルトシリサイド層とした以外は第１の実施形態と同様であり（１）の組み合わせのメモリセルである。
【００９１】
図１５に示すように、シリコン基板にｎ型不純物をドーピングしたｎ型半導体領域１１中には、ｐ＋型ソース・ドレイン領域１２が形成され、その上に、シリコン酸化膜のトンネル絶縁膜１５が形成され、その上にＨｆＡｌＯｘからなる電荷蓄積層１３が形成されている。その上に制御ゲート電極１４として、電荷蓄積層１３の上部にコバルトシリサイドが形成されている。
【００９２】
トンネル絶縁膜１５であるシリコン酸化膜の膜厚は１ｎｍから１０ｎｍ程度である。コバルトシリサイドの仕事関数は約４．６ｅＶから４．７ｅＶ程度であることが知られている。また、ＣｏＳｉｘは不純物ドープによってｐ型あるいはｎ型にも出来るし、Ｃｏ／Ｓｉ比制御による仕事関数制御も可能である。
【００９３】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【００９４】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【００９５】
まず、ｎ型不純物をドーピングしたシリコン基板１１の表面に厚さ約１ｎｍ〜５ｎｍ程度のトンネル酸化膜１５を熱酸化法で形成し、その上に第１の実施形態と同様に、電荷蓄積層１３のＨｆＡｌＯｘ層の形成を行った。次に制御ゲート電極１４のＣｏＳｉｘ層はＣＶＤ法でＨｆＡｌＯｘ層上に形成した多結晶シリコン上にＣｏをスパッタ法を用いて形成し、その後の熱工程で多結晶シリコン層をＣｏＳｉｘに変換することにより形成し、その後は第１の実施形態と同様の工程にてメモリセルを得た。
【００９６】
（第４の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１６を用いて説明する。本実施形態のメモリセルは、電荷蓄積層と制御ゲート電極と間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成をタングステンシリサイド層とした以外は第１の実施形態と同様であり（１）の組み合わせのメモリセルである。
【００９７】
図１６に示すように、シリコン基板にｎ型不純物をドーピングしたｎ型半導体領域１１には、ｐ+型ソース・ドレイン領域１２が形成され、その上には、ＨｆＡｌＯｘの電荷蓄積層１３が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜１６が形成されている。さらに制御ゲート電極１４としてブロッキング絶縁膜１６の上部にＴａＮ層１７、その上にタングステンシリサイド層１８が形成されている。電荷蓄積層１３であるＨｆＡｌＯｘの膜厚は１ｎｍから３０ｎｍ程度であり、ブロッキング絶縁膜１６であるシリコン酸化膜の膜厚は１ｎｍから１０ｎｍ程度である。ＴａＮの仕事関数は約４．７ｅＶ程度であることが知られている。またタングステンシリサイドの抵抗率はＴａＮの抵抗率よりも小さい。
【００９８】
本実施形態ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電体絶縁膜よりもバリアハイトの大きな材料を広く用いることが出来る。これにより、電極からの電子注入量を制御することができるため、基板からのホール注入との兼ね合いからトラップ/デトラップの制御が可能となる。
【００９９】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【０１００】
まず、第１の実施形態と同様にｎ型シリコン基板１１上に電荷蓄積層１３の形成を行った。次にこの上にブロッキング絶縁膜１６であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜１６上に制御ゲート電極１４の下層であるＴａＮ層１７をスパッタ法を用いて形成した。次にＴａＮ層１７上にＣＶＤ法で多結晶シリコン層を形成し、多結晶シリコン上にＷをＷ（ＣＯ）６を原料ガスとするＣＶＤ法を用いて形成し、その後の熱工程で多結晶シリコン層をＷＳｉｘ１８に変換することにより形成し、その後は第１の実施形態と同様の工程にてメモリセルを得た。
【０１０１】
（第５の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１７を用いて説明する。本実施形態のメモリセルは、ｎ型シリコン基板と電荷蓄積層と間にシリコン酸化膜のトンネル絶縁膜を形成し、電荷蓄積層と制御ゲート電極との間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成を変えた以外は第1の実施形態と同様であり（１）の組み合わせのメモリセルである。
【０１０２】
図１７に示すように、シリコン基板にｎ型不純物をドーピングしたｎ型半導体領域基板１１には、ｐ＋型ソース・ドレイン領域１２が形成され、その上にシリコン酸化膜のトンネル絶縁膜１５が形成されている。その上にＨｆＡｌＯｘからなる電荷蓄積層１３が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜１６が形成されている。さらに制御ゲート電極１４としてブロッキング絶縁膜１６の上部にＷＮ（タングステンナイトライド）層１７、その上にＷＳｉ（タングステンシリサイド）層１８が積層形成されている。その他の構造については第１の実施形態のメモリセルの構造と同様である。
【０１０３】
トンネル絶縁膜１５の膜厚は１ｎｍから１０ｎｍ程度、また電荷蓄積層１３であるＨｆＡｌＯｘの膜厚は１ｎｍから３０ｎｍ程度であり、ブロッキング絶縁膜１６であるシリコン酸化膜の膜厚は１ｎｍから１０ｎｍ程度である。
【０１０４】
ＷＮの仕事関数は約４．８ｅＶから４．９ｅＶ程度であることが知られている。またＷＳｉの抵抗率はＷＮの抵抗率よりも小さい。
【０１０５】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【０１０６】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮやＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【０１０７】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【０１０８】
まず、第３の実施形態と同様にｎ型不純物をドーピングしたシリコン基板１１の表面にトンネル酸化膜１５、電荷蓄積層１３のＨｆＡｌＯｘ層の形成を順次行った。また第４の実施形態と同様にＨｆＡｌＯｘ層上にシリコン酸化膜のブロッキング絶縁膜１６を積層した。次にこのブロッキング絶縁膜１６上に制御ゲート電極１４の下層であるＷＮ層１７をスパッタ法を用いて形成した。次にＷＮ層１７上にＣＶＤ法で多結晶シリコン層を形成し、多結晶シリコン上にＷをＷ（ＣＯ）６を原料ガスとするＣＶＤ法を用いて形成し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することによりタングステンシリサイド層１８形成し、その後は第１の実施形態と同様の工程にてメモリセルを得た。
【０１０９】
（第６の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１８を用いて説明する。本実施形態のメモリセルはｐ型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成した以外は第２の実施形態と同様であり（２）の組み合わせのメモリセルである。
【０１１０】
図１８に示すようにシリコン基板にｐ型不純物をドーピングしたｐ型半導体領域２１中には、ｎ＋型ソース・ドレイン領域２２が形成されている。ｐ型半導体領域２１上のｎ＋型ソース・ドレイン領域２２間には、シリコン酸化膜のトンネル絶縁膜２５が形成されている。その上にＨｆＡｌＯｘの電荷蓄積層２３が形成されている。電荷蓄積層２３上には制御ゲート電極２４として、電荷蓄積層２３側からｐ＋型多結晶Ｓｉ層２７及びタングステンシリサイド層２８が形成されている。
【０１１１】
その他の構造については第１の実施形態のメモリセルの構造と同様である。
【０１１２】
トンネル絶縁膜２７の膜厚は１ｎｍから１０ｎｍ程度である。
【０１１３】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【０１１４】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【０１１５】
まず、ｐ型不純物をドーピングしたシリコン基板２１の表面に厚さ約１ｎｍ〜５ｎｍ程度のトンネル酸化膜２５を熱酸化法で形成し、その上に第１の実施形態と同様に、電荷蓄積層２３のＨｆＡｌＯｘ層の形成を行った。続いて制御ゲート電極２４を形成した。まずＣＶＤ法でリンドープ多結晶Ｓｉ層２５を６２０℃で堆積した。さらにタングステンシリサイド層（ＷＳｉ層）２７は多結晶Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを形成し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成し、その後は第１の実施形態と同様の工程にてメモリセルを得た。
【０１１６】
（第７の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図１９を用いて説明する。本実施形態のメモリセルはｐ型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層と制御ゲート電極との間にブロッキング絶縁膜を設け制御ゲート電極の材料を変えた以外は第２の実施形態と同様であり（２）の組み合わせのメモリセルである。
【０１１７】
図１９に示すようにシリコン基板にｐ型不純物をドーピングしたｐ型半導体領域２１中には、ｎ＋型ソース・ドレイン領域２２が形成されている。ｐ型半導体領域２１上のｎ＋型ソース・ドレイン領域２２間には、シリコン酸化膜のトンネル絶縁膜２５が形成されている。その上にＨｆＡｌＯｘの電荷蓄積層２３が形成されている。電荷蓄積層２３上にはシリコン酸化膜のブロッキング絶縁膜２６が設けられ、前記ブロッキング絶縁膜２６上に制御ゲート電極２４として、電荷蓄積層２３側からｐ＋型多結晶Ｓｉ層２７及びタングステンシリサイド層２８が形成されている。
【０１１８】
その他の構造については第２の実施形態のメモリセルの構造と同様である。
【０１１９】
トンネル絶縁膜１５の膜厚は１ｎｍから１０ｎｍ程度、また電荷蓄積層２３であるＨｆＡｌＯｘの膜厚は１ｎｍから３０ｎｍ程度であり、ブロッキング絶縁膜２６であるシリコン酸化膜の膜厚は１ｎｍから１０ｎｍ程度である。
【０１２０】
ｐ＋型多結晶シリコンの仕事関数は約５ｅＶ程度であることが知られている。またタングステンシリサイドの抵抗率はｐ＋型多結晶シリコンの抵抗率よりも小さい。
【０１２１】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【０１２２】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にＳｉＮやＡｌ２Ｏ３といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【０１２３】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【０１２４】
まず、第６の実施形態と同様に、ｐ型不純物をドーピングしたシリコン基板２１の表面にトンネル酸化膜２５を熱酸化法で形成し、電荷蓄積層２３のＨｆＡｌＯｘ層の形成を行った。続いてこの上にブロッキング絶縁膜２６であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜２６上に第６の実施形態と同様の方法で制御ゲート電極２４を形成した。その後は第１の実施形態と同様の工程にてメモリセルを得た。
【０１２５】
（第８の実施形態）
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図２０を用いて説明する。本実施形態のメモリセルはｐ型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層をシリコン窒化膜とし、制御ゲート電極との間にＨｆＡｌＯｘのブロッキング絶縁膜を設け、制御ゲート電極の材料を変えた以外は第２の実施形態と同様であり（２）の組み合わせのメモリセルである。
【０１２６】
図２０に示すようにシリコン基板にｐ型不純物をドーピングしたｐ型半導体領域２１中には、ｎ＋型ソース・ドレイン領域２２が形成されている。ｐ型半導体領域２１上のｎ＋型ソース・ドレイン領域２２間には、シリコン酸化膜のトンネル絶縁膜２５が形成されている。その上にシリコン窒化膜の電荷蓄積層２３が形成されている。電荷蓄積層２３上にはＨｆＡｌＯｘブロッキング絶縁膜２６が設けられ、前記ブロッキング絶縁膜２６上に制御ゲート電極２４として、電荷蓄積層２３側からｐ＋型多結晶Ｓｉ層２７及びタングステンシリサイド層２８が形成されている。
【０１２７】
本実施形態では、従来のＭＯＮＯＳ型メモリのブロッキング絶縁膜に高誘電率材料を用いることによって、薄膜化で問題となる書き込み・消去時のリーク電流が抑えられるとともに、ホールと電子の同時注入によって高誘電率膜のデトラップを抑制させることができるため、高誘電率膜導入による電荷保持状態での閾値変動を抑えることができる。
【０１２８】
その他の構造については第２の実施形態のメモリセルの構造と同様である。なお、第１〜第７の実施形態における電荷蓄積層の高誘電率材料の導入は、本実施形態に比べて電気的膜厚の薄膜化が可能であることからスケーリングメリットは更に大きい。
【０１２９】
トンネル絶縁膜１５の膜厚は１ｎｍから１０ｎｍ程度、また電荷蓄積層２３であるシリコン窒化膜の膜厚は１ｎｍから３０ｎｍ程度であり、ブロッキング絶縁膜２６であるＨｆＡｌＯｘの膜厚は１ｎｍから１０ｎｍ程度である。
【０１３０】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外に、ＳｉＯNといった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【０１３１】
また本実施形態では電荷蓄積層としてシリコン窒化膜を用いたが、シリコン酸窒化膜でもよい。またその組成は化学量論的組成でなくても構わない。
【０１３２】
また本実施例ではブロッキング絶縁膜としてＨｆＡｌＯｘを用いたが、ブロッキング絶縁膜の材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａからえらばれる少なくとも１つ以上の元素を含む酸化物、窒化物あるいは酸窒化膜を広く用いることができるしそれらの膜の積層物も使用することができる
本実施形態のメモリセルの製造工程は、以下のとおりである。
【０１３３】
まず、第６の実施形態と同様に、ｐ型不純物をドーピングしたシリコン基板２１の表面にトンネル酸化膜２５を熱酸化法で形成し、次にＣＶＤ法にてシリコン窒化膜の電荷蓄積層２３の形成を行った。続いてこの上に熱酸化法にて電荷蓄積層表面を全面酸化することでブロッキング絶縁膜２６であるシリコン酸化膜の形成を行った。次にこのブロッキング絶縁膜２６上に第６の実施形態と同様の方法で制御ゲート電極２４を形成した。その後は第１の実施形態と同様の工程にてメモリセルを得た。
【図面の簡単な説明】
【０１３４】
【図１】第1の実施形態に係る不揮発性メモリセルの概略断面図。
【図２】第２の実施形態に係る不揮発性メモリセルの概略断面図。
【図３】ｎ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。
【図４】ｎ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造のＭＯＳキャパシタの、デトラップによるＶｆｂシフトの時間変化を示す特性図。
【図５】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。Ａｕ電極（仕事関数約５．１ｅＶ）
【図６】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。Ｍｏ電極（仕事関数約４．７ｅＶ）
【図７】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。Ａｌ電極（仕事関数約４．１ｅＶ）
【図８】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。ｎ＋型多結晶シリコン（仕事関数約３．９５ｅＶ））。
【図９】電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加後におけるトラップ量と仕事関数の関係を示す特性図。
【図１０】ｎ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板およびゲート電極の仕事関数を変えた場合の電極／ＨｆＡｌＯｘ／ｐ型シリコン基板構造のＭＩＳキャパシタの、デトラップによるＶｆｂシフトの時間変化を示す特性図。
【図１１】ｐ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図
【図１２】ｎ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造の場合と比較したＶｆｂシフトの時間変化を示す特性図。
【図１３】ｐ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加後におけるトラップ量のストレス電界依存性を示す特性図。
【図１４】ｐ＋型多結晶シリコン／ＨｆＡｌＯｘ／ｎ型シリコン基板構造のＭＩＳキャパシタの、ストレス印加後におけるデトラップ量のストレス電界依存性を示す特性図。
【図１５】第３の実施形態に係る不揮発性メモリセルの概略断面図。
【図１６】第４の実施形態に係る不揮発性メモリセルの概略断面図。
【図１７】第５の実施形態に係る不揮発性メモリセルの概略断面図。
【図１８】第６の実施形態に係る不揮発性メモリセルの概略断面図。
【図１９】第７の実施形態に係る不揮発性メモリセルの概略断面図。
【図２０】第８の実施形態に係る不揮発性メモリセルの概略断面図。
【図２１】従来の不揮発性半導体メモリセルの概略断面図
【符号の説明】
【０１３５】
１１・・・ｎ型半導体領域
２１・・・ｐ型半導体領域
１２・・・ｐ型ソース・ドレイン領域
２２・・・ｎ型ソース・ドレイン領域
１３、２３・・・電荷蓄積層
１４、２４・・・制御ゲート電極
１５、２５・・・トンネル絶縁膜
１６、２６・・・ブロッキング絶縁膜
１７、２７・・・制御ゲート電極下層
１８、２８・・・制御ゲート電極上層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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