(57)【要約】【課題】金属膜のスパッタを、低いスパッタ電圧で実行する。【解決手段】スパッタ処理装置の処理容器内に、イオンゲージから二次電子を導入し、前記処理容器内におけるプラズマの着火を促進する。【選択図】図３
2007291485.tif 000002
【特許請求の範囲】
【請求項１】
被処理基板上に金属膜をスパッタ法により成膜する成膜方法であって、
前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記被処理基板と、前記被処理基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする成膜方法。
【請求項２】
前記金属膜は、磁性金属膜であることを特徴とする請求項１記載の成膜方法。
【請求項３】
前記二次電子源は、熱電子源と、前記熱電子源の周囲に設けられ正電圧を印加されるグリッドと、前記グリッドの近傍に設けられ正イオンを捕捉するコレクタよりなるイオンゲージであることを特徴とする請求項１または２記載の成膜方法。
【請求項４】
前記プラズマ着火工程では前記二次電子が、前記熱電子源を駆動して熱電子を放出させ、前記グリッドに正電圧を印加して前記熱電子を前記グリッドに衝突させることにより発生されることを特徴とする請求項３記載の成膜方法。
【請求項５】
前記熱電子源は、前記プラズマ着火工程の後、前記プラズマが持続している状態において、消勢されることを特徴とする請求項３または４記載の成膜方法。
【請求項６】
前記熱電子源は、白金族の金属フィラメントよりなることを特徴とする請求項３〜５のうち、いずれか一項記載の成膜方法。
【請求項７】
拡散領域が露出されたシリコン基板上に金属膜を直流スパッタ法により成膜する工程と、
前記金属膜を前記拡散領域表面と反応させ、前記拡散領域表面にシリサイド層を形成する工程と、
未反応金属膜を選択エッチングにより除去する工程と、
を含み、
前記金属膜を成膜する工程は、
前記シリコン基板が配置され前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記シリコン基板と、前記シリコン基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
汎用コンピュータによりスパッタ処理装置を制御させ、前記スパッタ処理装置に金属膜の成膜処理を実行させるプログラムを記録したコンピュータ可読記録媒体であって、前記金属膜の成膜処理は、
前記スパッタ処理装置中においてスパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記被処理基板と、前記被処理基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とするコンピュータ可読記録媒体。
【請求項９】
排気ポートより排気されスパッタ法により金属膜の成膜が生じるプロセス空間を画成する処理容器と、
前記処理容器中に設けられ、被処理基板を保持する基板保持台と、
前記処理容器中、前記基板保持台上の被処理基板に対向するように設けられたスパッタターゲットと、
前記プロセス空間に連通して設けられたイオンゲージと、
制御装置と、を含むスパッタ処理装置であって、
前記イオンゲージは、
熱電子を放出するフィラメントと、
前記フィラメントの周囲に設けられ、正電圧を印加され前記熱電子を加速するグリッドと、
前記グリッドの近傍に設けられ、前記加速された熱電子と前記プロセス空間中のガスとの衝突により生じたイオンを検出するコレクタとよりなり、
前記制御装置は、前記プロセス空間中におけるスパッタ処理の開始に先立って、
前記プロセス空間を、前記イオンゲージを使って真空度を監視しながら排気する工程と、
前記プロセス空間が所定の真空度に到達した後、前記プロセス空間中においてプラズマを着火する工程を実行し、
前記プラズマ着火工程では前記制御装置は、前記イオンゲージによる前記真空度の監視を停止させ、かつ前記フィラメントおよびグリッドを駆動し、前記フィラメントより放出された熱電子を加速して前記グリッドに衝突させることにより二次電子を発生させ、前記二次電子により前記プロセス空間においてプラズマを着火させる工程を実行することを特徴とするスパッタ処理装置。
【請求項１０】
前記イオンゲージは、前記処理容器から分岐し、前記プロセス空間に連通する副空間中に設けられ、前記副空間は、前記プロセス空間の側から見て、前記イオンゲージの２／３以上が隠されるように屈曲していることを特徴とする請求項９記載のスパッタ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置の製造に係り、特に金属膜の成膜方法および成膜装置、かかる金属膜の成膜工程を含む半導体装置の製造方法、およびコンピュータ可読記録媒体に関する。
【背景技術】
【０００２】
一般に半導体装置では、ソース／ドレイン拡散領域の金属コンタクトプラグ、例えばＷプラグに対するコンタクト抵抗を低減するため、かかる拡散領域の表面に低抵抗シリサイド層が形成することが行われている。
【０００３】
一般にこのような低抵抗シリサイド層は、ソース／ドレイン拡散領域が形成されたシリコン基板表面上あるいはポリシリコンゲート電極上に金属膜を堆積し、熱処理することにより、シリコン基板あるいはポリシリコンゲート電極と前記金属膜との間にシリサイド形成反応を誘起する、いわゆるサリサイド法により形成されている。サリサイド法では、残留した未反応金属膜は選択的ウェットエッチングにより除去される。
【０００４】
特に今日の超微細化半導体装置では、短チャネル効果の抑制のため、ソース／ドレイン拡散領域の接合深さが減少されており、例えばゲート長が３５ｎｍのＭＯＳトランジスタでは、ソース／ドレイン拡散領域を、１００ｎｍ以下の深さで形成するのが好ましいと考えられている。
【０００５】
このように浅い拡散領域の表面にシリサイド層を形成する場合には、拡散領域中に導入された不純物元素の分布が変化しないように、低温でシリサイド形成反応を行う必要があり、このような事情から、前記金属膜としてＣｏ膜やＮｉ膜が使われている。従来、これらの金属膜はスパッタ法により形成されるのが一般的である。
【特許文献１】特開平１０−３２４９６９号公報
【特許文献２】特開２０００−１０５９１６号公報
【特許文献３】特開２００４−２４４６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようにサリサイド法において金属膜をシリコン基板上に形成する場合、シリコン基板上には、上記のように超微細化半導体素子がすでに形成されているため、スパッタで使われるプラズマエネルギが高い場合には、すでに形成されている半導体素子が損傷を受けてしまう問題が生じる。
【０００７】
このため、このような超微細化半導体素子を含むシリコン基板上への金属膜のスパッタは、１ｋＶを超える高いバイアスが生じるＲＦスパッタ法ではなく、３００〜４００Ｖ程度の低い加速電圧で、直流スパッタ法を使って行うのが好ましい。このような低エネルギでのプラズマ着火およびターゲットの効率的なスパッタを促進するため、直流スパッタ処理装置では外部から磁場を印加し、プラズマ密度を増大させることが行われている。
【０００８】
ところでこのような直流スパッタ処理装置では、ターゲットのスパッタを行うと、金属膜の堆積が被処理基板表面のみならず、処理容器の器壁にも生じるのが避けられないが、ＣｏやＮｉは磁性金属であり、処理容器内においてプラズマを集束させプラズマ密度を増大させるために印加されている磁場が拡散してしまう。すなわち、スパッタ処理装置において外部磁場を利用してプラズマを着火しスパッタ処理を開始しても、スパッタ処理を繰り返しているうちにまもなくプラズマの着火が不可能となり、さらなるスパッタの継続が不可能になる問題が生じる。本発明の発明者による研究では、このような問題は、磁性金属のみならず、Ａｌなどの非磁性金属のスパッタにおいても生じることが確認されている。
【０００９】
実際のプラズマ処理装置では、処理容器の内壁とプロセス空間の間に、シールド部材が設けられており、金属膜の堆積は、主としてこのシールド部材上に生じるが、このような構成を使う場合でも、金属膜の堆積はシールド部材を頻繁に交換する必要を生じ、成膜工程のスループットが低下してしまう問題を生じる。
【課題を解決するための手段】
【００１０】
一の側面によれは本発明は、被処理基板上に金属膜をスパッタ法により成膜する成膜方法であって、前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、前記プロセス空間中、前記被処理基板と、前記被処理基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする成膜方法を提供する。
【００１１】
他の側面によれば本発明は、拡散領域が露出されたシリコン基板上に金属膜をスパッタ法により成膜する工程と、前記金属膜を前記拡散領域表面と反応させ、前記拡散領域表面にシリサイド層を形成する工程と、未反応金属膜を選択エッチングにより除去する工程と、
を含み、前記金属膜を成膜する工程は、前記シリコン基板が配置され前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、前記プロセス空間中、前記シリコン基板と、前記シリコン基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００１２】
他の側面によれば本発明は、排気ポートより排気されスパッタ法により金属膜の成膜が生じるプロセス空間を画成する処理容器と、前記処理容器中に設けられ、被処理基板を保持する基板保持台と、前記処理容器中、前記基板保持台上の被処理基板に対向するように設けられたスパッタターゲットと、前記プロセス空間に連通して設けられたイオンゲージと、制御装置と、を含むスパッタ処理装置であって、前記イオンゲージは、熱電子を放出するフィラメントと、前記フィラメントの周囲に設けられ、正電圧を印加され前記熱電子を加速するグリッドと、前記グリッドの近傍に設けられ、前記加速された熱電子と前記プロセス空間中のガスとの衝突により生じたイオンを検出するコレクタとよりなり、前記制御装置は、前記プロセス空間中におけるスパッタ処理の開始に先立って、前記プロセス空間を、前記イオンゲージを使って真空度を監視しながら排気する工程と、前記プロセス空間が所定の真空度に到達した後、前記プロセス空間中においてプラズマを着火する工程を実行し、前記プラズマ着火工程では前記制御装置は、前記イオンゲージによる前記真空度の監視を停止させ、かつ前記フィラメントおよびグリッドを駆動し、前記フィラメントより放出された熱電子を加速して前記グリッドに衝突させることにより二次電子を発生させ、前記二次電子により前記プロセス空間においてプラズマを着火させる工程を実行することを特徴とするスパッタ処理装置を提供する。
【発明の効果】
【００１３】
本発明によれば、金属膜のスパッタ装置において、プラズマ着火の際に二次電子源に二次電子を放出させることにより、単に熱電子だけを使った場合に比べてプラズマ着火が著しく促進され、プラズマ着火が困難な状況においても、スパッタを実行することが可能となる。特に本発明によれば、スパッタ装置一般において真空度の測定に使われるイオンゲージを二次電子源として使うことにより、簡単な構成により、プラズマ着火が可能となる。
【発明を実施するための最良の形態】
【００１４】
［原理］
図１は、本発明の発明者が従来の直流スパッタ装置を使い、被処理基板上にＣｏ膜を堆積する実験を行った際に遭遇した現象を示す。
【００１５】
図１を参照するに、実験で使った直流スパッタ装置では、ターゲットおよび被処理基板が保持されプラズマが形成される処理容器内に、処理容器外部に配設されたマグネットにより外部磁場が印加され、プラズマが形成される。さらに、このようにして形成されたプラズマ中において金属Ｃｏターゲットがスパッタされ、被処理基板上に金属Ｃｏ膜が堆積されるが、このような金属膜の成膜を続けていると、先にも述べたようにプラズマ着火が困難になる現象が生じる。
【００１６】
図１は、このようにプラズマ着火困難な状況が生じた場合における、ターゲットへの印加電圧の時間変化を示している。ただし図１の実験では、Ｃｏスパッタターゲットを使い、Ａｒ雰囲気においてプラズマ着火を試みている。
【００１７】
図１を参照するに、実験で使った直流スパッタ装置では、直流バイアス電源の最大電圧が１０００Ｖであるが、直流バイアス電源が、いったん消火したプラズマの再着火を試みてこの最大電圧をターゲットに繰り返し印加していることがわかる。図１の例では、このように直流バイアス電源が最大電圧を印加しても、プラズマを着火することができないことがわかる。
【００１８】
図１のようにスパッタターゲットに高電圧を印加してもプラズマが形成されない場合には、何らかの原因でプラズマが着火すると急激に系のインピーダンスが変化し、これに伴って生じる電圧オーバーシュートが、直流バイアス電源を損傷させるおそれもある。また瞬間的に高エネルギのプラズマが形成されるため、被処理基板表面に形成されていた微細な半導体素子は、損傷を受ける可能性が高い。
【００１９】
図１の状況は、先にも述べたように、被処理基板上へのＣｏ膜のスパッタに伴い、処理容器内壁、あるいはシールドにも強磁性Ｃｏ膜が堆積し、プラズマを集束させるマグネットの外部磁場が拡散するためであると考えられるが、図１の関係は、放電を開始するきっかけさえあれば、より低いバイアス電圧においてもプラズマを着火できる可能性があることをも示している。
【００２０】
従来、スパッタ処理装置におけるプラズマ着火に関連して、直流バイアスが印加されているターゲットと基板の間の領域に、熱電子源より熱電子を供給する技術が知られている。
【００２１】
しかし、このような熱電子源より放出される熱電子は数が少なく、加速されて希ガス原子を励起しても、プラズマの着火に到達するのは困難である。
【００２２】
そこで本発明の発明者は、低い直流バイアス電圧下においてプラズマを着火できる手段を鋭意検討した結果、プラズマ着火手段として、処理容器内部の真空度を測定するため使われるイオンゲージを使うことを着想した。
【００２３】
図２は、本発明で使われるイオンゲージ１０の構成を示す。
【００２４】
図２を参照するに、イオンゲージ１０はフィラメント１１と、前記フィラメント１１の周囲にコイル状に形成されたグリッド１２と、さらに前記グリッド１２の近傍に形成されたコレクタ１３とよりなり、前記グリッド１２には高い正電圧ＶGが、またコレクタには負電圧ＶCが印加される。
【００２５】
そこで前記フィラメント１１をフィラメント駆動電源Ｖfにより駆動すると、前記フィラメント１１から熱電子が放出されるが、放出された熱電子はグリッド１２へと加速され、雰囲気中の気体原子、例えばＡｒなどに衝突すると、これをイオン化する。そこでこのようにして形成されたＡｒ+などの正イオンが、負電圧ＶCが印加されたコレクタ１３に捕捉され、そこでかかるイオンゲージ１０では、コレクタ電流１３を測定することにより、雰囲気の真空度を測定される。
【００２６】
一方、前記イオンゲージ１０が設けられている環境が、すでにプラズマが形成可能な程度の圧力まで減圧されている場合、前記フィラメント１１から放出された熱電子は加速されてグリッド１２に衝突し、その結果、図示したように、多量の二次電子ｅ-が、グリッド１２から放出される。このようにしてグリッド１２から放出される二次電子ｅ-の数は、前記フィラメント１１から放出される熱電子の数十倍に達する。
【００２７】
そこで本発明では、スパッタ処理装置中において低い電圧でプラズマを着火しようとする場合、このようなイオンゲージを使ってスパッタ処理装置の処理容器中に二次電子を多量に供給し、プラズマの着火を促進する。
［第１の実施形態］
図３は、本発明の第１の実施形態において使われるスパッタ装置２０の構成を示す。
【００２８】
図３を参照するに、前記スパッタ装置２０は、プラズマが形成されスパッタ処理が行われるプロセス空間２１Ａを画成する処理容器２１を含み、前記処理容器２１中には被処理基板Ｗを保持する基板保持台２２が設けられている。
【００２９】
前記プロセス空間２１Ａは、前記処理容器２１に設けられた排気ポート２１Ｂを介して排気され、さらにガスライン２１Ｃより、ＡｒやＫｒ，Ｎｅ，Ｘｅ，Ｈｅなどの希ガスがバルブ２１ｃを介して供給される。
【００３０】
さらに前記処理容器２１中には、前記基板保持台２２上の被処理基板Ｗと対向するように、ＣｏやＮｉ、あるいはその他の金属スパッタターゲット２３が保持されており、前記スパッタターゲット２３には、３００〜１０００Ｖの範囲の正の高電圧が印加される。
【００３１】
そこで前記プロセス空間２１Ａにおいて前記スパッタターゲット２３と被処理基板Ｗの間の電界によりプラズマが形成されると、プラズマのエネルギにより前記スパッタターゲット２３がスパッタされ、前記被処理基板Ｗ上に前記スパッタターゲット２３中の金属元素、例えばＣｏやＮｉよりなる金属層が堆積する。
【００３２】
ここで本発明では、前記プラズマの着火のため、前記プロセス空間２１Ａ近傍において前記処理容器２１か分岐する配管２１Ｄを設け、前記配管２１Ｄに先に図２で説明したイオンゲージ１０を配置する。
【００３３】
かかる構成によれば、前記処理容器２１内のプロセス空間２１Ａを、スパッタ処理に先立って排気している場合、あるいは前記プロセス空間２１ＡにＡｒガスなどのプラズマガスを導入している場合には、前記イオンゲージ１０を使って、前記プロセス空間２１Ａの真空度を監視し、スパッタ開始に伴ってプラズマを形成する場合に、前記イオンゲージ１０より二次電子ｅ-を前記プロセス空間２１Ａに供給する。
【００３４】
このようにしてプロセス空間２１Ａに供給された電子は、前記ターゲット２３に印加された正電圧により加速され、前記プロセス空間２１Ａ中のＡｒ原子などの希ガス原子をイオン化する。
【００３５】
このようにしてプラズマが形成されスパッタが開始されると、前記イオンゲージは消勢される。
【００３６】
図４は、図３のスパッタ処理装置２０の制御を説明するブロック図である。
【００３７】
図４を参照するに、前記スパッタ処理装置２０は例えば汎用コンピュータよりなる制御装置３１により制御され、前記制御装置３１はそのメモリ領域に、前記スパッタ処理装置２０の制御プログラムを格納している。そこで、前記制御装置３１は前記スパッタ処理装置２０を、前記制御プログラムに従って制御する。
【００３８】
また図４中、制御装置３１のメモリ領域には、前記イオンゲージ１０を制御する制御プログラムが格納されており、前記制御装置３１は、前記イオンゲージ１０を、前記制御プログラムに従って制御する。なお、前記制御プログラムは、前記イオンゲージ１０の制御プログラムも含め、コンピュータ可読記録媒体３１Ｂに記録され、かかるコンピュータ可読記録媒体３１Ｂを介して前記制御装置３１を構成する汎用コンピュータに実装される。
【００３９】
図５は、前記制御プログラムに従って前記制御装置３１が実行する、スパッタ処理措置２０のスパッタ処理動作を示すフローチャートである。
【００４０】
図５を参照するに、ステップ１において前記処理容器２１中のプロセス空間２１Ａが所定のプロセス圧まで排気され、その際ステップ２において、前記イオンゲージ１０が駆動され、真空度が測定される。
【００４１】
所定の真空度に到達すると、ステップ３において前記イオンゲージ１０による真空度測定は停止され、さらに前記スパッタターゲット２３に数百ボルトの正電圧が印加される。前記ステップ３では、前記真空度測定停止とともに前記イオンゲージ１０は、前記制御プログラムにより、いったん消勢される。
【００４２】
さらにステップ４では、所定のスパッタ開始タイミングに２〜３秒先立って、前記イオンゲージ１０が再駆動され、前記フィラメント１１が通電される。
【００４３】
前記ステップ４におけるイオンゲージ１０の再駆動から２〜３秒後、ステップ５において前記フィラメント１１からの熱電子放射は安定し、前記グリッド１２より放出された十分な数の二次電子が、前記プロセス空間２１Ａにおいてプラズマを着火する。これにより、ステップ５においてスパッタが開始される。ステップ５におけるプラズマ着火の後、ステップ６において、前記イオンゲージ１０は消勢される。前記ステップ６のタイミングは、例えば前記ステップ５のプラズマ着火タイミングから２〜３秒後に設定することができる。このようにしてスパッタ処理工程の間イオンゲージ１０を消勢することにより、前記フィラメント１１の不要な消耗を抑制することができる。
【００４４】
さらにステップ７においてスパッタが終了すると、前記ターゲット２３に印加されていた直流バイアス電圧が解除される。
【００４５】
図６は、図３のスパッタ装置２０におけるプラズマ着火前後における、前記直流バイアス電圧の変化を示す図である。ただし図６の実験ではスパッタターゲット２３としてＣｏターゲットを使い、また実験はＡｒ雰囲気中において行っており、外部磁場は印加していない。
【００４６】
図６を参照するに、プラズマ着火時にイオンゲージ１０から二次電子を導入した場合、外部磁場を印加せずとも約４００Ｖの電圧によりプラズマが着火しており、また着火に伴う電圧オーバーシュートなどもほとんど生じていないことがわかる。
【００４７】
すなわち、図６の関係より、図３のスパッタ処理装置２０を使うことにより、低い直流バイアス電圧を使いながら、確実にプラズマを着火することができ、また着火したプラズマを安定に維持することが可能であることがわかる。また外部磁場を印加する必要もないため、強磁性膜などを堆積することにより、外部磁場が処理容器壁に堆積した強磁性膜により拡散してしまうような場合であっても、プラズマの着火および維持を安定して行うことができる。
【００４８】
また、スパッタ処理工程の途中でプラズマを維持するのに必要な直流バイアス電圧が増大する現象が生じた場合には、再びイオンゲージ１０を駆動することにより、プラズマ維持電圧を４００Ｖ前後に維持することが可能となる。
【００４９】
このような低いエネルギのプラズマを使うことにより、シリコンウェハ上に微細な半導体素子が形成されている場合でも、ＣｏやＮｉなどの金属膜を、半導体素子に損傷を与えることなく堆積することが可能となる。
【００５０】
ところで前記スパッタ処理装置２０で使われるイオンゲージ１０では、二次電子を放出している間も、前記コレクタ１３に入来する正イオンの数を検出しており、検出された正イオンの数が所定数を超えると、プロセス空間の真空が破られたと判断し、保護のため動作が遮断されるようにプログラムされている。
【００５１】
そこで、このようなイオンゲージ１０を、前記図３のスパッタ処理装置２０のようにプラズマ着火時に使った場合には、着火途中でも多量の陽イオンがイオンゲージ１０に入来し、イオンゲージ１０が遮断されてしまうおそれがある。
【００５２】
このため、図３のスパッタ処理装置２０では、前記イオンゲージ１０が設けられる配管２１Ｄを図示の例では９０度屈曲させ、前記プロセス空間２１Ａの側から見た場合に、前記イオンゲージ１０の１／３以下の部分を残して、他の部分が隠れるように構成している。かかる構成によれば、前記イオンゲージ１０から導入される二次電子の数は減るものの、プラズマ着火時点において、イオンゲージ１０を安定に動作させることが可能になる。もちろん、前記配管２１Ｄの屈曲角は９０度に限定されるものではなく、その他の角度であってもよい。
【００５３】
なお、前記イオンゲージ１０において、フィラメント１１としてＷ（タングステン）を使った場合には、フィラメントが酸化により、容易に断線してしまう問題が見いだされた。また前記フィラメント１１としてＷを使った場合には、形成されるＣｏあるいはＮｉの金属膜が不純物により汚染される場合があることが見いだされた。
【００５４】
これに対し本発明では、前記フィラメント１１としてＩｒ（イリジウム）など、白金属の金属を使うことで、上記の困難を克服している。このようなフィラメント１１として使える白金属の金属としては、Ｉｒの他に、Ｐｔ，Ｒｕ（ルテニウム）などを挙げることができる。
［第２の実施形態］
図７は、本発明の第２の実施形態によるスパッタ処理装置で使われるイオンゲージ１０Ａの構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５５】
図７を参照するに、本実施形態によるイオンゲージ１０Ａでは、前記コレクタ１３が、制御装置３１により制御されるスイッチ１３Ｘを介して接地されている。
【００５６】
そこで本実施形態では、前記図５のステップ４の工程においてイオンゲージが再駆動される際に、前記スイッチ１３Ｘが閉じられ、これにより、前記イオンゲージの保護機能が解除される。また同時に前記コレクタ１３への正電圧の印加も解除される。
【００５７】
このように図７のイオンゲージ１０Ａを使うことにより、プラズマ着火動作の際にイオンゲージが誤動作して遮断されることがなく、このため先の図３のようにイオンゲージをプラズマが形成される空間から隠れるように配置する必要がなくなり、前記イオンゲージ１０Ａは、図８に示すようにプロセス空間２１Ａの直近に配置することが可能となる。ただし図８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５８】
図８の構成によれば、前記イオンゲージ１２がプロセス空間２１Ａの直近に形成されるため、多量の二次電子をプロセス空間２１Ａに導入することにより、プラズマの着火を促進することが可能となる。
［第３の実施形態］
図９Ａ〜９Ｌは、本発明の第３の実施形態による半導体装置４０の製造方法の概要を示す。また図１０は、図１Ｈ〜図１Ｌの工程に対応するフローチャートを示すｓ。
【００５９】
図９Ａを参照するに、前記半導体装置４０は、シリコン基板４１上に形成されたｎチャネルＭＯＳトランジスタであり、前記シリコン基板４１上にはＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域４１Ｉにより素子領域４１Ａが形成される。前記素子領域４１Ａには、例えばｐ型ウェル（図示せず）が形成されている。
【００６０】
次に図９Ｂの工程において、前記シリコン基板４１上にはＳｉＯＮ膜４２が、１〜２ｎｍの膜厚で形成され、さらに図９Ｃの工程において、前記ＳｉＯＮ膜４２上にポリシリコン膜４３が形成される。
【００６１】
次に図９Ｄの工程において、前記ポリシリコン膜４３およびその下のＳｉＯＮ膜４２がパターニングされ、ポリシリコンゲート電極４３ＧおよびＳｉＯＮゲート絶縁膜４２Ｇが形成される。図示の例では前記半導体装置４０は、６０ｎｍノートあるいはそれ以降のｎチャネルＭＯＳトランジスタであり、前記ポリシリコンゲート電極４３Ｇは、例えば３５ｎｍ、あるいはそれ以下のゲート長に形成されている。
【００６２】
次に図９Ｅの工程において、前記ゲート電極４３ＧをマスクにＰ＋あるいはＡｓ＋が、典型的には１〜５ｋｅＶの加速電圧下、５〜９×１０14ｃｍ-2のドーズ量でイオン注入され、前記シリコン基板４１中、前記ゲート電極４３の両側に、例えばｎ型の拡散領域４１ａ，４１ｂが、それぞれソースおよびドレインエクステンション領域として、典型的には２０ｎｍ以下の接合深さに形成されている。
【００６３】
さらに図９Ｆの工程において、前記ゲート電極４３Ｇのそれぞれの側壁面上に、側壁絶縁膜４４Ａ，４４Ｂが形成され、さらに図９Ｇの工程において、前記シリコン基板４１中、前記側壁絶縁膜４４Ａ，４４Ｂのそれぞれ外側に、前記ゲート電極４３Ｇおよび側壁絶縁膜４４Ａ，４４Ｂをマスクに、Ｐ＋が、典型的には６〜１５ｋｅＶの加速電圧下、５×１０13〜１０16ｃｍ-2の、あるいはＡｓ＋が典型的には３５〜４０ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入され、ｎ+型拡散領域４１ｃ，４１ｄが、それぞれ前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域として形成されている。
【００６４】
次に図９Ｈの工程において、前記図９Ｇの構造は前記図３あるいは図８のスパッタ装置２０あるいは２０Ａ中に導入され、図１０のフローチャートにおけるステップ１１に対応して、前記図９Ｇの構造上に金属ニッケル膜４５が、典型的には１０〜５０ｎｍの膜厚に、例えばＮｉターゲットを使ったスパッタ法により形成され、引き続き、図９Ｈのステップ１２に対応して、前記金属ニッケル膜４５上にＴｉＮ膜４５Ｎが保護膜として、例えば反応性パッタ法により、例えば１０ｎｍの膜厚に形成される。
【００６５】
次に図９Ｉの工程において、前記図１Ｈの構造は、前記スパッタ装置から熱処理装置に移され、図１０のステップ１３に対応して、以下に説明するシリサイド形成工程が実行される。
【００６６】
より具体的には、前記図９Ｉの工程において前記図９Ｈの構造を、Ａｒなど不活性ガス雰囲気中、０．３Ｐａの圧力下、２２０〜２７０℃、好ましくは２４０℃の温度で１８０秒間熱処理し、前記金属ニッケル膜４５を、前記ソース領域４１ｃ，ドレイン領域４１ｄ、ゲート電極４３の表面と反応させ、組成が主としてＮｉ2Ｓｉで表されるニッケルシリサイド膜４６ｓ，４６ｄ，４６ｇを、それぞれ前記ソース領域４１ｃ，ドレイン領域４１ｄ、ゲート電極４３に、典型的には１２〜２０ｎｍの膜厚に形成する。
【００６７】
次に図１０のステップ１４に対応する図９Ｊの工程において、前記金属ニッケル膜４５およびその表面のＴｉＮ層４５Ｎは、例えば硫酸と過酸化水素水よりなるエッチャント（ＳＰＭ）を使った通常のウェット選択エッチング処理により除去され、さらに図１０のステップ１５に対応する図９Ｋの工程において、図９Ｊの構造は、Ａｒガス雰囲気中、３００〜５００℃、好ましくは３４０〜４００℃の温度で３０〜６００秒間熱処理され、前記Ｎｉ2Ｓｉ相を主とするシリサイド層６ｓ，６ｄ，６ｇは、ＮｉＳｉ相よりなる低抵抗ニッケルモノシリサイド層６Ｓ，６Ｄ，６Ｇに変換される。なお、図９Ｋの工程は、Ａｒガス雰囲気以外にも、例えば窒素ガス雰囲気中において実行することが可能である。
【００６８】
本実施形態では、図９ＨのＮｉ膜４５のスパッタ工程において、シリコン基板４１中に形成された浅い拡散領域４１ａ〜４１ｄが損傷しないような、３００〜４００Ｖ程度の直流バイアス電圧を使いながら、スパッタ処理装置中において速やかにプラズマを着火し、所望の金属膜の堆積を実行することが可能となる。
【００６９】
以上の実施形態では、スパッタ処理により形成される金属膜がＣｏ膜あるいはＮｉ膜の場合について説明したが、本発明はかかる特定の金属膜に限定されるものではなく、他の強磁性金属膜、あるいは非磁性金属膜の堆積の際にも有用である。
【００７０】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
（付記１）  被処理基板上に金属膜をスパッタ法により成膜する成膜方法であって、
前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記被処理基板と、前記被処理基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする成膜方法。
【００７１】
（付記２）  前記金属膜は、磁性金属膜であることを特徴とする付記１記載の成膜方法。
【００７２】
（付記３）  前記二次電子源は、熱電子源と、前記熱電子源の周囲に設けられ正電圧を印加されるグリッドと、前記グリッドの近傍に設けられ正イオンを捕捉するコレクタよりなるイオンゲージであることを特徴とする付記１または２記載の成膜方法。
【００７３】
（付記４）
前記プラズマ着火工程では前記二次電子が、前記熱電子源を駆動して熱電子を放出させ、前記グリッドに正電圧を印加して前記熱電子を前記グリッドに衝突させることにより発生されることを特徴とする付記３記載の成膜方法。
【００７４】
（付記５）  前記熱電子源は、前記プラズマ着火工程の後、前記プラズマが持続している状態において、消勢されることを特徴とする付記３または４記載の成膜方法。
【００７５】
（付記６）  前記熱電子源は、前記プラズマ着火工程の後、所定時間経過後に消勢されることを特徴とする付記５記載の成膜方法。
【００７６】
（付記７）  前記熱電子源は、白金族の金属フィラメントよりなることを特徴とする付記３〜６のうち、いずれか一項記載の成膜方法。
【００７７】
（付記８）  前記イオンゲージは、前記プロセス空間を減圧する工程の間、前記プロセス空間の真空度を測定するのに使われることを特徴とする付記３〜７のうち、いずれか一項記載の成膜方法。
【００７８】
（付記９）  前記イオンゲージによる真空度の測定は、前記プラズマ着火工程では停止されることを特徴とする付記８記載の成膜方法。
【００７９】
（付記１０）  前記プラズマ着火工程では、前記コレクタは接地されることを特徴とする付記３〜９のうち、いずれか一項記載の成膜方法。
【００８０】
（付記１１）  前記スパッタ法は、前記被処理基板とターゲットとの間に、直流電源により直流バイアスを印加する直流スパッタ法により実行されることを特徴とする付記１〜１０のうち、いずれか一項記載の成膜方法。
【００８１】
（付記１２）  拡散領域が露出されたシリコン基板上に金属膜を直流スパッタ法により成膜する工程と、
前記金属膜を前記拡散領域表面と反応させ、前記拡散領域表面にシリサイド層を形成する工程と、
未反応金属膜を選択エッチングにより除去する工程と、
を含み、
前記金属膜を成膜する工程は、
前記シリコン基板が配置され前記スパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記シリコン基板と、前記シリコン基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とする半導体装置の製造方法。
【００８２】
（付記１３）
汎用コンピュータによりスパッタ処理装置を制御させ、前記スパッタ処理装置に金属膜の成膜処理を実行させるプログラムを記録したコンピュータ可読記録媒体であって、前記金属膜の成膜処理は、
前記スパッタ処理装置中においてスパッタ法により金属膜の成膜が生じるプロセス空間を減圧する工程と、
前記プロセス空間中、前記被処理基板と、前記被処理基板に対向するように配置されたターゲットとの間に直流バイアス電圧を印加する工程と、
前記プロセス空間中に、二次電子源より二次電子を導入し、プラズマを着火する工程と、を含むことを特徴とするコンピュータ可読記録媒体。
【００８３】
（付記１４）
排気ポートより排気されスパッタ法により金属膜の成膜が生じるプロセス空間を画成する処理容器と、
前記処理容器中に設けられ、被処理基板を保持する基板保持台と、
前記処理容器中、前記基板保持台上の被処理基板に対向するように設けられたスパッタターゲットと、
前記プロセス空間に連通して設けられたイオンゲージと、
制御装置と、を含むスパッタ処理装置であって、
前記イオンゲージは、
熱電子を放出するフィラメントと、
前記フィラメントの周囲に設けられ、正電圧を印加され前記熱電子を加速するグリッドと、
前記グリッドの近傍に設けられ、前記加速された熱電子と前記プロセス空間中のガスとの衝突により生じたイオンを検出するコレクタとよりなり、
前記制御装置は、前記プロセス空間中におけるスパッタ処理の開始に先立って、
前記プロセス空間を、前記イオンゲージを使って真空度を監視しながら排気する工程と、
前記プロセス空間が所定の真空度に到達した後、前記プロセス空間中においてプラズマを着火する工程を実行し、
前記プラズマ着火工程では前記制御装置は、前記イオンゲージによる前記真空度の監視を停止させ、かつ前記フィラメントおよびグリッドを駆動し、前記フィラメントより放出された熱電子を加速して前記グリッドに衝突させることにより二次電子を発生させ、前記二次電子により前記プロセス空間においてプラズマを着火させる工程を実行することを特徴とするスパッタ処理装置。
【００８４】
（付記１４）
前記制御装置は、前記着火工程の間、前記イオンゲージのコレクタを接地することを特徴とする付記１３記載のスパッタ処理装置。
【００８５】
（付記１５）
前記イオンゲージは、前記処理容器から分岐し、前記プロセス空間に連通する副空間中に設けられ、前記副空間は、前記プロセス空間の側から見て、前記イオンゲージの２／３以上が隠されるように屈曲していることを特徴とする付記１３記載のスパッタ処理装置。
【００８６】
（付記１６）
前記制御装置は、前記プロセス空間におけるプラズマ着火後、前記プラズマが持続している状態において、前記フィラメントおよびグリッドを消勢することを特徴とする付記１３〜１５のうち、いずれか一項記載のスパッタ処理装置。
【図面の簡単な説明】
【００８７】
【図１】本発明の基礎となる研究で遭遇した現象を説明する図である。
【図２】本発明で使われるイオンゲージの構成を説明する図である。
【図３】本発明の第１の実施形態によるスパッタ処理装置の構成を示す図である。
【図４】図３のスパッタ処理装置の制御系の構成を示すブロック図である。
【図５】図３のスパッタ処理装置を使って実行される、本発明の第１の実施形態による金属膜のスパッタ処理工程を示すフローチャートである。
【図６】図３のスパッタ処理装置において観察された、プラズマ着火前後の直流バイアス電圧の変化の様子を示す図である。
【図７】本発明の第２の実施形態によるスパッタ処理装置において使われるイオンゲージの構成を示す図である。
【図８】本発明の第２の実施形態によるスパッタ処理装置の構成を示す図である。
【図９Ａ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その６）である。
【図９Ｇ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その７）である。
【図９Ｈ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その８）である。
【図９Ｉ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その９）である。
【図９Ｊ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図９Ｋ】本発明の第３の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図１０】半導体装置の製造工程を示すフローチャートである。
【符号の説明】
【００８８】
１０，１０Ａ  イオンゲージ
１１  フィラメント
１２  グリッド
１３  コレクタ
１３Ｘ  スイッチ
２０，２０Ａ  スパッタ処理装置
２１  処理容器
２１Ａ  プロセス空間
２１Ｂ  排気ポート
２１Ｃ  ガス導入ライン
２１ｃ  バルブ
２１Ｄ  配管
２２  基板保持台
２３  ターゲット
３１  制御装置
３１Ａ  プログラム
３１Ｂ  記録媒体
３２  駆動回路
４０  半導体装置
４１  シリコン基板
４１Ａ  素子領域
４１Ｉ  素子分離領域
４１ａ，４１ｂ  ソース／ドレインエクステンション領域
４１ｃ，４１ｄ  ソース／ドレイン領域
４２  絶縁膜
４２Ｇ  ゲート絶縁膜
４３  ポリシリコン膜
４３Ｇ  ゲート電極
４４Ａ，４４Ｂ  側壁絶縁膜
４５  金属Ｎｉ膜
４５Ｎ  ＴｉＮ保護膜
４６ｓ，４６ｄ，４６ｇ  Ｎｉ2Ｓｉ膜
４６Ｓ，４６Ｄ，４６Ｇ  ＮｉＳｉ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図１０】
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