(57)【要約】【課題】負荷短絡時に過電流を抑制し、ターンオフ時間を短縮する電流抑制層付き静電誘導サイリスタを提供する。【解決手段】高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて形成されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３と、７カソード領域との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、６アノード領域にオーミック接触するアノード電極４とを備える電流抑制層付き静電誘導サイリスタ。【選択図】図１
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【特許請求の範囲】
【請求項１】
高抵抗半導体層と、
前記高抵抗半導体層の第１表面に配置されたカソード領域と、
前記高抵抗半導体層の第２表面に配置されたアノード領域と、
前記高抵抗半導体層中の前記カソード領域近傍に埋め込まれて配置されたゲート領域と、
前記ゲート領域に隣接して配置された電流抑制層と、
前記ゲート領域及び前記電流抑制層と前記カソード領域との間に配置されたエピタキシャル成長層と、
前記カソード領域にオーミック接触するカソード電極と、
前記アノード領域にオーミック接触するアノード電極
とを備えることを特徴とする電流抑制層付き静電誘導サイリスタ。
【請求項２】
前記高抵抗半導体層中に前記ゲート領域に挟まれたチャネル領域を備え、前記チャネル領域内の前記高抵抗半導体層中に形成されたポテンシャルバリアが静電誘導効果によって制御されることを特徴とする請求項１記載の電流抑制層付き静電誘導サイリスタ。
【請求項３】
前記ゲート領域と前記電流抑制層は、一体に形成されたことを特徴とする請求項１又は請求項２に記載の電流抑制層付き静電誘導サイリスタ。
【請求項４】
前記ゲート領域と前記電流抑制層は、同一導電型でかつ、前記電流抑制層
の不純物濃度は前記ゲート領域の不純物濃度以上であることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の電流抑制層付き静電誘導サイリスタ。
【請求項５】
高抵抗半導体層と、前記高抵抗半導体層の第１表面に配置されたカソード領域と、前記高抵抗半導体層の第２表面に配置されたアノード領域と、前記高抵抗半導体層中の前記カソード領域近傍に埋め込まれて配置されたゲート領域と、前記ゲート領域と前記カソード領域との間に配置されたエピタキシャル成長層と、前記カソード領域にオーミック接触するカソード電極と、前記アノード領域にオーミック接触するアノード電極とを備える第１サイリスタと、
前記高抵抗半導体層と、前記高抵抗半導体層の前記第１表面に配置された前記カソード領域と、前記高抵抗半導体層の第２表面に配置された前記アノード領域と、前記高抵抗半導体層中の前記カソード領域近傍に埋め込まれ,前記ゲート領域に隣接して配置された電流抑制層と、前記電流抑制層と前記カソード領域との間に配置された前記エピタキシャル成長層と、前記カソード領域にオーミック接触する前記カソード電極と、前記アノード領域にオーミック接触する前記アノード電極とを備える第２サイリスタ
とを備えることを特徴とする電流抑制層付き静電誘導サイリスタ。
【請求項６】
前記高抵抗半導体層中に前記ゲート領域に挟まれたチャネル領域を備え、前記チャネル領域内の前記高抵抗半導体層中に形成されたポテンシャルバリアが静電誘導効果によって制御されることを特徴とする請求項５記載の電流抑制層付き静電誘導サイリスタ。
【請求項７】
前記ゲート領域と前記電流抑制層は、一体に形成されたことを特徴とする請求項５又は請求項６に記載の電流抑制層付き静電誘導サイリスタ。
【請求項８】
前記ゲート領域と前記電流抑制層は、同一導電型でかつ、前記電流抑制層
の不純物濃度は前記ゲート領域の不純物濃度以上であることを特徴とする請求項５乃至請求項７の内、いずれか１項に記載の電流抑制層付き静電誘導サイリスタ。
【請求項９】
前記ゲート領域が形成されるゲートセグメントを備え、
前記チャネル領域は、前記ゲートセグメント内に不均一に分布して配置されることを特徴とする請求項６記載の電流抑制層付き静電誘導サイリスタ。
【請求項１０】
前記チャネル領域は、前記ゲートセグメントの中央から長手方向の終端部に移行するにしたがって、不均一に分布し、前記ゲートセグメントの中央付近では密に配置され、前記長手方向の終端部に移動するにしたがって、疎に配置されることを特徴とする請求項６記載の電流抑制層付き静電誘導サイリスタ。
【請求項１１】
電流抑制層付き静電誘導サイリスタのアノード・カソード間電圧の上昇を検出する電圧検出器と、
前記電圧検出器からの電圧検出信号を受信し、前記電流抑制層付き静電誘導サイリスタにターンオフ電圧信号を送信する判断回路
とを備えることを特徴とする電流抑制層付き静電誘導サイリスタの保護回路。
【請求項１２】
電流抑制層付き静電誘導サイリスタと、
前記電流抑制層付き静電誘導サイリスタに直列に接続されたＦＥＴスイッチと、
互いに直列接続された前記電流抑制層付き静電誘導サイリスタと前記ＦＥＴスイッチに対して、インダクタンスを介して直列接続された低電圧電源と、
前記インダクタンスの両端に接続される負荷と、
前記電流抑制層付き静電誘導サイリスタのゲート・アノード間に、前記インダクタンスを介して、並列に接続されるゲートダイオード及びゲート抵抗
とを備えることを特徴とする電流抑制層付き静電誘導サイリスタのパルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電誘導サイリスタに係り、特に、高速ターンオフ動作を実現する電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路に関する。
【背景技術】
【０００２】
静電誘導サイリスタ（ＳＩＴｈ）、静電誘導トランジスタ（ＳＩＴ）は電力用半導体素子として開発され、実用化されている。高速でターンオン、ターンオフが可能な静電誘導サイリスタを用い、低電圧電源による簡単な回路構成で、誘導エネルギー蓄積（ＩＥＳ:Ｉｎｄｕｃｔｉｖｅ Ｅｎｅｒｇｙ Ｓｔｏｒｅ）による極幅狭高電圧パルス発生回路が提案されている（例えば、特許文献１参照。）。
【０００３】
上記極幅狭高電圧パルス発生回路に使用されるＳＩサイリスタの性能としては、負荷短絡時の過電流保護が望まれている。
【０００４】
一方、負荷短絡時の過電流保護機能を備える静電誘導サイリスタは、実現されていない。
【非特許文献１】飯田克二、佐久間健、“ＳＩサイリスタによる極短パルス発生回路（ＩＥＳ）”第１５回ＳＩデバイスシンポジウム予稿集、ＳＩデバイス研究会、ＳＳＩＤ−０２―９、２００２年６月１４日、ｐ.４５〜５０,
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、負荷短絡時に電流が飽和することで、過電流を抑制し、ターンオフ時間を短縮する、電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層の第１表面に配置されたカソード領域と、（ハ）高抵抗半導体層の第２表面に配置されたアノード領域と、（ニ）高抵抗半導体層中のカソード領域近傍に埋め込まれて形成されたゲート領域と、（ホ）ゲート領域に隣接して配置された電流抑制層と、（ヘ）ゲート領域及び電流抑制層とカソード領域との間に配置されたエピタキシャル成長層と、（ト）カソード領域にオーミック接触するカソード電極と、（チ）アノード領域にオーミック接触するアノード電極とを備える電流抑制層付き静電誘導サイリスタが提供される。
【０００７】
本発明の他の態様によれば、（イ）高抵抗半導体層と、高抵抗半導体層の第１表面に配置されたカソード領域と、高抵抗半導体層の第２表面に配置されたアノード領域と、高抵抗半導体層中のカソード領域近傍に埋め込まれて形成されたゲート領域と、ゲート領域とカソード領域との間に配置されたエピタキシャル成長層と、カソード領域にオーミック接触するカソード電極と、アノード領域にオーミック接触するアノード電極とを備える第１サイリスタと、（ロ）高抵抗半導体層と、高抵抗半導体層の第１表面に配置されたカソード領域と、高抵抗半導体層の第１表面に配置されたアノード領域と、高抵抗半導体層中のカソード領域近傍に埋め込まれ,ゲート領域に隣接して配置された電流抑制層と、電流抑制層とカソード領域との間に配置されたエピタキシャル成長層と、カソード領域にオーミック接触するカソード電極と、アノード領域にオーミック接触するアノード電極とを備える第２サイリスタとを備える電流抑制層付き静電誘導サイリスタが提供される。
【０００８】
本発明の他の態様によれば、（イ）電流抑制層付き静電誘導サイリスタのアノード・カソード間電圧の上昇を検出する電圧検出器と、（ロ）電圧検出器からの電圧検出信号を受信し、電流抑制層付き静電誘導サイリスタにターンオフ電圧信号を送信する判断回路とを備える電流抑制層付き静電誘導サイリスタの保護回路が提供される。
【０００９】
本発明の他の態様によれば、（イ）電流抑制層付き静電誘導サイリスタと、（ロ）電流抑制層付き静電誘導サイリスタに直列に接続されたＦＥＴスイッチと、（ハ）互いに直列接続された電流抑制層付き静電誘導サイリスタとＦＥＴスイッチに対して、インダクタンスを介して直列接続された低電圧電源と、（ニ）インダクタンスの両端に接続される負荷と、（ホ）電流抑制層付き静電誘導サイリスタのゲート・アノード間に、インダクタンスを介して、並列に接続されるゲートダイオード及びゲート抵抗とを備える電流抑制層付き静電誘導サイリスタのパルス発生回路が提供される。
【発明の効果】
【００１０】
本発明の電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路によれば、負荷短絡時に電流が飽和することで、過電流を抑制し、ターンオフ時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１乃至第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法、時間軸等は現実のものとは異なることに留意すべきである。したがって、具体的な平面寸法、時間軸等は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す第１乃至第２の実施の形態は、この発明の技術的思想を具体化するための回路や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタは、図１（ａ）及び図１（ｂ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて配置されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、アノード領域６にオーミック接触するアノード電極４とを備える。
【００１４】
或いは又、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタは、高抵抗半導体層１中にゲート領域２に挟まれたチャネル領域９を備え、チャネル領域９内の高抵抗半導体層１中に形成されたポテンシャルバリアが静電誘導効果によって制御される。
【００１５】
或いは又、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいて、ゲート領域２と電流抑制層３は、一体に形成される。
【００１６】
或いは又、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいて、ゲート領域２と電流抑制層３は、同一導電型でかつ、電流抑制層３の不純物濃度はゲート領域２の不純物濃度以上である。
【００１７】
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのチャネル領域近傍における模式的断面構造は、図１（ａ）に示すように表され、電流抑制層を含むチャネル領域近傍における模式的断面構造は、図１（ｂ）に示すように表される。図１（ａ）に示すように、電流抑制層付き静電誘導サイリスタのチャネル領域近傍における構造は、ｎ-高抵抗半導体層１の表面に形成されたｎ+カソード領域７と、ｎ-高抵抗半導体層１の裏面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８と、ｎ+カソード領域７に電気的にオーミック接触するカソード電極５と、ｐ+アノード領域６に電気的にオーミック接触するアノード電極４とを備える。ｐ+ゲート領域２間のチャネル領域９は空乏化され、チャネル領域９内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。
【００１８】
図１（ｂ）に示すように、電流抑制層付き静電誘導サイリスタの構造は、ｎ-高抵抗半導体層１の表面に形成されたｎ+カソード領域７と、ｎ-高抵抗半導体層１の裏面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ++電流抑制層３と、ｐ+ゲート領域２及びｐ++電流抑制層３とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８と、ｎ+カソード領域７に電気的にオーミック接触するカソード電極５と、ｐ+アノード領域６に電気的にオーミック接触するアノード電極４とを備える。ｐ+ゲート領域２間のチャネル領域９は空乏化され、チャネル領域９内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。ｐ++電流抑制層３は、ｐ+ゲート領域２と一体的に形成される。ｐ++電流抑制層３の不順物濃度をｐ+ゲート領域２の不順物濃度よりも高く設定することで、電流抑制効果を高めることができる。電流抑制層付き静電誘導サイリスタは、電流抑制層を備えない静電誘導サイリスタと、電流抑制層を利用するサイリスタとの並列構造を備える。ｐ++電流抑制層３によって、順方向電流が過剰に導通することを抑制することができる。一方、静電誘導サイリスタとしての高速ターンオン、ターンオフスイッチング性能は、電流抑制層付き静電誘導サイリスタのチャネル構造によって、実現される。
【００１９】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る電流抑制層付き静電誘導サイリスタは、図２（ａ）及び図２（ｂ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１とアノード領域６との間に介在されたｎバッファ層１１と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて配置されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、アノード領域６にオーミック接触するアノード電極４とを備える。
【００２０】
本発明の第１の実施の形態の変形例１に係る電流抑制層付き静電誘導サイリスタは、ｎバッファ層１１を備える他は、第１の実施の形態に係る電流抑制層付き静電誘導サイリスタと詳細な構造は同様であるため、説明は省略する。
【００２１】
本発明の第１の実施の形態の変形例１に係る電流抑制層付き静電誘導サイリスタは、ｎバッファ層１１を備えることから、高耐圧化を図ることができる。
【００２２】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る電流抑制層付き静電誘導サイリスタは、図３（ａ）及び図３（ｂ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて配置されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、高抵抗半導体層１とアノード領域６を短絡し，アノード領域６にオーミック接触するアノード電極４とを備える。
【００２３】
本発明の第１の実施の形態の変形例２に係る電流抑制層付き静電誘導サイリスタは、アノード短絡構造を備える他は、第１の実施の形態に係る電流抑制層付き静電誘導サイリスタと詳細な構造は同様であるため、説明は省略する。
【００２４】
本発明の第１の実施の形態の変形例２に係る電流抑制層付き静電誘導サイリスタは、アノード短絡構造を備えることから、ターンオフ時間の短縮化を図ることができる。
【００２５】
（第１の実施の形態の変形例３）
本発明の第１の実施の形態の変形例３に係る電流抑制層付き静電誘導サイリスタは、図４（ａ）及び図４（ｂ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１とアノード領域６との間に介在されたｎバッファ層１１と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて配置されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、高抵抗半導体層１とアノード領域６を短絡し，アノード領域６にオーミック接触するアノード電極４とを備える。
【００２６】
本発明の第１の実施の形態の変形例３に係る電流抑制層付き静電誘導サイリスタは、ｎバッファ層１１およびアノード短絡構造を備える他は、第１の実施の形態に係る電流抑制層付き静電誘導サイリスタと詳細な構造は同様であるため、説明は省略する。
【００２７】
本発明の第１の実施の形態の変形例３に係る電流抑制層付き静電誘導サイリスタは、ｎバッファ層１１およびアノード短絡構造を備えることから、高耐圧化と共に、ターンオフ時間の短縮化を図ることができる。
【００２８】
（スイッチング特性）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのターンオフスイッチング特性は、図５に示すように模式的に表される。アノード電圧Ｖa、アノード電流Ｉaのスイッチング動作が、ゲート電圧波形Ｖg、ゲート電流波形Ｉgと共に示されている。アノード電流Ｉaのターンオフと共に、アノード電圧Ｖaが立上がる様子が示されており、同時にゲート電圧Ｖgが図示されたような波形で静電誘導サイリスタのゲートカソード間に印加され、静電誘導サイリスタのゲートからの引き出しに伴うゲート電流Ｉgがマイナス方向に急峻に導通する。比較例は、電流抑制層を備えない静電誘導サイリスタのスイッチング特性に対応し、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの特性に比較し、ターンオフ時間が長い。即ち、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのターンオフスイッチング時間は、蓄積時間ｔs2と立下り時間ｔf2との和で表され、比較例に係る電流抑制層を備えない静電誘導サイリスタのターンオフスイッチング時間は、蓄積時間ｔs1と立下り時間ｔf1との和で表される。比較例に係る電流抑制層を備えない静電誘導サイリスタのターンオフスイッチング時間が長い理由は、順方向電流電圧特性の差が現れているためである。
【００２９】
（順方向電流電圧特性）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性は、図６に示すように模式的に表される。即ち、図６において、ＩFLで表される順方向電流電圧特性が、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性であり、一方、ＩFMで表される順方向電流電圧特性が、比較例に係る電流抑制層を備えない静電誘導サイリスタの順方向電流電圧特性である。比較例に係る電流抑制層を備えない静電誘導サイリスタにおいては、ＩFMで表されるように、過剰に順方向電流が導通するため、蓄積時間ｔs1と立下り時間ｔf1との和で表されるターンオフスイッチング時間が長くなる。一方、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいては、ＩFMで表されるように、順方向電流の導通状態が抑制されるため、蓄積時間ｔs2と立下り時間ｔf2との和で表されるターンオフスイッチング時間が短くて済む。順方向電流の導通状態が抑制されるということは、ｐ+アノード領域６及びｎ+カソード領域７から、ｎ-高抵抗半導体層１中へ注入されているキャリア密度が相対的に低くなるため、ターンオフスイッチング時において、ゲートターンオフされるべきキャリア量が、相対的に低くなり、蓄積時間ｔs2と、立下り時間ｔf2が共に短縮されることになる。
【００３０】
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいては、負荷短絡時において、電流が飽和する。したがって、負荷短絡時において、過電流を抑制することができる。後述する図１２に示すように、過電流が流れた場合、オン電圧の上昇を検出し、異常電流を遮断する保護回路１０を、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのゲート回路１６に付加することもできる。
【００３１】
（温度特性）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性の温度特性は、図７に示すように模式的に表される。一方、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタと比較した比較例に係る電流抑制層を備えない静電誘導サイリスタの順方向電流電圧特性の温度特性は、図８に示すように模式的に表される。
【００３２】
比較例に係る電流抑制層を備えない静電誘導サイリスタの順方向電流電圧特性は、図８に示すように、温度が３００Ｋから４００Ｋに上昇すると、順方向電圧降下（オン電圧）が低下し、更に順方向電流ＩFが増加する特性を示す。順方向電圧降下（オン電圧）に対し、温度特性が負である。一方、本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性の温度特性は、図７に示すように温度係数のクロスポイントＣが存在する。順方向電流ＩFがクロスポイントＣのレベル以下では、順方向電圧降下（オン電圧）に対し、温度特性が負である。順方向電流ＩFがクロスポイントＣのレベル以上では、順方向電圧降下（オン電圧）に対し、温度特性が正である。本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタを、順方向電流ＩFとして、クロスポイントＣ付近で使用することで、温度による特性変化が低減される。
【００３３】
（パルス発生回路）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタを適用したパルス発生回路は、図９に示すように、ＳＩサイリスタ（ＳＩＴｈ）と、ＳＩＴｈに直列に接続されたＦＥＴと、直列接続されたＳＩＴｈとＦＥＴに対して、更にインダクタンス（Ｌ0）を介して直列接続された低電圧電源（ＶE）とを備える。インダクタンス（Ｌ0）の両端には、負荷が接続される。ＳＩＴｈのゲート・アノード間には、インダクタンス（Ｌ0）を介して、ゲートダイオード(Ｄg)とゲート抵抗Ｒgが並列に接続されている。ＦＥＴは、例えば、ＭＯＳＦＥＴから構成され、ソース・ドレイン間には保護ダイオードＤfが並列に接続され、ゲート・ソース間には、ゲートパルス電源(Ｖg) が接続されている。
【００３４】
（動作波形）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタを適用したパルス発生回路の動作波形は、図１０及び図１１に示すように表される。即ち、定常状態でのターンオフ時における電圧波形Ｖa及び電流波形Ｉaは、図１０に示すように表され、更に定常状態でのターンオフ時における拡大された電圧波形Ｖa及び電流波形Ｉaは、図１１に示すように表される。図１０中には、比較例に係る電流抑制層を備えない静電誘導サイリスタを適用したパルス発生回路の動作波形も示されている。
【００３５】
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのターンオフスイッチング性能は、比較例に係る電流抑制層を備えない静電誘導サイリスタに比較し、ターンオフ時において、ｐ++電流抑制層３の有する電流遮断性能によって、高速動作に適していることがわかる。しかも図１０及び図１１に示すように、電圧波形Ｖaの立上がりが急峻となる。
【００３６】
図９に示したパルス発生回路のインダクタンスＬ0に同じ誘導蓄積エネルギー（１／２・Ｌ0Ｉa2）を投入した場合で比較すると、ターンオフ時における電圧波形Ｖaのピーク値も本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの方が明らかに上昇している。
【００３７】
図１１の例では、電圧波形Ｖa0及び電流波形Ｉa0は、比較例に係る電流抑制層を備えない静電誘導サイリスタを適用したパルス発生回路の動作波形に対応している。これに対して、Ｖa1,Ｖa2,Ｖa3,Ｖa4,Ｖa5,Ｖa6,Ｖa7及びＩa1,Ｉa2,Ｉa3,Ｉa4,Ｉa5,Ｉa6,Ｉa7の電圧・電流波形は、図１（ｂ）に示したｐ++電流抑制層３の幅を様々に変化させた電流抑制層付き静電誘導サイリスタを適用したパルス発生回路の動作波形に対応している。
【００３８】
（保護回路）
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの保護回路１０は、図１２を用いて模式的に説明される。保護回路１０の回路構成は、図１２（ａ）に示すように模式的に表される。アノード電流Ｉaのスッチング波形は、図１２（ｂ）に示すように模式的に表される。アノード電圧Ｖakのスッチング波形は、図１２（ｃ）に示すように模式的に表される。ゲート信号ＶGKのスイッチング波形が、図１２（ｄ）に示すように模式的に表される。
【００３９】
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの保護回路１０の構成は、図１２（ａ）に示すように、ＳＩサイリスタ（ＳＩＴｈ）１８のアノード・カソード間或いはアノード・ゲート間において、ＳＩＴｈ１８のゲート・カソード間に接続されたゲート回路１６を介して接続され、アノード・カソード間電圧ＶAKの上昇を検出する電圧検出器１２と、電圧検出器１２からの電圧検出信号Ｖdtを受信しゲート回路１６に対してターンオフ電圧信号Ｖgfを送信する判断回路１４とを備える。
【００４０】
ＳＩＴｈ１８の導通時に、図１２（ｂ）に示すように、時刻ｔ1において、異常電流Ｉeが発生した場合、ＳＩＴｈ１８のアノード・カソード間電圧ＶAKが飽和する。図１２（ｃ）に示すように、時刻ｔ2において、電圧検出器１２がアノード・カソード間電圧ＶAKの上昇に伴う異常電圧Ｖeを検出すると、電圧検出器１２は電圧検出信号Ｖdtを判断回路１４に送信する。判断回路１４は、電圧検出信号Ｖdtを電圧検出器１２から受信すると、ゲート回路１６にターンオフ電圧信号Ｖgfを送信する。結果として、ゲート回路１６から、ＳＩＴｈ１８のゲート・カソード間に、図１２（ｄ）に示すように、ゲート信号ＶGK が印加され、図１２（ｂ）に示すようにアノード電流Ｉaがオフ状態に移行する。
【００４１】
本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路によれば、負荷短絡時に電流が飽和することで、過電流を抑制し、ターンオフ時間を短縮することができる。
【００４２】
[第２の実施の形態]
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタは、図１３（ｃ）及び図１３（ｄ）に示すように、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて配置されたゲート領域２と、ゲート領域２とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、アノード領域６にオーミック接触するアノード電極４とを備える第１の静電誘導サイリスタと、高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれ,ゲート領域２に隣接して配置された３と、電流抑制層３とカソード領域７との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、アノード領域６にオーミック接触するアノード電極４とを備える第２の静電誘導サイリスタとを備える。
【００４３】
或いは又、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタは、高抵抗半導体層１中にゲート領域２に挟まれたチャネル領域９を備え、チャネル領域９内の高抵抗半導体層１中に形成されたポテンシャルバリアが静電誘導効果によって制御される。
【００４４】
或いは又、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいて、ゲート領域２と電流抑制層３は、一体に形成される。
【００４５】
或いは又、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいて、ゲート領域２と電流抑制層３は、同一導電型でかつ、電流抑制層３の不純物濃度はゲート領域２の不純物濃度以上である。
【００４６】
或いは又、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタは、ゲート領域２が形成されるゲートセグメント２０を備え、チャネル領域９は、ゲートセグメント２０内に不均一に分布して配置される。
【００４７】
或いは又、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいて、チャネル領域９は、ゲートセグメント２０の中央から長手方向の終端部に移行するにしたがって、不均一に分布し、ゲートセグメント２０の中央付近では密に配置され、長手方向の終端部に移動するにしたがって、疎に配置される。
【００４８】
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構成は、図１３に示すように表される。図１３（ａ）は、電流抑制層を備えない比較例に係る静電誘導サイリスタのゲートセグメント２０の模式的平面パターンを示し、図１３（ｂ）は、図１３（ａ）のゲートセグメント２０を長手方向に切断した模式的断面構造を示す。一方、図１３（ｃ）は、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタのゲートセグメント２０の模式的平面パターンを示し、図１３（ｄ）は、図１３（ｃ）のゲートセグメント２０を長手方向に切断した模式的断面構造を示す。
【００４９】
図１３（ａ）及び図１３（ｃ）に示すように、ゲートセグメント２０には、チャネル領域９が形成されている。電流抑制層を備えない比較例に係る静電誘導サイリスタの場合には、図１３（ａ）及び図１３（ｂ）に示すように、ゲートセグメント２０には、均一にチャネル領域９が形成され、チャネル領域９を囲むゲートセグメント領域２０には、ｐ+ゲート領域２が均一に形成される。その結果として、ｎ-高抵抗半導体層１中に、ｐ+ゲート領域２が均一に埋め込まれた構造が形成される。即ち、図１３（ｂ）に示すように、電流抑制層を備えない静電誘導サイリスタは、ｎ-高抵抗半導体層１の表面に形成されたｎ+カソード領域７と、ｎ-高抵抗半導体層１の裏面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて均一に形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８を備える。
【００５０】
一方、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構造は、図１３（ｃ）及び図１３（ｄ）に示すように、ゲートセグメント２０の中央から長手方向の終端部に移行するにしたがって、チャネル領域９が不均一に分布し、ゲートセグメント２０の中央付近ではチャネル領域９は密に配置され、長手方向の終端部に移動するにしたがって、チャネル領域９は疎に配置されている。本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構造は、ゲートセグメント２０を形成するゲート構造に特徴を有する。即ち、図１３（ｃ）及び図１３（ｄ）に示すように、ゲートセグメント２０の中央付近でチャネル領域９が密に配置された部分では、ｐ+ゲート領域２のみが形成されるのに対して、ゲートセグメント２０の中央から長手方向の終端部に移行するにしたがって、図１（ｂ）に示したように、ｐ++電流抑制層３を備えるｐ+ゲート領域２が配置される。ゲートセグメント２０の中央から長手方向の終端部に移行するにしたがって、ｐ+ゲート領域２の占有面積に対するｐ++電流抑制層３の占有率が上昇するように構成されている。
【００５１】
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構造は、図１３（ｄ）に示すように、ゲートセグメント２０の中央から長手方向の終端部においては、ｎ-高抵抗半導体層１の表面に形成されたｎ+カソード領域７と、ｎ-高抵抗半導体層１の裏面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２及びｐ++電流抑制層３と、ｐ+ゲート領域２及びｐ++電流抑制層３とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８を備える。一方、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構造は、図１３（ｄ）に示すように、ゲートセグメント２０の中央から近傍においては、ｎ-高抵抗半導体層１の表面に形成されたｎ+カソード領域７と、ｎ-高抵抗半導体層１の裏面に形成されたｐ+アノード領域６と、ｎ-高抵抗半導体層１中のｎ+カソード領域７近傍に埋め込まれて形成されたｐ+ゲート領域２と、ｐ+ゲート領域２とｎ+カソード領域７との間に形成されたｎ-エピタキシャル成長層８を備える。
【００５２】
チャネル領域９は空乏化され、チャネル領域９内に形成されたポテンシャルバリアが静電誘導効果によって、容量結合によって制御される。ｐ++電流抑制層３は、ｐ+ゲート領域２と一体的に形成される。ｐ++電流抑制層３の不順物濃度をｐ+ゲート領域２の不順物濃度よりも高く設定することで、電流抑制効果を高めることができる。電流抑制層付き静電誘導サイリスタは、電流抑制層を備えない静電誘導サイリスタと、電流抑制層を利用するサイリスタとの並列構造を備える。ｐ++電流抑制層３によって、順方向電流が過剰に導通することを抑制することができる。一方、静電誘導サイリスタとしての高速ターンオン、ターンオフスイッチング性能は、電流抑制層付き静電誘導サイリスタのチャネル構造によって、実現される。
【００５３】
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタにおいても、本発明の第１の実施の形態の変形例１乃至３に係る電流抑制層付き静電誘導サイリスタと同様に、図２に示すようなｎバッファ層を備える構造、図３に示すようなアノード短絡構造、或いは図４に示すようなｎバッファ層とアノード短絡構造を備える構造を備えていても良い。
【００５４】
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性例を、図１４に示す。図１４の各曲線は、図１（ｂ）に示したチャネル幅Ｗをパラメータとして、２０,２３,２５,３０,３５,４０,４５,５０μｍに設定した場合に相当する。ｐ++電流抑制層３の効果によって、図１４に示すように、順方向電流が抑制されている。
【００５５】
電流抑制層を備えない比較例に係る静電誘導サイリスタの場合には、図１３（ａ）及び図１３（ｂ）に示すように、ゲートセグメント２０には、均一にチャネル領域９が形成され、チャネル領域９を囲むゲートセグメント領域２０には、ｐ+ゲート領域２が均一に形成される結果として、高周波動作時の表皮効果によって、ゲートセグメント２０の外側に電流が集中する。これに対して、本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構造は、図１３（ｃ）及び図１３（ｄ）に示すように、ゲートセグメント２０の中央から長手方向の終端部に移行するにしたがって、チャネル領域９が不均一に分布し、ゲートセグメント２０の中央付近ではチャネル領域９は密に配置され、長手方向の終端部に移動するにしたがって、チャネル領域９は疎に配置されていることから、高周波動作時の表皮効果によって、ゲートセグメント２０の外側に電流が流れようとすると、ｐ++電流抑制層３によって電流が抑制され、ゲートセグメント２０の内側と均一な電流密度が得られる。その結果として、ゲートセグメント２０の外側に電流が集中することを抑制し、高周波動作時の表皮効果による電流集中に基く破壊を防止することができる。
【００５６】
本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路によれば、負荷短絡時に電流が飽和することで、過電流を抑制し、ターンオフ時間を短縮することができる。
【００５７】
（その他の実施の形態）
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの模式的断面構造図であって、（ａ）チャネル領域近傍における模式的断面構造図、（ｂ）電流抑制層を含むチャネル領域近傍における模式的断面構造図。
【図２】本発明の第１の実施の形態の変形例１に係る電流抑制層付き静電誘導サイリスタの模式的断面構造図であって、（ａ）チャネル領域近傍における模式的断面構造図、（ｂ）電流抑制層を含むチャネル領域近傍における模式的断面構造図。
【図３】本発明の第１の実施の形態の変形例２に係る電流抑制層付き静電誘導サイリスタの模式的断面構造図であって、（ａ）チャネル領域近傍における模式的断面構造図、（ｂ）電流抑制層を含むチャネル領域近傍における模式的断面構造図。
【図４】本発明の第１の実施の形態の変形例３に係る電流抑制層付き静電誘導サイリスタの模式的断面構造図であって、（ａ）チャネル領域近傍における模式的断面構造図、（ｂ）電流抑制層を含むチャネル領域近傍における模式的断面構造図。
【図５】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタのターンオフスイッチング特性の模式図。
【図６】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性の模式図。
【図７】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性の温度特性の模式図。
【図８】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタと比較した比較例に係る電流抑制層を備えない静電誘導サイリスタの順方向電流電圧特性の温度特性の模式図。
【図９】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタを適用したパルス発生回路の模式的構成図。
【図１０】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタを適用したパルス発生回路において、定常状態におけるターンオフ時の電流―電圧スイッチング特性の模式図。
【図１１】図１０のターンオフ波形のパルス波形拡大図。
【図１２】本発明の第１の実施の形態に係る電流抑制層付き静電誘導サイリスタの保護回路の模式図であって、（ａ）保護回路の構成図、（ｂ）アノード電流Ｉaのスッチング波形図、（ｃ）アノード電圧Ｖakのスッチング波形図、（ｄ）ゲート信号ＶGKの波形図。
【図１３】本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの構成図であって、（ａ）電流抑制層を備えない比較例に係る静電誘導サイリスタのゲートセグメントの模式的平面パターン図、（ｂ）（ａ）のゲートセグメントを長手方向に切断した模式的断面構造図、（ｃ）電流抑制層付き静電誘導サイリスタのゲートセグメントの模式的平面パターン図、（ｄ）（ｃ）のゲートセグメントを長手方向に切断した模式的断面構造図。
【図１４】本発明の第２の実施の形態に係る電流抑制層付き静電誘導サイリスタの順方向電流電圧特性のデータ例。
【符号の説明】
【００６０】
１…ｎ-高抵抗半導体層
２…ｐ+ゲート領域
３…ｐ++電流抑制層
４…アノード電極
５…カソード電極
６…ｐ+アノード領域
７…ｎ+カソード領域
８…ｎ-エピタキシャル成長層
９…チャネル領域
１０…保護回路
１１…ｎバッファ層
１２…電圧検出器
１４…判断回路
１６…ゲート回路
１８…ＳＩサイリスタ（ＳＩＴｈ）
２０…ゲートセグメント
【図１】
2007258591.tif 000003
【図２】
2007258591.tif 000004
【図３】
2007258591.tif 000005
【図４】
2007258591.tif 000006
【図５】
2007258591.tif 000007
【図６】
2007258591.tif 000008
【図７】
2007258591.tif 000009
【図８】
2007258591.tif 000010
【図９】
2007258591.tif 000011
【図１０】
2007258591.tif 000012
【図１１】
2007258591.tif 000013
【図１２】
2007258591.tif 000014
【図１３】
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【図１４】
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