(57)【要約】  【課題】  端子電極の配列ピッチの増大を抑制しつつ、突出電極と端子電極との位置合わせのマージンを増加させる。  【解決手段】  半導体チップ１の第１の辺に対して斜め方向に突出電極２を配列し、突出電極２の斜め方向の配列を半導体チップ１の第１の辺に沿って繰り返して設けるとともに、Ｌ字状に折り曲げられた端子電極４の先端部を階段状に多列配列し、Ｌ字状に折り曲げられた先端部を突出電極２に接合するとともに、半導体チップ１の第１の辺と直交するように半導体チップ１から引き出す。  【選択図】      図１
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【特許請求の範囲】
【請求項１】
能動素子が形成された半導体チップと、
前記半導体チップの辺に対して斜め方向に配列された突出電極と、
Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記突出電極に接合された端子電極と、
前記端子電極が形成された絶縁性基材とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチは、前記半導体チップの辺に垂直な方向における前記先端部の配列ピッチよりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｌ字状に折り曲げられた先端部の長さは、前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチの２倍未満であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記突出電極の斜め方向の配列が前記半導体チップの辺に沿って繰り返して設けられ、前記半導体チップの辺に沿った方向における異なる配列に属する突出電極間の間隔は、前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチの２倍以上であることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
能動素子が形成された半導体チップと、
前記半導体チップの第１の辺に対して斜め方向に配列された第１突出電極と、
前記半導体チップの第１の辺に対向する第２の辺に沿って配列された第２突出電極と、
Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第１突出電極に接合された第１端子電極と、
前記第２突出電極に接合され、前記第２の辺に沿って配列された第２端子電極と、
前記第１端子電極および前記第２端子電極が形成された絶縁性基材とを備えることを特徴とする半導体装置。
【請求項６】
前記第１の辺に沿った方向における前記第１端子電極の配列ピッチは、前記第２の辺に沿った方向における前記第２端子電極の配列ピッチよりも小さいことを特徴とする請求項５記載の半導体装置。
【請求項７】
能動素子が形成された半導体チップと、
前記半導体チップの第１の辺に対して斜め方向に配列された第１突出電極と、
前記半導体チップの第１の辺に対向する第２の辺に沿って斜め方向に配列され、前記第１突出電極と並列に配置された第２突出電極と、
Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第１突出電極に接合されるとともに、前記第１の辺と交差するように前記半導体チップから引き出された第１端子電極と、
Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第２突出電極に接合されるとともに、前記第２の辺と交差するように前記半導体チップから引き出された第２端子電極と、
前記第１端子電極および前記第２端子電極が形成された絶縁性基材とを備えることを特徴とする半導体装置。
【請求項８】
絶縁性基材と、
前記絶縁性基材上に形成され、Ｌ字状に折り曲げられた先端部が階段状に多列配列された端子電極とを備えることを特徴とする回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および回路基板に関し、特に、突出電極が接合される端子電極の配列方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、半導体チップに形成されたバンプ電極をインナーリードに接合させることにより、半導体チップを回路基板上に実装することが行われている。
また、例えば、特許文献１には、半導体チップの実装形態のカスタム対応がし易く、開発ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ−Ｔｉｍｅ）を短縮するために、全て１つの決まった大きさのパッドを形成し、その上に実装形態に応じてバンプの大きさとサイズを変えて異なるバンプを形成する方法が開示されている。
【特許文献１】特開２００４−１３４４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体チップでは、半導体チップの辺に沿ってバンプ電極が１列に配列されているため、インナーリードの配列ピッチがバンプ電極の配列ピッチに制限される。このため、インナーリードの配列を高密度化するためには、バンプ電極の幅を縮小する必要があり、バンプ電極とインナーリードとの位置合わせのマージンが減少する。このため、バンプ電極とインナーリードとの位置合わせ精度を向上させる必要があり、実装装置の高価格化を招くとともに、スループットの低下を引き起こすという問題があった。
そこで、本発明の目的は、端子電極の配列ピッチの増大を抑制しつつ、突出電極と端子電極との位置合わせのマージンを増加させることが可能な半導体装置および回路基板を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、能動素子が形成された半導体チップと、前記半導体チップの辺に対して斜め方向に配列された突出電極と、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記突出電極に接合された端子電極と、前記端子電極が形成された絶縁性基材とを備えることを特徴とする。
【０００５】
これにより、突出電極に対する端子電極の幅方向の位置ずれを、半導体チップの辺に対して垂直方向に向けることができる。このため、半導体チップの辺に対して垂直方向に突出電極の配列ピッチを増大させることで、突出電極に対する端子電極の位置ずれを吸収することができ、半導体チップの辺に沿った端子電極の配列ピッチの増大を抑制しつつ、突出電極と端子電極との位置合わせのマージンを増加させることが可能となる。この結果、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチは、前記半導体チップの辺に垂直な方向における前記先端部の配列ピッチよりも小さいことを特徴とする。
これにより、半導体チップの辺に沿った端子電極の配列ピッチの増大を抑制しつつ、突出電極に対する端子電極の幅方向の位置ずれを吸収することができ、端子電極の配列を高密度化しつつ、突出電極と端子電極との位置合わせのマージンを増加させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記Ｌ字状に折り曲げられた先端部の長さは、前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチの２倍未満であることを特徴とする。
これにより、突出電極の斜め方向の配列が半導体チップの辺に沿って繰り返して設けられた時に、Ｌ字状に折り曲げられた先端部の長さを一定に維持したまま先端部を階段状に多列配列した場合においても、先端部が隣の端子電極と接触することを防止することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記突出電極の斜め方向の配列が前記半導体チップの辺に沿って繰り返して設けられ、前記半導体チップの辺に沿った方向における異なる配列に属する突出電極間の間隔は、前記半導体チップの辺に沿った方向における前記端子電極の配列ピッチの２倍以上であることを特徴とする。
これにより、突出電極の斜め方向の配列が半導体チップの辺に沿って繰り返して設けられた場合においても、異なる配列に属する突出電極が隣の端子電極に接触することを防止することができ、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、能動素子が形成された半導体チップと、前記半導体チップの第１の辺に対して斜め方向に配列された第１突出電極と、前記半導体チップの第１の辺に対向する第２の辺に沿って配列された第２突出電極と、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第１突出電極に接合された第１端子電極と、前記第２突出電極に接合され、前記第２の辺に沿って配列された第２端子電極と、前記第１端子電極および前記第２端子電極が形成された絶縁性基材とを備えることを特徴とする。
【００１０】
これにより、突出電極と端子電極との位置合わせのマージンを増加させることを可能としつつ、第１端子電極の配列ピッチを第２端子電極の配列ピッチよりも小さくすることができる。このため、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１の辺に沿った方向における前記第１端子電極の配列ピッチは、前記第２の辺に沿った方向における前記第２端子電極の配列ピッチよりも小さいことを特徴とする。
これにより、第１端子電極の配列ピッチと第２端子電極の配列ピッチとが異なる場合においても、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、能動素子が形成された半導体チップと、前記半導体チップの第１の辺に対して斜め方向に配列された第１突出電極と、前記半導体チップの第１の辺に対向する第２の辺に沿って斜め方向に配列され、前記第１突出電極と並列に配置された第２突出電極と、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第１突出電極に接合されるとともに、前記第１の辺と交差するように前記半導体チップから引き出された第１端子電極と、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、前記Ｌ字状に折り曲げられた先端部が前記第２突出電極に接合されるとともに、前記第２の辺と交差するように前記半導体チップから引き出された第２端子電極と、前記第１端子電極および前記第２端子電極が形成された絶縁性基材とを備えることを特徴とする。
【００１３】
これにより、突出電極と端子電極との位置合わせのマージンを増加させることを可能としつつ、半導体チップの両辺に配置される端子電極の配列ピッチを小さくすることができる。このため、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【００１４】
また、本発明の一態様に係る回路基板によれば、絶縁性基材と、前記絶縁性基材上に形成され、Ｌ字状に折り曲げられた先端部が階段状に多列配列された端子電極とを備えることを特徴とする。
これにより、半導体チップに形成された突出電極が端子電極に接合された場合においても、突出電極に対する端子電極の幅方向の位置ずれを、半導体チップの辺に対して垂直方向に向けることができる。このため、半導体チップの辺に対して垂直方向に突出電極の配列ピッチを増大させることで、突出電極に対する端子電極の位置ずれを吸収することができ、突出電極と端子電極との位置合わせ精度の緩和を図りつつ、端子電極の配列を高密度化することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る突出電極が接合される端子電極の配列方法を示す平面図、図２は、図１のＡ−Ａ´線にて切断した構成を示す断面図である。
図１および図２において、絶縁性基材３上には端子電極４、６が形成されている。なお、絶縁性基材３としては、例えば、テープ基板またはフィルム基板を用いることができ、絶縁性基材３の材質としては、例えば、ポリイミド樹脂やアミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、ポリエチレン樹脂あるいはこれらの変性樹脂などを用いることができる。また、端子電極４、６は、例えば、インナーリードを構成することができ、端子電極４、６の材質としては、例えば、Ｃｕ、Ａｌ、Ａｇ、Ｎｉなどの金属を用いることができる。
【００１６】
また、半導体チップ１には突出電極２、５が形成されている。また、突出電極２、５の材料としては、例えば、ニッケルＮｉ、金Ａｕ、銅Ｃｕなどを用いることができる。また、ニッケルＮｉで形成された突出電極２、５上には、銅Ｃｕ、錫Ｓｎまたは金Ａｕなどのキャップ層を形成してもよく、突出電極２、５上に形成されたキャップ層を介して半田層を形成するようにしてもよい。
【００１７】
そして、突出電極２、５を端子電極４、６に接合させることにより、半導体チップ１が絶縁性基材３上に実装されている。なお、突出電極２、５を端子電極４、６に接合させる場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよいし、半田接合や合金接合などの金属接合を用いるようにしてもよい。
【００１８】
ここで、突出電極２は、半導体チップ１の第１の辺に対して斜め方向に配列されるとともに、突出電極２の斜め方向の配列が半導体チップ１の第１の辺に沿って繰り返して設けられている。また、突出電極５は、半導体チップの第１の辺に対向する第２の辺に沿って一列に配列されている。
また、端子電極４は、延接部と延接部に対してＬ字状に折り曲げられた先端部からなり、先端部が階段状に多列配列され、Ｌ字状に折り曲げられた先端部が突出電極２に接合されるとともに、延接部は半導体チップ１の第１の辺と直交するように半導体チップ１から引き出されている。また、端子電極６は、直線状に延伸された先端部が突出電極５に接合されるとともに、半導体チップ１の第１の辺に対向する第２の辺と直交するように半導体チップ１から引き出されている。
【００１９】
そして、半導体チップ１の第１の辺に沿った端子電極４の配列ピッチＬ１は、半導体チップ１の第１の辺に沿った突出電極２の配列ピッチと一致するように設定されている。また、半導体チップ１の第１の辺と直交する方向における端子電極４の先端部の配列ピッチＬ３は、半導体チップ１の第１の辺と直交する方向における突出電極２の配列ピッチと一致するように設定されている。さらに、第１の辺に対向する第２の辺に沿った端子電極６の配列ピッチＬ２は、半導体チップ１の第２の辺に沿った突出電極５の配列ピッチＬ２と一致するように設定されている。
【００２０】
ここで、半導体チップ１の第１の辺に対して突出電極２を斜め方向に配列するとともに、Ｌ字状に折り曲げられた端子電極４の先端部を階段状に多列配列することにより、突出電極２に対する端子電極４の幅方向の位置ずれを、半導体チップ１の第１の辺に対して垂直方向に向けることができる。このため、半導体チップ１の第１の辺に対して垂直方向に突出電極２の配列ピッチを増大させることで、突出電極２に対する端子電極４の位置ずれを吸収することができ、半導体チップ１の第１の辺に沿った端子電極４の配列ピッチの増大を抑制しつつ、突出電極２と端子電極４との位置合わせのマージンを増加させることが可能となる。この結果、突出電極２と端子電極４との位置合わせ精度の緩和を図りつつ、端子電極４の配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【００２１】
すなわち、半導体チップ１の第１の辺に沿った方向における端子電極２の配列ピッチＬ１は、第１の辺に対向する第２の辺に沿った方向における端子電極５の配列ピッチＬ２よりも小さくすることができる。
また、半導体チップ１の第１の辺に沿った方向における端子電極４の配列ピッチＬ１は、半導体チップ１の第１の辺に垂直な方向における先端部の配列ピッチＬ３よりも小さいことが好ましい。すなわち、半導体チップ１の第１の辺に沿った方向における端子電極４の配列ピッチＬ１は、半導体チップ１の第１の辺に垂直な方向における突出電極２ａ、２ｂの配列ピッチＬ３よりも小さいことが好ましい。
【００２２】
これにより、半導体チップ１の第１の辺に沿った端子電極４の配列ピッチＬ１の増大を抑制しつつ、突出電極２に対する端子電極４の幅方向の位置ずれを吸収することができ、端子電極４の配列を高密度化しつつ、突出電極２と端子電極４との位置合わせのマージンを増加させることが可能となる。ここで、端子電極４の先端部の長手方向と突出電極２の長手方向とが直交するように突出電極２と端子電極４とを接合することが好ましい。
【００２３】
また、半導体チップ１の第１の辺に沿った方向における異なる配列に属する突出電極２ｃ、２ｄ間の間隔Ｌ５は、半導体チップ１の第１の辺に沿った方向における端子電極２の配列ピッチＬ１の２倍以上であることが好ましい。これにより、突出電極２の斜め方向の配列が半導体チップ１の第１の辺に沿って繰り返して設けられた場合においても、突出電極２ｃに接続された端子電極４が異なる配列に属する突出電極２ｄに接触することを防止することができ、突出電極２と端子電極４との位置合わせ精度の緩和を図りつつ、端子電極４の配列を高密度化することが可能となる。
【００２４】
さらに、Ｌ字状に折り曲げられた端子電極４の先端部の長さＬ４は、半導体チップ１の第１の辺に沿った方向における端子電極４の配列ピッチＬ１の２倍未満であることが好ましい。これにより、Ｌ字状に折り曲げられた端子電極４の先端部の長さを一定に維持したまま端子電極４の先端部を階段状に多列配列した場合においても、突出電極２ｄに接続された端子電極４の先端部が、突出電極２ｃに接続された端子電極４と接触することを防止することができる。
【００２５】
なお、端子電極４、６が形成された絶縁性基材３は、例えば、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などに使用することができる。
また、半導体チップ１が実装された絶縁性基材３は、例えば、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤ、ＩＣカード、ＩＣタグなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
【００２６】
図３は、本発明の第２実施形態に係る突出電極が接合される端子電極の配列方法を示す平面図である。
図３において、絶縁性基材上には端子電極１３ａ、１３ｂが形成されている。また、半導体チップ１１には突出電極１２ａ、１２ｂが形成されている。そして、突出電極１２ａ、１２ｂを端子電極１３ａ、１３ｂにそれぞれ接合させることにより、半導体チップ１１が絶縁性基材上に実装されている。
【００２７】
ここで、突出電極１２ａは、半導体チップ１１の第１の辺に対して斜め方向に配列されるとともに、突出電極１２ａの斜め方向の配列が半導体チップ１１の第１の辺に沿って繰り返して設けられている。また、突出電極１２ｂは、半導体チップ１１の第１の辺に対向する第２の辺に対して斜め方向に配列され、突出電極１２ａと並列に配置されるとともに、突出電極１２ｂの斜め方向の配列が半導体チップ１１の第２の辺に沿って繰り返して設けられている。
【００２８】
また、端子電極１３ａは、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、Ｌ字状に折り曲げられた先端部が突出電極１２ａに接合されるとともに、半導体チップ１１の第１の辺と直交するように半導体チップ１１から引き出されている。また、端子電極１３ｂは、Ｌ字状に折り曲げられた先端部が階段状に多列配列され、Ｌ字状に折り曲げられた先端部が突出電極１２ｂに接合されるとともに、第１の辺と対向する第２の辺と直交するように半導体チップ１１から引き出されている。
【００２９】
そして、半導体チップ１１の第１の辺に沿った端子電極１３ａの配列ピッチは、半導体チップ１１の第１の辺に沿った突出電極１２ａの配列ピッチと一致するように設定されている。また、半導体チップ１１の第１の辺と直交する方向における端子電極１３ａの先端部の配列ピッチは、半導体チップ１１の第１の辺と直交する方向における突出電極１２ａの配列ピッチと一致するように設定されている。さらに、半導体チップ１１の第２の辺に沿った端子電極１３ｂの配列ピッチは、半導体チップ１１の第２の辺に沿った突出電極１２ｂの配列ピッチと一致するように設定されている。また、半導体チップ１１の第２の辺と直交する方向における端子電極１３ｂの先端部の配列ピッチは、半導体チップ１１の第２の辺と直交する方向における突出電極１２ｂの配列ピッチと一致するように設定されている。
【００３０】
これにより、突出電極１２ａ、１２ｂと端子電極１３ａ、１３ｂとの位置合わせのマージンをそれぞれ増加させることを可能としつつ、半導体チップ１１の両辺にそれぞれ配置される端子電極１３ａ、１３ｂの配列ピッチを小さくすることができる。このため、突出電極１２ａ、１２ｂと端子電極１３ａ、１３ｂとの位置合わせ精度の緩和をそれぞれ図りつつ、端子電極１３ａ、１３ｂの配列を高密度化することが可能となり、実装装置の高価格化を抑制しつつ、半導体装置の小型化を実現することが可能となる。
【００３１】
なお、上述した実施形態では、半導体チップの実装方法を例にとって説明したが、本発明は、必ずしも半導体チップの実装方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などの実装方法に適用してもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る突出電極が接合される端子電極の配列方法を示す平面図。
【図２】図１のＡ−Ａ´線にて切断した構成を示す断面図。
【図３】本発明の第２実施形態に係る突出電極が接合される端子電極の配列方法を示す平面図。
【符号の説明】
【００３３】
１、１１  半導体チップ、２、２ａ〜２ｄ、５、１２ａ、１２ｂ  突出電極、３  絶縁性基材、４、６、１３ａ、１３ｂ  端子電極
【図１】
2007073862.tif 000003
【図２】
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【図３】
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