(57)【要約】【課題】  それぞれ別々の電源電圧で動作する少なくとも２つのＩＣとリセット生成手段とが接続しているリセット回路において、一方の電源に異常が発生した場合でも、リセットとリセット解除との無限ループに陥ることのないリセット回路を提供する。【解決手段】  電源監視制御回路は、電源電圧監視回路１０５から第２制御手段１０２を稼働する電源３．３Ｖの電源電圧の異常を示す信号が入力された場合、第１制御手段１０１が、リセット信号生成手段１０３に対して、ウォッチドッグタイマ機能を無効とし、リセット信号を出力しないように制御するウォッチドッグタイマ制御信号を出力することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一定の周波数でクロック信号を生成するクロック信号生成手段と、前記クロック信号生成手段からの前記クロック信号を入力する第１制御手段と、前記第１制御手段とは異なる電源で稼働し、前記第１制御手段から前記クロック信号を入力する第２制御手段と、前記第２制御手段に接続され、通常入力される前記第２制御手段からの前記クロック信号が所定時間入力されない場合、前記第１制御手段にリセット信号を出力するウォッチドッグタイマ機能のついたリセット信号生成手段と、前記第２制御手段を稼働する電源に異常がある場合、前記第１制御手段に前記第２制御手段を稼働する電源の異常を示す信号を出力する電源電圧監視回路と、を備えた電源監視制御回路において、前記第１制御手段は、前記電源電圧監視回路から前記第２制御手段を稼働する電源の電源電圧の異常を示す信号が入力された場合、前記リセット信号生成手段に対して、ウォッチドッグタイマ機能を無効とし、リセット信号を出力しないように制御するウォッチドッグタイマ制御信号を出力することを特徴とする電源監視制御回路。
【請求項２】
前記電源監視制御回路は、画像形成装置に適用することを特徴とする請求項１に記載の電源監視制御回路を用いた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ別々の電源電圧で動作する少なくとも２つのＩＣとリセット生成手段とが接続している電源監視制御回路及びそれを用いた画像形成装置に関する。
【背景技術】
【０００２】
従来、図６に示すように、電源の監視において、供給される電源電圧の不安定を検出できかつこれを簡単な構成で実現できる回路として、ＷＤＴ回路２２１と電源毎の電源監視回路２２２，２２３とを単一構成の論理回路により備え、ＷＤＴ回路２２１がＷＤＴ信号を受けてシステムの暴走を検出した際にシステムをリセット状態とするリセット信号を電源監視回路２２２へ出力し、また電源毎に備える電源監視回路２２２，２２３は上記信号を受ける入力端子を設け電源電圧の低下または上記信号を入力した際にはシステムをリセット状態とするリセット信号を出力し、更に電源監視回路２２２のリセット信号出力は後段の電源監視回路２２３に入力し、電源監視回路２２３のリセット信号は外部に出力され、電源監視回路２２２，２２３を直列接続により構成した発明がある。
【特許文献１】特開２０００−３３９０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の技術では、例えばコネクタ抜けや断線等により５Ｖ電源が異常状態となった場合、電源監視装置２２０の５Ｖ用電源監視回路２２３が作動してリセット信号を出力する。該リセット信号は、ＣＰＵ２１２及び通信装置２１３をリセットするが、ＣＰＵ２１２及び通信装置２１３の電源である３．３Ｖ電源は正常なので、リセットはすぐに解除される。しかしながら、電源監視装置２２０の５Ｖ用電源監視回路２２３はリセット信号を出力し続けるので、ＣＰＵ２１２及び通信装置２１３は、リセットとリセット解除の無限ループに陥ることになる。
【０００４】
本発明は上記課題を解決し、それぞれ別々の電源電圧で動作する少なくとも２つのＩＣとリセット生成手段とが接続している電源監視制御回路及びそれを用いた画像形成装置において、一方の電源に異常が発生した場合でも、リセットとリセット解除との無限ループに陥ることのない電源監視制御回路及びそれを用いた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は上記課題を解決するものであって、一定の周波数でクロック信号を生成するクロック信号生成手段と、前記クロック信号生成手段からの前記クロック信号を入力する第１制御手段と、前記第１制御手段とは異なる電源で稼働し、前記第１制御手段から前記クロック信号を入力する第２制御手段と、前記第２制御手段に接続され、通常入力される前記第２制御手段からの前記クロック信号が所定時間入力されない場合、前記第１制御手段にリセット信号を出力するウォッチドッグタイマ機能のついたリセット信号生成手段と、前記第２制御手段を稼働する電源に異常がある場合、前記第１制御手段に前記前記第２制御手段を稼働する電源の異常を示す信号を出力する電源電圧監視回路と、を備えた電源監視制御回路において、前記第１制御手段は、前記電源電圧監視回路から前記第２制御手段を稼働する電源の電源電圧の異常を示す信号が入力された場合、前記リセット信号生成手段に対して、ウォッチドッグタイマ機能を無効とし、リセット信号を出力しないように制御するウォッチドッグタイマ制御信号を出力することを特徴とする。
【０００６】
さらに、前記電源監視制御回路は、画像形成装置に適用することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、一方の電源に異常が発生した場合でも、リセットとリセット解除との無限ループに陥ることが無くなり、第１制御手段が適切な応答を与えることができる。
【０００８】
また、電源監視制御回路を画像形成装置に適用することにより、第１制御手段が適切な応答を与えることができるので、使用者がエラー状態を表示手段等により把握でき、適切な対応をすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しつつ説明する。図１は、本発明の電源監視制御回路の一実施形態を示す回路図である。この電源監視制御回路は、５Ｖ電源により稼働する第１制御手段の一例としてのＣＰＵ１０１と、３．３Ｖ電源により稼働する第２制御手段の一例としてのＡＳＩＣ１０２と、５Ｖ電源により稼働するウォッチドッグタイマ機能のついたリセット生成手段の一例としてのウォッチドッグ回路１０３とが直列に接続され、ループを形成している。
【００１０】
ＣＰＵ１０１及びＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ 特定用途向けＩＣ）１０２は、どちらも負荷の制御を実行するＩＣであり、データやアドレス等を相互に通信している。  ウォッチドッグ回路１０３は、有効時、水晶発振器１０４から発生し、ＣＰＵ１０１及びＡＳＩＣ１０２を介して入力するウォッチドッグタイマ用クロック信号を監視し、所定時間クロック信号が入力されない場合、すなわちＣＰＵ１０１及びＡＳＩＣ１０２に異常が発生した場合にＣＰＵ１０１にリセット信号を出力するウォッチドッグタイマ機能を有し、ウォッチドッグタイマ機能は、ＣＰＵ１０１から出力されるウォッチドッグタイマ制御信号により有効か無効かを制御される。
【００１１】
電源電圧監視回路１０５は、３．３Ｖ及び２４Ｖ電源を監視しており、どちらもそれぞれの所定電圧以下になった場合に、電圧異常を示す３．３Ｖ電源ＯＦＦ検知信号及び２４Ｖ電源ＯＦＦ検知信号をＣＰＵ１０１に出力する。
【００１２】
２４Ｖ系電源制御用ＦＥＴ１０６は、電源系統を複数に分割するもので、その目的は、２４Ｖ電源ＯＮスイッチによる突入電流を分散させるためと、省エネ・安全対応のためであり、ＦＥＴ制御信号をＡＳＩＣ１０２に出力する。また符号１０７は、ＣＰＵ１０１における演算結果やその他の負荷データを一時的に記憶する不揮発性のＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：強誘電体メモリ）であり、ＦＲＡＭ通信信号をＡＳＩＣ１０２に出力する。
【００１３】
このようなリセット回路の動作を図２のフローにより説明する。スタートは、回路に何らかの異常があり、ＣＰＵ１０１がリセットされた後、５Ｖ電源が立ち上がり、ＣＰＵ１０１のリセットが解除された状態である。
【００１４】
まず、ステップ１（ＳＴ１）で、２４Ｖ電源の電圧が低下しているか否かを判断する。２４Ｖ電源が低下しておらず、正常な場合には、ステップ２（ＳＴ２）に進む。２４Ｖ電源が低下して異常な場合には、ステップ１１（ＳＴ１１）でＦＲＡＭ１０７へのアクセスを禁止し、ステップ１２（ＳＴ１２）で、２４Ｖ系電源制御用ＦＥＴ１０６をＯＦＦにした上で、電源異常等のサービスコールを実行する。
【００１５】
次に、２４Ｖ電源が正常な場合には、ステップ２（ＳＴ２）で、３．３Ｖ電源の電圧が低下しているか否かを判断する。３．３Ｖ電源が低下しておらず、正常な場合には、ステップ３（ＳＴ３）に進む。３．３Ｖ電源が低下して異常な場合には、ステップ２１（ＳＴ２１）で、電源監視回路１０５から３．３Ｖ電源の異常を入力したＣＰＵ１０１が、ウォッチドッグ回路１０３のウォッチドッグタイマ機能を無効にし、ステップ２２（ＳＴ２２）で、ＦＲＡＭ１０７へのアクセスを禁止にした上で、ステップ２３（ＳＴ２３）でＡＳＩＣ１０２をリセットし、回路を停止する。
【００１６】
次に、３．３Ｖ電源が正常な場合には、ステップ４（ＳＴ４）で、ウォッチドッグ回路１０３のウォッチドッグタイマ機能はＣＰＵ１０１から出力されるウォッチドッグタイマ制御信号により有効とされ、通常動作を行う。
【００１７】
このように、３．３Ｖ電源が低下して異常な場合には、電源監視回路１０５から３．３Ｖ電源の異常を入力したＣＰＵ１０１が、ウォッチドッグ回路１０３のウォッチドッグタイマ機能を無効にし、その後ＡＳＩＣ１０２をリセットし、回路を停止するので、ＣＰＵ１０１がリセットとリセット解除との無限ループに陥ることがなくなる。
【００１８】
次に、この電源監視制御回路を画像形成装置に適用した実施形態について説明する。図３は、本実施形態の電源監視制御回路が適用される画像形成装置の一実施形態を示す縦断側面図である。また、図４は図３の画像形成装置の電気的構成を示すブロック図である。この画像形成装置は、イエロー（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）、ブラック（Ｋ）の４色のトナーを重ね合わせてフルカラー画像の形成や、ブラック（Ｋ）のトナーのみを用いてモノクロ画像の形成を行う。
【００１９】
本実施形態に適用される画像形成装置１では、ユーザからの画像形成要求に応じて、ホストコンピュータなどの外部装置から画像信号がメインコントローラ１２に与えられる。この際に、メインコントローラ１２からエンジンコントローラ１０に指令信号が送信される。この指令信号に応じてエンジンコントローラ１０がエンジン部ＥＧの各部を制御して、シートＳ（記録媒体）に画像信号に対応する画像を形成するものである。
【００２０】
このエンジン部ＥＧでは、「像担持体」として機能する感光体２が図３の矢印方向Ｄ１に回転自在に設けられている。また、この感光体２の周りにその回転方向Ｄ１に沿って、帯電ユニット３、ロータリー現像ユニット４およびクリーニング部５がそれぞれ配置されている。帯電ユニット３は帯電制御部１０８から帯電バイアスが印加されており、感光体２の外周面を所定の表面電位に均一に帯電させる。
【００２１】
そして、この帯電ユニット３によって帯電された感光体２の外周面に向けて露光ユニット６、すなわち、光学装置から光ビームＬが照射される。この露光ユニット６は、露光制御部１０９から与えられる制御指令に応じて光ビームＬを感光体２上に露光して、画像信号に対応する静電潜像を形成する。露光ユニット６には、レンズ、ミラーなどの適宜の光学素子が設けられている。
【００２２】
また、露光ユニット６は、直流モータを用いたスキャナモータを備えており、回転多面鏡のような光学素子を駆動する。これらの画像形成に用いる帯電ユニット３、ロータリー現像ユニット４、露光ユニット６などの各ユニットは交換可能に構成されている。そして、それぞれのユニットの寿命管理情報が後述するＦＲＡＭ（登録商標）１０７に記憶されている。
【００２３】
ホストコンピュータなどの外部装置より、インターフェース１２２を介してメインコントローラ１２のＣＰＵ１２１に画像信号が与えられると、エンジンコントローラ１０のＣＰＵ１０１が露光制御部１０９に対し所定のタイミングで画像信号に対応した制御信号を出力する。この制御信号に応じて露光ユニット６から光ビームＬが感光体２上に照射されて、画像信号に対応する静電潜像が感光体２上に形成される。
【００２４】
こうして形成された静電潜像はロータリー現像ユニット４によってトナー現像される。すなわち、この実施形態では、ロータリー現像ユニット４には、軸中心に回転自在に設けられた支持フレーム４０、図示を省略する回転駆動部などの部材が設けられている。また、支持フレーム４０に対して着脱自在に構成されてそれぞれの色のトナーを内蔵する、イエロー用の現像器４Ｙ、シアン用の現像器４Ｃ、マゼンタ用の現像器４Ｍ、およびブラック用の現像器４Ｋを備えている。これらの各現像器４Ｙ、４Ｃ、４Ｍ、４Ｋは、トナーカートリッジとして交換可能に装着されている。
【００２５】
このロータリー現像ユニット４は、図４に示すように、現像器制御部１１０により制御されている。そして、この現像器制御部１１０からの制御指令に基づいて、ロータリー現像ユニット４が回転駆動される。また、これらの現像器４Ｙ、４Ｃ、４Ｍ、４Ｋが選択的に感光体２と対向する所定の現像位置に位置決めされて、選択された色のトナーを感光体２の表面に付与する。これによって、感光体２上の静電潜像が選択トナー色で顕像化される。
【００２６】
この画像形成装置においては、現像位置で当該位置に位置決めされた現像器（図３の例ではイエロー用現像器４Ｙ）に設けられた現像ローラ４４が感光体２と当接して、または所定のギャップを隔てて対向配置されている。この現像ローラ４４は、その表面に摩擦帯電されたトナーを担持するトナー担持体として機能している。そして、現像ローラ４４が回転することによって順次、その表面に静電潜像が形成されている感光体２との対向位置に、トナーが搬送される。
【００２７】
ここで、現像器制御部１１０から直流電圧と交流電圧とが重畳された現像バイアスが現像ローラ４４に印加される。このような現像バイアスによって、現像ローラ４４上に担持されたトナーは、感光体２の表面各部にその表面電位に応じて部分的に付着し、こうして感光体２上の静電潜像が当該トナー色のトナー像として顕像化される。上記のようにして現像ユニット４で現像されたトナー像は、一次転写領域ＴＲ１において転写ユニット７の中間転写ベルト（中間転写部材）７１上に一次転写される。転写ユニット７は、複数のローラ７２〜７５に掛け渡された中間転写ベルト７１と、ローラ７３を回転駆動することで中間転写ベルト７１を所定の回転方向Ｄ２に回転させる駆動部（図示省略）とを備えている。さらに、中間転写ベルト７１を挟んでローラ７３と対向する位置には、該ベルト７１表面に対して図示を省略した電磁クラッチにより、当接・離間移動可能に構成された二次転写ローラ７８が設けられている。
【００２８】
カラー画像をシートＳ（記録媒体）に転写する場合には、感光体２上に形成される各色のトナー像を中間転写ベルト７１上に重ね合わせてカラー画像を形成する。そして、給紙ユニット８から取り出されて中間転写ベルト７１と二次転写ローラ７８との間の二次転写領域ＴＲ２に搬送されてくるシートＳ上に、カラー画像を二次転写する。また、こうしてカラー画像が形成されたシートＳは定着ユニット９を経由して装置本体の上面部に設けられた排出トレイ部に搬送される。ロータリー現像ユニット４は、同量の記録媒体に対して各色の画像形成を行う手段として用いられている。
【００２９】
なお、中間転写ベルト７１へトナー像を一次転写した後の感光体２は、図示を省略した除電手段によりその表面電位がリセットされる。さらに、感光体２の表面に残留したトナーがクリーニング部５により除去された後、帯電ユニット３により次の帯電を受ける。クリーニング部５により除去されたトナーは、図示を省略したトナータンクに回収される。
【００３０】
また、ローラ７５の近傍には、クリーナ７６、濃度センサ６０および垂直同期センサ７７が配置されている。これらのうち、クリーナ７６は図示を省略するモータによってローラ７５に対して近接・離間移動可能となっている。そして、ローラ７５側に移動した状態でクリーナ７６のブレードがローラ７５に掛け渡された中間転写ベルト７１の表面に当接し、二次転写後に中間転写ベルト７１の外周面に残留付着しているトナーを除去する。クリーナ７６のブレードで除去されたトナーは、転写廃トナータンクに回収される。
【００３１】
垂直同期センサ７７は、中間転写ベルト（中間転写部材）７１の基準位置を検出するためのセンサであり、中間転写ベルト７１の回転駆動に関連して出力される同期信号、つまり垂直同期信号Ｖｓｙｎｃを得るための垂直同期センサとして機能する。そして、この装置では、各部の動作タイミングを揃えるとともに各色で形成されるトナー像を正確に重ね合わせるために、装置各部の動作はこの垂直同期信号Ｖｓｙｎｃに基づいて制御される。さらに、濃度センサ６０は、中間転写ベルト７１の表面に対向して設けられており、濃度制御処理において、中間転写ベルト７１の外周面に形成されるパッチ画像の光学濃度を測定する。
【００３２】
図４に示すように、各現像器（トナーカートリッジ）４Ｙ、４Ｃ、４Ｍ、４Ｋには、該現像器の製造ロットや使用履歴、内蔵トナーの残量などに関するデータを記憶する「記憶素子」であるメモリ４１Ｙ、４１Ｃ、４１Ｍ、４１Ｋがそれぞれ設けられている。さらに、各現像器４Ｙ、４Ｃ、４Ｍ、４Ｋには、コネクタ４９Ｙ、４９Ｃ、４９Ｍ、４９Ｋがそれぞれ設けられている。
【００３３】
そして、必要に応じて、これらのコネクタ４９Ｙ、４９Ｃ、４９Ｍ、４９Ｋが選択的に本体側に設けられたコネクタ１１２と接続される。このため、インターフェース１１１を介して、エンジンコントローラ１０のＣＰＵ１０１と各メモリ４１Ｙ、４１Ｃ、４１Ｍ、４１Ｋとの間でデータの送受を行って、該現像器（トナーカートリッジ）に関する消耗品管理等の各種情報の管理を行っている。
【００３４】
なお、この実施形態では本体側コネクタ１１２と各現像器側のコネクタ４９Ｋ等とが機械的に嵌合することで相互にデータ送受を行っているが、例えば無線通信等の電磁的手段を用いて非接触にてデータ送受を行うようにしてもよい。また、各現像器４Ｙ、４Ｃ、４Ｍ、４Ｋに固有のデータを記憶するメモリ４１は、電源オフ状態や該現像器が本体から取り外された状態でもそのデータを保存できる不揮発性メモリであることが望ましい。
【００３５】
また、図３では記載を省略しているが、この画像形成装置では図４に示すような表示部１３が設けられている。そして、必要に応じＣＰＵ１２１から与えられる制御指令に応じて所定のメッセージを表示することで、必要な情報をユーザに対し報知する。例えば、装置の故障や紙詰まり等の異常が発生したときにはその旨をユーザに知らせるメッセージを表示する。
【００３６】
この表示部１３としては、例えば液晶ディスプレイ等の表示装置を用いることができるが、これ以外に、必要に応じて点灯あるいは点滅する警告ランプを用いてもよい。さらに、メッセージを表示することで視覚によりユーザに報知する以外に、予め録音された音声メッセージやブザー等の音声による警報装置を用いたり、これらを適宜組み合わせて使用してもよい。
【００３７】
コントローラ１２には、ホストコンピュータなどの外部装置よりインターフェース１２２を介して与えられた画像を記憶するために、画像メモリ１２３が設けられている。符号１１３は、ＣＰＵ１０１が実行する演算プログラムやエンジン部ＥＧを制御するための制御データなどを記憶するためのＲＯＭである。ＦＲＡＭ１０７には、トナーカートリッジ、その他の各交換可能なユニットの寿命管理情報や濃度調整などの各種調整情報が記憶される。
【００３８】
図５は、本発明の回路基板と負荷との接続を示す説明図である。この回路基板は、画像形成装置の制御部に用いる例を示している。ただし、簡単のため、回路基板と負荷との導電接続部は図示を省略している。また、回路基板に接続される多数の負荷を理解しやすいように四周に配置しているが、現実にこのような形態で負荷が回路基板に接続されるものではない。図５において、回路基板５０には、図１で説明したＣＰＵ１０１、ＦＲＡＭ１０７等の他に、モータなどの駆動系部品のドライブ回路５１、５２、Ａ／Ｄ変換器、Ｄ／Ａ変換器１１４等が設けられている。
【００３９】
回路基板５０の周辺には、図４で説明したメインコントローラ１２、ロータリー現像ユニット４に設けられているカートリッジメモリ（ＣＳメモリ）４１、レーザ露光器６の各配線端子が配置されている。また、スキャナモータなどの各モータ、ソレノイド、クラッチなどの電磁動力手段８０、定着サーミスタ、パッチセンサなどの測定手段８１、ロータリー位置検出センサなどの各センサ８２、感光体新旧判別ヒューズ８４の各配線端子が配置されている。
【００４０】
さらに、定着ファンなどの各ファン８５、イレーサ８６、２４Ｖ系電源、５Ｖ系電源のインターロックスイッチ８７、現像器などに接続される高圧電源８８、３．３Ｖ電源、５Ｖ電源、２４Ｖ電源の低圧電源８９、定着ヒータ９０の各配線端子が配置されている。このように、回路基板５０の周辺には、多数の部品に接続される配線端子が配置されている。
【００４１】
回路基板５０の配線端子と、各部品は、ケーブルまたはリード線で接続されている。図５において、太線５３ａは１００ｍＡ以上の電流が流れる信号伝送路、細線５４ａは数ｍＡの電流が流れる信号伝送路である。このように、電流容量が異なる信号伝送路が配線されるので、各信号伝送路の電流容量と対応した電流容量の配線パターンが回路基板に形成される。
【００４２】
このような画像形成装置１に、図１に示したような電源監視制御回路を適用すると、３．３Ｖ電源が低下して異常な場合には、電源監視回路１０５から３．３Ｖ電源の異常を入力したＣＰＵ１０１が、ＡＳＩＣ１０２を介さずにウォッチドッグ回路１０３のウォッチドッグタイマ機能を無効にし、その後ＡＳＩＣ１０２をリセットし、回路を停止するので、ＣＰＵ１０１がリセットとリセット解除との無限ループに陥ることがなくなり、画像形成装置１の機能が停止しても、表示手段に何らかの表示をすることで電源電圧の異常を知らせることができる。
【００４３】
なお、ＣＰＵ１０１及びウォッチドッグ回路１０３と、ＡＳＩＣ１０２とに使用する電源は、異なる電圧であれば、どのような電圧でもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態のブロック図
【図２】一実施形態の制御フロー図
【図３】一実施形態の回路を適用する画像形成装置を示す図
【図４】図３に示す画像形成装置のブロック図
【図５】図３に示す画像形成装置の回路基板と負荷との接続を示す図
【図６】従来の技術を示す図
【符号の説明】
【００４５】
１…画像形成装置、２…感光体（像担持体）、３…帯電ユニット、４…ロータリー現像ユニット、４０…支持フレーム、４Ｙ…イエロー用の現像器、４Ｃ…シアン用の現像器、４Ｍ…マゼンタ用の現像器、４Ｋ…ブラック用の現像器、４４…現像ローラ、５…クリーニング部、６…露光ユニット、６０…濃度センサ、
７…転写ユニット、７１…中間転写ベルト、７２〜７５…ローラ、７６…クリーナ、７７…垂直同期センサ、７８…二次転写ローラ、１０１…ＣＰＵ（第１制御手段）、１０２…ＡＳＩＣ（第２制御手段）、１０３…ウォッチドッグ回路（リセット生成手段）、１０４…水晶発振器、１０５…電源電圧監視回路、１０６…２４Ｖ系電源制御用ＦＥＴ、１０７…ＦＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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