(57)【要約】【課題】ノイズ耐圧を向上させる。【解決手段】レイアウト的に内部で長く細く、かつ電源ラインやＧＮＤラインに近接している一番センシティブなノイズ検知ラインＳ０１０の電圧をシステムクロックＳ００１で取り込む。レイアウト固定ロジック０１２を搭載し、ノイズ検知ラインＳ０１０の電圧がノイズ等により、変化した場合のみ、レイアウト固定ロジック０１２から第１検知データＳ１０２が“Ｌ”出力される。第１検知データＳ１０２によりメモリ０２０の回路動作を変化させることで、ノイズ耐圧向上が可能となる。【選択図】図２
2007324398.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ検知ラインと、前記ノイズ検知ラインに現れる電圧を検知クロックでサンプリングするノイズ検出回路とを備えた半導体集積回路。
【請求項２】
前記検知クロックはシステムクロックより高速である請求項１記載の半導体集積回路。
【請求項３】
前記ノイズ検知ラインは、電源ラインまたは接地ラインとレイアウト的にツイスト構成をとる請求項１記載の半導体集積回路。
【請求項４】
前記ノイズ検知ラインは、ノイズに対して敏感な内部回路に近接して配置されている請求項１記載の半導体集積回路。
【請求項５】
前記ノイズに対して敏感な内部回路が、電源変動に対して閾値の低いロジック回路である請求項４記載の半導体集積回路。
【請求項６】
前記ノイズに対して敏感な内部回路が、ダイナミック回路である請求項４記載の半導体集積回路。
【請求項７】
前記ノイズ検出回路の出力がノイズ検出を示さない第１の状態の場合に動作するｎビット（ｎは２以上の整数）の第１のセンスアンプと、前記ノイズ検出回路の出力がノイズ検出を示す第２の状態の場合に動作する１ビットの第２のセンスアンプを搭載したメモリを内蔵した請求項１記載の半導体集積回路。
【請求項８】
ノイズに対して敏感な複数のノイズ検知ラインと、前記複数のノイズ検知ラインに現れる電圧をシステムクロックの遅延クロックでそれぞれサンプリングする複数のノイズ検出回路と、前記複数のノイズ検出回路から出力されるそれぞれのノイズ検知データに対して論理合成処理を行う論理回路とを備えた半導体集積回路。
【請求項９】
前記論理回路の出力がノイズ検出を示さない第１の状態の場合に動作するｎビット（ｎは２以上の整数）の第１のセンスアンプと、前記論理回路の出力がノイズ検出を示す第２の状態の場合に動作する１ビットの第２のセンスアンプを搭載したメモリを内蔵した請求項８記載の半導体集積回路。
【請求項１０】
前記第２のセンスアンプに接続されるシリアル転送回路と、前記シリアル転送回路に接続されてｎビットデータを出力するシリアルパラレル変換回路と、前記第１のセンスアンプに接続されてｎビットデータを出力するパラレル転送回路と、前記シリアルパラレル変換回路から出力されるｎビットデータと前記パラレル転送回路から出力されるｎビットデータとを合成するワイヤードＯＲ部とを備えた請求項９記載の半導体集積回路。
【請求項１１】
システムクロックをｎ逓倍するＰＬＬ回路を備え、前記ＰＬＬ回路から出力されるｎ逓倍クロックを前記第２のセンスアンプと前記シリアル転送回路と前記シリアルパラレル変換回路の動作クロックとして供給した請求項１０記載の半導体集積回路。
【請求項１２】
ＣＰＵと、命令か命令以外かを示したビットを含んだデータが存在するメモリと、現状の前記ＣＰＵの動作から次に読み込むデータが、命令か命令以外かを通知する命令通知回路と、前記メモリから出力されたデータに含まれる命令か命令以外かを示したビットと前記命令通知回路から出力された命令通知信号とを比較することにより一致不一致を判別する命令判別回路と、前記命令判別回路が不一致と判別したときに前記ＣＰＵ停止信号を発生する停止信号発生手段とを備えた請求項１または８のいずれかに記載の半導体集積回路。
【請求項１３】
ＣＰＵとメモリとアドレス補正回路とを搭載し、前記ノイズ検出回路においてノイズを検知した場合に、前記ＣＰＵを一時停止し、前記アドレス補正回路において補正したアドレスのデータを前記メモリから取得し、前記ＣＰＵの動作を復帰させる請求項１または８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路に加わるノイズの検知及び内部回路におけるノイズ耐圧の向上を図ることができる半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路では、未使用のアドレス領域が指定された時には自動的にＲＯＭ及びＲＡＭが不動作となると共に予定の命令コードが発生されることで、マイコンの誤動作による異常を防止していた（例えば、特許文献１参照）。
【０００３】
また、半導体集積回路のノイズ誤動作対策は誤動作が発生してから、リセットによる半導体集積回路の初期化を行っているものもあった。
【特許文献１】特開昭５５−８３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体集積回路では、ノイズ検知回路が存在しないために、ノイズを検知し動作方式を変更してノイズ耐圧を向上させることが不可能であった。
【０００５】
また、メモリデータ読み出し時に複数のセンスアンプを同時に動作させ、大きなピーク電流が発生していたので、電源が揺れていた。その電源の揺れと外部からのノイズ印加が同時に発生した場合に半導体集積回路のノイズ耐圧が低下するという課題があった。
【０００６】
また、ノイズによる誤動作発生後は、リセットによる半導体集積回路の初期化を行っていたため、正常動作を継続することが不可能であった。
【０００７】
また、近年の半導体集積回路の高速化に伴い、同期回路が必須となってきており、クロックラインのノイズ耐圧向上が課題である。
【０００８】
したがって、本発明の目的は、ノイズを検出することができる半導体集積回路を提供することである。
【０００９】
本発明の他の目的は、ノイズ耐圧を向上させることができる半導体集積回路を提供することである。
【００１０】
また、本発明のさらに他の目的は、ノイズが発生しても正常動作を継続することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、第１の発明の半導体集積回路は、ノイズ検知ラインと、ノイズ検知ラインに現れる電圧を検知クロックでサンプリングするノイズ検出回路とを備えている。
【００１２】
ここで、検知クロックはシステムクロックより高速であることで、ノイズ検出率を高める上で、好ましい。システムクロックより高速の検知クロックでサンプリングすることにより、システムクロックの周期より長いノイズは確実に検知できるし、システムクロックの周期より短いノイズに関しても、ノイズの検出率が上がる。
【００１３】
この構成によれば、半導体集積回路内部においてノイズにセンシティブな信号を検知することができる。
【００１４】
ノイズ検知ラインは、電源ラインまたは接地ラインとレイアウト的にツイスト構成をとるか、もしくはノイズに対して敏感な内部回路に近接して配置されていることが好ましい。ノイズに対して敏感な内部回路としては、例えば、電源変動に対して閾値の低いロジック回路またはダイナミック回路が考えられる。
【００１５】
上記第１の発明の半導体集積回路においては、ノイズ検出回路の出力がノイズ検出を示さない第１の状態の場合に動作するｎビット（ｎは２以上の整数）の第１のセンスアンプと、ノイズ検出回路の出力がノイズ検出を示す第２の状態の場合に動作する１ビットの第２のセンスアンプを搭載したメモリを内蔵することが好ましい。
【００１６】
この構成によれば、電源の揺れを減少させ、ノイズ耐圧を向上させることができる。
【００１７】
第２の発明の半導体集積回路は、ノイズに対して敏感な複数のノイズ検知ラインと、複数のノイズ検知ラインに現れる電圧をシステムクロックの遅延クロックでそれぞれサンプリングする複数のノイズ検出回路と、複数のノイズ検出回路から出力されるそれぞれのノイズ検知データに対して論理合成処理を行う論理回路とを備えている。
【００１８】
この構成によれば、半導体集積回路中の物理的に様々な箇所のノイズを検出でき、かつ、システムクロックから一定時間遅延して発生するノイズも検出できるために、ノイズの検出率を向上させることができる。
【００１９】
上記第２の発明の半導体集積回路においては、論理回路の出力がノイズ検出を示さない第１の状態の場合に動作するｎビット（ｎは２以上の整数）の第１のセンスアンプと、論理回路の出力がノイズ検出を示す第２の状態の場合に動作する１ビットの第２のセンスアンプを搭載したメモリを内蔵することが好ましい。
【００２０】
この構成によれば、電源の揺れを減少させ、ノイズ耐圧を向上させることができる。
【００２１】
上記の構成のように、第１および第２のセンスアンプを有する構成の場合、第２のセンスアンプに接続されるシリアル転送回路と、シリアル転送回路に接続されてｎビットデータを出力するシリアルパラレル変換回路と、第１のセンスアンプに接続されてｎビットデータを出力するパラレル転送回路と、シリアルパラレル変換回路から出力されるｎビットデータとパラレル転送回路から出力されるｎビットデータとを合成するワイヤードＯＲ部とを備えることが好ましい。
【００２２】
この構成によれば、マイクロコンピュータ内部でのノイズ検知により、メモリからのデータ転送方式をパラレル方式からシリアル方式へ切り替えることで転送時の電源の揺れを減少させ、ノイズ耐圧を向上させることができる。
【００２３】
また、上記構成においては、システムクロックをｎ逓倍するＰＬＬ回路を備え、ＰＬＬ回路から出力されるｎ逓倍クロックを第２のセンスアンプとシリアル転送回路とシリアルパラレル変換回路の動作クロックとして供給することが好ましい。
【００２４】
この構成によれば、マイクロコンピュータ内部でのノイズ検知により、メモリからのデータ転送方式をパラレル方式からシリアル方式へ切り替えることで転送時の電源の揺れを減少させノイズ耐圧を向上させることができ、なおかつシリアル方式へ切り換えたときの転送クロックをＰＬＬで調整することによりパラレル転送方式時とシリアル転送方式時の一定時間内の転送データ量を同一にすることが可能である。
【００２５】
また、第１および第２の発明の構成においては、ＣＰＵと、命令か命令以外かを示したビットを含んだデータが存在するメモリと、現状のＣＰＵの動作から次に読み込むデータが、命令か命令以外かを通知する命令通知回路と、メモリから出力されたデータに含まれる命令か命令以外かを示したビットと命令通知回路から出力された命令通知信号とを比較することにより一致不一致を判別する命令判別回路と、命令判別回路が不一致と判別したときにＣＰＵ停止信号を発生する停止信号発生手段とを備えることが好ましい。
【００２６】
この構成によれば、命令か命令以外かを示したビットを含んだデータが存在するメモリと、命令通知回路と命令判別回路を搭載することによって、ノイズによるメモリデータの誤読み出しを検知できる。
【００２７】
上記第１または第２の発明の構成においては、ＣＰＵとメモリとアドレス補正回路とを搭載し、ノイズ検出回路においてノイズを検知した場合に、ＣＰＵを一時停止し、アドレス補正回路において補正したアドレスのデータをメモリから取得し、ＣＰＵの動作を復帰させることが好ましい。
【００２８】
この構成によれば、マイクロコンピュータ内部でのノイズ検知により、ＣＰＵからアドレスを再発行し、およびＣＰＵの命令実行を一時停止し、メモリデータの再読み込みを行うことによりメモリデータの誤転送による誤動作の可能性を回避できる。したがって、ノイズが発生しても正常動作を継続することができる。
【発明の効果】
【００２９】
以上のように本発明によれば、ノイズ検出回路を設けたことにより、半導体集積回路のノイズ耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３１】
（実施の形態１）
図１−ａ、図１−ｂは、ノイズ検知を行う本発明の実施の形態１の半導体集積回路００１を示す。図１−ａ、図１−ｂにおいて、ノイズ検知回路０１０以外の部分の構成については図示を省略しているが、後で説明する図２におけるノイズ検知回路０１０以外の部分と同様である。
【００３２】
図１−ａにおいて、記号Ｓ１０１はノイズ検知ラインを示し、記号Ｓ１０２は電源ラインを示し、記号１０１は高抵抗値を有する抵抗を示す。ノイズ検知ラインＳ１０１は電源ラインＳ１０２と高抵抗値を有する抵抗１０１により直結されている。記号Ｓ１０３はシステムクロックより高速のノイズ検知用の検知クロックを示す。記号１０３は、ノイズ検知ラインＳ１０１に現れる電圧をノイズ検知用の検知クロックＳ１０３でサンプリングし、ノイズ検知信号Ｓ１０４として出力するノイズ検出回路を示す。
【００３３】
上記のノイズ検出回路１０３はノイズ検知ラインＳ１０１をデータ、ノイズ検知用の検知クロックＳ１０３をクロック、ノイズ検知信号Ｓ１０４をデータ出力とするフリップフロップで構成される。
【００３４】
ここで、システムクロックより高速のノイズ検知用の検知クロックＳ１０３を使用する理由について説明する。半導体集積回路では一般的にシステムクロックに同期して動作を決定する。
【００３５】
そのため、システムクロックのエッジのタイミングで信号線にノイズがのった場合は誤動作する可能性が極端に高くなる。そこで、システムクロックより高速の検知クロックＳ１０３でサンプリングすることにより、システムクロックの周期より長いノイズは確実に検知できるし、システムクロックの周期より短いノイズに関しても、ノイズの検出率が上がることになる。ただし、システムクロックより高速の検知クロックでサンプリングするのは、検出率向上のためであり、周波数が高いほど検出率が高くなる。なお、検知クロックが、システムクロックより高速でなくても、ノイズ検出の効果は得られる。
【００３６】
つぎに、ノイズ検知ラインの電圧をサンプリングするだけで、ノイズ検知できる理由について説明する。サンプリングとはＡ／Ｄ変換器のようなアナログ回路で読み込むのでは、なく、検知クロックをクロック、ノイズ検知ラインの電圧がデータとなる、フリップフロップで読み込むことを意味する。そのため、電圧を数値に変えて閾値と比較しなくても、ノイズ検知ラインの電圧がフリップフロップにおいてデータを受けるトランジスタの閾値以下になった場合にノイズが発生していると判断できる。
【００３７】
つぎに、検知対象とするノイズの種類について説明する。第１は、外部から電源端子や信号をやりとりする通信端子、クロックを入力する発振端子、半導体集積回路のモードを設定するモード設定端子に直接印加されるノイズである。第２は、直接印加はされないが内部の電位を変動させる電磁波によるノイズである。第３は、半導体集積回路内に搭載されている大きなピーク電流を必要とする回路から発生するノイズである。
【００３８】
ここで、いつ出現するかわかないノイズの検出率を上げるには、上記したように、検知クロックの周波数を上げるか、システムクロックを遅延させることによって複数の検知クロックを作成して、複数の検知クロックによってノイズ検知を行うことにより、ノイズ検出率を上げている。後者の複数の検知クロックを使用する構成については、以下で説明する。
【００３９】
図１−ｂにおいて、記号１１０は電源変動に対して閾値の低いロジック回路またはダイナミック回路である、ノイズに対して敏感なノイズセンシティブブロックを示す。記号Ｓ１０１はノイズ検知ラインを示し、記号Ｓ１０３はシステムクロックより高速のノイズ検知用の検知クロックを示す。記号１０３は、ノイズ検知ラインＳ１０１に現れる電圧を検知クロックＳ１０３でサンプリングし、ノイズ検知信号Ｓ１０４として出力するノイズ検出回路である。なお、サンプリングするだけでノイズ検出できる理由については前述したとおりである。
【００４０】
ノイズ検知ラインＳ１０１は、半導体集積回路００１の作成時において、レイアウト的に半導体体集積回路００１の内部で長く細く、及び電源ラインや接地（ＧＮＤ）ラインに近接している場合の一番センシティブな信号配線とする。
【００４１】
このノイズ検知ラインＳ１０１としては、例えば、電源ラインやＧＮＤラインに対して、レイアウト的に図１−ａのようにツイスト構成１０２をとる信号線を形成し、これを使用する。あるいは、故意に半導体集積回路００１内で図１−ｂのノイズセンシティブブロック１１０のように、ノイズセンシティブブロック１１０の近傍にセンシティブな信号配線を作りこんでノイズ検知ラインＳ１０１とする。ここで、ノイズセンシティブブロックというのは、例えば、電源変動に対して閾値の低いロジック回路またはダイナミック回路が考えられる。
【００４２】
ノイズ検出回路１０３において、ノイズ検知ラインＳ１０１に現れる電圧がノイズ等により変化した場合及びそうでない場合も常に、システムクロックより高速のノイズ検知用の検知クロックＳ１０３でサンプリングされ、ノイズ検知ラインＳ１０１に現れる電圧がノイズ等により、変化した場合のみ、ノイズ検出回路１０３から出力されるノイズ検知信号Ｓ１０４が変化する。
【００４３】
このように構成したため、ノイズ等により半導体集積回路００１に対して、任意の動作するためではない、周波数の信号の侵入や電源ラインの変動が発生した時に、それをノイズとして検出できる。
【００４４】
（実施の形態２）
図２は本発明の実施の形態２のノイズ検知およびノイズ耐圧向上を実現する半導体集積回路の構成を示すブロック図である。
【００４５】
図２のノイズ検知回路０１０は本発明の実施の形態２を示している。ノイズ検知回路０１０において、記号Ｓ００１はシステムクロックを示し、記号Ｓ０１１はシステムクロックを遅延した第１遅延クロックを示し、記号Ｓ０１６は第１遅延クロックＳ０１１をさらに遅延した第２遅延クロックを示す。記号Ｓ０１０は第１ノイズ検知ラインを示し、記号Ｓ０１５は第２ノイズ検知ラインを示す。記号Ｓ００２はノイズ検知信号を示し、記号０１１は第１遅延素子を示し、記号０１５は第２遅延素子を示し、記号０１２は第１レイアウト固定ロジックを示し第１遅延クロックＳ０１１をクロックとするフリップフロップである。記号０１６は第２レイアウト固定ロジックを示し第２遅延クロックＳ０１６をクロックとするフリップフロップである。記号Ｓ０１２は第１レイアウト固定ロジック０１２の出力である第１検知データを示し、記号Ｓ０１７は第２レイアウト固定ロジック０１６の出力である第２検知データを示し、記号０１７はノイズ検知論理積回路を示す。
【００４６】
システムクロックＳ００１は、ＣＰＵの動作クロック周波数を決定するもので、かつ周辺機能およびＣＰＵ内部動作に必要なクロックである。第１遅延素子０１１及び第２遅延素子０１５は、個々の遅延素子（遅延時間Δｔ、個数ｎ）の遅延時間の合計がシステムＳ００１の１周期以下のもので（Δｔ＊ｎ≦システムクロックＳ００１の１周期）、システムクロックＳ００１の１周期の時間内で発生したノイズをサンプリングできる構成として、１個以上複数個配置し、システムクロックＳ００１を遅延して出力するものであればどのような構成でも構わない。上記のようにシステムクロックＳ００１を遅延して出力するのは、システムクロックＳ００１の１周期中に複数回ノイズをサンプリングするためであるので、遅延クロックではなくシステムクロックＳ００１より高速なクロックでノイズをサンプリングしても構わない。
【００４７】
なお、遅延クロックを使用することでシステムクロックの１周期中に複数回、ノイズをサンプリングでき、高速クロックによるサンプリング時と同様の効果が得られるので、検知クロックを高速にする必要はない。
【００４８】
複数のノイズ検知ラインのノイズをシステムクロックに対して遅延時間の異なる遅延クロックを用いてサンプリングしてノイズ検知し、それを合成するのは、以下の問題を解決するためである。検知クロックから一定時間遅延してノイズが発生する場合は、検知クロックでサンプリングするノイズ検出回路では検知できないからである。そのようなノイズを検知するために検知クロックから一定期間遅延した別の検知クロックによってサンプリングするノイズ検出回路を備える構成としている。これにより、検知クロックから一定時間遅延したノイズも検知することが可能となる。
【００４９】
ここで、ノイズは半導体集積回路内のどこで発生する、もしくは外部より印加されるか予測が困難である。そのため、複数のノイズ検知回路を半導体集積回路中の物理的に様々な箇所に配置することにより、ノイズ検知の検出率を上げることが可能になる。
【００５０】
例えば、半導体集積回路の右端にノイズが印加された場合に、左端だけにノイズ検知回路があるだけで、ノイズは検知できない可能性が大きいが、右端にもノイズ検知回路を設けておくことで、ノイズ検知の確率が高くなる。
【００５１】
ノイズに対してセンシティブな信号を検知するノイズ検知回路０１０では、半導体集積回路００１の作成時にレイアウト的に内部で長く細く、かつ電源ラインやＧＮＤラインに近接している場合の一番センシティブな信号配線をノイズ検知ラインとして使用する。あるいは、故意に半導体集積回路００１内で電源変動の激しいロジック回路の近接したライン及びダイナミック回路の近接したラインにセンシティブな信号配線を作りこんで第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５とする。具体的には、例えば、図１−ａのようになる。ノイズ検知ラインＳ１０１と電源ラインＳ１０２は平行して配線されているため、付加容量が発生する。また、ノイズ検知ラインＳ１０１は抵抗を介して電位が供給されているため、電圧を保持する能力は低いことになる。そのため、センシティブな信号と称している。そのような状態で電源ラインＳ１０２が電源変動を起こした場合、ノイズ検知ラインＳ１０１の電位も変動する。その揺れがノイズ検出回路１０３の閾値を超えた場合にノイズと判断することになる。
【００５２】
その第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５に現れる電圧がノイズ等により変化した場合及びそうでない場合も常に、第１レイアウト固定ロジック０１２及び第２レイアウト固定ロジック０１６にシステムクロックＳ００１の１周期より短い時間で取り込まれ、第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５と逆極性のデータつまり、第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５がノイズ等により、第１レイアウト固定ロジック０１２及び第２レイアウト固定ロジック０１６の閾値を超えた場合のみ、ノイズ検知論理積０１７からノイズ検知信号Ｓ００２が出力される。
【００５３】
この構成においては、ノイズの検知周期は以下のようになる。第１レイアウト固定ロジック０１２のみの場合システムクロック１周期の時間毎に１回サンプリングが行われる。本発明ではレイアウト固定ロジックを複数個（ｎ個）設置しその出力の否定論理積をとることにより、システムクロック１周期中に複数回(ｎ回)サンプリングすることができる。
【００５４】
ここで、第１レイアウト固定ロジック０１２及び第２レイアウト固定ロジック０１６の出力の否定論理積をとることの意味について説明する。実施例では第１レイアウト固定ロジック０１２及び第２レイアウト固定ロジック０１６の出力は、ノイズ未検知時は”Ｈ”となる。（∵“Ｈ”である、第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５の電圧レベルをクロックとするフリップフロップの出力のため）
ノイズを受けた場合は第１ノイズ検知ラインＳ０１０もしくは第２ノイズ検知ラインＳ０１５の出力が”Ｌ”となり、その時に第１遅延クロックＳ０１１もしくは第２遅延クロックＳ０１６が立ち上がった場合は、第１検知データＳ０１２もしくは検知データ２Ｓ０１７が“Ｌ”に変化する。検知データのどれか一つでも”Ｌ”に変化した場合はノイズを検出したことになるので、複数の検知データ（図の場合は２本）の否定論理積をとりノイズ検知信号Ｓ００２としている。
【００５５】
この時の論理は、第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５の電位がノイズ等により、変化した場合のみ検出できる論理であればどのような構成でもよい。
【００５６】
半導体集積回路００１において第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５は、電源電位に固定されており、その電位変化によりノイズ検知信号Ｓ００２を出力する論理を作成しているが、第１ノイズ検知ラインＳ０１０及び第２ノイズ検知ラインＳ０１５は、ＧＮＤ電位に固定されていてもよく、その場合は、ノイズ検知信号Ｓ００２を出力する論理も上記とは異なる構成になる。
【００５７】
このように構成したため、ノイズ等により、ＣＰＵが動作している際に半導体集積回路００１に対して任意の、動作するためではない周波数の信号が侵入しても、その信号をノイズとして検出でき、そのノイズ検知信号によって、ＲＯＭからＣＰＵへのメモリデータの転送方式をバス方式かシリアル方式かに選択することができる。なお、ＲＯＭからＣＰＵへのメモリデータの転送方式を選択するための回路については、後述する。
【００５８】
（実施の形態３）
図２には、本発明の実施の形態３に半導体集積回路において、メモリノイズ耐圧向上を実現するためのメモリ０２０の内部ブロックを示している。
【００５９】
メモリセル０２１は任意のビット数ｎでデータを出力するメモリセルである。記号Ｓ０２０はメモリセル０２１から出力されたｎ本のバスを示す。記号０２２はインクリメント信号Ｓ００３によってバスＳ０２０から１本の信号を選択する選択回路を示す。記号Ｓ０２１は選択回路０２２から出力された信号を示す。記号０２３は信号Ｓ０２１を判別する１ビットのセンスアンプを示す。このセンスアンプ０２３はデータ転送選択信号Ｓ００４が”Ｈ”の時に動作を行う。記号０２４はバスＳ０２０の信号を判別するｎビットのセンスアンプを示す。このセンスアンプ０２４は、データ転送選択信号Ｓ００４が”Ｌ”の時に動作を行う。
【００６０】
データ転送選択信号Ｓ００４は、ノイズ検知回路０１０のノイズ検知信号Ｓ００２と電源検知回路０５０の出力信号とを論理和回路０５１で論理和をとることによって生成される。電源検知回路０５０によって電源電圧低下が検出されたときには、１ビットセンスアンプ０２３が選択的に動作し、ｎビットセンスアンプ０２４は動作を停止する。また、電源電圧が正常な場合には、ｎビットセンスアンプ０２４が動作し、１ビットセンスアンプ０２３が動作を停止する。
【００６１】
このような構成のため、センスアンプの個数を選択できセンスアンプで消費するピーク電流値を調整することが可能である。また、これによって、電源電圧低下時に、１ビットのセンスアンプを選択することによって、電源の揺れを減少させ、ノイズ耐圧を向上させることができる。
【００６２】
（実施の形態４）
図２は本発明の実施の形態４の半導体集積回路（マイクロコンピュータ）において、マイクロコンピュータ内部でのノイズ検知により、メモリからのデータ転送方式をパラレル方式からシリアル方式へ切り替えるメモリ０２０の内部ブロック図を示している。
【００６３】
記号Ｓ００４はマイクロコンピュータ内部でのノイズ検知により生成されたデータ転送選択信号を示す。記号０２３は１ビットのセンスアンプを示す。このセンスアンプ０２３は、データ転送信号Ｓ００４が”Ｈ”の時に動作を行う。記号０２５はセンスアンプ０２３から出力されたデータを１ビットずつシリアルに転送するシリアル転送回路を示す。記号Ｓ０２２はシリアル転送回路０２５で転送する１ビット幅のシリアル方式転送データを示す。記号０２７はシリアル方式転送データＳ０２２の１ビット幅データをｎビットのバス幅へデータ変換するシリアルパラレル変換回路を示す。記号Ｓ０２３はシリアルパラレル変換回路０２７でｎビット幅に変換された変換パラレル方式転送データを示す。
【００６４】
記号０２４はｎビットのセンスアンプを示す。このセンスアンプ０２４は、データ転送信号Ｓ００４が”Ｌ”の時に動作を行う。記号２６はセンスアンプ０２４から出力されたｎビットのデータをｎビットパラレルに転送するパラレル転送回路を示す。記号Ｓ０２４はパラレル転送回路０２６で転送するｎビット幅のパラレル方式転送データを示す。記号Ｓ０２５はシリアル方式で転送された変換パラレル方式転送データＳ０２３とパラレル方式で転送されたパラレル方式転送データＳ０２４のワイヤードＯＲされた転送メモリデータを示す。
【００６５】
データ転送選択信号Ｓ００４が”Ｈ”の場合と、”Ｌ”の場合それぞれの動作を図３に従って説明する。まず、データ転送信号Ｓ００４が”Ｈ”の場合、メモリセンスアンプは１ビットセンスアンプ０２３が動作する。１ビットセンスアンプ０２３から出力されたデータをシリアルに転送したものがシリアル転送データＳ０２２である。シリアル方式転送データＳ０２２をシリアルパラレル変換回路０２７においてｎビット幅データへ変換したものが変換パラレル方式転送データＳ０２３である。この場合、ｎビットセンスアンプ０２４は動作していないため、パラレル方式転送データＳ０２４はハイインピーダンス（Ｈｉ−Ｚ）となっている。メモリ出力データとなる転送メモリデータＳ０２５は、変換パラレル方式転送データＳ０２３とパラレル方式転送データＳ０２４のワイヤードＯＲの構成であるので、変換パラレル方式転送データＳ０２３が転送メモリデータＳ０２５として転送される。
【００６６】
次に、データ転送信号Ｓ００４が”Ｌ”の場合、メモリセンスアンプはｎビットセンスアンプ０２４が動作する。ｎビットセンスアンプ０２４から出力されたデータをｎビット幅で転送したものがパラレル方式転送データＳ０２４である。この場合、１ビットセンスアンプ０２３は動作していないため、シリアル方式転送データＳ０２２および変換パラレル転送データＳ０２３はＨｉ−Ｚとなっている。メモリ出力データとなる転送メモリデータＳ０２５は、変換パラレル方式転送データＳ０２３とパラレル方式転送データＳ０２４のワイヤードＯＲの構成であるので、Ｓ０２４が転送メモリデータＳ０２５として転送される。
【００６７】
このように構成することにより、ノイズ発生時または電源電圧低下時の電源電圧の揺れを減少させることができ、ノイズ耐性を向上させることができる。
【００６８】
（実施の形態５）
図２は、は、本発明の実施の形態５におけるマイクロコンピュータ内部でのノイズ検知により、メモリからのデータ転送方式をパラレル方式からシリアル方式へ切り替え、シリアル方式へ切り換えたときの転送クロックをＰＬＬで調整するための、メモリ０２０およびＰＬＬ０４１の内部ブロック図を示している。
【００６９】
記号０４１はマイクロコンピュータのクロック生成回路０５２により発生されたシステムクロックＳ００１をｎ逓倍できるＰＬＬ回路を示す。記号Ｓ００５はシステムクロックＳ００１をＰＬＬ回路０４１によりｎ逓倍したｎ倍クロックを示す。記号Ｓ００４はマイクロコンピュータ内部でのノイズ検知あるいは電源検知回路０５０による電源電圧検知により生成されたデータ転送選択信号を示す。記号０２３はｎ倍クロックＳ００５で動作する１ビットのセンスアンプ０２３を示す。このセンスアンプ０２３は、データ転送信号Ｓ００４が”Ｈ”の時に動作を行う。シリアル転送回路０２５はセンスアンプ０２３から出力されたデータをｎ倍クロックＳ００５で１ビットずつシリアルに転送するシリアル転送回路である。記号Ｓ０２２はシリアル転送回路０２５で転送する１ビット幅のシリアル方式転送データを示す。記号０２７はシリアル方式転送データＳ０２２の１ビット幅データをｎビットのバス幅へデータ変換するシリアルパラレル変換回路を示す。記号Ｓ０２３はシリアルパラレル変換回路０２７でｎビット幅に変換された変換パラレル転送データを示す。
【００７０】
記号０２４はｎビットのセンスアンプを示す。このセンスアンプ０２４は、データ転送信号Ｓ００４が”Ｌ”の時に動作を行う。記号０２６はセンスアンプ０２４から出力されたｎビットのデータをｎビットパラレルに転送するパラレル転送回路を示す。記号Ｓ０２４はパラレル転送回路０２６で転送するｎビット幅のパラレル方式転送データを示す。記号Ｓ０２５はシリアル方式で転送された変換パラレル方式転送データＳ０２３とパラレル方式で転送されたパラレル方式転送データＳ０２４のワイヤードＯＲされた転送メモリデータを示す。
【００７１】
データ転送選択信号Ｓ００４が“Ｈ”の場合と、”Ｌ”の場合それぞれの動作を図４に従って説明する。まず、データ転送信号Ｓ００４が”Ｈ”の場合、メモリセンスアンプとしてはｎ倍クロックＳ００５で１ビットセンスアンプ０２３が動作する。１ビットセンスアンプ０２３から出力されたデータをｎ倍クロックＳ００５でシリアルに転送したものがシリアル転送データＳ０２２である。シリアル転送データＳ０２２をシリアルパラレル変換回路０２７においてｎビット幅データへ変換したものが変換パラレル方式転送データＳ０２３である。この場合、ｎビットセンスアンプ０２４は動作していないため、パラレル方式転送データＳ０２４はＨｉ−Ｚとなっている。メモリ出力データとなる転送メモリデータＳ０２５は、変換パラレル方式転送データＳ０２３と変換パラレル方式転送データＳ０２４のワイヤードＯＲの構成であるので、変換パラレル方式転送データＳ０２３がシリアル転送データＳ０２５として転送される。
【００７２】
次に、データ転送信号Ｓ００４が”Ｌ”の場合、メモリセンスアンプとしてはｎビットセンスアンプ０２４が動作する。ｎビットセンスアンプ０２４から出力されたデータをｎビット幅で転送したものがパラレル方式転送データＳ０２４である。この場合、１ビットセンスアンプ０２３は動作していないため、シリアル方式転送データＳ０２２および変換パラレル方式転送データＳ０２３はＨｉ−Ｚとなっている。メモリ出力データとなる転送メモリデータＳ０２５は、変換パラレル方式転送データＳ０２３とパラレル方式転送データＳ０２４のワイヤードＯＲの構成であるので、パラレル方式転送データＳ０２４が転送メモリデータＳ０２５として転送される。
【００７３】
メモリからのデータ転送方式をパラレル方式からシリアル方式へ切り替えることで転送時の電源の揺れを減少させノイズ耐圧を向上させることができる。また、シリアル転送方式時にｎ倍クロックＳ００５で転送することにより、パラレル転送方式時とｎビットのデータ転送速度が同等になる。
【００７４】
（実施の形態６）
図２は本発明の実施の形態６の半導体集積回路において、メモリノイズ耐圧向上のための内部ブロックを示している。図２において、記号０２０は命令か命令以外かを示したビットを含んだデータが存在するメモリを示す。命令か命令以外かを示したビットはプログラムからメモリデータにコンパイラにより変換される時点で付加される。記号Ｓ００６はメモリ０２０から出力されたｎ−１本のデータバスを示す。記号Ｓ００７は命令か命令以外かを示した命令判別信号を示す。記号０３０はＣＰＵを示す。記号０３１はＣＰＵ０３０が処理を行うデータが命令か命令以外かを通知する命令通知回路を示す。記号Ｓ０３０は命令通知回路０３１から出力された命令通知信号を示す。記号０３２は命令判別信号Ｓ００７と命令通知信号Ｓ０３０とが一致しているか判別する命令判別回路を示す。記号Ｓ０３１は命令判別信号Ｓ００７と命令通知信号Ｓ０３０との比較の結果を通知する、判別通知信号を示す。
【００７５】
記号Ｓ０３２はＣＰＵ０３０から発行する基本アドレスを示す。記号０４３は命令判別信号Ｓ０３１により、ＣＰＵ停止信号Ｓ００８を変更しＣＰＵの動作を停止させるアドレス補正回路を示す。
【００７６】
動作を図５、図６に従って説明する。
【００７７】
図５はノイズの影響を受けなかった場合の動作である。記号Ｔ６０は命令“ｄａｔａ０”を行う第１命令実行期間を示す。第１命令実行期間Ｔ６０では、命令判別信号Ｓ００７は“Ｈ”、命令通知信号Ｓ０３０は“Ｈ”となる。記号Ｔ６１は第１命令実行期間Ｔ６０に実行された命令により処理される任意の数値“ｄａｔａ１”を読み出す第１データ読み込み期間を示す。記号Ｔ６２は命令“ｄａｔａ２”を行う第２命令実行期間を示し、この第２命令実行期間Ｔ６２の開始タイミングは第１命令実行期間Ｔ６０で処理される命令“ｄａｔａ０”により決定される。
【００７８】
図６はノイズによりアドレスＳ００９が変化した場合の動作である。記号Ｔ７０は命令“ｄａｔａ０”を行う第３命令実行期間である。第３命令実行期間Ｔ７０では、命令判別信号Ｓ００７は“Ｈ”、命令通知信号Ｓ０３０は“Ｈ”となる。記号Ｔ７１は第３命令実行期間Ｔ７０に実行された命令により処理される任意の数値“ｄａｔａ１”を読み出す第１データ読み込み期間である。Ｔ７２は本来、命令“ｄａｔａ２”を行う命令実行期間であるがノイズによりアドレスＳ００９が変化したアドレス変化期間である。アドレス変化期間Ｔ７２ではアドレスＳ００９が“ａｄｄｒｅｓｓ２”から“ａｄｄｒｅｓｓ１”に変化している。このため命令判別信号Ｓ００７は“Ｌ”となる。命令通知信号Ｓ０３０は第３命令実行期間Ｔ７０により動作が決定しているために“Ｈ”を出力する。判別通知信号Ｓ０３１は命令判別信号Ｓ００７と命令通知信号Ｓ０３０が不一致の場合に“Ｈ”を出力する。アドレス補正回路０４３は判別通知信号Ｓ０３１が“Ｈ”の場合にＣＰＵ停止信号Ｓ００８を“Ｈ”とする。ＣＰＵ停止信号Ｓ００８が“Ｈ”の場合、ＣＰＵ０３０は動作を停止する。
【００７９】
記号Ｔ７３は第４命令実行期間である。第４命令実行期間Ｔ７３では、ＣＰＵ３０はアドレス変化期間Ｔ７２で動作を停止していたために、基本アドレスＳ０３２、命令通知信号Ｓ０３０はアドレス変化期間Ｔ７２の値を保持する。命令判別信号は、“Ｈ”を出力し、第２命令実行期間Ｔ６２と同様の動作を行う。
【００８０】
このように、命令判別信号Ｓ００７と命令通知信号Ｓ０３０とが一致しているか判別する構成を採用することにより、ノイズによるメモリデータの誤読み出しを検知できる。
【００８１】
（実施の形態７）
図２は本発明の実施の形態７におけるマイクロコンピュータ内部でのノイズ検知により、メモリデータの誤転送によるＣＰＵ誤動作を回避するための内部ブロック図を示している。
【００８２】
記号Ｓ００２はマイクロコンピュータ内のノイズ検知信号を示す。記号Ｓ０３２はＣＰＵ０３０から発行する基本アドレスを示す。記号０４３はノイズ検知信号Ｓ００２でノイズ検知した場合に基本アドレスＳ０３２を、ひとつ前に指定したアドレスへ補正するアドレス補正回路である。記号Ｓ００８はアドレス補正回路０４３において、アドレス補正を行ったことをＣＰＵ０３０へ通知し、現在のＣＰＵ０３０へ転送済みのデータ・命令の実行を一時停止させる信号である。Ｓ００９はメモリを指定するアドレスである。
【００８３】
動作を図７に従って説明する。タイミングＴ０からタイミングＴ１まではノイズを検知せず正常動作を行っている。ＣＰＵ０３０から発行した基本アドレスＳ０３２が、補正なしでアドレスＳ００９としてメモリを指定している。また、ＣＰＵ０３０は実行転送されてきた命令・データを実行している。タイミングＴ１においてノイズ検知され、タイミングＴ２においてアドレス補正が発生する。タイミングＴ２でＣＰＵ０３０はアドレスインクリメントしａｄｄｒｅｓｓ３を発行しているが、ノイズ検知信号によりアドレス補正回路０４３において、アドレスＳ００９は一つ前に指定したａｄｄｒｅｓｓ２を指定している。タイミングＴ２からタイミングＴ３において、ａｄｄｒｅｓｓ２で指定されたｄａｔａ２がメモリ０２０からＣＰＵ０３０へ再度転送されている。このタイミングでＣＰＵ０３０はＣＰＵ停止信号Ｓ００８を受け取り、現在転送済みのｄａｔａ２は実行しない。ノイズ検知が解除され、タイミングＴ３でＣＰＵ０３０はａｄｄｒｅｓｓ２で指定された転送データｄａｔａ２の転送を完了しｄａｔａ２を実行開始する。ノイズ検知が解除されたＴ３タイミング以降は、正常動作を行い、ＣＰＵ０３０から発行した基本アドレスＳ０３２が、補正なしでアドレスＳ００９としてメモリを指定している。また、ＣＰＵ０３０は実行転送されてきた命令・データを実行している。
【００８４】
この構成によれば、マイクロコンピュータ内部でのノイズ検知により、ＣＰＵからアドレスを再発行し、およびＣＰＵの命令実行を一時停止し、メモリデータの再読み込みを行うことによりメモリデータの誤転送による誤動作の可能性を回避できる。
【産業上の利用可能性】
【００８５】
本発明にかかる半導体集積回路は、ノイズ検知とノイズ検知により選択できる複数のセンスアンプと単体のセンスアンプと、２種類のセンスアンプから出力されるデータを転送する、パラレル転送回路とシリアル転送回路と転送データの正誤を判別する判別回路と、判別結果によりアドレスを補正するアドレス補正回路を有し、半導体集積回路のノイズ耐圧向上に有用である。
【図面の簡単な説明】
【００８６】
【図１−ａ】本発明の実施の形態１におけるノイズ検知回路のブロック図である。
【図１−ｂ】本発明の実施の形態１における他のノイズ検知回路のブロック図である。
【図２】本発明のノイズ検知およびノイズ耐圧向上を実現する半導体集積回路の構成を示すブロック図である。
【図３】本発明の実施の形態４におけるタイミングチャートである。
【図４】本発明の実施の形態５におけるタイミングチャートである。
【図５】本発明の実施の形態５における正常動作時のタイミングチャートである。
【図６】本発明の実施の形態５におけるノイズ印加時のタイミングチャートである。
【図７】本発明の実施の形態７におけるタイミングチャートである。
【符号の説明】
【００８７】
００１    半導体集積回路
Ｓ００１  システムクロック
Ｓ００２  ノイズ検知信号
Ｓ００３  インクリメント信号
Ｓ００４  データ転送選択信号
Ｓ００５  ｎ倍クロック
Ｓ００６  データバス
Ｓ００７  命令判別信号
Ｓ００８  ＣＰＵ停止信号
Ｓ００９  アドレス
０１０    ノイズ検知回路
０１１    第１遅延素子
０１２    第１レイアウト固定ロジック
０１５    第２遅延素子
０１６    第２レイアウト固定ロジック
０１７    ノイズ検知論理積回路
Ｓ０１０  第１ノイズ検知ライン
Ｓ０１１  第１遅延ＣＬＫ
Ｓ０１２  第１検知データ
Ｓ０１５  第２ノイズ検知ライン
Ｓ０１６  第２遅延ＣＬＫ
Ｓ０１７  第２検知データ
０２０    メモリ
０２１    メモリセル
０２２    マルチプレクサ
０２３    １ビットセンスアンプ
０２４    ｎビットセンスアンプ
０２５    シリアル転送回路
０２６    シリアルパラレル変換回路
０２７    ｎビットパラレル転送回路
Ｓ０２０  ｎビットバス
Ｓ０２１  マルチプレクサ出力信号
Ｓ０２２  シリアル方式転送データ
Ｓ０２３  変換パラレル方式転送データ
Ｓ０２４  パラレル方式転送データ
Ｓ０２５  転送メモリデータ
０３０    ＣＰＵ
０３１    命令通知回路
０３２    命令判別回路
Ｓ０３０  命令通知信号
Ｓ０３１  判別通知信号
Ｓ０３２  基本アドレス
０４１    ＰＬＬ
０４２    インクリメント回路
０４３    アドレス補正回路
１０１    高抵抗値を有する抵抗
１０２    ツイスト構成
１０３    ノイズ検出回路
１１０    ノイズセンシティブブロック
Ｓ１０１  ノイズ検知ライン
Ｓ１０２  電源ライン
Ｓ１０３  検知クロック
Ｓ１０４  ノイズ検知信号
Ｔ０      ａｄｄｒｅｓｓ０発行タイミング
Ｔ１      ノイズ検知タイミング
Ｔ２      アドレス補正タイミング
Ｔ３      補正アドレスのデータ実行タイミング
Ｔ６０    第１命令実行期間
Ｔ６１    第１データ読み込み期間
Ｔ６２    第３命令実行期間
Ｔ７０    第４命令実行期間
Ｔ７１    第２データ読み込み期間
Ｔ７２    アドレス変化期間
Ｔ７３    第４命令実行期間
【図１−ａ】
2007324398.tif 000003
【図１−ｂ】
2007324398.tif 000004
【図２】
2007324398.tif 000005
【図３】
2007324398.tif 000006
【図４】
2007324398.tif 000007
【図５】
2007324398.tif 000008
【図６】
2007324398.tif 000009
【図７】
2007324398.tif 000010