(57)【要約】      （修正有）【課題】  テスト効率と製品歩留まり向上ができる半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、入力コマンドデコーダ、コマンド生成器、半導体メモリ、書き込み判定回路を備える。半導体メモリにはコマンド生成器からの第２コマンド及び第１アドレス情報に基づいて第１データが書き込まれる。書き込み判定回路は、第１データと第１アドレスから読み出された第２データとを比較して正常に書き込みが行われたか否かを判定する。入力コマンドデコーダには第１データを救済させる第３コマンドがさらに入力される。半導体メモリに正常に書き込みが行われていないと判定された場合、入力コマンドデコーダは第３コマンドがデコードされた第４コマンドと第１アドレス情報とをコマンド生成器に供給する。コマンド生成器は、第４コマンドに基づいて第１アドレスと異なる第２アドレス情報と第２コマンドと第１データとを半導体メモリに供給する。【選択図】  図１
2007122794.tif 000002
【特許請求の範囲】
【請求項１】
第１データと、前記第１データを書き込ませるコマンドである第１コマンドと、前記第１データが書き込まれるアドレスである第１アドレスの情報である第１アドレス情報とが入力され、前記第１コマンドがデコードされたコマンドである第２コマンドを生成するデコード回路と、
前記デコード回路から受け取った前記第２コマンドに基づいて、前記第２コマンドと前記第１データと第１アドレス情報とを転送するコマンド生成器と、
前記コマンド生成器から受け取った前記第２コマンド及び前記第１アドレス情報に基づいて、前記第１データが書き込まれる記憶回路と、
前記第１データと、前記記憶回路において前記第１アドレスから読み出されたデータである第２データとに基づいて、前記記憶回路に正常に書き込みが行われたか否かを判定する書き込み判定回路と、
を備え、
前記デコード回路は、前記第１データを救済させるコマンドである第３コマンドがさらに入力され、前記記憶回路に正常に書き込みが行われていないと前記書き込み判定回路が判定した場合、前記第３コマンドがデコードされたコマンドである第４コマンドと、前記第１アドレス情報とを前記コマンド生成器に供給し、
前記コマンド生成器は、前記デコード回路から受け取った前記第４コマンドに基づいて、前記第１アドレスと異なるアドレスである第２アドレスの情報である第２アドレス情報と、前記第２コマンドと、前記第１データとを前記記憶回路に供給する、
半導体記憶装置。
【請求項２】
前記デコード回路は、前記記憶回路に正常に書き込みが行われていると前記書き込み判定回路が判定した場合、前記コマンド生成器への前記第４コマンドの供給を遮断する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記デコード回路は、
前記第３コマンドが入力され、前記第３コマンドがデコードされたコマンドである第４コマンドを生成するデコード部と、
前記書き込み判定回路が判定した結果と、前記第４コマンドとに基づいて、前記第１データ及び前記第４コマンドを転送すべきか否かを判定する転送判定部と、
を有する、
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記デコード回路の前記デコード部は、前記第１データ及び前記第１コマンドがさらに入力され、前記第２コマンドをさらに生成し、
前記デコード回路の前記転送判定部は、前記書き込み判定回路が判定した結果と、前記第２コマンドとに基づいて、前記第１データ及び前記第２コマンドを転送すべきか否かをさらに判定する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記記憶回路は、
通常の書き込みが行われる領域である通常データ格納領域と、
前記通常データ格納領域へ正常に書き込みが行われないときに、救済のための書き込みが行われる領域である救済データ格納領域と、
前記救済データ格納領域へ救済のための書き込みが行われたことを管理するための情報である管理情報が書き込まれる管理情報格納領域と、
を有し、
前記通常データ格納領域のアドレス群は、前記第１アドレスを含み、
前記救済データ格納領域のアドレス群は、前記第２アドレスを含み、
前記書き込み判定回路は、前記第１データと前記第２データとに基づいて、前記通常データ格納領域に正常に書き込みが行われたか否かを判定し、
前記救済データ格納領域には、前記通常データ格納領域に正常に書き込みが行われていないと前記書き込み判定回路が判定した場合、前記第２コマンド及び前記第２アドレス情報に基づいて、前記第１データが書き込まれ、
前記管理情報格納領域には、前記通常データ格納領域に正常に書き込みが行われていないと前記書き込み判定回路が判定した場合、使用される領域として前記第２アドレスが記憶される、
請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記書き込み判定回路は、前記第１データと、前記救済データ格納領域において前記第２アドレスから読み出されたデータである第３データとに基づいて、前記救済データ格納領域に正常に書き込みが行われたか否かをさらに判定し、
前記デコード回路は、前記第４コマンドを前記コマンド生成器に供給し、
前記コマンド生成器は、前記第４コマンドに基づいて、前記第１アドレス及び前記第２アドレスと異なるアドレスである第３アドレスの情報である第３アドレス情報と、前記第２コマンドと、前記第１データとを前記記憶回路に供給し、
前記記憶回路の前記管理情報格納領域には、前記救済データ格納領域に正常に書き込みが行われていないと前記書き込み判定回路が判定した場合、使用されない領域として前記第２アドレスが記憶され、使用される領域として前記第３アドレスが記憶される、
請求項５に記載の半導体記憶装置。
【請求項７】
記憶回路を有する半導体記憶装置の制御方法であって、
第１データと、前記第１データを書き込ませるコマンドである第１コマンドと、前記第１データが書き込まれるアドレスである第１アドレスの情報である第１アドレス情報とが入力される第１入力ステップと、
前記第１コマンドがデコードされたコマンドである第２コマンドが生成されるデコードステップと、
前記第２コマンドに基づいて、前記第２コマンドと前記第１データと第１アドレス情報とが転送される転送ステップと、
前記第２コマンド及び前記第１アドレス情報に基づいて、前記第１データが前記記憶回路に書き込まれる第１書き込みステップと、
前記第１データと、前記記憶回路において前記第１アドレスから読み出されたデータである第２データとに基づいて、前記記憶回路に正常に書き込みが行われたか否かが判定される判定ステップと、
前記第１データを救済させるコマンドである第３コマンドが入力される第２入力ステップと、
前記記憶回路に正常に書き込みが行われていないと前記判定ステップで判定された場合、前記第３コマンドがデコードされたコマンドである第４コマンドと、前記第１アドレス情報とが供給される供給ステップと、
前記第４コマンドに基づいて、前記第１アドレスと異なるアドレスである第２アドレスの情報である第２アドレス情報と、前記第２コマンドと、前記第１データとが前記記憶回路に書き込まれる第２書き込みステップと、
を備えた、
半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、欠陥ブロックに書き込まれたデータが救済されることが可能な半導体記憶装置が提案されている（例えば、特許文献１〜４参照）。
【特許文献１】特開２００５−４５０４（第１−９頁、第１−５図）
【特許文献２】特開平５−２０４５６１（第１−８頁、第１−９図）
【特許文献３】特開平６−２７４４０９（第１−１０頁、第１−２１図）
【特許文献４】特開平８−１１５１７５（第１−１３頁、第１−１９図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１〜４の技術では、ホストプログラムからの制御により、半導体記憶装置における欠陥ブロックが救済されている。しかし、欠陥ブロックが半導体記憶装置によって異なる傾向があるので、複数の半導体記憶装置が同時に救済されながらテストされにくい。これにより、半導体記憶装置が１つずつテストされることがあるので、テスト効率が低減する傾向にある。
【０００４】
また、欠陥ブロックが救済されずに複数の半導体記憶装置が同時にテストされると、テスト効率は向上するが、製品の歩留まりは低下する傾向にある。
【０００５】
本発明の課題は、テスト効率の低減を抑制でき、製品の歩留まりを向上することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置は、デコード回路と、コマンド生成器と、記憶回路と、書き込み判定回路とを備える。デコード回路には、第１データと第１コマンドと第１アドレス情報とが入力される。第１コマンドは、第１データを書き込ませるコマンドである。第１アドレス情報は、第１アドレスの情報である。第１アドレスは、第１データが書き込まれるアドレスである。デコード回路は、第２コマンドを生成する。第２コマンドは、第１コマンドがデコードされたコマンドである。コマンド生成器は、デコード回路から受け取った第２コマンドに基づいて、第２コマンドと第１データと第１アドレス情報とを転送する。記憶回路は、コマンド生成器から受け取った第２コマンド及び第１アドレス情報に基づいて、第１データが書き込まれる。書き込み判定回路は、第１データと第２データとに基づいて、記憶回路に正常に書き込みが行われたか否かを判定する。第２データは、記憶回路において第１アドレスから読み出されたデータである。デコード回路には、第３コマンドがさらに入力される。第３コマンドは、第１データを救済させるコマンドである。デコード回路は、記憶回路に正常に書き込みが行われていないと書き込み判定回路が判定した場合、第４コマンドと第１アドレス情報とをコマンド生成器に供給する。第４コマンドは、第３コマンドがデコードされたコマンドである。コマンド生成器は、デコード回路から受け取った第４コマンドに基づいて、第２アドレス情報と第２コマンドと第１データとを記憶回路に供給する。第２アドレス情報は、第２アドレスの情報である。第２アドレスは、第１アドレスと異なるアドレスである。
【０００７】
この半導体記憶装置では、デコード回路は、記憶回路に正常に書き込みが行われていないと書き込み判断回路が判断した場合、第４コマンドと第１アドレス情報とをコマンド生成器に供給する。また、コマンド生成器は、第４コマンドに基づいて、第２アドレス情報と第２コマンドと第１データとを記憶回路に供給する。これらにより、外部から救済すべきアドレスの情報を与えなくても、記憶回路において正常に書き込みが行われなかったアドレスに対して、第１データを救済することができる。
【０００８】
このように、第３コマンドが入力された場合に正常に書き込みが行われれば第３コマンドを無視することができるので、複数ある場合でも、同時に救済しながらテストすることができる。したがって、テスト効率の低減を抑制でき、製品の歩留まりを向上することができる。
【０００９】
本発明に係る半導体記憶装置の制御方法は、記憶回路を有する半導体記憶装置の制御方法であって、第１入力ステップと、デコードステップと、転送ステップと、第１書き込みステップと、判定ステップと、第２入力ステップと、供給ステップと、第２書き込みステップとを備える。第１入力ステップでは、第１データと、第１コマンドと、第１アドレス情報とが入力される。第１コマンドは、第１データを書き込ませるコマンドである。第１アドレス情報は、第１アドレスの情報である。第１アドレスは、第１データが書き込まれるアドレスである。デコードステップでは、第２コマンドが生成される。第２コマンドは、第１コマンドがデコードされたコマンドである。転送ステップでは、第２コマンドに基づいて、第２コマンドと第１データと第１アドレス情報とが転送される。第１書き込みステップでは、第２コマンド及び第１アドレス情報に基づいて、第１データが記憶回路に書き込まれる。判定ステップでは、第１データと第２データとに基づいて、記憶回路に正常に書き込みが行われたか否かが判定される。第２データは、記憶回路において第１アドレスから読み出されたデータである。第２入力ステップでは、第３コマンドが入力される。第３コマンドは、第１データを救済させるコマンドである。供給ステップでは、記憶回路に正常に書き込みが行われていないと判定ステップで判定された場合、第４コマンドと第１アドレス情報とが供給される。第４コマンドは、第３コマンドがデコードされたコマンドである。第２書き込みステップでは、第４コマンドに基づいて、第２アドレス情報と第２コマンドと第１データとが記憶回路に書き込まれる。第２アドレス情報は、第２アドレスの情報である。第２アドレスは、第１アドレスと異なるアドレスである。
【００１０】
この半導体記憶装置の制御方法では、供給ステップにおいて、記憶回路に正常に書き込みが行われていないと判定ステップで判定された場合、第４コマンドと第１アドレス情報とが供給される。また、第２書き込みステップにおいて、第４コマンドに基づいて、第２アドレス情報と第２コマンドと第１データとが記憶回路に書き込まれる。これらにより、外部から救済すべきアドレスの情報を与えなくても、記憶回路において正常に書き込みが行われなかったアドレスに対して、第１データを救済することができる。
【００１１】
このように、第３コマンドが入力された場合に正常に書き込みが行われれば第３コマンドを無視することができるので、複数ある場合でも、同時に救済しながらテストすることができる。したがって、テスト効率の低減を抑制でき、製品の歩留まりを向上することができる。
【発明の効果】
【００１２】
本発明に係る半導体記憶装置では、自律的に第１データを救済することができるため、複数ある場合でも、同時に救済しながらテストすることができる。したがって、テスト効率の低減を抑制でき、製品の歩留まりを向上することができる。
【００１３】
本発明に係る半導体記憶装置の制御方法では、第３コマンドが入力された場合に正常に書き込みが行われれば第３コマンドを無視することができるので、複数ある場合でも、同時に救済しながらテストすることができる。したがって、テスト効率の低減を抑制でき、製品の歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１４】
＜第１実施形態＞
本発明の第１実施形態に係る半導体記憶装置の構成図を図１に示す。
【００１５】
＜半導体記憶装置の概略構成＞
半導体記憶装置１は、主として、入力コマンドデコーダ１０，コマンド生成器３０，半導体メモリ４０，書き込み判定回路６０及びデータラッチ７０を備える。
【００１６】
入力コマンドデコーダ１０は、外部入力端子（図示せず）に接続されており、コマンド生成器３０，データラッチ７０及び書き込み判定回路６０にも接続されている。また、コマンド生成器３０は、入力コマンドデコーダ１０と半導体メモリ４０とに接続されている。さらに、書き込み判定回路６０は、外部出力端子（図示せず）に接続されており、入力コマンドデコーダ１０，半導体メモリ４０及びデータラッチ７０にも接続されている。
【００１７】
＜半導体記憶装置の概略動作＞
（通常動作）
半導体記憶装置１は、出荷される前に、アッセンブリされた状態でテスター（図示せず）に接続され、電気的特性などが検査される。この場合、半導体記憶装置１の入力コマンドデコーダ１０には、外部入力端子を介して、第１コマンドＣ１，第１データＤ１，チップイネーブル信号ＣＥ１及び第１アドレス情報Ａ１が入力される。ここで、第１コマンドＣ１は、第１データＤ１を書き込ませるコマンドである。第１アドレス情報Ａ１は、第１アドレスの情報である。第１アドレスは、第１データＤ１が書き込まれるアドレスである。入力コマンドデコーダ１０は、第１コマンドＣ１をデコードして、第２コマンドＣ１ａを生成する。第２コマンドＣ１ａは、第１コマンドＣ１がデコードされたコマンドである。
【００１８】
コマンド生成器３０は、第２コマンドＣ１ａ及び第１データＤ１と、第１アドレス情報Ａ１とを入力コマンドデコーダ１０から受け取る。コマンド生成器３０は、入力コマンドデコーダ１０から受け取った第２コマンドＣ１ａに基づいて、第２コマンドＣ１ａと第１データＤ１と第１アドレス情報Ａ１とを転送する。また、コマンド生成器３０は、次の第２コマンドＣ１ａが供給されるまで、第２コマンドＣ１ａと第１データＤ１と第１アドレス情報Ａ１とを保持する。
【００１９】
半導体メモリ４０には、第１コマンドＣ１に基づいて、第１データＤ１が書き込まれる。また、半導体メモリ４０では、第５コマンドＣ５に基づいて、第２データＤ２が読み出される。ここで、第２データＤ２は、半導体メモリ４０において第１アドレスから読み出されたデータである。
【００２０】
データラッチ７０は、第１データＤ１を入力コマンドデコーダ１０から受け取る。そして、データラッチ７０は、第１データＤ１を一時的に記憶しておき、所定のタイミングで第１データＤ１を書き込み判定回路６０へ供給する。
【００２１】
書き込み判定回路６０は、第１データＤ１をデータラッチ７０から受け取る。また、書き込み判定回路６０は、第５コマンドＣ５を半導体メモリ４０へ供給し、第２データＤ２を半導体メモリ４０から受け取る。そして、書き込み判定回路６０は、第１データＤ１と第２データＤ２とに基づいて、半導体メモリ４０に正常に書き込みが行われたか否かを判定する。書き込み判定回路６０が判定した結果は、ＮＧフラグとして、入力コマンドデコーダ１０及び外部出力端子へ供給される。例えば、ＮＧフラグは、半導体メモリ４０に正常に書き込みが行われていると書き込み判定回路６０が判定した場合にＯＦＦされており“０”となっているが、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合にＯＮされて“１”となる。また、書き込み判定回路６０は、第１データＤ１と第１アドレス情報Ａ１とを外部出力端子へ供給してもよい。
【００２２】
（救済動作）
また、入力コマンドデコーダ１０には、第３コマンドＣ３がさらに入力される。第３コマンドＣ３は、第１データＤ１を救済させるコマンドである。入力コマンドデコーダ１０は、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、第４コマンドＣ３ａをコマンド生成器３０に供給する。第４コマンドＣ３ａは、第３コマンドＣ３がデコードされたコマンドである。
【００２３】
このとき、コマンド生成器３０は、入力コマンドデコーダ１０から受け取った第４コマンドＣ３ａに基づいて、第２アドレス情報Ａ２と第２コマンドＣ１ａと第１データＤ１とを半導体メモリ４０に供給する。第２アドレス情報Ａ２は、第２アドレスの情報である。第２アドレスは、第１アドレスと異なるアドレスである。また、コマンド生成器３０は、次の第４コマンドＣ３ａが供給されるまで、第２アドレス情報Ａ２を保持する。
【００２４】
半導体メモリ４０には、第１コマンドＣ１及び第２アドレス情報Ａ２に基づいて、第１データＤ１が書き込まれる。また、半導体メモリ４０では、第５コマンドＣ５に基づいて、第３データＤ３が読み出される。ここで、第３データＤ３は、半導体メモリ４０において第２アドレスから読み出されたデータである。
【００２５】
書き込み判定回路６０は、第５コマンドＣ５を半導体メモリ４０へ供給し、第３データＤ３を半導体メモリ４０から受け取る。そして、書き込み判定回路６０は、第１データＤ１と第３データＤ３とに基づいて、半導体メモリ４０に正常に書き込みが行われたか否かを判定する。
【００２６】
他の点は、上記の通常動作と同様である。
【００２７】
＜入力コマンドデコーダの詳細構成＞
入力コマンドデコーダ１０は、図２に示すように、主として、判定回路１１を備える。判定回路１１は、図４に示すように、主として、デコード部２６及び転送判定部２７を備える。
【００２８】
デコード部２６は、入力されたコマンドをデコードする。このデコード部２６は、主として、コマンドデコード回路１２，ヘッダープログラムコマンドデコード回路１８及びインバータ１６を有する。
【００２９】
コマンドデコード回路１２は、外部入力端子（図示せず）に接続され、転送判定部２７及びヘッダープログラムコマンドデコード回路１８にも接続されている。救済プログラムコマンドデコード回路１３及びヘッダープログラムコマンドデコード回路１８は、さらに転送判定部２７に接続されている。これにより、コマンドデコード回路１２、救済プログラムコマンドデコード回路１３及びヘッダープログラムコマンドデコード回路１８のいずれかでデコードされたコマンドが転送判定部２７に供給されるようになっている。
【００３０】
また、インバータ１６は、転送判定部２７に接続されている。これにより、デコード部２６に入力されたチップイネーブル信号ＣＥ１は、論理が反転されて転送判定部２７に供給されるようになっている。
【００３１】
転送判定部２７は、デコード部２６がデコードしたコマンドを転送すべきか否かを判定し、判定した結果に基づいてそのコマンドを転送する。この転送判定部２７は、主として、ＡＮＤゲート１７，ＡＮＤゲート２１及びＯＲゲート１９を有する。
【００３２】
ＡＮＤゲート１７には、コマンドデコード回路１２及びインバータ１６が入力側に接続され、ＡＮＤゲート２１が出力側に接続される。
【００３３】
ＯＲゲート１９には、ヘッダープログラムコマンドデコード回路１８及びＮＧフラグＮＧＦ入力端子が入力側に接続され、ＡＮＤゲート２１が出力側に接続される。
【００３４】
ＡＮＤゲート２１には、ＯＲゲート１５及びＯＲゲート１９が入力側に接続され、コマンド生成器３０が出力側に接続される。
【００３５】
＜入力コマンドデコーダの詳細動作＞
（通常動作）
図２に示す通常動作は、所定のクロックタイミングで実行される。
【００３６】
コマンドデコード回路１２には、第１コマンドＣ１と第１データＤ１とが入力される。コマンドデコード回路１２は、第１コマンドＣ１をデコードして、第２コマンドＣ１ａを生成する。そして、コマンドデコード回路１２は、第２コマンドＣ１ａと第１データＤ１とをＡＮＤゲート１７へ供給する。また、ＡＮＤゲート１７には、“Ｌ”アクティブなチップイネーブル信号ＣＥ１が、その論理が反転されて入力される。これにより、ＡＮＤゲート１７は、チップイネーブル信号ＣＥ１がアクティブになったときに、第２コマンドＣ１ａをＡＮＤゲート２１へ転送する。このとき、ヘッダープログラムコマンドデコード回路１８は、使われず、その出力は“０”となる。
【００３７】
一方、ＯＲゲート１９には、ＮＧフラグＮＧＦが、入力される。ここで、ＮＧフラグＮＧＦは、ＯＮされた場合に“１”であり、ＯＦＦされた場合に“０”である。
【００３８】
ＡＮＤゲート２１は、ＡＮＤゲート１７の出力とＯＲゲート１９の出力とが入力される。すなわち、ＡＮＤゲート２１は、ＮＧフラグＮＧＦがＯＦＦされた場合に、第２コマンドＣ１ａ及び第１データＤ１のコマンド生成器３０への転送を遮断する。また、ＡＮＤゲート２１は、ＮＧフラグＮＧＦがＯＮされた場合に、第２コマンドＣ１ａ及び第１データＤ１をコマンド生成器３０へ転送する。これらにより、半導体メモリ４０に正常に書き込みが行われていると書き込み判定回路６０が判定して（ＮＧフラグＮＧＦがＯＦＦされて）、第１データＤ１が救済されている場合に、次の第２コマンドＣ１ａがコマンド生成器３０へ転送されないようにすることができる。また、第１データＤ１が正常に書き込まれずＮＧフラグＮＧＦがセットされた（ＮＧフラグＮＧＦがＯＮされた）場合に、次の第２コマンドＣ１ａがコマンド生成器３０へ転送されるようにすることができる。
【００３９】
（救済動作）
図３に示す救済動作は、通常動作と同じクロックタイミングで実行される。
【００４０】
コマンドデコード回路１２には、第３コマンドＣ３が入力される。救済プログラムコマンドも通常動作と同じようにＮＧフラグＮＧＦの制御にて伝達される。
【００４１】
ヘッダープログラムコマンドデコード回路１８は、ヘッダープログラム第３コマンドＣ３２をデコードして、ヘッダープログラムイネーブル信号を生成する。そして、ヘッダープログラムコマンドデコード回路１８は、ヘッダープログラムイネーブル信号Ｃ３２ａをＯＲゲート１９に供給する。
【００４２】
一方、ＯＲゲート１９には、ヘッダープログラムイネーブル信号Ｃ３２ａが入力される。これにより、ＮＧフラグＮＧＦのＯＮ，ＯＦＦに関わらず、ヘッダープログラムイネーブル信号Ｃ３２ａが入力されたことにより、ＯＲゲート１９が“１”を出力する。この結果、ヘッダプログラムコマンドは、ＡＮＤゲート２２へ入力されて、ＡＮＤゲート１７からＡＮＤゲート２２へ“１”が入力されるときにＡＮＤゲート２２から出力されることになる。
【００４３】
これらにより、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定して（ＮＧフラグＮＧＦがＯＮされて）、第１データＤ１が救済される場合に、第４コマンドＣ３ａ及びヘッダプログラムコマンドがコマンド生成器３０へ転送されるようにすることができる。また、第１データＤ１の救済が完了してＮＧフラグＮＧＦがクリアされた（ＮＧフラグＮＧＦがＯＦＦされた）場合に、第４コマンドＣ３ａがコマンド生成器３０へ転送されないようにすることができる。
【００４４】
＜半導体メモリの詳細構成＞
半導体メモリ４０は、図５に示すように、主として、通常データ格納領域４１，救済データ格納領域４３及び管理情報格納領域４２を備える。
【００４５】
通常データ格納領域４１は、通常の書き込みが行われる領域であり、第１アドレスを含む。通常データ格納領域４１は、５１２ｂｙｔｅが１ページとされており、６４Ｋページが備えられている。
【００４６】
救済データ格納領域４３は、通常データ格納領域４１へ正常に書き込みが行われないときに救済のための書き込みが行われる領域であり、第２アドレスを含む。救済データ格納領域４３は、通常データ格納領域４１と同様に５１２ｂｙｔｅが１ページとされており、１Ｋページが備えられている。
【００４７】
管理情報格納領域４２は、管理情報が書き込まれる領域である。管理情報は、救済データ格納領域４３へ救済のための書き込みが行われたことを管理するための情報である。管理情報格納領域４２は、各ページに対して４バイトが割り当てられており、６４Ｋページ分の管理情報が備えられている。
【００４８】
具体的には、管理情報は、図６に示すように、主として、救済実施フラグ４２ａ，救済用データ格納アドレス４２ｂ及びＥＣＣ用パリティ４２ｃを有している。救済実施フラグ４２ａは、救済の有無を示す情報であり、例えば、救済があった場合に“１”となり、救済がない場合に“０”となる。救済用データ格納アドレス４２ｂは、第１データＤ１が格納される場所のアドレスの情報であり、例えば、救済があった場合に第２アドレスとなり、救済がない場合に第１アドレスとなる。ＥＣＣ用パリティ４２ｃは、第２アドレスに欠陥があるか否かを示す情報である。
【００４９】
＜半導体メモリの詳細動作＞
（通常動作）
通常データ格納領域４１には、第２コマンドＣ１ａ及び第１アドレス情報Ａ１に基づいて、第１アドレスに第１データＤ１が記憶される。そして、管理情報格納領域４２には、第１アドレスに対応する管理情報において、救済実施フラグ４２ａが“０”とされ、救済用データ格納アドレス４２ｂが初期値“ＦＦＦｈ”のままとされる。
【００５０】
管理情報格納領域４２では、第５コマンドＣ５に基づいて、管理情報の救済用データ格納アドレス４２ｂが参照されず、読み出されるべきアドレスとして第１アドレスが特定される。
【００５１】
通常データ格納領域４１では、第５コマンドＣ５に基づいて、第１アドレスから第２データＤ２が読み出される。読み出された第２データＤ２は、書き込み判定回路６０へ供給される。
【００５２】
（救済動作）
救済データ格納領域４３には、第２コマンドＣ１ａ及び第２アドレス情報Ａ２に基づいて、第２アドレスに第１データＤ１が記憶される。そして、管理情報格納領域４２には、第１アドレスに対応する管理情報において、救済実施フラグ４２ａが“１”とされ、救済用データ格納アドレス４２ｂが第２アドレスとされる。
【００５３】
管理情報格納領域４２では、第５コマンドＣ５に基づいて、管理情報の救済用データ格納アドレス４２ｂが参照され、読み出されるべきアドレスとして第２アドレスが特定される。
【００５４】
救済データ格納領域４３では、第５コマンドＣ５に基づいて、第２アドレスから第３データＤ３が読み出される。読み出された第３データＤ３は、書き込み判定回路６０へ供給される。
【００５５】
＜半導体記憶装置が出荷される前に検査される際の処理の流れ＞
半導体記憶装置が出荷される前に検査される際の処理の流れを、図７及び図８に示すフローチャートを用いて説明する。
【００５６】
図７に示すステップＳ１（図７で示す（１））では、第１コマンド及び第１データが半導体記憶装置に入力される。すなわち、半導体記憶装置１の入力コマンドデコーダ１０には、外部入力端子を介して、第１コマンドＣ１，第１データＤ１，チップイネーブル信号ＣＥ１及び第１アドレス情報Ａ１が入力される。ここで、第１コマンドＣ１は、第１データＤ１を書き込ませるコマンドである。第１アドレス情報Ａ１は、第１アドレスの情報である。第１アドレスは、第１データＤ１が書き込まれるアドレスである。入力コマンドデコーダ１０は、第１コマンドＣ１をデコードして、第２コマンドＣ１ａを生成する。第２コマンドＣ１ａは、第１コマンドＣ１がデコードされたコマンドである。
【００５７】
コマンド生成器３０は、第２コマンドＣ１ａ及び第１データＤ１と、第１アドレス情報Ａ１とを入力コマンドデコーダ１０から受け取る。コマンド生成器３０は、入力コマンドデコーダ１０から受け取った第２コマンドＣ１ａに基づいて、第２コマンドＣ１ａと第１データＤ１と第１アドレス情報Ａ１とを転送する。また、コマンド生成器３０は、次の第１コマンドＣ１が供給されるまで、第２コマンドＣ１ａと第１データＤ１とを保持する。
【００５８】
なお、初期状態において、ＮＧフラグは、ＯＦＦされており“０”となっている。また、初期状態において、ＦＰフラグも、ＯＦＦされており“０”となっている。ここで、ＦＰフラグは、半導体装置が不良品であるか否かを示すフラグであり、ＯＮされた場合に不良品であるとして廃棄されることになり、ＯＦＦされている場合に良品であるとして出荷されることになる。
【００５９】
ステップＳ２では、第１データが半導体メモリに書き込まれる。すなわち、半導体メモリ４０には、第１コマンドＣ１に基づいて、通常データ格納領域へ第１データＤ１が書き込まれる。また、半導体メモリ４０では、第５コマンドＣ５に基づいて、第２データＤ２が読み出される。ここで、第２データＤ２は、半導体メモリ４０において第１アドレスから読み出されたデータである。
【００６０】
ステップＳ３では、半導体メモリに正常に書き込みが行われたか否かが判定される。すなわち、データラッチ７０は、第１データＤ１を入力コマンドデコーダ１０から受け取る。そして、データラッチ７０は、第１データＤ１を一時的に記憶しておき、所定のタイミングで第１データＤ１を書き込み判定回路６０へ供給する。
【００６１】
書き込み判定回路６０は、第１データＤ１をデータラッチ７０から受け取る。また、書き込み判定回路６０は、第５コマンドＣ５を半導体メモリ４０へ供給し、第２データＤ２を半導体メモリ４０から受け取る。そして、書き込み判定回路６０は、第１データＤ１と第２データＤ２とに基づいて、半導体メモリ４０（通常データ格納領域４１）に正常に書き込みが行われたか否かを判定する。具体的には、書き込み判定回路６０は、第１データＤ１と第２データＤ２とを比較して、同じである場合に正常に書き込みが行われたと判定し、異なる場合に正常に書き込みが行われていないと判定する。正常に書き込みが行われたと判定された場合、ステップＳ５へ進められ、正常に書き込みが行われていないと判定された場合、ステップＳ４へ進められる。
【００６２】
ステップＳ４では、ＮＧフラグがＯＮされる。すなわち、書き込み判定回路６０は、ＮＧフラグをＯＮして“１”にする。
【００６３】
ステップＳ５では、ステップＳ２の処理が１ページ分行われたか否かが判断される。１ページ分行われたと判断された場合、ステップＳ６へ進められ、１ページ分行われていないと判断された場合、ステップＳ２へ進められる。
【００６４】
ステップＳ６では、ＮＧフラグが出力される。すなわち、書き込み判定回路６０が判定した結果は、ＮＧフラグとして、入力コマンドデコーダ１０及び外部出力端子へ供給される。
【００６５】
ステップＳ７では、第３コマンドが入力される。すなわち、入力コマンドデコーダ１０には、第３コマンドＣ３がさらに入力される。第３コマンドＣ３は、第１データＤ１を救済させるコマンドである。入力コマンドデコーダ１０は、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、第４コマンドＣ３ａ及びヘッダプログラムコマンドと第１アドレス情報Ａ１とをコマンド生成器３０に供給する。第４コマンドＣ３ａは、第３コマンドＣ３がデコードされたコマンドである。
【００６６】
ステップＳ１７では、ＮＧフラグがＯＮされているか否かが判断される。ＮＧフラグＮＧＦがＯＮされていると判断される場合、ステップＳ８（図７で示す（２））へ進められ、ＮＧフラグＮＧＦがＯＮされていないと判断される場合、ステップＳ１６（図７で示す（３））へ進められる。
【００６７】
図８に示すステップＳ８（図８で示す（２））では、救済が可能であるか否かが判断される。すなわち、コマンド生成器３０は、保持している第２アドレス情報Ａ２に基づいて、第２アドレスが救済データ格納領域４３のアドレスの上限（例えば、１０２３）を超えているか否かを判断する。上限を超えていないと判断される場合、救済が可能であると判断されてステップＳ９へ進められ、上限を超えていると判断される場合、救済が可能でないと判断されてステップＳ１４へ進められる。
【００６８】
ステップＳ９では、第２アドレスがカウントアップされる。すなわち、コマンド生成器３０は、入力コマンドデコーダ１０から受け取った第４コマンドＣ３ａと、保持している第２アドレス情報Ａ２とに基づいて、第２アドレスをカウントアップする。そして、コマンド生成器３０は、第２アドレス情報Ａ２と第２コマンドＣ１ａと第１データＤ１とを半導体メモリ４０に供給する。第２アドレス情報Ａ２は、第２アドレスの情報である。第２アドレスは、第１アドレスと異なるアドレスである。また、コマンド生成器３０は、次の第４コマンドＣ３ａが供給されるまで、第２アドレス情報Ａ２を保持する。
【００６９】
ステップＳ１０では、第１データが通常データ格納領域から救済データ格納領域へ置き換えられる。すなわち、半導体メモリ４０には、第１コマンドＣ１及び第２アドレス情報Ａ２に基づいて、救済データ格納領域へ第１データＤ１が書き込まれる。また、半導体メモリ４０では、第５コマンドＣ５に基づいて、第３データＤ３が読み出される。ここで、第３データＤ３は、半導体メモリ４０において第２アドレスから読み出されたデータである。
【００７０】
ステップＳ１５では、第１データが１ページ分置き換えられたか否かが判断される。すなわち、１ページ分置き換えられたと判断された場合、ステップＳ１１へ進められ、１ページ分置き換えられていないと判断された場合、ステップＳ１０へ進められる。
【００７１】
ステップＳ１１では、半導体メモリに正常に書き込みが行われたか否かが判定される。すなわち、データラッチ７０は、第１データＤ１を入力コマンドデコーダ１０から受け取る。そして、データラッチ７０は、第１データＤ１を一時的に記憶しておき、所定のタイミングで第１データＤ１を書き込み判定回路６０へ供給する。
【００７２】
書き込み判定回路６０は、第１データＤ１をデータラッチ７０から受け取る。また、書き込み判定回路６０は、第５コマンドＣ５を半導体メモリ４０へ供給し、第３データＤ３を半導体メモリ４０から受け取る。そして、書き込み判定回路６０は、第１データＤ１と第３データＤ３とに基づいて、半導体メモリ４０（救済データ格納領域４３）に正常に書き込みが行われたか否かを判定する。具体的には、書き込み判定回路６０は、第１データＤ１と第３データＤ３とを比較して、同じである場合に正常に書き込みが行われたと判定し、異なる場合に正常に書き込みが行われていないと判定する。正常に書き込みが行われたと判定された場合、ステップＳ１２へ進められ、正常に書き込みが行われていないと判定された場合、ステップＳ１４へ進められる。
【００７３】
ステップＳ１６（図８で示す（３））では、ヘッダープログラムコマンドによる管理情報格納領域への書き込みが行われる。
【００７４】
ステップＳ１２では、ＮＧフラグがクリアされる。すなわち、書き込み判定回路６０は、ＮＧフラグをＯＦＦして“０”にする。
【００７５】
ステップＳ１３では、全てのページ（例えば、６４Ｋページ）に対して書込みが行われたか否かが判断される。全てのページに対して書込みが行われていないと判断された場合、ステップＳ１（図７で示す（１））へ進められ、全てのページに対して書込みが行われたと判断された場合、処理が終了される。
【００７６】
ステップＳ１４では、ＦＰフラグがＯＮされる。すなわち、書き込み判定回路６０は、ＦＰフラグがＯＮされて“１”である旨の情報をコマンド生成器３０から受け取る。あるいは、書き込み判定回路６０は、半導体メモリ４０（救済データ格納領域４３）に正常に書き込みが行われていないと判定した場合に、ＦＰフラグをＯＮして“１”にする。書き込み判定回路６０は、ＦＰフラグを外部出力端子に出力する。
【００７７】
＜半導体記憶装置に関する特徴＞
（１）
ここでは、入力コマンドデコータ１０は、半導体メモリ４０に正常に書き込みが行われていないと書き込み判断回路６０が判断した場合、第４コマンドＣ３ａと第１アドレス情報Ａ１とをコマンド生成器３０に供給する。また、コマンド生成器３０は、第４コマンドＣ３ａに基づいて、第２アドレス情報Ａ２と第２コマンドＣ１ａと第１データＤ１とを半導体メモリ４０に供給する。これらにより、外部から救済すべきアドレスの情報を与えなくても、半導体メモリ４０において正常に書き込みが行われなかったアドレスに対して、第１データＤ１を救済することができるようになっている。
【００７８】
このように、第３コマンドＣ３が入力された場合に正常に書き込みが行われれば第３コマンドＣ３を無視することができているので、複数ある場合でも、同時に救済しながらテストすることができるようになっている。したがって、テスト効率の低減は抑制され、製品の歩留まりは向上する。
【００７９】
（２）
ここでは、入力コマンドデコータ１０は、半導体メモリ４０に正常に書き込みが行われていると書き込み判定回路６０が判定した場合、コマンド生成器３０への第４コマンドＣ３ａの供給を遮断する。これにより、半導体メモリ４０において正常に書き込みが行われたアドレスに対して、第１データＤ１を無駄に救済しないようになっている。
【００８０】
（３）
ここでは、入力コマンドデコータ１０の転送判定部２７は、書き込み判定回路６０が判定した結果と、第４コマンドＣ３ａとに基づいて、第４コマンドＣ３ａを転送すべきか否かを判定する。これにより、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、第４コマンドＣ３ａがコマンド生成器３０に供給され、半導体メモリ４０に正常に書き込みが行われていると書き込み判定回路６０が判定した場合、コマンド生成器３０への第４コマンドＣ３ａの供給は遮断される。
【００８１】
（４）
ここでは、入力コマンドデコータ１０の転送判定部２７は、書き込み判定回路６０が判定した結果と、第２コマンドＣ１ａとに基づいて、第１データＤ１及び第２コマンドＣ１ａを転送すべきか否かをさらに判定する。これにより、半導体メモリ４０に正常に書き込みが行われていると書き込み判定回路６０が判定した場合、コマンド生成器３０への第１データＤ１及び第２コマンドＣ１ａの供給は遮断され、半導体メモリ４０に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、第１データＤ１及び第２コマンドＣ１ａはコマンド生成器３０に供給される。
【００８２】
（５）
ここでは、半導体メモリ４０の救済データ格納領域４３には、通常データ格納領域４１に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、第２コマンドＣ１ａ及び第２アドレス情報Ａ２に基づいて、第１データＤ１が書き込まれる。また、管理情報格納領域４２には、通常データ格納領域４１に正常に書き込みが行われていないと書き込み判定回路６０が判定した場合、使用される領域として第２アドレスが記憶される。これらにより、第１データＤ１は救済される。
【００８３】
＜第２実施形態＞
本発明の第２実施形態に係る半導体記憶装置の構成図を図９に示す。
【００８４】
半導体記憶装置１００は、基本的な構成は第１実施形態と同様であるが、入力コマンドデコータ１０の代わりに入力コマンドデコータ１１０を備え、コマンド生成器３０の代わりにコマンド生成器１３０を備え、半導体メモリ４０の代わりに半導体メモリ１４０を備え、書込み判定回路６０の代わりに書込み判定回路１６０を備える点で第１実施形態と異なる。
【００８５】
すなわち、書込み判定回路１６０は、半導体メモリ１４０に正常に書き込みが行われていないと判定した場合に、ＦＰフラグをＯＦＦせずに、ＮＧフラグが依然としてＯＦＦしている旨の情報を入力コマンドデコータ１１０へ供給する。
【００８６】
入力コマンドデコーダ１１０は、半導体メモリ１４０に正常に書き込みが行われていないと書き込み判定回路１６０が判定した場合、第４コマンドＣ３ａをコマンド生成器１３０に供給する。
【００８７】
このとき、コマンド生成器１３０は、入力コマンドデコーダ１１０から受け取った第４コマンドＣ３ａに基づいて、第３アドレス情報Ａ２と第２コマンドＣ１ａと第１データＤ１とを半導体メモリ１４０に供給する。第３アドレス情報Ａ３は、第３アドレスの情報である。第３アドレスは、救済データ格納領域におけるアドレスであり、第１アドレス及び第２アドレスと異なるアドレスである。また、コマンド生成器１３０は、第３アドレス情報Ａ３を保持する。
【００８８】
半導体メモリ１４０には、第１コマンドＣ１及び第３アドレス情報Ａ３に基づいて、第１データＤ１が書き込まれる。また、半導体メモリ１４０では、第５コマンドＣ５に基づいて、第４データＤ４が読み出される。ここで、第４データＤ４は、半導体メモリ１４０において第３アドレスから読み出されたデータである。
【００８９】
＜半導体記憶装置が出荷される前に検査される際の処理の流れ＞
半導体記憶装置が出荷される前に検査される際の処理の流れを、図１０及び図１１に示す。半導体記憶装置が出荷される前に検査される際の処理の流れは、基本的に第１実施形態と同様であるが、次の点で第１実施形態と異なる。
【００９０】
図１１に示すステップＳ１０８（図１１で示す（２））では、救済が可能であるか否かが判断される。すなわち、コマンド生成器１３０は、保持している第２アドレス情報Ａ２に基づいて、第２アドレスが救済データ格納領域のアドレスの上限（例えば、１０２３）を超えているか否かを判断する。あるいは、保持している第３アドレス情報Ａ３に基づいて、第３アドレスが救済データ格納領域のアドレスの上限（例えば、１０２３）を超えているか否かを判断する。上限を超えていないと判断される場合、救済が可能であると判断されてステップＳ１０９へ進められ、上限を超えていると判断される場合、救済が可能でないと判断されてステップＳ１４へ進められる。
【００９１】
ステップＳ１０９では、第２アドレス（第３アドレス）がカウントアップされる。すなわち、コマンド生成器１３０は、入力コマンドデコーダ１１０から受け取った第４コマンドＣ３ａと、保持している第２アドレス情報Ａ２（第３アドレス情報Ａ３）とに基づいて、第２アドレス（第３アドレス）をカウントアップする。そして、コマンド生成器１３０は、第２アドレス情報Ａ２と第２コマンドＣ１ａと第１データＤ１とを半導体メモリ１４０に供給する。第２アドレス情報Ａ２は、第２アドレスの情報である。第２アドレスは、第１アドレスと異なるアドレスである。また、コマンド生成器１３０は、次の第４コマンドＣ３ａが供給されるまで、第２アドレス情報Ａ２を保持する。
【００９２】
ステップＳ１１０では、第１データが通常データ格納領域から救済データ格納領域へ置き換えられる。すなわち、半導体メモリ１４０には、第１コマンドＣ１及び第２アドレス情報Ａ２に基づいて、救済データ格納領域へ第１データＤ１が書き込まれる。また、半導体メモリ１４０では、第５コマンドＣ５に基づいて、第３データＤ３（第４データＤ４）が読み出される。ここで、第３データＤ３（第４データＤ４）は、半導体メモリ１４０において第２アドレス（第３アドレス）から読み出されたデータである。
【００９３】
ステップＳ１１１では、半導体メモリに正常に書き込みが行われたか否かが判定される。すなわち、データラッチ７０は、第１データＤ１を入力コマンドデコーダ１０から受け取る。そして、データラッチ７０は、第１データＤ１を一時的に記憶しておき、所定のタイミングで第１データＤ１を書き込み判定回路１６０へ供給する。
【００９４】
書き込み判定回路１６０は、第１データＤ１をデータラッチ７０から受け取る。また、書き込み判定回路１６０は、第５コマンドＣ５を半導体メモリ１４０へ供給し、第３データＤ３を半導体メモリ１４０から受け取る。そして、書き込み判定回路１６０は、第１データＤ１と第３データＤ３とに基づいて、半導体メモリ１４０（救済データ格納領域）に正常に書き込みが行われたか否かを判定する。具体的には、書き込み判定回路１６０は、第１データＤ１と第３データＤ３（第４データＤ４）とを比較して、同じである場合に正常に書き込みが行われたと判定し、異なる場合に正常に書き込みが行われていないと判定する。正常に書き込みが行われたと判定された場合、ステップＳ１２へ進められ、正常に書き込みが行われていないと判定された場合、ステップＳ１０８へ進められる。
【００９５】
＜半導体記憶装置に関する特徴＞
第３コマンドＣ３が入力された場合に正常に書き込みが行われれば第３コマンドＣ３を無視することができているので、複数ある場合でも、同時に救済しながらテストすることができるようになっている点は、第１実施形態と同様である。したがって、このような半導体記憶装置１００によっても、テスト効率の低減は抑制され、製品の歩留まりは向上する。
【００９６】
また、救済データ格納領域には、正常に書き込みが行われていないと書き込み判定回路１６０が判定した場合、第４コマンドＣ１ａ及び第３アドレス情報Ａ３に基づいて、第１データＤ１が書き込まれる。また、管理情報格納領域には、救済データ格納領域に正常に書き込みが行われていないと書き込み判定回路１６０が判定した場合、使用されない領域として第２アドレスが記憶され、使用される領域として第３アドレスが記憶される。これらにより、半導体メモリ１４０において正常に書き込みが行われなかったアドレスに対して、第１データＤ１はさらに救済される。
【産業上の利用可能性】
【００９７】
本発明に係る半導体記憶装置は、テスト効率の低減を抑制でき、製品の歩留まりを向上することができるという効果を有し、半導体記憶装置等として有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１実施形態に係る半導体記憶装置の構成図。
【図２】本発明の第１実施形態における入力コマンドデコーダの構成図。
【図３】本発明の第１実施形態における入力コマンドデコーダの構成図。
【図４】本発明の第１実施形態における判定回路の構成図。
【図５】本発明の第１実施形態における半導体メモリの構成図。
【図６】管理情報の構成を示す図。
【図７】半導体記憶装置が出荷される前に検査される際の処理の流れを示すフローチャート。
【図８】半導体記憶装置が出荷される前に検査される際の処理の流れを示すフローチャート。
【図９】本発明の第２実施形態に係る半導体記憶装置の構成図。
【図１０】半導体記憶装置が出荷される前に検査される際の処理の流れを示すフローチャート。
【図１１】半導体記憶装置が出荷される前に検査される際の処理の流れを示すフローチャート。
【符号の説明】
【００９９】
１，１００  半導体記憶装置
１０，１１０  入力コマンドデコーダ
３０，１３０  コマンド生成器
４０，１４０  半導体メモリ
６０，１６０  書込み判定回路
７０  データラッチ
【図１】
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【図２】
2007122794.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007122794.tif 000009
【図８】
2007122794.tif 000010
【図９】
2007122794.tif 000011
【図１０】
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【図１１】
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