(57)【要約】【課題】強誘電体容量の分極量が減少した場合であっても、センスアンプの誤読み出し動作を防ぐことができる強誘電体メモリを提供する。【解決手段】２Ｔ／２Ｃ型のメモリセル１と、メモリセル１からビット線ＢＬ、ＢＬＸに読み出されたデータを検出するプリセンスアンプ２、３と、プリセンスアンプ２、３の出力電位差を増幅するセンスアンプ６と、閾値がプリセンスアンプ３の出力電位の上昇に応じて下降し、プリセンスアンプ２の出力が所定電位に達したことを検出する可変閾値シュミットトリガ回路１０と、閾値がプリセンスアンプ２の出力電位の上昇に応じて下降し、プリセンスアンプ３の出力が所定電位に達したことを検出する可変閾値シュミットトリガ回路１１と、可変閾値シュミットトリガ回路１０、１１のどちらかの出力信号変化を検出してセンスアンプ６を起動するＮＡＮＤ回路９を備える。【選択図】          図１
2007066340.tif 000002
【特許請求の範囲】
【請求項１】
相補データが記憶される第１、第２の強誘電体容量を有する２トランジスタ／２キャパシタ型の第１のメモリセルと、
前記第１の強誘電体容量から第１のビット線に読み出されたデータを検出する第１のプリセンスアンプと、
前記第２の強誘電体容量から第２のビット線に読み出されたデータを検出する第２のプリセンスアンプと、
前記第１のプリセンスアンプの出力が所定電位に達したことを検出する第１の電位検出手段と、
前記第２のプリセンスアンプの出力が所定電位に達したことを検出する第２の電位検出手段と、
前記第１、第２の電位検出手段のどちらかの出力信号変化で起動し、前記第１、第２のプリセンスアンプの出力電位差を増幅する第１のセンスアンプを備え、
前記第１の電位検出手段は、その閾値が前記第２のプリセンスアンプの出力電位に応じて変化するように構成され、
前記第２の電位検出手段は、その閾値が前記第１のプリセンスアンプの出力電位に応じて変化するように構成されている
ことを特徴とする強誘電体メモリ。
【請求項２】
前記第１の電位検出手段は、その閾値が前記第２のプリセンスアンプの出力電位の上昇に応じて下降するように構成され、
前記第２の電位検出手段は、その閾値が前記第１のプリセンスアンプの出力電位の上昇に応じて下降するように構成されている
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記第１の電位検出手段は、プルダウン用の第１のＮＭＯＳトランジスタを有する第１のシュミットトリガ回路と、第２のＮＭＯＳトランジスタを有し、
前記第１のシュミットトリガ回路は、入力端を前記第１のプリセンスアンプの出力端に接続し、
前記第２のＮＭＯＳトランジスタは、ドレインを前記第１のＮＭＯＳトランジスタのドレインに接続し、ソースを接地し、ゲートを前記第２のプリセンスアンプの出力端に接続し、
前記第２の電位検出手段は、プルダウン用の第３のＮＭＯＳトランジスタを有する第２のシュミットトリガ回路と、第４のＮＭＯＳトランジスタを有し、
前記第２のシュミットトリガ回路は、入力端を前記第２のプリセンスアンプの出力端に接続し、
前記第４のＮＭＯＳトランジスタは、ドレインを前記第３のＮＭＯＳトランジスタのドレインに接続し、ソースを接地し、ゲートを前記第１のプリセンスアンプの出力端に接続している
ことを特徴とする請求項２記載の強誘電体メモリ。
【請求項４】
前記第１の電位検出手段は、プルダウン用の第１のＮＭＯＳトランジスタを有する第１のインバータと、第２のＮＭＯＳトランジスタを有し、
前記第１のインバータは、入力端を前記第１のプリセンスアンプの出力端に接続し、
前記第２のＮＭＯＳトランジスタは、ドレインを前記第１のＮＭＯＳトランジスタのドレインに接続し、ソースを接地し、ゲートを前記第２のプリセンスアンプの出力端に接続し、
前記第２の電位検出手段は、プルダウン用の第３のＮＭＯＳトランジスタを有する第２のインバータと、第４のＮＭＯＳトランジスタを有し、
前記第４のＮＭＯＳトランジスタは、ドレインを前記第３のＮＭＯＳトランジスタのドレインに接続し、ソースを接地し、ゲートを前記第１のプリセンスアンプの出力端に接続している
ことを特徴とする請求項２記載の強誘電体メモリ。
【請求項５】
第３の強誘電体容量を有し、前記第１のメモリセルと同時にデータ読み出しが行われる１トランジスタ／１キャパシタ型の第２のメモリセルと、
前記第３の強誘電体容量から第３のビット線に読み出されたデータを検出する第３のプリセンスアンプと、
前記第１、第２の電位検出手段のどちらかの出力信号変化で起動し、前記第３のプリセンスアンプの出力電位と参照電位との電位差を増幅する第２のセンスアンプを備えている
ことを特徴とする請求項１、２、３または４記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体容量を記憶媒体とする強誘電体メモリ（ＦeＲＡＭ）に関する。より詳細には、強誘電体メモリにおけるデータ読み出し技術に関する。
【背景技術】
【０００２】
図７は従来の強誘電体メモリの一例の要部のブロック回路図、図８はその詳細な回路図である（例えば、特許文献１参照）。図７および図８において、１は２トランジスタ／２キャパシタ型（２Ｔ／２Ｃ型）のメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ＢＬＸはビット線、２、３はプリセンスアンプ、４は閾値発生回路、５はマイナス電圧発生回路、６はセンスアンプ、７、８はシュミットトリガ回路、９はＮＡＮＤゲートである。
【０００３】
実際には、メモリセルは、縦横に多数配列されているが、ここでは、１個のメモリセルのみを図示し、他のメモリセルは図示を省略している。また、プリセンスアンプ２、３、センスアンプ６、シュミットトリガ回路７、８およびＮＡＮＤゲート９で読み出し回路が構成されているが、このような読み出し回路は、実際には複数組あるが、図７および図８に示す読み出し回路以外は図示を省略している。また、閾値発生回路４およびマイナス電圧発生回路５は、複数の読み出し回路で共用される。
【０００４】
メモリセル１は、記憶媒体をなす強誘電体容量Ｆ１、Ｆ２と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）からなるアクセストランジスタＮ１、Ｎ２を有している。
【０００５】
アクセストランジスタＮ１は、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ１の一端に接続し、ソースをビット線ＢＬに接続し、強誘電体容量Ｆ１は、他端をプレート線ＰＬに接続している。アクセストランジスタＮ２は、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ２の一端に接続し、ソースをビット線ＢＬＸに接続し、強誘電体容量Ｆ２は、他端をプレート線ＰＬに接続している。
【０００６】
本例では、書き込み回路は、図示を省略しているが、強誘電体容量Ｆ１、Ｆ２には相補データが書き込まれる。即ち、強誘電体容量Ｆ１にデータ“０”が書込まれる場合には、強誘電体容量Ｆ２にはデータ“１”が書き込まれ、強誘電体容量Ｆ１にデータ“１”が書き込まれる場合には、強誘電体容量Ｆ２にはデータ“０”が書込まれる。
【０００７】
ここで、強誘電体容量Ｆ１に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位（例えば、３Ｖ）にしてアクセストランジスタＮ１をＯＮにし、ビット線ＢＬの電位＝ＧＮＤ電位（０Ｖ）、プレート線ＰＬの電位＝ＶＤＤ電位とし、強誘電体容量Ｆ１に正電圧を印加することにより行われる。
【０００８】
これに対して、強誘電体容量Ｆ２に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ２をＯＮにし、ビット線ＢＬＸの電位＝ＶＤＤ電位、プレート線ＰＬの電位＝ＧＮＤ電位とし、強誘電体容量Ｆ２に負電圧を印加することにより行われる。
【０００９】
また、強誘電体容量Ｆ１に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ１をＯＮにし、ビット線ＢＬの電位＝ＶＤＤ電位、プレート線ＰＬの電位＝ＧＮＤ電位とし、強誘電体容量Ｆ１に負電圧を印加することにより行われる。
【００１０】
これに対して、強誘電体容量Ｆ２に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ２をＯＮにし、ビット線ＢＬＸの電位＝ＧＮＤ電位、プレート線ＰＬの電位＝ＶＤＤ電位とし、強誘電体容量Ｆ２に正電圧を印加することにより行われる。
【００１１】
プリセンスアンプ２は、スイッチＳ１、Ｓ３と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ１と、容量Ｃ１、Ｃ３を有している。スイッチＳ１は、一端をビット線ＢＬに接続し、他端を接地し、ビット線ＢＬのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。スイッチＳ３は、一端を節点ＭＩＮＵＳに接続し、他端をマイナス電圧発生回路５の出力端５Ａに接続し、節点ＭＩＮＵＳのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。
【００１２】
ＰＭＯＳトランジスタＰ１は、ソースをビット線ＢＬに接続し、ゲートを閾値発生回路４の出力端４Ａに接続し、ドレインを節点ＭＩＮＵＳに接続している。容量Ｃ１は、一端を節点ＭＩＮＵＳに接続し、他端を接地している。容量Ｃ３は、一端を節点ＭＩＮＵＳに接続し、他端を節点ＯＵＴに接続している。
【００１３】
プリセンスアンプ３は、スイッチＳ２、Ｓ４と、ＰＭＯＳトランジスタＰ２と容量Ｃ２、Ｃ４を有している。スイッチＳ２は、一端をビット線ＢＬＸに接続し、他端を接地し、ビット線ＢＬＸのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。スイッチＳ４は、一端を節点ＭＩＮＵＳＸに接続し、他端をマイナス電圧発生回路５の出力端５Ａに接続し、節点ＭＩＮＵＳＸのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。
【００１４】
ＰＭＯＳトランジスタＰ２は、ソースをビット線ＢＬＸに接続し、ゲートを閾値発生回路４の出力端４Ａに接続し、ドレインを節点ＭＩＮＵＳＸに接続している。容量Ｃ２は、一端を節点ＭＩＮＵＳＸに接続し、他端を接地している。容量Ｃ４は、一端を節点ＭＩＮＵＳＸに接続し、他端を節点ＯＵＴＸに接続している。
【００１５】
閾値発生回路４は、ビット線ＢＬ、ＢＬＸがＧＮＤ電位の時、即ち、ＰＭＯＳトランジスタＰ１、Ｐ２のソースがＧＮＤ電位の時のＰＭＯＳトランジスタの閾値ＶＴＨＰに等しい電位を発生するものであり、閾値発生回路４が出力する電位ＶＴＨＰは、ＧＮＤ電位よりも低い電位である。マイナス電圧発生回路５は負電位ＶＭＩＮＵＳ（例えば、−３Ｖ）を発生するものである。
【００１６】
センスアンプ６は、ラッチ型センスアンプであり、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７と、ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７と、スイッチＳ５、Ｓ６とインバータＩＢ１を有している。
【００１７】
ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４は、ドレイン同士を接続すると共に、ゲート同士を接続し、インバータＩＢ２を構成している。また、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５は、ドレイン同士を接続すると共に、ゲート同士を接続し、インバータＩＢ３を構成している。
【００１８】
インバータＩＢ２、ＩＢ３は、インバータＩＢ２の入力端をインバータＩＢ３の出力端および節点ＳＡＯＵＴＸに接続すると共に、インバータＩＢ３の入力端をインバータＩＢ２の出力端及び節点ＳＡＯＵＴに接続することにより、節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位差を増幅するように構成されている。
【００１９】
ＰＭＯＳトランジスタＰ３は、ソースをＶＤＤ電源に接続し、ドレインをＰＭＯＳトランジスタＰ４、Ｐ５のソースに接続し、ゲートをインバータＩＢ１の出力端に接続することにより、インバータＩＢ２、ＩＢ３をＶＤＤ電源から切り離す電源スイッチをなしている。インバータＩＢ１は、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲを反転するものである。
【００２０】
ＮＭＯＳトランジスタＮ３は、ドレインをＮＭＯＳトランジスタＮ４、Ｎ５のソースに接続し、ソースを接地し、ゲートをＮＡＮＤゲート９の出力端に接続することにより、インバータＩＢ２、ＩＢ３をＧＮＤ電源から切り離す電源スイッチをなしている。
【００２１】
ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６は、トランスファゲートＴＧ１を構成しており、トランスファゲートＴＧ１は、入力端を節点ＯＵＴに接続し、出力端を節点ＳＡＯＵＴに接続している。なお、ＰＭＯＳトランジスタＰ６のゲートはＮＡＮＤゲート９の出力端に接続され、ＮＭＯＳトランジスタＮ６のゲートはインバータＩＢ１の出力端に接続されている。
【００２２】
ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７は、トランスファゲートＴＧ２を構成しており、トランスファゲートＴＧ２は、入力端を節点ＯＵＴＸに接続し、出力端を節点ＳＡＯＵＴＸに接続している。なお、ＰＭＯＳトランジスタＰ７のゲートはＮＡＮＤゲート９の出力端に接続され、ＮＭＯＳトランジスタＮ７のゲートはインバータＩＢ１の出力端に接続されている。
【００２３】
スイッチＳ５は、一端を節点ＯＵＴに接続し、他端を接地しており、節点ＯＵＴのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。スイッチＳ６は、一端を節点ＯＵＴＸに接続し、他端を接地しており、節点ＯＵＴＸのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。
【００２４】
シュミットトリガ回路７は、ＰＭＯＳトランジスタＰ８、Ｐ９、Ｐ１０とＮＭＯＳトランジスタＮ８を有しており、入力端７Ａを節点ＯＵＴに接続し、出力端７ＢをＮＡＮＤゲート９の一方の入力端子に接続している。
【００２５】
ＰＭＯＳトランジスタＰ８は、ゲートを入力端７Ａに接続し、ソースをＶＤＤ電源に接続している。ＰＭＯＳトランジスタＰ９は、ゲートを入力端７Ａに接続し、ソースをＰＭＯＳトランジスタＰ８のドレインに接続し、ドレインを出力端７Ｂに接続している。
【００２６】
ＮＭＯＳトランジスタＮ８は、ゲートを入力端７Ａに接続し、ドレインを出力端７Ｂに接続し、ソースを接地している。ＰＭＯＳトランジスタＰ１０は、ソースをＰＭＯＳトランジスタＰ８のドレインに接続し、ドレインを接地し、ゲートをＰＭＯＳトランジスタＰ９のドレインに接続している。
【００２７】
シュミットトリガ回路８は、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３とＮＭＯＳトランジスタＮ９を有しており、シュミットトリガ回路８は、入力端８Ａを節点ＯＵＴＸに接続し、出力端８ＢをＮＡＮＤゲート９の他方の入力端子に接続している。
【００２８】
ＰＭＯＳトランジスタＰ１１は、ゲートを入力端８Ａに接続し、ソースをＶＤＤ電源に接続している。ＰＭＯＳトランジスタＰ１２は、ゲートを入力端８Ａに接続し、ソースをＰＭＯＳトランジスタＰ１１のドレインに接続し、ドレインを出力端８Ｂに接続している。
【００２９】
ＮＭＯＳトランジスタＮ９は、ゲートを入力端８Ａに接続し、ドレインを出力端８Ｂに接続し、ソースを接地している。ＰＭＯＳトランジスタＰ１３は、ソースをＰＭＯＳトランジスタＰ１１のドレインに接続し、ドレインを接地し、ゲートをＰＭＯＳトランジスタＰ１２のドレインに接続している。
【００３０】
ＮＡＮＤゲート９は、シュミットトリガ回路７の出力ＴＲＧ１とシュミットトリガ回路８の出力ＴＲＧ２をＮＡＮＤ処理してラッチ起動信号ＳＡＰＯＷＥＲを出力するものである。ラッチ起動信号ＳＡＰＯＷＥＲは、インバータＩＢ１の入力端およびＰＭＯＳトランジスタＰ６、Ｐ７のゲートに印加される。
【００３１】
図９は図７（図８）に示す従来の強誘電体メモリのデータ読み出し動作を示す波形図であり、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ＢＬＸ、節点ＭＩＮＵＳ、ＭＩＮＵＳＸ、節点ＯＵＴ、ＯＵＴＸ、ラッチ起動信号ＳＡＰＯＷＥＲおよび節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位変化を示しているが、強誘電体容量Ｆ１、Ｆ２の分極量が減少していない場合において、強誘電体容量Ｆ１にはデータ“１”が、強誘電体容量Ｆ２にはデータ“０”が書き込まれており、これを読み出す場合を例としている。
【００３２】
図７（図８）に示す従来の強誘電体メモリにおいては、メモリセル１からデータを読み出す場合、時刻ＴＲＥＳまでは、プリセンスアンプ２、３内のスイッチＳ１、Ｓ２はＯＮを維持し、図９（Ｃ）に示すように、ビット線ＢＬ、ＢＬＸをＧＮＤ電位に固定しているが、時刻ＴＲＥＳ以降は、スイッチＳ１、Ｓ２がＯＦＦとなり、ビット線ＢＬ、ＢＬＸを開放する。
【００３３】
また、閾値発生回路４は、ビット線ＢＬ、ＢＬＸがＧＮＤ電位、即ち、ＰＭＯＳトランジスタＰ１、Ｐ２のソースがＧＮＤ電位の時のＰＭＯＳトランジスタの閾値ＶＴＨＰに等しい電位を発生し、これをＰＭＯＳトランジスタＰ１、Ｐ２のゲートに供給する。
【００３４】
また、プリセンスアンプ２、３内のスイッチＳ３、Ｓ４は、時刻ＴＲＥＳまではＯＮを維持し、節点ＭＩＮＵＳ、ＭＩＮＵＳＸをマイナス電圧発生回路５が出力する負電位ＶＭＩＮＵＳ（例えば、−３Ｖ）に下げているが、時刻ＴＲＥＳ以降はＯＦＦとなり、節点ＭＩＮＵＳ、ＭＩＮＵＳＸを開放する。なお、時刻ＴＲＥＳから時刻ＴＷＬＰＬまでは、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位は、容量Ｃ１、Ｃ２によって負電位ＶＭＩＮＵＳに保たれる。
【００３５】
時刻ＴＷＬＰＬになると、図９（Ａ）、(Ｂ)に示すようにワード線ＷＬとプレート線ＰＬの電位がＶＤＤ電位に上げられ、アクセストランジスタＮ１、Ｎ２がＯＮとなり、強誘電体容量Ｆ１、Ｆ２に正電圧が印加される。ここに、データ“１”を記憶していた強誘電体容量Ｆ１に印加される電圧は、書き込み時と反対極性であることから、強誘電体容量Ｆ１に分極反転が起こり、強誘電体容量Ｆ１から比較的大きな反転電荷がビット線ＢＬに流れることになる。
【００３６】
この時、ビット線ＢＬの電位は上がろうとするが、ＰＭＯＳトランジスタＰ１のゲートに閾値ＶＴＨＰが印加されているため、図９（Ｃ）に示すようにビット線ＢＬの電位が僅かに上がると、ＰＭＯＳトランジスタＰ１がＯＮし、ビット線ＢＬからＰＭＯＳトランジスタＰ１のソースおよびドレインを介して節点ＭＩＮＵＳに反転電荷に等しい電荷が流れ、ビット線ＢＬの電位はＧＮＤ電位の近傍に保たれると共に、容量Ｃ１によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳの電位は、図９(Ｄ)に一点鎖線で示すように大きく上昇する。
【００３７】
これに対して、データ“０”を記憶していた強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であることから、強誘電体容量Ｆ２では分極反転は起こらず、強誘電体容量Ｆ２から比較的小さな電荷がビット線ＢＬＸに流れることになる。
【００３８】
この時、ビット線ＢＬＸの電位も上がろうとするが、ＰＭＯＳトランジスタＰ２のゲートに閾値ＶＴＨＰが印加されているため、図９（Ｃ）に示すようにビット線ＢＬＸの電位が僅かに上がると、ＰＭＯＳトランジスタＰ２がＯＮし、ビット線ＢＬＸからＰＭＯＳトランジスタＰ２のソースおよびドレインを介して節点ＭＩＮＵＳＸに電荷が流れ、ビット線ＢＬＸの電位はＧＮＤ電位の近傍に保たれると共に、容量Ｃ２によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳＸの電位は、図９(Ｄ)に二点鎖線で示すように上昇するが、節点ＭＩＮＵＳの上昇よりは小さい。
【００３９】
また、センスアンプ６内のスイッチＳ５、Ｓ６は、時刻ＴＲＥＳまではＯＮにされており、節点ＯＵＴ、ＯＵＴＸは、時刻ＴＲＥＳまではＧＮＤ電位に固定されると共に、節点ＭＩＮＵＳ、ＭＩＮＵＳＸは、前述のように、時刻ＴＲＥＳまでは負電位ＶＭＩＮＵＳに固定されている。
【００４０】
時刻ＴＲＥＳ以降、スイッチＳ５、Ｓ６はＯＦＦとなり、節点ＯＵＴ、ＯＵＴＸは開放されるが、容量Ｃ３、Ｃ４は、それぞれその両端の電位差を保つので、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位変化に応じて節点ＯＵＴ、ＯＵＴＸも動くことになる。したがって、図９（Ｄ）に示すように、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位が上昇すると、節点ＯＵＴ、ＯＵＴＸの電位は、図９（Ｅ）に示すように、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの波形と同じ波形で、電位が｜ＶＭＩＮＵＳ｜だけ上にずれ、ＧＮＤ電位を基準とした正電位の波形となる。
【００４１】
また、シュミットトリガ回路７、８の入力端７Ａ、８Ａはそれぞれ節点ＯＵＴ、ＯＵＴＸに接続されているが、節点ＯＵＴ、ＯＵＴＸの電位は、読み出し前にはＧＮＤ電位とされるので、シュミットトリガ回路７、８の出力ＴＲＧ１、ＴＲＧ２は、読み出し前にはＶＤＤ電位となり、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲは、読み出し前にはＧＮＤ電位となっている。
【００４２】
読み出しが始まると、節点ＯＵＴ、ＯＵＴＸの電位が上昇し、本例の場合、図９（Ｅ）に示すように、節点ＯＵＴが節点ＯＵＴＸよりも先に時刻Ｔ２でシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達することになる。この結果、シュミットトリガ回路７の出力ＴＲＧ１がＶＤＤ電位からＧＮＤ電位に切り替わり、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲは、図９（Ｆ）に示すように、ＧＮＤ電位からＶＤＤ電位に切り替わる。
【００４３】
なお、節点ＯＵＴ、ＯＵＴＸの電位はゆるやかに立ち上がるが、シュミットトリガ回路７、８は、いったん出力が切り替わると、入力が多少変動しても切り替わらないため、チャッタリング（閾値付近での入力の僅かな変動で出力がなんども切り替わること）を起こすことはない。
【００４４】
また、節点ＯＵＴの電位がシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達する時刻Ｔ２までは、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲはＧＮＤ電位を保ち、クロスカップル接続されたインバータＩＢ２、ＩＢ３はＶＤＤ電源およびＧＮＤ電源から切り離されて非活性状態となっている。また、トランスファゲートＴＧ１、ＴＧ２はＯＮで、節点ＯＵＴは節点ＳＡＯＵＴに接続され、節点ＯＵＴＸは節点ＳＡＯＵＴＸに接続されている。
【００４５】
時刻Ｔ２で、図９（Ｆ）に示すようにラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位になると、トランスファゲートＴＧ１、ＴＧ２はＯＦＦとなると共に、インバータＩＢ２、ＩＢ３にＶＤＤおよびＧＮＤ電源が供給され、インバータＩＢ２、ＩＢ３は活性状態となり、図９（Ｇ）に示すように、節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位差がＶＤＤ電位−ＧＮＤ電位まで増幅されて読み出し出力となる。
【００４６】
以上のように、図７（図８）に示す従来の強誘電体メモリでは、シュミットトリガ回路７、８が電位検出手段として節点ＯＵＴ、ＯＵＴＸの電位を検出し、ＮＡＮＤゲート９がラッチ起動信号ＳＡＰＯＷＥＲを生成することにより、節点ＯＵＴ、ＯＵＴＸの電位差が大きい時刻Ｔ２にセンスアンプ６のラッチ動作を起動できるようにしている。
【００４７】
仮に、シュミットトリガ回路７、８を設けず、所定時間にセンスアンプ６のラッチ動作を起動することにすると、強誘電体容量Ｆ１、Ｆ２の特性は、ばらつきや温度依存、時間劣化が大きいので、図９に示す時刻Ｔ１のように充分余裕を取った時間に設定せざるをえず、この場合、節点ＯＵＴ、ＯＵＴＸの電位差ΔＶ１が小さくなってしまう。
【００４８】
本例では、強誘電体容量Ｆ１にはデータ“１”が、強誘電体容量Ｆ２にはデータ“０”が書き込まれていた場合について説明したが、強誘電体容量Ｆ１にデータ“０”が、強誘電体容量Ｆ２にデータ“１”が書き込まれていた場合も同様である。なお、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４は強誘電体容量でも、その他の容量でも良い。
【特許文献１】特開２００５−１２９１５１号公報
【特許文献２】特開２００２−１３３８５７号公報
【非特許文献１】Ｓ．Ｋａｗａｓｈｉｍａ，ｅｔ．ａｌ．，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３７，ＮＯ．５，ＭＡＹ  ２００２，ｐ５９２−５９８
【発明の開示】
【発明が解決しようとする課題】
【００４９】
図１０は図７（図８）に示す従来の強誘電体メモリが有する問題点を説明するための波形図であり、図１０（Ａ）は節点ＯＵＴ、ＯＵＴＸの電位変化、図１０（Ｂ）はラッチ起動信号ＳＡＰＯＷＥＲを示している。但し、図１０（Ａ）に一点鎖線で示す節点ＯＵＴの電位変化および二点鎖線で示す節点ＯＵＴＸの電位変化は、いずれも製造後初期での常温での電位波形であり、図９（Ｅ）に示す節点ＯＵＴ、ＯＵＴＸの電位変化を拡大して示すものである。また、実線で示す節点ＯＵＴの電位波形および点線で示す節点ＯＵＴＸの電位変化は、強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合の電位波形である。
【００５０】
一般に、強誘電体容量の分極量は、常温より高温で減少する。また、書き込み後、長時間放置すると、減極と呼ばれる分極量の減少が起こる。また、繰り返し読み書き、即ち、分極反転を繰り返すと、ファティーグ（疲労特性）と呼ばれる分極量の減少が起こる。これらいずれか又は複合要因により分極量の減少が起こると、図１０（Ａ）の実線で示すように、強誘電体容量Ｆ１からのデータ“１”の読み出し波形は下降し、点線で示すように、強誘電体容量Ｆ２からのデータ“０”の読み出し波形は上昇する。
【００５１】
図７（図８）に示す従来の強誘電体メモリにおいては、初期状態時、常温において、強誘電体容量Ｆ１にはデータ“１”が、強誘電体容量Ｆ２にはデータ“０”が書き込まれていた場合、節点ＯＵＴの電位がシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに先に達して、時刻Ｔ２で、ラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位となり、センスアンプ６はラッチ動作を開始するが、この場合、センスアンプ６には、充分余裕を取って設定された固定時刻Ｔ１でラッチを起動する場合の電位差ΔＶ１よりも大きな電位差ΔＶ２が与えられる。
【００５２】
しかしながら、高温、減極、ファティーグ等のいずれか又は複合要因により強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合には、節点ＯＵＴの電位変化は、図１０（Ａ）に実線で示す波形となり、シュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達する時刻がＴ３となり、この時点でセンスアンプ６によるラッチが開始されることになる。
【００５３】
この時、節点ＯＵＴＸの電位も強誘電体膜Ｆ２の分極量の減少により上昇しているため、節点ＯＵＴ、ＯＵＴＸの電位差はΔＶ２よりも小さい電位差ΔＶ３となる。この場合、センスアンプ６は、入力電位差が小さいため、誤読み出しを起こす可能性がある。しかし、図１０（Ａ）に示す様に、時刻Ｔ３より前に、電位差ΔＶ３より大きな電位差ΔＶ４が生じている時刻Ｔ４があり、その時刻Ｔ４にラッチを起動できれば、より大きな入力電位差が得られ誤動作を防ぐことができる。
【００５４】
本発明は、かかる点に鑑み、強誘電体容量の分極量が減少した場合であっても、センスアンプの誤読み出し動作を防ぐことができるようにした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００５５】
本発明の強誘電体メモリは、相補データが記憶される第１、第２の強誘電体容量を有する２Ｔ／２Ｃ型のメモリセルと、第１の強誘電体容量から第１のビット線に読み出されたデータを検出する第１のプリセンスアンプと、第２の強誘電体容量から第２のビット線に読み出されたデータを検出する第２のプリセンスアンプと、第１のプリセンスアンプの出力が所定電位に達したことを検出する第１の電位検出手段と、第２のプリセンスアンプの出力が所定の電位に達したことを検出する第２の電位検出手段と、第１、第２の電位検出手段のどちらかの出力信号変化で起動し、第１、第２のプリセンスアンプの出力電位差を増幅するセンスアンプを備え、第１の電位検出手段は、その閾値が第２のプリセンスアンプの出力電位に応じて変化するように構成され、第２の電位検出手段は、その閾値が第１のプリセンスアンプの出力電位に応じて変化するように構成されるものである。
【発明の効果】
【００５６】
本発明によれば、第１の電位検出手段は、その閾値が第２のプリセンスアンプの出力電位に応じて変化するように構成され、第２の電位検出手段は、その閾値が第１のプリセンスアンプの出力電位に応じて変化するように構成されるので、強誘電体容量の分極量が減少し、第１、第２のプリセンスアンプの出力電位差が小さくなっている場合であっても、センスアンプは、データ読み出し時に、第１、第２のプリセンスアンプの電位差が誤読み出しを起こす可能性のある小電位差になる前に、ラッチ動作を開始することができる。したがって、強誘電体容量の分極量が減少した場合であっても、センスアンプの誤読み出し動作を防ぐことができる。
【発明を実施するための最良の形態】
【００５７】
（第１実施形態）
図１は本発明の第１実施形態の要部のブロック回路図、図２はその詳細な回路図である。本発明の第１実施形態は、図７（図８）に示す従来の強誘電体メモリが設けるシュミットトリガ回路７、８の代わりに、可変閾値シュミットトリガ回路１０、１１を設け、その他については、図７（図８）に示す従来の強誘電体メモリと同様に構成したものである。
【００５８】
可変閾値シュミットトリガ回路１０は、図７（図８）に示すシュミットトリガ回路７にＮＭＯＳトランジスタＮ１０を付加したものであり、ＰＭＯＳトランジスタＰ８、Ｐ９、Ｐ１０とＮＭＯＳトランジスタＮ８、Ｎ１０を有しており、入力端１０Ａを節点ＯＵＴに接続し、出力端１０ＢをＮＡＮＤゲート９の一方の入力端子に接続している。
【００５９】
ここで、ＰＭＯＳトランジスタＰ８は、ゲートを入力端１０Ａに接続し、ソースをＶＤＤ電源に接続している。ＰＭＯＳトランジスタＰ９は、ゲートを入力端１０Ａに接続し、ソースをＰＭＯＳトランジスタＰ８のドレインに接続し、ドレインを出力端１０Ｂに接続している。ＮＭＯＳトランジスタＮ８は、ゲートを入力端１０Ａに接続し、ドレインを出力端１０Ｂに接続し、ソースを接地している。
【００６０】
ＰＭＯＳトランジスタＰ１０は、ソースをＰＭＯＳトランジスタＰ８のドレインに接続し、ドレインを接地し、ゲートをＰＭＯＳトランジスタＰ９のドレインに接続している。ＮＭＯＳトランジスタＮ１０は、ドレインをＮＭＯＳトランジスタＮ８のドレインに接続し、ソースを接地し、ゲートを節点ＯＵＴＸに接続している。
【００６１】
可変閾値シュミットトリガ回路１１は、図７（図８）に示すシュミットトリガ回路８にＮＭＯＳトランジスタ１１を付加したものであり、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３とＮＭＯＳトランジスタＮ９、Ｎ１１を有しており、入力端１１Ａを節点ＯＵＴＸに接続し、出力端１１ＢをＮＡＮＤゲート９の他方の入力端子に接続している。
【００６２】
ＰＭＯＳトランジスタＰ１１は、ゲートを入力端１１Ａに接続し、ソースをＶＤＤ電源に接続している。ＰＭＯＳトランジスタＰ１２は、ゲートを入力端１１Ａに接続し、ソースをＰＭＯＳトランジスタＰ１１のドレインに接続し、ドレインを出力端１１Ｂに接続している。ＮＭＯＳトランジスタＮ９は、ゲートを入力端１１Ａに接続し、ドレインを出力端１１Ｂに接続し、ソースを接地している。
【００６３】
ＰＭＯＳトランジスタＰ１３は、ソースをＰＭＯＳトランジスタＰ１１のドレインに接続し、ドレインを接地し、ゲートをＰＭＯＳトランジスタＰ１２のドレインに接続している。ＮＭＯＳトランジスタＮ１１は、ドレインをＮＭＯＳトランジスタＮ９のドレインに接続し、ソースを接地し、ゲートを節点ＯＵＴに接続している。
【００６４】
即ち、可変閾値シュミットトリガ回路１０は、その閾値がプリセンスアンプ３の出力電位、即ち、節点ＯＵＴＸの電位の上昇に応じて下降するように構成され、可変閾値シュミットトリガ回路１１は、その閾値がプリセンスアンプ２の出力電位、即ち、節点ＯＵＴの電位の上昇に応じて下降するように構成されている。
【００６５】
図３は本発明の第１実施形態のデータ読み出し動作を示す波形図であり、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ＢＬＸ、節点ＭＩＮＵＳ、ＭＩＮＵＳＸ、節点ＯＵＴ、ＯＵＴＸ、ラッチ起動信号ＳＡＰＯＷＥＲおよび節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位変化を示しているが、強誘電体容量Ｆ１、Ｆ２の分極量が減少していない場合において、強誘電体容量Ｆ１にはデータ“１”が、強誘電体容量Ｆ２にはデータ“０”が書き込まれており、これを読み出す場合を例としている。
【００６６】
本発明の第１実施形態では、メモリセル１からデータを読み出す場合、時刻ＴＲＥＳまでは、プリセンスアンプ２、３内のスイッチＳ１、Ｓ２はＯＮを維持し、図３（Ｃ）に示すように、ビット線ＢＬ、ＢＬＸをＧＮＤ電位に固定しているが、時刻ＴＲＥＳ以降は、スイッチＳ１、Ｓ２がＯＦＦとなり、ビット線ＢＬ、ＢＬＸを開放する。
【００６７】
また、閾値発生回路４は、ビット線ＢＬ、ＢＬＸがＧＮＤ電位、即ち、ＰＭＯＳトランジスタＰ１、Ｐ２のソースがＧＮＤ電位の時のＰＭＯＳトランジスタの閾値ＶＴＨＰに等しい電位を発生し、これをＰＭＯＳトランジスタＰ１、Ｐ２のゲートに供給する。
【００６８】
また、プリセンスアンプ２、３内のスイッチＳ３、Ｓ４は、時刻ＴＲＥＳまではＯＮを維持し、節点ＭＩＮＵＳ、ＭＩＮＵＳＸをマイナス電圧発生回路５が出力する負電位ＶＭＩＮＵＳ（例えば、−３Ｖ）に下げているが、時刻ＴＲＥＳ以降はＯＦＦとなり、節点ＭＩＮＵＳ、ＭＩＮＵＳＸを開放する。なお、時刻ＴＲＥＳから時刻ＴＷＬＰＬまでは、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位は、容量Ｃ１、Ｃ２によって負電位ＶＭＩＮＵＳに保たれる。
【００６９】
時刻ＴＷＬＰＬになると、図３（Ａ）、(Ｂ)に示すようにワード線ＷＬとプレート線ＰＬの電位がＶＤＤ電位に上げられ、アクセストランジスタＮ１、Ｎ２がＯＮとなり、強誘電体容量Ｆ１、Ｆ２に正電圧が印加される。ここに、データ“１”を記憶していた強誘電体容量Ｆ１に印加される電圧は、書き込み時と反対極性であることから、強誘電体容量Ｆ１に分極反転が起こり、強誘電体容量Ｆ１から比較的大きな反転電荷がビット線ＢＬに流れることになる。
【００７０】
この時、ビット線ＢＬの電位が上がろうとするが、ＰＭＯＳトランジスタＰ１のゲートに閾値ＶＴＨＰが印加されているため、図３（Ｃ）に示すようにビット線ＢＬの電位が僅かに上がると、ＰＭＯＳトランジスタＰ１がＯＮし、ビット線ＢＬからＰＭＯＳトランジスタＰ１のソースおよびドレインを介して節点ＭＩＮＵＳに反転電荷に等しい電荷が流れ、ビット線ＢＬの電位はＧＮＤ電位の近傍に保たれると共に、容量Ｃ１によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳの電位は、図３(Ｄ)に一点鎖線で示すように大きく上昇する。
【００７１】
これに対して、データ“０”を記憶していた強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であることから、強誘電体容量Ｆ２では分極反転は起こらず、強誘電体容量Ｆ２から比較的小さな電荷がビット線ＢＬＸに流れることになる。
【００７２】
この時、ビット線ＢＬＸの電位も上がろうとするが、ＰＭＯＳトランジスタＰ２のゲートに閾値ＶＴＨＰが印加されているため、図３（Ｃ）に示すようにビット線ＢＬＸの電位がわずかに上がると、ＰＭＯＳトランジスタＰ２がＯＮし、ビット線ＢＬＸからＰＭＯＳトランジスタＰ２のソースおよびドレインを介して節点ＭＩＮＵＳＸに電荷が流れ、ビット線ＢＬＸの電位はＧＮＤ電位の近傍に保たれると共に、容量Ｃ２によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳＸの電位は、図３(Ｄ)に二点鎖線で示すように上昇するが、節点ＭＩＮＵＳの上昇よりは小さい。
【００７３】
また、センスアンプ６内のスイッチＳ５、Ｓ６は、時刻ＴＲＥＳまではＯＮにされており、節点ＯＵＴ、ＯＵＴＸは、時刻ＴＲＥＳまではＧＮＤ電位に固定されると共に、節点ＭＩＮＵＳ、ＭＩＮＵＳＸは、前述のように、時刻ＴＲＥＳまでは負電位ＶＭＩＮＵＳに固定されている。
【００７４】
時刻ＴＲＥＳ以降、スイッチＳ５、Ｓ６はＯＦＦとなり、節点ＯＵＴ、ＯＵＴＸは開放されるが、容量Ｃ３、Ｃ４は、それぞれその両端の電位差を保つので、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位変化に応じて節点ＯＵＴ、ＯＵＴＸも動くことになる。したがって、図３（Ｄ）に示すように、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位が上昇すると、節点ＯＵＴ、ＯＵＴＸの電位は、図３（Ｅ）に示すように、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの波形と同じ波形で、電位が｜ＶＭＩＮＵＳ｜だけ上にずれ、ＧＮＤ電位を基準とした正電位の波形となる。
【００７５】
また、可変閾値シュミットトリガ回路１０、１１の入力端１０Ａ、１１Ａはそれぞれ節点ＯＵＴ、ＯＵＴＸに接続されているが、節点ＯＵＴ、ＯＵＴＸの電位は、読み出し前にはＧＮＤ電位とされるので、可変閾値シュミットトリガ回路１０、１１の出力ＴＲＧ１、ＴＲＧ２は、読み出し前にはＶＤＤ電位となり、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲは、読み出し前にはＧＮＤ電位となっている。
【００７６】
ここに、ＮＭＯＳトランジスタ１０のゲートは節点ＯＵＴＸに接続され、ＮＭＯＳトランジスタ１１のゲートは節点ＯＵＴに接続されているので、ＮＭＯＳトランジスタ１０、１１は、そのゲートにＮＭＯＳトランジスタの閾値より高い電圧を印加されるとＯＮし初め、それぞれ節点ＴＲＧ１，ＴＲＧ２を引き下げようとする電流を流す。この結果、ＮＭＯＳトランジスタＮ１０、Ｎ１１のゲート電圧が高いほど、可変閾値シュミットトリガ回路１０、１１の閾値が下げられる。
【００７７】
時刻ＴＷＬＰＬ以降、読み出しが始まり、時刻Ｔ２になると、節点ＯＵＴＸの電位は、まだ低いため、可変閾値シュミットトリガ回路１０の閾値は、ほぼＰＭＯＳトランジスタＰ８、Ｐ９、Ｐ１０およびＮＭＯＳトランジスタＮ８からなるシュミットトリガ回路（図８に示すシュミットトリガ回路７）の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴのままであり、節点ＯＵＴの電位は、可変閾値シュミットトリガ回路１０の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達するので、可変閾値シュミットトリガ回路１０の出力ＴＲＧ１がＧＮＤ電位に立下り、ラッチ起動信号ＳＡＰＯＷＥＲはＶＤＤ電位に切り替わる。
【００７８】
即ち、読み出しが始まると、節点ＯＵＴ、ＯＵＴＸの電位が上昇し、本例の場合、図３（Ｅ）に示すように、節点ＯＵＴが節点ＯＵＴＸよりも先に時刻Ｔ２で可変閾値シュミットトリガ回路１０の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達することになる。この結果、可変閾値シュミットトリガ回路１０の出力ＴＲＧ１がＶＤＤ電位からＧＮＤ電位に切り替わり、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲは、図３（Ｆ）に示すように、ＧＮＤ電位からＶＤＤ電位に切り替わる。
【００７９】
なお、節点ＯＵＴ、ＯＵＴＸの電位はゆるやかに立ち上がるが、可変閾値シュミットトリガ回路１０、１１は、いったん出力が切り替わると、入力が多少変動しても切り替わらないため、チャッタリング（閾値付近での入力の僅かな変動で出力がなんども切り替わること）を起こすことはない。
【００８０】
また、節点ＯＵＴの電位が可変閾値シュミットトリガ回路１０の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達する時刻Ｔ２までは、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲはＧＮＤ電位を保ち、クロスカップル接続されたインバータＩＢ２、ＩＢ３はＶＤＤ電源およびＧＮＤ電源から切り離されて非活性状態となっている。また、トランスファゲートＴＧ１、ＴＧ２はＯＮで、節点ＯＵＴ、ＯＵＴＸは節点ＳＡＯＵＴ、ＳＡＯＵＴＸに接続されている。
【００８１】
時刻Ｔ２で、図３（Ｆ）に示すように、ラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位になると、トランスファゲートＴＧ１、ＴＧ２はＯＦＦとなると共に、インバータＩＢ２、ＩＢ３にＶＤＤ電源およびＧＮＤ電源が供給され、インバータＩＢ２、ＩＢ３は活性状態となり、図３（Ｇ）に示すように、節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位差がＶＤＤ電位−ＧＮＤ電位まで増幅されて読み出し出力となる。
【００８２】
以上のように、本発明の第１実施形態では、可変閾値シュミットトリガ回路１０、１１が電位検出手段として節点ＯＵＴ、ＯＵＴＸの電位を検出し、ＮＡＮＤゲート９がラッチ起動信号ＳＡＰＯＷＥＲを生成することにより、強誘電体容量Ｆ１、Ｆ２の分極量が減少していない場合には、図７（図８）に示す従来の強誘電体メモリと同様に、節点ＯＵＴ、ＯＵＴＸの電位差が大きい時刻Ｔ２にセンスアンプ６のラッチ動作を起動できるようにしている。
【００８３】
図４は本発明の第１実施形態の効果を説明するため波形図であり、図４（Ａ）は節点ＯＵＴ、ＯＵＴＸの電位変化、図４（Ｂ）はラッチ起動信号ＳＡＰＯＷＥＲを示している。但し、図４（Ａ）に一点鎖線で示す節点ＯＵＴの電位変化および二点鎖線で示す節点ＯＵＴＸの電位変化は、いずれも製造後初期での常温での電位波形であり、図３（Ｅ）に示す節点ＯＵＴ、ＯＵＴＸの電位変化を拡大して示すものである。また、実線で示す節点ＯＵＴの電位波形および点線で示す節点ＯＵＴＸの電位変化は、強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合の電位波形である。
【００８４】
ここで、時刻Ｔ４における可変閾値シュミットトリガ回路１０の閾値は、時刻Ｔ２におけるＶＳＣＨＭＩＤＴから節点ＯＵＴＸの電位の上昇に応じて下降し、ＶＡＲＩＡＢＬＥ＿ＶＳＣＨＭＩＤＴとなる。この結果、強誘電体容量Ｆ１、Ｆ２の分極量が減少している場合であっても、節点ＯＵＴの電位がＶＡＲＩＡＢＬＥ＿ＶＳＣＨＭＩＤＴになれば、可変閾値シュミットトリガ回路１０の出力ＴＧ１は、ＧＮＤ電位となり、ＮＡＮＤゲート９が出力するラッチ起動信号ＳＡＰＯＷＥＲはＶＤＤ電位となり、センスアンプ６はラッチ動作を開始することになる。
【００８５】
このように、本発明の第１実施形態においては、時刻Ｔ４になると、センスアンプ６はラッチ動作を開始するが、この場合、センスアンプ６には、図７（図８）に示す従来の強誘電体メモリの場合に時刻Ｔ３で与えられる電位差ΔＶ３よりも大きな電位差ΔＶ４が与えられることになる。したがって、本発明の第１実施形態によれば、高温、減極、ファティーグ等のいずれか又は複合要因により強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合であっても、センスアンプ６の誤読み出し動作を防ぐことができる。
【００８６】
（第２実施形態）
図５は本発明の第２実施形態の要部の回路図である。本発明の第２実施形態は、プリセンスアンプ２、３の出力電位、即ち、節点ＯＵＴ、ＯＵＴＸの電位が所定電位に達したことを検出する電位検出手段として、図１（図２）に示す本発明の第１実施形態が備える可変閾値シュミットトリガ回路１０、１１の代わりに、可変閾値インバータ１２、１３を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００８７】
可変閾値インバータ１２は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１２、Ｎ１３を有しており、入力端１２Ａを節点ＯＵＴに接続し、出力端１２ＢをＮＡＮＤゲート９の一方の入力端子に接続している。
【００８８】
ＰＭＯＳトランジスタＰ１４は、ゲートを入力端１２Ａに接続し、ソースをＶＤＤ電源に接続し、ドレインを出力端１２Ｂに接続している。ＮＭＯＳトランジスタ１２は、ゲートを入力端１２Ａに接続し、ドレインを出力端１２Ｂに接続し、ソースを接地している。ＮＭＯＳトランジスタＮ１３は、ドレインをＮＭＯＳトランジスタＮ１２のドレインに接続し、ソースを接地し、ゲートを節点ＯＵＴＸに接続している。
【００８９】
可変閾値インバータ１３は、ＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１４、Ｎ１５を有しており、入力端１３Ａを節点ＯＵＴＸに接続し、出力端１３ＢをＮＡＮＤゲート９の他方の入力端子に接続している。
【００９０】
ＰＭＯＳトランジスタＰ１５は、ゲートを入力端１３Ａに接続し、ソースをＶＤＤ電源に接続し、ドレインを出力端１３Ｂに接続している。ＮＭＯＳトランジスタ１４は、ゲートを入力端１３Ａに接続し、ドレインを出力端１３Ｂに接続し、ソースを接地している。ＮＭＯＳトランジスタＮ１５は、ドレインをＮＭＯＳトランジスタＮ１４のドレインに接続し、ソースを接地し、ゲートを節点ＯＵＴに接続している。
【００９１】
即ち、可変閾値インバータ１２は、その閾値がプリセンスアンプ３の出力電位、即ち、節点ＯＵＴＸの電位の上昇に応じて下降するように構成され、可変閾値インバータ１３は、その閾値がプリセンスアンプ２の出力電位、即ち、節点ＯＵＴの電位の上昇に応じて下降するように構成されている。
【００９２】
このように構成された本発明の第２実施形態においては、可変閾値インバータ１２、１３を、可変閾値シュミットトリガ回路１０、１１と同様に、プリセンスアンプ２、３の出力電位、即ち、節点ＯＵＴ、ＯＵＴＸの電位が所定電位に達したことを検出する電位検出手段として機能させることができる。したがって、本発明の第２実施形態によっても、本発明の第１実施形態と同様に、高温、減極、ファティーグ等のいずれか又は複合要因により強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合であっても、センスアンプ６の誤読み出し動作を防ぐことができる。
【００９３】
（第３実施形態）
図６は本発明の第３実施形態の要部の回路図である。図６中、１４は図１および図２に示す本発明の第１実施形態である。但し、図１および図２に記載しているＢＬ、ＢＬＸ、ＯＵＴ、ＯＵＴＸ、ＳＡＯＵＴ、ＳＡＯＵＴＸは、図６では、それぞれＢＬ０、ＢＬ０Ｘ、ＯＵＴ０、ＯＵＴ０Ｘ、ＳＡＯＵＴ０、ＳＡＯＵＴ０Ｘと記載している。
【００９４】
また、１５−１、１５−ｍはワード線ＷＬおよびプレート線ＰＬに接続された１トランジスタ／１キャパシタ型（１Ｔ／１Ｃ型）のメモリセルであり、ワード線ＷＬおよびプレート線ＰＬに接続されている他のメモリセル１５−２〜１５−（ｍ−１）は図示を省略している。
【００９５】
メモリセル１５−１は、記憶媒体をなす強誘電体容量Ｆ３−１と、ＮＭＯＳトランジスタからなるアクセストランジスタＮ１６−１を有している。アクセストランジスタＮ１６−１は、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ３−１の一端に接続し、ソースをビット線ＢＬ１に接続しており、強誘電体容量Ｆ３−１は、他端をプレート線ＰＬに接続している。
【００９６】
メモリセル１５−ｍは、記憶媒体をなす強誘電体容量Ｆ３−ｍと、ＮＭＯＳトランジスタからなるアクセストランジスタＮ１６−ｍを有している。アクセストランジスタＮ１６−ｍは、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ３−ｍの一端に接続し、ソースをビット線ＢＬｍに接続しており、強誘電体容量Ｆ３−ｍは、他端をプレート線ＰＬに接続している。
【００９７】
１６−１はメモリセル１５−１に対応して設けられたプリセンスアンプ、１６−ｍはメモリセル１５−ｍに対応して設けられたプリセンスアンプであり、ＯＵＴ１はプリセンスアンプ１６−１の出力側の節点、ＯＵＴｍはプリセンスアンプ１６−ｍの出力側の節点である。メモリセル１５−２〜１５−（ｍ−１）に対応して設けられているプリセンスアンプ１６−２〜１６−（ｍ−１）は図示を省略している。なお、プリセンスアンプ１６−１〜１６−ｍは、プリセンスアンプ２、３と同様に構成されている。
【００９８】
１７−１はプリセンスアンプ１６−１に対応して設けられたセンスアンプ、１７−ｍはプリセンスアンプ１６−ｍに対応して設けられたセンスアンプであり、ＳＡＯＵＴ１、ＳＡＯＵＴ１Ｘはセンスアンプ１７−１の出力側の節点、ＳＡＯＵＴｍ、ＳＡＯＵＴｍＸはセンスアンプ１７−ｍの出力側の節点である。プリセンスアンプ１６−２〜１６−（ｍ−１）に対応して設けられているセンスアンプ１７−２〜１７−（ｍ−１）は図示を省略している。
【００９９】
センスアンプ１７−１〜１７−ｍは、センスアンプ６と同様の回路構成を有している。但し、センスアンプ１７−ｉ（但し、ｉ＝１、２、…、ｍ）は、対応するプリセンスアンプ１６−ｉの出力と参照電位ＶＲＥＦとの電位差を増幅するように構成されている。
【０１００】
参照電圧ＶＲＥＦは、図示しない参照電圧生成回路で生成され、強誘電体容量Ｆ１、Ｆ２の分極量が減少した場合において、データ読み出し時、節点ＯＵＴ０、ＯＵＴ０Ｘのいずれかの電位が先に可変閾値シュミットトリガ回路１０、１１の入力立ち上がり側の閾値ＶＡＲＩＡＢＬＥ＿ＶＳＣＨＭＩＤＴに達した場合における（図４に示す時刻Ｔ４における）節点ＯＵＴ０、ＯＵＴ０Ｘ間電位のおよそ中間の電位とされる。
【０１０１】
このように構成された本発明の第３実施形態によれば、２Ｔ２Ｃ型のメモリセル１に対応して設けられている可変閾値シュミットトリガ回路１０、１１およびＮＡＮＤゲート９により適正なセンスアンプ起動タイミングを決定することができ、そのタイミングで１Ｔ１Ｃ型のメモリセルに対応して設けられているセンスアンプを起動させることができる。
【０１０２】
したがって、本発明の第３実施形態によれば、高温、減極、ファティーグ等のいずれか又は複合要因により強誘電体容量Ｆ１、Ｆ２、Ｆ３−１〜Ｆ３−ｍを始めとする強誘電体容量の分極量が減少した場合であっても、センスアンプ６、１７−１〜１７−ｍの誤読み出し動作を防ぐことができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１実施形態の要部のブロック回路図である。
【図２】本発明の第１実施形態の要部の詳細な回路図である。
【図３】本発明の第１実施形態のデータ読み出し動作を示す波形図である。
【図４】本発明の第１実施形態の効果を説明するための波形図である。
【図５】本発明の第２実施形態の要部の回路図である。
【図６】本発明の第３実施形態の要部の回路図である。
【図７】従来の強誘電体メモリの一例の要部のブロック回路図である。
【図８】従来の強誘電体メモリの一例の要部の詳細な回路図である。
【図９】図７（図８）に示す従来の強誘電体メモリのデータ読み出し動作を示す波形図である。
【図１０】図７（図８）に示す従来の強誘電体メモリが有する問題点を説明するための波形図である。
【符号の説明】
【０１０４】
１…２トランジスタ／２キャパシタ型のメモリセル
２、３…プリセンスアンプ
４…閾値発生回路
５…マイナス電圧発生回路
６…センスアンプ
７、８…シュミットトリガ回路
９…ＮＡＮＤゲート
１０、１１…可変閾値シュミットトリガ回路
１２、１３…可変閾値インバータ
１４…本発明の第１実施形態
１５−１、１５−ｍ…１トランジスタ／１キャパシタ型のメモリセル
１６−１、１６−ｍ…プリセンスアンプ
１７−１、１７−ｍ…センスアンプ
【図１】
2007066340.tif 000003
【図２】
2007066340.tif 000004
【図３】
2007066340.tif 000005
【図４】
2007066340.tif 000006
【図５】
2007066340.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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