(57)【要約】【課題】集積度の向上により端子数の非常に増えた半導体集積回路装置において、静電ノイズ耐性解析、および設計最適化の時間短縮を図る。【解決手段】半導体集積回路装置の静電ノイズ耐性を解析する方法であって、半導体集積回路装置を領域分割し、各領域において得られたインピーダンス情報から静電ノイズ耐性の比較的弱い箇所を検出することが可能であり、解析時間が従来よりも大幅に短縮化される。その結果、半導体集積回路装置の設計最適化に要する時間も短縮化される。【選択図】図６
2007073838.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置の内部回路を複数のブロックに分割する工程と、
前記複数のブロックそれぞれのインピーダンス情報に基づいて静電ノイズに対する耐性を解析する工程と、
を含むことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項２】
前記インピーダンス情報を、前記ブロックの内部回路を抵抗と容量とからなるＲＣ回路に等価変換し、この等価変換したＲＣ回路から取得する、ことを特徴とする請求項１に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項３】
前記ＲＣ回路を電源−グラウンド間の単一のＲＣ回路に縮退する、ことを特徴とする請求項２に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項４】
前記縮退を、動作周波数が高いときはＲＣ回路のインピーダンスを抵抗成分でのみ近似して抵抗縮退し、低いときは容量成分でのみ近似して容量縮退する、ことを特徴とする請求項３に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項５】
前記近似した単一ＲＣ回路における抵抗値と容量値とからＲＣ乗算値を算出し、このＲＣ乗算値から静電ノイズ耐性の弱いブロックを検出する、ことを特徴とする請求項４に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項６】
前記検出を、保護回路を含む入出力回路のＲＣ乗算値と前記複数のブロックそれぞれのＲＣ乗算値とを比較した結果に基づいて、静電ノイズ耐性の弱いブロックと強いブロックとを判定することにより行う、ことを特徴とする請求項５に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項７】
半導体集積回路装置の内部回路を信号端子に繋がる領域とその他の領域とに分割する工程と、
前記信号端子に繋がる領域の内部回路を抵抗と容量とからなるＲＣ回路に等価変換する工程と、
この等価変換したＲＣ回路内のＲＣ乗算値を算出する工程と、
このＲＣ乗算値から前記信号端子に繋がる領域の静電ノイズ耐性を検出する工程と、
を含むことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項８】
前記信号端子に繋がる領域の内部回路を等価変換した前記ＲＣ回路を単一のＲＣ回路に縮退する、ことを特徴とする請求項７に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項９】
前記検出を、保護回路を含む入出力回路のＲＣ乗算値と前記信号端子に繋がる領域のＲＣ乗算値とを比較した結果に基づいて、当該信号端子に繋がる領域の静電ノイズ耐性を判定することにより行う、ことを特徴とする請求項７または８に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１０】
前記信号端子に繋がる領域の内部回路を単一のＲＣ回路に縮退することが可能でないときは、前記他の領域の内部回路を単一のＲＣ回路に縮退し、各領域についてシミュレーションにより静電ノイズ耐性を評価する、ことを特徴とする請求項８に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１１】
前記信号端子に繋がる領域を、入力信号端子または出力信号端子に繋がる領域とする、ことを特徴とする請求項７ないし１０のうちのいずれかに記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１２】
出力信号端子に繋がる領域において、電源−グラウンド間に静電ノイズを印加し、この印加により電荷が流れる経路それぞれにおけるＲＣ乗算値を、保護回路を含む入出力回路のＲＣ乗算値と比較し、この比較に基づいて、前記信号端子に繋がり且つ信号−グラウンド間にある領域と、前記信号端子に繋がり且つ信号−電源間にある領域と、前記その他の領域とのいずれかの静電ノイズ耐性を判定する、ことを特徴とする請求項１１に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１３】
半導体集積回路装置の内部回路を全信号端子に繋がる領域（Ｓ）とその他の領域（Ｚ）とに分割する工程と、
前記全信号端子に繋がる領域（Ｓ）を信号端子に繋がる領域（Ｓ１，Ｓ２，…）とそれぞれに対応してそれ以外の領域（Ｚ１，Ｚ２，…）とに分割する工程と、
前記領域（Ｓ１，Ｓ２，…）、領域（Ｚ１，Ｚ２，…）、領域（Ｚ）の内部回路をＲＣ回路にモデル化する工程と、
半導体集積回路装置の内部回路を領域（Ｘ１）＝領域（Ｓ１＋Ｚ１＋Ｚ）、領域（Ｘ２）＝領域（Ｓ２＋Ｚ２＋Ｚ）、…にモデル化する工程と、
を有し、
各領域（Ｘ１）、領域（Ｘ２）、…の静電ノイズ耐性の解析においては、領域（Ｚ）のモデルを使いまわすことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１４】
半導体集積回路装置の内部回路を複数の領域に分割する工程と、
前記複数の領域それぞれをＲＣ回路に等価変換する工程と、
前記複数の領域それぞれに静電ノイズを印加する工程と、
前記静電ノイズが印加されたときの前記複数の領域それぞれにおけるインピーダンスを静電ノイズの周波数から求める工程と、
保護回路を含む入出力回路のインピーダンスと、前記求めた前記複数の領域それぞれのインピーダンスとを比較し、この比較結果に基づいて前記複数の領域に対する静電ノイズ耐性の判定を行う工程と、
を含むことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１５】
半導体集積回路装置の内部回路からスタンダードセルのみで構成されているブロックを抽出する工程と、
前記ブロックの面積情報を取得する工程と、
この面積情報から前記ブロックの静電ノイズ耐性の判定を行う工程と、
を含むことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１６】
前記ブロックを半導体集積回路装置のレイアウト情報から抽出する、ことを特徴とする請求項１５に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１７】
前記ブロックの面積情報を、あらかじめ面積に対応して求めた容量値を対応表としてまとめておき、ブロック面積を前記対応表に対応させてブロックの容量値を得るとともに、その容量値と当該ブロックの抵抗値とからＲＣ乗算値を算出し、この算出したＲＣ乗算値に基づいてブロックの静電ノイズ耐性の判定を行う、ことを特徴とする請求項１５または１６に記載の半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１８】
請求項１ないし１７のうちのいずれかに記載の静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い領域を検出する工程と、
前記検出した静電ノイズ耐性の弱い領域に接続されている端子を抽出する工程と、
前記抽出した端子に対して静電ノイズ検証シミュレーションを実施する工程と、
を含むことを特徴とする半導体集積回路装置の静電ノイズ耐性解析方法。
【請求項１９】
請求項１ないし１８のうちのいずれかに記載の静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い経路を検出する工程と、
前記検出した静電ノイズ耐性の弱い経路におけるインピーダンス情報を取得する工程と、
前記インピーダンス情報に基づいて前記検出した静電ノイズ耐性の弱い経路のインピーダンスを上げて当該経路の静電ノイズ耐性を補強する工程と、
を含むことを特徴とする半導体集積回路装置の設計最適化方法。
【請求項２０】
請求項１ないし１８のうちのいずれかに記載の静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い経路を検出する工程と、
前記検出した静電ノイズ耐性の弱い経路におけるインピーダンス情報を取得する工程と、
前記インピーダンス情報に基づいて前記検出した静電ノイズ耐性の弱い経路と平行した経路のインピーダンスを下げて当該静電ノイズ耐性の弱い経路に対する静電ノイズ耐性を補強する工程と、
を含むことを特徴とする半導体集積回路装置の設計最適化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の静電ノイズ耐性解析方法、これを用いた設計最適化方法に係り、特に、静電気放電（ＥＳＤ  ：  Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対する大規模半導体集積回路装置の静電ノイズ耐性を解析するノイズ耐性解析方法およびこの方法を用いて行う半導体集積回路装置の設計最適化方法に関する。
【０００２】
本明細書において静電ノイズとは静電気により生じた電荷の流入と定義することができ、静電ノイズ耐性とは静電気によりトランジスタが破壊されやすいか否かの指標と定義することができる。
【背景技術】
【０００３】
携帯機器の普及により、近年のＬＳＩ（大規模半導体集積回路装置）のトレンドの１つが低消費電力化となっている。低消費電力化のためには、電源分離による電源停止や低電圧化が使われるが、これにより静電ノイズ耐性が弱くなっている。このため、半導体集積回路装置の静電ノイズ耐性の解析が必要不可欠となっている。
【０００４】
通常、半導体集積回路の静電ノイズ耐性の解析に際しては、全端子に対して静電ノイズを入力し半導体集積回路の破壊箇所を特定する必要がある。
【０００５】
しかしながら、集積度の向上により端子数も増え、半導体集積回路の静電ノイズ耐性の解析には長時間を要するようになった。
【０００６】
そこで、短時間かつ高精度で静電ノイズ耐性の解析を行うことが重大な要件となっており、種々の方法が提案されている。
【０００７】
従来の手法としては、半導体集積回路を抵抗と容量のみの回路に等価変換し、各端子に電源電圧を印加し、各素子の電位分布をシミュレーションすることにより静電気放電による破壊が生じる可能性の高い箇所を特定するという方法が用いられており、これを全端子に対して行う方法が提案されている（特許文献１参照）。
【０００８】
この方法では、静電ノイズ耐性の弱い箇所を容易に特定することが可能であり、解析時間の短縮化も多少は成された。
【特許文献１】特開平１０−５４８６５号（〔０００７〕−〔００１０〕図１−２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の手法では、１端子ごとにトランジスタレベルシミュレーションを実行するため非常に時間がかかる。また、集積度の向上とともに半導体集積回路装置の外部端子数は増加しているため、１チップレベルで静電ノイズ耐性の検証を行うと、５００端子なら１ヶ月以上かかり非常に非効率であると考えられる。
【００１０】
そこで、本発明者らは、抵抗Ｒの値が高く容量Ｃの値が大きい領域に対しては静電ノイズ耐性が高いという点に着目し、抵抗値と容量値とを用いて静電ノイズ耐性を評価する方法を発明した。
【００１１】
本発明を用いると、短時間で半導体集積回路装置の静電ノイズ耐性の解析を行うことができ、その解析結果から耐性の弱い箇所に関する端子についてのみ静電ノイズ検証を行えばよいため、検証の対象となる端子を大幅に減少させることができる。
【００１２】
以上から、本発明では、静電ノイズ検証の時間短縮および、検証結果を元に動作特性の良好な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
（１）本発明第１にかかる半導体集積回路装置の静電ノイズ耐性解析方法は、半導体集積回路装置の内部回路を複数のブロックに分割する工程と、前記複数のブロックそれぞれのインピーダンス情報に基づいて静電ノイズに対する耐性を解析する工程と、を含むことを特徴とするものである。
【００１４】
本発明の方法においては、従来行っていたシミュレーションによる長時間の検証を行わずに、インピーダンス情報を用いた評価のみで静電ノイズ耐性が相対的に弱い箇所を分類できる。
【００１５】
（１Ａ）前記インピーダンス情報を、前記ブロックの内部回路を抵抗と容量とからなるＲＣ回路に等価変換し、この等価変換したＲＣ回路から取得することが好ましい。
【００１６】
（１Ｂ）前記ＲＣ回路を電源−グラウンド間の単一のＲＣ回路に縮退することが好ましい。
【００１７】
（１Ｃ）前記縮退を、動作周波数が高いときはＲＣ回路のインピーダンスを抵抗成分でのみ近似して抵抗縮退し、低いときは容量成分でのみ近似して容量縮退することが好ましい。
【００１８】
（１Ｄ）前記近似した単一ＲＣ回路における抵抗値と容量値とからＲＣ乗算値を算出し、このＲＣ乗算値から静電ノイズ耐性の弱いブロックを検出することが好ましい。
【００１９】
（１Ｅ）前記検出を、保護回路を含む入出力回路のＲＣ乗算値と前記複数のブロックそれぞれのＲＣ乗算値とを比較した結果に基づいて、静電ノイズ耐性の弱いブロックと強いブロックとを判定することにより行う好ましい。
【００２０】
（２）本発明第２にかかる半導体集積回路装置の静電ノイズ耐性解析方法は、半導体集積回路装置の内部回路を信号端子に繋がる領域とその他の領域とに分割する工程と、前記信号端子に繋がる領域の内部回路を抵抗と容量とからなるＲＣ回路に等価変換する工程と、この等価変換したＲＣ回路内のＲＣ乗算値を算出する工程と、このＲＣ乗算値から前記信号端子に繋がる領域の静電ノイズ耐性を検出する工程と、を含むことを特徴とするものである。
【００２１】
本発明第２では、前記信号端子に繋がる領域の内部回路を等価変換した前記ＲＣ回路を単一のＲＣ回路に縮退することが好ましい。
【００２２】
本発明第２では、前記検出を、保護回路を含む入出力回路のＲＣ乗算値と前記信号端子に繋がる領域のＲＣ乗算値とを比較した結果に基づいて、当該信号端子に繋がる領域の静電ノイズ耐性を判定することにより行うことが好ましい。
【００２３】
本発明第２では、前記信号端子に繋がる領域の内部回路を単一のＲＣ回路に縮退することが可能でないときは、前記他の領域の内部回路を単一のＲＣ回路に縮退し、各領域についてシミュレーションにより静電ノイズ耐性を評価することが好ましい。
【００２４】
本発明第２では、前記信号端子に繋がる領域を、入力信号端子または出力信号端子に繋がる領域とすることが好ましい。
【００２５】
本発明第２では、出力信号端子に繋がる領域において、電源−グラウンド間に静電ノイズを印加し、この印加により電荷が流れる経路それぞれにおけるＲＣ乗算値を、保護回路を含む入出力回路のＲＣ乗算値と比較し、この比較に基づいて、前記信号端子に繋がり且つ信号−グラウンド間にある領域と、前記信号端子に繋がり且つ信号−電源間にある領域と、前記その他の領域とのいずれかの静電ノイズ耐性を判定することが好ましい。
【００２６】
（３）本発明第３の半導体集積回路装置の静電ノイズ耐性解析方法は、半導体集積回路装置の内部回路を全信号端子に繋がる領域（Ｓ）とその他の領域（Ｚ）とに分割する工程と、前記全信号端子に繋がる領域（Ｓ）を信号端子に繋がる領域（Ｓ１，Ｓ２，…）とそれぞれに対応してそれ以外の領域（Ｚ１，Ｚ２，…）とに分割する工程と、前記領域（Ｓ１，Ｓ２，…）、領域（Ｚ１，Ｚ２，…）、領域（Ｚ）の内部回路をＲＣ回路にモデル化する工程と、半導体集積回路装置の内部回路を領域（Ｘ１）＝領域（Ｓ１＋Ｚ１＋Ｚ）、領域（Ｘ２）＝領域（Ｓ２＋Ｚ２＋Ｚ）、…にモデル化する工程と、を有し、各領域（Ｘ１）、領域（Ｘ２）、…の静電ノイズ耐性の解析においては、領域（Ｚ）のモデルを使いまわすことを特徴とするものである。
【００２７】
（４）本発明第４の半導体集積回路装置の静電ノイズ耐性解析方法は、半導体集積回路装置の内部回路を複数の領域に分割する工程と、前記複数の領域それぞれをＲＣ回路に等価変換する工程と、前記複数の領域それぞれに静電ノイズを印加する工程と、前記静電ノイズが印加されたときの前記複数の領域それぞれにおけるインピーダンスを静電ノイズの周波数から求める工程と、保護回路を含む入出力回路のインピーダンスと、前記求めた前記複数の領域それぞれのインピーダンスとを比較し、この比較結果に基づいて前記複数の領域に対する静電ノイズ耐性の判定を行う工程と、を含むことを特徴とするものである。
【００２８】
（５）本発明第５の半導体集積回路装置の静電ノイズ耐性解析方法は、半導体集積回路装置の内部回路からスタンダードセルのみで構成されているブロックを抽出する工程と、前記ブロックの面積情報を取得する工程と、この面積情報から前記ブロックの静電ノイズ耐性の判定を行う工程と、を含むことを特徴とするものである。
【００２９】
本発明第５では、前記ブロックを半導体集積回路装置のレイアウト情報から抽出することが好ましい。
【００３０】
本発明第５では、前記ブロックの面積情報を、あらかじめ面積に対応して求めた容量値を対応表としてまとめておき、ブロック面積を前記対応表に対応させてブロックの容量値を得るとともに、その容量値と当該ブロックの抵抗値とからＲＣ乗算値を算出し、この算出したＲＣ乗算値に基づいてブロックの静電ノイズ耐性の判定を行う好ましい。
【００３１】
（６）本発明第６の半導体集積回路装置の静電ノイズ耐性解析方法では、上記（１）ないし（５）のうちのいずれかの静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い領域を検出する工程と、前記検出した静電ノイズ耐性の弱い領域に接続されている端子を抽出する工程と、  前記抽出した端子に対して静電ノイズ検証シミュレーションを実施する工程と、を含むことを特徴とするものである。
【００３２】
（７）本発明第７の半導体集積回路装置の設計最適化方法は、静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い経路を検出する工程と、前記検出した静電ノイズ耐性の弱い経路におけるインピーダンス情報を取得する工程と、前記インピーダンス情報に基づいて前記検出した静電ノイズ耐性の弱い経路のインピーダンスを上げて当該経路の静電ノイズ耐性を補強する工程とを含むことを特徴とするものである。
【００３３】
（８）本発明第８の半導体集積回路装置の設計最適化方法は、静電ノイズ耐性解析方法を用いて静電ノイズ耐性の弱い経路を検出する工程と、前記検出した静電ノイズ耐性の弱い経路におけるインピーダンス情報を取得する工程と、前記インピーダンス情報に基づいて前記検出した静電ノイズ耐性の弱い経路と平行した経路のインピーダンスを下げて当該静電ノイズ耐性の弱い経路に対する静電ノイズ耐性を補強する工程と、を含むことを特徴とするものである。
【００３４】
（９）以上において、本発明では、解析対象となる半導体集積回路装置において、静電ノイズ耐性の比較的弱いブロックの検出が可能となる。但し、ＲＣ乗算値評価の代わりにＤＣ解析を用いた検出も可能である。
【発明の効果】
【００３５】
以上説明したように、本発明によれば、半導体集積回路装置の静電ノイズ耐性解析において、回路を要素ごとに分割し、各分割領域における抵抗値と容量値を用いて静電ノイズ耐性の強弱を判定しているため、短時間で耐性の弱い箇所を検出できる。また、前記静電ノイズ耐性解析を用いて階層処理を行えば、より詳細な箇所まで特定できる。
【００３６】
また、前記静電ノイズ耐性の弱い箇所についてのみ静電ノイズ検証を行えばよいので、１チップシミュレーションを行う際、大幅に時間短縮ができる。
【００３７】
また、前記静電ノイズ耐性解析の結果に基づいて容易に半導体集積回路装置の設計最適化を行える。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る静電ノイズ耐性解析方法および設計最適化方法について図面を参照しつつ詳細に説明する。以下で記載する抵抗とは、電源抵抗、配線抵抗を含み、容量とは、配線間容量、ゲート容量、ドレイン・ゲート間容量、ソース・ゲート間容量を含むこととする。
【００３９】
（実施の形態１）
本発明の実施の形態１として、半導体集積回路装置をブロック分割し、それぞれのブロックにおける抵抗値と容量値で静電ノイズ耐性を評価する方法を説明する。図１は本実施の形態のフローチャート図である。
【００４０】
まず、ステップＳ１で、図２に示すように、半導体集積回路装置をレイアウト情報に従い各電源系毎のブロック４乃至９に分割する。
【００４１】
次に、ステップＳ２で、分割されたブロック４乃至９それぞれを抵抗と容量のみの回路に等価変換する。この等価変換には、例えば、半導体集積回路をゲートレベルで寄生素子抽出したネットリストを用いる。このネットリストはマクロやセルの間の電源・配線抵抗と寄生容量とからなるものであり、セルやマクロについてはあらかじめ抵抗と容量からなるセルマクロ線形回路に近似する。一例として、図３に示すように、ブロック１０内の回路要素を電源−グラウンド間について回路１１を用いてモデル化する。
【００４２】
このセル・マクロ線形回路とステップＳ１で分割した個々のブロックのネットリストを用いて、等価ネットリストを作る。この等価ネットリストから、等価のＲおよび等価のＣを見積もることができる。
【００４３】
ここでは、ＰＭＯＳトランジスタ１２乃至１３がＯＮ状態、ＮＭＯＳトランジスタ１４乃至１５がＯＦＦ状態の場合を考慮しているが、ＰＭＯＳトランジスタ１２乃至１３がＯＦＦ状態、ＮＭＯＳトランジスタ１４乃至１５がＯＮ状態の場合も同様に表現できる。
【００４４】
以上のようにして、回路１１は回路１６のようにＲＣ回路に等価変換できる。但し、等価回路への変換方法は公知として様々な手法が存在するので、どの手法を用いてもよい。
【００４５】
尚、信号−電源間、信号−グラウンド間についても同様にモデル化することが可能である。
【００４６】
次に、ステップＳ３で、ステップＳ２の等価変換により生成したＲＣ回路の縮退を行う。実測から、周波数が１ＧＨｚ以下では、ＬＳＩはＲＣ回路として表されるので、インピーダンスはＺ＝Ｒ＋１／ｊωＣ（ω＝２πｆ）と表せる。ここで、動作周波数が高いときはＺ＝Ｒ、動作周波数が低いときはＺ＝１／ｊωＣと近似することができる。ＬＳＩはトランジスタ（ｚ＝ｒ＋１／ｊωｃ）  の並列回路で構成されているので、動作周波数が高いときはｚ＝ｒの並列回路、動作周波数が低いときはｚ＝１／ωｃの並列回路と表すことができるので、インピーダンスはＺ＝（１／Σ（１／ｒ））  ＋  （１／ｊω（Σｃ））と表せる。
【００４７】
以上のように、図３で示した回路１６を図４に回路１７として再掲する。図４に示す回路１７において、動作周波数が高い場合は、図４で示すように抵抗１８乃至２５でのみ構成される回路２９のように表現でき、動作周波数が低い場合は、容量２６乃至２８でのみ構成される回路３０のように表現できる。
【００４８】
回路２９から合成抵抗３１を、回路３０から合成容量３２を見積もることにより、回路１７を回路３３のように単一ＲＣ回路に縮退できる。ここで、合成抵抗３１は回路１７の抵抗成分を、合成容量３２は回路１７の容量成分を示していると考えている。
【００４９】
合成抵抗は、キルヒホッフの式に基づき、各接点での電圧・電流を行列式にして、行列の数値解析を行って求めることができる。また、市販のシミュレータを用いて、前記抵抗のみで表した等価回路にかかる電圧値、および前記等価回路に流れる電流値から合成抵抗を算出することも可能である。
【００５０】
次に、ステップＳ４で、図２のブロック４乃至９における抵抗値および容量値からＲＣ乗算値を算出する。このＲＣ乗算値をτと表すこととする。また、図２の保護回路を含む入出力回路２のＲＣ乗算値をステップＳ２及びステップＳ３と同様にして求めておく。
【００５１】
ここで、ＲＣ乗算値は時定数として表現できるので、シミュレーションにより過渡特性を調べ、その結果から求めることも可能である。以上のようにして求めたＲＣ乗算値をｔと表すこととする。
【００５２】
次に、ステップＳ５で、前記τとｔとの比較を行い、静電ノイズ耐性の強弱を判定する （ステップＳ６乃至Ｓ７）。
【００５３】
前述したように、τ及びｔは時定数として表現できるので、図５に示すように電荷が流れ込むまでの時間を表していることとなる。従って、図６に示すように、保護回路を含む入出力回路３５に静電ノイズ４２が印加された場合、静電ノイズ４２による電荷が、保護回路を含む入出力回路３５に流れる経路４３と内部ブロック３８を流れる経路４４とのどちらを通るかを判定できる。
【００５４】
即ち、τ＞ｔ  となる場合は、静電ノイズによる電荷が保護回路を含む入出力回路に流れ込みやすいことを示している。つまり、比較対象となるブロックは静電ノイズ耐性が強いと判定できる。
【００５５】
逆に、τ＜ｔ  となる場合は、静電ノイズによる電荷が保護回路を含む入出力回路よりも先に、比較対象となるブロックに流れ込みやすいことを示す。つまり、前記ブロックは静電ノイズ耐性が弱いと判定できる。また、入出力回路と比較せずに、各ブロックをＲＣ乗算値の小さいものから順にソートし、静電ノイズ耐性の強弱を相対的に判定し評価結果とすることも可能である。
【００５６】
以上のようにして、電源系毎に分割されたブロックの電源−グラウンド間における静電ノイズ耐性の強弱を判定することが出来る。
【００５７】
（実施の形態２）
次に、本発明の実施の形態２として、半導体集積回路装置を信号端子に繋がる領域とその他の領域とに分割し、それぞれの領域における抵抗値と容量値とで静電ノイズ耐性を評価する方法を説明する。
【００５８】
図７は本実施の形態のフローチャート図である。
【００５９】
まず、ステップＳ８で半導体集積回路装置を信号端子に繋がる領域とその他の領域とに分割し、ステップＳ９で各領域をＲＣ回路に等価変換する。
【００６０】
ここで、領域分割方法として、信号端子に繋がるＣＣＣ（ｃｈａｎｎｅｌ  ｃｏｎｎｅｃｔ  ｃｏｍｐｏｎｅｎｔ）、もしくは信号端子に繋がるゲート端子を有するＣＣＣを「信号端子に繋がる領域」、それ以外の電源−グラウンド間の回路要素を「その他の領域」として分割する方法をとる。なお、ＣＣＣとは具体的にはソース・ドレインで相互に繋がっているトランジスタ群と定義することができる。
【００６１】
このとき、ゲートを切り離して分割を行うため、ゲートが直接電源線もしくはグラウンド線に繋がっている場合以外は、そのゲート自体にかかる電圧で壊れるよりも、トランジスタのソース・ドレイン間の電流許容を超えるほうが早いものと想定し、そのゲートに関する接続関係は無視する。
【００６２】
具体例として、まず、入力信号端子についての分割について示す（図８参照）。前述した条件に基づき、インバータ４５乃至４８のゲートを切り離して分離すると、信号端子に繋がる領域は領域４９、その他の領域は領域５０となる。
【００６３】
ここで、切り離されたゲート端子は理想状態を想定して電源線及びグラウンド線に実行容量として接続される。領域４９乃至５０をＲＣ回路に等価変換すると領域５１乃至５２のように表せる。
【００６４】
尚、ここでは、ＰＭＯＳトランジスタがＯＮ状態、ＮＭＯＳトランジスタがＯＦＦ状態になっているものとして、ＯＮ状態のトランジスタは抵抗に、ＯＦＦ状態のトランジスタは容量に変換しているが、逆にＰＭＯＳトランジスタがＯＦＦ状態、ＮＭＯＳトランジスタがＯＮ状態になっていたとしても同様のモデルが得られる。
【００６５】
次に、出力信号端子についての分割について示す。（図９参照）。前述した条件に基づき、インバータ５３乃至５６のゲートを切り離して分離すると、信号端子に繋がる領域は領域５７、その他の領域は領域５８となる。
【００６６】
ここで、切り離されたゲート端子は理想状態を想定して電源線及びグラウンド線に実行容量として接続される。領域５７乃至５８をＲＣ回路に等価変換する際に、ＰＭＯＳトランジスタがＯＮ状態、ＮＭＯＳトランジスタがＯＦＦ状態になっているものとして、ＯＮ状態のトランジスタは抵抗に、ＯＦＦ状態のトランジスタは容量に変換すると領域５９乃至６０のように表せる。また、逆にＰＭＯＳトランジスタがＯＦＦ状態、ＮＭＯＳトランジスタがＯＮ状態になっているものとすると、領域５７乃至５８は領域６２乃至６３のように表せる。
【００６７】
以上のように出力信号端子についてはモデル６１及びモデル６４の２種類を考える必要がある。但し、領域６０及び領域６３に関しては同一のモデルとなっている。
【００６８】
次に、ステップＳ１０で信号端子に繋がる領域が単一ＲＣ回路に縮退可能かどうか確認する。
【００６９】
縮退可能な場合、ステップＳ１１で信号端子に繋がる領域及びその他の領域を単一ＲＣ回路に縮退する。縮退の方法は実施の形態１のステップＳ３に記載している通りである。
【００７０】
次に、ステップＳ１２で各経路におけるＲＣ乗算値を求め、ステップＳ１３で各経路におけるＲＣ乗算値を保護回路を含む入出力回路のＲＣ乗算値と比較する。
【００７１】
図１０に示すように、回路６５の信号−グラウンド間に静電ノイズを印加した場合、静電ノイズによる電荷が流れる経路として経路７１及び経路７２が考えられる。
【００７２】
経路７１における抵抗及び容量はＲ１＝（抵抗６７）、Ｃ１＝（容量６９）と表せ、経路７２における抵抗及び容量はＲ２＝（抵抗６６＋抵抗６８）、Ｃ２＝（容量７０）と表せる。
【００７３】
以上から、各経路におけるＲＣ乗算値τ１＝Ｒ１Ｃ１、τ２＝Ｒ２Ｃ２を求め、保護回路を含む入出力回路のＲＣ乗算値ｔと比較する。τ２＞  ｔ＞τ１という結果になれば、経路７１、即ち信号端子に繋がる領域且つ信号−グラウンド間の領域が静電ノイズ耐性の弱い領域と判定される（ステップＳ１４）。
【００７４】
また、信号端子に繋がる領域且つ信号−電源間の領域と、信号端子に繋がらないその他の領域を含む領域については、静電ノイズ耐性の強い領域と判定される（ステップＳ１５）。
【００７５】
またステップＳ１０において、信号端子に繋がる領域を単一ＲＣ回路に縮退することが不可能な場合、ステップＳ１６でその他の領域のみを単一ＲＣ回路に縮退する。次に、ステップＳ１７で、各領域に対してシミュレーションを行い、静電ノイズ耐性を解析する。この場合、その他の領域は縮退されているのでシミュレーション時間は大幅に短縮化される。
【００７６】
また、本実施の形態を、実施の形態１のステップＳ６で検出された静電ノイズ耐性の弱いブロックに適用することにより、さらに静電ノイズ耐性の弱い箇所を絞り込んでいくことも可能である。
【００７７】
（実施の形態３）
次に、本発明の実施の形態３として、半導体集積回路装置を信号端子に繋がる領域とその他の領域とに分割し、静電ノイズ耐性解析の際、前記その他の領域のモデルを使いまわす方法について説明する。
【００７８】
図１１は本実施の形態のフローチャート図である。
【００７９】
まず、ステップＳ１８で信号端子に繋がる領域とそれ以外の領域とに分割する。本実施の形態では実施の形態２の場合とは異なり、図１２に示すように、領域７３において、全信号端子に繋がっている領域７４とその他の領域７５とに分割する。
【００８０】
次に、ステップＳ１８で、全信号端子に繋がっている領域７４を信号端子毎に信号端子に繋がる領域及びそれ以外の領域に分割する。例えば、信号端子１に関して分割すると、全信号端子に繋がる領域７４は図１２に示すように、信号端子１に繋がる領域７６とそれ以外の領域７７に分割できる。
【００８１】
次に、ステップＳ１９で、信号端子１に繋がる領域７６とそれ以外の領域７７をＲＣ回路にモデル化し、それぞれモデルＳ１、Ｚ１とする。また、ステップＳ２０で、その他の領域７５をモデル化し、モデルＺとする。モデル化の方法は実施の形態２のステップＳ１１で示した通りである。
【００８２】
次に、ステップＳ２１で、信号端子１に繋がる領域とそれ以外の領域を、それぞれモデルＳ１、モデルＺ１＋Ｚとしてモデリングする。このモデリングは各信号端子に対して実施可能であるので、モデルＺは一度モデル化してしまえば、使いまわすことが可能である。
【００８３】
次に、ステップＳ２２で、前ステップでモデリングした結果を用いてＲＣ乗算値での静電ノイズ耐性評価を行う。ＲＣ乗算値での静電ノイズ耐性判定については、実施の形態１のステップＳ５に記載した通りである。
【００８４】
以上のようにして、その他の領域７５のモデルを使いまわして静電ノイズ耐性の判定が行える。また、出力信号端子に繋がる領域に関しては、図９のモデル６１及び６４の２種類が存在するので、信号端子１が出力信号端子である場合には、領域７５＋領域７７を一つのモデルとして使いまわすことが可能である。
【００８５】
（実施の形態４）
次に、本発明の実施の形態４として、半導体集積回路装置を領域分割し、各領域におけるインピーダンス情報から静電ノイズ耐性を判定する方法を説明する。図１３は本実施の形態のフローチャート図である。
【００８６】
まず、ステップＳ２３で半導体集積回路装置を分割し、ステップＳ２４で分割された各領域をＲＣ回路に等価変換する。これらは、実施の形態１のステップＳ２または実施の形態２のステップＳ９で用いた方法を用いればよい。
【００８７】
次に、ステップＳ２５で各領域におけるインピーダンス情報を取得する。分割された領域として領域Ａ、領域Ｂがあったとする。領域ＡにおけるインピーダンスはＺａ＝Ｒａ＋１／（ｊωＣａ）、領域ＢにおけるインピーダンスはＺｂ＝Ｒｂ＋１／（ｊωＣｂ）と表すことができる。また、ω＝２πｆであるので、静電ノイズが印加されたときのインピーダンスは静電ノイズの周波数から求めることが出来る。
【００８８】
次に、ステップＳ２６で各領域におけるインピーダンスを保護回路を含む入出力回路のインピーダンスと比較し、ステップＳ２６で静電ノイズ耐性の強弱を判定する。
【００８９】
ここで、保護回路を含む入出力回路のインピーダンスがＺ＝Ｒ＋１／（ｊωＣ）である場合を考える。ここで、Ｒ≒Ｒａである場合、インピーダンスの小さいほうが、静電ノイズ耐性が強いと判定できる。これは、実施の形態１でも記載したように、抵抗と容量の乗算値が大きいものほど静電ノイズ耐性が強いからである。つまり、抵抗値がほぼ同じであれば、容量値が大きい方、即ち、インピーダンスの小さい方が、静電ノイズ耐性が強いと判定できる。
【００９０】
同様に、Ｃ≒Ｃａである場合、インピーダンスの大きいほうが静電ノイズ耐性が強いと判定できる。これは、容量値がほぼ同じであれば、抵抗値が大きい方、即ち、インピーダンスの大きい方が、静電ノイズ耐性が強いと判定できるからである。また、領域Ａと領域Ｂの比較のみを行い、静電ノイズ耐性の相対的な強さを判定することも可能である。
【００９１】
以上のように、インピーダンス情報から静電ノイズ耐性の判定ができる。
【００９２】
（実施の形態５）
次に、本発明の実施の形態５として、半導体集積回路装置からスタンダードセルのみで構成されているブロックを抽出し、各ブロックにおける面積情報から静電ノイズ耐性を判定する方法を説明する。図１４は本実施の形態のフローチャート図である。
【００９３】
まず、ステップＳ２８で、半導体集積回路装置の内部回路においてスタンダードセルでのみ構成されているブロックを抽出する。このようなブロックは半導体集積回路装置のレイアウト情報から識別できるので、レイアウト情報に従い抽出する。この結果、ブロックＡ、ブロックＢが抽出されたとする。
【００９４】
次に、ステップＳ２９で、前ステップＳ２８において抽出されたブロックＡ及びブロックＢの面積情報を取得する。面積情報は半導体集積回路装置のレイアウト情報から取得することができる。
【００９５】
ここで、ブロックＡの面積がＳａ、ブロックＢの面積がＳｂと取得されたとする。この面積情報によりスタンダードセルで構成されたブロックの規模が推定できる。
【００９６】
次に、ステップＳ３０で、前ステップＳ２９で得られた面積情報から静電ノイズ耐性の強弱を相対的に判定する。ここで、Ｓａ＞Ｓｂであったとすると、ブロックＡの方がブロックＢよりも静電ノイズ耐性が強いと判定できる。
【００９７】
以上のように、ブロック面積の相対的に小さいものからソートすると、静電ノイズ耐性の弱さの順番を知ることが出来る。
【００９８】
また、ブロック面積で判断する方法を以下のように拡張することも出来る。まず、様々な品種について、等価回路変換を用いて予め面積に対応する容量値を求めておき、それらを対応表としてまとめ、準備する。ブロック面積と前記対応表から容量値を求め、端子からブロックの入り口までの抵抗値を等価回路変換で求める。
【００９９】
以上の結果から、各ブロックに対して抵抗値及び容量値を取得し、ＲＣ乗算値を算出し比較及び順位付けを行う。
【０１００】
以上のようにして、スタンダードセルで構成されているブロックに関して、静電ノイズ耐性をブロック面積で判定できる。
【０１０１】
（実施の形態６）
次に、本発明の実施の形態６として、実施の形態１乃至５での解析結果を元に静電ノイズ耐性の弱い箇所に関する端子についてのみ静電ノイズ検証シミュレーションを行う方法を説明する。図１５は本実施の形態のフローチャート図である。
【０１０２】
まず、ステップＳ３３で、半導体集積回路装置において静電ノイズ耐性の弱い領域を検出する。これは、実施の形態１乃至５に示した結果を用いればよい。ここで、図１０の経路７１のみが静電ノイズ耐性が弱く、他の領域、経路に関しては静電ノイズ耐性が強いという結果が出たとする。
【０１０３】
次に、ステップＳ３４で、前ステップＳ３３で検出された領域に接続されている端子を抽出する。ここでは、図１０の回路６５における信号端子、グラウンド端子が抽出結果として得られる。
【０１０４】
次に、ステップＳ３５で、前ステップＳ３４で抽出された端子についてのみ静電ノイズ検証シミュレーションを実施し、ステップＳ３６で、シミュレーションの結果、回路に破壊が生じたかどうかの確認を行う。この場合、信号−グラウンド間に静電ノイズを印加させるシミュレーションを実施し、結果を確認すればよい。
【０１０５】
また、この際、該当信号端子に繋がっていない他の領域に関しては各電源系毎に単一ＲＣ回路に縮退しておく。
【０１０６】
以上のように、実施の形態１乃至５を用いて静電ノイズ耐性の簡易評価を行い、その結果を踏まえて必要最小限のシミュレーションを行うので、半導体集積回路装置の全端子に関してシミュレーションを実行するよりも全体の解析時間として大幅に短縮化される。
【０１０７】
（実施の形態７）
次に、本発明の実施の形態７として、実施の形態１乃至６での静電ノイズ耐性解析結果を元に、静電ノイズ耐性の弱い経路について設計最適化を行う方法を説明する。
【０１０８】
図１６は本実施の形態のフローチャート図である。
【０１０９】
まず、ステップＳ３７で、半導体集積回装置の静電ノイズ耐性が弱い箇所の抵抗値及び容量値を取得する。ここでは図１０の経路７１について考える。ここで、抵抗６７の抵抗値がＲ１＝０．０９Ω、容量６９の容量値がＣ１＝０．２７ｎＦであったとする。
【０１１０】
次に、ステップＳ３８で、静電ノイズ耐性が弱い経路についてインピーダンスを上げる。ここで、経路７１におけるＲＣ乗算値τが、保護回路を含む入出力回路のＲＣ乗算値ｔより大きければ静電ノイズ耐性が強いと判定できる。
【０１１１】
また、ｔ＝０．３０ｎｓであることがわかっているとすると、τ＝  ＲＣ  ＝  （０．０９  ＋  Ｒ）×０．２７ｎｓ  ＞  ０．３０ｎｓ  となれば静電ノイズ耐性が強くなるといえる。
【０１１２】
以上から、図１７のように、Ｒ  ＞  １．０２Ωである抵抗８０を回路７８の経路７９に挿入すれば静電ノイズ耐性の補強が行える。
【０１１３】
これは、元の回路８１の経路８２に図１７に示すように抵抗８０を挿入しているのと等価である。
【０１１４】
また、抵抗以外に保護トランジスタを対象経路に直列に接続することによりインピーダンスを上げることができる。また、破壊が生じるトランジスタをサリサイドから非サリサイドへと置き換えるという方法もある。
【０１１５】
（実施の形態８）
次に、本発明の実施の形態８として、実施の形態１乃至６での静電ノイズ耐性解析結果を元に、静電ノイズ耐性の弱い経路に並行な経路について設計最適化を行う方法を説明する。図１８は本実施の形態のフローチャート図である。
【０１１６】
まず、ステップＳ３９で、半導体集積回装置の静電ノイズ耐性が弱い箇所の抵抗値及び容量値を取得する。ここでは図１０の経路７１について考える。
【０１１７】
ここで、抵抗６７の抵抗値がＲ１＝０．０９Ω、容量６９の容量値がＣ１＝０．２７ｎＦであったとする。
【０１１８】
次に、ステップＳ４０で、静電ノイズ耐性が弱い経路に並行な経路ついてインピーダンスを下げる。
【０１１９】
ここで、経路７１におけるＲＣ乗算値τが、保護回路を含む入出力回路のＲＣ乗算値ｔより大きければ静電ノイズ耐性が強いと判定できる。
【０１２０】
また、ｔ＝０．３０ｎｓであることがわかっているとすると、τ＝  ＲＣ  ＝  ０．０９×（０．２７  ＋  Ｃ）  ｎｓ  ＞  ０．３０ｎｓ  となれば静電ノイズ耐性が強くなるといえる。
【０１２１】
以上から、図１９のように、Ｃ  ＞  ３．０６ｎＦである容量８６を回路８７の経路８８に挿入すれば静電ノイズ耐性の補強が行える。
【０１２２】
これは、元の回路８７の経路８８に図１９に示すように容量８９を挿入しているのと等価である。
【０１２３】
以上のようにして、半導体集積回路装置の設計最適化を行う。
【０１２４】
以上説明したように、本発明によれば、半導体集積回路装置の静電ノイズ耐性を短時間で解析でき、解析結果から静電ノイズ耐性の強い半導体集積回路装置となるように設計最適化が行える。
【産業上の利用可能性】
【０１２５】
本発明にかかる静電ノイズ耐性解析方法および前記解析結果に応じた設計最適化方法は、ＬＳＩ設計段階における静電ノイズ検証の短縮化手法として有用である。
【図面の簡単な説明】
【０１２６】
【図１】図１は本発明の実施の形態１のブロック分割を用いた静電ノイズ耐性解析方法を示すフローチャートである。
【図２】図２は本発明の実施の形態１のモデル化されたブロック分割を示す図である。
【図３】図３は本発明の実施の形態１のブロック内回路のモデル化例を示す図である。
【図４】図４は本発明の実施の形態１の単一ＲＣ回路モデルへの縮退化例を示す図である。
【図５】図５は本発明の実施の形態１の静電ノイズ耐性判定方法を示す図である。
【図６】図６は本発明の実施の形態１の静電ノイズによる電荷流入の例を示す図である。
【図７】図７は本発明の実施の形態２の領域分割を用いた静電ノイズ耐性解析方法を示すフローチャートである。
【図８】図８は本発明の実施の形態２の入力信号端子に繋がる領域の分割例を示す図である。
【図９】図９は本発明の実施の形態２の出力信号端子に繋がる領域の分割例を示す図である。
【図１０】図１０は本発明の実施の形態２の領域分割を用いた静電ノイズ耐性解析方法を示す図である。
【図１１】図１１は本発明の実施の形態３の静電ノイズ耐性解析のためのモデリング方法を示すフローチャートである。
【図１２】図１２は本発明の実施の形態３の信号端子に繋がる領域の分割及びモデル化例を示す図である。
【図１３】図１３は本発明の実施の形態４のインピーダンス情報に着目した静電ノイズ耐性解析方法を示すフローチャートである。
【図１４】図１４は本発明の実施の形態５のブロックの規模に着目した静電ノイズ耐性解析方法を示すフローチャートである。
【図１５】図１５は本発明の実施の形態６の静電ノイズ検証の短縮化方法を示すフローチャートである。
【図１６】図１６は本発明の実施の形態７の設計最適化方法を示すフローチャートである。
【図１７】図１７は本発明の実施の形態７の設計最適化に用いたモデル例を示す図である。
【図１８】図１８は本発明の実施の形態８の設計最適化方法を示すフローチャートである。
【図１９】図１９は本発明の実施の形態８の設計最適化に用いたモデル例を示す図である。
【符号の説明】
【０１２７】
Ｓ１乃至Ｓ４０  本発明におけるフローの各ステップ
１  半導体集積回路装置
２  半導体集積回路装置の入出力回路
３  半導体集積回路装置の内部回路
４乃至１０  レイアウトにより分割されたブロック
１１  電源−グラウンド間の回路モデル
１２乃至１３  ＰＭＯＳトランジスタ
１４乃至１５  ＮＭＯＳトランジスタ
１６乃至１７  ＲＣ回路に等価変換された電源−グラウンド間の回路モデル
１８乃至２５  抵抗
２６乃至２８  容量
２９  動作周波数が高い場合の回路モデル
３０  動作周波数が低い場合の回路モデル
３１  縮退された抵抗
３２  縮退された容量
３３  電源−グラウンド間の回路要素からなる単一ＲＣ回路
３４  ＲＣ乗算値
３５  保護回路を含む入出力回路
３６乃至４１  電源系別回路ブロック
４２  静電ノイズ源
４３  保護回路を含む入出力回路に流れる電流
４４  ブロックに流れる電流
４５乃至４８  インバータ
４９  信号線に繋がる領域
５０  その他の領域
５１  信号線に繋がる領域
５２  その他の領域
５３乃至５６  インバータ
５７  信号線に繋がる領域
５８  その他の領域
５９  信号線に繋がる領域
６０  その他の領域
６１  出力信号端子に繋がる領域のモデル化例
６２  信号線に繋がる領域
６３  その他の領域
６４乃至６５  出力信号端子に繋がる領域のモデル化例
６６乃至６８  抵抗
６９乃至７０  容量
７１乃至７２  電荷が流れる経路
７３  半導体集積回路内の領域
７４  全信号端子に繋がる領域
７５  その他の領域
７６  信号端子１に繋がる領域
７７  それ以外の領域
７８  最適化された回路
７９  電荷の流れる経路
８０  挿入した抵抗
８１  最適化された回路
８２  電荷の流れる経路
８３  挿入した抵抗
８４  最適化された回路
８５  電荷の流れる経路
８６  挿入した容量
８７  最適化された回路
８８  電荷の流れる経路
８９  挿入した容量
【図１】
2007073838.tif 000003
【図２】
2007073838.tif 000004
【図３】
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【図４】
2007073838.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2007073838.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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