(57)【要約】【課題】ＭＯＳ構造のトランジスタから構成される半導体装置に関し、デザインルールの変更により耐圧を所望の耐圧に制御できる半導体装置及びその製造方法を提供することを目的とする。【解決手段】ＭＯＳ構造を有する半導体装置において、チャネルドープ層と、チャネルドープ層に隣接して配置され、ドレインを形成する不純物層とを有し、不純物層とチャネルドープ層との重なりを制御することにより所定の耐圧に設定されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＯＳ構造を有する半導体装置において、
チャネルドープ層と、
前記チャネルドープ層に隣接して配置され、ドレイン又はソース領域を形成する不純物層とを有し、
前記不純物層と前記チャネルドープ層との重なり又は距離を制御することにより所定の耐圧に設定されていることを特徴とする半導体装置。
【請求項２】
前記不純物層と前記チャネルドープ層との重なり又は距離は、前記不純物層の形状により制御したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不純物層の形状は、前記不純物層のデザインルールに基づいて制御することを特徴とする請求項２記載の半導体装置。
【請求項４】
チャネルドープ層と、前記チャネルドープ層に隣接して配置され、ドレイン又はソース領域を形成する不純物層とを有するＭＯＳ構造を有する半導体装置の製造方法において、
デザインルールを耐圧に応じて変更することにより、前記不純物層と前記チャネルドープ層との重なり又は距離を制御し、耐圧を所定の耐圧に設定することを特徴とする半導体装置の製造方法。
【請求項５】
前記不純物層と前記チャネルドープ層との重なりは、前記不純物層の形状を制御することにより設定されることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、ＭＯＳ構造のトランジスタから構成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電源装置などの制御用トランジスタとしてＭＯＳＦＥＴなどの半導体装置が用いられている。このような半導体装置には、高耐圧化が求められている。
【０００３】
ＭＯＳＦＥＴのドレインソース間耐圧は、ドレインの低濃度不純物層とバックゲートの不純物層との濃度に影響される。このため、ＭＯＳＦＥＴにおいて所望の耐圧を得るためにはドレイン層及びバックゲート層の不純物濃度を変更することにより行っていた（特許文献１参照）。
【特許文献１】特開平５−１６０４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかるに、従来の半導体装置で所望の耐圧を得るためにはドレイン層及びバックゲート層の不純物濃度を変更することにより行っていた。このため、製造プロセスの条件を変更する必要があるため、製造工程が増加し、あるいは、製造装置を調整する作業が必要となり、製造効率が悪かった。
【０００５】
本発明は上記の点に鑑みてなされたもので、デザインルールの変更により耐圧を所望の耐圧に制御できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ＭＯＳ構造を有する半導体装置において、チャネルドープ層と、チャネルドープ層に隣接して配置され、ドレイン又はソース領域を形成する不純物層とを有し、不純物層とチャネルドープ層との重なり又は距離を制御することにより所定の耐圧に設定されていることを特徴とする。
【０００７】
不純物層とチャネルドープ層との重なり又は距離は、不純物層の形状により制御したことを特徴とする。
【０００８】
不純物層の形状は、不純物層のデザインルールに基づいて制御することを特徴とする。
【０００９】
チャネルドープ層と、チャネルドープ層に隣接して配置され、ドレインを形成する拡散層とを有するＭＯＳ構造を有する半導体装置の製造方法において、デザインルールを耐圧に応じて変更することにより、不純物層とチャネルドープ層との重なりを制御し、耐圧を所定の耐圧に設定することを特徴とする。
【００１０】
拡散層とチャネルドープ層との重なりは、不純物層の形状を制御することにより設定されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、耐圧に応じてデザインルールを変更し、チャネルドープ層に近接して形成される不純物層とチャネルドープ層との重なり又は距離を制御することにより所定の耐圧を所望の耐圧に設定することにより、プロセスを変更することなく、耐圧を所望の耐圧に設定することが可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の一実施例の構成図を示す。図１（Ａ）は平面図、図１（Ｂ）は断面図を示す。
【００１３】
本実施例の半導体装置１００は、ｐ型半導体基板１１１に形成された低濃度ｐ型ウェル層１１２上に搭載されるｎチャネルＭＯＳ電界効果トランジスタであり、低濃度ｎ型不純物層１１３、チャネルドープ層１１４、高濃度ｎ型不純物層１１５、ゲート酸化膜１１６、ＬＯＣＯＳ（local oxidation of silicon）酸化膜１１７、ゲート電極１１８を含む構成とされている。
【００１４】
低濃度ｎ型不純物層１１３は、ドレイン及びソース領域を構成する不純物拡散層であり、チャネル領域Ａ1を挟んで、チャンネル領域Ａ1の両側に形成されている。
【００１５】
チャネルドープ層１１４は、チャネル領域Ａ1のゲート酸化膜１１６の直下に形成された薄い低濃度ｎ型不純物層であり、トランジスタの特性を安定化させている。
【００１６】
高濃度ｎ型不純物層１１５は、低濃度ｎ型不純物層１１３のドレイン及びソースの開口部１２１の形成されており、電極とドレイン及びソース領域との接続を安定化させる。
【００１７】
ゲート酸化膜１１６は、チャネル領域Ａ1の上部に形成されている。
【００１８】
ＬＯＣＯＳ酸化膜１１７は、ＳｉＯ２から構成されており、素子を分離、保護し、素子の特性を安定化している。ゲート電極１１８は、ポリシリコンなどから構成されており、ゲート酸化膜１１６上に配線され、ゲート電位を制御している。
【００１９】
本実施例は、低濃度ｎ型不純物層１１３の横方向、矢印Ｘ１，Ｘ２方向の広がりを制御して、低濃度ｎ型不純物層１１３とチャネルドープ層１１４との距離を制御し、これによって、耐圧を所望の耐圧に制御している。
【００２０】
このとき、低濃度ｎ型不純物層１１３の横方向、矢印Ｘ１、Ｘ２方向の広がりは、例えば、低濃度ｎ型不純物層１１３の形成時に使用するレジスト２０１の開口部２１１の形状によって制御している。
【００２１】
このため、低濃度ｎ型不純物層１１３の形成時に使用するレジスト２０１の開口部２１１のデザインルールを任意に設定することにより、低濃度ｎ型不純物層１１３とチャネルドープ層１１４との距離を制御できる。低濃度ｎ型不純物層１１３とチャネルドープ層１１４との距離を制御することにより耐圧が変化する。
【００２２】
図２はドレイン、ソース領域を構成する不純物層１１３とチャネルドープ層１１４との距離に対する耐圧ＢＶの特性を示す図である。
【００２３】
図２に示すように不純物層１１３とチャネルドープ層１１４との距離Ｌが大きくなると、ホットキャリアの発生を抑制できるため、耐圧ＢＶを高くすることができる。
【００２４】
次に半導体装置１００の製造方法を説明する。
【００２５】
図３、図４は半導体装置１００の製造工程を説明するための図を示す。
【００２６】
まず、図３（Ａ）に示すようにｐ型半導体基板１１１に低濃度ｐ型ウェル層１１２を形成し、開口部１２１を有するＬＯＣＯＳ酸化膜１１７を形成する。
【００２７】
次に、図３（Ｂ）に示すように開口部２１１を有するレジスト２０１を形成し、不純物をイオン注入することによって、低濃度ｎ型拡散層１１３を形成する。このとき、低濃度ｎ型不純物層１１３のチャネル領域Ａ1方向側の端部の位置はレジスト２０１の開口部２１１の形状を変更することにより、変更できる。これによって、低濃度ｎ型不純物層１１３とチャネルドープ層１１４との重なり、あるは、距離を変更可能となる。低濃度ｎ型不純物層１１３とチャネルドープ層１１４との重なり、あるは、距離を変更することによって、耐圧を所望の耐圧に設定することが可能となる。
【００２８】
次に、図４（Ａ）に示すようにチャネル領域Ａ1にゲート酸化膜１１６及びチャネルドープ層１１４が形成される。
【００２９】
次に図４（Ｂ）に示すようにチャネル領域Ａ1の上部にゲート電極１１８が形成される。
【００３０】
さらに、図４（Ｃ）に示すように開口部１２１の領域に高濃度ｎ型不純物層１１５が形成される。
【００３１】
以上のようにして、半導体装置１００が製造される。
【００３２】
本実施例によれば、耐圧に応じてデザインルールを変更し、チャネルドープ層に近接して形成される不純物層とチャネルドープ層との重なりを制御することにより所定の耐圧を所望の耐圧に設定することにより、プロセスを変更することなく、耐圧を所望の耐圧に設定することが可能となる。
【００３３】
なお、本実施例では、低濃度ｎ型不純物層１１３とチャネルドープ層１１４との距離を制御することにより耐圧を設定する例について説明したが、低濃度ｎ型不純物層１１３とチャネルドープ層１１４との重なりを制御することにより耐圧を設定するようにしてもよい。
【００３４】
なお、ここで、例えば、深さ２μｍ程度の低濃度ｎ型不純物層１１３とチャネルドープ層１１４とが略０．４μｍ程度重ね合っている半導体装置では耐圧ＢＶが３２〔Ｖ〕であったものが、低濃度ｎ型不純物層１１３とチャネルドープ層１１６とを距離Ｌ＝略０．４μｍ程度離間させることにより略４２〔Ｖ〕に上昇させることが可能となる。
【００３５】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形例が考えられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例の構成図である。
【図２】ドレイン、ソース領域を構成する不純物層１１３とチャネルドープ層１１４との距離に対する耐圧ＢＶの特性を示す図
【図３】半導体装置１００の製造工程を説明するための図である。
【図４】半導体装置１００の製造工程を説明するための図である。
【符号の説明】
【００３７】
１００  半導体装置
１１１  Ｐ型半導体基板、１１２  低濃度ｐ型ウェル層、１１３  低濃度ｎ型不純物層
１１４  チャネルドープ層、１１５  高濃度ｎ型不純物層、１１６  ゲート酸化膜
１１７  ＬＯＣＯＳ酸化膜、１１８  ゲート電極、２０１  レジスト
２１１開口部
【図１】
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【図２】
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【図３】
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【図４】
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