(57)【要約】      （修正有）【課題】ＭＥＭＳデバイスを絶縁する方法を提供する。【解決手段】ある実施形態では、露出されたシリコン領域を備えたピエゾ抵抗圧力センサ１００は、選択酸化（ＬＯＣＯＳ）プロセスを経る。絶縁構造体１１０は、ＬＯＣＯＳプロセスで生成される。絶縁構造体１１０は、ピエゾ抵抗圧力センサを備えた湾曲したまたは曲がったインターフェースを有する。湾曲したインターフェースは、高い温度および圧力に晒された応力を緩和する。更に、絶縁ライン１４８は、更に応力を緩和する湾曲角度１５０を備えるようにパターニングされうる。【選択図】図５
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【特許請求の範囲】
【請求項１】
酸化されたシリコン領域を含む微小電子機械システム（ＭＥＭＳ）デバイスに関して絶縁をする方法であって、
前記ＭＥＭＳデバイスを実質的に被覆し、前記シリコン領域の被覆された部分を確定するマスク層を、ＭＥＭＳデバイスの頂部に生成するステップと、
前記シリコン領域の頂部に選択酸化（ＬＯＣＯＳ）プロセスで二酸化シリコン（ＳｉＯ２）層を成長させるステップと、を有し、
前記シリコン領域が、ＳｉＯ２層を生成するのに消費され、前記ＳｉＯ２層および前記シリコン領域が湾曲したインターフェースを有し、前記湾曲したインターフェースが、ＬＯＣＯＳプロセスで生成され、高い温度及び圧力に関連した薄膜応力を低減させることを特徴とする方法。
【請求項２】
前記ＳｉＯ２層が、高い温度及び圧力に関連した薄膜応力を更に低減させるように湾曲してパターニングされ、前記湾曲が、前記ＬＯＣＯＳプロセスと関連した条件によって決定された曲率半径を備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記マスク層が、窒化シリコン（Ｓｉ３Ｎ４）であることを特徴とする請求項１に記載の方法。
【請求項４】
前記ＭＥＭＳデバイスが、ピエゾ抵抗器構造体であることを特徴とする請求項１に記載の方法。
【請求項５】
前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項４に記載の方法。
【請求項６】
前記ＭＥＭＳデバイスが、ピエゾ抵抗器構造体を有する圧力センサであることを特徴とする請求項１に記載の方法。
【請求項７】
前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項６に記載の方法。
【請求項８】
前記ＭＥＭＳデバイスが、シリコン−オン−絶縁体（ＳＯＩ）基板に形成されたことを特徴とする請求項１に記載の方法。
【請求項９】
前記ＳＯＩ基板が、ピエゾ抵抗器の下に配置されたキャビティを有するバルクシリコン層を含み、前記ピエゾ抵抗器の全体的な抵抗が圧力で変化するダイヤフラムを形成する、ことを特徴とする請求項８に記載の方法。
【請求項１０】
非酸化シリコン領域とを有し、前記非酸化領域が酸化シリコン領域の隣に配置され、前記酸化領域が微小電子機械システム（ＭＥＭＳ）デバイスに対して絶縁を提供し、
前記非酸化領域と前記酸化領域との間に配置されたインターフェースとを有し、前記インターフェースが、選択酸化（ＬＯＣＯＳ）プロセスに生成され、前記インターフェースが、高い温度及び圧力に晒された薄膜応力を低減するように実質的に湾曲されたことを特徴とする、
微小電子機械システム（ＭＥＭＳ）デバイス。
【請求項１１】
前記酸化領域が、湾曲角度を有するようにパターニングされ、前記湾曲角度が更に、高い温度及び圧力に晒される薄膜応力を低減させることを特徴とする請求項１０に記載のデバイス。
【請求項１２】
前記ＭＥＭＳデバイスが、前記シリコン領域に配置されたピエゾ抵抗器を備えたピエゾ抵抗圧力センサであることを特徴とする請求項１０に記載のデバイス。
【請求項１３】
前記ピエゾ抵抗圧力センサが、シリコン−オン−絶縁体（ＳＯＩ）基板に形成されたことを特徴とする請求項１２に記載のデバイス。
【請求項１４】
前記ＳＯＩ基板が、ピエゾ抵抗器の下に配置されたキャビティを備えたバルクシリコン層を含み、前記キャビティが、前記ピエゾ抵抗器の全体の抵抗を圧力で変化させることができるダイヤフラムを形成することを特徴とする請求項１３に記載のデバイス。
【請求項１５】
第１および第２の微小電子機械システム（ＭＥＭＳ）デバイスの間に配置されたシリコン領域を備えた第１および第２の微小電子機械システム（ＭＥＭＳ）デバイスを絶縁する方法であって、
前記第１および第２のＭＥＭＳデバイスの頂部にマスク層を形成するステップとを含み、前記マスク層が、前記第１および第２のＭＥＭＳデバイスを実質的に被覆し、前記シリコン領域の露出した部分を確定し、
前記シリコン領域の頂部に選択酸化（ＬＯＣＯＳ）プロセスで二酸化シリコン（ＳｉＯ２）層を成長させるステップとを含み、前記シリコン領域が、ＳｉＯ２層を生成するのに消費され、
前記ＳｉＯ２層および前記シリコン領域が、湾曲されたインターフェースを有し、前記湾曲されたインターフェースがＬＯＣＯＳプロセスで生成され、高い温度および圧力に晒された薄膜応力を低減し、
高い温度に晒された薄膜応力を更に低減させるように湾曲角度を備えたＳｉＯ２層をパターニングするステップと、を含むことを特徴とする方法。
【請求項１６】
前記マスク層が窒化シリコン（Ｓｉ３Ｎ４）からなることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１のＭＥＭＳデバイスが、ピエゾ抵抗構造体を有する圧力センサであることを特徴とする請求項１５に記載の方法。
【請求項１８】
前記第１のＭＥＭＳデバイスが、エピタキシャル層に配置されたリードアウト抵抗に電気的に接続されたエピタキシャル層に配置されたピエゾ抵抗器を含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第１および第２のＭＥＭＳデバイスが、シリコン−オン−絶縁体（ＳＯＩ）基板に形成されたことを特徴とする請求項１５に記載の方法。
【請求項２０】
前記ＳＯＩ基板が、前記ピエゾ抵抗器の下に配置されたキャビティを有するバルクシリコン層を含み、前記キャビティが、前記ピエゾ抵抗器の全体的な抵抗が圧力で変化するダイヤフラムを形成する、ことを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に微小電子機械構造体の製造に関し、特に、応力集中を最小にする微小電子機械構造体に関する絶縁を生成する製造方法に関する。
【背景技術】
【０００２】
シリコン−オン−絶縁体（ＳＯＩ）ベース技術により、微小電子技術又は微小電子機械システム（ＭＥＭＳ）デバイスを、絶縁層（埋設酸化層）上に配置されたシリコン層に製造することができる。絶縁層は、シリコン基板上に配置されている。トランジスタ及びＭＥＭＳタイプデバイスのような電子デバイスは、絶縁層の頂部に配置されたシリコンの層に製造される。この技術は、より高速に提供され、キャパシタンスを低減させ、ｐｎ接合の逆流リークを低減又は除去し、更に、在来の相補型金属酸化膜半導体（ＣＭＯＳ）バルクシリコンベースプロセスにおいて製造されるデバイスを超えたＳＯＩにおいてデバイスオペレーションを行うことにより低パワーで用いることができ得る。
【０００３】
ＳＯＩに実装されうるあるＭＥＭＳタイプのデバイスは、圧力センサである。圧力センサは典型的には、ダイヤフラムと結合されたピエゾ抵抗器（piezo-resistor）を含む。ピエゾ抵抗器は、ダイヤフラムに埋め込まれ、ピエゾ抵抗効果の結果として抵抗の変化としてダイヤフラムの応力の変化に応答する。圧力がダイヤフラム変化に適用されるとき、ダイヤフラム変化の偏向の量により、シリコンダイヤフラムの応力レベルに変化が生じる。これにより、ピエゾ抵抗器素子の抵抗が増加したり減少したりする。かくして、抵抗の増減は、ダイヤフラムに加えられる圧力の量を測定するのに用いられ得る。
【０００４】
圧力センサは、広範囲の環境に用いられる。ある環境は、高い温度及び／又は高圧を含む。圧力センサは、異なる熱の係数を備えた半導体材料から製造されるので、極端な温度では、圧力センサの種々の層が、異なるレートで膨張する。特に、二酸化シリコン（ＳｉＯ２）絶縁層は膨張し、異なるレートでピエゾ抵抗器を含むシリコン層でない層と接触する。
【０００５】
圧力センサは、低温と高温との間で循環するので、絶縁層はクラックが入り始める。これは特に、応力集中領域で顕著である。クラッキングはまた、著しい高圧、または、高い温度と圧力の影響の組み合わせによっても生じる。本出願は、ピエゾ抵抗、ＳＯＩ圧力センサ、及び、他のＭＥＭＳデバイスにおける応力集中領域を最小にする方法を記載する。
【発明の開示】
【課題を解決するための手段】
【０００６】
本出願は、より高い温度及び／又は圧力の影響による応力クラッキングを除去するＭＥＭＳデバイスに対して絶縁を生成する方法を記載する。該方法は、ＭＥＭＳデバイスの上にマスクを形成し、ＭＥＭＳデバイスと他のＭＥＭＳデバイスとの間に、選択酸化（ＬＯＣＯＳ）を介して、二酸化シリコン（ＳｉＯ２）絶縁層を成長させることを含む。ＬＯＣＯＳプロセスは、ＳｉＯ２層とＭＥＭＳデバイスとの間に湾曲し、または、曲がったインターフェースを生成する。曲がったインターフェースは、高い温度または圧力に関連する圧力を緩和する。
【０００７】
ある実施形態では、ピエゾ抵抗圧力センサのような、あるタイプのＭＥＭＳデバイスは、マスクされる。センサを取り囲むマスクされていない領域が次いで、絶縁層を生成するためにＬＯＣＯＳを介して酸化される。絶縁層の曲がったインターフェースが、高温および高圧の環境に関する応力を最小にする。
【０００８】
第２の実施形態では、絶縁層は、９０度の角度で曲がるようにパターニングされる。湾曲角度は更に、高温に関する圧力を緩和する。
【発明を実施するための最良の形態】
【０００９】
ＭＥＭＳデバイスを絶縁する方法を示す。開示された方法を使用してコームドライブ、マイクロアクチュエータなどのような種々のＭＥＭＳデバイスを製造することができ得る。
【００１０】
図１を参照すると、あるピエゾ抵抗センサ１００が図示されている。ピエゾ抵抗センサ１００は、ｎ型またはｐ型シリコンであって良いエピタキシャル層１０２と、二酸化シリコン（ＳｉＯ２）であってよい絶縁層１０４と、ｎ型、ｐ型またはバルクシリコンであってよい基板層１０６とを有する。
【００１１】
基板層１０６を単一の層として示しているけれども、追加の層を含んでいても良い。例えば、「エッチング停止（etch-stop）」層が、第２の層１０４とバルク基板層１０６との間に配置されていても良い。更に、キャビティがまた基板層１０６に含まれていても良い。キャビティは、圧力センサに関してダイヤフラムとして役立つ。別の実施形態では、キャビティは、引き続き後のステップで製造されうる。キャビティの包含は、図５を参照して更に記載する。
【００１２】
図２は、エピタキシャル層１０２の頂部に形成されたマスク１０８を示す。マスク１０８は、例えば窒化シリコン（Ｓｉ３Ｎ４）であってよい。マスク１０８を形成することは、（Ｓｉ３Ｎ４のような）マスク層の堆積によって許容される薄い熱酸化膜を成長させることと、マスク１０８を確定するようにマスク層をパターニングすることを含む。マスク１０８は、在来のフォトリソグラフィー及びエッチングプロセスによってパターニングされる。マスク１０８は、ピエゾ抵抗器構造体の頂部に配置された「アイランド」を含む。
アイランドは、アイランドは、ピエゾ抵抗器構造上の表面領域の酸化を抑制する。マスク１０８に対して近接したエピタキシャル層１０２の非被覆領域では、酸化レートは、マスク１０８に対して近接していない非被覆領域の酸化レートに関して低減される。
【００１３】
図３では、ＳＯＩ基板１００は、選択酸化（local oxidation of silicon）（ＬＯＣＯＳ）プロセスを経る。ＬＯＣＯＳは、ＭＯＳ／ＣＭＯＳシリコン技術で一般的に使用される絶縁スキームである。ＬＯＣＯＳは、（例えば、ＣＭＯＳ電界効果トランジスタまたはＦＥＴのような）隣接するデバイスに使用される二酸化シリコンの薄いパッドを熱成長させることにより用いられる。上述したように、（図２の第１の露出部分１０７のような）マスク１０８の非被覆領域は、局所的に酸化され、それ故、「選択」酸化である。酸化中、シリコンは、酸素と反応し、シリコンは消費され、ＳｉＯ２層が生成される。ＬＯＣＯＳステップの後、マスク１０８はドライ又はウェット化学エッチングのような在来のエッチングプロセスによって除去される。
【００１４】
ＬＯＣＯＳステップ中、シリコンは、高温で酸素と反応する。かくして、図３に示したように、二酸化シリコンの層１１０は、エピタキシャル層１０２の第１の露出した部分１０７上に成長される。二酸化シリコンの成長速度が、マスク１０８に近接した非被覆領域１０７において低減しているので、エピタキシャル層１０２は、マスク１０８に近接した領域において急速には酸化されない。それ故、低減された二酸化シリコンの厚さが、それらの領域において作られる。その結果、ピエゾ抵抗器、または、エピタキシャル層１０２は、一般的に「鳥のくちばし（バーズビーク；bird's beak）」と呼ばれる形状に被覆される。
【００１５】
マスク層は、次いで、図４に示されるように除去される。湾曲したプロファイル１３０の曲率半径は、ＬＯＣＯＳプロセス（即ち、時間、温度、膜厚など）の条件に依存する。二酸化シリコン層１１０とピエゾ抵抗器構造体との間の急な遷移を有することとは対照的に、湾曲したプロファイル１３０は、しばしば、より逐次的な遷移を提供する。ピエゾ抵抗器構造体が、高い温度及び／又は高圧に晒されたとき、この逐次的な遷移が、クラッキングを低減させる。
【００１６】
図４の例におけるエピタキシャル層１０２は、リードアウト抵抗１０３Ａおよび１０３Ｂ、並びに、ピエゾ抵抗１０５を含む。リードアウト抵抗１０３Ａおよび１０３Ｂは、ピエゾ抵抗器１０５とオーム性接触を提供するように使用され得る。在来のまたは新規なＣＭＯＳ製造方法は、ピエゾ抵抗器１０５と、リードアウト抵抗１０３Ａおよび１０３Ｂを生成するように用いられ得る。かかる方法は、イオン打ち込み、フォトリソグラフィー、および、露光、及び／又は、化学ウェット及びドライエッチングを含む。リードアウト抵抗１０３Ａおよび１０３Ｂのドーピング密度は、ピエゾ抵抗器構造体の種々のポイントで確立されうる。例えば、ピエゾ抵抗器１０５は、真性ドーピング密度を有していて良く、または、後の製造ステップでインプラント及び／又はアニールされてもよい。リードアウト抵抗１０３Ａおよび１０３Ｂはまた、ピエゾ抵抗器１０５と所望のコンタクトを提供するようにあつらえられても良い。
【００１７】
絶縁を形成する前または後に、キャビティ１２０をバルク基板層１０６内に形成しても良い。図５に示したように、キャビティ１２０は、ピエゾ抵抗器１０５が加えられる圧力によって変化するようにダイヤフラムを形成するようにされてもよい。エピタキシャル層が自然の結晶であるので、ダイヤフラムに対して適用されるより大きな圧力によって、ダイヤフラムが偏向し、ピエゾ抵抗器１０５の抵抗が変化する。キャビティ１２０は、より高いアスペクト比のダイヤフラムを形成するように設計され、ピエゾ抵抗器は、適用される圧力の変化に対してより敏感になる。
【００１８】
二酸化シリコン層１１０に関係するクラッキングを低減させるように用いられ得る他の方法は、二酸化シリコンベースの絶縁ラインが湾曲又は曲がったプロファイルで引かれている絶縁スキームを用いることである。一般的に、絶縁ラインは、互いに直交するように引かれる。図６Ａでは、平面図における絶縁ライン１４０が、ＭＥＭＳデバイス１４４からＭＥＭＳデバイス１４２を絶縁するのに用いられている。絶縁ライン１４０は、９０度の形状角度１４６を有する。これらの形状角度１４６は、高温でクラッキングに対して脆弱な局所的な応力ポイントを作り出す。図６Ｂでは、湾曲角度１５０を有する絶縁ライン１４８を使用することによって、応力ポイントの脆弱性が軽減される。応力ポイントは、湾曲角度１５０にわたるライン１４８に関して分散することにより除去されうる。マスク層１０８は、湾曲角度１５０を生成するようにパターニングされ得る（図２参照）。更に、湾曲角度１５０は、引き続き後のパターニングステップで生成されうる。
【００１９】
本発明の所定の特性及び実施形態を詳細に記載してきたが、本発明の意図する範囲から逸脱することなく他の変形がなされうることは理解されるべきである。例えば、種々のエッチングおよび堆積の方法を含む半導体製造技術の組み合わせを使用して種々のＭＥＭＳデバイスが、本発明の範囲から逸脱することなく絶縁されうる。特許請求の範囲は、その効果に限定されることなく解釈されるべきである。それ故、添付の特許請求の範囲とその均等の範囲の精神及び範囲内の全ての実施形態は、本発明である。
【図面の簡単な説明】
【００２０】
【図１】ＳＯＩ基板の断面図である。
【図２】図１の基板上にマスク層を製造した断面図である
【図３】ＬＯＣＯＳプロセス中に、二酸化シリコン層を成長させている断面図である。
【図４】マスク層の除去、および、リードアウト及びピエゾ抵抗器を形成するためのシリコンの引き続きのドーピングを示す断面図である。
【図５】キャビティを含む図１の基板の断面図である。
【図６Ａ】絶縁ラインの平面図である。
【図６Ｂ】別の絶縁ラインの平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【手続補正書】
【提出日】平成19年3月19日(2007.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化されたシリコン領域を含む微小電子機械システム（ＭＥＭＳ）デバイスに関して絶縁をする方法であって、
前記ＭＥＭＳデバイスを実質的に被覆し、前記シリコン領域の被覆された部分を確定するマスク層を、ＭＥＭＳデバイスの頂部に生成するステップと、
前記シリコン領域の頂部に選択酸化（ＬＯＣＯＳ）プロセスで二酸化シリコン（ＳｉＯ２）層を成長させるステップと、を有し、
前記シリコン領域が、ＳｉＯ２層を生成するのに消費され、前記ＳｉＯ２層および前記シリコン領域が湾曲したインターフェースを有し、前記湾曲したインターフェースが、ＬＯＣＯＳプロセスで生成され、高い温度及び圧力に関連した薄膜応力を低減させることを特徴とする方法。
【請求項２】
前記ＳｉＯ２層が、高い温度及び圧力に関連した薄膜応力を更に低減させるように湾曲してパターニングされ、前記湾曲が、前記ＬＯＣＯＳプロセスと関連した条件によって決定された曲率半径を備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記マスク層が、窒化シリコン（Ｓｉ３Ｎ４）であることを特徴とする請求項１に記載の方法。
【請求項４】
前記ＭＥＭＳデバイスが、ピエゾ抵抗器構造体であることを特徴とする請求項１に記載の方法。
【請求項５】
前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項４に記載の方法。
【請求項６】
前記ＭＥＭＳデバイスが、ピエゾ抵抗器構造体を有する圧力センサであることを特徴とする請求項１に記載の方法。
【請求項７】
前記ピエゾ抵抗器が、エピタキシャル層に配置され、前記エピタキシャル層に配置されたリードアウト抵抗と電気的に接続されたことを特徴とする請求項６に記載の方法。
【請求項８】
前記ＭＥＭＳデバイスが、シリコン−オン−絶縁体（ＳＯＩ）基板に形成されたことを特徴とする請求項１に記載の方法。
【請求項９】
前記ＳＯＩ基板が、ピエゾ抵抗器の下に配置されたキャビティを有するバルクシリコン層を含み、前記ピエゾ抵抗器の全体的な抵抗が圧力で変化するダイヤフラムを形成する、ことを特徴とする請求項８に記載の方法。
【外国語明細書】
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