(57)【要約】    【課題】  位相補償用の出力コンデンサを外付けする必要のない、ボルテージレギュレータを有する半導体装置を得る。    【解決手段】  半導体チップ２の各端子は、ＣＳＰのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってＣＳＰの対応する接続端子に接続されている。例えば、半導体チップ２の出力端子Ｔｏｕｔは、ボンディングワイヤ２１及びインタポーザ２２の再配線２３を介してＣＳＰの出力端子ＯＵＴに接続され、出力コンデンサＣ１の一方の端子は、インタポーザ２２の再配線２３を介して出力端子ＯＵＴに接続されている。また、出力コンデンサＣ１の他方の端子は、インタポーザ２２の再配線２４を介してＣＳＰの接地端子ＧＮＤに接続されるようにした。【選択図】  図２
2007094540.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を１つのパッケージに収納することを特徴とする半導体装置。
【請求項２】
少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を１つのパッケージに収納することを特徴とする半導体装置。
【請求項３】
少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を１つのパッケージに収納し、
前記半導体チップは、前記ボルテージレギュレータの出力端と前記接続端子との間に接続された、前記位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗を有することを特徴とする半導体装置。
【請求項４】
少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び該出力端子に並列に接続された接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を１つのパッケージに収納することを特徴とする半導体装置。
【請求項５】
前記位相補償用コンデンサは、インタポーザの再配線を使用して前記半導体チップに接続されることを特徴とする請求項１又は３記載の半導体装置。
【請求項６】
前記位相補償用抵抗は、インタポーザの再配線の配線抵抗で形成されることを特徴とする請求項２又は４記載の半導体装置。
【請求項７】
前記位相補償用抵抗は、半導体チップの前記接続端子との接続を行うための、抵抗値を有するボンディングワイヤで形成されることを特徴とする請求項４記載の半導体装置。
【請求項８】
前記位相補償用コンデンサは、長さ１ｍｍ以下で幅０.５ｍｍ以下の形状を有することを特徴とする請求項１、２、３、４、５、６又は７記載の半導体装置。
【請求項９】
前記位相補償用抵抗は、長さ１ｍｍ以下で幅０.５ｍｍ以下の形状を有することを特徴とする請求項２、４、６又は７記載の半導体装置。
【請求項１０】
前記位相補償用コンデンサは、セラミックコンデンサであることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の半導体装置。
【請求項１１】
前記位相補償用コンデンサは、等価直列抵抗が１０ｍΩから５００ｍΩであることを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の半導体装置。
【請求項１２】
前記位相補償用抵抗は、抵抗値が１０ｍΩから１.５Ωであることを特徴とする請求項２、４、６、７又は９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップサイズパッケージ（ＣＳＰ：Chip Size Package）に、ボルテージレギュレータを有するＩＣチップが搭載されてなる半導体装置に関し、特に出力端子と接地間にコンデンサを接続して位相補償を行うボルテージレギュレータを有する半導体装置に関する。
【背景技術】
【０００２】
ボルテージレギュレータを搭載した従来のＩＣでは、ボルテージレギュレータの出力端子に、負荷と並列に出力コンデンサを接続していた。該出力コンデンサとしては電解コンデンサやタンタルコンデンサが一般的であったが、近年、小型で高容量が得られる積層セラミックコンデンサが開発され、使用されるようになってきた。しかし、コンデンサの等価直列抵抗（以下、ＥＳＲ（Equivalent Series Resistance）と呼ぶ）は、電解コンデンサが０.１〜１００Ω、タンタルコンデンサが０.０１〜１０Ω、セラミックコンデンサは０.００１〜０.１Ωとそれぞれ異なっており、出力端子に接続されるコンデンサの種類によってはボルテージレギュレータの位相補償が適切に行われないことがあった。
【０００３】
ボルテージレギュレータの位相補償は、ボルテージレギュレータの回路内でも行っているが、出力コンデンサと組み合わせて周波数特性にゼロ点を発生させ、周波数ゲインが０ｄＢ付近に位相余裕を作っている。しかし、セラミックコンデンサのようにＥＳＲの小さいコンデンサが接続された場合は、前記周波数特性のゼロ点が高周波側に移動し、周波数ゲインが０ｄＢ付近で位相余裕がなくなり発振しやすくなる。そこで、セラミックコンデンサを出力コンデンサとして使用する場合は、セラミックコンデンサに直列に１０ｍΩ〜１.５Ω程度の抵抗を接続することで、ＥＳＲの不足を補っていた。
【０００４】
図１１は、ＣＳＰにボルテージレギュレータを有するＩＣチップが搭載されてなる半導体装置の従来例を示した図である（例えば、特許文献１参照。）。
図１１において、１０１はＣＳＰ、１０２は負荷、１０３は入力電源をなす直流電源、１１０はボルテージレギュレータを含む半導体チップ、Ｃ１２１はセラミックコンデンサであり、セラミックコンデンサＣ１２１のＥＳＲ分をＲｅｓｒ、コンデンサ分をＣｏで示している。
ＣＳＰ１０１内の抵抗Ｒ１１３は、セラミックコンデンサＣ１２１のＥＳＲを補うためのものであり、ＣＳＰ１０１におけるインタポーザに形成された再配線の配線抵抗を利用して作り込んだ抵抗であり、ボルテージレギュレータを含む半導体チップ１１０の出力端子１１３とＣＳＰ１０１の出力端子ＯＵＴとの間に形成されている。
抵抗Ｒ１１３がＣＳＰ１０１内に形成されていることから、出力コンデンサＣ１２１にセラミックコンデンサを使用した場合においても、ボルテージレギュレータの位相補償が適切に行われて発振を防止することができ、出力コンデンサに直列に接続していた抵抗が不要になった。
【特許文献１】特開２００３−８６６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、半導体チップ１１０の出力端子１１３とＣＳＰ１０１の出力端子ＯＵＴとの間に抵抗Ｒ１１３が接続されているため、負荷１０２への出力電流が大きい場合は、抵抗Ｒ１１３での電圧降下が無視できなくなるという問題があった。このため、抵抗Ｒ１１３としては抵抗値が１０ｍΩ〜２００ｍΩと比較的小さいものしか使用することができず、出力コンデンサＣ１２１によっては位相余裕が小さくなる場合があるだけでなく、大電流出力用途においては前記抵抗値でも電圧降下が無視できないという問題があった。
また、外付け部品として依然、出力コンデンサＣ１２１が残ってしまうため、実装面積の縮小は限られたものになり、製造管理面でも、出力コンデンサＣ１２１の在庫管理や、実装の手間が残ってしまうことや、出力電圧安定性等の面で出力コンデンサとボルテージレギュレータの相性も使用者側で考慮する必要があるといったように、品質や使い勝手の向上も限られたものになるという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、位相補償用の出力コンデンサを外付けする必要のない、ボルテージレギュレータを有する半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を１つのパッケージに収納するものである。
【０００８】
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を１つのパッケージに収納するものである。
【０００９】
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を１つのパッケージに収納し、
前記半導体チップは、前記ボルテージレギュレータの出力端と前記接続端子との間に接続された、前記位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗を有するものである。
【００１０】
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び該出力端子に並列に接続された接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を１つのパッケージに収納するものである。
【００１１】
具体的には、前記位相補償用コンデンサは、インタポーザの再配線を使用して前記半導体チップに接続されるようにした。
【００１２】
また、前記位相補償用抵抗は、インタポーザの再配線の配線抵抗で形成されるようにした。
【００１３】
また、前記位相補償用抵抗は、半導体チップの前記接続端子との接続を行うための、抵抗値を有するボンディングワイヤで形成されるようにした。
【００１４】
また、前記位相補償用コンデンサは、長さ１ｍｍ以下で幅０.５ｍｍ以下の形状を有するようにした。
【００１５】
また、前記位相補償用抵抗は、長さ１ｍｍ以下で幅０.５ｍｍ以下の形状を有するようにした。
【００１６】
具体的には、前記位相補償用コンデンサは、セラミックコンデンサである。
【００１７】
また、前記位相補償用コンデンサは、等価直列抵抗が１０ｍΩから５００ｍΩである。
【００１８】
また、前記位相補償用抵抗は、抵抗値が１０ｍΩから１.５Ωである。
【発明の効果】
【００１９】
本発明の半導体装置によれば、ボルテージレギュレータを有する半導体チップと該ボルテージレギュレータの位相補償用に使用される位相補償用コンデンサ、又は該位相補償用コンデンサに直列に接続される位相補償用抵抗を、ＣＳＰ等の１つのパッケージに収納するようにしたことから、外付け部品が不要になると共実装の手間を省くことができ、使用する側における位相補償用コンデンサの在庫を確保する等の管理を不要にすることができる。また、コンデンサを含んだ状態での検査や品質保証を行うことができ、動作の安定度と品質を高めることができ、かつ使い勝手のよいボルテージレギュレータを得ることができる。
【００２０】
また、位相補償用抵抗に出力電流が流れないようにしたことから、位相補償用抵抗による損失をなくすことができ、負荷特性が向上させることができる。更に、ＥＳＲを補うための位相補償用抵抗における抵抗値の自由度が大きくなるため、ボルテージレギュレータの位相余裕を大きくすることができ、安定度の高いボルテージレギュレータを得ることができる。
【００２１】
また、インタポーザの再配線やボンディングワイヤを使用して位相補償用抵抗を形成したことから、チップ抵抗を廃止することができ、省スペース化とコストダウンを図ることができる。
また、位相補償用コンデンサや位相補償用抵抗といった受動部品に、長さ１ｍｍ以下で幅０.５ｍｍ以下の形状を有するいわゆる１００５タイプ以下の小型部品を採用するようにしたことから、パッケージサイズの増加は、従来の半導体装置と受動部品を別々に実装する場合よりも小さくすることができる。
また、位相補償用コンデンサにセラミックコンデンサを使用するようにしたことから、位相補償用コンデンサとして小型で大容量の積層セラミックコンデンサを使用することができる。
【００２２】
また、位相補償用コンデンサとしてＥＳＲが１０ｍΩ〜５００ｍΩのものを使用するようにしたことから、ボルテージレギュレータの位相補償を容易に行うことができ、コンデンサ特性を含む検査や品質保証によって安定性や品質の高いボルテージレギュレータを得ることができる。
また、位相補償抵抗として１０ｍΩ〜１.５Ωのものを使用するようにしたことから、ボルテージレギュレータの位相補償を容易に行うことができ、より安定度の高いボルテージレギュレータを得ることができる。
【発明を実施するための最良の形態】
【００２３】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示した図である。
図１において、半導体装置１は、ＣＳＰ内に、ボルテージレギュレータ１０を有する半導体チップ２と、該ボルテージレギュレータ１０における位相補償用のコンデンサをなす出力コンデンサＣ１が納められてなり、電源入力端子ＩＮ、出力端子ＯＵＴ及び接地電圧に接続された接地端子ＧＮＤを備えている。なお、出力コンデンサＣ１は位相補償用コンデンサをなす。電源入力端子ＩＮには、直流電源５からの入力電圧Ｖｉｎが入力され、ボルテージレギュレータ１０から出力された出力電圧Ｖｏは、出力端子ＯＵＴを介して負荷６に供給される。
【００２４】
ボルテージレギュレータ１０は、シリーズレギュレータをなし、電源入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力端子ＯＵＴから出力電圧Ｖｏとして出力する。ボルテージレギュレータ１０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１１，Ｒ１２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流の制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１１と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１１の動作制御を行う誤差増幅回路Ａ１１とを備えている。
【００２５】
半導体チップ２は、電源入力端子Ｔｉｎ、出力端子Ｔｏｕｔ及び接地端子Ｔｇｎｄを備え、電源入力端子ＴｉｎはＣＳＰの電源入力端子ＩＮに接続され、出力端子ＴｏｕｔはＣＳＰの出力端子ＯＵＴに接続され、接地端子ＴｇｎｄはＣＳＰの接地端子ＧＮＤに接続されている。出力端子Ｔｏｕｔと接地端子Ｔｇｎｄとの間には出力コンデンサＣ１が接続され、出力コンデンサＣ１のＥＳＲ分をＲｅｓｒ、コンデンサ分をＣｏで示している。出力コンデンサＣ１には、ＥＳＲの大きいタンタルコンデンサ等を使用しており、出力コンデンサＣ１は、ＣＳＰのパッケージに内蔵されている。
【００２６】
ボルテージレギュレータ１０において、電源入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に出力トランジスタＭ１１が接続され、出力端子Ｔｏｕｔと接地端子Ｔｇｎｄとの間に抵抗Ｒ１１及びＲ１２が直列に接続されている。抵抗Ｒ１１とＲ１２との接続部からは出力電圧Ｖｏを分圧した分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは、誤差増幅回路Ａ１１の非反転入力端に入力される。また、誤差増幅回路Ａ１１の反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路Ａ１１の出力端は、出力トランジスタＭ１１のゲートに接続されている。
【００２７】
ここで、図２は、図１の半導体装置１の断面の例を示した概略図である。
半導体チップ２の各端子は、ＣＳＰのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってＣＳＰの対応する接続端子に接続されている。例えば、図２において、半導体チップ２の出力端子Ｔｏｕｔは、ボンディングワイヤ２１及びインタポーザ２２の再配線２３を介してＣＳＰの出力端子ＯＵＴに接続され、出力コンデンサＣ１の一方の端子は、インタポーザ２２の再配線２３を介して出力端子ＯＵＴに接続されている。また、出力コンデンサＣ１の他方の端子は、インタポーザ２２の再配線２４を介してＣＳＰの接地端子ＧＮＤに接続されている。
【００２８】
このように、本第１の実施の形態における半導体装置は、出力コンデンサＣ１とＣＳＰの各端子との接続にインタポーザ２２の再配線を使用して、半導体チップ２と出力コンデンサＣ１を１つのＣＳＰのパッケージに収納したことから、出力コンデンサＣ１をＣＳＰに外付けする必要がなく、実装の手間を省くことができると共に、該実装工程における出力コンデンサＣ１の在庫を確保する等の管理をなくすことができる。
【００２９】
第２の実施の形態．
前記第１の実施の形態において、ＣＳＰ内で出力コンデンサＣ１に直列に抵抗を接続するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における半導体装置の構成例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力コンデンサＣ１のＥＳＲの調整を行うための抵抗Ｒ１３を追加したことにあり、これに伴って、図１の半導体装置１を半導体装置１ａにした。
【００３０】
図３において、半導体装置１ａは、ＣＳＰ内に、半導体チップ２と、出力コンデンサＣ１と、出力コンデンサＣ１のＥＳＲの調整を行うための抵抗Ｒ１３が納められてなる。なお、抵抗Ｒ１３は位相補償用抵抗をなす。半導体チップ２の出力端子ＴｏｕｔとＣＳＰの出力端子ＯＵＴの接続部と、半導体チップ２の接地端子ＴｇｎｄとＣＳＰの接地端子ＧＮＤの接続部との間に、抵抗Ｒ１３と出力コンデンサＣ１の直列回路が接続されている。このようにすることにより、出力コンデンサＣ１として、低ＥＳＲ、例えば１０ｍΩ〜５００ｍΩのＥＳＲのコンデンサを使用することができ、低ＥＳＲのセラミックコンデンサを使用することができる。
【００３１】
ここで、図４は、図３の半導体装置１ａの断面の例を示した概略図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、出力コンデンサＣ１と出力端子ＯＵＴとの接続を行うインタポーザ２２の再配線２３ａの配線抵抗を使用して抵抗Ｒ１３を形成したことにある。
図４において、出力コンデンサＣ１と出力端子ＯＵＴとの接続を行う再配線２３ａの一部の配線幅を小さくする等して所定の抵抗値の抵抗を形成し、該抵抗を抵抗Ｒ１３とする。
なお、図４では、再配線の配線抵抗を使用して抵抗Ｒ１３を形成する場合を例にして示したが、抵抗Ｒ１３にチップ抵抗を使用してもよく、この場合、該チップ抵抗との配線にインタポーザの再配線を使用するようにしてもよい。
【００３２】
このように、本第２の実施の形態における半導体装置は、半導体チップ２、出力コンデンサＣ１及び抵抗Ｒ１３を１つのＣＳＰのパッケージに収納するようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力コンデンサに低ＥＳＲのコンデンサを使用することができ、小型のコンデンサを使用することができる。
【００３３】
また、従来は、抵抗Ｒ１３の抵抗値を大きくすると、出力電流による電圧降下が大きくなり出力電圧変動の原因になるため、余り大きな抵抗値にすることができなかった。しかし、本第２の実施の形態における半導体装置では、抵抗Ｒ１３には出力電流が流れないため、抵抗Ｒ１３の抵抗値を大きくすることができ、出力コンデンサＣ１に合せて最適な抵抗値を選択することができる。ちなみに、出力コンデンサＣ１のＥＳＲ分の抵抗値をＲｅｓｒとし、出力コンデンサＣ１のコンデンサ分の容量をＣｏとし、抵抗Ｒ１３の抵抗値をＲ１３とすると、周波数特性におけるゼロ点のできる周波数は、一般に１／｛２π×Ｃｏ×（Ｒｅｓｒ＋Ｒ１３）｝で表される。このため、出力コンデンサＣ１の容量を小さくして、抵抗Ｒ１３の抵抗値を大きくすることでも、同じ周波数にゼロを作ることができる。
【００３４】
このことから、形状の小さな出力コンデンサを使用することができるようになり、ＣＳＰのパッケージをも小さくすることができる。出力コンデンサＣ１にセラミックコンデンサを使用する場合、積層タイプで、形状が長さ１ｍｍ×幅０.５ｍｍのいわゆる１００５タイプ以下のものを使用することにより、従来のパッケージとほとんど変わらない大きさにすることができる。
【００３５】
第３の実施の形態．
前記第２の実施の形態では、抵抗Ｒ１３をＣＳＰ内に設けるようにしたが、抵抗Ｒ１３を半導体チップ２内に設けるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図５は、本発明の第３の実施の形態における半導体装置の構成例を示した図である。なお、図５では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、抵抗Ｒ１３を半導体チップ２内に設けると共に、抵抗Ｒ１３と出力コンデンサＣ１とを接続するための接続端子Ｔａを半導体チップ２に設けたことにある。これに伴って、図３の半導体チップ２を半導体チップ２ｂに、図３の半導体装置１ａを半導体装置１ｂにそれぞれした。
【００３６】
図５において、半導体装置１ｂは、ＣＳＰ内に、ボルテージレギュレータ１０を有する半導体チップ２ｂと、該ボルテージレギュレータ１０における位相補償用のコンデンサをなす出力コンデンサＣ１が納められている。
半導体チップ２ｂは、ボルテージレギュレータ１０と抵抗Ｒ１３を有しており、電源入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、接地端子Ｔｇｎｄ及び接続端子Ｔａを備えている。
出力トランジスタＭ１１のドレインと接続端子Ｔａとの間に抵抗Ｒ１３が接続され、接続端子Ｔａと接地端子Ｔｇｎｄとの間に出力コンデンサＣ１が接続されている。抵抗Ｒ１３の抵抗値は、１０ｍΩから１.５Ω程度の値で、出力コンデンサＣ１の容量やＥＳＲ値によって最適な値に設定される。
【００３７】
ここで、図６は、図５の半導体装置１ｂの断面の例を示した概略図である。
半導体チップ２ｂの各端子は、ＣＳＰのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってＣＳＰの対応する接続端子に接続されている。例えば、図６において、半導体チップ２ｂの出力端子Ｔｏｕｔは、ボンディングワイヤ３１及びインタポーザ３２の再配線３３を介してＣＳＰの出力端子ＯＵＴに接続されている。また、半導体チップ２ｂの接続端子Ｔａは、ボンディングワイヤ３４及びインタポーザ３２の再配線３５を介して出力コンデンサＣ１の一方の端子に接続されている。また、出力コンデンサＣ１の他方の端子は、スルーホール３６を使用してＣＳＰの接地端子ＧＮＤに接続されているが、インタポーザ３２の再配線を介してＣＳＰの接地端子ＧＮＤに接続するようにしてもよい。
【００３８】
このように、本第３の実施の形態における半導体装置は、抵抗Ｒ１３を半導体チップ２内に設けるようにしたことから、前記第２の実施の形態と同様の効果を得ることができると共に、抵抗Ｒ１３を半導体チップ２内に設けた分、前記第２の実施の形態の場合よりもＣＳＰのサイズを小さくすることができる。
【００３９】
第４の実施の形態．
前記第３の実施の形態において、半導体チップ２ｂの接続端子Ｔａと出力コンデンサＣ１とを接続するボンディングワイヤに抵抗を持たせて抵抗Ｒ１３としてもよく、このようにしたものを本発明の第４の実施の形態とする。
図７は、本発明の第４の実施の形態における半導体装置の構成例を示した図である。なお、図７では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。
図７における図５との相違点は、半導体チップ２ｂの接続端子Ｔａと出力コンデンサとを接続するボンディングワイヤに抵抗を持たせるようにして、該ボンディングワイヤを抵抗Ｒ１３として使用するようにしたことにある。これに伴って、図５の半導体チップ２ｂを半導体チップ２ｃに、図５の半導体装置１ｂを半導体装置１ｃにそれぞれした。
【００４０】
図７において、半導体装置１ｃは、ＣＳＰ内に、ボルテージレギュレータ１０を有する半導体チップ２ｃと、該ボルテージレギュレータ１０における位相補償用のコンデンサをなす出力コンデンサＣ１と抵抗Ｒ１３が納められている。
半導体チップ２ｃは、ボルテージレギュレータ１０を有しており、電源入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、接地端子Ｔｇｎｄ及び接続端子Ｔａを備えている。
接続端子Ｔａと出力コンデンサＣ１との接続に使用するボンディングワイヤに抵抗を持たせて抵抗Ｒ１３を形成している。抵抗Ｒ１３の抵抗値は、１０ｍΩから１.５Ω程度の値で、出力コンデンサＣ１の容量やＥＳＲ値によって最適な値に設定される。
【００４１】
ここで、図８は、図７の半導体装置１ｃの断面の例を示した概略図である。
半導体チップ２ｃの各端子は、ＣＳＰのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってＣＳＰの対応する接続端子に接続されている。例えば、図８において、半導体チップ２ｃの出力端子Ｔｏｕｔは、ボンディングワイヤ３１及びインタポーザ３２の再配線３３を介してＣＳＰの出力端子ＯＵＴに接続されている。また、半導体チップ２ｃの接続端子Ｔａは、抵抗Ｒ１３をなすボンディングワイヤ３４ｃ及びインタポーザ３２の再配線３５を介して出力コンデンサＣ１の一方の端子に接続されている。また、出力コンデンサＣ１の他方の端子は、スルーホール３６を使用してＣＳＰの接地端子ＧＮＤに接続されているが、インタポーザ３２の再配線を介してＣＳＰの接地端子ＧＮＤに接続するようにしてもよい。
【００４２】
このように、本第４の実施の形態における半導体装置は、抵抗Ｒ１３をボンディングワイヤで形成したことから、前記第２の実施の形態と同様の効果を得ることができると共に、抵抗Ｒ１３をボンディングワイヤで形成した分、前記第２の実施の形態の場合よりもＣＳＰのサイズを小さくすることができる。
【００４３】
なお、前記第４の実施の形態において、抵抗Ｒ１３をインタポーザ３２の再配線３５に形成するようにしてもよく、このようにした場合、図８は図９のようになる。図９では、図８のボンディングワイヤ３４ｃをボンディングワイヤ３４に、図８の再配線３５を再配線３５ｃにしている。また、前記第２及び第４の各実施の形態において、抵抗Ｒ１３にチップ抵抗を使用してもよく、この場合、該チップ抵抗は出力コンデンサＣ１と同じ１００５タイプ以下の小型のものを使用するとよい。また、前記第１から第４の各実施の形態において、半導体チップの各端子とインタポーザの再配線との接続にボンディングワイヤを使用するようにしたが、これは一例であり、半導体チップの各端子をインタポーザの再配線に直接接続するようにしてもよい。また、図１０に示すように、半導体チップの接続端子Ｔａと出力コンデンサＣ１とを接続する配線の途中の一部を欠落させ、該欠落部分に抵抗体を形成するようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示した図である。
【図２】図１の半導体装置１の断面の例を示した概略図である。
【図３】本発明の第２の実施の形態における半導体装置の構成例を示した図である。
【図４】図３の半導体装置１ａの断面の例を示した概略図である。
【図５】本発明の第３の実施の形態における半導体装置の構成例を示した図である。
【図６】図５の半導体装置１ｂの断面の例を示した概略図である。
【図７】本発明の第４の実施の形態における半導体装置の構成例を示した図である。
【図８】図７における半導体装置１ｃの断面の例を示した概略図である。
【図９】図７における半導体装置１ｃの断面の他の例を示した概略図である。
【図１０】前記第２及び第４の各実施の形態における半導体装置の他の内部構成例を示した図である。
【図１１】従来の半導体装置の構成例を示した図である。
【符号の説明】
【００４５】
１，１ａ，１ｂ，１ｃ  半導体装置
２，２ｂ，２ｃ  半導体チップ
５  直流電源
６  負荷
１０  ボルテージレギュレータ
１１  基準電圧発生回路
２１，３１，３４，３４ｃ  ボンディングワイヤ
２２，３２  インタポーザ
２３，２３ａ，２４，３３，３５，３５ｃ  再配線
３６  スルーホール
Ｍ１１  出力トランジスタ
Ａ１１  誤差増幅回路
Ｒ１１〜Ｒ１３  抵抗
Ｃ１  位相補償用コンデンサ
Ｔｉｎ  電源入力端子
Ｔｏｕｔ  出力端子
Ｔｇｎｄ  接地端子
Ｔａ  接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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