(57)【要約】【課題】オンチップされた不揮発性メモリのチャージポンプ回路が備える容量素子を小さくすることができる半導体集積回路を提供する。【解決手段】  半導体集積（１）の内部で相対的にレベルの異なる第１の電源電圧（Ｖｃｃ）＞第２の電源電圧（Ｖｄｄｍ）＞第３の電源電圧（Ｖｄｄｃ）が利用可能であるとき、不揮発性メモリ（４）の閾値電圧を変更するための高電圧を生成するメモリ電源回路（３３）において、出力電圧のリップルを抑える必要のあるチャージポンプ回路（５１）にはポンプ容量の駆動ドライバ（５１Ｂ）として相対的に低い電源電圧（Ｖｄｄｍ）を使用して平滑容量（５３）の面積を低減し、リップル抑制よりも電流供給能力が必要とするチャージポンプ回路（５２）にはポンプ容量の駆動ドライバ（５２Ｂ）として相対的にレベルの高い電源電圧（Ｖｃｃ）を使用してポンプ容量の面積を低減する。【選択図】図１
2007323684.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを構成するソース及びドレインと、これらの間のチャネル形成領域の上に絶縁膜を介して各々絶縁されて積層された電荷蓄積領域とメモリゲートとを有する不揮発性メモリセルがアレイ状に配列された不揮発性メモリセルアレイと、
半導体装置の外部から供給される第１電源電圧を降圧させた第２の電源電圧の供給を受けて、前記第１電源電圧より高い第１の高電圧を生成し、前記不揮発性メモセルのメモリゲートに前記第１の高電圧を供給可能な第１のチャージポンプ回路と、
前記第１電源電圧の供給を受けて、前記第１電源電圧より高い第２の高電圧を生成し、前記不揮発性メモリセルのソース又はドレインに前記第２の高電圧を供給可能な第２のチャージポンプと、を備える、半導体装置。
【請求項２】
前記第１のチャージポンプ回路の出力には、この第１のチャージポンプ回路の出力電圧を安定化させる平滑容量素子を有し、
前記不揮発性メモリアレイにおいて、前記不揮発性メモリセルの閾値電圧を変更する際に、前記第１のチャージポンプ回路の出力電圧によって駆動されるメモリセルゲートの本数が変更可能な、請求項１記載の半導体装置。
【請求項３】
前記不揮発性メモリを制御する中央処理装置をさらに備え、
前記第２電源電圧より低い、前記第１電源電圧を降圧させた前記第３電源電圧が前記第１の高電圧および前記第２の高電圧とは独立して生成され、
この第３電源電圧が前記中央処理装置に供給される、請求項１もしくは請求項２に記載の半導体装置。
【請求項４】
不揮発性メモリセルに対する閾値電圧の変更は閾値電圧を低くする消去動作と閾値電圧を高くする書込み動作である請求項３記載の半導体装置。
【請求項５】
前記第１チャージポンプ回路はメモリセルへのデータの書込み動作に用いる電圧を形成する請求項４記載の半導体装置。
【請求項６】
前記第２チャージポンプ回路はメモリセルへのデータの書込み動作においてホットエレクトロンを発生させるためにドレイン又はソースに印加する電圧を形成する請求項５記載の半導体装置。
【請求項７】
前記第１チャージポンプ回路はメモリセルのデータの消去動作に用いる電圧を形成する請求項４記載の半導体装置。
【請求項８】
閾値電圧の変更を非選択とするとき前記第１のチャージポンプ回路によって生成される電圧よりも低く前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する第３のチャージポンプ回路を更に有し、
前記第３のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第２電源電圧とし、
前記第１のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第１電源電圧とする請求項３記載の半導体装置。
【請求項９】
閾値電圧の変更を非選択とするとき前記第１のチャージポンプ回路によって生成される電圧よりも低く前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する降圧回路を更に有し、
前記降圧回路は前記第２電源電圧を動作電源に用いるクランプ回路により構成され、
前記第１のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第１電源電圧とする請求項３記載の半導体装置。
【請求項１０】
前記第１電源電圧を動作電源とする外部インタフェース回路を更に有し、
前記チャージポンプ回路は昇圧電圧と基準電圧を比較する比較回路と、前記比較回路による比較結果を入力し前記昇圧電圧が基準電圧以下のとき前記容量素子を順次位相反転駆動する駆動クロック信号を供給し、前記昇圧電圧が基準電圧を超えた状態で前記駆動クロック信号の供給を停止するゲート回路を更に有し、
前記基準電圧を生成する基準電圧発生回路は前記第２電源電圧を動作電源とする請求項３、８、又は９記載の半導体装置。
【請求項１１】
前記第１電源電圧を動作電源とする外部インタフェース回路、前記第２電源電圧を動作電源として用いるＰＬＬ回路を有し、前記中央処理装置は前記ＰＬＬ回路で生成されるクロック信号に同期動作し、前記第３電源電圧を動作電源として用いる請求項３記載の半導体装置。
【請求項１２】
前記第１電源電圧を受ける外部電源端子と、前記第１電源電圧から前記第２電源電圧を生成する降圧回路と、前記第２電源電圧から前記第３電源電圧を生成する降圧回路とを有する請求項１１記載の半導体装置。
【請求項１３】
前記第１電源電圧を受ける外部電源端子と、前記第３電源電圧を受ける外部電源端子と、前記第１電源電圧から前記第２電源電圧を生成する降圧回路とを有する請求項１２記載の半導体装置。
【請求項１４】
半導体装置の外部から供給される第１電源電圧より高い高電圧の印加によって閾値電圧が変更可能にされる多数の不揮発性メモリセルと前記高電圧を生成するメモリ電源回路とを有する不揮発性メモリと、前記不揮発性メモリを制御する中央処理装置とを備え、前記第１電源電圧よりも低い第２電源電圧、及び前記第２電源電圧よりも低い第３電源電圧を装置内部の動作電源に用いる半導体装置において、
前記メモリ電源回路は、前記不揮発性メモリセルの前記閾値電圧を変更するとき、前記不揮発性メモリセルのゲート電極に供給する電圧を生成する第１のチャージポンプ回路と、前記不揮発性メモリセルのソース又はドレインに供給する電圧を生成する第２のチャージポンプ回路とを有し、
前記第１のチャージポンプ回路は昇圧ノードに結合されたポンプ容量素子の駆動に前記第２電源電圧の振幅を持つ駆動クロックを用い、
前記第２のチャージポンプ回路は昇圧ノードに結合されたポンプ容量素子の駆動に前記第１電源電圧の振幅を持つ駆動クロックを用い、
前記第１及び第２のチャージポンプ回路のそれぞれはその電圧出力ノードに平滑容量素子を備える半導体装置。
【請求項１５】
前記メモリ電源回路は、閾値電圧の変更を非選択とするとき前記第１のチャージポンプ回路によって生成される電圧よりも低く前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する第３のチャージポンプ回路を更に有し、
前記第３のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第２電源電圧とし、
前記第１のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第１電源電圧とする請求項１４記載の半導体装置。
【請求項１６】
前記メモリ電源回路は、閾値電圧の変更を非選択とするとき前記第１のチャージポンプ回路によって生成される電圧よりも低く前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する降圧回路を更に有し、
前記降圧回路は前記第２電源電圧を動作電源に用いるクランプ回路により構成され、
前記第１のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第１電源電圧とする請求項１４記載の半導体装置。
【請求項１７】
前記第１電源電圧を動作電源とする外部インタフェース回路を更に有し、
前記チャージポンプ回路は昇圧電圧と基準電圧を比較する比較回路と、前記比較回路による比較結果を入力し前記昇圧電圧が基準電圧以下のとき前記容量素子を順次位相反転駆動する駆動クロック信号を供給し、前記昇圧電圧が基準電圧を超えた状態で前記駆動クロック信号の供給を停止するゲート回路を更に有し、
前記基準電圧を生成する基準電圧発生回路は前記第２電源電圧を動作電源とする請求項１５又は１６記載の半導体装置。
【請求項１８】
電気的に書換え可能にされた多数の不揮発性メモリセルを有する不揮発性メモリと、前記不揮発性メモリを制御する中央処理装置とを備え、外部から供給される第１電源電圧、前記第１電源電圧よりも低い第２電源電圧、及び前記第２電源電圧よりも低い第３電源電圧を動作電源に用いる半導体集積回路において、
前記不揮発性メモリは、書換えに際して、前記不揮発性メモリセルのゲート電極に印加する電圧を生成する第１のチャージポンプ回路と、前記不揮発性メモリセルのソース又はドレインに印加する電圧を生成する第２のチャージポンプ回路とを有し、
前記第１のチャージポンプ回路は前記第２電源電圧の振幅を持つ駆動クロックを用いて順次位相反転駆動される複数のポンプ容量素子を有し、
前記第２のチャージポンプ回路は前記第１電源電圧の振幅を持つ駆動クロックを用いて順次位相反転駆動される複数のポンプ容量素子を有し、
前記第１及び第２のチャージポンプ回路のそれぞれはその電圧出力ノードに平滑容量素子を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置とこれによって書換え制御される不揮発性メモリを備えた半導体集積回路、特に書換え制御用の内部電源を生成する技術に関し、例えば1チップのマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
１チップのマイクロコンピュータは外部インタフェースとして一般的に使用される５Ｖ又は３．３Ｖ等の単一電源を外部から受け取り、これを降圧してコア回路の動作電源とすることにより、低電圧動作に対応する。或いは外部からコア回路の動作電源を直接受け取って動作するマイクロコンピュータもある。ここで、電気的に書換え可能なフラッシュメモリ等の不揮発性メモリがオンチップされたマイクロコンピュータにおいて、前記不揮発性メモリは消去及び書込みに複数種類の高電圧を必要とする。例えば、ホットエレクトロン書込みを行う場合にはワード線に１０Ｖ、ビット線に６Ｖを印加して、ドレイン電流を流して発生するホットエレクトロンを浮遊ゲートに蓄積する。ＦＮトンネルで消去を行う場合にはワード線に−１０Ｖ、ソース線に６Ｖを印加してＦＮトンネル電流によって電子を浮遊ゲートから放出する。又はワード線に１８Ｖ、ウェル領域に０Ｖを印加することにより消去を行うことができる。このように、フラッシュメモリに代表される不揮発性メモリの消去及び書込みには種々の高電圧が必要とされる。
【０００３】
従来のオンチップフラッシュメモリは特許文献１に記載されるように消去及び書込み用の高電圧を発生させるためにチャージポンプ回路を搭載する。
【０００４】
【特許文献１】特開２００３−７７２８３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はマイクロコンピュータのオンチップフラッシュメモリ内のチャージポンプ回路について検討したところ、高電圧の印加対象に応じて、電流供給能力を必要とするもの、高い電圧を発生するもの、発生電圧の電圧変動（リップル）が小さいものが必要であることが明らかになった。一般的に、電流供給を確保するためにはそれぞれの昇圧ノードにおいて順次位相反転駆動されるポンプ容量を大きくすることが必要になる。また、高い電圧を発生させるためにはチャージポンプ回路の昇圧段数を多くしなければならない。リップルを十分小さくすには昇圧電圧の出力ノードに比較的大きな平滑容量を接続することが必要になる。このような要求に対し、５Ｖのような電圧レベルの高い外部電源又は１．５Ｖのような電圧レベルの低いコア用電源の何れを用いてもポンプ容量等は増大することが明らかになった。例えば、チャージポンプ回路に５Ｖのような外部電源を使用して高電圧を発生させる回路では、リップルを抑える為に、面積の大きな平滑容量が必要になる。一方、１．５Ｖのようなコア用電源を使用した場合、ポンプ容量を位相反転駆動するクロックの振幅が小さいから各ポンプ容量の単位容量値に発生する電力が小さく、或いは初段の昇圧段に印加される昇圧開始電圧（スタート電圧）が低くなる為、チャージポンプの昇圧段数を多くしなければならず、ポンプ容量に起因して回路面積が大きくなる。特許文献１の技術ではチャージポンプ回路に用いるポンプ容量及び安定化容量に費やすチップ面積とチャージポンプ回路の動作電源電圧レベルとの関係について考慮されていない。
【０００６】
本発明の目的は、オンチップされた不揮発性メモリのチャージポンプ回路が備える容量素子を小さくすることができる半導体集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。即ち、半導体集積の内部で相対的にレベルの異なる第１電源電圧乃至第３電源電圧（第１電源電圧＞第２電源電圧＞第３電源電圧）が利用可能であるとき、不揮発性メモリの閾値電圧を変更するための高電圧を生成するメモリ電源回路において、チャージポンプ回路等に対して動作電源を適切に振り当てる。例えば、出力電圧のリップルを抑える必要のあるチャージポンプ回路にはポンプ容量の駆動ドライバとして相対的に低い電源電圧を使用して平滑容量の面積を低減し、リップル抑制よりも電流供給能力が必要とするチャージポンプ回路にはポンプ容量の駆動ドライバとして相対的にレベルの高い電源電圧を使用してポンプ容量の面積を低減する。また、第１電源電圧よりもレベルの高い電圧を発生するチャージポンプ回路のスタート電圧には第１電源電圧を使用する。電源電圧の適切な振り当ての形態について以下詳述する。
【０００９】
《ポンプ容量を駆動するドライバの電源電圧》
本発明に係る半導体装置は、トランジスタを構成するソース及びドレインと、これらの間のチャネル形成領域の上に絶縁膜を介して各々絶縁されて積層された電荷蓄積領域とメモリゲートとを有する不揮発性メモリセルがアレイ状に配列された不揮発性メモリセルアレイと、半導体装置の外部から供給される第１電源電圧を降圧させた第２の電源電圧の供給を受けて、前記第１電源電圧より高い第１の高電圧を生成し、前記不揮発性メモセルのメモリゲートに前記第１の高電圧を供給可能な第１のチャージポンプ回路と、前記第１電源電圧の供給を受けて、前記第１電源電圧より高い第２の高電圧を生成し、前記不揮発性メモリセルのソース又はドレインに前記第２の高電圧を供給可能な第２のチャージポンプと、を備える。
【００１０】
上記半導体装置によれば、第１電源電圧の変動の影響を受けにくくなるので、安定した第１の高電圧がメモリゲートに与えられる。また、外部から供給される第１電源電圧の供給を受けて、第２の高電圧を生成するので、ソースまたはドレインへの電荷の供給が容易になる。
【００１１】
本発明の一つの具体的な形態として、前記第１のチャージポンプ回路の出力には、この第１のチャージポンプ回路の出力電圧を安定化させる平滑容量素子を有し、前記不揮発性メモリアレイにおいて、前記不揮発性メモリセルの閾値電圧を変更する際に、前記第１のチャージポンプ回路の出力電圧によって駆動されるメモリセルゲートの本数が変更可能である。これによれば、前記第１のチャージポンプ回路の出力電圧によって駆動されるメモリセルゲート数が変更されても、第１のチャージポンプ回路は、第２の電源電圧の供給を受けて、電圧を出力することから、リップルが生じにくいことより、平滑容量素子の面積を抑えることができる。
【００１２】
本発明の更に具体的な形態として、前記不揮発性メモリを制御する中央処理装置をさらに備え、前記第２電源電圧より低い、前記第１電源電圧を降圧させた前記第３電源電圧が前記第１の高電圧および前記第２の高電圧とは独立して生成され、この第３電源電圧が前記中央処理装置に供給される。これによれば、第3電源電圧は、第１の高電圧および第２の高電圧と独立して生成されるので、高電圧の変動をうけなく、中央処理装置を動作させることができる。
【００１３】
本発明の更に具体的な形態として、不揮発性メモリセルに対する閾値電圧の変更は閾値電圧を低くする消去動作と閾値電圧を高くする書込み動作である。
【００１４】
例えば前記第１チャージポンプ回路は書込み動作に用いる電圧を形成する。このとき前記第２チャージポンプ回路は書込み動作においてホットエレクトロンを発生させるためにドレイン又はソースに印加する電圧を形成する。また、前記第１チャージポンプ回路は消去動作に用いる電圧を形成する。
【００１５】
《ポンプ容量初段のスタート電圧》
本発明の別の具体的な形態として、メモリ電源回路は、閾値電圧の変更を非選択とするとき前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する第３のチャージポンプ回路（６５）を更に有する。前記第３のチャージポンプ回路はポンプ容量素子（Ｃｐ）を用いて昇圧開始されるスタート電圧を前記第２電源電圧（Ｖｄｄｍ）とする。前記第１のチャージポンプ回路（５１）はポンプ容量素子（Ｃｐ）を用いて昇圧開始されるスタート電圧を前記第１電源電圧（Ｖｃｃ）とする即ち、第１の電源電圧よりもレベルの高い電圧を発生する第1のチャージポンプ回路のスタート電圧には第１の電源電圧を使用し、第１の電源電圧よりもレベルの低い電圧を発生する第３のチャージポンプ回路のスタート電圧には第２の電源電圧を使用する。スタート電圧に第１電源電圧を用いて第1電源電圧よりも低い電圧を生成する場合にはチャージポンプ回路の出力を抵抗でプルダウンしなければならず、無駄な電流リークを生じ、ポンプ容量も無駄に大きくなる。この点で、第３チャージポンプ回路は無駄な電流リークを生ぜず、ポンプ容量も小さくでき、チップ占有面積の低減に寄与する。
【００１６】
《降圧回路の併用》
前記メモリ電源回路は、閾値電圧の変更を非選択とするとき前記不揮発性メモリセルのメモリゲートに供給する低電位側の電圧を生成する降圧回路（６７）を更に有するとき、前記降圧回路を前記第２電源電圧を動作電源に用いるクランプ回路により構成し、前記第１のチャージポンプ回路はポンプ容量素子を用いて昇圧開始されるスタート電圧を前記第１電源電圧とする。
【００１７】
《基準電圧発生回路の電源安定化》
前記チャージポンプ回路は昇圧電圧（Ｖｐｐ１）と基準電圧（Ｖｒｅｆ）を比較する比較回路（６１）と、前記比較回路による比較結果を入力し前記昇圧電圧が基準電圧以下のとき前記容量素子を順次位相反転駆動する駆動クロック信号（ＣＬＫ１ｐｄ，／ＣＬＫ１ｐｄ）を供給し、前記昇圧電圧が基準電圧を超えた状態で前記駆動クロック信号の供給を停止するゲート回路（ＮＯＲ）とを更に有するとき、外部インタフェース回路が前記第１電源電圧を動作電源とする場合、前記基準電圧を生成する基準電圧発生回路は前記第２電源電圧を動作電源とする。安定な第２電源電圧（Ｖｄｄｍ）を用いた方が基準電圧を安定化できる。
【００１８】
《第１乃至第３の電源電圧》
半導体集積の内部で利用可能な相対的にレベルの異なる第１電源電圧乃至第３電源電圧（第１電源電圧＞第２電源電圧＞第３電源電圧）のその他の利用形態として、前記第１電源電圧を動作電源とする外部インタフェース回路（６）、前記第２電源電圧を動作電源として用いるＰＬＬ回路（７Ａ）を有し、前記中央処理装置は前記ＰＬＬ回路で生成されるクロック信号に同期動作し、前記第３の電源電圧を動作電源とする。
【００１９】
電源生成の第１の形態として、前記第１電源電圧を受ける外部電源端子（Ｐ１）と、前記第１電源電圧から前記第２電源電圧を生成する降圧回路（４０）と、前記第２電源電圧から前記第３電源電圧を生成する降圧回路（４１）とを有する。第２の形態として、前記第１電源電圧を受ける外部電源端子と、前記第３電源電圧を受ける外部電源端子と、前記第１電源電圧から前記第２電源電圧を生成する降圧回路とを有する。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、オンチップされた不揮発性メモリのチャージポンプ回路が備える容量素子を小さくすることができる。
【発明を実施するための最良の形態】
【００２１】
《マイクロコンピュータ》
図２には本発明に係る半導体集積回路の一例であるマイクロコンピュータ（ＭＣＵ）１が示される。マイクロコンピュータ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術等により形成される。このマイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、揮発性メモリとしてのＲＡＭ３、不揮発性メモリとしてのフラッシュメモリ(ＦＬＡＳＨ)４、バスステートコントローラ(ＢＳＣ)５、及び入出力ポート回路などの外部入出力回路（Ｉ／Ｏ）６、クロックジェネレータ（ＣＰＧ）７、電源回路（ＰＳＵＰ）８、及びシステムコントローラ（ＳＹＳＣ）９等を備え、それら回路モジュールは内部バス１０に接続される。内部バス１０はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ２は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリ４はＣＰＵ２の動作プログラムやデータを格納する。ＲＡＭ３はＣＰＵ２のワーク領域もしくはデータ一時記憶領域とされる。フラッシュメモリ４の動作はＣＰＵ２がフラッシュメモリの制御レジスタ（図示せず）に設定した制御データに基づいて制御される。バスステートコントローラ５は内部バス１０を介する内部の回路モジュールのアクセスと、入出力回路６を介する外部バスアクセス１０に対するアクセスサイクル数、ウェイトステート挿入及びバス幅等の制御を行う。システムコントローラ９はリセット信号ＲＳＴ及びモード信号ＭＤに応答してマイクロコンピュータ１の動作モードを制御する。クロックパルスジェネレータ７はシステムクロックＣＬＫを入力し、ＰＬＬ回路７ＡでシステムクロックＣＬＫに位相同期する内部クロックを生成し、生成された内部クロック信号及びその分周クロック信号は同期クロック信号として内部回路モジュールに供給される。
【００２２】
マイクロコンピュータは例えば外部から５Ｖのような第１の電源電圧Ｖｃｃを外部端子入Ｐ１から入力し、これを電源回路８で降圧して３．３Ｖのような第２の電源電圧Ｖｄｄｍと１．５Ｖのような第３の電源電圧Ｖｄｄｃを生成する。マイクロコンピュータ１の中では第１乃至第３の電源電圧Ｖｃｃ、Ｖｄｄｍ，Ｖｄｄｃを利用可能であり、ＰＬＬ回路７Ａは第２の電源電圧Ｖｄｄｍを動作電源とする。外部入出力回路は第１の電源電圧Ｖｃｃを主な動作電源とし、内部バス１０とのインタフェース部分には第３の電源電圧Ｖｄｄｃと第１の電源電圧Ｖｃｃとの間のレベル変換回路が配置される。第３電源電圧Ｖｄｄｃはコア電源であり、その他の回路の動作電源とされる。特にフラッシュメモリ４は消去及び書込みに第１電源電圧Ｖｃｃよりもレベルの高い高電圧を生成するために第１及び第２の電源電圧Ｖｃｃ，Ｖｄｄｍも動作電源として用いる。接地電圧Ｖｓｓは外部端子Ｐ２から供給される。
【００２３】
《オンチップフラッシュメモリ》
図３にはフラッシュメモリ４の一例が示される。フラッシュメモリ４は不揮発性メモリセルＭＣ（ＭＣ１１〜ＭＣｍｎ）を複数個マトリクス配置したメモリアレイ(ＭＡＲＹ)２１を有する。マトリクス配置された複数の不揮発性メモリセルＭＣは、メモリゲート１０がワード線を構成するメモリゲート線ＭＧＬに、ソースがソース線ＳＬに、ドレインがビット線ＢＬに接続される。Ｘアドレスデコーダ(ＸＤＥＣ)及びドライバ（ＸＤＲＶ）２２はアドレスバッファ(ＡＤＢ)２３に入力されたＸアドレス信号をデコードする。そのデコード結果に従ってメモリゲート線ＭＧＬ及びソース線ＳＬを駆動する。駆動形態は、フラッシュメモリの動作モード（読出し、消去、書込み）に応じて決定される。Ｘアドレス信号は内部バス１０のアドレスバス１０Ａからアドレスバッファ２３に供給される。
【００２４】
ビット線ＢＬは一方において書込み回路（ＰＧＭ）２５に接続される。書込み回路２５は書込み制御回路（ＰＧＭＣＮＴ）２６とデータラッチ回路（ＤＬＡＴ）２７を有する。データラッチ回路２７は書込みデータをラッチし、書込み制御回路２６はラッチした書込みデータに従ってビット線ＢＬの書込み電圧を制御する。ビット線ＢＬの他方にはＹスイッチ回路及びＹデコーダ（ＹＳＷ・ＹＤＥＣ）２９が接続され、アドレスバッファ（ＡＤＢ）２３に入力されたＹアドレス信号をＹデコーダ（ＹＤＥＣ）がデコードする。Ｙスイッチ（ＹＳＷ）はＹデコーダ（ＹＤＥＣ）のデコード結果に従ってビット線ＢＬを選択し、選択されたビット線ＢＬ上の読出しデータをセンスアンプ回路（ＳＡＡ）３０で増幅して入出力回路（ＩＯ）３１から内部バス１０のデータバス１０Ｄに出力する。書込み動作では内部バス１のデータバス１０Ｄから入出力回路３１に供給された書込みデータが、Ｙスイッチ（ＹＳＷ）で選択されたビット線ＢＬに供給される。Ｙスイッチ（ＹＳＷ）の選択は同じくＹデコーダ（ＹＤＥＣ）のデコード結果に従って行われる。Ｙアドレス信号は内部バス１０のアドレスバス１０Ａからアドレスバッファ２３に供給される。
【００２５】
不揮発性メモリセルＭＣの消去及び書込みに要する高電圧はメモリ電源回路（ＭＰＳ）３３が生成する。メモリ電源回路３３は前記第１乃至第３の電源電圧Ｖｃｃ，Ｖｄｄｍ，Ｖｄｄｃを用いて高電圧を生成する。制御回路（ＣＯＮＴ）３４は制御レジスタ（ＣＲＥＧ）３５に設定された制御情報に従って、読み出し、消去、及び書込みの制御シーケンスや動作電源の切換え制御を行う。動作電源の切換え制御とは、読み出し、消去、及び書込みに応じて、ドライバ（ＸＤＲＶ）や書込み制御回路２６の動作電源等をその動作態様に従って適切に切換える制御である。発振回路（ＯＳＣ）３６はメモリ電源回路３３及び制御回路３４の同期クロック信号を生成する。
【００２６】
特に制限されないが、ここでは不揮発性メモリセルＭＣをフローティングゲートを有するスタックドゲート構造として説明する。不揮発性メモリセルＭＣは、ソース線ＳＬに接続されるソースとビット線ＢＬに接続するドレインの間にチャネル領域が形成され、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲートが形成され、その上に酸化膜を介してメモリゲートが形成される。メモリゲートは例えばポリシリコンから成るメモリゲート線（ワード線）ＭＧＬの一部を構成する。ここでｎチャンネル型の不揮発性メモリセルＭＣにおけるソースとは、例えば読み出し動作においてオン状態にされて形成される電流経路の下流側端子と定義する。ＭＯＳ型トランジスタにおけるソースとドレインは端子電圧の電流の向きによって決まる相対的な名称であり、別の動作を基準にソースを定義することは妨げられない。
【００２７】
スタックドゲート構造の不揮発性メモリセルＭＣに対するホットキャリア書込みでは、書込み対象ビット線ＢＬを６V、ソース線ＳＬを０Vとしてチャネル電流を流し、書込み対象メモリゲート線ＭＧＬを１０Vとし、この高電界によって、メモリセルのドレイン端で発生するホットエレクトロンをフローティングゲートに注入する。消去はメモリゲート線ＭＧＬを１８Ｖ、ソース線ＳＬ及びウェル領域を０Ｖとし、フローティングゲートの電子をメモリゲート線ＭＧＬに引き抜くことによって行う。
【００２８】
図４にはマイクロコンピュータ1の電源回路８の一例が示される。電源回路８は第１の電源電圧Ｖｃｃを降圧して第２の電源電圧Ｖｄｄｍを生成する降圧回路（ＬＤＳ）４０と、第２の電源電圧Ｖｄｄｍを降圧して第３の電源電圧Ｖｄｄｃを生成する降圧回路（ＬＤＳ）４１とから成る。降圧回路４０，４１は特に図示はしないが、公知のレベルシフト回路若しくはクランプ回路によって構成すればよい。
【００２９】
なお、ここでは、第３の電源電圧Ｖｄｄｃを第２の電源電圧Ｖｄｄｍから生成する例を示しているが、第１の電源電圧Ｖｃｃから第２の電源電圧Ｖｄｄｍを経由せず、第３の電源電圧Ｖｄｄｃを生成してもよい。前者の方が２段の降圧回路を介することで、第３の電源電圧Ｖｄｄｃの安定性が優れている。フラッシュメモリ４のメモリ電源回路３３は第１の電源電圧Ｖｃｃ及び第２の電源電圧Ｖｄｄｍを利用して、消去及び書込み用の高電圧を生成する。
【００３０】
《チャージポンプ回路におけるポンプ容量の駆動振幅》
図１にはメモリ電源回路３３の一例が示される。同図には例えば消去時又は書込み時にメモリゲート線ＭＧＬに印加する高電圧の生成に適用可能な第１のチャージポンプ回路（ＣＰＭＰ１）５１と、書込み時にビット線ＢＬに印加する高電圧の生成に適用可能な第２のチャージポンプ回路（ＣＰＭＰ２）５２とを例示する。第１のチャージポンプ回路５１の出力端子には平滑容量５３が設けられ、この第１のチャージポンプ回路５１で生成された高電圧Ｖｐｐ１はドライバ５５の動作電源に用いられる。第２のチャージポンプ回路５２の出力端子には平滑容量５４が設けられ、この第２のチャージポンプ回路５２で生成された高電圧Ｖｐｐ２はドライバ５６の動作電源に用いられる。ドライバ５５は書込み動作又は消去動作に応じてメモリゲート線ＭＧＬを高電圧Ｖｐｐ１で駆動する。上記説明のように書込み動作と消去動作でメモリゲート線ＭＧＬの駆動電圧が相違する場合には、特に制限されないが、レベルの高い方の高電圧をクランプ回路で降圧してレベルの低い方の高電圧を生成し、動作に応じて何れかの高電圧を選択して利用すればよい。前記ドライバ５６は書込み動作においてビット線ＢＬを高電圧Ｖｐｐ２で駆動する。図１には代表的に１個の不揮発性メモリセルＭＣが図示されるが、高電圧Ｖｐｐ１，Ｖｐｐ２は、実際は多数の不揮発性メモリセルＭＣに対する消去及び書込みに利用され、高電圧Ｖｐｐ１は不揮発性メモリセルＭＣのメモリゲートＭＧＬに印加され、高電圧Ｖｐｐ２は不揮発性メモリセルＭＣのドレインに印加される。また、ドライバもそれぞれ代表的に１個図示してあるが、実際にはメモリゲート線単位、ビット線単位に複数設けられている。尚、図1の不揮発性メモリセルＭＣにおいて、ＭＧはメモリゲート、ＳＮＤはフローティングゲート、ＳＯＣはソース、ＤＲＮはドレイン、ＣＨＮはチャネル形成領域である。
【００３１】
前記第１のチャージポンプ回路５１はチャージポンプ（ＰＵＭＰ）５１Ａ、クロックドライバ５１Ｂ、及びポンプ制御回路（ＰＣＮＴ）５１Ｃから成り、クロックドライバ５１Ｂは第２の電源電圧Ｖｄｄｍを動作電源に用い、ポンプロックＣＬＫｐに同期して第２の電源電圧Ｖｄｄｍで規定される振幅のポンプ駆動クロックＣＬＫ１ｐｄ，／ＣＬＫ１ｐｄを出力する。前記第２のチャージポンプ回路５２はチャージポンプ（ＰＵＭＰ）５２Ａ、クロックドライバ５２Ｂ、及びポンプ制御回路（ＰＣＮＴ）５２Ｃから成り、クロックドライバ５２Ｂは第１の電源電圧Ｖｃｃを動作電源に用い、ポンプロックＣＬＫｐに同期して第１の電源電圧Ｖｃｃで規定される振幅のポンプ駆動クロックＣＬＫ２ｐｄ、／ＣＬＫ２ｐｄを出力する。第１のチャージポンプ回路５１及び第２のチャージポンプ回路５２の具体的な回路構成は図５に例示される。チャージポンプ５１Ａはドレインがゲートに結合されたダイオード接続形態のｎチャネル型のダイオード接続ＭＯＳトランジスタＭｄｄの直列回路を有し、ダイオード接続ＭＯＳトランジスタＭｄｄの結合ノードを昇圧ノードＮＬＵとする。初段ダイオード接続ＭＯＳトランジスタＭｄｄのドレインは第１の電源電圧Ｖｃｃに接続され、それぞれのダイオード接続ＭＯＳトランジスタＭｄｄが形成されたウェル領域は回路の接地電圧Ｖｓｓに接続される。前記それぞれの昇圧ノードＮＬＵにはポンプ容量Ｃｐの一方の蓄積電極が結合される。ポンプ容量Ｃｐの他方の蓄積電極には順次位相反転されたポンプ駆動クロックＣＬＫ１ｐｄ，／ＣＬＫ１ｐｄがクロックドライバ５１Ｂから供給される。クロックドライバ５１ＢはノアゲートＮＯＲとインバータＩＮＶによって構成される。ノアゲートＮＯＲはポンプクロックＣＬＫｐとポンプ制御回路５１Ｃの出力を２入力とする。ポンプ制御回路５１Ｃは基準電圧発生回路（ＶＲＥＦＧ）６０で生成される基準電圧Ｖｒｅｆと帰還された昇圧電圧Ｖｐｐ１とをコンパレータ（ＣＭＰ）６１で比較し、昇圧電圧Ｖｐｐ１の電圧レベルを基準電圧Ｖｒｅｆに収束させるように負帰還制御を行う。特に図示はしないがチャージポンプ回路５２も図５と同様に構成すればよい。基準電圧Ｖｒｅｆが低い場合は昇圧電圧Ｖｐｐ１を抵抗回路等によって分圧した値とコンパレータで比較してもよい。前記平滑容量５３，５４はチャージポンプ回路の出力電圧を安定化させるための容量素子である。
【００３２】
図１のメモリ電源回路３３によれば、第１のチャージポンプ回路５１は不揮発性メモリセルＭＣのメモリゲートに印加される高電圧Ｖｐｐ１を生成するから電流供給能力よりもリップルの発生を抑制することが要求される。第２のチャージポンプ回路５２には前記不揮発性メモリセルＭＣのドレインに供給される高電圧Ｖｐｐ２を生成するから電流供給能力が必要とされる。このとき前者の第１のチャージポンプ回路５１にはポンプ容量素子Ｃｐを位相反転駆動するクロックドライバ５１Ｂの動作電源には第１電源電圧Ｖｃｃよりもレベルの低い第２電源電圧Ｖｄｄｍを印加するから、第１電源電圧Ｖｃｃを用いる場合に比べてポンプ回路５１Ａの出力電圧におけるリップルの発生を軽減することができる。リップルの発生を軽減できるので、平滑容量５３の面積ＳＣ１は小さくて済む。その反面、ポンプ駆動クロックＣＬＫ１ｐｄ，／ＣＬＫ１ｐｄによるポンプ容量Ｃｐの駆動振幅が小さくなるので、所要レベルの高電圧Ｖｐｐ１を得るのに必要な昇圧段数が増えるから、ポンプ回路５１Ａにおけるポンプ容量素子Ｃｐの面積Ｓ１が増える。平滑容量５３の面積減少がポンプ容量Ｃｐの面積増大を上回れば第１のチャージポンプ５１に関する占有面積を全体として低減することができる。ここで、高電圧Ｖｐｐ１によって駆動すべき寄生負荷について着目すると、第１のチャージポンプ５１によって駆動されえるメモリゲートの数は消去すべき領域の大小に応じて変更され、例えば図６に例示されるように、消去単位には大小があり、領域ＡＲＥ１のような大きな単位（例えば１６Kから256Kバイト）で消去を行う場合にはチャージポンプ回路５１は短時間に大きな寄生負荷を駆動しなければならないから比較的大きな駆動能力を必要とする。このようなチャージポンプ回路５１を用いて領域ＡＲＥ２のような小さな単位（例えば１Ｋから８Kバイト）で消去を行う場合には駆動能力過剰になって相対的に大きなリップルを生ずる。このように、大きな寄生負荷と小さな寄生負荷の双方の駆動に用いるチャージポンプ回路にあって特に電圧変動を嫌うメモリゲートの駆動用途では特に大きな安定化容量を採用することが必要になる。このように、寄生負荷が大きく駆動時間の短縮（電圧立ち上がり時間の短縮）を必要とするような大きなメモリアレイ領域と、寄生負荷が小さく電圧変動の抑制が必要な小さなメモリアレイ領域の双方を駆動対象とするとき、平滑容量には大きな容量が必要になるので、大きい方の容量を小さくできると言う点で、第１のチャージポンプ回路５１に関する占有面積の低減効果は顕著に現れる。なお、図６に示されるドライバ５５ａはそれぞれの領域ＡＥＲ１，ＡＥＲ２におけるメモリゲート線毎のドライバ５５を便宜上総称しており、実際の配置関係とは相違されている。
【００３３】
一方、第２チャージポンプ回路５２の場合は書込み動作時にドレイン電流を供給しなければならないから、リップルの抑制よりも電流供給能力が重要になるから、平滑容量５４の面積ＳＣ２よりもポンプ容量Ｃｐの全面積Ｓ２の方が大きくされる傾向にある。このとき第２チャージポンプ回路５２のポンプ容量素子Ｃｐを位相反転駆動するクロックドライバ５２Ｂの動作電源には第２の電源電圧Ｖｄｄｍよりもレベルの高い第１電源電圧Ｖｃｃを印加するから、リップルの抑制効果は減少しても、ポンプ容量Ｃｐの直列段数を少なくすることができる。平滑容量５４に比べて相対的に容量値が大きくされる傾向にある方のポンプ容量Ｃｐの容量値を小さくできると言う点で、第２のチャージポンプ回路５２に関する占有面積を低減することができる。
【００３４】
《チャージポンプ回路におけるチャージポンプ初段のスタート電圧》
本発明の別の実施形態として図７にはメモリ電源回路３３の別の例が示される。同図にはメモリゲート線ＭＧＬに印加する高電圧として複数の高電圧Ｖｐｐ１，Ｖｎｐｐ１を生成可能な構成が例示される。高電圧Ｖｐｐ１の生成には前記チャージポンプ回路（ＣＰＭＰ１）５１を用いる。高電圧Ｖｎｐｐ１の生成にはチャージポンプ回路（ＣＰＭＰ３）６５を用いる。図８に例示されるように、Ｖｐｐ１，Ｖｎｐｐ１等の高電圧は不揮発性メモリセルＭＣの書換え特性に対する合わせ込みのために比較的大きな電圧幅が規定されている。第１のチャージポンプ回路５１を用いて第１の電源電圧Ｖｃｃのばらつき上限電圧Ｖｃｃｍａｘ以上の範囲の高電圧Ｖｐｐ１を発生させる場合には、第１の電源電圧Ｖｃｃをチャージポンプ回路５１のスタート電圧とすればよい。第２の電源電圧Ｖｄｄｍのばらつき下限電圧Ｖｄｄｍｍｉｎ以上であって且つ第１の電源電圧Ｖｃｃのばらつき下限電圧Ｖｃｃｍｉｎ以下の範囲の内部電源電圧Ｖｎｐｐ１を発生させる場合には、第２の電源電圧Ｖｄｄｍをチャージポンプ回路６５のスタート電圧として使用する。例えば書込み対象の不揮発性メモリセルＭＣに対してメモリゲートに高電圧Ｖｐｐ１を印加するが、このとき書込み非対象の不揮発性メモリセルのメモリゲートにはディスターブを緩和するために書込み非選択の高電圧を印加する制御形態を採用する場合には当該書込み非選択の高電圧として前記電圧Ｖｎｐｐ１を印加する。このように、第１の電源電圧Ｖｃｃよりもレベルの高い電圧を発生する第1のチャージポンプ回路５１のスタート電圧には第１の電源電圧Ｖｃｃを使用し、第１の電源電圧Ｖｃｃよりもレベルの低い電圧を発生するチャージポンプ回路６５のスタート電圧には第２の電源電圧Ｖｄｄｍを使用する。チャージポンプ回路６５のスタート電圧に第１電源電圧Ｖｃｃを用いて第1電源電圧よりも低い電圧を生成する場合には、図９に例示されるように、チャージポンプ回路６５の出力を抵抗６６でプルダウンしてもよい。図７のように第１の電源電圧Ｖｃｃよりもレベルの低い電圧を発生するチャージポンプ回路６５のスタート電圧には第２の電源電圧Ｖｄｄｍを使用すれば、無駄な電流リークを生ぜず、リーク電流を補うことも必要ないのでポンプ容量Ｃｐも小さくできるという点において更に優れている。
【００３５】
尚、図７乃至図９で説明した実施形態は先に説明した実施形態と組合わせ可能であることは言うまでもない。
【００３６】
《降圧回路の併用》
本発明の更に別の実施形態として図１０にはメモリ電源回路３３の更に別の例が示される。同図には図７の変形例として、メモリゲート線に印加する高電圧として複数の高電圧Ｖｐｐ１，Ｖｎｐｐ１を生成可能な構成が例示される。高電圧Ｖｐｐ１の生成には前記チャージポンプ回路（ＣＰＭＰ１）５１を用いる。高電圧Ｖｎｐｐ１の生成には降圧回路（ＬＤＳ）６７を用いる。図１１に例示されるように、第１のチャージポンプ回路５１を用いて第１の電源電圧Ｖｃｃのばらつき上限電圧Ｖｃｃｍａｘ以上の範囲の高電圧Ｖｐｐ１を発生させる場合に、第１の電源電圧Ｖｃｃをチャージポンプ回路５１のスタート電圧とする点は図７と同じである。相違点は、第２の電源電圧Ｖｄｄｍのばらつき下限電圧Ｖｄｄｍｍｉｎ以下の内部電源電圧Ｖｎｐｐ１を発生させる。内部電源電圧Ｖｎｐｐ１の発生に降圧回路６７を用いる。前記降圧回路６７は前記第２電源電圧Ｖｄｄｍを動作電源に用いるクランプ回路により構成する。降圧回路６７の代わりに昇圧回路を用いる場合にはポンプ動作を行っている動作サイクルとポンプ動作を停止している非動作サイクルとの動作サイクルの差による電圧位相の安定化のための容量を大きくしなければならないが、降圧回路６７を採用する場合にはそのような電圧位相の安定化容量６８を小さくすることができる。
【００３７】
《基準電圧発生回路の電源安定化》
図１２には前記チャージポンプ回路５１の変形例が示される。チャージポンプ５１Ａスタート電圧には前述と同じように第１の電源電圧Ｖｃｃを用いる。第１の電源電圧Ｖｃｃは外部入出力回路（Ｉ／Ｏ）６の動作電源にも用いられている。チャージポンプ５１Ａのポンプ容量Ｃｐに対するクロックドライバ５１Ｂの電源には前述と同じように第２の電源電圧Ｖｄｄｍを用いる。前記基準電圧Ｖｒｅｆを生成する基準電圧発生回路６０は前記第２電圧Ｖｄｄｍを動作電源とする。Ｉ／Ｏ６の駆動に用いられる電圧Ｖｃｃよりも安定な第２電圧Ｖｄｄｍを用いた方が基準電圧Ｖｒｅｆを安定化することができる。不揮発性メモリセルの書換えに際して高電圧を印加するとき、チャージポンプ回路の出力電圧が変動すると、不揮発性メモリセルに過電圧がかかることになり、その結果、不揮発性メモリセルの特性が劣化し、書換え可能回数の低下等の問題を生ずることになる。ノイズの小さい方の電源電圧Ｖｄｄｍを昇圧線圧レベルを決定する基準電源発生回路６０の動作電源に使用することにより、不揮発性メモリセルへの過電圧印加を抑制することができる。
【００３８】
尚、図１０乃至図１２で説明した実施形態は先に説明した実施形態と組合わせ可能であることは言うまでもない。
【００３９】
以上説明したように、マイクロコンピュータ１の内部で相対的にレベルの異なる第１電源電圧Ｖｃｃ、第２電源電圧Ｖｄｄｍ、及び第３電源電圧Ｖｄｄｃ（第１電源電圧Ｖｃｃ＞第２電源電圧Ｖｄｄｍ＞第３電源電圧Ｖｄｄｃ）が利用可能であるとき、フラッシュメモリ４の閾値電圧を変更するための高電圧を生成するメモリ電源回路３３において、出力電圧のリップルを抑える必要のあるチャージポンプ回路５１にはポンプ容量Ｃｐの駆動ドライバとして相対的に低い電源電圧Ｖｄｄｍを使用して平滑容量５３の面積ＳＣ１を低減し、リップル抑制よりも電流供給能力が必要とするチャージポンプ回路５２にはポンプ容量Ｃｐの駆動ドライバとして相対的にレベルの高い電源電圧Ｖｃｃを使用してポンプ容量の面積Ｓ２を低減する。更に、第１電源電圧Ｖｃｃよりもレベルの高い電圧Ｖｐｐ１を発生するチャージポンプ回路５１のスタート電圧には第１電源電圧Ｖｃｃを使用する。メモリ電源回路３３においてチャージポンプ回路等に対してその昇圧電圧の用途等に応じて其れに対する動作電源を適切に振り当てることにより、チャージポンプ回路の安定化容量及びポンプ容量を全体的に小さくすることができる。
【００４０】
第２の高電圧Ｖｐｐ２は第１電源電圧Ｖｃｃの変動の影響を受けにくくなるので、安定した第１の高電圧がメモリゲートに与えられる。また、外部から供給される第１電源電圧の供給を受けて、第２の高電圧を生成するので、ソースまたはドレインへの電荷の供給が容易になる。
【００４１】
第１のチャージポンプ回路５１は、第２の電源電圧Ｖｄｄｍの供給を受けて、電圧を出力するから、前記第１のチャージポンプ回路の出力電圧によって駆動されるメモリセルゲート数が変更されても、リップルが生じにくいことより、平滑容量素子の面積を抑えることができる。
【００４２】
第３の電源電圧Ｖｄｄｃは、第１の電圧Ｖｐｐ１および第２の高電圧Ｖｐｐ２と独立して生成されるので、高電圧の変動をうけなく、中央処理装置を動作させることができる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、電源電圧Ｖｄｄｍについては内部降圧に限定されず、マイクロコンピュータの外部電源端子から直接入力するようにしてもよい。電源電圧の具体的なレベルは上記説明に限定されず適宜変更可能である。電気的に書換え可能な不揮発性メモリセルはフローティングゲートを備えたスタックゲート構造に限定されない。選択ＭＯＳトランジスタ部を備えたスプリットゲート構造であっても、あるいはシリコン窒化膜のような電荷トラップ膜を備えた構造であってもよい。また、メモリアレイの構成は、ＡＮＤ、ＮＡＮＤ、ＮＯＲ等何れの構成であってもよく、本発明はメモリアレイの構造に何ら限定されない。電気的に書換え可能な不揮発性メモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭ等であってもよい。本発明に係る半導体装置はマイクロコンピュータに限定されず、通信用コントローラ、画像処理用コントローラ、暗号化復号コントローラ等に代表されるように、中央処理装置とこれによってアクセスされる電気的に書換え可能な不揮発性メモリを備えた条件の種々の半導体装置に広く適用することができる。
【図面の簡単な説明】
【００４５】
【図１】マイクロコンピュータが有するメモリ電源回路を例示する回路図である。
【図２】マイクロコンピュータの一例を示すブロック図である。
【図３】フラッシュメモリの一例を示すブロック図である。
【図４】マイクロコンピュータの電源回路を例示するブロック図である。
【図５】チャージポンプ回路の具体例を示す回路図である。
【図６】消去単位の大小によって高電圧Ｖｐｐ１による駆動負荷が相違する状態を例示する説明図である。
【図７】メモリ電源回路の別の例を示す説明図である。
【図８】昇圧された高電圧と昇圧に用いる複電源電圧との電位関係を例示する説明図である。
【図９】チャージポンプ回路を用いてスタート電圧よりも低い電圧を生成するときの概念図である。
【図１０】図７の変形例に係るメモリ電源回路を示す説明図である。
【図１１】昇圧された高電圧と昇圧に用いる複電源電圧との電位関係の別の例を示す説明図である。
【図１２】チャージポンプ回路の変形例を示す説明図である。
【符号の説明】
【００４６】
１  マイクロコンピュータ（ＭＣＵ）
２  中央処理装置（ＣＰＵ）
３  ＲＡＭ
４  フラッシュメモリ(ＦＬＡＳＨ)
５  バスステートコントローラ(ＢＳＣ)
６  外部入出力回路（Ｉ／Ｏ）
７  クロックジェネレータ（ＣＰＧ）
７Ａ  ＰＬＬ回路
８  電源回路（ＰＳＵＰ）８
９  システムコントローラ（ＳＹＳＣ）
１０  内部バス
Ｖｃｃ  第１電源電圧
Ｖｄｄｍ  第２電源電圧
Ｖｄｄｃ  第３電源電圧
２１  メモリアレイ(ＭＡＲＹ)
ＭＧＬ  メモリゲート線
ＢＬ  ビット線
ＳＬ  ソース線
３３  メモリ電源回路（ＭＰＳ）
３４  制御回路（ＣＯＮＴ）
４０，４１  降圧回路
５１  第１のチャージポンプ回路（ＣＰＭＰ１）
５２  第２のチャージポンプ回路（ＣＰＭＰ２）
５３  平滑容量
５５  ドライバ５５
５４  平滑容量
５６  ドライバ
Ｖｐｐ１、Ｖｐｐ２  高電圧
５１Ａ  チャージポンプ（ＰＵＭＰ）
５１Ｂ  クロックドライバ５１Ｂ
５１Ｃ  ポンプ制御回路（ＰＣＮＴ）
ＣＬＫｐ  ポンプロック
ＣＬＫ１ｐｄ，／ＣＬＫ１ｐｄ  ポンプ駆動クロック
ＮＬＵ  昇圧ノード
Ｃｐ  ポンプ容量
６０  基準電圧発生回路（ＶＲＥＦＧ）
Ｖｖｒｅｆ  基準電圧
６１  コンパレータ（ＣＭＰ）
６５  第３のチャージポンプ回路（ＣＰＭＰ３）
６７  降圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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