(57)【要約】【課題】汎用性を持って高速で耐ノイズ性のインターフェースを備えた半導体装置と信号伝達システムを提供する。【解決手段】送信クロックの１周期をＡ等分した１周期を有するシリアルクロックを形成する。送信クロックをクロック送信回路で出力する。ＰＳＣによりクロックに同期して入力されたＡビットの入力データを、シリアルクロックに同期してシリアルデータに変換する。データ変換回路により、ＰＳＣの出力信号をデータ送信回路で送信する。Ａ＋Ｂビットからなる送信データを、それぞれがＡ−Ｃビット以下にされる複数の分割データとし、複数の分割データのそれぞれにＣビット以下からなる識別情報を付加してクロックに同期したＰＳＣの入力データを形成する。分割データと識別情報とを１送信単位として送信クロックに対応して送信回路を通して複数回に分けて送信する。【選択図】図１
2007265261.tif 000002
【特許請求の範囲】
【請求項１】
クロックを受けて、それに対応した送信クロックと、上記送信クロックの１周期をＡ（Ａは整数）等分した１周期を有するシリアルクロックとを形成するＰＬＬと、
上記送信クロックを出力するクロック送信回路と、
上記クロックに同期して入力されたＡビットの入力データをパラレルに受けて、上記シリアルクロックに同期してシリアルデータに変換するパラレル／シリアル変換回路と、
上記パラレル／シリアル変換回路の出力信号を送信するデータ送信回路と、
Ａ＋Ｂ（Ｂは整数）ビットからなる送信データを受けて、それぞれがＡ−Ｃ（Ｃは整数）ビット以下にされる複数の分割データを生成し、上記複数の分割データのそれぞれにＣビット以下からなる識別情報を付加し、上記クロックに同期した上記パラレル／シリアル変換回路の上記Ａビットの入力データを形成するデータ変換回路とを有し、
上記データ変換回路が上記分割データと識別情報とを１送信単位として上記送信クロックに対応させることにより、上記データ送信回路が上記Ａ＋Ｂビットからなる送信データを複数回に分けて送信する半導体装置。
【請求項２】
請求項１において、
上記データ送信回路及びクロック送信回路は、ＬＶＤＳである半導体装置。
【請求項３】
請求項２において、
上記Ａビットは７ビットであり、
上記Ａ＋Ｂビットは、８ビットであり、
上記分割データは４ビットであり、
上記Ｃビットは、３ビットであり、
上記ＬＶＤＳは、フラットディスプレイインターフェースに向けたホスト側の送信用回路を流用する半導体装置。
【請求項４】
請求項３において、
上記Ａ＋Ｂビットは、１６ビットであり、
上記データ送信回路は、上記１６ビットのうち上位８ビット分を受け持つ第１回路と、上記１６ビットのうち下位８ビット分を受け持つ第２回路とを有する半導体装置。
【請求項５】
請求項４において、
上記１６ビットデータは、カラー画像データであり、
上記３ビットの識別情報は、１ビットを１クロック目と２クロック目の識別ビットとし、残り２ビットを３原色の識別ビットとする半導体装置。
【請求項６】
送信クロックを受けるクロック受信回路と、
上記クロック受信回路の出力信号を受けて、上記送信クロックに同期した受信クロックと、受信クロックの１周期をＡ等分（Ａは整数）した１周期を有するシリアルクロックとを形成するＰＬＬと、
外部からの送信データを受けるデータ受信回路と、
上記データ受信回路のシリアル出力信号を受けて、上記シリアルクロックに同期してパラレルデータに変換するシリアル／パラレル変換回路と、
Ａ−Ｃ（Ｃは整数）ビット以下で構成される分割データとＣビット以下で構成される識別情報とを１受信単位とする上記シリアル／パラレル変換回路の出力信号を、ＰＬＬで形成されたクロックを用いてもとのＡ＋Ｂ（Ｂは整数）ビットからなる上記送信データに戻す論理回路とを有し、
上記論理回路が上記受信クロックに同期させることにより、複数回分の上記送信データ毎に上記Ａ＋Ｂビットからなる送信データを再生する半導体装置。
【請求項７】
クロックを受けて、それに対応した送信クロックと、上記送信クロックの１周期をＡ（Ａは整数）等分した１周期を有する第１シリアルクロックとを形成する第１ＰＬＬと、
上記送信クロックを出力するクロック送信回路と、
上記クロックに同期して入力されたＡビットの入力データをパラレルに受けて、上記第１シリアルクロックに同期してシリアルデータに変換するパラレル／シリアル変換回路と、
上記パラレル／シリアル変換回路の出力信号を送信するデータ送信回路と、
Ａ＋Ｂ（Ｂは整数）ビットからなる送信データを受けて、それぞれがＡ−Ｃ（Ｃは整数）ビット以下にされる複数の分割データを生成し、上記複数の分割データのそれぞれにＣビット以下からなる識別情報を付加し、上記クロックに同期した上記パラレル／シリアル変換回路の上記Ａビットの入力データを形成するデータ変換回路とを有する第１半導体装置と、
上記送信クロックを受けるクロック受信回路と、
上記クロック受信回路の出力信号を受けて、上記送信クロックに同期した受信クロックと、受信クロックの１周期を上記Ａ等分した１周期を有する第２シリアルクロックとを形成する第２ＰＬＬと、
上記第１半導体装置からの送信データを受けるデータ受信回路と、
上記データ受信回路のシリアル出力信号を受けて、上記第２シリアルクロックに同期してパラレルデータに変換するシリアル／パラレル変換回路と、
上記分割データと上記識別情報とが１受信単位となっている上記シリアル／パラレル変換回路の出力信号を、上記第２ＰＬＬで形成されたクロックを用いてもとの上記Ａ＋Ｂビットからなるパラレルデータに戻す論理回路とを有する第２半導体装置とを備え、
上記第１半導体装置内において、上記データ変換回路が上記分割データと識別情報とを１送信単位として上記送信クロックに対応させることにより、上記データ送信回路が上記Ａ＋Ｂビットからなる送信データを複数回に分けて送信し、
上記第２半導体装置内において、上記送信データを受信して、上記複数回分の上記送信データ毎に上記Ａ＋Ｂビットからなる送信データを再生する信号伝達システム。
【請求項８】
請求項７において、
上記第１半導体装置の上記データ送信回路及びクロック送信回路は、ＬＶＤＳ出力側回路であり、
上記第２半導体装置の上記データ受信回路及びクロック受信回路は、ＬＶＤＳ入力側回路である信号伝達システム。
【請求項９】
請求項８において、
上記Ａビットは７ビットであり、
上記Ａ＋Ｂビットは、８ビットであり、
上記分割データは４ビットであり、
上記Ｃビットは、３ビットであり、
上記ＬＶＤＳは、フラットディスプレイインターフェースに向けたホスト側の送信用回路及び受信用回路を流用する信号伝達システム。
【請求項１０】
請求項９において、
上記Ａ＋Ｂビットは、１６ビットであり、
上記データ送信回路は、上記１６ビットのうち上位８ビット分を受け持つ第１回路と、上記１６ビットのうち下位８ビット分を受け持つ第２回路とを有し、
上記データ受信回路は、上記１６ビットのうち上位８ビット分を受け持つ第３回路と、上記１６ビットのうち下位８ビット分を受け持つ第４回路とを有する信号伝達システム。    
【請求項１１】
請求項１０において、
上記１６ビットデータは、カラー画像データであり、
上記３ビットの識別情報は、１ビットを１クロック目と２クロック目の識別ビットとし、残り２ビットを３原色の識別ビットとし、
上記第１半導体装置は、ラインセンサ用アナログフロントエンドを構成するものであり、１６ビットのアナログ／デジタル変換回路により上記カラー画像データを形成し、
上記第２半導体装置は、受信されたカラー画像データをデータ圧縮を含むデジタル画像処理を行う回路を備える信号伝達システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置と信号伝達システムに関し、例えば、カラー画像データを伝送する半導体装置及び信号伝達システムに適用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明を成した後の公知例調査において、イメージスキャナから８ビットの画像データを４ビット（ニブル）信号線を用いて２回に分けて転送するデータ転送方式が特開平９−０１６５１３号公報、バッファメモリから読み出される１６ビットのデータを上位・下位の８ビットに分割し、トライステートバッファを介してデータ幅が異なる（８ビット）のデバイスに転送可能とするデータ転送方式が特開平８−１９４６６１号公報にあることが報告された。
【特許文献１】特開平９−０１６５１３号公報
【特許文献２】特開平８−１９４６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ラインセンサ等で形成された画像データをＡ／Ｄ変換してデジタル信号処理回路に伝える信号伝達回路としては、上記画像データをクロックに同期してパラレルに伝える回路が考えられる。この回路として、例えばＣＭＯＳ回路等で形成されたフル振幅の出力信号を伝えるようにしたのでは伝達速度が遅い。高速化のために信号振幅を小さくすると、ノイズの影響を受けて誤動作しやすくなる。１４ビット程度の画像データなら上記ＣＭＯＳ回路等で動作させることも可能である。画像データの高精細化のためにデジタル信号を１６ビットのように拡張した場合には、上記のようなＣＭＯＳ回路では限界がある。
【０００４】
本願発明者においては、パーソナルコンピュータやテレビ受信装置等のようなホストで生成された画像データをフラットパネルディスプレイに伝えるインターフェースとして、ＬＶＤＳ（Low Voltage Differential Signaling) を採用したＩＣが存在していることに着目し、このインターフェースの回路設計データをそのまま流用することにより、ＬＶＤＳの高速性と耐ノイズ性に優れているという特長を持つ上記画像データ向けのインターフェース回路の開発設計時間の短縮化を図ることを検討した。上記既存のフラットパネルディスプレイインターフェースは、１転送（１クロック当り）７ビットの定型フォーマットとなっている。このため、画像データが１４ビットなら２転送を行うことにより上位７ビットと下位７ビットとに分けて転送させることができる。しかし，上記のように１６ビット（８ビット／８ビット）の画像データでは、そのまま用いることができない。
【０００５】
本発明の目的は、汎用性を持って高速で耐ノイズ性のインターフェースを備えた半導体装置と信号伝達システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＰＬＬにより送信クロックと、送信クロックの１周期をＡ等分した１周期を有するシリアルクロックとを形成する。上記送信クロックをクロック送信回路で出力する。パラレル／シリアル変換回路により上記クロックに同期して入力されたＡビットの入力データを、上記シリアルクロックに同期してシリアルデータに変換する。データ変換回路により、上記パラレル／シリアル変換回路の出力信号をデータ送信回路で送信する。Ａ＋Ｂビットからなる送信データを、それぞれがＡ−Ｃビット以下にされる複数の分割データとし、上記複数の分割データのそれぞれにＣビット以下からなる識別情報を付加して上記クロックに同期した上記パラレル／シリアル変換回路の入力データを形成する。上記データ変換回路が上記分割データと識別情報とを１送信単位として上記送信クロックに対応させることにより、上記データ送信回路が上記Ａ＋Ｂビットからなる送信データを複数回に分けて送信する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１の半導体装置において、第１ＰＬＬにより送信クロックと、送信クロックの１周期をＡ等分した１周期を有する第１シリアルクロックとを形成する。上記送信クロックをクロック送信回路で出力する。パラレル／シリアル変換回路により上記クロックに同期して入力されたＡビットの入力データを、上記第１シリアルクロックに同期してシリアルデータに変換する。データ変換回路により、上記パラレル／シリアル変換回路の出力信号をデータ送信回路で送信する。Ａ＋Ｂビットからなる送信データを、それぞれがＡ−Ｃビット以下にされる複数の分割データを生成し、上記複数の分割データのそれぞれにＣビット以下からなる識別情報を付加して上記クロックに同期した上記パラレル／シリアル変換回路の上記Ａビットの入力データを形成する。上記データ変換回路が上記分割データと識別情報とを１送信単位として上記送信クロックに対応させることにより、上記データ送信回路が上記Ａ＋Ｂビットからなる送信データを複数回に分けて送信する。第２の半導体装置において、クロック受信回路で上記送信クロックを受け、第２ＰＬＬにより上記送信クロックに同期した受信クロックと、受信クロックの１周期を上記Ａ等分した１周期を有する第２シリアルクロックとを形成する。データ受信回路により上記第１半導体装置からの送信データを受ける。シリアル／パラレル変換回路により上記データ受信回路で受信されたシリアル信号を、上記第２シリアルクロックに同期してパラレルデータに変換する。論理回路により、上記分割データと上記識別情報とが１受信単位となっている上記シリアル／パラレル変換回路の出力信号を、上記第２ＰＬＬで形成されたクロックを用いてもとの上記Ａ＋Ｂビットからなるパラレルデータに戻す。
【発明の効果】
【０００８】
Ａビットの入力データをクロックに同期してシリアルに送信する送信回路に、データ変換回路を組み合わせることにより、Ａ＋Ｂビットからなる任意のビット構成の入力データを転送させることができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体装置の出力インターフェース部の一実施例のブロック図が示されている。上記出力インターフェースは、例えば同図で一点鎖線で示されているカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に搭載され、カラーＣＣＤ撮像装置で形成されたアナログカラー画像信号がＲｃｈ（赤チャネル）、Ｇｃｈ（緑チャネル）、Ｂｃｈ（青チャネル）に入力される。これらＲＧＢのカラー３原色信号は、バッファ回路Ｂ１，Ｂ２及びＢ３を通し、マルチプレクサＭＵＸにより順次にアナログ／デジタル変換回路ＡＤＣに入力されて１６ビットデータに変換される。また、クロック生成回路ＣＫＧは、アナログカラー画像信号に同期したタイミング信号を受けて、データ変換回路ＬＯＧ及び同期化回路ＰＬＬに供給するクロックを形成する。
【００１０】
データ変換回路ＬＯＧは、上記１６ビットデータを８ビットデータに２分割し、分割された８ビットデータを更に４ビットずつに分け、それに３ビットの識別情報を付加して７ビットデータを生成する。したがって、上記分割された８ビットの下位側データは、７＋７の１４ビットデータに変換される。同様に８ビットの上位側データも７＋７の１４ビットデータに変換される。ＰＬＬは転送クロックＣＫＯＵＴと、それを７等分したシリアルクロックＳＣＬＫを形成する。上記下位側の７ビットデータは、パラレル／シリアル変換回路ＰＳＣにおいて、１つ目の転送クロックに対応して上記シリアルクロックＳＣＬＫによりシリアルデータに変換され、２つ目の転送クロックに対応して残り７ビットデータが上記シリアルクロックＳＣＬＫによりシリアルデータに変換される。したがって、転送クロックに対応して２回に分けてデータ送信回路ＯＳ１から順次にシリアルに出力される。上記上位側８ビットのデータも、上記同様に７＋７の１４ビットデータに変換され、７ビットデータずつのデータがパラレル／シリアル変換回路ＰＳＣによりシリアルデータに変換され、転送クロックに対応して２回に分けてデータ送信回路ＯＳ２から出力される。
【００１１】
データ送信回路ＯＳ１は、ＬＶＤＳにより構成されており、正信号ＤＡＴ０Ｐと負信号ＤＡＴ０Ｍからなる低振幅の差動信号を形成する。データ送信回路ＯＳ２は、ＬＶＤＳにより構成されており、正信号ＤＡＴ１Ｐと負信号ＤＡＴ１Ｍからなる低振幅の差動信号を形成する。クロック送信回路ＯＳ０は、正信号ＣＬＫＯＵＴＰと負信号ＣＬＫＯＵＴＭの低振幅差動信号を形成する。
【００１２】
図２には、クロックＣＬＫと送信データ及びシリアルクロックＳＣＬＫの関係を説明するための波形図が示されている。同図には、データ送信回路ＯＳ１の出力信号ＤＡＴ０Ｍ，ＤＡＴ０Ｐが代表として例示的に示されている。クロックＣＬＫは、前記クロック生成回路ＣＫＧで形成されたクロック及びそれに同期してＰＬＬで生成され、クロック送信回路から出力される転送クロックＣＬＫＯＵＴＰを表している。ＰＬＬでは、上記クロックＣＬＫを基に内部発振回路又はその分周回路により上記クロックＣＬＫに同期し、その１周期が７等分され（クロックＣＬＫに対して７倍の周波数にされ）たシリアルクロックＳＣＬＫを形成する。
【００１３】
上記クロックＣＬＫに対して、シリアルクロックＳＣＬＫの２クロック期間は、タイミング調整等に用いられ、３クロック目から９クロック目までの７クロックに同期して第１転送クロックに対応した７ビットのシリアルデータＤＡＴ０Ｍ，ＤＡＴ０Ｐが出力される。そして、引き続き第２転送クロックに対応した７ビットシリアルデータＤＡＴ０Ｍ，ＤＡＴ０Ｐが出力される。図示しないが、データ送信回路ＯＳ２においても同様なシリアルデータＤＡＴ１Ｍ，ＤＡＴ１Ｐが形成される。上記７ビットシリアルデータは、先頭３ビットが識別情報とされ、残り４ビットが画像データとされる。例えば、第１転送クロックＣＬＫでは、先頭３ビットの識別情報とＤ７〜Ｄ４の４ビットの画像データがシリアル出力され、第２転送クロックＣＬＫでは３ビットの識別情報とＤ３〜Ｄ０の４ビットの画像データがシリアル出力される。
【００１４】
図３には、前記フラットパネルディスプレイ向けインターフェースのブロック図が示されている。このインターフェースでは、Ｄ〔６：０）、Ｄ〔１３：７）、Ｄ〔２０：１４）の７ビットデータずつからなる３原色カラーデータは、シリアル／パラレル変換回路ＰＳＣによりそれぞれがシリアルデータに変換され、データ送信回路ＯＳ１、ＯＳ２及びＯＳ３を通してＬＶＤＳの送信信号Ｙ０Ｐ，Ｙ０Ｍ、Ｙ１Ｐ，Ｙ１Ｍ及びＹ２Ｐ，Ｙ２Ｍを出力する。上記３原色カラーデータに同期した入力クロック信号ＣＬＫＩＮがＰＬＬ回路に入力される。ＰＬＬは、これと同期した転送クロックを形成してクロック送信回路ＯＳ０からＬＶＤＳの転送クロックＣＬＫＯＵＴＰ，ＣＬＫＯＵＴＭを出力する。
【００１５】
図４には、図３の３原色カラーデータとクロックＣＬＫＩＮの関係を説明するための波形図が示されている。クロックＣＬＫＩＮの１周期に同期して上記３原色カラーデータがパラレルに入力される。
【００１６】
図５には、図３の出力信号Ｙ０Ｐ，Ｙ０Ｍ、Ｙ１Ｐ，Ｙ１Ｍ及びＹ２Ｐ，Ｙ２Ｍと転送クロックＣＬＫＯＵＴＰの関係を示す波形図が示されている。出力信号Ｙ０Ｐ，Ｙ０Ｍ、Ｙ１Ｐ，Ｙ１Ｍ及びＹ２Ｐ，Ｙ２Ｍは、転送クロックＣＬＫＯＵＴＰの１周期を７等分した前記シリアルクロックＳＣＬＫに同期して変化するＤ６〜Ｄ０、Ｄ１３〜Ｄ８及びＤ２０〜Ｄ１４のＬＶＤＳ構成の差動信号とされる。
【００１７】
本願発明では、前記図３に示したフラットパネルディスプレイ向けインターフェースのうち、Ｄ６〜Ｄ０とＤ１３〜Ｄ７に対応した２チャネル分のパラレル／シリアル変換回路ＰＳＣ及びデータ送信回路を用いて構成される。それ故、本願発明においては、上記フラットパネルディスプレイ向けインターフェースの設計データのうちＤ２０〜Ｄ１４に対応した１チャネル分のパラレル／シリアル変換回路ＰＳＣ及びデータ送信回路ＯＳ３を削除し、図１の回路のうちデータ変換回路ＬＯＧのみを新規に加えるだけでよく、実質的な開発設計が不要となる。
【００１８】
図６には、この発明に係るデータ転送のデータフォーマットの一実施例の説明図が示されている。この実施例では、Ｄ７〜Ｄ０からなる８ビットデータを送信データとするとき、送信データはＤ７〜Ｄ４とＤ３〜Ｄ０の４ビットデータに分割される。上記分割された４ビットデータＤ７〜Ｄ４及びＤ３〜Ｄ０のそれぞれは、３ビットの識別情報ＨＥＡＤ、ＲＧＢ１，ＲＧＢ０が付加される。つまり、１クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ７、Ｄ６、Ｄ５、Ｄ４のようにされる。２クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ３、Ｄ３、Ｄ１、Ｄ０のようにされる。
【００１９】
識別情報のうちＨＥＡＤは、１クロック目／２クロック目の識別ビットとされる。つまり、ＨＥＡＤ＝０のときは１クロック目のデータであることを示し、ＨＥＡＤ＝１のときは２クロック目のデータであることを示している。ＲＧＢ１とＲＧＢ０の２ビットの組み合わせにより、００はそれに付随する４ビットデータがＲｃｈ（赤色）データであることを示し、０１はそれに付随する４ビットデータがＧｃｈ（緑色）データを示し、１０はそれに付随する４ビットデータがＢｃｈ（青色）データであることを示している。１１は使用せず、予備（reserve)とする。
【００２０】
図７には、図１に対応したデータ転送のデータフォーマットの一実施例の説明図が示されている。この実施例では、２チャネル分のデータＤＡＴ０、ＤＡＴ１が示されている。Ｄ７〜Ｄ０からなる下位８ビットデータとＤ１５〜Ｄ８からなる上位８ビットの１６ビットデータを送信データとするとき、下位８ビットの送信データはＤ７〜Ｄ４とＤ３〜Ｄ０の４ビットデータに分割される。上記分割された４ビットデータＤ７〜Ｄ４及びＤ３〜Ｄ０のそれぞれは、３ビットの識別情報ＨＥＡＤ、ＲＧＢ１，ＲＧＢ０が付加される。つまり、１クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ７、Ｄ６、Ｄ５、Ｄ４のようにされる。２クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ３、Ｄ３、Ｄ１、Ｄ０のようにされる。
【００２１】
上記同様に上位８ビットの送信データもＤ１５〜Ｄ１２とＤ１１〜Ｄ８の４ビットデータに分割される。上記分割された４ビットデータＤ１５〜Ｄ１２及びＤ１１〜Ｄ８のそれぞれは、３ビットの識別情報ＨＥＡＤ、ＲＧＢ１，ＲＧＢ０が付加される。つまり、前記同様に１クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ１５、Ｄ１４、Ｄ１３、Ｄ１２のようにされる。２クロック目データフォーマットは、先頭からＨＥＡＤ、ＲＧＢ１、ＲＧＢ０、Ｄ１１、Ｄ１０、Ｄ９、Ｄ８のようにされる。
【００２２】
識別情報は、前記同様にＨＥＡＤは、１クロック目／２クロック目の識別ビットとされ、ＨＥＡＤ＝０のときは１クロック目のデータであることを示し、ＨＥＡＤ＝１のときは２クロック目のデータであることを示している。ＲＧＢ１とＲＧＢ０の２ビットの組み合わせにより、００はそれに付随する４ビットデータがＲｃｈ（赤色）データであることを示し、０１はそれに付随する４ビットデータがＧｃｈ（緑色）データを示し、１０はそれに付随する４ビットデータがＢｃｈ（青色）データであることを示している。
【００２３】
図８には、図７に対応した０１１０１１００００１１１００１（Ｄ１５……Ｄ０）のような画像データを転送するときのデータフォーマットの説明図が示されている。上記１６ビットのデータは、０１１０１１００（Ｄ１５…Ｄ８）の上位ビットがチャネルＤＡＴ１に振り向けられ、００１１１００１（Ｄ７…Ｄ０）の下位ビットがチャネルＤＡＴ０に振り向けられる。そして、チャネルＤＡＴ０、ＤＡＴ１の先頭ビットＨＥＡＤは０とされて１クロック目であることを示している。次の２ビットは、００にされてＲｃｈであることを示している。１クロック目のデータは、チャネルＤＡＴ０は００１１（Ｄ７〜Ｄ４）にされ、チャネルＤＡＴ１は０１１０（Ｄ１５〜Ｄ１２）にされる。２クロック目では、上記先頭ビットのＨＥＡＤが１にされる。次の２ビットは、上記同様に００にされてＲｃｈであることを示している。そして、２クロック目のデータは、チャネルＤＡＴ０は１００１（Ｄ３〜Ｄ０）にされ、チャネルＤＡＴ１は１１００（Ｄ１１〜Ｄ８）にされる。
【００２４】
図９には、この発明に係るデータ転送のデータフォーマットの変形例の説明図が示されている。チャネルを増加させることにより、より多くのデータを転送することができる。例えば、更に８ビットを追加して、２４ビットのデータを送出するときには、１チャネル分のパラレル／シリアル変換回路ＰＳＣ及びデータ送信回路ＯＳ３を追加すればよい。同様に、３２ビットまで拡張するなら２チャネル分のパラレル／シリアル変換回路ＰＳＣ及びデータ送信回路ＯＳ３、ＯＳ４を追加すればよい。このように８ビット単位でＮチャネル（Ｎバイト）まで拡張させることができる。
【００２５】
図１０には、この発明に係る送信側半導体装置のインターフェース部の一実施例のブロック図が示されている。この実施例は、前記図１に対応しており、２チャネル分のパラレル／シリアル変換回路ＰＳＣ１，ＰＳＣ２及びそれに対応したデータ送信回路ＯＳ１、ＯＳ２と、シリアルクロックＳＣＬＫ及び送信クロックを生成するＰＬＬ１とクロック送信回路ＯＳ０が示されている。
【００２６】
上記パラレル／シリアル変換回路ＰＳＣ１は、Ｄ０〜Ｄ６のような７ビット分の入力端子を有する。パラレル／シリアル変換回路ＰＳＣ２も同様にＤ０〜Ｄ６のような７ビット分の入力端子を有する。図示しないデータ変換回路ＬＯＧで形成された識別信号ＨＥＡＤ、ＲＧＢ１，ＲＧＢ０は、上記パラレル／シリアル変換回路ＰＳＣ１の入力端子Ｄ６、Ｄ５、Ｄ４にそれぞれ供給される。他のパラレル／シリアル変換回路ＰＳＣ２の入力端子Ｄ６、Ｄ５、Ｄ４にも上記識別信号ＨＥＡＤ、ＲＧＢ１，ＲＧＢ０が同様に供給される。
【００２７】
前記アナログ／デジタル変換回路ＡＤＣによりＤＯＵＴ０〜ＤＯＵＴ１５のような１６ビットの画像データが生成される。下位８ビットＤＯＵＴ７〜ＤＯＵＴ０は、上記パラレル／シリアル変換回路ＰＳＣ１に入力される。上記パラレル／シリアル変換回路ＰＳＣ１の入力端子Ｄ３〜Ｄ０のそれぞれには、マルチプレクサＭＰＸが設けられる。マルチプレクサＭＰＸは、０入力と１入力の２入力を有し、上記識別信号ＨＥＡＤの０又は１に対応して０入力又は１入力を選択出力する。入力端子Ｄ０に対応したマルチプレクサＭＰＸの１入力にはＤＯＵＴ０が入力され、０入力にはＤＯＵＴ４が入力される。入力端子Ｄ１に対応したマルチプレクサＭＰＸの１入力にはＤＯＵＴ１が入力され、０入力にはＤＯＵＴ５が入力される。入力端子Ｄ２に対応したマルチプレクサＭＰＸの１入力にはＤＯＵＴ２が入力され、０入力にはＤＯＵＴ６が入力される。入力端子Ｄ３に対応したマルチプレクサＭＰＸの１入力にはＤＯＵＴ３が入力され、０入力にはＤＯＵＴ７が入力される。
【００２８】
上位８ビットＤＯＵＴ１５〜ＤＯＵＴ８は、上記パラレル／シリアル変換回路ＰＳＣ２に入力される。上記パラレル／シリアル変換回路ＰＳＣ２の入力端子Ｄ３〜Ｄ０のそれぞれには、上記同様にマルチプレクサＭＰＸが設けられる。マルチプレクサＭＰＸは、０入力と１入力の２入力を有し、上記識別信号ＨＥＡＤの０又は１に対応して０入力又は１入力を選択出力する。前記同様に入力端子Ｄ０〜Ｄ３に対応したマルチプレクサＭＰＸの１入力にはＤＯＵＴ８〜ＤＯＵＴ１１が入力され、０入力にはＤＯＵＴ１２〜Ｄ１５が入力される。
【００２９】
図１１には、図１０の送信側半導体装置インターフェース部の動作を説明するためのタイミング図が示されている。アナログ／デジタル変換回路ＡＤＣは、クロックＡＤＣ−ＣＬＫに同期して、出力信号ＡＤＣ−ＯＵＴにＲ（赤）データ（１６ビット）をパラレルに出力する。前記データ変換回路ＬＯＧは、これに対応して識別情報ＨＥＡＤ＝０、ＲＢＧ１＝０、ＲＧＢ０＝０とする。上記クロックＡＤＣ−ＣＬＫに対応してクロックＣＬＫＩＮがクロック生成回路ＣＫＧにより形成される。このクロックＣＬＫＩＮは、上記クロックＡＤＣ−ＣＬＫに同期し、周波数が２倍（周期が１／２）にされる。
【００３０】
上記識別情報ＨＥＡＤ＝０によりマルチプレクサＭＰＸの０入力が選択される。これにより、上記Ｒ（赤）データ（１６ビット）のうちのＤＯＵＴ〔７：４〕〔１５：１２〕−Ｒの８ビット分が選択されてそれぞれパラレル／シリアル変換回路ＰＳＣ１，ＰＳＣ２に伝える。これら４ビットずつの入力データＤＯＵＴ〔７：４〕〔１５：１２〕−Ｒと、上記識別情報の３ビットは、例えばシリアルクロックＳＣＬＫの２クロック分遅れたタイミングで入力部に設けられたラッチ回路に取り込まれる。パラレル／シリアル変換回路ＰＳＣ１，ＰＳＣ２は、特に制限されないが、入力信号をパラレルに取り込む第１ラッチ回路と、上記第１ラッチ回路に保持された入力信号をパラレルに取り込み、シリアルに出力させるための第２ラッチ回路を有している。上記第２ラッチ回路の出力信号は、例えばシリアルクロックＳＣＬＫの計数出力をデコードして形成された選択信号に従って出力端子からシリアルに出力される。上記第２ラッチ回路及び上記シリアルクロックＳＣＬＫを計数し、デコードしてシリアルデータを順次に出力させる回路は、シフトレジスタに置き換えることができる。
【００３１】
上記クロックＣＬＫＩＮの次クロックに同期して識別情報ＨＥＡＤ＝１が変化する。すると、マルチプレクサＭＰＸは、１入力を選択して上記Ｒ（赤）データ（１６ビット）のうちＤＯＵＴ〔４：０〕〔１１：８〕−Ｒの８ビット分を選択してそれぞれパラレル／シリアル変換回路ＰＳＣ１，ＰＳＣ２に伝える。上記ＤＯＵＴ〔４：０〕〔１１：８〕−Ｒと識別情報（１００）からなる８ビットのデータは、シリアルクロックＳＣＬＫの２クロック分遅れて上記パラレル／シリアル変換回路ＰＳＣ１，ＰＳＣ２の第１ラッチ回路に取り込まれると同時に上記既に取り込まれた入力データＤＯＵＴ〔７：４〕〔１５：１２〕−Ｒと上記識別情報（０００）の３ビットが第２ラッチ回路に転送される。したがって、シリアルクロックＳＣＬＫに同期して、上記識別情報０００＋ＤＯＵＴ〔７：４〕がチャネルＤＡＴ０から出力され、上記識別情報の０００＋０００＋ＤＯＵＴ〔１５：１２〕がチャネルＤＡＴ１から出力される。以下、同様にクロックＣＬＫＩＮの１クロック＋ＳＣＬＫの２クロック遅れて、上記識別情報１００＋ＤＯＵＴ〔３：０〕がチャネルＤＡＴ０から出力され、上記識別情報の１００＋０００＋ＤＯＵＴ〔１１：８〕がチャネルＤＡＴ１から出力される。このシリアル動作と並行して、Ｇデータ（１６）ビットの入力動作が上記同様に行われる。
【００３２】
図１２には、この発明に係る受信側半導体装置のインターフェース部の一実施例のブロック図が示されている。この実施例は、前記図１０の送信側半導体装置のインターフェース部に対応しており、２チャネル分のシリアル／パラレル変換回路ＳＰＣ１，ＳＰＣ２及びそれに対応したデータ受信回路ＩＲ１、ＩＲ２と、クロック受信回路ＩＲ０及び受信クロックを生成するＰＬＬ２を備えている。また、シリアル／パラレル変換回路ＳＰＣ１，ＳＰＣ２の出力側には、フリップフロップ回路ＤＦＦ１とＤＦＦ２による受信再生回路が設けられている。上記ＰＬＬ２は、前記のように入力クロックＣＫＩＮに同期したクロックＣＬＫＯＵＴと、周波数が７倍にされたシリアルクロックＳＣＬＫを生成する。分周回路１／２は、上記クロックＣＬＫＯＵＴを１／２分周してクロックＡＤＣＬＫを形成する。このクロックＡＤＣＬＫは、前記図１１のＡＤ−ＣＬＫに対応したクロックとされる。上記クロックＣＬＫＯＵＴは、上記一方のフリップフロップ回路ＤＦＦ１にゲート回路Ｇ１，２を介して供給され、上記クロックＡＤＣＬＫは、他方のフリップフロップ回路ＤＦＦ２に供給される。上記ゲート回路Ｇ１０, Ｇ１１の他方の入力には、識別信号ＨＥＡＤ（Ｄ６）がインバータ回路Ｎ１０，Ｎ１１を通してそれぞれ供給される。
【００３３】
上記シリアル入力された７ビット分のデータは、シリアル／パラレル変換回路ＳＰＣ０、ＳＰＣ１により７ビットのパラレル出力データＤ６〜Ｄ０に変換される。シリアル／パラレル変換回路ＳＰＣ０に対応した受信再生回路は、パラレル出力データＤ６〜Ｄ０を受けて、識別情報ＨＥＡＤを除くＤ５〜Ｄ０からＲＧＢ１，０及びＤ７〜Ｄ０の再生受信データを生成する。このうち、転送クロック（ＣＬＫＩＮ）の１クロック目に対応して入力された再生受信データＤＯＵＴ７〜４を形成する回路は、上記フリップフロップ回路ＤＦＦ１とＤＦＦ２の２段構成にされる。転送クロックＣＬＫＩＮの２クロック目に対応して入力された再生受信データＤＯＵＴ３〜０を形成する回路は、上記フリップフロップ回路ＤＦＦ２の１段構成にされる。シリアル／パラレル変換回路ＳＰＣ１に対応した受信再生回路も同様な構成とされる。
【００３４】
図１３には、図１２の受信側半導体装置インターフェース部の動作を説明するためのタイミング図が示されている。ＰＬＬ２により入力クロック（転送クロック）ＣＬＫＩＮに同期したクロックＣＬＫＯＵＴと、シリアルデータを取り込むためのシリアルクロックＳＣＬＫ（図示せず）が生成される。また、分周回路１／２によりクロックＡＤＣＬＫが形成される。チャネルＡ０（ＤＡＴ０）からＲデータ（１６ビット）がシリアルに入力される。第１クロック目で７ビットシリアル入力され、第２クロック目でパラレルデータとして出力される。上記シリアル／パラレル変換回路ＳＰＣ１，ＳＰＣ２は、特に制限されないが、入力信号をシリアルに取り込む第１ラッチ回路と、上記第１ラッチ回路に保持された入力信号をパラレルに取り込む第２ラッチ回路を有している。上記第１ラッチ回路は、例えばシリアルクロックＳＣＬＫの計数出力をデコードして形成された選択信号に従って上記シリアルデータを順次に取り込む。上記第１ラッチ回路及び上記シリアルクロックＳＣＬＫを計数し、デコードして選択信号を形成してシリアルデータを順次に取り込む回路は、シフトレジスタに置き換えることができる。
【００３５】
上記シリアル／パラレル変換回路ＳＰＣ１，ＳＰＣ２の第１ラッチ回路は、転送クロックＣＬＫＩＮＰの１クロック目に対応して７ビットデータが入力されると、それを第２ラッチ回路に転送させるとともに２クロック目に対応した７ビットシリアルデータが入力される。上記１クロック目の７ビットデータが第２ラッチ回路に転送されることにより、識別情報ＨＥＡＤ＝０、ＲＧＢ０，ＲＧＢ＝０が出力される。上記識別情報ＨＥＡＤ＝０に対応して上記インバータ回路Ｎ１０の出力信号が論理１となりゲート回路Ｇ１０のゲートを開いている。したがって、転送クロックＣＬＫＯＵＴの３クロック目の立ち上がりで、シリアル／パラレル変換回路ＳＰＣ１の出力端子Ｄ０〜Ｄ３からのパラレル変換出力ＤＯＵＴ〔７：４〕−Ｒがフリップフロップ回路ＤＦＦ１に転送される。同様にシリアル／パラレル変換回路ＳＰＣ２の出力端子Ｄ０〜Ｄ３からのパラレル変換出力ＤＯＵＴ〔１５：１２〕−Ｒがフリップフロップ回路ＤＦＦ３に転送される。
【００３６】
上記２クロック目の７ビットデータが第２ラッチ回路に転送されることにより、識別情報ＨＥＡＤ＝１、ＲＧＢ０，ＲＧＢ＝０が出力される。上記識別情報ＨＥＡＤ＝１に対応して上記インバータ回路Ｎ１０の出力信号が論理０となりゲート回路Ｇ１０のゲートを閉じている。したがって、クロックＡＤＣＬＫの２クロック目の立ち上がりで、シリアル／パラレル変換回路ＳＰＣ１の出力端子Ｄ０〜Ｄ３からのパラレル変換出力ＤＯＵＴ〔３：０〕−Ｒと、上記フリップフロップ回路ＤＦＦ１に保持されたＤＯＵＴ〔７：４〕−Ｒがフリップフロップ回路ＤＦＦ２に転送される。同様にシリアル／パラレル変換回路ＳＰＣ２の出力端子Ｄ０〜Ｄ３からのパラレル変換出力ＤＯＵＴ〔１１：８〕−Ｒと、上記フリップフロップ回路ＤＦＦ３に保持されたＤＯＵＴ〔１５：１２〕−Ｒがフリップフロップ回路ＤＦＦ４に転送される。また、シリアル／パラレル変換回路ＳＰＣ１の出力端子Ｄ４とＤ５から識別情報ＲＧＢ０，１＝０がフリップフロップ回路ＤＦＦ２に取り込まれ、シリアル／パラレル変換回路ＳＰＣ２の出力端子Ｄ４とＤ５から識別情報ＲＧＢ０，１＝０がフリップフロップ回路ＤＦＦ４に取り込まれる。これにより、下位８ビットのデータＤＯＵＴ０〜７及びＲＧＢ０Ｌ，ＲＧＢ１Ｌと、上位８ビットのデータＤＯＵＴ８〜１５及びＲＧＢ０Ｕ，ＲＧＢ１Ｕ（ＤＵＯＴ〔１５：０〕−Ｒ）が再生される。
【００３７】
図１４には、この発明に用いられるＬＶＤＳ信号伝達回路の一実施例の回路図が示されている。半導体装置ＬＳＩ１０に設けられた信号出力回路は、ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２及びＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２によりブリッジ回路が構成され、送信信号である入力信号ＩＮに対応して形成された制御信号ＳＷ１，／ＳＷ１とＳＷ２，／ＳＷ２により上記ＭＯＳＦＥＴＱＰ２とＱＮ１又はＱＰ１とＱＮ２のいずれかをオン状態にして出力端子ＰＯＵＴ（＋）とＭＯＵＴ（−）から正／負に切り換えられる電流信号を送出する。上記電流信号は、信号伝達配線を介して外付抵抗Ｒ２０に流れて正／負の相補信号が半導体装置ＬＳＩ２０に設けられた受信回路の入力端子ＰＩＮ（＋）とＭＩＮ（−）に入力される。
【００３８】
上記受信回路の入力端子ＰＩＮとＭＩＮに供給される入力電圧は、３５０ｍＶのような小振幅にするような抵抗値を持つ抵抗素子が接続される。信号信号出力回路では、上記電流信号も高精度に設定するためにシリコンバンドギップ回路ＢＧＲで形成された定電圧を差動増幅回路ＯＰ１２と電圧−電流変換用のＭＯＳＦＥＴＱＮ６を介して外付抵抗Ｒ３０に供給して定電流を形成する。この定電流はダイオード形態のＰチャネルＭＯＳＦＥＴＱＰ４に供給される。このＭＯＳＦＥＴＱＰ４と電流ミラー形態にＰチャネルＭＯＳＦＥＴＱＰ３を接続して上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ２のソースに定電流Ｉが流れるようにする。２つの抵抗Ｒ２は、上記出力端子ＰＯＵＴとＭＯＵＴとの間に直列に接続されて出力信号の中点電圧を形成する。この中点電圧は、上記外付抵抗Ｒ３０に与えられる定電圧とを差動増幅回路ＯＰ１１で比較され、両者が同じになるように上記ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２に流れる電流を制御するＮチャネルＭＯＳＦＥＴＱＮ３のゲート電圧を形成する。キャパシタＣ１０，Ｃ１１及びＣ１２，Ｃ１３は、安定化キャパシタである。
【００３９】
図１５には、この発明に係る半導体装置が用いられるデジタルカメラシステムの一実施例のブロック図が示されている。固体撮像素子ＣＣＤにより形成されたアナログ画像データは、カメラＡＦＥ部においてデジタル信号に変換される。このデジタル信号は、前記図１、図１２に示したような信号出力回路によりシリアルデータに変換されてデジタル画像処理部に転送される。デジタル画像処理部では、上記図１２に示したような信号入力回路を介してシリアルデータをパラレルデータに変換し、データ圧縮を含むデジタル画像処理を行う。そして、例えばデジタル画像処理部は、上記同様な信号出力回路を介してデジタル処理された画像データをＤＶＤドライバに転送する。ＤＶＤドライバにおいても、上記同様な信号入力回路を備えており、取り込まれた画像データをＤＶＤディスクに書き込むようにする。
【００４０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記７ビットの他にＡビットのデータをシリアルデータに変換して転送させる回路を用いて、任意のＡ＋Ｂビットのデータを転送させるものに利用することができる。また、図１５のデジタルカメラシステムは、ビディオ撮像装置やイメージスキャナにも同様に転用することができる。この発明は、ＬＶＤＳのような差動形態の出力信号を形成する信号出力回路を備えた半導体装置及びそれに対応した信号伝達システムに広く利用できる。
【図面の簡単な説明】
【００４１】
【図１】この発明に係る半導体装置の出力インターフェース部の一実施例を示すブロック図である。
【図２】図１のクロックＣＬＫと送信データ及びシリアルクロックＳＣＬＫの関係を説明するための波形図である。
【図３】この発明に用いられるフラットパネルディスプレイ向けインターフェースを説明するためのブロック図である。
【図４】図３の３原色カラーデータとクロックＣＬＫＩＮの関係を示す波形図である。
【図５】図３の出力信号Ｙ０Ｐ，Ｙ０Ｍ、Ｙ１Ｐ，Ｙ１Ｍ及びＹ２Ｐ，Ｙ２Ｍと転送クロックＣＬＫＯＵＴＰの関係を示す波形図である。
【図６】この発明に係るデータ転送のデータフォーマットの一実施例を示す説明図である。
【図７】図１に対応したデータ転送のデータフォーマットの一実施例を示す説明図である。
【図８】図７に対応した特定の画像データを転送するときの具体的なデータフォーマットの説明図である。
【図９】この発明に係るデータ転送のデータフォーマットの変形例の説明図である。
【図１０】この発明に係る送信側半導体装置のインターフェース部の一実施例を示すブロック図である。
【図１１】図１０の動作を説明するためのタイミング図である。
【図１２】この発明に係る受信側半導体装置のインターフェース部の一実施例を示すブロック図である。
【図１３】図１２の動作を説明するためのタイミング図である。
【図１４】この発明に用いられるＬＶＤＳ信号伝達回路の一実施例を示す回路図である。
【図１５】この発明に係る半導体装置が用いられるデジタルカメラシステムの一実施例を示すブロック図である。
【符号の説明】
【００４２】
ＡＦＥ…アナログフロントエンド、Ｂ１〜Ｂ３…バッファ回路、ＭＵＸ…マルチプレクサ、ＣＫＧ…クロック生成回路、ＬＯＧ…データ変換回路、ＰＳＣ，ＰＳＣ１，２…パラレル／シリアル変換回路、ＯＳ０…クロック送信回路、ＯＳ１〜ＯＳ３…データ送信回路、ＰＬＬ，ＰＬＬ１，２…フェーズ・ロックド・ループ（同期化回路）、ＩＲ０…クロック受信回路、ＩＲ１，２…データ受信回路、ＳＰＣ１，２…シリアル／パラレル変換回路、ＤＦＦ１〜ＤＦＦ４…フリップフロップ回路、１／２…分周回路、Ｇ１０，Ｇ１１…ゲート回路、Ｎ１０，Ｎ１１…インバータ回路、
ＬＳＩ１０，ＬＳＩ１１…半導体装置、ＱＰ１〜ＱＰ６…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ６…ＮチャネルＭＯＳＦＥＴ、Ｒ１，Ｒ２、Ｒ３、Ｒ１０〜Ｒ１３、Ｒ２０、Ｒ３０…抵抗、Ｃ１０〜Ｃ１３…キャパシタ、ＯＰ１０〜ＯＰ１２，ＯＰ２０…差動増幅回路、Ｇ１〜Ｇ８…ゲート回路、ＩＶ１，ＩＶ２…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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