(57)【要約】【課題】デカップリング容量の信頼性向上を図りつつ、効率的な素子配置を行えるようにすること。【解決手段】半導体装置において、ＶＤＤとＧＮＤの間にＰ型ＭＯＳキャパシタＣ１とＮ型ＭＯＳキャパシタＣ２を直列に接続したデカップリング容量を有する。Ｐ型ＭＯＳキャパシタＣ１のソース／ドレイン２ｂをＶＤＤに接続する。Ｎ型ＭＯＳキャパシタＣ２のソース／ドレイン２ａをＧＮＤに接続する。Ｐ型ＭＯＳキャパシタＣ１のゲート電極５ａと、Ｐ型ＭＯＳキャパシタＣ２のゲート電極５ｂとを接続する。Ｐ型ＭＯＳキャパシタＣ１のチャネルを構成するＮウェル領域１ｂにＶＤＤを接続し、Ｎ型ＭＯＳキャパシタＣ２のチャネルを構成するＰウェル領域１ａにＧＮＤを接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源と接地の間にＰ型ＭＯＳキャパシタとＮ型ＭＯＳキャパシタを直列に接続したデカップリング容量を有することを特徴とする半導体装置。
【請求項２】
前記Ｐ型ＭＯＳキャパシタのソースとドレインの一方又は両方を前記電源に接続し、
前記Ｎ型ＭＯＳキャパシタのソースとドレインの一方又は両方を前記接地に接続し、
前記Ｐ型ＭＯＳキャパシタのゲート電極と、前記Ｎ型ＭＯＳキャパシタのゲート電極とを接続したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｐ型ＭＯＳキャパシタのチャネルを構成するＮウェル領域に前記電源を接続し、
前記Ｎ型ＭＯＳキャパシタのチャネルを構成するＰウェル領域に前記接地を接続したことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記Ｐ型ＭＯＳキャパシタの前記ゲート電極と前記Ｎ型ＭＯＳキャパシタの前記ゲート電極が一体に構成されたことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記Ｐ型ＭＯＳキャパシタと前記Ｎ型ＭＯＳキャパシタは隣り合い、
前記Ｐ型ＭＯＳキャパシタと前記Ｎ型ＭＯＳキャパシタの間に素子分離領域を有することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記デカップリング容量は、デカップリング容量セルとして、素子領域中のスタンダードセル間に配置されることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記デカップリング容量のゲート長は、前記スタンダードセルのゲート長よりも長く構成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記Ｎウェル領域上に前記電源用の電源配線が配置され、前記Ｐウェル領域上に前記接地用の接地配線が配置されることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デカップリング容量を有する半導体装置に関し、特に、容量の信頼性を向上させることができる半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、電子回路において配線を伝わることが望ましくない信号やノイズを遮断するために、電子回路の近傍にデカップリング容量が配置されている。デカップリング容量は、電源（ＶＤＤ）に電気的に接続されるＶＤＤ配線と、接地（ＧＮＤ）に電気的に接続されるＧＮＤ配線の間に配置されている。デカップリング容量には、通常、小面積で大容量が得られるＭＯＳキャパシタが用いられている。
【０００３】
デカップリング容量にＭＯＳキャパシタを用いた従来例として、内部電源−ＧＮＤ間に直列に接続された第一、第二のＭＯＳキャパシタ１０９、１１０を含むデカップリング容量において、第一、第二のＭＯＳキャパシタ１０９、１１０にはそれぞれ内部電源Ｖｐｐ１０６−ＧＮＤ１０７間の電圧の約１／２の電圧が印加される半導体装置が開示されており、ＭＯＳキャパシタを直列に接続することで信頼性を向上させている（図１０参照、特許文献１参照）。
【０００４】
【特許文献１】特開平１０−２５６４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術のように単一の素子（ＭＯＳキャパシタ）でデカップリング容量を構成すると、プロセスの微細化に伴い、ゲート絶縁膜が薄膜化し、リーク電流の増大が問題となる。
【０００６】
また、特許文献１では、第一、第二のＭＯＳキャパシタ１０９、１１０それぞれのチャネルを構成するＰウェル領域１０１が共通している。このような構成をＣＭＯＳに適用しようとすると、Ｐウェル領域１０１、Ｎウェル領域１１８のどちらか一方にしか第一、第二のＭＯＳキャパシタ１０９、１１０を配置することができず、素子領域中の面積効率が悪くなり、設計自由度が低下するおそれがある。例えば、素子領域中のＮウェル領域とＰウェル領域の比率が５：４の場合、特許文献１のように第一、第二のＭＯＳキャパシタ１０９、１１０をＰウェル領域１０１に配置したのでは、全体の５／９の領域にしか第一、第二のＭＯＳキャパシタ１０９、１１０を配置することができなくなる（図１１参照）。
【０００７】
本発明の主な課題は、デカップリング容量の信頼性向上を図りつつ、効率的な素子配置を行えるようにすることである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、半導体装置において、電源と接地の間にＰ型ＭＯＳキャパシタとＮ型ＭＯＳキャパシタを直列に接続したデカップリング容量セルを有することを特徴とする。前記Ｐ型ＭＯＳキャパシタのソースとドレインの一方又は両方を前記電源に接続し、前記Ｎ型ＭＯＳキャパシタのソースとドレインの一方又は両方を前記接地に接続し、前記Ｐ型ＭＯＳキャパシタのゲート電極と、前記Ｎ型ＭＯＳキャパシタのゲート電極とを接続することが好ましい。前記Ｐ型ＭＯＳキャパシタのチャネルを構成するＮウェル領域に前記電源を接続し、前記Ｎ型ＭＯＳキャパシタのチャネルを構成するＰウェル領域に前記接地を接続することが好ましい。
【発明の効果】
【０００９】
本発明によれば、１つのＭＯＳコンデンサのデカップリング容量に比べて、信頼性を向上させることができる。また、ＣＭＯＳ構造の半導体装置において、レイアウト的にセルサイズを有効活用させることができる。
【発明を実施するための最良の形態】
【００１０】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図面であり、（ａ）は図２のＡ−Ａ´間の部分平面図、（ｂ）は回路図、（ｃ）は等価回路図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図である。なお、図１においては、配線構成をわかりやすくするため、配線およびビアを省略している。
【００１１】
この半導体装置は、Ｎ型ＭＯＳ構造とＰ型ＭＯＳ構造を同時に有するＣＭＯＳデバイスであり、電源（ＶＤＤ）とＧＮＤの間にＰ型ＭＯＳキャパシタＣ１とＮ型ＭＯＳキャパシタＣ２を直列に接続したデカップリング容量を有する。半導体装置の構成部として、基板１と、高濃度拡散領域２と、素子分離領域３と、ゲート絶縁膜４と、ゲート電極５と、配線６と、ビア７と、を有する。
【００１２】
基板１は、半導体基板（シリコン基板）であり、Ｐウェル領域１ａと、Ｎウェル領域１ｂとを有する。Ｐウェル領域１ａは、シリコン中にボロンＢなどのＰ型の不純物を拡散または注入することなどにより不純物を導入したウェルであり、Ｎ型ＭＯＳキャパシタＣ２のチャネルとなる。Ｐウェル領域１ａは、Ｐ＋拡散領域２ｄ及びビア７ｄを介してＧＮＤ配線６ｂと電気的に接続されており、ＧＮＤ配線６ｂと同じ電位となる。Ｎウェル領域１ｂは、シリコン中にリンＰなどのＮ型の不純物を拡散または注入することなどにより不純物を導入したウェルであり、Ｐ型ＭＯＳキャパシタＣ１のチャネルとなる。Ｎウェル領域１ｂは、Ｎ＋拡散領域２ｃ及びビア７ｃを介してＶＤＤ配線６ａと電気的に接続されており、ＶＤＤ配線６ａと同じ電位となる。なお、Ｐウェル領域１ａはＰ型シリコン基板をそのまま用いたものでもよく、Ｎウェル領域１ｂはＰ型シリコン基板にＮ型の不純物を注入したものでもよい。なお、以下の説明では、不純物を拡散または注入することなどにより不純物を導入したという説明は煩雑なので、単に不純物を導入した、などと述べる。
【００１３】
高濃度拡散領域２は、Ｐウェル領域１ａおよびＮウェル領域１ｂにおいて高濃度の不純物が導入された領域であり、Ｎ＋拡散領域２ａと、Ｐ＋拡散領域２ｂと、Ｎ＋拡散領域２ｃと、Ｐ＋拡散領域２ｄと、を有する。
【００１４】
Ｎ＋拡散領域２ａは、Ｐウェル領域１ａにおいてＰウェル領域１ａと逆導電型のＮ型の不純物が導入された不純物拡散領域であり、Ｎウェル領域１ｂよりも高濃度の不純物が導入されている。Ｎ＋拡散領域２ａは、ゲート電極５ｂの両側の領域に分離して配されており、Ｎ型ＭＯＳキャパシタＣ２のソース／ドレイン領域となる。Ｎ＋拡散領域２ａは、ビア７ａを介してＧＮＤ配線６ｂと電気的に接続されており、ＧＮＤ配線６ｂと同じ電位となる。なお、図面では分離したＮ＋拡散領域２ａの両方がビア７ａを介してＧＮＤ配線６ｂと電気的に接続された構成となっているが、どちらか一方がビア７ａを介してＧＮＤ配線６ｂと電気的に接続された構成であってもよい（図４参照）。図４では左側のＮ＋拡散領域２ａのみがビア７ａを介してＧＮＤ配線６ｂと電気的に接続された構成となっているが、右側のＮ＋拡散領域２ａのみがビア７ａを介してＧＮＤ配線６ｂと電気的に接続された構成となっていてもよい。Ｎ＋拡散領域２ａは、Ｐ＋拡散領域２ｂおよびＰ＋拡散領域２ｄのそれぞれと素子分離領域３によって素子分離されている。
【００１５】
Ｐ＋拡散領域２ｂは、Ｎウェル領域１ｂにおいてＮウェル領域１ｂと逆導電型のＰ型の不純物が導入された不純物拡散領域であり、Ｐウェル領域１ａよりも高濃度の不純物が導入されている。Ｐ＋拡散領域２ｂは、ゲート電極５ａの両側の領域に分離して配されており、Ｐ型ＭＯＳキャパシタＣ１のソース／ドレイン領域となる。Ｐ＋拡散領域２ｂは、ビア７ｂを介してＶＤＤ配線６ａと電気的に接続されており、ＶＤＤ配線６ａと同じ電位となる。なお、図面では分離したＰ＋拡散領域２ｂの両方がビア７ｂを介してＶＤＤ配線６ａと電気的に接続された構成となっているが、どちらか一方がビア７ｂを介してＶＤＤ配線６ａと電気的に接続された構成であってもよい（図４参照）。図４では左側のＰ＋拡散領域２ｂのみがビア７ｂを介してＶＤＤ配線６ａと電気的に接続された構成となっているが、右側のＰ＋拡散領域２ｂのみがビア７ｂを介してＶＤＤ配線６ａと電気的に接続された構成となっていてもよい。Ｐ＋拡散領域２ｂは、Ｎ＋拡散領域２ａおよびＮ＋拡散領域２ｃのそれぞれと素子分離領域３によって素子分離されている。
【００１６】
Ｎ＋拡散領域２ｃは、Ｎウェル領域１ｂにおいてＮウェル領域１ｂと同一導電型のＰ型の不純物が高濃度に導入された不純物拡散領域であり、ビア７ｃを介してＶＤＤ配線６ａと電気的に接続されており、ＶＤＤ配線６ａと同じ電位となる。Ｎ＋拡散領域２ｃは、Ｐ＋拡散領域２ｂと素子分離領域３によって素子分離されている。
【００１７】
Ｐ＋拡散領域２ｄは、Ｐウェル領域１ａにおいてＰウェル領域１ａと同一導電型のＮ型の不純物が高濃度に導入された不純物拡散領域であり、ビア７ｄを介してＧＮＤ配線６ｂと電気的に接続されており、ＧＮＤ配線６ｂと同じ電位となる。Ｐ＋拡散領域２ｄは、Ｎ＋拡散領域２ａと素子分離領域３によって素子分離されている。
【００１８】
素子分離領域３は、絶縁物（例えば、シリコン酸化膜等）によって素子間を電気的に分離する領域であり、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）等の構造を用いることができる。素子分離領域３は、Ｎ＋拡散領域２ａとＰ＋拡散領域２ｂの間を素子分離し、Ｎ＋拡散領域２ａとＰ＋拡散領域２ｄの間を素子分離し、Ｐ＋拡散領域２ｂとＮ＋拡散領域２ｃの間を素子分離する。
【００１９】
ゲート絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜等から構成されている。ゲート絶縁膜４ａは、Ｐ型ＭＯＳキャパシタＣ１のゲート電極５ａとＮウェル領域１ｂの間に配されている。ゲート絶縁膜４ｂは、Ｎ型ＭＯＳキャパシタＣ２のゲート電極５ｂとＰウェル領域１ａの間に配されている。
【００２０】
ゲート電極５は、例えば、ポリシリコン、金属等の材料から構成されている。Ｐ型ＭＯＳキャパシタＣ１のゲート電極５ａは、Ｐ型ＭＯＳキャパシタＣ１のゲート絶縁膜４ａ上に配されている。Ｎ型ＭＯＳキャパシタＣ２のゲート電極５ｂは、Ｎ型ＭＯＳキャパシタＣ２のゲート絶縁膜４ｂ上に配されている。なお、Ｐ型ＭＯＳキャパシタＣ１のゲート電極５ａとＮ型ＭＯＳキャパシタＣ２のゲート電極５ｂは、図２では一体に構成されているが、設計に応じて、分離してビア（図示せず）及び配線（図示せず）により電気的に接続された構成であってもよい。また、図２ではゲート電極５ａとゲート電極５ｂとが一体となってＩ字形状に構成されているが、設計に応じて、Ｕ字形状などに構成されてもよい。
【００２１】
配線６は、基板１（高濃度拡散領域２、素子分離領域３、ゲート電極５）上の絶縁膜（図示せず）上に配された導電体（例えば、金属）よりなる配線であり、ＶＤＤ配線６ａと、ＧＮＤ配線６ｂと、を有する。ＶＤＤ配線６ａは、ＶＤＤ電位が印加される配線であり、Ｎウェル領域１ｂ上に配されている。ＶＤＤ配線６ａは、ビア７ｂを介してＰ＋拡散領域２ｂと電気的に接続されており、ビア７ｃを介してＮ＋拡散領域２ｃと電気的に接続されている。ＧＮＤ配線６ｂは、ＧＮＤに電気的に接続される配線であり、Ｐウェル領域１ａ上に配されている。なお、ＶＤＤ配線６ａは、２つのＰ＋拡散領域２ｂのうち一方のＰ＋拡散領域２ｂのみビア７ｂを介して電気的に接続する場合、他方のＰ＋拡散領域２ｂ上に枝線を設けなくてもよい（図４参照）。ＧＮＤ配線６ｂは、ビア７ａを介してＮ＋拡散領域２ａと電気的に接続されており、ビア７ｄを介してＰ＋拡散領域２ｄと電気的に接続されている。なお、ＧＮＤ配線６ｂは、２つのＮ＋拡散領域２ａのうち一方のＮ＋拡散領域２ａのみビア７ｂを介して電気的に接続する場合、他方のＮ＋拡散領域２ａ上に枝線を設けなくてもよい（図４参照）。
【００２２】
ビア７は、配線６と高濃度拡散領域２を電気的に接続する導電体（例えば、金属など）よりなるビアであり、基板１（高濃度拡散領域２、素子分離領域３、ゲート電極５）上の絶縁膜（図示せず）に形成された下穴（図示せず）に形成されており、ビア７ａと、ビア７ｂと、ビア７ｃと、ビア７ｄと、を有する。ビア７ａは、Ｎ＋拡散領域２ａとＧＮＤ配線６ｂを電気的に接続する。ビア７ｂは、Ｐ＋拡散領域２ｂとＶＤＤ配線６ａを電気的に接続する。ビア７ｃは、Ｎ＋拡散領域２ｃとＶＤＤ配線６ａを電気的に接続する。ビア７ｄは、Ｐ＋拡散領域２ｄとＧＮＤ配線６ｂを電気的に接続する。
【００２３】
なお、配線６およびビア７に関しては、配線層と絶縁層が交互に積層し、かつ、配線層間がビア接続された多層配線構造であってもよい。また、図２ではＰ型ＭＯＳキャパシタＣ１とＮ型ＭＯＳキャパシタＣ２は隣り合った構成となっているが、設計に応じて、離れた構成にしてもよい。
【００２４】
実施形態１によれば、ＶＤＤにノイズが入り異常電圧となってもノイズの影響を低減することが可能となる。また、容量を大きく確保することで、電力消費に伴うＶＤＤの低下が発生しても正常なＶＤＤ−ＧＮＤ間の電圧を一定に保つことができる。
【００２５】
また、１つのＭＯＳコンデンサのデカップリング容量に比べて、信頼性を向上させることができる。その理由は、以下の通りである。デカップリング容量に印加される電圧Ｖと、その電圧Ｖによる不良率Ｐとの関係について、図３のように、電圧Ｖが上がると不良率Ｐが幾何級数的に増加するという関係がある。２つのＭＯＳコンデンサを直列に接続したデカップリング容量の場合、例えば、２つのＭＯＳコンデンサが同じ容量になるようにゲート電極の面積を取ると、それぞれのＭＯＳコンデンサには印加した電圧ｖの１／２の電圧（ｖ／２）しか印加されないので、印加した電圧ｖの全てが印加される従来の１つのＭＯＳコンデンサのデカップリング容量の場合の不良率ｐ１に比べて、ｐ２と低い値になる。そして、２つのＭＯＳコンデンサを直列に接続したデカップリング容量において１つのＭＯＳコンデンサが破壊すると、生き残った１つのＭＯＳコンデンサには、印加した電圧ｖの１／２の電圧でなく、印加した全ての電圧ｖがかかるので、その時の不良率はｐ１になる。そうすると、２つのＭＯＳコンデンサを直列に接続したデカップリング容量セルの全体の不良率は、ｐ２×ｐ１であり、ｐ１の２乗よりも更に低い値になる。
【００２６】
さらに、ＣＭＯＳ構造の半導体装置において、レイアウト的にセルサイズを有効活用させることができる。その理由は、ＣＭＯＳ構造の半導体装置においては、一般的にＰウェル領域とＮウェル領域が存在し、Ｎ型ＭＯＳキャパシタとＰ型ＭＯＳキャパシタの両方を容量として搭載することができるからである。
【００２７】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図５は、本発明の実施形態２に係る半導体装置のセルの組み合わせの一例を模式的に示した部分平面図である。図６は、本発明の実施形態２に係る半導体装置の一部の領域（図５の矢印Ｂの領域）の構成を模式的に示した部分平面図である。図７は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図６のＣ−Ｃ´間の部分平面図である。図８は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図６のＤ−Ｄ´間の部分平面図である。なお、セル（cell）とは、一般には、半導体装置における回路や素子の機能単位（機能ブロック）のことと言われており、本明細書でもこの意味で用いている。
【００２８】
例えば、システムＬＳＩのようにマクロ、Ｉ／Ｏセル、スタンダードセルなどを含む機能ブロックを有する半導体装置では、設計段階の自動レイアウトにおいて、素子領域においては、スタンダードセルの配置が優先される。従って、機能単位としてのデカップリング容量であるデカップリング容量セルなどを含むフィルセルの配置は優先順位が低い。デカップリング容量セルは、スタンダードセルを配置した後に、スタンダードセル間に挿入される。
【００２９】
また、自動レイアウトでは、最小単位の幅（グリッド）が定義されている。スタンダードセルの幅、及びフィルセルの幅は、グリッドの整数倍にされ、任意の幅にしない。例えば、フィルセルの幅は、グリッドの１倍、４倍、８倍、１６倍．．．等のものが用意されており、フィルセルのうちデカップリング容量セルの幅は、グリッドの１倍だと狭すぎるので４倍、８倍、１６倍．．．等のものが用意されている。
【００３０】
ここで、「スタンダードセル」とは、インバータ回路、ＮＡＮＤ回路、フリップフロップ回路などのようにこれ以上分解できない基本セルのことをいい、機能セルともいう。「フィルセル」とは、スタンダードセルやスペアセルなどを配置した後、間に挿入されるものをいう。「スペアセル」とは、配線のみのマスク改版を行うことを容易にするための、予備用の機能セル（予備セル）のことをいう。予備セルとは、スタンダードセル以外のセルのことをいう。予備セルには、フィルセル、スペアセルなどが含まれる。
【００３１】
素子領域における自動レイアウトの実行手順は、以下の通りである（図５、６参照）。まず、ＶＤＤ配線６ａおよびＧＮＤ配線６ｂを配置する。ここでは、ＶＤＤ配線６ａおよびＧＮＤ配線６ｂの共通線（分枝線がない状態の線）のみの配置である。次に、インバータ回路、ＮＡＮＤ回路、フリップフロップ回路などのスタンダードセルを配置する。例えば、図９のように、入力端子Ｉｎと出力端子Ｏｕｔの間にインバータ回路ＩＮ１とインバータ回路ＩＮ２とが直列に接続された構成である回路が、図５の破線領域内Ｂに配置される場合の一例は以下のようになる。図６のインバータ回路については、Ｎ＋拡散領域２ｃ、Ｐ＋拡散領域２ｄ、１２ａ〜１２ｈ、ゲート電極１５ａ、１５ｂを配置する。次に、フィルセル以外の予備セル（スペアセル；図示せず）を配置する。次に、フィルセル領域にデカップリング容量セルなどを配置する。例えば、図５のフィルセル領域には、Ｎ＋拡散領域２ａ、Ｐ＋拡散領域２ｂ、ゲート電極５などからなるデカップリング容量セルを図６のように配置する。その後、ＶＤＤ配線６ａおよびＧＮＤ配線６ｂの共通線以外の配線およびビアの自動配線を行う。例えば、図６おいては、ＶＤＤ配線６ａおよびＧＮＤ配線６ｂの分枝線、メタル配線１６ａ〜１６ｃ、ビア７ａ〜７ｄ、１７ａ〜１７ｊを配置する。
【００３２】
ここで、図６に示すデカップリング容量セルの構成は、実施形態１（図１、２参照）に係る半導体装置のデカップリング容量と同様な構成である（図７、８参照）。詳しい内容については実施形態１の説明を参照されたい。
【００３３】
また、図６の領域内のインバータ回路の構成は、図９のように、入力端子Ｉｎと出力端子Ｏｕｔの間にインバータ回路ＩＮ１とインバータ回路ＩＮ２が直列に接続された構成となっており、詳細は以下の通りである。
【００３４】
図６の左側のインバータ回路ＩＮ１では、Ｐウェル領域１ａにおいて、チャネル上にゲート絶縁膜１４ａを介してゲート電極１５ａが配され、かつ、ゲート電極１５ａの両側の領域にソース／ドレインとなるＮ＋拡散領域１２ａ、１２ｂが配されたＮ型ＭＯＳトランジスタを有する（図８参照）。また、インバータ回路ＩＮ１では、Ｎウェル領域１ｂにおいて、チャネル上にゲート絶縁膜１４ａを介してゲート電極１５ａが配され、かつ、ゲート電極１５ａの両側の領域にソース／ドレインとなるＰ＋拡散領域１２ｃ、１２ｄが配されたＰ型ＭＯＳトランジスタを有する。ここでのＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのゲート電極１５ａは共通しており、ゲート電極１５ａは、他の回路と電気的に接続するメタル配線１６ａとビア１７ｉを介して電気的に接続されている。メタル配線１６ａは、ＶＤＤ配線６ａと抵触しないように立体交差する。Ｎ＋拡散領域１２ａは、ビア１７ａを介してＧＮＤ配線６ｂと電気的に接続されている。Ｎ＋拡散領域１２ｂは、ビア１７ｂを介してメタル配線１６ｂと電気的に接続されている。Ｐ＋拡散領域１２ｃは、ビア１７ｃを介してＶＤＤ配線６ａと電気的に接続されている。Ｐ＋拡散領域１２ｄは、ビア１７ｄを介してメタル配線１６ｂと電気的に接続されている。ここで、他の回路は、例えば、インバータ回路、ＮＡＮＤ回路等のスタンダードセルの回路、外部端子と接続する回路等の種々の回路である。
【００３５】
図６の右側のインバータ回路ＩＮ２では、Ｐウェル領域１ａにおいて、チャネル上にゲート絶縁膜１４ｂを介してゲート電極１５ｂが配され、かつ、ゲート電極１５ｂの両側の領域にソース／ドレインとなるＮ＋拡散領域１２ｅ、１２ｆが配されたＮ型ＭＯＳトランジスタを有する（図８参照）。また、インバータ回路ＩＮ２では、Ｎウェル領域１ｂにおいて、チャネル上にゲート絶縁膜１４ｂを介してゲート電極１５ｂが配され、かつ、ゲート電極１５ｂの両側の領域にソース／ドレインとなるＰ＋拡散領域１２ｇ、１２ｈが配されたＰ型ＭＯＳトランジスタを有する。ここでのＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのゲート電極１５ｂは共通しており、ゲート電極１５ｂは、図６の右側のインバータ回路（Ｎ＋拡散領域１２ｂ、Ｐ型拡散領域１２ｄ）と電気的に接続するメタル配線１６ｂとビア１７ｊを介して電気的に接続されている。メタル配線１６ｂは、フィルセルのゲート電極５と抵触しないように立体交差する。Ｎ＋拡散領域１２ｅは、ビア１７ｅを介してＧＮＤ配線６ｂと電気的に接続されている。Ｎ＋拡散領域１２ｆは、他の回路と電気的に接続するメタル配線１６ｃとビア１７ｆを介して電気的に接続されている。Ｐ＋拡散領域１２ｇは、ビア１７ｇを介してＶＤＤ配線６ａと電気的に接続されている。Ｐ＋拡散領域１２ｈは、ビア１７ｈを介してメタル配線１６ｃと電気的に接続されている。
【００３６】
なお、デカップリング容量セルのゲート電極５（５ａ、５ｂ）のゲート長は、スタンダードセルのゲート電極（例えば、ゲート電極１５ａ、１５ｂ）のゲート長よりも長く設定される。例えば、図６で５ａと１５ａの長さ、つまり、図面のＤ−Ｄ´方向の幅を見ても５ａの方がインバータ回路のゲート電極１５ａより太くなっており、長さが長いのは明瞭である。これは、容量確保のためである。デカップリング容量セルのＭＯＳキャパシタは、通常のスイッチング用のＭＯＳトランジスタとは見た目が明らかに異なる形状である。
【００３７】
実施形態２によれば、実施形態１の効果と同様な効果を奏する。なお、図５におけるフィルセル領域にデカップリング容量セルを配置した実施形態を示したが、フィルセル領域にデカップリング容量セル以外のものを配置しても良いのは勿論であるが、その詳細は本発明とは関係ないので説明は省略する。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した図面であり、（ａ）は図２のＡ−Ａ´間の部分平面図、（ｂ）は回路図、（ｃ）は等価回路図である。
【図２】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分平面図である。
【図３】本発明の実施形態１に係る半導体装置のデカップリング容量セルを説明するための電圧と不良率の関係を模式的に示したグラフである。
【図４】本発明の実施形態１に係る半導体装置の変形例の構成を模式的に示した部分平面図である。
【図５】本発明の実施形態２に係る半導体装置のセルの組み合わせの一例を模式的に示した部分平面図である。
【図６】本発明の実施形態２に係る半導体装置の一部の領域（図５の矢印Ｂの領域）の構成を模式的に示した部分平面図である。
【図７】本発明の実施形態２に係る半導体装置の構成を模式的に示した図６のＣ−Ｃ´間の部分平面図である。
【図８】本発明の実施形態２に係る半導体装置の構成を模式的に示した図６のＤ−Ｄ´間の部分平面図である。
【図９】本発明の実施形態２に係る半導体装置における図６の領域内のインバータ回路の構成を模式的に示した等価回路図である。
【図１０】従来例に係る半導体装置の構成を模式的に示した図面であり、（ａ）は部分平面図、（ｂ）は等価回路図である。
【図１１】従来例に係る半導体装置をＣＭＯＳ構成に適用した比較例に係る半導体装置の構成を模式的に示した部分平面図である。
【符号の説明】
【００３９】
１  基板
１ａ  Ｐウェル領域
１ｂ  Ｎウェル領域
２  高濃度拡散領域
２ａ  Ｎ＋拡散領域（ソース／ドレイン）
２ｂ  Ｐ＋拡散領域（ソース／ドレイン）
２ｃ  Ｎ＋拡散領域
２ｄ  Ｐ＋拡散領域
３  素子分離領域
４、４ａ、４ｂ  ゲート絶縁膜
５、５ａ、５ｂ  ゲート電極
６  配線
６ａ  ＶＤＤ配線
６ｂ  ＧＮＤ配線
７、７ａ、７ｂ、７ｃ、７ｄ  ビア
８  絶縁層
１２  拡散領域
１２ａ、１２ｂ  Ｎ＋拡散領域
１２ｃ、１２ｄ  Ｐ＋拡散領域
１２ｅ、１２ｆ  Ｎ＋拡散領域
１２ｇ、１２ｈ  Ｐ＋拡散領域
１４、１４ａ、１４ｂ  ゲート絶縁膜
１５、１５ａ、１５ｂ  ゲート電極
１６ａ、１６ｂ、１６ｃ  メタル配線
１７、１７ａ、１７ｂ、１７ｃ、１７ｄ  ビア
１７ｅ、１７ｆ、１７ｇ、１７ｈ、１７ｉ、１７ｊ  ビア
Ｃ１  Ｐ型ＭＯＳキャパシタ
Ｃ２  Ｎ型ＭＯＳキャパシタ
１０１  Ｐウェル領域
１０２  素子分離領域
１０３ａ、１０３ｂ  ゲート絶縁膜
１０４ａ、１０４ｂ  ゲート電極
１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ  Ｎ＋領域
１０６  内部電源電位
１０７  ＧＮＤ電位
１０８  バックゲート電位Ｖｂｂ
１０９、１１０  ＭＯＳキャパシタ
１１１、１１２、１１３、１１４  ビア
１１５  配線
１１６  Ｖｐｐ配線
１１７  ＧＮＤ配線
１１８  Ｎウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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