(57)【要約】【課題】  従来の回路では、常時動作する回路において回路の追加なしにソフトエラーを防ぐことが困難であった。【解決手段】  本発明にかかる半導体装置は、複数の論理回路を構成するすべての電界効果型トランジスタの各々が、分離して形成される第１、第２のドレイン領域Ｄと、第１、第２のドレイン領域Ｄの間に形成されるソース領域Ｓと、第１のドレイン領域Ｄとソース領域Ｓ、および第２のドレイン領域Ｄとソース領域Ｓとの間に形成されるゲート電極Ｇとを有するものである。【選択図】図２
2007073709.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理回路を構成するすべての電界効果型トランジスタの各々が、
分離して形成される第１、第２のドレイン領域と、
前記第１、第２のドレイン領域の間に形成されるソース領域と、
前記第１のドレイン領域と前記ソース領域、および前記第２のドレイン領域と前記ソース領域との間に形成されるゲート電極とを有する半導体装置。
【請求項２】
複数の論理回路の記憶ノードを構成するすべての電界効果型トランジスタの各々が、
分離して形成される第１、第２のドレイン領域と、
前記第１、第２のドレイン領域の間に形成されるソース領域と、
前記第１のドレイン領域と前記ソース領域、および前記第２のドレイン領域と前記ソース領域との間に形成されるゲート電極とを有する半導体装置。
【請求項３】
前記論理回路は、複数段の論理回路が直列に接続される発振回路であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記論理回路は、フリップフロップ回路であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記フリップフロップ回路は、ＳＲＡＭセルであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１、第２ドレイン領域は、前記ソース領域同士、あるいは前記ソース領域とウェル電位拡散層領域または基板電位拡散層領域とに挟まれていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記電界効果型トランジスタは、分離して配置される複数のドレイン領域の個数が、ソース領域の個数よりも多いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記第１、第２のドレイン領域は、互いに接続され、１つのドレイン領域として動作することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極は、複数本のゲート電極のそれぞれが接続されて１つのゲート電極として動作することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項１０】
前記ドレイン領域の拡散層幅は０．５μｍ以下であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記電界効果型トランジスタを用いて構成される回路の電源電圧は１．５Ｖ以下であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にソフトエラーの発生を削減するための半導体装置のレイアウトに関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ等の電界効果型トランジスタを用いて構成される半導体装置において、半導体プロセスの微細化が進むにつれて、放射線（例えば高エネルギー中性子線、熱中性子線、α線）に起因する一過性のエラー（ソフトエラー）が問題となってきている。このソフトエラーの１つに放射線に起因して発生する電荷によって、ノードに蓄積されている電荷が減少して論理反転を生じるＳＥＵ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｕｐｓｅｔ）がある。このＳＥＵは、一般的に、情報保持ノードの蓄積電荷量（ノード電圧×ノード容量）と、放射線入射によって基板内に発生した電荷のうち情報保持ノードに収集される電荷量（収集電荷量）とのトレードオフの関係で決まる。収集電荷量は、一般的に、情報保持ノードの面積（より厳密には体積）に比例する。発明者らの実験では同じ電圧ならば拡散層面積が小さいほどＳＥＵ耐量があることが判った。微細化で電圧が下がる場合は、上述のごとく蓄積電荷量と収集電荷量との関係がどのようになるかで決まる。
【０００３】
このＳＥＵは、例えばメモリセルに記憶されているデータが本来のデータとは異なるデータとなる（データ反転）問題を引き起こす。ＳＥＵに対しては、記憶ノードに容量（キャパシタ）を負荷することやＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を回路に加えるなどの対策が一般的に知られている。
【０００４】
メモリセルは、上述のような対策でＳＥＵを防ぐことができるが、クロックを伝達する回路などで発生するＳＥＵ対策として、上述の対策を用いることは動作速度の低下やチップ面積の大幅な増加を招くために難しい。
【０００５】
メモリセルのＳＥＵ（データ反転）に対して、信号伝達論理回路（以下、便宜上動的な回路と呼ぶ）に放射線が入射して発生するノイズによる信号の誤伝達がＳＥＴ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）である。
【０００６】
このＳＥＴは、信号経路が多く、動作周波数が高い回路ほど発生の危険度が増大することが非特許文献１に開示されている。この関係をＰｓｅｔをＳＥＴのエラー発生率として、簡単なモデル式で表すと式（１）、（２）となる。
Ｐｓｅｔ∝ｆ  （ｆ＝動作周波数）  ・・・（１）
Ｐｓｅｔ∝Ｎ  （Ｎ＝対象となる信号経路）  ・・・（２）
【０００７】
つまり、半導体集積回路の動作周波数が向上すると、（１）式によってＳＥＴが増加し、半導体プロセスの微細化が進み、回路規模が増大すると、（２）式によってＳＥＴが増加する。
【０００８】
このＳＥＴ対策については、非特許文献２に多数決回路や一致回路を用いて対策することが開示されている。しかしながら、多数決回路や一致回路などを内蔵していたのでは回路面積が増大してしまい、限られた面積内に必要な機能を収めることができなくなる可能性がある。
【０００９】
半導体集積回路中の多くのブロックは、一般的に動作状態と停止状態とを有している。ＳＥＴは動作状態で発生する不具合であって、上記説明より、最もＳＥＴ対策を行わなければならないのは、常時高速に動作している部分であることが分かる。これは例えば、半導体集積回路の内部クロックを生成しているリングオシレータ回路などである。従来の一般的なリングオシレータ回路の一例を図７に示す。
【００１０】
図７に示すリングオシレータ回路は、奇数個のインバータ回路が直列に接続され、最終段のインバータ回路の出力が初段のインバータ回路の入力となっている。このリングオシレータ回路を構成するインバータ回路のうち２つのインバータ回路のレイアウトの一例を図８に示す。
【００１１】
図８に示すように、インバータ回路は、電源電位ＶＣＣ配線側にＰＭＯＳトランジスタが配置され、接地電位ＧＮＤ配線側にＮＭＯＳトランジスタが配置されている。ゲート電極Ｇは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとに共通して形成されている。このゲート電極Ｇの一方の側に隣接する領域にはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース領域Ｓがそれぞれ形成され、他方の側に隣接する領域にはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのドレイン領域Ｄがそれぞれ形成されている。また、ＰＭＯＳトランジスタのソース領域Ｓは電源電位ＶＣＣに接続されており、ＮＭＯＳトランジスタのソース領域Ｓは接地電位ＧＮＤに接続されている。さらに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのドレイン領域Ｄは互いに接続されており、インバータ回路の出力となっている。リングオシレータ回路は、このインバータ回路が直列に接続されるようにレイアウトされている。
【００１２】
また、インバータ回路のレイアウトの他の一例を図９に示す。図９に示すインバータ回路は、図８に示す２つのインバータ回路のソース領域Ｓを共通とし、レイアウト面積を削減したものである。
【００１３】
しかしながら、図８、９に示すようなレイアウトでリングオシレータ回路を構成した場合、インバータ回路の出力に放射線が入射すると、出力の論理が反転し、生成されるクロックの位相ずれが発生するためにＳＥＴの原因となる場合がある。クロックの位相がずれると、このクロックを用いる同期回路が誤動作を起こす問題がある。この論理反転について説明する。
【００１４】
図１０に図８に示すＮＭＯＳトランジスタのドレインに放射線が入射した場合のＡ−Ａ'断面の図を示す。ＮＭＯＳトランジスタは、ソースＳ、ゲートＧ、ドレインＤを有しており、ソースとドレインとの周囲には空乏層Ｅが形成されている。ＮＭＯＳトランジスタのドレインに放射線が入射すると、軌道上にホール（正孔）とエレクトロン（電子）のペアが生成される。このとき、空乏層はホールとエレクトロンとのペアによる電界によって、あたかも引き伸ばされたような状態になる。この領域をファネリング領域Ｆという。
【００１５】
空乏層Ｅ及びファネリング領域Ｆでは、図１１に示すように、ホールとエレクトロンはドリフトあるいは拡散によって移動する。これによって、ドレインＤにエレクトロンが収集されると、ＮＭＯＳトランジスタのドレインＤにエレクトロンが蓄積され、インバータ回路がＨｉｇｈレベル（例えば、電源電位）を出力している場合であっても、インバータ回路の出力電位が低下し、Ｌｏｗレベル（例えば、接地電位）となってしまう場合がある。
【００１６】
このような問題を解決するために、フリップフロップ等の出力を反転しにくくする技術が特許文献１に開示されている。しかしながら、特許文献１の回路は、出力段に素子を追加して、維持されているデータの反転を防止するものであって、リングオシレータ回路のような、常時動作している回路に応用することはできない問題がある。
【非特許文献１】Norbert Seifert, et al., "Frequency Dependent of Soft Error Rates for Sub-micron CMOS Technologies", International Electron Devices Meeting Technical Digest pp323-326, 2001
【非特許文献２】Pitsini Mongkolkachit et al., "Design Technique for Mitigation of Alpha-Particle-Induced Single-Event Transients in Combinational Logic", IEEE Transactions On Device and Materials Reliability, Vol.3, No.3, pp89-92, September 2003
【特許文献１】特開２００３−２７３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来の回路では、常時動作する回路において回路の追加なしにソフトエラーを防ぐことが困難であった。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、複数の論理回路を構成するすべての電界効果型トランジスタの各々が、分離して形成される第１、第２のドレイン領域と、前記第１、第２のドレイン領域の間に形成されるソース領域と、前記第１のドレイン領域と前記ソース領域、および前記第２のドレイン領域と前記ソース領域との間に形成されるゲート電極とを有するものである。
【００１９】
また、本発明にかかる半導体装置は、複数の論理回路の記憶ノードを構成するすべての電界効果型トランジスタの各々が、分離して形成される第１、第２のドレイン領域と、前記第１、第２のドレイン領域の間に形成されるソース領域と、前記第１のドレイン領域と前記ソース領域、および前記第２のドレイン領域と前記ソース領域との間に形成されるゲート電極とを有するものである。
【００２０】
本発明にかかる半導体装置によれば、分離して形成されるのドレイン領域を有することで、一方のドレイン領域に放射線が入射して、ホールあるいはエレクトロン（これらを総称して電荷と称す）が発生したとしても、ドレインの総面積に対する電荷の収集量は、１つのドレイン領域で構成される電界効果型トランジスタよりも少なくなる。このことより、ドレインの論理反転を防止することが可能である。
【００２１】
さらに、ドレイン領域が大きくなるために、ノード容量が増大するため、放射線によって電荷が発生したとしても、ドレイン領域の電位変動を抑制することができる。
【００２２】
また、ドレイン領域は、ソース領域を挟むように分離して形成されているため、それぞれのドレイン領域に同時に電荷が収集される可能性が少ない。これは、一方のドレイン領域で電荷が発生しても、ドレイン領域に挟まれるソース領域で電荷の多くが吸収され、他方のドレイン領域に発生した電荷が到達する量を削減できるためである。従って、ドレイン領域における論理反転は発生しにくくなるために、ＳＥＴ耐性を高めることが可能である。
【００２３】
さらに、ドレイン領域は分離して形成し、それぞれのドレイン領域に対するソース領域を共通とすることで、ソース領域のレイアウト面積を削減できるため、レイアウト面積を小さくすることが可能である。
【発明の効果】
【００２４】
本発明の半導体装置によれば、常時動作する回路であっても回路の追加なしにソフトエラーを防ぐことが可能である。
【発明を実施するための最良の形態】
【００２５】
実施の形態１
実施の形態１にかかる発振回路（例えば、リングオシレータ回路）を図１に示す。図１に示すように、リングオシレータ回路は、奇数個の論理回路（例えば、インバータ回路）を直列に接続したものである。本実施の形態のリングオシレータ回路は、例えばシリコン半導体基板上に形成されたものである。このリングオシレータ回路を構成するインバータ回路のうち２つのインバータ回路についてのレイアウトを図２に示す。
【００２６】
実施の形態１にかかるレイアウトについて図２を参照して詳細に説明する。図２に示すように、インバータ回路は、２つの電界効果型トランジスタ（例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）とを有しており、リングオシレータ回路として動作させるために、このインバータ回路が直列に接続されている。ここで、図面左側から右側への方向をＸ方向とし、下から上への方向をＹ方向として説明する。また、１つのインバータ回路について説明する。
【００２７】
インバータ回路は、Ｘ方向に延在して配線される接地配線ＧＮＤと、Ｘ方向に延在して配線される電源配線ＶＣＣとを有し、それぞれの配線は、Ｙ方向に対して接地配線ＧＮＤ、電源配線ＶＣＣの順序で配線されている。この接地配線ＧＮＤと電源配線ＶＣＣとの間の領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されている。
【００２８】
接地配線ＧＮＤにはＮＭＯＳトランジスタのソース領域Ｓが接続されている。電源配線ＶＣＣにはＰＭＯＳトランジスタのソース領域Ｓが接続されている。また、ＰＭＯＳトランジスタのゲート電極ＧとＮＭＯＳトランジスタのゲート電極Ｇとは、共通で形成されており、前段インバータ回路の出力と接続されている。ＰＭＯＳトランジスタのドレイン領域ＤとＮＭＯＳトランジスタのドレイン領域Ｄとのそれぞれが互いに接続され、インバータ回路の出力となっている。この出力は次段のインバータ回路のゲート電極Ｇに接続されている。
【００２９】
ゲート電極Ｇは、Ｙ方向に延在して矩形状に形成されており、一組のトランジスタ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ）に対して２本形成されており、２本のゲート電極Ｇはトランジスタのソース領域Ｓとドレイン領域Ｄが形成されていない部分で一部が接続されている。つまり、ゲート電極Ｇは、複数本のゲート電極がそれぞれ接続されて、１つのＭＯＳトランジスタのゲート電極として動作するように形成されている。本実施の形態では、ＰＭＯＳ、ＮＭＯＳトランジスタの両方で、ゲート電極ＧはＨ形状に形成されている。
【００３０】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース領域Ｓは、それぞれのトランジスタが形成されている領域内で、２本のゲート電極Ｇに挟まれる領域に形成されている。また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン領域Ｄは、それぞれのトランジスタが形成されている領域内で、ゲート電極Ｇをはさみ、ソース領域Ｓと対向する２つの領域にそれぞれ形成されている。つまり、それぞれのトランジスタのレイアウトは、上面視した場合、Ｘ方向にドレイン領域Ｄ、ゲート電極Ｇ、ソース領域Ｓ、ゲート電極Ｇ、ドレイン領域Ｄの順序で配置される。また、分離して形成されたドレイン領域（第１、第２のドレイン領域）は、配線によって互いに接続されて、１つのドレイン領域として動作するように形成されている。
【００３１】
図２では、上記説明のようにレイアウトされた２つのインバータ回路が、Ｘ方向に並べられている。リングオシレータ回路は、上記説明のインバータ回路を直列に接続することで構成することができる。
【００３２】
上記説明より、本発明の半導体装置は、１つのトランジスタにおいて分割された複数のドレイン領域Ｄを互いに配線によって接続し、１つのドレイン領域として動作させながら、ドレイン領域Ｄに対するソース領域Ｓを共通とするレイアウトとするものである。これによって、放射線が一方のドレイン領域Ｄに入射した際にホールあるいはエレクトロン（これらを総称して電荷と称す）が発生したとしても、電荷は分割して配置されたドレイン領域の一方に収集される。このとき、ドレイン領域Ｄの間に挟まれるように形成されたソース領域Ｓに電荷が吸収されるため、他方のドレイン領域Ｄには電荷が収集されにくい。このため、一方のドレイン領域Ｄに電荷が収集され、そのドレイン領域Ｄに蓄積されていた電荷量が減少したとしても、他方のドレイン領域Ｄに蓄積されている電荷によって、ドレイン領域Ｄの電位の変動を抑制することが可能である。従って、出力ノードの論理反転を防止することが可能である。
【００３３】
従来のドレイン領域Ｄを１つしか持たないレイアウトでは、放射線によって電荷が発生した場合、１つのドレイン領域Ｄに電荷が収集されてしまうために、ドレイン領域Ｄに蓄積されていた電荷の多くが減少し、電位が大きく変動する。これによって、出力ノードの論理が反転する問題があった。
【００３４】
本実施の形態のレイアウトは、２つのドレイン領域Ｄに対して１つのソース領域Ｓを有する。つまり、ドレイン領域Ｄの個数に対して、それよりも少ない個数のソース領域Ｓとすることで、ドレイン領域Ｄの個数を増やしながら、レイアウト面積の増加を最小限とすることができる。これによって、従来のレイアウトによって形成されるインバータ回路を複数個接続する場合に比べて小さなレイアウト面積とすることが可能である。また、多数決回路や一致回路等と比べても小さなレイアウト面積でＳＥＴへの耐性を向上させることが可能である。
【００３５】
本実施の形態では、１つのＭＯＳＦＥＴのドレインを２つの領域に分けている。このようにすると、インバータ回路の出力容量が増大するため、回路特性上は好ましくない。そのため、従来はこのようなレイアウト構成のインバータ回路を多数段接続して発振回路にするようなことはなかった。
【００３６】
本発明における上記の回路特性上の問題は、微細化が進んだ今日、ドレイン領域の拡散層幅Ａが０．５μｍ以下で形成可能でありそれほど大きな問題ではない。拡散層幅Ａが小さいことは、放射線入射によって基板内に発生した電荷の収集が小さくなるので、より好適な実施例は、ドレイン拡散幅ＡをＭＯＳＦＥＴの特性を犠牲にしない範囲で小さくすれば良い。
【００３７】
本発明の効果が顕著となるのは、電源電圧が１．５Ｖ以下のときである。電源電圧が１．５Ｖ以下になると拡散層が持つ電荷容量が小さくなり、放射線入射によって基板内に発生した電荷の収集量が少なくても影響を受けやすくなる。このため、従来のようなインバータ回路のレイアウトでは電源電圧が下がればより影響を受けやすくなる。本発明の効果は、微細化が進みさらに電源電圧が低下するとより顕著になる。
【００３８】
実施の形態２
実施の形態２にかかるインバータ回路のレイアウトを図３に示す。実施の形態２にかかるインバータ回路は、実施の形態１にかかるインバータ回路のレイアウトに対して、２つのインバータ回路の間にウェル電位拡散層領域ｗｅｌｌ（Ｎ型拡散層）と基板電位拡散層領域ｓｕｂ（Ｐ型拡散層）を追加したものである。実施の形態１と同様のレイアウト部分については、同一の符号を付して説明を省略する。
【００３９】
実施の形態２にかかるインバータ回路のレイアウトについて詳細に説明する。実施の形態２にかかるインバータ回路は、隣り合う２つのインバータ回路の間にウェル電位拡散層領域ｗｅｌｌと基板電位拡散層領域ｓｕｂを有している。ウェル電位拡散層領域ｗｅｌｌは、電源電位ＶＣＣに接続されており、隣り合う２つのＰＭＯＳトランジスタの間に形成されている。また、ウェル電位拡散層領域ｗｅｌｌは、それぞれのＰＭＯＳトランジスタのドレイン領域がゲート電極に隣接する辺以外の三辺を囲むように形成されている。
【００４０】
基板電位拡散層領域ｓｕｂは、接地電位ＧＮＤに接続されており、隣り合う２つのＮＭＯＳインバータ回路の間に形成されている。また、基板電位拡散層領域ｓｕｂは、それぞれのＮＭＯＳトランジスタのドレイン領域がゲート電極に隣接する辺以外の三辺を囲むように形成されている。
【００４１】
上記説明のようなレイアウトとすることで、放射線が、例えば複数の素子を貫いて入射した場合であっても、発生した電荷はウェル電位拡散層領域ｗｅｌｌあるいは基板電位拡散層領域ｓｕｂで吸収される。そのため、放射線が通過していない素子は、放射線により発生した電荷の影響を抑制することが可能である。従って、実施の形態２にかかるインバータ回路は、実施の形態１にかかるインバータ回路よりもＳＥＴ耐性を向上させることが可能である。
【００４２】
実施の形態３
実施の形態３にかかるインバータ回路のレイアウトを図４に示す。実施の形態３にかかるインバータ回路は、実施の形態２にかかるインバータ回路のレイアウトに対して、それぞれのトランジスタのソース領域とドレイン領域を追加したものである。実施の形態２と同様のレイアウト部分については、同一の符号を付して説明を省略する。
【００４３】
実施の形態３にかかるインバータ回路のレイアウトについて詳細に説明する。実施の形態３にかかるインバータ回路のレイアウトは、実施の形態１にかかるインバータ回路のレイアウトと実質的に同一である。ここでは、実施の形態１と実施の形態３とで異なる部分について説明する。
【００４４】
ゲート電極Ｇは、Ｙ方向に延在して矩形状に形成されており、一組のトランジスタ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ）に対して４本形成されており、４本のゲート電極Ｇはトランジスタのソース領域Ｓとドレイン領域Ｄが形成されていない部分で接続されている。
【００４５】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース領域Ｓは、それぞれのトランジスタに対して２つ形成されている。また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン領域Ｄは、それぞれのトランジスタが形成されている領域内で、３つの領域に分割して形成されている。それぞれのトランジスタのレイアウトは、上面視した場合、Ｘ方向にドレイン領域Ｄ、ゲート電極Ｇ、ソース領域Ｓ、ゲート電極Ｇ、ドレイン領域Ｄ、ゲート電極Ｇ、ソース領域Ｓ、ゲート電極Ｇ、ドレイン領域Ｄの順序で配置される。
【００４６】
上記説明のようなレイアウトとすることで、実施の形態１及び２では、ドレイン領域が２つの領域に分割されていたのに対して、実施の形態３にかかるインバータ回路ではドレイン領域が３つに分割されている。これによって、１つのドレイン領域に放射線が入射して、そのドレイン領域に蓄積されていた電荷が減少したとしても、他の２つのドレイン領域に蓄積されていた電荷があるために、出力電圧の変動を実施の形態１及び２よりも抑制することが可能である。
【００４７】
また、インバータ回路の間にウェル電位拡散層領域ｗｅｌｌ及び基板電位拡散層領域ｓｕｂを有しているため、実施の形態２と同様に隣り合う素子同士に対しても、発生す電荷の影響を抑制することが可能である。
【００４８】
実施の形態４
実施の形態４は上記トランジスタをフリップフロップの記憶ノードで利用した場合について説明する。実施の形態４にかかるフリップフロップを図５に示す。図５に示すフリップフロップは、インバータ回路接続がされたＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭとを２つ有しており、この一対のインバータ回路の組が記憶セルとなっている。記憶セルのインバータ回路の出力に相当する部分が、記憶ノードとなっており、一方をノード１とし、他方をノード２とする。
【００４９】
このフリップフロップのレイアウトを図６に示す。図６に示すように、電源配線ＶＣＣと接地配線ＧＮＤの間にフリップフロップの記憶ノードとなるトランジスタが配置されている。ここで、フリップフロップの記憶ノードに用いられているトランジスタの素子のレイアウトは、実施の形態１にかかるインバータ回路と同様のものである。
【００５０】
フリップフロップの記憶ノードとなるトランジスタは、それぞれ２つのドレイン領域Ｄと１つのソース領域Ｓを有している。ドレイン領域Ｄとソース領域Ｓとの間には、それぞれゲート電極Ｇが配置されている。ゲート電極Ｇは、２本形成されており、その２本が接続されて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで共通になるように形成されている。本実施の形態では、ゲート電極はＨ形状に形成されている。
【００５１】
フリップフロップの記憶ノードのそれぞれのトランジスタの２つのドレイン領域Ｄは、配線によって接続されており、この２つのドレイン領域Ｄによって記憶ノード（例えば、ノード１あるいはノード２）を形成している。
【００５２】
ここで、図６に示すそれぞれのトランジスタは、図５に示す回路図に基づいて接続されている。
【００５３】
上記説明のように、記憶ノードを形成するトランジスタに対して実施の形態４にかかるレイアウトを用いることで、記憶ノードとなるドレイン領域Ｄの一方に放射線が入射した場合であっても、他方のドレイン領域Ｄに蓄積された電荷によって、記憶ノードの電位の変動を抑制することが可能である。つまり、実施の形態４にかかるレイアウトによれば、ＳＥＵに対してもエラーの発生を抑制することが可能である。
【００５４】
また、このフリップフロップは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルとして利用することが可能である。
【００５５】
なお、本発明は上記実施の形態に限られたものでなく、適宜変更することが可能である。例えば、フリップフロップを本発明のレイアウトを用いた素子で構成する個も可能である。これによって、フリップフロップのソフトエラーに対する耐性を向上させることが可能である。また、実施の形態１にかかるレイアウトで構成した素子を、離れた場所に配置し、配線によってそれらの素子を並列に接続することでもソフトエラーに対する耐性を向上させることが可能である。
【００５６】
また、上記実施の形態ではＭＯＳＦＥＴを例に説明したが、使用するトランジスタは、微細化されたプロセスで多く用いられるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）であっても良い。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１にかかるリングオシレータ回路の回路図である。
【図２】実施の形態１にかかるリングオシレータ回路のインバータ回路のうち２つのインバータ回路のレイアウトを示す図である。
【図３】実施の形態２にかかるリングオシレータ回路のインバータ回路のうち２つのインバータ回路のレイアウトを示す図である。
【図４】実施の形態３にかかるリングオシレータ回路のインバータ回路のうち２つのインバータ回路のレイアウトを示す図である。
【図５】実施の形態４にかかるフリップフロップの回路図である。
【図６】実施の形態４にかかるフリップフロップのレイアウトを示す図である。
【図７】従来のリングオシレータ回路の回路図である。
【図８】従来のリングオシレータ回路のインバータ回路のうち２つのインバータ回路のレイアウトの一例を示す図である。
【図９】従来のリングオシレータ回路のインバータ回路のうち２つのインバータ回路のレイアウトの他の一例を示す図である。
【図１０】ＮＭＯＳトランジスタのドレイン領域に放射線が入射した時に発生する電荷を示す模式図である。
【図１１】ＮＭＯＳトランジスタのドレイン領域に放射線が入射した時に発生する電荷が移動する様子を示す模式図である。
【符号の説明】
【００５８】
Ｓ    ソース領域
Ｄ    ドレイン領域
Ｇ    ゲート電極
Ａ    拡散層幅
ｗｅｌｌ    ウェル電位拡散層領域
ｓｕｂ        基板電位拡散層領域
【図１】
2007073709.tif 000003
【図２】
2007073709.tif 000004
【図３】
2007073709.tif 000005
【図４】
2007073709.tif 000006
【図５】
2007073709.tif 000007
【図６】
2007073709.tif 000008
【図７】
2007073709.tif 000009
【図８】
2007073709.tif 000010
【図９】
2007073709.tif 000011
【図１０】
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【図１１】
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