(57)【要約】      （修正有）【課題】上部金属配線層と下部コンタクトパッドとの接続においてコンタクトパッドをエッチング工程から保護する半導体素子の製造方法を提供する。【解決手段】半導体基板の上に絶縁層６５を形成し、前記絶縁層はその内部に導電性パッド６７を具備する段階と、前記絶縁層と導電性パッド上に誘電層７２を形成する段階と、前記誘電層の一領域をエッチングして前記導電性パッドと重畳するコンタクトホール７２ａを形成し、前記コンタクトホールは前記導電性パッドの上部コーナーを露出させる段階と、前記コンタクトホール内に前記導電性パッドの上部コーナーを覆うエッチング防止層７５を形成する段階により製造する。【選択図】図１０Ａ
2007324596.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を形成する方法として、
半導体基板の上に絶縁層を形成し、前記絶縁層はその内部に導電性パッドを具備する段階と、
前記絶縁層と導電性パッド上に誘電層を形成する段階と、
前記誘電層の一領域をエッチングして前記導電性パッドと重畳するコンタクトホールを形成し、前記コンタクトホールは前記導電性パッドの上部コーナーを露出させる段階と、
前記コンタクトホール内に前記導電性パッドの上部コーナーを覆うエッチング防止層を形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記コンタクトホールは前記絶縁層内に延長され、前記エッチング防止層は前記導電性パッドの上部側壁を覆うことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記導電性パッドは前記導電性パッド上に形成されたシリサイド層を具備し、前記エッチング防止層は前記シリサイド層の下に延長されることを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項４】
前記誘電層は上部誘電層及び下部誘電層を含み、前記誘電層をエッチングする段階は、
異方性エッチングを用いて前記上部誘電層と下部誘電層をエッチングして前記上部誘電層と下部誘電層を介して延長される予備コンタクトホールを形成し、前記予備コンタクトホールは前記導電性パッドの一部を露出させる段階と、
前記下部誘電層を等方性エッチングして前記予備コンタクトホールを拡張する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記上部誘電層は、前記下部誘電層に対するエッチング選択比を有することを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記誘電層の一領域をエッチングする段階は、
前記誘電層の上部をエッチングして上部コンタクトホールを形成する段階と、
前記上部コンタクトホールの側壁上に補助コンタクトスペーサを形成する段階と、
前記補助コンタクトスペーサをエッチングマスクとして用いて前記誘電層の下部をエッチングする段階と、
を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
半導体素子を製造する方法として、
半導体基板の上に絶縁層を形成し、前記絶縁層は内部に形成された導電性パッドを具備する段階と、
前記絶縁層と導電性パッドの上に誘電層を形成する段階と、
前記誘電層の第１部分をエッチングして前記導電性パッドの上に上部コンタクトホールを形成し、前記上部コンタクトホールは前記導電性パッドの上部幅より小さい幅を有する段階と、
前記誘電層の第２部分をエッチングして前記上部コンタクトホールの下及び前記導電性パッドの上に下部コンタクトホールを形成し、前記下部コンタクトホールは前記導電性パッドの上部幅より大きい幅を有して前記導電性パッドの上部コーナーを露出させる段階と、
エッチング防止層を形成して前記上部コンタクトホールと下部コンタクトホールの側壁を覆い、前記エッチング防止層は前記導電性パッドの上部コーナーを覆う段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項８】
前記誘電層を形成する段階は、
前記絶縁層と導電性パッドの上に下部誘電層を形成する段階と、
前記下部誘電層上に上部誘電層を形成する段階と、を含み、
前記第１部分をエッチングする段階は前記上部誘電層をエッチングする段階を含み、前記第２部分をエッチングする段階は前記下部誘電層をエッチングする段階を含むことを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記下部誘電層をエッチングする段階は、前記下部誘電層を等方性エッチングする段階を含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１０】
前記下部誘電層をエッチングする段階は、前記導電性パッドに隣接する絶縁層の上部をエッチングして前記導電性パッドの上部側壁を露出させる段階を含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１１】
前記導電性パッドの上部上にシリサイド層を形成する段階をさらに含み、前記シリサイド層の下にリセスが延長されることを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
前記上部誘電層は、前記下部誘電層に対するエッチング選択比を有することを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１３】
前記上部誘電層は、第１ボロン濃度を含むボロフォスフォシリケイトガラス（ＢＰＳＧ）であり、前記下部誘電層は第２ボロン濃度を含むＢＰＳＧであり、前記第１ボロン濃度は前記第２ボロン濃度より小さいことを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１４】
前記誘電層は上部領域と下部領域を含み、前記第１部分をエッチングする段階は前記上部領域をエッチングする段階を含み、前記第２部分をエッチングする段階は前記下部領域をエッチングする段階を含むことを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１５】
前記下部領域をエッチングする前に前記上部コンタクトホールの側壁上にスペーサを形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記誘電層は、前記下部領域のエッチングが前記上部領域のエッチングより早くなるように、順次不純物濃度を有することを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１７】
前記順次不純物濃度は、ＢＰＳＧ層において段階的にボロン濃度を含むことを特徴とする請求項１６に記載の半導体素子の形成方法。
【請求項１８】
半導体素子を製造する方法として、
半導体基板上に活性領域を形成する段階と、
前記活性領域上に絶縁層を形成し、前記絶縁層は内部に形成された導電性パッドを具備する段階と、
前記絶縁層と導電性パッド上に下部誘電層を形成する段階と、
前記下部誘電層上に上部誘電層を形成する段階と、
前記上部誘電層をエッチングして前記導電性パッドと重畳する上部コンタクトホールを形成し、前記上部コンタクトホールは前記導電性パッドの幅より小さい幅を有する段階と、
前記下部誘電層をエッチングして前記上部コンタクトホールの下に前記導電性パッドと重畳する下部コンタクトホールを形成し、前記下部コンタクトホールは前記導電性パッドの幅より大きい幅を有する段階と、
前記導電性パッドの一部分を露出させる開口部を具備し、前記上部コンタクトホールの側壁と前記導電性パッドの上部コーナーを覆うようにエッチング防止層を形成する段階と、
前記エッチング防止層上にバリア金属層を形成する段階と、
前記バリア金属層上に前記上部及び下部コンタクトホールを埋め込む配線金属層を形成する段階と、
前記配線金属層上に配線キャッピング層を形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項１９】
前記配線キャッピング層、前記配線金属層、及び前記バリア金属層をパターニングしてビットラインパターンを形成し、前記ビットラインパターンのそれぞれは順次に積層されたバリア金属層パターン、ビットライン、ビットラインキャッピングパターンを含む段階と、
前記ビットラインパターンの側壁上にビットラインパターンスペーサを形成する段階と、
前記上部誘電層上に第３層間誘電層を形成する段階と、
をさらに含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２０】
前記バリア金属層は、チタン物質を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２１】
前記配線金属層は、タングステン物質を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２２】
半導体素子を製造する方法として、
半導体基板上に、複数の第１活性領域と複数の第２活性領域とを画定する分離層を形成する段階と、
前記半導体基板上に画定された前記複数の第１及び第２活性領域を具備する半導体基板上に絶縁層を形成する段階と、
前記絶縁層をパターニングして前記複数の第１活性領域を露出させる複数の第１コンタクトホールを形成する段階と、
前記絶縁層をパターニングして前記複数の第２活性領域を露出させる複数の第２コンタクトホールを形成する段階と、
前記複数の第１コンタクトホールに複数の第１導電性パッドを形成する段階と、
前記複数の第２コンタクトホールに複数の第２導電性パッドを形成する段階と、
前記絶縁層と前記第１及び第２コンタクトパッド上に下部誘電層を形成する段階と、
前記下部誘電層上に上部誘電層を形成する段階と、
前記上部誘電層をエッチングして前記複数の第１導電性パッドと重畳する複数の上部コンタクトホールを形成する段階と、
前記下部誘電層をエッチングして前記上部コンタクトホールの下に前記複数の第１導電性パッドと重畳する複数の下部コンタクトホールを形成し、前記下部コンタクトホールは前記第１導電性パッドの上部幅より大きい幅を有する段階と、
前記複数の第１導電性パッドの上部コーナー及び前記上部コンタクトホールの側壁を覆うようにエッチング防止層を形成する段階と、
前記エッチング防止層上にバリア金属層を形成する段階と、
前記バリア金属層上に配線金属層を形成し、前記配線金属層は前記上部及び下部コンタクトホールを埋め込む段階と、
前記配線金属層上に配線キャッピング層を形成する段階と、
前記配線キャッピング層、前記配線金属層、前記バリア金属層をパターニングして前記エッチング防止層と重畳するビットラインパターンを形成し、前記ビットラインパターンのそれぞれは順次に積層されたバリア金属層パターン、ビットライン、ビットラインキャッピングパターンを含む段階と、
前記上部誘電層上に第３層間誘電層を形成する段階と、
前記第２導電性パッドを露出させるように前記第３層間誘電層、前記上部誘電層、及び前記ビットラインパターン間の前記下部誘電層をエッチングして、複数の埋め込みコンタクトホールを形成する段階と、
前記埋め込みコンタクトホールに複数のセルキャパシタを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項２３】
前記上部誘電層は、前記下部誘電層に対するエッチング選択比を有することを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２４】
前記第３層間誘電層、前記上部誘電層、前記下部誘電層をエッチングする段階は、
前記第３層間誘電層、前記上部誘電層、前記下部誘電層を異方性エッチングすることによって複数の予備埋め込みコンタクトホールを形成する段階と、
前記第３層間誘電層、前記上部誘電層、前記下部誘電層を等方性エッチングすることによって前記複数の予備埋め込みコンタクトホールから前記複数の埋め込みコンタクトホールを形成する段階と、
を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２５】
フッ化水素酸溶液が、前記第３層間誘電層、前記上部誘電層、前記下部誘電層を異方性エッチングするのに用いられることを特徴とする請求項２４に記載の半導体素子の形成方法。
【請求項２６】
前記セルキャパシタを形成する前に、前記複数の埋め込みコンタクトホールの側壁上に複数の埋め込みコンタクトスペーサを形成する段階をさらに含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２７】
半導体素子を形成する方法として、
半導体基板の上に絶縁層を形成し、前記絶縁層は内部に形成された導電性パッドを具備する段階と、
前記絶縁層と導電性パッド上に誘電層を形成する段階と、
前記誘電層の一領域をエッチングして前記導電性パッドと重畳するコンタクトホールを形成し、前記コンタクトホールは前記導電性パッドの上部面の周辺部分を露出させる段階と、
前記コンタクトホール内にエッチング防止層を形成する段階と、を含み、
前記エッチング防止層は前記導電性パッドの上部面の周辺部分を覆うことを特徴とする半導体素子の形成方法。
【請求項２８】
半導体素子として、
半導体基板上に画定された活性領域と、
前記半導体基板上に配置された絶縁層と、
前記絶縁層内に配置されて前記活性領域と重畳する導電性パッドと、
前記絶縁層上に配置されて前記導電性パッドの上部コーナーを露出させるコンタクトホールを具備する誘電層と、
前記コンタクトホール内に形成されて前記導電性パッドの上部コーナーを覆うように配置されるエッチング防止層と、
を含むことを特徴とする半導体素子。
【請求項２９】
前記誘電層は、下部領域と上部領域を含むことを特徴とする請求項２８に記載の半導体素子。
【請求項３０】
前記誘電層の上部領域は前記誘電層の下部領域に対してエッチング選択比を有する特徴とする請求項２９に記載の半導体素子。
【請求項３１】
前記導電性パッドは限定された厚さを有するシリサイド層をさらに含み、前記エッチング防止層は前記シリサイド層の下で前記絶縁層内に延長されて前記導電性パッドの上部側壁を覆うことを特徴とする請求項２８に記載の半導体素子。
【請求項３２】
前記誘電層は前記絶縁層上に配置されて、
前記導電性パッドと重畳して前記導電性パッドの上部幅より大きい幅を有する下部コンタクトホールを具備する下部誘電層と、
前記下部誘電層上に配置されて、前記下部コンタクトホールの上に上部コンタクトホールを具備する上部誘電層と、
を含むことを特徴とする請求項２８に記載の半導体素子。
【請求項３３】
前記上部コンタクトホールは、前記導電性パッドの幅より小さい幅を有することを特徴とする請求項３２に記載の半導体素子。
【請求項３４】
前記上部誘電層は、前記下部誘電層に対してエッチング選択比を有することを特徴とする請求項３２に記載の半導体素子。
【請求項３５】
前記エッチング防止層上に配置されたバリア金属層と、
前記バリア金属層上に配置された配線金属層パターンと、
前記配線金属層パターン上に配置されたビットラインキャッピングパターンと、
前記配線金属層パターンとビットラインキャッピングパターンの側壁上に配置されたビットラインパターンスペーサと、
をさらに含むことを特徴とする請求項３２に記載の半導体素子。
【請求項３６】
半導体素子として、
半導体基板上に配置されて、分離層によって画定され、複数の第１活性領域と複数の第２活性領域を含む活性領域パターンと、
前記第１及び第２活性領域上に配置され、前記複数の第１活性領域と重畳する複数の第１導電性パッドと前記複数の第２活性領域と重畳する複数の第２導電性パッドとを具備する絶縁層と、
前記絶縁層上に配置されて、前記導電性パッドの上部コーナーを露出させるビットラインコンタクトホールを具備する誘電層と、
前記ビットラインコンタクトホール内に形成されて、前記導電性パッドの上部コーナーを覆うように配置されたエッチング防止層と、
前記エッチング防止層上に配置されたビットラインパターンと、
前記上部誘電層上に配置された第３層間誘電層と、
前記複数の第２導電性パッド上に配置されて、前記第３層間誘電層、上部誘電層、下部誘電層を介して延長される複数の埋め込みコンタクトホールと、
前記複数の埋め込みコンタクトホールに形成された複数のセルキャパシタと、
を含むことを特徴とする半導体素子。
【請求項３７】
半導体素子として、
素子分離層によって半導体基板上に画定された活性領域と、
前記半導体基板上に配置された絶縁層と、
前記絶縁層内に配置されて前記活性領域と重畳する導電性パッドと、
前記絶縁層上に配置されて、内部に形成され前記導電性パッドの幅より大きい幅を有するコンタクトホールを具備する誘電層と、
前記コンタクトホール内に形成されて、前記導電性パッドの中心領域を露出し、前記導電性パッドの周辺領域を覆う開口部を有するエッチング防止層と、
を含むことを特徴とする半導体素子。
【請求項３８】
前記誘電層は前記絶縁層上に配置されて、
前記導電性パッドと重畳して前記導電性パッドの上部幅より大きい幅を有する下部コンタクトホールを具備する下部誘電層と、
前記下部誘電層上に配置されて、前記下部コンタクトホールの上に上部コンタクトホールを具備する上部誘電層と、を含み、
前記上部コンタクトホールは前記導電性パッドの上部幅より小さい幅を有することを特徴とする請求項３７に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法及びその方法により製造された半導体素子に関し、特に、半導体素子の活性領域を上部金属層に接続させるのに用いられるコンタクト構造の形成方法に関する。また、その方法により製造されたコンタクト構造を有する半導体素子に関する。
【背景技術】
【０００２】
最近の半導体素子は、典型的に半導体基板上に形成されたトランジスタ、抵抗器、及びキャパシタのような個別素子を含む。その個別素子を互いに接続して周辺素子と接続して所望する回路部に形成するのに、複数の層を金属化する必要がある。このような層の金属化には、金属層を分離する層間絶縁膜の層を通過するコンタクトホールが必要である。
【０００３】
半導体素子の集積度が増加するにつれて、コンタクトホールを形成するために必要とする大きさ及び空間が減少し、これによりコンタクトを形成するための工程マージンも減少する。コンタクトホールを信頼できるように形成する機能、すなわち、工程マージンは半導体素子製造工程の全体の歩留まりに影響を及ぼす。結局、半導体素子製造工程の歩留まりを改善しようとする努力は、コンタクト形成のために必要とする工程マージンに重点を置かなければならない。
【０００４】
図１ないし図５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのためのコンタクト構造を形成する従来の方法を示す断面図である。図１に示すように、素子分離層３は半導体基板１の所定の領域に形成されて第１活性領域３ａ及び第１活性領域間の第２活性領域３ｂを画定する。第１層間絶縁膜５は第１活性領域３ａ、第２活性領域３ｂ及び素子分離層３の上に形成される。以後、第１層間絶縁膜５がパターニングされて第１パッドコンタクトホールと第２パッドコンタクトホールを形成し、このコンタクトホールは第１及び第２活性領域３ａ、３ｂをそれぞれ露出させる。以後、第１導電性パッド７ｄ及び第２導電性パッド７ｂが第１及び第２パッドコンタクトホール内にそれぞれ形成される。導電性パッド７ａ、７ｂはドーピングされたポリシリコンで形成することができる。
【０００５】
図２に示すように、第１層間絶縁膜５をリセスして、第１及び第２導電性パッド７ｄ、７ｂの側壁の上部を露出させる。パッドスペーサ９は第１及び第２導電性パッド７ｄ、７ｂの側壁の露出された上部に隣接して形成される。パッドスペーサ９は、導電性パッド７ｄ、７ｂ及び第１層間絶縁膜５に対してエッチング選択比を有する絶縁物質で形成される。例えば、パッドスペーサ９はシリコン窒化物で形成することができる。
【０００６】
以後、第２層間絶縁膜１１をパッドスペーサ９を有する第１及び第２導電性パッド７ｄ、７ｂ上に形成する。第２層間絶縁膜１１をパターニングすることによって直接的コンタクトホール１３を形成して第１導電性パッド７ｄの一領域を露出させる。直接的コンタクトホール１３は、第１導電性パッド７ｄの幅より小さい直径を備えて、後続処理段階でコンタクトホール１３を覆うように形成した配線金属化の重畳マージンを増加させる。直接的コンタクトホール１３の直径は第１導電性パッド７ｄの幅よりも小さいので、コンタクトホール１３とスペーサ９との間の第２導電性パッド７ｄの部分は必ず露出され、よって、後述する後続工程でのエッチング液により損傷が起きやすい。
【０００７】
次に、コンタクトスペーサ１５を直接的コンタクトホール１３の側壁上に形成する。バリア金属層１７を、コンタクトスペーサ１５を有する基板の全面にかけて形成する。バリア金属層１７はチタンとチタン窒化物層との二重層である。この場合、チタンシリサイド層のような金属シリサイド層１７ａをバリア金属層１７と第１導電性パッド７ｄとの間の界面に形成する。これは、当業者に知られているように、バリア金属層１７及び第１導電性パッド７ｄを形成する２つの物質間のシリサイド化反応のためである。
【０００８】
図３を参照すると、バリア金属層１７を含む結果的構造物の上部に金属配線層及びキャッピング層を連続的に形成する。金属配線層はタングステンのような金属で形成されて、キャッピング層はシリコン窒化物のような絶縁物質で形成される。例えば、配線金属層がタングステンで形成された場合、ＷＦ６ガスのような金属ソースガスを用いて金属配線層を形成することができる。バリア金属層１７は金属ソースガスと第１導電性パッド７ｄのシリコン原子との間の反応を防止する。
【０００９】
キャッピング層、金属配線層、及びバリア金属層１７をパターニングして直接的コンタクトホール１３を覆う第１ビットラインパターン２２ａだけでなく、第１ビットラインパターン２２ａ間に第２ビットラインパターン２２ｂも形成する。その結果、第１及び第２ビットラインパターン２２ａ、２２ｂのそれぞれはバリア金属層パターン１７ｂ、金属配線層パターン１９、及びキャッピング層パターン２１を含むように形成される。
【００１０】
次に、ビットラインパターンスペーサ２３をビットラインパターン２２ａ、２２ｂの側壁上に形成する。ビットラインパターンスペーサ２３はキャッピング層パターン２１と同じ物質からなることができる。第３層間絶縁膜２５を第２層間絶縁膜１１、第１ビットラインパターン２２ａ、第２ビットラインパターン２２ｂ上部に形成する。以後、第３層間絶縁膜２５を平坦化してキャッピング層パターン２１を露出させる。
【００１１】
図４に示すように、ビットラインパターン２２ａ、２２ｂ及びビットラインパターンスペーサ２３をマスクとして用いて第３層間絶縁膜２５及び第２層間絶縁膜１１をパターニングして予備保存ノードコンタクトホール２６を形成し、これによって第２導電性パッド７ｂを露出させる。
【００１２】
図５に示すように、予備保存ノードコンタクトホール２６を含む結果的構造物に湿式エッチング工程を行う。これによって、第２導電性パッド７ｂ上部に拡大された下部を有する最終保存ノードコンタクトホール２５ａを形成する。湿式エッチング工程は、最終保存ノードコンタクトホール２５ａの下部を拡大するように、第２層間絶縁膜１１の等方性エッチング、及び第２導電性パッド７ｂの表面からエッチング残余物、例えば、ポリマー物質を除去する洗浄工程を含む。湿式エッチング工程の目的は、パッド７ｂが露出された表面領域を増加させることによって、第２導電性パッド７ｂに対してコンタクトを形成するための工程マージンを増加させることである。
【００１３】
第２層間絶縁膜１１をエッチングする化学溶液を用いて湿式エッチング工程を行う。例えば、フッ化水素酸溶液（ＨＦ溶液）を含む化学溶液を用いて湿式エッチング工程を行うことができる。この場合、第１導電性パッド７ｄの表面上に形成された金属シリサイド層１７ａは湿式エッチング工程の間に露出されうる。露出された金属シリサイド層１７ａは、部分的に除去されうるし（例えば、部分１７ａ’を残し）、または湿式エッチング工程の間に露出したら湿式エッチング溶液によって完全に除去されうる。その結果、ボイド１７ｖが直接的コンタクトホール１３でのバリア金属パターン１７ｂ下に形成されうる。このボイド１７ｖは第１配線パターン２２ａと第１導電性パッド７ｄとの間にコンタクト不良を引き起こすことになる。このようなコンタクト不良によって半導体素子の歩留まりは悪くなる。
【００１４】
結局、導電性パッド上において、ボイド形成に簡単に損傷されない、第１配線パターン２２ａと第１導電性パッド７ｄとの間にコンタクトを形成する方法が必要である。これは、配線金属化の重畳マージンを増加させるために直接的コンタクトホール１３の直径が第１導電性パッド７ｄの幅より小さく形成された場合に特にそうであって、これによって、例えば直接的コンタクトホール１３とパッドスペーサ９との間の第１導電性パッド７ｄの上部は、図５に示すようにエッチング液により損傷を受けやすくなる。それと共に、この方法は、配線金属パターンと第２導電性パッドとの間の重畳マージンを増加させるのに用いられる最近の工程と互換性を有するべきである。
【００１５】
これによって、コンタクト不良を防止することのできる新規コンタクト構造及びその新規コンタクト構造を形成する方法が必要とされる。
【００１６】
また、他の従来のコンタクト構造体を具備するＤＲＡＭセルアレイを形成する方法が特許文献１に「ＤＲＡＭセルアレイの両面積層キャパシタ及びその形成方法（Ｄｏｕｂｌｅ  ｓｉｄｅｄ  ｃｏｎｔａｉｎｅｒ  ｃａｐａｃｉｔｏｒ  ｆｏｒ  ＤＲＡＭ  ｃｅｌｌ  ａｒｒａｙ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｆｏｒｍｉｎｇ  ｓａｍｅ）」との名称でタングら（Ｔａｎｇ  ｅｔ  ａｌ．）によって開示されている。タングらによれば、ビットラインコンタクト構造体の形成において、フォト工程の整列マージンを改善させることができるＤＲＡＭセル及びその製造方法が提供される。
【特許文献１】米国特許第６，５９９，７９９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、コンタクト不良を防止するのに好適なコンタクト構造体及びその形成方法を提供することにある。
【００１８】
本発明が解決しようとする他の技術的課題は、コンタクト不良を防止するのに好適なコンタクト構造体を採用する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の実施形態は、コンタクト構造を有する半導体素子を製造する方法を提供する。
【００２０】
一実施形態において、半導体基板上部に絶縁層を形成する。該絶縁層は内部に形成される導電性パッドを具備する。誘電層を絶縁層と導電性パッド上に形成する。誘電層の一領域をエッチングして導電性パッドと重畳するコンタクトホールを形成し、このコンタクトホールは導電性パッドの上部コーナーを露出する。エッチング防止層がコンタクトホール内に形成され、このエッチング防止層は導電性パッドの上部コーナーを覆う。
【発明の効果】
【００２１】
本発明によれば、第１導電性パッドのコーナー、すなわち、コンタクトパッドの上部面の周辺部分及び／または第１導電性パッドの上部側壁をエッチング防止層で保護することによって、従来技術の方法による不可避的に形成されたボイドを回避することができ、その結果、このような化学的攻撃から生じるコンタクト及び／またはビットライン間の短絡を効果的に防止することができる。また、パッドスペーサを形成する必要がないので、処理段階を簡略化することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２３】
図６を参照すると、メモリセルアレイ領域、例えば、ＤＲＡＭセルアレイ領域は、ｘ軸に平行に延長されたワードラインパターン６０を含む。第１及び第２ビットラインパターン８２ａ、８２ｂは、ワードラインパターン６０と交差する。例えば、第１及び第２ビットラインパターン８２ａ、８２ｂは、ｙ軸に平行してｘ軸に垂直するように延長することができる。しかしながら、本発明は、このような配列に限定されず、当業者なら本発明の思想及び範囲内において上述の要素間に他の位置関係も可能であると理解できる。例えば、第１及び第２ビットラインパターン８２ａ、８２ｂはｘ軸に対して垂直である必要はない。
【００２４】
第１ビットラインパターン８２ａは奇数番目のコラムに対応することができ、第２ビットラインパターン８２ｂは偶数番目のコラムに対応することができる。例えば、第１ビットラインパターン８２ａは第１コラムＣ１及び第３コラムＣ３に対応することができ、第２ビットラインパターン８２ｂは第２コラムＣ２及び第４コラムＣ４（図示せず）に対応することができる。その結果、第２ビットラインパターン８２ｂは第１ビットラインパターン８２ａ間の領域に配列される。
【００２５】
ＤＲＡＭセルアレイ領域は、互いに平行につながるように配列される第１活性領域５３ａ及び第２活性領域５３ｂをさらに含む。また、活性領域５３ａ、５３ｂのそれぞれは、一対のワードライン６０及び一つのビットラインパターン８２ａまたは８２ｂを横切るように配列することができる。第１及び第２活性領域５３ａ、５３ｂは、ワードラインパターン６０やビットラインパターン８２ａ、８２ｂのうちのいずれかの一つに平行してない場合もある。言い換えれば、第１及び第２活性領域５３ａ、５３ｂは９０度でない角度で、例えば、９０度未満の角度でワードラインパターン６０またはビットラインパターン８２ａ、８２ｂと交差することができる。
【００２６】
第１ビットラインパターン８２ａは、第１活性領域５３ａの中心部分を横切ることができる。第２ビットラインパターン８２ｂは第２活性領域５３ｂの中心部分を横切ることができる。それと共に、第１活性領域５３ａの中心部分は奇数番目のラインＲ１、Ｒ３、Ｒ５と奇数番目のラインＣ１、Ｃ３との交差点に位置することができる。第２活性領域５３ｂの中心部分は偶数番目のラインＲ２、Ｒ４、Ｒ６と偶数番目のコラムＣ２との交差点に位置することができる。直接的コンタクトホールまたはビットラインコンタクトホールとも称する第１コンタクトホール７２ａは、活性領域５３ａ、５３ｂの中心部分に位置することができ、埋め込みコンタクトホールまたは保存ノードコンタクトホールとも称する第２コンタクトホール８９ｓは活性領域５３ａ、５３ｂの両端部分に位置することができる。
【００２７】
図７Ａないし図１４Ａは、本発明のいくつかの実施形態によるコンタクト構造の形成を示す。図６の切断線Ｉ−Ｉ’（すなわち、ワードライン方向）の断面図である。図７Ｂないし１４ｂは、本発明のいくつかの実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’（すなわち、活性領域方向）の断面図である。
【００２８】
図７Ａ及び図７Ｂを参照すると、第１活性領域５３ａ及び第２活性領域５３ｂは素子分離層５３を用いて半導体基板５１上に画定される。ワードラインパターン６０、すなわち、ゲート構造は素子分離層５３間の半導体基板５１上に形成される。また、共通ドレイン領域６１ｄ、第１ソース領域６１ｓ’、第２ソース領域６１ｓ”のような不純物領域は、イオン注入のような従来の技術を用いて半導体基板５１上のワードラインパターン６０間に形成される。ワードラインパターン６０のそれぞれは、半導体基板５１上に順次に積層されたゲート誘電層５５、ワードライン５７、ワードラインキャッピングパターン５９を含む。ワードラインパターン６０の側壁上にワードラインパターンスペーサ６３をさらに形成することができる。
【００２９】
このプロセスによれば、第１アクセストランジスタＴＡ１及び第２アクセストランジスタＴＡ２が形成される。第１アクセストランジスタＴＡ１は共通ドレイン領域６１ｄ、第１ソース領域６１ｓ’、ゲート誘電層５５、及びワードライン５７を含む。第２アクセストランジスタＴＡ２は共通ドレイン領域６１ｄ、第２ソース領域６１ｓ”、ゲート誘電層５５、及びワードライン５７を含む。
【００３０】
続いて、第１層間誘電層（または、絶縁層６５）がワードラインパターン６０を含む結果的構造物上に形成される。第１層間誘電層６５は、例えば化学的機械的研磨（ＣＭＰ）工程によって平坦化されてワードラインパターン６０のワードラインキャッピングパターン５９の上部面を露出することができる。以後、ワードラインキャッピングパターン５９及びワードラインパターンスペーサ６３を用いて自己整列コンタクトホールが第１層間誘電層６５に形成される。コンタクトホールは導電性物質で埋められて共通ドレイン領域６１ｄと重畳する第１導電性パッド６７ｄ及び第１ソース領域６１ｓ’や第２ソース領域６１ｓ”と重畳する第２導電性パッド６７ｂを形成する。
【００３１】
図６、図７Ａ、及び図７Ｂを参照すると、第１導電性パッド６７ｄは、ＤＲＡＭセルアレイ領域の直接的コンタクトパッド（ビットラインコンタクトパッド）に対応する。第２導電性パッド６７ｂは、ＤＲＡＭセルアレイ領域の埋め込みコンタクトパッド（保存ノードコンタクトパッド）に対応する。第１及び第２導電性パッド６７ｄ、６７ｂは自己整列コンタクト（ＳＡＣ）技術を用いることによって形成される。
【００３２】
本発明のいくつかの実施形態によれば、第１及び第２導電性パッド６７ｄ、６７ｂはポリシリコンを含むことができる。
【００３３】
図８Ａ及び図８Ｂを参照すると、第２層間誘電層７２が、第１層間誘電層６５、第１及び第２導電性パッド６７ｄ、６７ｂ、及びワードラインパターン６０を有する基板５１上に形成される。図示したように、第２層間誘電層７２は下部誘電層６９、及び下部誘電層６９上に形成された上部誘電層７１を含むことができる。下部誘電層６９は上部誘電層７１に対するエッチング選択比を有することができる。例えば、下部誘電層６９は上部誘電層７１より早いエッチング率を有することができ、すなわち、上部誘電層７１が下部誘電層６９のエッチング率より低いエッチング率を有することができる。
【００３４】
本発明のいくつかの実施形態によれば、下部誘電層６９及び上部誘電層７１はボロフォスフォシリケイトガラス（ＢＰＳＧ）のような誘電物質で形成することができる。下部誘電層６９は第１ボロン濃度を有するＢＰＳＧで形成することができ、上部誘電層７１は第２ボロン濃度を有するＢＰＳＧで形成することができて、ここで、第２ボロン濃度が第１ボロン濃度より低い。この場合、上部及び下部誘電層６９、７１がフッ化水素酸（ＨＦ溶液）を含むようなエッチング液に露出されると、下部誘電層６９が上部誘電層７１より高い湿式エッチング率を有する。
【００３５】
一態様によれば、第１フォトレジスト層７３を上部誘電層７１上に形成することができる。以後、第１フォトレジスト層７３をパターニングして上部誘電層７１の一領域を露出させるコンタクトエッチング開口部７３ａを形成することができる。
【００３６】
図９Ａ及び図９Ｂを参照すると、上部誘電層７１及び下部誘電層６９をエッチングして第１導電性パッド６７ｄの少なくとも一部分を露出させる第１コンタクトホール７２ａを形成する。第１コンタクトホール７２ａ、すなわち、ビットラインコンタクトホールは上部コンタクトホール７２’及び下部コンタクトホール７２ａ”を含むことができる。図示したように、上部コンタクトホール７２ａ’の幅は第１導電性パッド６７ｄの上部の幅（すなわち、上部幅）より小さくすることができる。下部コンタクトホール７２ａ”の幅は第１導電性パッド６７ｄの上部幅より広くすることができる。よって、第１導電性パッド６７ｄは、下部コンタクトホール７２ａ”によって露出される。一実施形態によれば、下部コンタクトホール７２ａ”の幅が上部コンタクトホール７２ａ’の幅より広い。上部コンタクトホール７２ａ’の比較的小さい幅は、望ましく後続処理段階で上部コンタクトホール７２ａ’を覆う配線金属層に対して適切な整列マージンを保障する。
【００３７】
しかし、本発明は後続処理段階において整列マージンが保障されるものであれば、上述したものに限定されない。例えば、上部コンタクトホール７２ａ’は、下部コンタクトホール７２ａ”の幅とおおよそ同じ幅を有することができる。
【００３８】
一実施形態において、第１コンタクトホール７２ａは多段階エッチング工程によって形成することができる。例えば、異方性エッチング工程が上部及び下部誘電層７１、６９に予備コンタクトホールを形成する。異方性エッチング工程によって形成された予備コンタクトホールの底部分（すなわち、下部誘電層６９で形成された予備コンタクトホールの部分）は図９Ａ及び図９Ｂの点線で示すように初期側壁プロファイルを有する。予備コンタクトホールは第１導電性パッド６７ｄの上部を露出させる。以後、後続の等方性エッチング工程は予備コンタクトホールの底部分の幅を量Ｄ１ほど、例えば、少なくとも５ｎｍ位拡大して下部コンタクトホール７２ａ”を形成する。一実施形態において、等方性エッチング工程はタイム−エッチング（ｔｉｍｅｄ−ｅｔｃｈ）工程とすることができる。他の実施形態において、等方性エッチング工程は湿式エッチング工程とすることができ、例えば、フッ化水素酸を含む酸化物エッチング液（ＨＦ溶液）を含むことができる。また、他の実施形態において、等方性エッチング工程は予備コンタクトホールの深さを増加させて第１層間誘電層６５内に、そして第１導電性パッド６７ｄの上部面の下にＤ２ほど、例えば、５ｎｍ以上ほど延長される下部コンタクトホール７２ａ”を形成することもでき、これによって第１導電性パッド６７ｄの側壁の上部を露出させることができる。
【００３９】
多段階エッチング工程の結果として、下部コンタクトホール７２ａ”を形成して第１導電性パッド６７ｄの上部面のほぼ全体を露出させて、他の実施形態において、図９Ａに示すように、第１導電性パッド６７ｄの上部側壁も露出させる。図９Ａに示すように、上部誘電層７１に形成された予備コンタクトホールの上部は上部コンタクトホール７２ａ’を画定する。
【００４０】
他の実施形態において、下部コンタクトホール７２ａ”は第１層間誘電層６５内まで延長されないように形成することができる。よって、等方性エッチング工程は第１層間誘電層６５内まで延長されないか、究めて少しだけ延長される下部コンタクトホール７２ａ”を形成する一方で、第１導電性パッド６７ｄのほぼ全体上部面を露出させることができる。この場合、図示してはないが、第１導電性パッド６７ｄの上部側壁に沿って導電性パッドスペーサを形成して第１導電性パッド６７ｄを等方性エッチング工程の間に使用されたエッチング液から保護することができる。これは第１導電性パッド６７ｄの側壁に沿ってシリサイド層が形成される場合に特に有用である。
【００４１】
いくつかの実施形態によれば、下部誘電層６９が等方性エッチング工程に露出される前に第１フォトレジスト層７３を除去することができる。
【００４２】
他のいくつかの実施形態によれば、第１導電性パッド６７ｄの上部面は、活性領域方向に沿った断面図においてゲートキャッピングパターン５９の上部面とおおよそ同一レベルに位置することができる。この場合、第１導電性パッド６７ｄの上部側壁は拡大された下部コンタクトホール７２ａ”によって十分に露出しないこともある。
【００４３】
図１０Ａ及び図１０Ｂを参照すると、第１コンタクトホールの側壁を覆うように、そして（例えば、第１導電性パッド６７ｄの上部面の周辺領域において、または、いくつかの実施形態では、第１導電性パッド６７ｄの上部側壁において）電気的コンタクトが必要ではない第１コンタクトホール７２ａによって露出された第１導電性パッド６７ｄの部分を覆うように、第１コンタクトホール７２ａを有する結果的構造物上にエッチング防止層７５が形成される。例えば、エッチング防止物質を第１コンタクトホール７２ａ内でコンフォーマルに蒸着することができ、後続エッチングして（例えば、第１導電性パッド６７ｄのコンタクト領域において）電気的コンタクトが必要な第１導電性パッド６７ｄの上部面の部分を露出させることができる。よって、エッチング防止層７５は、周辺領域によって取り囲まれた第１導電性パッド６７ｄの中心領域を露出する開口部を有する。
【００４４】
エッチング防止層７５は、約５０ないし約３００オングストロームの厚さを有することができる。エッチング防止層７５は、例えば、従来の化学的気相蒸着（ＣＶＤ）工程を用いて形成されたシリコン窒化物を含むことができる。以後、バリア金属層７７をエッチング防止層７５、上部誘電層７１、及び第１導電性パッド６７ｄの露出された上部面上に形成する。バリア金属層７７は、例えば、チタン物質を含むことができる。このとき、金属シリサイド層７７ａが、バリア金属層７７の金属原子と第１導電性パッド６７ｄのシリコン原子との反応によって第１導電性パッド６７ｄの上部面に形成されうる。
【００４５】
いくつかの実施形態によれば、深さＤ２は金属シリサイド層７７ａの厚さより大きくすることができる。結局、第１導電性パッド６７ｄの上部コーナー（すなわち、コンタクトパッド６７ｄの上部面の周辺領域及び／または第１コンタクトパッド６７ｄの上部側壁）を覆うエッチング防止層７５の最下部の部分は、金属シリサイド層７７ａが１導電性パッド６７内に延長されるものよりも少なくとも低くすることができる。この場合、金属シリサイド層７７ａが導電性パッド６７ｄのエッジに延長されるとしても、導電性パッド６７ｄの側壁に沿って金属シリサイド層が形成される時、金属シリサイド層はエッチング防止層７５によって覆わせて保護される。その結果、従来技術の方法と比べた場合、図２に示すパッドスペーサ９は本発明の様態によって別途形成する必要がないので、全体の処理段階を簡略化することができる。
【００４６】
図１１Ａ及び図１１Ｂを参照すると、配線金属層及び配線キャッピング層がバリア金属層７７の上部に形成される。詳しくは、配線金属層を形成してバリア金属層７７によって取り囲まれた第１コンタクトホール７２ａを埋め込むことができる。配線キャッピング層、配線金属層、及びバリア金属層７７を順にパターニングして第１ビットラインパターン８２ａを形成していて、これはビットライン８０、ビットラインキャッピングパターン８１、及び第２ビットラインパターン８２ｂを含む。よって、上部誘電層７１の部分が露出される。ビットライン８０はバリア金属層パターン７７ｂ及び配線金属層パターン７９を含む。ビットラインパターンスペーサ８３は第１ビットラインパターン８２ａの側壁上に形成することができる。配線金属層はタングステン膜のような金属膜を含むことができ、配線キャッピング層はシリコン窒化物層のような絶縁膜を含むことができる。配線金属層がタングステン膜を含む場合、ＷＦ６のような金属ソースガスを用いて従来のＣＶＤ工程によって配線金属層を形成することができる。これによって、バリア金属層７７はＷＦ６ガスと第１導電性パッド６７ｄのシリコン原子との反応を防止する。以後、上部誘電層７１の露出された部分の上に第３層間誘電層８５を形成する。
【００４７】
図１２Ａ及び図１２Ｂを参照すると、第３層間誘電層８５、上部誘電層７１、及び下部誘電層６９をパターニングして異方性エッチング工程によって予備保存ノードコンタクトホール８９を形成することができる。第２導電性パッド６７ｂのエッジまたは全体上部面は図１２Ａ及び１２ｂに示すように予備コンタクトホール８９によって露出されないこともある。
【００４８】
いくつかの実施形態によれば、第２フォトレジスト層８７をエッチングマスクとして用いられる第３層間誘電層８５上に形成して予備保存ノードコンタクトホール８９を形成することができる。第２フォトレジスト層８７をパターニングして第３層間誘電層８５の部分を露出させることができる。
【００４９】
図１３Ａ及び図１３Ｂを参照すると、第２導電性パッド６７ｂの表面に露出された領域を最大化し、予備保存ノードコンタクトホール８９での汚染物を除去するために湿式エッチング工程を利用することができる。湿式エッチング工程はフッ化水素酸を含む酸化膜エッチング液を利用することができる。その結果、第３層間誘電層８５、上部誘電層７１、及び下部誘電層６９を等方性エッチングすることができるし、これについて点線によって示されたように予備コンタクトホール８９から延長された拡大された埋め込みコンタクトホール８９ｓを形成することができる。
【００５０】
いくつかの実施形態によれば、湿式エッチング工程を行う前に、第２フォトレジストパターン８７を除去することができる。
【００５１】
図１４Ａ及び図１４Ｂを参照すると、通常知られた技術を使って埋め込みコンタクトホール８９ｓにおいてキャパシタ下部電極９３、キャパシタ誘電体９５、及びキャパシタ上部電極９７を含むセルキャパシタ（ＣＰ）を完成する。詳しくは、セルキャパシタ（ＣＰ）の形成の前に、埋め込みコンタクトスペーサ９１を拡大した埋め込みコンタクトホール８９ｓの側壁上に形成することができる。
【００５２】
拡大した埋め込みコンタクトホール８９ｓが形成される時、上部誘電層７１のオーバーエッチングのためバリア金属パターン７７ｂが露出される。この場合、埋め込みコンタクトスペーサ９１は、ビットライン８０がキャパシタ上部電極９７のような導電性層に電気的に接続されることを防止することができる。
【００５３】
上述の実施形態によれば、エッチング防止層７５は埋め込みコンタクトホール８９ｓの形成間に第１導電性パッド６７ｄが露出されることを防止する。よって、本発明のこの特徴によれば、エッチング液が第１導電性パッド６７ｄ、特に、第１導電性パッドに形成された金属シリサイド層とコンタクトすることを防止することができ、後述するように導電性パッド上にボイドが形成されることを防止することができる。
【００５４】
また、埋め込みコンタクトスペーサ９１は、導電性パッド６７ｄに隣接する層間誘電層６５内に延長されることができるし、これによって、導電性パッド６７の上部側壁を覆うことができる。よって、埋め込みコンタクトスペーサ９１は埋め込みコンタクトホール８９ｓが形成される間に導電性パッドが露出されることを防止する。
【００５５】
図１５Ａないし図１９Ａは、本発明の他のいくつかの実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。図１５Ｂないし図１９Ｂは、本発明の他のいくつかの実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【００５６】
図１５Ａ及び図１５Ｂを参照すると、第１層間誘電層６５と第１及び第２導電性パッド６７ｄ、６７ｂ上に第２層間誘電層１０１を形成する。第２層間誘電層１０１は単層誘電層とすることができる。例えば、第２層間誘電層１０１は、高密度プラズマ（ＨＤＰ）酸化層のような単層シリコン酸化層またはＢＰＳＧ層で形成することができる。以後、第１フォトレジストパターン７３を第２層間誘電層１０１上に形成することができる。
【００５７】
図１６Ａ及び図１６Ｂを参照すると、第１フォトレジストパターン７３をエッチングマスクとして用いて第２層間誘電層１０１を部分的にエッチングして第１導電性パッド６７ｄと重畳する上部コンタクトホール１０１ａ’を形成する。第１フォトレジストパターン７３が除去された後、補助コンタクトスペーサ１０３が上部コンタクトホール１０１ａ’の側壁上に形成される。補助コンタクトスペーサ１０３は第２層間誘電層１０１に対してエッチング選択比を有するように形成される。例えば、補助コンタクトスペーサ１０３は第２層間誘電層１０１がシリコン酸化物の場合、シリコン窒化物とすることができる。
【００５８】
図１７Ａ及び図１７Ｂを参照すると、補助コンタクトスペーサ１０３を有する半導体基板５１上に追加フォトレジストパターン１０４を形成する。以後、追加フォトレジストパターン１０４及び補助コンタクトスペーサ１０３をエッチングマスクとして用いて（乾式または湿式エッチングによって）第２層間誘電層１０１をエッチングする。その結果、予備下部コンタクトホールは、図１７Ａ及び図１７Ｂに点線として示したように、初期に側壁プロファイルを有するように形成される。以後、第２層間誘電層１０１は追加フォトレジストパターン１０４及び補助コンタクトスペーサ１０３をエッチングマスクとして用いて等方性エッチングすることができる。等方性エッチング工程は湿式エッチング工程を含むことができる。その結果、図９Ａ及び図９Ｂの下部コンタクトホール７２ａ”と類似の下部コンタクトホール１０１ａ”が上部コンタクトホール１０１ａ’の下に形成される。図示したように、下部コンタクトホール１０１ａ”は第１導電性パッド６７ｄの上部面を、いくつかの実施形態では第１導電性パッド６７ｄの上部側壁を露出するように形成することができる。補助コンタクトスペーサ１０３は、下部コンタクトホール１０１ａ”を形成する間に上部コンタクトホール１０１ａ’の幅が増加することを防止する。これによって、直接的コンタクトホール、すなわち、上部コンタクトホール１０１ａ’及び下部コンタクトホール１０１ａ”を含むビットラインコンタクトホール１０１ａを形成することができる。
【００５９】
いくつかの実施形態によれば、第２層間誘電層１０１が順次（ｇｒａｄｅｄ）不純物濃度を有する物質として形成することができる。例えば、この物質は、段階的ボロン濃度を有するＢＰＳＧとすることができる。例えば、層間誘電層１０１の下部は層間誘電層１０１の上部より高いボロン濃度を有し、層間誘電層がフッ化水素酸を含むようなエッチング溶液（ＨＦ溶液）に露出される場合、その下部が上部より高い湿式エッチング率を有する。この層間誘電層１０１を用いることによって、上述した直接的コンタクトホール１０１ａと類似な直接的コンタクトホールを形成することができる。この場合、補助コンタクトスペーサ１０３は必要としないようにできる。第２層間誘電層１０１のエッチング率はボロン濃度によって可変することができる。
【００６０】
図１８Ａ及び図１８Ｂを参照すると、エッチング防止層１０５を形成して直接的コンタクトホール１０１ａの側壁、第１導電性パッド６７ｄの上部面の周辺領域を覆い、いくつかの実施形態では、追加フォトレジストパターン１０４が除去された後に第１導電性パッド６７ｄの上部側壁を覆う。よって、エッチング防止層１０５の形成は、図１０Ａ及び図１０Ｂで説明した工程段階と類似している。その結果、補助コンタクトスペーサ１０３及びエッチング防止層１０５を含む直接的コンタクトスペーサ１０６が形成される。この場合、直接的コンタクトスペーサ１０６は、上述の実施形態とは異なって、第２誘電層１０１によって形成された直接的コンタクト１０１ａの側壁を覆う。次に、直接的コンタクトスペーサ１０６を有する半導体基板５１上にバリア金属層７７を形成する。バリア金属層７７を形成する間に、金属シリサイド層７７ａが第１導電性パッド６７ｄの上部面上に形成されうる。
【００６１】
図１９Ａ及び図１９Ｂを参照すると、図１１Ａないし図１４Ａに示された処理段階と同じ処理段階を行って図１９Ａ及び図１９Ｂに示された構造を形成する。例えば、配線金属層及び配線キャッピング層はバリア金属層７７上に形成される。配線金属層を形成して図１８Ａの直接的コンタクトホール１０１ａを埋め込むことができる。配線金属層はタングステン膜のような金属膜を含むことができ、配線キャッピング層はシリコン窒化物層のような絶縁膜を含むことができる。以後、配線金属層及び配線キャッピング層をパターニングして第２層間誘電層１０１の部分を露出させ、これによって、バリア金属層パターン７７ｂを含む第１ビットラインパターン８２ａ、ビットライン８０、ビットラインキャッピングパターン８１を形成することになる。以後、第３層間誘電層８５を第２層間誘電層１０１の露出した部分上に形成する。第１層間誘電層８５及び第２層間誘電層１０１をエッチングして第２導電性パッド６７ｂ上に予備コンタクトホールを形成することができる。第２導電性パッド６７ｂの全体上部面は予備コンタクトホールによって露出されないこともある。
【００６２】
第２導電性パッド６７ｂの表面の露出した領域を最大化し、予備コンタクトホールでの汚染物を除去するために湿式エッチング工程を用いることもできる。湿式エッチング工程はフッ化水素酸を含む酸化膜エッチング溶液を含むことができる。その結果、第３層間誘電層８５及び層間誘電層１０１が等方性エッチングされることができ、これによって、拡大された埋め込みコンタクトホール（図示せず）を形成することになる。
【００６３】
以後、図１４Ａに示されたセルキャパシタ（ＣＰ）と類似のセルキャパシタ（ＣＰ）を拡大された埋め込みコンタクトホールに形成することができる。セルキャパシタ（ＣＰ）は順に積層されたキャパシタ下部電極９３、キャパシタ誘電体９５及びキャパシタ上部電極９７を含む。埋め込みコンタクトスペーサ９１は、図１４Ａで説明したような理由でセルキャパシタＣＰの形成の前に拡大された埋め込みコンタクトホールの側壁上に形成することができる。
【００６４】
したがって、例示的に上述した実施形態によれば、内部に第１導電性パッドを有する第１層間誘電層が提供される。以後、第１層間誘電層及び第１導電性パッドは第２層間誘電層に覆われ、配線パターンが第２層間誘電層上に配列される。配線パターンは、上部及び下部を有するコンタクトホールによって第１導電性パッドと電気的に接続され、いくつかの実施形態ではその下部が上部より広い。
【００６５】
図６Ａないし図１１Ａを参照して説明したいくつかの実施形態によれば、第２層間誘電層は相違するエッチング率を有する２個の誘電層を含む。他の実施形態によれば、第２層間誘電層は単一誘電層である。この場合、直接的コンタクトホールは上述のようにスペーサ１０３のような補助コンタクトスペーサを用いることによって、または順次不純物濃度を有する層間誘電層を用いることによって形成することができる。
【００６６】
上述の実施形態によれば、エッチング防止層１０５は、エッチング液が第１導電性パッド６７ｄ、特に、第１導電性パッド６７ｄ内に形成された金属シリサイド層とコンタクトすることを防止し、第１導電性パッド６７ｄ上にボイドが形成されることを防止する。さらに詳しくは、背景技術で説明したような従来技術では、パッドスペーサ９に隣接するコンタクトパッド６７ｄの露出された上端部分は保存ノードコンタクトホールを形成するために用いられるエッチング液の化学的攻撃に脆弱である。また、コンタクトパッド６７ｄを保護するため、パッドスペーサ９を形成する複雑な処理段階が必要とされる。
【００６７】
しかし、本発明のいくつかの実施形態によれば、第１導電性パッド６７ｄのコーナー、すなわち、コンタクトパッド６７ｄの上部面の周辺部分及び／または第１導電性パッド６７ｄの上部側壁をエッチング防止層７５で保護することによって、図５に例示したような従来技術の方法により不可避的に形成されたボイドを回避することができ、その結果、このような化学的攻撃から生じるコンタクト及び／またはビットライン間の短絡を効果的に防止することができる。また、パッドスペーサ９を形成する必要がないので、処理段階を簡略化することができる。
【００６８】
本発明の原理を多層コンタクト構造に適用することができ、この構造は同一ケース、すなわち、上部コンタクト構造の幅や直径が下部コンタクト構造の幅や直径より小さいので下部コンタクト構造の露出された部分上での化学的攻撃というケースを有し、そのために、下部コンタクト構造の一部分を露出する。
【００６９】
本明細書の全般にかけて「いくつかの実施形態」または「一実施形態」は、その実施形態に関して説明した特定の特性、構造、または特徴が、本発明の少なくとも一実施形態に含まれるということを意味する。よって、多くの部分で示される「いくつかの実施形態」または「一実施形態」という文句が必ず同一実施形態を示すものではない。さらに、一つ以上の実施形態において、その特定の特性、構造、または特徴を任意の適切な方式によって組み合わせることができる。
【００７０】
本明細書において例示的な目的で多様な好適の実施形態を説明したが、特許請求の範囲において提示した本発明の思想及び領域から逸脱しない範囲で、多様な修正、追加、及び代替が可能であることを当業者なら認識することができる。例えば、多様な動作を、本発明を理解するのに最も有効な方式に実行した多重個別段階によって説明した。しかしながら、この段階を説明する順序として、この動作が順序に依存したり、段階を実行する順序がその段階の提示順序と同じであったりすることを意味するのではない。
【００７１】
本発明は、特に本発明の例示的な実施形態を参照しながら図示して説明したが、当業者なら添付の特許請求範囲によって限定したように、本発明の思想及び領域から逸脱しない範囲で、本発明の形態及び詳細を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００７２】
【図１】コンタクトパッドの形成を示す半導体素子の断面図である。
【図２】バリア金属層の形成を示す半導体素子の断面図である。
【図３】ビットラインパターンの形成を示す半導体素子の断面図である。
【図４】予備コンタクトホールの形成を示す半導体素子の断面図である。
【図５】下部コンタクトパッドと上部配線金属層パターンとの間のボイドの形成を示す半導体素子の断面図である。
【図６】本発明の実施形態に用いられるのに好適なＤＲＡＭセルアレイ領域の平面図である。
【図７Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図７Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図８Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図８Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図９Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図９Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１０Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１０Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１１Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１１Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１２Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１２Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１３Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１３Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１４Ａ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１４Ｂ】本発明の実施形態によるコンタクト構造の形成を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１５Ａ】本発明の実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１５Ｂ】本発明の実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１６Ａ】本発明の実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１６Ｂ】本発明の実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１７Ａ】本発明の実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１７Ｂ】本発明の実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１８Ａ】本発明の実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１８Ｂ】本発明の実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【図１９Ａ】本発明の実施形態による製造方法を示す図６の切断線Ｉ−Ｉ’の断面図である。
【図１９Ｂ】本発明の実施形態による製造方法を示す図６の切断線ＩＩ−ＩＩ’の断面図である。
【符号の説明】
【００７３】
６７ｄ  第１導電性パッド
７２ａ  第１コンタクトホール
７５  エッチング防止層
７１  上部誘電層
７７  バリア金属層
７７ａ  金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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