(57)【要約】【課題】歪特性を改善した半導体装置を提供する。【解決手段】マルチゲートＦＥＴ１００のソース電極１０２とドレイン電極１０３の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極１０７、１０８、１０９に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。ソース電極１０２に一番近い第１のゲート電極１０７のソース側ひさし部分の長さとドレイン電極１０３に一番近い第３のゲート電極１０９のドレイン側ひさし部分の長さがゲート電極の他のひさし部分の長さより長く、これらが付加容量を構成する。【選択図】図１
2007073815.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の電界効果トランジスタのソース電極とドレイン電極のいずれか一方から高周波信号が入力して他方から出力されると共に、前記複数の電界効果トランジスタのゲート電極にそれぞれ抵抗を介して接続された制御端子の電位により前記高周波信号の通過および遮蔽を制御する高周波スイッチ回路用の半導体装置において、
初段の電界効果トランジスタのゲート電極とオーミック電極との間の寄生容量密度と最終段の電界効果トランジスタのゲート電極とオーミック電極との間の寄生容量密度とが、他のゲート電極とオーミック電極との間の寄生容量密度より大きいことを特徴とする半導体装置。
【請求項２】
電界効果トランジスタのソース電極とドレイン電極のいずれか一方から高周波信号が入力して他方から出力されると共に、前記ソース電極とドレイン電極との間に設けられた複数のゲート電極にそれぞれ抵抗を介して接続された制御端子の電位により前記高周波信号の通過および遮蔽を制御する高周波スイッチ回路用の半導体装置において、
オーミック電極に最も近いゲート電極と前記オーミック電極との間の寄生容量密度が、他のゲート電極とゲート電極間のノードとの間の寄生容量密度より大きいことを特徴とする半導体装置。
【請求項３】
前記寄生容量密度が大きいゲート電極上には絶縁膜を介して配線メタルが形成され、前記配線メタルは前記寄生容量密度が大きいオーミック電極と接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記寄生容量密度が大きいゲート電極はひさし部分を備える断面Ｔ字形状を有していることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項５】
少なくとも2つ以上の送信用端子と少なくとも1つ以上の受信用端子とを有する多ポートスイッチ回路を具備する半導体装置において、
前記送信用端子とアンテナ端子との間に、請求項１ないし請求項４のいずれか１項に記載の半導体装置が配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波スイッチ回路に使用される半導体装置に関する。
【背景技術】
【０００２】
高周波（ＲＦ）信号を送受信する移動体通信機器の低消費電力化に伴って、アンテナと送信回路あるいはアンテナと受信回路との間に設けられる高周波スイッチ回路の挿入損失を下げること、および高周波スイッチ回路自体の消費電力を低減することが求められている。このため、スイッチング素子には挿入損失が小さく、かつダイオードのようにＤＣバイアス電流を必要としないことが望まれる。このようなスイッチング素子としては、例えば高性能ＦＥＴ（Field Effect Transistor）が用いられている。これは、ＦＥＴによって構成された高周波スイッチ回路はそれ自体の消費電力がほぼ零だからである。
【０００３】
ところが、移動体通信の中でも、特に携帯電話、無線ＬＡＮといった高速データ通信においては、ＣＤＭＡ（Code Division Multi-Access）、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）といった信号が用いられるため、上述した低消費電力化に加えて低歪性が今まで以上に求められるようになっている。そこで、歪特性の改善を図る上で、低電圧動作における最大許容電力を稼ぐためにゲート電極を複数段構成にすると共に、ソース電極から見て初段のゲート電極とソース電極との間、最終段のゲート電極とドレイン電極との間に付加容量（Ｃadd）を設置することが提案されている（例えば特許文献１参照）。
【０００４】
しかしながら、高周波スイッチ回路を構成するＦＥＴにおいて、上述したように初段のゲート電極とソース電極との間、および最終段のゲート電極とドレイン電極との間に直接的に付加容量を設置するためには、ドレイン電極の給電点の幅を広くする必要が生じ、これにより素子面積の増大、さらには製造コストの増加を招くという問題がある。
【特許文献１】特開平11-136111号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は歪特性を改善した半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、直列に接続された複数の電界効果トランジスタのソース電極とドレイン電極のいずれか一方から高周波信号が入力して他方から出力されると共に、前記複数の電界効果トランジスタのゲート電極にそれぞれ抵抗を介して接続された制御端子の電位により前記高周波信号の通過および遮蔽を制御する高周波スイッチ回路用の半導体装置において、初段の電界効果トランジスタのゲート電極とオーミック電極との間の寄生容量密度と最終段の電界効果トランジスタのゲート電極とオーミック電極との間の寄生容量密度とが、他のゲート電極とオーミック電極との間の寄生容量密度より大きいことを特徴としている。
【０００７】
本発明の他の態様に係る半導体装置は、電界効果トランジスタのソース電極とドレイン電極のいずれか一方から高周波信号が入力して他方から出力されると共に、前記ソース電極とドレイン電極との間に設けられた複数のゲート電極にそれぞれ抵抗を介して接続された制御端子の電位により前記高周波信号の通過および遮蔽を制御する高周波スイッチ回路用の半導体装置において、オーミック電極に最も近いゲート電極と前記オーミック電極との間の寄生容量密度が、他のゲート電極とゲート電極間のノードとの間の寄生容量密度より大きいことを特徴としている。
【発明の効果】
【０００８】
本発明の一態様に係る半導体装置によれば、歪特性を改善することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１０】
図１は本発明の第１の実施形態による半導体装置の構成を示す断面図である。また、図２は図１に示す半導体装置の等価回路図である。これらの図に示す半導体装置はトリプルゲート（Triple-gate）構造のＦＥＴ１００を具備している。ＦＥＴ１００はＨＥＭＴ（High Electron Mobility Transistor／高電子移動度トランジスタ）およびＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）のいずれでも構わないが、ここではＨＥＭＴとする。ＦＥＴ１００は、ＧａＡｓ基板等の半導体基板１０１上に所定の距離（第１のリセス領域）を離して設けられたソース電極１０２とドレイン電極１０３とを有している。
【００１１】
ソース電極１０２およびドレイン電極１０３は、それぞれ第１および第２のオーミックコンタクト層１０４、１０５を介して半導体基板１０１上に形成されており、オーミック電極を構成している。これらソース電極１０２とドレイン電極１０３との間には、半導体基板１０１上にオーミックコンタクト層１０４、１０５を介して第１の絶縁膜１０６が設けられており、この第１の絶縁膜１０６には複数のゲート形成領域（第２のリセス領域）が貫通形成されている。そして、第１の絶縁膜１０６に形成されたゲート形成領域を介して、ソース電極１０２とドレイン電極１０３との間には複数のゲート電極、すなわち第１、第２および第３のゲート電極１０７、１０８、１０９が設けられている。
【００１２】
上述した各ゲート電極１０７、１０８、１０９は、第１の絶縁膜１０６上に配置されたひさし部分を備える断面Ｔ字形状（Ｔゲート）を有している。すなわち、各ゲート電極１０６、１０７、１０８は、それぞれ第１の絶縁膜１０６を貫通するように形成されたゲート形成領域（貫通部）に充填された第１の部分（Ｔ字の縦棒に相当する部分）と、この第１の部分上に連続して形成された第２の部分（Ｔ字の横棒に相当する部分）とを有し、第２の部分は第１の絶縁膜１０６上に配置されたひさし部分を備えている。なお、第２のゲート電極１０８はストレートゲートであってもよい。
【００１３】
これら各ゲート電極１０７、１０８、１０９におけるひさし部分、特に第１および第３のゲート電極１０７、１０９におけるひさし部分は、ソース電極１０２またはゲート電極１０３に接続されたオーミックコンタクト層１０４、１０５と第１の絶縁膜１０６を介して対向している。このようなひさし部分はその長さ（第１の絶縁膜１０６上に配置された部分の長さ）等に応じて容量を形成する。また、第１、第２および第３のゲート電極１０７、１０８、１０９上には第２の絶縁膜１１０が形成されている。さらに、ソース電極１０２およびゲート電極１０３上にはそれぞれ配線メタル１１１が形成されている。
【００１４】
このような各構成要素によって、高周波スイッチ回路用のＦＥＴ１００、すなわち高周波回路のスイッチングに用いられるトリプルゲート構造のＦＥＴ１００が構成されている。なお、ここではトリプルゲート構造のＦＥＴ１００を示したが、ゲート数はこれに限られるものではなく、例えばデュアルゲート（Dual-gate）、クアドラプルゲート（Quadruple-gate）、クイントプルゲート（Quintuple-gate）等のマルチゲート構造を有するＦＥＴを使用することが可能である。
【００１５】
上述したゲート電極１０７、１０８、１０９のうち、ソース電極１０２に最も近い第１のゲート電極１０７のソース電極１０２側ひさし部分の長さ（ｗsg1）と、ドレイン電極１０３に最も近い第３のゲート電極１０９のドレイン電極１０３側ひさし部分の長さ（ｗdg3）は、他のひさし部分の長さ（ｗ）、すなわち第１のゲート電極１０７のドレイン電極１０３側ひさし部分の長さ（ｗ）、第２のゲート電極１０８の各ひさし部分の長さ（ｗ）、第３のゲート電極１０９のソース電極１０２側ひさし部分の長さ（ｗ）より長くなっている。
【００１６】
このような第１のゲート電極１０７のソース側ひさし部分の形状によって、ソース電極１０２と第１のゲート電極１０７間の容量（Ｃgs1）は、第１のゲート電極１０７と第１のノード１１２間の容量（Ｃgd1）、第１のノード１１２と第２のゲート電極１０８間の容量（Ｃgs2）、第２のゲート電極１０８と第２のノード１１３間の容量（Ｃgd2）、第２のノード１１３と第３のゲート電極１０９間の容量（Ｃgs3）よりも大きくなる。
【００１７】
同様に、第３のゲート電極１０９のドレイン側ひさし部分の形状によって、ドレイン電極１０２と第３のゲート電極１０９間の容量（Ｃgd3）は、第１のゲート電極１０７と第１のノード１１２間の容量（Ｃgd1）、第１のノード１１２と第２のゲート電極１０８間の容量（Ｃgs2）、第２のゲート電極１０８と第２のノード１１３間の容量（Ｃgd2）、第２のノード１１３と第３のゲート電極１０９間の容量（Ｃgs3）よりも大きくなる。
【００１８】
上述した各容量について計算する。ゲート電極１０７、１０８、１０９のひさし部分とオーミックコンタクト層（１０４、１０５）との間の容量について、平行平板モデルを仮定する。第１の絶縁膜１０６はＳｉＯ2からなり、εr＝4、厚さ＝0.15μmとする。通常のＴゲート（ｗ＝0.1μm）の場合、Ｃgd1＝Ｃgs2＝Ｃgd2＝Ｃgs3＝0.024pF/mmであるのに対して、ｗsg1＝ｗdg3＝1.0μmではＣgs1＝Ｃgd3＝0.236pF/mmとなる。
【００１９】
図３にＦＥＴ１００を用いたスルー型高周波ＳＰＤＴスイッチ回路を示す。これは、Ｐ2あるいはＰ3に入力されたＲＦ信号をＶc1、Ｖc2の電位によって、Ｐ2、Ｐ3のどちらかのＲＦ信号をＰ1に透過し、他方の信号を遮断する回路である。具体的には、Ｔ1、Ｔ2としてピンチオフ電圧Ｖpが-1V程度のＦＥＴ１００を用意し、各ＦＥＴ１００（Ｔ1、Ｔ2）のゲート電極にゲート付加抵抗Ｒggを介して制御端子Ｖc1、Ｖc2を接続する。
【００２０】
そして、Ｐ1、Ｐ2、Ｐ3の電位に対して制御端子Ｖc1の電位を0V以上にした場合に、Ｔ1としてのＦＥＴ１００はon状態に、また-3Vにした場合にoff状態になるようにしている。Ｔ2も同様である。図２に示すＦＥＴ１００は、on状態（透過状態）ではオン抵抗（Ｒon）で表すことができ、off状態（遮断状態）ではカットオフ容量（Ｃoff）とゲート電極のひさし部分による容量とで表現することができる。Ｔ1をon状態に、Ｔ2をoff状態にしたときの等価回路図を図４に示す。
【００２１】
図３の回路図において、6GHzの周波数でパワー特性を評価した。歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は、通常のＦＥＴを用いた場合では29.2dBmであったのに対し、この実施形態では30.8dBmであった。このように、ソース電極１０２に一番近い第１のゲート電極１０７のソース側ひさし部分長（ｗsg1）とドレイン電極１０３に一番近い第３のゲート電極１０９のドレイン側ひさし部分長（ｗdg3）を、他のひさし部分長（ｗ）より長くして容量を稼ぐことによって、素子面積の増大やそれに基づく製造コストの増加等を招くことなく、高周波スイッチ回路の歪特性を改善することを可能となる。
【００２２】
次に、Ｔ字形状を有するゲート電極のひさし部分の長さについて述べる。一般的なゲート電極のひさし部分長はステッパの位置合せ精度によるが、通常0〜0.3μmである。ストレートゲートの場合には、ひさし部分長は0μmとなる。ひさし部分長ｗが0.3μmの場合のＣgd1＝Ｃgs2＝Ｃgd2＝Ｃgs3＝0.072pF/mmに対して、ｗsg1とｗdg3が0.5μmである場合にはＣgs1＝Ｃgd3＝0.118pF/mmとなる。この場合のパワー評価結果において、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は29.6dBmであった。このことから、ソース電極およびドレイン電極（オーミック電極）に近いひさし部分の長さは0.5μm以上にすることが有効であることが分かる。なお、このひさし部分長はソース−ゲート間距離を長くすることで増加させることが可能であるが、この場合にはＲonが大きくなり、挿入損失が悪化する。
【００２３】
また、ソース電極およびドレイン電極に最も近いゲート電極の一方のひさし部分長のみを長くした場合には、ひさし部分が全て均等のときと比較して3倍波高調波（3fo）が劣化し、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）が28.5dBmであった。このことから、ソース電極およびドレイン電極（オーミック電極）に最も近いゲート電極のひさし部分の長さを共に長くする必要があることが分かる。
【００２４】
なお、この実施形態ではトリプルゲート構造のＦＥＴ１００を示したが、デュアルゲート（Dual-gate）、クアドラプルゲート（Quadruple-gate）、クイントプルゲート（Quintuple-gate）等のマルチゲート構造を有するＦＥＴにおいても同様な効果を得ることができる。デュアルゲート構造のＦＥＴにおいては、各ゲート電極のソース電極およびドレイン電極側のひさし部分長を他方のひさし部分長より長くすればよい。さらに、シャント型スイッチ回路や共振型スイッチ回路、多ポートスイッチ回路（ＳＰｎＴ）でも同様の効果があることは言うまでもない。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００２５】
次に、本発明の第２の実施形態による半導体装置について、図５および図６を参照して説明する。図５は第２の実施形態による半導体装置の構成を示す断面図、図６は図５に示す半導体装置の等価回路図である。これらの図に示す半導体装置は第１の実施形態と同様に、トリプルゲート（Triple-gate）構造のＦＥＴ１００を具備している。ＦＥＴ１００はＨＥＭＴ、ＭＥＳＦＥＴのいずれでも構わないが、ここではＨＥＭＴとする。なお、第１の実施形態と同一部分については同一符号を付し、その説明を一部省略する。
【００２６】
第２の実施形態によるＦＥＴ１００は、ソース電極１０２に一番近い第１のゲート電極１０７のソース電極１０２側のひさし部分長（ｗsg1）とドレイン電極１０３に一番近い第３のゲート電極１０９のドレイン電極１０３側のひさし部分長（ｗdg3）を他のひさし部分長（ｗ）より長くしていることに加えて、これら第１および第３のゲート電極１０７、１０９上にソース電極１０２またはドレイン電極１０３に接続された配線メタル１１１をそれぞれ第２の絶縁膜１１０を介して配置している。
【００２７】
従って、ソース電極１０２と第１のゲート電極１０７間の容量（Ｃgs1）は、第１のゲート電極１０７と第１のノード１１２間の容量（Ｃgd1）、第１のノード１１２と第２のゲート電極１０８間の容量（Ｃgs2）、第２のゲート電極１０８と第２のノード１１３間の容量（Ｃgd2）、第２のノード１１３と第３のゲート電極１０９間の容量（Ｃgs3）より大きく、さらに第１のゲート電極１０７と配線メタル１１１間の容量（Ｃgs1a）も並列に接続されている。なお、第１のゲート電極１０７のソース側ひさし部分長（ｗsg1）等の具体的な条件は、第１の実施形態と同様とすることが好ましい。
【００２８】
同様に、ドレイン電極１０２と第３のゲート電極１０９間の容量（Ｃgd3）は、第１のゲート電極１０７と第１のノード１１２間の容量（Ｃgd1）、第１のノード１１２と第２のゲート電極１０８間の容量（Ｃgs2）、第２のゲート電極１０８と第２のノード１１３間の容量（Ｃgd2）、第２のノード１１３と第３のゲート電極１０９間の容量（Ｃgs3）より大きく、さらに第３のゲート電極１０９と配線メタル１１１間の容量（Ｃgd3a）も並列に接続されている。なお、第３のゲート電極１０９のドレイン側ひさし部分長（ｗdg3）等の具体的な条件は、第１の実施形態と同様とすることが好ましい。
【００２９】
上述した各容量について計算する。ゲート電極１０７、１０８、１０９のひさし部分とオーミックコンタクト層（図５では図示を省略）との間の容量、およびゲート電極１０７、１０９と配線メタル１１１との間の容量について、平行平板モデルを仮定する。ゲート長は0.5μm、第１の絶縁膜１０６はＳｉＯ2で、εr＝4、厚さ＝0.15μm、第２の絶縁膜１１０はＳｉＮ膜で、εr＝7、厚さ＝0.20μmとする。通常のＴゲート（ｗ＝0.1μm）ではＣgd1＝Ｃgs2＝Ｃgd2＝Ｃgs3＝0.024pF/mmであり、これに対してｗsg1＝ｗdg3＝1.0μmの場合、Ｃgs1＝Ｃgd3＝0.236pF/mmとなる。また、第１および第３のゲート電極１０７、１０９のゲートヘッド長（Ｌh1）は、Ｌh1＝1.0＋0.5＋0.1＝1.6μmであるから、Ｃgs1a＝Ｃgd3a＝0.774pF/mmとなる。
【００３０】
図３に示したスルー型高周波ＳＰＤＴスイッチ回路に、この実施形態のＦＥＴを適用した。スイッチ回路の構成や動作は前述した通りである。また、図６に示すＦＥＴは図２と同様に、on状態（透過状態）ではオン抵抗（Ｒon）で表すことができ、off状態（遮断状態）ではカットオフ容量（Ｃoff）とゲート電極のひさし部分による容量およびゲート電極上の配線メタルとの間の容量で表現することができる。Ｔ1をon状態に、Ｔ2をoff状態にしたときの等価回路を図７に示す。
【００３１】
図３の回路図において、6GHzの周波数でパワー特性を評価した。歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は、通常のＦＥＴを用いた場合では29.2dBmであったのに対し、この実施形態では31.5dBmであった。このように、ソース電極１０２に一番近い第１のゲート電極１０７のソース側ひさし部分長（ｗsg1）とドレイン電極１０３に一番近い第３のゲート電極１０９のドレイン側ひさし部分長（ｗdg3）を長くすることに加えて、これら各ゲート電極１０７、１０９と配線メタル１１１間の容量を付加することによって、高周波スイッチ回路の歪特性をより一層改善することを可能となる。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００３２】
次に、本発明の第３の実施形態による半導体装置について、図８ないし図１４を参照して説明する。図８および図９は第３の実施形態による半導体装置に用いるＦＥＴの構成をそれぞれ示す断面図、図１０および図１１はそれらの等価回路図、図１２は図８や図９に示すＦＥＴ（さらに図１３に示すＦＥＴ）を複数直列に接続して構成したスイッチ回路を示す回路図である。各ＦＥＴ（シングルゲート構造のＦＥＴ）をスタックすることで、マルチＦＥＴ構造のスイッチ回路が構成される。この実施形態では3段スタック構造のスイッチ回路について述べる。なお、ここで用いられるＦＥＴはＨＥＭＴ、ＭＥＳＦＥＴのいずれでも構わないが、ここではＨＥＭＴとする。
【００３３】
図８および図１０はソース電極側に配置される第１のＦＥＴ２０１を示しており、図９および図１１はドレイン電極側に配置される第２のＦＥＴ２０２を示している。なお、図１３はこれら第１および第２のＦＥＴ２０１、２０２の間に配置される第３のＦＥＴ２０３を示している。第１、第２および第３のＦＥＴ２０１、２０２、２０３はシングルゲートであることを除いて、その基本構造は第１の実施形態のＦＥＴ１００と同様であり、半導体基板１０１上に設けられたソース電極１０２およびゲート電極１０３と、これらの間にオーミックコンタクト層１０４、１０５を介して形成された第１の絶縁膜１０６によりＴ字形状とされたゲート電極２１１、２２１、２３１を有している。
【００３４】
図８に示す第１のＦＥＴ２０１は、ゲート電極２１１のソース電極１０２側のひさし部分長（ｗsg1）がドレイン電極１０３側のひさし部分長（ｗ）よりも長くなっている。従って、ソース電極１０２とゲート電極２１１間の容量（Ｃgs1）は、ゲート電極２１１とドレイン電極１０３間の容量（Ｃgd1）よりも大きくなる。図９に示す第２のＦＥＴ２０２は図８と対称になっており、ゲート電極２２１のドレイン電極１０３側のひさし部分長（ｗdg1）がソース電極１０２側のひさし部分長（ｗ）よりも長くなっている。従って、ドレイン電極１０３とゲート電極２２１間の容量（Ｃgd2）は、ゲート電極２２１とソース電極１０２間の容量（Ｃgs2）よりも大きくなる。なお、図１３に示す第３のＦＥＴ２０３は通常のＴゲート２３１（ひさし部分長はいずれもｗ）を有している。
【００３５】
上述した各容量について計算する。なお、図１１についてはＣgd2＝Ｃgs1、Ｃgs2＝Ｃgd1であるため、ここでは図１０の各容量を示し、図１１は省略する。ゲート電極２１１のひさし部分とオーミックコンタクト層（１０４、１０５）間の容量について、平行平板モデルを仮定する。第１の絶縁膜１０６はＳｉＯ2からなり、εr＝4、厚さ＝0.15μmとする。通常のＴゲート（ｗ＝0.1μm）の場合のＣgd1（＝Ｃgs2）＝0.024pF/mmに対して、ｗsg1（＝ｗdg1）＝1.0μmではＣgs1（＝Ｃgd2）＝0.236pF/mmとなる。
【００３６】
図１２は図８に示す第１のＦＥＴ２０１と図９に示す第２のＦＥＴ２０２と図１３に示す第３のＦＥＴ２０３を3段スタックさせたマルチＦＥＴ構造のスルー型ＳＰＤＴスイッチ回路を示している。図１２のＴｒ1からＴｒ6はいずれも左側をソースとすると、初段となるＴｒ1とＴｒ4には図８に示した第１のＦＥＴ２０１が、最終段となるＴｒ3とＴｒ6には図９に示した第２のＦＥＴ２０２が、中間のＴｒ2とＴｒ5には図１３に示した第３のＦＥＴ２０３が用いられている。
【００３７】
図１２に示すスルー型ＳＰＤＴスイッチ回路において、Ｔｒ1、Ｔｒ2およびＴｒ3は直列に接続されており、さらにこれらの各ゲート電極はゲート付加抵抗Ｒggを介して制御端子Ｖc1に接続されている。Ｔｒ4、Ｔｒ5およびＴｒ6も同様であり、これらは直列に接続されていると共に、各ゲート電極がゲート付加抵抗Ｒggを介して制御端子Ｖc2に接続されている。なお、Ｒdは各ＦＥＴのドレイン、ソースの電位を同じにするために用いられ、10kΩ程度の抵抗である。
【００３８】
図１２に示すスルー型ＳＰＤＴスイッチ回路は、Ｐ2あるいはＰ3に入力されたＲＦ信号をＶc1、Ｖc2の電位によって、Ｐ2、Ｐ3のどちらかのＲＦ信号をＰ1に透過し、他方の信号を遮断する回路である。具体的には、Ｔｒ1、Ｔｒ2、Ｔｒ3、Ｔｒ4、Ｔｒ5、Ｔｒ6としてピンチオフ電圧Ｖpが-1V程度のＦＥＴを用意し、Ｐ1、Ｐ2、Ｐ3の電位に対してＶc1の電位を0V以上にした場合にＴｒ1、Ｔｒ2、Ｔｒ3がon状態、また-3Vにした場合にＴｒ4、Ｔｒ5、Ｔｒ6がoff状態になるようにしている。図１２において、各トランジスタＴｒはon状態（透過状態）ではオン抵抗（Ｒon）で表すことができ、off状態（遮断状態）ではカットオフ容量（Ｃoff）とゲート電極のひさし部分による容量で表現することができる。Ｔｒ1〜Ｔｒ3をon状態に、Ｔｒ4〜Ｔｒ6をoff状態にしたときの等価回路を図１４に示す。
【００３９】
図１２の回路図において、6GHzの周波数でパワー特性を評価した。歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は、通常のＦＥＴを用いた場合には30.3dBmであったのに対し、この実施形態では31.2dBmであった。このように、マルチトランジスタ構造における初段ＦＥＴ２０１のゲート電極２１１のソース側ひさし部分長（ｗsg1）と最終段ＦＥＴ２０２のゲート電極２２１のドレイン側ひさし部分長（ｗdg1）を、他のひさし部分長（ｗ）より長くして容量を稼ぐことによって、高周波スイッチ回路の歪特性を改善することができる。
【００４０】
次に、Ｔゲートのひさし部分の長さについて述べる。通常のＴゲートのひさし部分の長さは前述したように0〜0.3μmである。ｗ＝0.3μmの場合のＣgd1＝Ｃgs3＝Ｃgd3＝Ｃgs2＝0.072pF/mmに対して、ｗsg1＝ｗdg2＝0.5μmの場合はＣgs1＝Ｃgd2＝0.118pF/mmとなる。この場合のパワー評価結果において、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は30.8dBmであった。このことから、初段および最終段のＦＥＴ２０１、２０２のゲート電極２１１、２２１のソース電極またはドレイン電極（オーミック電極）に近いひさし部分の長さは0.5μm以上にすることが有効であることが分かる。なお、このひさし部分長はソース−ゲート間距離を長くすることで増加させることが可能であるが、この場合にはＲonが大きくなり、挿入損失が悪化する。
【００４１】
また、初段ＦＥＴ２０１のゲート電極２１１のソース側ひさし部分長、および最終段ＦＥＴ２０２のゲート電極２２１のドレイン側ひさし部分長の一方のみを長くした場合、ひさし部分が全て均等のときと比較して3倍波高調波（3fo）が劣化し、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）が29.5dBmであった。このことから、初段および最終段のＦＥＴ２０１、２０２のゲート電極２１１、２２１のソース側ひさし部分長およびドレイン側ひさし部分の長さを共に長くする必要があることが分かる。
【００４２】
なお、この実施形態ではシングルゲート構造のＦＥＴを3段スタックする例について示したが、ＦＥＴを2段以上スタックする場合において、高周波が透過する初段および最終段のＦＥＴのゲート電極のソース側ひさし部分長およびドレイン側ひさし部分長を長くすることで同様な効果を得ることができる。さらに、シャント型スイッチ回路や共振型スイッチ回路、多ポートスイッチ回路（ＳＰｎＴ）でも同様の効果があることは言うまでもない。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００４３】
次に、本発明の第４の実施形態による半導体装置について、図１５ないし図２０を参照して説明する。図１５および図１７はソース電極側に配置される第１のＦＥＴ２０１を示しており、図１６および図１８はドレイン電極側に配置される第２のＦＥＴ２０２を示している。図１９はこれら第１および第２のＦＥＴ２０１、２０２の間に配置される第３のＦＥＴ２０３を示している。ここで用いるＦＥＴはＨＥＭＴ、ＭＥＳＦＥＴのいずれでも構わないが、ここではＨＥＭＴとする。なお、第３の実施形態と同一部分については同一符号を付し、その説明を一部省略する。
【００４４】
図１５に示す第１のＦＥＴ２０１は、ゲート電極２１１のソース側ひさし部分長（ｗsg1）がドレイン側ひさし部分長（ｗ）より長いことに加えて、ゲート電極２１１上にソース電極１０２に接続された配線メタル１１１が第２の絶縁膜１１０を介して配置されている。従って、ソース電極１０２とゲート電極２１１間の容量（Ｃgs1）は、ゲート電極２１１とドレイン電極１０３間の容量（Ｃgd1）より大きく、さらにゲート電極２１１と配線メタル１１１間の容量（Ｃgs1a）も並列に接続されている。
【００４５】
図１６に示す第２のＦＥＴ２０２は図１５に示す第１のＦＥＴ２０１と対称になっており、ゲート電極２２１のドレイン側ひさし部分長（ｗdg1）がソース側ひさし部分長（ｗ）より長いことに加えて、ゲート電極２２１上にドレイン電極１０３に接続された配線メタル１１１が第２の絶縁膜１１０を介して配置されている。従って、ドレイン電極１０３とゲート電極２２１間の容量（Ｃgd2）は、ゲート電極２２１とソース電極１０２間の容量（Ｃgs2）より大きく、さらにゲート電極２２１と配線メタル１１１間の容量（Ｃgd2a）も並列に接続されている。
【００４６】
上述した各容量について計算する。なお、図１８についてはＣgd2＝Ｃgs1、Ｃgs2＝Ｃgd1、Ｃgd2a＝Ｃgd1aであるため、ここでは図１７の各容量を示し、図１８については省略する。ゲート電極２１１のひさし部分とオーミックコンタクト層（１０４、１０５）間の容量について、平行平板モデルを仮定する。ゲート長は0.5μm、第１の絶縁膜１０６はＳｉＯ2で、εr＝4、厚さ＝0.15μm、第２の絶縁膜１１０はＳｉＮ膜で、εr＝7、厚さ＝0.20μmとする。通常のＴゲート（ｗ＝0.1μm）の場合のＣgd1（＝Ｃgs2）＝0.024pF/mmに対して、ｗsg1（＝ｗdg1）＝1.0μmの場合にはＣgs1（＝Ｃgd2）＝0.236pF/mmとなる。また、ゲート電極２２１のゲートヘッド長（Ｌh1）は、Ｌh1＝1.0＋0.5＋0.1＝1.6μmであるから、Ｃgs1a（＝Ｃgd2a）＝0.774pF/mmとなる。
【００４７】
図１２に示した3段スタック構造のスルー型ＳＰＤＴスイッチ回路に、この実施形態によるＦＥＴ（図１５に示す第１のＦＥＴ２０１と図１６に示す第２のＦＥＴ２０２）を適用した。図１２のＴｒ1とＴｒ4には図１５に示した第１のＦＥＴ２０１を、Ｔｒ3とＴｒ6には図１６に示した第２のＦＥＴ２０２を、Ｔｒ2とＴｒ5には図１９に示した第３のＦＥＴ２０３を用いた。スイッチ回路の構成や動作は前述した通りである。Ｔｒ1〜Ｔｒ3をon状態に、Ｔｒ4〜Ｔｒ6をoff状態にしたときの等価回路を図２０に示す。なお、ゲート電極２１１のソース側ひさし部分長（ｗsg1）やゲート電極２２１のドレイン側ひさし部分長（ｗdg1）等は前述した第３の実施形態と同様とすることが好ましい。
【００４８】
図１２の回路図において、6GHzの周波数でパワー特性を評価した。歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は、通常のＦＥＴを用いた場合では30.3dBmであったのに対し、この実施形態では32.5dBmであった。このように、マルチトランジスタ構造における初段ＦＥＴ２０１のゲート電極２１１のソース側ひさし部分長（ｗsg1）と最終段ＦＥＴ２０２のゲート電極２２１のドレイン側ひさし部分長（ｗdg1）を他のひさし部分長（ｗ）より長くすることに加えて、各ゲート電極２１１、２２１と配線メタル１１１間の容量を付加することによって、高周波スイッチ回路の歪特性をより一層改善することを可能となる。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００４９】
次に、本発明の第５の実施形態による半導体装置について、図２１ないし図２７を参照して説明する。図２１および図２２は第５の実施形態による半導体装置に用いるＦＥＴの構成を示す断面図、図２３は図２１や図２２に示すＦＥＴ（さらに図２４に示すＦＥＴ）を複数直列に接続して構成したスイッチ回路を示す回路図である。ここではＦＥＴとしてＭＯＳＦＥＴを用いている。各ＦＥＴ（シングルゲート構造のＦＥＴ）をスタックすることで、マルチＦＥＴ構造のスイッチ回路が構成される。この実施形態では3段スタック構造のスイッチ回路について述べる。
【００５０】
図２１はソース電極側に配置される第１のＦＥＴ２０４を、また図２２はドレイン電極側に配置される第２のＦＥＴ２０５を示している。なお、図２４はこれら第１および第２のＦＥＴ２０４、２０５の間に配置される第３のＦＥＴ２０６を示している。第１、第２および第３のＦＥＴ２０４、２０５、２０６は、Ｓｉ基板等の半導体基板３０１上に一定の距離を離して設けられたソース電極３０２とドレイン電極３０３とを有している。
【００５１】
ソース電極３０２とドレイン電極３０３との間には、半導体基板３０１上にゲート絶縁膜３０５を介してゲート電極３０４が形成されている。さらに、ソース電極３０２およびドレイン電極３０３上には、層間絶縁膜３０６や配線メタル３０８が配置されており、層間絶縁膜３０６にはソース電極３０２およびドレイン電極３０３と配線メタル３０８とを接続するコンタクトホール３０７が形成されている。第１のＦＥＴ２０４はソース電極３０２と接続した配線メタル３０８がゲート電極３０４上まで伸長した構成を有している。また、第２のＦＥＴ２０５はドレイン電極３０３と接続した配線メタル３０８がゲート電極３０４上まで伸長した構成を有している。
【００５２】
上述した配線メタル３０８がゲート電極３０４上まで伸長した場合の容量について計算する。図２４に示すＭＯＳＦＥＴについて、オフ状態（Ｖth＝+0.8Vの場合、例えばＶds＝0V、Ｖgs＝0V）のときのゲート−ソース間容量（Ｃgs0）とゲート−ドレイン間容量（Ｃgd0）は共に等しく、ゲート絶縁膜３０５をＳｉＯ2、厚さ6nm、ゲート長（Ｌg）0.25μmとしたとき、およそＣgs＝Ｃds＝0.18pH/mmが得られる。それに対し、図２１および図２２のゲート電極３０４上の配線メタル３０８との容量（Ｃgsa、Ｃgda）は、層間絶縁膜をＴＥＯＳ膜（εr=4）、厚さ0.05μmとすると、Ｃgsa＝Ｃgda＝0.177pF/mmとなる。すなわち、ＦＥＴ２０４のソース−ゲート間容量（Ｃgs204）は、Ｃgs204＝Ｃgs0＋Ｃgsa＝0.357pH/mmとなる。同様に、ＦＥＴ２０５のドレイン−ゲート間容量（Ｃgd205）は、Ｃgd205＝Ｃgd0＋Ｃgda＝0.357pF/mmとなる。
【００５３】
図２３は図２１に示す第１のＦＥＴ２０４と図２２に示す第２のＦＥＴ２０５と図２４に示す第３のＦＥＴ２０６を3段スタックさせたマルチＦＥＴ構造のスルー型ＳＰＤＴスイッチ回路を示している。図２３のＴｒ1からＴｒ6はいずれも左側をソースとすると、初段のＴｒ1とＴｒ4には図２１に示した第１のＦＥＴ２０４が、最終段のＴｒ3とＴｒ6には図２２に示した第２のＦＥＴ２０５が、中間のＴｒ2とＴｒ5には図２４に示した第３のＦＥＴ２０６が用いられている。
【００５４】
図２３に示すスルー型ＳＰＤＴスイッチ回路において、Ｔｒ1、Ｔｒ2およびＴｒ3は直列に接続されており、さらにこれらの各ゲート電極はゲート付加抵抗Ｒggを介して制御端子Ｖc1に接続されている。Ｔｒ4、Ｔｒ5およびＴｒ6も同様であり、これらは直列に接続されていると共に、各ゲート電極がゲート付加抵抗Ｒggを介して制御端子Ｖc2に接続されている。なお、Ｒdは各ＦＥＴのドレイン、ソースの電位を同じにするために用いられ、10kΩ程度の抵抗であればよい。
【００５５】
図２３に示すスルー型ＳＰＤＴスイッチ回路は、Ｐ2あるいはＰ3に入力されたＲＦ信号をＶc1、Ｖc2の電位によって、Ｐ2、Ｐ3のどちらかのＲＦ信号をＰ1に透過し、他方の信号を遮断する回路である。具体的には、Ｔｒ1、Ｔｒ2、Ｔｒ3、Ｔｒ4、Ｔｒ5、Ｔｒ6として、しきい値Ｖthが0.8V程度のＦＥＴを用意し、Ｐ1、Ｐ2、Ｐ3の電位に対してＶc1の電位を2V以上にした場合に、Ｔｒ1、Ｔｒ2、Ｔｒ3がon状態、また0Vにした場合にＴｒ4、Ｔｒ5、Ｔｒ6がoff状態になるようにしている。
【００５６】
図２３の回路図において、6GHzの周波数でパワー特性を評価した。歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）は、通常のＦＥＴを用いた場合には15.5dBmであったのに対し、この実施形態では16.5dBmであった。このように、マルチトランジスタ構造における初段ＦＥＴ２０４のゲート電極３０４上に層間絶縁膜３０６を介してソース電極３０２と接続する配線メタル３０８を配置し、最終段ＦＥＴ２０５のゲート電極３０４上に層間絶縁膜３０６を介してドレイン電極３０２と接続する配線メタル３０８を配置する構造を適用することによって、高周波スイッチ回路の歪特性を改善することができる。
【００５７】
また、初段および中間ＦＥＴとしてＦＥＴ２０６を、最終段ＦＥＴとしてＦＥＴ２０５を使用する場合、全てＦＥＴ２０５を使用したときと比較して3倍波高調波（3fo）が劣化し、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）が14.2dBmであった。初段ＦＥＴとしてＦＥＴ２０４、中間および最終段ＦＥＴにＦＥＴ２０６を使用した場合にも、全てＦＥＴ２０５を使用したときと比較して3倍波高調波（3fo）が劣化し、歪の指標となる2倍波高調波（2fo）、3倍波高調波（3fo）が-75dBcを超える入力電力（Ｐin）が14.2dBmであった。このことから、初段および最終段のＦＥＴ２０４、２０５を両方揃えて使用する必要があることが分かる。
【００５８】
なお、この実施形態ではシングルゲート構造のＦＥＴを3段スタックする例について示したが、ＦＥＴを2段以上スタックする場合において、高周波が透過する初段および最終段のＦＥＴのゲート電極上にオーミック電極に接続された配線メタルを伸長することで同様な効果が得られる。さらに、シャント型スイッチ回路や共振型スイッチ回路、多ポートスイッチ回路（ＳＰｎＴ）でも同様の効果があることは言うまでもない。なお、ここではＦＥＴとしてＭＯＳＦＥＴを用いて説明したが、ＭＥＳＦＥＴ、ＨＥＭＴであっても同様の効果があることは言うまでもない。
【００５９】
次に、本発明に関する第６の実施形態のスイッチ回路について、図２５を参照して説明する。図２５はＧＳＭといった大電力の高周波を扱うＳＰ4Ｔスイッチの回路図である。Ｐ1はアンテナに、Ｐ2は整合回路を経てＧＳＭ800MHz帯のパワーアンプ（ＰＡ）の出力端子に、Ｐ3は整合回路を経てＧＳＭ800MHzのローノイズアンプ（ＬＮＡ）に、Ｐ4は整合回路を経てＤＣＳ1800のＰＡの出力端子に、Ｐ5は整合回路を経てＤＣＳ1800のＬＮＡに接続される。ＲsdはＦＥＴ（Ｔ1〜Ｔ10）のソース−ドレイン間のバイアスをほぼ同じにする役目をしており、通常10kΩ程度である。ＦＥＴはＨＥＭＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴのいずれでも構わないが、ここではＨＥＭＴとする。
【００６０】
Ｔ2〜Ｔ4、Ｔ6〜Ｔ10、Ｔ12〜Ｔ14、Ｔ16〜Ｔ20には図１３に示したＦＥＴ２０３を、Ｔ1、Ｔ11には図８に示したＦＥＴ２０１を、Ｔ5、Ｔ15には図９に示したＦＥＴ２０２を用いた。Ｔ1、Ｔ5、Ｔ11、Ｔ15のＦＥＴはいずれもＲＦ端子（Ｐ1、Ｐ2、Ｐ4）に近い方のゲート電極のひさし部分が他方や図１３に示したＦＥＴのひさし部分より長くなっている。これによって、ＲＦ端子（Ｐ2、Ｐ4）に近いＦＥＴ（Ｔ1、Ｔ11）のゲート−ソース間容量密度Ｃgs1は、他のＦＥＴのゲート−ソース間容量密度Ｃgs2より大きくなっている。また、ＲＦ端子（Ｐ1）に近いＦＥＴ（Ｔ5、Ｔ15）のゲート−ドレイン間容量Ｃgd5は、他のＦＥＴのゲート−ドレイン間容量密度Ｃgd2より大きくなっている。
【００６１】
次に、上述したＣgs1がどれだけ他のＦＥＴのＣgs2より大きくなったかを具体的に示す。第１のオーミックコンタクト層１０５が厚さ100nm、濃度5×1018cm-3のＮ−ＧａＡｓ層、第２のオーミックコンタクト層１０４が厚さ30nm、濃度3×1018cm-3のｎ−ＧａＡｓ層、第１の絶縁膜１０６がＳｉＯ2で、比誘電率4、厚さ0.15μm、通常のひさし部分長（ｗ）を0.1μm、ひさし部分が長いＦＥＴのひさし部分長を1.0μmとし、ゲート電極のひさし部分とオーミックコンタクト層（１０５、１０６）間の容量について平行平板モデルを仮定する。通常のＴゲートの場合、Ｃgs2＝0.024pF/mmとなるのに対し、ｗsg1＝1.0μmではＣgs1＝0.24pF/mmとなる。すなわち、ゲートのひさし部分長を長くすることによって、その間の容量密度が増加することが分かる。
【００６２】
次に、設計の観点からゲート幅を設定する方法を述べる。ＰＡの出力に使用される端子は、ＰＡから入力される大電力ＲＦ信号に対して低歪性であることが求められる。ここで、図２６にゲート幅をパラメータにしたときの単体ＦＥＴのon時において、一般的に2次高調波よりも3次高調波の方が高いため、3次高調波（3f0）が-75dBcを上回るＰinを縦軸にプロットしてある。この図からＰin＝35dBmでも高線形性（3f0＜-75dBc）を満たすためには、ゲート幅を3mm以上にしなければならないことが分かる。それに対して、受信側には大電力が挿入されることがなく、それよりもＴxモード（送信モード）時にいかに遮蔽するかということ、すなわちアイソレーションが高いことが求められるため、Ｗgは仕様の挿入ロス（Insertion Loss）を満たせばいいので、例えばＷg＝0.8mmとする。
【００６３】
以上のパラメータを用いて、本実施形態が有効であることを説明する。ＦＥＴがoff時に、このoff−ＦＥＴによって反射される高周波に伴い発生する高次歪を、従来のＦＥＴと本発明の構造を採用したＦＥＴのＷgに対してプロットした図を図２７に示す。これは3次高調波（3f0）が-75dBcを上回るＰinを縦軸にとったものである。これらの図から高次歪はＷgと共に増加し、-75dBcという規格で制限すると従来構造のみでは2.0mm以下でなければならないのに対し、本発明の構造を使用すると6.0mm以下であればいいことが分かる。すなわち、従来構造の場合では-75dBcという規格を満たさないが、本発明の構造であればＷg＝3.0mmにすればよいことが分かる。なお、受信側に用いているゲート幅Ｗg＝0.8mmでは2本で合せて1.6mmとなり、発生する歪が-75dBcをクリアする。
【００６４】
次に、本実施形態が先行技術と比較して有効であることを示す。特開平11-136111号公報に記載された方法を用いる場合、Ｗg＝3.0mmにするとＣadd＝0.24pF/mm×3.0mm＝0.72pFのキャパシタが最低必要となる。このキャパシタをＭＩＭで形成すると、層間絶縁膜をＳｉＮ（εr＝7）、厚さ200nmとすると、約2300μm2の面積が必要である。すなわち、30μm幅×100μm長の面積が必要になる。ところが、本発明の構造を用いるとチップ面積の増大を引起さずに歪特性の改良が可能となる。
【００６５】
本実施形態では送信2ポート、受信2ポートのＳＰ4Ｔスイッチを例に挙げたが、送信2ポート以上または受信2ポート以上でも受信側のＷgを調整することによって実現が可能である。また、本実施形態ではスルーＦＥＴのみの構成のスイッチを例に挙げたが、シャント型スイッチにすることでさらに歪を低下させることが可能であるため、シャント型スイッチ回路にしても有効である。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００６６】
次に、本発明に関する第７の実施形態のスイッチ回路について説明する。第７の実施形態も第６の実施形態と同じく図２５に示す回路図で示される。図２５はＧＳＭといった大電力の高周波を扱うＳＰ4Ｔスイッチの回路図である。Ｐ1はアンテナに、Ｐ2は整合回路を経てＧＳＭ800MHz帯のパワーアンプ（ＰＡ）の出力端子に、Ｐ3は整合回路を経てＧＳＭ800MHzのローノイズアンプ（ＬＮＡ）に、Ｐ4は整合回路を経てＤＣＳ1800のＰＡの出力端子に、Ｐ5は整合回路を経てＤＣＳ1800のＬＮＡに接続される。ＲsdはＦＥＴ（Ｔ1〜Ｔ10）のソース−ドレイン間のバイアスをほぼ同じにする役目をしており、通常10kΩ程度である。ＦＥＴはＨＥＭＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴのいずれでも構わないが、ここではＨＥＭＴとする。
【００６７】
Ｔ2〜Ｔ4、Ｔ6〜Ｔ10、Ｔ12〜Ｔ14、Ｔ16〜Ｔ20には図１３に示したＦＥＴ２０３を、Ｔ1、Ｔ11には図１５に示したＦＥＴ２０１を、Ｔ5、Ｔ15には図１６に示したＦＥＴ２０２を用いた。Ｔ1、Ｔ5、Ｔ11、Ｔ15のＦＥＴはいずれもＲＦ端子（Ｐ1、Ｐ2、Ｐ4）に近い方のゲート電極のひさし部分が他方や図１３のＦＥＴのひさし部分より長くなっていると共に、オーミック電極と接続している配線メタル１１１が第２の絶縁膜１１０を介してゲート電極２１１、２２１上に配置されている。このことによって、ＲＦ端子（Ｐ2、Ｐ4）に近いＦＥＴ（Ｔ1、Ｔ11）のゲート−ソース間容量密度Ｃgs1は、他のＦＥＴのゲート−ソース間容量密度Ｃgs2より大きくなっている。また、ＲＦ端子Ｐ1に近いＦＥＴ（Ｔ5、Ｔ15）のゲート−ドレイン間容量Ｃgd5は、他のＦＥＴのゲート−ドレイン間容量密度Ｃgd2より大きくなっている。
【００６８】
次に、上述したＣgs1がどれだけ他のＦＥＴのＣgs2より大きくなったかを具体的に示す。第1のオーミックコンタクト層１０５が厚さ100nm、濃度5×1018cm-3のＮ−ＧａＡｓ層、第２のオーミックコンタクト層１０４が厚さ30nm、濃度3×1018cm-3のｎ−ＧａＡｓ層、第１の絶縁膜１０６がＳｉＯ2で、比誘電率4、厚さ0.15μm、通常のひさし部分長（ｗ）を0.1μm、ひさし部分が長いＦＥＴのひさし部分長を1.0μm、第２の絶縁膜１１０がＳｉＮで、比誘電率7、厚さ0.20μmとし、ゲート電極のひさし部分とオーミックコンタクト層（１０４、１０５）間の容量およびゲート電極２１１、２２１と配線メタル１１１との間の容量について平行平板モデルを仮定する。通常のＴゲートの場合、Ｃgs2＝0.024pF/mmとなるのに対し、ｗsg1＝1.0μmではゲート電極のひさし部分とオーミックコンタクト層間の容量密度が0.24pF/mm、ゲート長0.5μmとし、他方のゲート電極のひさし部分を0.1μmとしたときのゲート電極と配線メタル間の容量密度は0.50pF/mm、よってＣgs1＝0.74pF/mmとなる。すなわち、ゲートのひさし部分長を長くすることで、その間の容量密度が増加することが分かる。
【００６９】
次に、設計の観点からゲート幅を設定する方法を述べる。ＰＡの出力に使用される端子は、ＰＡから入力される大電力ＲＦ信号に対して低歪性であることが求められる。ここで、図２６にゲート幅をパラメータにしたときの単体ＦＥＴのon時において、一般的に2次高調波よりも3次高調波の方が高いため、3次高調波（3f0）が-75dBcを上回るＰinを縦軸にプロットしてある。この図からＰin＝35dBmでも高線形性（3f0＜-75dBc）を満たすためには、ゲート幅を3mm以上にしなければならないことが分かる。それに対して、受信側には大電力が挿入されることがなく、それよりもＴxモード（送信モード）時にいかに遮蔽するかということ、すなわちアイソレーションが高いことが求められるため、Ｗgは仕様の挿入ロス（Insertion Loss）を満たせばいいので、例えばＷg＝0.8mmとする。
【００７０】
以上のパラメータを用いて、本実施形態が有効であることを説明する。ＦＥＴがoff時に、このOff−ＦＥＴによって反射される高周波に伴い発生する高次歪を、従来のＦＥＴと本発明のＦＥＴ構造を採用したＦＥＴのＷgに対してプロットした図を図２７に示す。これは3次高調波（3f0）が-75dBcを上回るＰinを縦軸にとったものである。これらの図から高次歪はＷgと共に増加し、-75dBcという規格で制限すると従来構造のみでは2.0mm以下でなければならないのに対し、本発明の構造を使用すると6.0mm以下であればいいことが分かる。すなわち、従来構造の場合では-75dBcという規格を満たさないが、本発明の構造であればＷg＝3.0mmにすればよいことが分かる。なお、受信側に用いているゲート幅Ｗg＝0.8mmでは2本で合せて1.6mmとなり、発生する歪が-75dBcをクリアする。
【００７１】
次に、本実施形態が先行技術と比較して有効であることを示す。特開平11-136111号公報に記載された方法を用いる場合、Ｗg=3.0mmにするとＣadd＝0.74pF/mm×3.0mm=2.22pFのキャパシタが最低必要となる。このキャパシタをＭＩＭで形成すると、層間絶縁膜をＳｉＮ（εr＝7）、厚さ200nmとすると、約7100μm2の面積が必要である。すなわち、71μm幅×100μm長の面積が必要になる。ところが、本発明の構造を用いるとチップ面積の増大を引起さずに歪特性の改良が可能となる。
【００７２】
本実施形態では送信2ポート、受信2ポートのＳＰ4Ｔスイッチを例に挙げたが、送信2ポート以上または受信2ポート以上でも受信側のＷgを調整することによって実現が可能である。また、本実施形態ではスルーＦＥＴのみの構成のスイッチを例に挙げたが、シャント型スイッチにすることでさらに歪を低下させることが可能であるため、シャント型スイッチ回路にしても有効であることは言うまでもない。また、本実施形態ではＨＥＭＴを用いたが、ＭＥＳＦＥＴを用いても同様の効果があることは言うまでもない。
【００７３】
なお、本発明は上記した実施形態に限定されるものではなく、各種のマルチゲート構造のＦＥＴを用いた高周波スイッチ回路用半導体装置、あるいは各種のマルチＦＥＴ構造の高周波スイッチ回路用半導体装置に適用することができる。そのような半導体装置についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態によるマルチゲートＦＥＴを具備する高周波スイッチ回路用半導体装置の構成を示す断面図である。
【図２】図１に示すマルチゲートＦＥＴの等価回路図である。
【図３】図１に示すマルチゲートＦＥＴを適用した高周波スイッチ回路を示す回路図である。
【図４】図３に示す高周波スイッチ回路のＴ1をオン状態にしてＴ2をオフ状態にした場合の等価回路図である。
【図５】本発明の第２の実施形態によるマルチゲートＦＥＴを具備する高周波スイッチ回路用半導体装置の構成を示す断面図である。
【図６】図５に示すマルチゲートＦＥＴの等価回路図である。
【図７】図５に示すマルチゲートＦＥＴを図３に示す高周波スイッチ回路に適用した場合の等価回路図である。
【図８】本発明の第３の実施形態によるマルチトランジタ構造の高周波スイッチ回路用半導体装置における初段ＦＥＴの構成を示す断面図である。
【図９】本発明の第３の実施形態によるマルチトランジタ構造の高周波スイッチ回路用半導体装置における最終段ＦＥＴの構成を示す断面図である。
【図１０】図８に示す初段ＦＥＴの等価回路図である。
【図１１】図９に示す最終段ＦＥＴの等価回路図である。
【図１２】図８および図９に示すＦＥＴを適用したマルチトランジタ構造の高周波スイッチ回路を示す回路図である。
【図１３】マルチトランジタ構造の高周波スイッチ回路用半導体装置における中間のＦＥＴの構成を示す断面図である。
【図１４】図８に示す初段ＦＥＴおよび図９に示す最終段ＦＥＴを図１２に示すマルチトランジタ構造の高周波スイッチ回路に適用した場合の等価回路図である。
【図１５】本発明の第４の実施形態によるマルチトランジタ構造の高周波スイッチ回路用半導体装置における初段ＦＥＴの構成を示す断面図である。
【図１６】本発明の第４の実施形態によるマルチトランジタ構造の高周波スイッチ回路用半導体装置における最終段ＦＥＴの構成を示す断面図である。
【図１７】図１５に示す初段ＦＥＴの等価回路図である。
【図１８】図１６に示す最終段ＦＥＴの等価回路図である。
【図１９】マルチトランジタ構造の高周波スイッチ回路用半導体装置における中間のＦＥＴの構成を示す断面図である。
【図２０】図１５に示す初段ＦＥＴおよび図１６に示す最終段ＦＥＴを図１２に示すマルチトランジタ構造の高周波スイッチ回路に適用した場合の等価回路図である。
【図２１】本発明の第５の実施形態によるマルチトランジスタ構造の高周波スイッチ回路用半導体装置における初段ＦＥＴの構成を示す断面図である。
【図２２】本発明の第５の実施形態によるマルチトランジスタ構造の高周波スイッチ回路用半導体装置における最終段ＦＥＴの構成を示す断面図である。
【図２３】図２１および図２２に示すＦＥＴを適用したマルチトランジスタ構造の高周波スイッチ回路を示す回路図である。
【図２４】マルチトランジタ構造の高周波スイッチ回路用半導体装置における中間のＦＥＴの構成を示す断面図である。
【図２５】本発明の第６および第７の実施形態によるマルチトランジスタ構造の高周波スイッチ回路を示す回路図である。
【図２６】単体ＦＥＴのオン状態の歪のゲート幅依存性を示す図である。
【図２７】単体ＦＥＴのオフ状態の歪のゲート幅依存性を示す図である。
【符号の説明】
【００７５】
１００…マルチゲートＦＥＴ、１０２，３０２…ソース電極、１０３，３０３…ドレイン電極、１０７…第１のゲート電極、１０８…第２のゲート電極、１０９…第３のゲート電極、２０１，２０４…初段ＦＥＴ、２０２，２０５…最終段ＦＥＴ、２１１，２２１，３０４…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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