(57)【要約】【課題】荷電ビーム描画用のアパーチャマスクを使用する荷電ビーム描画に関して、アパーチャマスクに打ち込まれた電荷が、アパーチャマスクを通過する後続の荷電ビームの軌道に悪影響を与えるのを防止する。【解決手段】荷電ビーム描画用のアパーチャマスクであって、第１の半導体層と、前記第１の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第２の半導体層とを有し、前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通するアパーチャが形成されているマスク基板と、前記マスク基板の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層であって、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層とを備えることを特徴とするアパーチャマスク。【選択図】図１
2007324284.tif 000002
【特許請求の範囲】
【請求項１】
荷電ビーム描画用のアパーチャマスクであって、
第１の半導体層と、前記第１の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第２の半導体層とを有し、前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通するアパーチャが形成されているマスク基板と、
前記マスク基板の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層であって、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層と、を備えることを特徴とするアパーチャマスク。
【請求項２】
荷電ビーム描画用のアパーチャマスクであって、
絶縁膜を有し、前記絶縁膜を貫通するアパーチャが形成されているマスク基板と、
前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層と、を備えることを特徴とするアパーチャマスク。
【請求項３】
前記導電層は、前記マスク基板の一側の表面と、前記マスク基板の他側の表面と、前記マスク基板に形成されている前記アパーチャの側壁面とを被覆していることを特徴とする請求項１又は２に記載のアパーチャマスク。
【請求項４】
前記導電層は、メタルＣＶＤ（化学気相成長）法により形成された導電層であることを特徴とする請求項１乃至３のいずれか１項に記載のアパーチャマスク。
【請求項５】
荷電ビーム描画用のアパーチャマスクの作製方法であって、
第１の半導体層と、前記第１の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第２の半導体層とを有するマスク基板に、前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通するアパーチャを形成し、
前記マスク基板の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層であって、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層を形成する、ことを特徴とするアパーチャマスクの作製方法。
【請求項６】
荷電ビーム描画用のアパーチャマスクの作製方法であって、
絶縁膜を有するマスク基板に、前記絶縁膜を貫通するアパーチャを形成し、
前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層を形成する、ことを特徴とするアパーチャマスクの作製方法。
【請求項７】
前記導電層を形成する際に、
前記導電層を構成する第１の導電層として、前記マスク基板の一側の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層を形成し、
前記導電層の構成する第２の導電層として、前記マスク基板の他側の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層を形成することを特徴とする請求項５又は６に記載のアパーチャマスクの作製方法。
【請求項８】
前記導電層を形成する際に、
前記導電層をメタルＣＶＤ（化学気相成長）法により形成することを特徴とする請求項５乃至７のいずれか１項に記載のアパーチャマスクの作製方法。
【請求項９】
前記アパーチャを形成する際には、
前記第２の半導体層に、前記絶縁膜をエッチング停止膜として溝を形成し、
その後、前記第１の半導体層に、前記絶縁膜をエッチング停止膜として溝を形成し、
その後、前記絶縁膜に溝を形成することにより、
前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通する前記アパーチャを形成することを特徴とする請求項５に記載のアパーチャマスクの作製方法。
【請求項１０】
前記アパーチャを形成する際には、
前記第１の半導体層に、前記絶縁膜をエッチング停止膜として溝を形成し、
その後、前記第２の半導体層に、前記絶縁膜をエッチング停止膜として溝を形成し、
その後、前記絶縁膜に溝を形成することにより、
前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通する前記アパーチャを形成することを特徴とする請求項５に記載のアパーチャマスクの作製方法。
【請求項１１】
請求項１乃至４のいずれか１項に記載のアパーチャマスク又は請求項５乃至１０のいずれか１項に記載の作製方法により作製されたアパーチャマスクを備えることを特徴とする荷電ビーム描画装置。
【請求項１２】
前記アパーチャマスクの前記導電層は、グラウンド電位に接続されていることを特徴とする請求項１１に記載の荷電ビーム描画装置。
【請求項１３】
請求項１乃至４のいずれか１項に記載のアパーチャマスク又は請求項５乃至１０のいずれか１項に記載の作製方法により作製されたアパーチャマスクを用いて荷電ビーム描画を行うことを特徴とする荷電ビーム描画方法。
【請求項１４】
前記アパーチャマスクの前記導電層は、グラウンド電位に接続されていることを特徴とする請求項１３に記載の荷電ビーム描画方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アパーチャマスクと、アパーチャマスクの作製方法と、荷電ビーム描画装置と、荷電ビーム描画方法とに関する。
【背景技術】
【０００２】
集積回路等のパターニング技術としては、現在、レーザー光を使用するレーザー光描画方式が広範に利用されているが、近年、超微細パターニングの必要性から、電子ビームを使用する電子ビーム描画方式が登場してきた（特許文献３、特許文献４、特許文献５等）。電子ビーム描画方式は、アパーチャマスク（ステンシルマスク）を使用するタイプと使用しないタイプとに分類される。アパーチャマスクを使用する電子ビーム描画方式の具体例としては、ＶＳＢ方式（可変成形ビーム方式）やＣＰ方式（キャラクタプロジェクション方式）や一括描画方式が挙げられる（特許文献１、特許文献２、非特許文献１等）。ＶＳＢ方式やＣＰ方式では通常、矩形ビーム成形用の第１のアパーチャマスクと、パターニングビーム成形用の第２のアパーチャマスクとが使用される。
【０００３】
アパーチャマスクを使用する電子ビーム描画方式では、電子ビームがアパーチャマスクに照射され、当該電子ビームが当該アパーチャマスクで成形される。電子ビームの照射によりアパーチャマスクに打ち込まれた電子は、アパーチャマスクを構成する絶縁膜の表面に残り、アパーチャマスクを通過する後続の電子ビームの軌道に悪影響を与える。これを防止するための手法として、アパーチャマスクの作製時に、アパーチャマスクをスパッタリングし、アパーチャマスクを導電層で被覆しておくという手法が知られている。これにより、アパーチャマスクに打ち込まれる電子をおおむね除去できるようになる。
【０００４】
しかしながら、アパーチャマスクをスパッタリングする場合、アパーチャマスクの表面は被覆されやすいが、アパーチャマスクに形成されているアパーチャの側壁面は被覆されにくい。従って、電子ビームの照射によりアパーチャマスクに打ち込まれて、アパーチャマスクを構成する絶縁膜の表面にわずかに残った電子が、アパーチャの側壁面に露出した絶縁膜の露出面付近から、アパーチャの側壁面付近を通過する後続の電子ビームの軌道に悪影響を与えることになる。この影響は、５０乃至１００ｋｅＶ程度の高加速電子ビームを使用する場合には問題にならない事が多いが、１乃至５ｋｅＶ程度の低加速電子ビームを使用する場合には無視できないものとなる事が多い。
【特許文献１】特開平８−２２９４１号公報
【特許文献２】特開平９−２０５０５８号公報
【特許文献３】特開２００５−１８３５３０号公報
【特許文献４】特開２００３−２９７７１５号公報
【特許文献５】特開２００３−１６３１４９号公報
【非特許文献１】I. Amemiya et al., Photomask and X-Ray Mask Technology IV, vol. 3096, p. 251, 1997(SPIE)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、荷電ビーム描画用のアパーチャマスクを使用する荷電ビーム描画に関して、アパーチャマスクに打ち込まれた電荷が、アパーチャマスクを通過する後続の荷電ビームの軌道に悪影響を与えるのを防止することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、荷電ビーム描画用のアパーチャマスクであって、第１の半導体層と、前記第１の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第２の半導体層とを有し、前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通するアパーチャが形成されているマスク基板と、前記マスク基板の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層であって、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層と、を備えることを特徴とするアパーチャマスクに係る。
【０００７】
本発明は、荷電ビーム描画用のアパーチャマスクであって、絶縁膜を有し、前記絶縁膜を貫通するアパーチャが形成されているマスク基板と、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層と、を備えることを特徴とするアパーチャマスクに係る。
【０００８】
本発明は、荷電ビーム描画用のアパーチャマスクの作製方法であって、第１の半導体層と、前記第１の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第２の半導体層とを有するマスク基板に、前記第１の半導体層と前記絶縁膜と前記第２の半導体層とを貫通するアパーチャを形成し、前記マスク基板の表面と前記マスク基板に形成されている前記アパーチャの側壁面とを被覆する導電層であって、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層を形成する、ことを特徴とするアパーチャマスクの作製方法に係る。
【０００９】
本発明は、荷電ビーム描画用のアパーチャマスクの作製方法であって、絶縁膜を有するマスク基板に、前記絶縁膜を貫通するアパーチャを形成し、前記アパーチャの側壁面に露出した前記絶縁膜の露出面を被覆する導電層を形成する、ことを特徴とするアパーチャマスクの作製方法に係る。
【００１０】
本発明は、上記アパーチャマスク又は上記作製方法により作製されたアパーチャマスクを備えることを特徴とする荷電ビーム描画装置に係る。
【００１１】
本発明は、上記アパーチャマスク又は上記作製方法により作製されたアパーチャマスクを用いて荷電ビーム描画を行うことを特徴とする荷電ビーム描画方法に係る。
【発明の効果】
【００１２】
本発明は、荷電ビーム描画用のアパーチャマスクを使用する荷電ビーム描画に関して、アパーチャマスクに打ち込まれた電荷が、アパーチャマスクを通過する後続の荷電ビームの軌道に悪影響を与えるのを防止することを可能にする。
【発明を実施するための最良の形態】
【００１３】
図１は、電子ビーム描画用のアパーチャマスク１０１の側方断面図である。図１に示すアパーチャマスク１０１は、ＶＳＢ方式用でもＣＰ方式用でも一括描画方式用でもよく、矩形ビーム成形用の第１のアパーチャマスクであってもパターニングビーム成形用の第２のアパーチャマスクであってもよい。図１に示すアパーチャマスク１０１は、荷電ビーム描画用のアパーチャマスクの具体例に相当する。
【００１４】
図１のアパーチャマスク１０１は、半導体基板１１１と絶縁膜１１２と半導体層１１３からなるＳＯＩ基板１２１と、導電層１３１によって構成されている。アパーチャマスク１０１（ＳＯＩ基板１２１）には、半導体基板１１１と絶縁膜１１２と半導体層１１３とを貫通するアパーチャ１４１が形成されている。半導体基板１１１は、本発明の第１の半導体層の具体例に相当し、絶縁膜１１２は、本発明の絶縁膜の具体例に相当し、半導体層１１３は、本発明の第２の半導体層の具体例に相当する。ＳＯＩ基板１２１は、本発明のマスク基板の具体例に相当する。導電層１３１は、本発明の導電層の具体例に相当する。アパーチャ１４１は、本発明のアパーチャの具体例に相当する。
【００１５】
半導体基板１１１は、ここではシリコン基板である。半導体基板１１１上には、絶縁膜１１２が形成されている。絶縁膜１１２は、ここではシリコン酸化膜であるが、シリコン窒化膜としてもよい。絶縁膜１１２上には、半導体層１１３が形成されている。半導体層１１３は、ここではシリコン膜である。ＳＯＩ基板１２１は、ここでは半導体基板１１１に絶縁膜１１２と半導体層１１３とが形成されて作製されるが、半導体基板と半導体基板とが絶縁膜によって接着されて作製されるようにしてもよい。ＳＯＩ基板１２１は、ここでは半導体基板１１１と絶縁膜１１２と半導体層１１３とを有しているが、更に別の層を有していてもよい。
【００１６】
導電層１３１は、ここではタングステン膜であるが、イリジウム膜や白金膜やチタン膜としてもよい。導電層１３１の形成材料は、酸化による電気抵抗の変化の小さい金属材料が望ましい。導電層１３１の形成材料が、酸化による電気抵抗の変化の大きい金属材料であると、アパーチャマスク１０１の長期使用に伴う導電層１３１の酸化によって、導電層１３１の打ち込み電子除去能力が弱まるからである。アパーチャマスク１０１は、導電層１３１がグラウンド電位に接続された状態で使用される。アパーチャマスク１０１に打ち込まれる電子は、導電層１３１からグラウンドへと除去される。
【００１７】
導電層１３１は、ここではメタルＣＶＤ（化学気相成長）法によって形成される。従来のように導電層１３１をスパッタ法で形成する場合には、ＳＯＩ基板１２１の表面は被覆されやすいが、ＳＯＩ基板１２１に形成されているアパーチャ１４１の側壁面は被覆されにくい。これに対して、導電層１３１をメタルＣＶＤ法で形成する場合には、ＳＯＩ基板１２１の表面が好適に被覆されるだけでなく、ＳＯＩ基板１２１に形成されているアパーチャ１４１の側壁面もが好適に被覆される。従って、導電層１３１によって、アパーチャ１４１の側壁面に露出した絶縁膜１１２の露出面が被覆されることになる。導電層１３１の形成方法として、アパーチャ１４１の側壁面を好適に被覆できるようなメタルＣＶＤ法以外の方法を採用してもよい。なお、メタルＣＶＤ法には、スパッタ法等と比べて、形成される層が平坦になるという利点があり、メッキ法等と比べて、層を形成するのにシードが不要であるという利点がある。シード処理を実施すると、電子ビームの軌道に悪影響を与えるようなチャージ源が生じてしまう。
【００１８】
ＳＯＩ基板１２１の表面（基板面）の内、上側の表面２０１は、半導体層１１３の表面に相当し、下側の表面２０２は、半導体基板１１１の表面に相当している。導電層１３１は、ＳＯＩ基板１２１の上側の表面２０１と、ＳＯＩ基板１２１の下側の表面２０２と、ＳＯＩ基板１２１に形成されているアパーチャ１４１の側壁面２０３とを被覆している。アパーチャ１４１の側壁面２０３は、半導体基板１１１の露出面２１１と、絶縁膜１１２の露出面２１２と、半導体層１１３の露出面２１３からなる。導電層１３１は、これらの露出面２１１，２１２，２１３を被覆している。
【００１９】
このような導電層１３１は、導電層１３１の堆積工程の２回実施によって実現される。即ち、先ず図２Ａのように、ＳＯＩ基板１２１の上側からのメタルＣＶＤにより、ＳＯＩ基板１２１の上側の表面２０１とアパーチャ１４１の側壁面２０３とを被覆する「第１の導電層１３１Ａ」を堆積し、次に図２Ｂのように、ＳＯＩ基板１２１の下側からのメタルＣＶＤにより、ＳＯＩ基板１２１の下側の表面２０２とアパーチャ１４１の側壁面２０３とを被覆する「第２の導電層１３１Ｂ」を堆積する。導電層１３１は、導電層１３１Ａと導電層１３１Ｂからなる２層導電層となる。導電層１３１Ａの形成材料と導電層１３１Ｂの形成材料は、ここでは同じ材料であるが、別の材料としてもよい。ここではＳＯＩ基板１２１の上側からのメタルＣＶＤに続いて下側からのメタルＣＶＤを実施したが、ＳＯＩ基板１２１の下側からのメタルＣＶＤに続いて上側からのメタルＣＶＤを実施するようにしてもよい。
【００２０】
アパーチャ１４１の側壁面２０３には、第１の導電層１３１Ａと第２の導電層１３１Ｂとが堆積される。よって、アパーチャ１４１のサイズは、導電層１２１Ａの層厚と導電層１２１Ｂの層厚の分だけ小さくなる。そのため、ＳＯＩ基板１２１のアパーチャのサイズの設計値は、導電層１２１Ａの層厚と導電層１２１Ｂの層厚の分だけ、アパーチャマスク１０１のアパーチャのサイズの設計値よりも大きくしておく。もちろん、導電層１３１Ａと導電層１３１Ｂの片方が堆積される部分（図２では半導体基板１１１の露出面２１１）と、導電層１３１Ａと導電層１３１Ｂの両方が堆積される部分（図２では絶縁膜１１２の露出面２１２と半導体層１１３の露出面２１３）では、設計値の差分の取り幅が異なる。
【００２１】
以下、導電層１３１の機能について詳細に説明する。
【００２２】
図３及び図４は、ＶＳＢ方式用の第１のアパーチャマスク１０１及び第２のアパーチャマスク１０１の上面図である。ただし、図３及び図４の第１及び第２のアパーチャマスク１０１には、導電層１３１は形成されていないものとする。
【００２３】
電子ビームの照射によって図３及び図４のアパーチャマスク１０１に打ち込まれた電子は、図３及び図４に「負符号」で示すように、アパーチャマスク１０１を構成する絶縁膜の表面に残って、アパーチャマスク１０１を通過する後続の電子ビームの軌道に悪影響を与える。具体的には、図３及び図４に「矢印」で示すように、残存電子と後続電子ビームとの間にクーロン斥力が働き、後続電子ビームの軌道が曲がってしまう。
【００２４】
しかしながら、図１のアパーチャマスク１０１の表面２０１，２０２及び側壁面２０３には、図１に示すように、導電層１３１が形成されている。そのため、アパーチャマスク１０１に打ち込まれる電子は、導電層１３１からグラウンドへとおおむね除去されることになる。このようにして、図１のアパーチャマスク１０１では、アパーチャマスク１０１に打ち込まれた電子が、アパーチャマスク１０１を通過する後続の電子ビームの軌道に悪影響を与えるのを防止することができる。
【００２５】
図５及び図６は、導電層１３１を備えるアパーチャマスク１０１の実施例及び比較例の拡大側方断面図である。図５の導電層１３１は、メタルＣＶＤ法（２回実施）により形成された導電層であり、図６の導電層１３１は、スパッタ法（２回実施）により形成された導電層である。そのため、図５の導電層１３１が、露出面２１１，２１２，２１３を被覆しているのに対して、図６の導電層１３１は、露出面２１１は被覆しているものの露出面２１２，２１３は被覆していない。
【００２６】
そのため、図６のアパーチャマスク１０１では、図６に「負符号」で示すように、電子ビームの照射によりアパーチャマスク１０１に打ち込まれて、アパーチャマスク１０１を構成する絶縁膜１１２の表面にわずかに残った電子が、アパーチャ１４１の側壁面２０３に露出した絶縁膜１１２の露出面２１２付近から、アパーチャ１４１の側壁面２０３付近を通過する後続の電子ビームの軌道に悪影響を与える事になる。具体的には、図６に「矢印」で示すように、露出面２１２付近の残存電子と側壁面２０３付近を通過する後続電子ビームとの間にクーロン斥力が働き、側壁面２０３付近を通過する後続電子ビームの軌道が曲がってしまう。
【００２７】
しかしながら、図５のアパーチャマスク１０１を構成する絶縁膜１１２の露出面２１２には、図５に示すように、導電層１３１が形成されている。そのため、アパーチャマスク１０１を構成する絶縁膜１１２の露出面２１２付近においても、打ち込み電子が、導電層１３１からグラウンドへと良好に除去されることになる。このようにして、図５のアパーチャマスク１０１では更に、打ち込み電子が、露出面２１２付近から、側壁面２０３付近を通過する後続の電子ビームの軌道に悪影響を与えるのを防止することができる。
【００２８】
図７Ａ乃至Ｆは、図１のアパーチャマスク１０１の作製方法に係る側方断面図である。
【００２９】
先ず、図７Ａのように、半導体基板１１１と絶縁膜１１２と半導体層１１３とを有するＳＯＩ基板１２１を用意する。ＳＯＩ基板１２１として、ここではＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法で作製されたＳＯＩ基板を使用するが、貼り合わせ法で作製されたＳＯＩ基板を使用するようにしてもよい。
【００３０】
半導体基板１１１はここではＳｉからなり、半導体基板１１１の厚さはここでは０．５ｍｍである。半導体基板１１１は、ＳＯＩ基板１２１の下側の表面を構成している。
【００３１】
絶縁膜１１２はここではＳｉＯ２からなり、絶縁膜１１２の膜厚はここでは０．５μｍである。絶縁膜１１２は、エッチング停止膜として利用される。
【００３２】
半導体層１１３はここではＳｉからなり、半導体層１１３の層厚はここでは１５μｍである。半導体層１１３は、ＳＯＩ基板１２１の上側の表面を構成している。
【００３３】
次に、図７Ｂのように、ドライエッチングによって、半導体層１１３に、アパーチャ１４１を構成する微細開口１４１Ａを形成する。ドライエッチング用のレジストに対する微細開口パターンのパターニングは、ここでは電子ビーム描画方式によって行う。半導体層１１３のトレンチエッチングは、半導体層１１３の上面から開始され、エッチング停止膜である絶縁膜１１２の上面で停止する。
【００３４】
次に、図７Ｃのように、ドライエッチングによって、半導体基板１１１に、アパーチャ１４１を構成する開口１４１Ｂを形成する。ドライエッチング用のレジストに対する開口パターンのパターニングは、ここでは電子ビーム描画方式によって行う。半導体基板１１１のバックエッチングは、半導体基板１１１の下面から開始され、エッチング停止膜である絶縁膜１１２の下面で停止する。
【００３５】
次に、図７Ｄのように、ドライエッチングによって、絶縁膜１１２に、アパーチャ１４１を構成する開口１４１Ｃを形成する。これによって、ＳＯＩ基板１２１を貫通するアパーチャ１４１が完成する。即ち、上側の微細開口１４１Ａと下側の開口１４１Ｂ，１４１Ｃとが貫通してアパーチャ１４１となる。
【００３６】
次に、図７Ｅのように、ＳＯＩ基板１２１の上側からのメタルＣＶＤによって、タングステンからなる第１の導電層１３１Ａを形成する。第１の導電層１３１Ａの層厚は、ここでは０．０２μｍである。第１の導電層１３１Ａにより、ＳＯＩ基板１２１の上側の表面２０１とアパーチャ１４１の側壁面２０３とが被覆される。
【００３７】
次に、図７Ｆのように、ＳＯＩ基板１２１の下側からのメタルＣＶＤによって、タングステンからなる第２の導電層１３１Ｂを形成する。第２の導電層１３１Ｂの層厚は、ここでは０．０２μｍである。第２の導電層１３１Ｂにより、ＳＯＩ基板１２１の下側の表面２０２とアパーチャ１４１の側壁面２０３とが被覆される。
【００３８】
なお、図１のアパーチャマスク１０１には、導電層１３１がはがれるおそれがある、という問題がある。しかし、この「はがれ」の問題については、導電層１３１の形成温度とキャリアガスの濃度の設定条件の最適化によって解決可能である。
【００３９】
導電層１３１の形成温度が高すぎると、導電層１３１の形成時から形成後への収縮率が大きくなり、この事が「はがれ」の原因となる。逆に導電層１３１の形成温度が低すぎると、導電層１３１が形成されない。従って、導電層１３１の形成温度は、反応ガスが活性化する温度よりわずかに高い温度とすることが望ましい。
【００４０】
キャリアガスの濃度が高すぎると、導電層１３１の膜が疎になる、即ち、導電層１３１の膜質が悪くなってしまう。逆にキャリアガスの濃度が低すぎると、導電層１３１の形成速度が遅くなってしまう。従って、キャリアガスの濃度は、膜質と形成速度のバランスを考慮して設定することが望ましい。
【００４１】
なお、導電層１３１Ａの形成材料と導電層１３１Ｂの形成材料は、別の材料とするよりは、同じ材料とすることが望ましい。両層を別の材料とすると、両層の膨張率が異なる等の理由によって、両層が互いにはがれやすくなるからである。導電層１３１Ａの形成材料と導電層１３１Ｂの形成材料を別の材料とするのであれば、両層の膨張率がなるべく近い事が望ましい。
【００４２】
図７Ａ乃至Ｆでは、開口（溝）１４１Ａ，１４１Ｂ，１４１Ｃについては、開口１４１Ａ，１４１Ｂ，１４１Ｃの順番で形成したが、開口１４１Ｂ，１４１Ａ，１４１Ｃの順番で形成するようにしてもよい。
【００４３】
図８は、電子ビーム描画装置３０１を表す。図８に示す電子ビーム描画装置３０１は、電子銃３１１と、ガンレンズ３１２と、コンデンサレンズ３２１と、第１成形アパーチャマスク３２２と、第１成形偏向器３２３と、プロジェクションレンズ３３１と、第２成形アパーチャマスク３３２と、第２成形偏向器３３３と、縮小レンズ３４１と、対物レンズ３４２と、前段主偏向器３５１と、副偏向器３５２と、主偏向器３５３と、後段主偏向器３５４とを装備している。図８に示す電子ビーム描画装置３０１は、荷電ビーム描画装置の具体例に相当する。
【００４４】
第１成形アパーチャマスク３２２及び第２成形アパーチャマスク３３２は、図１に示すアパーチャマスク１０１に相当する。第１成形アパーチャマスク３２２が矩形ビーム成形用のアパーチャマスク１０１で、第２成形アパーチャマスク３３２がパターニングビーム成形用のアパーチャマスク１０１である。第１成形アパーチャマスク３２２及び第２成形アパーチャマスク３３２は、図１に示す導電層１３１がグラウンド電位に接続された状態で実装されている。電子ビーム描画装置３０１は、第１成形アパーチャマスク３２２及び第２成形アパーチャマスク３３２を用いて電子ビーム描画を行う。
【００４５】
図８の電子ビーム描画装置３０１では、１乃至５ｋｅＶ程度（ここでは２ｋｅＶ）の低加速電子ビームが使用される。従って、図１のアパーチャマスク１０１を使用する効果が大きいと言える。電子ビーム描画装置３０１での電子ビーム描画方式は、ＶＳＢ方式でもＣＰ方式でもよい。電子ビームは、電子銃３１１から発射され、第１成形偏向器３２３や第１成形偏向器３３３による軌道制御の下、第１成形アパーチャマスク３２２や第２成形アパーチャマスク３３２を通過し、パターニング対象の試料４０１に照射される。
【図面の簡単な説明】
【００４６】
【図１】電子ビーム描画用のアパーチャマスクの側方断面図である。
【図２】電子ビーム描画用のアパーチャマスクの拡大側方断面図である。
【図３】ＶＳＢ方式用の第１のアパーチャマスクの上面図である。
【図４】ＶＳＢ方式用の第２のアパーチャマスクの上面図である。
【図５】導電層を備えるアパーチャマスクの実施例の拡大側方断面図である。
【図６】導電層を備えるアパーチャマスクの比較例の拡大側方断面図である。
【図７Ａ】図１のアパーチャマスクの作製方法に係る側方断面図（１／６）である。
【図７Ｂ】図１のアパーチャマスクの作製方法に係る側方断面図（２／６）である。
【図７Ｃ】図１のアパーチャマスクの作製方法に係る側方断面図（３／６）である。
【図７Ｄ】図１のアパーチャマスクの作製方法に係る側方断面図（４／６）である。
【図７Ｅ】図１のアパーチャマスクの作製方法に係る側方断面図（５／６）である。
【図７Ｆ】図１のアパーチャマスクの作製方法に係る側方断面図（６／６）である。
【図８】電子ビーム描画装置を表す。
【符号の説明】
【００４７】
１０１  アパーチャマスク
１１１  半導体基板
１１２  絶縁膜
１１３  半導体層
１２１  ＳＯＩ基板
１３１  導電層
１４１  アパーチャ
２０１  ＳＯＩ基板の上側の表面
２０２  ＳＯＩ基板の下側の表面
２０３  アパーチャの側壁面
２１１  半導体基板の露出面
２１２  絶縁膜の露出面
２１３  半導体層の露出面
３０１  電子ビーム描画装置
３１１  電子銃
３１２  ガンレンズ
３２１  コンデンサレンズ
３２２  第１成形アパーチャマスク
３２３  第１成形偏向器
３３１  プロジェクションレンズ
３３２  第２成形アパーチャマスク
３３３  第２成形偏向器
３４１  縮小レンズ
３４２  対物レンズ
３５１  前段主偏向器
３５２  副偏向器
３５３  主偏向器
３５４  後段主偏向器
４０１  試料
【図１】
2007324284.tif 000003
【図２】
2007324284.tif 000004
【図３】
2007324284.tif 000005
【図４】
2007324284.tif 000006
【図５】
2007324284.tif 000007
【図６】
2007324284.tif 000008
【図７Ａ】
2007324284.tif 000009
【図７Ｂ】
2007324284.tif 000010
【図７Ｃ】
2007324284.tif 000011
【図７Ｄ】
2007324284.tif 000012
【図７Ｅ】
2007324284.tif 000013
【図７Ｆ】
2007324284.tif 000014
【図８】
2007324284.tif 000015