(57)【要約】【課題】  ソフトウェアの負荷を増加させることなく外部デバイスをシリアル接続することが可能な画像形成装置を提供する。【解決手段】  シリアル接続された外部デバイスから連続的に入力されるシリアルデータをパラレルデータに変換し、かつメモリ上の連続アドレス空間に展開するシーケンス制御部４を備えた画像形成装置。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリアル接続された外部デバイスから連続的に入力されるシリアルデータをパラレルデータに変換し、かつ、変換したデータをメモリ上の連続アドレス空間に展開するように制御するシーケンス制御部を備えたことを特徴とする画像形成装置。
【請求項２】
外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換して外部デバイスに出力するように制御するシーケンス制御部を備えたことを特徴とする画像形成装置。
【請求項３】
外部デバイスとの通信データを展開するメモリ空間を複数備え、シリアル接続された前記外部デバイスから連続的に入力されるデータを前記メモリ空間に展開すると共に、前記外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換して前記外部デバイスに出力するように制御するシーケンス制御部を備えたことを特徴とする画像形成装置。
【請求項４】
請求項３記載の画像形成装置において、前記外部デバイスに対する連続アクセス回数を任意に設定可能としたことを特徴とする画像形成装置。
【請求項５】
請求項３記載の画像形成装置において、前記外部デバイスのレジスタアクセス範囲を任意に設定可能としたことを特徴とする画像形成装置。
【請求項６】
請求項１乃至３のいずれか一項に記載の画像形成装置において、スレーブとしてシリアル接続されるデバイス内部に実装されるレジスタを各々の特性に合わせてアドレスマップ上に配置することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の制御基板を備え、制御基板間を通信線で接続することでシステム制御を行う画像形成装置に関する。
【背景技術】
【０００２】
一般的な画像形成装置においては、画像データ処理を行う画像処理部、システム全体のシーケンス制御を実行するシーケンス制御部、モータやセンサなど画像形成動作を実行する上で必要なＩ／Ｏを制御するＩ／Ｏ制御部など複数のモジュールを組み合わせることでシステムが構成されている。
これらのモジュールは画像形成装置の各部に実装され、大型の機器においてはモジュール間の配線長が数メートルとなることもある。このように画像形成装置の各部に分散して配置されているモジュール間でデータのやりとりを行うことにより画像形成動作が実行されるが、配線長が著しく長いモジュール接続においては、一般的なＣＰＵバスなどの非同期バスにより接続すると、信号間のスキューや波形の劣化等、ノイズの混入によりデータエラーの発生頻度が高くなる問題点がある。
Ｉ／Ｏ制御部との通信でエラーが発生した場合、アクチュエータ類の誤動作等による異常動作に至る可能性が大きい。また一般的にＣＰＵバスは多ビットのパラレル接続となっており、高速でデータ送受信が可能であるが、モジュール間の配線数が増大し、コストアップ及び機器内部に占める配線空間の増大など、デメリットを生み出す要因ともなる。
【０００３】
これらの問題点を解決するために、遠方にあるモジュールはクロック同期シリアル通信により接続するという手法がある。クロック同期シリアル通信とすることで信号間のスキューに関する問題は解決され、かつ信号数が減少することでコスト、配線空間の問題を容易に解決することができる。また受信信号を、フィルタを通してシュミットトリガ入力デバイスで受信することによりノイズを効果的に除去することで、データエラーの発生頻度を著しく低減させることが可能である。
その一方でデータ転送をシリアル化するためにはパラレル−シリアル変換の作業が必要となる。通信対象のモジュールがアドレス情報、データ情報をシリアライズした形で送信を行い、受信側ではそれをパラレル変換し、レジスタもしくはＲＡＭ上に展開することで通信情報を認識することが可能となる。またデータを送信する場合においても同様な処理が双方のモジュールで実行されることになる。
このようにシリアル−パラレル変換及びメモリ空間へのデータ展開をソフトウェアにより実行した場合、データの取りこぼしなどを防止するためにもシリアル−パラレル変換モジュールからの変換終了割込をトリガとしてデータの読み出し及び展開を実行する必要があり、ソフトウェアに対する負荷が大きくなるという問題点がある。
また通信対象モジュールに大量のデータが存在する場合、データの即時性を保つためにはクロック同期シリアル通信のクロックレートをアップする必要が生じ、それにより変換割込の発生間隔が短くなり、ソフトウェア及びＣＰＵの処理能力に対する要求仕様が一段と厳しくなるという問題がある。
これらの問題を解決するために、例えば、特許文献１記載の技術では、アドレス情報を省略し、受信したデータにハードウェア的にアドレス情報を付加することでソフトウェアに対する負荷の軽減を図っている。
【特許文献１】特開平１１−３０６１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記特許文献１記載の技術では、送信開始時にアドレス情報をあらかじめ通知する手順が必要であり、ソフトウェアが周期的に繰り返して外部デバイスに対してアクセスを行うポ−リング処理を実行する場合、アドレス通知手順によりソフトウェアに対する負荷を解消しきれないという問題点があった。
そこで、本発明はソフトウェアの負荷を増加させることなく外部デバイスをシリアル接続することが可能な画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、請求項１記載の発明は、シリアル接続された外部デバイスから連続的に入力されるシリアルデータをパラレルデータに変換し、かつ、変換したデータをメモリ上の連続アドレス空間に展開するように制御するシーケンス制御部を備えた画像形成装置を特徴とする。
請求項２記載の発明は、外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換して外部デバイスに出力するように制御するシーケンス制御部を備えた画像形成装置を特徴とする。
請求項３記載の発明は、外部デバイスとの通信データを展開するメモリ空間を複数備え、シリアル接続された前記外部デバイスから連続的に入力されるデータを前記メモリ空間に展開すると共に、前記外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換して前記外部デバイスに出力するように制御するシーケンス制御部を備えた画像形成装置を特徴とする。
請求項４記載の発明は、請求項３記載の画像形成装置において、前記外部デバイスに対する連続アクセス回数を任意に設定可能とした画像形成装置を特徴とする。
請求項５記載の発明は、請求項３記載の画像形成装置において、前記外部デバイスのレジスタアクセス範囲を任意に設定可能とした画像形成装置を主要な特徴とする。
請求項６記載の発明は、請求項１乃至３のいずれか一項に記載の画像形成装置において、スレーブとしてシリアル接続されるデバイス内部に実装されるレジスタを各々の特性に合わせてアドレスマップ上に配置する画像形成装置を特徴とする。
【発明の効果】
【０００６】
請求項１記載の発明によれば、シリアル接続された外部デバイスから連続的に入力されるシリアルデータをパラレルデータに変換し、かつメモリ上の連続アドレス空間に展開するように制御するシーケンス制御部を備えたことで、シリアル接続された外部デバイスを擬似的にメモリマップ上に配置されたデバイスとしてアクセスすることができる。
請求項２記載の発明によれば、外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換し、外部デバイスに出力するように制御するシーケンス制御部を備えたことで、シリアル接続された外部デバイスを擬似的にメモリマップ上に配置されたデバイスとしてアクセスすることができる。
請求項３記載の発明によれば、外部デバイスとの通信データを展開するメモリ空間を複数備え、シリアル接続された前記外部デバイスから連続的に入力されるデータをメモリ空間に展開すると共に、外部デバイスに対する出力データをメモリ展開し、メモリ上に展開されたデータを連続的にシリアル変換して外部デバイスに出力するように制御するシーケンス制御部を備えたことで、シリアル接続された外部デバイスを擬似的にメモリマップ上に配置されたデバイスとしてアクセスすることができる。
請求項４記載の発明によれば、外部デバイスに対する連続アクセス回数を任意に設定可能となる。
請求項５記載の発明によれば、外部デバイスのレジスタアクセス範囲を任意に設定可能となる。
請求項６記載の発明によれば、レジスタ配置をレジスタの属性により分類することでよりリアルタイム性が高いレジスタ群について高頻度でアクセスし、リアルタイム性の低いレジスタについてはアクセス頻度を低くするアクセス制御が容易となり、ソフトウェアの負荷を増加させることなく、リアルタイム性を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を図面に従って説明する。
［第１の実施形態］
図１、図２、図３、図５を用いて第１の実施形態を説明する。
図１は本発明の実施形態に係る画像形成装置の全体ブロック図、図２は図１に示す制御部のうちシーケンス制御部とＩ／Ｏ制御部のブロック図、図３は図２に示すシーケンス制御部の第１の例を示すブロック図、図５は本発明の画像形成装置における第１の制御例を示すフローチャートである。
図１に示すように、本実施形態の画像形成装置は大きく分け、原稿を読み出すスキャナ部１、作像プロセスにより転写紙に画像を形成すループロッタ部２、及び画像形成装置の動作を制御する制御部３に分類される。スキャナ部１、プロッタ部２はモータやアクチュエータなど、メカトロニクスにより構成され、制御部３はそのメカトロニクスのシーケンス制御を行うことで原稿を読み取り、その画像情報を転写紙に印字する機能を実現する。
制御部３をさらに分類すると、ＣＰＵを実装しプログラムを実行するシーケンス制御部４と、画像データを処理する画像処理部５と、アクチュエータ制御やセンサからの入力信号処理を行うＩ／Ｏ制御部６に分類される。
シーケンス制御部４は、図２に示しように、ＣＰＵ７、ＲＯＭ８、ＲＡＭ９などのロジックＩＣにより構成され、ＲＯＭ８に格納されたプログラムに従って画像処理部５、Ｉ／Ｏ制御部６に制御信号を発行することで画像形成装置の動作を司る。ＣＰＵ７にはＣＰＵコア１０（図３）のほか、各種機能を実現するモジュールが組み込まれており、シリアル通信モジュール１１などもＣＰＵチップに内蔵される。
画像処理部５は主に画像処理用のＣＰＵや特定機能を実現するＡＳＩＣなどにより構成される。
Ｉ／Ｏ制御部６はアクチュエータを駆動するドライバと、センサなどからの入力信号を波形整形するフィルタ回路と、入出力信号を制御するＩ／ＯエキスパンダＡＳＩＣ１２から構成される。
第１の実施形態の画像形成装置においては、シーケンス制御部４のＣＰＵ７とＩ／Ｏ制御部６のＩ／ＯエキスパンダＡＳＩＣ１２とをシリアルインターフェースにより接続する。
【０００８】
図３に示すように、シリアル通信モジュール１１にはシフトレジスタ１４、１５とシフト制御回路１６が組み込まれている。シリアル通信線は同期クロック１７と受信データ１８、送信データ線１９により構成され、データ受信時、同期クロック１７の有効エッジに同期して入力データがシフトレジスタ１４、１５に格納される。
シフトレジスタ１４、１５は同期クロック１７に同期して格納データをビットシフトし、１フレーム分（本実施形態では８ビット）のシフト動作が完了した時点で、シフト制御回路１６よりシフト完了を示す転送完了信号が出力される。
シリアル−パラレル変換モジュールは、受信データバッファ２１、受信アドレスカウンタ２２、受信データ転送回数カウンタ２３、受信コントロール回路２４等により構成される。受信コントロール回路２４はシフト制御回路１６から出力された転送完了信号を受信すると、受信シフトレジスタ１４から８ビットのデータを読み出し、受信データバッファ２１に格納する。受信アドレスカウンタ２２には入力データを格納するメモリ空間（本実施形態ではＣＰＵ内蔵ＲＡＭ２５とする）の先頭アドレスが動作開始前にソフトウェアによって設定されている。
外部デバイスは８ビットのレジスタデータを１フレームとし、全レジスタのデータを１ブロックとして連続的に出力する。１ブロックの転送が完了した時点で、再度、先頭レジスタのデータを出力するという送信動作を繰り返す。また外部デバイスのレジスタ数は受信データ転送回数カウンタ規定値と同数となっている。
【０００９】
外部デバイスより入力された受信データが受信データバッファ２１に格納されると受信アドレスカウンタ２２により示されるアドレス空間（内蔵ＲＡＭ２５）に対して、データ転送回路がライト動作を実行し、受信データ１８を書き込む。内蔵ＲＡＭ２５への書き込みが完了すると受信アドレスカウンタのアドレス値が＋１インクリメントされる。同様に受信データ転送回数カウンタ２３は初期設定値から−１デクリメントする。
次の受信データが受信データバッファ２１に格納されると受信アドレスカウンタ２２が示す「初期アドレス設定値＋１」のメモリ空間に受信データを書き込む。この動作を繰り返すことでシリアル通信により入力されたデータが順次、内蔵ＲＡＭ２５に格納され、自動的にメモリ空間に展開される。
また受信データ転送回数カウンタ２３は受信動作ごとにカウントダウンする。受信コントロール回路２４は受信データ転送回数カウンタの２３カウンタ値が０になった時点で受信アドレスカウンタ２２、受信データ転送回数カウンタ２３を初期化し、シリアルデータの受信動作を繰り返し実行する。
プログラムは通信開始前に受信アドレスカウンタ２２、受信データ転送回数カウンタ２３に初期値を設定し、通信開始トリガを出力した後はこれらのデータ展開動作には関与せず、内蔵ＲＡＭ２５にアクセスすれば、自動的に展開されたデータを読み出すことが可能となり、シリアル接続されたＩ／ＯエキスパンダＡＳＩＣ１２を、あたかもメモリマップ上に展開されたデバイスとしてアクセスすることが可能となる。
図５に示すように、第１の実施形態では受信アドレスカウンタセット（Ｓ１）、受信転送回数カウンタセット（Ｓ２）、通信スタートコマンド発行（Ｓ３）、内蔵ＲＡＭデータ読み出し（Ｓ４）が行われる。
【００１０】
［第２の実施形態］
図１、図２、図３、図６を用いて第２の実施形態を説明する。図６は本発明の画像形成装置における第２の制御例を示すフローチャートである。
図３に示すように、シリアル通信モジュール１１には送信データ用の送信シフトレジスタ１５も備えられており、送信シフトレジスタ１５にセットされたデータが同期クロックの有効エッジに同期して１ビットずつ出力データ線にデータが出力される。シフト制御回路１６は送信シフトレジスタ１５にセットされた送信データが全て出力されるとパラレル−シリアル変換モジュールに転送完了信号を出力する。
パラレル−シリアル変換モジュールには、送信データバッファ３１、送信アドレスカウンタ３２、送信データ転送回数カウンタ３３、送信コントロール回路３４が組み込まれている。シリアル通信モジュール１１から転送完了信号が入力されると送信コントロール回路３４は送信アドレスカウンタ３３にあらかじめソフトウェアによって設定されたアドレス空間（ＣＰＵ内蔵ＲＡＭ２５とする）に対してリード動作を実行し、８ビットデータを送信データバッファ３１に格納する。送信データバッファ３１に格納されたデータは送信シフトレジスタ１５にセットされ、送信シフトレジスタ１５より１ビットずつ出力される。
【００１１】
内蔵ＲＡＭ２５から１バイトのデータを読み出したパラレル−シリアル変換モジュールは、送信アドレスカウンタ３２を＋１インクリメントし、送信転送回数カウンタ３３を−１デクリメントする。送信シフトレジスタ１５から転送完了信号を受信すると、パラレル−シリアル変換モジュールは＋１インクリメントされたアドレスから次の送信データを読み出し、送信動作を繰り返す。
外部デバイスは送信データ転送回数カウンタ規定値と同数のレジスタを持ち、送信シフトレジスタ１５から出力されたデータを順次取り込み、先頭レジスタから順次、データを格納し、最終レジスタへの書き込みが完了すると、再び先頭レジスタに戻り受信データの格納を続ける。
ソフトウェアはパラレル−シリアル変換モジュールの設定及び内蔵ＲＡＭ２５に送信データをセット後、通信開始トリガを発行後は一切の手続きを行うことなく自動的にシリアル接続されたＩ／ＯエキスパンダＡＳＩＣ１２に対してデータを送信することが可能となり、ソフトウェアの負荷を著しく軽減することが可能となる。また送信データはメモリマップ上にアサインされた内蔵ＲＡＭ２５に設定するため、シリアル接続されたＩ／ＯエキスパンダＡＳＩＣ１２を、あたかもメモリマップ上にアサインされたデバイスとして扱うことが可能となる。
図６に示すように、第２の実施形態では、送信アドレスカウンタセット（Ｓ１）、送信転送回数カウンタセット（Ｓ２）、内蔵ＲＡＭ２５への送信データの書込（Ｓ３）、通信スタートコマンド発行（Ｓ４）、内蔵ＲＡＭデータ書き換え（Ｓ５）が行われる。
【００１２】
［第３の実施形態］
図１、図２、図３、図５、図６を用いて第３の実施形態を説明する。
第３の実施形態の画像形成装置においては、内蔵ＲＡＭ２５にシリアル通信用のメモリ空間を２面設定する。一例として１面のメモリ空間の先頭アドレスを０ｘ００１０＿００００とし、最終アドレスを０ｘ００１０＿００ＦＦと設定する。またもう一面のメモリ空間の先頭アドレスを０ｘ００１０＿０１００、最終アドレスを０ｘ１０＿０１ＦＦとする。
シリアル−パラレル変換モジュールの受信アドレスカウンタ２２には００１０＿００００を、受信データ転送回数カウンタ２３に００ＦＦを設定する。またパラレル−シリアル変換モジュールの送信アドレスカウンタ３２には００１０＿０１００を、送信データ転送回数カウンタ３３に００ＦＦを設定する。
ソフトウェアは０ｘ００１０＿０１００から２５６バイトの送信データを内蔵ＲＡＭ２５に設定し、シリアル通信開始トリガを発行する。以上の設定を行い、通信を開始することで、０ｘ００１０＿００００から２５６バイトの空間にはリードデータが、また０ｘ００１０＿０１００から２５６バイトの空間には、Ｉ／ＯエキスパンダＡＳＩＣ１２にライトしたデータが繰り返し更新された状態で展開されることになる。
ソフトウェアが外部デバイスの２０番地のデータに対してリードモデファイライト処理を行う場合、０ｘ００１０＿００２０番地のデータを読み出し、モデファイ処理実施後、０ｘ００１０＿０１２０番地にデータをライトすることでシリアル通信により外部デバイスの２０番地のデータが自動的に更新される。以上の処理によりでリードモデファイライトなどの制御も容易に実行することが可能となる。
【００１３】
［第４の実施形態］
図１、図２、図４、図７、図８を用いて第４の実施形態を説明する。
図４は図２に示すシーケンス制御部の第２の例を示すブロック図、図７は本発明の画像形成装置における第３の制御例を示すフローチャート、図８は本発明の画像形成装置における第４の制御例を示すフローチャートである。
第４の実施形態の画像形成装置においては、図４に示すように、通信モジュールにリピート回数カウンタ（モジュール）２６、３６を持つ。ＣＰＵ７（ＣＰＵコア１０）は通信開始時、リピート回数カウンタ２６、３６に対して通信開始コマンドを発行する。このトリガ入力を検出するとシリアル通信モジュール１１に対して通信開始トリガを発行する。
送信データ、受信データ全ての送受信が完了するとデータ転送回数カウンタ２３、３３よりリピート回数カウンタ２６、３６に完了割り込みが入力され、この信号を受け、リピート回数カウンタ２６、３６を−１デクリメントする。このカウンタが０以外である場合、リピート回数カウンタ２６、３６はシリアル通信モジュール１１に対して初期化信号を発行し、連続転送動作を繰り返し実行させる。
連続通信動作を繰り返し、リピート回数カウンタ２６、３６が０になった後、次の完了信号が入力されるとリピート回数カウンタ２６、３６はＣＰＵ７に対して送信／受信完了割り込みを発行し、ＣＰＵ７に対して設定回数のデータ送受信が完了したことを通知する。
ソフトウェアはリピート回数カウンタ２６、３６、シリアル通信モジュール１１に対して初期設定を実施し、通信開始コマンドを発行した後は内蔵ＲＡＭ２５にアクセスするのみでシリアル接続されたＩ／ＯエキスパンダＡＳＩＣ１２からの受信データを読み出すことが可能となり、またＲＡＭ９へデータをライトすることで一定時間後にはシリアル通信によりＩ／ＯエキスパンダＡＳＩＣ１２にデータがライトされるため、シリアル接続されたＩ／ＯエキスパンダＡＳＩＣ１２を、あたかもメモリマップ上にアサインされたデバイスとして扱うことが可能となる。
図７に示すように、第４の実施形態では、アドレスカウンタセット（Ｓ１）、データ転送回数カウンタセット（Ｓ２）、リピート回数カウンタ設定（Ｓ３）、通信スタートコマンド発行（Ｓ４）、受信完了割込入力判断（Ｓ５）が行われる。
また図８に示すように、第４の実施形態ではアドレスカウンタセット（Ｓ１）、データ転送回数カウンタセット（Ｓ２）、内部ＲＡＭへの送信データ書込（Ｓ３）、リピート回数カウンタ設定（Ｓ４）、通信スタートコマンド発行（Ｓ５）、受信完了割込入力判断（Ｓ６）が行われる。
【００１４】
［第５の実施形態］
図１、図２、図４、図９を用いて第５の実施形態を説明する。
図９は本発明の画像形成装置における第５の制御例を示すフローチャートである。
第５の実施形態の画像形成装置においてはデータ転送回数カウンタ２３６、３３に任意の値を設定できる。データ転送回数カウンタ２３、３３に小さな値を設定することにより、シリアル通信によりデータの送受信を行うレジスタ数を少数に限定することができる。これにより通信対象となる最初のレジスタから最後のレジスタまでの通信時間が短くなり、結果として外部デバイスに対して実行されるシリアル通信のループ時間が短く設定される。
例えば電源起動時の初期設定動作においてはＩ／ＯエキスパンダＡＳＩＣ１２の全てのレジスタに対してライト設定を実行し、かつ正常に設定されたかを確認するための読み出し動作が必要となる。しかしいったん初期設定を実行後はリセット信号がアサートされるまでは再設定が不要なレジスタ等も存在し、画像形成動作中にこれらのレジスタに対してアクセスする必要は無い。逆にこれらのレジスタに対してアクセスすることでアクセス対象のレジスタが増加し、結果として各レジスタに対するアクセス頻度が低下することになる。
また画像形成動作時にアクセスが必要なレジスタについても、数ｍｓ周期でアクセスする必要があるリアルタイム性の高い信号を管理するレジスタと、接続検知信号のように数百ｍｓ周期でアクセスすれば問題ないような信号を管理するレジスタもある。このようにレジスタごとに要求仕様が異なる場合、リアルタイム性の高いレジスタに対しては高頻度で、リアルタイム性の低いレジスタについては低頻度でアクセスすることにより通信効率を向上させることが可能である。
第５の実施形態の画像形成装置においては、データ転送回数カウンタ２３、３３の値を任意に設定することで、アクセス対象を限定し、シリアル通信を同じ転送レートに設定した場合でも短い周期でレジスタにアクセスすることが可能となる。これによりＩ／ＯエキスパンダＡＳＩＣ１２に入力された信号の変化もより短いタイムラグでＲＡＭ９に取り込むことができ、また送信データもより短時間の内にＩ／ＯエキスパンダＡＳＩＣ１２に送信され、外部に対して出力することが可能となる。
図９に示すように、第５の実施形態では、アドレスカウンタセット（Ｓ１）、データ転送回数カウンタセット（初期設定用）（Ｓ２）、内部ＲＡＭへの送信データ書込（Ｓ３）、リピート回数カウンタに１を設定（Ｓ４）、通信スタートコマンド発行（Ｓ５）、受信完了割込入力判断（Ｓ６）、アドレスカウンタセット（Ｓ７）、データ転送回数カウンタセット（通常動作用）（Ｓ８）、内部ＲＡＭへの送信データ書込（Ｓ９）、リピート回数カウンタ設定（通常動作用）（Ｓ１０）、通信スタートコマンド発行（Ｓ１１）が行われる。
【００１５】
［第６の実施形態］
図１、図２、図４、図９、図１０を用いて第６の実施形態を説明する。図１０はＩ／ＯエキスパンダＡＳＩＣのレジスタ配置を示す図である。
第６の実施形態の画像形成装置においては、シリアル接続されるＩ／ＯエキスパンダＡＳＩＣ１２のレジスタ配置をシリアル通信モジュール１１の動作に最適化する。
Ｉ／ＯエキスパンダＡＳＩＣ１２はＩ／Ｏポートが主機能となっており、データレジスタ、入出力設定レジスタ、機能選択レジスタなどのレジスタ軍により構成される。
このうち入出力設定レジスタはＩ／Ｏ端子の入出力設定を行う機能を有し、例えばこのレジスタに１をセットすると端子が出力端子、０を設定すると入力端子に設定される。また機能選択レジスタは端子をＩ／Ｏポートとして使用するか、その他の機能に設定するかをレジスタ設定値によって決定するレジスタである。
このようなレジスタ構成を持つ場合、入出力設定レジスタ、機能選択レジスタは初期設定時に一度設定を行えば、リセット信号がアサートされるまでは再設定を行う必要が極めて低くなる。このためデータレジスタと入出力設定レジスタなどがアドレス的に混在すると、シリアル通信により連続的にアドレスを更新する場合、本来不要な入出力設定レジスタに対してもライト動作が行われ、有効データの転送通信効率が低下する原因となる。
【００１６】
第６の実施形態の画像形成装置においては、Ｉ／ＯエキスパンダＡＳＩＣ１２のレジスタ配置を、データレジスタとそれ以外の入出力設定レジスタなどを分離して形とする。通常の画像形成動作に使用する入出力信号が格納されるデータレジスタの配置を０ｘ００００〜０ｘ００ＦＦ、初期化動作時に設定する入出力設定レジスタを０ｘ０１００〜０ｘ０１ＦＦ、機能選択レジスタを０ｘ０２００〜０ｘ０２１Ｆのアドレス空間に配置した場合、電源投入後の初期化動作では送信データ転送カウンタに（送信アドレスカウンタ設定値＋２１Ｆ）の値を設定する。
これにより自動送信動作によりＩ／ＯエキスパンダＡＳＩＣ１２の０ｘ００００〜０ｘ０２１Ｆ番地に対してデータの送信が実行される。リピート回数カウンタ２６、３６には１が設定されているため、送信ループが一回実行されるとＣＰＵ７に対して送信完了割り込みが入力される。割込み信号を受けたＣＰＵ７はデータ転送回数カウンタ２３、３３に（送信アドレスカウンタ設定値＋０ＦＦ）の値を改めて設定する。
これにより次のループからはデータレジスタに対してのみ、データ送信が実行されることになり、不要なレジスタへのアクセスを排除することで通信効率を向上させることが可能となる。
またデータレジスタについてもよりリアルタイム性が高い信号を０ｘ００３Ｆまでに集中させ、０ｘ００４０から０ｘ００ＦＦまではリアルタイム性の低い信号を集中させた場合、０ｘ００００〜０ｘ００３Ｆまでを１０回スキャンする設定を行い、その送信完了割り込みが入力された場合に、データ転送回数カウンタ２３、３３に（送信アドレスカウンタ設定値＋０ＦＦ）を設定し、リピート回数を１に設定する。
再び送信完了割り込みが入力されると、データ転送回数カウンタ２３、３３に（送信アドレスカウンタ設定値＋０３Ｆ）を設定し、リピート回数を１０に設定する。
以上の設定を繰り返すことで０ｘ００００〜０ｘ００３Ｆはより短周期でアクセス可能となり、リアルタイム性の低い０ｘ００４０〜０ｘ００ＦＦまでのレジスタに優先してアクセスすることが可能となる。
このようにデータレジスタをアドレス空間内に集中的に配置することで実動作時、データレジスタのみに対してアクセス設定を行うことが可能となり、よりデータの転送効率を向上させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る画像形成装置の全体ブロック図。
【図２】図１に示す制御部のうちシーケンス制御部とＩ／Ｏ制御部のブロック図。
【図３】図２に示すシーケンス制御部の第１の例を示すブロック図。
【図４】図２に示すシーケンス制御部の第２の例を示すブロック図。
【図５】本発明の画像形成装置における第１の制御例を示すフローチャート。
【図６】本発明の画像形成装置における第２の制御例を示すフローチャート。
【図７】本発明の画像形成装置における第３の制御例を示すフローチャート。
【図８】本発明の画像形成装置における第４の制御例を示すフローチャート。
【図９】本発明の画像形成装置における第５の制御例を示すフローチャート。
【図１０】Ｉ／ＯエキスパンダＡＳＩＣのレジスタ配置を示す図。
【符号の説明】
【００１８】
１  スキャナ部
２  プロッタ部
３  制御部
４  シーケンス制御部
５  画像処理部
６  Ｉ／Ｏ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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