(57)【要約】【課題】高精度、かつ高速性および経済性に優れたスイッチトキャパシタアンプ回路を提供する。【解決手段】スイッチトキャパシタアンプ回路１に、オペアンプ１０と、オペアンプ１０に入力される入力電圧をサンプリングする入力サンプリングキャパシタ２１と、オペアンプ１０に並列に設けられオペアンプ１０から出力される電圧をサンプリングする出力サンプリングキャパシタ２２と、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６、第七スイッチ３７からなるスイッチ群とを具備し、これらのスイッチ群の開閉によりオペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷を用いて出力電圧を補正し、出力線１６に出力する。【選択図】図１
2007324696.tif 000002
【特許請求の範囲】
【請求項１】
入力される入力電圧を増幅して出力電圧として出力する増幅手段と、
前記増幅手段に入力電圧を入力するための入力線の中途部に設けられ、前記増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、
前記増幅手段に並列に設けられ、前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、
前記入力線の中途部、かつ、前記入力サンプリングキャパシタを挟んで前記増幅手段の反対側に設けられる第一スイッチと、
前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記増幅手段の間に設けられる第二スイッチと、
前記出力サンプリングキャパシタに並列に設けられる第三スイッチと、
一端が前記入力線の中途部、かつ、前記第一スイッチおよび入力サンプリングキャパシタの間に接続される出力線の中途部に設けられる第四スイッチと、
一端が前記入力線の中途部、かつ、前記第一スイッチおよび入力サンプリングキャパシタの間に接続され、他端が基準電位に接続される配線の中途部に設けられる第五スイッチと、
一端が前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記第二スイッチの間に接続され、他端が基準電位に接続される配線の中途部に設けられる第六スイッチと、
一端が前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記第二スイッチの間に接続され、他端が前記増幅手段の出力端子に接続される配線の中途部に設けられる第七スイッチと、
を具備し、
前記第一スイッチを閉じ、前記第二スイッチを開き、前記第三スイッチを閉じ、前記第四スイッチを開き、前記第五スイッチを開き、前記第六スイッチを閉じ、前記第七スイッチを開くことにより、前記入力線から入力された入力電圧に対応する電荷を前記入力サンプリングキャパシタに蓄える第一フェーズと、
前記第一スイッチを開き、前記第二スイッチを閉じ、前記第三スイッチを開き、前記第四スイッチを開き、前記第五スイッチを閉じ、前記第六スイッチを開き、前記第七スイッチを開くことにより、前記入力サンプリングキャパシタに蓄えられた電荷を前記出力サンプリングキャパシタに転送し、蓄える第二フェーズと、
前記第一スイッチを開き、前記第二スイッチを開き、前記第三スイッチを開き、前記第四スイッチを閉じ、前記第五スイッチを開き、前記第六スイッチを開き、前記第七スイッチを閉じることにより、前記増幅手段のゲイン誤差に起因して前記入力サンプリングキャパシタに残留する電荷を用いて出力電圧を補正し、出力線に出力する第三フェーズと、
に順に切り替わるスイッチトキャパシタアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された入力電圧を所定のゲインで増幅した出力電圧を出力するスイッチトキャパシタアンプ回路の技術に関する。
より詳細には、スイッチトキャパシタアンプ回路に生じるゲイン誤差を補正する技術に関する。
【背景技術】
【０００２】
従来、キャパシタ、オペアンプおよび複数のスイッチを具備し、当該複数のスイッチを切り替えることにより、キャパシタに入力電圧をサンプリングまたはホールドするスイッチトキャパシタアンプ回路の技術は公知となっている。
【０００３】
スイッチトキャパシタアンプ回路を構成するオペアンプのゲイン（ＤＣゲイン；直流利得倍数）は通常、ゲイン誤差と呼ばれる誤差を含んでいる。ゲイン誤差は当該オペアンプのゲインが有限の値であることに起因して生じる誤差である。
ゲイン誤差を小さくする程、スイッチトキャパシタアンプ回路の変換精度は高くなる（ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響が小さくなる）ことから、高い変換精度が要求されるスイッチトキャパシタアンプ回路においては、ゲイン誤差を極力小さくすることが求められる。
ここで、ゲイン誤差は一般にはスイッチトキャパシタアンプ回路のゲインの逆数の項を含むことから、スイッチトキャパシタアンプ回路にゲインの大きいオペアンプを用いることにより、ゲイン誤差を小さくすることが可能である。
【０００４】
一方、オペアンプに接続されるキャパシタ群の配置により、ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくするスイッチトキャパシタアンプ回路も検討されている。例えば特許文献１に記載の如くである。
【０００５】
図６および図７に示す従来のスイッチトキャパシタアンプ回路１０１は、オペアンプ１１０に入力電圧を入力するための入力線１１１に並列に設けられ、入力電圧をサンプリングする二つのキャパシタ１２１・１２２を具備するものである。
スイッチトキャパシタアンプ回路１０１は、サンプリングフェーズ（図６）ではスイッチ１３１・１３３・１３５が閉じ、スイッチ１３２・１３４が開くことにより、キャパシタ１２１・１２２に入力電圧に対応する電荷が蓄えられる、すなわち、入力電圧がサンプリングされる。
スイッチトキャパシタアンプ回路１０１は、ホールディングフェーズ（図７）ではスイッチ１３１・１３３・１３５が開き、スイッチ１３２・１３４が閉じることにより、先のサンプリングフェーズにおいてキャパシタ１２１・１２２に蓄えられた電荷をキャパシタ１２１にホールドし、キャパシタ１２１の静電容量およびキャパシタ１２１にホールドされた電荷との関係で定まる出力電圧を出力線１１２に出力する。
【０００６】
図８および図９に示す特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、オペアンプ２１０に入力電圧を入力するための入力線２１１に並列に設けられ、入力電圧をサンプリングする二つのキャパシタ２２１・２２２と、キャパシタ２２１・２２２に比べて小さい（例えば、１０００分の１程度の）静電容量を有しキャパシタ２２１・２２２に並列に接続されるキャパシタ２２３を具備するものである。
スイッチトキャパシタアンプ回路２０１は、サンプリングフェーズ（図８）ではスイッチ２３１・２３３・２３５が閉じ、スイッチ２３２・２３４が開くことにより、キャパシタ２２１・２２２・２２３に入力電圧に対応する電荷が蓄えられる、すなわち、入力電圧がサンプリングされる。
スイッチトキャパシタアンプ回路２０１は、ホールディングフェーズ（図９）ではスイッチ２３１・２３３・２３５が開き、スイッチ２３２・２３４が閉じることにより、先のサンプリングフェーズにおいてキャパシタ２２１・２２２・２２３に蓄えられた電荷をキャパシタ２２１にホールドし、キャパシタ２２１の静電容量およびキャパシタ２２１にホールドされた電荷との関係で定まる出力電圧を出力線２１２に出力する。
【０００７】
特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、従来のスイッチトキャパシタアンプ回路１０１と比べると、相対的にはゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくすることが可能である。
【０００８】
また、ゲイン誤差に対応する電荷を別途サンプリングし、これを用いて出力電圧を補正することによりゲイン誤差を解消するスイッチトキャパシタアンプ回路も検討されている。例えば、特許文献２に記載の如くである。
【０００９】
しかし、特許文献１に記載のスイッチトキャパシタアンプ回路２０１は、従来のスイッチトキャパシタアンプ回路１０１と同様に、本質的にはゲイン誤差を完全に無くすことができないという問題がある。
例えば、スイッチトキャパシタアンプ回路２０１のオペアンプ２１０のゲインを１０００倍（６０ｄＢ）とし、キャパシタ２２１の静電容量Ｃ１およびキャパシタ２２２の静電容量Ｃ２を同じとし（Ｃ１＝Ｃ２）、キャパシタ２２３の静電容量Ｃ３をキャパシタ２２１・２２２の静電容量の１０００分の１とする（Ｃ３＝（１／１０００）×Ｃ１）と、ゲイン誤差は７ｂｉｔ（図５参照）となるため、変換精度が１６ｂｉｔ程度の高精度のＡＤ変換器等にはそのままでは適用することができない。
仮に、オペアンプ２１０のゲインを大きくすることによりスイッチトキャパシタアンプ回路２０１のゲイン誤差を１６ｂｉｔ程度とするためには、オペアンプ２１０のゲインを３１６万倍（１３０ｄＢ）以上とする必要があり、オペアンプ２１０が高価なものとなるとともに、スイッチトキャパシタアンプ回路２０１を用いた回路の複雑化・大面積化の要因となるため好ましくない。
【００１０】
また、特許文献２に記載のスイッチトキャパシタアンプ回路は、ゲイン誤差に対応する電荷を、主となるオペアンプとは別のオペアンプによりサンプリングする構成であるため、動作速度が遅く（フェーズの切り替えに要する時間が長く）、高価なものとなること、およびこのように別のオペアンプを用いた場合でも、やはり主となるオペアンプにゲイン誤差の影響が残ってしまうという問題がある。
【特許文献１】特開２０００−１３１８９号公報
【特許文献２】特表２００５−５０２２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は以上の如き状況に鑑み、高精度（ゲイン誤差が入力電圧と出力電圧の比に及ぼす影響を小さくすることが可能）化が可能なスイッチトキャパシタアンプ回路、およびスイッチトキャパシタアンプ回路のゲイン誤差補正方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
【００１３】
即ち、請求項１においては、
入力される入力電圧を増幅して出力電圧として出力する増幅手段と、
前記増幅手段に入力電圧を入力するための入力線の中途部に設けられ、前記増幅手段に入力される入力電圧をサンプリングする入力サンプリングキャパシタと、
前記増幅手段に並列に設けられ、前記増幅手段から出力される電圧をサンプリングする出力サンプリングキャパシタと、
前記入力線の中途部、かつ、前記入力サンプリングキャパシタを挟んで前記増幅手段の反対側に設けられる第一スイッチと、
前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記増幅手段の間に設けられる第二スイッチと、
前記出力サンプリングキャパシタに並列に設けられる第三スイッチと、
一端が前記入力線の中途部、かつ、前記第一スイッチおよび入力サンプリングキャパシタの間に接続される出力線の中途部に設けられる第四スイッチと、
一端が前記入力線の中途部、かつ、前記第一スイッチおよび入力サンプリングキャパシタの間に接続され、他端が基準電位に接続される配線の中途部に設けられる第五スイッチと、
一端が前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記第二スイッチの間に接続され、他端が基準電位に接続される配線の中途部に設けられる第六スイッチと、
一端が前記入力線の中途部、かつ、前記入力サンプリングキャパシタおよび前記第二スイッチの間に接続され、他端が前記増幅手段の出力端子に接続される配線の中途部に設けられる第七スイッチと、
を具備し、
前記第一スイッチを閉じ、前記第二スイッチを開き、前記第三スイッチを閉じ、前記第四スイッチを開き、前記第五スイッチを開き、前記第六スイッチを閉じ、前記第七スイッチを開くことにより、前記入力線から入力された入力電圧に対応する電荷を前記入力サンプリングキャパシタに蓄える第一フェーズと、
前記第一スイッチを開き、前記第二スイッチを閉じ、前記第三スイッチを開き、前記第四スイッチを開き、前記第五スイッチを閉じ、前記第六スイッチを開き、前記第七スイッチを開くことにより、前記入力サンプリングキャパシタに蓄えられた電荷を前記出力サンプリングキャパシタに転送し、蓄える第二フェーズと、
前記第一スイッチを開き、前記第二スイッチを開き、前記第三スイッチを開き、前記第四スイッチを閉じ、前記第五スイッチを開き、前記第六スイッチを開き、前記第七スイッチを閉じることにより、前記増幅手段のゲイン誤差に起因して前記入力サンプリングキャパシタに残留する電荷を用いて出力電圧を補正し、出力線に出力する第三フェーズと、
に順に切り替わるものである。
【発明の効果】
【００１４】
本発明の効果として、以下に示すような効果を奏する。
【００１５】
請求項１においては、スイッチトキャパシタアンプ回路の高精度化に寄与する。
【発明を実施するための最良の形態】
【００１６】
以下では、図１を用いて、本発明に係るスイッチトキャパシタアンプ回路の実施の一形態であるスイッチトキャパシタアンプ回路１の構成について説明する。
スイッチトキャパシタアンプ回路１は、所定の入力電圧をサンプリングおよびホールドし、入力電圧をホールドしている間に所定のゲイン（ＤＣゲイン；直流利得倍数）で増幅した出力電圧を出力するものである。
【００１７】
スイッチトキャパシタアンプ回路１は主としてオペアンプ１０、入力サンプリングキャパシタ２１、出力サンプリングキャパシタ２２、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６、第七スイッチ３７等を具備する。
【００１８】
オペアンプ（Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ；演算増幅器）１０は本発明に係る増幅手段の実施の一形態であり、入力される入力電圧を増幅して出力電圧として出力するためのデバイスである。
オペアンプ１０は入力された入力電圧を増幅して出力電圧として出力するためのデバイスであれば良く、専用品でも良いが、市販のオペアンプを用いて達成することも可能である。また、オペアンプ１０は真空管やトランジスタ、抵抗器等を組み合わせたものでも良く、ＩＣチップ（ＩＣ化されたもの）で達成することも可能である。
【００１９】
オペアンプ１０は反転入力端子１０ａ、非反転入力端子１０ｂ、出力端子１０ｃを有する。
反転入力端子１０ａは入力線１１に接続される。
入力線１１は入力電圧をオペアンプ１０に入力するための配線である。入力線１１の一端は回路入力端子１１ａとされて図示せぬ外部の回路（スイッチトキャパシタアンプ回路１に入力電圧を入力するための回路）に接続され、入力線１１の他端は反転入力端子１０ａに接続される。
非反転入力端子１０ｂは配線１２を介して基準電位に接続される。出力端子１０ｃには配線１３が接続される。
【００２０】
入力サンプリングキャパシタ２１は、入力線１１からオペアンプ１０に入力される入力電圧をサンプリングする、すなわち入力電圧に対応する電荷を蓄えるものである。入力サンプリングキャパシタ２１は通常はコンデンサ等で構成され、入力線１１の中途部に設けられる。
【００２１】
出力サンプリングキャパシタ２２は、オペアンプ１０から出力される電圧をサンプリングする、すなわちオペアンプ１０から出力される電圧に対応する電荷を蓄えるものであり、通常はコンデンサ等で構成される。
出力サンプリングキャパシタ２２は配線１４の中途部に設けられ、配線１４の一端は入力線の中途部の接続点４５に接続されるとともに、配線１４の他端は配線１３の中途部の接続点４８に接続される。
このように、出力サンプリングキャパシタ２２は、オペアンプ１０に並列に設けられる。
言い換えれば、出力サンプリングキャパシタ２２の一端がオペアンプ１０の反転入力端子１０ａに接続されるとともに他端がオペアンプ１０の出力端子１０ｃに接続される。
【００２２】
第一スイッチ３１は入力線１１の中途部、かつ、入力サンプリングキャパシタ２１を挟んでオペアンプ１０の反対側に設けられるスイッチである。
【００２３】
第二スイッチ３２は入力線１１の中途部、かつ、入力サンプリングキャパシタ２１およびオペアンプ１０の間に設けられるスイッチである。
【００２４】
第三スイッチ３３は配線１５の中途部に設けられるスイッチである。配線１５の一端は配線１４の中途部の接続点４６に接続され、他端は配線１４の中途部の接続点４７に接続される。
このように、第三スイッチ３３は出力サンプリングキャパシタ２２に並列に設けられる。
言い換えれば、第三スイッチ３３の一端が出力サンプリングキャパシタ２２の一方の端子に接続されるとともに第三スイッチ３３の他端が出力サンプリングキャパシタ２２の他方の端子に接続される。
【００２５】
第四スイッチ３４は出力線１６の中途部に設けられるスイッチである。
出力線１６はオペアンプ１０から出力された出力電圧をスイッチトキャパシタアンプ回路１の外部に出力するための配線である。
出力線１６の一端は回路出力端子１６ａとされて図示せぬ外部の回路（出力電圧が供される回路）に接続され、出力線１６の他端は入力線１１の中途部、かつ、第一スイッチ３１および入力サンプリングキャパシタ２１の間となる位置である接続点４１に接続される。
【００２６】
第五スイッチ３５は配線１７の中途部に設けられるスイッチである。
配線１７の一端は入力線１１の中途部、かつ、第一スイッチ３１および入力サンプリングキャパシタ２１の間となる位置である接続点４２に接続され、配線１７の他端は基準電位に接続される。
【００２７】
なお、本実施例では出力線１６を入力線１１に接続する位置である接続点４１および配線１７を入力線１１に接続する位置である接続点４２をいずれも第一スイッチ３１および入力サンプリングキャパシタ２１の間に設け、かつ接続点４１を接続点４２よりも第一スイッチ３１に近い位置に設ける構成としたが、接続点４２を接続点４１よりも第一スイッチ３１に近い位置に設ける構成としても良い。
【００２８】
第六スイッチ３６は配線１８の中途部に設けられるスイッチである。
配線１８の一端は入力線１１の中途部、かつ、入力サンプリングキャパシタ２１および第二スイッチ３２の間となる位置である接続点４３に接続され、配線１８の他端は基準電位に接続される。
【００２９】
第七スイッチ３７は配線１３の中途部に設けられるスイッチである。
配線１３の一端は入力線１１の中途部、かつ、入力サンプリングキャパシタ２１および第二スイッチ３２の間となる位置である接続点４４に接続され、配線１３の他端はオペアンプ１０の出力端子１０ｃに接続される。
【００３０】
なお、本実施例では配線１８を入力線１１に接続する位置である接続点４３および配線１３を入力線１１に接続する位置である接続点４４をいずれも入力サンプリングキャパシタ２１および第二スイッチ３２の間に設け、かつ接続点４３を接続点４４よりも入力サンプリングキャパシタ２１に近い位置に設ける構成としたが、接続点４４を接続点４３よりも入力サンプリングキャパシタ２１に近い位置に設ける構成としても良い。
【００３１】
なお、本実施例の入力線１１、配線１２、配線１３、配線１４、配線１５、出力線１６、配線１７、配線１８は通常、絶縁体（樹脂等）により被覆された銅線等のケーブルからなるが、本発明に係る入力線、出力線および配線群はこれに限定されず、基板上にプリントされたものや、半導体素子内に形成された回路等、導通可能なものであれば他の構成でも良い。
また、本実施例では、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６および第七スイッチ３７がＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）やバイポーラ型トランジスタ等のスイッチング素子からなる構成としたが、本発明に係る第一スイッチ、第二スイッチ、第三スイッチ、第四スイッチ、第五スイッチ、第六スイッチ、第七スイッチはこれに限定されず、これらのスイッチが接続される配線等の導通および遮断の切り替えが可能であれば他の構成でも良い。
【００３２】
以下では、図１乃至図３を用いて、スイッチトキャパシタアンプ回路１の動作について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１、第二スイッチ３２、第三スイッチ３３、第四スイッチ３４、第五スイッチ３５、第六スイッチ３６および第七スイッチ３７を協動的に切り替えることにより、第一フェーズ→第二フェーズ→第三フェーズ→第一フェーズ→第二フェーズ→第三フェーズ→第一フェーズ・・・の順にスイッチトキャパシタアンプ回路１の状態を切り替えることが可能である。
【００３３】
以下では第一フェーズ（φ１）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を閉じ、第二スイッチ３２を開き、第三スイッチ３３を閉じ、第四スイッチ３４を開き、第五スイッチ３５を開き、第六スイッチ３６を閉じ、第七スイッチ３７を開くことにより、図３に示す第三フェーズから図１に示す第一フェーズに切り替わる。
【００３４】
第一フェーズにおいては、入力線１１から入力された入力電圧に対応する電荷が入力サンプリングキャパシタ２１に蓄えられる。すなわち、入力電圧が入力サンプリングキャパシタ２１にサンプリングされる。また、第三スイッチ３３を閉じることにより出力サンプリングキャパシタ２２の両方の端子を接続し、出力サンプリングキャパシタ２２がリセットされる（第二フェーズに切り替わる前に出力サンプリングキャパシタ２２に電荷が残留していない状態が確保される）。
入力線１１から入力される入力電圧をＶｉｎ、第一フェーズにおける入力サンプリングキャパシタ２１の両端電圧をＶ１（φ１）、入力サンプリングキャパシタ２１の静電容量をＣ１、第一フェーズにおいて入力サンプリングキャパシタ２１に蓄えられる電荷をＱ１とすると、これらの間には以下の数１の関係が成立する。
【００３５】
【数１】
2007324696.tif 000003
【００３６】
第一フェーズに切り替わってから所定の時間経過後、第二フェーズに切り替わる。
【００３７】
以下では第二フェーズ（φ２）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を開き、第二スイッチ３２を閉じ、第三スイッチ３３を開き、第四スイッチ３４を開き（第一フェーズからそのままの状態を維持し）、第五スイッチ３５を閉じ、第六スイッチ３６を開き、第七スイッチ３７を開く（第一フェーズからそのままの状態を維持する）ことにより、図１に示す第一フェーズから図２に示す第二フェーズに切り替わる。
【００３８】
第二フェーズにおいては、入力サンプリングキャパシタ２１に蓄えられた電荷（−Ｑ１）が出力サンプリングキャパシタ２２に転送され、出力サンプリングキャパシタ２２にて蓄えられる。その結果、オペアンプ１０に入力される電圧が保持（ホールド）される。
第二フェーズにおける出力サンプリングキャパシタ２２の両端電圧をＶ２（φ２）とすると、以下の数２の関係が成立する。
【００３９】
【数２】
2007324696.tif 000004
【００４０】
しかし、オペアンプ１０のゲインＡは有限値であるため、オペアンプ１０の反転入力端子１０ａと非反転入力端子１０ｂとの間には電位差が生じ、当該電位差がゲイン誤差の原因となる。そして、オペアンプ１０の反転入力端子１０ａと非反転入力端子１０ｂとの間の電位差に対応する電荷Ｑｇｅｒｒが入力サンプリングキャパシタ２１に残留する。
従って、第二フェーズにおけるオペアンプ１０の出力端子１０ｃの電位Ｖｏｐｏｕｔは、ゲインＡが無限大の理想的な条件において達成される値、すなわち入力サンプリングキャパシタ２１の静電容量Ｃ１および出力サンプリングキャパシタ２２の静電容量Ｃ２の比と入力電圧Ｖｉｎ（第一フェーズにおける入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ１））の積（＝（Ｃ１／Ｃ２）×Ｖｉｎ）からずれた値となる。
【００４１】
第二フェーズにおける入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ２）と出力サンプリングキャパシタ２２の両端電圧をＶ２（φ２）との間には、オペアンプ１０のゲインＡを用いて以下の数３の関係が成立する。
【００４２】
【数３】
2007324696.tif 000005
【００４３】
第二フェーズにおける入力サンプリングキャパシタ２１の残留電荷Ｑｇｅｒｒは、数２および数３を用いて以下の数４で表される。
【００４４】
【数４】
2007324696.tif 000006
【００４５】
第二フェーズにおけるオペアンプ１０の出力端子１０ｃの電位Ｖｏｐｏｕｔ（φ２）は、数１乃至数３を用いて以下の数５で表される。
【００４６】
【数５】
2007324696.tif 000007
【００４７】
第二フェーズに切り替わってから所定の時間経過後、第三フェーズに切り替わる。
【００４８】
以下では第三フェーズ（φ３）について説明する。
スイッチトキャパシタアンプ回路１は、第一スイッチ３１を開き（第二フェーズからそのままの状態を維持し）、第二スイッチ３２を開き、第三スイッチ３３を開き（第二フェーズからそのままの状態を維持し）、第四スイッチ３４を閉じ、第五スイッチ３５を開き（第二フェーズからそのままの状態を維持し）、第六スイッチ３６を開き（第二フェーズからそのままの状態を維持し）、第七スイッチ３７を閉じることにより、図２に示す第二フェーズから図３に示す第三フェーズに切り替わる。
【００４９】
第三フェーズにおいては、基準電位からオペアンプ１０（反転入力端子１０ａと非反転入力端子１０ｂとの間は仮想接地）、出力サンプリングキャパシタ２２、第七スイッチ３７、入力サンプリングキャパシタ２１、第四スイッチ３４を経て出力線１６の回路出力端子１６ａに至る回路が形成される。
【００５０】
第二フェーズから第三フェーズに切り替わる際に第五スイッチ３５が開き、第六スイッチが開いた状態を維持することにより、入力サンプリングキャパシタ２１が基準電位から切り離され、入力サンプリングキャパシタ２１に蓄えられている電荷Ｑｇｅｒｒが保持される。
従って、以下の数６に示す如く第三フェーズにおける入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ３）は第二フェーズにおける入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ２）に等しい。
【００５１】
【数６】
2007324696.tif 000008
【００５２】
また、第二フェーズから第三フェーズに切り替わる際に第二スイッチ３２が開くとともに第三スイッチ３３が開いた状態を維持することにより、出力サンプリングキャパシタ２２に蓄えられている電荷Ｑ１が保持される。
従って、以下の数７に示す如く第三フェーズにおける出力サンプリングキャパシタ２２の両端電圧Ｖ２（φ３）は第二フェーズにおける出力サンプリングキャパシタ２２の両端電圧Ｖ２（φ２）に等しい。
【００５３】
【数７】
2007324696.tif 000009
【００５４】
出力サンプリングキャパシタ２２に蓄えられている電荷Ｑ１が保持されることから、以下の数８に示す如く第三フェーズにおけるオペアンプ１０の出力端子１０ｃの電位Ｖｏｐｏｕｔ（φ３）は第二フェーズにおけるオペアンプ１０の出力端子１０ｃの電位Ｖｏｐｏｕｔ（φ２）に等しい。
【００５５】
【数８】
2007324696.tif 000010
【００５６】
従って、スイッチトキャパシタアンプ回路１の出力電圧Ｖｏｕｔは、以下の数９で表される。
【００５７】
【数９】
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【００５８】
数９に示す如く、スイッチトキャパシタアンプ回路１の出力電圧Ｖｏｕｔは、第三フェーズにおけるオペアンプ１０の電位Ｖｏｐｏｕｔ（φ３）と入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ３）の和で表される。
その結果、ちょうど第三フェーズにおけるオペアンプ１０の電位Ｖｏｐｏｕｔ（φ３）に含まれるゲイン誤差に係る成分（−（１／Ａ）×（Ｃ１／Ｃ２）×Ｖｉｎ）が、入力サンプリングキャパシタ２１の両端電圧Ｖ１（φ３）（＝（１／Ａ）×（Ｃ１／Ｃ２）×Ｖｉｎ）で相殺される。すなわち、第三フェーズにおけるオペアンプ１０の電位Ｖｏｐｏｕｔ（φ３）を入力サンプリングキャパシタ２１に残留する電荷Ｑｇｅｒｒに起因する電圧（Ｖ１（φ３））を用いて補正し、これを出力電圧Ｖｏｕｔとして出力する。
【００５９】
このように、スイッチトキャパシタアンプ回路１の出力電圧Ｖｏｕｔは、オペアンプ１０のゲインＡの値に関わらず入力サンプリングキャパシタ２１と出力サンプリングキャパシタ２２の静電容量の比（Ｃ１／Ｃ２）と入力電圧Ｖｉｎの積となり、高い変換精度を達成することが可能である。
【００６０】
以下では、図４および図５を用いて従来のスイッチトキャパシタアンプ回路１０１および本発明に係るスイッチトキャパシタアンプ回路１を用いてアルゴリズミックＡＤ変換器を構成した場合における変換精度への影響について説明する。
図４に示す如く、アルゴリズミックＡＤ変換器１００１は、サンプルホールド用アンプ１１００、二倍アンプ１２００、比較器１３００を具備する。アルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器（１６ｂｉｔの変換精度が要求される変換器）と仮定する。
サンプルホールド用アンプ１１００として従来のスイッチトキャパシタアンプ回路１０１を用いた場合には、アルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器とするためにはオペアンプ１１０のゲインを約３１６万倍としなければならない。
一方、サンプルホールド用アンプ１１００として本発明に係るスイッチトキャパシタアンプ回路１を用いた場合には、オペアンプ１０のゲインに関わらずアルゴリズミックＡＤ変換器１００１を１６ｂｉｔ変換器とすることが可能である。
【００６１】
以上の如く、スイッチトキャパシタアンプ回路１は、
入力される入力電圧を増幅して出力電圧として出力するオペアンプ１０と、
オペアンプ１０に入力電圧を入力するための入力線１１の中途部に設けられ、オペアンプ１０に入力される入力電圧をサンプリングする入力サンプリングキャパシタ２１と、
オペアンプ１０に並列に設けられ、オペアンプ１０から出力される電圧をサンプリングする出力サンプリングキャパシタ２２と、
入力線１１の中途部、かつ、入力サンプリングキャパシタ２１を挟んでオペアンプ１０の反対側に設けられる第一スイッチ３１と、
入力線１１の中途部、かつ、入力サンプリングキャパシタ２１およびオペアンプ１０の間に設けられる第二スイッチ３２と、
前記出力サンプリングキャパシタに並列に設けられる第三スイッチと、
一端が入力線１１の中途部、かつ、第一スイッチ３１および入力サンプリングキャパシタ２１の間（接続点４１）に接続される出力線１６の中途部に設けられる第四スイッチ３４と、
一端が入力線１１の中途部、かつ、第一スイッチ３１および入力サンプリングキャパシタ２１の間（接続点４２）に接続され、他端が基準電位に接続される配線１７の中途部に設けられる第五スイッチ３５と、
一端が入力線１１の中途部、かつ、入力サンプリングキャパシタ２１および第二スイッチ３２の間（接続点４３）に接続され、他端が基準電位に接続される配線１８の中途部に設けられる第六スイッチ３６と、
一端が入力線１１の中途部、かつ、入力サンプリングキャパシタ２１および第二スイッチ３２の間に接続され、他端がオペアンプ１０の出力端子１０ｃに接続される配線１３の中途部に設けられる第七スイッチ３７と、
を具備し、
第一スイッチ３１を閉じ、第二スイッチ３２を開き、第三スイッチ３３を閉じ、第四スイッチ３４を開き、第五スイッチ３５を開き、第六スイッチ３６を閉じ、第七スイッチ３７を開くことにより、入力線１１から入力された入力電圧に対応する電荷を入力サンプリングキャパシタ２１に蓄える第一フェーズ（φ１）と、
第一スイッチ３１を開き、第二スイッチ３２を閉じ、第三スイッチ３３を開き、第四スイッチ３４を開き、第五スイッチ３５を閉じ、第六スイッチ３６を開き、第七スイッチ３７を開くことにより、入力サンプリングキャパシタ２１に蓄えられた電荷を出力サンプリングキャパシタ２２に転送し、蓄える第二フェーズ（φ２）と、
第一スイッチ３１を開き、第二スイッチ３２を開き、第三スイッチ３３を開き、第四スイッチ３４を閉じ、第五スイッチ３５を開き、第六スイッチ３６を開き、第七スイッチ３７を閉じることにより、オペアンプ１０のゲイン誤差に起因して入力サンプリングキャパシタ２１に残留する電荷を用いて出力電圧を補正し、出力線１６に出力する第三フェーズ（φ３）と、
に順に切り替わるものである。
このように構成することにより、出力電圧へのオペアンプ１０のゲイン誤差の影響を排除することが可能であり、スイッチトキャパシタアンプ回路の高精度化に寄与する。
また、ゲインが大きい増幅手段を用いる必要が無く、スイッチトキャパシタアンプ回路の製造コストの削減が可能であり経済性に優れるとともに、簡素化、集積化（小面積化）を可能とする。
さらに、動作の各局面（フェーズ）において電荷を蓄えるのがいずれもキャパシタ（入力サンプリングキャパシタ２１および出力サンプリングキャパシタ２２）であるため、スイッチトキャパシタアンプ回路の動作速度が速く高速性に優れる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るスイッチトキャパシタアンプ回路の第一フェーズを示す図。
【図２】本発明に係るスイッチトキャパシタアンプ回路の第二フェーズを示す図。
【図３】本発明に係るスイッチトキャパシタアンプ回路の第三フェーズを示す図。
【図４】アルゴリズミックＡＤ変換器を示す図。
【図５】従来および本発明に係るスイッチトキャパシタアンプ回路の変換精度を示す図。
【図６】従来のスイッチトキャパシタアンプ回路の一実施例のサンプリングフェーズを示す図。
【図７】従来のスイッチトキャパシタアンプ回路の一実施例のホールディングフェーズを示す図。
【図８】従来のスイッチトキャパシタアンプ回路の別実施例のサンプリングフェーズを示す図。
【図９】従来のスイッチトキャパシタアンプ回路の別実施例のホールディングフェーズを示す図。
【符号の説明】
【００６３】
１    スイッチトキャパシタアンプ回路
１０  オペアンプ（増幅手段）
２１  入力サンプリングキャパシタ
２２  出力サンプリングキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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