(57)【要約】【課題】基板構成によらずに平坦性が良好に維持された下地面上に膜質の良好な薄膜半導体層を形成することができ、ごく薄いプラスチック基板上に特性の良好な素子を設けた半導体装置を得ることが可能な製造方法を提供する。【解決手段】第１支持基板１上に剥離層３を形成し、次いで剥離層３の表面上にソース／ドレイン電極５をパターン形成した後、これを覆う状態でゲート絶縁膜７を形成する。次に、ソース／ドレイン電極５間におけるゲート絶縁膜７上にゲート電極９をパターン形成する。その後、ゲート電極９を覆う状態で、ゲート絶縁膜７上に第２支持基板層１１を形成する。ソース／ドレイン電極５〜ゲート電極９を、第２支持基板層１１と一体にして、剥離層３の表面において第１支持基板１側から剥離する。この剥離によって得られたソース／ドレイン電極５およびゲート絶縁膜７で構成される剥離面Ａ上に半導体薄膜層１３を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１
支持基板上に剥離層を形成する工程と、
前記剥離層の表面上にソース／ドレイン電極をパターン形成し、これを覆う状態でゲート絶縁膜を形成する工程と、
前記ソース／ドレイン電極間における前記ゲート絶縁膜上にゲート電極をパターン形成する工程と、
前記ゲート電極を覆う状態で前記ゲート絶縁膜上に第２支持基板層を形成する工程と、
前記ソース／ドレイン電極、ゲート絶縁膜、およびゲート電極を、前記第２支持基板層と一体にして、前記剥離層の表面において前記第１支持基板側から剥離する工程と、
前記剥離によって得られた前記ソース／ドレイン電極およびゲート絶縁膜で構成される剥離面上に半導体薄膜層を形成する工程と、
を行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記剥離層は、表面平坦に形成され、
前記剥離面は、前記剥離層の表面状態を受け継いだ平坦性が確保されている
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記半導体薄膜層は、有機半導体材料を用いて塗布形成される
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第２支持基板層は、前記ゲート絶縁膜上に貼り合わせによって形成される
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第２支持基板層は、プラスチック材料からなる
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１支持基板側から前記第２支持基板層側を剥離する工程では、前記剥離層を選択的にエッチング除去する
ことを特徴とする半導体装置の製造方法。
【請求項７】
基板上に、ゲート電極、ゲート絶縁膜、ソース／ドレイン電極、半導体薄膜層がこの順に積層形成された半導体装置において、
前記ゲート絶縁膜の表面側に前記ソース／ドレイン電極が埋め込まれたことにより、当該ゲート絶縁膜およびソース／ドレイン電極によって構成された面が平坦面として構成され、
前記平坦面上に前記半導体薄膜層が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特には有機半導体薄膜を用いた薄膜トランジスタを備えた半導体装置の製造方法およびこれによって得られる半導体装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（thin film transistor）は、電子回路、特にはアクティブマトリックス型のフラットパネルディスプレイにおける画素トランジスタとして広く用いられている。
【０００３】
現在、大部分の薄膜トランジスタは、半導体層（活性層）としてアモルファスシリコンまたは多結晶シリコンを用いるＳｉ系無機半導体トランジスタである。これらの製造は、半導体層の形成に化学気相成長法（Chemical Vapor Deposition；ＣＶＤ）などの真空処理室を必要とする成膜方法を用いるため、プロセスコストが高い。また、高温での熱処理が必要であることから、基板に耐熱性が要求される。
【０００４】
これに対して、有機半導体を利用した有機薄膜トランジスタは、チャネル層となる半導体薄膜を低温で塗布成膜することが可能である。このため、低コスト化に有利であると共に、プラスチック等の耐熱性はないがフレキシブルな基板上への形成も可能である。
【０００５】
図３は、有機薄膜トランジスタの一構成例を示す断面図である。この図に示す有機薄膜トランジスタ１００は、ボトムゲート型であり、例えばガラス基板１０１上に、ゲート電極１０２がパターン形成されており、このゲート電極１０２を覆う状態でゲート絶縁膜１０３が設けられている。そして、ゲート絶縁膜１０３上におけるゲート電極１０２を狭持する位置に、ソース／ドレイン電極１０４がパターン形成されている。また、少なくともソース／ドレイン電極１０４で挟まれたゲート絶縁膜１０３上に、例えばペンタセンからなる有機半導体薄膜層１０５が設けられている（下記非特許文献１参照）。このような構成の有機薄膜トランジスタ１００を作製する場合には、ガラス基板１０１側の構成要素から順に形成される。
【０００６】
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES、1999年6月6日、VOL.46、NO.6、p.1258-1263（特にFig1.)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述したような有機薄膜トランジスタのデバイス性能は、有機半導体薄膜層の成膜状態によって大きく左右され、有機半導体薄膜層の下地界面が平坦に保たれていることが重要である。しかしながら、図３を用いて説明したボトムゲート型の有機薄膜トランジスタの作製においては、基板１０１としてプラスチック基板を用いようとした場合、次のような問題点が発生する。
【０００８】
すなわち、図３に示したような半導体装置１００の作製においては、有機半導体薄膜層１０５を形成するまでの間に、いくつものプロセスを経る。このため、基板１０１としてプラスチック基板を用いた場合には、その中の熱プロセスにおいてプラスチック基板が膨張と収縮を繰り返し、これにより有機半導体薄膜層１０５の成膜下地面であるゲート絶縁膜１０３の表面ラフネスが大きくなる。この表面ラフネスは、プラスチック基板の厚みが薄い程、大きくなる。そして、このように表面ラフネスの大きなゲート絶縁膜上には、成膜状態良好に有機半導体薄膜層１０５を形成することが困難である。
【０００９】
また、ガラス基板やシリコン基板などと比較して、プラスチック基板自体のもともとの表面平滑性が粗いことも、ゲート絶縁膜の表面状態を劣化させている要因となっている。
【００１０】
しかも、ゲート絶縁膜１０３の表面は、下層にパターン形成されたソース／ドレイン電極１０４の影響によって凹凸が形成された状態となっており、この凹凸部分においては有機半導体薄膜層１０５を形成する際における有機半導体材料の異常成長が生じる。
【００１１】
また、半導体装置１００を薄型化する上で基板１０１を薄膜化する場合、基板１０１のみでの取り扱いが困難となる。このため、再剥離型粘着剤等で硬い支持基板上に薄型化した基板１０１を固定してプロセスを行う必要がある。しかしながら、基板１０１としてプラスチック基板を用いた場合には、支持基板とプラスチック基板との密着性や線膨張係数の違いから、熱プロセスや溶剤を用いたプロセスにおいてプラスチック基板にクラックが入ってしまうことがあり、このような貼り合わせのプロセスの適用自体が困難であった。
【００１２】
そこで本発明は、基板構成によらずに平坦性が良好に維持された下地面上に膜質の良好な薄膜半導体層を形成することができ、これにより、ごく薄いプラスチック基板上に特性の良好な素子を設けた半導体装置を得ることが可能な製造方法を提供すること、およびこの製造方法によって得られた半導体装置を提供することを特徴とする。
【課題を解決するための手段】
【００１３】
このような目的を達成するための本発明は、次のような手順を行う半導体装置の製造方法である。先ず、第１支持基板上に表面平坦に剥離層を形成する。次に、この剥離層の平坦化表面上にソース／ドレイン電極をパターン形成し、これを覆う状態でゲート絶縁膜を形成する。次に、ソース／ドレイン電極間におけるゲート絶縁膜上にゲート電極をパターン形成する。次いで、ゲート電極を覆う状態で、ゲート絶縁膜上に第２支持基板層を形成する。その後、ソース／ドレイン電極、ゲート絶縁膜、およびゲート電極を、第２支持基板層と一体にして、剥離層の表面において第１支持基板側から剥離する。次いで、剥離によって得られたソース／ドレイン電極およびゲート絶縁膜で構成される剥離面上に、半導体薄膜層を形成する。
【００１４】
また本発明は、上述した本発明の製造方法によって得られる半導体装置でもあり、ゲート絶縁膜の表面側にソース／ドレイン電極が埋め込まれたことにより、当該ゲート絶縁膜およびソース／ドレイン電極によって構成された面が平坦面として構成されている。そして、この平坦面上に半導体薄膜層が設けられていることを特徴としている。
【００１５】
このような製造方法では、第１支持基板上に形成した構成要素を、最上部に形成した第２支持基板層と一体に第１支持基板側から剥離した後に、第２支持基板層の上方において半導体薄膜層の形成が行われる。このため、最終的には剥離除去される第１支持基板上において、半導体薄膜層を除く構成要素の形成プロセスが行われ、最終的に支持基板として残る第２支持基板層上においては半導体薄膜層の形成のみが行われることになる。
【００１６】
したがって、半導体薄膜層の形成以前のプロセスが行われる第１支持基板を、例えば厚みを持たせて熱プロセスによる伸縮の少ない構成とすることにより、支持基板の伸縮による構成要素の表面ラフネスの劣化が抑えられ、表面ラフネスが抑えられたソース／ドレイン電極およびゲート絶縁膜で構成される剥離面上において、半導体薄膜層の形成を行うことができる。
【００１７】
一方、第２支持基板層に対しては、半導体薄膜層の形成以前の熱プロセスの影響が及ぶことはない。このため、最終的に支持基板として残る第２支持基板層を、熱プロセスによって大きく伸縮する極薄いプラスチック材料で構成することもできる。
【００１８】
さらに、このような製造方法では、第１支持基板上に形成された剥離層の上部に、ソース／ドレイン電極がパターン形成され、これを覆う状態でゲート絶縁膜が形成される。このため、剥離層の表面側に向かうソース／ドレイン電極およびゲート絶縁膜の界面は、ゲート絶縁膜にソース／ドレイン電極が埋め込まれた状態となり、剥離層の表面状態に倣って平坦性が保たれた平坦面となる。したがって、凹凸面上に形成される場合のような異常成長を生じさせることなく、この平坦面上に半導体薄膜層が形成されることになる。
【発明の効果】
【００１９】
以上説明したように本発明によれば、基板として極薄いプラスチック材料を用いた場合であっても、先の熱プロセスの影響による表面ラフネスの悪化が抑えられた表面平坦な下地面上において半導体薄膜層を形成することが可能になり、膜質の良好な半導体薄膜層を得ることができる。これにより、これにより、１００μｍ以下の極薄いプラスチック基板を用いることでフレキシブル性を有すると共に、特性が良好な半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図１および図２の断面工程図に基づき、半導体装置の製造方法、半導体装置の構成の順に説明する。尚ここでは、チャネル層として有機半導体薄膜を用いたボトムゲート型の薄膜トランジスタを例にとり、実施の形態を説明する。
【００２１】
先ず、図１（１）に示すように、表面平坦な第１支持基板１上に、その表面平坦性を保って剥離層３を形成する。
【００２２】
この第１支持基板１は、シリコン基板、石英基板、さらにはサファイア基板など、熱膨張係数の小さい材料が好適に用いられる。また第１支持基板１は、ＲＭＳ表面粗さで１０ｎｍ以下の表面平坦性が保たれていることとし、これにより、剥離層３の表面の平坦性（平滑性）を確実にする。
【００２３】
また、剥離層３は、以降のプロセスにおいて使用するガス、溶剤等に不溶であり、かつ以降の工程においてこの剥離膜３上に形成される構成要素に対して選択的な除去が可能である材料で構成されることとする。このような材料としては、ポリビニルアルコール、プルラン、ヒドロキシエチルスチロール、カルボキシメチルスチロール等の水溶性高分子が用いられる。また、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）等の金属や、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、さらには酸化インジウムスズ（ＩＴＯ）等の無機材料を用いることもできる。
【００２４】
このような材料からなる剥離層３の形成は、各素子が形成される領域において第１支持基板１の表面平坦性が保たれる方法によって行われることとし、スピンコート法の他に、スタンプ法、インクジェット法、キャップコート、スクリーンプリント等のプリンティング技術を用いてもよい。また選択した材料によっては、真空蒸着法、スパッタ法、ＣＶＤ法などを用いても良い。ただし、プロセスのコストダウンを考慮すれば、スピンコート法やプリンティング技術を適用することが好ましい。
【００２５】
ここでは例えば、シリコン基板を第１支持基板１として用い、塗布成膜によってポリビニルアルコール（ＰＶＡ）からなる剥離膜３を第１支持基板１上に成膜することとする。
【００２６】
次に、図１（２）に示すように、剥離層３上に、ソース／ドレイン電極５を形成する。これらのソース／ドレイン電極５は、金（Ａｕ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料、銀ペーストなどの金属分散材料、ポリ(３，４-エチレンジオキシチオフェン)/ポリ(4-スチレンスルホナート)(ＰＥＤＯＴ／ＰＳＳ)や、ポリアニリンなどの導電性高分子が用いられる。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。
【００２７】
また、ソース／ドレイン電極５の形成は、上述したプリンティング技術を適用し、成膜と同時にパター形成を行うことが、プロセスのコストダウンの点からすれば好ましい。
【００２８】
尚、この他にも、ソース／ドレイン電極５の形成は、レジストパターンの形成と、の後の電極材料膜の成膜と、レジストパターンの除去による電極材料膜の部分的除去とを順に行うリフトオフ法によって行っても良い。さらに、電極材料膜の成膜と、その後のレジストパターンの形成と、レジストパターンをマスクにした電極材料膜のパターンエッチングによって行っても良い。これらの形成方法において、電極材料膜の成膜は、選択した材料により、スピンコート法、プリンティング技術を適用した成膜方法、真空蒸着法、スパッタ法、ＣＶＤ法などが用いられる。またレジストパターンの形成は、通常のリソグラフィー法に限定されることはなく、電子線リソグラフィーを適用しても良い。さらに、ソース／ドレイン電極５の形成は、シャドーマスクを用いた蒸着法によって行っても良い。
【００２９】
その後、図１（３）に示すように、ソース／ドレイン電極５を覆う状態で、剥離層３上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、ポリビニルフェノール、ポリメチルメタクリレート、ポリスチレン、ポリメチルスチレン等の有機絶縁材料や、酸化シリコン（ＳｉＮ）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ2Ｏ3）等の無機絶縁材料、さらには有機材料と無機材料との複合絶縁材料など、絶縁性を有する材料であれば良い。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。
【００３０】
このようなゲート絶縁膜７の形成には、スピンコート法の他に、上述したプリンティング技術を適用しても良い。また無機材料であれば蒸着法やＣＶＤ法などを用いても良い。
【００３１】
次に、図１（４）に示すように、ソース／ドレイン電極５間におけるゲート絶縁膜７上に、ゲート電極９を形成する。ゲート電極９は、上述したソース／ドレイン電極５を構成する材料と同様の材料の中から選択した材料が用いられる。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。そして、このようなゲート電極９の形成は、上述したソース／ドレイン電極５と同様の形成方法の中から選択した方法が適用される。
【００３２】
次いで、図２（５）に示すように、ゲート電極９を覆う状態で、ゲート絶縁膜７上に第２支持基板層１１を形成する。この第２支持基板層１１は、ポリビニルフェノール、ポリスチレン、ポリメチルスチレン、パリレン、ポリエチレンテレフタレート等の絶縁性の高分子材料を用いて構成される。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。
【００３３】
このような第２支持基板層１１の形成は、スピンコート法の他に、上述したプリンティング技術を適用しても良い。ただし、パリレンからなる第２支持基板層１１を形成する場合には、ＣＶＤ法を適用した成膜を行うこともできる。そしてこのような第２支持基板層１１は、これはプロセスの最終段階においては、素子を支持する基板となる層であるため、例えばフレキシブルに屈曲する特性を保ちつつも支持基板として充分な膜厚（例えば５μｍ〜１０μｍ程度）の膜厚で成膜されることとする。
【００３４】
またさらに、第２支持基板層１１の形成は、フィルム状の第２支持基板層１１の貼り合わせによって行っても良い。この場合、必要に応じて第２支持基板層１１とゲート絶縁膜およびゲート電極９との間に接着剤層を設けても良い。これにより、スピンコート法等では達成し難い膜厚の第２支持基板層１１の形成が行われる。
【００３５】
その後、図２（６）に示すように、剥離層３を選択的に除去することにより、第１支持基板１側から第２支持基板層１１側を分離する。このような剥離層３の除去には、例えばウェットエッチングが適用される。そして、剥離層３よりも上方に積層形成された構成要素に対して、剥離層３のみを溶解させるようなエッチング溶液に、第１支持基板１１側から剥離層３までを浸漬させることにより行われる。
【００３６】
エッチング液としては、例えば、剥離層３がポリビニルアルコールで構成されている場合には、水が用いられる。また、剥離層３が金（Ａｕ）で構成されている場合には、ヨウ素を含有するＡｕエッチング液を用いる。そして、剥離層３がアルミニウム（Ａｌ）で構成されている場合には、燐酸を含有するＡｌエッチング液を用いる。また、剥離層３が酸化シリコン（ＳｉＯ2）で構成されている場合には、フッ化水素酸を含有するエッチング液を用いる。さらに、剥離層３が高分子材料で構成されている場合には、この高分子材料をのみ溶解させる溶剤を用いる。
【００３７】
以上のような剥離層３の選択的な除去により、第２支持基板層１１の一主面上に、ゲート電極９、ゲート絶縁膜７、およびソース／ドレイン電極５をこの順に積層支持させた状態とする。この状態においては、ソース／ドレイン電極５およびゲート絶縁膜７の面で構成された剥離面Ａは、剥離層３の表面状態が転写された平坦面となっている。
【００３８】
以上の後、図２（７）に示すように、このように表面平坦な剥離面Ａ上における、ソース／ドレイン電極５間の位置に、薄膜半導体層１３を形成する。この薄膜半導体層１３は、ポリ３ヘキシルチオフェン（Ｐ３ＨＴ）等の高分子系の有機半導体材料や、ペンタセン、アントラセン、フタロシアニン、ポルフィリン等の低分子系の有機半導体材料を用いて構成される。このような薄膜半導体層１３の形成は、上述したソース／ドレイン電極５と同様の形成方法の中から選択した方法が適用される。
【００３９】
尚、上述した実施形態の製造手順は、薄膜半導体層１３を無機材料で構成した場合にも適用可能である。
【００４０】
以上のような手順によって、第２支持基板層１１上に、ボトムゲート型の薄膜トランジスタを備えた半導体装置１５が形成される。このようにして得られた半導体装置１５は、ゲート絶縁膜７の表面側にソース／ドレイン電極５が埋め込まれた状態の下地面（すなわち剥離面Ａ）上に半導体薄膜層１３が設けられた構成となる。
【００４１】
そして、上述した手順によれば、図２（６）を用いて説明したように、第１支持基板１上に形成した構成要素５〜９を、最上部に形成した第２支持基板層１１と一体に第１支持基板１側から剥離した後に、図２（７）に示すように第２支持基板層１１の上方において半導体薄膜層１３の形成が行われる。このため、最終的には剥離除去される第１支持基板１上において、半導体薄膜層１３を除く構成要素５〜９の形成プロセスが行われ、最終的に支持基板として残る第２支持基板層１１上においては半導体薄膜層１３の形成のみが行われることになる。
【００４２】
ここで、半導体薄膜層１３の形成以前のプロセスが行われる第１支持基板１は、シリコン基板、石英基板、さらにはサファイア基板など、熱膨張係数が小さく熱プロセスによる伸縮の少ない材料で構成されている。このため、構成要素５〜９の形成プロセスにおいて第１支持基板１が伸縮することによる、各構成要素５〜９の表面ラフネスの劣化が抑えられる。
【００４３】
一方、第２支持基板層１１に対しては、半導体薄膜層１３の形成以前の、構成要素５〜９の製造プロセスの影響が及ぶことはない。このため、極薄いプラスチック材料によって構成された第２支持基板層１１が、熱プロセスによって大きく伸縮することはない。
【００４４】
以上のことから、熱プロセスでの支持基板の伸縮による表面ラフネスの劣化が抑えられ、平坦性の良好な剥離面Ａ上において半導体薄膜層１３の形成を行い、膜質の良好な半導体薄膜層１３を得ることができる。
【００４５】
さらに、本実施形態の製造方法では、第１支持基板１上に形成された剥離層３の上部に、ソース／ドレイン電極５がパターン形成され、これを覆う状態でゲート絶縁膜７が形成される。このため、剥離層３の表面側に向かうソース／ドレイン電極５およびゲート絶縁膜７の界面（すなわち剥離面Ａ）は、ゲート絶縁膜７にソース／ドレイン電極５が埋め込まれた状態となり、表面平坦に形成された剥離層３の表面状態に倣って平坦性が保たれた平坦面となる。したがって、この剥離面Ａ上に半導体薄膜層１３を形成する際には、凹凸面上に形成される場合のような異常成長を生じさせることない。そしてこのことも、さらに膜質の良好な半導体薄膜層１３の形成を可能としている。
【００４６】
そして以上の結果、極薄いプラスチック材料からなる第２支持基板１１上に、膜質の良好な半導体薄膜層１３を形成することができ、これにより、フレキシブル性を有すると共に素子特性が良好な半導体装置１５を得ることが可能になる。
【００４７】
尚、上述した実施形態においては、図２（６）を用いて説明した工程では、剥離層３を除去することで第１支持基板１上から第２支持基板層１１側を剥離する手順を説明した。しかしながら、この工程においては、第１支持基板１側に剥離層３を残した状態で、ソース／ドレイン電極５、ゲート絶縁膜７、ゲート電極９、および第２支持基板層１１を一体にして、剥離層３上から機械的に剥がし取っても良い。この場合、ゲート絶縁膜７と密着性が低い材料を用いて剥離層３を構成することとする。
【００４８】
このような工程を有する製造方法であても、剥離層３の表面を平坦に形成することにより、上述した実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明を説明するための断面工程図（その１）である。
【図２】本発明を説明するための断面工程図（その２）である。
【図３】従来の構成を示す断面図である。
【符号の説明】
【００５０】
１…第１支持基板、３…剥離層、５…ソース／ドレイン電極、７…ゲート絶縁膜、９…ゲート電極、１１…第２支持基板層、１３…半導体薄膜層、１５…半導体装置、Ａ…剥離面
【図１】
2007073857.tif 000003
【図２】
2007073857.tif 000004
【図３】
2007073857.tif 000005