(57)【要約】【課題】トレンチゲート構造のトランジスタと、ショットキーバリアダイオードとを、低コストで混載させることのできる半導体装置及びその製造方法を提供すること。【解決手段】半導体層と、半導体層の主面側に設けられた複数のトレンチと、トレンチの内壁面及び上部に設けられた絶縁膜と、絶縁膜で囲まれたトレンチ内に充填された導電材と、トレンチ間に設けられたベース領域と、ベース領域の表層部に設けられたソース領域と、ベース領域及びソース領域が設けられたトランジスタ領域に隣接したショットキーバリアダイオード領域のトレンチ間に設けられた半導体メサ部と、トランジスタ領域のトレンチ内に充填された導電材に接続された制御電極と、ソース領域及び半導体メサ部の表面に接して設けられた主電極と、を備え、ショットキーバリアダイオード領域に設けられた導電材の一部が絶縁膜から部分的に露出されて主電極に接続している。【選択図】図１
2007299970.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主面側に設けられた複数のトレンチと、
前記トレンチの内壁面及び上部に設けられた絶縁膜と、
前記絶縁膜で囲まれた前記トレンチ内に充填された導電材と、
前記トレンチ間に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域が設けられたトランジスタ領域に隣接したショットキーバリアダイオード領域のトレンチ間に設けられた前記半導体層のメサ部と、
前記トランジスタ領域のトレンチ内に充填された前記導電材に接続された制御電極と、
前記第２の半導体領域及び前記メサ部の表面に接して設けられた主電極と、
を備え、
前記ショットキーバリアダイオード領域に設けられた前記導電材の一部が前記絶縁膜から部分的に露出されて前記主電極に接続していることを特徴とする半導体装置。
【請求項２】
前記絶縁膜から露出されて前記主電極に接続された導電材は、前記ショットキーバリアダイオード領域のトレンチを横切る方向に延在していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体領域の表層部に選択的に設けられた第２導電型のトレンチコンタクト領域と、
前記トレンチコンタクト領域を露出させると共に、前記ショットキーバリアダイオード領域のトレンチを横切る方向に延在して前記ショットキーバリアダイオード領域の前記導電材を前記絶縁膜から露出させるコンタクト溝と、
をさらに備え、
前記コンタクト溝に前記主電極が充填されて、前記露出された導電材が前記主電極に接続していることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型の半導体層の主面側に複数のトレンチを形成する工程と、
前記トレンチの内壁面に第１の絶縁膜を形成する工程と、
前記内壁面に前記第１の絶縁膜が形成されたトレンチ内に、導電材を埋め込む工程と、
トランジスタ領域のトレンチ間に、第２導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の表層部に、第１導電型の第２の半導体領域を形成する工程と、
前記トランジスタ領域に隣接するショットキーバリアダイオード領域の導電材を部分的に露出させて、前記トレンチ内の導電材の上部を覆う第２の絶縁膜を形成する工程と、
前記第２の半導体領域、前記ショットキーバリアダイオード領域で部分的に露出された導電材、および前記ショットキーバリアダイオード領域のトレンチ間の前記半導体層の表面に接する主電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体層の主面側に複数のトレンチを形成する工程と、
前記トレンチの内壁面に第１の絶縁膜を形成する工程と、
前記内壁面に前記第１の絶縁膜が形成されたトレンチ内に、導電材を埋め込む工程と、
トランジスタ領域のトレンチ間に、第２導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の表層部に、第１導電型の第２の半導体領域を形成する工程と、
前記トレンチ内の前記導電材の上部を覆う第２の絶縁膜を形成する工程と、
前記第１の半導体領域を前記第２の半導体領域から露出させると共に、前記トランジスタ領域に隣接するショットキーバリアダイオード領域の前記導電材を前記第２の絶縁膜から露出させるように前記ショットキーバリアダイオード領域のトレンチを横切って延在するコンタクト溝を形成する工程と、
前記コンタクト溝を充填すると共に、前記ショットキーバリアダイオード領域のトレンチ間の前記半導体層の表面に接する主電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトレンチゲート構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体表面にトレンチを形成し、このトレンチ内にゲート電極を埋め込むトレンチゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）や、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子に応用され、主に電力用途に用いられている。トレンチゲート構造を有するＭＯＳＦＥＴは、ＤＭＯＳＦＥＴ（Double diffused ＭＯＳＦＥＴ）と比較し電流容量が大きく、オン抵抗が低く、またチップシュリンクによる低コスト化が望める。また、数十ボルト〜数百ボルト程度の耐圧が得られることから、携帯型端末やパーソナル・コンピュータなどのスイッチング電源等に広く利用されつつある。
【０００３】
近年、例えば、パーソナル・コンピュータ等のＣＰＵ（Central Processing Unit）の高速化に伴い、電力を供給する側の電源システム（例えば、ＤＣ−ＤＣコンバータ電源）自体の高速化、高効率化が望まれている。そのような降圧型のＤＣ−ＤＣコンバータ電源では、スイッチング（チョッピング）素子としてＭＯＳＦＥＴが用いられている。スイッチングによる１次側から２次側への電流不通の期間は、通常、負荷側での電流が途切れないようにフライホイールダイオードによる還流構成が用いられている。しかしながら、負荷側の出力電圧として低圧のものが必要とされるのにしたがい、上記ダイオードの順方向電圧降下が無視できなくなる。そこで、ダイオードの代わりにもう１つのＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）のソース−ドレイン間を用い、ダイオードが導通する期間と同じ期間で、これをオンさせるような構成も用いられている。このような用途に用いられる低耐圧系のＭＯＳＦＥＴの代表的なものにトレンチゲート型ＭＯＳＦＥＴがある。
【０００４】
上記の構成において、ダイオードが導通する期間と全く同じ期間で、第２のＭＯＳＦＥＴをオンさせるようにゲート電圧を制御することは困難である。そこで、実際には第１のＭＯＳＦＥＴも第２のＭＯＳＦＥＴも共にオフとなる期間（デッドタイム）が生じる使い方をする。このデッドタイムには、第２のＭＯＳＦＥＴ内に寄生素子として存在する内蔵ＰＮダイオードがオンすることになる。この期間は短くなるように制御しているとはいえ、上記内蔵ＰＮダイオードの順方向電圧降下は電源システムの損失となる。そこで、デッドタイムの順方向電圧降下による電源システムの損失を低減させるために、第２のＭＯＳＦＥＴに、上記内蔵ＰＮダイオードと比較して順方向電圧降下が小さなショットキーバリアダイオードを並列に接続する構成が用いられる（例えば、特許文献１参照）。ＰＮダイオードに対してショットキーバリアダイオードを用いるメリットは、上記の順方向電圧降下の低減と、順方向通電時の正孔注入を防ぐことによる逆回復時の電荷量による損失を低減できることである。
【０００５】
このようなショットキーバリアダイオードは、第２のＭＯＳＦＥＴとは別の部品として接続されるのが一般的ではあるが、ＤＣ−ＤＣコンバータ構成上の利点から第２のＭＯＳＦＥＴに内蔵することも考えられる。内蔵することで、ショットキーバリアダイオードおよびＭＯＳＦＥＴにおける余分な寄生インダクタンスを減らすことができる。ショットキーバリアダイオードとＭＯＳＦＥＴ間に寄生インダクタンスが存在すると、ダイオード順方向電圧が印加された場合（ここでは、並列に接続されているＭＯＳＦＥＴ内蔵ＰＮダイオードとショットキーバリアダイオードのアノード側に印加された場合）、ショットキーバリアダイオードが動作する前にＭＯＳＦＥＴのＰＮダイオードが動作してしまい、上記の正孔注入が生じてしまう。デッドタイムにおいて、ＰＮダイオードを動作させずにショットキーバリアダイオードのみを動作させるために寄生インダクタンスの低減が重要であり、ＭＯＳＦＥＴチップ内にショットキーバリアダイオードを内蔵して、配線インダクタンスを低減する手法は極めて重要である。
【０００６】
しかし、ＭＯＳＦＥＴにショットキーバリアダイオードを内蔵するうえでは低コストである必要がある。ショットキーバリアダイオードの内蔵により従来と比較してＭＯＳＦＥＴ、またはショットキーバリアダイオードの面積が大きくなることは避けるべきであり、また、同チップ上に作製するうえで複雑なプロセスを用いることで製造コストが上昇することも避けるべきである。
【特許文献１】特表２００４−５１１９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、トレンチゲート構造のトランジスタと、ショットキーバリアダイオードとを、低コストで混載させることのできる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面側に設けられた複数のトレンチと、前記トレンチの内壁面及び上部に設けられた絶縁膜と、前記絶縁膜で囲まれた前記トレンチ内に充填された導電材と、前記トレンチ間に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域及び前記第２の半導体領域が設けられたトランジスタ領域に隣接したショットキーバリアダイオード領域のトレンチ間に設けられた前記半導体層のメサ部と、前記トランジスタ領域のトレンチ内に充填された前記導電材に接続された制御電極と、前記第２の半導体領域及び前記メサ部の表面に接して設けられた主電極と、を備え、前記ショットキーバリアダイオード領域に設けられた前記導電材の一部が前記絶縁膜から部分的に露出されて前記主電極に接続していることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の一態様によれば、第１導電型の半導体層の主面側に複数のトレンチを形成する工程と、前記トレンチの内壁面に第１の絶縁膜を形成する工程と、前記内壁面に前記第１の絶縁膜が形成されたトレンチ内に、導電材を埋め込む工程と、トランジスタ領域のトレンチ間に、第２導電型の第１の半導体領域を形成する工程と、前記第１の半導体領域の表層部に、第１導電型の第２の半導体領域を形成する工程と、前記トランジスタ領域に隣接するショットキーバリアダイオード領域の導電材を部分的に露出させて、前記トレンチ内の導電材の上部を覆う第２の絶縁膜を形成する工程と、前記第２の半導体領域、前記ショットキーバリアダイオード領域で部分的に露出された導電材、および前記ショットキーバリアダイオード領域のトレンチ間の前記半導体層の表面に接する主電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明のさらに他の一態様によれば、第１導電型の半導体層の主面側に複数のトレンチを形成する工程と、前記トレンチの内壁面に第１の絶縁膜を形成する工程と、前記内壁面に前記第１の絶縁膜が形成されたトレンチ内に、導電材を埋め込む工程と、トランジスタ領域のトレンチ間に、第２導電型の第１の半導体領域を形成する工程と、前記第１の半導体領域の表層部に、第１導電型の第２の半導体領域を形成する工程と、前記トレンチ内の前記導電材の上部を覆う第２の絶縁膜を形成する工程と、前記第１の半導体領域を前記第２の半導体領域から露出させると共に、前記トランジスタ領域に隣接するショットキーバリアダイオード領域の前記導電材を前記第２の絶縁膜から露出させるように前記ショットキーバリアダイオード領域のトレンチを横切って延在するコンタクト溝を形成する工程と、前記コンタクト溝を充填すると共に、前記ショットキーバリアダイオード領域のトレンチ間の前記半導体層の表面に接する主電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、トレンチゲート構造のトランジスタと、ショットキーバリアダイオードとを、低コストで混載させることのできる半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１２】
［第１の具体例］
図１は、本発明の第１の具体例に係る半導体装置の要部を例示する模式図である。
【００１３】
また、図２は、本発明の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの回路構成を例示する模式図である。図１に表した半導体装置は、図２における破線で囲まれた部分の構成（トランジスタＱ２及びショットキーバリアダイオード５３）に対応する。
【００１４】
以下、本実施形態の半導体装置を説明する前に、図２に表したＤＣ−ＤＣコンバータについて簡単に説明する。  
このＤＣ−ＤＣコンバータは、入力端子（１次側）から入力電圧Ｖｉｎを加えて、出力端子（２次側）に入力電圧Ｖｉｎよりも低電圧の出力電圧Ｖｏｕｔを得る非絶縁降圧型ＤＣ−ＤＣコンバータである。
【００１５】
トランジスタＱ１のドレインは入力端子に接続され、トランジスタＱ１のゲートは制御ＩＣ５２に接続されている。トランジスタＱ１は、制御ＩＣ５２からのゲート駆動信号を受け、スイッチング素子として機能する。トランジスタＱ１のソースは、トランジスタＱ２のドレインと接続されている。
【００１６】
トランジスタＱ２のソースは、グランドに接続されている。トランジスタＱ２のゲートは、制御ＩＣ５２に接続され、トランジスタＱ２は、制御ＩＣ５２からのゲート駆動信号を受け、スイッチング素子として機能する。
【００１７】
トランジスタＱ１のソースと、トランジスタＱ２のドレインとの接続ノードは、ショットキーバリアダイオード５３のカソードに接続され、ショットキーバリアダイオード５３のアノードは、トランジスタＱ２のソース（グランド）に接続されている。すなわち、トランジスタＱ２と、ショットキーバリアダイオード５３とは並列接続されている。
【００１８】
また、トランジスタＱ１のソースと、トランジスタＱ２のドレインとの接続ノードは、インダクタＬを介して、出力端子に接続されている。出力端子とグランドとの間には、コンデンサＣが接続されている。インダクタＬおよびコンデンサＣは、ローパスフィルタを構成する。トランジスタＱ１、Ｑ２のオン／オフを制御するため、制御ＩＣ５２で生成された、ほぼ反転位相のゲート入力信号がトランジスタＱ１、Ｑ２の各ゲートに供給される。両スイッチ（トランジスタＱ１、Ｑ２）が同時にオン状態にされると、非常に大きな電流が入力端子からトランジスタＱ１、Ｑ２を介してグランドに流れることになる。これを避けるために、例えば、トランジスタＱ１をオフにしてから短時間経過後にトランジスタＱ２をオンにする。
【００１９】
トランジスタＱ１におけるスイッチング（チョッピング）のデューティ比によって、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧比を設定することができる。トランジスタＱ１がオンの間は、トランジスタＱ１を経由してインダクタＬに電流が流れ、インダクタＬにエネルギーが蓄積される。トランジスタＱ１がオフになってからトランジスタＱ２がオンにされるまでの間は、インダクタＬの蓄積エネルギー（逆起電力）により、グランドからトランジスタＱ２およびショットキーバリアダイオード５３を流れる還流電流が流れる。
【００２０】
トランジスタＱ１がオフのときの還流は、ショットキーバリアダイオード５３を設けるだけで可能であり、トランジスタＱ２は必ずしも必要ない。しかしながら、２次側で必要とする出力電圧が低い場合には、ショットキーバリアダイオード５３の順方向電圧降下が無視できない大きさとなり、低電圧化が必要である。そこで、トランジスタＱ１のオン／オフと、ほぼ反対位相でオン／オフするトランジスタＱ２を設けている。
【００２１】
トランジスタＱ１、Ｑ２をオン／オフする位相の設定は、厳密には両方ともオフとなる短い期間を設けるように行う。これは、トランジスタＱ１、Ｑ２が短絡する期間が生じるのを防止するためである。しかし、トランジスタＱ１、Ｑ２が両方ともオフとなる期間（デッドタイム）の発生により、通常、トランジスタＱ２ではその構造的に寄生素子としてのビルトインボディダイオードがオンする。このダイオードの順方向電圧降下は無視できない大きさである。
【００２２】
そこで、トランジスタＱ２は、ソース・ドレイン間に、並列にショットキーバリアダイオードを接続している。これにより、デッドタイムにおけるトランジスタＱ２のソース・ドレイン間電圧を効果的に低下させることができる。すなわち、デッドタイムにはトランジスタＱ２のビルトインボディダイオードがオンすることを抑制し、順方向電圧降下のより小さなショットキーバリアダイオード５３に電流を流すことが可能となる。また、逆阻止電圧が印加された場合における出力容量による回路の損失を低減することが可能である。
【００２３】
本実施形態では、図２において破線で囲われた部分を１つの半導体チップ上に混載させている。トランジスタＱ２とショットキーバリアダイオード５３とをワンチップで構成することで、別チップで個々にトランジスタＱ２とショットキーバリアダイオード５３とを並列接続させた場合に比べて、チップ間配線による寄生インダクタンスに起因する遅延（ショットキーバリアダイオードが動作する前にＭＯＳＦＥＴの内蔵ＰＮダイオードが動作してしまうこと）を抑制することができる。  
以上、本実施形態の半導体装置を用いたＤＣ−ＤＣコンバータについて説明した。
【００２４】
次に、図１に表した半導体装置について詳細に説明する。  
本具体例に係る半導体装置は、トランジスタ領域１０に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタと、トランジスタ領域１０に隣接するショットキーバリアダイオード領域２０に形成されたショットキーバリアダイオードと、を備える。
【００２５】
本実施形態に係る半導体装置は、例えばｎ−型シリコンからなる半導体層２と、例えばｎ＋型シリコンからなる半導層３とが積層された構造を有する。ｎ＋型の半導層３は、ＭＯＳトランジスタにおけるドレイン層として機能する。
【００２６】
ｎ−型の半導体層２の主面側には、複数のトレンチＴが設けられている。各トレンチＴの深さ方向は、半導体層２の主面に対して略平行になっている。複数のトレンチＴは、ストライプ状に、互いに平行に延在している。
【００２７】
各トレンチＴの内壁面（底面及び側壁面）には、絶縁膜５が形成されている。この絶縁膜５を介して、トレンチＴ内には、例えばポリシリコンからなる導電材８が埋め込まれている。
【００２８】
導電材８の上を覆うように、トレンチＴの上部には、絶縁膜６が設けられている。すなわち、絶縁膜５、６で囲まれたトレンチＴ内の空間に、導電材８が充填されている。絶縁膜５、６は、例えば酸化シリコンからなる。トランジスタ領域１０における絶縁膜５は、ゲート絶縁膜として機能する。
【００２９】
トランジスタ領域１０における隣り合うトレンチＴ間には、例えばｐ型シリコンからなるベース領域（第１の半導体領域）１２が形成されている。そのベース領域１２の表層部には、例えばｎ＋型シリコンからなるソース領域（第２の半導体領域）１３が形成されている。
【００３０】
ショットキーバリアダイオード領域２０における隣り合うトレンチＴ間には、ベース領域１２やソース領域１３は形成されておらず、半導体層２がメサ状にトレンチＴ間に設けられている。
【００３１】
トランジスタ領域１０におけるトレンチＴ内の導電材８は、トレンチ延在方向の一端側に設けられた引き出し部２２に接続されている。この引き出し部２２の上には絶縁膜２４が設けられ、この絶縁膜２４からは、引き出し部２２の一部が露出されている。その引き出し部２２の露出された部分には、制御電極１７が接して設けられ、よって、トランジスタ領域１０のトレンチＴ内に充填された導電材８は、制御電極１７に電気的に接続されている。この制御電極１７は、ＭＯＳトランジスタのゲート電極として機能する。
【００３２】
ショットキーバリアダイオード領域２０の半導体メサ部２ａに隣接するトレンチＴの端部は、前述した引き出し部２２及び絶縁膜２４よりも図１において手前側に位置している。半導体メサ部２ａに隣接するトレンチＴ内に充填された導電材８は、前述した引き出し部２２及び絶縁膜２４よりも図１において手前側に設けられた引き出し部２３に接続されている。この引き出し部２３は、ショットキーバリアダイオード領域２０のトレンチＴを横切るように、トレンチＴの延在方向に対して略直交する方向に延在しており、その周囲は絶縁膜２５で覆われ、上面は絶縁膜２５から露出している。ショットキーバリアダイオード領域２０の導電材８の引き出し部２３は、トランジスタ領域１０の導電材８の引き出し部２２と絶縁分離されている。
【００３３】
第１の主電極１５は、ＭＯＳトランジスタのソース領域１３にオーミック接触してＭＯＳトランジスタのソース電極として機能すると共に、ショットキーバリアダイオードの半導体層２のメサ部２ａ表面にショットキー接触してショットキーバリアダイオードのアノード電極としても機能する。
【００３４】
さらに、第１の主電極１５は、ショットキーバリアダイオード領域２０の導電材８の引き出し部２３にも接しており、これにより、ショットキーバリアダイオード領域２０のトレンチＴ内の導電材８は、ＭＯＳトランジスタのソース電位にされる。仮に、ショットキーバリアダイオード領域のトレンチＴ内の導電材８がゲート電極と接続されると、ゲート・ドレイン間の容量の増大をまねき、ドライブ損失や、前述したＤＣ−ＤＣコンバータにおけるトランジスタＱ１、Ｑ２およびグランド間の貫通電流による損失の増大が懸念されるが、本実施形態のように、ダイオード領域２０のトレンチＴ内の導電材８を、ソース電位にされる第１の主電極１５に接続することで、前述の損失を防ぐことができる。
【００３５】
第１の主電極１５と制御電極１７との間には、図示しない層間絶縁膜が介在され、第１の主電極１５と制御電極１７とは、絶縁分離されている。
【００３６】
半導体層３において半導体層２が設けられた面の反対側の面には、第２の主電極１６が形成されている。第２の主電極１６は、ＭＯＳトランジスタのドレイン電極として機能すると共に、ショットキーバリアダイオードのカソード電極として機能する。
【００３７】
次に、本発明の第１の具体例に係る半導体装置の製造方法の一例について説明する。図３〜図５は、第１の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００３８】
まず、図３（ａ）に表されるように、例えばｎ＋型シリコンからなる半導体層３と、ｎ−型シリコンからなる半導体層２との積層構造を製造する。この後、図３（ｂ）に表されるように、半導体層２の表面に、例えばＲＩＥ（Reactive Ion Etching）法により、複数のトレンチＴを形成する。トランジスタ領域１０に形成されるトレンチＴの延在方向（長手方向）の長さよりも、ショットキーバリアダイオード領域２０に形成されるトレンチＴの延在方向（長手方向）の長さの方を短くして、ショットキーバリアダイオード領域２０に形成されるトレンチＴの端部が、トランジスタ領域１０に形成されるトレンチＴの端部よりも内側に位置するようにする。
【００３９】
次に、図４（ａ）に表されるように、半導体層２の表面および各トレンチＴの内壁面（底面及び側壁面）に、例えば熱酸化法により、絶縁膜（シリコン酸化膜）５を形成した後、トレンチＴ内を埋め込むように半導体層２の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコンからなる導電材８を堆積させる。
【００４０】
次に、導電材８の全面にレジストを形成した後、そのレジストを選択的にエッチング除去して、図４（ｂ）に表されるように導電材８上に選択的にレジスト２７を設ける（残す）。
【００４１】
そして、そのレジスト２７をマスクとして導電材８を選択的にＲＩＥする。この選択的なＲＩＥにより、レジスト２７で覆われていない部分の導電材８は除去されて、図５（ａ）に表されるように、半導体層２上の絶縁膜５が露出する。また、トレンチＴ内の導電材８は、トレンチＴ上部の部分が除去される。レジスト２７で覆われていた部分の導電材は、ＲＩＥされずに残される。これにより、ショットキーバリアダイオード領域２０のトレンチＴの端部には、これらショットキーバリアダイオード領域２０のトレンチＴ内の導電材８に一体に設けられた引き出し部２３が、ショットキーバリアダイオード領域２０の絶縁膜５上に残される。この引き出し部２３は、トレンチＴの延在方向に対して略直交する方向に延在している。また、トランジスタ領域１０のトレンチＴの端部側には、これらトランジスタ領域１０のトレンチＴ内の導電材８と一体に設けられた引き出し部２２が絶縁膜５上に残される。２つの引き出し部２３、２２は、絶縁分離されている。
【００４２】
次に、トランジスタ領域１０のトレンチＴ間の半導体層２の表層部に、例えばボロンのイオン注入と拡散を行い、図５（ｂ）に表されるように、ｐ型ベース領域１２を形成し、さらに、このベース領域１２の表層部に、例えばヒ素またはリンのイオン注入と拡散を行い、ｎ＋型のソース領域１３を形成する。
【００４３】
ショットキーバリアダイオード領域２０のトレンチＴ間の半導体層２には、前述のイオン注入及び拡散は行われず、よって、ショットキーバリアダイオード領域２０のトレンチＴ間には、ｎ−型の半導体層２のメサ部２ａが設けられる。
【００４４】
次に、全面に比較的厚い絶縁膜（酸化シリコン膜）を堆積する。これにより、トレンチＴ上部で露出している導電材８が、図１に表されるように、絶縁膜６で覆われる。この後、全面に堆積した絶縁膜６を選択的にエッチングして除去する。この絶縁膜６の選択的除去により、トランジスタ領域１０のソース領域１３表面、ショットキーバリアダイオード領域２０の半導体層メサ部２ａの表面、ショットキーバリアダイオード領域２０の導電材引き出し部２３の表面、およびトランジスタ領域１０のトレンチＴ内導電材８の引き出し部２２の一部表面が、絶縁膜６から露出される。
【００４５】
この後、トランジスタ領域１０及びショットキーバリアダイオード領域２０の表面に、第１の主電極１５が設けられる。第１の主電極１５は、ソース領域１３表面、ショットキーバリアダイオード領域２０の半導体層メサ部２ａ表面およびショットキーバリアダイオード領域２０の引き出し部２３表面に接する。メサ部２ａに隣接するトレンチＴ内の導電材８は、引き出し部２３を介して、第１の主電極１５に電気的に接続される。
【００４６】
トランジスタ領域１０のトレンチＴ内導電材８の引き出し部２２の露出された部分には、制御電極１７が設けられる。したがって、トランジスタ領域１０のトレンチＴ内の導電材８は、引き出し部２２を介して、制御電極１７に電気的に接続される。
【００４７】
半導体層３において、半導体層２が形成された面の反対側の面には、第２の主電極１６が設けられる。
【００４８】
次に、本発明者が本発明に至る過程で検討した比較例について説明する。  
図１０は、その比較例に係る半導体装置の要部を例示する模式図である。  
図１１は、図１０において第１の主電極１５を一部取り除いた図である。  
なお、図１０、１１において、前述した本発明の具体例と同様の要素については同一の符号を付し、その詳細な説明は省略する。
【００４９】
比較例では、ショットキーバリアダイオード領域２０における半導体メサ部２ａに隣接するトレンチＴ内の導電材８を第１の主電極１５に接続させるにあたって、ＭＯＳＦＥＴを形成する工程とは別工程にて、図１１に表されるように導電材８の上を覆う絶縁膜６を除去している。すなわち、ＭＯＳＦＥＴを形成する工程に加えて、さらにショットキーバリアダイオード領域２０のトレンチＴ内導電材８を第１の主電極１５に接続するための専用の工程が追加されており、プロセスコスト低減の妨げになっている。
【００５０】
これに対して、本発明の具体例では、前述したように、ＭＯＳＦＥＴを形成する工程を行う中で、ショットキーバリアダイオード領域２０の導電材８を第１の主電極１５に接続させるための引き出し部２３が形成されるため、工程追加によるプロセスコストの増大を抑えることができる。
【００５１】
また、比較例では、ショットキーバリアダイオード領域の半導体メサ部２ａに隣接するトレンチＴ上部の絶縁膜６が除去された後、そのトレンチＴ上部に第１の主電極１５の一部を充填する必要があるが、この充填性不良による素子性能低下が起こり得る。
【００５２】
これに対して、本実施形態では、第１の主電極１５をトレンチＴ内に充填する必要がないので、前述した充填不良による素子性能の低下を防げる。
【００５３】
また、比較例では、ショットキーバリアダイオード領域２０のトレンチＴ端部において、半導体メサ部２ａと、ｐ型ベース領域１２とが接合した構造となっているため、ベース領域１２から半導体メサ部２ａへの不純物拡散により、ショットキーバリアダイオードの特性変動の可能性がある。
【００５４】
これに対して、本実施形態では、ショットキーバリアダイオード領域２０のトレンチＴ端部に設けられた引き出し部２３及びこの周囲を囲む絶縁膜２５によって、トレンチＴ端部のｐ型ベース領域１２と、半導体メサ部２ａとが隔てられており、ベース領域１２から半導体メサ部２ａへの不純物拡散によるショットキーバリアダイオードの特性変動などの不具合を抑制できる。  
さらには、引き出し部２３の下部にもトレンチＴを形成することで、ショットキーバリアダイオード領域をトレンチＴで囲み、これにより、ベース領域１２からの半導体メサ部２ａへの不純物拡散をほぼなくすことが可能である。
【００５５】
［第２の具体例］
図６は、本発明の第２の具体例に係る半導体装置の要部を例示する模式図である。  
なお、前述した第１の具体例と同様の要素については、同一の符号を付して詳細な説明は省略する。
【００５６】
本具体例では、ｐ型ベース領域１２の表層部に、選択的にｐ＋型のトレンチコンタクト領域１４を設け、さらに、トレンチコンタクト領域１４を露出させるコンタクト溝１８を設けている。コンタクト溝１８は、トランジスタ領域１０でトレンチ延在方向に対して略平行に延在すると共に、トレンチＴの端部側で、ショットキーバリアダイオード領域２０のトレンチＴを横切るようにトレンチ延在方向に対して略直交する方向に延在して形成されている。
【００５７】
ショットキーバリアダイオード領域２０のトレンチＴを横切るようにコンタクト溝１８を形成することで、ダイオード領域２０の半導体メサ部２ａに隣接するトレンチＴ内の導電材８が、コンタクト溝１８から露出される。そして、コンタクト溝１８には、第１の主電極１５が充填され、これにより、ショットキーバリアダイオード領域２０の導電材８は、トレンチ端部で第１の主電極１５に接続されて、ソース電位とされる。
【００５８】
また、コンタクト溝１８に第１の主電極１５が充填されることで、トレンチコンタクト領域１４も、ソース領域１３と共に第１の主電極１５に接続されてソース電位とされる。ベース領域１２の表層部に形成されたトレンチコンタクト領域１４がソース電極と接続されることで、オフ状態においてｐ型ベース領域１２の電位をソース電位に固定し、オフ状態やスイッチング時の寄生バイポーラ効果を抑制しトランジスタの耐圧を向上できる。
【００５９】
図７〜図８は、第２の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００６０】
前述した第１の具体例と同様、ｎ＋型シリコンからなる半導体層３と、ｎ−型シリコンからなる半導体層２との積層構造を得た後、半導体層２の表面に、例えばＲＩＥ法により、複数のトレンチＴを形成し、この後、半導体層２の表面および各トレンチＴの内壁面（底面及び側壁面）に、例えば熱酸化法により、絶縁膜（シリコン酸化膜）５を形成し、さらに、トレンチＴ内を埋め込むように半導体層２の全面に、例えばＣＶＤ法により、ポリシリコンからなる導電材８を堆積させる。
【００６１】
そして、図７（ａ）に表されるように、導電材８をＲＩＥする。このとき、第２の具体例では、第１の具体例と異なり、ショットキーバリアダイオード領域２０のトレンチ端部に引き出し部となる導電材を残さずに、その部分の導電材も除去する。
【００６２】
次に、トランジスタ領域１０のトレンチＴ間の半導体層２の表層部に、例えばボロンのイオン注入と拡散を行い、図７（ｂ）に表されるように、ｐ型ベース領域１２を形成し、さらに、このベース領域１２の表層部に、例えばヒ素またはリンのイオン注入と拡散を行い、ｎ＋型のソース領域１３を形成する。
【００６３】
ショットキーバリアダイオード領域２０のトレンチＴ間の半導体層２には、前述のイオン注入及び拡散は行われず、よって、ショットキーバリアダイオード領域２０のトレンチＴ間には、半導体層２のメサ部２ａが設けられる。
【００６４】
次に、図８に表されるように、全面に比較的厚い絶縁膜（酸化シリコン膜）６を堆積する。この後、全面に堆積した絶縁膜６を選択的にエッチングして除去する。この絶縁膜６の選択的除去により、トランジスタ領域１０のソース領域１３表面、ショットキーバリアダイオード領域２０の半導体層メサ部２ａの表面、およびトランジスタ領域１０のトレンチＴ内導電材８の引き出し部２２の一部表面が、絶縁膜６から露出される。
【００６５】
そして、図６に表されるように、コンタクト溝１８を形成して、ベース領域１２の表面をソース領域１３から選択的に露出させると共に、ショットキーバリアダイオード領域２０のトレンチＴ端部における導電材８を部分的に露出させる。この後、露出されたベース領域１２表面に、例えばボロンのイオン注入と拡散を行いｐ＋型トレンチコンタクト領域１４を形成する。
【００６６】
この後、トランジスタ領域１０及びショットキーバリアダイオード領域２０の表面に、第１の主電極１５が設けられる。第１の主電極１５は、ソース領域１３表面、トレンチコンタクト領域１４表面、ショットキーバリアダイオード領域２０の半導体層メサ部２ａ表面およびショットキーバリアダイオード領域２０のトレンチ端部で露出された導電材８表面に接する。また、トランジスタ領域１０のトレンチＴ内導電材８の引き出し部２２における露出された部分には、制御電極１７が設けられる。
【００６７】
本具体例においても、ＭＯＳＦＥＴを形成する工程を行う中で、すなわち、ＭＯＳＦＥＴのコンタクト溝１８を形成する工程のときに併せてショットキーバリアダイオード領域２０のトレンチ端部で導電材８を露出させて、この後、ソース領域１３及びトレンチコンタクト領域１４と共に、ショットキーバリアダイオード領域２０のトレンチ内導電材８を第１の主電極１５に接続させるため、工程追加によるプロセスコストの増大を抑えることができる。
【００６８】
次に、図９は、前述した第１の具体例に係る半導体装置に、トレンチコンタクト領域１４を設けた構造を表す模式図である。
【００６９】
この場合でも、トレンチコンタクト領域を有する一般的なＭＯＳＦＥＴの製造工程を行う中で、ショットキーバリアダイオード領域２０の導電材８を第１の主電極１５に接続させるための引き出し部２３が形成されるため、すなわち、ショットキーバリアダイオード領域２０の導電材８を第１の主電極１５に接続させるための工程を、ＭＯＳＦＥＴ工程とは別の工程として要しないため、工程追加によるプロセスコストの増大を抑えることができる。
【００７０】
次に、ショットキーバリアダイオードにおける半導体メサ部２ａの幅（メサ部２ａを挟むトレンチＴ間の距離）と、出力容量との関係について説明する。
【００７１】
図１２は、ショットキーバリアダイオードの半導体メサ部２ａの幅（メサ部２ａを挟むトレンチＴ間の距離）と、出力容量との関係を表すグラフ図である。  
横軸は、半導体メサ部２ａの幅（μｍ）を表し、左側の縦軸は、ドレイン・ソース間電圧Ｖｄｓ＝１９（Ｖ）印加時の出力容量Ｑｏｓｓ（ｎＣ）を表し、右側の縦軸は、順方向電流が１２（Ａ）のときのダイオード順方向電圧Ｖｄｓｆ（Ｖ）を表す。また、グラフ中、「Ｄｔ」はトレンチ深さを表す。
【００７２】
図１２の結果より、トレンチ深さＤｔが０．８（μｍ）、１．０（μｍ）いずれの場合も、メサ幅が０．６（μｍ）より小さくなると、出力容量Ｑｏｓｓが大幅に低減される。
【００７３】
また、出力容量の増大及びトレンチのアスペクト比の増大を抑える観点から、メサ幅Ｗは、トレンチ深さＤｔに応じて、  
例えば、Ｗ＜Ｄｔ×０．２＋０．３（いずれも単位はμｍ）  
を満足するように設計することが望ましい。  
例えば、トレンチ深さＤｔ＝１．０（μｍ）の場合、メサ幅Ｗ＜０．５（μｍ）とすることが望ましい。
【００７４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７５】
ショットキーバリアダイオード領域２０におけるトレンチＴ内の導電材８の一部を、第１の主電極１５に接触させる部分は、トレンチ端部に限らず、また、複数箇所で、前記両者を接触させてもよい。
【００７６】
また、トランジスタ領域１０の半導体層２の表層部に、先に、ベース領域１２やソース領域１３を形成してから、トレンチＴを形成してもよい。
【００７７】
本発明では非絶縁降圧型ＤＣ−ＤＣコンバータ用途の低圧系のＭＯＳＦＥＴについてのみ述べたが、高圧系のＭＯＳＦＥＴに応用することも可能である。例えば、ドリフト層をｎ−型半導体層としたが、ドリフト層に変形を加えてもよく、p型ベース領域１２と接続した高アスペクト比のｐ型半導体領域を形成させたスーパージャンクション構造を取り入れても本発明を有効に活用することが可能である。
【００７８】
またＳｉのみならず、ＳｉＣ、ＧａＮ等の材料を用いた素子に適用してもよい。ｎチャネルのＭＯＳＦＥＴについて述べてきたが、ｐチャネルでもよい。ゲート電極１７によって幾つかに分割された、ソース電極１５を接続させるために、ゲート電極１７上に絶縁膜を介して、さらにメタル層を形成して分割されたソース電極を接続する構造としてもよい。
【００７９】
今回、トランジスタ領域においても、ショットキーバリアダイオード領域においてもトレンチＴの配置方法は全て平行である。これは、トランジスタ領域において平行形成することが、ゲート容量とオン抵抗のトレードオフ特性に優れているためであり、高速スイッチング特性が要求される場合において有効である。しかし、ＭＯＳＦＥＴにより低いオン抵抗特性が求められる場合においては、前述の平行配置に限らず、半導体主面から眺めて、メッシュ、あるいはオフセットメッシュ、千鳥形状等のより高密度にトレンチＴを配置する方法としてもよい。ショットキーバリアダイオード領域に関しても、ダイオード順方向電圧降下Ｖｓｄｆと順方向電流Ｉｆの要求に合わせて、前述のトレンチＴの配置構造としてもよい。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の具体例に係る半導体装置の要部を例示する模式図である。
【図２】降圧型ＤＣ−ＤＣコンバータの回路構成を例示する模式図である。
【図３】同第１の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】本発明の第２の具体例に係る半導体装置の要部を例示する模式図である。
【図７】同第２の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図８】図９に続く工程断面図である。
【図９】本発明の変形例に係る半導体装置の要部を例示する模式図である。
【図１０】比較例に係る半導体装置の要部を例示する模式図である。
【図１１】図１０において第１の主電極を一部取り除いた図である。
【図１２】ショットキーバリアダイオードの半導体メサ部の幅と、出力容量との関係を表すグラフ図である。
【符号の説明】
【００８１】
２…ｎ−型半導体層、２ａ…メサ部、３…ｎ＋型半導体層、５，６…絶縁膜、８…導電材、１０…トランジスタ領域、１２…ｐ型ベース領域（第１の半導体領域）、１３…ｎ＋型ソース領域（第２の半導体領域）、１４…ｐ＋型トレンチコンタクト領域、１５…第１の主電極、１６…第２の主電極、１７…制御電極、１８…コンタクト溝、２０…ショットキーバリアダイオード領域
【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１】
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【図６】
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【図９】
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