(57)【要約】【課題】本発明は集積回路及び該情報記録方法に関し、オンパッケージアンテナを含むＲＦＩＤ回路を内蔵した集積回路を具現してテストの効率を向上させることができるようにする技術を開示する。【解決手段】本発明は、無線周波数信号を利用して管理情報を格納するＲＦＩＤタグ及びＲＦＩＤタグに管理情報を格納するため、集積回路とＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段を含み、ワイヤ及びリードフレームを利用してＲＦＩＤタグのアンテナを形成することを特徴とする。【選択図】図３
2007324561.tif 000002
【特許請求の範囲】
【請求項１】
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグを含むことを特徴とする集積回路。
【請求項２】
前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段をさらに含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
ワイヤ及びリードフレームを利用して前記ＲＦＩＤタグのアンテナを形成することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記集積回路は、ＳＯＰまたはＦＢＧＡパッケージで形成されることを特徴とする請求項１に記載の集積回路。
【請求項５】
前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体のいずれかであることを特徴とする請求項１に記載の集積回路。
【請求項６】
前記ＲＦＩＤタグは、
無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
を含むことを特徴とする請求項１に記載の集積回路。
【請求項７】
前記メモリブロックは、
前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
前記データを格納するセルアレイと、
前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入／出力を制御する入／出力ブロックと、
を含むことを特徴とする請求項６に記載の集積回路。
【請求項８】
前記セルアレイは、
前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
複数の単位セルを含むメモリアレイと、
を含むことを特徴とする請求項６に記載の集積回路。
【請求項９】
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグと、
前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段と、
を含むことを特徴とする集積回路。
【請求項１０】
ワイヤ及びリードフレームを利用して前記ＲＦＩＤタグのアンテナを形成することを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記ＲＦＩＤタグが形成される領域及び前記集積回路が形成される領域に、前記アンテナに連結されるためのアンテナパッドが形成されることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
前記集積回路は、ＳＯＰまたはＦＢＧＡパッケージで形成されることを特徴とする請求項９に記載の集積回路。
【請求項１３】
前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体のいずれかであることを特徴とする請求項９に記載の集積回路。
【請求項１４】
前記ＲＦＩＤタグは、
無線周波数信号を入力され動作命令信号を出力するアナログブロックと、
前記アナログブロックから印加される前記動作命令信号に応じてアドレス及び動作制御信号を生成し、前記動作命令信号に対応する応答信号を前記アナログブロックに出力するデジタルブロックと、
前記動作制御信号を入力され内部制御信号を生成し、前記内部制御信号に応じてデータを格納し、格納されたデータを出力するメモリブロックと、
を含むことを特徴とする請求項９に記載の集積回路。
【請求項１５】
前記メモリブロックは、
前記アドレスをデコーディングしてワードラインを選択するワードラインデコーダと、
前記動作制御信号を利用して前記内部制御信号を生成する制御信号ブロックと、
前記データを格納するセルアレイと、
前記内部制御信号に応じて前記セルアレイとデータバスとの間のデータ入／出力を制御する入／出力ブロックと、
を含むことを特徴とする請求項１４に記載の集積回路。
【請求項１６】
前記セルアレイは、
前記内部制御信号に応じて前記データをセンシング及び増幅するセンスアンプと、
ビットラインイコライジング信号に応じてビットラインをプリチャージさせるビットラインイコライジング部と、
複数の単位セルを含むメモリアレイと、
を含むことを特徴とする請求項１５に記載の集積回路。
【請求項１７】
ＲＦＩＤタグを内蔵した集積回路のウェハ加工を行なう段階と、
前記集積回路のウェハレベルテストを行なう段階と、
無線周波数信号を利用して各種の管理情報を前記ＲＦＩＤタグに格納する段階と、
を含むことを特徴とする集積回路の情報記録方法。
【請求項１８】
前記ＲＦＩＤタグにチップ確認コードを格納する段階をさらに含むことを特徴とする請求項１７に記載の集積回路の情報記録方法。
【請求項１９】
前記チップ確認コードは、前記集積回路と前記ＲＦＩＤタグとの間のインタフェースにより格納されることを特徴とする請求項１８に記載の集積回路の情報記録方法。
【請求項２０】
前記集積回路はＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、ＳＯＣ、ＡＳＩＣ及びソリッド状半導体チップのいずれかであることを特徴とする請求項１７に記載の集積回路の情報記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路及び該情報記録方法に関し、特に集積回路にオンパッケージ（On-Package）アンテナを含むＲＦＩＤ（Radio Frequency Identification）回路を内蔵して不良分析を容易にすることができるようにする技術である。
【背景技術】
【０００２】
集積回路（Integrated circuit）は、コンピュータシステムまたは通信システム等の幾多の電子機器分野に基本的に用いられる基本素子である。このような集積回路には例えば、メモリ装置、信号処理装置（ＤＳＰ：Digital Signal Processor）、ＳＯＣ（System On Chip）、ＲＦＩＤタグ（Radio Frequency Identification Tag）等、無数に多くの回路をここに含めることができる。
【０００３】
このような集積回路の一例として不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００４】
ＦｅＲＡＭは、ＤＲＡＭと殆ど類似の構造を有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。
【０００５】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第２００１−５７２７５号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及び該動作に関する詳しい説明は省略する。
【０００６】
一方、メモリチップ、中央処理装置（ＣＰＵ：Central Processing Unit）、またはシステムオンチップ等の集積回路はウェハレベルの工程完了以後にテスト、不良分析、在庫管理等の各種の管理項目を体系的且つ廉価で速やかに管理する必要性が大きくなっている。即ち、ウェハレベルテストのあと、テスト結果情報を各チップ別に記録するか、次の段階の処理結果を再度記録することになると後続の処理過程に効率性を倍加させることになる。
【０００７】
このように集積回路をウェハレベルでテストしたあと、各中間段階別の処理結果をその都度記録し管理情報を継続的にアップデートする場合、業務処理の効率を急激に向上させることができるようになる。さらに、それぞれの半導体チップは今後高付加価値の形で生産される傾向であるので、このような各段階別情報の管理の必要性が一層切実に要求される実情である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前記のような問題点を解決するために案出されたものであり、次のような目的を有する。
第一、集積回路自体にＲＦＩＤタグを内蔵して集積回路の管理情報を容易に蓄積することである。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果を各チップ別に記録して後続の処理過程の効率性を増加させることである。
第三、集積回路に内蔵されたＲＦＩＤタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグを含むことを特徴とする。
【００１０】
本発明に係る集積回路は、
無線周波数信号を利用してウェハレベルのテスト以後に各種の管理情報を格納するＲＦＩＤタグと、
前記ＲＦＩＤタグに前記情報を格納するため、前記集積回路と前記ＲＦＩＤタグとの間でインタフェースを行なうインタフェース手段と、
を含むことを特徴とする。
【００１１】
本発明に係る集積回路の情報記録方法は、
ＲＦＩＤタグを内蔵した集積回路のウェハ加工を行なう段階と、
前記集積回路のウェハレベルテストを行なう段階と、
無線周波数信号を送／受信して各種の管理情報を前記ＲＦＩＤタグに格納する段階と、
を含むことを特徴とする。
【発明の効果】
【００１２】
以上で説明したように、本発明は次のような効果を有する。
第一、集積回路自体にＲＦＩＤタグを内蔵して集積回路の管理情報を容易に蓄積し、チップのパッケージ以後に不良分析情報を容易に分析することができる。
第二、ウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録し、後続の処理過程の効率性を増加させることができる。
第三、ウェハレベルのテスト以後に各段階別の処理結果を引続きアップデートして業務処理の効率を向上させることができる。
第四、集積回路に内蔵されたＲＦＩＤタグのアンテナをパッケージのワイヤとリードフレームメタルを利用して構成することにより、別途のアンテナ構成が不要な集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照しながら本発明の好ましい実施の形態を詳しく説明する。
ただ、本発明はここで説明される実施の形態に限定されず、別の形に具体化することができる。却って、ここで紹介される実施の形態は、本発明の技術的思想が徹底且つ完全に開示され、当業者に本発明の思想が十分伝えられるようにするため提供されるものである。さらに、明細書全体に亘って同一の参照番号等は同一の構成要素を示す。
【００１４】
図１は、本発明に係るオンパッケージ（On-Package）アンテナ構造を有するＳＯＰ（Small Outline Package）チップを示す断面図である。
【００１５】
本発明の集積回路は、エポキシ樹脂（Epoxy Resin）１内にＲＦＩＤタグを内蔵したチップ２を示す。ここで、チップ２はステージ（Stage）３の上部に形成され、ペースト（Paste）４を介しステージ３と接続される。そして、チップ２はワイヤ５を介しリード６と連結される。このとき、ワイヤ５とリードフレームメタル（Lead Frame Metal）からなるリード６は、ＲＦＩＤ回路の無線周波数（ＲＦ）信号の伝達のためのアンテナとして利用される。
【００１６】
図２は、本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するＦＢＧＡ（Fine Pitch Ball Grid Array）パッケージチップを示す断面図である。
【００１７】
本発明に係る集積回路は、カプセル９により取り囲まれたＲＦＩＤタグを内蔵したチップ８を示す。ここで、チップ８はワイヤ１０を介し基板１１の下側に付着されたソルダ１２と連結される。このとき、ワイヤ１０とリードフレームメタルからなるソルダ（Solder）１２はＲＦＩＤ回路でＲＦ信号の伝達のためのアンテナとして利用される。
【００１８】
図３は、本発明に係るＤＲＡＭチップを示す平面図である。
図３に開示された本発明に係る集積回路はＲＦＩＤ回路が内蔵されたＤＲＡＭチップ２０である。なお、ＤＲＡＭチップ２０はＤＲＡＭ回路領域２１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域２２、インタフェース部２３及びアンテナパッド２４を含む。
【００１９】
ここで、ＤＲＡＭ回路領域２１は高容量のデータを格納する領域である。
インタフェース部２３は、ＤＲＡＭ回路領域２１とＲＦＩＤ領域２２との間でＲＦＩＤ領域２２に情報を格納するためインタフェースを行なう。
【００２０】
ＲＦＩＤ領域２２は、ＦｅＲＡＭを利用してインタフェース部２３を介し印加されたＤＲＡＭ回路領域２１の情報を格納する。
【００２１】
アンテナパッド２４は、ＤＲＡＭ回路領域２１及びＲＦＩＤ領域２２の一側にそれぞれ備えられる。ここで、アンテナパッド２４は図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド２４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナ構造を形成する。
【００２２】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域２２のアンテナとして利用し、外部通信機器とＲＦ信号を送／受信する。
【００２３】
図４は、本発明に係るフラッシュメモリチップを示す平面図である。
図４に開示された集積回路は、ＲＦＩＤ回路が内蔵されたフラッシュチップ３０である。なお、フラッシュチップ３０はフラッシュ回路領域３１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域３２、インタフェース部３３及びアンテナパッド３４を含む。
【００２４】
ここで、フラッシュ回路領域３１は高容量のデータを格納する領域である。
【００２５】
インタフェース部３３は、フラッシュ回路領域３１と内部ＲＦＩＤ領域３２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
【００２６】
ＲＦＩＤ領域３２は、ＦｅＲＡＭまたはフラッシュセルを利用してインタフェース部３３を介し印加されたフラッシュ回路領域３１の情報を格納する。
【００２７】
アンテナパッド３４は、フラッシュ回路領域３１及びＲＦＩＤ領域３２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００２８】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域３２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００２９】
図５は、本発明に係るＦｅＲＡＭチップを示す平面図である。
図５に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＦｅＲＡＭチップ４０である。なお、ＦｅＲＡＭチップ４０はＦｅＲＡＭ回路領域４１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域４２、インタフェース部４３及びアンテナパッド４４を含む。
【００３０】
ここで、ＦｅＲＡＭ回路領域４１は高容量のデータを格納する領域である。
【００３１】
インタフェース部４３は、ＦｅＲＡＭ回路領域４１と内部ＲＦＩＤ領域４２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
【００３２】
ＲＦＩＤ領域４２は、ＦｅＲＡＭを利用してインタフェース部４３を介し印加されたＦｅＲＡＭ回路領域４１の情報を格納する。
【００３３】
アンテナパッド４４は、ＦｅＲＡＭ回路領域４１及びＲＦＩＤ領域４２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００３４】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域４２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００３５】
図６は、本発明に係るＣＰＵチップを示す平面図である。
図６に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＣＰＵ（Central Processing Unit）チップ５０である。なお、ＣＰＵチップ５０はＣＰＵ領域５１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域５２、インタフェース部５３及びアンテナパッド５４を含む。
【００３６】
ここで、ＣＰＵ領域５１は回路領域である。
【００３７】
インタフェース部５３は、ＣＰＵ領域５１と内部ＲＦＩＤ領域５２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
【００３８】
ＲＦＩＤ領域５２は、ＦｅＲＡＭを利用してインタフェース部５３を介し印加されたＣＰＵ領域５１の情報を格納する。
【００３９】
アンテナパッド５４は、ＣＰＵ領域５１及びＲＦＩＤ領域５２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００４０】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域５２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００４１】
図７は、本発明に係るＳＯＣを示す平面図である。
図７に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＳＯＣ６０である。なお、ＳＯＣ６０はＳＯＣ領域６１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域６２、インタフェース部６３及びアンテナパッド６４を含む。
【００４２】
ここで、ＳＯＣ領域６１は回路領域である。
【００４３】
インタフェース部６３は、ＳＯＣ領域６１と内部ＲＦＩＤ領域６２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
【００４４】
ＲＦＩＤ領域６２は、ＦｅＲＡＭを利用してインタフェース部６３を介し印加されたＳＯＣ領域６１の情報を格納する。
【００４５】
アンテナパッド６４は、ＳＯＣ領域６１及びＲＦＩＤ領域６２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００４６】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域６２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００４７】
図８は、本発明に係るＡＳＩＣチップを示す平面図である。
図８に開示された集積回路は、ＲＦＩＤ回路が内蔵されたＡＳＩＣ（Application Specific Integrated Circuit）チップ７０である。なお、ＡＳＩＣチップ７０はＡＳＩＣ領域７１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域７２、インタフェース部７３及びアンテナパッド７４を含む。
【００４８】
ここで、ＡＳＩＣ領域７１は回路領域である。
【００４９】
インタフェース部７３は、ＡＳＩＣ領域７１と内部ＲＦＩＤ領域７２との間でＲＦＩＤ領域３２に情報を格納するためインタフェースを行なう。
【００５０】
ＲＦＩＤ領域７２は、ＦｅＲＡＭを利用してインタフェース部７３を介し印加されたＡＳＩＣ領域７１の情報を格納する。
【００５１】
アンテナパッド７４は、ＡＳＩＣ領域７１及びＲＦＩＤ領域７２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００５２】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域７２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００５３】
図９は、本発明に係るソリッド状半導体チップを示す平面図である。
図９に開示された集積回路は、ＲＦＩＤ回路が内蔵されたソリッド状半導体（Solid State Semiconductor）チップ８０からなる。なお、ソリッド状半導体チップ８０はソリッド状半導体領域８１、ＲＦＩＤ回路が内蔵されたＲＦＩＤ領域８２、インタフェース部８３及びアンテナパッド８４を含む。
【００５４】
ここで、ソリッド状半導体領域８１は高容量の半導体回路領域である。
【００５５】
インタフェース部８３は、ソリッド状半導体領域８１と内部ＲＦＩＤ領域８２との間でＲＦＩＤ領域８２に情報を格納するためインタフェースを行なう。
【００５６】
ＲＦＩＤ領域８２は、ＦｅＲＡＭを利用してインタフェース部８３を介し印加されたソリッド状半導体領域８１の情報を格納する。
【００５７】
アンテナパッド８４は、ソリッド状半導体領域８１及びＲＦＩＤ領域８２の一側にそれぞれ備えられる。ここで、図１または図２に開示されたワイヤ５、１０とリード６またはソルダ１２を利用して構成されたアンテナに連結される。即ち、アンテナパッド３４はワイヤ５、１０とリード６またはソルダ１２に連結されオンパッケージアンテナを形成する。
【００５８】
したがって、本発明は図１または図２に開示されたオンパッケージアンテナをＲＦＩＤ領域８２のアンテナとして利用して外部通信機器とＲＦ信号を送／受信する。
【００５９】
前記の実施の形態等のような構成を有する集積回路の情報記録方法を、図１０に開示されたフローチャートを参照しながら説明する。
【００６０】
先ず、ＤＲＡＭチップ２０、フラッシュチップ３０、ＦｅＲＡＭチップ４０、ＣＰＵチップ５０、ＳＯＣ６０、ＡＳＩＣチップ７０またはソリッド状半導体チップ８０等のような集積回路のウェハ加工を完了する（Ｓ１）。
【００６１】
以後、ウェハ上で集積回路をテストする場合、インタフェース部を介しチップ確認コードを集積回路の内部に内蔵されたＲＦＩＤ回路に書き込む（Ｓ２）。
【００６２】
次に、集積回路の各種のテスト及び処理結果等の次の段階の情報はＲＦ電源を利用してＲＦＩＤ回路領域に格納する。即ち、集積回路のウェハレベルのテスト以後にテスト結果情報または次の段階の処理結果情報を各チップ別に記録して後続の処理過程の効率性を増加させることができる。
【００６３】
一方、図１１は本発明に係る集積回路に内蔵されたＲＦＩＤ領域を示すブロック図である。
【００６４】
ＲＦＩＤ領域はアンテナ９０、アナログブロック１００、デジタルブロック２００及びメモリブロック３００を備える。
【００６５】
ここで、アンテナ９０は外部のリーダー器またはライタ器とＲＦＩＤとの間にデータを送／受信する。
【００６６】
アナログブロック１００は電圧マルチプライヤ１１０、電圧リミッタ１２０、モジュレータ１３０、ジモジュレータ１４０、パワーオンリセット部１５０、クロック発生部１６０及び電圧ダブラ１７０を備える。
【００６７】
電圧マルチプライヤ１１０は、アンテナ９０から印加される無線周波数信号ＲＦによりＲＦＩＤの駆動電圧である電源電圧ＶＤＤを生成する。
【００６８】
電圧リミッタ１２０は、アンテナ９０から印加された無線周波数信号ＲＦの伝送電圧の大きさを制限する。
【００６９】
モジュレータ１３０は、デジタルブロック２００から印加される応答信号ＲＰをモジュレーティングしてアンテナ９０へ伝送する。
【００７０】
ジモジュレータ１４０は、電圧マルチプライヤ１１０と電圧ミリッタ１２０の出力電圧に従いアンテナ９０から印加される無線周波数ＲＦ信号から動作命令信号を検出し、命令信号ＣＭＤをデジタルブロック２００へ出力する。
【００７１】
パワーオンリセット部１５０は、電圧マルチプライヤ１１０の出力電圧ＶＤＤを感知しリセット動作を制御するためのパワーオンリセット信号ＰＯＲをデジタルブロック２００へ出力する。
【００７２】
クロック発生部１６０は、電圧マルチプライヤ１１０の出力電圧ＶＤＤに従いデジタルブロック２００の動作を制御するためのクロックＣＬＫをデジタルブロック２００へ供給する。
【００７３】
電圧ダブラ１７０は、電源電圧ＶＤＤを利用して高電圧２ＶＤＤを発生する。
さらに、デジタルブロック２００はアナログブロック１００から電源電圧ＶＤＤ、パワーオンリセット信号ＰＯＲ、クロックＣＬＫ及び命令信号ＣＭＤを印加され命令信号ＣＭＤを解析し、制御信号及び処理信号等を生成してアナログブロック２００に該当する応答信号ＲＰを出力する。
【００７４】
なお、デジタルブロック２００はアドレスＡＤＤ、入／出力データＩ／Ｏ、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥ等のような制御信号ＣＴＲをメモリブロック３００へ出力する。
【００７５】
メモリブロック３００は、不揮発性強誘電体キャパシタ素子を利用してデータを読出し／書込みするメモリブロックである。
【００７６】
図１２は、図１１に開示されたメモリブロック３００を示す詳細ブロック図である。
【００７７】
メモリブロック３００はワードラインデコーダ３１０と、制御信号ブロック３２０と、セルアレイ３３０及び入／出力ブロック３４０を備える。
【００７８】
ここで、ワードラインデコーダ３１０はデジタルブロック２００から印加されるアドレスＡＤＤをデコーディングしてワードラインＷＬを選択する。
【００７９】
制御信号ブロック３２０は、デジタルブロック２００から印加されるチップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥに応じて読出し／書込み動作を制御する。
【００８０】
制御信号ブロック３２０は、センスアンプの活性化の可否を制御するためのセンスアンプイネーブル信号、センスアンプでセンシングされたデータをデータバスＭ＿ＤＡＴＡへ出力するための出力イネーブル信号、及びデータバスＭ＿ＤＡＴＡから印加されるデータをセルアレイ３３０に書き込むためのライトイネーブル信号を出力する。
【００８１】
セルアレイ３３０は、不揮発性強誘電体キャパシタ素子とスイッチング素子を含む単位セルを複数に備え、不揮発性強誘電体キャパシタ素子にデータを格納して格納されたデータが読み出される。
【００８２】
さらに、入／出力ブロック３４０はレファランス電圧を利用して制御信号ブロック３２０から印加されるセンスアンプイネーブル信号、出力イネーブル信号ＯＥ及びライトイネーブル信号ＷＥに応じて制御される。なお、入／出力ブロック３４０はセルアレイ３３０から印加されるデータをセンシング及び増幅してデータバスＭ＿ＤＡＴＡへ出力し、データバスＭ＿ＤＡＴＡから印加されるデータをセルアレイ３３０へ伝送する。
【００８３】
図１３は、図１２に開示されたメモリブロック３００のセルアレイ３３０を示す詳細回路図である。
【００８４】
セルアレイ３３０はビットラインイコライジング部３３１、メモリアレイ３３２及びセンスアンプ３３３を含む。
【００８５】
ビットラインイコライジング部３３１は、スイッチング素子Ｔ１〜Ｔ３を含む。ここで、スイッチング素子Ｔ１はビットラインＢＬと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。スイッチング素子Ｔ２は、ビットラインＢＬとビットラインバー／ＢＬとの間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。スイッチング素子Ｔ３は、ビットラインバー／ＢＬと接地電圧端との間に連結され、ゲート端子を介しビットラインイコライジング信号ＢＬＥＱが印加される。
【００８６】
なお、センスアンプ３３３は制御信号ブロック３２０から印加されるセンスアンプイネーブル信号ＳＥＮに応じて制御され、ビットラインＢＬ上のデータをセンシング及び増幅する。
【００８７】
さらに、メモリアレイ３３２は複数の単位セルＣを含む。ここで、単位セルＣはビットラインＢＬまたはビットラインバー／ＢＬとプレートラインＰＬとの間に直列連結されたスイッチング素子Ｔと強誘電体キャパシタＦＣを含む。スイッチング素子ＴはワードラインＷＬの電位によりスイッチング動作が制御される。
【００８８】
図１４は、図１３に開示されたセルアレイ３３０の動作を示すタイミング図である。
【００８９】
先ず、ｔ０区間ではビットラインイコライジング信号ＢＬＥＱがハイレベルとなり、ビットラインイコライジング部３３１のスイッチング素子Ｔ１〜Ｔ３がターンオンされる。これに伴い、ビットライン対ＢＬ、／ＢＬが接地電圧レベルにプリチャージされる。このとき、ワードラインＷＬ、プレートラインＰＬ及びセンスアンプイネーブル信号ＳＥＮはローレベル状態を維持する。
【００９０】
ｔ１区間では、ビットラインイコライジング信号ＢＬＥＱがローレベルに遷移する。なお、ワードラインＷＬ及びプレートラインＰＬがハイレベルに遷移し、選択された単位セルＣに格納されたデータにより電荷分配が行なわれてビットライン対ＢＬ、／ＢＬの電圧差が発生する。
【００９１】
ｔ２区間では、センスアンプイネーブル信号ＳＥＮがハイレベルにイネーブルされ、センスアンプ３３３が活性化される。したがって、センスアンプ３３３はデータにより発生したビットライン対ＢＬ、／ＢＬの電圧差をセンシング及び増幅する。結果的に、ローレベルデータ「０」が再格納される。
【００９２】
ｔ３区間では、プレートラインＰＬがローレベルに遷移しハイレベルデータ「１」が格納される。
【００９３】
ｔ４区間では、ワードラインＷＬ及びセンスアンプイネーブル信号ＳＥＮがローレベルに遷移する。このとき、ビットラインイコライジング信号ＢＬＥＱが再度ハイレベルに遷移し、ビットライン対ＢＬ、／ＢＬが接地電圧レベルにプリチャージされる。
【００９４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００９５】
【図１】本発明に係るオンパッケージアンテナ構造を有するＳＯＰチップを示す断面図である。
【図２】本発明の他の実施の形態に係るオンパッケージアンテナの構造を有するＦＢＧＡパッケージチップを示す断面図である。
【図３】本発明に係るＤＲＡＭチップを示す平面図である。
【図４】本発明に係るフラッシュメモリチップを示す平面図である。
【図５】本発明に係るＦｅＲＡＭチップを示す平面図である。
【図６】本発明に係るＣＰＵチップを示す平面図である。
【図７】本発明に係るＳＯＣを示す平面図である。
【図８】本発明に係るＡＳＩＣチップを示す平面図である。
【図９】本発明に係るソリッド状半導体チップを示す平面図である。
【図１０】本発明に係る集積回路の情報記録方法を示すフローチャートである。
【図１１】本発明に係る集積回路に内蔵されたＲＦＩＤ領域を示すブロック図である。
【図１２】図１１に開示されたメモリブロック３００を示す詳細ブロック図である。
【図１３】図１２に開示されたメモリブロック３００のセルアレイ３３０を示す詳細回路図である。
【図１４】図１３に開示されたセルアレイ３３０の動作を示すタイミング図である。
【符号の説明】
【００９６】
１  エポキシ樹脂
２、８  チップ
３  ステージ
４  ペースト
５、１０  ワイヤ
６  リード
９  カプセル
１１  基板
１２  ソルダ
２０  ＤＲＡＭチップ
２１  ＤＲＡＭ回路領域
２２、３２、４２、５２、６２、７２、８２  ＲＦＩＤ領域
２３、３３、４３、５３、６３、７３、８３  インタフェース部
２４、３４、４４、５４、６４、７４、８４  アンテナパッド
３０  フラッシュチップ
３１  フラッシュ回路領域
４０  ＦｅＲＡＭチップ
４１  ＦｅＲＡＭ回路領域
５０  ＣＰＵチップ
５１  ＣＰＵ領域
６０  ＳＯＣ
６１  ＳＯＣ領域
７０  ＡＳＩＣチップ
７１  ＡＳＩＣ領域
８０  ソリッド状半導体チップ
８１  ソリッド状半導体領域
９０  アンテナ
１００  アナログブロック
１１０  電圧マルチプライヤ
１２０  電圧リミッタ
１３０  モジュレータ
１４０  ジモジュレータ
１５０  パワーオンリセット部
１６０  クロック発生部
１７０  電圧ダブラ
２００  デジタルブロック
３００  メモリブロック
３１０  ワードラインデコーダ
３２０  制御信号ブロック
３３０  セルアレイ
３３１  ビットラインイコライジング部
３３２  メモリアレイ
３３３  センスアンプ
３４０  入／出力ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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