(57)【要約】【課題】複数のＤ／Ａ変換器を用いると、変換器同士のマッチング誤差により変換精度の不一致が生じるという問題があった。また、複素信号Ｉ，Ｑのそれぞれを差動表現するには２つの独立した２相Ｄ／Ａ変換器を設ける必要があり、チップ面積や消費電力が増大するという問題点があった。さらに、負荷を外付けとする場合、部品点数が増大するという問題点もあった。【解決手段】  （ｎ−１）相の入力デジタル信号をｎ相の出力デジタル信号に変換するデコーダ（選択図においてはデコーダ１０１）と、前記出力デジタル信号の各相に対応する大きさのアナログ出力信号をそれぞれ発生するｎ個のアナログ出力信号発生回路（選択図では例えばトランジスタ１１１−１、１１１−２、・・・、１１１−ｍ、および抵抗器１４１が１相分のアナログ電圧発生回路を構成する）とを備える。【選択図】図５
2007324895.tif 000002
【特許請求の範囲】
【請求項１】
（ｎ−１）相の入力デジタル信号をｎ相の出力デジタル信号に変換するデコーダと、
前記出力デジタル信号のそれぞれに対応するアナログ信号を発生するｎ個のアナログ信号発生回路と、
を備えることを特徴とするデジタル／アナログ変換器。
【請求項２】
前記デコーダは、前記アナログ信号発生回路が発生するｎ個のアナログ値の和が一定の値となるように、前記入力デジタル信号を前記出力デジタル信号に変換することを特徴とする請求項１記載のデジタル／アナログ変換器。
【請求項３】
前記ｎ個のアナログ信号発生回路は、共通の電源に接続されることを特徴とする請求項１記載のデジタル／アナログ変換器。
【請求項４】
第１相入力デジタル信号Iと、第２相入力デジタル信号を含む２相入力デジタル信号Qを、
【数１】
2007324895.tif 000009
の関係で、第１相出力デジタル信号aと、第２相出力デジタル信号bと、第３相出力デジタル信号と、を含む３相出力デジタル信号cに変換するデコーダと、
前記第１相出力デジタル信号ａに応じて第１のアナログ信号を発生する第１のアナログ信号発生回路と、
前記第２相出力デジタル信号ｂに応じて第２のアナログ信号を発生する第２のアナログ信号発生回路と、
前記第３相出力デジタル信号ｃに応じて第３のアナログ信号を発生する第３のアナログ信号発生回路と、
を備えることを特徴とするデジタル／アナログ変換器。
【請求項５】
複数の電流源を更に備え、
前記第１乃至第３のアナログ信号発生回路は、
両端の電位差として前記第１乃至第３のアナログ信号を各々得るための第１から第３の抵抗と、
前記複数の電流源が出力する電流を、前記第１、第２、あるいは第３の抵抗へ導くか否かを、前記第１乃至第３相出力デジタル信号に基づいて切り替える複数のトランジスタと、を備えることを特徴とする請求項３記載のデジタル／アナログ変換器。
【請求項６】
前記第１乃至第３のアナログ信号発生回路が、電流を出力するｍ個の定電流源を備え、
更に、前記第１乃至第３のアナログ信号発生回路は、３つの出力端子のうちの２つの出力端子のいずれかに電流を導くかを切り替える２ｍ個のトランジスタを備えることを特徴とする請求項３記載のデジタル／アナログ変換器。
【請求項７】
（ｎ−１）相の入力デジタル信号をｎ相の出力デジタル信号に変換するデコーダと、前記出力デジタル信号のそれぞれに対応するｎ個のアナログ信号を発生するｎ個のアナログ信号発生回路と、を有するデジタル／アナログ変換器と、
互いに位相がずれたｎ個のローカル信号を発生するローカル信号発生器と、
前記ｎ個のアナログ信号と前記ｎ個のローカル信号とを乗算する乗算器と、
前記乗算器のｎ個の出力を加算する加算器と、
前記乗算器からの信号を増幅する増幅器と、
増幅された前記信号を放射するアンテナと、
を備えることを特徴とする送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器に関する。
【背景技術】
【０００２】
無線通信における信号処理では、信号の振幅と位相を取り扱うため、Ｉｎ−ｐｈａｓｅ／Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ（Ｉ／Ｑ）の２次元直交信号を用いることが多い。このため、無線送信機におけるＤ／Ａ変換器は非特許文献１で開示されているように、Ｉ／Ｑの２つ用いることが一般的である。
【０００３】
また、Ｉ／Ｑのアナログ信号をそれぞれ差動信号として出力するために、図１０のようにＩ信号用とＱ信号用の２相Ｄ／Ａ変換器とをそれぞれ１つずつ使うのが一般的である。ちなみに、図１０ではデジタルのＩdigital信号のアナログ値はＯＵＴＩ＋とＯＵＴＩ−の差、デジタルのＱdigital信号のアナログ値はＯＵＴＱ＋とＯＵＴＱ−との差、でそれぞれ表される。
【非特許文献１】Ｐｏｒｒａ，  Ｖ．；  Ｈａｌｏｎｅｎ，  Ｋ．；  Ｋｏｌｉ，  Ｋ．；  Ｐａａｋｋｏｎｅｎ，  Ｍ．；  Ｓｉｉｌａｓｔｏ，  Ｓ．；  Ｔｉｉｌｉｈａｒｊｕ，  Ｅ．；  Ｔｏｌｏｎｅｎ，  Ｐ．；  Ｗａｈｌｒｏｏｓ，  Ｔ．；  Ｌｏｗ  ｖｏｌｔａｇｅ  ｃｉｒｃｕｉｔｓ  ｆｏｒ  ａ  ｓｉｎｇｌｅ  ｃｈｉｐ  ２  ＧＨｚ  ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  ｍｏｂｉｌｅ  ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，    Ｖｏｌｕｍｅ  １，  １２−１５  Ｍａｙ  １９９６  Ｐａｇｅ（ｓ）：４９２−４９５  ｖｏｌ．１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術のように、２つの差動出力型Ｄ／Ａ変換器を用いると、変換器同士のマッチング誤差により、変換精度の不一致が生じるという問題があった。また、２つの独立した差動出力型Ｄ／Ａ変換器を設ける場合、チップ面積や消費電力が大きくなってしまうという問題点があった。さらに、負荷を外付けとする場合、部品点数が多くなってしまうという問題点もあった。
【０００５】
この発明は、チップ面積、消費電力、部品点数の増大を招くことなく高精度に、複素信号などの多次元信号を取り扱うことのできるＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を鑑みて、本発明は、（ｎ−１）相の入力デジタル信号をｎ相の出力デジタル信号に変換するデコーダと、前記出力デジタル信号の各相の値に対応する大きさのアナログ信号をそれぞれ発生するｎ個のアナログ信号発生回路とを備えることを特徴とするＤ／Ａ変換器を提供する。
【発明の効果】
【０００７】
本発明により、複素信号などのデジタル多次元信号のアナログ変換精度の不一致を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本実施の形態について詳細に説明する。
【０００９】
（原理）
図１は、ｎ相出力Ｄ／Ａ変換器１のブロック図である。
【００１０】
ｎ相出力Ｄ／Ａ変換器１は、ｎ−１次元の値をｎ−１相の信号で表したデジタルベクトル信号が入力され、それをｎ相の各相をそれぞれ表すｎ個のアナログ信号に変換して出力する。ｎ個のアナログ信号の和は略一定となるよう制御される。したがって、出力信号の同相成分は０となる。
【００１１】
（ｎ＝３の場合）
以下、簡単のためｎ＝３の場合について、図２および図３を用いて説明する。図２は、一般的な複素平面である。Ｉ（横軸で表される）とｊＱ（縦軸で表される）との合成ベクトルＩ＋ｊＱを記している。３相信号の基準ベクトルは、互いに２／３πずつ位相の異なる
【数１】
2007324895.tif 000003
【００１２】
の３つである。図２に示した複素信号Ｉ＋ｊＱをこれら３つの基準ベクトルを用いて表すと、
【数２】
2007324895.tif 000004
【００１３】
となる。ここでａ，ｂ，ｃはスカラ量で表される係数であり、同相信号成分が０となる条件から、ａ＋ｂ＋ｃ＝０となる。したがって（２）式をａ＋ｂ＋ｃ＝０の条件の下でａ，ｂ，ｃについて解くと
【数３】
2007324895.tif 000005
【００１４】
となり、Ｉ／Ｑの複素信号（２次元の値）を表す２相の信号を、ａ，ｂ，ｃで表された３相信号に変換できる。図２に示した複素信号Ｉ＋ｊＱを（３）式に従って変換した３相信号２，３，４を図３に示す。なお、ここでは３相信号の変数をａ，ｂ，ｃの３個として説明しているがが、ａ＋ｂ＋ｃ＝０の制約条件のため自由度は２である。同様に、一般のｎ相出力Ｄ／Ａ変換器で出力できる信号の自由度はｎ−１となる。
【００１５】
このように、３相信号を用いることで１つのＤ／Ａ変換器で複素信号を表現できる。
【００１６】
（ｎ＝４の場合）
ｎ＝４の場合には、図４に示すように正四面体（破線にて示す）の重心Ｇから、正四面体の各頂点に向かう４方向を基準ベクトル（太実線で示す）として３次元信号を表現することができる。これら４つの基準ベクトルを（ｘ，ｙ，ｚ）の３次元直交座標で示すと、
【数４】
2007324895.tif 000006
【００１７】
３次元直交座標で表現された任意の３次元信号（ｘ，ｙ，ｚ）をこれら４つの基準ベクトルで（すなわち４相で）表現すると、
【数５】
2007324895.tif 000007
【００１８】
となる。ここでａ，ｂ，ｃ，ｄはスカラ量で表される係数である。
【００１９】
（５）式を、ｎ＝３の場合と同様に同相成分が０となる条件の下つまりａ＋ｂ＋ｃ＋ｄ＝０の条件のもとで解くと、
【数６】
2007324895.tif 000008
【００２０】
となり、（ｘ，ｙ，ｚ）の３次元信号を表す３相の信号を、ａ，ｂ，ｃ，ｄで表す４相信号に変換できる。
【００２１】
このように、４相信号を使用することで３次元ベクトルが表現できるから、ソナー等３次元方向にビームを向ける機器に応用が可能である。
【００２２】
なお、以上では２次元の値を３相で表す場合、および３次元の値を４相で表す場合を示したが、これに限定されるものではないことはいうまでもない。
【００２３】
以下、２次元の値を表す２相入力３相出力ついての上記原理の実施の形態を述べる。なお、それ以上のｎ次元を扱うのであれば、（ｎ−１）次元を表す（ｎ−１）相入力をｎ相出力に変換する式をデコーダに実装し、出力相数に対応したｎ系統のアナログ信号発生回路を追加すればよいことはいうまでもない。
【００２４】
（第１の実施の形態）
図５は、第１の実施の形態としての電流セル型２相入力３相出力のＤ／Ａ変換器１００の回路図である。
【００２５】
本実施の形態のＤ／Ａ変換器１００は、デコーダ１０１、定電流源１１０−１，１１０−２，・・・，１１０−ｍ、ＦＥＴ型のトランジスタ１１１−１、１１２−１、１１３−１、１１１−２、１１２−２、１１３−２、・・・、１１１−ｍ、１１２−ｍ、１１３−ｍ、抵抗器１４１、１４２、１４３、アナログ出力端子１５１、１５２、１５３を備える。
【００２６】
これらのうち、トランジスタ１１１−１、１１１−２、・・・、１１１−ｍ、および抵抗器１４１は１相分のアナログ電圧発生回路を構成する。また、トランジスタ１１２−１、１１２−２、・・・、１１２−ｍ、および抵抗器１４２は別の１相分のアナログ電圧発生回路を構成する。また、トランジスタ１１３−１、１１３−２、・・・、１１３−ｍ、および抵抗器１４３はさらに別の１相分のアナログ電圧発生回路を構成する。定電流源１１０−１、１１０−２、・・・１１０−ｍは各アナログ電圧発生回路に共用される構成として設けられている。
【００２７】
デコーダ１０１は、入力される２次元信号（Ｉ，Ｑ）を表す２相のｍビットデジタル入力信号を、負論理のバイナリコードの３相ｍビットデジタル信号にデコードする。デコーダ１０１は、同時に出力する３つのｍビットデジタル信号値のそれぞれが表す各アナログ出力信号の和が略一定となるように、２相のデジタル入力信号を変換する。
【００２８】
デコーダ１０１は例えば（３）式を実装したデジタル回路で実現することができる。
【００２９】
ただし出力値のそれぞれが表す各アナログ出力信号は０未満の値を採ることはないため、（３）式で得られたａ，ｂ，ｃの各値に、各値が採りうる最大値の２倍の値を加えた値が、デコーダ１０１の出力値のそれぞれが表す各アナログ出力信号の値となる。
【００３０】
負論理のバイナリコードとして出力される３相デジタル信号のうちある１相（以下、第１相と称す）におけるデジタル値の各ビットの値、すなわち下位から１ビット目、２ビット目、・・・、ｍビット目がそれぞれ出力端子１０２ａ−１、１０２ａ−２、・・・１０２ａ−ｍから出力される。同様に、３相のうち上記ある１相とは別の１相（以下、第２相と称す）におけるデジタル値の各ビットの値は、下位から１ビット目、２ビット目、・・・、ｍビット目がそれぞれ出力端子１０２ｂ−１、１０２ｂ−２、・・・１０２ｂ−ｍから出力される。さらに同様に、３相のうち残りの１相（以下、第３相と称す）におけるデジタル値の各ビットの値は、下位から１ビット目、２ビット目、・・・、ｍビット目がそれぞれ出力端子１０２ｃ−１、１０２ｃ−２、・・・１０２ｃ−ｍから出力される。これら出力端子から出力されるビットの値が、各トランジスタの制御信号となる。
【００３１】
定電流源１１０−１、１１０−２、・・・、１１０−ｍは、電圧Ｖｄｄである共通の電源に接続され、出力電流Ｉ１〜Ｉｍを出力する。出力電流Ｉ１〜Ｉｍのそれぞれの大きさはｍビットの各位に対応する。すなわち、本実施の形態のようにデコーダ１０１の出力がバイナリコードであれば出力電流Ｉ１に対してＩ２，・・・，Ｉｍはそれぞれ２倍，・・・，（２ｍ−１）倍、とする。
【００３２】
トランジスタ１１１−１は第１相の下位１ビット目の値に対応する、定電流源１１０−１が出力しソース端子から入力されるＩ１を、抵抗器１４１へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ１１１−１のゲート端子に、デコーダ１０１の出力端子１０２ａ−１から第１相の下位１ビット目のデジタル値が入力される。
【００３３】
また、トランジスタ１１２−１は第２相の下位１ビット目の値に対応する、定電流源１１０−１が出力しソース端子から入力されるＩ１を、抵抗器１４２へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ１１２−１のゲート端子に、デコーダ１０１の出力端子１０２ｂ−１から第２相の下位１ビット目のデジタル値が入力される。
【００３４】
また、トランジスタ１１３−１は第３相の下位１ビット目の値に対応する、定電流源１１０−１が出力しソース端子から入力されるＩ１を、抵抗器１４３へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ１１３−１のゲート端子に、デコーダ１０１の出力端子１０２ｃ−１から第３相の下位１ビット目のデジタル値が入力される。
【００３５】
同様に、トランジスタ１１１−ｍのゲート端子にデコーダ１０１の出力端子１０２ａ−ｍから第１相の下位ｍビット目のデジタル値が入力される。また、トランジスタ１１２−ｍのゲート端子にデコーダ１０１の出力端子１０２ｂ−ｍから第２相の下位ｍビット目のデジタル値が入力される。また、トランジスタ１１３−ｍのゲート端子にデコーダ１０１の出力端子１０２ｃ−ｍから第３相の下位ｍビット目のデジタル値が入力される。
【００３６】
抵抗器１４１は一端が接地される。抵抗器１４１の他端には、トランジスタ１１１−１、１１１−２、・・・、１１１−ｍのドレイン端子から出力される電流の和が入力される。抵抗器１４１の両端の電位差が第１相のアナログ出力信号ＯＵＴａを示す。
【００３７】
また、抵抗器１４２は一端が接地され、他端にはトランジスタ１１２−１、１１２−２、・・・、１１２−ｍのドレイン端子から出力される電流の和が入力される。抵抗器１４２の両端の電位差が第２相のアナログ出力信号ＯＵＴｂを示す。
【００３８】
また、抵抗器１４３は一端が接地され、他端にはトランジスタ１１３−１、１１３−２、・・・、１１３−ｍのドレイン端子から出力される電流の和が入力される。抵抗器１４３の両端の電位差が第３相のアナログ出力信号ＯＵＴｃを示す。抵抗器１４１、１４２、１４３の抵抗値は等しく構成する。
【００３９】
抵抗器１４１、１４２、１４３のそれぞれの他端側に設けられたアナログ出力端子１５１、１５２、１５３から出力される電流の和は常に略一定である。そのため、抵抗器１４１、１４２、１４３それぞれの接地端に流れる電流は互いに相殺され、これら３つの抵抗の外の電流に変化を与えない。したがって、アナロググラウンドが低インピーダンスである必要がなく、例えばアナロググラウンド用に高駆動能力のバッファを設けるなどといった必要がない。
【００４０】
アナログ出力電圧も、抵抗器１４１、１４２、１４３を全て等しい抵抗値にするため、電流と同様に和は略一定であり信号の同相成分としては略０となる。
【００４１】
なお、本実施の形態ではデコーダ１０１に（３）式を実装するものとして説明したが、デコーダ１０１の入出力の関係は一意に定まるので、ルックアップテーブルで実現することもできる。また、その他の様々な手法を用いることもできることはいうまでもなく、上記実施の形態に限定されるものではない。
【００４２】
（第２の実施の形態）
図６は、上記原理の第２の実施の形態としての、電流セル型２相入力３相出力のＤ／Ａ変換器２００の回路図である。
【００４３】
本実施の形態のＤ／Ａ変換器２００は、デコーダ２０１、定電流源２１０−１、２１０−２、・・・２１０−（２ｍ−１）、ＦＥＴ型のトランジスタ２１１−１、２１２−１、２１３−１、２１１−２、２１２−２、２１３−２、・・・、２１１−（２ｍ−１）、２１２−（２ｍ−１）、２１３−（２ｍ−１）、抵抗器２４１、２４２、２４３、アナログ出力端子２５１、２５２、２５３を備える。
【００４４】
これらのうち、トランジスタ２１１−１、２１１−２、・・・、２１１−（２ｍ−１）、抵抗器２４１は１相分のアナログ電圧発生回路を構成する。また、トランジスタ２１２−１、２１２−２、・・・、２１２−（２ｍ−１）、抵抗器２４２は別の１相分のアナログ電圧発生回路を構成する。また、トランジスタ２１３−１、２１３−２、・・・、２１３−（２ｍ−１）、抵抗器２４３は更に別の１相分のアナログ電圧発生回路を構成する。定電流源２１０−１、・・・、２１０−（２ｍ−１）は各アナログ電圧発生回路に共用される構成として設けられている。
【００４５】
デコーダ２０１は、入力される２次元信号（Ｉ，Ｑ）を表す２相のｍビットデジタル入力信号を、負論理の温度計コードの３相ｍビットデジタル信号にデコードする。デコーダ２０１は、同時に出力する３つのｍビットデジタル信号値の和が略一定の値となるように、２相のデジタル入力信号を変換する。
【００４６】
デコーダ２０１は例えば（３）式を実装したデジタル回路で実現することができる。
【００４７】
負論理の温度計コードとして出力される３相デジタル信号のうちある１相（以下、第１相と称す）の値が出力端子２０２ａ−１〜２０２ａ−（２ｍ−１）を用いて出力される。これは例えば、出力すべき値が０であるときに２０２ａ−１〜２０２ａ−（２ｍ−１）の電位を全てＨｉレベル（トランジスタ２１１−１〜２１１−（２ｍ−１），２１２−１〜２１２−（２ｍ−１），・・・，２１３−１〜２１３−（２ｍ−１）のスイッチ動作がオフとなる電位）とし、出力すべき値が１，２，・・・，ｍであるときそれぞれ、出力端子２０２ａ−１〜２０２ａ−（２ｍ−１）のうち１個，２個，・・・，（２ｍ−１）個の電位をＬｏレベル（トランジスタ２１１−１〜２１１−（２ｍ−１），２１２−１〜２１２−（２ｍ−１），・・・，２１３−１〜２１３−（２ｍ−１）のスイッチ動作がオンとなる電位）とするということである。
【００４８】
同様に、３相のうち上記ある１相とは別の１相（以下、第２相と称す）の値が出力端子２０２ｂ−１〜２０２ｂ−（２ｍ−１）を用いて出力される。これは例えば、出力すべき値が０であるときに２０２ｂ−１〜２０２ｂ−（２ｍ−１）の電位をＨｉレベルとし、出力すべき値が１，２，・・・，ｍであるときそれぞれ、出力端子２０２ｂ−１〜２０２ｂ−（２ｍ−１）のうち１個，２個，・・・，（２ｍ−１）個の電位をＬｏレベルとするということである。
【００４９】
さらに同様に、３相のうち残りの１相（以下、第３相と称す）の値が出力端子２０２ｃ−１〜２０２ｃ−（２ｍ−１）を用いて出力される。これは例えば、出力すべき値が０であるときに２０２ｃ−１〜２０２ｃ−（２ｍ−１）の電位をＨｉレベルとし、出力すべき値が１，２，・・・，ｍであるときそれぞれ、出力端子２０２ｃ−１〜２０２ｃ−（２ｍ−１）のうち１個，２個，・・・，（２ｍ−１）個の電位をＬｏレベルとするということである。
【００５０】
これら出力端子から出力されるビットの値が、各トランジスタの制御信号となる。
【００５１】
定電流源２１０−１、・・・、２１０−（２ｍ−１）は、電圧Ｖｄｄである共通の電源に接続され、等しい出力電流をそれぞれ出力する。
【００５２】
トランジスタ２１１−１は定電流源２１０−１からソース端子へ入力される、第１相の最小単位に対応する電流を、抵抗器２４１へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１１−１のゲート端子がデコーダ３０１の出力端子２０２ａ−１に接続されており、Ｌｏレベルとなると電流を流す。また、トランジスタ２１２−１は定電流源２１０−１からソース端子へ入力される、第２相の最小単位に対応する電流を、抵抗器２４２へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１２−１のゲート端子がデコーダ３０１の出力端子２０２ｂ−１に接続されており、Ｌｏレベルとなると電流を流す。また、トランジスタ２１３−１は定電流源２１０−１からソース端子へ入力される、第３相の最小単位に対応する電流を、抵抗器２４３へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１３−１のゲート端子がデコーダ３０１の出力端子２０２ｃ−１に接続されており、Ｌｏレベルとなると電流を流す。
【００５３】
同様に、トランジスタ２１１−（２ｍ−１）は定電流源２１０−（２ｍ−１）からソース端子へ入力される、第１相の最小単位に対応する電流を、抵抗器２４１へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１１−（２ｍ−１）のゲート端子がデコーダ３０１の出力端子２０２ａ−（２ｍ−１）に接続されており、Ｌｏレベルとなると電流を流す。
【００５４】
また、トランジスタ２１２−（２ｍ−１）は定電流源２１０−（２ｍ−１）からソース端子へ入力される、第２相の最小単位に対応する電流を、抵抗器２４２へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１２−（２ｍ−１）のゲート端子がデコーダ３０１の出力端子２０２ｂ−（２ｍ−１）に接続されており、Ｌｏレベルとなると電流を流す。
【００５５】
また、トランジスタ２１３−（２ｍ−１）は定電流源２１０−（２ｍ−１）からソース端子へ入力される、第３相の最小単位に対応する電流を、抵抗器２４３へ流すかどうかを切り替えるスイッチとして動作する。トランジスタ２１３−（２ｍ−１）のゲート端子がデコーダ３０１の出力端子２０２ｃ−（２ｍ−１）に接続されており、Ｌｏレベルとなると電流を流す。
【００５６】
抵抗器２４１は一端が接地され、他端にはトランジスタ２１１−１，２１１−２，・・・，２１１−（２ｍ−１）のドレイン端子から出力される電流の和が入力される。抵抗器２４１の両端の電位差が第１相のアナログ出力信号ＯＵＴａを示す。また、抵抗器２４２は一端が接地され、他端にはトランジスタ２１２−１，２１２−２，・・・，２１１−（２ｍ−１）のドレイン端子から出力される電流の和が入力される。抵抗器２４２の両端の電位差が第２相のアナログ出力信号ＯＵＴｂを示す。また、抵抗器２４３は一端が接地され、他端にはトランジスタ２１３−１，２１３−２，・・・，２１３−（２ｍ−１）のドレイン端子から出力される電流の和が入力される。抵抗器２４３の両端の電位差が第３相のアナログ出力信号ＯＵＴｃを示す。抵抗器２４１，２４２，２４３の抵抗値は等しく構成する。
【００５７】
抵抗器２４１，２４２，２４３のそれぞれの他端側に設けられたアナログ出力端子２５１，２５２，２５３から出力される電流の和は常に略一定である。そのため、抵抗器２４１、２４２、２４３それぞれの接地端に流れる電流は互いに相殺され、これら３つの抵抗の外の電流に変化を与えない。したがって、アナロググラウンドが低インピーダンスである必要がなく、例えばアナロググラウンド用に高駆動能力のバッファを設けるなどといった必要がない。
【００５８】
アナログ出力電圧も、抵抗器２４１、２４２、２４３を全て等しい抵抗値にするため、電流と同様に和は略一定、すなわち信号の同相成分としては略０となる。
【００５９】
以上のように、デコーダ２０１の出力を温度計コードとしても本発明を実施することができる。
【００６０】
なお、本実施の形態でもデコーダ２０１をルックアップテーブルで実現することもできる。また、その他の様々な手法を用いることもできることはいうまでもなく、上記実施の形態に限定されるものではない。
【００６１】
（第３の実施の形態）
図７は、本発明の第３の実施の形態としての、抵抗ストリング型２相入力３相出力のＤ／Ａ変換器３００の回路図である。
【００６２】
本実施の形態のＤ／Ａ変換器３００は、デコーダ３０１、抵抗器３４０−１，３４０−２，・・・，３４０−（２ｍ＋１）、スイッチ３１１−１，３１１−２，・・・，３１１−２ｍ、３１２−１，３１２−２，・・・，３１２−２ｍ、３１３−１，３１３−２，・・・，３１３−２ｍ、アナログ出力端子３５１、３５２、３５３、タップ３４１−１、３４１−２，・・・，３４１−２ｍを備える。ここで、ｍは各アナログ出力端子の出力電圧の分解能（ビット）と等価である。
【００６３】
これらのうち、スイッチ３１１−１、３１１−２、・・・、３１１−２ｍは１相分のアナログ電圧発生回路を構成する。また、スイッチ３１２−１、３１２−２、・・・、３１２−２ｍは別の１相分のアナログ電圧発生回路を構成する。また、スイッチ３１３−１、３１３−２、・・・、３１３−２ｍは更に別の１相分のアナログ電圧発生回路を構成する。抵抗器３４０−１、３４０−２、・・・、３４０−（２ｍ＋１）は各アナログ電圧発生回路が共用する構成して設けられている。
【００６４】
抵抗器３４０−１、３４０−２、・・・、３４０−（２ｍ＋１）は抵抗ストリングを構成する。抵抗器３４０−１、３４０−２、・・・、３４０−（２ｍ＋１）はいずれも同じ抵抗値である。抵抗ストリングのタップ３４１−１、３４１−２、・・・、３４１−２ｍから、リファレンス電圧Ｖｒｅｆを等間隔で分圧した電圧を取り出すことができる。Ｖｒｅｆが正の電圧であれば、タップ３４１−１の電圧＞タップ３４０−１の電圧＞タップ３４１−２ｍの電圧、となることはいうまでもない。
【００６５】
図７では、抵抗器３４０−１は一端にリファレンス電圧Ｖｒｅｆが印加される。また抵抗器３４０−１の他端は抵抗器３４０−２の一端に接続され、抵抗器３４０−１と抵抗器３４０−２との接続部分をタップ３４１−１として用いる。抵抗器３４０−２の他端は抵抗器３４０−３の一端に接続され、両者の接続部分をタップ３４１−２として用いる。同様に、抵抗器３４０−２ｍの他端は抵抗器３４０−（２ｍ＋１）の一端に接続され、両者の接続部分をタップ３４１−２ｍとして用いる。ただし抵抗器３４０−（２ｍ＋１）の他端は接地されている。
【００６６】
タップ３４０−１，３４０−２，・・・，３４０−２ｍの電圧はスイッチ３１１−１，３１１−２，・・・，３１１−２ｍ、３１２−１，３１２−２，・・・，３１２−２ｍ、３１３−１，３１３−２，・・・，３１３−２ｍにより選択されてアナログ出力端子３５１、３５２、３５３へ出力される。
【００６７】
図７では、スイッチ３１１−１、３１２−１、３１３−１のそれぞれの一端はタップ３４１−１に接続される。スイッチ３１１−２、３１２−２、３１３−２のそれぞれの一端はタップ３４１−２に接続される。同様に、スイッチ３１１−２ｍ、３１２−２ｍ、３１３−２ｍのそれぞれの一端はタップ３４１−２ｍ、に接続される。
【００６８】
スイッチ３１１−１，３１１−２，・・・，３１１−２ｍの他端はアナログ出力端子３５１に接続される。スイッチ３１２−１，３１２−２，・・・，３１２−２ｍの他端はアナログ出力端子３５２に接続される。スイッチ３１３−１，３１３−２，・・・，３１３−２ｍ、の他端はアナログ出力端子３５３に接続される。
【００６９】
スイッチ３１１−１，３１１−２，・・・，３１１−２ｍのうちいずれか１つをＯＮにして、そのスイッチの一端に接続されたタップの電圧をアナログ出力端子３５１から出力する。スイッチ３１２−１，３１２−２，・・・，３１２−２ｍのうちいずれか１つをＯＮにして、そのスイッチの一端に接続されたタップの電圧をアナログ出力端子３５２から出力する。スイッチ３１３−１，３１３−２，・・・，３１３−２ｍのうちいずれか１つをＯＮにして、そのスイッチの一端に接続されたタップの電圧をアナログ出力端子３５３から出力する。
【００７０】
デコーダ３０１は、入力される２次元信号（Ｉ，Ｑ）を表す２相のｍビットデジタル入力信号を３相ｍビットデジタル信号にデコードする。デコーダ３０１は、同時に出力する３つのｍビットデジタル信号値の和が略一定となるように、２相のデジタル入力信号を変換する。
【００７１】
デコーダ３０１は例えば（３）式を実装したデジタル回路で実現することができる。
【００７２】
出力端子３０２ａ−１，３０２ａ−２，・・・，３０２ａ−２ｍのうち、出力される３相デジタル信号のうちのある１相（以下、第１相と称す）におけるデジタル値に対応する１つの出力端子がＬｏレベルとなり、他はＨｉレベルのままとなる。
【００７３】
同様に、出力端子３０２ｂ−１，３０２ｂ−２，・・・，３０２ｂ−２ｍのうち、出力される３相デジタル信号のうちの第１相とは別の１相（以下、第２相と称す）におけるデジタル値に対応する１つの出力端子がＬｏレベルとなり、他はＨｉレベルのままとなる。
【００７４】
さらに同様に、出力端子３０２ｃ−１、３０２ｃ−２、・・・、３０２ｃ−２ｍのうち、出力される３相デジタル信号のうち残りの１相（以下、第３相と称す）におけるデジタル値に対応する１つの出力端子がＬｏレベルとなり、他はＨｉレベルのままとなる。
【００７５】
換言すれば、１つのアナログ出力端子に接続している複数のスイッチのうち１つのみをＯＮにするように、１相に対応する複数の出力端子のうちで１つのみがＬｏレベルとなり、他はＨｉレベルとなる。
【００７６】
これら出力端子の電圧レベルが、各スイッチの制御信号となる。すなわち、
出力端子３０２ａ−１はスイッチ３１１−１の制御端子に接続され、スイッチ３１１−１のＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ａ−１がＬｏレベルのときにスイッチ３１１−１がＯＮとなり、タップ３４１−１の電圧がアナログ出力端子３５１から出力される。出力端子３０２ａ−１がＨｉレベルのときは、スイッチ３１１−１はＯＦＦとなり、タップ３４０−１の電圧がアナログ出力端子３５１から出力されない。
【００７７】
出力端子３０２ｂ−１は、スイッチ３１２−１の制御端子に接続され、スイッチ３１２−１のＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ｂ−１がＬｏレベルのときにスイッチ３１２−１がＯＮとなり、タップ３４１−１の電圧がアナログ出力端子３５２から出力される。出力端子３０２ｂ−１がＨｉレベルのときは、スイッチ３１２−１はＯＦＦとなり、タップ３４１−１の電圧がアナログ出力端子３５２から出力されない。
【００７８】
出力端子３０２ｃ−１は、スイッチ３１３−１の制御端子に接続され、スイッチ３１３−１のＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ｃ−１がＬｏレベルのときにスイッチ３１３−１がＯＮとなり、タップ３４１−１の電圧がアナログ出力端子３５３から出力される。出力端子３０２ｃ−１がＨｉレベルのときは、スイッチ３１３−１はＯＦＦとなり、タップ３４１−１の電圧がアナログ出力端子３５３から出力されない。
【００７９】
同様に、出力端子３０２ａ−２ｍはスイッチ３１１−２ｍの制御端子に接続され、スイッチ３１１−２ｍのＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ａ−２ｍがＬｏレベルのときにスイッチ３１１−２ｍがＯＮとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５１から出力される。出力端子３０２ａ−２ｍがＨｉレベルのときは、スイッチ３１１−２ｍはＯＦＦとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５１から出力されない。
【００８０】
出力端子３０２ｂ−２ｍはスイッチ３１２−２ｍの制御端子に接続され、スイッチ３１２−２ｍのＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ｂ−２ｍがＬｏレベルのときにスイッチ３１２−２ｍがＯＮとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５２から出力される。出力端子３０２ｂ−２ｍがＨｉレベルのときは、スイッチ３１２−２ｍはＯＦＦとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５２から出力されない。
【００８１】
出力端子３０２ｃ−２ｍはスイッチ３１３−２ｍの制御端子に接続され、スイッチ３１３−２ｍのＯＮ／ＯＦＦを制御する。具体的には、出力端子３０２ｃ−２ｍがＬｏレベルのときにスイッチ３１３−２ｍがＯＮとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５３から出力される。出力端子３０２ｃ−２ｍがＨｉレベルのときは、スイッチ３１３−２ｍはＯＦＦとなり、タップ３４１−２ｍの電圧がアナログ出力端子３５３から出力されない。
【００８２】
デコーダ３０１は３つの相の出力デジタル値の和が常に略一定となるように、（３）式に従ってＬｏレベルとする出力端子を選択する。その結果、アナログ出力端子３５１，３５２，３５３から出力される電圧の和は常に略一定である。
【００８３】
以上のように、デコーダ３０１の出力を抵抗ストリングで分圧する形態としても本発明を実施することができる。
【００８４】
なお、本実施の形態でもデコーダ３０１をルックアップテーブルで実現することもできる。また、その他の様々な手法を用いることもできることはいうまでもなく、上記実施の形態に限定されるものではない。
【００８５】
また、Ｄ／Ａ変換器３００の最小出力電圧を0 (接地電圧)、最大出力電圧をVrefとするならば、抵抗器３４０−１と３４０−（２ｍ＋１）との２個の抵抗が省略することができ、すなわち必要な抵抗が（２ｍ−１）個とすることができる。
【００８６】
（第４の実施の形態）
本実施の形態の、電流セル型２相入力３相出力のＤ／Ａ変換器４００の回路図を図８に示す。
【００８７】
本実施の形態のＤ／Ａ変換器４００は、デコーダ４０１、定電流源４１０−１、４１０−２、・・・４１０−３ｍ、複数のＦＥＴ型のトランジスタ、抵抗器４４１、４４２、４４３、アナログ出力端子４５１、４５２、４５３を備える。
【００８８】
これらのうち、電流源４１０−１、トランジスタ４１２−１、４１３−１は第１のアナログ出力信号発生回路を構成している。同様に電流源４１０−２、トランジスタ４１２−２、４１３−２は第２のアナログ出力信号発生回路、電流源４１０−２、トランジスタ４１２−２、４１３−２は第３のアナログ出力信号発生回路である。
【００８９】
第２の実施の形態では電流源の数の３倍の電流切り替えのためのトランジスタが必要であったのに対して、本実施の形態ではこのように電流源の数の２倍のトランジスタですむので、２／３となる個数のトランジスタを用意している。逆にいえば、使用されない１／３のトランジスタを設けず回路規模削減を実現することができる。
【００９０】
定電流源４１０−１、・・・、４１０−３ｍは、電圧Ｖｄｄである共通の電源に接続され、等しい出力電流をそれぞれ出力する。定電流源４１０−１、・・・、４１０−３ｍは、各アナログ電圧発生回路に共用される構成として設けられている。ただし上述のように、１つの定電流源が２つのアナログ電圧発生回路に共用されるよう構成されている。なお、各電流源は必ずしも等しい必要はなく例えば２kの重み付けとすることも可能である。
【００９１】
デコーダ４０１は、入力される２次元信号（Ｉ，Ｑ）を表す２相のデジタル入力信号を、負論理のコードの３相デジタル信号にデコードする。デコーダ４０１は、同時に出力する３つのデジタル信号値の和が略一定の値となるように、２相のデジタル入力信号を変換する。
【００９２】
デコーダ４０１は例えば（３）式を実装したデジタル回路で実現することができる。
【００９３】
抵抗器４４１は一端が接地され、他端にはトランジスタ群のドレイン端子から出力される電流の和が入力される。抵抗器４４１の両端の電位差が第１相のアナログ出力信号ＯＵＴａを示す。また、抵抗器４４２は一端が接地され、他端にはトランジスタ４１２群のドレイン端子から出力される電流の和が入力される。抵抗器４４２の両端の電位差が第２相のアナログ出力信号ＯＵＴｂを示す。また、抵抗器４４３は一端が接地され、他端にはトランジスタ４１３群のドレイン端子から出力される電流の和が入力される。抵抗器４４３の両端の電位差が第３相のアナログ出力信号ＯＵＴｃを示す。抵抗器４４１，４４２，４４３の抵抗値は等しく構成する。
【００９４】
抵抗器４４１，４４２，４４３のそれぞれの他端側に設けられたアナログ出力端子４５１，４５２，４５３から出力される電流の和は常に略一定である。そのため、抵抗器４４１、４４２、４４３それぞれの接地端に流れる電流は互いに相殺され、これら３つの抵抗の外の電流に変化を与えない。したがって、アナロググラウンドが低インピーダンスである必要がなく、例えばアナロググラウンド用に高駆動能力のバッファを設けるなどといった必要がない。
【００９５】
アナログ出力電圧も、抵抗器４４１、４４２、４４３を全て等しい抵抗値にするため、電流と同様に和は略一定、すなわち信号の同相成分としては略０となる。
【００９６】
以上のように、デコーダ４０１の出力を温度計コードとしても本発明を実施することができる。
【００９７】
なお、本実施の形態でもデコーダ４０１をルックアップテーブルで実現することもできる。
【００９８】
また、図８のように定電流源群を、「−」の後の数字順に物理的にも隣接して並べて設けてもよい。
【００９９】
また、その他の様々な手法を用いることもできることはいうまでもなく、上記実施の形態に限定されるものではない。
【０１００】
（第５の実施の形態）
図９は、上記実施の形態の２相入力３相出力のＤ／Ａ変換器を備える送信機９００のブロック図である。
【０１０１】
送信機９００は、デジタル送信データ生成部９０１、Ｄ／Ａ変換器９０２、ローカル信号発生器９０３、９０４、９０５、乗算器９０６、９０７、９０８、加算器９０９、パワーアンプ９１０およびアンテナ９１１を備える。
【０１０２】
Ｄ／Ａ変換器９０２は、デジタル送信データ生成部９０１が出力するＩ信号とＱ信号の２相のデジタル送信データ９５０，９５１を、３相アナログ信号９５２、９５３、９５４に変換する。ここでＩ信号とＱ信号とは、送信する情報を複素信号として表現した２相（２次元）のデジタルデータである。
【０１０３】
Ｄ／Ａ変換器９０２として、上記実施の形態のＤ／Ａ変換器１００、２００、３００を用いることができる。
【０１０４】
ローカル信号発生器９０３は、アナログ信号９５２に乗算するローカル信号（局部発振信号）９５５を発振する。ローカル信号発生器９０４は、ローカル信号９５５に対して位相が１２０°ずれたローカル信号９５６を発振する。ローカル信号発生器９０５はローカル信号９５５に対して位相がローカル信号９５６とは逆方向に１２０°ずれたローカル信号９５７を発振する。
【０１０５】
乗算器９０６は、アナログ信号９５２とローカル信号９５５とを乗算して出力する。乗算器９０７は、アナログ信号９５３とローカル信号９５６とを乗算して出力する。乗算器９０８は、アナログ信号９５４とローカル信号９５７とを乗算して出力する。
【０１０６】
加算器９０９は、乗算器９０６の出力と乗算器９０７の出力と乗算器９０８の出力とを加算して出力する。
【０１０７】
パワーアンプ９１０は加算器９０９の出力を増幅する。
【０１０８】
アンテナ９１１は、パワーアンプ９１０によって増幅された加算器９０９の出力を放射する。
【０１０９】
本実施の形態の送信機９００においては、Ｉ信号用とＱ信号用の２つの１相入力１相出力Ｄ／Ａ変換器を使用する従来の場合とは異なり、Ｄ／Ａ変換器間のマッチング誤差に起因する複素信号の精度劣化の問題を軽減される。また、Ｉ／Ｑの２つのＤ／Ａ変換器を使用する場合と比べてトランジスタ数も抵抗の数も理論上は３／４で済むのでチップ面積、消費電力が低減できる。
【０１１０】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１１】
【図１】ｎ相出力Ｄ／Ａ変換器のブロック図。
【図２】複素平面を示す図。
【図３】複素信号を表す２相信号と３相信号を示す図。
【図４】３次元信号を表す３相信号と４相信号を示す図。
【図５】第１の実施の形態に係るＤ／Ａ変換器の回路図。
【図６】第２の実施の形態に係るＤ／Ａ変換器の回路図。
【図７】第３の実施の形態に係るＤ／Ａ変換器の回路図。
【図８】第４の実施の形態に係るＤ／Ａ変換器の回路図。
【図９】第５の実施の形態に係る送信機のブロック図。
【図１０】従来のＤ／Ａ変換器の回路図。
【符号の説明】
【０１１２】
１００、２００、３００、９０２  Ｄ／Ａ変換器
１０１、２０１、３０１  デコーダ
１１０−１，１１０−２，・・・，１１０−ｍ、２１０−１，２１０−２，・・・２１０−（２ｍ−１）  定電流源
１１１−１，１１２−１，１１３−１、１１１−２，１１２−２，１１３−２、・・・、１１１−ｍ，１１２−ｍ，１１３−ｍ、２１１−１，２１２−１，２１３−１、２１１−２，２１２−２，２１３−２、・・・、２１１−（２ｍ−１），２１２−（２ｍ−１），２１３−（２ｍ−１）  トランジスタ
１４１，１４２，１４３、２４１，２４２，２４３、３４０−１，３４０−２，・・・，３４０−（２ｍ＋１）  抵抗器
１５１，１５２，１５３、２５１，２５２，２５３、３５１，３５２，３５３  アナログ出力端子
３１１−１，３１１−２，・・・，３１１−２ｍ、３１２−１，３１２−２，・・・，３１２−２ｍ、３１３−１，３１３−２，・・・，３１３−２ｍ  スイッチ
３４１−１、３４１−２，・・・，３４１−２ｍ  タップ
９００  送信機
９０１  デジタル送信データ生成部
９０３，９０４，９０５  ローカル信号発生器
９０６，９０７，９０８  乗算器
９０９  加算器
９１０  パワーアンプ
９１１  アンテナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007324895.tif 000014
【図６】
2007324895.tif 000015
【図７】
2007324895.tif 000016
【図８】
2007324895.tif 000017
【図９】
2007324895.tif 000018
【図１０】
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