(57)【要約】【課題】電圧選択回路の面積を縮小すること。【解決手段】本発明に係る電圧選択回路１２は、デジタル信号Ｄ０〜Ｄ５に応じた電圧を第１電圧範囲から選択する第１選択回路（ＢＬ−Ｅ）と、そのデジタル信号Ｄ０〜Ｄ５に応じた電圧を第２電圧範囲から選択する第２選択回路（ＢＬ−Ｄ）とを備える。第１選択回路（ＢＬ−Ｅ）に含まれる第１ＭＯＳトランジスタＴＥの拡散層とバックゲートとの間には、第１電圧が印加される。また、第２選択回路（ＢＬ−Ｄ）に含まれる第２ＭＯＳトランジスタＴＤの拡散層とバックゲートとの間には、第２電圧が印加される。第１電圧は第２電圧より小さく、第１ＭＯＳトランジスタＴＥのオフセット長ＬｏＥは、第２ＭＯＳトランジスタＴＤのオフセット長ＬｏＤより短くなるように設計されている。【選択図】図５
2007124428.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号に応じた電圧を第１電圧範囲から選択する第１選択回路と、
前記デジタル信号に応じた電圧を第２電圧範囲から選択する第２選択回路と
を備え、
前記第１選択回路に含まれる第１ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧は、前記第２選択回路に含まれる第２ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧より小さく、
前記第１ＭＯＳトランジスタのオフセット長は、前記第２ＭＯＳトランジスタのオフセット長より短い
電圧選択回路。
【請求項２】
請求項１に記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタの前記バックゲートと前記第２ＭＯＳトランジスタの前記バックゲートには、同じ電圧が印加され、
前記第１電圧範囲と前記同じ電圧との差は、前記第２電圧範囲と前記同じ電圧との差より小さい
電圧選択回路。
【請求項３】
請求項１又は２に記載の電圧選択回路であって、
前記第２ＭＯＳトランジスタのゲート長は、前記第１ＭＯＳトランジスタのゲート長より短い
電圧選択回路。
【請求項４】
請求項１乃至３のいずれかに記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタのゲート幅は、前記第２ＭＯＳトランジスタのゲート幅より小さい
電圧選択回路。
【請求項５】
請求項１乃至４のいずれかに記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの各々は、
ドリフト領域を形成する低濃度拡散層と、
前記バックゲートに所定の電圧を印加するためのコンタクト拡散層と
を含み、
前記第１ＭＯＳトランジスタにおける前記低濃度拡散層と前記コンタクト拡散層との最短距離は、前記第２ＭＯＳトランジスタにおける前記低濃度拡散層と前記コンタクト拡散層との最短距離より短い
電圧選択回路。
【請求項６】
請求項１乃至５のいずれかに記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタの前記バックゲートと前記第２ＭＯＳトランジスタの前記バックゲートには、電源電圧が印加され、
前記第１電圧範囲の電圧は前記電源電圧より小さく、
前記第２電圧範囲の電圧は前記第１電圧範囲の電圧より小さい
電圧選択回路。
【請求項７】
請求項６に記載の電圧選択回路であって、
前記第１選択回路及び前記第２選択回路の各々は、
前記第１電圧範囲及び前記第２電圧範囲のうち対応する１つの電圧が入力される端子と、
ソース／ドレインのいずれかが前記端子に接続された初段ＭＯＳトランジスタと
を含み、
前記初段ＭＯＳトランジスタのバックゲートには、前記電源電圧が印加され、
前記初段ＭＯＳトランジスタにおいて、前記ソース／ドレインのうち前記端子に接続される一方側のオフセット長は、他方側のオフセット長より長い
電圧選択回路。
【請求項８】
請求項７に記載の電圧選択回路であって、
前記第１選択回路と前記第２選択回路における前記他方側のオフセット長は、それぞれ前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの前記オフセット長と等しい
電圧選択回路。
【請求項９】
デジタル信号に応じた電圧を第１電圧範囲から選択する第１選択回路と、
前記デジタル信号に応じた電圧を第２電圧範囲から選択する第２選択回路と
を備え、
前記第１選択回路に含まれる第１ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧は、前記第２選択回路に含まれる第２ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧より小さく、
前記第１ＭＯＳトランジスタのゲート幅は、前記第２ＭＯＳトランジスタのゲート幅より小さい
電圧選択回路。
【請求項１０】
請求項９に記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタにおいて、狭チャネル効果が現れる
電圧選択回路。
【請求項１１】
デジタル信号に応じた電圧を第１電圧範囲から選択する第１選択回路と、
前記デジタル信号に応じた電圧を第２電圧範囲から選択する第２選択回路と
を備え、
前記第１選択回路に含まれる第１ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧は、前記第２選択回路に含まれる第２ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧より小さく、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの各々は、
ドリフト領域を形成する低濃度拡散層と、
前記バックゲートに所定の電圧を印加するためのコンタクト拡散層と
を含み、
前記第１ＭＯＳトランジスタにおける前記低濃度拡散層と前記コンタクト拡散層との最短距離は、前記第２ＭＯＳトランジスタにおける前記低濃度拡散層と前記コンタクト拡散層との最短距離より短い
電圧選択回路。
【請求項１２】
請求項１乃至１１のいずれかに記載の電圧選択回路であって、
更に、
前記デジタル信号に応じた電圧を第３電圧範囲から選択する第３選択回路と、
前記デジタル信号に応じた電圧を第４電圧範囲から選択する第４選択回路と
を備え、
前記第３選択回路に含まれる第３ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧は、前記第４選択回路に含まれる第４ＭＯＳトランジスタの拡散層とバックゲートとの間に印加される電圧より小さく、
前記第３ＭＯＳトランジスタのオフセット長は、前記第４ＭＯＳトランジスタのオフセット長より短い
電圧選択回路。
【請求項１３】
請求項１２に記載の電圧選択回路であって、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである
電圧選択回路。
【請求項１４】
請求項１３に記載の電圧選択回路であって、
前記第１電圧範囲と前記第２電圧範囲の電圧は、所定の共通電圧より大きく、
前記第３電圧範囲と前記第４電圧範囲の電圧は、前記所定の共通電圧より小さい
電圧選択回路。
【請求項１５】
請求項１乃至１４のいずれかに記載の電圧選択回路と、
前記第１電圧範囲と前記第２電圧範囲の階調電圧を前記電圧選択回路に供給する電圧発生回路と
を備え、
前記電圧選択回路は、前記デジタル信号に応じた１つの階調電圧を出力する
液晶ディスプレイドライバ。
【請求項１６】
請求項１５に記載の液晶ディスプレイドライバと、
複数の画素を有する液晶ディスプレイパネルと
を具備し、
前記液晶ディスプレイドライバは、前記１つの階調電圧を、前記複数の画素のいずれかに印加する
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるデジタル信号に応じた電圧を出力する電圧選択回路に関する。
【背景技術】
【０００２】
近年、液晶テレビや液晶ＰＣモニタは急速に普及しており、また、携帯電話の高機能化に伴って大型・高精細の液晶表示パネルに対するニーズも拡大している。このような背景において、液晶ディスプレイを駆動するための液晶ディスプレイドライバの市場は急成長しており、液晶ディスプレイドライバの製造コストの低減がますます望まれている。
【０００３】
液晶ディスプレイドライバには、Ｄ／Ａ変換回路が内蔵されている。このＤ／Ａ変換回路は、デジタル形式の画像データを、画素に印加されるアナログ階調電圧に変換するための回路である。よって、このＤ／Ａ変換回路を、画像データに応じた階調電圧を決定するための「階調電圧決定回路」と呼ぶこともできる。
【０００４】
図１は、一般的な階調電圧決定回路５０の構成を示している。例えば、この階調電圧決定回路５０は、６ビットのデジタル画像信号Ｄ０〜Ｄ５に応じて、６４階調の出力電圧（階調電圧）Ｖ０〜Ｖ６３を出力することができる。より具体的には、階調電圧決定回路５０は、階調電圧発生回路５１と階調電圧選択回路５２を備えている。階調電圧発生回路５１には、外部電源から基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９が供給される。この階調電圧発生回路５１は、６４個の抵抗Ｒ１〜Ｒ６４で構成される抵抗アレイを備えており、入力された基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９はその抵抗アレイによって適宜分圧される。これにより、６４段階の階調電圧Ｖ０〜Ｖ６３が生成される。
【０００５】
一方、階調電圧選択回路５２は、デジタル画像信号Ｄ０〜Ｄ５と階調電圧Ｖ０〜Ｖ６３を受け取り、それら階調電圧Ｖ０〜Ｖ６３の中から、デジタル画像信号に応じた１つの階調電圧を選択する。つまり、階調電圧選択回路５２は、デジタル画像信号Ｄ０〜Ｄ５をデコードする役割を果たす。一般的に、液晶ディスプレイドライバには１２〜１８Ｖ以上の耐圧が必要とされており、デコーダとしての階調電圧選択回路５２は、マトリックス状にレイアウトされた多数の高耐圧ＭＯＳトランジスタから構成される。階調電圧選択回路５２によって選択された１つの階調電圧は、出力端子ＯＵＴから出力され、画素に印加される。
【０００６】
図２は、理想的な出力電圧（階調電圧）Ｖと液晶の透過率Ｔとの関係（「Ｖ−Ｔ特性」と呼ばれている）を示している。図２に示されるように、理想的なＶ−Ｔ特性は、非線形の曲線で表される。階調電圧発生回路５１に入力される基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９を調整することによって、出力電圧を補正し、Ｖ−Ｔ特性を理想的な形状に近似することが可能である。
【０００７】
このような液晶ディスプレイドライバに関連する従来技術として、特許文献１に開示された基準電圧切替回路が知られている。この基準電圧切替回路は、上記階調電圧選択回路５２に相当するデジタルデータ−電圧デコード回路を備えている。そのデコード回路は、図１に示されるように、複数のブロック５２−１〜５２−ｉに分割されている。そして、各ブロックに含まれるＭＯＳトランジスタのウエル電圧は、ブロック毎に異なるように設計されている。すなわち、ＭＯＳトランジスタのバックゲートに印加される電圧は、ブロック毎に異なっている。
【０００８】
また、特許文献２にも、上記階調電圧選択回路５２に相当する電圧セレクタ回路が開示されている。その電圧セレクタ回路は、選択電圧を出力する複数のＭＩＳトランジスタで構成されており、また、図１に示されるように複数のブロックに分割されている。そして、ＭＩＳトランジスタのチャネル長は、ブロック毎に異なるように設計されている。より具体的には、中間の選択電圧を選択し基板バイアス効果のかかるＭＩＳトランジスタのチャネル長は、最高位又は最低位の選択電圧を選択し基板バイアス効果のかからないＭＩＳトランジスタのチャネル長よりも短くなるように設計されている。
【０００９】
【特許文献１】特開２００１−３６４０７号公報
【特許文献２】特開平８−２７９５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本願発明者は、次の点に着目した。すなわち、図１に示された階調電圧選択回路５２においては、オフセットゲート構造を有する多数の高耐圧ＭＯＳトランジスタが用いられていた。高耐圧ＭＯＳトランジスタのサイズは大きく、多数の高耐圧ＭＯＳトランジスタを必要とする階調電圧選択回路５２の面積は非常に大きくなる。このことは、液晶ディスプレイドライバのコストの増大を招いている。特に、ＴＶ用途の液晶ディスプレイにおいては、画面サイズの大型化や高画質表示を実現するために、１０億色の表示が可能な液晶ディスプレイドライバが必要とされる。そのためには、１０２４階調（１０ビット）の出力電圧を扱うことができる階調電圧選択回路５２が必要となり、素子数の増大による回路面積の増大はますます顕著になっている。その結果、液晶ディスプレイドライバのコストはますます増大している。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明に係る電圧選択回路（１２）は、デジタル信号（Ｄ０〜Ｄ５）に応じた電圧を第１電圧範囲から選択する第１選択回路（ＢＬ−Ｅ）と、そのデジタル信号（Ｄ０〜Ｄ５）に応じた電圧を第２電圧範囲から選択する第２選択回路（ＢＬ−Ｄ）とを備える。第１選択回路（ＢＬ−Ｅ）に含まれる第１ＭＯＳトランジスタ（ＴＥ）の拡散層とバックゲートとの間には、第１電圧が印加される。また、第２選択回路（ＢＬ−Ｄ）に含まれる第２ＭＯＳトランジスタ（ＴＤ）の拡散層とバックゲートとの間には、第２電圧が印加される。
【００１３】
ＭＯＳトランジスタのオフセット長（Ｌｏ）が長くなるにつれ、トランジスタ耐圧は大きくなる。逆に言えば、さほど高耐圧が必要とされない場合、オフセット長（Ｌｏ）をより短く設計することが可能である。本発明において、上記第１電圧は第２電圧より小さいとする。この場合、第１ＭＯＳトランジスタ（ＴＥ）のオフセット長（ＬｏＥ）は、第２ＭＯＳトランジスタ（ＴＤ）のオフセット長（ＴＤ）より短くなるように設計される。これにより、第１ＭＯＳトランジスタ（ＴＥ）のサイズは縮小され、第１選択回路（ＢＬ−Ｅ）の面積が低減される。
【００１４】
このように、本発明に係るＭＯＳトランジスタの構造は、基板バイアス等に基づいて最適化される。この最適化により、各ＭＯＳトランジスタのサイズや分離間隔は最小寸法となる。その結果、電圧選択回路（１２）の面積が大幅に縮小され、半導体チップのサイズも大幅に低減される。従って、電圧選択回路（１２）を備えるドライバ（７）をより低コストで提供することが可能となる。
【００１５】
また、本発明によれば、ＭＯＳトランジスタを低耐圧化するために、バックゲートに印加される電圧を制御する必要はない。上記第１ＭＯＳトランジスタ（ＴＥ）のバックゲートと第２ＭＯＳトランジスタ（ＴＤ）のバックゲートには、同じ電圧（ＶＳＳ）が印加される。バックゲート電圧を制御する必要がないので、電圧選択回路（１２）を製造する際に特別な拡散プロセスを追加する必要はない。現状のレイアウト設計を適正化することによって、本発明は容易に実現可能である。
【発明の効果】
【００１６】
本発明によれば、電圧選択回路の面積が大幅に縮小され、半導体チップのサイズも大幅に低減される。従って、コストが削減される。また、特別な製造プロセスは必要とされず、現状のレイアウト設計を適正化することによって、本発明は容易に実現可能である。
【発明を実施するための最良の形態】
【００１７】
添付図面を参照して、本発明の実施の形態に係る電圧選択回路を説明する。その電圧選択回路は、例えば、液晶表示装置に用いられる階調電圧選択回路である。
【００１８】
図３は、本発明の実施の形態に係る液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、マトリックス状に配置された複数の画素５を有する液晶ディスプレイパネル２を備えている。その液晶ディスプレイパネル２には、複数のデータ線３と複数の走査線４が互いに交差するように形成されており、各交差点に画素５が設けられている。画素５は、ＴＦＴ（Thin Film Transistor）と、液晶と、コモン電極とを有している。ＴＦＴのゲート端子は走査線４に接続され、ＴＦＴのソース端子あるいはドレイン端子はデータ線３に接続されている。液晶の一端は、ＴＦＴのソース端子あるいはドレイン端子に接続され、その他端は、一定のコモン電圧ＶＣＯＭが印加されるコモン電極に接続されている。
【００１９】
また、液晶表示装置１は、制御回路６、データ線駆動回路７、及び走査線駆動回路８を備えている。データ線駆動回路７は、複数のデータ線３を駆動するためのドライバ（ソースドライバ）であり、走査線駆動回路８は、複数の走査線４を駆動するためのドライバ（ゲートドライバ）である。制御回路６は、走査線駆動回路８に走査線制御信号を出力し、データ線駆動回路７にデータ線制御信号と表示される画像に応じたデジタル画像信号を出力する。走査線駆動回路８は、走査線制御信号に従って、複数の走査線４を順番に駆動する。また、データ線駆動回路７は、データ線制御信号に従って、デジタル画像信号に応じたアナログ階調電圧を複数のデータ線３に出力する。これにより、選択された１本の走査線４につながる複数の画素５のそれぞれに、画像に応じた階調電圧（画素電圧）が印加される。複数の走査線４が順番に駆動されることによって、画像が液晶ディスプレイパネル２に表示される。
【００２０】
更に、液晶表示装置１は、電源回路９を備えている。電源回路９は、各回路に所定の電圧を供給する。例えば、電源回路９は、データ線駆動回路７に、後述される第１電圧ＶＤＤ、第２電圧ＶＳＳ、基準電圧Ｖγなどを供給する。また、電源回路９は、画素５のコモン電極に、コモン電圧ＶＣＯＭを供給する。
【００２１】
図４は、データ線駆動回路７の構成を示すブロック図である。データ線駆動回路７は、ｎビットのデジタル画像信号Ｄ０〜Ｄ（ｎ−１）を受け取り、それに応じて２ｎ種類の出力電圧Ｖ０〜Ｖ（２ｎ−１）を出力することができる。例えば、データ線駆動回路７は、６ビットのデジタル画像信号Ｄ０〜Ｄ５に応じて、６４階調の出力電圧（階調電圧）Ｖ０〜Ｖ６３を出力することができる。
【００２２】
より具体的には、データ線駆動回路７は、階調電圧発生回路１１と階調電圧選択回路１２を備えている。階調電圧発生回路１１には、上述の電源回路９から基準電圧Ｖγが供給される。基準電圧Ｖγは、複数の基準電圧Ｖｒｅｆ０〜ＶｒｅｆＭを含んでいてもよい。階調電圧発生回路１１は、その基準電圧Ｖγに基づいて階調電圧Ｖ０〜Ｖ（２ｎ−１）を生成し、それを階調電圧選択回路１２に供給する。階調電圧選択回路１２は、その階調電圧Ｖ０〜Ｖ（２ｎ−１）と共に、デジタル画像信号Ｄ０〜Ｄ（ｎ−１）を受け取る。そして、階調電圧選択回路１２は、受け取ったデジタル画像信号Ｄ０〜Ｄ（ｎ−１）に応じた“１つの階調電圧”を、階調電圧Ｖ０〜Ｖ（２ｎ−１）の中から選択する。つまり、階調電圧選択回路１２は、デジタル画像信号Ｄ０〜Ｄ（ｎ−１）をデコードするデコーダであり、また、データ線駆動回路７中のＤ／Ａ変換回路である。選択された１つの階調電圧は、出力端子ＯＵＴから出力され、いずれかの画素５に印加される。
【００２３】
以下、本発明に係る階調電圧発生回路１１と階調電圧選択回路１２について、更に詳しく説明する。例として、デジタル画像信号のビット数ｎが６であり、６４階調の表示が行われる場合が説明される。また、階調電圧発生回路１１と階調電圧選択回路１２は、併せて「階調電圧決定回路」と参照される場合がある。
【００２４】
１．第１の実施の形態
図５は、第１の実施の形態に係る階調電圧決定回路の構成を示す回路図である。図５に示されるように、階調電圧発生回路１１は、等しい抵抗値を有する６４個の抵抗Ｒ１〜Ｒ６４で構成される抵抗アレイを備えている。抵抗Ｒ１〜Ｒ３２は直列に接続されており、その両端には、上述の電源回路９から供給される基準電圧Ｖｒｅｆ０とＶｒｅｆ４がそれぞれ印加されている。基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３は、抵抗同士の接続点（ノード）のうち、適当な位置に印加される。同様に、抵抗Ｒ３３〜Ｒ６４は直列に接続されており、その両端には、上述の電源回路９から供給される基準電圧Ｖｒｅｆ５とＶｒｅｆ９がそれぞれ印加されている。基準電圧Ｖｒｅｆ６〜Ｖｒｅｆ８は、抵抗同士の接続点（ノード）のうち、適当な位置に印加される。
【００２５】
これら基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９は、「第１電圧ＶＤＤ≧Ｖｒｅｆ０＞Ｖｒｅｆ１＞・・・＞Ｖｒｅｆ９≧第２電圧ＶＳＳ」の関係を満たすように設定されている。基準電圧Ｖｒｅｆ０とＶｒｅｆ９との間が６４個の抵抗Ｒ１〜Ｒ６４で分圧されるので、６４個のノードのそれぞれに６４種類の電圧が発生する。すなわち、階調電圧発生回路１１は、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９に基づいて、６４階調の階調電圧Ｖ０〜Ｖ６３を生成することができる。また、それら基準電圧Ｖｒｅｆ〜Ｖｒｅｆ９を適宜調整することによって、所望の特性（図２参照）が得られるように階調電圧Ｖ０〜Ｖ６３を設定することが可能である。このようにして生成された階調電圧Ｖ０〜Ｖ６３は、階調電圧選択回路１２に供給される。
【００２６】
階調電圧選択回路１２は、上記階調電圧Ｖ０〜Ｖ６３から、デジタル画像信号Ｄ０〜Ｄ５に応じた１つの階調電圧を選択するデコーダである。そのため、階調電圧選択回路１２は、図５に示されるように多段に接続された複数のＭＯＳトランジスタから構成されている。初段のＭＯＳトランジスタのソース又はドレインは、階調電圧選択回路１１中のいずれかのノードに接続されている。また、各ＭＯＳトランジスタのゲートには、デジタル画像信号Ｄ０〜Ｄ５のいずれか、又は、インバータを通して得られる反転信号のいずれかが入力される。このような構成により、デジタル画像信号Ｄ０〜Ｄ５に応じた１つの階調電圧が選択される。例えば図５に示された構成の場合、６４種類の階調電圧は信号Ｄ０によって３２種類に絞られ、３２種類の階調電圧は信号Ｄ１によって１６種類に絞られ・・・最終的に１つの階調電圧が特定される。選択・特定された１つの階調電圧は、出力端子ＯＵＴから出力される。
【００２７】
本実施の形態において、階調電圧選択回路１２は、扱う電圧範囲に応じて複数の「選択回路ブロックＢＬ」に区分けされる。例えば図５に示されるように、ブロックＢＬ−Ａに含まれるＭＯＳトランジスタＴＡは、電圧範囲Ｖｒｅｆ０〜Ｖｒｅｆ１を扱い、そのブロックＢＬ−Ａは、デジタル画像信号Ｄ０〜Ｄ５に応じた電圧を電圧範囲Ｖｒｅｆ０〜Ｖｒｅｆ１から選択するように構成されている。また、ブロックＢＬ−Ｂに含まれるＭＯＳトランジスタＴＢは、電圧範囲Ｖｒｅｆ１〜Ｖｒｅｆ２を扱い、そのブロックＢＬ−Ｂは、デジタル画像信号Ｄ０〜Ｄ５に応じた電圧を電圧範囲Ｖｒｅｆ１〜Ｖｒｅｆ２から選択するように構成されている。同様に、ブロックＢＬ−Ｃ〜ＢＬ−Ｆのそれぞれに含まれるＭＯＳトランジスタＴＣ〜ＴＦは、電圧範囲Ｖｒｅｆ３〜Ｖｒｅｆ４，Ｖｒｅｆ５〜Ｖｒｅｆ６，Ｖｒｅｆ７〜Ｖｒｅｆ８，及びＶｒｅｆ８〜Ｖｒｅｆ９のそれぞれを扱う。
【００２８】
また、一般的な液晶表示装置において、画素５にはしばしば、コモン電極に印加されるコモン電圧ＶＣＯＭに対して正負の極性を有する階調電圧が印加される。そのためには、コモン電圧ＶＣＯＭは、例えば基準電圧Ｖｒｅｆ４とＶｒｅｆ５との間になるように設定されればよい。この場合、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ４を扱うブロックＢＬ−Ａ〜ＢＬ−Ｃは、“正極側”のブロック群１３を構成していると言える。一方、基準電圧Ｖｒｅｆ５〜Ｖｒｅｆ９を扱うブロックＢＬ−Ｄ〜ＢＬ−Ｆは、“負極側”のブロック群１４を構成していると言える。
【００２９】
正極側ブロック群１３に含まれるＭＯＳトランジスタＴＡ〜ＴＣは、ＰチャネルＭＯＳトランジスタである。一方、負極側ブロック群１４に含まれるＭＯＳトランジスタＴＤ〜ＴＦは、ＮチャネルＭＯＳトランジスタである。本実施の形態によれば、図５に示されるように、ＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのバックゲートには、第１電圧ＶＤＤが一様に印加されている。一方、ＮチャネルＭＯＳトランジスタＴＤ〜ＴＦのバックゲートには、第２電圧ＶＳＳが一様に印加されている。
【００３０】
以上に示された各電圧の関係は、図６に要約的に示されている。基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９は、「第１電圧ＶＤＤ≧Ｖｒｅｆ０＞Ｖｒｅｆ１＞・・・＞Ｖｒｅｆ９≧第２電圧ＶＳＳ」の関係を満たすように設定されている。第１電圧ＶＤＤは、典型的には、電源電圧ＶＤＤである。第２電圧ＶＳＳは、典型的には、グランド電圧ＧＮＤである。コモン電極のコモン電圧ＶＣＯＭは、典型的には、ＶＤＤ／２である。電圧範囲Ｖｒｅｆ０〜Ｖｒｅｆ１の電圧は、電源電圧ＶＤＤより小さく、電圧範囲Ｖｒｅｆ１〜Ｖｒｅｆ２の電圧は、電圧範囲Ｖｒｅｆ０〜Ｖｒｅｆ１の電圧より小さい。電圧範囲Ｖｒｅｆ８〜Ｖｒｅｆ９の電圧は、グランド電圧ＧＮＤより大きく、電圧範囲Ｖｒｅｆ７〜Ｖｒｅｆ８の電圧は、電圧範囲Ｖｒｅｆ８〜Ｖｒｅｆ９の電圧より大きい。電圧範囲Ｖｒｅｆ３〜Ｖｒｅｆ４の電圧は、コモン電圧ＶＣＯＭより大きく、電圧範囲Ｖｒｅｆ５〜Ｖｒｅｆ６の電圧は、コモン電圧ＶＣＯＭより小さい。
【００３１】
また、正極側のブロックＢＬ−Ａ〜ＢＬ−Ｃに含まれるＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのバックゲートには、電源電圧ＶＤＤが印加される。通常動作時に各ブロックが扱う電圧範囲は異なるため、ＭＯＳトランジスタの拡散層（ソース，ドレイン）とバックゲートとの間に印加される“最大電圧”は、ブロック毎に異なっている。例えば各電圧範囲の大きさが等しい場合、図６に示されるように、ブロックＢＬ−Ａに関する上記最大電圧は「ＶＤＤ／８」である。また、ブロックＢＬ−Ｂに関する最大電圧は「ＶＤＤ／４」であり、ブロックＢＬ−Ｃに関する最大電圧は「ＶＤＤ／２」である。
【００３２】
一方、負極側のブロックＢＬ−Ｄ〜ＢＬ−Ｆに含まれるＮチャネルＭＯＳトランジスタＴＤ〜ＴＦのバックゲートには、グランド電圧ＶＳＳが印加される。同様に、ブロックＢＬ−Ｄに関する最大電圧は「ＶＤＤ／２」である。また、ブロックＢＬ−Ｅに関する最大電圧は「ＶＤＤ／４」であり、ブロックＢＬ−Ｆに関する最大電圧は「ＶＤＤ／８」である。
【００３３】
この最大電圧は、ＭＯＳトランジスタのソースと基板との間に印加される「基板バイアス（substrate bias）」に相当する量である。本実施の形態に係る階調電圧選択回路１２は、基板バイアスに基づいて複数のブロックＢＬに区分けされていると言うこともできる。また、ＭＯＳトランジスタの閾値電圧Ｖｔは基板バイアスの関数として与えられ、基板バイアスが大きくなるにつれて閾値電圧Ｖｔが増加することが知られている。これは、「基板バイアス効果（バックゲート効果）」と呼ばれている。図６から明らかなように、正極側での基板バイアス効果は、ブロックＢＬ−Ｃにおいて最も大きく、ブロックＢＬ−Ａにおいて最も小さい。一方、負極側での基板バイアス効果は、ブロックＢＬ−Ｄにおいて最も大きく、ブロックＢＬ−Ｆにおいて最も小さい。
【００３４】
後述されるように、本実施の形態に係るＭＯＳトランジスタＴＡ〜ＴＦの各々は、上述の最大電圧（基板バイアス）、基板バイアス効果、閾値電圧などに基づき、最適な構造（オフセット長、ゲート長、ゲート幅など）及びサイズを有するように設計される。以下、各ＭＯＳトランジスタの最適な構造及びサイズの設計について、詳しく説明する。
【００３５】
図７〜図９には、負極側ブロック群１４中のＮチャネルＭＯＳトランジスタＴＤ〜ＴＦの断面構造がそれぞれ示されている。正極側ブロック群１３中のＰチャネルＭＯＳトランジスタＴＡ〜ＴＣの断面構造に関しても以下と同様の議論が適用できるので、その説明は省略される。ＮチャネルＭＯＳトランジスタＴＤ〜ＴＦは、高耐圧ＣＭＯＳ半導体プロセスを用いて形成されており、それらの基本的な構成は同様である。
【００３６】
すなわち、Ｐ型半導体基板１００の主面側に高圧Ｐウエル１０１が形成されている。その高圧Ｐウエル１０１の表面上には、高圧ゲート酸化膜１０２を介してゲート電極１０３が選択的に形成されている。そのゲート電極１０３をマスクとして用いる公知の拡散自己整合技術により、低濃度のＮ−型拡散層１０４及びＮ−型拡散層１０５が高圧Ｐウエル１０１中に形成されている。また、Ｎ−型拡散層１０４の内部にはドレインとしてのＮ＋型ドレイン拡散層１０６が形成され、Ｎ−型拡散層１０５の内部にはソースとしてのＮ＋型ソース拡散層１０７が形成されている。また、高圧Ｐウエル１０１にバックゲート電圧を印加するためのバックゲートコンタクト拡散層１０８が、高圧Ｐウエル１０１中に形成されている。Ｎ−型拡散層１０４，１０５及びバックゲートコンタクト拡散層１０８の外周領域には、各ＮチャネルＭＯＳトランジスタ及びバックゲートコンタクト拡散層１０８を分離するための素子分離構造１０９が形成されている。素子分離構造１０９としては、フィールド酸化膜やＳＴＩ（Shallow Trench Isolation）が挙げられる。
【００３７】
ゲート電極１０３は、Ｎ＋型ドレイン拡散層１０６やＮ＋型ソース拡散層１０７と重なっていない。このようにゲート電極がソース／ドレインと重ならないＭＯＳトランジスタは、オフセットゲートＭＯＳトランジスタと呼ばれている。オフセットゲートＭＯＳトランジスタのゲート電極１０３とソースあるいはドレインとの間の長さは、「オフセット長（offset length）」と呼ばれている。ゲート電極１０３とＮ＋型ドレイン拡散層１０６あるいはＮ＋型ソース拡散層１０７との間には、あるオフセット長Ｌｏを有するオフセット領域が確保されている。低濃度のＮ−型拡散層１０４及びＮ−型拡散層１０５は、ドリフト領域（drift region）を形成しており、ドレイン−バックゲート間、及びソース−バックゲート間に印加される電界を緩和する。この電界の緩和により、ＭＯＳトランジスタの高耐圧化が可能となる。一般的な高耐圧ＭＯＳトランジスタは、このようなオフセットゲート構造を有している。
【００３８】
図１０は、オフセット長Ｌｏとトランジスタ耐圧（ドレイン−バックゲート間、及びソース−バックゲート間の耐圧）との関係を示している。図１０から明らかなように、オフセット長Ｌｏが長くなるにつれてトランジスタ耐圧が大きくなるという傾向がある。よって、高耐圧のＭＯＳトランジスタが必要な場合、オフセット長Ｌｏはより長くなるように設計されればよい。逆に言えば、さほど高耐圧が必要とされない場合、オフセット長Ｌｏをより短く設計することが可能である。
【００３９】
上述の通り、ブロックＢＬ−Ｄに含まれるＮチャネルＭＯＳトランジスタＴＤのソース／ドレインとバックゲートとの間に印加される最大電圧は、ＶＤＤ／２である。そして、ＮチャネルＭＯＳトランジスタＴＤのオフセット長ＬｏＤは、例えば数ｕｍ程度の長い寸法となるように設計される。このオフセット長ＬｏＤは、ゲート長ＬＤと同等の値である。また、図７に示されるように、オフセット領域は、ゲート電極１０３とソース／ドレインとの間だけでなく、ソース／ドレインと素子分離構造１０９との間にも設けられている。そのため、オフセット領域は、ＮチャネルＭＯＳトランジスタＴＤの面積の２／３以上を占有する。
【００４０】
ブロックＢＬ−Ｅに含まれるＮチャネルＭＯＳトランジスタＴＥに関する最大電圧は、ＶＤＤ／４である。従って、図７と図８との比較から明らかなように、ＮチャネルＭＯＳトランジスタＴＥのオフセット長ＬｏＥを、上記オフセット長ＬｏＤより短く設計することが可能である。その結果、ＮチャネルＭＯＳトランジスタＴＥの無駄が削られ、ブロックＢＬ−Ｅの面積が縮小される。尚、オフセット領域は、ＮチャネルＭＯＳトランジスタＴＥの面積の約１／２を占有する。
【００４１】
ブロックＢＬ−Ｆに含まれるＮチャネルＭＯＳトランジスタＴＦに関する最大電圧は、ＶＤＤ／８である。従って、図８と図９との比較から明らかなように、ＮチャネルＭＯＳトランジスタＴＦのオフセット長ＬｏＦを、上記オフセット長ＬｏＥよりも更に短く設計することが可能である。例えば、オフセット長ＬｏＦがほぼゼロになる構造も実現可能である。その結果、ＮチャネルＭＯＳトランジスタＴＦの無駄が削られ、ブロックＢＬ−Ｆの面積が大幅に縮小される。
【００４２】
以上に説明されたように、本実施の形態によれば、ＭＯＳトランジスタのオフセット長Ｌｏは、拡散層とバックゲートとの間に印加される最大電圧に基づいて最適な値に設計される。上記例においては、「ＬｏＤ＞ＬｏＥ＞ＬｏＦ」の関係が得られるようにＮチャネルＭＯＳトランジスタＴＤ，ＴＥ，ＴＦの設計が行われる。これにより、各ブロックＢＬのサイズは可能な限り縮小される。
【００４３】
図１１は、ＭＯＳトランジスタのゲート長Ｌと閾値電圧Ｖｔとの関係を示している。ゲート長（チャネル長）が充分長い場合には、閾値電圧Ｖｔはゲート長Ｌによらず一定である。しかし、ゲート長が非常に短い場合、ゲート長Ｌの減少に伴って閾値電圧Ｖｔが低下することが知られている。この現象は、「短チャネル効果（short channel effect）」と呼ばれている。閾値電圧Ｖｔが減少すると、ソース−ドレイン間で電流が流れたままになるパンチスルー現象が発生しやすくなる。よって、一般的に、ゲート長Ｌを極端に短くすることはできない。
【００４４】
一方、上述の通り、ＮチャネルＭＯＳトランジスタＴＤ〜ＴＦに関する最大電圧、すなわち基板バイアスＶｓｕｂは互いに異なっており、基板バイアス効果による閾値電圧Ｖｔの“底上げ”も互いに異なっている。図１１に示されるように、基板バイアス効果は、ＮチャネルＭＯＳトランジスタＴＤにおいて最も大きく、ＮチャネルＭＯＳトランジスタＴＦにおいて最も小さい。ＮチャネルＭＯＳトランジスタＴＤの閾値電圧Ｖｔは比較的大きいので、そのゲート長ＬＤが短くなったとしてもパンチスルー現象は起きにくい。すなわち、基板バイアス効果による閾値電圧Ｖｔの増加と短チャネル効果による閾値電圧Ｖｔの減少を相殺することが可能である。
【００４５】
本実施の形態によれば、ＮチャネルＭＯＳトランジスタＴＤのゲート長ＬＤが最も短く設計され、ＮチャネルＭＯＳトランジスタＴＦのゲート長ＬＦが最も長く設計される。ＮチャネルＭＯＳトランジスタＴＥのゲート長ＬＥは、ゲート長ＬＤより長く、ゲート長ＬＦより短く設計される（図７〜図９参照）。これにより、無駄なゲート長Ｌが削られ、各ＭＯＳトランジスタのサイズが適正化される。
【００４６】
図１２は、ＭＯＳトランジスタのゲート幅Ｗと閾値電圧Ｖｔとの関係を示している。図１２に示されるように、ゲート幅（チャネル幅）Ｗが小さい場合、ゲート幅Ｗの減少に伴って閾値電圧Ｖｔが増加する。この現象は、「狭チャネル効果（narrow channel effect）」と呼ばれている。通常のＭＯＳトランジスタでは、狭チャネル効果が現れないようにゲート幅が設計される（Ｗ＝Ｗｍｉｎ）。
【００４７】
本実施の形態において、各ＮチャネルＭＯＳトランジスタのゲートに印加されるデジタル画像データＤ０〜Ｄ５は、フル振幅の電圧ＶＤＤを有するため、閾値電圧Ｖｔの多少の上昇は回路動作上、許容可能である。特に、ＮチャネルＭＯＳトランジスタＴＥ，ＴＦでは、基板バイアス効果による閾値電圧Ｖｔの増加が比較的小さいため、多少の閾値電圧Ｖｔの上昇は許容され得る。
【００４８】
従って、ＮチャネルＭＯＳトランジスタＴＥ，ＴＦのゲート幅ＷＥ，ＷＦは、Ｗｍｉｎより小さくなるように設計されている。この場合、ＮチャネルＭＯＳトランジスタＴＥ，ＴＦにおいて狭チャネル効果が現れる。ＮチャネルＭＯＳトランジスタＴＤのゲート幅ＷＤは、ほぼＷｍｉｎと等しくなるように設計されている。このように、無駄なゲート幅Ｗが削られ、各ＭＯＳトランジスタのサイズが適正化される。
【００４９】
次に、低濃度のＮ−型拡散層１０４とバックゲートコンタクト拡散層１０８との間隔（最短距離）Ｌｐｎを考える。その間隔Ｌｐｎとトランジスタ耐圧（ＰＮ接合耐圧）との関係が、図１３に示されている。図１３から明らかなように、間隔Ｌｐｎが長くなるにつれてトランジスタ耐圧が大きくなるという傾向がある。逆に言えば、高耐圧が必要とされない場合、間隔Ｌｐｎを短く設計することが可能である。低耐圧条件では、Ｎ−型拡散層１０４からＰウエル１０１中に広がる空乏層の広がりが短く、リーチスルー現象（空乏層が高濃度層に達してブレイクダウンする現象）が発生しにくくなるため、間隔Ｌｐｎを短く設計することができる。
【００５０】
本実施の形態によれば、ブロックＢＬ−ＦのＮチャネルＭＯＳトランジスタＴＦにおける間隔ＬｐｎＦは、ブロックＢＬ−ＥのＮチャネルＭＯＳトランジスタＴＥにおける間隔ＬｐｎＥより短く設計される。また、ブロックＢＬ−ＥのＮチャネルＭＯＳトランジスタＴＥにおける間隔ＬｐｎＥは、ブロックＢＬ−ＤのＮチャネルＭＯＳトランジスタＴＤにおける間隔ＬｐｎＤより短く設計される。これにより、各ＭＯＳトランジスタのサイズが適正化される。
【００５１】
以上に説明されたように、本実施の形態に係るＭＯＳトランジスタの構造（オフセット長Ｌｏ、ゲート長Ｌ、ゲート幅Ｗ、間隔Ｌｐ）は、最大電圧、基板バイアス効果、閾値電圧などに応じて最適化される。この最適化により、各ＭＯＳトランジスタのサイズや分離間隔は最小寸法となる。その結果、階調電圧選択回路１２の面積が大幅に縮小され、半導体チップのサイズも大幅に低減される。従って、液晶ディスプレイドライバをより低コストで提供することが可能となる。
【００５２】
また、本実施の形態によれば、ＭＯＳトランジスタを低耐圧化するために、バックゲートに印加される電圧をブロックＢＬ毎に制御する必要はない。正極側のＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのバックゲートには同じ電圧ＶＤＤが一様に印加され、負極側のＮチャネルＭＯＳトランジスタＴＤ〜ＴＦのバックゲートには同じ電圧ＶＳＳが一様に印加される。バックゲート電圧を制御する必要がないので、階調電圧選択回路１２を製造する際に特別な拡散プロセスを追加する必要はない。現状のレイアウト設計を適正化することによって、本発明は容易に実現可能である。
【００５３】
２．第２の実施の形態
図１４には、液晶表示装置における電源の立上げ順序の一例が示されている。この例において、基準電圧Ｖγ（Ｖｒｅｆ０〜Ｖｒｅｆ９）は、電源電圧ＶＤＤの立上げ後に起動される。つまり、電源電圧ＶＤＤの立上げ直後、基準電圧Ｖγはまだゼロである。既出の図５で示されたように、その電源電圧ＶＤＤは、正極側のＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのバックゲートに印加される。従って、電源電圧ＶＤＤの立上げ直後、階調電圧発生回路１１に直接接続される初段のＰチャネルＭＯＳトランジスタには、フルに近い電源電圧ＶＤＤが印加されてしまう。ところが、ＰチャネルＭＯＳトランジスタＴＡ〜ＴＣの耐圧はＶＤＤ／２以下であるため、それらＰチャネルＭＯＳトランジスタはブレイクダウンし、階調電圧選択回路１２が破壊されてしまう。
【００５４】
第２の実施の形態では、図１４に示される立上げ順序が採用される場合であっても、上記問題点を回避することができる技術が提供される。
【００５５】
図１５は、第２の実施の形態に係る階調電圧決定回路の構成を示す回路図である。その階調電圧決定回路は、階調電圧発生回路２１と階調電圧選択回路２２を備えている。階調電圧発生回路２１の構成は、第１の実施の形態における階調電圧発生回路１１の構成と同様である。階調電圧選択回路２２中のＭＯＳトランジスタの接続構成も、第１の実施の形態における階調電圧選択回路１２中のものと同様である。また、階調電圧選択回路２２は、第１の実施の形態と同様に、複数の選択回路ブロックＢＬに区分けされている。ブロックＢＬ−Ａ〜ＢＬ−Ｃは正極側ブロック群２３を構成し、ブロックＢＬ−Ｄ〜ＢＬ−Ｆは負極側ブロック群２４を構成している。
【００５６】
ブロックＢＬ−Ａ〜ＢＬ−Ｆのそれぞれに含まれるＭＯＳトランジスタＴＡ〜ＴＦの構造も、基本的には、第１の実施の形態における構造と同じである。正極側のＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのバックゲートには、電源電圧ＶＤＤが印加され、負極側のＮチャネルＭＯＳトランジスタＴＤ〜ＴＦのバックゲートには、グランド電圧ＶＳＳが印加される。但し、本実施の形態によれば、正極側のＰチャネルＭＯＳトランジスタＴＡ〜ＴＣのうち、階調電圧発生回路２１に接続される初段のＰチャネルＭＯＳトランジスタ（以下、「初段ＭＯＳトランジスタ」と参照される）の構造が、他と異なっている。
【００５７】
ブロックＢＬ−Ａには、ＰチャネルＭＯＳトランジスタＴＡと、それと異なる構造を有する初段ＭＯＳトランジスタＴＧ−Ａが含まれている。ブロックＢＬ−Ｂには、ＰチャネルＭＯＳトランジスタＴＢと、それと異なる構造を有する初段ＭＯＳトランジスタＴＧ−Ｂが含まれている。ブロックＢＬ−Ｃには、ＰチャネルＭＯＳトランジスタＴＣと、それと異なる構造を有する初段ＭＯＳトランジスタＴＧ−Ｂが含まれている。これら初段ＭＯＳトランジスタＴＧ−Ａ〜ＴＧ−Ｃは、他と異なるブロックを構成しているとも言える。
【００５８】
各初段ＭＯＳトランジスタＴＧのソースあるいはドレインは、対応する階調電圧が入力される入力端子と接続されている。電源電圧ＶＤＤの立上げ直後、基準電圧Ｖγ、すなわち階調電圧Ｖ０〜Ｖ６３はゼロである。よって、電源電圧ＶＤＤの立上げ直後、初段ＭＯＳトランジスタＴＧのバックゲートには電源電圧ＶＤＤが印加され、そのソースあるいはドレインにはほぼ０Ｖが印加された状態となる。
【００５９】
図１６には、本実施の形態に係る初段ＭＯＳトランジスタＴＧの断面構造が示されている。Ｐ型半導体基板２００の主面側に高圧Ｎウエル２０１が形成されている。その高圧Ｎウエル２０１の表面上には、高圧ゲート酸化膜２０２を介してゲート電極２０３が形成されている。また、低濃度のＰ−型拡散層２０４及びＰ−型拡散層２０５が高圧Ｎウエル２０１中に形成されている。また、Ｐ−型拡散層２０４の内部にはドレインとしてのＰ＋型ドレイン拡散層２０６が形成され、Ｐ−型拡散層２０５の内部にはソースとしてのＰ＋型ソース拡散層２０７が形成されている。また、高圧Ｎウエル２０１にバックゲート電圧を印加するためのバックゲートコンタクト拡散層２０８が、高圧Ｎウエル２０１中に形成されている。Ｐ−型拡散層２０４，２０５及びバックゲートコンタクト拡散層２０８の外周領域には、各ＰチャネルＭＯＳトランジスタ及びバックゲートコンタクト拡散層２０８を分離するための素子分離構造２０９が形成されている。
【００６０】
図１６において、階調電圧が入力される階調電圧選択回路２２の入力端子ＩＮは、Ｐ＋型ドレイン拡散層２０６に接続されている。そのＰ＋型ドレイン拡散層２０６側のオフセット長は、ＬｏＧ（Ｄ）と参照される。一方、Ｐ＋型ソース拡散層２０７側のオフセット長は、ＬｏＧ（Ｓ）と参照される。上述の通り、入力端子ＩＮ側のＰ＋型ドレイン拡散層２０６には、電源立上げ時に高電圧が印加される。そのため、本実施の形態によれば、オフセット長ＬｏＧ（Ｄ）が、オフセット長ＬｏＧ（Ｓ）より長くなるように設計される。その結果、階調電圧発生回路２１につながる部分だけは、“高耐圧構造”となる。従って、電源立上げ時のブレイクダウンが防止される。
【００６１】
入力端子ＩＮと逆側のオフセット長ＬｏＧ（Ｓ）に関しては、同じブロックＢＬに含まれる他のＰチャネルＭＯＳトランジスタのオフセット長Ｌｏと等しくなるように設計されればよい。つまり、初段ＭＯＳトランジスタＴＧ−Ａのオフセット長ＬｏＧ（Ｓ）は、ＰチャネルＭＯＳトランジスタＴＡのオフセット長と等しい。初段ＭＯＳトランジスタＴＧ−Ｂのオフセット長ＬｏＧ（Ｓ）は、ＰチャネルＭＯＳトランジスタＴＢのオフセット長と等しい。初段ＭＯＳトランジスタＴＧ−Ｃのオフセット長ＬｏＧ（Ｓ）は、ＰチャネルＭＯＳトランジスタＴＣのオフセット長と等しい。これにより、トランジスタのサイズが縮小される。
【００６２】
本実施の形態に係るＭＯＳトランジスタの構造は、基本的には第１の実施の形態と同様であり、最大電圧、基板バイアス効果、閾値電圧などに応じて最適化される。従って、第１の実施の形態と同様の効果が得られる。但し、正極側のＰチャネルトランジスタ群のうち階調電圧発生回路２１につながる部分だけは、通常の“高耐圧構造”に戻される。これにより、図１４に示される立上げ順序が採用される場合であっても階調電圧選択回路２２の破壊が防止される、という追加的な効果が得られる。
【図面の簡単な説明】
【００６３】
【図１】図１は、従来の階調電圧決定回路の構成を示す回路ブロック図である。
【図２】図２は、出力電圧Ｖと液晶の透過率Ｔとの関係を示すグラフである。
【図３】図３は、本発明の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図４】図４は、本発明の実施の形態に係るデータ線駆動回路の構成を示すブロック図である。
【図５】図５は、第１の実施の形態に係る階調電圧決定回路の構成を示す回路図である。
【図６】図６は、電圧の関係を示す概念図である。
【図７】図７は、選択回路ブロックＢＬ−ＤにおけるＭＯＳトランジスタＴＤの構造を示す断面図である。
【図８】図８は、選択回路ブロックＢＬ−ＥにおけるＭＯＳトランジスタＴＥの構造を示す断面図である。
【図９】図９は、選択回路ブロックＢＬ−ＦにおけるＭＯＳトランジスタＴＦの構造を示す断面図である。
【図１０】図１０は、ＭＯＳトランジスタのオフセット長と耐圧との関係を示すグラフである。
【図１１】図１１は、ＭＯＳトランジスタのゲート長と閾値電圧との関係を示すグラフである。
【図１２】図１２は、ＭＯＳトランジスタのゲート幅と閾値電圧との関係を示すグラフである。
【図１３】図１３は、ＭＯＳトランジスタのドレイン−バックゲート間隔と耐圧との関係を示すグラフである。
【図１４】図１４は、電源の立上げ順序を示す概念図である。
【図１５】図１５は、第２の実施の形態に係る階調電圧決定回路の構成を示す回路図である。
【図１６】図１６は、第２の実施の形態における初段ＭＯＳトランジスタの構造を示す断面図である。
【符号の説明】
【００６４】
１    液晶表示装置
２    液晶ディスプレイパネル
３    データ線
４    走査線
５    画素
６    制御回路
７    データ線駆動回路
８    走査線駆動回路
９    電源回路
１１，２１    階調電圧発生回路
１２，２２    階調電圧選択回路
１３，２３    正極側ブロック群
１４，２４    負極側ブロック群
１００    Ｐ型半導体基板
１０１    高圧Ｐウエル
１０２，２０２    高圧ゲート酸化膜
１０３，２０３    高圧ゲート電極
１０４    Ｎ−型拡散層
１０５    Ｎ−型拡散層
１０６    Ｎ＋型ドレイン拡散層
１０７    Ｎ＋型ソース拡散層
１０８，２０８    バックゲートコンタクト拡散層
１０９，２０９    素子分離構造
２０１    高圧Ｎウエル
２０４    Ｐ−型拡散層
２０５    Ｐ−型拡散層
２０６    Ｐ＋型ドレイン拡散層
２０７    Ｐ＋型ソース拡散層
ＢＬ−Ａ〜ＢＬ−Ｆ    選択回路ブロック
ＴＡ〜ＴＧ            ＭＯＳトランジスタ
Ｄ０〜Ｄ５            デジタルデータ
Ｖｒｅｆ０〜Ｖｒｅｆ９  基準電圧
【図１】
2007124428.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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