(57)【要約】【課題】セル内電源幹線が形成される配線層の優先配線方向がセル列と異なる方向に設定された場合に、配線の配置を容易にする。【解決手段】セル内電源幹線が第１配線層の論理セルが配置された（Ｓ１０２）後、上記論理セルが配置されていない箇所に、セル内電源幹線が第２配線層の隙間セルが配置される（Ｓ１０３）。そこで、次のセル間信号配線処理（Ｓ１０４）で、セル内電源幹線に交差する方向の信号配線を第１配線層に配置することができる。【選択図】図１
2007066974.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト装置を用いて、半導体集積回路の構成要素のレイアウトを決定する半導体集積回路のレイアウト方法であって、
回路素子、および上記回路素子に電源電圧を供給する論理セル内電源幹線を有する論理セルを配置する論理セル配置ステップと、
上記論理セルが配置されていない領域に、上記論理セル内電源幹線を電源に接続する接続電源幹線を有する接続セルを配置する接続セル配置ステップと、
を有し、
上記接続セルが、上記論理セル内電源幹線が設けられる第１の配線層とは異なる第２の配線層に接続電源幹線が設けられる接続セルであることを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
請求項１の半導体集積回路のレイアウト方法であって、
上記第１の配線層が、半導体基板に最も近い配線層であることを特徴とする半導体集積回路のレイアウト方法。
【請求項３】
請求項１の半導体集積回路のレイアウト方法であって、
上記接続セル配置ステップが、上記論理セルが配置されていない全ての領域に、上記接続セルを配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項４】
請求項１の半導体集積回路のレイアウト方法であって、
上記接続セル配置ステップが、上記論理セルが配置されていない領域のうちの一部に、上記接続セルを配置するとともに、
さらに、上記論理セルおよび接続セルが何れも配置されていない領域において、論理セル内電源幹線どうし、接続電源幹線どうし、または論理セル内電源幹線と接続電源幹線とを接続するセル間電源配線を配置するセル間電源配線配置ステップを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項５】
請求項１の半導体集積回路のレイアウト方法であって、
さらに、上記論理セル配置ステップ、および接続セル配置ステップの後に、上記論理セル間に接続される信号配線の配置を決定するセル間信号配線配置ステップを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項６】
請求項５の半導体集積回路のレイアウト方法であって、
上記セル間信号配線配置ステップが、上記論理セル内電源幹線に垂直な方向を第１の配線層の優先配線方向として、上記信号配線の配置を決定することを特徴とする半導体集積回路のレイアウト方法。
【請求項７】
請求項１の半導体集積回路のレイアウト方法であって、
上記接続セルが、上記接続電源幹線の少なくとも一方の端部に、上記接続電源幹線と当該接続セルに隣接する論理セルの論理セル内電源幹線とを接続する電源幹線接続ビアを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項８】
請求項７の半導体集積回路のレイアウト方法であって、
上記第１の配線層が、半導体基板に最も近い配線層であり、
上記接続セルが、さらに、上記電源幹線接続ビアに対応する位置で上記論理セル内電源幹線と半導体基板とを接続する基板コンタクトを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項９】
請求項７の半導体集積回路のレイアウト方法であって、
上記接続セルにおける上記接続電源幹線の両端部および電源幹線接続ビアが、当該接続セルの標準外形を示すセル枠の内部側に位置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１０】
請求項７の半導体集積回路のレイアウト方法であって、
上記接続セルにおける上記接続電源幹線の両端部および電源幹線接続ビアが、当該接続セルの標準外形を示すセル枠の外部側に位置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１１】
請求項７の半導体集積回路のレイアウト方法であって、
上記接続セル配置ステップが、
接続電源幹線の一方側の端部に、上記接続電源幹線と当該接続セルに隣接する論理セルの論理セル内電源幹線とを接続する電源幹線接続ビアを有する第１の接続セルと、
上記第１の接続セルの他方側に位置し、接続電源幹線の他方側の端部に、電源幹線接続ビアを有する第２の接続セルと、
上記第１および第２の接続セルの間に位置し、第１および第２の接続セルの接続電源幹線どうしを接続する接続電源幹線を有する１つ以上の第３の接続セルと、
を配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１２】
請求項１１の半導体集積回路のレイアウト方法であって、
上記第１および第２の接続セルにおける上記接続電源幹線の端部および電源幹線接続ビアが、当該接続セルの標準外形を示すセル枠の内部側に位置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１３】
請求項１１の半導体集積回路のレイアウト方法であって、
上記第１および第２の接続セルにおける上記接続電源幹線の端部および電源幹線接続ビアが、当該接続セルの標準外形を示すセル枠の外部側に位置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１４】
請求項１の半導体集積回路のレイアウト方法であって、
さらに、上記論理セル間に接続される信号配線の配線混雑度を求める配線混雑度算出ステップを有し、
上記接続セル配置ステップが、上記論理セルが配置されていない領域のうち、上記配線混雑度が所定以上の領域に、上記接続セルを配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１５】
請求項１の半導体集積回路のレイアウト方法であって、
さらに、上記論理セル間に接続される信号配線の配線混雑度を求める配線混雑度算出ステップを有し、
上記接続セル配置ステップが、上記論理セルが配置されていない領域のうち、上記配線混雑度が所定以上の領域に、上記第１の配線層の接続電源幹線、および第２の配線層の接続電源幹線を有する接続セルを配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項１６】
請求項２の半導体集積回路のレイアウト方法であって、さらに、
上記論理セル配置ステップ、および接続セル配置ステップの後に、上記論理セル間に接続される信号配線の配置を決定するセル間信号配線配置ステップと、
上記接続セル配置ステップによって配置された接続セルに代えて、上記接続セルにおける上記信号配線が配置されていない領域に、第１の配線層の中継配線、上記接続電源幹線と中継配線とを接続する中継ビア、および上記中継配線と半導体基板とを接続する基板コンタクトを有する接続セルを配置する接続セル置換ステップと、
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項１７】
請求項２の半導体集積回路のレイアウト方法であって、さらに、
上記論理セル配置ステップ、および接続セル配置ステップの後に、上記論理セル間に接続される信号配線の配置を決定するセル間信号配線配置ステップと、
上記接続セル配置ステップによって配置された接続セルにおける上記信号配線が配置されていない領域に、第１の配線層の中継配線、上記接続電源幹線と中継配線とを接続する中継ビア、および上記中継配線と半導体基板とを接続する基板コンタクト追加して配置する基板コンタクト追加ステップと、
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項１８】
請求項１の半導体集積回路のレイアウト方法であって、
上記接続セル配置ステップが、上記論理セルが配置されていない領域の両端側における上記論理セルに隣接する領域に、それぞれ上記接続セルを配置するとともに、
さらに、
各接続セルの接続電源幹線を互いに接続する第２の配線層のセル間電源配線を配置するセル間電源配線配置ステップを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項１９】
請求項１の半導体集積回路のレイアウト方法であって、
さらに、回路動作のタイミング検証を行うタイミング検証ステップを有し、
上記接続セル配置ステップが、タイミングの余裕が小さいパスの信号配線の最短経路上に、上記接続セルを配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項２０】
請求項１の半導体集積回路のレイアウト方法であって、さらに、
上記論理セル間に接続される信号配線の配置を決定するセル間信号配線配置ステップと、
上記論理セルおよび信号配線の配置の影響を考慮した回路動作のタイミング検証を行うタイミング検証ステップと、
を有し、
上記接続セル配置ステップが、上記タイミング検証によって求められるタイミングが所定の条件を満たさないパスの信号配線の最短経路上に、上記接続セルを配置し、
上記セル間信号配線配置ステップが、さらに、上記信号配線を再配置することを特徴とする半導体集積回路のレイアウト方法。
【請求項２１】
請求項１の半導体集積回路のレイアウト方法であって、さらに、
上記論理セル間に接続される信号配線の配置を決定するセル間信号配線配置ステップと、
上記論理セルおよび信号配線の配置の影響を考慮した回路動作のタイミング検証を行うタイミング検証ステップと、
上記タイミング検証によって求められるタイミングが所定の条件を満たさないパスの信号配線に信号を出力する論理セル、および上記論理セルに隣接する接続セルに代えて、上記論理セルよりも駆動能力が大きく、かつ、第２の配線層の論理セル内電源幹線を有する論理セルを配置する論理セル置換ステップと、
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項２２】
半導体集積回路のレイアウト装置を用いて、半導体集積回路の構成要素のレイアウトを決定する半導体集積回路のレイアウト方法であって、
第１の配線層にセル内電源幹線を有する第１のセルを配置する第１のセル配置ステップと、
上記第１の配線層とは異なる第２の配線層にセル内電源幹線を有する第２のセルを配置する第２のセル配置ステップと、
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項２３】
半導体集積回路のレイアウト装置を用いて、半導体集積回路の構成要素のレイアウトを決定する半導体集積回路のレイアウト方法であって、
電源配線を有するセルを配置するセル配置ステップを有し、
上記セルの電源配線が、当該セルの標準外形を示すセル枠の外部側に延びていることを特徴とする半導体集積回路のレイアウト方法。
【請求項２４】
請求項２３の半導体集積回路のレイアウト方法であって、
上記セルが、さらに、上記電源配線と、上記電源配線とは異なる配線層の電源配線とを接続する接続ビアを有していることを特徴とする半導体集積回路のレイアウト方法。
【請求項２５】
半導体基板上に、回路素子、電源配線、および信号配線が形成された半導体集積回路であって、
第１の配線層に形成され、上記回路素子に電源電圧を供給する第１の電源配線と、
上記第１の配線層とは異なる第２の配線層に形成され、上記第１の電源配線を電源に接続する第２の電源配線と、
上記第１の配線層に形成され、上記第２の電源配線と交差する方向の信号配線とを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、およびセルや配線の配置を決定するレイアウト装置を用いたレイアウト方法に関するものである。
【背景技術】
【０００２】
半導体集積回路において各素子間を接続する配線は、１つまたは複数の配線層を経由するように形成されている。各配線層の配線は、レイアウト設計においては、配線層ごとにあらかじめ設定された優先配線方向（横方向または縦方向など）に沿った方向に形成することが一般的である。このような優先配線方向が設定されることによって、配線混雑緩和や設計の効率化を容易に図ることができる。上記優先配線方向は、基板に垂直な方向に隣接する各配線層で異なる方向に設定されることが多い（例えば、特許文献１参照。）。
【０００３】
ここで、各配線層を基板に最も近い側から順に第１配線層、第２配線層などと呼ぶとすると、第１配線層の優先配線方向は、一般には、セル列と同一方向に設定されることが多い。これは、次のような理由によるものである。すなわち、一般に、セル内で電源配線の幹線となるセル内電源幹線は、セルの拡散領域に電位を供給する必要性から、主に第１配線層を用いて形成するのが有利である。また、上記セル内電源幹線は、セルの対向する２辺に沿って設けられ、セル列が形成される場合には、各セルは、セル内電源幹線が連続するように並べられる。そこで、第１配線層にはセル列と同一方向の配線が多数形成されることになるため、その方向を優先配線方向に設定することによって、配線どうしの交差が減り、効率的な配線をしやすくなることが多い。
【０００４】
ところが、半導体集積回路の多様化などに伴い、様々な条件によっては、第１配線層の優先配線方向をセル列と異なる方向に設定する必要が生じる場合があるのも実情である。この場合、第１配線層で形成されたセル内電源幹線と交差する配線を同じ第１配線層に形成することができないため、配線の困難性は増す。以下、具体的な例について説明する。
【０００５】
図４３は、セル列が同図の横方向に配置されるように形成され、かつ、第１配線層および第３配線層の優先配線方向が縦方向に設定され、第２配線層の優先配線方向が横方向に設定された場合のレイアウトの例を示す平面図である。同図の例では、セル間配線２００１〜２００３、セル２００４・２００５、およびセル内電源幹線２００６〜２００８が設けられている。上記セル間配線２００１・２００２（ハッチングを付して図示。）は第２配線層に形成されている。セル間配線２００１の配線端２００１ａとセル間配線２００２の配線端２００２ａとを接続するためのセル間配線２００３は、縦方向を優先配線方向とする配線層の配線を用いて形成される。ここで、セル２００４・２００５が論理セルであった場合、セル２００４・２００５内には主に第１配線層に形成されたセル内配線（不図示）が存在するため、第１配線層のセル内の領域に他の配線を形成することは困難である。そこで、上記セル間配線２００３は第３配線層などに形成される場合が多い。
【０００６】
ところで、セルの配置状況によっては、セル列中に論理セルが配置されない箇所が発生する場合がある。この場合、各論理セルのセル内電源幹線どうしは未接続の状態となる。そのような箇所には、トランジスタ等の素子を含まず、上下辺等にセル内電源幹線のみを有する特別なセル（以下「隙間セル」と呼ぶ。）を配置して、隣接する論理セルのセル内電源幹線と接続することにより、各論理セルのセル内電源幹線が互いに接続されるようにするのが一般的である。上記のような隙間セルには、論理セルのようにセル内の配線が存在しないため、第１配線層の隙間セル内の領域に配線を形成することが容易である。ところが、図４３の例のような場合には、配線端２００１ａ・２００２ａの間には第１配線層に形成されたセル内電源幹線２００６が存在するため、第１配線層は、優先配線方向が縦方向ではあっても、セル内電源幹線２００６を跨ぐようなセル間配線２００３を形成するための配線層としては使用できないことになる。
【特許文献１】米国特許第６０９１０９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来のレイアウト装置を用いたレイアウトにおいては、例えば第１配線層などセル内電源幹線が形成される配線層の優先配線方向がセル列と異なる方向に設定された場合には、上記セル内電源幹線を跨ぐような配線を同じ配線層に配置することができず、配線を通すことができる空間(配線資源）が減少するので、配線混雑を引き起こしやすく、最悪の場合は配線不能となることも生じがちになるという問題点を有していた。
【０００８】
本発明は上記課題を解決しようとするものであって、セル内電源幹線が形成される配線層の優先配線方向がセル列と異なる方向に設定された場合でも、配線資源の減少を抑えて、配線混雑緩和を容易に図ることができるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、請求項１の発明は、
半導体集積回路のレイアウト装置を用いて、半導体集積回路の構成要素のレイアウトを決定する半導体集積回路のレイアウト方法であって、
回路素子、および上記回路素子に電源電圧を供給する論理セル内電源幹線を有する論理セルを配置する論理セル配置ステップと、
上記論理セルが配置されていない領域に、上記論理セル内電源幹線を電源に接続する接続電源幹線を有する接続セルを配置する接続セル配置ステップと、
を有し、
上記接続セルが、上記論理セル内電源幹線が設けられる第１の配線層とは異なる第２の配線層に接続電源幹線が設けられる接続セルであることを特徴とする。
【００１０】
これにより、接続セルが配置された領域には、第１の配線層の接続電源幹線がないので、電源幹線に垂直な方向を優先配線方向とするなどして信号配線等を配置することが容易にできる。
【発明の効果】
【００１１】
本発明によれば、セル内電源幹線が形成される配線層の優先配線方向がセル列と異なる方向に設定された場合でも、配線資源の減少を抑えて、配線混雑緩和を容易に図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の説明において、同様の機能を有する構成要素については適宜同一の符号を付して説明を省略する。
【００１３】
ここで、以下では、半導体集積回路の各配線層を基板に最も近い側から順に第１配線層、第２配線層などと呼び、論理回路を構成する素子を含む論理セルのセル内電源幹線は第１配線層に設けられる一方、後述するセル内電源幹線のみを有する隙間セル（接続セル）のセル内電源幹線（接続電源幹線）は主として第２配線層に設けられるとして説明する（第２配線層の配線にはハッチングを付して図示する。）。また、これらのセル内電源幹線の方向は、セル列と同一方向であるとし、第１配線層の優先配線方向はセル列に垂直な方向として説明する。
【００１４】
なお、以下で説明するような、半導体集積回路におけるセルや配線の配置は、例えばコンピュータにソフトウェアが組み込まれて成るレイアウト装置によって行われる。また、実際の半導体集積回路は、回路構成要素の配置を示すセル配置情報、および配線パターンを示す配線配設情報などの情報に基づいて作製され、レイアウト装置によって直接生成されるのは上記のような情報であるが、以下では、便宜上、これらの情報に基づいて作製される配線パターン等を模式的に図示して説明する。
【００１５】
《発明の実施形態１》
実施形態１の半導体集積回路のレイアウト方法では、レイアウト装置等によって、例えば図１および以下に示すような各工程が実行される。
【００１６】
（Ｓ１０１）  まず、半導体基板における論理セル配置領域や基幹電源配線の配置等を決定するフロアプラン行程が行われる。すなわち、例えば、半導体集積回路の仕様が決定されると、まず論理セルを配置するために必要な領域が確保され、その論理セル配置領域について定まる消費電力を満たすように、基幹電源配線の幅や配置が決定される。
【００１７】
（Ｓ１０２）  決定された論理セル配置領域内に、例えば図２に示すように、半導体基板１０００上に、それぞれ第１配線層のセル内電源幹線１００１ａ・１００１ｂを有する論理セル１００１が配置される。上記セル内電源幹線１００１ａ・１００１ｂは、例えばセル列の方向（同図の横方向）に設定され、一方が電源電位用、他方が接地電位用として用いられる。
【００１８】
（Ｓ１０３）  論理セル１００１が配置されていない領域に、図３に示すように、セル内電源幹線１００２ａ・１００２ｂを有する隙間セル１００２が配置される。すなわち、例えば、レイアウト装置によるレイアウト設計において、回路情報に基づく論理セルの配置が行われたときには、通常、セル列中に論理セル１００１が配置されない箇所が生じてしまうのが通常であるが、そのような領域に上記のように隙間セル１００２が配置される。
【００１９】
上記隙間セル１００２のセル内電源幹線１００２ａ・１００２ｂは、具体的には例えば図４および図５（図４のＡ−Ａ断面）に示すように、セルの標準外形を示すセル枠１００２ｃ（同図に一点鎖線で示す。）よりも同図の左右方向外側に端部が延びた形状を有している。セル内電源幹線１００２ａ・１００２ｂの端部には、隣接する論理セル１００１のセル内電源幹線１００１ａ・１００１ｂに接続されるビア１００２ｄが形成され、各論理セル１００１および隙間セル１００２のセル内電源幹線１００１ａ・１００２ａ等がセル列の方向に連続して接続されるようになっている。
【００２０】
また、上記隙間セル１００２のセル内電源幹線１００２ａ・１００２ｂは、第２配線層に形成されるようになっている。すなわち、第１配線層には、セル内電源幹線は形成されない状態になる。
【００２１】
（Ｓ１０４）  各論理セル１００１間の信号配線等のセル間配線の配置が決定される。このとき、隙間セル１００２が配置された領域の第１配線層には、上記のようにセル内電源幹線が形成されていないので、セル列に垂直な方向の配線、具体的には例えば図６に示すような信号配線１００３を配置することが可能になる。それゆえ、第１配線層におけるセル列に垂直な優先配線方向での配線資源を有効に使用して、適切な配線を迅速に配置することが容易にできる。
【００２２】
ここで、半導体チップにおける隙間セルの配置を必要とする領域の面積は、論理セルが配置される領域の総面積の数割程度にも及ぶ場合がある。そこで、上記のような隙間セル１００２が用いられることによって、第１配線層の配線資源を活用して配線混雑を緩和することが容易にできる。
【００２３】
（隙間セル１００２の変形例）
論理セル１００１のセル内電源幹線１００１ａ・１００１ｂと隙間セル１００２のセル内電源幹線１００２ａ・１００２ｂとを接続するためには、図７に示すように、隙間セル１００２のセル枠１００２ｃ内に、ビア１００２ｄ、および論理セル１００１におけるセル内電源幹線１００１ａ・１００１ｂの延長上に位置するセル内電源幹線１００１ａ’・１００１ｂ’を有する隙間セル１００２を用いてもよい。上記のようにセル枠１００２ｃ内に第１配線層のセル内電源幹線１００１ａ’・１００１ｂ’が設けられている場合に確保できる第１配線層の配線資源（すなわちセル列に垂直な優先配線方向の配線資源）は、前記図５のような隙間セル１００２に比べると少なくなるが、配線混雑度が低い場合などには、上記図７のような隙間セル１００２を用いても差し支えはない。
【００２４】
また、図８、図９に示すように、片側だけにビア１００２ｄ等を有する隙間セル１００４・１００５や、図１０に示すようにビアを有しない隙間セル１００６を種々組み合わせて、例えば図１１、図１２に示すように第２配線層のセル内電源幹線１００２ａ・１００２ｂが連続するようにしてもよい。すなわち、論理セルの配置後に生じるセル列中で論理セルが配置されていない領域の大きさは一定とは限らず、場合によっては大きな領域で論理セルが配置されないこともあるが、そのような領域に、一般的な隙間セルが配置される場合と同じように複数個の隙間セルを並べて配置することによって、より多くの第１配線層の（優先配線方向の）配線資源を確保することが容易にできる。
【００２５】
また、例えば図１３〜図１６に示すように、前記隙間セル１００２・１００４・１００５に、さらに、セル内電源幹線１００１ａ・１００１ｂ・１００１ａ’・１００１ｂ’と半導体基板１０００との間に、ビア１００２ｄと同じような基板コンタクト１００２ｅが形成されるようにしてもよい。このような基板コンタクト１００２ｅが形成されることによって、電源電位を半導体基板１０００に与えることができるので、近傍の領域に形成されるトランジスタがラッチアップ現象を引き起こす可能性を容易に低減することができる。
【００２６】
《発明の実施形態２》
上記ビアを有しない隙間セル１００６（図１０）を用いて、論理セル１００１のセル内電源幹線１００１ａ・１００１ｂとの接続が自動的に行われるようにしてもよい。すなわち、例えば図１７に示すように、図１の隙間セル配置行程（Ｓ１０３）が行われた後に、自動的に、または設計者の指示などに応じて、セル間電源配線の接続処理（Ｓ２０１）が行われることにより、セル内電源幹線１００１ａ・１００２ａの延長やセル内電源幹線１００１ａ’の付加、ビア１００２ｄの付加などが行われるようにしてもよい。また、セル内電源幹線１００２ａ等がセル枠１００２ｃの外側に延びた隙間セル１００２を用いて、ビア１００２ｄの付加が後に行われるようにしてもよい。さらに、基板コンタクト１００２ｅの付加なども後に行われるようにしてもよい。
【００２７】
《発明の実施形態３》
各論理セル間を結ぶセル間配線の配線混雑度は、半導体チップ全体で一様な訳ではなく、論理セルの配置状態等によっては、配線混雑度の高い部分や低い部分が存在する。そして、配線混雑度の低い箇所においては、既に十分な配線資源が確保されている可能性が高いので、さらに第２配線層にセル内電源幹線を有する隙間セルを用いて第１配線層における優先配線方向の配線資源を確保する必要性は低い。そこで、配線混雑度の高い部分だけに、上記のような第２配線層にセル内電源幹線を有する隙間セルが配置されるようにしてもよい。
【００２８】
具体的には、図１８に示すように実施形態１と同じフロアプラン行程および論理セル配置工程（Ｓ１０１、Ｓ１０２）が行われた時点で、例えば図１９に示すように論理セル１００１が配置されたとすると、その後に以下のような行程が行われる。
【００２９】
（Ｓ３０１）  レイアウト設計システム等によって、所定の大きさの領域、少なくとも論理セル１００１の間またはその近傍の領域の配線混雑度が見積もられる。
【００３０】
（Ｓ３０２）  図２０に示すように、見積もられた配線混雑度が所定以上の領域には、前記実施形態１で説明したような第２配線層にセル内電源幹線１００２ａ・１００２ｂを有する隙間セル１００２が配置される一方、その他の領域には、第１配線層にセル内電源幹線１００７ａ・１００７ｂを有する隙間セル１００７が配置される。
【００３１】
その後、実施形態１と同じセル間配線の配置行程（Ｓ１０４）が行われるが、配線混雑度が比較的高い領域には、実施形態１で説明したのと同じように第１配線層にセル内電源幹線が形成されず優先配線方向の配線資源が確保されるので、配線混雑を緩和することができる。一方、配線混雑度が比較的低い領域には、第１配線層にセル内電源幹線が形成されるので、基板コンタクトを設けることが容易にでき、トランジスタのラッチアップ現象に対する耐性を高く保つことができる。
【００３２】
なお、配線混雑度に応じて、またはより狭い領域単位の配線混雑度の見積もりなどに応じて、図２１に示すように第１配線層のセル内電源幹線１００７ａと第２配線層のセル内電源幹線１００２ｂとを有する隙間セル１００８も用いられるようにして、さらに配線混雑度緩和とラッチアップ耐性確保との両立を容易に図り得るようにしてもよい。さらに、セル内電源幹線は全長にわたって第１、または第２配線層の何れか一方に設けられるのに限らず、セル内で一方から他方に切り替わるようになっていてもよい。
【００３３】
また、上記のような配線混雑度の見積もりが行われるのに限らず、一旦第１配線層にセル内電源幹線を有する隙間セルが配置されてセル間信号配線の配置行程が行われた後に、配線が配置できなかった部分で第２配線層にセル内電源幹線を有する隙間セルへの置換が行われるようにしたりしてもよい。また、逆に、一旦第２配線層にセル内電源幹線を有する隙間セルが配置されてセル間配線の配置行程が行われた後に、セル間信号配線が配置されなかった部分や配線混雑度の低い部分で、第１配線層にセル内電源幹線を有する隙間セルへの置換が行われるようにしたりしてもよい。
【００３４】
《発明の実施形態４》
隙間セルが配置された後に、回路情報に基づいたセル間信号配線がチップ全体に亘って形成されたときに、配線混雑度等によっては、隙間セルに確保されていた第１配線層の配線資源に配線が形成されず、配線資源の余る箇所（セル間信号配線の形成さていない箇所）が生じることがある。このような配線資源の余った箇所には、通常は絶縁膜が形成されるが、余った配線資源を利用して、新たに基板コンタクトが設けられるようにすることも可能である。
【００３５】
例えば、図２２に示すように実施形態１の（Ｓ１０１〜Ｓ１０４）と同様の各工程が行われることによって、図２３に示すように隙間セル１００２が配置された領域に信号配線１０１１が配置される一方、その他の領域に配線空き領域１０１２が形成されたとする。この場合、次に隙間セルの置換が行われ（Ｓ４０１）、上記隙間セル１００２が、例えば図２４に示すように、上記配線空き領域１０１２に対応する位置にビア１０１３ｄ、基板コンタクト１０１３ｅ、および第１配線層の中継配線１０１３ｆを有する隙間セル１０１３に置換される。
【００３６】
すなわち、中継配線１０１３ｆが形成される領域は、信号配線１０１１は形成されていない領域なので、隙間セル１００２を上記のような隙間セル１０１３に置き換えることが可能である。そして、セル内電源幹線１００２ａが、ビア１０１３ｄ、中継配線１０１３ｆ、および基板コンタクト１０１３ｅを介して半導体基板１０００に接続される。
【００３７】
上記のように、例えばあらかじめ、種々の位置に上記ビア１０１３ｄ等を有する隙間セルが用意され、そのうち配線空き領域の配置に最も対応したものが選択されて置換されることにより、第１配線層における優先配線方向の配線資源を確保して配線混雑を緩和しつつ、多くの基板コンタクトを設けて、ラッチアップ現象が生じる可能性を低く抑えることができる。
【００３８】
《発明の実施形態５》
上記実施形態４（Ｓ４０１）のように隙間セル１００２が隙間セル１０１３に置換されるのでなく、図２５に示すように基板コンタクトの付加（Ｓ５０１）が行われることによって、図２６に示すように、隙間セル１００２に、ビア１０１３ｄ、基板コンタクト１０１３ｅ、および中継配線１０１３ｆが付加されるようにしてもよい。これによって最終的に製造される半導体集積回路自体は、実施形態４の場合と同じものであるが、あらかじめ基板コンタクト等の位置や個数が異なる複数の隙間セルを準備する必要がない。
【００３９】
《発明の実施形態６》
論理セルの間の全ての領域に隙間セルが配置されなくても、第２配線層の電源配線が直接配置されて、各論理セルのセル内電源幹線が互いに接続されるようにしてもよい。
【００４０】
例えば、図２７に示すように実施形態１と同じフロアプラン行程および論理セル配置工程（Ｓ１０１、Ｓ１０２）が行われた後、以下のような行程が行われる。
【００４１】
（Ｓ６０１）  図２８に示すように、２つの論理セル１００１・１００１が離れて配置されている場合に、各論理セル１００１・１００１に隣接する領域だけに、実施形態１で説明したような隙間セル１００４・１００４（図８）が配置される。なお、隙間セル１００４・１００４は、互いに幅が異なるものでもよく、幅の合計が論理セル１００１・１００１の間の距離よりも短ければよい。ここで、同図には、併せて、例えば各論理セル１００１に電源電圧を供給する第１配線層の基幹電源幹線１１０１・１１０２が描かれている。
【００４２】
（Ｓ６０２）  図２９に示すように、各隙間セル１００４のセル内電源幹線１００２ａ・１００２ｂをそれぞれ接続するセル間電源配線１１０３・１１０４が配置される。これらのセル間電源配線１１０３・１１０４は、隙間セル１００４のセル内電源幹線１００２ａ・１００２ｂが第２配線層に配置されているのに応じて、同じ第２配線層に配置される。すなわち、（Ｓ６０１）で第２配線層のセル内電源幹線１００２ａ・１００２ｂを有する隙間セル１００２が配置されることによって、セル間電源配線１１０３・１１０４も、自動的に第２配線層に配置される。（なお、セル間電源配線１１０３・１１０４と基幹電源幹線１１０１・１１０２とは、それぞれ必要に応じてビア１１０１ａ・１１０２ａにより接続される。）
それゆえ、論理セル１００１・１００１の間に第１配線層の基幹電源幹線１１０１・１１０２が配置されている場合でも、これらを跨ぐようにセル間電源配線１１０３・１１０４が配置されるようにすることが容易に可能になるとともに、続くセル間信号配線処理工程（Ｓ１０４）によって、図３０に示すように、セル列に垂直な方向の信号配線１００３を配置することが可能になる。
【００４３】
《発明の実施形態７》
半導体集積回路は、回路設計段階でタイミング検証が行われて、適切に動作することが確認されるが、その時点では、信号配線の長さや寄生容量などは考慮されないので、実際に製造された半導体集積回路でタイミングエラーが生じることもあり得る。そこで、回路設計段階でタイミングの余裕が少ないクリティカルパスなどについては、あらかじめ信号配線が最短経路で接続されるようにしたり迂回が少なくなるようにしたりして、信号伝播の遅延を小さくすることにより、セルや配線のレイアウトし直しが必要とされる可能性を低減することができる。具体的には、例えば図３１および以下に示すような各工程が行われる。
【００４４】
（Ｓ７０１）  まず、回路設計段階で通常行われるように、タイミング検証によって、信号配線の配置等が考慮されない範囲での動作が確認される。
【００４５】
（Ｓ７０２）  上記タイミング検証の際に得られる各パスの遅延時間などに基づいて、クリティカルパスが求められる。
【００４６】
（Ｓ１０１）（Ｓ１０２）  実施形態１で説明したのと同じフロアプラン行程および論理セル配置工程が行われる。
【００４７】
（Ｓ７０３）  上記（Ｓ７０２）で求められたクリティカルパスが、例えば図３２に示す論理セル１２０１・１２０２間を接続する信号線だったとすると、少なくとも、その信号線が最短となる経路上に、前記実施形態１、４で説明したような一方または両方のセル内電源幹線が第２配線層に形成される隙間セル１００２・１００８が、図３３に示すように配置される。なお、隙間セル１００２（両方のセル内電源幹線が第２配線層）だけが配置されるようにしてもよいし、その他の空き領域にも隙間セル１００２等が配置されるようにしてもよいが、ラッチアップ現象防止の観点からは、第２配線層のセル内電源幹線１００２ａ等は少ないことが好ましい。
【００４８】
（Ｓ７０４）  論理セル１２０１や隙間セル１００２等が配置されていない領域に、図３４に示すように、第１配線層のセル間電源配線１２０３・１２０４が配置される。なお、このようなセル間電源配線配置行程が行われるのに代えて、前記（Ｓ７０３）で第１配線層のセル内電源幹線１００７ａ・１００７ｂを有する隙間セル１００７が配置されるなどしてもよい。
【００４９】
（Ｓ１０４）  実施形態１で説明したのと同様に、論理セル１２０１・１２０２を含む各論理セル間の信号配線等のセル間配線、例えば図３５に示す信号配線１２０５・１２０６の配置が決定される。上記信号配線１２０５は第２配線層に配置される一方、信号配線１２０６は第１配線層に配置される。すなわち、上記隙間セル１００２・１００８が配置された領域では、セル列に垂直な方向の配線を第１配線層に配置することが可能なので、自動的に最短経路で信号配線が配置されるようにする（または配置される可能性を高くする）ことが容易にできる。
【００５０】
なお、上記のような信号配線の配置は、上記（Ｓ７０２）のようにタイミング検証に基づいて求められたクリティカルパスに対して行われるのに限らず、これらとともに、またはこれらに代えて、例えばクロック信号のパス等、一般にタイミングが重要なことが多い信号などに対して行われるようにしてもよい。また、信号名に「ｃｌｏｃｋ」や「ｃｌｋ」などを含むパスなどに対して自動的に行われるようにしてもよいし、設計者や設計装置によって指定されるパスなどに対して行われるようにしてもよい。
【００５１】
また、（Ｓ７０３）のような隙間セル１００２等の配置に代えて、またはこれとともに、設計者による指示などに応じた隙間セル１００２等の配置が行われるようにしてもよい。
【００５２】
また、（Ｓ１０４）で、上記のような信号配線の配置がより確実になされるように、前記（Ｓ７０２）で求められたクリティカルパスについての配線は優先的に配置されるようにしてもよい。また、例えば特にタイミングの余裕が少ない信号経路などについて、設計者等が配線の配置自体を指定することも可能なようにしてもよい。
【００５３】
さらに、クリティカルパスに限らず、遅延マージンが所定以下や他のパスよりも相対的に小さいパスなどに対して、すなわちタイミングの余裕が小さいパスに対して、同様の処理が行われるようにすればよい。
【００５４】
《発明の実施形態８》
上記各実施形態や従来より公知のレイアウト装置、方法によって論理セルおよび信号配線のレイアウトがなされた後に、信号配線の配置等を考慮したタイミング検証によってタイミングエラーの発生することが確認された場合でも、例えば図３６に示すようにして第２配線層にセル内電源幹線を有する隙間セルが配置されるようにすることにより、容易にタイミングを改善することができる。
【００５５】
（Ｓ８０１）  信号配線の配置に応じた寄生容量等が考慮された回路動作のシミュレーションなどが行われて、タイミング検証が行われ、タイミングエラーが生じるパス、例えば図３７に示す信号配線１３０１・１３０２によって接続される論理セル１２０１・１２０２間のパスが検出される。
【００５６】
（Ｓ８０２）  検出されたパスが最短となる経路上に、一方または両方のセル内電源幹線が第２配線層に形成される隙間セル１００２・１００８が、図３８に示すように配置される。
【００５７】
（Ｓ８０３）  上記隙間セル１００２・１００８の配置に対応するように、セル間電源配線１２０３・１２０４が修正される。具体的には、例えば、隙間セル１００２・１００８のセル内電源幹線１００２ａ・１００２ｂが形成される部分が除去されればよい。なお、セル間電源配線が改めて配置し直されるようにしたりしてもよい。また、セル間電源配線を形成するために第１配線層にセル内電源幹線１００７ａ・１００７ｂを有する隙間セル１００７が配置されていた場合などには、単に前記（Ｓ８０２）で上記隙間セル１００７が隙間セル１００２・１００８に置換されるだけで、特にセル間電源配線の修正をする必要はない。
【００５８】
（Ｓ８０４）  論理セル１２０１・１２０２間の信号配線が配置し直されると、隙間セル１００２・１００８が配置された領域では、セル列に垂直な方向の配線を第１配線層に配置することが可能なので、自動的に最短経路の信号配線が配置される。具体的には、例えば図３９に示すように第２配線層の信号配線１３１１、および第１配線層の信号配線１３１２が配置される。
【００５９】
《発明の実施形態９》
上記各実施形態のようにして第２配線層のセル内電源幹線を有する隙間セルが配置されて最短経路の信号配線が配置されてもタイミングエラーが生じるような場合などに、例えば図４０に示すように、信号を出力する側の論理セルを駆動力が大きい論理セルに交換することによってタイミングを改善することができる。
【００６０】
（Ｓ８０１）  まず、前記実施形態８で説明したように信号配線の配置に応じた寄生容量等が考慮されたタイミング検証が行われる。
【００６１】
（Ｓ９０１）  上記タイミング検証によって、例えば図４１に示すように、信号配線１２０５・１２０６によって接続される論理セル１２０１・１２０２間のパスが検出され、かつ、信号を出力する側の論理セル１２０１に隣接して隙間セル１００８が設けられていた場合、上記論理セル１２０１および隙間セル１００８が、例えば図４２に示すように論理セル１４０１に置き換えられる。すなわち、論理セル１２０１よりも駆動能力が大きく、かつ、第２層のセル内電源幹線を有する論理セル１４０１に置き換えられることによって、伝播する信号の遅延が低減される。
【００６２】
（Ｓ９０２）  必要に応じて、セル間電源配線１２０３・１２０４や、論理セル１４０１から出力される信号配線１２０５の位置の修正等が行われる。
【００６３】
上記のように、論理セル１２０１よりも駆動能力の大きい論理セル１４０１は、セル面積が論理セル１２０１と隙間セル１００８の合計よりも小さければ、他の論理セルや配線の配置などを大きく変更することなく置き換えることが可能であり、したがって、多くの場合、容易に駆動能力を大きくして信号伝播のタイミングを改善することができる。
【００６４】
なお、上記の例では、論理セルのセル内電源幹線は第１配線層に設けられる一方、隙間セルのセル内電源幹線は第１または第２配線層に設けられ、第１配線層の優先配線方向はセル列およびセル内電源幹線に垂直な方向として説明したが、少なくとも何れかの論理セルにおけるセル内電源幹線と異なる配線層にセル内電源幹線を有する隙間セルが用いられれば、上記論理セルのセル内電源幹線に垂直な方向を優先配線方向として信号配線等を配置することが容易にできる。ただし、ラッチアップ現象防止の観点からは、半導体基板に最も近い電源配線および基板コンタクトを多くできる可能性が高くなるように配線層の割り当てがなされることが好ましい。
【産業上の利用可能性】
【００６５】
本発明にかかる半導体集積回路のレイアウト方法は、セル内電源幹線が形成される配線層の優先配線方向がセル列と異なる方向に設定された場合でも、配線資源の減少を抑えて、配線混雑緩和を容易に図ることができる効果を有し、セルや配線の配置を決定するレイアウト装置を用いたレイアウト方法等として有用である。
【図面の簡単な説明】
【００６６】
【図１】実施形態１のレイアウト方法を示すフローチャートである。
【図２】同、論理セル１００１が配置された状態を示す平面図である。
【図３】同、隙間セル１００２が配置された状態を示す平面図である。
【図４】同、隙間セル１００２の具体的な構成を示す平面図である。
【図５】同、図４のＡ−Ａ断面図である。
【図６】同、信号配線１００３が配置された状態を示す平面図である。
【図７】隙間セルの変形例を示す断面図である。
【図８】隙間セルの他の変形例を示す断面図である。
【図９】隙間セルのさらに他の変形例を示す断面図である。
【図１０】隙間セルのまたさらに他の変形例を示す断面図である。
【図１１】隙間セルの変形例の組み合わせの例を示す断面図である。
【図１２】隙間セルの変形例の組み合わせの他の例を示す断面図である。
【図１３】隙間セルのその他の変形例を示す断面図である。
【図１４】隙間セルのその他の変形例を示す断面図である。
【図１５】隙間セルのその他の変形例を示す断面図である。
【図１６】隙間セルのその他の変形例を示す断面図である。
【図１７】実施形態２のレイアウト方法を示すフローチャートである。
【図１８】実施形態３のレイアウト方法を示すフローチャートである。
【図１９】同、論理セル１００１が配置された状態を示す平面図である。
【図２０】同、隙間セル１００２等が配置された状態を示す平面図である。
【図２１】同、隙間セル１００８等が配置された状態を示す平面図である。
【図２２】実施形態４のレイアウト方法を示すフローチャートである。
【図２３】同、信号配線１０１１が配置された状態を示す断面図である。
【図２４】同、置換される隙間セル１０１３の構成を示す断面図である。
【図２５】実施形態５のレイアウト方法を示すフローチャートである。
【図２６】同、基板コンタクト１０１３ｅ等が付加された状態を示す断面図である。
【図２７】実施形態６のレイアウト方法を示すフローチャートである。
【図２８】同、隙間セル１００４が配置された状態を示す平面図である。
【図２９】同、セル間電源配線１１０３等が配置された状態を示す平面図である。
【図３０】同、信号配線１００３が配置された状態を示す平面図である。
【図３１】実施形態７のレイアウト方法を示すフローチャートである。
【図３２】同、クリティカルパスの論理セル１２０１等の配置を示す平面図である。
【図３３】同、隙間セル１００２等が配置された状態を示す平面図である。
【図３４】同、セル間電源配線１２０３等が配置された状態を示す平面図である。
【図３５】同、信号配線１２０５等が配置された状態を示す平面図である。
【図３６】実施形態８のレイアウト方法を示すフローチャートである。
【図３７】同、タイミングエラーが生じる信号配線の配置の例を示す平面図である。
【図３８】同、隙間セル１００８が配置された状態を示す平面図である。
【図３９】同、信号配線１３１１等が配置された状態を示す平面図である。
【図４０】実施形態９のレイアウト方法を示すフローチャートである。
【図４１】同、タイミングエラーが生じる信号配線の配置の例を示す平面図である。
【図４２】同、駆動能力の大きい論理セル１４０１に置換された例を示す平面図である。
【図４３】従来のレイアウト方法によるレイアウトの例を示す平面図である。
【符号の説明】
【００６７】
１０００      半導体基板
１００１      論理セル
１００１ａ    セル内電源幹線
１００１ａ’  セル内電源幹線
１００１ｂ    セル内電源幹線
１００１ｂ’  セル内電源幹線
１００２      隙間セル
１００２ａ    セル内電源幹線
１００２ｂ    セル内電源幹線
１００２ｃ    セル枠
１００２ｄ    ビア
１００２ｅ    基板コンタクト
１００３      信号配線
１００４      隙間セル
１００５      隙間セル
１００６      隙間セル
１００７      隙間セル
１００７ａ    セル内電源幹線
１００７ｂ    セル内電源幹線
１００８      隙間セル
１０１１      信号配線
１０１２      領域
１０１３      隙間セル
１０１３ｄ    ビア
１０１３ｅ    基板コンタクト
１０１３ｆ    中継配線
１１０１      基幹電源幹線
１１０１ａ    ビア
１１０２      基幹電源幹線
１１０２ａ    ビア
１１０３      セル間電源配線
１１０４      セル間電源配線
１２０１      論理セル
１２０２      論理セル
１２０３      セル間電源配線
１２０３      セル間電源配線
１２０４      セル間電源配線
１２０５      信号配線
１２０６      信号配線
１３０１      信号配線
１３０２      信号配線
１３１１      信号配線
１３１２      信号配線
１４０１      論理セル
【図１】
2007066974.tif 000003
【図２】
2007066974.tif 000004
【図３】
2007066974.tif 000005
【図４】
2007066974.tif 000006
【図５】
2007066974.tif 000007
【図６】
2007066974.tif 000008
【図７】
2007066974.tif 000009
【図８】
2007066974.tif 000010
【図９】
2007066974.tif 000011
【図１０】
2007066974.tif 000012
【図１１】
2007066974.tif 000013
【図１２】
2007066974.tif 000014
【図１３】
2007066974.tif 000015
【図１４】
2007066974.tif 000016
【図１５】
2007066974.tif 000017
【図１６】
2007066974.tif 000018
【図１７】
2007066974.tif 000019
【図１８】
2007066974.tif 000020
【図１９】
2007066974.tif 000021
【図２０】
2007066974.tif 000022
【図２１】
2007066974.tif 000023
【図２２】
2007066974.tif 000024
【図２３】
2007066974.tif 000025
【図２４】
2007066974.tif 000026
【図２５】
2007066974.tif 000027
【図２６】
2007066974.tif 000028
【図２７】
2007066974.tif 000029
【図２８】
2007066974.tif 000030
【図２９】
2007066974.tif 000031
【図３０】
2007066974.tif 000032
【図３１】
2007066974.tif 000033
【図３２】
2007066974.tif 000034
【図３３】
2007066974.tif 000035
【図３４】
2007066974.tif 000036
【図３５】
2007066974.tif 000037
【図３６】
2007066974.tif 000038
【図３７】
2007066974.tif 000039
【図３８】
2007066974.tif 000040
【図３９】
2007066974.tif 000041
【図４０】
2007066974.tif 000042
【図４１】
2007066974.tif 000043
【図４２】
2007066974.tif 000044
【図４３】
2007066974.tif 000045