(57)【要約】【課題】  成膜中及び成膜後の雰囲気からの水分や酸素の吸着及び拡散を抑制し、全体として高比誘電率を有する絶縁層を提供することを目的とする。【解決手段】  チャネルとチャネル上に絶縁層を有するトランジスタ１であって、絶縁層はチャネル側から第１の絶縁層５、第２の絶縁層４、第３の絶縁層３を有しており、第２の絶縁層４が第１の絶縁層５及び第３の絶縁層３よりも比誘電率が高く、第１の絶縁層５と第２の絶縁層４及び第２の絶縁層４と第３の絶縁層３各々の界面にはアモルファス領域が存在する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネルと該チャネル上に絶縁層を有するトランジスタであって、
該絶縁層はチャネル側から第１の絶縁層、第２の絶縁層、第３の絶縁層を有しており、
該第２の絶縁層が該第１及び第３の絶縁層よりも比誘電率が高いことを特徴とするトランジスタ。
【請求項２】
前記第１の絶縁層と前記第２の絶縁層及び前記第２の絶縁層と前記第３の絶縁層各々の界面がアモルファス化されていることを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記第１の絶縁層及び第３の絶縁層がＡｌ２Ｏ３、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ｓｉ３Ｎ４の内の少なくとも一つにより形成されており、
前記第２の絶縁層がＳc２Ｏ３、ＴｉＯ２、ＺｎＯ、Ｇａ２Ｏ３、ＳｒＯ、Ｙ２Ｏ３、ＺｒＯ２、Ｉｎ２Ｏ３、ＳｎＯ、ＢａＯ、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｙｂ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ３、ＰｂＯ、Ｂｉ２Ｏ３の内の少なくとも一つにより形成されていることを特徴とする請求項１記載のトランジスタ。
【請求項４】
前記第１の絶縁層、前記第２の絶縁層及び前記第３の前記絶縁層がアモルファスであることを特徴とする請求項１又は２記載のトランジスタ。
【請求項５】
前記チャネルを含む活性層が酸化物半導体であることを特徴とする請求項１から３のいずれか１項記載のトランジスタ。
【請求項６】
前記活性層がＩｎ、Ｇａ、Ｚｎの内少なくとも一つを含む酸化物であることを特徴とする請求項４記載のトランジスタ。
【請求項７】
トップゲート型のトランジスタであることを特徴とする請求項１から５のいずれか１項記載のトランジスタ。
【請求項８】
ボトムゲート型のトランジスタであることを特徴とする請求項１から５のいずれか１項記載のトランジスタ。
【請求項９】
前記第３の絶縁層の上にさらに第４の絶縁層、第５の絶縁層を有していることを特徴とする１から７のいずれか１項記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルと該チャネル上に絶縁層を有するトランジスタに係わり、スイッチング素子等の性能及び安定性を向上させるための層構成及び材質に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタの活性層の材料として、例えば酸化亜鉛（ＺｎＯ）のような透明導電性酸化物を主成分として用いた系の開発が盛んに行われている（特許文献１）。
【０００３】
ＺｎＯは比較的低温で薄膜形成が可能であり、高分子基板等のフレキシブル基板を用いたフレキシブルトランジスタの開発が試みられている。
【０００４】
しかし、ＺｎＯは酸素空孔が生じ易く、その酸素空孔から生じる自由電子のため、ゲート電圧が０Ｖでもチャネルに電流が流れ（ノーマリーオン）、また、雰囲気に対する感度も高い。
【０００５】
トランジスタ特性を評価するために作製されるＺｎＯ薄膜は、一般に多結晶であり、基板として高分子基板等のフレキシブル基板を用いても、アモルファスの薄膜に比較して延性は限られる。
【０００６】
ＺｎＯの雰囲気に対する感度を抑制するために、特許文献２では、活性層を雰囲気と隔絶する保護層を付与している。
【０００７】
この保護層は、活性層において可動電荷が移動する領域が、雰囲気の影響を受けない範囲で雰囲気から隔絶されるように施されていれば良いとされている。
【０００８】
特許文献３及び４には、チャネル層側からＡｌ２Ｏ３及びＴｉＯ２を交互に積層し、エレクトロルミネッセンス素子に最適な絶縁耐圧と屈折率を持つ多層絶縁層とする方法が記載されている。
【０００９】
Ａｌ２Ｏ３層とＴｉＯ２層はアトミック・レイヤー・エピタキシー法により１原子層ずつ積層され、非常に均質性が高く、目標の絶縁耐圧と屈折率になるように、それぞれ３から１０００Aの厚さに積層されている。
【００１０】
成膜中の基板温度は、前駆体の基板表面への凝縮を充分に防止でき、且つ、熱分解を避けられる温度に設定され、一般的に、基板温度は約４００℃から５００℃である。
【００１１】
このようにしてアトミック・レイヤー・エピタキシー法により成膜されるＴｉＯ２は結晶であり、Ａｌ２Ｏ３はアモルファスである。
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】特開２００５−３３１７２号公報
【特許文献３】米国特許第４,４８６，４８７号明細書
【特許文献４】米国特許第６，３８８，３７８号明細書
【非特許文献１】D. Niu, R. W. Ashcraft, and G. N. Parsons, “Water absorption and interface reactivity of yttrium oxide gate dielectrics on silicon” APPLIED PHYSICS LETTERS VOLUME 80, NUMBER 19, 13 MAY 2002, pp. 3575-3577.
【非特許文献２】B. W. Busch, J. Kwo, M. Hong, J. P. Mannaerts, B. J. Sapjeta, W. H. Schulte, E. Garfunkel, and T. Gustafsson, “Interface reactions of high-kY2O3 gate oxides with Si” APPLIED PHYSICS LETTERS VOLUME 79, NUMBER 15, 8 OCTOBER 2001, pp. 2447-2449.
【非特許文献３】G. Bayer, "Thermal Expansion Anisotropy of Oxide Compounds" Proceedings of the British Ceramic Society, Vol. 22, 1973, pp. 39-53
【非特許文献４】H. Holleck, "Material Selection for Hard Coatings" Journal of Vacuum Science and Technology A, Vol. 4 [6], 1986, pp. 2661-2669.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一般に、低温で成膜を行う場合は高温で成膜を行うよりも成膜チャンバーの内壁から脱離した水分等が取り込まれ易い。
【００１３】
また、酸化物は一般に分極性が高く、より水分や酸素等を取り込み易い傾向がある。
【００１４】
ＺｎＯのようなワイドギャップ半導体では一般的に誘電率が小さいが、ゲート絶縁層としては、トランジスタの低消費電力化及び高速化の観点から、高比誘電率の材料が好ましい。
【００１５】
高分子材料基板等を用いてトランジスタを作製する際には、活性層だけでなく、例えばゲート絶縁層においても３００℃以下の低温で成膜する必要がある。
【００１６】
特に、Ｙ２Ｏ３又はＨｆＯ２等の高比誘電率材料をゲート絶縁層として用いると、分極性が高いため、成膜後においても雰囲気中の水分や酸素の吸着を起こし易い。
【００１７】
これらの水分や酸素の存在は、界面へのトラップ生成を促進し、ヒステリシスの増大、しきい値電圧の変動等の原因となる。
【００１８】
例えば、非特許文献１及び２には、Ｓｉ基板上にＹ２Ｏ３膜を成膜した場合に、水分が非常に容易に吸着すること、また、それを原因とする界面層及びトラップの生成について報告されている。
【００１９】
また、水分や酸素の分布により膜質の不均質化が生じたり、結晶化の原因となり、半導体層やゲート絶縁層等の電気特性の変動や界面や表面の平坦性を失わせ、トランジスタの性能の低下を引き起こす原因となる。
【００２０】
ここで、「ヒステリシスの増大」とは、ゲート電圧に対してドレイン電流を対数プロットした時に、オン電流とオフ電流の中間の電流値における、電圧増大時と電圧減少時の電流値の差が増大することをいう。
【００２１】
特許文献２では、半導体装置を作製した後の活性層に対する雰囲気の影響を抑制する上では効果的である。
【００２２】
しかし、成膜中に絶縁層に吸着する水分や酸素等が、半導体装置動作時の電界により移動することを抑制することはできず、特性の経時変化等の問題を防止するには不充分であった。
【００２３】
特許文献３及び４では、Ａｌ２Ｏ３層がアモルファスであり、成膜中に絶縁層に吸着する水分や酸素等が、半導体装置動作時の電界により移動することを抑制することができる。
【００２４】
しかし、一般的に成膜中の基板温度が約４００℃から５００℃と高温であり、高分子材料等を基板として用いることは困難である。
【００２５】
また、非特許文献３によると、結晶性のＴｉＯ２の熱膨張係数はａ軸において７．８×１０−６Ｋ−１、ｃ軸において９．６×１０−６ Ｋ-１であり、異方性を持つ。それに対して、Ａｌ２Ｏ３の熱膨張係数は８．４×１０−６Ｋ−１でありアモルファスのため異方性は持たない。
【００２６】
このため、成膜中の基板温度、約４００℃から５００℃から室温に冷却される際や、半導体装置動作時の温度変化の影響を受け、Ａｌ２Ｏ３層とＴｉＯ２層の界面に応力が生じると考えられる。
【００２７】
このことは、クラックの発生につながり、特許文献４ではＡｌ２Ｏ３層の全膜厚に対するＴｉＯ２層の全膜厚を０．７５以下にすることにより、この問題を回避している。
【００２８】
しかしながら、高比誘電率のＴｉＯ２層を低比誘電率のＡｌ２Ｏ３層に対して薄くすることは、絶縁膜全体の誘電率の低下につながる。
【００２９】
そこで、本発明は、成膜中及び成膜後の雰囲気からの水分や酸素の吸着及び拡散を抑制し、全体として高比誘電率を有する絶縁層を提供することを目的としている。
【課題を解決するための手段】
【００３０】
本発明は、チャネルと該チャネル上に絶縁層を有するトランジスタであって、該絶縁層はチャネル側から第１の絶縁層、第２の絶縁層、第３の絶縁層を有しており、該第２の絶縁層が該第１及び第３の絶縁層よりも比誘電率が高いことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、成膜中及び成膜後の雰囲気からの水分や酸素の吸着及び拡散を抑制し、全体として高比誘電率を有する絶縁層を提供することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００３３】
手段としては、比誘電率の低い絶縁層を水分や酸素等の拡散を妨げるために用い、これを比誘電率の高い絶縁層との積層構造としてゲート絶縁層を形成する。
【００３４】
また、比誘電率の低い絶縁層と比誘電率の高い絶縁層の界面を、両方の構成成分により構成することによりアモルファス化している。
【００３５】
結晶性の絶縁層の場合、エピタキシャル成長等の方法により、単結晶として成膜しない限り、その多くは多結晶性であり、結晶粒界が存在する。
【００３６】
この結晶粒界は水分や酸素等の拡散パスとなり、また、ゲート電流のリークパスともなり得る。
【００３７】
素子構成はトップゲート及びボトムゲートのいずれでも良く、また、それぞれについてトップコンタクト及びボトムコンタクトのいずれでも良い。
【００３８】
トランジスタの各構成部材の成膜手法としては、スパッタ法、真空蒸着法、イオンプレーティング法、ディップ法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＣＶＤ法等がある。
【００３９】
この内、本発明が特に効果的であるのは、３００℃以下の低温において成膜を行う場合であり、均一大面積成膜に適しているスパッタ法が好ましい。
【００４０】
多層構造内の個々の絶縁層の厚さとしては、１ｎｍから５０ｎｍが好ましい。
【００４１】
１ｎｍよりも薄いと、数原子層の厚さになるため、水分と酸素の拡散を充分に抑制することができなくなり、ヒステリシスの増大や、しきい値電圧の変動が生じることが推測される。
【００４２】
一方で、５０ｎｍよりも厚いと、個々の膜中での水分や酸素の電界による移動の影響が無視できなくなり、トランジスタ動作時の特性の経時変化の原因となる。
【００４３】
また、ゲート絶縁層トータルの厚さは５０ｎｍから１０００ｎｍが好ましい。５０ｎｍよりも薄いと、リーク電流の増大が考えられる。
【００４４】
また、１０００ｎｍよりも厚いと応力が大きくなることによる剥がれや、歪の増大による性能のばらつきが大きくなり、また、成膜時間が長くなる。
【００４５】
前記の、界面のアモルファス領域は、低比誘電率層と高比誘電率層の成分の両方により構成され、好ましくは、このアモルファス化領域の厚さは２０ｎｍ以下である。
【００４６】
２０ｎｍよりも厚くなると、構造緩和がし難くなり、動作時に高比誘電率層や低比誘電率層との間に応力が生じ易い。
【００４７】
第１から第３の絶縁層の特性を損なわないのであれば、アモルファス領域が各層のすべての領域に渡っても構わない。
【００４８】
界面を両方の構成成分により構成することによりアモルファス化する方法としては、例えば３００℃以下の低温での熱処理や、共スパッタ法が挙げられる。
【００４９】
第１及び第３の絶縁層としては、上記の水分や酸素等の結晶粒界を通しての拡散を妨げる目的から、アモルファスを主構成とする絶縁層が好ましい。
【００５０】
結晶とアモルファスが混在する絶縁層では、アモルファスはＴＥＭによる断面観察において、面積割合で５０％以上が好適な割合である。
【００５１】
第１と第３の絶縁層の比誘電率の大小関係はどちらが大きくても良く、前記の雰囲気中の水分や酸素の影響を効果的に抑制できるように設定すれば良い。
【００５２】
第２の絶縁層としては、第１から第３の全絶縁層厚に対する膜厚の割合が大きく、なるべく比誘電率が高い絶縁層が好ましい。
【００５３】
しかし、例えば、ヒステリシスの出現やしきい値電圧の変動に対する許容幅が小さい場合には、その程度に応じて比誘電率が低めの絶縁層を選択したり、第１から第３の全絶縁層厚に対する膜厚の割合を小さめにする場合も考えられる。
【００５４】
また、この場合には第１及び第３の膜厚の、第１から第３の全絶縁層厚に対する膜厚の割合を大きめにすることが好ましい。
【００５５】
また、逆にヒステリシスの出現やしきい値電圧の変動に対する許容幅が大きい場合には、それを満たせる範囲内において、第１及び第３の絶縁層としても、なるべく比誘電率の高い絶縁層を選択し、第１から第３の全絶縁層厚に対する膜厚の割合を小さくすることが好ましい。
【００５６】
なお、第３の絶縁層の上に、続けて絶縁層を複数層積層しても良く、この場合、比誘電率の高い層と低い層を交互に積層し、最後に積層する絶縁層としては比誘電率の低い絶縁層が好ましい。
【００５７】
この場合、比誘電率の低い絶縁層の選択に関しては、第１及び第３の絶縁層に準じ、また、比誘電率の高い絶縁層の選択に関しては、第２の絶縁層に準ずる。
【００５８】
活性層としては、ａ−ＳｉやＧｅ、ＧａＡｓ、III−Ｖ族半導体、II−ＶＩ族半導体等、種類は問わないが、本発明が特に効果的であるのは、活性層が酸化物半導体で、且つ、３００℃以下の低温で成膜する場合である。
【００５９】
例としては、ＺｎＯ系やＩｎ−Ｓｎ−Ｏ系等がある。
【００６０】
特に、室温でスパッタ法による均一大面積成膜が可能であり、且つ、アモルファスでも良好なトランジスタ特性が得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系がフレキシブルトランジスタを実現できることから好ましい。
【００６１】
比誘電率が小さい絶縁層（前記第１及び第３の絶縁層）を形成する材料として好ましいのは、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ｓｉ３Ｎ４の内の少なくとも一つである。
【００６２】
また、比誘電率が高い絶縁層（前記第２の絶縁層）を形成する材料として好ましいのは、Ｓｃ２Ｏ３、ＴｉＯ２、ＺｎＯ、Ｇａ２Ｏ３、ＳｒＯ、Ｙ２Ｏ３、ＺｒＯ２、Ｉｎ２Ｏ３、ＳｎＯ、ＢａＯ、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｙｂ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ３、ＰｂＯ、Ｂｉ２Ｏ３の少なくとも一つである。
【００６３】
最も好ましい組み合わせとしては、活性層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系を用い、第１及び第３の絶縁層としてＳｉＯ２を用い、第２の絶縁層としてＨｆＯ２を用いたものである。
【００６４】
基板としては、例えば、石英ガラスやＳｉ基板、セラミックス等があるが、例えば、ポリイミド、ポリエステル、その他の高分子材料、ガラス類、布類、紙類等をフレキシブル基板として使用することもできる。
【００６５】
本発明が特に効果的であるのは、基板の材質の変質や、成膜中の活性層や絶縁層との熱膨張差等が問題となり、３００℃以下の低温で成膜する場合である。
【００６６】
電極としては、Ａｕ、Ｔｉ、Ｎｉ、Ｉｎ、Ｓｎ、Ｚｎ、Ｃｕ、Ａｇ等やこれらの内少なくとも一つを含む合金や酸化物がある。
【００６７】
本発明が特に効果的であるのは、上記多層構造の絶縁層による雰囲気中の水分や酸素の吸着及び拡散の抑制の効果が、前記電極に及ぶ場合である。
【００６８】
なお、アモルファスとは、Ｘ線回折測定やＴＥＭ観察による電子線回折測定において、いわゆるハローパターンのみを呈し、急峻な回折ピークを呈しない構造のことである。
【００６９】
ＴＥＭ観察では、長距離秩序構造が観察されない構造のことである。アモルファスは基本的に均質であり、粒界のような不均質構造を有しない。
【００７０】
なお、第３の絶縁層の上に続けて絶縁層を複数層積層しても良い。
【００７１】
例えば、「（第１の絶縁層）−（第２の絶縁層）−（第３の絶縁層）−（比誘電率が高い層）−（比誘電率が低い層）−（比誘電率が高い層）−・・・」のように、比誘電率の高い層と低い層を交互に積層することも可能である。
【００７２】
この場合、最後に積層する絶縁層としては比誘電率の低い絶縁層が好ましい。
【００７３】
この場合、比誘電率の低い絶縁層の選択に関しては、第１及び第３の絶縁層に準じ、また、比誘電率の高い絶縁層の選択に関しては、第２の絶縁層に準ずる。
【００７４】
本実施形態によれば、前記界面近傍のアモルファス領域を形成することにより、これらの水分や酸素等の拡散パスやゲート電流のリークパスを断ち切ることが可能である。
【００７５】
この結果として、水分や酸素等の存在を原因とする、界面へのトラップ生成を抑制し、ヒステリシスの増大やしきい値電圧の変動等を防止することができる。
【００７６】
また、水分や酸素の分布による膜質の不均質化や、結晶化も抑制される。
【００７７】
また、前記の界面のアモルファス領域は、一般的にそれを挟む両絶縁層の間の熱膨張係数を有するため、トランジスタを作製する際の温度変化や、半導体装置動作時の温度変化による界面の応力を、緩和することができる。
【００７８】
したがって、特許文献４に記されたＡｌ２Ｏ３層とＴｉＯ２層との組み合わせにおいても、高比誘電率のＴｉＯ２層の全膜厚を低比誘電率のＡｌ２Ｏ３層に比較して薄くすることなく、全体として高比誘電率の絶縁層とすることができる。
【００７９】
また、各層の密着性を向上し、膜の剥がれや割れを抑制する効果がある。
【００８０】
絶縁層の積層数が多いほど、水分や酸素等の拡散を、より抑制することができる。
【００８１】
また、積層により多層膜化することは、膜中の応力を緩和することを促進する効果があり、上記の界面のアモルファス化の効果と同様に、膜の剥がれや割れを抑制する効果がある。
【００８２】
また、酸素や水に極めて影響を受けやすいチャネル層を用いる場合は、本発明の構成により、もともと水分等を多量に含んでいる比誘電率の高い層からの水分や酸素等の拡散を妨げる効果もある。
【００８３】
以下に本発明を実施するための最良の形態を説明するが、本発明はこれらによって何ら限定されるものではない。
【実施例１】
【００８４】
（トップゲート）
本発明の第１の実施例について、図１及び図５に基づいて以下に説明する。
【００８５】
まず、基板９として石英ガラスを用い、フォトリソグラフィ法によりソース電極７及びドレイン電極８をレジストによりパターニングする。
【００８６】
本例ではソース電極及びドレイン電極としてＡｕを用い、室温の基板９上に真空蒸着法によりＡｕを約４０ｎｍ成膜し、リフトオフ法により両電極を形成する。
【００８７】
次に、活性層６を成膜する。本例では酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系を用いた。
【００８８】
Ｉｎ:Ｇａ:Ｚｎ:Ｏの組成比は１：１：１：４であり、膜厚は約５０ｎｍである。
【００８９】
フォトリソグラフィ法によりパターニングした後に、成膜手段としてはスパッタ法を用い、基板温度は室温において成膜した。
【００９０】
基板のバイアスを−１０Ｖ、パワーを３００Ｗとし、Ａｒガス４４ｓｃｃｍ、Ｏ２ガス１．６ｓｃｃｍの雰囲気中で、圧力０．５３３Ｐａでスパッタを行った。
【００９１】
本例とは別に、同じ条件で成膜した薄膜の薄膜Ｘ線回折測定（入射角０．５度）を行ったところ、明瞭な回折ピークは認めらなかったことから、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ系薄膜はアモルファスであるといえる。
【００９２】
次に、続けて第１の絶縁層５を成膜した。本例ではＳｉＯ２を用いた。成膜手段としてはスパッタ法を用い、基板温度は室温において成膜した。
【００９３】
パワーを３００Ｗとし、Ａｒガス１３ｓｃｃｍ、Ｏ２ガス１．２ｓｃｃｍの雰囲気中で、圧力０．１８７Ｐａでスパッタを行った。膜厚は約３０ｎｍである。
【００９４】
次に、続けて第２の絶縁層４としてＹ２Ｏ３をスパッタ法により成膜した。膜厚は約４０ｎｍである。基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗとし、Ａｒガス流量１３ｓｃｃｍとＯ２ガス流量２０ｓｃｃｍの雰囲気中で、圧力０．６６７Ｐａでスパッタを行った。
【００９５】
次に、続けて第３の絶縁層３としてＳｉＯ２をスパッタ法により成膜した。膜厚は約３０ｎｍであり、成膜条件は第１の絶縁層５と同様である。
【００９６】
次に、リフトオフにより、活性層６、第１の絶縁層５、第２の絶縁層４及び第３の絶縁層３を形成した。
【００９７】
次に、ゲート電極２をフォトリソグラフィ法によりパターニングし、ソース電極及びドレイン電極と同様に、Ａｕを約４０ｎｍ成膜し、リフトオフ法により形成した。
【００９８】
次に、約３００℃において５時間アニールを行い、活性層６と第１の絶縁層５、第１の絶縁層５と第２の絶縁層４、第２の絶縁層４と第３の絶縁層３の界面において、成分の相互拡散処理を行い、アモルファス領域３９を形成した。
【００９９】
実施例１により作製したトランジスタと、絶縁層を膜厚約１００ｎｍのＹ２Ｏ３の単層で作製したトランジスタの特性を比較したところ、ヒステリシスは約７０％減少した。また、Ｏｎ／Ｏｆｆ比は＞１０７であった。
【０１００】
また、ＳＩＭＳ測定を行ったところ、アモルファス領域３９の厚さは約１２ｎｍであった。
【実施例２】
【０１０１】
（ボトムゲート）
本発明の第２の実施例について、図２に基づいて以下に説明する。
【０１０２】
まず、基板１１としてＳｉＯ２を用い、その上にゲート電極１２及び１３としてＴｉ及びＡｕを用い、この順番で真空蒸着法により成膜した。成膜中の基板温度は約１２０℃である。
【０１０３】
次に、第３の絶縁層１４としてＳｉＯ２を成膜した。成膜手段としてはスパッタ法を用い、基板温度は室温において成膜した。
【０１０４】
パワーを３００Ｗとし、Ａｒガス１３ｓｃｃｍ、Ｏ２ガス１．２ｓｃｃｍの雰囲気中で、圧力０．１８７Ｐａでスパッタを行った。
【０１０５】
膜厚が約２５ｎｍになったところで次に成膜する第２の絶縁層１５の成分であるＹ２Ｏ３を共スパッタし、膜厚が約１０ｎｍになるように成膜した。
【０１０６】
次に、続けて第２の絶縁層１５としてＹ２Ｏ３をスパッタ法により成膜した。基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗとし、Ａｒガス流量１３ｓｃｃｍとＯ２ガス流量２０ｓｃｃｍの雰囲気中で、圧力０．６６７Ｐａでスパッタを行った。
【０１０７】
膜厚が約３０ｎｍになったところで次に成膜する第１の絶縁層１６の成分であるＳｉＯ２を共スパッタし、膜厚が約１０ｎｍになるように成膜した。
【０１０８】
次に、続けて第１の絶縁層１６としてＳｉＯ２をスパッタ法により成膜した。
【０１０９】
膜厚は約２５ｎｍになるように成膜し、成膜条件は第１の絶縁層５と同様にした。
【０１１０】
次に、活性層１７を実施例１と同様に成膜した。
【０１１１】
本例とは別に、同じ条件で成膜した薄膜の薄膜Ｘ線回折測定（入射角０．５度）を行ったところ、明瞭な回折ピークは認めらなかったことから、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ系薄膜はアモルファスであるといえる。
【０１１２】
次に、フォトリソグラフィ法によりソース電極１８及びドレイン電極１９をレジストによりパターニングする。
【０１１３】
本例ではソース電極及びドレイン電極としてＡｕを用い、真空蒸着法によりＡｕを約４０ｎｍ成膜し、リフトオフ法により両電極を形成した。
【０１１４】
実施例２により作製したトランジスタと、絶縁層を膜厚約１００ｎｍのＹ２Ｏ３の単層で作製したトランジスタの特性を比較したところ、ヒステリシスは約８０％減少した。
【０１１５】
また、Ｏｎ／Ｏｆｆ比は＞１０７であった。また、ＳＩＭＳ測定を行ったところ、アモルファス領域の厚さは約１５ｎｍであった。
【実施例３】
【０１１６】
（多層）
本発明の第３の実施例について、図３に基づいて以下に説明する。
【０１１７】
まず、実施例１と同様に基板２９、ソース電極２７、ドレイン電極２８、活性層２６、第１の絶縁層２５、第２の絶縁層２４及び第３の絶縁層２３成膜した。
【０１１８】
次に、続けて第４の絶縁層２２としてＹ２Ｏ３をスパッタ法により成膜した。膜厚は約４０ｎｍであり、成膜条件は第２の絶縁層２４と同様である。
【０１１９】
次に、続けて第５の絶縁層２１としてＳｉＯ２をスパッタ法により成膜した。膜厚は約３０ｎｍであり、成膜条件は第１の絶縁層２５と同様である。
【０１２０】
次に、リフトオフにより、活性層２６、第１の絶縁層２５、第２の絶縁層２４、第３の絶縁層２３、第４の絶縁層２２及び第５の絶縁層２１を形成した。
【０１２１】
次に、ゲート電極２０をフォトリソグラフィ法によりパターニングし、ソース電極及びドレイン電極と同様に、Ａｕを約４０ｎｍ成膜し、リフトオフ法により形成した。
【０１２２】
約３００℃において５時間アニールを行い、活性層２６と第１の絶縁層２５、第１の絶縁層２５と第２の絶縁層２４、第２の絶縁層２４と第３の絶縁層２３各々の界面において、成分の相互拡散処理を行いアモルファス領域を形成した。
【０１２３】
実施例３により作製したトランジスタと、絶縁層を膜厚約１７０ｎｍのＹ２Ｏ３の単層で作製したトランジスタの特性を比較したところ、ヒステリシスは約９０％減少した。
【０１２４】
また、Ｏｎ／Ｏｆｆ比は＞１０７であった。また、ＳＩＭＳ測定を行ったところ、アモルファス領域の厚さは約１２ｎｍであった。
【実施例４】
【０１２５】
（第２の絶縁層の厚さを変えた場合）
本発明の第４の実施例について、図４に基づいて以下に説明する。
【０１２６】
まず、実施例１と同様に、基板３８、ソース電極３６、ドレイン電極３７、活性層３５及び第１の絶縁層３４を成膜した。
【０１２７】
次に、続けて第２の絶縁層３３を実施例１と同様の条件で膜厚が約６０ｎｍになるよう成膜した。
【０１２８】
次に、続けて第３の絶縁層３２を第１の絶縁層３４と同様にして成膜し、実施例１と同様に、リフトオフにより、活性層３５、第１の絶縁層３４、第２の絶縁層３３及び第３の絶縁層３２を形成した。
【０１２９】
次に、ゲート電極３１を実施例１と同様の条件で作製し、最後に、約３００℃において５時間アニールを行い、活性層３５と第１の絶縁層３４、第１の絶縁層３４と第２の絶縁層３３、第２の絶縁層３３と第３の絶縁層３２の界面において、成分の相互拡散処理を行い、アモルファス領域を形成した。
【０１３０】
実施例４により作製したトランジスタと、実施例１のトランジスタの動作時の経時変化を比較したところ、抵抗値の変動が約４％増大した。
【０１３１】
Ｏｎ／Ｏｆｆ比は＞１０７であった。また、ＳＩＭＳ測定を行ったところ、アモルファス領域の厚さは約１５ｎｍであった。
【実施例５】
【０１３２】
（温度変化の影響を示す実施例）
実施例１と同様の条件で、最後の「成分の相互拡散処理」を行わなかった場合と行った場合のトランジスタを作製する。
【０１３３】
これらを約−５０℃から約１５０℃までの間で、毎分約１０℃で昇温と降温を１００回繰り返した。
【０１３４】
その後にトランジスタ特性を測定したところ、「成分の相互拡散処理」を行った場合は、行わなかった場合に比較して、不良が約７％低減した。
【実施例６】
【０１３５】
（数値範囲外の悪い結果を示す実施例）
第１の絶縁層、第２の絶縁層及び第３の絶縁層の膜厚を、それぞれ約１０ｎｍ、約２５ｎｍ及び約１０ｎｍとして、実施例１と同様の条件でトランジスタを作製した。
【０１３６】
実施例６により作製したトランジスタと、実施例１のトランジスタの特性を比較したところ、リーク電流が約８％増大した。
【０１３７】
Ｏｎ／Ｏｆｆ比は＞１０７であった。また、ＳＩＭＳ測定を行ったところ、アモルファス領域の厚さは約１８ｎｍであった。
【実施例７】
【０１３８】
（酸窒化物の実施例）
まず、実施例１と同様に、基板３８、ソース電極３６、ドレイン電極３７、活性層３５及び第１の絶縁層３４を成膜した。
【０１３９】
次に、続けて第２の絶縁層３３としてＳｉ３Ｎ４を選択し、ＣＶＤ法により膜厚が約４０ｎｍになるよう成膜した。
【０１４０】
次に、続けて第３の絶縁層３２を第１の絶縁層３４と同様にして成膜し、実施例１と同様に、リフトオフにより、活性層３５、第１の絶縁層３４、第２の絶縁層３３及び第３の絶縁層３２を形成した。
【０１４１】
次に、ゲート電極３１を実施例１と同様の条件で作製した。
【０１４２】
最後に、約３００℃において５時間アニールを行い、活性層３５と第１の絶縁層３４、第１の絶縁層３４と第２の絶縁層３３、第２の絶縁層３３と第３の絶縁層３２の界面において、成分の相互拡散処理を行いアモルファス領域を形成した。
【０１４３】
実施例７により作製したトランジスタと、実施例１のトランジスタの特性を比較したところ、ヒステリシスは約１２％減少した。
【０１４４】
Ｏｎ／Ｏｆｆ比は＞１０７であった。また、ＳＩＭＳ測定を行ったところ、アモルファス領域の厚さは約１２ｎｍであった。
【０１４５】
以上では、Ｉｎ−Ｇａ−Ｚｎを含み構成されるアモルファス酸化物を例示して説明しているが、本発明には、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成されるアモルファス酸化物に適用できる。
【０１４６】
さらに、アモルファス酸化物の構成元素の少なくとも一部にＳｎを選択する場合、Ｓｎを、Ｓｎ１−ｘＭ４ｘ（０＜ｘ＜１、Ｍ４は、Ｓｎより原子番号の小さい４族元素のＳｉ、Ｇｅ又はＺｒから選ばれる。）に置換することもできる。
【０１４７】
また、アモルファス酸化物の構成元素の少なくとも一部にＩｎを選択する場合、ＩｎをＩｎ１−ｙＭ３ｙ（０＜ｙ＜１、Ｍ３はＬｕ又はＩｎより原子番号の小さい３族元素のＢ、Ａｌ、Ｇａ又はＹから選ばれる。）に置換することもできる。
【０１４８】
また、アモルファス酸化物の構成元素の少なくとも一部にＺｎを選択する場合、Ｚｎを、Ｚｎ１−ｚＭ２ｚ（０＜ｚ＜１、Ｍ２は、Ｚｎより原子番号の小さい２族元素のＭｇ又はＣａから選ばれる。）に置換することもできる。
【０１４９】
適用できるアモルファス材料は、具体的にはＳｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物等である。
【０１５０】
もちろん、構成材料の組成比は必ずしも１：１である必要は無い。
【０１５１】
なお、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス層が形成され易くなる。
【０１５２】
例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。
【０１５３】
Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にするのがよい。
【０１５４】
Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にするのがよい。
【０１５５】
また、アモルファスとは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（即ちハローパターンが観測される）ことで確認できる。
【０１５６】
なお、本発明は、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
【産業上の利用可能性】
【０１５７】
本発明に係るトランジスタは、高分子基板等のフレキシブル基板などに幅広く応用できる。
【図面の簡単な説明】
【０１５８】
【図１】本発明の第１の実施例のトップゲート型薄膜トランジスタの構成を示す断面図である。
【図２】本発明の第２の実施例のボトムゲート型薄膜トランジスタの構成を示す断面図である。
【図３】本発明の第３の実施例のトップゲート型薄膜トランジスタの構成を示す断面図である。
【図４】本発明の第４の実施例のトップゲート型薄膜トランジスタの構成を示す断面図である。
【図５】本発明の第１の実施例のトップゲート型薄膜トランジスタの絶縁膜周辺の構成を詳細に示した断面図である。
【符号の説明】
【０１５９】
１、１０、１９、３０  トランジスタ
２、１２、２０、３１  ゲート電極
３、１３、２３、３２  第３の絶縁層
４、１４、２４、３３  第２の絶縁層
５、１５、２５、３４  第１の絶縁層
６、１６、２６、３５  活性層
７、１７、２７、３６  ソース電極
８、１８、２８、３７  ドレイン電極
９、１１、２９、３８  絶縁性基板
２１  第５の絶縁層
２２  第４の絶縁層
３９  界面アモルファス領域
【図１】
2007073698.tif 000003
【図２】
2007073698.tif 000004
【図３】
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【図４】
2007073698.tif 000006
【図５】
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