(57)【要約】【課題】  簡素化した工程で、精度の良い強電体キャパシタを有する半導体メモリを形成する。【解決手段】  層間絶縁膜８に形成したコンタクトホール８ａにＷ等の金属材料を埋め込んでタングステンプラグ３１を形成した後、この層間絶縁膜８を所定の厚さだけエッチバックしてタングステンプラグ３１の先端部を突出させる。次に、この上に強誘電体キャパシタを構成するＰｔ膜、強誘電体膜及びＰｔ膜を順次形成する。そして、これらのＰｔ膜、強誘電体膜及びＰｔ膜を一括エッチングでパターニングし、白金電極３２，３４で強誘電体膜３３を挟んだ構造の強誘電体キャパシタを形成する。【選択図】      図１
2007073909.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを記憶素子とする半導体メモリの製造方法であって、
基板上に前記記憶素子以外の回路を形成して該回路上に層間絶縁膜を形成する工程と、  前記層間絶縁膜上で前記記憶素子を形成する箇所に、該層間絶縁膜を貫通して前記基板上に形成された回路に達するコンタクトホールを形成する工程と、
前記コンタクトホール中に金属材料を埋め込んで層間接続用の金属プラグを形成する工程と、
前記層間絶縁膜の表面を所定の厚さだけエッチングによって除去し、前記金属プラグの先端部を所定の長さだけ該層間絶縁膜の表面から突出させる工程と、
前記層間絶縁膜と該層間絶縁膜から突出した前記金属プラグの表面全体に前記強誘電体キャパシタの下部電極となる第１の金属膜を形成する工程と、
前記第１の金属膜の表面に前記強誘電体キャパシタの誘電体となる強誘電体膜を形成する工程と、
前記強誘電体膜の表面に前記強誘電体キャパシタの上部電極となる第２の金属膜を形成する工程と、
前記第２の金属膜、前記強誘電体膜及び前記第１の金属膜を一括エッチングでパターニングして前記強誘電体キャパシタを形成する工程とを、
順次行うことを特徴とする半導体メモリの製造方法。
【請求項２】
前記層間絶縁膜の表面をエッチングによって除去する工程において、該層間絶縁膜の表面をエッチングする厚さは、前記金属プラグの直径の１／２以上であることを特徴とする請求項１記載の半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、特に強誘電体キャパシタを用いた半導体メモリの製造方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００３−９２３８９号公報
【非特許文献１】International Symposium on Integrated Ferroelectrics 2005,“Novel BC Plug Technology for Highly Reliable Mass Productive 0.18μm 1T1C COB Embedded FRAM"
【０００３】
図２は、上記特許文献１に記載された従来の強誘電体メモリの断面図である。
この強誘電体メモリは、シリコン基板１の表面にＬＯＣＯＳ(Local Oxidation of Silicon)法によってフィールド領域を構成する素子分離絶縁膜２が形成され、この素子分離絶縁膜２で囲まれた活性領域（アクティブ領域）に、トランジスタのソース・ドレイン領域となる拡散層７が所定の間隔で形成されている。拡散層７の間に位置するチャネル領域には、ゲート酸化膜３を介して、ポリシリコン膜４とＷＳｉ膜５の積層膜からなるポリサイド構造のゲート電極が形成されている。そのゲート電極の側壁には、サイドウォール絶縁膜６が形成されている。
【０００４】
また、全面を覆うように層間絶縁膜８が形成され、この層間絶縁膜８には、拡散層７上に位置する領域にコンタクトホール８ａ，８ｂが形成されている。コンタクトホール８ａ，８ｂ内には、下層のＴｉ膜と上層のＴｉＮ膜からなるバリア膜９が形成され、このバリア膜９の内側にタングステンプラグ１０が埋め込まれている。なお、バリア膜９は、シリコン基板１のＳｉとタングステンプラグ１０のＷとの反応を抑制するものである。
【０００５】
ここで、バリア膜９とタングステンプラグ１０は、層間絶縁膜８の上面の上側に突出すると共に、この層間絶縁膜８の上側に乗り上げるように形成されている。つまり、タングステンプラグ１０は、断面がＴ字型に形成され、頭部の面積が層間絶縁膜８に埋め込まれた柱部の面積よりも大きくなるように形成されている。更に、タングステンプラグ１０とバリア膜９のうち層間絶縁膜８上に突出した部分の上面と側面を覆い、かつ、この層間絶縁膜８の上面に沿って所定の長さ分だけ延びるように、ＩｒＳｉＮ膜２３ａが形成されている。ＩｒＳｉＮ膜２３ａは、強誘電体キャパシタの下部電極を構成するものである。
【０００６】
また、ＩｒＳｉＮ膜２３ａの上面と側面を覆うように、強誘電体膜としてＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜２４が形成されている。更に、ＳＢＴ膜２４の上面及び側面の一部を覆うように、上部電極を構成するＰｔ膜２５が形成されている。
【０００７】
図の中央部に位置するタングステンプラグ１０の突出した上面と側面を覆うように、パッド層を構成するＩｒＳｉＮ膜２３ｂが形成されている。そして、全面を覆うように、シリコン酸化膜からなる層間絶縁膜１６が形成されており、この層間絶縁膜１６の中央部には、パッド層を構成するＩｒＳｉＮ膜２３ｂに達するコンタクトホール１６ａが形成されている。コンタクトホール１６ａ内には、ＩｒＳｉＮ膜２３ｂに接触すると共に、このコンタクトホール１６ｈの内側面と層間絶縁膜１６の上面に沿って延びるように、バリア膜９と同じ構成のバリア膜１７が形成されている。そして、バリア膜１７上には、Ａｌ−Ｓｉ−Ｃｕからなる金属配線層１８が形成されている。
【０００８】
次に、この強誘電体メモリの製造方法を説明する。
まず、シリコン基板１の表面に、素子分離絶縁膜２と拡散層７を形成すると共に、チャネル領域上に、ゲート酸化膜３を介してポリシリコン膜４とＷＳｉ膜５からなるゲート電極を形成する。そして、ゲート電極の側面にサイドウォール絶縁膜６を構成する。
【０００９】
次に、全面を覆うようにシリコン酸化膜による層間絶縁膜８を形成した後、この層間絶縁膜８に拡散層７に達するコンタクトホール８ａ，８ｂを形成する。そして、コンタクトホール８ａ，８ｂ内で拡散層７に接触すると共に、このコンタクトホール８ａ，８ｂの内側面上と層間絶縁膜８の上面上に沿って延びるように、バリア膜９を形成する。
【００１０】
その後、コンタクトホール８ａ，８ｂを埋め込むと共に、層間絶縁膜８の上方に延びるように埋め込み用のタングステン膜を形成する。そして、このタングステン膜を、エッチング法等を用いて、層間絶縁膜８上の厚さが所定の厚さになるまで除去する。更に、フォトリソグラフィ技術とドライエッチング技術を用いて、タングステン膜とバリア膜９をパターニングすることにより、図に示すように、断面がＴ字形となったバリア膜９とタングステンプラグ１０が形成される。
【００１１】
その後、全面を覆うようにＩｒＳｉＮ膜を形成した後、フォトリソグラフィ技術とＣｌ２／Ａｒ系のガスを用いたエッチング技術を用いてこのＩｒＳｉＮ膜をパターニングし、図に示す形状のＩｒＳｉＮ膜２３を形成する。
【００１２】
次に、ゾル・ゲル法等を用いて、強誘電体膜であるＳＢＴ膜を全面に形成し、その表面に上部電極を構成するＰｔ膜を形成する。そして、フォトリソグラフィ技術とエッチング技術を用いてＳＢＴ膜とＰｔ膜をパターニングし、図に示す形状のＳＢＴ膜２４とＰｔ膜２５を得る。この後、エッチングで発生したＳＢＴ膜２４の欠陥を回復すると共に、強誘電体キャパシタ特性を良好にするために、高温条件下でＯ２アニールを行う。
【００１３】
最後に、図に示すように、全面を覆うシリコン酸化膜による層間絶縁膜１６を形成した後、コンタクトホール１６ａを形成する。そして、コンタクトホール１６ａ内でパッド層を構成するＩｒＳｉＮ膜２３ｂに接触すると共に、このコンタクトホール１６ａの内側面上及び層間絶縁膜１６の上面上に延びるように、バリア膜１７を形成する。バリア膜１７上に金属配線層１８を形成した後、その金属配線層１８とバリア膜１７を所定形状にパターニングすることにより、図２の強誘電体メモリが得られる。
【００１４】
この強誘電体メモリでは、タングステンプラグ１０を層間絶縁膜８の上面から上側に突出するＴ字型に形成すると共に、そのＴ字型のタングステンプラグ１０の上面及び側面を覆うように下部電極のＩｒＳｉＮ膜２３を形成し、更に、このＩｒＳｉＮ膜２３の上面及び側面を覆うようにＳＢＴ膜２４を形成している。これにより、キャパシタの有効面積を増加することができ、キャパシタ容量を十分に確保することができるので、キャパシタを微細化した場合にも、書き込んだデータを確実に読み出すことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記強誘電体メモリでは、次のような課題があった。
即ち、フォトリソグラフィ技術を多用しているので、多数の露光用のマスクを使う必要があった。また、タングステンプラグ１０の突出部のパターニングが必要なため、マスクの位置合わせに高度の精度が要求された。更に、タングステンプラグ１０の突出部をパターニングで形成しているので、位置合わせのマージンを取るためプラグ径よりも大きめの幅にする必要がある。そのため、キャパシタのサイズを小さくしようとしても、プラグ突出部の幅よりも小さくできなかった。
【００１６】
更に、この強誘電体メモリは、コンタクト接続部に段差があるので、前記非特許文献１に記載されているように、この段差部がキャパシタの電気特性に悪影響を与えるおそれがあった。
【００１７】
本発明は、簡素化した工程で精度の良い強誘電体キャパシタを形成することを目的としている。
【課題を解決するための手段】
【００１８】
本発明の強誘電体キャパシタを記憶素子とする半導体メモリの製造方法は、基板上に前記記憶素子以外の回路を形成して該回路上に層間絶縁膜を形成する工程と、前記層間絶縁膜上で前記記憶素子を形成する箇所に、該層間絶縁膜を貫通して前記基板上に形成された回路に達するコンタクトホールを形成する工程と、前記コンタクトホール中に金属材料を埋め込んで層間接続用の金属プラグを形成する工程と、前記層間絶縁膜の表面を所定の厚さだけエッチングによって除去し、前記金属プラグの先端部を所定の長さだけ該層間絶縁膜の表面から突出させる工程と、前記層間絶縁膜と該層間絶縁膜から突出した前記金属プラグの表面全体に前記強誘電体キャパシタの下部電極となる第１の金属膜を形成する工程と、前記第１の金属膜の表面に前記強誘電体キャパシタの誘電体となる強誘電体膜を形成する工程と、前記強誘電体膜の表面に前記強誘電体キャパシタの上部電極となる第２の金属膜を形成する工程と、前記第２の金属膜、前記強誘電体膜及び前記第１の金属膜を一括エッチングでパターニングして前記強誘電体キャパシタを形成する工程を、順次行うことを特徴としている。
【発明の効果】
【００１９】
本発明では、層間絶縁膜に形成したコンタクトホールに金属材料を埋め込んで金属プラグを形成した後、この層間絶縁膜を所定の厚さだけエッチバックして金属プラグの先端部を突出させ、この上に強誘電体キャパシタを構成する第１の金属膜、強誘電体膜及び第２の金属膜を形成する。そして、この第１の金属膜、強誘電体膜及び第２の金属膜を一括エッチングでパターニングして強誘電体キャパシタを形成している。これにより、簡素化した工程で精度の良い強誘電体キャパシタを形成することという効果がある。
【発明を実施するための最良の形態】
【００２０】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２１】
図１は、本発明の実施例を示す強誘電体メモリの断面図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２２】
この強誘電体メモリは、シリコン基板１の表面にＬＯＣＯＳ法によってフィールド領域を構成する素子分離絶縁膜２が形成され、この素子分離絶縁膜２で囲まれた活性領域に、トランジスタのソース・ドレイン領域となる拡散層７が所定の間隔で形成されている。拡散層７の間に位置するチャネル領域には、ゲート酸化膜３を介して、ポリシリコン膜４とＷＳｉ膜５の積層膜からなるポリサイド構造のゲート電極が形成されている。そのゲート電極の側壁には、サイドウォール絶縁膜６が形成されている。
【００２３】
また、全面を覆うように層間絶縁膜８が形成され、この層間絶縁膜８には、拡散層７上に位置する領域にコンタクトホール８ａ，８ｂが形成されている。コンタクトホール８ａ，８ｂ内には、厚さ１０ｎｍ程度のＴｉＮ膜からなる密着層３０が形成され、この密着層３０の内側に厚さ５００〜１０００ｎｍ程度のタングステンプラグ３１が埋め込まれている。なお、密着層３０は、シリコン基板１との密着を良くすると共に、このシリコン基板のＳｉとタングステンプラグ３１のＷとの反応を抑制するものである。これらの密着層３０とタングステンプラグ３１の先端部は、層間絶縁膜８の上側に突出するように形成されている。
【００２４】
更に、層間絶縁膜８上に突出した密着膜３０とタングステンプラグ３１の上面と側面を覆い、かつ、この層間絶縁膜８の上面に沿って所定の長さ分だけ延びるように、厚さ１００ｎｍ程度の白金電極３２が形成されている。白金電極３２は、強誘電体キャパシタの下部電極を構成するものである。
【００２５】
また、白金電極３２の上面と側面を覆うように、厚さ１００ｎｍ程度の強誘電体膜３３が形成されている。更に、強誘電体膜３３の上面及び側面を覆うように、強誘電体キャパシタの上部電極を構成する厚さ１００ｎｍ程度の白金電極が形成されている。
【００２６】
図の中央部には、密着層３０とタングステンプラグ３１の突出した上面と側面を覆うように、厚さ１００ｎｍ程度のＰｔによるパッド層３５が形成されている。そして、全面を覆うように、シリコン酸化膜からなる層間絶縁膜１６が形成されており、この層間絶縁膜１６の中央部には、パッド層３５に達するコンタクトホール１６ａが形成されている。コンタクトホール１６ａ内には、パッド層３５に接触すると共に、このコンタクトホール１６ａの内側面と層間絶縁膜１６の上面に沿って延びるように、密着層３０と同じ構成のバリア膜１７が形成されている。そして、バリア膜１７上には、Ａｌ−Ｓｉ−Ｃｕからなる金属配線層１８が形成されている。
【００２７】
図３は、図１中の強誘電体キャパシタの製造方法を示す工程図である。以下、この図３を参照しつつ、強誘電体キャパシタの製造方法を説明する。
【００２８】
（１）  工程１
図３（ａ）に示すように、トランジスタ等の素子（図３中には図示しない）が形成されたシリコン基板１の上に、他の素子と絶縁を行うための層間絶縁膜８Ａを５００〜１０００ｎｍ程度の厚さに形成する。更に、この層間絶縁膜８Ａに、シリコン基板１の対応する拡散層７との接続を取るためのコンタクトホール８ａを、通常のフォトリソグラフィ技術とエッチング技術を用いて開口する。
【００２９】
（２）  工程２
図３（ｂ）に示すように、コンタクトホール８ａ中に、ＴｉＮを１０〜５０ｎｍ、Ｗを５００〜１０００ｎｍ程度、ＣＶＤ(Chemical Vapour Deposition)法を用いて順次積層して埋め込む。そして、層間絶縁膜８Ａ上にあふれ出て余った部分のＴｉＮとＷを、全面エッチバック除去する。これにより、周囲が密着層３０で取り巻かれ、層間絶縁膜８Ａに埋め込まれたタングステンプラグ３１が形成される。
【００３０】
（３）  工程３
図３（ｃ）に示すように、密着層３０とタングステンプラグ３１をエッチングマスクとして、層間絶縁膜８Ａを選択的にエッチバック除去を行い、密着層３０とタングステンプラグ３１の一部が柱状になるように加工形成する。この時、コンタクトホールは、通常仕上がり径寸法として１０〜３０％以内のばらつき範囲内で管理加工されるため、少なくともエッチバック除去する層間絶縁膜８Ａの量を、コンタクトホール８ａ径寸法の半分以上の値となるように設定し、タングステンプラグ３１が凸型の柱状になるように加工することが望ましい。層間絶縁膜８Ａ表面のエッチバック除去により、所定の厚さの層間絶縁膜８が得られる。
【００３１】
（４）  工程４
図３（ｄ）に示すように、強誘電体キャパシタの下部電極を構成するＰｔ膜３２Ａ、強誘電体膜３３Ａ、上部電極を構成するＰｔ膜３４Ａを、それぞれ１００ｎｍ程度の厚さに、ＣＶＤ法を用いて順次形成する。
【００３２】
（５）  工程５
図３（ｅ）に示すように、通常のフォトリソグラフィ技術とエッチング技術を用いて、Ｐｔ膜３２Ａ、強誘電体膜３３Ａ及びＰｔ膜３４Ａを一括でパターニングを行う。これにより、所定の寸法の白金電極３２，３４で強誘電体膜３３が挟まれた強誘電体キャパシタが得られる。
【００３３】
この後、全面を覆うシリコン酸化膜による層間絶縁膜１６を形成した後、コンタクトホール１６ａを形成し、このコンタクトホール１６ａの内側面上及び層間絶縁膜１６の上面上に延びるようにバリア膜１７を形成し、バリア膜１７上に金属配線層１８を形成した後、その金属配線層１８とバリア膜１７を所定形状にパターニングする工程は、従来通りである。
【００３４】
以上のように、本実施例の半導体メモリの製造方法は、次のような利点がある。
（ａ）  半導体メモリの中心をなす強誘電体キャパシタ全体のパターニングを、上部電極からの一括形成で行うため、マスク層としてわずか１層のみの増加で形成することができる。
（ｂ）  強誘電体キャパシタとタングステンプラグ３１との位置合わせは、成膜プロセスのみの自己整合で行われるため、事実上の合わせ管理が不要で、しかも非常に精度の良いパターニングが可能となる。これにより、強誘電体キャパシタ形成における加工歩留まりの向上が期待できる。
（ｃ）  タングステンプラグ３１の突出部は、このタングステンプラグ３１本体の直径と同じであるので、強誘電体キャパシタの微細化を容易に行うことができる。
（ｄ）  素子の微細化に対するメモリの安定動作の確保という観点では、電荷を蓄積するキャパシタの容量の大小が律則するので、キャパシタの３次元化による面積拡大が重要である。一方、強誘電体メモリでは、キャパシタを構成する強誘電体と電極の間の分極反応安定性が律則するため、単にキャパシタ面積を大きくするよりも、減分極の少ない分極反応が確保された形で適度に電極面積が大きくする必要がある。本実施例ではコンタクト接続部に段差が存在しないので、段差による強誘電体の電気特性劣化が発生しない。このため、微細化された構造で安定した動作のメモリが得られる。
【００３５】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、強誘電体キャパシタ以外のトランジスタ等は、従来から採用されている各種の構造のものを用いることができる。また、強誘電体キャパシタの寸法や材料、或いは、層間絶縁、金属プラグ、金属配線等の材料も例示したものに限定されるものではない。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例を示す強誘電体メモリの断面図である。
【図２】従来の強誘電体メモリの断面図である。
【図３】図１中の強誘電体キャパシタの製造方法を示す工程図である。
【符号の説明】
【００３７】
１    シリコン基板
７    拡散層
８    層間絶縁膜
３０    密着層
３１    タングステンプラグ
３２，３４    白金電極
３３    強誘電体膜
【図１】
2007073909.tif 000003
【図２】
2007073909.tif 000004
【図３】
2007073909.tif 000005