(57)【要約】【課題】消費電流および占有面積の点で不利になることなく、低い周波数においても位相雑音特性が劣化しないようにし、周波数の範囲を拡げることを可能にすること。【解決手段】複数の遅延回路３１がリング状に接続されたリングオシレータ１２およびリングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路１１を備える電圧制御発振回路３であって、電圧／電流変換回路１１には、入力される電圧を変換して得られる電流の一部を取り出すための分流回路Ｍ２ｂ，Ｍ２ｃが設けられており、取り出された一部の電流によってリングオシレータ１２に流れる電流を制御するように構成される。【選択図】  図１
2007258981.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、
前記電圧／電流変換回路には、入力される電圧を変換して得られる電流の一部を取り出すための分流回路が設けられており、取り出された一部の電流によって前記リングオシレータに流れる電流を制御するように構成されている、
ことを特徴とする電圧制御発振回路。
【請求項２】
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、
第１のトランジスタおよび前記第１のトランジスタに流れる電流に比例する電流が流れるように接続された第２のトランジスタからなるカレントミラー回路が、前記第２のトランジスタによって前記リングオシレータに流れる電流を制御するように設けられており、
前記第１のトランジスタは、前記電圧制御発振回路に入力される電圧を変換して得られる電流に対して、１以下の所定の比率の電流が流れるように接続されている、
ことを特徴とする電圧制御発振回路。
【請求項３】
前記第１のトランジスタに流れる電流の前記所定の比率を切り替えるための電流切替え回路が設けられている、
請求項２記載の電圧制御発振回路。
【請求項４】
前記電流切替え回路は、前記第１のトランジスタに流れる電流を分流するための回路素子が、接続または非接続の切替えが可能な状態で、前記第１のトランジスタに並列に接続されている、
請求項３記載の電圧制御発振回路。
【請求項５】
前記回路素子は、１つまたは複数のトランジスタからなる第３のトランジスタであり、
前記第３のトランジスタのそれぞれは、前記第１のトランジスタに流れる電流に比例する電流が流れるように接続されて前記第１のトランジスタとともにカレントミラー回路を構成している、
請求項４記載の電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路などに用いられる電圧制御発振回路に関し、特に、広範囲の周波数を出力することを可能とした電圧制御発振回路に関する。
【背景技術】
【０００２】
従来より、携帯電話器などの各種通信機、コンピュータ関連機器、その他の各種デジタル機器または制御機器において、搬送波やクロックなどの生成のために、また位相同期ループ回路（ＰＬＬ）の構成要素として、電圧制御発振回路（ＶＣＯ）が用いられている（特許文献１）。
【０００３】
図１１に示すように、ＶＣＯ８０は、基本的には、複数の遅延回路８１ａ，８１ｂ，…，８１ｎがリング状に接続されたリングオシレータ８２、およびリングオシレータ８２に流れる電流を制御してその発振周波数を可変する電圧／電流変換回路８３によって構成される。
【０００４】
ＶＣＯ８０においては、発生する雑音が少なく信号純度の高いことが性能上要求され、特に位相雑音を低減することは重要である。
【０００５】
他方、ＶＣＯには、できるだけ広範囲な周波数をカバーできることが望まれる。そのための方法として次のようなものがある。
【０００６】
第１の方法は、１つのＶＣＯによって周波数範囲をカバーする場合に用いられる。この場合には、広範囲な周波数のクロックを出力するために、入力電圧−出力周波数特性（ＶＦ特性）の傾きを大きく、つまりゲインを高くする。つまり、図１２に示すように、ＶＣＯの出力する周波数ｆは入力電圧Ｖｃｔｒに比例するので、入力電圧Ｖｃｔｒに対する周波数ｆの傾きを大きくすることによって、周波数の範囲を拡げる。
【０００７】
第２の方法は、高い周波数を出力するように設計されたＶＣＯの後に分周期を接続し、分周期の分周比を切り換えることによって周波数の範囲を拡げる方法である。
【０００８】
第３の方法は、周波数帯域の異なる複数のＶＣＯを用い、それらを切り換えることによって周波数の範囲を拡げる方法である。
【０００９】
また、第４の方法として、複数の遅延回路８１のそれぞれに流れる電流をカレントミラー回路を用いて制限することも提案されている（特許文献２）。つまり、この方法では、サイズの異なる複数のトランジスタを用い、それらを切り換えることで遅延回路８１のそれぞれに流れる電流を制御する。
【特許文献１】特開２００２−１７１１６５
【特許文献２】特開平７−５８６０２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上に述べた第１の方法による場合には、周波数の低い範囲では、ＶＦ特性の傾きが小さい場合と比べて入力電圧Ｖｃｔｒが低くなり、それに応じて電圧／電流変換回路８３の電流も小さくなる。そのため、位相雑音特性が劣化するという問題がある。
【００１１】
すなわち、一般に、ＭＯＳトランジスタの発生する雑音には、ランダム性雑音と１／ｆ雑音とが存在する。ＶＣＯの位相雑音については１／ｆ雑音が支配的である。１／ｆ雑音の大きさは、ゲート電圧Ｖの２乗で表わされ、次のようである。
【００１２】
Ｖ2 ＝〔Ｋ／（ＣｏｘＷＬ）〕×（１／ｆ）
ここで、Ｋ：ボルツマン定数、Ｃｏｘ：単位面積当たりのゲート容量、Ｗ：ゲート幅、Ｌ：ゲート長、ｆ：出力周波数である。
【００１３】
したがって、電流が変化しなければトランジスタのＷおよびＬが大きいほど１／ｆ雑音は小さくなることが分かる。
【００１４】
一方、これを電流雑音に換算すると次のようである。
【００１５】
ｉ2 ＝Ｖ2 ×ｇｍ2 
ここで、ｇｍ：トランスコンダクタンスである。
【００１６】
位相雑音は、ｉ／Ｉｄに比例すると考えられるので、次のように表すことができる。
【００１７】
ｉ2 ＝Ｖ2 ×（ｇｍ2 ／Ｉｄ2 ）
＝Ｖ2 ×２μ×ＣｏｘＸ（Ｗ／Ｌ）／Ｉｄ
ここで、μ：キャリヤ移動速度、Ｉｄ：ドレイン電流である。
【００１８】
つまり、Ｗ、Ｌが同じであれば、ドレイン電流が大きいほど位相雑音は小さくなることが分かる。また、リングオシレータよりも電圧／電流変換回路の方が位相雑音に対する感度が高い。つまり、電圧／電流変換回路の電流を減らすと位相雑音が増えるということになる。
【００１９】
したがって、第１の方法による場合には、周波数の低い範囲において入力電圧Ｖｃｔｒが低くなり、それに応じて電圧／電流変換回路の電流も小さくなるので、位相雑音が増えることとなる。
【００２０】
第２の方法による場合には、消費電力が大きいという問題がある。つまり、本来では、低い周波数では高い周波数よりも消費電力が小さいことが期待されるにもかかわらず、第２の方法では、ＶＣＯは常に高い周波数で動作しているので、消費電力が大きくなる。
【００２１】
第３の方法による場合には、複数のＶＣＯが存在するので消費電流が大きく、また回路素子の占有面積も大きくなるという問題がある。
【００２２】
上に述べた特許文献２の方法においては、それぞれの遅延回路にカレントミラー回路のトランジスタが必要であるので、やはり回路が複雑となって占有面積が大きくなるという問題がある。
【００２３】
本発明は、上述の問題に鑑みてなされたもので、消費電流および占有面積の点で不利になることなく、低い周波数においても位相雑音特性が劣化しないようにし、周波数の範囲を拡げることを可能にすることを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る電圧制御発振回路は、複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、前記電圧／電流変換回路には、入力される電圧を変換して得られる電流の一部を取り出すための分流回路が設けられており、取り出された一部の電流によって前記リングオシレータに流れる電流を制御するように構成される。
【００２５】
また、複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、第１のトランジスタおよび前記第１のトランジスタに流れる電流に比例する電流が流れるように接続された第２のトランジスタからなるカレントミラー回路が、前記第２のトランジスタによって前記リングオシレータに流れる電流を制御するように設けられており、前記第１のトランジスタは、前記電圧制御発振回路に入力される電圧を変換して得られる電流に対して、１以下の所定の比率の電流が流れるように接続される。
【００２６】
好ましくは、前記第１のトランジスタに流れる電流の前記所定の比率を切り替えるための電流切替え回路が設けられる。
【００２７】
また、前記電流切替え回路は、前記第１のトランジスタに流れる電流を分流するための回路素子が、接続または非接続の切替えが可能な状態で、前記第１のトランジスタに並列に接続される。
【００２８】
また、前記回路素子は、１つまたは複数のトランジスタからなる第３のトランジスタであり、前記第３のトランジスタのそれぞれは、前記第１のトランジスタに流れる電流に比例する電流が流れるように接続されて前記第１のトランジスタとともにカレントミラー回路を構成している。
【発明の効果】
【００２９】
本発明によると、消費電流および占有面積の点で不利になることなく、低い周波数においても位相雑音特性が劣化しないようにし、周波数の範囲を拡げることが可能となる。
【発明を実施するための最良の形態】
【００３０】
〔第１の実施形態〕
図１は本発明に係る第１の実施形態のＶＣＯ３の回路図である。
【００３１】
図１において、ＶＣＯ３は、電圧／電流変換回路１１およびリングオシレータ１２によって構成される。
【００３２】
電圧／電流変換回路１１は、ＶＣＯ３に入力される入力電圧（制御電圧）Ｖｃｔｒを電流Ｉ１に変換するものであり、発生した電流Ｉ１に基づいて、リングオシレータ１２に流れる電流を制御してその発振周波数を可変する。
【００３３】
リングオシレータ１２は、複数の遅延回路３１ａ，３１ｂ，３１ｃがリング状に接続されて構成される。なお、本実施形態では３個の遅延回路３１を用いたが、５個、７個、その他の個数の遅延回路を用いてもよい。リングオシレータ１２の発振周波数は、各遅延回路３１に流れる電流に応じて変化する。例えば、電流が増えると遅延回路３１に存在する容量への充電が早くなって発振周波数は高くなる。
【００３４】
第１の実施形態では、入力電圧Ｖｃｔｒに対応して電圧／電流変換回路１１で電流Ｉ１に変換されるが、変換された電流Ｉ１の一部によって、リングオシレータ１２に流れる電流を制御するように構成されている。
【００３５】
すなわち、電圧／電流変換回路１１には、電圧／電流変換用のトランジスタＭ１、電流切替え回路２１，２２，２３、およびセレクタ２４が設けられる。
【００３６】
トランジスタＭ１は、ＮチャネルＭＯＳＦＥＴであり、ゲートに入力された入力電圧Ｖｃｔｒを、その大きさに対応した電流Ｉ１に変換する。
【００３７】
電流切替え回路２１は、ＰチャネルＭＯＳＦＥＴである、トランジスタＭ２およびトランジスタＭ２ｂ，Ｍ２ｃを有している。トランジスタＭ２ｂ，Ｍ２ｃは、それぞれのオン・オフが切り替え可能に接続されている。
【００３８】
電流切替え回路２２および２３についても、電流切替え回路２１と同様に、ＰチャネルＭＯＳＦＥＴであるトランジスタＭ３，Ｍ３ｂ，Ｍ３ｃ、およびＮチャネルＭＯＳＦＥＴであるトランジスタＭ６，Ｍ６ｂ，Ｍ６ｃを有している。トランジスタＭ３ｂ，Ｍ３ｃおよびトランジスタＭ６ｂ，Ｍ６ｃについても、それぞれのオン・オフが切り替え可能に接続されている。
【００３９】
セレクタ２４は、外部からのセレクト信号Ｓ１，Ｓ２に応じて、トランジスタＭ２ｂ，Ｍ２ｃ、トランジスタＭ３ｂ，Ｍ３ｃ、およびトランジスタＭ６ｂ，Ｍ６ｃのオン・オフを切り替える。
【００４０】
その切り替え方法は、例えば、セレクト信号Ｓ１のオンによって、トランジスタＭ２ｂ，Ｍ３ｂ，Ｍ６ｂを同時にオンする。これによって、各トランジスタＭ２，Ｍ３，Ｍ６に、トランジスタＭ２ｂ，Ｍ３ｂ，Ｍ６ｂがそれぞれ並列接続されることとなる。また、セレクト信号Ｓ１，Ｓ２のオンによって、トランジスタＭ２ｂ，Ｍ２ｃ、トランジスタＭ３ｂ，Ｍ３ｃ、およびトランジスタＭ６ｂ，Ｍ６ｃを同時にオンする。これによって、各トランジスタＭ２，Ｍ３，Ｍ６に、トランジスタＭ２ｂ，Ｍ２ｃ、トランジスタＭ３ｂ，Ｍ３ｃ、およびトランジスタＭ６ｂ，Ｍ６ｃがそれぞれ並列接続されることとなる。このように、セレクト信号Ｓ１，Ｓ２に応じて、各トランジスタＭ２，Ｍ３，Ｍ６に、それぞれ１つまたは２つのトランジスタが並列接続されることとなる。なお、これらのトランジスタの接続は、カレントミラー回路を構成するように接続される。詳細については後述する。
【００４１】
セレクタ２４の構成は、種々の構成を採用することができる。例えば、セレクト信号Ｓ１，Ｓ２に応じて、各トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのゲートとドレインとを、それぞれ選択的に接続しまたは切り離す。または、各トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのソースを、電源ラインまたはその他の回路に選択的に接続しまたは回路から選択的に切り離す。または、そのようなスイッチング回路を各電流切替え回路２１，２２，２３内に設けておき、スイッチング回路に指令信号を送る。この場合には、スイッチング回路に指令信号を与えるための端子のみを設けておき、セレクタ２４を省略することも可能である。その他、セレクタ２４は種々の構成とすることが可能である。
【００４２】
次に、リングオシレータ１２の各遅延回路３１ａ，３１ｂ，３１ｃについて説明する。遅延回路３１ａ，３１ｂ，３１ｃは互いに同じ回路構成であるので、１つの遅延回路３１ａについてのみ説明する。なお、遅延回路３１ａ，３１ｂ，３１ｃのいずれかまたは全部を「遅延回路３１」と記載することがある。
【００４３】
遅延回路３１ａには、ＰチャネルＭＯＳＦＥＴであるトランジスタＭ４、およびＮチャネルＭＯＳＦＥＴであるトランジスタＭ７が設けられている。他の遅延回路３１ｂ，３１ｃにおいても、遅延回路３１ａと同様にトランジスタＭ４，Ｍ７がそれぞれ設けられている。これらのトランジスタＭ４，Ｍ７は、各遅延回路３１に流れる電流Ｉの大きさを決定する。
【００４４】
さて、電流切替え回路２１、電流切替え回路２２、および各遅延回路３１のトランジスタＭ４は、トランジスタＭ２を基準トランジスタとするカレントミラー回路ＣＭ１を構成している。カレントミラー回路ＣＭ１では、基準トランジスタであるトランジスタＭ２に流れる電流（参照電流）Ｉ２ａが、他のトランジスタにサイズ（素子寸法Ｗ，Ｌ）に応じた比率（カレントミラー比）の電流としてコピーされる。これは、ゲート−ソース間電圧が等しく飽和領域で動作している２つのＭＯＳトランジスタにはサイズに比例した電流が流れるからである。
【００４５】
すなわち、電流切替え回路２１、電流切替え回路２２、および各遅延回路３１のトランジスタＭ４において、トランジスタＭ２に流れる電流Ｉ２ａと他のトランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３，Ｍ３ｂ，Ｍ３ｃ，Ｍ４に流れる各電流Ｉとが、各トランジスタのサイズに応じた比率となる。
【００４６】
したがって、これらの全てのトランジスタが同じサイズであるとすると、トランジスタＭ２に流れる電流Ｉ２ａと同じ大きさの電流が、他のトランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３，Ｍ３ｂ，Ｍ３ｃ，Ｍ４に流れる。換言すれば、カレントミラー回路ＣＭ１内のトランジスタには、それぞれ、トランジスタＭ２に流れる電流Ｉ２ａと同じ大きさの電流が流れる。その結果、例えば、トランジスタＭ３に流れる電流Ｉ３ａ、およびトランジスタＭ４に流れる電流Ｉ４は、トランジスタＭ２に流れる電流Ｉ２ａと等しくなる。なお、当然ではあるが、トランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３ｂ，Ｍ３ｃがオフのときには、オフであるトランジスタには電流は流れない。
【００４７】
また、電流切替え回路２３および各遅延回路３１のトランジスタＭ７は、トランジスタＭ６を基準トランジスタとするカレントミラー回路ＣＭ２を構成している。
【００４８】
すなわち、電流切替え回路２３および各遅延回路３１のトランジスタＭ７において、トランジスタＭ６に流れる電流（参照電流）Ｉ６ａと他のトランジスタＭ６ｂ，Ｍ６ｃ，Ｍ７に流れる各電流とが各トランジスタのサイズに応じた比率となる。
【００４９】
したがって、これらの全てのトランジスタが同じサイズであるとすると、トランジスタＭ６に流れる電流Ｉ６ａと同じ大きさの電流が、他のトランジスタＭ６ｂ，Ｍ６ｃ，Ｍ７に流れる。換言すれば、カレントミラー回路ＣＭ２内のトランジスタには、それぞれ、トランジスタＭ６に流れる電流Ｉ６ａと同じ大きさの電流が流れる。その結果、例えば、トランジスタＭ７に流れる電流Ｉ７は、トランジスタＭ６に流れる電流Ｉ６ａと等しくなる。なお、当然ではあるが、トランジスタＭ６ｂ，Ｍ６ｃがオフのときには、オフであるトランジスタには電流は流れない。
【００５０】
その結果、トランジスタのサイズが同じ場合に、基準トランジスタであるトランジスタＭ２に流れる電流Ｉ２ａと同じ電流が、トランジスタＭ３，Ｍ４，Ｍ６，Ｍ７に流れる。つまり、Ｉ２ａ＝Ｉ３ａ＝Ｉ４＝Ｉ６ａ＝Ｉ７となる。リングオシレータ１２は、この電流に応じた周波数で発振し、クロック信号ＣＬＫを出力する。
【００５１】
そこで、トランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３ｂ，Ｍ３ｃ，Ｍ６ｂ，Ｍ６ｃがオフであった場合には、トランジスタＭ２に流れる電流Ｉ２ａは、トランジスタＭ１に流れる電流Ｉ１と等しく、これは電流切替え回路２１の全体の電流に等しい。同時に、トランジスタＭ３の電流Ｉ３ａおよびトランジスタＭ６の電流Ｉ６ａは、トランジスタＭ１の電流Ｉ１と等しく、これは電流切替え回路２２，２３の全体の電流Ｉ３とも等しい。つまり、Ｉ１＝Ｉ２ａ＝Ｉ３ａ＝Ｉ３＝Ｉ４＝Ｉ６ａ＝Ｉ７である。
【００５２】
次に、セレクタ２４によって、トランジスタＭ２ｂ，Ｍ３ｂ，Ｍ６ｂをオンにすると、これらが各トランジスタＭ２，Ｍ３，Ｍ６に並列に接続されることとなり、しかもそれぞれカレントミラー回路として動作するように接続される。したがって、この場合には、トランジスタＭ２とトランジスタＭ２ｂとに同じ電流が流れ、結果としてトランジスタＭ２に流れる電流Ｉ２ａは電流Ｉ１の２分の１となる。その結果、電流Ｉ３ａ、Ｉ４、Ｉ６ａ、Ｉ７も、電流Ｉ１の２分の１となる。
【００５３】
このとき、電流切替え回路２２，２３に流れる電流Ｉ３は、それぞれ２つのトランジスタＭ３，Ｍ３ｂの合計であるから、電流Ｉ３ａの２倍となり、結局、これは電流Ｉ１と同じになる。
【００５４】
つまり、トランジスタＭ２ｂ，Ｍ３ｂ，Ｍ６ｂをオンにすることによって、遅延回路３１に流れる電流Ｉ４，Ｉ７を電流Ｉ１の２分の１とすることができ、しかも電流切替え回路２１，２２，２３に流れる電流Ｉ１，Ｉ３は、以前と変わらずに同じ大きさに維持される。リングオシレータ１２は、電流Ｉ１の半分の電流Ｉ４，Ｉ７に応じた周波数、つまり元の周波数の２分の１程度の周波数で発振し、クロック信号ＣＬＫを出力する。
【００５５】
次に、セレクタ２４によって、トランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３ｂ，Ｍ３ｃ，Ｍ６ｂ，Ｍ６ｃをオンにすると、これらが各トランジスタＭ２，Ｍ３，Ｍ６に並列に接続されることとなり、しかもそれぞれカレントミラー回路として動作するように接続される。したがって、この場合には、トランジスタＭ２に流れる電流Ｉ２ａは電流Ｉ１の３分の１となる。その結果、電流Ｉ３ａ、Ｉ４、Ｉ６ａ、Ｉ７も、電流Ｉ１の３分の１となる。電流切替え回路２２，２３に流れる電流Ｉ３は、電流Ｉ３ａの３倍となり、結局、電流Ｉ１と同じになる。
【００５６】
つまり、トランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３ｂ，Ｍ３ｃ，Ｍ６ｂ，Ｍ６ｃをオンにすることによって、遅延回路３１に流れる電流Ｉ４，Ｉ７を電流Ｉ１の３分の１とすることができ、しかも電流切替え回路２１，２２，２３に流れる電流Ｉ１，Ｉ３は以前と変わらずに同じ大きさに維持される。リングオシレータ１２は、電流Ｉ１の３分の１の電流Ｉ４，Ｉ７に応じた周波数、つまり元の周波数の３分の１程度の周波数で発振し、クロック信号ＣＬＫを出力する。
【００５７】
このように、遅延回路３１の電流を切り替えて遅延時間を変化させ、周波数の低いクロック信号ＣＬＫを得ることができ、ＶＣＯ３の出力する周波数の範囲を拡げることができる。しかも、このときに、入力電圧Ｖｃｔｒが変わらなければ、電圧／電流変換回路１１において流れる電流Ｉ１，Ｉ２は変わらないので、位相雑音特性が劣化することがない。また、ＶＣＯ３における消費電力も、クロック信号ＣＬＫの周波数に応じたものであり、不利にはならない。
【００５８】
さらに、本実施形態では、電流切替え回路２１，２２，２３において、トランジスタＭ２，Ｍ３，Ｍ６に並列接続するためのトランジスタＭ２ｂ，Ｍ２ｃ，Ｍ３ｂ，Ｍ３ｃ，Ｍ６ｂ，Ｍ６ｃを追加するだけの簡単な構成であり、従来のように各遅延回路３１に種々の電流切替え回路を追加する必要がなく、部品点数および占有面積の点でも有利である。
【００５９】
なお、上の説明では、カレントミラー回路ＣＭ１，２の全てのトランジスタを同じサイズとしたが、サイズの異なるトランジスタを用いてもよい。例えば、トランジスタＭ２に対して、トランジスタＭ４，Ｍ７のサイズを小さくしまたは大きくしてもよい。この場合に、サイズに応じたカレントミラー比の電流が流れ、その比率が２分の１や３分の１に切り替えられることとなる。
【００６０】
上に述べた第１の実施形態では、電流切替え回路２１〜２３において、それぞれ２つのトランジスタを並列接続可能とした例を説明したが、１つのみ、または４つ以上のトランジスタを並列接続可能としてもよい。並列接続可能なトランジスタの数を増やすことによって、それだけ周波数の可変範囲を拡げることができる。
【００６１】
また、電流切替え回路２２，２３に流れる電流Ｉ３の大きさが位相雑音にそれほど影響を与えない場合には、トランジスタＭ３ｂ，Ｍ３ｃ，Ｍ６ｂ，Ｍ６ｃを省略して回路を簡略化することも可能である。
【００６２】
以下、他の実施形態のＶＣＯについて説明する。なお、第１の実施形態のＶＣＯ３と同様の機能を有する要素には同一の符号を付し、類似の機能を有する要素にはＢ、Ｃ、Ｄ…などの符号を追加して示し、これによって説明を省略しまたは簡略化する。
〔第２の実施形態〕
図２は本発明に係る第２の実施形態のＶＣＯ３Ｂの回路図である。
【００６３】
図２に示すＶＣＯ３Ｂでは、並列接続可能なトランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのオン・オフのために、各トランジスタのゲートとドレインとの間にスイッチング回路４１〜４３が設けられている。なお、ラインＬ２，Ｌ３は、電源ラインである。
【００６４】
図２においては、トランジスタＭ２ｂ，Ｍ３ｂ，Ｍ６ｂについての回路、およびセレクタ２４の図示を省略した。以下の図において同様である。
【００６５】
スイッチング回路４１〜４３をセレクタ２４によって選択的にオンまたはオフすることによって、ゲートとドレインとがそれぞれ選択的に接続されまたは切り離される。これによって、トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのいずれかが、トランジスタＭ２，Ｍ３，Ｍ６とそれぞれ並列に接続されることとなる。
〔第３の実施形態〕
図３は本発明に係る第３の実施形態のＶＣＯ３Ｃの回路図である。
【００６６】
図３に示すＶＣＯ３Ｃでは、並列接続可能なトランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのオン・オフのために、各トランジスタのソースとラインＬ３，Ｌ４，Ｌ６との間にスイッチング回路４４〜４６が設けられている。
【００６７】
スイッチング回路４４〜４６をセレクタ２４によって選択的にオンまたはオフすることによって、ゲートとラインＬ３，Ｌ４，Ｌ６とがそれぞれ選択的に接続されまたは切り離される。これによって、トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃのいずれかが、トランジスタＭ２，Ｍ３，Ｍ６とそれぞれ並列に接続されることとなる。〔第４の実施形態〕
図４は本発明に係る第４の実施形態のＶＣＯ３Ｄの回路図である。
【００６８】
第４の実施形態のＶＣＯ３Ｄでは、第２の実施形態のＶＣＯ３Ｂのスイッチング回路４１〜４３がより一層具体的に示されている。
【００６９】
すなわち、図４に示すＶＣＯ３Ｄでは、第２の実施形態におけるスイッチング回路４１〜４３として、それぞれ、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの２つのトランジスタＭ１１ａ，Ｍ１１ｂ、Ｍ１３ａ，Ｍ１３ｂ、Ｍ１５ａ，Ｍ１５ｂからなるトランスファゲートが用いられている。
【００７０】
トランスファゲートでは、２つのトランジスタが、ドレインと相手側のソースとが互いに接続されており、ＰチャネルＭＯＳＦＥＴのゲートを「Ｌ」レベルとしＮチャネルＭＯＳＦＥＴのゲートを「Ｈ」レベルとすることによって、オンして短絡状態となる。そのような「Ｌ」「Ｈ」の信号をセレクタ２４から選択的に出力することによって、トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃが、トランジスタＭ２，Ｍ３，Ｍ６に対して選択的に並列接続されることとなる。
〔第５の実施形態〕
図５は本発明に係る第５の実施形態のＶＣＯ３Ｅの回路図である。
【００７１】
第５の実施形態のＶＣＯ３Ｅでは、第３の実施形態のＶＣＯ３Ｃのスイッチング回路４４〜４６がより一層具体的に示されている。
【００７２】
すなわち、図５に示すＶＣＯ３Ｅでは、第３の実施形態におけるスイッチング回路４４〜４６として、それぞれ、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴであるトランジスタＭ１１，Ｍ１３，Ｍ１５が設けられている。
【００７３】
セレクタ２４から、トランジスタＭ１１，Ｍ１３，Ｍ１５のゲートに「Ｈ」または「Ｌ」の信号を送り、トランジスタをオンまたはオフさせる。これによって、トランジスタＭ２ｂ，Ｍ２ｃ、Ｍ３ｂ，Ｍ３ｃ、Ｍ６ｂ，Ｍ６ｃが、トランジスタＭ２，Ｍ３，Ｍ６に対して選択的に並列接続されることとなる。
〔第６の実施形態〕
図６は本発明に係る第６の実施形態のＶＣＯ３Ｆの回路図である。
【００７４】
第６の実施形態のＶＣＯ３Ｆでは、第１の実施形態のＶＣＯ３におけるリングオシレータ１２の各遅延回路３１がより一層具体的に示されている。図６に示す各遅延回路３１Ｆａ，３１Ｆｂ，３１Ｆｃは差動型である。
【００７５】
すなわち、図６に示す遅延回路３１Ｆでは、２つのＮチャネルＭＯＳＦＥＴのトランジスタＭ２１，Ｍ２２からなる差動型のインバータが用いられる。トランジスタＭ２１，Ｍ２２のそれぞれのドレインが、次の段の遅延回路３１ＦのトランジスタＭ２１，Ｍ２２のゲートにそれぞれ接続されることによって、リング状となっている。それぞれのトランジスタＭ２１，Ｍ２２に流れる電流Ｉ４ａ，Ｉ４ｂの大きさは、カレントミラー回路ＣＭ１Ｆを構成する２つのトランジスタＭ４，Ｍ５によってそれぞれ決定されている。なお、ラインＬ４は電源ラインである。
【００７６】
このように、差動型のリングオシレータ１２Ｆに対しても、上の例と同様に実施することができる。
〔第７の実施形態〕
図７は本発明に係る第７の実施形態のＶＣＯ３Ｇの回路図である。
【００７７】
第７の実施形態のＶＣＯ３Ｇでは、上に述べた各実施形態の遅延回路３１〜３１Ｆの回路とは異なった遅延回路３１Ｇの回路が具体的に示されている。
【００７８】
すなわち、図７に示す遅延回路３１Ｇでは、２つのトランジスタＭ２３，Ｍ２４によるインバータと、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの２つのトランジスタＭ４，Ｍ７によるトランスファゲートとが設けられている。トランジスタＭ４，Ｍ７は、それぞれカレントミラー回路ＣＭ１ＧおよびＣＭ２Ｇの一部を構成している。
【００７９】
それぞれのトランジスタＭ２３，Ｍ２４に流れる電流Ｉ４，Ｉ７の大きさは、カレントミラー回路ＣＭ１Ｇ，ＣＭ２Ｇにそれぞれ含まれる２つのトランジスタＭ４，Ｍ７の電流によって、それぞれ決定される。
〔第８の実施形態〕
図８は本発明に係る第８の実施形態のＶＣＯ３Ｈの回路図である。
【００８０】
第８の実施形態のＶＣＯ３Ｈでは、第４の実施形態の電圧／電流変換回路１１Ｄと同様な電圧／電流変換回路１１Ｈが用いられ、第６の実施形態のリングオシレータ１２Ｆと同様なリングオシレータ１２Ｈが用いられている。但し、各電流切替え回路２１Ｈ，２２Ｈ，２３Ｈにおいて並列接続されるトランジスタは、それぞれ１つのみが示されている。
【００８１】
図８に示すＶＣＯ３Ｈでは、電圧／電流変換回路１１Ｈの各電流切替え回路２１Ｈ，２２Ｈ，２３Ｈのスイッチング回路として、トランスファゲートが用いられている。また、リングオシレータ１２Ｈの各遅延回路３１Ｈは差動型である。なお、各各遅延回路３１Ｈに適当な容量（コンデンサ）を接続してもよい。
【００８２】
トランジスタＭ２を基準トランジスタとして、トランジスタＭ２ｂ，Ｍ３，Ｍ３ｂ，Ｍ４，Ｍ５とともにカレントミラー回路ＣＭ１Ｈを構成している。また、トランジスタＭ６を基準トランジスタとして、トランジスタＭ６ｂ，Ｍ７とともにカレントミラー回路ＣＭ２Ｈを構成している。
【００８３】
図示しないセレクタなどから、トランジスタＭ１１ａ，Ｍ１１ｂ、Ｍ１３ａ，Ｍ１３ｂ、Ｍ１５ａ，Ｍ１５ｂの各ゲートに「Ｈ」または「Ｌ」の信号を送ることによって、電流Ｉ１，Ｉ２を変化させることなく、リングオシレータ１２Ｈの各遅延回路３１Ｈに流れる電流Ｉ４ａ，Ｉ４ｂ，Ｉ７を変化させ、クロック信号ＣＬＫの周波数を変化させることができる。
〔第９の実施形態〕
図９は本発明に係る第９の実施形態のＶＣＯ３Ｊの回路図である。
【００８４】
第９の実施形態のＶＣＯ３Ｊでは、第５の実施形態の電圧／電流変換回路１１Ｅと同様の電圧／電流変換回路１１Ｊが用いられ、第７の実施形態のリングオシレータ１２Ｇと同様のリングオシレータ１２Ｊが用いられている。
【００８５】
すなわち、図９に示すＶＣＯ３Ｊでは、各遅延回路３１Ｊにおいて、２つのトランジスタＭ２３，Ｍ２４によるインバータと、２つのトランジスタＭ４，Ｍ７によるトランスファゲートとが設けられている。
【００８６】
トランジスタＭ２を基準トランジスタとして、トランジスタＭ２ｂ，Ｍ３，Ｍ３ｂ，Ｍ４とともにカレントミラー回路ＣＭ１Ｊを構成している。また、トランジスタＭ６を基準トランジスタとして、トランジスタＭ６ｂ，Ｍ７とともにカレントミラー回路ＣＭ２Ｊを構成している。
【００８７】
図示しないセレクタなどから、トランジスタＭ１１，Ｍ１３，Ｍ１５の各ゲートに「Ｈ」または「Ｌ」の信号を送ることによって、電流Ｉ１，Ｉ２を変化させることなく、リングオシレータ１２Ｊの各遅延回路３１Ｊに流れる電流Ｉ４，Ｉ７を変化させ、クロック信号ＣＬＫの周波数を変化させることができる。
【００８８】
上に述べた各実施形態によると、電流切替え回路２１，２２，２３においてそれぞれのトランジスタをオンまたはオフさせることにより、遅延回路３１に流れる電流を確実に切り替えて周波数を変更することができる。
【００８９】
図１０は上に述べたいずれかのＶＣＯ３を用いて構成したＰＬＬシンセサイザ１の例を示すブロック図である。
【００９０】
図１０において、ＰＬＬシンセサイザ１は、ＶＣＯ３、ループフィルタ４、および位相比較器５からなるＰＬＬ回路と、分周器６とから構成される。ＰＬＬシンセサイザ１からは、入力信号Ｓｉｎと同期し且つ分周器６の分周比に応じた周波数のクロック信号ＣＬＫが出力される。
【００９１】
上に述べた各実施形態において、トランジスタＭ２は本発明における第１のトランジスタに、トランジスタＭ２ｂ，Ｍ２ｃは本発明における第３のトランジスタに、それぞれ相当する。また、トランジスタＭ３は本発明における第４の正側トランジスタに、トランジスタＭ６は本発明における第４の負側トランジスタに、トランジスタＭ３ｂ，Ｍ３ｃは本発明における第５のトランジスタに、トランジスタＭ６ｂ，Ｍ６ｃは本発明における第６のトランジスタに、それぞれ相当する。また、トランジスタＭ４は本発明における第２の正側トランジスタに、トランジスタＭ７は本発明における第２の負側トランジスタに、それぞれ相当する。
【００９２】
上に述べた各実施形態において、電圧／電流変換回路１１の構成、電流切替え回路の構成または並列接続可能な素子の段数、スイッチング回路の回路構成または使用する回路素子、カレントミラー回路の構成またはカレントミラー比、遅延回路の回路構成または段数、リングオシレータの構成、使用するトランジスタの種類または個数、ＶＣＯ、およびＰＬＬの構成などは、本発明の趣旨に沿って上に述べた以外に適宜変更することができる。
【００９３】
以上、本発明の実施形態をいくつかの実施例とともに説明したが、本発明は上記実施形態に限定されることなく種々の形態で実施することが可能である。
（付記１）
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、
前記電圧／電流変換回路には、入力される電圧に対応して当該電圧／電流変換回路で発生する電流の一部を取り出すための分流回路が設けられており、取り出された一部の電流によって前記リングオシレータに流れる電流を制御するように構成されている、
ことを特徴とする電圧制御発振回路。
（付記２）
複数の遅延回路がリング状に接続されたリングオシレータおよび前記リングオシレータに流れる電流を制御してその発振周波数を可変するための電圧／電流変換回路を備える電圧制御発振回路であって、
第１のトランジスタおよび前記第１のトランジスタに流れる電流に比例する電流が流れるように接続された第２のトランジスタからなるカレントミラー回路が、前記第２のトランジスタによって前記リングオシレータに流れる電流を制御するように設けられており、
前記第１のトランジスタは、前記電圧制御発振回路に入力される電圧に対応して発生する電流に対して、１以下の所定の比率の電流が流れるように接続されている、
ことを特徴とする電圧制御発振回路。
（付記３）
前記第２のトランジスタは、前記複数の遅延回路のそれぞれについて設けられており、それぞれの第２のトランジスタによってそれぞれの遅延回路に流れる電流が制御されている、
付記２記載の電圧制御発振回路。
（付記４）
前記第１のトランジスタに流れる電流の前記所定の比率を切り替えるための電流切替え回路が設けられている、
付記２または３記載の電圧制御発振回路。
（付記５）
前記電流切替え回路は、前記第１のトランジスタに流れる電流を分流するための回路素子が、接続または非接続の切替えが可能な状態で、前記第１のトランジスタに並列に接続されている、
付記４記載の電圧制御発振回路。
（付記６）
前記回路素子は、１つまたは複数のトランジスタからなる第３のトランジスタであり、
前記第３のトランジスタのそれぞれは、前記第１のトランジスタに流れる電流に比例する電流が流れるように接続されて前記第１のトランジスタとともにカレントミラー回路を構成している、
付記５記載の電圧制御発振回路。
（付記７）
前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、いずれもＭＯＳ−ＦＥＴからなる、
付記６記載の電圧制御発振回路。
（付記８）
前記第３のトランジスタのゲートをオンオフすることにより前記切替えが行われる、
付記７記載の電圧制御発振回路。
（付記９）
前記第３のトランジスタのソースをオンオフすることにより前記切替えが行われる、
付記７記載の電圧制御発振回路。
（付記１０）
前記第３のトランジスタのそれぞれの前記切替えのために、ＰチャネルＭＯＳ−ＦＥＴまたはＮチャネルＭＯＳ−ＦＥＴのいずれかがそれぞれ単独で用いられている、
付記８または９記載の電圧制御発振回路。
（付記１１）
前記第３のトランジスタのそれぞれの前記切替えのために、ＰチャネルＭＯＳ−ＦＥＴおよびＮチャネルＭＯＳ−ＦＥＴのドレインおよびソースをそれぞれ互いに接続してなるトランスファゲートが用いられている、
付記８または９記載の電圧制御発振回路。
（付記１２）
前記第２のトランジスタとして、第２の正側トランジスタと第２の負側トランジスタとが設けられ、
前記第１のトランジスタに流れる電流に比例する電流が流れるように接続された第４の正側トランジスタおよび第４の負側トランジスタが設けられており、
前記第２の正側トランジスタは、前記第１のトランジスタに流れる電流に比例する電流が流れるように接続され、
前記第２の負側トランジスタは、前記第４の負側トランジスタに流れる電流に比例する電流が流れるように接続されている、
付記６乃至１１のいずれかに記載の電圧制御発振回路。
（付記１３）
前記第４の正側トランジスタおよび前記第４の負側トランジスタには、これらによって構成される直列回路において前記電圧制御発振回路に入力される電圧に対応して発生する電流と同じ電流が流れるように、分流回路が設けられている、
付記１２記載の電圧制御発振回路。
（付記１４）
前記第４の正側トランジスタについての前記分流回路は、前記第１のトランジスタとともにカレントミラー回路を構成する第５のトランジスタであり、
前記第４の負側トランジスタについての前記分流回路は、当該第４の負側トランジスタとともにカレントミラー回路を構成する第６のトランジスタである、
付記１３記載の電圧制御発振回路。
（付記１５）
前記リングオシレータは差動型である、
付記２乃至１４のいずれかに記載の電圧制御発振回路。
（付記１６）
前記複数の遅延回路のそれぞれは、インバータと、ＰチャネルＭＯＳ−ＦＥＴおよびＮチャネルＭＯＳ−ＦＥＴのドレインおよびソースをそれぞれ互いに接続してなるトランスファゲートとを用いて構成されている、
付記２乃至１４のいずれかに記載の電圧制御発振回路。
（付記１７）
付記１乃至１６のいずれかの電圧制御発振回路を用いて構成された位相同期ループ回路。
【図面の簡単な説明】
【００９４】
【図１】本発明に係る第１の実施形態のＶＣＯの回路図である。
【図２】本発明に係る第２の実施形態のＶＣＯの回路図である。
【図３】本発明に係る第３の実施形態のＶＣＯの回路図である。
【図４】本発明に係る第４の実施形態のＶＣＯの回路図である。
【図５】本発明に係る第５の実施形態のＶＣＯの回路図である。
【図６】本発明に係る第６の実施形態のＶＣＯの回路図である。
【図７】本発明に係る第７の実施形態のＶＣＯの回路図である。
【図８】本発明に係る第８の実施形態のＶＣＯの回路図である。
【図９】本発明に係る第９の実施形態のＶＣＯの回路図である。
【図１０】ＰＬＬシンセサイザの例を示すブロック図である。
【図１１】ＶＣＯの一般的な構成を示す図である。
【図１２】入力電圧と出力周波数との関係の例を示す図である。
【符号の説明】
【００９５】
２  ＰＬＬ（位相同期ループ回路）
３  ＶＣＯ（電圧制御発振回路）
１１  電圧／電流変換回路
１２  リングオシレータ
２１，２２，２３  電流切替え回路
３１  遅延回路
２４  セレクタ
４１〜４６  スイッチング回路
ＣＭ１，ＣＭ２  カレントミラー回路
Ｍ２  トランジスタ（第１のトランジスタ）
Ｍ２ｂ，２ｃ  トランジスタ（分流のための回路素子、第３のトランジスタ）
Ｍ４  トランジスタ（第２のトランジスタ、第２の正側トランジスタ）
Ｍ７  トランジスタ（第２のトランジスタ、第２の負側トランジスタ）
Ｍ３  トランジスタ（第４の正側トランジスタ）
Ｍ６  トランジスタ（第４の負側トランジスタ）
Ｍ３ｂ，３ｃ  トランジスタ（分流回路、第５のトランジスタ）
Ｍ６ｂ，３ｃ  トランジスタ（分流回路、第６のトランジスタ）
【図１】
2007258981.tif 000003
【図２】
2007258981.tif 000004
【図３】
2007258981.tif 000005
【図４】
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【図５】
2007258981.tif 000007
【図６】
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【図７】
2007258981.tif 000009
【図８】
2007258981.tif 000010
【図９】
2007258981.tif 000011
【図１０】
2007258981.tif 000012
【図１１】
2007258981.tif 000013
【図１２】
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