(57)【要約】【課題】  薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現する。【解決手段】  １ｓｔＡｌ配線１４の表面に形成された抵抗膜２２をフォトレジスト３０が覆った状態において、フォトレジスト３０の厚さが略均一に形成された第２の領域Ｎに、抵抗値が所定の誤差範囲内である薄膜抵抗体１６を形成し、１ｓｔＡｌ配線１４とＢＰＳＧ膜１３との段差Ｈにより、フォトレジスト３０の厚さが不均一に形成された第１の領域Ｍに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。これにより、デッドスペースになっていた第１の領域Ｍに、プルアップ抵抗１７や電流制限抵抗１８など抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、チップサイズを小さくすることができる。【選択図】  図１
2007324517.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の基板面に形成された配線と、
前記半導体基板及び前記配線の上に形成された絶縁膜と、を備え、
前記絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、前記配線と前記半導体基板の基板面との段差により前記配線の近傍に前記フォトレジストの厚さが不均一に形成された第１の領域と、前記フォトレジストの厚さが略均一に形成された第２の領域とが、形成されており、
前記薄膜抵抗材料をフォトリソグラフィ法によってエッチングすることにより、薄膜抵抗体が形成された半導体装置において、
前記第２の領域には、抵抗値が所定の誤差範囲内である第１の薄膜抵抗体が形成され、
前記第１の領域には、抵抗値が前記所定の誤差範囲外であることが許容される第２の薄膜抵抗体が形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フォトリソグラフィ法により薄膜抵抗体が形成された半導体装置に関する。
【背景技術】
【０００２】
従来、半導体基板に抵抗素子を形成した半導体装置として、半導体基板の基板面に形成された絶縁膜の表面に薄膜抵抗材料を形成し、フォトリソグラフィ法を用いてエッチングにより所定の形状の薄膜抵抗体を複数配列して形成し、必要な配線を行なって半導体集積回路を構成した半導体装置が用いられている。
例えば、特許文献１には、図４に示す工程により薄膜抵抗体が形成される半導体装置が開示されている。
まず、図４（Ａ）に示すように、半導体基板１１１上に、絶縁膜１１３を形成し、この絶縁膜１１３上に配線１１４をパターニング形成する。次に、配線１１４及び絶縁膜１１３上に絶縁膜１１５を形成し、この絶縁膜１１５上に抵抗膜１２２を形成する。
次に、図４（Ｂ）に示すように、抵抗膜１２２にフォトレジスト１３０を塗布した後に、露光、現像を経て、パターニングする。続いて、図４（Ｃ）に示すように、パターニングされたフォトレジスト１３０ａ〜１３０ｅをマスクとしてエッチングすることにより、図４（Ｄ）に示すように、絶縁膜１１５上に薄膜抵抗体１１６ａ〜１１６ｅを形成する。
【特許文献１】特開２００５−２５９８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、配線１１４近傍では、配線１１４と絶縁膜１１５との段差Ｈ１に起因して、フォトレジスト１３０の厚さが不均一に形成される。具体的には、フォトレジスト１３０は、配線１１４に向かうにつれて厚く形成され、フォトレジスト１３０ａは、フォトレジスト１３０ｂ〜１３０ｅに比べて厚く形成されている。
このように、フォトレジスト１３０の厚さが変化すると、レジストテーパー角に応じて薄膜抵抗体の線幅が変化してしまうため、配線１１４側の薄膜抵抗体１１６ａの線幅Ｗａは、所定の寸法に対して所定の誤差範囲内に形成された薄膜抵抗体１１６ｂの線幅Ｗｂよりも大きく形成されてしまう。
つまり、配線１１４側の薄膜抵抗体１１６ａでは所定の寸法精度が得られないため、抵抗値の所定の誤差範囲内に形成することができない、という問題が生じる。
このような問題を回避するためには、薄膜抵抗体１１６ａをフォトレジスト１３０の膜厚がほぼ一定となる領域に形成すればよいが、そのためには、配線１１４と薄膜抵抗体１１６ａとの間隔Ｌ１を１００μｍ程度設ける必要があり、この間隔を確保することによりチップサイズが大きくなるという問題があった。
更に、これらの薄膜抵抗体とは別に、プルアップ抵抗なども同一基板上に形成されていることがあり、各種抵抗素子が半導体装置上で占める面積が大きくなっており、チップサイズの小型化の阻害要因となっている。
【０００４】
そこで、本発明は、薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、上記目的を達成するため、請求項１に記載の発明では、半導体基板と、前記半導体基板の基板面に形成された配線と、前記半導体基板及び前記配線の上に形成された絶縁膜と、を備え、前記絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、前記配線と前記半導体基板の基板面との段差Ｈにより前記配線の近傍に前記フォトレジストの厚さが不均一に形成された第１の領域と、前記フォトレジストの厚さが略均一に形成された第２の領域とが、形成されており、前記薄膜抵抗材料をフォトリソグラフィ法によってエッチングすることにより、薄膜抵抗体が形成された半導体装置において、前記第２の領域には、抵抗値が所定の誤差範囲内である第１の薄膜抵抗体が形成され、前記第１の領域には、抵抗値が前記所定の誤差範囲外であることが許容される第２の薄膜抵抗体が形成された、という技術的手段を用いる。
【０００６】
請求項１に記載の発明によれば、絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、フォトレジストの厚さが略均一に形成された第２の領域に、抵抗値が所定の誤差範囲内である第１の薄膜抵抗体を形成し、配線の近傍であって、配線と半導体基板の基板面との段差により、フォトレジストの厚さが不均一に形成された第１の領域に、抵抗値が所定の誤差範囲外であることが許容される第２の薄膜抵抗体を形成することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第１の領域に、プルアップ抵抗や電流制限抵抗など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗や電流制限抵抗などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００７】
本発明の実施形態に係る半導体装置について、図を参照して説明する。
図１は、半導体装置の構造を示す説明図である。図１（Ａ）は、半導体装置を基板面上方から見た平面図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面図である。図２は、半導体装置の製造工程を示す説明図である。図３は、抵抗体の配置の変更例を示す説明図である。
【０００８】
（半導体装置の構造）
まず、本実施形態の半導体装置の構造を図１を参照して説明する。ここで、図１（Ａ）では、配線及び抵抗体のみを示す。
図１（Ａ）及び（Ｂ）に示すように、本実施形態の半導体装置１では、半導体素子（図示せず）が形成された半導体基板１１の上に、素子間を電気的に分離するためのフィールド酸化膜１２及び平坦化層間膜材料であるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１３が順に積層されている。ＢＰＳＧ膜１３の表面には、下層の金属配線である１ｓｔＡｌ配線１４が帯状に形成されている。
【０００９】
１ｓｔＡｌ配線１４を覆うように、層間絶縁膜である１ｓｔＴＥＯＳ（テトラエトキシシラン）膜１５が形成されている。
ここで、１ｓｔＴＥＯＳ膜１５の表面は、図２（Ｂ）及び（Ｃ）に示すように、１ｓｔＴＥＯＳ膜１５の表面に形成された薄膜抵抗材料２２をフォトレジスト３０が覆った状態において、１ｓｔＡｌ配線１４とＢＰＳＧ膜１３との段差Ｈに起因して、１ｓｔＡｌ配線１４近傍にフォトレジスト３０の厚さが不均一に形成される第１の領域Ｍと、厚さが略均一に形成される第２の領域Ｎとの２つの領域に分けられている。
【００１０】
１ｓｔＴＥＯＳ膜１５の表面には、複数本のラインを有する帯状の薄膜抵抗体１６が、１ｓｔＡｌ配線１４から所定の距離Ｌだけ離れて、第２の領域Ｎに形成されている。
薄膜抵抗体１６は、１ｓｔＡｌ配線１４と平行に、等間隔に並列して配置されている。例えば、高抵抗で温度特性が良好なＣｒＳｉ膜により、それぞれが線幅８μｍ、長さ１６０μｍに形成された８本の薄膜抵抗体１６ａ〜１６ｈが７μｍ間隔で並んで配置されている。
第２の領域Ｎでは、フォトレジスト３０の厚さが略均一に形成されているので、薄膜抵抗体１６の寸法精度を高くすることができるので、抵抗値が所定の誤差範囲内である薄膜抵抗体１６を形成することができる。
【００１１】
第１の領域Ｍには、薄膜抵抗体１６に比べて抵抗値に高い精度が要求されない抵抗素子、例えば、プルアップ抵抗１７やＬＥＤに供給される電流を制限するための電流制限抵抗１８などが配置されている。
ここで、第１の領域Ｍでは、フォトレジスト３０の厚さが不均一になることの影響により、抵抗値が所定の誤差範囲内の抵抗を形成することが困難であるが、プルアップ抵抗１７やＬＥＤに供給される電流を制限するための電流制限抵抗１８などは、薄膜抵抗体１１６に比べて高い精度が要求されず、所定の誤差範囲外であることが許容されるので、第１の領域Ｍに形成することができる。
そして、薄膜抵抗体１６、プルアップ抵抗１７及び電流制限抵抗１８などを覆うように、層間絶縁膜である２ｎｄＴＥＯＳ膜１９が形成されている。
【００１２】
２ｎｄＴＥＯＳ膜１９の表面には、上層の金属配線である２ｎｄＡｌ配線２０が形成され、例えば、薄膜抵抗体１６ａ〜１６ｈのうち、２つの薄膜抵抗体を１組として接続する。２ｎｄＡｌ配線２０により接続された薄膜抵抗体１６は、半導体素子と共に集積回路を構成する抵抗として用いられ、例えば、接続された薄膜抵抗体１６の組の中から選ばれた一対の薄膜抵抗体１６の組が、バイポーラトランジスタ差動増幅回路の負荷抵抗として使用される。この場合、一対の薄膜抵抗体１６の組の抵抗比率が、所定の抵抗比率に正確に設定される必要がある。
【００１３】
本実施形態では、２ｎｄＡｌ配線２０により、薄膜抵抗体１６ａと薄膜抵抗体１６ｃとを接続し、薄膜抵抗体１６ｂと薄膜抵抗体１６ｄとを接続する、というように、１ｓｔＡｌ配線１４からの距離が異なる薄膜抵抗体１６を互い違いに組み合わせて接続し、この接続された薄膜抵抗体１６の組の中から一対の抵抗を構成する。例えば、薄膜抵抗体１６ａと薄膜抵抗体１６ｃとの組と、薄膜抵抗体１６ｂと薄膜抵抗体１６ｄとの組とにより、一対の抵抗を構成する。
これにより、各組を構成する薄膜抵抗体１６ａ〜１６ｈの配置が、１ｓｔＡｌ配線１４の形成位置に対して偏ることがないため、一対の薄膜抵抗体１６の組の抵抗値のばらつきを小さくすることができるので、抵抗比率を所定の値に正確に設定することができる。
そして、保護膜２１により、２ｎｄＡｌ配線２０及び２ｎｄＴＥＯＳ膜１９の表面が覆われた構成となっている。
【００１４】
このように、本実施形態の半導体装置１では、１ｓｔＡｌ配線１４よりも上層の１ｓｔＴＥＯＳ膜１５の表面に、１ｓｔＡｌ配線１４近傍にフォトレジスト３０の厚さが不均一に形成される第１の領域Ｍと、厚さが略均一に形成される第２の領域Ｎとの２つの領域が設けられており、第２の領域Ｎに、抵抗値が所定の誤差範囲内である薄膜抵抗体１１６が形成されている。
第１の領域Ｍには、別のスペースに配置されていたプルアップ抵抗１７や電流制限抵抗１８など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗１７や電流制限抵抗１８などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
【００１５】
薄膜抵抗体１６を構成する膜材料は、ＣｒＳｉに限定されるものではなく、例えば、ＰｏｌｙＳｉ、ＭｏＳｉ、ＴｉＮなどの抵抗材料を用いることができる。
また、薄膜抵抗体１６の形状、数などは、本実施形態に限定されるものではなく、例えば、幅広の四角形状の領域として形成してもよい。
【００１６】
（半導体装置の製造方法）
上述した半導体装置１の製造方法について、図２を参照して説明する。  なお、図２では、薄膜抵抗体１６のうち、薄膜抵抗体１６ａ〜１６ｄに対応する領域について拡大して示す。
まず、図２（Ａ）に示すように、公知のプロセスにより図示しない半導体素子及びフィールド酸化膜１２が形成された半導体基板１１を用意し、フィールド酸化膜１２の表面にＢＰＳＧ膜１３を成膜した後、ＢＰＳＧ膜１３の表面に帯状の１ｓｔＡｌ配線１４をパターニングする。
次に、ＢＰＳＧ膜１３及び１ｓｔＡｌ配線１４の表面に、１ｓｔＴＥＯＳ膜１５を成膜した後、１ｓｔＴＥＯＳ膜１５の表面にＣｒＳｉなどの抵抗膜２２をスパッタリング等によって成膜する。
【００１７】
続いて、図２（Ｂ）に示すように、抵抗膜２２の表面にフォトレジスト３０を塗布すると、１ｓｔＡｌ配線１４とＢＰＳＧ膜１３との段差Ｈに起因して、１ｓｔＡｌ配線１４近傍にフォトレジスト３０の厚さが不均一に形成される第１の領域Ｍと、厚さが略均一に形成される第２の領域Ｎとの２つの領域が形成される。
【００１８】
続いて、図２（Ｃ）に示すように、第１の領域Ｍにプルアップ抵抗１７及び電流制限抵抗１８が形成され、第２の領域Ｍに薄膜抵抗体１６（１６ａ〜１６ｄ）が形成されるように、所定のマスクパターンにパターニングする。
【００１９】
続いて、図２（Ｄ）に示すように、フォトレジスト３０をマスクとして抵抗膜２２をエッチングすることにより、１ｓｔＴＥＯＳ膜１５の表面に、薄膜抵抗体１６（１６ａ〜１６ｄ）、プルアップ抵抗１７及び電流制限抵抗１８を形成する。
続いて、図２（Ｅ）に示すように、フォトレジスト３０を除去した後に、薄膜抵抗体１６、プルアップ抵抗１７及び電流制限抵抗１８などを覆うように、２ｎｄＴＥＯＳ膜１９を成膜する。
そして、２ｎｄＴＥＯＳ膜１９の表面に、２ｎｄＡｌ配線２０をパターニング形成し、２ｎｄＡｌ配線２０を覆って、２ｎｄＴＥＯＳ膜１９の表面に保護膜２１を成膜することにより、半導体装置１が製造される。
【００２０】
（変更例）
プルアップ抵抗１７、電流制限抵抗１８などの高い抵抗精度が要求されない抵抗は、１ｓｔＡｌ配線と薄膜抵抗体１６との間に加えて、更に、薄膜抵抗体１６の近傍に配置してもよい。例えば、図３（Ａ）に示すように、薄膜抵抗体１６の長手方向に隣接して配置したり、薄膜抵抗体１６の間に配置することができる。これにより、プルアップ抵抗１７、電流制限抵抗１８などを、更に効率的に配置することができる。
【００２１】
また、薄膜抵抗体１６は、１ｓｔＡｌ配線１４と平行な配置に限定されるものではなく、例えば、図３（Ｂ）に示すように、１ｓｔＡｌ配線１４に直交する方向にそれぞれ平行、かつ、１ｓｔＡｌ配線１４から等しい距離に形成してもよい。この構成を使用した場合でも、プルアップ抵抗１７、電流制限抵抗１８などをギャップ部１５ａに配置することができるため、半導体装置１のチップ面積を小さくすることができる。
【００２２】
［最良の形態による効果］
本発明の半導体装置１によれば、１ｓｔＡｌ配線１４の表面に形成された抵抗膜２２をフォトレジスト３０が覆った状態において、フォトレジスト３０の厚さが略均一に形成された第２の領域Ｎに、抵抗値が所定の誤差範囲内である薄膜抵抗体１６を形成し、１ｓｔＡｌ配線１４の近傍であって、１ｓｔＡｌ配線１４とＢＰＳＧ膜１３との段差Ｈにより、フォトレジスト３０の厚さが不均一に形成された第１の領域Ｍに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第１の領域Ｍに、プルアップ抵抗１７や電流制限抵抗１８など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗１７や電流制限抵抗１８などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体１６の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置１のチップサイズを小型化することができる半導体装置１を実現することができる。
【００２３】
［各請求項と実施形態との対応関係］
１ｓｔＡｌ配線１４が請求項１に記載の配線に、１ｓｔＴＥＯＳ膜１５が絶縁膜に、薄膜抵抗体１６が第１の薄膜抵抗体に、プルアップ抵抗１７及び電流制限抵抗１８が第２の薄膜抵抗体に、抵抗膜２２が薄膜抵抗材料に、それぞれ対応する。
【図面の簡単な説明】
【００２４】
【図１】半導体装置の構造を示す説明図である。図１（Ａ）は、半導体装置を基板面上方から見た平面図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面図である。
【図２】半導体装置の製造工程を示す説明図である。
【図３】抵抗体の配置の変更例を示す説明図である。
【図４】従来の半導体装置の製造工程を示す説明図である。
【符号の説明】
【００２５】
１    半導体装置
１１    半導体基板
１４    １ｓｔＡｌ配線（配線）
１５    １ｓｔＴＥＯＳ膜（絶縁膜）
１６    薄膜抵抗体（第１の薄膜抵抗体）
１７    プルアップ抵抗（第２の薄膜抵抗体）
１８    電流制限抵抗（第２の薄膜抵抗体）
２２    抵抗膜（薄膜抵抗材料）
３０    フォトレジスト
Ｈ    段差
Ｍ    第１の領域
Ｎ    第２の領域
【図１】
2007324517.tif 000003
【図２】
2007324517.tif 000004
【図３】
2007324517.tif 000005
【図４】
2007324517.tif 000006