(57)【要約】【課題】ゲート絶縁膜の極部への電界集中による絶縁破壊が防止されて信頼性が高く、かつゲート絶縁膜の膜厚が均一でトランジスタ特性が良好な半導体装置を得る。【解決手段】ダミーゲート電極４脇の半導体基板１上にエピタキシャル成長層からなるソース・ドレインのエクステンション領域７を積み上げ形成する。次に、エクステンション領域７の表面角部を除去してラウンド形状にする。その後、ダミーゲート電極４の側壁にエクステンション領域７の端縁に重なる程度に厚膜のサイドウォールを形成し、これらを埋め込む状態で層間絶縁膜を成膜する。次いで、層間絶縁膜からダミーゲート電極４および厚膜のサイドウォールを露出させてこれらを除去し、エクステンション領域７の端縁および半導体基板１の一部を露出させ、露出面にゲート絶縁膜を成長させゲート電極を埋込形成する。【選択図】図１
2007324430.tif 000002
【特許請求の範囲】
【請求項１】
ダミーゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを積み上げ形成する第１工程と、
前記ダミーゲート電極の側壁に前記エピタキシャル成長層の端縁に重なる程度に厚膜のサイドウォールを形成し、これらを埋め込む状態で前記半導体基板の上方に層間絶縁膜を成膜する第２工程と、
前記層間絶縁膜から前記ダミーゲート電極および前記厚膜のサイドウォールを露出させ、当該ダミーゲート電極および当該厚膜のサイドウォールを除去することにより、前記エピタキシャル成長層の端縁および前記半導体基板の一部を露出させる第３工程と、
前記エピタキシャル成長層および前記半導体基板の露出面にゲート絶縁膜を成長させ、さらにゲート電極を埋込形成する第４工程と
を行う半導体装置の製造方法において、
前記第１工程と第２工程との間または前記第３工程と第４工程との間に、前記ゲート絶縁膜が形成される前記エピタキシャル成長層の表面角部を除去してラウンド形状にする工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記エピタキシャル成長層の表面角部を除去してラウンド形状にする工程では、
酸化処理によって前記エピタキシャル成長層の表面層に酸化膜を形成した後、この酸化膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第４工程では、酸化処理によって前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、前記エピタキシャル成長層の周端面を前記半導体基板の基板面に対して傾斜した面として形成し、
前記第４工程では、前記エピタキシャル成長層の傾斜した終端面に前記ゲート絶縁膜を形成し、これに重ねて前記ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にはエピタキシャル成長による積み上げソース・ドレイン（Elevated Source Drain）を備えた半導体装置に好適な製造方法にかんする。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ構造の半導体装置においては、半導体基板上にエピタキシャル成長によってソース・ドレインとなるシリコン層を形成した、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造が提案されている。積み上げソース・ドレイン構造は、拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制に効果的であるとされている。また、エピタキシャル成長層によって積み上げて形成されたソース・ドレインの端部上に、ゲート絶縁膜およびゲート電極の端部を乗り上げた、いわゆる乗り上げゲート構造［Gate Overlapped Raised Source Drain Extension Structure（ＧＯＲＥＳ）構造］の半導体装置のも提案されている。
【０００３】
このような乗り上げゲート構造の半導体装置の製造においては、先ず図７（１）に示すように、単結晶シリコンからなる半導体基板１００の表面側を素子分離領域１０１で分離する。次に、分離されたアクティブ領域１００ａ上を横切るように、ダミーのゲート絶縁膜１０２およびダミーのゲート電極１０３を形成し（図９平面図参照）、ゲート電極１０３の側壁を窒化シリコンからなるサイドウォール１０４で覆う。
【０００４】
その後、図７（２）に示すように、半導体基板１００の露出表面上に、積み上げソース・ドレインとしてシリコンからなるエピタキシャル成長層１０６を選択的に形成する。この際、エピタキシャル成長層１０６の終端面が、基板面に対して傾斜した面、いわゆるＦａｃｅｔ面（ａ）となるようにエピタキシャル成長を行う（図８平面図参照）。またサイドウォール１０４によって、ゲート電極１０３に対して離間した状態で設けられる。
【０００５】
次に、図７（３）に示すように、エピタキシャル成長層１０６のＦａｃｅｔ面（ａ）上に重なる程度に厚膜化したサイドウォール１０７を形成し、これらを層間絶縁膜１０８で埋め込む。その後、図７（４）に示すように、例えば層間絶縁膜１０８を研磨することにより、ゲート電極１０３および厚膜のサイドウォール１０７を露出させる。次いで、ゲート電極１０３とその下層のゲート絶縁膜１０２、および当該厚膜のサイドウォール１０７を除去する。
【０００６】
これにより、図９（１）に示すように、層間絶縁膜１０８に、エピタキシャル成長層１０６のＦａｃｅｔ面（ａ）および半導体基板１００の一部を露出させる溝１０８ａを形成する。この溝１０８ａは、アクティブ領域１００ａを横切るように形成される（図１０平面図参照）。この状態で、酸化処理を行うことにより、図９（２）に示すようにエピタキシャル成長層１０６および半導体基板１０１の露出面に酸化膜からなるゲート絶縁膜１０９を成長させる。その後ゲート絶縁膜１０９上にゲート電極１１０を埋込形成する（以上、下記非特許文献１参照）。
【０００７】
【非特許文献１】「Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials」，２００５年，ｐｐ．９０４−９０５
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、図８の平面図［Ａ−Ａ’断面が図７（２）に対応］に示すように、半導体基板上に形成されるエピタキシャル成長層１０６の側壁には、異なる面方位で構成された終端面同士［Ｆａｃｅｔ面（ａ）同士］の接合部分Ｂが形成されることになる。
【０００９】
そして、図１０の平面図［Ａ−Ａ’断面が図９（１）に対応］に示すように、ゲート絶縁膜（１０９）やゲート絶縁膜（１０９）が埋め込み形成される層間絶縁膜１０８の溝１０８ａは、エピタキシャル成長層１０６−１０６ａ間と、Ｆａｃｅｔ面（ａ）の端部を露出させる状態で、アクティブ領域１００ａを横切るように形成される。このため、この溝１０８ａの底部には、Ｆａｃｅｔ面（ａ）の接合部分Ｂの一部も露出する。
【００１０】
このため、次の図９（２）で示したゲート絶縁膜１０９およびゲート電極１１０の形成においては、角張った形状であることにより電界が集中し易い接合部分Ｂ上にもゲート絶縁膜１０９およびゲート電極１１０が形成されることになる。したがって、電界集中によるゲート絶縁膜の破壊が懸念され、信頼性を低下させる要因になる。
【００１１】
また、酸化処理によってゲート絶縁膜を形成する際には、角張った形状の接合分部Ｂにおいて他の部分よりも酸化がー特性を低下させる要因になる。
【課題を解決するための手段】
【００１２】
以上のような問題を解決するための本発明は、次の工程を行う半導体装置の製造方法に関する。先ず第１工程では、ダミーゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを積み上げ形成する。次の第２工程では、ダミーゲート電極の側壁にエピタキシャル成長層の端縁に重なる程度に厚膜のサイドウォールを形成し、これらを埋め込む状態で層間絶縁膜を成膜する。その後第３工程では、層間絶縁膜からダミーゲート電極および厚膜のサイドウォールを露出させ、ダミーゲート電極およびサイドウォールを除去することにより、エピタキシャル成長層の端縁および半導体基板の一部を露出させる。次いで第４工程では、エピタキシャル成長層および半導体基板の露出面にゲート絶縁膜を成長させ、さらにゲート電極を埋込形成する。
【００１３】
以上のような製造方法において、第１工程と第２工程との間または第３工程と第４工程との間に、ゲート絶縁膜が形成されるエピタキシャル成長層の表面角部を除去してラウンド形状にする工程を行うことを特徴としている。
【００１４】
このような工程を行うことにより、ゲート絶縁膜およびゲート電極が形成される下地分部の角張った部分が除去され、角張った部分での電界集中が防止されると共に、ゲート絶縁膜を成長させる際に酸化処理を行う場合の酸化速度を均一化されゲート絶縁膜の膜厚が均一化される。
【発明の効果】
【００１５】
以上説明したように本発明の製造方法によれば、ゲート絶縁膜の極部への電界集中による絶縁破壊が防止されて信頼性が高く、かつゲート絶縁膜の膜厚が均一でトランジスタ特性が良好な半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施形態においては、エピタキシャル成長層からなる積み上げソース・ドレイン上にゲート絶縁膜を介してゲート電極を乗り上げた、Gate Overlapped Raised Source Drain Extension Structure（ＧＯＲＥＳ）構造の半導体装置の製造に本発明を適用した実施の形態を説明する。
【００１７】
先ず、図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１の表面側に、shallow trench isolation（ＳＴＩ）からなる素子分離領域２を形成する。これにより、半導体基板１の表面側を複数のアクティブ領域１ａに分離する。
【００１８】
次いでＬＰ（low pressure）−ＣＶＤ（chemical vapor deposition）法によってポリシリコン膜３を成膜し、さらにＣＶＤ法によって窒化シリコン膜を成膜する。次に、ここでの図示を省略したレジストパターンをマスクにして窒化シリコン膜をパターンエッチングする。その後、パターニングされた窒化シリコン膜５をハードマスクとしたエッチングにより、ポリシリコン膜からなるダミーゲート電極４、および酸化シリコン膜からなるダミーゲート絶縁膜３を形成する。
【００１９】
次に、図１（２）に示すように、窒化シリコン膜５およびダミーゲート電極４の側壁を、窒化シリコンからなるサイドウォール６で覆う。この際、ＬＰ−ＣＶＤ法によって６８０℃〜７６０℃程度の温度にて約４ｎｍ程度の膜厚の窒化シリコン膜を堆積成膜し、これをエッチバックすることにより、サイドウォール６を形成する。
【００２０】
以上のようなサイドウォール６の形成工程においては、半導体基板１の露出表面に、自然酸化膜（ＳｉＯ2）が形成される。そこで、次に行うエピタキシャル成長の前処理として、半導体基板１の自然酸化膜６を除去するための処理を行う。この際、希フッ酸（ＤＨＦ）を用いた処理、または、フッ酸（ＨＦ）ガスとアンモニア（ＮＨ3）ガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応により自然酸化膜を除去する。
【００２１】
以上の後、図１（３）および図２の平面図［Ａ−Ａ’断面が図１（３）に対応］に示すように、半導体基板１の露出表面上に、選択的にシリコンのエピタキシャル成長層を成長させて積み上げソース・ドレインの一部となるエクステンション領域７を形成する。この際、７００℃程度の加熱条件下で、ホウ素（Ｂ）やヒ素（Ａｓ）などの不純物を含有するガスを供給しながらのin-situ dopedエピタキシャル成長処理を行うことにより、予め不純物を含有する状態でエクステンション領域７を形成する。この際、サイドウォール６（断面図のみに図示）により、ダミーゲート電極４に対して十分に離間された状態でエクステンション領域７が形成される。
【００２２】
この際、エピタキシャル成長層からなるエクステンション領域７の周端面が、基板面に対して傾斜した面、いわゆるＦａｃｅｔ面（ａ）となるようにエピタキシャル成長を行う。これにより、エクステンション領域７の側壁には、異なる面方位で構成されたＦａｃｅｔ面（ａ）同士の接合部分Ｂ（平面図のみに図示）が形成されることになる。
【００２３】
そこで、図１（４）および図３の平面図［Ａ−Ａ’断面が図１（４）に対応］に示すように、エピタキシャル成長層７の表面角部を除去してラウンド形状にする。
【００２４】
この際、先ず、低温酸化（例えば４００℃度程度のラジカル酸化）によって、エクステンション領域７の表面層に酸化膜８（断面図のみに図示）を形成する。その後、この酸化膜８を、希フッ酸を用いたエッチングによって除去する。ここでは、低温酸化（酸化処理）によって形成された酸化膜８は、角張った部分（凸状の角部）においてその他の部分よりも厚膜に形成されるため、この酸化膜８を除去することにより、エクステンション領域７において角張った部分（表面角部）が除去され、接合部分Ｂがラウンド形状に整形される。
【００２５】
ここでは、エクステンション領域７の表面角部を十分なラウンド形状とするために、酸化膜８の形成とエッチング除去とを必要に応じて繰り返し行って良い。
【００２６】
その後、図４（１）に示すように、窒化シリコンからなるサイドウォール６を、熱リン酸を用いたエッチングによって全て除去する。
【００２７】
その後、ダミーゲート電極４他の側壁にＴＥＯＳ膜からなるサイドウォール９を形成する。このサイドウォール９は、エクステンション領域７の端縁に重なる程度に厚膜化した厚膜サイドウォール９となるように形成する。この際、ＬＰ−ＣＶＤ法によって６５０℃程度の温度にて約５ｎｍ程度の膜厚のＴＥＯＳ膜を堆積成膜し、エクステンション領域７へのダメージが最小限になるような条件でＴＥＯＳ膜をエッチバックすることにより、厚膜サイドウォール９を形成する。
【００２８】
次に、図４（２）に示すように、厚膜サイドウォール９の側壁に、窒化シリコン膜１０とその上部のＴＥＯＳ膜１１とからなるサイドウォール１２を形成する。この際、ＣＶＤ法にて、窒化シリコン膜１０を６８０℃の成膜温度で成膜し、次にＴＥＯＳ膜１１を６５０℃の温度で成膜した後、これらの膜をエッチバックすることで積層構造のサイドウォール１２を形成する。
【００２９】
尚、サイドウォール１２の積層構造は、ここで作製する半導体装置（ＭＯＳトランジスタ）に寄生容量が生じることを防止できる程度に、窒化シリコン膜１０をできるだけ薄膜化する。また、このＭＯＳトランジスタにおける短チャネル効果を防止できる程度に、積層膜の合計膜厚を設定する。そこで上記サイドウォール１２の形成においては、例えば、窒化シリコン膜１０を２０ｎｍ、ＴＥＯＳ膜１１を５０ｎｍで成膜することとする。
【００３０】
以上のようなサイドウォール１２の形成工程においては、シリコンからなるエクステンション領域７の露出表面に、ここでの図示を省略した自然酸化膜（ＳｉＯ2）が形成される。
【００３１】
そこで、図４（３）に示すように、次に行うエピタキシャル成長の前処理として、シリコンからなるエクステンション領域７表面の自然酸化膜を除去するための処理を行う。ここでは、希フッ酸処理によって自然酸化膜の除去を行う。これにより、サイドウォール１２を構成する形成すＴＥＯＳ膜１１の表面もエッチングが進んで膜減りする。尚ここでは、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応によって自然酸化膜の除去を行っても良い。
【００３２】
以上の後、図４（４）に示すように、エクステンション領域７の露出表面上に、選択的にシリコンエピタキシャル層を成長させて積み上げソース・ドレイン領域１３を形成する。この際、ソース・ドレイン領域１３がサイドウォール１２上に乗り上げて重ねる形状となるように、十分にエピタキシャル成長させる。
【００３３】
次に、イオン注入によってソース・ドレイン領域１３に不純物を導入し、ソース・ドレインとして動作するように活性化処理を行う。この際、ここで作製するＭＯＳトランジスタがｎチャンネル型で有る場合には、例えばリン（Ｐ）イオンを１０ｋｅＶの注入エネルギーで３×１０15程度導入する。一方、ここで作製するＭＯＳトランジスタがｐチャンネル型で有る場合には、例えばホウ素（Ｂ）イオンを４ｋｅＶの注入エネルギーで５×１０15程度導入する。また導入した不純物の活性化処理としては、１０５０℃のSpikeＲＴＡ（Rapid Thermal Annealing：急速加熱冷却での熱処理）を行う。
【００３４】
尚、７００℃程度の加熱条件下で、ホウ素（Ｂ）やヒ素（Ａｓ）などの不純物を含有するガスを供給しながらのin-situ dopedエピタキシャル成長処理を行うことにより、予め不純物を含有する状態でソース・ドレイン領域を形成することも可能である。この場合には、上述したイオン注入による不純物の導入を行う必要はない。
【００３５】
その後、図５（１）に示すように、次に行うシリサイド化の前処理として、シリコンからなるソース・ドレイン領域１３表面の自然酸化膜を除去するための処理を行う。ここでは、希フッ酸処理によって自然酸化膜の除去を行う。この際、サイドウォール１２を構成するＴＥＯＳ膜１１が、希フッ酸によるウェットエッチングで除去される。
【００３６】
次に、図５（２）に示すように、ソース・ドレイン領域１３の表面層をシリサイド化したシリサイド層１４を形成する。ここでは、例えばコバルトシリサイドからなるシリサイド層１４を形成する場合、基板１上の全面に約８ｎｍの膜厚のコバルト（Ｃｏ）膜を成膜し、さらに酸化防止のための窒化チタン（ＴｉＮ）膜を３０ｎｍの膜厚で成膜した後、加熱処理を行うことによりシリコンからなるソース・ドレイン領域１３の表面層に選択的にコバルトシリサイドからなるシリサイド層１４を形成する。尚、シリサイド層１４の形成後には、窒化チタン膜を除去する。
【００３７】
次で、図５（３）に示すように、基板１上の全面に、ダミーゲート電極４が完全に埋め込まれる膜厚で酸化シリコンからなる層間絶縁膜１５を成膜する。ここでは、例えばＨＤＰ（high density plasma）−ＣＶＤ法による成膜を行うこととする。
【００３８】
その後、図５（４）に示すように、層間絶縁膜１５を表面側からエッチバックし、さらにダミーゲート電極４を形成する際のハードマスクとして用いた窒化シリコン膜５をエッチンバックしてダミーゲート電極４を露出させる。この際、酸化シリコンと窒化シリコンとでエッチング選択比が小さい条件でエッチバックを行うことにより、厚膜サイドウォール９および窒化シリコン膜１０も同時にエッチングし、ほぼ平坦なエッチング面を得る。
【００３９】
次に、図６（１）に示すように、ドライエッチングによって、ポリシリコンからなるダミーゲート電極４を選択的に除去する。次いで、ＴＥＯＳ膜からなる厚膜サイドウォール９および酸化シリコンからなるダミーゲート絶縁膜３をウェットエッチングによって除去する。これにより、層間絶縁膜１５に溝１５ａを形成し、この溝１５ａの底部に半導体基板１およびエクステンション領域７の一部を露出させる。
【００４０】
その後、図６（２）に示すように、酸化処理を行うことにより、半導体基板１およびエクステンション領域７の露出表面を酸化させ、酸化シリコンからなるゲート絶縁膜１６を形成する。この際、サイドウォールとして残された窒化シリコン膜１９がマスクとなって酸化が進み、半導体基板１およびエクステンション領域７の露出表面のみに選択的にゲート絶縁膜１６が形成される。
【００４１】
次に、図６（３）に示すように、ゲート絶縁膜１６の上方の溝１５ａ内をポリシリコン膜で埋込み、これをＣＭＰ研磨することにより、ゲート電極１７を形成する。
【００４２】
その後、図６（４）に示すように、ポリシリコンからなるゲート電極１７の表面層をシリサイド化したシリサイド層１８を形成する。このシリサイド層１８の形成は、図５（２０）を用いて説明したシリサイド層１４の形成と同様に行って良い。
【００４３】
以上の後には、シリサイド層１８を覆う状態で、ＮＳＧからなる層間絶縁膜を形成し、積み上げソース・ドレインして、エピタキシャル成長層からなるエクステンション領域７およびソース・ドレイン領域１３を設けた半導体装置を完成させる。
【００４４】
以上説明した実施形態の半導体装置の製造方法によれば、図１（３）および図２を用いて説明したようにエピタキシャル成長層からなるエクステンション領域７を形成した後に、図１（４）および図３を用いて説明したようにエクステンション領域７の表面角部を除去してラウンド形状する工程を行う構成である。このため、以降の図６（２）を用いて説明したゲート絶縁膜１６を形成する工程では、表面角部（接合部分）がラウンド形状となったがエクステンション領域７の表面に、酸化処理によって膜厚均一化された酸化膜からなるゲート絶縁膜１６を形成することが可能である。
【００４５】
さらに、このゲート絶縁膜１６および次に形成されるゲート電極１７は、表面角部（接合部分）がラウンド形状となったがエクステンション領域７上を含む下地上に形成されるため、角張った部分での電界集中が防止される。
【００４６】
以上の結果、エピタキシャル成長層からなる積み上げソース・ドレイン（エクステンション領域７）上にゲート絶縁膜１６を介してゲート電極１７を乗り上げた、ＧＯＲＥＳ構造の半導体装置において、ゲート絶縁膜１６の極部への電界集中による絶縁破壊が防止されて信頼性の向上を図ることが可能で、かつゲート絶縁膜１６の膜厚が均一でトランジスタ特性の向上を図ることが可能になる。
【００４７】
尚、上述した実施形態においては、図1（３）に示したようにエピタキシャル成長層からなるエクステンション領域７を形成した直後の工程でのみ、図1（４）を用いて説明したエクステンション領域７の表面角部をラウンドさせる工程を行う手順を説明した。しかしながら、エクステンション領域７の表面角部をラウンドさせる工程は、図６（１）に示した溝１５ａを形成した後にも追加で行っても良く、またエクステンション領域７を形成した直後には行わず、溝１５ａを形成した後でゲート絶縁膜１６を形成する工程の前のタイミングでのみ行うようにしても良い。
【図面の簡単な説明】
【００４８】
【図１】実施形態の製造方法を示す断面工程図（その１）である。
【図２】図1（３）に対応する平面図である。
【図３】図１（４）に対応する平面図である。
【図４】実施形態の製造方法を示す断面工程図（その２）である。
【図５】第２実施形態の製造方法を示す断面工程図（その３）である。
【図６】第２実施形態の製造方法を示す断面工程図（その４）である。
【図７】従来の製造方法を示す断面工程図（その１）である。
【図８】図７（２）に対応する平面図である。
【図９】従来の製造方法を示す断面工程図（その２）である。
【図１０】図９（１）に対応する平面図である。
【符号の説明】
【００４９】
１…半導体基板、４…ダミーゲート電極、７…エクステンション領域（エピタキシャル成長層）、８…酸化膜、９…厚膜サイドウォール、１５…層間絶縁膜、１６…ゲート絶縁膜、１７…ゲート電極、（ａ）…Ｆａｃｅｔ面（傾斜した面）
【図１】
2007324430.tif 000003
【図２】
2007324430.tif 000004
【図３】
2007324430.tif 000005
【図４】
2007324430.tif 000006
【図５】
2007324430.tif 000007
【図６】
2007324430.tif 000008
【図７】
2007324430.tif 000009
【図８】
2007324430.tif 000010
【図９】
2007324430.tif 000011
【図１０】
2007324430.tif 000012