(57)【要約】【課題】ヒューズ素子を備えた電気回路におけるヒューズ素子による機能調整をより確実にさせる。【解決手段】スイッチング素子（電界効果トランジスタ）２４と、ヒューズ素子２２と直列に接続され、スイッチング素子２４を導通状態とすることによってその抵抗値を変化させるヒューズ素子２２と、ヒューズ素子２２の端子電圧ＡＩＮが基準電圧ＶＲＥＦ未満の場合と基準電圧ＶＲＥＦ以上の場合とにおいて出力信号を変化させるコンパレータ２６と、コンパレータ２６からの出力信号の変化を保持するラッチ回路２８と、を備える電気回路１００によって上記課題を解決することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子を含む電気回路であって、
スイッチング素子と、
前記スイッチング素子と直列に接続され、前記スイッチング素子を導通状態とすることによってその抵抗値を変化させるヒューズ素子と、
前記ヒューズ素子の端子電圧が所定の基準電圧未満の場合と前記基準電圧以上の場合とにおいて出力信号を変化させるコンパレータと、
前記コンパレータからの出力信号の変化を保持するラッチ回路と、
を備えることを特徴とする電気回路。
【請求項２】
請求項１に記載の電気回路であって、
前記基準電圧は、前記ヒューズ素子と同一の半導体基板上に形成された抵抗素子及びスイッチング素子の直列回路によって生成されることを特徴とする電気回路。
【請求項３】
請求項２に記載の電気回路であって、
前記ヒューズ素子と前記抵抗素子との抵抗値が異なることを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
出力のトリミング等を行うためのヒューズ素子を備えた電気回路に関する。
【背景技術】
【０００２】
半導体基板上に形成された素子を含む電気回路において、装置製造後に回路構成を微調整するために回路の一部にヒューズ素子を組み込む技術が用いられている。
【０００３】
例えば、図７に示すように、内部回路１０に対してヒューズ素子１２を介して電源Ｖｃｃが接続された構成において、ヒューズ素子１２の電源Ｖｃｃが接続されていない側の一端ａから半導体装置の外部に設けられる電極１４に向けて制御ライン１６を引き出す。内部回路１０に電源Ｖｃｃを印加する必要がない場合、ヒューズ素子１２が溶断する程度の電流が流れる程度に電極１４を負電位にすることによって、ヒューズ素子１２が溶断されて内部回路１０と電源Ｖｃｃとの接続を切ることができる。
【０００４】
【特許文献１】特開２０００−３０７４０８公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ヒューズ素子の切断が不十分である場合、外部環境等の変化の影響によってヒューズ素子が電気的に再接続された状態となることがある。このような場合、ヒューズ素子の切断による回路の機能の調整が正常ではなくなり、必要な出力や特性を得ることができなくなる。
【０００６】
そこで、本発明は、ヒューズ素子による調整をより確実にする電気回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板上に形成された素子を含む電気回路であって、スイッチング素子と、前記スイッチング素子と直列に接続され、前記スイッチング素子を導通状態とすることによってその抵抗値を変化させるヒューズ素子と、前記ヒューズ素子の端子電圧が所定の基準電圧未満の場合と前記基準電圧以上の場合とにおいて出力信号を変化させるコンパレータと、前記コンパレータからの出力信号の変化を保持するラッチ回路と、を備えることを特徴とする。
【０００８】
ここで、前記基準電圧は、前記ヒューズ素子と同一の半導体基板上に形成された抵抗素子及びスイッチング素子の直列回路によって生成されることが好適である。このとき、前記ヒューズ素子と前記抵抗素子との抵抗値を異ならせることによって、前記コンパレータからの出力の変化をより確実にラッチすることが可能となる。
【発明の効果】
【０００９】
本発明によれば、電気回路におけるヒューズ素子による調整をより確実にすることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態における電気回路１００は、図１に示すように、内部回路２０、ヒューズ素子２２、電界効果トランジスタ２４、コンパレータ２６及びラッチ回路２８を含んで構成される。電気回路１００は、プレーナ技術等を用いて半導体基板上に形成することができる。
【００１１】
ヒューズ素子２２は、半導体基板上に形成されたポリシリコン層等からなる抵抗要素から構成される。ヒューズ素子２２は、例えば、図２の平面図に示すように、幅が広い部分２２ａと幅が狭い部分２２ｂとを有するポリシリコン層を含んで構成することが好適である。幅が狭い部分２２ｂの断面積及び長さを調整することによってヒューズ素子２２の抵抗値を調整すると共に、ヒューズ素子２２の断面積をヒューズ素子２２に所定の電流を流すことによってヒューズ素子２２が溶断され易くなるように設定する。ヒューズ素子２２の第１の端子は電源Ｖｃｃに接続される。ヒューズ素子２２の第２の端子はコンパレータ２６の非反転入力端子（＋）に接続される。
【００１２】
電界効果トランジスタ２４は、ヒューズ素子２２に流れる電流を制御するためのスイッチング素子である。電界効果トランジスタ２４は、入力インピーダンスが高いスイッチング素子として用いられる。ここでは、電界効果トランジスタ２４はＮチャネル型としている。電界効果トランジスタ２４のドレインＤはヒューズ素子２２の第２の端子に接続され、ソースＳは接地される。また、電界効果トランジスタ２４のゲートＧは、制御ラインを介して電極Ｔに接続される。
【００１３】
電極Ｔは、電界効果トランジスタ２４のゲートＧに制御信号ＶＧを印加するために設けられる。電極Ｔは、電気回路１００がベアチップの状態においては外部に露出された状態にあり、ユーザは電極ＴをソースＳに対して正電位とすることによって電界効果トランジスタ２４のドレイン−ソース間を導通させてヒューズ素子２２を流れる電流を制御することができる。
【００１４】
コンパレータ２６は、カレントミラー型の差動増幅器を含んで構成される。コンパレータ２６は、非反転入力端子（＋）に入力される電圧ＡＩＮと反転入力端子（−）に入力される基準電圧ＶＲＥＦとを比較して、電圧ＡＩＮと基準電圧ＶＲＥＦとの関係に基づいて出力信号ＳＯＵＴを出力する。コンパレータ２６の出力信号ＳＯＵＴはラッチ回路２８へ入力される。
【００１５】
ラッチ回路２８は、例えば、フリップ・フロップを含んで構成される。ラッチ回路２８は、コンパレータ２６の出力信号ＳＯＵＴを受けて、出力信号ＳＯＵＴが定常電圧値を維持している間は出力信号ＳＣＮＴをハイレベルに維持し、出力信号ＳＯＵＴが定常電圧値から所定の閾値電圧以上低下した場合にその変化に応じて出力信号ＳＣＮＴをローレベルに変化させる。コンパレータ２６は、そのリセット端子にリセット信号ＳＲＳＴが入力されるまで出力信号ＳＣＮＴのレベルを保持する。出力信号ＳＣＮＴは、内部回路２０へ出力される。
【００１６】
内部回路２０は、所定の電気回路を含む。内部回路２０は、出力信号ＳＣＮＴを制御信号として受けて、その機能が変更できるように構成されている。
【００１７】
次に、電気回路１００の機能について説明する。図３〜図５は、電気回路１００の作用を説明するタイミングチャートである。
【００１８】
図３は、電極Ｔから電界効果トランジスタ２４のゲートＧに電圧が印加されていない状態、又は、ゲートＧに電圧が印加されたがヒューズ素子２２の溶断が不十分であった状態についてのタイミングチャートである。
【００１９】
図３（ａ）に示すように、コンパレータ２６の反転入力端子（−）には基準電圧ＶＲＥＦが印加されている。図３（ｂ）に示すように、時刻Ｔ１において、電極Ｔに電界効果トランジスタ２４のドレイン−ソース間を導通させる程度の電圧ＶＧが印加されると、電界効果トランジスタ２４のドレイン−ソース間が導通し、ヒューズ素子２２に電流が流れる。ここでは、ヒューズ素子２２の溶断が不十分となる程度の電圧ＶＧが印加されているので、コンパレータ２６の非反転入力端子（＋）に入力されるヒューズ素子２２の端子電圧ＡＩＮは大きく変化せず、電圧ＡＩＮは基準電圧ＶＲＥＦ以上に維持される。したがって、図３（ｃ）に示すように、コンパレータ２６の出力信号ＳＯＵＴは定常電圧値に維持され、図３（ｄ）に示すように、ラッチ回路２８の出力信号ＳＣＮＴはハイレベルに維持される。
【００２０】
図４は、電界効果トランジスタ２４のゲートＧに電圧を印加したときに、ヒューズ素子２２の抵抗値がコンパレータ２６の出力信号ＳＯＵＴを変化させる下限を少し超えるまで高くなった場合の各信号の変化を示すタイミングチャートである。
【００２１】
図４（ａ）に示すように、コンパレータ２６の反転入力端子（−）には基準電圧ＶＲＥＦが印加されている。図４（ｂ）に示すように、時刻Ｔ２において、電極Ｔに電界効果トランジスタ２４のドレイン−ソース間を導通させる程度の電圧ＶＧが印加されると、電界効果トランジスタ２４のドレイン−ソース間が導通し、ヒューズ素子２２に電流が流れる。ここでは、ヒューズ素子２２の溶断が進行し、コンパレータ２６の非反転入力端子（＋）の出力信号ＳＯＵＴが変化する程度の電圧ＶＧが印加される。コンパレータ２６の非反転入力端子（＋）に入力されるヒューズ素子２２の端子電圧ＡＩＮは基準電圧ＶＲＥＦ未満になるまで低下し、図４（ｃ）に示すように、コンパレータ２６の出力信号ＳＯＵＴは定常電圧値からパルス状に低下する。したがって、ラッチ回路２８ではコンパレータ２６の出力信号ＳＯＵＴの変化がラッチされ、図４（ｄ）に示すように、ラッチ回路２８の出力信号ＳＣＮＴはローレベルに維持される。
【００２２】
このように、ヒューズ素子２２の抵抗値がコンパレータ２６の出力信号ＳＯＵＴを変化させる下限を少し超える程度までしか変化しなかった場合、その後、外部環境の変化等によってヒューズ素子２２の抵抗値が再び低下することがある。本実施の形態における電気回路１００によれば、このようにヒューズ素子２２が電気的に再接続されたような状態に戻った状態においても、ラッチ回路２８の出力信号ＳＣＮＴはリセット信号ＳＲＳＴが入力されるまでローレベルを保持する。
【００２３】
図５は、電界効果トランジスタ２４のゲートＧに電圧を印加したときに、ヒューズ素子２２の抵抗値がコンパレータ２６の出力信号ＳＯＵＴを変化させる下限を十分に超えるまで高くなった場合の各信号の変化を示すタイミングチャートである。
【００２４】
図５（ａ）に示すように、コンパレータ２６の反転入力端子（−）には基準電圧ＶＲＥＦが印加されている。図５（ｂ）に示すように、時刻Ｔ３において、電極Ｔに電界効果トランジスタ２４のドレイン−ソース間を導通させる程度の電圧ＶＧが印加されると、電界効果トランジスタ２４のドレイン−ソース間が導通し、ヒューズ素子２２に電流が流れる。ここでは、ヒューズ素子２２の溶断が十分に進行し、コンパレータ２６の非反転入力端子（＋）の出力信号ＳＯＵＴが変化する程度の電圧ＶＧが印加される。コンパレータ２６の非反転入力端子（＋）に入力されるヒューズ素子２２の端子電圧ＡＩＮは基準電圧ＶＲＥＦ未満になるまで低下し、図５（ｃ）に示すように、コンパレータ２６の出力信号ＳＯＵＴは定常電圧値からパルス状に低下する。したがって、ラッチ回路２８ではコンパレータ２６の出力信号ＳＯＵＴの変化がラッチされ、図５（ｄ）に示すように、ラッチ回路２８の出力信号ＳＣＮＴはローレベルに維持される。
【００２５】
このように、ヒューズ素子２２の抵抗値がコンパレータ２６の出力信号ＳＯＵＴを変化させる下限を十分に超える程度まで変化した場合、その後、外部環境の変化等によってヒューズ素子２２が電気的に再接続されたような状態に戻ることは少ない。しかしながら、もしヒューズ素子２２が電気的に再接続されたような状態に戻ったとしても、ラッチ回路２８の出力信号ＳＣＮＴはリセット信号ＳＲＳＴが入力されるまでローレベルを保持する。
【００２６】
このように、本実施の形態によれば、ヒューズ素子２２に対する溶断処理によって、ヒューズ素子２２の抵抗値が一旦所定の抵抗値以上まで大きくなると、その後、ヒューズ素子２２が電気的に再接続されたような状態となってもラッチ回路２８の出力信号ＳＣＮＴはヒューズ素子２２が溶断されたときの状態と同じレベルに保持される。したがって、外部環境の変化による影響を受けることなく、内部回路２０の機能を安定に維持することができる。
【００２７】
＜変形例＞
図６は、上記実施の形態の変形例における電気回路１０２の構成を示す図である。本変形例では、基準電圧ＶＲＥＦを発生させるための回路が具体化されている。本変形例の電気回路１０２において、上記実施の形態における電気回路１００と同じ構成要素には同一の符号を付して説明を省略する。
【００２８】
抵抗素子３０は、半導体基板上に形成されたポリシリコン層等からなる抵抗要素から構成される。抵抗素子３０は、例えば、図３の平面図に示したヒューズ素子２２と同様に構成することができる。抵抗素子３０の第１の端子は電源Ｖｃｃに接続される。抵抗素子３０の第２の端子はコンパレータ２６の反転入力端子（−）に接続される。
【００２９】
電界効果トランジスタ３２は、抵抗素子３０に流れる電流を制御するためスイッチング素子である。電界効果トランジスタ３２は、入力インピーダンスが高いスイッチング素子として用いられる。ここでは、電界効果トランジスタ３２はＮチャネル型としている。電界効果トランジスタ３２のドレインＤは抵抗素子３０の第２の端子に接続され、ソースＳは接地される。また、電界効果トランジスタ３２のゲートＧは、制御ラインを介して電極Ｔ２に接続される。
【００３０】
電極Ｔ２は、電界効果トランジスタ３２のゲートＧに制御信号ＶＧ２を印加するために設けられる。電極Ｔ２は、例えば、電気回路１０２がベアチップの状態においては外部に露出された状態にあり、ユーザは電極Ｔ２を電界効果トランジスタ３２のソースＳに対して正電位とすることによって電界効果トランジスタ３２のドレイン−ソース間を導通させて抵抗素子３０を流れる電流を制御することができる。
【００３１】
電極Ｔ２に制御信号ＶＧ２を印加することによって電界効果トランジスタ３２のドレイン−ソース間が導通し、抵抗素子３０に電流が流れる。このとき、抵抗素子３０の抵抗値と制御信号ＶＧ２を調整することによって、コンパレータ２６の反転入力端子（−）に所定の電圧値の基準電圧ＶＲＥＦが印加される。
【００３２】
例えば、抵抗素子３０の抵抗値を溶断前のヒューズ素子２２の抵抗値よりも僅かに高くしておくことによって、電界効果トランジスタ３２及び２４のドレイン−ソース間に流れる電流が等しくなるように制御を行った場合に、コンパレータ２６の非反転入力端子（＋）に印加される電圧ＡＩＮを反転入力端子（−）に入力される基準電圧ＶＲＥＦよりも高くすることができる。これによって、溶断前の定常状態においてコンパレータ２６から常にオフセット電圧が出力されることとなり、電極Ｔ，Ｔ２に印加される電圧の変動や外部環境の変化の影響によるコンパレータ２６からの出力信号ＳＯＵＴのばらつきを抑制でき、電気回路１０２を安定に動作させることが可能となる。
【００３３】
また、電界効果トランジスタ２４と電界効果トランジスタ３２の素子容量を異ならせることによって、電気回路１０２の動作点を変更することができる。すなわち、電界効果トランジスタ２４のゲートＧに印加する制御信号ＶＧと、コンパレータ２６の出力信号ＳＯＵＴと、の関係を調整することができる。
【００３４】
抵抗素子３０及び電界効果トランジスタ３２は、ヒューズ素子２２及び電界効果トランジスタ２４と同一の半導体基板上に形成することが好適である。これらの素子を同一の半導体基板上に形成することによって、抵抗素子３０とヒューズ素子２２との抵抗値等の特性、及び、電界効果トランジスタ３２と電界効果トランジスタ２４との相互コンダクタンス等の特性の互いの関係を容易に調整することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態における電気回路の構成を示す回路図である。
【図２】本発明の実施の形態におけるヒューズ素子及び抵抗素子の構成を示す平面図である。
【図３】本発明の実施の形態における電気回路の作用を示すタイミングチャートである。
【図４】本発明の実施の形態における電気回路の作用を示すタイミングチャートである。
【図５】本発明の実施の形態における電気回路の作用を示すタイミングチャートである。
【図６】本発明の実施の形態における電気回路の別例の構成を示す回路図である。
【図７】従来の電気回路の構成を示す回路図である。
【符号の説明】
【００３６】
１０  内部回路、１２  ヒューズ素子、１４  電極、１６  制御ライン、２０  内部回路、２２  ヒューズ素子、２２ａ  幅広部分、２２ｂ  幅狭部分、２４  電界効果トランジスタ（スイッチング素子）、２６  コンパレータ、２８  ラッチ回路、３０  抵抗素子、３２  電界効果トランジスタ、１００，１０２  電気回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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