(57)【要約】【課題】  半導体ウェーハの上に形成される導電性突起と電気部品との間のアライメント許容範囲を増大させる。【解決手段】角領域を画定する上表面と側表面とを有する導電性突起が基板表面領域の上方に形成され、導電性突起の角領域が、アライメント許容範囲を増大させるために傾斜を付けられる。又は、一対の導電性ラインの間の基板ノード位置の上方に、最上表面を有する導電性プラグが形成される。導電性プラグの物質は、少なくともその一部が導電性ラインよりも高さ方向に高く配置される第２最上表面を画定するために不均等に除去される。一例として、導電性プラグ物質は、導電性プラグをファセットエッチングすることにより除去することが可能である。他の例として、導電性プラグ物質がドーパントで不均等にドープされ、高いドーパント濃度を含有する導電性プラグ物質が、低いドーパント濃度を含有するプラグ物質よりも速い速度でエッチングされる。【選択図】図１６
2007073979.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を形成する半導体製造方法であって、
基板上に、間隔をあけて近接して配置されており、所定の幅の概して平坦な第１の最上表面を有する一対の導電性接続突起を形成し、
前記所定の幅を減少させると共に概して平坦でない第２の最上表面を形成するように、少なくとも一つの前記導電性接続突起をエッチングし、
前記エッチングの後の前記導電性接続突起上に絶縁物質を形成し、
前記絶縁物質を貫通して、他の前記導電性接続突起に近接する少なくとも一つの導電性接続突起まで、少なくとも一つのコンタクト開口をエッチングし、
前記少なくとも一つの突起をエッチングする工程の直前に、前記少なくとも一つの導電性接続突起は、実質的に平坦な最上表面を有することを特徴とする半導体製造方法。
【請求項２】
導電性接続突起の両側をエッチングし、これらの最大幅を減少させることを特徴とする請求項１に記載の方法。
【請求項３】
エッチングは、少なくとも一つの導電性接続突起の少なくとも一つの最も外側の角部を少なくともエッチングすることを特徴とする請求項１に記載の方法。
【請求項４】
導電性突起を形成する半導体製造方法であって、
導電性突起がその上方に形成される表面領域を有する基板を提供し、
角領域を画定する上表面と、上表面の終端に連なる側表面とを有する導電性突起を前記表面領域の上方に形成し、
この導電性突起の角領域に傾斜を付け、この傾斜を付け始めるときに絶縁物質がこの角領域で前記側表面に支持されていることを特徴とする半導体製造方法。
【請求項５】
ＤＲＡＭ回路を形成する方法であって、
一対の導電性ラインの間であって、ビットラインとの電気的な接続が要求される基板ノード位置の上方に、最上表面を有する導電性プラグを形成し、
このプラグの最上表面で最外側部に近いところが、それらの間のプラグの物質よりも大きなドーパント濃度となるように、ドーパントによって導電プラグの物質を不均等にドープし、
前記導電性プラグの第１の最上表面から材料を不均等に除去し、少なくとも一部が前記導電性ラインよりも高くなるように配置されるように不均等な第２の最上表面を画定し、前記不均等な除去の前に導電性プラグの幅を減少させ、前記不均等な除去は低いドーパント濃度を含有する導電性プラグの物質よりも非常に高いドーパント濃度を含有する導電性プラグの物質をエッチングすることを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性突起を形成する半導体製造方法、及びアライメント許容範囲を増大させる方法に関するものである。
【背景技術】
【０００２】
半導体装置の寸法の縮小化に伴い、個々の装置部品のアライメントと、ミスアライメントに対する補償がますます重要になる。重要な部分のミスアライメントに関連した問題は、ショートや他の最悪な装置故障を起こし得る。
【０００３】
半導体装置を形成することにおいて、基板ノードの位置と装置部品の間に中間電気接続を形成するために、導電性プラグのような、物質の導電性突起を使うことは珍しくない。代表的な導電性突起を図１から図３に示す。
【０００４】
図１を参照すると、半導体ウェーハ片は、概して参照符号２０で示され、半導体基板２２からなる。本明細書においては、“半導体基板”という用語は、これに限定されるものではないが、半導体のウェーハ（単独か、その上に他の物質が載ったものを含む集合体）のようなバルク半導体物質や、半導体物質層（単独か、他の物質が含まれている集合体）を含むが、半導体物質からなるどんな構造体でも意味するように定義される。“基板”という用語は、これに限定されないが、上述の半導体基板を含む如何なる支持構造体をも指し示すものである。
【０００５】
一対の分離酸化領域２４が基板２２の上方に形成される。ポリシリコン層２８、シリサイド層３０及び絶縁キャップ３２を通常は含む複数の導電性ライン２６が設けられる。側壁スペーサ３４は、ライン２６の導電性部分及び非導電性部分上に設けられる。拡散領域３５が提供され、電気的な接続が要求されるノードの位置を形成する。ウェーハ片２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置の一部を構成する。導電性突起３６が提供される。最も中心の導電性突起３６は、拡散領域とこれから形成されるビットラインとの間の電気的な接続を確立するように配置される。導電性突起は、ボロフォスフォシリケイトグラス（ＢＰＳＧ）のような絶縁酸化層の開口内に一般的には形成され、その後平坦化される。ＢＰＳＧのような絶縁物質からなる層３８が、基板２２の上方に形成される。
【０００６】
図２を参照すると、一対のコンタクト開口４０が層３８を介して形成され、図示する突起３６を外側に向けて露出する。コンタクト開口４０は、その中に蓄積コンデンサが形成される開口を構成する。このようなコンデンサは、典型的には、開口４０内及び層３８の上方に導電性物質層を提供し、その後コンデンサ誘電体層とその上方のセルプレート層を堆積させることによって形成される。
【０００７】
図３を参照すると、図２の拡大された部分は、最も中心の導電性突起３６と、１つの開口４０の右側のエッジの点線で伸ばした部分との間のアライメント許容範囲Ｘの例を示す。Ｘよりも大きいコンタクト開口４０を形成するために用いられるマスクの導電性突起の方向のミスアライメントは、コンタクト開口４０と最も中心の導電性突起３６の重複をもたらし得る。これは、その後コンタクト開口４０の中に設けられる導電性コンデンサ物質が最も中心の導電性突起３６とショートする原因となり、それによって装置のこの部分が機能しなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体ウェーハの上に形成される導電性突起と電気部品との間のアライメント許容範囲を増大させることに関する関心から案出されたものである。
【課題を解決するための手段】
【０００９】
導電性突起を形成する半導体製造方法と、アライメント許容範囲を増大させる方法が記載されている。１つの例では、角領域を画定するための上表面とそれと接する側表面を含む導電性突起が基板表面領域の上方に形成される。導電性突起の角領域は、それに対するアライメント許容範囲を増大させるために、その後傾斜化される。もう１つの例では、導電性プラグが一対の導電性ライン間の基板ノード位置の上方に形成され、該プラグは最上面を有する。導電性プラグの物質は、少なくともその一部分が導電性ラインより高さ方向に高く配置される第２最上面を画定するために不均等に除去される。１つの形態では、導電性プラグ物質は、導電性プラグをファセットエッチングにより除去することが可能である。もう１つの形態では、導電性プラグ物質は、ドーパントで不均等にドープされており、ドーパントのより高い濃度を含有する導電性プラグ物質は、ドーパントのより低い濃度を含有するプラグ物質よりも速い速度でエッチングされる。
【実施例】
【００１０】
図４を参照すると、本発明の一実施例により処理中の半導体ウェーハ片が概して参照符号４２で表され、該ウェーハ片は半導体基板４４を含んでいる。ポリシリコン層４８、シリサイド層５０及び絶縁キャップ５２からなる一対の導電性ライン４６が基板４４の上方に形成される。側壁スペーサ５４は、ライン４６の導電性部分及び非導電性部分の上に設けられる。ライン４６は、電気的な接続が要求されるノード位置５６又はそれらの間の表面エリアを画定する、一対の間隔をあけて絶縁された導電性ラインを形成する。図示する望ましい実施例では、ノード位置５６は、ビットラインと接続される拡散領域５７からなる。他のノード位置は、ノード位置５６の横方向外側の拡散領域５７によって画定され、そして以下で明らかになるように、蓄積コンデンサとの電気的な接続が要求される位置を構成する。第１絶縁層５８は、ノード位置５６の上方であって導電性ラインの間に形成される。層５８の例示的な物質はＢＰＳＧである。
【００１１】
図５を参照すると、層５８は、略平坦な上表面６０となるように、化学機械研磨法により平坦化される。層５８の平坦化は、導電性ラインの絶縁キャップの上で、又はその上方で止めるようにすることが可能である。
【００１２】
図６を参照すると、ノード位置５６の上方に、略平坦な上表面６４を有する絶縁物質６２の第２の層が形成される。
【００１３】
図７を参照すると、基板４４の上方に、パターン化されたマスキング層６６が形成される。
【００１４】
図８を参照すると、第１及び第２の層５８，６２の両方の物質を貫通して、開口６８がノード位置の近くまで形成される。開口は、その上方にそれぞれ形成されるノード位置を露出するのに十分であることが好ましい。
【００１５】
図９を参照すると、導電性物質７０が、基板、絶縁物質６２の上方に、及び開口６８の中に形成される。開口は、好ましくは導電性物質で満たされる。例示的な導電性物質はポリシリコンである。
【００１６】
図１０を参照すると、導電性物質７０は、絶縁層上表面６４に対して平坦化される。こうすることで、開口６８内で導電性物質が分離され、基板の上方に平坦化された導電性突起７２が提供される。図示する望ましい実施例では、導電性突起７２は、ＤＲＡＭ回路の形成に関連して形成される導電性プラグを形成する。個々の導電性突起７２は、それぞれの側表面７６に接するそれぞれの上表面又は最上表面７４を含む。側表面は、それぞれがその上方に形成されるノード位置から突出し、表面７４の端部に連なっている。上表面及び側表面７４，７６間の結合部分は、個々の導電性突起の角領域を画定する。各突起の両角領域の中間であって角領域から離れたところは、中央領域７８である。
【００１７】
好ましくは図示のように、個々の導電性プラグは、導電性ラインの一つがノード位置から離れて突出する距離よりも遠い距離に、それの上方に各々が形成されるそれぞれのノード位置から離れて突出する。従って、各々のプラグの最上面は、両方の導電性ラインよりも上方に高度差をもって配置され、その絶縁物質６２の略平坦な部分と実質上共通な面となる。
【００１８】
図１１を参照すると、導電性突起の角領域は、傾斜付されている。図示の例では、角領域の傾斜付けは、図示の傾斜構造を提供するために、導電性突起のファセットエッチングにより作られる。そのようなエッチングは、非加熱チャックを用いるコールドウォール処理チャンバー内で行われる。他の条件には、１００Ｗ〜６００Ｗの間の電力設定、１０〜１００ｍＴｏｒｒの間の圧力設定、及び好ましくは４５度〜６０度の間の入射角を有するアルゴンイオンの使用が含まれる。絶縁物質は、ファセットエッチングの前に除去することができる。代わりに、絶縁物質をファセットエッチング中は残しておいても良い。
【００１９】
導電性突起のファセットエッチングは、少なくともその一部が導電性ラインより高さ方向で高く配置される第２最上面８０を十分に画定するように、導電性物質を不均等に除去するように行われる。この例では、各々のプラグの中央領域よりも角領域の方から、より多くの物質が除去され、第２最上面８０は、概して平坦ではなくなる。
【００２０】
図１２には、図１０に示すウェーハ片の後の工程に続く、第２実施例が示されている。この例では、導電性突起は、上表面及び側表面の近くが不均等にドープされている。このような不均等なドープは、約２０ｋｅＶから１０００ｋｅＶの間のエネルギーで、０度よりも大きく約６０度よりも小さい角度で、傾斜イオン注入法を用いて行われる。傾斜イオン注入は、より大きい注入が上表面ではなく角領域に対して起こるように、通常の角度の注入より大きい角度となるようにして行なわれる。その結果、導電性プラグの最も外側の側面部、例えば角領域は、中央領域の近くのそれらの間のプラグ物質よりも高いドーパント濃度を有することになる。絶縁物質６２（図１０）は、導電性プラグをドープする前に除去しても良いし、ドープ中は残しておいても良い。
【００２１】
図１３を参照すると、個々の導電性プラグは傾斜化されていることが分かる。これは、より高いドーパント濃度を含有する導電性プラグ又は突起の物質を、より低いドーパント濃度を有する導電性突起の物質よりも、速い速度でエッチングすることにより達成される。絶縁物質６２（図１０）は、導電性プラグをエッチングする前に除去しても良いし、エッチング中は残しておいても良い。導電性プラグの傾斜部分は、少なくともその一部が導電性ラインよりも高さ方向に高く配置される第２最上表面８０ａを画定するように導電性プラグの物質を不均等に除去することで作られる。例示的なエッチングは、プラグ物質のドライエッチング又はウェットエッチングである。前者では、角領域のエッチングを十分に促進するためにＣｌ２又はＨＢｒ化学反応を用いれば良い。後者では、十分に高いｐＨでのウェットエッチングを用いれば良い。例としては、ＴＭＡＨ又はＳＣＩ（ＡＰＭ）が含まれる。
【００２２】
図１４を参照すると、ＢＰＳＧは一例であるが、物質８２の層が基板の上方に形成される。
【００２３】
図１５を参照すると、開口８４が基板の上方に形成され、第１アライメント許容範囲Ｘ（図３）よりも大きい第２アライメント許容範囲Ｘ１を画定する。
【００２４】
図１６を参照すると、導電性物質８６が形成され、これは、最も右と最も左の導電性プラグ及びプラグがその上方に形成されるそれぞれの拡散領域との電気的な接続を行う。導電性物質８６は、それぞれの蓄積ノード層を構成する。誘電体層８８はそれぞれの蓄積ノード層８６の上に形成され、そして、それぞれの誘電体層の上にセルプレート層９０が形成される。導電性物質９４は、最も中心の導電性プラグの上方に形成され、導電性物質９４がその上方に形成される拡散領域と電気的な接続を行う。導電性物質９４はビットラインを構成する。ここで、ビットラインコンタクト物質とこれに隣接する蓄積コンデンサとの間のアライメント許容範囲が増大していることが分かる。
【００２５】
上述の方法及び構造の利点には、製造フローの僅かな改変のみでアライメント許容範囲を増大することができるということが含まれる。製造の実行可能性は、フォトアライメントにおいて又はフォトアライメント中に起こるシフトに対して向上することができる。更に、上記の方法は、より小さい装置の世代に対して、現代の技術の適用を可能にするものである。
【図面の簡単な説明】
【００２６】
【図１】図１は、従来の製造方法に従って進行中の半導体ウェーハ片の断面図である。
【図２】図２は、図１で示されたものの次の製造ステップにおける図１のウェーハ片の図である。
【図３】図３は、図２の一部分の拡大図である。
【図４】図４は、本発明の一実施例に従って進行中の半導体ウェーハ片の図である。
【図５】図５は、図４で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図６】図６は、図５で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図７】図７は、図６で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図８】図８は、図７で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図９】図９は、図８で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図１０】図１０は、図９で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図１１】図１１は、図１０で示されたものの次の製造ステップにおける図４のウェーハ片の図である。
【図１２】図１２は、本発明のもう一つの実施例に従った製造ステップにおける図１０のウェーハ片の図である。
【図１３】図１３は、図１２で示されたものの次の製造ステップにおける図１２のウェーハ片の図である。
【図１４】図１４は、図１１か図１３のどちらか一方に示されたものの次の製造ステップにおけるそれぞれの図のどちらか一方のウェーハ片の図である。
【図１５】図１５は、図１４で示されたものの次の製造ステップにおける図１４のウェーハ片の図である。
【図１６】図１６は、図１５で示されたものの次の製造ステップにおける図１４のウェーハ片の図である。
【符号の説明】
【００２７】
２０，４２  半導体ウェーハ
２２，４４  半導体基板
２６，４６  導電性ライン
３６，７２  導電性突起
３８  絶縁物質からなる層
４０，６８  開口
７４  最上表面
７６  側表面
８０  第２最上面
Ｘ，Ｘ１  アライメント許容範囲
【図１】
2007073979.tif 000003
【図２】
2007073979.tif 000004
【図３】
2007073979.tif 000005
【図４】
2007073979.tif 000006
【図５】
2007073979.tif 000007
【図６】
2007073979.tif 000008
【図７】
2007073979.tif 000009
【図８】
2007073979.tif 000010
【図９】
2007073979.tif 000011
【図１０】
2007073979.tif 000012
【図１１】
2007073979.tif 000013
【図１２】
2007073979.tif 000014
【図１３】
2007073979.tif 000015
【図１４】
2007073979.tif 000016
【図１５】
2007073979.tif 000017
【図１６】
2007073979.tif 000018