(57)【要約】【課題】隣接する低濃度のドリフト層及び高濃度層を有する半導体装置において、高耐圧化を図るとともにリーク電流の増大及び耐圧の劣化を防ぐことである。【解決手段】ソース電極８及びドレイン電極９ａと、ソース電極８とドレイン電極９ａとの間に形成し、オン状態で導電しオフ状態で空乏となる低濃度のｎ−ドリフト層１と、ソース電極８とドレイン電極９ａとの間に形成し、ｎ−ドリフト層１と同導電型であり高濃度であってｎ−ドリフト層１のドレイン電極９ａ側の面上に境界の欠陥を少なく形成されるｎ＋層５ａと、ソース電極８とドレイン電極９ａとの間に形成し、ｎ＋層５ａと同導電型であり高濃度であってｎ＋層５ａに貼り合わされるｎ＋層５ｂと、を備える。【選択図】図１
2007073741.tif 000002
【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、
前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる低濃度のドリフト層と、
前記第１電極と前記第２電極との間に形成し、前記ドリフト層と同導電型であり高濃度で当該ドリフト層の前記第２電極側の面上に境界の欠陥を少なく形成される第１高濃度層と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１電極と前記第２電極との間に形成し、前記第１高濃度層と同導電型であり高濃度で当該第１高濃度層に貼り合わされる第２高濃度層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２電極側から形成され前記ドリフト層及び前記第１高濃度層の境界面を含まないダイヤフラムが形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ドリフト層及び前記第１高濃度層の境界を含み、前記第１及び第２高濃度層の境界を含まない外側の側面に、前記ドリフト層とは逆導電型であり低濃度であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ドリフト層の外側の側面に、前記ドリフト層とは逆導電型であり低濃度であって、前記オフ状態で空乏となる低濃度層と、
前記第１濃度層の外側の側面に、前記低濃度層とは逆導電型である逆導電型層と、を備えることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項６】
オン状態で導電しオフ状態で空乏となる低濃度のドリフト層と、前記ドリフト層と同導電型であり高濃度で前記ドリフト層の主面と反対の面上に境界の欠陥を少なく形成される第１高濃度層と、前記第１高濃度層と同導電型且つ高濃度で前記第１高濃度層に貼り合わされる第２高濃度層と、を形成して基板とする基板形成工程と、
前記基板に不純物層を形成する工程と、
前記不純物層が形成された基板に分離溝を形成する工程と、
前記分離溝の側面に側面部を形成する側面形成工程と、
前記側面部が形成された基板の主面に第１電極を形成し、前記基板の主面の反対の面に第２電極を形成するとともに前記分離溝に応じて前記基板を分離して半導体装置とする工程と、
含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記基板形成工程は、
前記ドリフト層を有する第１基板の主面と反対の面上に境界の欠陥を少なく前記第１高濃度層を形成する工程と、
前記第１基板に形成された前記第１高濃度層に、前記第２高濃度層を有する第２基板を貼り合わせる貼り合わせ工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板形成工程は、
前記ドリフト層を有する第１基板と前記第２高濃度層を有する第２基板とを貼り合わせる工程と、
前記貼り合わされた第１及び第２基板に熱処理を施し、熱拡散により前記第１高濃度層を前記第１基板に形成する工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記基板の主面と反対の面から前記第１高濃度層及び前記第２高濃度層の貼り合わせ面までを取り除く工程を含むことを特徴とする請求項６から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記基板の主面と反対の面から前記第１高濃度層及び第２高濃度層の貼り合わせ面までを取り除く工程を含み、
前記貼り合わせ工程は、
前記第１高濃度層と前記第２基板とを、絶縁物を介して貼り合わせることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記基板の主面と反対の面側から前記第ドリフト層及び第１高濃度層の境界面を含まずにダイヤフラムを形成する工程を含むことを特徴とする請求項６から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記側面形成工程は、
前記ドリフト層及び前記第１高濃度層の境界面を含み、前記第１及び第２高濃度層の貼り合わせ面を含まない外側の側面に、前記ドリフト層とは逆伝導型であり低濃度であって、前記オフ状態で空乏となる低濃度層を形成する工程を含むことを特徴とする請求項６から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記側面形成工程は、
前記ドリフト層及び前記第１高濃度層の外側の側面に、前記ドリフト層とは逆伝導型であり低濃度であって、前記オフ状態で空乏となる低濃度層を形成する工程と、
前記低濃度層のうち前記第１高濃度層に対応する部分を、前記第１高濃度層と逆導電型化して逆伝導型層を形成する工程と、を含むことを特徴とする請求項６から１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー（ＳＳＲ：Solid State Relay）等に使われるＭＯＳ（Metal Oxide Semiconductor）、絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ： MOS Field Effect Transistor）、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ダイオード等に適用可能な半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、縦型二重拡散ＭＯＳ（縦型ＤＭＯＳ）ＦＥＴ等の半導体装置が実施されている。従来の半導体装置を、図１１及び図１２を用いて説明する。図１１に、従来の縦型ＤＭＯＳＦＥＴ７０の縦断面構成を示す。図１２に、従来の側面の端部を含む縦型ＤＭＯＳＦＥＴ７０の縦断面構成を示す。
【０００３】
図１１に示すように、従来の縦型ＤＭＯＳＦＥＴ７０は、ｎ型のシリコンで形成するｎ−ドリフト層２１と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層２５と、酸化膜６と、ゲート電極７と、ソース電極８と、ドレイン電極９ａと、を備えて構成される。
【０００４】
なお、以下で構成要素名における「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「−」は比較的低不純物濃度であることを意味する。
【０００５】
縦型ＤＭＯＳＦＥＴ７０のオフ時の耐圧は、ｎ−ドリフト層２１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層２１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層２１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【０００６】
図１２に示すように、縦型ＤＭＯＳＦＥＴ７０は、側面の物理的な端部において、ｐ−層１１ａを備える（例えば、特許文献１参照）。即ち、ｐ−層１１ａは、ｎ−ドリフト層２１の最も外側の側面に形成する。また、縦型ＤＭＯＳＦＥＴ７０は、ｐ−層１１ａの外側に酸化膜１０ａを備える。
【０００７】
次いで、図１３及び図１４を参照して、縦型ＤＭＯＳＦＥＴ７０の製造方法を説明する。図１３（ａ）に、縦型ＤＭＯＳＦＥＴ７０の貼り合わせ工程におけるウエハの縦断面構成を示す。図１３（ｂ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図１３（ｃ）に、同じく側面形成工程におけるウエハの縦断面構成を示す。図１３（ｄ）に、同じくダイシング工程におけるウエハの縦断面構成を示す。図１４に、貼り合わせ工程の各段階におけるウエハの縦断面構成を示す。
【０００８】
先ず、図１３（ａ）に示すように、低抵抗で高濃度のｎ＋層２５と、所定の耐圧及びオン抵抗となる厚み及び濃度を有するｎ−ドリフト層２１とを有するウエハを形成する工程が実行される。
【０００９】
具体的には、図１４に示すように、先ず、ｎ−ドリフト層２１のボンド基板２１ａと、ｎ＋層２５のベース基板２５ａとが別々に作製される。そして、ボンド基板２１ａとベース基板２５ａとが貼り合わされる。これは、高耐圧を得るために、ｎ−ドリフト層１の厚みを十分に取る必要があるが、例えば、耐圧が４０００［Ｖ］以上であれば３５０［μｍ］程度の厚さのｎ−ドリフト層２１が必要であり、ベース基板２５ａからのエピタキシャル成長でのｎ−ドリフト層２１の形成が難しいため、２枚の基板貼り合わせによりウエハが作製される。
【００１０】
そして、図１３（ｂ）に示すように、貼り合わせられたウエハの表面に不純物層（ｐベース層２等）等を形成する工程が実施される。そして、図１２（ｃ）に示すように、不純物層等が形成されたウエハの表面から、ｎ−ドリフト層２１を突き抜ける形で分離溝１２ｃを掘り側面を形成する工程が実行される。
【００１１】
そして、図１３（ｄ）に示すように、側面が形成されたウエハの表面及び裏面の電極（ソース電極８、ドレイン電極９ａ）を形成し、分離溝１２ｃ中をダイシングする工程が実行され、各チップとしての縦型ＤＭＯＳＦＥＴ７０に分離される。
【００１２】
次いで、図１５を参照して別の従来の縦型ＤＭＯＳＦＥＴ８０を説明する。図１５に、従来の側面の端部を含む縦型ＤＭＯＳＦＥＴ８０の縦断面構成を示す。なお、図１１の従来例と同じ要素には同一符号を付し、説明を省略する。
【００１３】
縦型ＤＭＯＳＦＥＴ８０は、縦型ＤＭＯＳＦＥＴ７０と同様であるが、側面の物理的な端部（最も外側の側面）において、Ｐベース層２上に酸化膜１３と、側面に酸化膜１０ｅ及びｐ−層１１ｅと、を備えて構成される。特に、ｎ−ドリフト層２１及びｎ＋層２５の貼り合わせ面Ｆ３が、ｐ−層１１ｅに交差し、その交差部分１４ｂを有する。
【特許文献１】特開２００４−３１９９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記従来の縦型ＤＭＯＳＦＥＴ７０においては、高耐圧が要求され、ｎ−ドリフト層２１の厚さを十分に確保するため、ｎ−ドリフト層２１とｎ＋層２５とを貼り合わせているが、このような構造の場合、ｎ−ドリフト層２１とｎ＋層２５との境界の結晶性が完全でなく、欠陥等が生じていた。このため、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ７０がオフ状態となり、ドレイン電極９ａとソース電極８との間に逆バイアス電圧が印加されると、空乏層が貼り合わせ面Ｆ３に達し、貼り合わせ面Ｆ３に存在する欠陥等によってリーク電流の増大や、耐圧の劣化を生じるという問題があった。また、このようなリーク電流の増大や、耐圧の劣化を生じるウエハで作製したデバイスは、安定性や信頼性が低下するという問題があった。
【００１５】
また、上記従来の縦型ＤＭＯＳＦＥＴ８０においては、ｎ−ドリフト層２１とｎ＋層２５との貼り合わせ面Ｆ３の欠陥がｐ−層１１ｅに反映され、側面での欠陥が見られることとなる。この構造で、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ８０がオフ状態となり、ドレイン電極９ａとソース電極８との間に逆バイアス電圧が印加されると、貼り合わせ面Ｆ３の交差部分１４ｂ付近で発生するリーク電流が増大するという問題があった。
【００１６】
本発明の課題は、隣接する低濃度のドリフト層及び高濃度層を有する半導体装置において、高耐圧化を図るとともにリーク電流の増大及び耐圧の劣化を防ぐことである。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１に記載の発明の半導体装置は、
第１電極及び第２電極と、
前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる低濃度のドリフト層と、
前記第１電極と前記第２電極との間に形成し、前記ドリフト層と同導電型であり高濃度で当該ドリフト層の前記第２電極側の面上に境界の欠陥を少なく形成される第１高濃度層と、を備えることを特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載の半導体装置において、
前記第１電極と前記第２電極との間に形成し、前記第１高濃度層と同導電型であり高濃度で当該第１高濃度層に貼り合わされる第２高濃度層を備えることを特徴とする。
【００１９】
請求項３に記載の発明は、請求項１又は２に記載の半導体装置において、
前記第２電極側から形成され前記ドリフト層及び前記第１高濃度層の境界面を含まないダイヤフラムが形成されることを特徴とする。
【００２０】
請求項４に記載の発明は、請求項１から３のいずれか一項に記載の半導体装置において、
前記ドリフト層及び前記第１高濃度層の境界を含み、前記第１及び第２高濃度層の境界を含まない外側の側面に、前記ドリフト層とは逆導電型であり低濃度であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする。
【００２１】
請求項５に記載の発明は、請求項１から３のいずれか一項に記載の半導体装置において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆導電型であり低濃度であって、前記オフ状態で空乏となる低濃度層と、
前記第１濃度層の外側の側面に、前記低濃度層とは逆導電型である逆導電型層と、を備えることを特徴とする。
【００２２】
請求項６に記載の発明の半導体装置の製造方法は、
オン状態で導電しオフ状態で空乏となる低濃度のドリフト層と、前記ドリフト層と同導電型であり高濃度で前記ドリフト層の主面と反対の面上に境界の欠陥を少なく形成される第１高濃度層と、前記第１高濃度層と同導電型であり高濃度で前記第１高濃度層に貼り合わされる第２高濃度層と、を形成して基板とする基板形成工程と、
前記基板に不純物層を形成する工程と、
前記不純物層が形成された基板に分離溝を形成する工程と、
前記分離溝の側面に側面部を形成する側面形成工程と、
前記側面部が形成された基板の主面に第１電極を形成し、前記基板の主面の反対の面に第２電極を形成するとともに前記分離溝に応じて前記基板を分離して半導体装置とする工程と、
含むことを特徴とする。
【００２３】
請求項７に記載の発明は、請求項６に記載の半導体装置の製造方法において、
前記基板形成工程は、
前記ドリフト層を有する第１基板の主面と反対の面上に境界の欠陥を少なく前記第１高濃度層を形成する工程と、
前記第１基板に形成された前記第１高濃度層に、前記第２高濃度層を有する第２基板を貼り合わせる貼り合わせ工程と、を含むことを特徴とする。
【００２４】
請求項８に記載の発明は、請求項６に記載の半導体装置の製造方法において、
前記基板形成工程は、
前記ドリフト層を有する第１基板と前記第２高濃度層を有する第２基板とを貼り合わせる工程と、
前記貼り合わされた第１及び第２基板に熱処理を施し、熱拡散により前記第１高濃度層を前記第１基板に形成する工程と、を含むことを特徴とする。
【００２５】
請求項９に記載の発明は、請求項６から８のいずれか一項に記載の半導体装置の製造方法において、
前記基板の主面と反対の面から前記第１高濃度層及び前記第２高濃度層の貼り合わせ面までを取り除く工程を含むことを特徴とする。
【００２６】
請求項１０に記載の発明は、請求項７に記載の半導体装置の製造方法において、
前記基板の主面と反対の面から前記第１高濃度層及び第２高濃度層の貼り合わせ面までを取り除く工程を含み、
前記貼り合わせ工程は、
前記第１高濃度層と前記第２基板とを、絶縁物を介して貼り合わせることを特徴とする。
【００２７】
請求項１１に記載の発明は、請求項６から１０のいずれか一項に記載の半導体装置の製造方法において、
前記基板の主面と反対の面側から前記第ドリフト層及び第１高濃度層の境界面を含まずにダイヤフラムを形成する工程を含むことを特徴とする。
【００２８】
請求項１２に記載の発明は、請求項６から１１のいずれか一項に記載の半導体装置の製造方法において、
前記側面形成工程は、
前記ドリフト層及び前記第１高濃度層の境界面を含み、前記第１及び第２高濃度層の貼り合わせ面を含まない外側の側面に、前記ドリフト層とは逆伝導型であり低濃度であって、前記オフ状態で空乏となる低濃度層を形成する工程を含むことを特徴とする。
【００２９】
請求項１３に記載の発明は、請求項６から１１のいずれか一項に記載の半導体装置の製造方法において、
前記側面形成工程は、
前記ドリフト層及び前記第１高濃度層の外側の側面に、前記ドリフト層とは逆伝導型であり低濃度であって、前記オフ状態で空乏となる低濃度層を形成する工程と、
前記低濃度層のうち前記第１高濃度層に対応する部分を、前記第１高濃度層と逆導電型化して逆伝導型層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００３０】
請求項１、６、７、８に記載の発明によれば、隣接する低濃度のドリフト層と第１及び第２の高濃度層とを有する半導体装置において、高耐圧化を図るとともにリーク電流の増大及び耐圧の劣化を防ぐことができる。
【００３１】
請求項２に記載の発明によれば、第１高濃度層と第２高濃度層との貼り合わせ面の欠陥をゲッタリングサイトとして用い、半導体装置の信頼性を向上できる。
【００３２】
請求項３、１１に記載の発明によれば、半導体装置の薄型化及び小型化を実現できる。
【００３３】
請求項４、１２に記載の発明によれば、低濃度層と貼り合わせ面との交差を防ぎ、その交差部分付近でのリーク電流及び耐圧の劣化を防ぐことができる。
【００３４】
請求項５、１３に記載の発明によれば、逆伝導型層付近でのリーク電流及び耐圧の劣化を防ぐことができる。
【００３５】
請求項９に記載の発明によれば、半導体装置を活性層のみにでき、薄型化及び小型化を実現できる。
【００３６】
請求項１０に記載の発明によれば、貼り合わせを安価に実現でき、半導体装置の低コスト化を実現できる。
【発明を実施するための最良の形態】
【００３７】
以下、添付図面を参照して本発明に係る第１〜第５の実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００３８】
（第１の実施の形態）
図１〜図４を参照して、本発明に係る第１の実施の形態を説明ずる。先ず、図１及び図２を参照して、本実施の形態の装置構成を説明する。図１に、本実施の形態の縦型ＤＭＯＳＦＥＴ２０の縦断面構成を示す。図２に、側面の端部を含む縦型ＤＭＯＳＦＥＴ２０の縦断面構成を示す。
【００３９】
図１に示すように、縦型ＤＭＯＳＦＥＴ２０は、ｎ型のシリコンで形成するｎ−ドリフト層１（ドリフト層）と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層５と、酸化膜６と、ゲート電極７と、ソース電極８（第１電極）と、ドレイン電極９ａ（第２電極）と、を備えて構成される。なお、図１１及び図１２の縦型ＤＭＯＳＦＥＴ７０と同じ要素には同一符号を付す。
【００４０】
また、基板の第１主面側（図１における上側）にソース電極８を形成する。また、基板の第２主面側（図１０における下側）にドレイン電極９ａを形成する。そして、第１主面は第２主面の反対の面となる。
【００４１】
さらに、ｎ−ドリフト層１は、ｐベース層２、ｐ＋層３及びｎ＋層４を介してソース電極８に接続する。また、ｎ−ドリフト層１は、ｎ＋層５を介してドレイン電極９ａに接続する。即ち、ｎ−ドリフト層１は、ソース電極８とドレイン電極９ａとの間に形成される。
【００４２】
縦型ＤＭＯＳＦＥＴ２０のオフ時の耐圧は、ｎ−ドリフト層１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【００４３】
また、ｎ＋層５は、ｎ＋層５ａ（第１高濃度層）と、ｎ＋層５ｂ（第２高濃度層）と、を備える。ｎ−ドリフト層１と、ｎ＋層５とは、直接貼り合わされるのではなく、ｎ−ドリフト層１上にｎ＋層５ａがエピタキシャル成長されており、そのエピタキシャル成長されたｎ＋層５ａと、ｎ＋層５ｂとが貼り合わせられている。
【００４４】
図２に示すように、縦型ＤＭＯＳＦＥＴ２０は、側面の物理的な端部において、ｐ−層１１ａ（低濃度層）を備える。即ち、ｐ−層１１ａは、ｎ−ドリフト層１の最も外側の側面に形成する。
【００４５】
また、ｐ−層１１ａは、ソース電極８からドレイン電極９ａへの向き（縦方向）に対する側面の物理的な端に形成する。さらにまた、ｐ−層１１ａは、ｎ−ドリフト層１と反対の導電型であるｐ型に形成する。即ち、ｐ−層１１ａとｎ−ドリフト層１とは逆極性である。
【００４６】
また、ｐ−層１１ａとｎ−ドリフト層１とは欠陥の少ない状態で接合している。さらに、ｐ−層１１ａは、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となると、空乏化する。また、縦型ＤＭＯＳＦＥＴ２０は、ｐ−層１１ａの外側に酸化膜１０ａを備える。酸化膜１０ａは、ｐ−層１１ａを保護できるため好適である。
【００４７】
ｐ−層１１ａを設けることにより、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となる場合に、ｎ−ドリフト層１との間で空乏層が形成され、酸化膜１０ａに正電荷が蓄積されたとしても、ｐベース層２及びｐ−層１１ａからの空乏層の広がりを抑制することがないので、縦型ＤＭＯＳＦＥＴ２０の耐圧を高めることができる。
【００４８】
ここで、縦型ＤＭＯＳＦＥＴ２０の動作を簡単に説明する。縦型ＤＭＯＳＦＥＴ２０において、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオン状態となると、ｎ−ドリフト層１は導電し、ドレイン電極９ａからソース電極８の向きに電流が流れる。また、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となり、ｎ−ドリフト層１は、ｐベース層２及びｐ−層１１ａとの接合から空乏層が拡張する。そして、ドレイン電極９ａとソース電極８との間の電圧が大きくなると、縦方向（素子内の厚み方向）と横方向（素子の幅の方向）との両方向に空乏化が拡張する。
【００４９】
詳細には、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となり、ドレイン電極９ａとソース電極８との間に逆バイアス電圧が印加されると、ｎ−ドリフト層１は、ｐベース層２及びｐ−層１１ａとの接合から空乏層が拡張する。その空乏層は貼り合わせ面Ｆ２に達する前に不純物濃度の境界としてのエピ成長面Ｆ１に達し、そこでｎ−ドリフト層１より濃度の高いｎ＋層５ａにより空乏層の伸びが抑えられる。このため、空乏層が貼り合わせ面Ｆ２に達することを防ぐことができる。
【００５０】
次いで、図３及び図４を参照して、縦型ＤＭＯＳＦＥＴ２０の製造方法を説明する。図３（ａ）に、縦型ＤＭＯＳＦＥＴ２０のエピタキシャル成長工程におけるウエハの縦断面構成を示す。図３（ｂ）に、同じく貼り合わせ工程におけるウエハの縦断面構成を示す。図３（ｃ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図３（ｄ）に、同じく側面形成工程におけるウエハの縦断面構成を示す。図３（ｅ）に、同じく表面電極形成及びバックグラインド工程におけるウエハの縦断面構成を示す。図３（ｆ）に、同じく裏面電極形成工程におけるウエハの縦断面構成を示す。図４に、エピタキシャル成長工程及び貼り合わせ工程の各段階におけるウエハの縦断面構成を示す。
【００５１】
先ず、図３（ａ）に示すように、所定の耐圧及びオン抵抗となる厚み及び濃度を有するｎ−ドリフト層１にｎ＋層５ａをエピタキシャル成長する工程が実行される。具体的には、図４に示すように、先ず、ｎ−ドリフト層１のボンド基板１ａ（第１基板）に、低抵抗で高濃度のｎ＋層５ａがエピタキシャル成長される。ボンド基板１ａとｎ＋層５ａとの間にはエピ成長面Ｆ１が形成される。
【００５２】
そして、図３（ｂ）に示すように、ｎ＋層５ａが形成されたｎ−ドリフト層１と、ｎ＋層５とを貼り合わせる工程が実行される。貼り合わせとは、例えば、２枚の基板を合せて熱処理を施すことにより、その２枚の基板をくっつける処理である。具体的には、図４に示すように、ｎ＋層５ａが形成されたボンド基板１ａと、ｎ＋層５のベース基板５ｂ（第２基板）とが貼り合わされる。ボンド基板１ａとベース基板５ｂとの間には貼り合わせ面Ｆ２が形成される。このようにして、高耐圧を得るためのｎ−ドリフト層１の厚みを十分に取ることができる。
【００５３】
そして、図３（ｃ）に示すように、貼り合わせられたウエハの表面に不純物層（ｐベース層２、ｐ＋層３、ｎ＋層４、酸化膜６）等を形成する工程が実行される。そして、図３（ｄ）に示すように、不純物層等が形成されたウエハの表面から、ｎ−ドリフト層１を突き抜ける形で分離溝１２ａを掘り、側面（ｐ−層１１ａ、酸化膜１０ａ）を形成する工程が実行される。側面は、ドライエッチング、エピタキシャル成長等により形成される。
【００５４】
そして、図３（ｅ）に示すように、側面が形成されたウエハの表面に電極（ソース電極８）を形成し、ウエハの裏面をバックグラインドする工程が実行される。ウエハの裏面がバックグラインドにより削られるが、ｎ＋層５が分離溝１２ａの底までは削られずに薄い状態で残される。このため、貼り合わせ面Ｆ２が残されるようにバックグラインドされる。貼り合わせ面Ｆ２を残しても、素子の機械的性質や電気的特性に大きな影響がないことが前提とされる。
【００５５】
そして、図３（ｆ）に示すように、表面電極が形成されバックグラインドされたウエハの裏面に電極（ドレイン電極９ａ）を形成しブレイクする工程が実行される。ブレイクにより、各チップとしての縦型ＤＭＯＳＦＥＴ２０に分離される。
【００５６】
以上、本実施の形態によれば、ｎ＋層５ａをエピタキシャル成長したｎ−ドリフト層１と、ｎ＋層のベース基板５ｂとの貼り合わせにより、ｎ−ドリフト層１及びｎ＋層５を形成するので、ｎ−ドリフト層１の厚さを確保できて高耐圧化を図ることができるとともに、空乏層の広がりを欠陥の少ないエピ成長面Ｆ１で抑制して貼り合わせ面Ｆ２に達することを防いで、リーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ２０の歩留まり、安定性及び信頼性を高めることができる。
【００５７】
また、貼り合わせ面Ｆ２の欠陥はゲッタリングサイトとして有効であり、素子の信頼性を向上できる。
【００５８】
また、ｎ−ドリフト層１とｎ＋層５との貼り合わせに高品質が要求されないため、安価な貼り合わせウエハを用いて縦型ＤＭＯＳＦＥＴ２０を製造でき、チップ単価を低減できる。
【００５９】
（第２の実施の形態）
図５及び図６を参照して、本発明に係る第２の実施の形態を説明する。図５に、本実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ３０の縦断面構成を示す。
【００６０】
図５に示すように、本実施の形態の縦型ＤＭＯＳＦＥＴ３０は、第１の実施の形態の縦型ＤＭＯＳＦＥＴ２０と同様の構成であるが、ｎ＋層５に代えてｎ＋層５Ａを備え、酸化膜１０ａに代えて酸化膜１０ｂを備える構成とする。
【００６１】
ｎ＋層５Ａは、エピ成長面Ｆ１のみを有し、貼り合わせ面Ｆ２を有さない。酸化膜１０ｂは、素子の厚さ方向全域に形成され、ドレイン電極９ａに接しているものとする。
【００６２】
次いで、図６を参照して、縦型ＤＭＯＳＦＥＴ３０の製造方法を説明する。図６（ａ）に、縦型ＤＭＯＳＦＥＴ３０のエピタキシャル成長工程におけるウエハの縦断面構成を示す。図６（ｂ）に、同じく貼り合わせ工程におけるウエハの縦断面構成を示す。図６（ｃ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図６（ｄ）に、同じく側面形成工程におけるウエハの縦断面構成を示す。図６（ｅ）に、同じく表面電極形成及びバックグラインド工程におけるウエハの縦断面構成を示す。図６（ｆ）に、同じく裏面電極形成工程におけるウエハの縦断面構成を示す。
【００６３】
図６（ａ）〜（ｄ）に示すエピタキシャル成長工程、貼り合わせ工程、不純物層等形成工程及び側面形成工程は、それぞれ順に、図３（ａ）〜（ｄ）に示すエピタキシャル成長工程、貼り合わせ工程、不純物層等形成工程及び側面形成工程と同様である。
【００６４】
そして、図６（ｅ）に示すように、側面が形成されたウエハの表面に電極（ソース電極８）を形成し、ウエハの裏面をバックグラインドする工程が実行される。ウエハの裏面のバックグラインドにより分離溝１２ａの底まで削られ、ウエハが各チップに分離される。分離溝１２ａを貼り合わせ面Ｆ２の下まで掘っておけば、バックグラインドにより貼り合わせ面Ｆ２の上まで削り上げられ、貼り合わせ面Ｆ２が取り除かれる。
【００６５】
そして、図６（ｆ）に示すように、表面電極が形成されバックグラインドされたウエハの裏面に電極（ドレイン電極９ａ）を形成する工程が実行される。この電極形成の際には、ハードマスク等を用いて、ウエハ裏面のみに電極材がつくようにする。このようにして、各チップとしての縦型ＤＭＯＳＦＥＴ３０が製造される。
【００６６】
以上、本実施の形態によれば、第１の実施の形態と同様に、縦型ＤＭＯＳＦＥＴ３０の高耐圧化を図ることができるとともに、バックグラインド工程により貼り合わせ面Ｆ２を削除するので、リーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ３０の歩留まり、安定性及び信頼性を高めることができる。
【００６７】
また、ｎ−ドリフト層１のボンド基板１ａとｎ＋層５Ａのベース基板５ｂとの貼り合わせに高品質が要求されないため、安価な貼り合わせウエハを用いて縦型ＤＭＯＳＦＥＴ３０を製造でき、チップ単価を低減できる。また、貼り合わせ面Ｆ２を削除するので、素子を活性層のみにできるので無駄な部分がなく、縦型ＤＭＯＳＦＥＴ３０の薄型化及び小型化が可能である。
【００６８】
（第３の実施の形態）
図７及び図８を参照して、本発明に係る第２の実施の形態を説明する。図７に、本実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ４０の縦断面構成を示す。
【００６９】
図７に示すように、本実施の形態の縦型ＤＭＯＳＦＥＴ４０は、第２の実施の形態の縦型ＤＭＯＳＦＥＴ３０と同様の構成であるが、ｎ＋層５Ａに代えてｎ＋層５Ｂを備え、酸化膜１０ｂに代えて酸化膜１０ｃを備え、ドレイン電極９ａに代えてドレイン電極９ｂを備える構成とする。
【００７０】
ｎ＋層５Ｂは、エピ成長面Ｆ１のみを有し、貼り合わせ面Ｆ２を有さず、その裏面にダイヤフラムが形成される。酸化膜１０ｃは、素子の厚さ方向全域に形成され、ドレイン電極９ｂに接していないものとする。ドレイン電極９ｂは、ｎ＋層５Ｂのダイヤフラム部分に形成される。
【００７１】
次いで、図８を参照して、縦型ＤＭＯＳＦＥＴ４０の製造方法を説明する。図８（ａ）に、縦型ＤＭＯＳＦＥＴ４０のエピタキシャル成長工程におけるウエハの縦断面構成を示す。図８（ｂ）に、同じく貼り合わせ工程におけるウエハの縦断面構成を示す。図８（ｃ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図８（ｄ）に、同じくダイヤフラム形成工程におけるウエハの縦断面構成を示す。図８（ｅ）に、同じく側面形成工程におけるウエハの縦断面構成を示す。図８（ｆ）に、同じく電極形成及びバックグラインド工程におけるウエハの縦断面構成を示す。
【００７２】
図８（ａ）〜（ｃ）に示すエピタキシャル成長工程、貼り合わせ工程及び不純物層等形成工程は、それぞれ順に、図３（ａ）〜（ｄ）に示すエピタキシャル成長工程、貼り合わせ工程及び不純物層等形成工程と同様である。
【００７３】
そして、図８（ｄ）に示すように、不純物層等が形成されたウエハの裏面にダイヤフラムを形成する工程が実行される。具体的には、ウエハの裏面に、ｎ＋層のベース基板５ｂを突き抜け且つエピ成長面Ｆ１を突き抜けない深さでダイヤフラムエッチングが施される。
【００７４】
そして、図８（ｅ）に示すように、ダイヤフラムが形成されたウエハの表面から、ｎ−ドリフト層１を突き抜ける形で分離溝１２ｂを掘り側面（ｐ−層１１ａ、酸化膜１０ｃ）を形成する工程が実行される。分離溝１２ｂは、ダイヤフラムのない領域に掘られるので、ウエハがバラバラになることがない。
【００７５】
そして、図８（ｆ）に示すように、側面が形成されたウエハの表面及び裏面に電極（ソース電極８、ドレイン電極９ｂ）を形成し、ウエハの裏面をバックグラインドする工程が実行される。ウエハの裏面のバックグラインドにより分離溝１２ｂの底まで削られ、ウエハが各チップに分離される。分離溝１２ｂを貼り合わせ面Ｆ２の下まで掘っておけば、バックグラインドにより貼り合わせ面Ｆ２の上まで削り上げられ、貼り合わせ面Ｆ２が取り除かれる。このようにして、各チップとしての縦型ＤＭＯＳＦＥＴ４０が製造される。
【００７６】
以上、本実施の形態によれば、第１の実施の形態と同様に、縦型ＤＭＯＳＦＥＴ４０の高耐圧化を図ることができるとともに、バックグラインド工程により貼り合わせ面Ｆ２を削除するので、リーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ４０の歩留まり、安定性及び信頼性を高めることができる。
【００７７】
また、ｎ−ドリフト層１のボンド基板１ａとｎ＋層５Ｂのベース基板５ｂとの貼り合わせに高品質が要求されないため、安価な貼り合わせウエハを用いて縦型ＤＭＯＳＦＥＴ３０を製造でき、チップ単価を低減できる。また、ダイヤフラム形成工程及びバックグラインド工程により、貼り合わせ面Ｆ２を削除するので、素子を活性層のみにできるので無駄な部分がなく、縦型ＤＭＯＳＦＥＴ３０の薄型化及び小型化を実現できる。さらに、分離溝１２ｂをダイヤフラムの他の領域に形成するので、ｎ＋層５Ｂをダイヤフラムで取り除いても、各チップの縦型ＤＭＯＳＦＥＴ３０がバラバラになることを防ぐことができる。
【００７８】
なお、本実施の形態において、ｎ＋層５ａがエピタキシャル成長されたｎ−ドリフト層１のボンド基板１ａと、ｎ＋層５Ｂのベース基板５ｂとの貼り合わせにおいて、ｎ＋層５ａ上又はベース基板５ｂ上に酸化膜（絶縁物）を形成し、その酸化膜を挟んで貼り合わせする構成としてもよい。但し、この構成では、ダイヤフラムエッチング後にその酸化膜のエッチングを行い、ｎ＋層５ａとのコンタクトを行う必要がある。この構成は、第２の実施の形態でも同様である。
【００７９】
また、本実施の形態において、ｎ＋層５ａの濃度を濃くすると、ｎ−ドリフト層１のボンド基板の反りによって、基板の貼り合わせが難しくなる場合には、ｎ＋層５ａの濃度を下げ、ダイヤフラムエッチング後に、ウエハ裏面に、ドレイン電極９ｂとのコンタクトのためのん＋層を形成する構成としてもよい。
【００８０】
また、本実施の形態において、ダイヤフラムの終点検出の方法として、貼り合わせる基板の面方位を変えて終点にする方法や、上記のように酸化膜を、ｎ−ドリフト層１のボンド基板１ａとｎ＋層のベース基板５ｂとの間に挟み終点検出としてもよい。
【００８１】
（第４の実施の形態）
図９を参照して、本発明に係る第４の実施の形態を説明する。図９に、本実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ５０の縦断面構成を示す。
【００８２】
図９に示すように、本実施の形態の縦型ＤＭＯＳＦＥＴ５０は、第１の実施の形態の縦型ＤＭＯＳＦＥＴ２０と同様の構成であるが、酸化膜１３を備え、ｐ−層１１ａに代えてｐ−層１１ｂ（低濃度層）を備え、酸化膜１０ａに代えて酸化膜１０ｄを備える構成とする。
【００８３】
ｐ−層１１ｂは、縦型ＤＭＯＳＦＥＴ５０の側面に、Ｐベース層２の下から貼り合わせ面Ｆ２の上で且つエピ成長面Ｆ１の下まで形成される。つまり、ｐ−層１１ｂは、エピ成長面Ｆ１との交差部分１４ａを有し、貼り合わせ面Ｆ２とは交差しない。酸化膜１０ｄは、厚さ方向についてｐ−層１１ｂに対応して形成される。
【００８４】
縦型ＤＭＯＳＦＥＴ５０において、貼り合わせ面Ｆ２の欠陥は、デバイス内部に存在することになり、ｐ−層１１ｂに反映されることがなくｐ−層１１ｂでの欠陥の発生を防ぐことができる。このような縦型ＤＭＯＳＦＥＴ５０において、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ５０がオフ状態となり、ドレイン電極９ａとソース電極８との間に逆バイアスが印加されても、ｐ−層１１ｂの交差部分１４ａ付近でのリーク電流及び耐圧の劣化に影響を与えることがない。
【００８５】
以上、本実施の形態によれば、第１の実施の形態と同様に、縦型ＤＭＯＳＦＥＴ５０の高耐圧化を図ることができるとともに、リーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ６０の歩留まり、安定性及び信頼性を高めることができる。
【００８６】
さらに、ｐ−層１１ｂと貼り合わせ面Ｆ２とが交差しないので、交差部分１４ａ付近でのリーク電流及び耐圧の劣化を防ぐことができる。
【００８７】
（第５の実施の形態）
図１０を参照して、本発明に係る第５の実施の形態を説明する。図１０に、本実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ６０の縦断面構成を示す。
【００８８】
図１０に示すように、本実施の形態の縦型ＤＭＯＳＦＥＴ６０は、第４の実施の形態の縦型ＤＭＯＳＦＥＴ５０と同様の構成であるが、ｐ−層１１ｂに代えてｐ−層１１ｃ及びｎ層１１ｄ（逆導電型層）を備える構成とする。
【００８９】
ｐ−層１１ｂは、縦型ＤＭＯＳＦＥＴ６０の側面に、Ｐベース層２の下からｎ＋層５ａを除き貼り合わせ面Ｆ２の下まで形成される。ｎ層１１ｄは、縦型ＤＭＯＳＦＥＴ５０の側面に、ｎ＋層５ａに対応する位置に形成される。
【００９０】
縦型ＤＭＯＳＦＥＴにおいて、ｎ−ドリフト層１上にｎ＋層５ａをエピタキシャル成長する構成は、熱処理工程でのスリップや、ｎ＋層５ａの片側成膜によるウエハのストレス、反りが発生するおそれがある。このような技術的要因や、製造コストを抑えるといったコスト的な要因により、ｎ＋層５ａを薄く形成することが要求される場合に、縦型ＤＭＯＳＦＥＴ５０の構造が有効となる。
【００９１】
縦型ＤＭＯＳＦＥＴ５０の製造では、先ず、エピタキシャル成長工程において、第１の実施の形態の製造方法のエピタキシャル成長工程と同様に、ｎ−ドリフト層１のボンド基板１ａに、低抵抗で高濃度のｎ＋層５ａがエピタキシャル成長されるが、ｎ＋層５ａの濃度を濃く、その厚さを薄くするように形成される。
【００９２】
第１の実施の形態の製造方法の側面形成工程と同様に、ｐ−層１１ｃ及びｎ層１１ｄを形成する場合に、例えば、ウエハの側面にエピタキシャル成長でｐ−層が形成され、次いで、形成されたｐ−層の横方向の熱拡散で、ｎ＋層５ａに接するｐ−層部分がｎ型化されてｎ層１１ｄが形成される。残ったｐ−層がｐ−層１１ｃとなる。この構造では、ｐ−層１１ｃの幅とｎ＋層５ａの濃度との関係で、ｐ−層形成後の熱拡散でｎ＋層５ａに接するｐ−層をｎ型化できなければならない。
【００９３】
ｎ層１１ｄを設けることにより、ｐベース層２及びｐ−層１１ａと、貼り合わせ面Ｆ２とが分離される。ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ５０がオフ状態となる場合に、ドレイン電極９ａとソース電極８との間に逆バイアス電圧が印加されても、ｐ−層１１ａ中を伸びていく空乏層がｎ層１１ｄに伸びていくことができなく、ｐベース層２及びｐ−層１１ａから広がる空乏層が貼り合わせ面Ｆ２に達することを防ぐことができる。
【００９４】
以上、本実施の形態によれば、第１の実施の形態と同様に、縦型ＤＭＯＳＦＥＴ６０の高耐圧化を図ることができるとともに、リーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ６０の歩留まり、安定性及び信頼性を高めることができる。
【００９５】
さらに、ｐ−層１１ｂと貼り合わせ面Ｆ２とが交差しなく、またｎ層１１ｄを設けることにより、ｎ層１１ｄ付近でのリーク電流及び耐圧の劣化を防ぐことができる。
【００９６】
なお、上記各実施の形態における記述は、本発明に係る半導体装置及び半導体装置製造方法の一例であり、これに限定されるものではない。
【００９７】
例えば、上記各実施の形態では、半導体装置としての縦型ＤＭＯＳＦＥＴについて説明したが、これに限定されるものではなく、隣接する低濃度及び高濃度の不純物層を有する半導体リレー（ＳＳＲ）等に使われるＭＯＳ、その他の絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ）、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ）、ダイオード等の他の種類の半導体装置に適用することとしてもよい。
【００９８】
また、上記各実施の形態では、ｎ−ドリフト層１上にｎ＋層５ａをエピタキシャル成長により形成する例を説明したが、これに限定されるものではなく、ｎ−ドリフト層上にｎ＋層を、イオン注入、プレデポジション等の方法で形成したり、ｎ−ドリフト層のボンド基板とｎ＋層のベース基板とを貼り合わせた後、高温長時間熱処理を施し、ベース基板からボンド基板へ深い拡散をさせることにより、ボンド基板にｎ＋層を形成する構成等としてもよい。
【００９９】
また、上記各実施の形態では、隣接する低濃度及び高濃度の不純物層として、ｎ−ドリフト層１とｎ＋層５，５Ａ，５Ｂとの例を説明したが、これに限定されるものではなく、反対の導電型（極性）（ｐ−層１及びｐ＋層）に適用することとしてもよい。
【０１００】
また、上記各実施の形態の少なくとも２つを適宜組み合わせる構成としてもよい。
【０１０１】
その他、上記各実施の形態における半導体装置としての縦型ＤＭＯＳＦＥＴの細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係る第１の実施の形態の縦型ＤＭＯＳＦＥＴ２０の縦断面図である。
【図２】側面の端部を含む縦型ＤＭＯＳＦＥＴ２０の縦断面図である。
【図３】（ａ）は、縦型ＤＭＯＳＦＥＴ２０のエピタキシャル成長工程におけるウエハの縦断面図である。（ｂ）は、同じく貼り合わせ工程におけるウエハの縦断面図である。（ｃ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｄ）は、同じく側面形成工程におけるウエハの縦断面図である。（ｅ）は、同じく表面電極形成及びバックグラインド工程におけるウエハの縦断面図である。（ｆ）は、同じく裏面電極形成工程におけるウエハの縦断面図である。
【図４】エピタキシャル成長工程及び貼り合わせ工程の各段階におけるウエハの縦断面図である。
【図５】本発明に係る第２の実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ３０の縦断面図である。
【図６】（ａ）は、縦型ＤＭＯＳＦＥＴ３０のエピタキシャル成長工程におけるウエハの縦断面図である。（ｂ）は、同じく貼り合わせ工程におけるウエハの縦断面図である。（ｃ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｄ）は、同じく側面形成工程におけるウエハの縦断面図である。（ｅ）は、同じく表面電極形成及びバックグラインド工程におけるウエハの縦断面図である。（ｆ）は、同じく裏面電極形成工程におけるウエハの縦断面図である。
【図７】本発明に係る第３の実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ４０の縦断面図である。
【図８】（ａ）は、縦型ＤＭＯＳＦＥＴ４０のエピタキシャル成長工程におけるウエハの縦断面図である。（ｂ）は、同じく貼り合わせ工程におけるウエハの縦断面図である。（ｃ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｄ）は、同じくダイヤフラム形成工程におけるウエハの縦断面図である。（ｅ）は、同じく側面形成工程におけるウエハの縦断面図である。（ｆ）は、同じく電極形成及びバックグラインド工程におけるウエハの縦断面図である。
【図９】本発明に係る第４の実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ５０の縦断面図である。
【図１０】本発明に係る第５の実施の形態の側面の端部を含む縦型ＤＭＯＳＦＥＴ６０の縦断面図である。
【図１１】従来の縦型ＤＭＯＳＦＥＴ７０の縦断面図である。
【図１２】従来の側面の端部を含む縦型ＤＭＯＳＦＥＴ７０の縦断面図である。
【図１３】（ａ）は、縦型ＤＭＯＳＦＥＴ７０の貼り合わせ工程におけるウエハの縦断面を示す図である。（ｂ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｃ）は、同じく側面形成工程におけるウエハの縦断面図である。（ｄ）は、同じくダイシング工程におけるウエハの縦断面図である。
【図１４】貼り合わせ工程の各段階におけるウエハの縦断面図である。
【図１５】従来の側面の端部を含む縦型ＤＭＯＳＦＥＴ８０の縦断面図である。
【符号の説明】
【０１０３】
２０，３０，４０，５０，６０  縦型ＤＭＯＳＦＥＴ
１，２１  ｎ−ドリフト層
１ａ，２１ａ  ボンド基板
２  ｐベース層
３  ｐ＋層
４  ｎ＋層
５，５Ａ，５Ｂ，２５  ｎ＋層
５ａ，２５ａ  ｎ＋層
５ｂ  ベース基板
６  酸化膜
７  ゲート電極
８  ソース電極
９ａ，９ｂ  ドレイン電極
１０ａ，１０ｂ，１０ｃ，１０ｄ  酸化膜層
１１ａ，１１ｂ，１１ｃ  ｐ−層
１１ｄ  ｎ層
１２ａ，１２ｂ，１２ｃ  分離溝
１３  酸化膜
１４ａ，１４ｂ  交差部分  
Ｆ１  エピ成長面
Ｆ２，Ｆ３  貼り合わせ面
【図１】
2007073741.tif 000003
【図２】
2007073741.tif 000004
【図３】
2007073741.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007073741.tif 000011
【図１０】
2007073741.tif 000012
【図１１】
2007073741.tif 000013
【図１２】
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【図１３】
2007073741.tif 000015
【図１４】
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【図１５】
2007073741.tif 000017