(57)【要約】【課題】センスアンプが小さく、かつデータをメモリセルへ確実に書き込める半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルＭＣに接続され、互いに逆極性のデータを伝達する第１および第２のビット線ＢＬＬ、ｂＢＬＬと、第１および第２のセンスノードＳＡ、ｂＳＡと、第１のビット線と第１のセンスノードとの間の第１のトランスファゲートＴＧＬ１と、第２のビット線と第２のセンスノードとの間の第２のトランスファゲートＴＧＬ２と、センスノードＳＡ、ｂＳＡ間のラッチ回路ＦＦ１、ＦＦ２と、メモリセルへのデータ書込みまたはデータ書戻し時に活性化されている書込み信号線ＦＢＬと、データ書込みまたはデータ書戻し時において、第１のビット線に書込み信号線を接続し、かつ第２のビット線に第１のセンスノードを接続し、あるいは、第２のビット線に書込み信号線を接続し、かつ第１のビット線に第２のセンスノードを接続するゲート回路ＧＣＬとを備えている。【選択図】図３
2007323700.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
前記メモリセルに接続され、互いに逆極性のデータを伝達する第１のビット線および第２のビット線と、
前記第１のビット線および前記第２のビット線のそれぞれのデータを伝達する第１のセンスノードおよび第２のセンスノードと、
前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、
前記第１のセンスノードと前記第２のセンスノードとの間に設けられたラッチ回路と、
前記メモリセルへのデータ書込みまたはデータ書戻し時に活性化されている書込み信号線と、
データ書込みまたはデータ書戻し時において、前記第１のビット線に前記書込み信号線を接続し、かつ前記第２のビット線に前記第１のセンスノードを接続し、あるいは、前記第２のビット線に前記書込み信号線を接続し、かつ前記第１のビット線に前記第２のセンスノードを接続するゲート回路とを備えた半導体記憶装置。
【請求項２】
前記ゲート回路は、
前記第１のセンスノードと前記第２のビット線との間に設けられ、ゲートが前記書込み信号線に接続された第１導電型の第１のトランジスタと、
前記第２のセンスノードと前記第１のビット線との間に設けられ、ゲートが前記書込み信号線に接続された第１導電型の第２のトランジスタと、
前記書込み信号線と前記第１のビット線との間に設けられ、ゲートが前記第１のセンスノードに接続された第２導電型の第３のトランジスタと、
前記書込み信号線と前記第２のビット線との間に設けられ、ゲートが前記第２のセンスノードに接続された第２導電型の第４のトランジスタとを含み、
データ書込みまたはデータ書戻し時において、前記第１のトランジスタおよび前記第３のトランジスタがオンし、あるいは、前記第２のトランジスタおよび前記第４のトランジスタがオンすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
前記メモリセルに接続され、互いに逆極性のデータを伝達する第１のビット線および第２のビット線と、
前記第１のビット線および前記第２のビット線のそれぞれのデータを伝達する第１のセンスノードおよび第２のセンスノードと、
前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、
前記第１のセンスノードと前記第２のセンスノードとの間に設けられたラッチ回路と、
前記メモリセルへのデータ書込みまたはデータ書戻し時に或る電位レベルにある第１の書込み信号線と、
前記メモリセルへのデータ書込みまたはデータ書戻し時に前記第１の書込み信号線とは異なる電位レベルにある第２の書込み信号線と、
データ書込みまたはデータ書戻し時において、前記第１の書込み信号線を前記第１のビット線および前記第２のビット線の両方に接続した後に、前記第１のビット線または前記第２のビット線に前記第２の書込み信号線を接続するゲート回路とを備えた半導体記憶装置。
【請求項４】
前記ゲート回路は、
前記第１のビット線と前記第１の書込み信号線との間に設けられた第１導電型の第１のトランジスタと、
前記第２のビット線と前記第１の書込み信号線との間に設けられた第１導電型の第２のトランジスタと、
前記第１のビット線と前記第２の書込み信号線との間に設けられ、ゲートが前記第１のセンスノードに接続された第２導電型の第３のトランジスタと、
前記第２のビット線と前記第２の書込み信号線との間に設けられ、ゲートが前記第２のセンスノードに接続された第２導電型の第４のトランジスタとを含み、
データ書込みまたはデータ書戻し時において、前記第１のトランジスタおよび前記第２のトランジスタをオンし、次に、前記第３のトランジスタまたは前記第４のトランジスタをオンすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
データ書込みまたはデータ書戻し時において前記第２の書込み信号線の電位よりも低い電位を前記第３のトランジスタおよび前記第４のトランジスタの各ボディに印加するボディ電位線をさらに備えたことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、ＦＢＣ（Floating Body Cell）のセンスアンプに関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）で構成され、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
ＦＢＣに用いられるセンスアンプは、互いに逆極性のデータを検出するセンスノード対を備えている。センスアンプは、センスノード対の間にラッチ回路を備えている。ラッチ回路は、ビット線対を介してメモリセルからのデータを論理的に反転した状態でセンスノード対にラッチする。従って、ラッチされたデータをメモリセルへ書き戻すときには、センスアンプは、センスノード対のデータを反転してメモリセルへ送る必要がある。
【０００４】
このために従来のセンスアンプは、データ読出し時におけるビット線対とセンスノード対との接続関係をデータ書戻し時において逆にするために、ビット線対とセンスノード対との間にリストア専用のトランスファゲートを設けていた。
【０００５】
ラッチ回路は、通常、センスノード対にクロスカップリングされた２つのトランジスタによって構成されている。データをメモリセルへ確実に書き込むためには、このラッチ回路を構成するトランジスタの電流駆動能力を大きくしなければならない。即ち、ラッチ回路を構成するトランジスタのサイズ（Ｗ／Ｌ）を大きくしなければならない。サイズ（Ｗ／Ｌ）を大きくするためには、ゲート幅Ｗを大きくするか、あるいは、ゲート長Ｌを小さくすればよい。
【０００６】
しかし、データのリストア時には、ラッチ回路を構成するトランジスタおよびリストア専用のトランスファゲートの両方を介してメモリセルへデータを書き込むため、ゲート長の総和が大きくなる。従って、電流駆動能力を維持あるいは増大させるために、ラッチ回路を構成するトランジスタおよびトランスファゲートのゲート幅Ｗを大きくしなければならない。これは、トランジスタの面積の増大につながる。
【０００７】
トランジスタの面積が大きいと、センスアンプの占有面積が大きくなる。センスアンプはビット線対ごとに設けられているため、センスアンプの占有面積が大きいと、ＦＢＣメモリ装置全体が大きくなる。
【特許文献１】特開２００５−３０２２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
センスアンプが小さく、かつデータをメモリセルへ確実に書き込むことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルに接続され、互いに逆極性のデータを伝達する第１のビット線および第２のビット線と、前記第１のビット線および前記第２のビット線のそれぞれのデータを伝達する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、前記第１のセンスノードと前記第２のセンスノードとの間に設けられたラッチ回路と、前記メモリセルへのデータ書込みまたはデータ書戻し時に活性化されている書込み信号線と、データ書込みまたはデータ書戻し時において、前記第１のビット線に前記書込み信号線を接続し、かつ前記第２のビット線に前記第１のセンスノードを接続し、あるいは、前記第２のビット線に前記書込み信号線を接続し、かつ前記第１のビット線に前記第２のセンスノードを接続するゲート回路とを備えている。
【００１０】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルに接続され、互いに逆極性のデータを伝達する第１のビット線および第２のビット線と、前記第１のビット線および前記第２のビット線のそれぞれのデータを伝達する第１のセンスノードおよび第２のセンスノードと、前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、前記第１のセンスノードと前記第２のセンスノードとの間に設けられたラッチ回路と、前記メモリセルへのデータ書込みまたはデータ書戻し時に或る電位レベルにある第１の書込み信号線と、前記メモリセルへのデータ書込みまたはデータ書戻し時に前記第１の書込み信号線とは異なる電位レベルにある第２の書込み信号線と、データ書込みまたはデータ書戻し時において、前記第１の書込み信号線を前記第１のビット線および前記第２のビット線の両方に接続した後に、前記第１のビット線または前記第２のビット線に前記第２の書込み信号線を接続するゲート回路とを備えている。
【発明の効果】
【００１１】
本発明による半導体記憶装置は、従来よりもセンスアンプが小さく、かつデータをメモリセルへ確実に書き込むことができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。
【００１４】
本実施形態によるＦＢＣメモリ装置は、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。本実施形態では、ビット線ＢＬＬまたはＢＬＲを第１のビット線とし、ビット線ｂＢＬＬまたはｂＢＬＲを第２のビット線とする。
【００１５】
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１で示されている。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１６】
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをグランドに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を接地電位に等しくする。
【００１７】
図２は、メモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。
【００１８】
例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
【００１９】
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００２０】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００２１】
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
【００２２】
図３は、センスアンプＳ／Ａの構成を示す回路図である。センスアンプＳ／Ａは、左右に設けられたビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲに接続されており、２つのビット線対に対応して設けられている。実際のデータ読出し／書込み動作では、センスアンプＳ／Ａは、いずれか一方のビット線対からデータを受け取り、あるいは、いずれか一方のビット線対へデータを送る。このとき、他方のビット線対は、トランスファゲートによってセンスノード対から切断されている。
【００２３】
センスアンプＳ／Ａは、一対のセンスノードＳＡ、ｂＳＡを含む。本実施形態では、センスアンプＳＡが第１のセンスノードであり、センスアンプｂＳＡが第２のセンスノードである。センスノードＳＡは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。センスノードｂＳＡは、トランスファゲートＴＧＬ２を介してビット線ｂＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ｂＢＬＲに接続されている。トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ２およびＴＧＲ２はＮ型ＦＥＴで構成されている。
【００２４】
トランスファゲートＴＧＬ１およびＴＧＬ２は、信号ΦｔＬによってオン／オフ制御される。トランスファゲートＴＧＲ１およびＴＧＲ２はΦｔＲによってオン／オフ制御される。読出し／書込み動作時において、信号ΦｔＬまたはΦｔＲのいずれか一方のみが活性化され、他方は不活性である。
【００２５】
ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性の信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性の信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２６】
センスアンプＳＡは、クロスカップル型ダイナミックラッチ回路（以下、フリップフロップという）ＦＦ１およびＦＦ２を含む。フリップフロップＦＦ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードｂＳＡに接続され、トランジスタＴＰ２のゲートはセンスノードＳＡに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＡおよびｂＳＡに対してクロスカップリングされている。フリップフロップＦＦ２は、センスノードＳＡとｂＳＡとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードｂＳＡに接続され、トランジスタＴＮ２のゲートはセンスノードＳＡに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＡおよびｂＳＡに対してクロスカップリングされている。フリップフロップＦＦ１およびＦＦ２は、信号ＳＡＰおよびｂＳＡＮの活性化によってそれぞれ駆動される。フリップフロップＦＦ１およびＦＦ２は、センスノード対ＳＡとｂＳＡとの電位差を増幅し、ラッチする。
【００２７】
短絡スイッチとしてのｎ型トランジスタＴＮ３は、センスノードＳＡとｂＳＡとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＮ３は、読出し／書込み動作前にセンスノードＳＡとｂＳＡとを短絡することによってセンスノードＳＡとｂＳＡとをイコライジングする。
【００２８】
ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＡとの間に接続され、ｎ型トランジスタＴＮ５はｂＤＱ線とセンスノードｂＳＡとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬに接続されている。ＤＱ線およびｂＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＡおよびｂＳＡがＤＱバッファに接続することを可能とする。
【００２９】
センスアンプＳ／Ａは、メモリセルＭＣへのデータ書込み時に活性化される書込み信号線ＦＢＬ、ＦＢＲと、ゲート回路ＧＣＬ、ＧＣＲとを備えている。ゲート回路ＧＣＬは、センスノードＳＡとビット線ｂＢＬＬとの間に設けられたｎ型のトランジスタＴＮ６と、センスノードｂＳＡとビット線ＢＬＬとの間に設けられたｎ型のトランジスタＴＮ７と、書込み信号線ＦＢＬとビット線ＢＬＬとの間に設けられたｐ型のトランジスタＴＰ３と、書込み信号線ＦＢＬとビット線ｂＢＬＬとの間に設けられたｐ型のトランジスタＴＰ４とを備えている。
【００３０】
ゲート回路ＧＣＲは、センスノードＳＡとビット線ｂＢＬＲとの間に設けられたｎ型のトランジスタＴＮ８と、センスノードｂＳＡとビット線ＢＬＲとの間に設けられたｎ型のトランジスタＴＮ９と、書込み信号線ＦＢＲとビット線ＢＬＲとの間に設けられたｐ型のトランジスタＴＰ５と、書込み信号線ＦＢＲとビット線ｂＢＬＲとの間に設けられたｐ型のトランジスタＴＰ６とを備えている。
【００３１】
トランジスタＴＮ６およびＴＮ７のゲートは、書込み信号線ＦＢＬに共通に接続されている。トランジスタＴＰ３およびＴＰ４の各ゲートは、それぞれセンスノードＳＡおよびｂＳＡに接続されている。トランジスタＴＮ８およびＴＮ９の各ゲートは、書込み信号線ＦＢＲに共通に接続されている。トランジスタＴＰ５およびＴＰ６の各ゲートは、それぞれセンスノードＳＡおよびｂＳＡに接続されている。
【００３２】
ゲート回路ＧＣＬにおいてデータ“０”の書込みは、トランジスタＴＮ６またはＴＮ７によってセンスノードＳＡまたはｂＳＡの電位をビット線ｂＢＬＬまたはＢＬＬに伝達することによって実行される。
【００３３】
一方、データ“１”の書込みは、センスノードＳＡまたはｂＳＡの電位をそのままビット線ｂＢＬＬまたはＢＬＬに伝達するのではなく、トランジスタＴＰ３またはＴＰ４がセンスノードＳＡ、ｂＳＡの電位に基づいて書込み信号線ＦＢＬの電位をビット線ｂＢＬＬまたはＢＬＬに伝達することによって実行される。
【００３４】
同様に、ゲート回路ＧＣＲにおいてデータ“０”の書込みは、トランジスタＴＮ８またはＴＮ９によってセンスノードＳＡまたはｂＳＡの電位をビット線ｂＢＬＲまたはＢＬＲに伝達することによって実行される。
【００３５】
一方、データ“１”の書込みは、センスノードＳＡまたはｂＳＡの電位をそのままビット線ｂＢＬＲまたはＢＬＲに伝達するのではなく、トランジスタＴＰ５またはＴＰ６がセンスノードＳＡ、ｂＳＡの電位に基づいて書込み信号線ＦＢＲの電位をビット線ｂＢＬＲまたはＢＬＲに伝達することによって実行される。
【００３６】
図３には図示しないが、センスノード対ＳＡ、ｂＳＡには、カレントミラー型電流負荷回路が接続されていてもよい。この電流負荷回路は、データの読出し時にビット線対に接続された２つのメモリセルへ等しい電流を流すように構成されている。
【００３７】
図４は、本実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。本実施形態では、ビット線対ＢＬＬ、ｂＢＬＬに接続されたメモリセルのデータが読み出されるものとする。ｔ１以前においては、信号ＥＱＬはＨＩＧＨに活性化されており、これにより、ビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲは接地電位にイコライジングされている。また、トランスファゲートＴＧＬ１、ＴＧＲ１、ＴＧＬ２およびＴＧＲ２は全て活性化されており、これにより、センスノード対ＳＡ、ｂＳＡは、ビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲに接続されている。従って、センスノード対ＳＡ、ｂＳＡ、ビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲは接地電位にプリチャージされている。
【００３８】
ｔ１において、信号ＥＱＬをＬＯＷに不活性化することによって、センスノード対ＳＡ、ｂＳＡおよびビット線対ＢＬＬ、ｂＢＬＬのプリチャージが終了する。これと同時に、信号ＳＨＯＲＴが不活性化され、センスノードＳＡとｂＳＡとが切断される。
【００３９】
信号ΦｔＬは活性状態のままであり、信号ΦｔＲを不活性にする。これにより、トランスファゲートＴＧＬ１およびＴＧＬ２がオンになり、トランスファゲートＴＧＲ１およびＴＧＲ２はオフ状態を維持する。即ち、センスノード対ＳＡ、ｂＳＡは、ビット線対ＢＬＬ、ｂＢＬＬに接続されたまま、ビット線対ＢＬＲ、ｂＢＬＲから切断される。
【００４０】
信号ＦＢＬ、ＦＢＲがＬＯＷに不活性されることによって、ゲート回路ＧＣＬ、ＧＣＲを構成するトランジスタＴＮ６〜ＴＮ９、ＴＰ３〜ＴＰ６はオフになる。
【００４１】
ｔ２において、ワード線を選択する。本実施形態では、センスアンプＳ／Ａに対して左側のメモリセルアレイＭＣＡＬ内のワード線ＷＬＬ０を選択している。選択ワード線ＷＬＬ０を活性化させることによって、選択ワード線ＷＬＬ０に接続されたメモリセルＭＣのデータがビット線対ＢＬＬ、ｂＢＬＬを介してセンスノード対ＳＡ、ｂＳＡに伝達される。本実施形態では、ビット線ＢＬＬおよびｂＢＬＬがそれぞれ第１のビット線および第２のビット線として作用する。さらに、トランスファゲートＴＧＬ１およびＴＧＬ２がそれぞれ第１のトランスファゲートおよび第２のトランスファゲートとして作用する。
【００４２】
このような状況のもとで、初期センス動作が開始する。電流負荷回路からの電流は、ビット線対ＢＬＬ、ｂＢＬＬを介して２つのメモリセルＭＣへ流れる。ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣは、互いに逆極性のデータを格納しているので、センスノードＳＡとｂＳＡとの間に電位差が次第に生じる。
【００４３】
センスノード対ＳＮＬｉ、ＳＮＲｉの電位差が或る程度生じた後、ｔ４において、信号ＳＡＰおよびＢＳＡＮをそれぞれＨＩＧＨおよびＬＯＷに活性化する。これにより、フリップフロップＦＦ１およびＦＦ２が駆動され、センスノード対ＳＡ、ｂＳＡの電位差を増幅し、ラッチする。
【００４４】
ｔ５において、信号ＦＢＬがＨＩＧＨに活性化される。これにより、ゲート回路ＧＣＬを構成する第１のトランジスタとしてのＴＮ６および第２のトランジスタとしてのＴＮ７がオン状態となる。第１のトランジスタＴＮ６がオン状態となることによって、センスノードＳＡがビット線ｂＢＬＬに接続される。第２のトランジスタＴＮ７がオン状態となることによって、センスノードｂＳＡがビット線ＢＬＬに接続される。
【００４５】
例えば、ビット線ＢＬＬに接続されたメモリセルＣＭがデータ“０”を格納しており、ビット線ｂＢＬＬに接続されたメモリセルＭＣがデータ“１”を格納しているとする。この場合、ラッチ後のセンスノードＳＡの電位はＨＩＨＧであり、ラッチ後のセンスノードｂＳＡの電位はＬＯＷである。よって、第１のトランジスタＴＮ６を介してビット線ＢＬＬはＬＯＷになり、第２のトランジスタＴＮ７を介してビット線ｂＢＬＬはＨＩＧＨになる。さらに、第３のトランジスタとしてのＴＰ３はオフ状態であり、第４のトランジスタとしてのＴＰ４がオン状態となる。第４のトランジスタＴＰ４を介して信号ＦＢＬが、データ“１”のメモリセルに接続されたビット線ｂＢＬＬに接続される。その結果、ｔ５〜ｔ６のデータリストア期間において、ビット線ＢＬＬに接続されたメモリセルＭＣにＬＯＷを印加することによってデータ“０”を書き込み、ビット線ｂＢＬＬに接続されたメモリセルＭＣにＨＩＨＧを印加することによってデータ“１”を書き込むことができる。
【００４６】
ここで、データ“０”の書込みは、メモリセルＭＣのボディからホールを排除するだけであるので、センスアンプＳ／Ａの電流駆動能力はさほど大きくなくてもよい。しかし、データ“１”の書込みは、インパクトイオン化を引き起こすことによってメモリセルＭＣのボディにホールを蓄積しなければならないため、比較的大きな電流駆動能力を必要とする。
【００４７】
従来のセンスアンプでは、データ書込み時に、信号ＳＡＰの電位は、ラッチ回路を構成するトランジスタおよびトランスファゲートを構成するトランジスタを介してビット線に接続されていた。即ち、センスノードは、直列接続された２つのトランジスタを介してビット線にデータを伝達していた。例えば、データ“１”を書き込むために必要なトランジスタのサイズをＷ／Ｌと仮定する。尚、Ｗはゲート幅、Ｌはゲート長である。１つのトランジスタのサイズをＷ／Ｌとすると、直列接続された２つのトランジスタ全体のサイズは、Ｗ／２Ｌとなる。これら２つのトランジスタのサイズは、必要なサイズの１／２になってしまう。このようなトランジスタでは、電流駆動能力が足りず、データ“１”を書き込むことはが困難である。よって、これら２つのトランジスタの各々についてゲート幅Ｗを２倍に大きくすることによって電流駆動能力を増大させなければならない。即ち、全体のゲート幅は２Ｗ＋２Ｗ＝４Ｗとする必要があった。これらの２つのトランジスタの総面積は、４Ｗ×２Ｌ＝８ＷＬとなる。
【００４８】
一方、本実施形態によるセンスアンプＳ／Ａでは、データ“０”の書込みは、センスノードの電位を用いて行われているが、データ“１”の書込みは、信号ＦＢＬの電位を用いて行われている。よって、データ“１”の書込みに用いられるトランジスタはＴＰ４だけであり、トランジスタＴＰ４のサイズをＷ／Ｌとすればよい。フリップフロップＦＦ１を構成するトランジスタＴＰ２はデータの読出しのために必要であるが、そのサイズもＷ／Ｌで足りる。即ち、２つのトランジスタＴＰ１およびＴＰ４の面積の和は、２ＷＬである。よって、本実施形態のトランジスタＴＰ１およびＴＰ４の面積は、従来と比較すると１／４となる。尚、この計算は、単純な計算によるものであって実際とは多少異なる可能性がある。
【００４９】
ｔ６において、カラム選択線ＣＳＬが活性化される。これにより、選択されたカラムのセンスノードＳＡおよびｂＳＡがそれぞれＤＱ線およびｂＤＱ線に接続される。ＤＱ線およびｂＤＱ線はＤＱバッファ（図示せず）に接続されている。データは、ＤＱバッファに一旦格納され、ＤＱバッファから外部へ出力される。
【００５０】
最後にｔ７において、信号ＥＱＬが活性化され、センスアンプＳ／Ａは、再度プリチャージ状態になる。
【００５１】
上述のように、本実施形態によれば、データ“１”の書込みに使用されるトランジスタはＴＰ３またはＴＰ４のいずれか１つのみである。従って、トランジスタＴＰ１〜ＴＰ４の占有面積を小さくすることができる。これにより、センスアンプＳ／Ａの占有面積を小さくすることができる。センスアンプＳ／Ａは、ビット線対ごとに設けられているので、センスアンプＳ／Ａを小さくすることは、ＦＢＣメモリ装置全体を小型化することに大きく寄与する。
【００５２】
本実施形態によれば、データ“１”の書込みは、センスノードの電位で直接行うのではなく、センスノードの電位でオン状態となったトランスファゲートＴＰ３またはＴＰ４を介して信号線ＦＢＬによって行われる。よって、このセンスアンプＳ／Ａは、充分大きな電流駆動能力でデータ“１”をメモリセルＭＣへ書き込むことができる。
【００５３】
上述したデータの書込み動作は、データ読出し時におけるリストア動作、データ書込み動作、並びに、リフレッシュ動作に適用され得る。
【００５４】
本実施形態において、データのリストア動作（書込み動作）に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ６〜ＴＮ９はデータの検出動作（読出し動作）に関わるトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２と完全に分離されている。従って、データ書込み時の電流駆動能力を考慮することなく、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のゲート長Ｌまたはゲート幅Ｗを変更することができる。
【００５５】
例えば、閾値電圧のばらつきを抑制するために、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１，ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のゲート長Ｌを従来よりも長くすることができる。一方、リストア動作に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ６〜ＴＮ９のゲート長は、デザインルールにおける最小寸法としてよい。これにより、センスアンプＳ／Ａは、フリップフロップＦＦ１、ＦＦ２、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２の閾値電圧のばらつきにロバストであり、尚且つ、占有面積を小さくすることができる。
【００５６】
一方、初期センス動作（ｔ１〜ｔ５）においてフリップフロップＦＦ２のｎ型トランジスタＴＮ１およびＴＮ２がセンスノード対ＳＡ、ｂＳＡ間に充分に電位差が生じた後に動作する場合には、ＴＮ１とＴＮ２との間の閾値電圧のばらつきはさほど小さくなくてもよい。この場合、トランジスタＴＮ１およびＴＮ２のゲート長Ｌは設計上の最小寸法としてもよい。ただし、この場合、信号ｂＳＡＮは、信号ＳＡＰよりも遅れて活性化されることが好ましい。
【００５７】
本実施形態において、センスアンプＳ／Ａは、ＳＯＩ基板上に形成されることが前提となっている。リストア動作に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ６〜ＴＮ９のボディがフローティング状態であることによって、それらの電流駆動能力が向上する。従って、トランジスタＴＰ３〜ＴＰ６、ＴＮ６〜ＴＮ９のボディはフローティング状態であることが好ましい。
【００５８】
一方、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のボディがフローティングである場合、対を成すトランジスタの閾値電圧がばらつき、さらに、ソース−ドレイン間電圧が低下する。従って、トランジスタＴＰ３〜ＴＰ６、ＴＮ６〜ＴＮ９についてはボディをフローティング状態のままとし、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のボディを所定電圧に固定してもよい。この場合、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２の各ボディにはボディコンタクト（図示せず）を形成する必要がある。
【００５９】
本実施形態は、メモリセルアレイＭＣＡＬ側について説明したが、同様のことがメモリセルアレイＭＣＡＲ側についても言える。
【００６０】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図である。第２の実施形態によれば、リストア動作に関わるトランジスタＴＰ３〜ＴＰ６がボディコンタクトを供えている。第２の実施形態の他の構成は第１の実施形態の構成と同様でよい。トランジスタＴＰ３、ＴＰ４のボディは信号ＦＢ２Ｌに接続されており、トランジスタＴＰ５、ＴＰ６のボディは信号ＦＢ２Ｒに接続されている。
【００６１】
尚、第２の実施形態も、第１の実施形態と同様に、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２の各ボディにボディコンタクトを形成してもよい。
【００６２】
図６は、第２の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。図６は、信号ＦＢ２Ｌのタイミングが付加されている点で図４と異なる。図６のその他の信号は、図４の信号と同様でよい。
【００６３】
信号ＦＢ２Ｌは、ｔ１〜ｔ５までＨＩＧＨ（例えば、ＶＢＬＨ）に維持され、リストア動作においてＨＩＧＨからわずかに低下した電位（例えば、ＶＢＬＨ−０．５Ｖ）に維持される。このときの信号ＦＢ２Ｌの電位は、ＶＢＬＨとＶＢＬＬとの間の電位である。ここで、ＶＢＬＨは、データ“１”を書き込むときにメモリセルＭＣに印加される電位であり、ＶＢＬＬは、データ“０”を書き込むときにメモリセルＭＣに印加される電位である。
【００６４】
データ“１”の書込みに用いられるＶＢＬＨよりもわずかに低い電位をリストア時にボディに印加することによって、トランジスタＴＰ３、ＴＰ４の閾値電圧を低下させることができる。その結果、トランジスタＴＰ３、ＴＰ４の電流駆動能力が上がる。あるいは、電流駆動能力の上昇分だけトランジスタＴＰ３、ＴＰのサイズ（Ｗ／Ｌ）を減らすことができる。ただし、ボディ−ソース間のｐｎ結合部がオンしないように電圧を設定しなければならない。
【００６５】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図である。第１および第２の実施形態は、センスアンプＳ／Ａの左右のビット線対ＢＬＬ、ｂＢＬＬおよびＢＬＲ、ｂＢＬＲが１つのセンスアンプＳ／Ａを共用していた。
【００６６】
第３の実施形態によるセンスアンプＳ／Ａは、センスアンプＳ／Ａの片側にのみビット線対ＢＬ、ｂＢＬに接続されている。第３の実施形態のように非共用型のセンスアンプＳ／Ａにも本発明は適用可能である。第３の実施形態では、ゲート回路ＧＣは１つだけ設ければよい。
【００６７】
センスアンプＳ／Ａを構成するトランジスタには、第１および第２の実施形態と同様に必要に応じてボディコンタクトを設けてよい。センスアンプＳ／Ａを構成するトランジスタのサイズ（Ｗ／Ｌ）は、第１および第２の実施形態と同様に必要に応じて変更してよい。
【００６８】
（第４の実施形態）
図８は、本発明に係る第４の実施形態に従ったセンスアンプＳ／Ａの回路図である。第４の実施形態は、フリップフロップＦＦ１、ＦＦ２の他にフリップフロップＦＦ２１を備えている点で第１の実施形態と異なる。フリップフロップ２１は、センスノードＳＡとｂＳＡとの間に直列に接続された２つのｎ型トランジスタＴＮ１０およびＴＮ１１からなる。トランジスタＴＮ１０のゲートはセンスノードｂＳＡに接続され、トランジスタＴＮ１１のゲートはセンスノードＳＡに接続されている。即ち、トランジスタＴＮ１０およびＴＮ１１の各ゲートは、センスノードＳＡおよびｂＳＡに対してクロスカップリングされている。フリップフロップＦＦ２１は、信号ｂＳＡＮ２の活性化によって駆動される。フリップフロップＦＦ２１は、センスノード対ＳＡとｂＳＡとの電位差を増幅し、ラッチする。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６９】
フリップフロップＦＦ２は、データ検出動作時に活性化され、データを増幅しラッチする。一方、フリップフロップＦＦ２１は、データのリストア時に活性化される。フリップフロップＦＦ２を構成するトランジスタＴＮ１、ＴＮ２は、データの検出に使用されるので、閾値電圧のばらつきを考慮してゲート長Ｌを比較的長めにし、かつ、ゲート幅Ｗを小さくする。一方、フリップフロップＦＦ２１を構成するトランジスタＴＮ１０、ＴＮ１１は、データのリストアに使用されるので、そのゲート長Ｌは最小寸法でよい。
【００７０】
図９は、第４の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。信号ｂＳＡＮは、初期センス動作（ｔ１〜ｔ４）直後のラッチ動作において活性化される。信号ｂＳＡＮ２は、信号ｂＳＡＮの活性化後、データのリストア時（ｔ５）において活性化される。その他の信号の動作は、第１の実施形態と同様である。
【００７１】
センスアンプＳ／Ａを構成するトランジスタには、第１および第２の実施形態と同様に必要に応じてボディコンタクトを設けてよい。センスアンプＳ／Ａを構成するトランジスタのサイズ（Ｗ／Ｌ）は、第１および第２の実施形態と同様に必要に応じて変更してよい。
【００７２】
第４の実施形態では、データの検出に必要なフリップフロップＦＦ２とデータのリストアに必要なフリップフロップＦＦ２１とを分離することによって、ｎ型トランジスタのサイズ（Ｗ／Ｌ）を最適化することができる。
【００７３】
（第５の実施形態）
図１０は、本発明に係る第５の実施形態に従ったセンスアンプＳ／Ａの回路図である。第５の実施形態によるセンスアンプＳ／Ａは、ゲート回路ＧＣＬ、ＧＣＲ内にｎ型トランジスタＴＮ５１〜ＴＮ５４を備えている点で第１の実施形態のセンスアンプと異なる。第５の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００７４】
トランジスタＴＮ５１は、低電位源ＶＳＳとビット線ＢＬＬとの間に接続されている。トランジスタＴＮ５２は、ＶＳＳとビット線ｂＢＬＬとの間に接続されている。トランジスタＴＮ５３は、ＶＳＳとビット線ＢＬＲとの間に接続されている。トランジスタＴＮ５４は、ＶＳＳとビット線ｂＢＬＲとの間に接続されている。低電位源ＶＳＳは、データ“０”の書込み時にビット線に印加される電圧であり、上述のＶＢＬＬと等電位でよい。
【００７５】
トランジスタＴＮ５１およびＴＮ５２の各ゲートは、信号ＩＮＩＴＬに接続されている。トランジスタＴＮ５３およびＴＮ５４の各ゲートは、信号ＩＮＩＴＲに接続されている。
【００７６】
第１から第４の実施形態では、データ“１”の書込みは、信号線ＦＢＬまたはＦＢＲの電位によって行われ、データ“０”の書込みは、センスノードＳＡまたはｂＳＡの電位をビット線対に印加することよって行われていた。
【００７７】
しかし、第５の実施形態では、データ“１”およびデータ“０”の書込みの両方がセンスノードＳＡ、ｂＳＡの電位ではなく、信号線ＦＢＬ、ＦＢＲの電位、および、信号線ＩＮＩＴＬ、ＩＮＩＴＲの電位をビット線対に印加することによって行われる。
【００７８】
より詳細には、例えば、メモリセルアレイＭＣＡＬが選択されている場合、まず、信号線ＩＮＩＴＬをビット線対ＢＬＬおよびｂＢＬＬの両方に接続することによって、ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣの両方にデータ“０”を書き込む。その後、信号線ＦＢＬをビット線対ＢＬＬまたはｂＢＬＬのいずれかに接続することによって、ビット線対ＢＬＬまたはｂＢＬＬに接続されたメモリセルＭＣにデータ“１”を書き込む。このように、２ステップのデータ書込み動作によって、データ“０”およびデータ“１”がメモリセルＭＣへ書き込まれる。即ち、一旦、ビット線対ＢＬＬ、ｂＢＬＬに接続された全てのメモリセルＭＣにデータ“０”を書込み、その後、データ“１”を格納すべきメモリセルＭＣにのみデータ“１”を書き込む。尚、データ“０”の書込みは、メモリセルＭＣのボディ−ドレイン間のダイオードをオンさせることによって、瞬時に完了され得る。従って、第５の実施形態は、データ書込み動作が２ステップとなるが、データ書込み動作のサイクルタイムに与える影響は少ない。
【００７９】
図１１は、第５の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。本実施形態では、ビット線対ＢＬＬ、ｂＢＬＬに接続されたメモリセルのデータが読み出されるものとする。データ読出し動作では、信号ＩＮＩＴＬ、ＩＮＩＴＲは、不活性状態（ＬＯＷ）を維持する。即ち、このときデータ“０”の書込みは実行されない。
【００８０】
一方、トランジスタＴＰ３またはＴＰ４によってデータ“１”の書込みは実行される。即ち、データ読出し時には、チャージポンピング現象によるデータ“１”の変化を抑制するために、データ“１”のリストアのみが実行される。第５の実施形態によるセンスアンプＳ／Ａのその他の動作は、第１の実施形態によるセンスアンプＳ／Ａの動作と同様である。
【００８１】
図１２は、第５の実施形態によるセンスアンプＳ／Ａのデータ書込み動作またはリフレッシュ動作を示すタイミング図である。データ書込み動作およびリフレッシュ動作では、信号ＩＮＩＴＬが、データ書込み時（ｔ５〜ｔ５ａ）に活性化される。このとき、ビット線ＢＬＬおよびｂＢＬＬに接続されたメモリセルＭＣの両方にデータ“０”の書込みが実行される。
【００８２】
次に、ｔ５ａ〜ｔ７において、信号ＦＢＬがＨＩＧＨに活性化され、それにより、ビット線ＢＬＬまたはｂＢＬＬのいずれかに接続されたメモリセルＭＣにデータ“１”の書込みが実行される。ビット線ＢＬＬまたはｂＢＬＬのいずれにデータ“１”を伝達するかは、センスノードＳＡ、ｂＳＡにラッチされたデータに依存する。例えば、データ書込み動作では、外部から入力されたデータがＤＱバッファを介してセンスノード対ＳＡ、ｂＳＡにラッチされる。このデータに基づいてトランジスタＴＰ３またはＴＰ４のいずれか一方がオンすることによって、データ“１”が書き込まれる。リフレッシュ動作では、一旦、読み出したデータをセンスノード対ＳＡ、ｂＳＡにラッチする。このデータに基づいてトランジスタＴＰ３またはＴＰ４のいずれか一方がオンすることによって、データ“１”がリストアされる。
【００８３】
尚、図１２では示されていないが、データ書込み動作では、外部から入力されたデータが、読み出したデータの反転データである場合がある。この場合には、ｔ６〜ｔ７において、ＤＱ、ｂＤＱの電位は反転し、かつ、ビット線ＢＬＬ、ｂＢＬＬの電位も反転する。
【００８４】
上述のように、第５の実施形態によれば、データ“１”の書込みに使用されるトランジスタＴＰ３、ＴＰ４だけでなく、データ“０”の書込みに使用されるトランジスタもまたＴＮ５１またはＴＮ５２のいずれか１つのみである。従って、トランジスタＴＰ１〜ＴＰ４だけでなく、トランジスタＴＮ１、ＴＮ２、ＴＮ５１およびＴＮ５２の占有面積を小さくすることができる。これにより、センスアンプＳ／Ａの占有面積を小さくすることができる。センスアンプＳ／Ａは、ビット線対ごとに設けられているので、センスアンプＳ／Ａを小さくすることは、ＦＢＣメモリ装置全体を小型化することに大きく寄与する。
【００８５】
第５の実施形態によれば、データ“１”およびデータ“０”の書込みは、センスノードの電位で直接行うのではなく、それぞれ信号線ＦＢＬおよび信号ＩＮＩＴＬによって行われる。よって、このセンスアンプＳ／Ａは、充分大きな電流駆動能力でデータ“１”をメモリセルＭＣへ書き込むことができるとともに、チャージポンピング現象対策も充分に行うことができる。
【００８６】
第５の実施形態において、データのリストア動作（書込み動作）に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４はデータの検出動作（読出し動作）に関わるトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２と完全に分離されている。従って、データ書込み時の電流駆動能力を考慮することなく、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のゲート長Ｌまたはゲート幅Ｗを変更することができる。
【００８７】
例えば、閾値電圧のばらつきを抑制するために、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１，ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のゲート長Ｌを従来よりも長くすることができる。一方、リストア動作に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４のゲート長は、デザインルールにおける最小寸法にしてよい。これにより、センスアンプＳ／Ａは、フリップフロップＦＦ１、ＦＦ２、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２の閾値電圧のばらつきにロバストであり、尚且つ、占有面積を小さくすることができる。
【００８８】
一方、初期センス動作（ｔ１〜ｔ５）においてフリップフロップＦＦ２のｎ型トランジスタＴＮ１およびＴＮ２がセンスノード対ＳＡ、ｂＳＡ間に充分に電位差が生じた後に動作する場合には、ＴＮ１とＴＮ２との間の閾値電圧のばらつきはさほど小さくなくてもよい。この場合、トランジスタＴＮ１およびＴＮ２のゲート長Ｌは設計上の最小寸法としてもよい。ただし、この場合、信号ｂＳＡＮは、信号ＳＡＰよりも遅れて活性化されることが好ましい。
【００８９】
本実施形態において、センスアンプＳ／Ａは、ＳＯＩ基板上に形成されることが前提となっている。リストア動作に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４のボディがフローティング状態であることによって、それらの電流駆動能力が向上する。従って、トランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４のボディはフローティング状態であることが好ましい。
【００９０】
一方、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２の各ボディがフローティングである場合、トランジスタ対ＴＰ１、ＴＰ２の閾値電圧およびトランジスタ対ＴＮ１、ＴＮ２の閾値電圧がばらつき、さらに、ソース−ドレイン間電圧が低下する。従って、トランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４についてはボディをフローティング状態のままとし、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２のボディを所定電圧に固定してもよい。この場合、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２の各ボディにはボディコンタクト（図示せず）を形成する必要がある。
【００９１】
本実施形態は、メモリセルアレイＭＣＡＬ側について説明したが、同様のことがメモリセルアレイＭＣＡＲ側についても言える。
【００９２】
（第６の実施形態）
図１３は、本発明に係る第６の実施形態に従ったセンスアンプＳ／Ａの回路図である。第６の実施形態によれば、リストア動作に関わるトランジスタＴＰ３〜ＴＰ６、ＴＮ５１〜ＴＮ５４がボディコンタクトを供えている。第６の実施形態の他の構成は第５の実施形態の構成と同様でよい。トランジスタＴＰ３、ＴＰ４のボディは信号ＶＰＬに接続されており、トランジスタＴＰ５、ＴＰ６のボディは信号ＶＰＲに接続されている。トランジスタＴＮ５１、ＴＮ５２のボディは信号ＶＮＬに接続されており、トランジスタＴＮ５３、ＴＮ５４のボディは信号ＶＮＲに接続されている。
【００９３】
尚、第６の実施形態も、第５の実施形態と同様に、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２、並びに、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２の各ボディにボディコンタクトを形成してもよい。
【００９４】
図１４は、第６の実施形態によるセンスアンプＳ／Ａのデータ書込み動作またはリフレッシュ動作を示すタイミング図である。図１４は、信号ＶＰＬ、ＶＮＬのタイミングが付加されている点で図２と異なる。図１４のその他の信号の動作は、図１２の信号の動作と同様でよい。
【００９５】
信号ＶＰＬは、ｔ１〜ｔ５ａにおいてＨＩＧＨ（例えば、ＶＢＬＨ）に維持され、リストア動作においてＨＩＧＨからわずかに低下した電位（例えば、ＶＢＬＨ−０．５Ｖ）に維持される。信号ＶＰＬのこの電位は、ＶＢＬＨとＶＢＬＬとの間の電位である。データ“１”の書込みに用いられるＶＢＬＨよりもわずかに低い電位をリストア時にボディに印加することによって、トランジスタＴＰ３、ＴＰ４の閾値電圧を低下させることができる。その結果、トランジスタＴＰ３、ＴＰ４の電流駆動能力が上がる。あるいは、電流駆動能力の上昇分だけトランジスタＴＰ３、ＴＰのサイズ（Ｗ／Ｌ）を減らすことができる。ただし、ボディ−ソース間のｐｎ結合部がオンしないように電圧を設定しなければならない。
【００９６】
信号ＶＮＬは、ｔ５〜ｔ５ａにおいて信号ＩＮＩＴＬと同じタイミングでＬＯＷからわずかに上昇した電位（例えば、ＶＢＬＬ＋０．５Ｖ）に維持される。このときの信号ＶＮＬの電位も、ＶＢＬＨとＶＢＬＬとの間の電位である。データ“０”の書込みに用いられるＶＢＬＬよりもわずかに高い電位をデータ“０”のリストア時にボディに印加することによって、トランジスタＴＮ５１およびＴＮ５２の閾値電圧を低下させることができる。その結果、トランジスタＴＮ５１およびＴＮ５２の電流駆動能力が上がる。あるいは、電流駆動能力の上昇分だけトランジスタＴＮ５１およびＴＮ５２のサイズ（Ｗ／Ｌ）を減らすことができる。ただし、ボディ−ソース間のｐｎ結合部がオンしないように電圧を設定しなければならない。
【００９７】
（第７の実施形態）
図１５は、本発明に係る第７の実施形態に従ったセンスアンプＳ／Ａの回路図である。第５および第６の実施形態は、センスアンプＳ／Ａの左右のビット線対ＢＬＬ、ｂＢＬＬおよびＢＬＲ、ｂＢＬＲが１つのセンスアンプＳ／Ａを共用していた。
【００９８】
第７の実施形態によるセンスアンプＳ／Ａは、センスアンプＳ／Ａの片側にのみビット線対ＢＬ、ｂＢＬに接続されている。第７の実施形態のように非共用型のセンスアンプＳ／Ａにも本発明は適用可能である。第７の実施形態では、ゲート回路ＧＣは１つだけ設ければよい。
【００９９】
センスアンプＳ／Ａを構成するトランジスタには、第５および第６の実施形態と同様に必要に応じてボディコンタクトを設けてよい。センスアンプＳ／Ａを構成するトランジスタのサイズ（Ｗ／Ｌ）は、第５および第６の実施形態と同様に必要に応じて変更してよい。
【０１００】
（第８の実施形態）
図１６は、本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図である。第８の実施形態は、ソース線ＳＬに接続されたソース線デコーダＳＬＤを備えている点で他の実施形態と異なる。第５から第７の実施形態では、データ“０”を書き込むためにビット線に電位ＶＳＳを印加していた。第８の実施形態においては、データ“０”の書込み時にソース線デコーダＳＬＤがソース線ＳＬに電位を印加する。
【０１０１】
図１７は、第８の実施形態によるセンスアンプＳ／Ａの回路図である。このセンスアンプＳ／Ａは、データ“０”を書き込むためのトランジスタＴＮ５１〜ＴＮ５４および信号線ＩＮＩＴＬ、ＩＮＩＴＲが設けられていない。第８の実施形態によるセンスアンプＳ／Ａのその他の構成は、第５の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。
【０１０２】
第８の実施形態は、第５の実施形態と同様に、データ書込み動作およびリフレッシュ動作において、ソース線デコーダＳＬＤがデータ“０”をビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣの両方に書き込む。次に、センスノード対の電位に従ってトランジスタＴＰ３またはＴＰ４のいずれかがデータ“１”をビット線ＢＬＬまたはｂＢＬＬのいずれかに接続されたメモリセルＭＣに書き込む。
【０１０３】
第８の実施形態は、ソース線デコーダＳＬＤを必要とするが、センスアンプＳ／Ａの構成が簡単化される。従って、センスアンプＳ／Ａの個数が多い場合には、第８の実施形態はＦＢＣメモリ装置全体の大きさを小さくすることができるので有利である。
【０１０４】
（第９の実施形態）
図１８は、本発明に係る第９の実施形態に従ったセンスアンプＳ／Ａの回路図である。第９の実施形態は、信号ＳＡＰに代えて信号ＶＢＬＨをフリップフロップＦＦ１に供給している点で第１の実施形態と異なる。ＶＢＬＨは、データ“１”を書き込むときにビット線ＢＬに印加される高電位である。さらに、第９の実施形態は、トランジスタＴＮ３に代えてｐ型トランジスタＴＰ７を備えている点で第１の実施形態と異なる。第９の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【０１０５】
図１９は、第９の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。信号ΦｔＬ、ΦｔＲ、ＦＢＬおよびＦＢＲは、プリチャージ時においてＬＯＷであり、動作時にトランスファゲートまたはトランジスタをオンする際にＨＩＧＨになる。
【０１０６】
第９の実施形態では、信号ＶＢＬＨが信号ＳＡＰに代りトランジスタＴＰ１とＴＰ２との間に接続されている。信号ＶＢＬＨは、通常、ハイレベルの信号である。従って、センスノード対ＳＡ、ｂＳＡの電位は、ｔ１以前およびｔ７以降においてハイレベルである。
【０１０７】
ｔ１〜ｔ２において、信号ΦｔＬが立ち上がると、センスノード対ＳＡ、ｂＳＡは、ビット線対ＢＬＬ、ｂＢＬＬに接続される。これにより、センスノード対ＳＡ、ｂＳＡの容量にビット線対ＢＬＬ、ｂＢＬＬの容量が付加されるので、センスノード対ＳＡ、ｂＳＡの電位は、一時的に低下する。その後、第１の実施形態と同様に、電流負荷回路からの電流が、ビット線対ＢＬＬ、ｂＢＬＬを介して２つのメモリセルＭＣへ流れる。ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣは、互いに逆極性のデータを格納しているので、センスノードＳＡとｂＳＡとの間に電位差が次第に生じる。その後の動作は、第１の実施形態と同様である。
【０１０８】
第９の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第９の実施形態では、信号ＳＡＰが不要である。よって、第９の実施形態は、信号ＳＡＰを生成するための回路が不要となる。信号ＳＡＰの生成回路は、センスノード対およびビット線対に電荷を供給するために大きなサイズの素子（図示せず）を備える。従って、この生成回路を省略することによって、装置全体のチップサイズを小さくすることができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。
【図２】メモリセルＭＣの構造を示す断面図。
【図３】センスアンプＳ／Ａの構成を示す回路図。
【図４】本実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【図５】本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図６】第２の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【図７】本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図８】本発明に係る第４の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図９】第４の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【図１０】本発明に係る第５の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図１１】第５の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【図１２】第５の実施形態によるセンスアンプＳ／Ａのデータ書込み動作またはリフレッシュ動作を示すタイミング図。
【図１３】本発明に係る第６の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図１４】第６の実施形態によるセンスアンプＳ／Ａのデータ書込み動作またはリフレッシュ動作を示すタイミング図。
【図１５】本発明に係る第７の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図１６】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図。
【図１７】第８の実施形態によるセンスアンプＳ／Ａの回路図。
【図１８】本発明に係る第９の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図１９】第９の実施形態によるセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【符号の説明】
【０１１０】
ＭＣ…メモリセル
ＢＬＬ、ｂＢＬＬ、ＢＬＲ、ｂＢＬＲ…ビット線
ＳＡ、ｂＳＡ…センスノード
ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２…トランスファゲート
ＦＦ１、ＦＦ２…フリップフロップ
ＦＢＬ、ＦＢＲ…書込み信号線
ＧＣＬ、ＧＣＲ…ゲート回路
ＴＮ１〜ＴＮ９…ｎ型トランジスタ
ＴＰ１〜ＴＰ６…ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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