(57)【要約】      （修正有）【課題】配線膜を正確に形成でき、高性能な半導体装置を生産性良く提供することである。【解決手段】半導体装置の配線用溝を形成する方法において、絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、前記測定ステップにおける前記散乱測定装置からのデータに所定の補正処理を施す補正ステップと、前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップとを具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおいて得られた出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法。
【請求項２】
半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおける前記散乱測定装置からのデータに所定の補正処理を施す補正ステップと、
前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法。
【請求項３】
半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおける前記散乱測定装置からのデータに、凹幅／凸幅＝０．５〜１．５で、かつ、凹幅が９０〜１８０ｎｍの凹凸パターンの散乱測定装置からのデータと前記凹凸パターンの形状データとの関係から導かれたデータを基にして補正を行う補正ステップと、
前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法。
【請求項４】
絶縁膜は積層膜であることを特徴とする請求項１〜請求項３いずれかの半導体装置の配線用溝形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばダマシン配線構造を有する半導体装置に関する。特に、エッチング、アッシング、洗浄プロセス、或いはＣＭＰ等の工程を経て構成されるダマシン配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
集積回路の集積度が高まるに伴い、集積回路を構成するトランジスタ等の半導体素子は小型化が進む一方である。そして、半導体素子の小型化に伴い、半導体素子の動作速度は向上するものの、集積度の向上に伴って配線数量は増大している。従って、配線数量の増大による遅延時間が問題となる。すなわち、大規模集積回路における信号の動作速度は配線数量によって決まるようになっている。
【０００３】
ところで、配線による遅延時間は、配線抵抗と配線容量とに依存している。従って、配線抵抗と配線容量との低減が求められている。配線抵抗の低抵抗化は、配線の主材料をＡｌからＣｕに変更することで図られている。
【０００４】
さて、低抵抗のＣｕが配線材料として用いられても、微細化の進行により、集積度を上げ、かつ、半導体チップに搭載される半導体素子の数を増加させると、これら多数の半導体素子を動作させる為に、信号を伝達する為の信号配線ばかりか、電源を供給する為の電源配線も増加し、配線総数が大幅に増加している。こうした配線の高密度化により、配線容量は増加する一方である。従って、配線の遅延時間を短縮し、所望の性能を確保する為には、配線容量の低減が一層求められる。
【０００５】
配線容量の低減の為、層間絶縁膜として、比誘電率が低い材料を用いることが提案されている。そして、低誘電率絶縁膜として、多孔質な絶縁膜が提案されている。しかしながら、こうした多孔質膜は、物理的な強度が脆弱で、密着性などの物理特性も劣り、エッチング、アッシング、洗浄等によるプロセスダメージ等によって比誘電率が劣化するという問題が有る。
【０００６】
特に、ダマシン配線構造におけるＣｕ／低誘電率絶縁膜配線では、Ｃｕの拡散を防止する為に、製造プロセスが複雑化しており、プロセスの簡略化とコストダウンが求められている。
【０００７】
そして、配線膜の形成プロセス、即ち、絶縁膜に対するエッチング、アッシング、洗浄、或いはＣＭＰ（化学・機械的研磨）において、発生するダメージを定量化し、かつ、最小化するプロセス管理が、高性能な半導体装置を安定に生産する上で重要な要素の一つとなっている。
【０００８】
例えば、特開２００３−３１３５９４号公報には、ＳＥＭ（走査型電子顕微鏡）による膜表面観察、エリプソメータを用いての膜厚変化、ＩＲスペクトルよる膜質の変化量測定などの手法により、洗浄処理前後の低抵抗金属膜や低誘電膜に対するダメージ評価を行った旨の記載が有る。従って、このような手法を製造プロセスにおける管理に利用できるであろうと考えることも出来る。
【０００９】
例えば、ＣＤ−ＳＥＭによる手法によれば、形成された配線用溝のパターンの形状やパターン幅の測定が容易に出来ると考えられる。そして、この手法によれば、１００ｎｍ世代のリソグラフィで使用されるＡｒＦレジスト材料が、一般的に、電子線に対する耐性が低いことから、ダメージレス測定が可能である。
【００１０】
しかしながら、ＣＤ−ＳＥＭによる手法は、深さ方向の測定が出来ず、従って配線用溝のような凹部の断面形状の測定には適していない。
【００１１】
さて、断面ＳＥＭによる手法によれば、深さ方向の測定が可能である。
しかしながら、その測定精度は、３σが３ｎｍと低い。更に致命的なことは、ウエハを破砕しなければ測定が出来ないことである。すなわち、測定に、例えば１時間以上もの時間が掛かる。これでは、製造プロセスにおける管理には到底に採用できない。又、破壊検査の為、エッチング、アッシング、洗浄プロセスで発生したダメージの寸法や形状を工程途中で測定することが出来ない。更には、製品として完成していないので、電気測定特性（キャパシタンス、リーク電流、耐電圧）を評価することも出来なくなる。
【特許文献１】特開２００３−３１３５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明が解決しようとする課題は、配線膜を正確に形成でき、高性能な半導体装置を生産性良く提供することである。
【課題を解決するための手段】
【００１３】
さて、断面ＳＥＭのような破壊を伴う手法とは異なる手法が知られている。例えば、特開２００５−１０９５１４号公報や特開２００５−１２９９０６号公報では、エッチングプロセスを用いて基板上に形成される電界効果トランジスタのゲート構造の寸法を制御する方法であって、前記ゲート構造の膜の積み重ね上に形成されるパターン化されたエッチングマスクを有する基板を設けるステップと、前記基板上に設けられたマスクの素子の寸法をｓｃａｔｔｅｒｏｍｅｔｏｒｙ（散乱測定法）による装置を用いて測定するステップと、前記寸法を測定した結果を用いて前記膜の積み重ねの層をエッチングするエッチングプロセスのためのプロセスレシピを調節するステップと、前記調整したプロセスステップを用いるエッチングステップを行なうことによって前記層に構造物を形成するステップとを有する方法が提案されている。このｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術を用いれば、破壊を伴わない測定が可能である。
【００１４】
ところで、上記提案で対象となっているゲート構造は、例えばポリシリコンの上にＴｉ，Ｗ等のシリサイド膜が形成された積層構造である。そして、Ｔｉ，Ｗ等の高融点金属からの反射率は数１０％以上と大きい。従って、ゲート構造のパターンからの回折光は捉え易く、測定が容易である。すなわち、特開２００５−１０９５１４号公報や特開２００５−１２９９０６号公報では、測定の対象をゲート構造に絞り込むことによって、ｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術が活用できるようになったものである。
【００１５】
さて、ｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術は、可視光を利用し、繰り返しパターンからの０次回折光を捉え、パターン幅、深さ、テーパー角度を測定するものである。この手法は、各積層膜の屈折率やショットマトリックス、測定パターン位置のレイアウト等のパターン情報が、予め、必要とされる。
【００１６】
そして、ＣＭＰキャップ膜、層間絶縁膜、ストッパ膜などから構成されている配線用溝が形成される積層膜は、光反射率が非常に低い。従って、反射光の測定による出力（振幅強度）は小さく、測定し難いであろうと思われていた。従って、従来では、ｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術を配線用溝のプロセス制御に用いようとする者は誰もいなかった。考えることすら顧みられなかった。
【００１７】
更には、ＣＭＰキャップ膜、層間絶縁膜、ストッパ膜などから構成される積層膜は、互いに、比較的、似ており、識別が困難な上、エッチング、アッシング、洗浄、ＣＭＰ等のプロセスを経た場合に、膜が多少とも変質する。例えば、各層の膜厚が多少なりとも変動する。この為、ｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術を配線用溝のプロセス制御で使いこなすのも非常に大変であろうと思われていた。
【００１８】
上記のような雰囲気下において、本願発明者は、配線用溝のプロセス制御にｓｃａｔｔｅｒｏｍｅｔｏｒｙの技術を利用できないものかとの思索を深めていた。そして、案ずるよりも産むが易しとの諺に沿って、兎に角、配線用溝のプロセス制御に散乱測定装置を持ち込み、実施してみた。その結果、反射率が低いにも拘らず、以外と、使えるものであることが判って来た。
【００１９】
上記知見に基づいて本発明が達成されたものである。
【００２０】
すなわち、前記の課題は、半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおいて得られた出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法によって解決される。
【００２１】
更には、半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおける前記散乱測定装置からのデータに所定の補正処理を施す補正ステップと、
前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法によって解決される。
【００２２】
特に、半導体装置の配線用溝を形成する方法において、
絶縁膜に対して配線用溝を形成する配線用溝形成ステップと、
前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、
前記測定ステップにおける前記散乱測定装置からのデータに、凹幅／凸幅＝０．５〜１．５で、かつ、凹幅が９０〜１８０ｎｍの凹凸パターンの散乱測定装置からのデータと前記凹凸パターンの形状データとの関係から導かれたデータを基にして補正を行う補正ステップと、
前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップ
とを具備することを特徴とする半導体装置の配線用溝形成方法によって解決される。
【発明の効果】
【００２３】
本発明によれば、配線用溝を精密に形成できる。例えば、エッチング、アッシング、ＣＭＰの終点を高精度に決めることが出来る。例えば、製造工程の途中で、加工後の形状・寸法測定を、高精度（3σ：１ｎｍ以下）、かつ、簡単に行うことが出来る。しかも、１００ｎｍ世代のデバイスに用いられる配線幅が２５０〜８０ｎｍと言った範囲のものにおいても用いられる。
【００２４】
しかも、半導体基板の破壊と言った損傷を伴わないでの制御が可能である。従って、その条件で製造された半導体装置の各種の特性を調べることが出来る。更には、製造工程を中断すること無く測定が可能で、かつ、製造プロセスへのフィードバックが可能であるから、配線用溝を精密・正確に形成できる。従って、設計通りの配線膜を得ることが出来、高性能な半導体装置が得られる。
【００２５】
特に、凹幅／凸幅＝０．５〜１．５で、かつ、凹幅が９０〜１８０ｎｍの凹凸パターンの散乱測定装置からのデータと前記凹凸パターンの形状データとの関係から導かれたデータを基にして、測定ステップにおける散乱測定装置からのデータに補正を行って得た出力データを用いるようにした場合には、溝パターンの像が正確なものとなり、プロセス制御を高精度に行うことが出来る。すなわち、上記のような補正を行わない場合には、配線用溝が図１のような形状であるにも拘らず、散乱測定装置からの出力情報は図２のようなものである為、測定像には大きなズレが認められる。そして、このようなズレを基にしてプロセス制御を行った場合には、それだけ高精度な配線用溝を形成できない。しかしながら、このようなズレは、上記のような補正を行うことによって、解決される。従って、より正確な情報が得られることから、より正確な配線用溝を形成することが出来る。
【００２６】
更に、本発明は、絶縁膜が多層積層膜のような場合でも、適用できる。すなわち、配線膜用の溝は、例えばキャップ膜、層間絶縁膜、ストッパ膜などの多層積層膜に対して形成されることが多く、このような多層積層膜に対して形成される溝の散乱測定装置による測定像は不明瞭・不正確と思われていたものの、本発明によれば、前記のような多層積層膜に対する場合でも極めて有効なものである。
【発明を実施するための最良の形態】
【００２７】
本発明になる半導体装置の配線用溝形成方法は、半導体装置の配線用溝を形成する方法において、絶縁膜（積層膜）に対して配線用溝を形成する配線用溝形成ステップと、前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、前記測定ステップにおいて得られた出力データを基にして前記配線用溝形成ステップを制御する制御ステップとを具備する。特に、半導体装置の配線用溝を形成する方法において、絶縁膜（積層膜）に対して配線用溝を形成する配線用溝形成ステップと、前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、前記測定ステップにおける前記散乱測定装置からのデータに所定の補正処理を施す補正ステップと、前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップとを具備する。半導体装置の配線用溝を形成する方法において、絶縁膜（積層膜）に対して配線用溝を形成する配線用溝形成ステップと、前記配線用溝形成ステップで形成されている配線用溝の溝形状を散乱測定装置により測定する測定ステップと、前記測定ステップにおける前記散乱測定装置からのデータに、凹幅／凸幅＝０．５〜１．５で、かつ、凹幅が９０〜１８０ｎｍの凹凸パターンの散乱測定装置からのデータと前記凹凸パターンの形状データとの関係から導かれたデータを基にして補正を行う補正ステップと、前記補正ステップで補正された出力データを基にして前記配線用溝形成ステップを制御する制御ステップとを具備する。
【００２８】
以下、具体的な例を挙げて説明する。
【００２９】
先ず、ＣＶＤにより、基板上に所定厚の絶縁膜を積層した。そして、前記積層絶縁膜に対して、リソグラフィー（ＡｒＦレジスト使用）、エッチング（ＣＦ系ガス）、アッシング（Ｈ２／Ｈｅ，Ｏ２，ＮＨ３ガス）、洗浄プロセス（有機酸又はアルカリ性薬液）を経て、凹幅／凸幅＝１／１、かつ、凹幅＝９０ｎｍのトレンチパターンを形成した。そして、配線トレンチパターンにＣｕを埋め込み、ＣＭＰにより平坦化処理を行い、ダマシン配線構造を形成した。
【００３０】
さて、上記配線トレンチパターンについて、散乱測定装置を用いて測定した。次いで、同じ配線トレンチパターンについて、ＣＤ−ＳＥＭ及び断面ＳＥＭによって、上記配線トレンチパターンの断面形状の情報を得た。そして、これ等の情報を突き合わせ、散乱測定装置の測定データがＣＤ−ＳＥＭ及び断面ＳＥＭの測定データと一致するように散乱測定装置の出力データに補正を加えた。
【００３１】
そして、この補正データを散乱測定装置に予め組み込んでおいた。すなわち、散乱測定装置からの出力データは、上記補正処理が行われたデータが出力されるようになっている。
【００３２】
次に、エッチング、アッシング、洗浄、ＣＭＰ等の条件が変化しても、上記の補正処理が適切なものであるか否かの検討を行った。その結果、凹幅／凸幅＝０．５〜１．５で、かつ、凹幅が９０〜１８０ｎｍの配線トレンチパターンを基にして補正を行って得た散乱測定装置のデータは、溝形成条件が異なっても、現実のデータに差異が殆ど認められないものであった。従って、上記の補正は、正しい処理が行われたものと看做すことが出来る。
【００３３】
よって、半導体装置製造プロセスにおいて、特に、積層絶縁膜に対して配線用溝を形成する配線用溝形成ステップにおいて、形成されている配線用溝の溝形状を散乱測定装置により測定し、この得られた測定データ、即ち、エッチング、アッシング、洗浄時の測定データ（断面形状）を基にすれば、その作業が妥当なものであるのか、それとも当該作業を続行しなければならないかの判定をタイムラグ無く直ちに行える。すなわち、設計通りの配線用溝が形成されるから、高性能な半導体装置が歩留まり良く得られる。
【００３４】
更に具体的に説明する。
先ず、基板上に５００ｎｍ厚の層間絶縁膜をＣＶＤにより設け、この層間絶縁膜上に５０ｎｍ厚のエッチングストッパ膜をＣＶＤにより設け、このエッチングストッパ膜上に１５０ｎｍ厚の低誘電率絶縁膜をＣＶＤにより設け、この低誘電率絶縁膜の上に５０ｎｍ厚のＣＭＰキャップ膜を設けた。
【００３５】
そして、ＡｒＦレジストを用いてリソグラフィーを行い、エッチング（ＣＦ系ガス）、アッシング（ＮＨ３，Ｈ２／Ｈｅ）、洗浄（アルカリ性薬液）プロセスを経て９０ｎｍ幅のトレンチパターン（凹幅／凸幅＝０．８）を形成した。この際（エッチング工程後）、散乱測定装置を用いて測定を実行した。この結果、エッチングストッパ膜上でストップしていた筈のものが、エッチングストッパ膜の界面上にオーバーエッチングに伴うダメージ層の発生していることが判明した。すなわち、オーバーエッチングにより発生したダメージ層の深さは２４ｎｍであり、エッチングストッパ膜の約半分にも達していたことが判った。尚、この散乱測定装置による測定結果が正しいことは断面ＳＥＭの結果からも確認できた。
【００３６】
そこで、オーバーエッチングが起こらないよう上記エッチング条件を変更した。その結果、適切なエッチングが行われた。そして、エッチングによるダメージ層は検出されなかった。
【００３７】
別の具体例を説明する。
先ず、基板上に３０ｎｍ厚のエッチングストッパ膜をＣＶＤにより設け、このエッチングストッパ膜上に１５０ｎｍ厚の低誘電率有機絶縁膜をＣＶＤにより設けた。更に、この低誘電率有機絶縁膜の縦方向のアッシングダメージを防止する為に低誘電率有機絶縁膜上に６０ｎｍ厚のＣＭＰキャップ膜を設けた。
【００３８】
そして、ＡｒＦレジストを用いてリソグラフィーを行い、エッチング（ＣＦ4，ＮＨ３ガス）、アッシング（ＮＨ３，Ｈ２／Ｈｅ）、洗浄（アルカリ性薬液）プロセスを経て１３０ｎｍ幅のトレンチパターン（凹幅／凸幅＝０．６）を形成した。この際（アッシング工程後）、散乱測定装置を用いて測定を実行した。その結果、低誘電率有機絶縁膜の側壁部にアッシングによるダメージ層の発生していることが判った。尚、この散乱測定装置による測定結果が正しいことは断面ＳＥＭの結果からも確認できた。
【００３９】
そこで、アッシングによるダメージが起こらないように上記アッシング条件を変更した。その結果、適切なアッシングが行われた。そして、アッシングによるダメージ層は検出されなかった。
【００４０】
又、別の具体例を説明する。
先ず、基板上に５０ｎｍ厚のエッチングストッパ膜をＣＶＤにより設け、このエッチングストッパ膜上に１５０ｎｍ厚の低誘電率絶縁膜をＣＶＤにより設け、この低誘電率有機絶縁膜上に６０ｎｍ厚のＣＭＰキャップ膜を設けた。
【００４１】
そして、ＡｒＦレジストを用いてリソグラフィーを行い、エッチング（ＣＦ系ガス）、アッシング（ＮＨ３，Ｈ２／Ｈｅ）、洗浄（有機酸、アルカリ性薬液）プロセスを経て９０ｎｍ幅のトレンチパターン（凹幅／凸幅＝０．８）を形成した。この際（洗浄工程後）、散乱測定装置を用いて測定を実行した。そして、洗浄処理前後の低誘電率絶縁膜に対する横方向についてのダメージ量を評価した。すなわち、有機酸を用いた洗浄処理の場合には、低誘電率絶縁膜の横方向へのクビレが測定され、ダメージ層の存在が確認できた。これに対して、アルカリ性薬液を用いた洗浄処理の場合には、横方向へのクビレが測定されなかった。
【００４２】
そこで、低誘電率絶縁膜にダメージを与えないようにアッシング処理後の洗浄処理を変更した。その結果、適切な洗浄が行われた。そして、洗浄によるダメージ層は検出されなかった。
【図面の簡単な説明】
【００４３】
【図１】断面ＳＥＭによる写真
【図２】散乱測定装置による出力データ                                       代  理  人  宇  高    克  己
【図１】
2007066941.tif 000003
【図２】
2007066941.tif 000004