(57)【要約】【課題】チップ面積の増大を抑制しつつソフトエラーに対する耐性を高くできるデータ保持回路を提供すること。【解決手段】データ保持回路は、入力データが第１のレベルの時のソフトエラーの確率が、入力データが第２のレベルの時のソフトエラーの確率よりも小さい第１のデータ保持部１１０と、前記入力データが第２のレベルの時のソフトエラーの確率が、入力データが第１のレベルの時のソフトエラーの確率よりも小さい第２のデータ保持部１２０と、前記入力データが第１のレベルの時に前記第１のデータ保持部１１０の出力を選択し、前記入力データが第２のレベルの時に前記第２のデータ保持部１２０の出力を選択する選択部１３とを具備する。【選択図】      図１
2007124343.tif 000002
【特許請求の範囲】
【請求項１】
入力データが第１のレベルの時のソフトエラーの確率が、入力データが第２のレベルの時のソフトエラーの確率よりも小さい第１のデータ保持部と、
前記入力データが第２のレベルの時のソフトエラーの確率が、入力データが第１のレベルの時のソフトエラーの確率よりも小さい第２のデータ保持部と、
前記入力データが第１のレベルの時に前記第１のデータ保持部の出力を選択し、前記入力データが第２のレベルの時に前記第２のデータ保持部の出力を選択する選択部とを具備する
ことを特徴とするデータ保持回路。
【請求項２】
前記第１のデータ保持部は、前記入力データに対応するデータが供給される第１のラッチ回路を備え、前記第２のデータ保持部は、前記第１のラッチ回路に供給されるデータを反転したデータが供給される第２のラッチ回路を備え、
前記第１のラッチ回路と前記第２のラッチ回路は共に、第１のレベルのデータが供給されたときのソフトエラーの確率が第２のレベルのデータが供給されたときのソフトエラーの確率よりも小さい
ことを特徴とする請求項１記載のデータ保持回路。
【請求項３】
前記第１のデータ保持部は、前記入力データに対応するデータが供給される第１のラッチ回路を備え、前記第２のデータ保持部は、前記第１のラッチ回路に供給されるデータと同一のデータが供給される第２のラッチ回路を備え、
前記第１のラッチ回路に第１のレベルのデータが供給されたときのソフトエラーの確率が第２のレベルのデータが供給されたときのソフトエラーの確率よりも小さく且つ前記第２のラッチ回路に第２のレベルのデータが供給されたときのソフトエラーの確率が第１のレベルのデータが供給されたときのソフトエラーの確率よりも小さい、
或いは前記第１のラッチ回路に第２のレベルのデータが供給されたときのソフトエラーの確率が第１のレベルのデータが供給されたときのソフトエラーの確率よりも小さく且つ前記第２のラッチ回路に第１のレベルのデータが供給されたときのソフトエラーの確率が第２のレベルのデータが供給されたときのソフトエラーの確率よりも小さい
ことを特徴とする請求項１記載のデータ保持回路。
【請求項４】
前記選択部は前記第１のデータ保持部の出力に接続された第１のトランスミッションゲートと前記第２のデータ保持部の出力に接続された第２のトランスミッションゲートとを備え、
前記第１のトランスミッションゲートの出力に接続され前記第１のデータ保持部のデータ保持状態によって制御される第３のトランスミッションゲートと、
前記第２のトランスミッションゲートの出力に接続され前記第２のデータ保持部のデータ保持状態によって制御される第４のトランスミッションゲートとを更に具備する
ことを特徴とする請求項１乃至３いずれか1項記載のデータ保持回路。
【請求項５】
前記第１のデータ保持部は、前記入力データに対応するデータが供給される第１群の複数のラッチ回路と、前記第１群の複数のラッチ回路からの出力が供給される第１の論理回路を備え、
前記第２のデータ保持部は、前記入力データに対応するデータが供給される第２群の複数のラッチ回路と、前記第２群の複数のラッチ回路からの出力が供給される第２の論理回路を備え、
前記第１の論理回路は前記第１群の複数のラッチ回路からの出力が全て反転したときに出力を反転し、前記第２の論理回路は前記第２群の複数のラッチ回路からの出力が全て反転したときに出力を反転する
ことを特徴とする請求項１記載のデータ保持回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はラッチ回路などを用いたデータ保持回路に係り、特にソフトエラーによる誤動作が低減されたデータ保持回路に関する。
【背景技術】
【０００２】
ＬＳＩ素子の微細化に伴って、１ビットを表現するために必要な電荷量が低下する。そのためα線や中性子線に起因するソフトエラーの発生率が増加することが予見されている。従って、65nmノード以降の世代のLSIを量産する上で、有効なソフトエラー対策を確立することが今後の課題となっている。
【０００３】
ＬＳＩはメモリ回路と論理回路に大別できる。メモリ回路においては、冗長ビットを持たせてソフトエラーの発生を検出したり、補正したりすることが有効なソフトエラー対策と言われている。しかしながら、論理回路における有効なソフトエラー対策はまだ確立されていない。
【０００４】
論理回路は組合せ回路とデータ保持回路に分類することができる。そのなかで、ソフトエラーの影響が大きいのは後者である。組合せ回路はデータが一時的に反転したとしても前段のデータが反転しない限り再び元のデータに戻るので、ソフトエラーの影響は小さい。一方、データ保持回路においては一旦データが反転してしまうと、反転したデータがそれ以降の回路へ伝播してしまうため影響が大きい。
【０００５】
データ保持回路で生ずるソフトエラーに対する一般的な対策として、多数決回路（例えば、非特許文献１参照。）が提案されている。しかしながら、多数決回路は同じ回路を３個以上の奇数個必要としているうえ、出力を判定する回路が必要であることから、多大なチップ面積を必要とするという問題点がある。従って、チップ面積の増大を抑制しつつソフトエラーに対する耐性を高くできるデータ保持回路が望まれていた。
【非特許文献１】Mark P. Baze, Steven P. Buchner, and Dale McMorrow, “A Digital CMOS Design Technique for SEU Hardening”,IEEE Transactions on Nuclear Science, Vol 47, No. 6, p. 2603, Dec. 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、チップ面積の増大を抑制しつつソフトエラーに対する耐性を高くできるデータ保持回路を提供する。
【課題を解決するための手段】
【０００７】
本発明のデータ保持回路の態様は、入力データが第１のレベルの時のソフトエラーの確率が、入力データが第２のレベルの時のソフトエラーの確率よりも小さい第１のデータ保持部と、前記入力データが第２のレベルの時のソフトエラーの確率が、入力データが第１のレベルの時のソフトエラーの確率よりも小さい第２のデータ保持部と、前記入力データが第１のレベルの時に前記第１のデータ保持部の出力を選択し、前記入力データが第２のレベルの時に前記第２のデータ保持部の出力を選択する選択部とを具備する。
【発明の効果】
【０００８】
本発明によれば、チップ面積の増大を抑制しつつソフトエラーに対する耐性を高くできるデータ保持回路を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態について説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデータ保持回路の構成を示したものである。データ保持回路１００は、２つのラッチ回路１１及び１２、１つのセレクタ回路１３、インバータ４、６、８、１０、そしてクロック形インバータ２から構成される。
【００１１】
クロック形インバータ２、１１−１、１２−１の回路構成を図９に示す。クロック形インバータ回路はクロック信号に同期して信号を後続の回路へ伝播させる。クロック信号で制御されるトランジスタ９１、９２が導通状態のときは、ＩＮＰＵＴと反転した値を出力する。トランジスタ９１、９２が遮断状態にあるときは、ＩＮＰＵＴの値が変化しても回路全体は遮断状態にあるためＯＵＴＰＵＴは変化しない。
【００１２】
図１において、クロック形インバータ２とクロック形インバータ１１−１及び１２−１には互いに反転したクロック信号が入力される。その結果、データを書き込む場合、クロック形インバータ２に入力されるクロックで制御されるトランジスタは導通状態となり、クロック形インバータ１１−１及び１２−１に入力されるクロックで制御されるトランジスタは遮断状態となる。その結果、ラッチ回路１１及び１２のノードＡは入力ＩＮに対応したレベルの電位になるまで充電される。ここで、ラッチ回路におけるインバータの入力ノードをノードＡと定義する。
【００１３】
データを保持する場合は、クロック形インバータ２に入力されるクロックで制御されるトランジスタは遮断状態となり、クロック形インバータ１１−１及び１２−１に入力されるクロックで制御されるトランジスタは導通状態となる。この場合、クロック形インバータ２への入力データ、即ちＩＮのデータが変化したとしても、ノードＡの状態は変化しない。
【００１４】
データ保持回路１００への入力データであるＩＮのデータは、クロック形インバータ２及びインバータ４、６を経た後にラッチ回路１１へ入力される。また、ＩＮのデータはクロック形インバータ２及びインバータ８を経た後にラッチ回路１２へも入力される。インバータを経由する回数の違いによって、ラッチ回路１２への入力はラッチ回路１１への入力を反転したデータとなっている。しかし、ラッチ回路１１の出力端にもインバータ１０が備えられているので、インバータ１０の出力はラッチ回路１２の出力と同じになるように構成されている。
【００１５】
クロック形インバータ２、インバータ４、６、１０及びラッチ回路１１は第１のデータ保持部を構成し、クロック形インバータ２、インバータ８及びラッチ回路１２は第２のデータ保持部を構成する。第１のデータ保持部１１０及び第２のデータ保持部１２０の出力はセレクタ回路１３へ入力される。
【００１６】
セレクタ回路１３は、２つのトランスミッションゲート１３１及び１３２から構成されている。インバータ１０の出力はトランスミッションゲート１３１に、ラッチ回路１２の出力はトランスミッションゲート１３２にそれぞれ入力されている。トランスミッションゲートは、ソースとドレインとが互いに共通接続されたｐチャネル型ＭＯＳ電界効果トランジスタ（以後ＰＦＥＴと呼ぶ）とｎチャネル型ＭＯＳ電界効果トランジスタ（以後ＮＦＥＴと呼ぶ）との組み合わせから構成されている。ＰＦＥＴのゲート電位が０でＮＦＥＴのゲート電位が１の時に信号が伝達され、ＰＦＥＴのゲート電位が１でＮＦＥＴのゲート電位が０の時には遮断状態となって信号は伝達されない。
【００１７】
トランスミッションゲート１３１を構成するＮＦＥＴのゲートはインバータ４の出力に接続され、ＰＦＥＴのゲートはクロック形インバータ２の出力に接続されている。トランスミッションゲート１３２を構成するＮＦＥＴのゲートはクロック形インバータ２の出力に接続され、ＰＦＥＴのゲートはインバータ４の出力に接続されている。
【００１８】
従って、データ保持回路１００へデータが入力されている場合は常に、トランスミッションゲート１３１と１３２のいずれか一方で信号が伝達され、他方は遮断状態になっている。結果的にトランスミッションゲート１３１及び１３２から構成されるセレクタ回路１３は、ラッチ回路１１の出力或いはラッチ回路１２の出力のいずれかを選択する機能を有する。選択されたラッチ回路の出力がデータ保持回路１００の出力データとしてＯＵＴのデータとなる。ラッチ回路１１が選択された場合は、インバータ１０を経由した出力がＯＵＴのデータとなる。ＯＵＴには常に入力信号の反転した値が出力される。
【００１９】
ここで、ラッチ回路１１及び１２の入力であるノードＡのデータが１のとき、ソフトエラーによってそのデータが１から０へ反転する確率をPA,HLと定義する。また、ノードＡのデータが０のとき、ソフトエラーによってそのデータが０から１へ反転する確率をPA,LHと定義する。
【００２０】
第１の実施形態において、２つのラッチ回路１１と１２は共に、ソフトエラーによって０から１へ反転する確率が１から０へ反転する確率より小さい。即ち、PA,LH < PA,HLとなるように設計されている。ここでは、従来例との比較をしやすくするために２つのラッチ回路１１と１２のPA,LHは等しいと仮定する。
【００２１】
次に、本実施形態のデータ保持回路の動作を説明する。上で述べたように、セレクタ回路１３は、データ保持回路１００への入力データ即ちＩＮのデータに依存して、第１のデータ保持部１１０或いは第２のデータ保持部１２０を選択する。ここで、選択されたデータ保持部のラッチ回路のノードＡのデータは０になっている。即ち、ＩＮのデータに応じてノードＡのデータが０となる方のラッチ回路を含んだデータ保持部が選択される。言い換えれば、セレクタ回路１３は、ソフトエラーの生じる確率が少ない方の状態をデータの保持状態として使用しているデータ保持部を常に選択する。
【００２２】
従って、ＩＮの入力データが１のときは、ラッチ回路１１のノードＡのデータが０となるので第１のデータ保持部１１０の出力が選択され、ＩＮの入力データが０のときは、ラッチ回路１２のノードＡのデータが０となるので第２のデータ保持部１２０の出力が選択される。その結果、データ保持回路１００への入力データによらずデータ保持回路１００において保持されたデータが反転する確率はPA,LHとなる。
【００２３】
ここで、単一のラッチ回路のみからなる従来のデータ保持回路の場合を考える。これは、図１で示したラッチ回路を単体で、データ保持回路とみなした場合に相当する。このラッチ回路でソフトエラーが発生する確率に基づいて、データ保持回路を多数備えた回路のソフトエラーレートS1を計算する。S1は次式で与えられる。
【００２４】
S1 = k (p0 PA,LH + p1 PA,HL)  …(1)
ここで、p0、p1はそれぞれ回路に０、１が入力される確率、kは例えば単位面積あたりのデータ保持回路の個数を表す比例定数である。p0 + p1 = 1より式(1)は
S1 = k { PA,LH + p1 (PA,HL−PA,LH) }  …(2)
となる。
【００２５】
一方、本実施形態のデータ保持回路に基づいたソフトエラーレートS2は、次式で与えられる。
【００２６】
S2 = k PA,LH  …(3)
式(2)及び(3)を比較することにより、この場合はp1が１に近いほど、そしてPA,HLとPA,LHの差が大きいほど、ソフトエラーレートが低減することが分かる。ここでは従来例との比較をしやすくするために２つのラッチ回路１１と１２のPA,LHは等しいと仮定した。しかし、２つのラッチ回路が共にPA,LH < PA,HLを満たしているのであれば、ラッチ回路１１と１２のPA,LHは互いに等しく無くても本来かまわない。
【００２７】
本実施形態のデータ保持回路は、２個のラッチ回路と１個のセレクタ回路と複数のインバータとを具備している。一方、ソフトエラー対策として多数決回路を用いた場合は奇数個のラッチ回路と多数決を判定する回路が必要である。従って、本実施形態によれば、ソフトエラーレートを低減した上、構成が簡単で必要とするチップ面積もより小さいデータ保持回路を実現することができる。
【００２８】
ラッチ回路の設計においては、レイアウトの寸法を調節することでPA,LH、PA,HLの値を制御できることが実験により判明している。図２にラッチ回路の具体例を示す。図２の（ａ）図はトランジスタレベルの回路図であり、ＮＦＥＴであるＴＮ１、ＴＮ２、ＴＮ３及びＰＦＥＴであるＴＰ１、ＴＰ２、ＴＰ３から構成される。図２の（ｂ）図は（ａ）図に対応した配線を省略したレイアウト図である。図２の（ｂ）図は、ＴＮ１のソース及びドレイン２１、ＴＰ１のソース及びドレイン２２、ＴＮ１及びＴＰ１のゲート２３、ＴＮ２及びＴＮ３のソース及びドレイン２４、ＴＰ２及びＴＰ３のソース及びドレイン２５、ＴＮ２のゲート２６、ＴＰ３のゲート２７、ＴＮ３及びＴＰ２のゲート２８から構成されている。
【００２９】
図２の（ｂ）図において、例えばＮＦＥＴのチャネル幅は固定してＰＦＥＴのチャネル幅（ＴＰ２及びＴＰ３のソース及びドレイン２５の幅）ＷPのみを調節することでソフトエラーの確率を大きく変えることが出来る。
【００３０】
ＷPを大きくすることによって、ＰＦＥＴのチャネル抵抗が小さくなる。その結果、中性子線等によってＴＮ２及びＴＮ３のソース及びドレイン２４に発生させられた電荷をＴＰ２及びＴＰ３を経由して電源電圧（Ｖｄｄ）が吸収する能力が向上する。これによって出力の高電位の安定性が高まり、ソフトエラーによってラッチ回路の出力が高電位（１）から低電位（０）へ反転する確率が低下する。即ちソフトエラーが発生する確率を大きく変化させることができる。
【００３１】
図３にソフトエラーが発生する確率PA,LH及びPA,HLとＰＦＥＴのチャネル幅ＷPの関係を示す。図３において、当初PA,LH > PA,HLであったのが、ＰＦＥＴのチャネル幅ＷPを２倍に増やすことでPA,LH < PA,HLとなることが示される。このように、例えばＰＦＥＴのチャネル幅を調節することで所望のソフトエラー耐性を持つラッチ回路を実現することができる。
【００３２】
また、ＰＦＥＴの製造時にチャネルにストレスをかけることによって、キャリア移動度が増大することが実験的に知られている。これを利用して電流駆動力を高めることによっても、ソフトエラー耐性を高めることが可能である。
【００３３】
第１の実施形態ではラッチ回路を全て同一のレイアウト、すなわち、ラッチ回路のソフトエラーの確率を同一で形成していた。これに対し、回路全体の中の全部のデータ保持回路ではないが、一部のデータ保持回路ではソフトエラーを極力回避したいという場合がある。そのような場合は、回路の一部の処理速度或いは消費電力は犠牲にしてでも、上述したアプローチを用いるために異なるレイアウトでラッチ回路を形成することになる。
【００３４】
図４は、そのような場合を想定した第１の実施形態の変形例のデータ保持回路の構成を示したものである。データ保持回路４００は、２つのラッチ回路４１及びラッチ回路４２、１つのセレクタ回路４３、１つのクロック型インバータ３そして３つのインバータ５、７、９から構成されている。ラッチ回路４１及び４２の出力はセレクタ回路４３へ入力されている。
【００３５】
ここで、図４においてクロック形インバータ３、インバータ５、７及びラッチ回路４１は第１のデータ保持部４１０を構成し、クロック形インバータ３、インバータ５、９及びラッチ回路４２は第２のデータ保持部４２０を構成する。
【００３６】
ラッチ回路４１におけるPA,LH及びPA,HLをそれぞれPA,LH(41)及びPA,HL(41)と定義し、ラッチ回路４２におけるPA,LH及びPA,HLをそれぞれPA,LH(42)及びPA,HL(42)と定義する。２つのラッチ回路４１及び４２は以下の式を満たすように異なるレイアウトで設計されている。
【００３７】
PA,LH(41) < PA,HL(41), 且つPA,LH(41) < PA,LH(42)  （ラッチ回路４１に関して）
PA,HL(42) < PA,LH(42), 且つPA,HL(42) < PA,HL(41)  （ラッチ回路４２に関して）
次に、本実施形態の変形例のデータ保持回路の動作を説明する。セレクタ回路４３は、データ保持回路４００への入力データ即ちＩＮのデータに依存して、ラッチ回路の出力、言い換えればデータ保持部を選択する。即ち、ＩＮのデータが１のときは第１のデータ保持部４１０の出力を選択し、０のときは第２のデータ保持部４２０の出力を選択する。
【００３８】
よって、第１のデータ保持部４１０が選択されたときは、ラッチ回路４１の入力は０になっており、第２のデータ保持部４２０が選択されたときは、ラッチ回路４２の入力は１になっている。このようにしてセレクタ回路４３は常に、各ラッチ回路についてソフトエラーの生じる確率が少ない方の状態をデータの保持状態として使用している場合に、そのラッチ回路を含んだデータ保持部を選択することになる。これによって、ソフトエラーによる誤動作を低減することができる。
【００３９】
この変形例のデータ保持回路も２個のラッチ回路と１個のセレクタ回路と複数のインバータとで構成されており、多数決回路を用いた場合よりも構成が簡単で必要とするチップ面積もより小さい。
【００４０】
以上のように、本実施形態の変形例によってもチップ面積がより小さく、ソフトエラーによる誤動作を低減したデータ保持回路を実現できる。
【００４１】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るデータ保持回路の構成を示したものである。第２の実施形態のデータ保持回路５００は、図１の回路構成にトランスミッションゲート５４、５５が付加されている。データ保持回路への入力データに依存して、セレクタ回路５３がソフトエラーの生じる確率が少ない方の状態をデータの保持状態として使用しているラッチ回路を選択するのは第１の実施形態と同様である。
【００４２】
トランスミッションゲート５４のＮＦＥＴ及びＰＦＥＴのゲートはそれぞれラッチ回路５１のノードＢ1及びＡ1に接続されている。トランスミッションゲート５５のＮＦＥＴ及びＰＦＥＴのゲートはそれぞれラッチ回路５２のノードＢ２及びＡ２に接続されている。ラッチ回路５１と５２は共に、ソフトエラーによって０から１へ反転する確率が１から０へ反転する確率より小さい。即ち、PA,LH < PA,HLとなるように設計されている。
【００４３】
本実施形態のデータ保持回路の動作を図５を用いて説明する。はじめに、入力データ、即ちＩＮのデータに応じて、ラッチ回路５１を含んだ第１のデータ保持部５１０或いはラッチ回路５２を含んだ第２のデータ保持部５２０のいずれかがセレクタ回路５３によって選択されているとする。選択されたデータ保持部のラッチ回路にソフトエラーが生ずると、そのラッチ回路のノードのデータは反転する。即ち、ラッチ回路５１のノードＡ1及びＢ1のデータ或いはラッチ回路５２のノードＡ２及びＢ２のデータが反転する。すると、トランスミッションゲート５４或いは５５は遮断状態になる。その結果、ＯＵＴのデータは以前のデータのまま維持される。即ち、ソフトエラーによって反転した信号は後段の回路へ伝播されることはない。
【００４４】
従って、本実施形態のデータ保持回路は第１の実施形態のデータ保持回路に比較してソフトエラーによる誤動作がさらに低減されている。また、図１の回路構成に付加された回路も僅かでチップ面積の増加量も僅かである。
【００４５】
さらに、本実施形態でも、第１の実施形態の図４の変形例と同様な変形例が考えられる。この場合に対応したデータ保持回路の変形例の構成を示したのが図６である。図４のデータ保持回路の構成にトランスミッションゲート６１及び６２が付加されている。２つのラッチ回路の内、破線で覆われた第１のデータ保持部６１０を構成するラッチ回路はPA,LH < PA,HLとなるように設計されていて、破線で覆われた第２のデータ保持部６２０を構成するもう一方のラッチ回路は、PA,LH > PA,HLとなるように設計されている。
【００４６】
トランスミッションゲート６１及び６２を付加することで、ソフトエラーにより反転したデータが後段の回路へ伝播することを防いでいる。この変形例によって図４の回路構成の場合と比較してソフトエラーによる誤動作がより低減されている。また、図４の回路構成に付加された回路も僅かでチップ面積の増加量も僅かである。
【００４７】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るデータ保持回路の構成を示したものである。本実施形態のデータ保持回路は、図１の２つのラッチ回路それぞれにさらにもう１つずつラッチ回路が追加され、さらにＮＯＲ回路及びＯＲ回路を備えている。全部で４つのラッチ回路７１、７２、７３、７４は共に、ソフトエラーによって０から１へ反転する確率が１から０へ反転する確率より小さい。即ち、全てPA,LH < PA,HLとなるように設計されている。
【００４８】
図７のデータ保持回路に対する入力は、４つのラッチ回路７１、７２、７３、７４に同時に入力される。ラッチ回路７１、７２の出力はＮＯＲ回路７５に入力され、ラッチ回路７１、７２及びＮＯＲ回路７５はそれらを含んだ破線で覆われた第１のデータ保持部７５０を構成する。ラッチ回路７３、７４の出力はＯＲ回路７６に入力され、ラッチ回路７３、７４及びＯＲ回路７６はそれらを含んだ破線で覆われた第２のデータ保持部７６０を構成する。データ保持回路への入力データ、即ちＩＮのデータに依存してＮＯＲ回路７５の出力、即ち第１のデータ保持部７５０の出力、或いはＯＲ回路７６の出力、即ち第２のデータ保持部７６０の出力が選択されてＯＵＴから出力される。
【００４９】
本実施形態のデータ保持回路の動作を説明する。入力データ即ちＩＮのデータが１のとき、ラッチ回路７１と７２のノードＡ1及びＡ２のデータは０となる。この場合ＮＯＲ回路７５の出力は０である。同時に、セレクタ回路によってＮＯＲ回路７５の出力、即ち第１のデータ保持部７５０の出力が選択されているので、この場合ＯＵＴから０が出力される。
【００５０】
ここで、ラッチ回路７１或いは７２のいずれか一方でソフトエラーが発生すると、ノードＡ1或いはＡ２のデータは反転し１となる。しかし、両方のラッチ回路が反転しない限りＮＯＲ回路７５の出力は０のままである。結局、ＮＯＲ回路７５の出力が反転するのは、ラッチ回路７１及び７２でソフトエラーが同時に発生した場合のみである。その確率は極めて小さい。ＩＮのデータが０のときはＯＲ回路７６の出力、即ち第２のデータ保持部７６０の出力が選択されるが、その場合の動作も上記と同様である。
【００５１】
本実施形態ではラッチ回路を全部で２個追加しているが、さらに追加することでソフトエラーによる誤動作をより低減させることができる。それによって、選択されたラッチ回路の全てでソフトエラーが生ずる確率がさらに小さくなる。従ってデータ保持回路全体の誤動作の確率がさらに小さくなる。この場合、図７のＯＲ回路やＮＯＲ回路の入力端子の数は３以上となる。
【００５２】
本実施形態においてソフトエラーによる誤動作が生ずるのは、ＩＮのデータに依存して選択されたデータ保持部に含まれるラッチ回路の全てでソフトエラーが生ずる場合に限られる。従って、本実施形態によって多数決回路よりソフトエラー耐性の高いデータ保持回路が実現できる。
【００５３】
また図７では、第１のデータ保持部７５０と第２のデータ保持部７６０のそれぞれに対して同数のラッチ回路を追加しているが、追加するラッチ回路の個数は必ずしも同じである必要はない。ソフトエラーが発生しやすい回路に対して優先的にラッチ回路を追加することによって、チップ面積の増加を最小限に抑えながら、ソフトエラーによる誤動作を低減することも可能である。
【００５４】
本実施形態でも、第１の実施形態の図４の変形例と同様な変形例が考えられる。この場合に対応したデータ保持回路の変形例の構成を示したのが図８である。即ち、図４の２つのラッチ回路それぞれにさらにもう１つずつラッチ回路が追加され、さらにＯＲ回路８５及びＡＮＤ回路８６を備えている。
【００５５】
ラッチ回路８１、８２の出力はＯＲ回路８５に入力され、ラッチ回路８１、８２及びＯＲ回路８５はそれらを含んだ破線で覆われた第１のデータ保持部８５０を構成する。ラッチ回路８３、８４の出力はＡＮＤ回路８６に入力され、ラッチ回路８３、８４及びＡＮＤ回路８６はそれらを含んだ破線で覆われた第２のデータ保持部８６０を構成する。ラッチ回路８１、８２はPA,LH < PA,HLとなるように設計されていて、ラッチ回路８３、８４は、PA,LH > PA,HLとなるように設計されている。
【００５６】
図８のデータ保持回路の動作は図７の場合と同様である。ＩＮのデータが１のときは、ラッチ回路８１及び８２の出力の論理和、即ち第１のデータ保持部８５０が選択されてＯＵＴから出力される。ＩＮのデータが０のときはラッチ回路８３及び８４の出力の論理積、即ち第２のデータ保持部８６０が選択されてＯＵＴから出力される。いずれの場合も、ラッチ回路８１及び８２、或いはラッチ回路８３及び８４のデータが共に反転しないと出力は反転しない。従って、この変形例の場合も多数決回路よりソフトエラー耐性の高いデータ保持回路が実現できる。
【００５７】
ラッチ回路を追加する個数、追加する箇所に関する条件は図７の場合と同じである。ソフトエラーが発生しやすい回路に対して優先的にラッチ回路を追加することによって、チップ面積の増加を最小限に抑えながら、ソフトエラーによる誤動作を低減することも可能である。
【００５８】
また、図７及び図８のＮＯＲ回路、ＯＲ回路、ＡＮＤ回路のいずれかを、ＮＡＮＤ回路とインバータの組み合わせで置き換える変形例も考えられ、その場合も上記同様の効果が得られる。
【００５９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るデータ保持回路を示す図。
【図２】(a)図はラッチ回路のトランジスタレベルの回路図、(b)図は、(a)図の配線を省略したレイアウト図。
【図３】ソフトエラーが発生する確率とＰＦＥＴのチャネル幅の関係を示す図。
【図４】本発明の第１の実施形態に係るデータ保持回路の変形例を示す図。
【図５】本発明の第２の実施形態に係るデータ保持回路を示す図。
【図６】本発明の第２の実施形態に係るデータ保持回路の変形例を示す図。
【図７】本発明の第３の実施形態に係るデータ保持回路を示す図。
【図８】本発明の第３の実施形態に係るデータ保持回路の変形例を示す図。
【図９】クロック形インバータの回路構成を示す図。
【符号の説明】
【００６１】
１００、４００、５００…データ保持回路、  １１０、４１０、５１０、６１０、７５０、８５０…第１のデータ保持部、  １２０、４２０、５２０、６２０、７６０、８６０…第２のデータ保持部、  １１、１２、４１、４２、５１、５２、７１、７２、７３、７４、８１、８２、８３、８４…ラッチ回路、  １３、４３、５３…セレクタ回路、  ４、５、６、７、８、９、１０…インバータ、  ２、３、１１−１、１２−１…クロック形インバータ、  ２１…ＴＮ１のソース及びドレイン、２２…ＴＰ１のソース及びドレイン、２３…ＴＮ１及びＴＰ１のゲート、２４…ＴＮ２及びＴＮ３のソース及びドレイン、２５…ＴＰ２及びＴＰ３のソース及びドレイン、２６…ＴＮ２のゲート、２７…ＴＰ３のゲート、２８…ＴＮ３及びＴＰ２のゲート、  ５４、５５、６１、６２、１３１、１３２…トランスミッションゲート、７５…ＮＯＲ回路、  ７６、８５…ＯＲ回路、８６…ＡＮＤ回路、９１…クロック信号で制御されるＰＦＥＴ、９２…クロック信号で制御されるＮＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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