(57)【要約】【課題】  金属材料からなるゲート電極を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造工程を簡略化する。【解決手段】  ゲート絶縁膜５上に堆積したルテニウム膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのそれぞれのゲート電極を同時に形成する。次に、それぞれのゲート電極に酸素を導入することによって、仕事関数が大きいゲート電極６Ａに変換する。その後、ｎチャネル型ＭＩＳトランジスタのゲート電極６Ａを水素アニールで選択的に還元することによって、仕事関数の小さいゲート電極６Ｂに変換する。【選択図】  図８
2007073660.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１ゲート電極を有するｎチャネル型ＭＩＳトランジスタが形成され、
前記主面の第２領域に、前記第１ゲート電極よりも仕事関数の大きい第２ゲート電極を有するｐチャネル型ＭＩＳトランジスタが形成された半導体装置であって、
前記第１および第２ゲート電極は、同一の金属で構成され、
前記第２ゲート電極中の酸素濃度は、前記第１ゲート電極中の酸素濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記金属は、ルテニウムであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート電極を構成するルテニウム中の酸素濃度は、１×１０１８／ｃｍ３以下であり、前記第２ゲート電極を構成するルテニウム中の酸素濃度は、１×１０１９／ｃｍ３以上であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記金属は、イリジウムであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第２ゲート電極の下部のゲート絶縁膜は、Ｈｆ-Ｏ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板の主面の第１領域に第１ゲート電極を有するｎチャネル型ＭＩＳトランジスタを形成し、
前記主面の第２領域に、前記第１ゲート電極よりも仕事関数の大きい第２ゲート電極を有するｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｃ）酸素を含む雰囲気中で前記半導体基板をアニールすることにより、前記第１および第２ゲート電極中に前記酸素を導入する工程と、
（ｄ）前記工程（ｃ）の後、前記第２ゲート電極の周囲を水素バリア膜で覆う工程と、
（ｅ）前記工程（ｄ）の後、水素を含む雰囲気中で前記半導体基板をアニールすることにより、前記第１ゲート電極中の酸素濃度を前記第２ゲート電極中の酸素濃度よりも低くする工程と、
を有する半導体装置の製造方法。
【請求項７】
半導体基板の主面の第１領域に第１ゲート電極を有するｎチャネル型ＭＩＳトランジスタを形成し、
前記主面の第２領域に、前記第１ゲート電極よりも仕事関数の大きい第２ゲート電極を有するｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｃ）水素を含む雰囲気中で前記半導体基板をアニールすることにより、前記第１および第２ゲート電極中の酸素濃度を低減する工程と、
（ｄ）前記工程（ｃ）の後、前記第２ゲート電極中に選択的に酸素をイオン注入することにより、前記第２ゲート電極中の酸素濃度を前記第１ゲート電極中の酸素濃度よりも高くする工程と、
を有する半導体装置の製造方法。
【請求項８】
前記金属膜は、ルテニウム膜であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１ゲート電極を構成するルテニウム中の酸素濃度は、１×１０１８／ｃｍ３以下であり、前記第２ゲート電極を構成するルテニウム中の酸素濃度は、１×１０１９／ｃｍ３以上であることを特徴とする８記載の半導体装置の製造方法。
【請求項１０】
前記金属膜は、イリジウム膜であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜は、Ｈｆ-Ｏ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ルテニウム（Ｒｕ）からなるゲート電極を備えたｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。
【０００３】
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐチャネル型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。
【０００４】
そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料（高誘電体材料）に置き換えると共に、ゲート電極材料を多結晶シリコン（またはポリサイド）から金属に置き換える検討が進められている。
【０００５】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、酸化ハフニウムや酸化ジルコニウムといった種々の金属酸化物が検討されている。また、多結晶シリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００６】
ゲート電極を金属材料で構成する場合は、ｎチャネル型ＭＩＳトランジスタのゲート電極とｐチャネル型ＭＩＳトランジスタのゲート電極を互いに異なる金属材料で構成し、それぞれの仕事関数を最適化することによってしきい値電圧を制御する必要がある。
【０００７】
例えば特許文献１（特開２０００−２５２３７０号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をジルコニウムまたはハフニウムで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を珪化白金、珪化イリジウム、コバルト、ニッケル、ロジウム、パラジウム、レニウムまたは金のいずれかで構成したＣＭＯＳ回路を開示している。
【０００８】
また、特許文献２（特開２００４−１６５５５５号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をチタン、アルミニウム、タンタル、モリブデン、ハフニウムまたはニオブのいずれかで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を窒化タンタル、酸化ルテニウム、イリジウム、白金、窒化タングステンまたは窒化モリブデンのいずれかで構成したＣＭＯＳ回路を開示している。
【０００９】
また、特許文献３（特開２００４−１６５３４６号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をアルミニウムで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を、アルミニウム中に、アルミニウムよりも仕事関数の大きい金属（例えばコバルト、ニッケル、ルテニウム、イリジウム、白金など）を導入した複合金属で構成したＣＭＯＳ回路を開示している。
【００１０】
非特許文献１(2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231)は、酸化ハフニウムからなるゲート絶縁膜上にルテニウムなどの金属膜からなるゲート電極を形成したＭＩＳＦＥＴを還元性雰囲気でアニール処理すると、ゲート電極の仕事関数が小さくなるという現象を開示している。これは、上記の還元処理によって酸化ハフニウム膜中のＨｆ−Ｏ結合が切断され、酸素欠損濃度が高くなる結果、仕事関数が小さくなるものと考えられている。
【特許文献１】特開２０００−２５２３７０号公報
【特許文献２】特開２００４−１６５５５５号公報
【特許文献３】特開２００４−１６５３４６号公報
【非特許文献１】2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ｎチャネル型ＭＩＳトランジスタのゲート電極と、ｐチャネル型ＭＩＳトランジスタのゲート電極を互いに異なる金属材料で形成する上記の従来技術は、トランジスタの製造工程が非常に複雑になり、工程数も大幅に増加するという欠点がある。
【００１２】
本発明の目的は、金属材料からなるゲート電極を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造工程を簡略化することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板の主面の第１領域に第１ゲート電極を有するｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域に、前記第１ゲート電極よりも仕事関数の大きい第２ゲート電極を有するｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、以下の工程を有している。
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｃ）酸素を含む雰囲気中で前記半導体基板をアニールすることにより、前記第１および第２ゲート電極中に前記酸素を導入する工程と、
（ｄ）前記工程（ｃ）の後、前記第２ゲート電極の周囲を水素バリア膜で覆う工程と、
（ｅ）前記工程（ｄ）の後、水素を含む雰囲気中で前記半導体基板をアニールすることにより、前記第１ゲート電極中の酸素濃度を前記第２ゲート電極中の酸素濃度よりも低くする工程。
【００１６】
上記した手段によれば、ゲート電極を構成する金属膜中の酸素濃度差を利用して、第１ゲート電極の仕事関数と第２ゲート電極の仕事関数を変えるので、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて製造工程を簡略化することができる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
金属材料からなるゲート電極を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態によるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を、図１〜図１０を用いて工程順に説明する。
【００２１】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成する。次に、基板１のｎチャネル型ＭＩＳトランジスタ形成領域（図の左側。以下、ｎＭＩＳ形成領域という）にホウ素をイオン注入し、ｐチャネル型ＭＩＳトランジスタ形成領域（図の右側。以下、ｐＭＩＳ形成領域という）にリンをイオン注入する。さらに、基板１のｎＭＩＳ形成領域とｐＭＩＳ形成領域とに、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入する。続いて、基板１を熱処理し、上記不純物を基板１中に拡散させることによって、基板１の主面にｐ型ウエル３およびｎ型ウエル４を形成する。
【００２２】
次に、図２に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化ハフニウム膜からなるゲート絶縁膜５を形成する。酸化ハフニウム膜は、ＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて堆積し、その膜厚は１．５ｎｍ〜４．０ｎｍ程度とする。ゲート絶縁膜５は、酸化ハフニウム以外の高誘電体膜、例えばＨｆ-Ｓｉ-Ｏ膜、Ｈｆ-Ｓｉ-Ｏ-Ｎ膜、Ｈｆ-Ａｌ-Ｏ膜、Ｈｆ-Ａｌ-Ｏ-Ｎ膜などで形成してもよい。また、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜で形成してもよい。さらに、酸化シリコン膜や酸窒化シリコン膜で形成することも可能であり、酸化シリコン膜や酸窒化シリコン膜の上部に上記したハフニウム系絶縁膜を堆積した積層膜で形成することも可能である。
【００２３】
次に、図３に示すように、基板１上にスパッタリング法を用いてルテニウム膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでルテニウム膜をパターニングすることにより、ｐ型ウエル３のゲート絶縁膜５上およびｎ型ウエル４のゲート絶縁膜５上に、それぞれルテニウム膜からなるゲート電極６を形成する。ゲート電極６を構成するルテニウム膜中にはその堆積時に微量の酸素が含まれる。
【００２４】
本発明者は、膜厚が８ｎｍの酸化シリコン膜からなるゲート絶縁膜５上に膜厚が５０ｎｍのルテニウム膜を堆積し、このルテニウム膜をパターニングしてゲート電極６を形成した直後の仕事関数を測定した。このゲート電極６の仕事関数は４．９ｅＶであった。
【００２５】
次に、図４に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ−型半導体領域８を形成し、ｎ型ウエル４にホウ素をイオン注入してｐ−型半導体領域９を形成した後、ゲート電極６の側壁にサイドウォールスペーサ１０を形成する。ｎ−型半導体領域８は、ｎチャネル型ＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成し、ｐ−型半導体領域９は、ｐチャネル型ＭＩＳトランジスタをＬＤＤ構造にするために形成する。サイドウォールスペーサ１０は、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
【００２６】
次に、図５に示すように、１％の酸素（Ｏ２）を含む４００℃程度の高温雰囲気中で基板１をアニールすることによって、ゲート電極６（ルテニウム膜）中に酸素を導入する。この酸素アニール処理により、例えば１×１０１９／ｃｍ３以上の酸素を含有するルテニウム膜からなるゲート電極６Ａが得られる。本発明者は、仕事関数が４．９ｅＶのゲート電極６に上記の条件で酸素を導入することによってゲート電極６Ａを形成した。このゲート電極６Ａの仕事関数を測定したところ、５．６ｅＶであった。
【００２７】
次に、図６に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ＋型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウエル４にｐ＋型半導体領域（ソース、ドレイン）１２を形成する。
【００２８】
なお、ゲート電極６（ルテニウム膜）中に酸素を導入して高酸素濃度のゲート電極６Ａを形成する工程は、ゲート電極６の側壁にサイドウォールスペーサ１０を形成する工程の前であってもよい。また、ｎ＋型半導体領域１１およびｐ＋型半導体領域１２を形成する工程の後であってもよい。
【００２９】
次に、図７に示すように、ｎ型ウエル４上に形成されたゲート電極６Ａの周囲を水素バリア膜１３で覆う。水素バリア膜１３は、ｐチャネル型ＭＩＳトランジスタのゲート電極６Ａ（ルテニウム膜）中に水素（Ｈ２）が導入されるのを防ぐためのバリア膜であり、例えばアルミナ（Ａｌ２Ｏ３）膜などが使用される。ｎ型ウエル４に形成されたゲート電極６Ａの周囲に水素バリア膜１３を形成するには、例えば基板１上にスパッタリング法を用いて膜厚１０ｎｍ程度のアルミナ膜を堆積した後、ｎ型ウエル４の上部をフォトレジスト膜で覆い、ｐ型ウエル３の上部のアルミナ膜をドライエッチングにより除去する。
【００３０】
次に、図８に示すように、４％の水素を含む４００℃程度の高温雰囲気中で基板１をアニールすることによって、ｐ型ウエル３上に形成されたゲート電極６Ａ（ルテニウム膜）中に水素を導入する。このとき、ｎ型ウエル４上に形成されたゲート電極６Ａ（ルテニウム膜）は、水素バリア膜１３で覆われているので、水素が導入されることはない。この水素アニール処理により、ｐ型ウエル３上に形成されたゲート電極６Ａ（ルテニウム膜）中の酸素が水素によって還元され、低酸素濃度（例えば１×１０１８／ｃｍ３以下）のルテニウム膜からなるゲート電極６Ｂが形成される。本発明者は、仕事関数が５．６ｅＶのゲート電極６Ａに上記の条件で水素を導入することによって、低酸素濃度のゲート電極６Ｂを形成した。このゲート電極６Ｂの仕事関数を測定したところ、４．４ｅＶであった。
【００３１】
ここまでの工程により、低酸素濃度で仕事関数が小さい（例えば４．４ｅＶ）ゲート電極６Ｂを有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）、および高酸素濃度で仕事関数が大きい（例えば５．６ｅＶ）ゲート電極６Ａを有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が完成する。
【００３２】
次に、図９に示すように、基板１上にＣＶＤ法で酸化シリコン膜１４を堆積し、化学的機械研磨法でその表面を平坦化した後、フォトレジスト膜をマスクにして酸化シリコン膜１４および水素バリア膜１３をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１１の上部とｐ＋型半導体領域（ソース、ドレイン）１２の上部とにコンタクトホール１６を形成する。
【００３３】
次に、図１０に示すように、コンタクトホール１６の内部にプラグ１７を形成し、続いて酸化シリコン膜１４の上部にメタル配線１８を形成する。プラグ１７を形成するには、コンタクトホール１６の内部を含む酸化シリコン膜１４上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積し、続いて、酸化シリコン膜１４上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。また、メタル配線１８を形成するには、酸化シリコン膜１４上にスパッタリング法でＷ膜やＡｌ合金膜などの金属膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこの金属膜をパターニングする。
【００３４】
このように、本実施の形態では、まずゲート絶縁膜５上に堆積したルテニウム膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極６を同時に形成する。次に、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極６のそれぞれに酸素を導入することによって、これらのゲート電極６を仕事関数が大きいゲート電極６Ａに変換する。その後、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６Ａを水素アニールで選択的に還元することによって、仕事関数の小さいゲート電極６Ｂに変換する。
【００３５】
ルテニウム膜中に含まれる酸素濃度の増減によってゲート電極６を仕事関数が変化する理由としては、酸素濃度の増加によってＲｕ−Ｒｕ結合の一部がＲｕ−Ｏ結合に変化し、酸素濃度の減少によってＲｕ−Ｏ結合がＲｕ−Ｒｕ結合に変化するためであると考えられる。
【００３６】
本実施の形態によれば、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極６Ａ、６Ｂを形成することができる。
【００３７】
（実施の形態２）
本実施の形態によるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法を、図１１〜図１４を用いて工程順に説明する。
【００３８】
まず、図１１に示すように、基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４を形成した後、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面にゲート絶縁膜５を形成する。続いて、基板１上にスパッタリング法を用いてルテニウム膜を堆積した後、このルテニウム膜をパターニングすることにより、ｐ型ウエル３のゲート絶縁膜５上およびｎ型ウエル４のゲート絶縁膜５上にそれぞれゲート電極６を形成する。ゲート電極６を構成するルテニウム膜中には、その堆積時に微量の酸素が含まれる。
【００３９】
次に、ｐ型ウエル３にｎ−型半導体領域８を形成し、ｎ型ウエル４にｐ−型半導体領域９を形成した後、ゲート電極６の側壁にサイドウォールスペーサ１０を形成する。ここまでの工程は、前記実施の形態１の図１〜図４を用いて説明した工程と同じである。
【００４０】
次に、図１２に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ＋型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウエル４にホウ素をイオン注入してｐ＋型半導体領域（ソース、ドレイン）１２を形成する。続いて、４％の水素を含む４００℃程度の高温雰囲気中で基板１をアニールする。この水素アニールを行うと、ｐ型ウエル３上に形成されたゲート電極６とｎ型ウエル４上に形成されたゲート電極６は、いずれも低酸素濃度（例えば１×１０１８／ｃｍ３以下）のルテニウム膜からなるゲート電極６Ｂに変換される。このゲート電極６Ｂの仕事関数は、例えば４．４ｅＶである。
【００４１】
なお、ゲート電極６（ルテニウム膜）中に水素を導入して低酸素濃度のゲート電極６Ｂを形成する工程は、ゲート電極６の側壁にサイドウォールスペーサ１０を形成する工程の前であってもよい。
【００４２】
次に、図１３に示すように、基板１上にＣＶＤ法で酸化シリコン膜１４を堆積し、化学的機械研磨法でその表面を平坦化することによって、ゲート電極６Ｂの表面を露出させる。なお、上記化学的機械研磨あるいは次に行うイオン注入によるゲート電極６Ｂのダメージを低減するために、あらかじめゲート電極６をルテニウム膜とバリア膜（例えば窒化チタン膜、窒化タンタル（ＴａＮ）膜）との積層膜で構成してもよい。
【００４３】
次に、図１４に示すように、ｎＭＩＳ形成領域の酸化シリコン膜１４上にフォトレジスト膜２０を形成した後、イオン注入法を用いてｎ型ウエル４上のゲート電極６Ｂに酸素を導入する。このとき、ｐ型ウエル３上のゲート電極６Ｂは、フォトレジスト膜２０で覆われているので、酸素が導入されることはない。このイオン注入により、ｎ型ウエル４上に高酸素濃度（例えば１×１０１９／ｃｍ３以上）のルテニウム膜からなるゲート電極６Ａが形成される。
【００４４】
ここまでの工程により、低酸素濃度で仕事関数が小さい（例えば４．４ｅＶ）ゲート電極６Ｂを有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）、および高酸素濃度で仕事関数が大きい（例えば５．６ｅＶ）ゲート電極６Ａを有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が完成する。
【００４５】
このように、本実施の形態では、まずゲート絶縁膜５上に堆積したルテニウム膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極６を同時に形成する。次に、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極６のそれぞれに水素を導入することによって、これらのゲート電極６を仕事関数が小さいゲート電極６Ｂに変換する。その後、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極６Ｂに酸素をイオン注入することによって、仕事関数の大きいゲート電極６Ａに変換する。
【００４６】
本実施の形態によれば、前記実施の形態１と同じように、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極６Ａ、６Ｂを形成することができる。
【００４７】
また、本実施の形態によれば、酸素雰囲気中でのアニールに代え、酸素のイオン注入によって仕事関数の大きいゲート電極６Ａを形成する。イオン注入法は、アニール法に比べてゲート電極６Ａ中の酸素濃度を高精度に制御できるので、ゲート電極６Ａの仕事関数を高精度に制御できる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
前記実施の形態では、ゲート電極材料としてルテニウムを使用したが、これに限定されるものではなく、膜中に含まれる酸素濃度の増減によって仕事関数が変化する他の金属、例えばイリジウム（Ｉｒ）を使用することもできる。
【産業上の利用可能性】
【００５０】
本発明は、金属ゲート電極を備えたｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを有する半導体装置に適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２】図１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図３】図２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図４】図３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図５】図４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図６】図５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図７】図６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図８】図７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図９】図８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１０】図９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１１】本発明の他の実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１２】図１１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１３】図１２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１４】図１３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【符号の説明】
【００５２】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６、６Ａ、６Ｂ  ゲート電極
８  ｎ−型半導体領域
９  ｐ−型半導体領域
１０  サイドウォールスペーサ
１１  ｎ＋型半導体領域（ソース、ドレイン）
１２  ｐ＋型半導体領域（ソース、ドレイン）
１３  水素バリア膜
１４  酸化シリコン膜
１６  コンタクトホール
１７  プラグ
１８  メタル配線
２０  フォトレジスト膜
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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