(57)【要約】【課題】  マルチバンク消去において、メモリセルの過剰消去を防止し、メモリセルの劣化、およびディスターブを大幅に低減する。【解決手段】  不揮発性半導体メモリのマルチバンク消去動作において、消去バイアス時には、バンク選択部１９からＨｉレベルのベリファイパス信号ＶＰが出力されている。続いて、消去ベリファイが終了し、バンクＢａｎｋ０〜Ｂａｎｋ３のうち、任意のバンクの消去ベリファイがパスすると、コントローラは、消去ベリファイがパスしたバンクに対応するバンク選択部１９にサブデコーダ制御信号Ｃｓｕｂを出力する（たとえば、ＨｉレベルからＬｏレベルに遷移）。これにより、バンク選択部１９から出力されるベリファイパス信号ＶＰが反転する。これを受けて、メインデコーダ回路２０は、消去ベリファイがパスしたバンクにおけるワード線を全非選択状態とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを任意に分割した２以上のバンクから構成されたメモリアレイ部と、読み出し／書き込み／消去動作の制御を行う制御部とを有した半導体集積回路装置であって、
すべての前記バンクの消去動作が行われるマルチバンク消去の際に、消去電圧の印加を前記バンク毎に個別に制御するバンク選択制御手段を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記バンク選択制御手段は、
すべての前記バンクの消去動作が行われるマルチバンク消去の際に、複数の前記バンクのうち、消去が終了したバンクのワード線を非選択状態とすることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記バンク選択制御手段は、
制御信号に基づいて、前記バンク内の複数のメモリセルが任意に分割されたブロックのワード線を選択するサブデコーダ部と、
ロウアドレス信号をデコードし、前記サブデコーダ部に対して制御信号を出力するメインデコーダ部と、
すべての前記バンクの消去動作が行われるマルチバンク消去の際に、サブデコーダ制御信号に基づいて、複数の前記バンクのうち、消去が終了したバンクに対応する前記メインデコーダ部に消去終了信号を出力するバンク選択制御部とよりなり、
前記メインデコーダ部は、前記バンク選択制御部から出力された消去終了信号を受けた際に、前記メインデコーダ部に対応するバンクのワード線を非選択状態とすることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記バンク選択制御部に入力されるサブデコーダ制御信号は、
前記制御部が生成し、
前記制御部は、
前記バンクの不揮発性メモリセルが消去ベリファイをパスする毎に、消去ベリファイをパスした前記バンクを対応付けしたサブデコーダ制御信号を出力することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリにおける消去動作技術に関し、特に、不揮発性半導体メモリにおけるメモリセルの過剰消去の防止に適用して有効な技術に関するものである。
【背景技術】
【０００２】
フラッシュメモリなどに例示される不揮発性半導体メモリでは、メモリアレイが複数のバンクに分割された構成の、いわゆるマルチバンク構成となったものが広く知られている。
【０００３】
このマルチバンク構成の不揮発性半導体メモリは、すべてのバンクを同時に消去（マルチバンク消去）する場合、以下に示す消去動作がすべてのバンクに対して行われることになり、個々のバンクのベリファイがパスするまで、全バンクに対して消去動作が繰り返し実行されている。
【０００４】
まず、消去動作を起こす高電圧（消去バイアス）を所定の時間、メモリアレイの対象となるメモリに印加する。次に、消去ベリファイを行い、メモリセルの電気的状態が消去レベルのそれぞれに相当する所定の値に達していたら消去を終了する。
【０００５】
メモリセルの電気的状態が所定の値に達していなかったら、再び消去バイアスを所定の時間印加する動作と消去ベリファイとを、メモリセルの電気的状態が所定の消去レベルに達するまで繰り返す。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような不揮発性半導体メモリにおけるマルチバンク消去動作では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、バンク毎の電気的特性の違いなどから、消去時間の差が発生してしまう場合がある。消去動作が他のバンクに比べて早く終了、すなわち、消去ベリファイが他のバンクよりも早くパスしたバンクがあると、そのバンクは不要な消去バイアスが印加されることになり、いわゆる、過剰消去状態になってしまうという問題がある。
【０００８】
過剰消去状態になってしまうと、消去ベリファイ後のデプリート（過剰消去）チェックにおいて、過剰消去状態からの消去書き戻しに時間がかかってしまい、消去時間が長くなってしまうという問題がある。
【０００９】
また、過剰消去によってメモリセルのしきい値電圧Ｖｔｈのシフト量が大きくなってしまい、メモリセルのデプリート不良や、隣接するワード線のメモリセルにディスターブストレスがかかってしまい、データ化けなどが発生してしまう恐れがある。
【００１０】
本発明の目的は、マルチバンク消去において、メモリセルの過剰消去を防止し、メモリセルの劣化、およびディスターブを大幅に低減することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、複数の不揮発性メモリセルを任意に分割した２以上のバンクから構成されたメモリアレイ部と、読み出し／書き込み／消去動作の制御を行う制御部とを有した半導体集積回路装置であって、すべてのバンクの消去動作が行われるマルチバンク消去の際に、消去電圧の印加をバンク毎に個別に制御するバンク選択制御手段を備えたものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明の半導体集積回路装置は、前記バンク選択制御手段が、すべてのバンクの消去動作が行われるマルチバンク消去の際に、複数のバンクのうち、消去が終了したバンクのワード線を非選択状態とするものである。
【００１６】
また、本発明の半導体集積回路装置は、前記バンク選択制御手段が、制御信号に基づいて、バンク内の複数のメモリセルが任意に分割されたブロックのワード線を選択するサブデコーダ部と、ロウアドレス信号をデコードし、サブデコーダ部に対して制御信号を出力するメインデコーダ部と、すべてのバンクの消去動作が行われるマルチバンク消去の際に、サブデコーダ制御信号に基づいて、複数のバンクのうち、消去が終了したバンクに対応するメインデコーダ部に消去終了信号を出力するバンク選択制御部とよりなり、メインデコーダ部は、バンク選択制御部から出力された消去終了信号を受けた際に、メインデコーダ部に対応するバンクのワード線を非選択状態とするものである。
【００１７】
さらに、本発明の半導体集積回路装置は、前記バンク選択制御部に入力されるサブデコーダ制御信号を制御部が生成し、該制御部は、バンクの不揮発性メモリセルが消去ベリファイをパスする毎に、消去ベリファイをパスしたバンクを対応付けしたサブデコーダ制御信号出力するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
（１）消去時間を大幅に短縮することができるので、半導体集積回路装置の性能を向上させることができる。
【００２０】
（２）また、過剰消去による不揮発性メモリセルのデプリート不良、およびメモリセルへのディスターブストレスを防止することができ、半導体集積回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は、本発明の一実施の形態による不揮発性半導体メモリのブロック図、図２は、図１の不揮発性半導体メモリに設けられたメモリ回路におけるＸデコーダ部の構成を示すブロック図、図３は、図２のＸデコーダ部に設けられたサブデコーダ回路におけるサブデコーダとメモリアレイとの構成例を示す説明図、図４は、図３のサブデコーダにおける消去動作の消去バイアス時とワード線非選択時との電圧関係を示す説明図、図５は、図３のサブデコーダにおける消去動作の消去ベリファイ時とワード線非選択時との電圧関係を示す説明図、図６は、図１の不揮発性半導体メモリにおける消去動作時のタイミングチャートである。
【００２３】
本実施の形態において、フラッシュメモリに例示される不揮発性半導体メモリ（半導体集積回路装置）１は、図１に示すように、制御信号バッファ２、コントローラ（制御部）３、マルチプレクサ４、データ入力バッファ５、ページアドレスバッファ６、入力データコントローラ７、カラムアドレスカウンタ８、データ出力バッファ９、およびメモリ回路１０〜１３から構成されている。
【００２４】
また、メモリ回路１０〜１３は、Ｘデコーダ部１４、Ｙデコーダ１５、Ｙゲート１６、データレジスタ１７、およびメモリアレイ（メモリアレイ部）１８から構成されている。
【００２５】
メモリアレイ１８は、記憶の最小単位である不揮発性メモリセルが規則正しくアレイ状に並べられており、４つのバンクＢａｎｋ０〜Ｂａｎｋ３に分割された４バンク構成からなる。各々のメモリアレイ１８は、Ｘデコーダ部１４の高速化を図るために、複数のブロックに分割されている。
【００２６】
マルチプレクサ４には、各データ入出力端子Ｉ／Ｏを通じてデータが入出力される。このマルチプレクサ４で入力または出力が切り替えられる。データ入力バッファ５は、マルチプレクサ４を介した入力データを一時的に格納し、入力データコントローラ７に出力する。
【００２７】
制御信号バッファ２には、各入力端子を介して、チップイネーブル／ＣＥ，リードイネーブル／ＲＥ、ライトイネーブル／ＷＥ、ライトプロテクト／ＷＰ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、パワーオンオートリードイネーブルＰＲＥ、リセット／ＲＥＳなどの各制御信号が入力され、該制御信号バッファ２に一時的に格納され、コントローラ３に出力される。
【００２８】
また、コントローラ３から直接、制御信号出力端子Ｒ／Ｂ（レディ／ビジー）を通じて制御信号が出力される。なお、これらの各制御信号において、／ＣＥ，／ＲＥ，／ＷＥ、／ＷＰ，／ＲＥＳ，／Ｂは、図においてスラッシュ（／）を付している通り反転信号である。
【００２９】
ページアドレスバッファ６には、マルチプレクサ４、コントローラ３からの制御信号が入力され、ページアドレスの制御信号がメモリ回路１０〜１３のＸデコーダ部１４にそれぞれ出力される。
【００３０】
入力データコントローラ７には、データ入力バッファ５からのデータと、コントローラ３からの制御信号がそれぞれ入力され、入力データの制御信号がメモリ回路１０〜１３のＹゲート１５にそれぞれ出力される。
【００３１】
カラムアドレスカウンタ８には、コントローラ３から制御信号が入力され、カラムアドレスがメモリ回路１０〜１３のＹデコーダ１５にそれぞれ出力される。コントローラ３には、マルチプレクサ４、および制御信号バッファ２から制御信号がそれぞれ入力され、各制御信号が、マルチプレクサ４、データ入力バッファ５、ページアドレスバッファ６、入力データコントローラ７、カラムアドレスカウンタ８、制御信号バッファ２、およびデータ出力バッファ９などに出力される。
【００３２】
メモリ回路１０〜１３において、メモリアレイ１８には、１メモリセルに１ビットのデータを格納する不揮発性メモリセルが、ワード線とビット線との交点にアレイ状に配置されている。このメモリアレイ１８内の各メモリセルは、Ｘデコーダ部１４、Ｙデコーダ１５、Ｙゲート１６により任意に選択される。
【００３３】
選択されたメモリセルに対するデータの読み出し、データの書き込み、データの消去が行われる。これらの読み出し、書き込み、消去のデータは、データレジスタ１７に一時的に格納され、また読み出しデータはデータ出力バッファ９に一時的に格納されて出力される。
【００３４】
図２は、メモリ回路１０〜１３にそれぞれ設けられているＸデコーダ部１４の構成を示すブロック図である。
【００３５】
Ｘデコーダ部１４は、図示するように、バンク選択部（バンク選択制御手段、バンク選択制御部）１９、メインデコーダ回路（バンク選択制御手段）２０、ならびにサブデコーダ回路（バンク選択制御手段）２１から構成されている。
【００３６】
バンク選択部１９は、後述するサブデコーダ制御信号Ｃｓｕｂ、およびバンク選択信号ＳＬｂに基づいて、消去ベリファイをパスしたメモリアレイ１８を非選択状態とし、該メモリアレイ１８の過剰消去を防止する。
【００３７】
メインデコーダ回路２０は、ページアドレスバッファ６から出力されたコントローラ３からの制御信号に基づいて、各々のメモリアレイ１８（バンクＢａｎｋ０〜Ｂａｎｋ３）に設けられた複数のブロックのうち、任意のブロックを選択する。
【００３８】
メインデコーダ回路２０の後段に接続されたサブデコーダ回路２１は、該メインデコーダ回路２０によって選択されたブロック内の特定のワード線を選択する。
【００３９】
メインデコーダ回路２０には、電圧Ｖ１〜Ｖ４、ベリファイパス信号（消去終了信号）ＶＰ、ならびにクロック制御信号ＣＬＫなどがそれぞれ入力される。メインデコーダ回路２０は、ベリファイパス信号ＶＰ、およびクロック制御信号ＣＬＫなどに基づいて、サブデコーダ回路２１に設けられたサブデコーダＳＤ（図３）の制御を行うサブデコーダ出力制御信号ＳＧＪを出力する。
【００４０】
電圧Ｖ１は、ベリファイ電圧となる電圧Ｖ４（たとえば、１．２Ｖ程度）をサブデコーダ回路２１のサブデコーダＳＤ（図３）から出力し、選択ワード線に印加する際の選択信号として用いられる。
【００４１】
電圧Ｖ３は、消去電圧となる電圧Ｖ３（たとえば、約−１８Ｖ程度）をサブデコーダ回路２１のサブデコーダＳＤ（図３）から出力する際の選択信号として用いられる。
【００４２】
また、電圧Ｖ２は、非選択のワード線に印加する電圧であり、たとえば、基準電位ＶＳＳなどである。クロック制御信号ＣＬＫは、メインデコーダ回路２０から出力されるサブデコーダ出力制御信号ＳＧＪの出力タイミングを制御する信号である。
【００４３】
バンク選択部１９は、インバータＩｖ１〜Ｉｖ３、および否定論理和回路ＮＯＲ１，ＮＯＲ２から構成されている。否定論理和回路ＮＯＲ１の一方の入力部には、コントローラ３から出力されるサブデコーダ制御信号Ｃｓｕｂが入力されるように接続されている。
【００４４】
このサブデコーダ制御信号Ｃｓｕｂは、サブデコーダ回路２１のＯＮ（動作）／ＯＦＦ（非動作）を制御する信号であり、たとえば、サブデコーダ制御信号ＣｓｕｂがＨｉレベルとなると、サブデコーダ回路２１がＯＮとなり、サブデコーダ制御信号ＣｓｕｂがＬｏレベルになると、サブデコーダ回路２１がＯＦＦとなる。
【００４５】
インバータＩｖ１の入力部には、コントローラ３から出力されるバンク選択信号ＳＬｂが入力されるように接続されている。バンク選択信号ＳＬｂは、バンクＢａｎｋ０〜バンクＢａｎｋ３のうち、任意のバンクを選択する選択信号である。
【００４６】
インバータＩｖ１の出力部には、否定論理和回路ＮＯＲ１の他方の入力部が接続されている。この否定論理和回路ＮＯＲ１の出力部には、インバータＩｖ２の入力部が接続されている。
【００４７】
インバータＩｖ３の入力部には、コントローラ３から出力されるメインデコーダ活性化信号ＭＤＣが入力されるように接続されている。メインデコーダ活性化信号ＭＤＣは、メインデコーダ回路２０の活性（ＯＮ）／非活性（ＯＦＦ）を制御する信号である。
【００４８】
否定論理和回路ＮＯＲ２の一方の入力部には、インバータＩｖ２の出力部が接続されており、該否定論理和回路ＮＯＲ２の他方の入力部には、インバータＩｖ３の出力部が接続されている。そして、否定論理和回路ＮＯＲ２の出力部から出力された信号がベリファイパス信号ＶＰとなり、メインデコーダ回路２０に入力されるように接続されている。
【００４９】
ベリファイパス信号ＶＰは、消去ベリファイをパスしたバンクに対して出力され、たとえば、Ｈｉレベルの信号が出力される。
【００５０】
図３は、サブデコーダ回路２１に設けられたサブデコーダＳＤとメモリアレイ１８との対応を示す説明図である。
【００５１】
図に示すように、サブデコーダＳＤはインバータからなり、メモリアレイ１８に設けられたワード線毎にそれぞれ接続されている。サブデコーダＳＤの入力部には、メインデコーダ回路２０から出力されたサブデコーダ出力制御信号ＳＧＪがそれぞれ入力されるように接続されており、サブデコーダＳＤの出力部には、メモリアレイ１８に設けられたワード線が接続されている。
【００５２】
図４は、サブデコーダＳＤにおける消去動作の消去バイアス時とワード線非選択時との電圧関係を示す説明図であり、図５は、サブデコーダＳＤにおける消去動作の消去ベリファイ時とワード線非選択時との電圧関係を示す説明図である。
【００５３】
図４に示すように、ワード線に消去電圧（電圧Ｖ３）を印加する際には、サブデコーダ出力制御信号ＳＧＪとして電圧Ｖ２を出力する。これにより、インバータを構成するＮチャネルＭＯＳトランジスタを介してワード線に消去電圧（電圧Ｖ３）が印加される。
【００５４】
ワード線を非選択とする場合には、サブデコーダ出力制御信号ＳＧＪとして電圧Ｖ３を出力し、インバータを構成するＰチャネルＭＯＳトランジスタを介してワード線に電圧Ｖ２を印加する。
【００５５】
また、図５に示すように、ワード線にベリファイ電圧（電圧Ｖ４）を印加する際には、サブデコーダ出力制御信号ＳＧＪとして電圧Ｖ１を出力する。これにより、インバータを構成するＮチャネルＭＯＳトランジスタを介してワード線にベリファイ電圧（電圧Ｖ４）が印加される。
【００５６】
ワード線を非選択とする場合には、図４と同様に、サブデコーダ出力制御信号ＳＧＪとして電圧Ｖ３を出力し、インバータを構成するＰチャネルＭＯＳトランジスタを介してワード線に電圧Ｖ２を印加する。
【００５７】
次に、本実施の形態におけるバンク選択部１９の作用について説明する。
【００５８】
図６は、不揮発性半導体メモリ１における消去動作時のタイミングチャートである。図６においては、上方から下方にかけて、バンク選択部１９に入力されるメインデコーダ活性信号ＭＤＣ、バンク選択部１９に入力されるバンク選択信号ＳＬｂ、メインデコーダ回路２０に入力されるクロック制御信号ＣＬＫ、バンク選択部１９に入力されるサブデコーダ制御信号Ｃｓｕｂ、メインデコーダ回路２０から出力されるサブデコーダ出力制御信号ＳＧＪ、およびサブデコーダＳＤから出力されるワード線電圧の信号タイミングをそれぞれ示している。
【００５９】
まず、マルチバンク消去が開始されると、バンク選択部１９には、Ｈｉレベルのメインデコーダ活性信号ＭＤＣ、選択信号ＳＬｂ、ならびにＬｏレベルのサブデコーダ制御信号Ｃｓｕｂがそれぞれ入力される。
【００６０】
よって、否定論理和回路ＮＯＲ２の一方の入力部には、インバータＩｖ２に反転されたＨｉ信号が出力され、該否定論理和回路ＮＯＲ２の他方の入力部には、インバータＩｖ３に反転されたＬｏ信号が出力されるので、否定論理和回路ＮＯＲ２からは、メインデコーダ回路２０に対してＨｉレベルのベリファイパス信号ＶＰが出力される。
【００６１】
これを受けて、メインデコーダ回路２０からは、クロック制御信号ＣＬＫに同期した電圧Ｖ２のサブデコーダ出力制御信号ＳＧＪがサブデコーダ回路２１に出力される。電圧Ｖ２のサブデコーダ出力制御信号ＳＧＪが入力されたサブデコーダＳＤは、電圧Ｖ３の消去電圧（消去バイアス）を選択ワード線に印加する。
【００６２】
続いて、消去ベリファイを行うために、メインデコーダ回路２０からは、クロック制御信号ＣＬＫに同期して電圧Ｖ１のサブデコーダ出力制御信号ＳＧＪがサブデコーダＳＤに対して出力される。
【００６３】
電圧Ｖ１のサブデコーダ出力制御信号ＳＧＪが入力されると、サブデコーダＳＤは、電圧Ｖ４のベリファイ電圧を選択ワード線に印加し、不揮発性メモリセルのしきい値電圧が判定レベル以下になっているか否かの判定（消去ベリファイ）を行う。
【００６４】
そして、消去ベリファイがパスしていなければ（判定がＮＧ）、再び、消去電圧の印加（消去バイアス）と消去ベリファイとを繰り返す。これらの動作は、メモリアレイ１８のすべてのブロックが消去ベリファイをパスするまで行われる。
【００６５】
ここで、４つのメモリアレイ１８のうち、たとえば、バンクＢａｎｋ０のメモリアレイ１８が、消去ベリファイをパスすると、コントローラ３は、メモリ回路１０のバンク選択部１９に出力するサブデコーダ制御信号ＣｓｕｂをＬｏレベルからＨｉレベル（図６、太線で示す）に遷移させる。
【００６６】
これにより、メモリ回路１０（図１）のバンク選択部１９において、否定論理和回路ＮＯＲ１からはＬｏ信号が出力されることになり、否定論理和回路ＮＯＲ２から出力されるベリファイパス信号ＶＰがＨｉ信号からＬｏ信号に遷移して出力される。
【００６７】
これを受けて、メモリ回路１０（図１）のメインデコーダ回路２０は、電圧Ｖ３のサブデコーダ出力制御信号ＳＧＪ（図６、太線で示す）をサブデコーダ回路２１に対して出力する。これにより、サブデコーダ回路２１のサブデコーダＳＤに接続されているワード線は、基準電位ＶＳＳである電圧Ｖ２（図６、太線で示す）となり、バンクＢａｎｋ０のワード線が全非選択状態となる。
【００６８】
このとき、消去ベリファイをパスしていないメモリ回路１１〜１３のバンク選択部１９に対しては、Ｌｏレベルのままのサブデコーダ制御信号Ｃｓｕｂがそれぞれ入力さているので、ベリファイパス信号ＶＰも遷移せずにＨｉレベルのままとなる。
【００６９】
よって、メモリ回路１１〜１３のメインデコーダ２０からは、電圧Ｖ２のサブデコーダ出力制御信号ＳＧＪがそれぞれ出力されることになり、消去ベリファイをパスしていないバンクＢａｎｋ１〜Ｂａｎｋ３のメモリアレイ１８には、消去電圧の印加（消去バイアス）が行われ、続いて消去ベリファイが実行される。
【００７０】
その後、たとえば、バンクＢａｎｋ１のメモリアレイ１８が、消去ベリファイをパスした場合には、該バンクＢａｎｋ１のワード線をバンクＢａｎｋ０の場合と同様に全非選択状態とし、消去ベリファイをパスしていないバンクＢａｎｋ２，Ｂａｎｋ３は、再び消去電圧の印加（消去バイアス）と消去ベリファイとを実行する。
【００７１】
そして、バンクＢａｎｋ０〜Ｂａｎｋ３のすべてのメモリアレイ１８が消去ベリファイをパスすると、マルチバンク消去が終了となる。
【００７２】
このように、消去動作において、バンクＢａｎｋ０〜Ｂａｎｋ３のうち、消去ベリファイをパスしたメモリアレイ１８のワード線を全非選択状態とすることができるので、不揮発性メモリセルの過剰消去を防止することができる。
【００７３】
それにより、本実施の形態によれば、消去ベリファイ後のデプリートチェックにおける消去書き戻し回数が減少するので、消去時間を大幅に短縮することができる。
【００７４】
また、過剰消去による不揮発性メモリセルのデプリート不良、およびメモリセルへのディスターブストレスを防止することができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７６】
本発明は、不揮発性メモリセルを有した半導体メモリにおけるマルチバンク消去技術に適している。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施の形態による不揮発性半導体メモリのブロック図である。
【図２】図１の不揮発性半導体メモリに設けられたメモリ回路におけるＸデコーダ部の構成を示すブロック図である。
【図３】図２のＸデコーダ部に設けられたサブデコーダ回路におけるサブデコーダとメモリアレイとの構成例を示す説明図である。
【図４】図３のサブデコーダにおける消去動作の消去バイアス時とワード線非選択時との電圧関係を示す説明図である。
【図５】図３のサブデコーダにおける消去動作の消去ベリファイ時とワード線非選択時との電圧関係を示す説明図である。
【図６】図１の不揮発性半導体メモリにおける消去動作時のタイミングチャートである。
【符号の説明】
【００７８】
１  不揮発性半導体メモリ（半導体集積回路装置）
２  制御信号バッファ
３  コントローラ（制御部）
４  マルチプレクサ
５  データ入力バッファ
６  ページアドレスバッファ
７  入力データコントローラ
８  カラムアドレスカウンタ
９  データ出力バッファ
１０〜１３  メモリ回路
１４  Ｘデコーダ部
１５  Ｙデコーダ
１６  Ｙゲート
１７  データレジスタ
１８  メモリアレイ（メモリアレイ部）
１９  バンク選択部（バンク選択制御手段、バンク選択制御部）
２０  メインデコーダ回路（バンク選択制御手段）
２１  サブデコーダ回路（バンク選択制御手段）
ＳＤ  サブデコーダ
Ｉｖ１〜Ｉｖ３  インバータ
ＮＯＲ１，ＮＯＲ２  否定論理和回路
【図１】
2007066406.tif 000003
【図２】
2007066406.tif 000004
【図３】
2007066406.tif 000005
【図４】
2007066406.tif 000006
【図５】
2007066406.tif 000007
【図６】
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