(57)【要約】【課題】メッシュで構成されるグローバル電源配線を従来のバンプセル内に含ませることにより、電源配線パタンの構築処理において必要だった処理ステップを大幅に削減し、高速且つ少ないリソースにて処理を行うことができる半導体装置の設計支援装置等を提供する。【解決手段】半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部とを備える。【選択図】図１
2007265363.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータにより半導体装置の設計を行う半導体装置の設計支援装置であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、
前記配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部と、
を備えてなる半導体装置の設計支援装置。
【請求項２】
請求項１に記載の半導体装置の設計支援装置において、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得部を備え、
前記電源配線部は、前記接続ブロック取得部により取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置の設計支援装置において、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援装置。
【請求項４】
コンピュータにより半導体装置の設計を行う半導体装置の設計支援方法であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてなる半導体装置の設計支援方法。
【請求項５】
コンピュータにより半導体装置の設計を行う半導体装置の設計支援プログラムであって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてコンピュータに実行させる半導体装置の設計支援プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラムに係り、特に、半導体装置のグローバル電源配線層を、一つのブロックにバンプ、ビア、及びワイヤなどが含められてなる複数のブロックを適宜組み合わせて配置することにより構成するようにした半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラムに関するものである。
【背景技術】
【０００２】
図６に示されるように、プロセサ向けLSIは、いくつかのサブチップ５ａに分割されて、サブチップ毎に設計されるのが一般的である。サブチップ配下を更に複数のチップに分割したものをLSGと呼ぶ。それらすべてを含んだ最上位チップをチップ５と呼んでいる。
【０００３】
以下では説明の便宜上、サブチップ内にはLSGがひとつのみ含まれていることとし、チップ、サブチップの２階層構成で説明を行う。プロセサLSIの電源配線は、メッシュで構成されるグローバル電源配線層と、各セルに接続するローカル電源配線層に大別される。
【０００４】
グローバル電源配線層は主にチップレベルに構成され、ローカル電源配線層はサブチップレベルに構成される。又、電源配線を行う層としては、１０層品の場合、図７に示すように、最上層から４層分をグローバル電源配線層（チップレベル）７とし、それ以外の最下層までをローカル電源配線層（サブチップレベル）８とする。
【０００５】
図８に示すLSIの設計フローを説明すると、チップレベルにおいては、VerilogからlayoutDBを作成し（ステップＳ１）、フロアプランを作成（ステップＳ２）した後、バンプ配置（ステップＳ３）、電源配線（ステップＳ４）、クロック配線（ステップＳ５）を行い、下位階層配線落とし込みを行う（ステップＳ６）。
【０００６】
一方、サブチップレベルでは、VerilogからlayoutDBを作成し（ステップＳ７）、フロアプランを作成（ステップＳ８）した後、セル配置を行い（ステップＳ９）、上述したチップレベルの下位階層配線落とし込み（ステップＳ６）によりサブチップレベルで上位配線取り込みが行われる（ステップＳ１０）。
【０００７】
その後、電源配線（ステップＳ１１）、クロック配線（ステップＳ１２）、一般配線（ステップＳ１３）、エラーチェック（ステップＳ１４）、ライブラリ化（ステップＳ１５）、Verilogと下位階層ライブラリから layoutDBを作成し（ステップＳ１６）、エラーチェック（ステップＳ１７）、リリースを行う（ステップＳ１８）。
【０００８】
図９に電源配線の概略として示すように、チップレベル（第１０層〜第７層）の電源配線は、チップ全面に安定した電力を供給する為にメッシュ構造になっている。プロセサとパッケージの接続部をバンプと呼び、バンプセルの端子を電力の供給点とし、第１０層から第７層までワイヤとビアを接続してメッシュ構造を構成する。
【０００９】
なお、サブチップレベルの電源配線においては、チップレベルの７層の電源配線パタンを接続点とし、セルの持つ１層の電源端子までを決められたルールにより配線される。
【００１０】
バンプセルには、VDD,VDD2,VDD3,VSS,SIG,DUMMY 等の種類があり、最上層にバンプと接続する為の端子を持っている。それぞれのバンプセルの持つ端子と電源パタンは種類毎に異なったものとなる。
【００１１】
一つのバンプセルの領域のうち、周囲十数グリッドの領域は、クロック及び、クロックシールド配線が通過する領域となる。この領域の電源配線パタンは、隣接するバンプセルの種類によって、パタンを変化させる必要がある。
【００１２】
図１０にバンプの配置からクロックの配線までの処理イメージを示す。図１０において、バンプセルが配置されると（図１０（ａ））、電源配線処理が行われ（図１０（ｂ））、クロック配線処理（図１０（ｃ））が行われる。
【００１３】
ここで、バンプ配置処理（図１０（ａ））はグローバル電源層における表面層にバンプセルを配置することにより行われ、電源配線処理（図１０（ｂ））では、バンプからローカル電源配線層までの間に、ビアやワイヤなどの配線部材を適宜一つずつ配置していくことによりグローバル電源配線層を構築する。なお、参考技術として下記特許文献が知られている。
【特許文献１】特開平６−９７３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のチップレベル電源配線手法には以下の問題がある。まず、上述したように、バンプセルを配置した後、該バンプからローカル電源配線層までの間を、ビアやワイヤなどの配線部材を適宜一つずつ配置していくことによりグローバル電源配線層を構築するようにしているため、電源配線処理を行うプログラムや、電源配線を扱うプログラムにおいては、メッシュを構成するワイヤ、ビアの数が膨大となり、マシンリソースを大量に消費してしまう。又、処理時間も増大する。
【００１５】
また、会話型アプリケーションにおいては、表示するパタン数が多くなるため、応答速度が遅くなってしまい、多大な時間を消費する。
【００１６】
さらには、バンプに対して正しいパタンが発生されているか、チェックが困難ともなる。
【００１７】
本発明は、上述した問題点を解決するためになされたものであり、メッシュで構成されるグローバル電源配線を従来のバンプセル内に含ませることにより、電源配線パタンの構築処理において必要だった処理ステップを大幅に削減し、高速且つ少ないリソースにて処理を行うことができる半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決するため、本発明は、コンピュータにより半導体装置の設計を行う半導体装置の設計支援装置であって、半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、前記配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部とを備えてなるものである。
【００１９】
また、本発明の半導体装置の設計支援装置において、複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得部を備え、前記電源配線部は、前記接続ブロック取得部により取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする。
【００２０】
また、本発明の半導体装置の設計支援装置において、前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線を構成することを特徴とする。
【００２１】
また、本発明の半導体装置の設計支援装置において、前記配線ブロック取得部は、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする。
【００２２】
また、本発明の半導体装置の設計支援装置において、前記接続ブロック取得部は、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする。
【００２３】
また、本発明の半導体装置の設計支援装置において、前記配線ブロックにより構成される電源配線パタンには、グランド配線パタン、ＶＤＤ電源パタンを含むことを特徴とする。
【００２４】
また、本発明は、コンピュータにより半導体装置の設計を行う半導体装置の設計支援方法であって、半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップとを備えてなるものである。
【００２５】
また、本発明の半導体装置の設計支援方法において、複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得ステップを備え、前記電源配線ステップは、前記接続ブロック取得ステップにより取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする。
【００２６】
また、本発明は、コンピュータにより半導体装置の設計を行う半導体装置の設計支援プログラムであって、半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップとを備えてコンピュータに実行させることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、従来必要であった電源配線パタンの構築処理における処理ステップを大幅に削減することができ、もって、高速且つ少ないリソースにて電源配線パタンを構築することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図を用いて説明する。
【００２９】
図１は本発明の実施の形態における半導体装置の設計支援装置を示すブロック図である。
【００３０】
図１において、本支援装置は、ＣＰＵにより実行される電源配線プログラム１１の動作環境として、レイアウトデータベース１２、セルライブラリ１３、バンプ（配線ブロック）間パタン（接続ブロック）ライブラリ１４、バンプ（配線ブロック）組み合わせライブラリ１５を有して構成される。
【００３１】
電源配線プログラム１１の実行に際しては、ユーザ（設計者）からユーザカード１６による指示がなされる。ユーザカード１６には、特殊セル（後述のバンプセル）の配置領域やIO領域を指定することで、電源配線パタンを構築することが可能となる。
【００３２】
セルライブラリ１３には、一般セルのライブラリと混ざって、本発明の配線ブロックであるバンプセルのライブラリが含まれている。バンプセルは表面にバンプを有すると共に、その内部にはビアやワイヤからなる電源パタンが含まれている。
【００３３】
バンプ間パタンライブラリとは、バンプセル間の電源配線パタンがテキストで記述されるものである。バンプセル間の電源配線パタンは、隣接するバンプセルの種類の組み合わせ毎に必要となる。バンプ組み合わせライブラリとは、バンプセルの組み合わせに対して、その組み合わせとバンプ間パタンライブラリの関連付けを定義したものである。
【００３４】
以下、実施の形態の動作について、図２のフローチャートを用いて説明する。なお、図５は図１０に対比して本実施の形態の処理過程を示している。
【００３５】
まず、ユーザカードを読み取り、バンプの配置領域情報やIO領域情報を取得すると（ステップＳＴ１）、その情報に基づいてバンプ組み合わせライブラリにより、ユーザカードによる指定条件を満たすバンプセル（配線ブロック）をセルライブラリから取得する（ステップＳＴ２）。また、それらバンプセル（配線ブロック）の組み合わせに対してバンプセル（配線ブロック）間を接続するバンプ間パタン（接続ブロック）をバンプ間パタンライブラリから取得する（ステップＳＴ３）。
【００３６】
そして、取得された配線ブロックをレイアウトを満たすように組み合わせる（図５（ａ））と共にそれらの間を接続ブロックにより接続する（図５（ｂ））ことにより、図３、図４に示すようなグローバル電源配線層を構築する（ステップＳＴ４）。なお、その後、図５（ｃ）に示すようなクロック配線処理が行われ、グローバル層の電源配線層の構築が終了する。
【００３７】
なお、以上の構成において、バンプ組み合わせライブラリは、ＣＰＵで実行されることにより、本発明の配線ブロック取得部（ステップＳＴ２）、電源配線部（ステップＳＴ４）、及び接続ブロック取得部（ステップＳＴ３）を構成している。
【００３８】
図３はグローバル電源配線層の側面図、図４は同平面図である。バンプセル種類１Ａ,１Ｂそれぞれに対し、アルファベット１文字Ｇ，Ｖを割り当て、縦方向の隣接、あるいは横方向の隣接、または斜め方向に対する隣接の場合毎のパタンファイル名を定義している。バンプ１ａが形成されたバンプセル（配線ブロック）１Ａ，１Ｂ間には、バンプ間パタン（接続ブロック）２が設けられている。
【００３９】
上述したバンプセルライブラリ（配線ブロック）、プログラムライブラリの提供手順を以下に示す。
【００４０】
１）プロセサ要件（動作周波数、消費電力、チップサイズ等）から電源配線幅、配線間隔を各層ごとに見積もる。
２）バンプセルにパタンを割り当て、GDSとして作成する。
３）ショートやスペーシングエラーが無いかチェックする。
４）２）で作成したファイルをバンプセルライブラリ（配線層ブロック）として提供する。
５）バンプセルの配置要件や特殊セルの配置要件を確認しながら、バンプセル種類の隣接する組み合わせをも見積もり、バンプ組み合わせライブラリとして作成する。
６）バンプ間パタンを作成する。
７）試験データを作成し、バンプセル内パタンとバンプセル間パタン同士にエラーが発生しないかチェックする。
８）６）で作成したファイルをバンプ間パタンライブラリとして提供する。
【００４１】
本実施の形態によれば、図８に示したフローチャートにおけるバンプ配置処理（ステップＳ３）と電源配線処理（ステップＳ４）が一体として行われることとなり、処理ステップの大幅な削減がなされることとなる。
【００４２】
以上に説明した本発明の実施の形態によれば、配線パタン数の削減効果で、少ないマシンリソースで高速に処理を行うことができるようになった。例えば、その一例として、ワイヤ数では６割、ビア数では８割のオブジェクトが削減された。そして、オブジェクトの削減により、処理時間が最大７割削減された。さらに、電源配線パタンで問題が発生した場合、バンプセル単位で調査を行えばよく、メンテナンス性が向上した。
【００４３】
上述したように、本発明の実施の形態は、一つの配線ブロック内に従来のバンプセルと電源パタンを組み込んで配置すると共に、配線ブロック間にライブラリ化されたワイヤ、ビアで構成される接続ブロックを配置することによりグローバル配線層を構築するようにしたため、グローバル電源配線層の構築処理が少ないリソースで迅速に行える。また、配線層をブロック化して構成するようにしたため構成が簡易となり、もってその配線パタンにエラーが無いことの保障が容易となる。こうして構築されたグローバル電源配線層にクロック配線を施した後、該パタンを抽出し、下の階層に配線パタンを落とし込むことにより、半導体装置の設計が少ないリソースで迅速に行い得る。
【００４４】
上述した本発明の実施の形態において、フローチャートに示したステップを半導体装置の設計支援プログラムとして、コンピュータにより読取り可能な記録媒体に記憶させることによって、半導体装置の設計支援方法をコンピュータに実行させることが可能となる。なお、本発明において、上記コンピュータにより読取り可能な記録媒体は、ＣＤ−ＲＯＭやフレキシブルディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカード等の可搬型記憶媒体や、コンピュータプログラムを保持するデータベース、或いは、他のコンピュータ並びにそのデータベースや、更に回線上の伝送媒体をも含むものである。
（付記１）  コンピュータにより半導体装置の設計を行う半導体装置の設計支援装置であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、
前記配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部と、
を備えてなる半導体装置の設計支援装置。
（付記２）
付記１に記載の半導体装置の設計支援装置において、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得部を備え、
前記電源配線部は、前記接続ブロック取得部により取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援装置。
（付記３）
付記１又は付記２に記載の半導体装置の設計支援装置において、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援装置。
（付記４）
付記１乃至付記３のいずれかに記載の半導体装置の設計支援装置において、
前記配線ブロック取得部は、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援装置。
（付記５）
付記１乃至付記４のいずれかに記載の半導体装置の設計支援装置において、
前記接続ブロック取得部は、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援装置。
（付記６）
付記１乃至付記４のいずれかに記載の半導体装置の設計支援装置において、
前記配線ブロックにより構成される電源配線パタンには、グランド配線パタン、ＶＤＤ電源パタンを含むことを特徴とする半導体装置の設計支援装置。
（付記７）  コンピュータにより半導体装置の設計を行う半導体装置の設計支援方法であって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてなる半導体装置の設計支援方法。
（付記８）
付記７に記載の半導体装置の設計支援方法において、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得ステップを備え、
前記電源配線ステップは、前記接続ブロック取得ステップにより取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援方法。
（付記９）
付記７又は付記８に記載の半導体装置の設計支援方法において、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援方法。
（付記１０）
付記７乃至付記９のいずれかに記載の半導体装置の設計支援方法において、
前記配線ブロック取得ステップは、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援方法。
（付記１１）
付記７乃至付記１０のいずれかに記載の半導体装置の設計支援方法において、
前記接続ブロック取得ステップは、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援装置。
（付記１２）  コンピュータにより半導体装置の設計を行う半導体装置の設計支援プログラムであって、
半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得ステップと、
前記配線ブロック取得ステップにより取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線ステップと、
を備えてコンピュータに実行させる半導体装置の設計支援プログラム。
（付記１３）
付記１２に記載の半導体装置の設計支援プログラムにおいて、
複数の配線ブロック間を接続する接続ブロックであって、接続パタン構造が互いに異なる複数の接続ブロックの中から所定の接続ブロックをデータとして取得する接続ブロック取得ステップを備え、
前記電源配線ステップは、前記接続ブロック取得ステップにより取得された接続ブロックにより、複数の配線ブロック間を接続して電源配線層を形成することを特徴とする半導体装置の設計支援プログラム。
（付記１４）
付記１２又は付記１３に記載の半導体装置の設計支援プログラムにおいて、
前記配線ブロックは表面にバンプを有し、複数のサブチップを形成するローカル層上に形成されるグローバル層における電源配線層を構成することを特徴とする半導体装置の設計支援プログラム。
（付記１５）
付記１２乃至付記１４のいずれかに記載の半導体装置の設計支援プログラムにおいて、
前記配線ブロック取得ステップは、ユーザ指示に基づいて記憶部より配線ブロックを取得し、電源配線層を形成することを特徴とする半導体装置の設計支援プログラム。
（付記１６）
付記１２乃至付記１５のいずれかに記載の半導体装置の設計支援プログラムにおいて、
前記接続ブロック取得ステップは、前記配線ブロックの組み合わせに基づいて、所定の接続ブロックを記憶部から選択して取得することを特徴とする半導体装置の設計支援プログラム。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施の形態の動作を示すフローチャートである。
【図３】本発明の実施の形態におけるグローバル電源配線層の側面図である。
【図４】図３の平面図である。
【図５】本発明の実施の形態の電源配線層構築の処理過程を示す図である。
【図６】プロセサ向けLSIを示す平面図である。
【図７】電源配線の階層を示す図である。
【図８】半導体装置のレイアウト設計を示すフローチャートである。
【図９】半導体装置の電源配線の概略図である。
【図１０】従来の電源配線層構築の処理過程を示す図である。
【符号の説明】
【００４６】
１ａ  バンプ、１Ａ，１Ｂ  バンプセル（配線ブロック）、２  バンプ間パタン（接続ブロック）、１１  電源配線プログラム、１２  レイアウトデータベース、１３  セルライブラリ、１４  バンプ間パタンライブラリ、１５  バンプ組み合わせライブラリ。
【図１】
2007265363.tif 000003
【図２】
2007265363.tif 000004
【図３】
2007265363.tif 000005
【図４】
2007265363.tif 000006
【図５】
2007265363.tif 000007
【図６】
2007265363.tif 000008
【図７】
2007265363.tif 000009
【図８】
2007265363.tif 000010
【図９】
2007265363.tif 000011
【図１０】
2007265363.tif 000012