(57)【要約】【課題】受信周波数設定の変更時のみを検出して高速ロックアップ動作させる。【解決手段】Ｎ値更新検出回路１３は、Ｎ値ラッチ回路１０から出力のラッチ後の分周比を表す端子ｄ１〜ｄ１６の信号と、インターフェース２から出力のラッチ前の分周比を表す端子ｃ１〜ｃ１６の信号を入力する。Ｎ値更新検出回路１３は、１６ビットで設定されたプログラマブルディバイダー３の分周比をラッチ前後でビットごとに比較するＸＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路を備える。Ｎ値更新検出回路１３とインターフェース２に接続のラッチ回路１４はＤＦＦ回路からなり、Ｎ値更新検出回路１３から出力のＮ値更新検出信号を入力、インターフェース２からのシリアル入力検出信号をクロック入力として、「ロー」から「ハイ」のタイミングでＮ値更新検出信号をタイマー回路１１に出力し、受信周波数変更の場合のみタイマー回路１１を動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
タイマー回路と、前記タイマー回路から出力のタイミング信号によって一定時間だけチャージポンプ電流の絶対値の大小を切り替える切替手段と、入力された受信周波数設定の変更を検出する検出手段とを備え、
前記変更を検出した検出手段の出力のみに応じた前記タイマー回路からの信号出力により前記切替手段がチャージポンプ電流を切り替えた高速ロックアップ動作をすることを特徴とするＰＬＬ回路。
【請求項２】
前記タイマー回路が、外部に接続されたマイクロコンピュータから出力のシリアル信号入力の終了を検出する検出手段の出力に応じて動作を開始することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記タイマー回路からの検出手段の出力に応じたタイミング信号によって、チャージポンプ電流の絶対値を大きくする時間を決定するとともに、前記時間をマイクロコンピュータから出力されるシリアル信号によって任意に設定することを特徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】
前記受信周波数設定の変更を検出する検出手段が、電圧制御発振器の発振信号を分周するプログラマブルディバイダーの分周比設定をする複数ビットの更新を検出することを特徴とする請求項１〜３のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チューナ等の選局時に短時間でロックアップできるようにした高速ロックアップ回路を備えたＰＬＬ回路に関するものである。
【背景技術】
【０００２】
近年、ＰＬＬ回路はシンセサイザー，チューナ等、多くの分野で用いられている。チューナ回路では高周波のＲＦ信号を受信し、これを信号処理しやすい中間周波数帯に変換するためにＲＦ信号から中間周波数分だけ周波数のずれた信号をＶＣＯ（電圧制御発振器）から発生する必要がある。このためＰＬＬ回路では、ＰＬＬ回路に与えられたデータに基づいてＲＦ信号から中間周波数分だけ周波数のずれた信号を発振させるのに必要なリファレンス信号を発生し、このリファレンス信号とＶＣＯで発振された発振周波数を分周した比較信号との位相を比較して得た位相誤差信号を基にチャージポンプを動作させ、このチャージポンプの動作により得られたＶＣＯ制御電圧をもとにＶＣＯの発振周波数を制御している。
【０００３】
ＰＬＬ回路においてはロックアップ速度を速くし、かつロック後の位相雑音特性を良くすることが求められる。しかしながらロックアップ速度を早くするにはチャージポンプ電流を増やす必要がある一方で、ロック後の位相雑音特性を良くするにはチャージポンプ電流を減らし緩やかにチャージすることが必要であり、これらはトレードオフの関係にある。そのためＰＬＬ回路では、アンロック状態ではチャージポンプ電流を増やして高速ロックアップし、ロック状態ではチャージポンプ電流を減らし、緩やかにチャージして位相雑音特性を良くすることが一般に行われている。
【０００４】
チャージポンプ電流の絶対値の大小を切り替える方法としては、タイマー回路を用いて一定時間だけ「ハイ」を出力するようなタイミング信号を発生し、そのタイミング信号をもとにロックアップ動作開始時にはチャージポンプ電流を大に切り替え、一定時間（ロック状態とするのに十分な時間）後にチャージポンプ電流を小に切り替える方法がある。以下、タイマー回路を用いた高速ロックアップ回路を備えたＰＬＬ回路について図４を参照しながら説明する。
【０００５】
図４に示すようにＰＬＬ回路１００は構成される。ＶＣＯ９は、ＲＦ信号を中間周波数に変換するため、ＲＦ信号から中間周波数分だけずれた周波数で発振する。プログラマブルディバイダー３は、ＶＣＯ９に接続され、ＶＣＯ９から出力される発振信号をリファレンス信号と比較可能な周波数の信号に分周する。位相比較器６は、プログラマブルディバイダー３に接続され、プログラマブルディバイダー３から出力された比較信号とリファレンスディバイダー５から出力されたリファレンス信号との位相差を検出し、位相誤差が無くなる方向にチャージポンプの電流の出し入れを制御するチャージポンプ制御信号を出力する。チャージポンプ７は、位相比較器６とタイマー回路１１に接続され、位相比較器６から出力されたチャージポンプ制御信号をもとに電流の出し入れを制御し、タイマー回路１１から出力されたタイミング信号をもとにチャージポンプ電流の絶対値の大，小の切り替えを行う。ループフィルタ８は、チャージポンプ７に接続され、チャージポンプ７の電流の出し入れによって変化するＶＣＯ９の制御電圧を安定化する。
【０００６】
また、ＰＬＬ回路１００のリファレンスディバイダー５は発振回路４に接続されており、発振回路４の発振信号の出力を分周し、ＰＬＬ動作に必要なリファレンス信号を生成する。インターフェース２は、外付けのマイクロコンピュータ（以下、マイコンという）１に接続され、マイコン１から出力されるチューナＩＣコントロール用のシリアル信号を受信しプログラマブルディバイダー３の分周比設定用の１６ビットの信号とシリアル入力検出信号を出力する。このインターフェース２に接続され、インターフェース２からシリアル信号の受信終了までの間に順次出力されるプログラマブルディバイダー３の分周比設定用の１６ビットの信号をマイコン１から出力されるシリアル入力検出信号のタイミング（シリアル信号入力が終了するタイミング）で出力するＮ値ラッチ回路１０を備える（Ｎ値はプログラマブルディバイダー３の分周比を示す）。Ｎ値ラッチ回路１０はプログラマブルディバイダー３に接続されており、プログラマブルディバイダー３ではＮ値ラッチ回路１０のラッチ出力である１６ビットの信号によって分周比を設定する。
【０００７】
また、インターフェース２とリファレンスディバイダー５に接続され、インターフェース２から出力されたシリアル入力検出信号をもとにシリアル入力が終了した時点をスタートとして、リファレンスディバイダー５から出力されたリファレンス信号を基準クロックとして一定時間をカウントし、その時間だけ「ハイ」となるようなタイミング信号を生成するタイマー回路１１を備える。タイマー回路１１の出力はチャージポンプ７に接続され、チャージポンプ電流の絶対値の大，小の切替制御に用いられる。
【０００８】
次に、前述の図４に示した構成を持ったＰＬＬ回路１００の動作について説明する。ＰＬＬ回路１００ではＶＣＯ９の発振信号をプログラマブルディバイダー３にて分周した比較信号とリファレンスディバイダー５から出力されたリファレンス信号とを位相比較器６に入力し、位相比較する。
【０００９】
ＰＬＬ回路１００がロック状態のとき、比較信号とリファレンス信号との間の位相誤差が「ロー」となるようＰＬＬのループが働いており、フィードバック動作により位相誤差は「ロー」に保たれているためチャージポンプ７の動作によるＶＣＯ制御電圧の変化はなく、ループフィルタ８を経たＶＣＯ制御電圧は一定であり、ＶＣＯ９はＰＬＬ回路１００で設定されたとおり、希望周波数から中間周波数だけずれた周波数で発振する。
【００１０】
次に、受信周波数設定を変更する場合のＰＬＬ回路１００の動作について、各部の波形を示した図５と前述の図４を参照しながら説明する。
【００１１】
受信周波数設定を変更する場合、選局情報を含んだシリアル信号ａがマイコン１からインターフェース２へと出力される。このシリアル信号ａはプログラマブルディバイダー３の分周比を２進数で表した場合の１６ビットの信号を含んでおり、インターフェース２ではシリアル信号ａを読み取って、各ビットに対応する１６本の端子ｃ１〜ｃ１６の信号を段階的に切り換える。また、インターフェース２からは、シリアル信号ａを受信開始したときに「ロー」となり、受信が終了したときに「ハイ」となるようなシリアル入力検出信号ｂが出力されており、Ｎ値ラッチ回路１０はこのシリアル入力検出信号ｂが「ロー」から「ハイ」になったタイミングでプログラマブルディバイダー３に接続された分周比設定用の１６本の端子ｄ１〜ｄ１６の信号を全ビット同じタイミングで更新する。
【００１２】
また、タイマー回路１１はインターフェース２から出力されたシリアル入力検出信号ｂが「ロー」から「ハイ」となるタイミングで動作を開始し、リファレンスディバイダー５から出力されたリファレンス信号ｅを基準クロックとして一定時間だけ「ハイ」となり、それ以降は「ロー」となるタイミングでタイマー回路１１のタイミング信号ｆを出力する。なお、タイマー回路１１の出力信号ｆが「ハイ」となる時間はマイコン１から送られてくるシリアル信号ａにて任意に設定することが可能であるとし、タイマー回路１１の出力信号ｆが「ハイ」となる時間はＰＬＬ回路１００のロックアップ時間に応じて適当な値に設定するものとする。
【００１３】
受信周波数設定の変更に伴いプログラマブルディバイダー３の分周比が変わると、比較信号ｈの周波数も変わるため、位相比較器６は比較信号ｈとリファレンス信号ｅとの位相誤差を検出し、チャージポンプの電流の出し入れをコントロールする制御信号ｉ１，ｉ２を出力する。
【００１４】
図５に示す受信周波数設定の変更によりチャージポンプ７の出力電流に対して電流を供給し、ＶＣＯ制御端子の電圧を上げる方向のフィードバックがかかった場合のチャージポンプの制御信号ｉ１，ｉ２を示し、チャージポンプ７の制御信号ｉ１，ｉ２はチャージポンプ７の出力端子に対する電流の出し入れを制御するが、チャージポンプ７では制御信号ｉ１が「ハイ」のとき電流が出力され、制御信号ｉ２が「ハイ」のとき電流が引き抜かれる。また制御信号ｉ１，ｉ２がともに「ロー」のとき電流の出し入れは起こらない（タイマー回路１１のタイミング信号ｆが「ハイ」のとき、制御信号ｉ１，ｉ２がともに「ロー」となることはないものとする）。
【００１５】
位相比較器６に接続されたチャージポンプ７はチャージポンプ制御信号ｉ１，ｉ２を受けて電流の出し入れを行いＶＣＯ制御電圧ｋを変化させるが、一方でタイマー回路１１からの出力信号ｆはシリアル入力検出信号ｂが「ロー」から「ハイ」になったときをスタートとして一定時間「ハイ」となっており、その時間はチャージポンプ７の電流を出し入れする電流設定が切り替わり、チャージポンプ電流の設定は大となる。
【００１６】
ＶＣＯ制御電圧ｋはチャージポンプ７の動作によって変化するが、比較信号ｈとリファレンス信号ｅの位相差がなくなったところで安定化し、ＶＣＯ９は発振周波数は一定周波数に落ち着く。このときＶＣＯ９は受信周波数から中間周波数だけずれた周波数にて発振する。ＰＬＬ回路１００がロック状態になったとき、チャージポンプ７のリーク電流により若干の位相誤差が発生することがあり、それを検出した位相比較器６がチャージポンプ制御信号ｉ１，ｉ２を発生することがあるが、この動作によりＶＣＯ制御電圧ｋが大きく変わることはない（図５参照）。ＰＬＬ回路１００がロック状態となった後、タイマー回路１１からはマイコン１からのシリアル信号ａにて設定された時間だけ「ハイ」であった信号が「ロー」に切り替わり、チャージポンプ７の出し入れする電流の絶対値は小さくなる（図５の出力電流ｊのロック後を参照）。
【００１７】
以上のとおり、タイマー回路１１の動作によってＰＬＬ回路１００のロックアップ時にはチャージポンプ７の出力電流が大きくなり高速にロックアップでき、またロック後にチャージポンプ７の出力電流が小さくなるため位相雑音特性が良くなる。
【特許文献１】特開２００２−２６１６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述したように高速ロックアップ回路を備えたＰＬＬ回路において、タイマー回路を用いてチャージポンプ電流の切り替えを行うことによって、ロックアップ時にはチャージポンプ電流を大きくし、ロック後はチャージポンプ電流を小さくしてロック時の高速ロックアップとロック後の位相雑音特性の改善とを実現している。しかしながら、チューナＩＣの備えた各機能はマイコンからのシリアル信号によってコントロールされ、受信周波数設定が変更される場合にはマイコンからシリアル信号が送信され高速ロックアップ回路が動作するが、チャージポンプの電流切り替えを制御するタイマー回路を、シリアル入力検出信号のみを検出して動作させる方式では、受信周波数設定の変更とは異なった目的で送信されたシリアル信号にもタイマー回路が反応するため、この場合においてもチャージポンプ電流が大きくなり、その一定時間だけ不要に位相雑音特性が悪くなってしまうという問題があった。
【００１９】
本発明は、前記従来技術の問題を解決することに指向するものであり、受信周波数設定の変更時のみを検出して高速ロックアップ回路を動作させるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明に係るＰＬＬ回路は、タイマー回路と、タイマー回路から出力のタイミング信号によって一定時間だけチャージポンプ電流の絶対値の大小を切り替える切替手段と、入力された受信周波数設定の変更を検出する検出手段とを備え、変更を検出した検出手段の出力のみに応じたタイマー回路からの信号出力により切替手段がチャージポンプ電流を切り替えた高速ロックアップ動作をすることを特徴とする。
【００２１】
また、前記ＰＬＬ回路において、タイマー回路が、外部に接続されたマイクロコンピュータから出力のシリアル信号入力の終了を検出する検出手段の出力に応じて動作を開始することを特徴とする。
【００２２】
また、前記ＰＬＬ回路において、タイマー回路からの検出手段の出力に応じたタイミング信号によって、チャージポンプ電流の絶対値を大きくする時間を決定するとともに、時間をマイクロコンピュータから出力されるシリアル信号によって任意に設定することを特徴とする。
【００２３】
また、前記ＰＬＬ回路において、受信周波数設定の変更を検出する検出手段が、電圧制御発振器の発振信号を分周するプログラマブルディバイダーの分周比設定をする複数ビットの更新を検出することを特徴とする。
【００２４】
前記構成によれば、受信周波数設定の変更の有無を検出し、変更がある場合にのみ高速ロックアップ動作をさせ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ動作してチャージポンプ電流が大きく、一定時間、不要に位相雑音特性の劣化を防ぐことができる。
【発明の効果】
【００２５】
本発明によれば、受信周波数設定の変更の有無を検出し、変更がある場合にのみＰＬＬ回路の高速ロックアップ回路を動作させ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ回路が動作してチャージポンプ電流が大きくなって、一定時間だけ不要に位相雑音特性が劣化することを防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００２７】
図１は本発明の実施の形態におけるＰＬＬ回路を示すブロック図である。ここで、前記従来例を示す図４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付して示す。
【００２８】
図１に示すＰＬＬ回路２００は、ＲＦ信号を中間周波数に変換するため、ＲＦ信号から中間周波数分だけずれた周波数で発振するＶＣＯ９と、ＶＣＯ９に接続され、ＶＣＯ９から出力される発振信号をリファレンス信号と比較可能な周波数の信号に分周するプログラマブルディバイダー３と、プログラマブルディバイダー３に接続され、プログラマブルディバイダー３から出力された比較信号とリファレンスディバイダー５から出力されたリファレンス信号との位相差を検出し、位相誤差がなくなる方向にチャージポンプの電流出し入れを制御するチャージポンプ制御信号を出力する位相比較器６を備える。
【００２９】
また、位相比較器６とタイマー回路１１に接続され、位相比較器６から出力されたチャージポンプ制御信号をもとに電流の出し入れを制御し、タイマー回路１１から出力されたタイミング信号をもとにチャージポンプ７からの出力電流の絶対値に対して大，小の切り替えを行うチャージポンプ７と、チャージポンプ７に接続され、チャージポンプ７の電流の出し入れによって値の変化するＶＣＯ制御電圧を安定化するループフィルタ８を備える。また、リファレンスディバイダー５は発振回路４に接続されており、発振回路４の発振信号の出力を分周し、システムに必要なリファレンス信号を生成する。
【００３０】
さらに、外付けのマイコン１に接続され、マイコン１からのチューナＩＣをコントロールするためのシリアル信号を受信しプログラマブルディバイダー３の分周比設定用の１６ビットの信号を出力するインターフェース２と、インターフェース２に接続され、インターフェース２から出力されるシリアル入力検出信号を遅延させてからＮ値ラッチ回路１０へと出力する遅延回路１２と、インターフェース２に接続され、インターフェース２からシリアル信号の受信終了までの間に順次出力されるプログラマブルディバイダー３の分周比設定用の１６ビットの信号をマイコン１から出力され遅延回路１２によって遅延されたシリアル入力検出信号のタイミングで出力するＮ値ラッチ回路１０を備える。Ｎ値ラッチ回路１０はプログラマブルディバイダー３に接続されており、プログラマブルディバイダー３ではＮ値ラッチ回路１０の出力である１６ビットの信号によって分周比を設定する。
【００３１】
また、インターフェース２とＮ値ラッチ回路１０に接続され、Ｎ値がラッチされる以前のプログラマブルディバイダー３の分周比を示すＮ値ラッチ回路１０の１６ビットの出力と、Ｎ値がラッチされた後のプログラマブルディバイダー３の分周比を示すインターフェース２からの１６ビットの出力とを比較し、Ｎ値の更新の有無を検出し出力するＮ値更新検出回路１３と、Ｎ値更新検出回路１３とインターフェース２に接続され、Ｎ値更新検出回路１３から出力されたＮ値更新検出信号を、インターフェース２から出力されたシリアル入力検出信号のタイミング（シリアル信号の入力が終了するタイミング）で出力するラッチ回路１４を備える。
【００３２】
ラッチ回路１４に接続され、ラッチ回路１４からシリアル入力検出信号のタイミングで出力されたＮ値更新検出信号をスタート信号として、リファレンスディバイダー５から出力されたリファレンス信号を基準クロックとして一定時間をカウントし、その時間だけ「ハイ」となるようなタイミング信号を生成するタイマー回路１１を備える。なお、タイマー回路１１の出力はチャージポンプ７に接続され、チャージポンプ７の電流値の切り替え制御に用いられる。
【００３３】
次に、図１に示すＰＬＬ回路の動作について説明するが、図１の１〜１１を付番した回路については、従来例で図４に示したＰＬＬ回路にて説明した同番号の回路と同等の機能を有しているため、その説明を省略する。以下に、従来例と本発明との相違点である図１の１２〜１４を付番した回路について、その構成と動作を詳細に説明する。
【００３４】
図１に示す受信周波数設定の変更を検出するＮ値更新ラッチ回路３００に関して図２を用いてより詳しく述べる。図１に示すようにＮ値更新検出回路１３は、Ｎ値ラッチ回路１０とインターフェース２に接続されており、Ｎ値ラッチ回路１０から出力されるラッチ後の分周比を表す端子ｄ１〜ｄ１６の信号と、インターフェース２から出力されるラッチ前の分周比を表す端子ｃ１〜ｃ１６の信号とを入力信号とする。Ｎ値更新検出回路１３はＮ値ラッチ回路１０とインターフェース２に接続され、１６ビットで設定されたプログラマブルディバイダー３の分周比をラッチ前とラッチ後とでビットごとに比較するＸＯＲ回路３０１〜３１６と、ＸＯＲ回路３０１〜３０４に接続されたＮＯＲ回路３１７と、ＸＯＲ回路３０５〜３０８に接続されたＮＯＲ回路３１８と、ＸＯＲ回路３０９〜３１２に接続されたＮＯＲ回路３１９と、ＸＯＲ回路３１３〜３１６に接続されたＮＯＲ回路３２０と、ＮＯＲ回路３１７〜３２０に接続されたＮＡＮＤ回路３２１を備える。
【００３５】
また、Ｎ値更新検出回路１３とインターフェース２に接続されたラッチ回路１４はＤＦＦ回路となっており、Ｎ値更新検出回路１３から出力されたＮ値更新検出信号をデータ入力、インターフェース２から出力されたシリアル入力検出信号をクロック入力として、シリアル入力検出信号が「ロー」から「ハイ」となるタイミングでＮ値更新検出回路１３のＮ値更新検出信号をタイマー回路１１に出力する。
【００３６】
次に、図２に示す回路動作に関して、図１および図３の各部の信号波形を示す図を参照しながら説明する。まず、マイコン１よりシリアル信号ａが出力される場合、インターフェース２からはシリアル入力検出信号ｂ（図３参照）が出力される。また、このシリアル入力検出信号ｂは遅延回路１２によって遅延され、図３のｂ’のような信号となってＮ値ラッチ回路１０に出力される。
【００３７】
プログラマブルディバイダー３の分周比の設定には分周比を２進数で表した１６ビットの数を用いるが、図２の示したＮ値更新検出回路１３のＸＯＲ回路３０１〜３１６では、ラッチ前の分周比を表す端子ｄ１〜ｄ１６の信号とラッチ後の分周比を表す端子ｃ１〜ｃ１６の信号について、ビットごとに更新の有無を検出している。ＸＯＲ回路は２つの入力信号の論理値が同じであれば「０（ロー）」、異なれば「１（ハイ）」を出力する論理回路であり、あるビットでＮ値の更新がある場合には、そのビットに割り当てられたＸＯＲ回路からは「ハイ」が出力される。
【００３８】
図３は受信周波数設定の変更により１ビット目（ＬＳＢ）のみが「ロー」から「ハイ」に切り替わる場合の各部の出力信号を示している。このときの動作について説明する。
【００３９】
受信周波数設定の変更のため、Ｎ値の１ビット目のみが「ロー」から「ハイ」となるようなシリアル信号ａが入力した場合、インターフェース２からＮ値ラッチ回路１０へと出力されるプログラマブルディバイダー３の分周比設定用の端子ｃ１の信号はシリアル信号が入力している時間のあるタイミングで「ロー」から「ハイ」へと変化する（図３参照）。次に、Ｎ値ラッチ回路１０はシリアル入力検出信号の遅延信号ｂ’（図３参照）が「ロー」から「ハイ」となるタイミングでＮ値をラッチする。このとき、プログラマブルディバイダー３の分周比設定用のＮ値の１ビット目である端子ｄ１の信号についても、シリアル入力検出信号の遅延信号ｂ’が「ロー」から「ハイ」となるタイミングで「ロー」から「ハイ」へと変化する（図３参照）。
【００４０】
一方、図２のＸＯＲ回路３０１〜３１６は各ビットの更新を検出した検出信号ｎ１〜ｎ１６を出力するが、ｎ１はｃ１が変化してからｄ１が変化するまでの間に「ハイ」を出力し、ｎ２〜ｎ１６についてはビットの更新がないため「ロー」を出力し続ける（図３参照）。図２のＸＯＲ回路３０１〜３１６よって検出されたビットごとの更新検出信号は、これに続くＮＯＲ回路３１７〜３２０とＮＯＲ回路に接続されたＮＡＮＤ回路３２１によって論理演算され、結果としてＮ値更新検出信号ｎ’（図３参照）を検出する。Ｎ値更新検出回路１３はＮ値が更新された場合、「ハイ」を出力する。Ｎ値更新検出信号ｎ’はラッチ回路１４に入力し、シリアル入力検出信号ｂが「ロー」から「ハイ」となるタイミングでラッチされ、タイマー回路スタート信号ｍとして出力される（図３参照）。
【００４１】
タイマー回路１１はタイマー回路スタート信号ｍが「ロー」から「ハイ」となるタイミングで動作を開始する。なお、ラッチ回路１４はシリアル入力検出信号ｂを受けて、シリアル信号の入力が開始された時点でリセットされタイマー回路スタート信号ｍは「ロー」となるリセット機能を有するものとする。また、Ｎ値の更新により端子ｃ１〜ｃ１６と端子ｄ１〜ｄ１６は各ビットどうし同じ値となるためＮ値更新後にＮ値更新検出信号ｎ’は必ず「ロー」となるが、遅延回路１２の働きによりＮ値更新検出信号ｎ’がラッチ回路１４でラッチされタイマー回路１１に出力されてからＮ値が更新されるため、タイミングの問題でＮ値更新検出信号ｎ’の検出結果がタイマー回路１１の動作に反映されないということは起こらない。
【００４２】
以上のように、図１に示すＰＬＬ回路２００を用いると、チャージポンプ７の電流切替用制御信号を出力するタイマー回路１１は受信周波数設定が更新されたときのみ動作する。これにより、受信周波数設定の変更以外の目的で送信されたシリアル信号ａをマイコン１から入力したときに、高速ロックアップ回路は動作することはなくなり、高速ロックアップ回路動作にともないチャージポンプ電流が大きくなり、一定時間、不要に位相雑音が悪くなるという現象をなくすことができる。
【産業上の利用可能性】
【００４３】
本発明に係るＰＬＬ回路は、受信周波数設定の変更の有無を検出し、変更がある場合にのみＰＬＬ回路の高速ロックアップ回路を動作させ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ回路が動作してチャージポンプ電流が大きく一定時間だけ不要に位相雑音特性が劣化することを防止でき、チューナ等の選局時に短時間でロックアップできるＰＬＬ回路として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態におけるＰＬＬ回路を示すブロック図
【図２】本実施の形態におけるＮ値更新ラッチ回路の詳細を示す回路図
【図３】本実施の形態におけるＰＬＬ回路の各部信号波形を示す図
【図４】従来のＰＬＬ回路を示すブロック図
【図５】従来のＰＬＬ回路の各部信号波形を示す図
【符号の説明】
【００４５】
１  マイコン
２  インターフェース
３  プログラマブルディバイダー
４  発振回路
５  リファレンスディバイダー
６  位相比較器
７  チャージポンプ
８  ループフィルタ
９  ＶＣＯ
１０  Ｎ値ラッチ回路
１１  タイマー回路
１２  遅延回路
１３  Ｎ値更新検出回路
１４  ラッチ回路
１００，２００  ＰＬＬ回路
３００  Ｎ値更新ラッチ回路
３０１〜３１６  ＸＯＲ回路
３１７〜３２０  ＮＯＲ回路
３２１  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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