(57)【要約】 【課題】コントローラと入出力装置間のデータ通信において高性能と安全性を両立させること。【解決手段】プロセスへの入力と出力を行うプロセス入出力装置２と、プロセスの入出力の演算制御を行うコントローラ１と、プロセス入出力装置とコントローラとの間のバス５０と、を備え、コントローラとプロセス入出力装置は、同一構成の２つのデータ伝送装置３，４，５，６を有してバスにそれぞれ接続され、データ伝送装置は、各々がバス占有権を制御する主従切替制御回路１４，２４，…と、アドレスを格納するアドレスレジスタ１９，２９，…と、データを格納するデータレジスタ１５，２５，…と、データを一時保管するバッファ１８，２８，…と、バッファで受信したデータを比較照合する比較器１６，２６，…と、照合結果によってバッファからデータレジスタへデータを転送するゲート１７，２７，…と、を有し、バスは単一（共通）のパラレルバスを形成する。【選択図】図１
2007323190.tif 000002
【特許請求の範囲】
【請求項１】
プロセスからの入力信号取り込みとプロセスへの出力信号送り出しを行うプロセス入出力装置と、前記プロセス入出力装置からの信号を基にプロセスの入出力信号の演算制御を行うコントローラと、前記プロセス入出力装置と前記コントローラとの間の制御信号とデータの通信路であるバスと、を備えた計算制御システムであって、
前記コントローラと前記プロセス入出力装置は、同一構成の２つのデータ伝送装置を有して前記バスにそれぞれ接続され、
前記データ伝送装置は、各々が前記バスの占有権を制御する主従切替制御部と、データの送受信アドレスを格納するアドレスレジスタと、データを格納するデータレジスタと、受信したデータを一時保管するバッファと、前記バッファで受信したデータを比較照合する比較器と、前記比較器からの比較照合結果を受けて前記バッファから前記データレジスタへデータを転送又は非転送するゲートと、を有し、
前記バスは共通のパラレルバスを形成する
ことを特徴とする計算制御システム。
【請求項２】
請求項１において、
前記コントローラと前記プロセス入出力装置におけるそれぞれの２つのデータ伝送装置は、２つの内の一方が主系、他方が従系として動作し、従系のデータ伝送装置は主系のデータ伝送装置と同一のアドレスを有し、
前記従系のデータ伝送装置は、前記主系のデータ伝送装置によって出力されたアドレスと自身のアドレスレジスタに保持するアドレスとを前記比較器で比較照合し、前記比較照合の結果を全てのデータ伝送装置に報告し、前記比較照合結果が不一致の場合に前記バスのトランザクションを中止する
ことを特徴とする計算制御システム。
【請求項３】
請求項２において、
前記アドレスの比較照合結果が一致する場合、前記主系のデータ伝送装置はそのデータレジスタからデータを前記バスに出力し、前記出力されたデータが全てのデータ伝送装置の前記バッファに一時保管され、
前記従系のデータ伝送装置は、自身のバッファに一次保管された前記データと自身のデータレジスタに格納されたデータとを前記比較器で比較照合し、前記比較照合の結果を受信側のデータ伝送装置のゲートに送信する
ことを特徴とする計算制御システム。
【請求項４】
請求項３において、
前記パラレルバスはデータバスとアドレスバスとから構成され、
送信側の主系のデータ伝送装置からのデータの出力と、前記従系のデータ伝送装置の比較器によるデータの比較照合結果の出力とは、前記データバスを介して受信側のデータ伝送装置に時分割で送信される
ことを特徴とする計算制御システム。
【請求項５】
請求項３において、
前記パラレルバスは、データバスと、アドレスバスと、制御専用バスと、から構成され、
送信側の主系のデータ伝送装置からのデータの出力は前記データバスを介して受信側のデータ伝送装置に送信され、前記従系のデータ伝送装置の比較器によるデータの比較照合結果の出力は、前記制御専用バスを介して受信側のデータ伝送装置に送信され、
前記データバスを介したデータ送信と、前記制御専用バスを介した前記データの比較結果の送信とは同時並行して行う
ことを特徴とする計算制御システム。
【請求項６】
請求項１ないし５のいずれか１つの請求項において、
送信側の２つのデータ伝送装置と受信側の２つのデータ伝送装置は、一定時間毎にまたは動作処理の単位毎に、前記主従切替制御部によって主系と従系の切り替えを行う
ことを特徴とする計算制御システム。
【請求項７】
プロセスからの入力信号取り込みとプロセスへの出力信号送り出しを行うプロセス入出力装置と、前記プロセス入出力装置からの信号を基にプロセスの入出力信号の演算制御を行うコントローラと、前記プロセス入出力装置と前記コントローラとを接続するバスと、を備えた計算制御システムにおける前記コントローラと前記プロセス入出力装置との通信方法において、
前記コントローラと前記プロセス入出力装置は、それぞれ同一構成の２つのデータ伝送装置を有して一方を主系、他方を従系として切り替えられて動作する機能を有し、
前記コントローラが前記プロセス入出力装置からデータを読み込む場合に、前記コントローラの主系が、前記バスに対して前記プロセス入出力装置のアドレスを出力するステップと、
前記コントローラの従系が、前記主系によって前記バスに出力されたアドレスに誤りがあるか否かのチェックを行うステップと、
前記アドレスに誤りがないときに、前記プロセス入出力装置の主系が前記バスに読み込みデータを出力し、前記出力された読み込みデータを前記コントローラの主系と従系のバッファに一時保管するステップと、
前記プロセス入出力装置の従系が、前記バスに出力された読み込みデータに誤りがあるか否かをチェックするステップと、
前記読み込みデータに誤りがないときに、前記コントローラの主系と従系のバッファに一時保管された読み込みデータを前記コントローラの主系と従系のデータレジスタに格納するステップと、からなる
ことを特徴とする計算制御システムの通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高信頼を必要とする計算制御システムに係わり、特に、パラレルバスを経由したコントローラと入出力装置の通信装置および通信方式に関する。
【背景技術】
【０００２】
エレクトロニクス・情報分野の技術進歩、単一装置に求められる機能の複雑化・複合化が原動力となってプログラマブル電子装置の適用範囲は広がり、同時にプログラマブル電子装置に求められる信頼性も高まっている。
【０００３】
近年、プラントの大規模化・統合化が進み、また高度に自動化されたプラント操業が行なわれている中で、国際的な安全規格の波及や熟練者不足という問題もあり、従来から築き上げた安全対策の上に、更なる安全性向上が必要な状況になりつつあり、例えば、非特許文献１に示すような機能安全規格（ＩＥＣ ６１５０８／６１５１１、ＪＩＳ Ｃ ０５０８）に明記されるように、事故の発生や被害の拡大をそれぞれの階層で防ぐことや緩和することが重要視されてきている。
【０００４】
プラント制御装置において上記機能安全規格を満たすためには、異常を検知した場合に、確実に動作することが要求され、万が一故障した場合でも、プロセスを安全側へ停止させることが求められ、機能安全システムは、制御システムとは異なる安全性重視の特別な設計を要求される。
【０００５】
また、大規模な制御システムにおいては、プロセス入出力装置はセンサなどのプロセスの近くに設置し、コントローラはプロセスからやや離れた制御室に設置する分散型制御システムが主流となっており、コントローラとプロセス入出力装置の間のデータ通信の誤りによるプロセス入出力装置の誤動作をいかに防止するかが機能安全においては重要になっている。
【０００６】
一方、機能安全におけるコントローラとプロセス入出力装置の間のデータ伝送は、誤動作を防止のために、通信路の二重化、データの複数回転送、通信路の健全性テスト等が必要となり、これらを実現しやすいシリアル通信が一般的に使われている。この種の伝送方式としては、例えば、非特許文献１に示すようなＰＲＯＦＩｓａｆｅ、ＤｅｖｉｃｅＮｅｔ Ｓａｆｅｔｙなどがよく知られている。
【０００７】
しかしながら、シリアル通信ではデータの伝送速度の高速化は難しく、さらに機能安全では通信の信頼性向上のために、冗長情報、データの複数回伝送などが追加されるのが一般的であり、信頼性と高速性、即応性を両立することが技術的な課題となっている。
【０００８】
また、ＣＰＵ系とＩＯバス系の両方をＡ系とＢ系の二重化構成としたコンピュータシステムの従来技術は、例えば、特許文献１に提案されている。この特許文献１によると、ＣＰＵの部分に二重化接続装置を設けるのではなくて、ＣＰＵ側と入出力装置側との接続部分に二重化接続装置を設けている。これによって、ＣＰＵだけでなく入出力装置のハードウエアに一点障害が発生しても当該障害部分を切り離して処理を続行することによりノーダウン運転を実現できるようになっている。
【特許文献１】特開平９−３４８０９号公報
【非特許文献１】ＩＥＣ６１５０８−１〜７，「Ｆｕｎｃｔｉｏｎａｌ Ｓａｆｅｔｙ ｏｆ ｅｌｅｃｔｒｉｃａｌ／ｅｌｅｃｔｒｏｎｉｃ／ｐｒｏｇｒａｍｍａｂｌｅ ｅｌｅｃｔｒｉｃ ｓａｆｅｔｙ−ｒｅｌａｔｅｄ ｓｙｓｔｅｍｓ」ｐａｒｔ１〜ｐａｒｔ７
【非特許文献２】ＯＭＲＯＮ ＴＥＣＨＮＩＣＳ Ｖｏｌ．４６ Ｎｏ．１（通巻１５３号）２００５，「ＤｅｖｉｃｅＮｅｔ Ｓａｆｅｔｙ システムの実現」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した計算制御システム（具体的な一例としては、後述する図１に示すメモリに格納されたプログラムを読み出し当該プログラムにしたがって、コントローラとプロセス入出力装置の間のデータ通信を制御するものであり、プログラマブル電子装置とも称する）に要求される信頼性の要素には可用性（使えることのできる確率性や可能性、又はユーティリティーズ、又は冗長性）と安全性がある。機器の制御では可用性が重要となり、機器の保護では安全性が重要となる。これら２要素の実現手段は二律背反している部分が多い。
【００１０】
データ通信における安全性の確保の手法としては、上記特許文献１に示すような通信路の多重化やデータを複数回転送、通信路の健全性テストなどがある。
【００１１】
機能安全においては、規格で回路を構成する部品の故障率や故障検出率に対しての要求事項があり、バスなど複数の機器が接続される部位の故障率は特に高くなりやすく、故障の検出率を上げるために回路が複雑になり、コストが上がる傾向にある。このため、機能安全対応のバスは回路の故障診断回路を設ける代わりに、シリアル伝送とマイクロプロセッサを使用し、データにＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）やＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄａｎｄｕｎｃｙ Ｃｈｅｃｋ）などの冗長データを付加し、ソフトウェアのレイヤーでデータ誤りを検出手法が一般的になっている。
【００１２】
しかしながら、シリアル通信では伝送の高速化が難しく、冗長データの追加や複数回送信などを行うためにさらに伝送速度は低下する傾向にあり、高速性および即応性を要求される用途には適用しにくく、低速な制御に用途が限られる。データを高速で伝送するにはパラレルバスを用いた通信が有効であるが、安全性を確保するための手法としてバスの多重化、多重化したバスで送信したデータを受信側での照合など、シリアル通信の場合と比べて装置の構成が複雑になる上、通信線の本数が増加することにより、配線機器のコストが増大するという課題がある。
【００１３】
本発明の目的は、コントローラと入出力装置間のデータ通信において高性能と安全性を両立させる計算制御システムを提供することにある。
【課題を解決するための手段】
【００１４】
前記課題を解決するために、本発明は主として次のような構成を採用する。  
プロセスからの入力信号取り込みとプロセスへの出力信号送り出しを行うプロセス入出力装置と、前記プロセス入出力装置からの信号を基にプロセスの入出力信号の演算制御を行うコントローラと、前記プロセス入出力装置と前記コントローラとの間の制御信号とデータの通信路であるバスと、を備えた計算制御システムであって、前記コントローラと前記プロセス入出力装置は、同一構成の２つのデータ伝送装置を有して前記バスにそれぞれ接続され、前記データ伝送装置は、各々が前記バスの占有権を制御する主従切替制御部と、データの送受信アドレスを格納するアドレスレジスタと、データを格納するデータレジスタと、受信したデータを一時保管するバッファと、前記バッファで受信したデータを比較照合する比較器と、前記比較器からの比較照合結果を受けて前記バッファから前記データレジスタへデータを転送又は非転送するゲートと、を有し、前記バスは共通のパラレルバスを形成する構成とする。
【００１５】
また、前記計算制御システムにおいて、前記コントローラと前記プロセス入出力装置におけるそれぞれの２つのデータ伝送装置は、２つの内の一方が主系、他方が従系として動作し、従系のデータ伝送装置は主系のデータ伝送装置と同一のアドレスを有し、前記従系のデータ伝送装置は、前記主系のデータ伝送装置によって出力されたアドレスと自身のアドレスレジスタに保持するアドレスとを前記比較器で比較照合し、前記比較照合の結果を全てのデータ伝送装置に報告し、前記比較照合結果が不一致の場合に前記バスのトランザクションを中止する構成とする。
【００１６】
また、直上の計算制御システムにおいて、前記アドレスの比較照合結果が一致する場合、前記主系のデータ伝送装置はそのデータレジスタからデータを前記バスに出力し、前記出力されたデータが全てのデータ伝送装置の前記バッファに一時保管され、前記従系のデータ伝送装置は、自身のバッファに一次保管された前記データと自身のデータレジスタに格納されたデータとを前記比較器で比較照合し、前記比較照合の結果を受信側のデータ伝送装置のゲートに送信する構成とする。
【発明の効果】
【００１７】
本発明によると、送信側および受信側のデータ伝送装置を２重化して単一の（共通の）バスに接続して主従動作させ、データ送信側の従系で送信側主系の出力データと自系のデータを比較照合し受信側へ結果を送信することにより、バスを２重化せずに安全性と高速性を両立させることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の第１と第２の実施形態に係る計算制御システムについて、図１〜図６と図７〜図１０とを参照しながら説明する。
【００１９】
「第１の実施形態」
本発明の第１の実施形態に係る計算制御システムについて、図１〜図６を参照しながら以下詳細に説明する。
【００２０】
図１は本発明の第１の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ読み出し時における動作を説明する図である。図２は第１の実施形態に係る計算制御システムのデータ読み出し時におけるデータの流れと時間の関係を示すタイムチャートである。図３は第１の実施形態におけるコントローラとプロセス入出力装置のデータ読み出し時の動作を示すフローチャートである。図４は第１の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ書き込み時における動作を説明する図である。図５は第１の実施形態に係る計算制御システムのデータ書き込み時におけるデータの流れと時間の関係を示すタイムチャートである。図６は第１の実施形態におけるコントローラとプロセス入出力装置のデータ書き込み時の動作を示すフローチャートである。
【００２１】
図１〜図６において、１はコントローラ、２はプロセス入出力装置、３，４はデータ伝送装置、５，６はデータ伝送装置、１０，２０はプロセッサ（ＣＰＵ）、１１，２１はメモリ、１３，２３，３３，４３はバス制御回路、１４，２４，３４，４４は主従切替回路、１５，２５，３５，４５はデータレジスタ、１６，２６，３６，４６は比較器、１７，２７，３７，４７はゲート、１８，２８，３８，４８はバッファ、１９，２９，３９，４９はアドレスレジスタ、５０はバス、５１はアドレスバス、５２はデータバス、をそれぞれ表す。
【００２２】
まず、図１を用いて、本発明の第１の実施形態における全体構成と各部動作の概要を説明する。第１の実施形態に係る計算制御システム（具体的な一例としては、後述する図１に示すメモリ１１，２１に格納されたプログラムを読み出し当該プログラムにしたがって、コントローラとプロセス入出力装置の間のデータ通信を制御するものであり、プログラマブル電子装置とも称する）は、内部にプロセッサ、メモリなどを有するコントローラ１と、プラントのプロセスとの入出力インターフェースであるプロセス入出力装置２と、コントローラ１とプロセス入出力装置２とのデータ通信経路であるバス５０と、から構成される。なお、メモリに格納されたプログラム（内容を変更可能）に代えて、別途のＲＯＭまたは記録媒体上のプログラムを利用するものであっても良い。
【００２３】
コントローラ１は対称な構成のデータ伝送装置３，４を備えており、それぞれのデータ伝送装置３，４はＣＰＵ１０，２０、メモリ１１，２１、バス制御回路１３，２３を有する。プロセス入出力装置２も同様に対称な構成のデータ伝送装置５，６を備えており、それぞれのデータ伝送装置５，６はプロセス入出力制御部３０，４０、バス制御回路３３，４３を有する。データ伝送装置３のバス制御回路１３は、データ伝送装置３，４の主従切替を制御する主従切替回路１４、データレジスタ１５、自身のデータと他系とのデータを比較照合する比較器１６、受信データを一時保管するバッファ１８、バッファとレジスタ間のデータパスの制御をするゲート１７、アドレスレジスタ１９とで構成される。データ伝送装置４，５および６のバス制御回路２３，３３，４３についてもそれぞれデータ伝送装置４と同様の構成となっている。
【００２４】
図１から図３でコントローラ１がプロセス入出力装置２からデータを読込む（リード）する場合について説明する。ここでは、データ伝送装置３が主系、データ伝送装置４が従系として動作し、プロセス入出力装置２のデータ伝送装置５が主系として動作し、データ伝送装置６が従系として動作する。
【００２５】
まず、コントローラ１の２つのＣＰＵ１０，２０からプロセス入出力装置２の同一アドレスへのデータリード要求が出される（具体的には、メモリ１１，２１にそれぞれ格納されたプログラムをＣＰＵ１０，２０が取り出して動作させることによって当該プログラムの内容にしたがってそれぞれデータリード要求が指令されることとなる）。データ伝送装置１３は時間Ｔ１においてアドレスレジスタ１９からバス５０のアドレスバス５１に送信先のアドレスを出力する。バスに出力されたアドレスは従系として動作しているデータ伝送装置４のアドレスレジスタ２９、およびプロセス入出力装置２のバス制御回路３３および４３のアドレスレジスタ３９と４９で受信される。従系として動作するデータ伝送装置４は受信したアドレスが自系のＣＰＵ２０から受けたアドレスと一致しているかを比較器２６で確認し、確認結果を他の全てのデータ伝送装置に報告し、前記の比較結果が不一致であった場合、バスのトランザクションを中止する（すなわち、データ伝送はしない）。
【００２６】
次に、時間Ｔ２において、プロセス入出力装置２の主系データ伝送装置５のデータレジスタ３５がバス５０のデータバス５２にデータを出力し、出力されたデータはコントローラ１のバッファ１８および２８、プロセス入出力装置２の従系バッファ４８に一時保管される。
【００２７】
次に、時間Ｔ３において従系のデータ伝送装置６のバス制御回路４３は自系バッファ４８に一時格納したデータと自系のデータレジスタ４５の同じアドレスのデータとを比較器４６で比較照合する（主系と従系はデータリード時に互いの系で同一動作を行っている）。
【００２８】
時間Ｔ４で比較器４６がＴ３での比較結果をデータバス５２を通じてコントローラ１のゲート１７および２７に送信する。時間Ｔ５でゲート１７および２７は比較器４６の結果が一致であれば、それぞれデータレジスタ１５，２５に格納し、不一致であれば書き込みを行わずに（ゲートをオフにする）、ＣＰＵ１０，２０にエラー発生を報告する。
【００２９】
コントローラ１は一定周期（例えば、日又は週単位）または処理単位毎にデータ伝送装置３，４の主従切替を主従切替回路１４，２４で行い、プロセス入出力装置２も同様に一定周期（例えば、日又は週単位）または処理単位毎にデータ伝送装置５，６の主従切替を主従切替回路３４，４４で行うことにより、データ伝送装置が正常に動作することを確認する。図２の上段のタイムチャートはデータ伝送装置３が主系、データ伝送装置４が従系として動作する場合のタイムチャート、下段はデータ伝送装置４が主系、データ伝送装置３が従系として動作する場合のタイムチャートを示したものである。
【００３０】
次に、図４〜図６を用いて、コントローラ１からプロセス入出力装置２へデータの書込み（ライト）を行う動作について説明する。読込時と同様に、データ伝送装置３が主系、データ伝送装置４が従系として動作し、プロセス入出力回路２のデータ伝送装置５が主系として動作し、データ伝送装置６が従系として動作する。
【００３１】
時間Ｔ１におけるコントローラ１からのアドレス出力およびアドレスの比較チェックの動作については、図１〜図３の読込時と同一の動作である。
【００３２】
次に、時間Ｔ２において、コントローラ１の主系データ伝送装置３のデータレジスタ１５がバス５０のデータバス５２にデータを出力し、出力されたデータはプロセス入出力装置２のバッファ３８および４８、コントローラ１の従系バッファ２８に一時保管される。
【００３３】
次に、時間Ｔ３において従系のデータ伝送装置４のバス制御回路２３は自系バッファ２８に一時格納したデータと自系のデータレジスタ２５の同じアドレスのデータとを比較器２６で比較照合する（自系と従系とはＣＰＵ１０，２０上のプログラム内容にしたがってデータライト時に同一動作をしている）。
【００３４】
時間Ｔ４で比較器２６がＴ３での比較結果をデータバス５２を通じてプロセス入出力装置２のゲート３７および４７に送信する。時間Ｔ５でゲート３７および４７は比較器２６の結果が一致であれば、それぞれデータレジスタ３５，４５に格納し、不一致であれば書き込みを行わずにＣＰＵ１０，２０にエラー発生を報告する。
【００３５】
ライト動作時においても、コントローラ１およびプロセス入出力装置２のデータ伝送装置３，４および５，６の主従切替えはリード時と同様に一定周期で行い、相互に健全性を確認する。
【００３６】
以上説明したように、送信側および受信側のデータ伝送装置（バス制御回路）を２重化して同一（共通）のバスに接続して主従動作させ、データ送信側の従系で送信側主系の出力データと自系のデータを比較照合し受信側へ結果を送信することにより、バスを２重化せずに安全性と高速性を両立させることが可能である。
【００３７】
「第２の実施形態」
本発明の第２の実施形態に係る計算制御システムについて、図７〜図１０を参照しながら以下説明する。図７は本発明の第２の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ読み出し時における動作を説明する図である。図８は第２の実施形態に係る計算制御システムのデータ読み出し時におけるデータの流れと時間の関係を示すタイムチャートである。図９は第２の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ書き込み時における動作を説明する図である。図１０は第２の実施形態におけるコントローラとプロセス入出力装置のデータ書き込み時の動作を示すフローチャートである。
【００３８】
第２の実施形態に係る計算制御システムにおける各構成要素において、第１の実施形態と同一の符号をもつものは同一の機能を奏するものであるので、その説明は第１の実施形態の説明を援用する。
【００３９】
第２の実施形態が第１の実施形態と異なる点について説明すると、図７に示す構成において、図１の構成で比較器４６，３６からの出力をデータバス５２を使用していたものを、専用の制御線５３を通してゲート１７，２７に伝えるようにしたことである。Ｔ１からＴ５における各部の動作は図１の構成と同様であるが、図８のタイムチャートに示すように、比較器４６，３６の比較結果を専用の制御線５３を使用することで、データレジスタ３５，４５からデータバス５２へのデータ出力と比較器４６，３６での照合および結果出力とを、逐次ではなく、同時に行うことが可能となり、プロセス入出力装置２からコントローラ１へのデータ伝送時間が短縮することが可能となる。
【００４０】
図９と図１０は、第２の実施形態においてコントローラ１からプロセス入出力装置２へデータの書き込みを行う時の構成と動作（データ出力、比較器出力及びゲート出力のフローチャート）を示したものである。データ書き込みにおいても読み込みと同様に、データ出力と比較器出力を図１０に示すように同時に実行することができる。
【００４１】
以上説明したように、本発明の実施形態に係る計算制御システムを取り纏めて再度説明すると、次のような特徴を備えたものである。
【００４２】
すなわち、プロセス入出力装置とプロセスの入出力を制御するコントローラにそれぞれ同一構成の２つのデータ伝送装置を備え、一方が主系、他方が従系として動作させる。さらに、前記のデータ伝送装置間のデータ伝送は全て単一のパラレルバスを経由して行われる。プロセス入出力装置およびコントローラのいずれのデータ伝送装置もパラレルバスのバス制御回路を有し、このバス制御回路はアドレスレジスタ、データレジスタ、受信データバッファ、比較器、ゲートおよびバスへのデータの出力権限の制御をおこなう主従切替回路、を備える。コントローラおよびプロセス入出力装置に実装される従系のデータ伝送装置には主系と同一のアドレスとデータを保持している。
【００４３】
まず、コントローラがプロセス入出力装置からデータを読込む場合、コントローラの主系データ伝送装置からプロセス入出力装置の主系および従系のデータ伝送装置に読込みたいデータが格納されているレジスタあるいはメモリのアドレスを送信する。この際、コントローラの従系のデータ伝送装置は主系のデータ伝送装置が出力したアドレスをパラレルバスを経由して受信し、自身が出力しようとしているアドレスと比較することにより、バスに出力されたアドレスに誤りがないかどうかをチェックする。比較の結果に誤りがあれば、従系の伝送装置はアドレスにエラーがあったことを、全てのデータ伝送装置に報告する。アドレスに誤りがなかった場合、プロセス入出力装置の主系および従系のデータ伝送装置はコントローラから要求されたアドレスに格納されたデータを読出し、主系のデータ伝送装置が前記のパラレルバスにデータを出力する。
【００４４】
コントローラの主系および従系のデータ伝送装置はバスに出力されたデータをデータ伝送装置内のバッファに一時保管する。プロセス入出力装置の従系のデータ伝送装置はバスに出力されたデータと、自系の同一アドレスに格納されたデータとを比較することにより、出力されたデータに誤りがないかをチェックする。比較の結果に誤りがあれば、従系の伝送装置は送信データに誤りがあったことを全ての伝送装置に報告する。コントローラの主系および従系のデータ伝送装置はプロセス入出力装置の従系のデータ伝送装置での比較結果に応じて、前記バッファに一時保管したデータのデータレジスタへの書込みを制御し、比較結果が一致の時のみデータレジスタへの書込みを行い、不一致の場合はバッファに一時保管したデータを廃棄する。
【００４５】
次に、コントローラがプロセス入出力装置へデータを書き込む場合、コントローラの主系データ伝送装置からプロセス入出力装置の主系および従系のデータ伝送装置に読込みたいデータが格納されているレジスタあるいはメモリのアドレスを送信する。この際、前述の読込の場合と同様の手順で、コントローラの従系のデータ伝送装置がアドレスの誤りチェックを行う。誤りがなければ、コントローラの主系のデータ伝送装置がバスにデータを出力する。プロセス入出力装置の主系および従系のデータ伝送装置は、バスに出力されたデータを内部のバッファに一時保管する。
【００４６】
コントローラの従系のデータ伝送装置はバスに出力されたデータと、自系の同一アドレスに格納されたデータとを比較することにより、出力されたデータに誤りがないかをチェックする。比較の結果に誤りがあれば、従系の伝送装置は送信データに誤りがあったことを全ての伝送装置に報告する。プロセス入出力装置の主系および従系のデータ伝送装置はプロセス入出力装置の従系のデータ伝送装置での比較結果に応じて、前記バッファに一時保管したデータのデータレジスタへの書込みを制御し、比較結果が一致の時のみデータレジスタへの書込みを行い、不一致の場合はバッファに一時保管したデータを廃棄する。
【００４７】
このように、従系回路と主系回路とで構成されるデータ伝送装置を単一（共通）のパラレルバスに接続し、従系回路が主系回路から出力されたデータの健全性をその出力と同時にチェックすることにより、データ伝送の高速化と高信頼性の両立が可能となる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ読み出し時における動作を説明する図である。
【図２】第１の実施形態に係る計算制御システムのデータ読み出し時におけるデータの流れと時間の関係を示すタイムチャートである。
【図３】第１の実施形態におけるコントローラとプロセス入出力装置のデータ読み出し時の動作を示すフローチャートである。
【図４】第１の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ書き込み時における動作を説明する図である。
【図５】第１の実施形態に係る計算制御システムのデータ書き込み時におけるデータの流れと時間の関係を示すタイムチャートである。
【図６】第１の実施形態におけるコントローラとプロセス入出力装置のデータ書き込み時の動作を示すフローチャートである。
【図７】本発明の第２の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ読み出し時における動作を説明する図である。
【図８】第２の実施形態に係る計算制御システムのデータ読み出し時におけるデータの流れと時間の関係を示すタイムチャートである。
【図９】第２の実施形態に係る計算制御システムにおけるコントローラとプロセス入出力装置とデータ通信経路との関連構成とそれぞれの内部構成を示すとともに、データ書き込み時における動作を説明する図である。
【図１０】第２の実施形態におけるコントローラとプロセス入出力装置のデータ書き込み時の動作を示すフローチャートである。
【符号の説明】
【００４９】
１  コントローラ
２  プロセス入出力装置
３，４  データ伝送装置
５，６  データ伝送装置
１０，２０  プロセッサ（ＣＰＵ）
１１，２１  メモリ
１３，２３，３３，４３  バス制御回路
１４，２４，３４，４４  主従切替回路
１５，２５，３５，４５  データレジスタ
１６，２６，３６，４６  比較器
１７，２７，３７，４７  ゲート
１８，２８，３８，４８  バッファ
１９，２９，３９，４９  アドレスレジスタ
５０  バス
５１  アドレスバス
５２  データバス
５３  制御信号
【図１】
2007323190.tif 000003
【図２】
2007323190.tif 000004
【図３】
2007323190.tif 000005
【図４】
2007323190.tif 000006
【図５】
2007323190.tif 000007
【図６】
2007323190.tif 000008
【図７】
2007323190.tif 000009
【図８】
2007323190.tif 000010
【図９】
2007323190.tif 000011
【図１０】
2007323190.tif 000012