(57)【要約】      （修正有）【課題】半導体チップの動作時の発熱による接続ビアの破断を効果的に防止したＢＧＡ型多層配線板及びＢＧＡ型半導体パッケージを提供する。【解決手段】絶縁層を介して交互に積層された複数の配線パターンを具備し、一方の面に半導体チップ３が搭載されるチップ搭載エリアと、このチップ搭載エリアを含みチップ搭載エリアよりも一回り大きいチップ実装エリア５とを有し、他方の面に、内部において前記配線パターンと接続されているとともに、外部においてシグナル線及び電源・グランド線が接続されるべき複数のＢＧＡパッドが設けられたＢＧＡ型多層配線板１において、他方の面の前記チップ実装エリアに対応する領域に位置するＢＧＡパッド７には、シグナル線が接続されず、電源・グランド線が接続され、他方の面の前記チップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッド６には、シグナル線が接続されていることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁層を介して交互に積層された複数の配線パターンを具備し、一方の面に半導体チップが搭載されるチップ搭載エリアと、このチップ搭載エリアを含みチップ搭載エリアよりも一回り大きいチップ実装エリアとを有し、他方の面に、内部において前記配線パターンと接続されているとともに、外部においてシグナル線及び電源・グランド線が接続されるべき複数のＢＧＡパッドが設けられたＢＧＡ型多層配線板において、他方の面の前記チップ実装エリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続され、他方の面の前記チップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されていることを特徴とするＢＧＡ型多層配線板。
【請求項２】
前記シグナル線が接続されたＢＧＡパッドは、１つの接続ビアを介して前記配線パターンの１つと接続され、前記電源・グランド線が接続されたＢＧＡパッドは、複数の接続ビアを介して前記配線パターンの他の１つと接続されていることを特徴とする請求項１に記載のＢＧＡ型多層配線板。
【請求項３】
前記シグナル線が接続されたＢＧＡパッドが１つの接続ビアを介して接続された前記配線パターンは、内側の配線パターンと、前記チップ実装エリアに対応する領域において接続されていることを特徴とする請求項２に記載のＢＧＡ型多層配線板。
【請求項４】
５００μｍ以下の厚みを有することを特徴とする請求項１〜３のいずれかに記載のＢＧＡ型多層配線板。
【請求項５】
絶縁層を介して交互に積層された複数の配線パターンを備え、一方の面に半導体チップが搭載されるチップ搭載エリアと、このチップ搭載エリアを含みチップ搭載エリアよりも一回り大きいチップ実装エリアとを有し、他方の面に、内部において前記配線パターンと接続されているとともに、外部においてシグナル線及び電源・グランド線が接続されるべき複数のＢＧＡパッドが設けられたＢＧＡ型多層配線板と、このＢＧＡ型多層配線板の前記チップ搭載エリアに搭載された半導体チップとを具備するＢＧＡ型半導体パッケージにおいて、他方の面の前記チップ実装エリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続され、他方の面の前記チップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されていることを特徴とするＢＧＡ型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等に使用されるＢＧＡ型多層配線板及びＢＧＡ型半導体パッケージに係り、特に、接続ビアの破断を防止したＢＧＡ型多層配線板及びＢＧＡ型半導体パッケージに関する。
【背景技術】
【０００２】
多層配線板は、半導体集積回路素子を直接搭載・接続するタイプの回路基板や、半導体集積回路素子をリードフレームに搭載・接続した状態で半導体装置を接続する外部回路として、多用されている。
【０００３】
このような多層配線板として、近年、外部端子がはんだボールで形成されたＢＧＡ型多層配線板が使用されるようになっている。ＢＧＡ型多層配線板では、チップとマザーボードとの接続信頼性及び実装信頼性を向上させることが重要であり、特に、フレキシブルな基板の場合には、基板の収縮自由度が高いため、スティフナーと呼ばれる金属板により基板を固定したり、バンプ接続部にアンダーフィル樹脂を流し込むことにより、実装信頼性を向上させている（例えば、特許文献１参照）。
【０００４】
しかしながら、このような実装方式の改良だけでは、ＢＧＡ型多層配線板の高い実装信頼性を確保することは困難である。特に、総厚５００μｍ以下の基板に対しては、基板全体の熱容量が小さいため、ビアにかかる熱応力が大きくなり、ビア破断の確率が高くなる。加えて、バンプ接続部のアンダーフィル樹脂と基板の熱膨張差から、アンダーフィル樹脂領域で基板ビアが破断する確率が極めて高くなる。アンダーフィル樹脂領域は、チップから３ｍｍ程度広がった領域であり、チップ動作時の熱影響によりビアが破断することが多く、実装信頼性を低下させていた。  
【特許文献１】特許第３１８０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上の事情の下になされ、半導体チップの動作時の発熱による接続ビアの破断を効果的に防止したＢＧＡ型多層配線板及びＢＧＡ型半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の第１の態様は、絶縁層を介して交互に積層された複数の配線パターンを具備し、一方の面に半導体チップが搭載されるチップ搭載エリアと、このチップ搭載エリアを含みチップ搭載エリアよりも一回り大きいチップ実装エリアとを有し、他方の面に、内部において前記配線パターンと接続されているとともに、外部においてシグナル線及び電源・グランド線が接続されるべき複数のＢＧＡパッドが設けられたＢＧＡ型多層配線板において、他方の面の前記チップ実装エリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続され、他方の面の前記チップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されていることを特徴とするＢＧＡ型多層配線板を提供する。
【０００７】
このＢＧＡ型多層配線板において、前記シグナル線が接続されたＢＧＡパッドは、１つの接続ビアを介して前記配線パターンと接続され、前記電源・グランド線が接続されたＢＧＡパッドは、複数の接続ビアを介して前記配線パターンと接続されている構成とすることができる。
【０００８】
この場合、前記シグナル線が接続されたＢＧＡパッドが１つの接続ビアを介して接続された前記配線パターンは、内側の配線パターンと、前記チップ実装エリアに対応する領域において接続されている構成とすることができる。
【０００９】
ＢＧＡ型多層配線板は、５００μｍ以下の厚みを有するものとすることができる。
【００１０】
本発明の第２の態様は、絶縁層を介して交互に積層された複数の配線パターンを備え、一方の面に半導体チップが搭載されるチップ搭載エリアと、このチップ搭載エリアを含みチップ搭載エリアよりも一回り大きいチップ実装エリアとを有し、他方の面に、内部において前記配線パターンと接続されているとともに、外部においてシグナル線及び電源・グランド線が接続されるべき複数のＢＧＡパッドが設けられたＢＧＡ型多層配線板と、このＢＧＡ型多層配線板の前記チップ搭載エリアに搭載された半導体チップとを具備するＢＧＡ型半導体パッケージにおいて、他方の面の前記チップ実装エリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続され、他方の面の前記チップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されていることを特徴とするＢＧＡ型半導体パッケージを提供する。
【発明の効果】
【００１１】
本発明によると、多層配線板の他方の面のチップ実装エリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続され（電源・グランドパッド）、他方の面のチップ実装エリアの外側のエリアに対応する領域に位置するＢＧＡパッドには、シグナル線が接続されている（シグナルパッド）ため、半導体チップの動作時の発熱による接続ビアの破断を効果的に防止することができる。
【００１２】
即ち、１つの接続ビアにより接続されるシグナルパッドが、基板とアンダーフィル樹脂との熱膨張率の相違により大きな力が加わる領域には配置されず、その外側の領域に配置されているため、接続ビアが破断することはない。板とアンダーフィル樹脂との熱膨張率の相違により大きな力が加わる領域には電源・グランドパッドが配置されるが、電源・グランドパッドは複数の接続ビアにより接続されるため、力が分散され、接続ビアの破断が防止される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、発明を実施するための最良の形態について説明する。
【００１４】
図１は、本発明の一実施形態に係る、多層配線板及びこれに半導体チップを搭載した半導体パッケージを示す上面図、図２は、その断面図である。図１及び図２において、多層配線板１の上面のチップ搭載エリア２には、半導体チップ３が搭載されている。多層配線板１とチップ３との間には、アンダーフィル樹脂４が充填されている。このアンダーフィル樹脂４が充填されている領域５を、チップ実装エリアと呼ぶ。アンダーフィル樹脂４は、多層配線板１とチップ３との接続部分を被覆し、かつ多層配線板１側にやや広がる形状となるため、チップ実装エリア５は、チップ搭載エリア２を含み、チップ搭載エリア２よりも一回り大きい、ほぼ３ｍｍ程度外側に広げた領域である。
【００１５】
図２に示すように、半導体チップ３は、ハンダボール実装されている。半導体チップ３の動作により多層配線板１全体に熱応力がかかり、多層配線板１の熱伸縮が生じ、その結果、ビアが破断することが問題となるが、このチップ実装エリア５では、熱伸縮の影響を大きく受け、ビア破断の発生率がチップ実装エリア５の外側よりも多い。
【００１６】
特に、基板厚５００μｍ以下の薄型多層配線板においては、多層配線板１全体の熱容量が小さいため、熱伸縮によるビア破断の発生率が高くなる。そのため、本発明では、基板厚５００μｍ以下の薄型多層配線板において、チップ実装エリア５の直下のＢＧＡパッドには、シグナル線が接続されず、電源・グランド線が接続されており、即ち、電源・グランドパッド７が配置されている。また、チップ実装エリア５の外側のエリアの下のＢＧＡパッドにはシグナル線が接続され、即ち、シグナルパッド６が配置されている。
【００１７】
図３（ａ），（ｂ）は、それぞれ図２のＡ部、Ｂ部の拡大図である。図３（ａ）はシグナルパッド６の部分を、図３（ｂ）は、電源・グランドパッド７の部分を示している。
【００１８】
図３（ａ）に示すように、シグナルパッド６は、１つの接続ビア８ａを介して配線パターン９ａと接続され、図３（ｂ）に示すように、電源・グランドパッド７は、複数の（４つの）接続ビア８ｂを介して配線パターン９ｂと接続されている。なお、１０ａ及び１０ｂは、はんだボールを示す。
【００１９】
シグナルパッド６が１つの接続ビア８ａを介して配線パターン９ａと接続されているのは、接続ビアが多数であると、電流・電場の流れが不均一となり、インピーダンスの不整合を引き起こしてしまうからである。特性インピーダンスの整合は、シグナル線に関しては重要であり、接続ビアは１つでなければならない。
【００２０】
一方、電源・グランドパッド７の場合は、接続ビア８ｂが多数でも、電気特性的に問題がなく、接続信頼性の向上のためには多数の接続ビア８ｂを介して配線パターン９ｂと接続されるのが望ましい。
【００２１】
図２に示すように、チップ実装エリア５は、アンダーフィル樹脂４が充填されている領域であり、チップ動作時の熱影響により、アンダーフィル樹脂４と基板１の熱膨張差から、基板１に応力が加わって、チップ実装エリア５の直下のパッド側にある接続ビアが破断し易くなってしまう。しかし、接続ビアが多数ある場合には、接続ビアに加わる力は分散され、接続ビアの破断を免れることができる。
【００２２】
本発明では、チップ実装エリア５の直下には、多数の接続ビアを介して接続される電源・グランドパッド７を配置し、１つの接続ビアを介して接続されるシグナルパッド６を配置しないことにより、接続ビアの破断を防止している。
【００２３】
図４は、本発明の一実施形態に係る多層配線板を下（ＢＧＡパッド形成側）からみた図である。多層配線板１のチップ実装エリア５の下には、電源・グランドパッド７のみを配置し、チップ実装エリア５の外側のエリアの下には、シグナルパッド６及び電源・グランドパッド７を配置している。即ち、チップ実装エリア５の外側のエリアの下には、シグナルパッド６だけに限らず、電源・グランドパッド７を配置してもよい。
【００２４】
シグナルパッド６と電源・グランドパッド７をこのように配置することにより、接続ビアの破断が防止され、実装信頼性を大幅に向上させることが可能である。
【００２５】
なお、本発明に係る多層回路配線板の製造は、枚葉基板を用いて行われることに限定されるものではなく、テープ状のフレキシブル基板を用いたロール・ツー・ロールの連続生産方法にも適用することが可能である。
【００２６】
実施例
以下に、本発明の実施例について、図５及び図６を参照して説明する。図５及び図６は、本実施例に係る、半導体チップが搭載された多層配線板からなる半導体パッケージの製造方法を工程順に示す基板幅方向の断面図である。
【００２７】
まず、図５（ａ）に示すように、幅１０５ｍｍのテープ状である、ポリイミド層１１の両面に銅箔１２ａ，１２ｂを貼付けてなる両面銅箔付ポリイミド基板１３を準備し、化学研磨により銅箔１２ａ，１２ｂの膜厚を１２μｍ程度に制御した。次いで、図５（ｂ）に示すように、両面銅箔付ポリイミド基板１３に脱脂処理を施した後、レーザ加工により、基板１３の上面から銅箔１２ａ及びポリイミド層１１を貫通し、ポリイミド層１１と下面側の銅箔１２ｂの境界面に達するビアホール１４を形成した。
【００２８】
次に、図５（ｃ）に示すように、上記両面銅箔付ポリイミド基板１３に形成したビアホール１４の内部にデスミア処理を施した後、無電解銅めっき及び電解銅めっきを施して、めっき層を形成して基板両面の銅箔層を電気接続する導通ビア１５を形成し、後、硫酸と過酸化水素水の混合液により化学研磨を行い、銅箔１２ａ，１２ｂの厚さを約１０μｍ程度にした。
【００２９】
その後、図５（ｄ）に示すように、両面銅箔付ポリイミド基板１３の両面にレジスト層１６ａ，１６ｂを形成した。レジストとしては液状レジストを使用した。 次いで、図５（ｅ）に示すように、基板とフオトマスクの位置合わせを行った後、露光・現像を行い、レジストパターン１７ａ，１７ｂを形成した。現像は、レジスト専用現像液にディップすることにより行った。
【００３０】
次に、両面銅箔付ポリイミド基板１３の両面の銅箔１２ａ，１２ｂに、レジストパターン１７ａ，１７ｂを介してエッチング液をスプレー噴霧し、レジストパターン１７ａ，１７ｂの開口部に露出する銅箔１２ａ，１２ｂをエッチング処理により除去した後、レジストパターン１７ａ，１７ｂを剥離して、図６（ａ）に示すように、配線パターン１８ａ，１８ｂを形成した。
【００３１】
次いで、図６（ｂ）に示すように、両面に配線パターン１８ａ，１８ｂを形成した両面銅箔付ポリイミド基板１３をコア基板として、その両面にそれぞれテープ状の片面銅箔付ポリイミド基板２０ａ，２０ｂを、銅箔２１ａ，２１ｂの側が外側になるようにして接着剤１９ａ，１９ｂを介してラミネートした。接着剤の厚みは、３０μｍとした。
【００３２】
次に、図６（ｃ）に示すように、両面に積層した片面銅箔付ポリイミド基板２０ａ，２０ｂに対し、ビア形成、配線形成をそれぞれ行い、多層配線板として、上下２層プリント配線板を完成した。
【００３３】
この場合、シグナル線はチップ実装エリア直下のＢＧＡパッド２２には接続せず、チップ実装エリア外直下のＢＧＡパッド２３に接続した。加えて、チップ実装エリア直下のＢＧＡパッド２２の接続ビアには多数ビア２４を使用し、ビア接続信頼性を向上させた。
【００３４】
図６(ｄ)は、チップ実装後の半導体パッケージの完成図である。ソルダーレジスト２５ａ，２５ｂをスピンナーによりレジスト膜厚３０μｍとし、露光現像処理を行うことによりソルダーレジスト２５ａ，２５ｂに開口を形成した。その後、はんだ印刷を実施し、ＦＣパッド部にはんだボール２６を、ＢＧＡパッド部にはんだボール２７をそれぞれ形成し、はんだボール２６を介してチップ２８を実装し、半導体パッケージを完成した。
【００３５】
以上のように製造された半導体パッケージのチップ実装エリアにアンダーフィル樹脂を充填して動作させたところ、チップ２８の発熱による接続ビアの破断は認められなかった。
【００３６】
本発明は、上述し、かつ図面に示した実施例に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の変形実施が可能である。上記実施例の多層配線板は、配線パターンが上下２層の場合について説明したが、その他、回路パターンが上下３層４層等の多層配線板及び半導体パッケージにも広く適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係るＢＧＡ型多層配線板を用いた半導体パッケージを示す上面図である。
【図２】本発明の一実施形態に係るＢＧＡ型多層配線板を用いた半導体パッケージを示す側面図である。
【図３】図２のＡ部及びＢ部を拡大して示す断面図である。
【図４】本発明の一実施形態に係るＢＧＡ型多層配線板を示す底面図である。
【図５】本発明の実施例に係る半導体パッケージの製造工程を示す断面図である。
【図６】本発明の実施例に係る半導体パッケージの製造工程を示す断面図である。
【符号の説明】
【００３８】
１，２９…多層配線板、２…チップ搭載エリア、３，２８…半導体チップ、４…アンダーフィル樹脂、５…チップ実装エリア、６…シグナルパッド、７…電源・グランドパッド、８ａ，８ｂ…接続ビア、９ａ，９ｂ…配線パターン、１０ａ，１０ｂ，２６，２７…はんだボール、１１…ポリイミド層、１２ａ，１２ｂ，２１ａ，２１ｂ…銅箔、１３…両面銅箔付ポリイミド基板、１４…ビアホール、１５…導通ビア、１６ａ，１６ｂ…レジスト層、１７ａ，１７ｂ…レジストパターン、１８ａ，１８ｂ…配線パターン、１９ａ，１９ｂ…接着剤、２０ａ，２０ｂ…片面銅箔付ポリイミド基板、２２，２３…ＢＧＡパッド、２４…多数ビア、２５ａ，２５ｂ…ソルダーレジスト、３０…半導体パッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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