(57)【要約】      （修正有）【課題】  ＳＲＡＭメモリ回路が消費するリーク電流を低減する。【解決手段】  負荷ＭＯＳトランジスタｍｐ１、ｍｐ２と、駆動ＭＯＳトランジスタｍｎ１、ｍｎ２と、転送ＭＯＳトランジスタｍｎ３、ｍｎ４と、を含む回路で構成される複数のメモリセルからなるＳＲＡＭメモリセルアレイと、該負荷ＭＯＳトランジスタｍｐ１、ｍｐ２と電気的に結合されると共に、少なくとも動作時及び待機時において、該負荷ＭＯＳトランジスタｍｐ１、ｍｐ２に基板電位を供給する基板バイアス発生回路と、該駆動ＭＯＳトランジスタｍｎ１、ｍｎ２と電気的に結合されると共に、待機時において、該駆動ＭＯＳトランジスタｍｎ１、ｍｎ２にソース電位を供給するソースバイアス発生回路と、を少なくとも含む半導体集積回路装置を提供する。動作時及び待機時の両方におけるＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減することができる。【選択図】図２
2007122814.tif 000002
【特許請求の範囲】
【請求項１】
負荷ＭＯＳトランジスタを含む複数のメモリセルからなるＳＲＡＭメモリセルアレイと、
前記負荷ＭＯＳトランジスタと電気的に結合されると共に、前記ＳＲＡＭメモリセルアレイの少なくとも動作時及び待機時において、前記負荷ＭＯＳトランジスタの閾値電圧の絶対値が増大するように前記負荷ＭＯＳトランジスタに第１の基板電位を供給する基板バイアス発生回路と、
を少なくとも含む半導体集積回路装置。
【請求項２】
前記メモリセルは、更に駆動ＭＯＳトランジスタと転送ＭＯＳトランジスタとを含み、前記負荷ＭＯＳトランジスタは、ＰＭＯＳトランジスタからなる請求項１に記載の半導体集積回路装置。
【請求項３】
前記駆動ＭＯＳトランジスタと電気的に結合されると共に、前記動作時において前記駆動ＭＯＳトランジスタのソース電位を接地電位に設定し、前記待機時において前記ソース電位を前記接地電位より高い第１のバイアス電位に設定するソースバイアス発生回路を、
更に含む請求項２に記載の半導体集積回路装置。
【請求項４】
前記ソースバイアス発生回路は、レギュレータ回路からなる請求項３に記載の半導体集積回路装置。
【請求項５】
前記レギュレータ回路は、温度上昇に伴い出力電圧が上昇する正の温度係数を有する出力電圧特性を有する請求項４に記載の半導体集積回路装置。
【請求項６】
前記レギュレータ回路は、出力電圧がリーク電流の大きさに比例した出力電圧特性を有する請求項４に記載の半導体集積回路装置。
【請求項７】
前記基板バイアス発生回路は、
チャージポンプ回路と、
前記チャージポンプ回路に電気的に結合される発振回路と、
前記チャージポンプ回路と前記発振回路とに電気的に結合されるセンサー回路と、
を含む請求項１乃至６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記基板バイアス発生回路は、ＳＲＡＭ用電源よりも電圧の高い電源を用いて前記第１の基板電位を発生させる請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記基板バイアス発生回路は、ＳＲＡＭ用電源よりも電圧の高い電源から降圧した降圧電圧を用いて前記第１の基板電位を発生させる請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記ＳＲＡＭ用電源よりも電圧の高い電源は、入出力バッファ用電源からなる請求項８又は９に記載の半導体集積回路装置。
【請求項１１】
前記メモリセルに電気的に結合されると共に、前記メモリセルにアクセスするための周辺回路と、
前記周辺回路に電気的に接続されると共に、前記動作時において電源電圧を前記周辺回路に供給し、前記待機時において前記電源電圧を前記周辺回路に供給しない第１のスイッチ素子と、
を更に含む請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記第１のスイッチ素子は、電源と前記周辺回路との間に電気的に接続されたＰＭＯＳトランジスタで構成される請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記ＰＭＯＳトランジスタと前記基板バイアス発生回路との間に電気的に結合され、前記待機時に前記基板バイアス発生回路から前記負荷ＭＯＳトランジスタに供給される前記第１の基板電位を前記ＰＭＯＳトランジスタに供給すると共に、前記動作時には前記第１の基板電位を前記ＰＭＯＳトランジスタに供給しない第２のスイッチ素子と、
を更に含む請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記周辺回路に電気的に接続されると共に、前記待機時において接地電圧を前記周辺回路に供給し、前記動作時において前記接地電圧を前記周辺回路に供給しない第３のスイッチ素子を、
更に含む請求項１１乃至１３のいずれかに記載の半導体集積回路装置。
【請求項１５】
前記第３のスイッチ素子は、接地と前記周辺回路との間に電気的に接続されたＮＭＯＳトランジスタで構成される請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記第１のスイッチ素子と電気的に結合されると共に、前記待機時にＳＲＡＭ用電源よりも電圧の高い入出力バッファ用電源の電圧を制御電圧として前記第１のスイッチ素子に供給する第４のスイッチ素子を、
更に含む請求項１２に記載の半導体集積回路装置。
【請求項１７】
前記メモリセルに電気的に結合されると共に、前記メモリセルにアクセスするための周辺回路と、
前記周辺回路に電気的に接続されると共に、前記動作時において電源電圧を前記周辺回路に供給し、前記待機時において前記電源電圧を前記周辺回路に供給しない第５のスイッチ素子と、
を更に含む請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１８】
前記第５のスイッチ素子は、接地と前記周辺回路との間に電気的に接続されたＮＭＯＳトランジスタで構成される請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記周辺回路に電気的に接続されると共に、前記待機時において電源電圧を前記周辺回路に供給し、前記動作時において前記電源電圧を前記周辺回路に供給しない第６のスイッチ素子を、
更に含む請求項１７又は１８に記載の半導体集積回路装置。
【請求項２０】
前記第６のスイッチ素子は、電源と前記周辺回路との間に電気的に接続されたＰＭＯＳトランジスタで構成される請求項１９に記載の半導体集積回路装置。
【請求項２１】
ＳＲＡＭメモリセルに含まれる負荷ＭＯＳトランジスタの閾値電圧の絶対値を増大させる第１の基板電位を発生する工程と、
前記ＳＲＡＭメモリセルの少なくとも動作時及び待機時において、前記負荷ＭＯＳトランジスタに前記第１の基板電位を供給する工程と、
を少なくとも含むＳＲＡＭメモリセルにおけるリーク電流低減方法。
【請求項２２】
前記動作時において、前記ＳＲＡＭメモリセルに含まれる駆動ＭＯＳトランジスタのソース電位を接地電位に設定する工程と、
前記待機時において、前記ソース電位を前記接地電位より高い第１のバイアス電位に設定する工程と、
を更に含む請求項２１に記載のＳＲＡＭメモリセルにおけるリーク電流低減方法。
【請求項２３】
前記第１の基板電位を発生する工程は、ＳＲＡＭ用電源よりも電圧の電源を用いて前記第１の基板電位を発生させる工程からなる請求項２１又は２２に記載のＳＲＡＭメモリセルにおけるリーク電流低減方法。
【請求項２４】
前記第１の基板電位を発生する工程は、ＳＲＡＭ用電源よりも電圧の高い電源から降圧した降圧電圧を用いて前記第１の基板電位を発生させる工程からなる請求項２１又は２２に記載のＳＲＡＭメモリセルにおけるリーク電流低減方法。
【請求項２５】
前記ＳＲＡＭ用電源よりも電圧の高い電源は、入出力バッファ用電源からなる請求項２１又は２２に記載のリーク電流低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びリーク電流低減方法に関し、特に、ＳＲＡＭメモリ回路を含むシステムＬＳＩにおいて、ＳＲＡＭメモリ回路が消費するリーク電流を低減するのに有効な回路構成を有する半導体集積回路及びリーク電流低減方法に関する。
【背景技術】
【０００２】
近年、携帯機器の普及に伴い、従来に増して、半導体集積回路装置の低消費電力化が求められている。特に、様々な機能ブロックを１つのチップ内に併せ持つ、システムＬＳＩでは、ロジックシステムと同一のプロセスで実現できるＳＲＡＭは、システムＬＳＩの性能に影響する重要な機能ブロックとなっているが、プロセスの微細化とともに、システムＬＳＩに搭載されるＳＲＡＭの高集積化、大容量化が進んでおり、システムＬＳＩの低消費電力化のためには、ＳＲＡＭの低消費電力化が重要になっている。
【０００３】
一方、プロセスの微細化に伴い、電源電圧の低下が進んでいる。電源電圧が低下すると、ＭＯＳトランジスタの動作速度が遅くなるため、対策として、ＭＯＳトランジスタの閾値電圧を下げる方法があるが、閾値電圧を下げると、ＭＯＳトランジスタがオフ時のリーク電流が増加する問題がある。ＳＲＡＭは、データの保持を行うメモリセルアレイ部と外部回路とそのデータのやり取りを行う周辺回路で構成され、動作状態、待機状態の２つの動作状態を持つ。書込み、読出し動作を行わずに、メモリセルのデータが保持されている待機状態では、周辺回路、メモリセルには、リーク電流のみが流れるのに対し、書込み、読出し動作が行われる動作状態では、リーク電流だけでなく、ＳＲＡＭ内の各ノードの負荷容量を充放電する時に発生する充放電電流、ＳＲＡＭを構成する各ＭＯＳトランジスタのスイッチング時に発生する貫通電流が流れる。これまで、ＳＲＡＭにおける消費電流の割合は、動作時における充放電電流が主であったが、今後、微細化が進むことによる電源電圧のさらなる低下とともに、閾値電圧も低下し、これによるリーク電流の急激な増加が、待機時だけでなく、動作時も含めたＳＲＡＭの消費電流を大幅に増加させる問題となる。
【０００４】
論理回路を低消費電力化するための従来の方法として、特許文献１では、基板バイアス回路を搭載し、待機時に、基板バイアス発生回路によりＭＯＳトランジスタの基板電位を制御して、閾値電圧を動作時よりも高くすることで、待機時のリーク電流を低減する方法が開示されている。
【０００５】
また、ＳＲＡＭ回路を低消費電力化する方法としては、特許文献２では、待機時に、ＳＲＡＭメモリセルの駆動ＮＭＯＳトランジスタのソース電位をスイッチにより、接地電源から遮断した後、ダイオードと抵抗からなるソース電位制御回路によって、ソース電位を接地電源と電源電圧の中間電圧にすることで、待機時のメモリセルのリーク電流を低減する方法が開示されている。
【特許文献１】特開平６−５３４９６号公報
【特許文献２】特開２００４−２０６７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来構成では、待機時のみ、ＭＯＳトランジスタの閾値電圧を大きくして、リーク電流を低減する方式であり、動作時のリーク電流を低減できないという問題がある。また、基板電位を制御する方式の場合、通常、ＭＯＳ半導体集積回路は、ＣＭＯＳインバータのようにＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインどうしを接続した縦積み構成を取る為、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方に基板電位を印加して、両方の閾値電圧を制御しないと、リーク電流の大きな低減が望めない。
【０００７】
典型的なＳＲＡＭメモリセルは、６つのＭＯＳトランジスタで構成される。具体的には、ＳＲＡＭメモリセルは、２つの負荷ＰＭＯＳトランジスタ、２つの駆動ＮＭＯＳトランジスタ、２つの転送ＮＭＯＳトランジスタで構成され構成される。ＮＭＯＳトランジスタ数が過半数を占めるので、メモリセルの総リーク電流に占めるＮＭＯＳトランジスタによるリーク電流分が大きい。そのため、基板バイアス制御方式を使う場合、ＳＲＡＭメモリセルのリーク電流の低減には、ＮＭＯＳトランジスタのソース電位Ｖｓｎを接地電源に固定し、基板電位Ｖｂｂを制御する必要があるが、Ｐ型基板の半導体において、特定のＮＭＯＳトランジスタの基板電位Ｖｂｂにソース電位と異なる電位を供給するためには、トリプルウェル構造のプロセスが必要であり、一般的に使用されているシングルウェル構造やツインウェル構造に比べて、プロセスコストが高くなる。ＰＭＯＳトランジスタの基板電位Ｖｐｐについては、ＰＭＯＳトランジスタの基板は通常ＮＷＥＬＬに接続され、ソース電位が接続されるＰ型半導体基板とは分離できるため、トリプルウェル構造のプロセスを使う必要がない。
【０００８】
一方、駆動ＮＭＯＳトランジスタのソース電位Ｖｓｎを制御する方式の場合は、ＮＭＯＳトランジスタの基板電位Ｖｂｂを接地電源とし、待機時に、ソース電位Ｖｓｎを接地電源よりも高くすることで、基板バイアス効果による、駆動ＮＭＯＳトランジスタと転送ＮＭＯＳトランジスタのリーク電流の低減だけでなく、転送ＮＭＯＳトランジスタのゲート−ソース間電圧の逆バイアス効果、転送ＮＭＯＳトランジスタ、駆動ＮＭＯＳトランジスタ、負荷ＰＭＯＳトランジスタのドレイン−ソース間電圧の電圧減少効果による、リーク電流の低減が見込まれる。しかしながら、駆動ＮＭＯＳトランジスタ及び、転送ＮＭＯＳトランジスタのリーク低減に比較して、負荷ＰＭＯＳトランジスタを流れるリーク電流については、リーク電流の低減効果が小さいため、メモリセル全体での大きなリーク電流の低減が見込めない問題がある。この対策として、負荷ＰＭＯＳトランジスタを予め、高い閾値電圧も持つトランジスタで作成する方法が開示されているが、内部ロジック回路用に複数の閾値電圧を持つＭｕｌｔｉ-Ｖｔプロセスを採用する必要があり、その分、プロセスコストが高くなる。
【０００９】
また、駆動ＮＭＯＳトランジスタのソース電位をバイアスする方法として、ＭＯＳ抵抗とＭＯＳダイオードを並列接続したものが開示されているが、ソースバイアスの電圧値がＭＯＳトランジスタの閾値電圧で制限されるため、ソースバイアス電圧値は、プロセス変動、電源電圧、温度による影響を受けやすく、リーク電流の低減効果に影響を与えやすい問題がある。特に、微細化が進むと閾値電圧のプロセス変動が大きくなる傾向にあるため、よりリーク低減効果に影響を与える。また、ソースバイアス電圧値がＭＯＳトランジスタの閾値電圧とＭＯＳトランジスタの抵抗とのバランスで決まり、その値は待機時のＳＲＡＭメモリセルを流れるリーク電流で左右されるため、ソースバイアス電圧値を任意の値に設定することが難しいという問題がある。
【００１０】
さらに、メモリセルが待機時にデータを保持するために必要な最低動作電圧があり、この最低動作電圧より高く、ＳＲＡＭの電源の最大電源電圧より低い動作電圧範囲において、ＳＲＡＭは動作するが、微細化により電源電圧の低電圧化が進むと、この動作電圧範囲が狭くなるので、安定なデータの保持を確保するには、プロセス変動による影響を受け難く、精度の高いバイアス電位を発生することが重要となる。
【００１１】
そこで、本発明の目的は、前述した問題のない半導体集積回路及びリーク電流低減方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１の視点は、負荷ＭＯＳトランジスタと、駆動ＭＯＳトランジスタと、転送ＭＯＳトランジスタとを含む回路で構成される複数のメモリセルからなるＳＲＡＭメモリセルアレイと、前記負荷ＭＯＳトランジスタと電気的に結合されると共に、少なくとも動作時及び待機時において、前記負荷ＭＯＳトランジスタの閾値電圧の絶対値が増大するように前記負荷ＭＯＳトランジスタに基板電位を供給する基板バイアス発生回路と、を少なくとも含む半導体集積回路装置を提供することである。
【００１３】
本発明の第２の視点は、ＳＲＡＭメモリセルに含まれる負荷ＭＯＳトランジスタの閾値電圧の絶対値が増大する第１の基板電位を発生する工程と、少なくとも動作時及び待機時において、前記負荷ＭＯＳトランジスタに前記第１の基板電位を供給する工程と、を少なくとも含むＳＲＡＭメモリセルにおけるリーク電流低減方法を提供することである。
【発明の効果】
【００１４】
本発明によれば、動作時及び待機時の両方において、基板バイアス発生回路によって、ＳＲＡＭメモリセルの基板電位を常時、印加することで、動作時及び待機時の両方におけるＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１５】
（１）第１実施形態
本発明の第１の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。図２は、図１中に示すメモリセルの回路構成を示す等価回路図である。図３は、図１中に示す基板バイアス発生回路の構成を示すブロック図である。図４は、図１中に示すソースバイアス発生回路を構成するレギュレータ回路の構成を示す回路図である。図５は、図４中に示す基準電圧回路を構成するバンドギャップ基準電圧回路の構成を示す等価回路図である。図６は、図１中に示すスタンバイ制御回路の構成を示す等価回路図である。図７は、図１に示す半導体集積回路の動作を示す電圧波形図である。図８は、図２に示すメモリセルの書き込み動作時におけるリーク電流とオン電流とを示す図である。図９は、図２に示すメモリセルの読み出し動作時におけるリーク電流とオン電流とを示す図である。図１０は、図２に示すメモリセルの動作時であって書き込み及び読み出しのいずれも行わない時のリーク電流を示す図である。図１１は、図２に示すメモリセルの待機時におけるリーク電流を示す図である。
【００１６】
（回路構成）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路は、ＳＲＡＭ１０００と、基板バイアス発生回路３００と、ソースバイアス発生回路４００と、スタンバイ制御回路５００とを含む。該ＳＲＡＭ１０００は、更にメモリセルアレイ１００と、周辺回路２００とを含む。メモリセルアレイ１００は、複数のワードラインＷＬと、複数のビットライン対ＢＬ、／ＢＬと、複数のＳＲＡＭセルの２次元マトリックスアレイとで構成し得る。各ＳＲＡＭセルは、該複数のワードラインＷＬ及び該複数のビットライン対即ち非反転ビットラインＢＬと反転ビットライン／ＢＬとに電気的に接続される。
【００１７】
各ＳＲＡＭセルは、図２に示すように、６つのＭＯＳトランジスタで構成し得る。具体的には、各ＳＲＡＭセルは、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２と、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２と、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４と、第１のソース電位供給線Ｖｓｐと、第２のソース電位供給線Ｖｓｎと、を含む。
【００１８】
第１の負荷ＰＭＯＳトランジスタｍｐ１と第１の駆動ＮＭＯＳトランジスタｍｎ１とが、第１のソースバイアス電位供給線Ｖｓｐと第２のソースバイアス電位供給線Ｖｓｎとの間に直列に接続される。第２の負荷ＰＭＯＳトランジスタｍｐ２と第２の駆動ＮＭＯＳトランジスタｍｎ２とが、該第１のソースバイアス電位供給線Ｖｓｐと該第２のソースバイアス電位供給線Ｖｓｎとの間に直列に接続される。
【００１９】
第１の負荷ＰＭＯＳトランジスタｍｐ１のソースは、第１のソースバイアス電位供給線Ｖｓｐに接続される。第１の負荷ＰＭＯＳトランジスタｍｐ１のドレインは、第１の駆動ＮＭＯＳトランジスタｍｎ１のドレインに接続されると共に、第１の転送ＮＭＯＳトランジスタｍｎ３のドレインに接続され、更に、第２の負荷ＰＭＯＳトランジスタｍｐ２のゲートと第２の駆動ＮＭＯＳトランジスタｍｎ２のゲートとに接続される。第１の駆動ＮＭＯＳトランジスタｍｎ１のソースは、第２のソースバイアス電位供給線Ｖｓｎに接続される。
【００２０】
第２の負荷ＰＭＯＳトランジスタｍｐ２のソースは、第１のソースバイアス電位供給線Ｖｓｐに接続される。第２の負荷ＰＭＯＳトランジスタｍｐ２のドレインは、第２の駆動ＮＭＯＳトランジスタｍｎ２のドレインに接続されると共に、第２の転送ＮＭＯＳトランジスタｍｎ４のドレインに接続され、更に、第１の負荷ＰＭＯＳトランジスタｍｐ１のゲートと第１の駆動ＮＭＯＳトランジスタｍｎ１のゲートとに接続される。第２の駆動ＮＭＯＳトランジスタｍｎ２のソースは、第２のソースバイアス電位供給線Ｖｓｎに接続される。
【００２１】
第１の転送ＮＭＯＳトランジスタｍｎ３のドレインは、第１の負荷ＰＭＯＳトランジスタｍｐ１のドレインと、第１の駆動ＮＭＯＳトランジスタｍｎ１のドレインと、第２の負荷ＰＭＯＳトランジスタｍｐ２のゲートと、第２の駆動ＮＭＯＳトランジスタｍｎ２のゲートとに接続される。第１の転送ＮＭＯＳトランジスタｍｎ３のソースは、非反転ビットラインＢＬに接続される。第１の転送ＮＭＯＳトランジスタｍｎ３のゲートは、ワードラインＷＬに接続される。
【００２２】
第２の転送ＮＭＯＳトランジスタｍｎ４のドレインは、第２の負荷ＰＭＯＳトランジスタｍｐ２のドレインと、第２の駆動ＮＭＯＳトランジスタｍｎ２のドレインと、第１の負荷ＰＭＯＳトランジスタｍｐ１のゲートと、第１の駆動ＮＭＯＳトランジスタｍｎ１のゲートとに接続される。第２の転送ＮＭＯＳトランジスタｍｎ４のソースは、反転ビットライン／ＢＬに接続される。第２の転送ＮＭＯＳトランジスタｍｎ４のゲートは、ワードラインＷＬに接続される。
【００２３】
第１の基板バイアス電位供給線Ｖｐｐは、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板に接続される。第２の基板バイアス電位供給線Ｖｂｂは、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４の基板に接続される。換言すれば、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板には、第１の基板バイアス電位Ｖｐｐが供給される。第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４の基板には、第２の基板バイアス電位Ｖｂｂが供給される。
【００２４】
図１を再び参照すると、基板バイアス発生回路３００は、第１の基板バイアス電位供給線Ｖｐｐを介して第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板に接続される。ソースバイアス発生回路４００は、第２のソースバイアス電位供給線Ｖｓｎを介して第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２に接続される。
【００２５】
即ち、基板バイアス発生回路３００は、メモリセルアレイ１００に接続され、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２に第１の基板バイアス電位Ｖｐｐを供給する。ソースバイアス発生回路４００は、メモリセルアレイ１００に接続され、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２に第２のソースバイアス電位Ｖｓｎを供給する。スタンバイ制御回路５００は、ソースバイアス発生回路４００に接続され、スタンバイ信号ｓｔｂｙに基づきスタンバイ信号ｓｔｂｙ１をソースバイアス発生回路４００に供給する。スタンバイ信号ｓｔｂｙ１は、ＳＲＡＭ１０００の動作状態及び待機状態を切り替えるための信号である。周辺回路２００は、電源ＶＤＤ及び接地電源ＶＳＳに接続されるが、基板バイアス発生回路３００及びソースバイアス発生回路４００には接続されない。
【００２６】
ＳＲＡＭ１０００が動作状態にある場合には、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ１がスタンバイ制御回路５００からソースバイアス発生回路４００に供給され、ソースバイアス発生回路４００が待機状態となり、接地電源ＶＳＳを第２のソースバイアス電位供給線Ｖｓｎに供給する。即ち、第２のソースバイアス電位供給線Ｖｓｎは、接地電源ＶＳＳに低インピーダンスで接続される。
【００２７】
ＳＲＡＭ１０００が待機状態にある場合には、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ１がスタンバイ制御回路５００からソースバイアス発生回路４００に供給され、ソースバイアス発生回路４００が動作状態となり、接地電源ＶＳＳよりも高い一定電位を第２のソースバイアス電位供給線Ｖｓｎに供給する。即ち、第２のソースバイアス電位供給線Ｖｓｎは、接地電源ＶＳＳよりも高い一定電位に保持される。この一定電位は、ＳＲＡＭメモリセルがデータを保持するために必要な最低動作電圧を確保し、且つ、できるだけ待機時のリーク電流を低減できるような値に設定される。
【００２８】
基板バイアス発生回路３００は、ＳＲＡＭ１０００の待機状態及び動作状態に拘らず、電源ＶＤＤが立ち上がった後、常時、電源ＶＤＤよりも高い第１の基板バイアス電位Ｖｐｐを発生し、発生した第１の基板バイアス電位Ｖｐｐをメモリセルアレイ１００の第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板へ供給する。これにより、メモリセルのＰＭＯＳトランジスタを構成する第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板は、電源ＶＤＤより高い一定電位Ｖｐｐに保持される。この一定電位のＶｐｐは、基板バイアス発生回路４００の消費電流をなるべく抑え、且つ、できるだけリーク電流を低減できるような値に設定する。具体的には、シミュレーション若しくは実際のシリコンにて評価した結果から、最適なＶｐｐ値を求める。
【００２９】
図１中に示す基板バイアス発生回路３００の具体的な回路構成を、図３を参照して説明する。基板バイアス発生回路３００は、チャージポンプ回路３１０、リングオシレータ３２０、センサー回路３３０で構成し得るが、必ずしもこれに限定するものではない。チャージポンプ回路３１０の入力は、リングオシレータ３２０の出力と、センサー回路３３０の出力とに電気的に接続される。チャージポンプ回路３１０は、リングオシレータ３２０からの出力信号とセンサー回路３３０からの出力信号とに基づき、第１の基板バイアス電位Ｖｐｐを出力する。リングオシレータ３２０からの出力信号は、電源ＶＤＤの立ち上がりに起因して、チャージポンプ回路３１０に入力される。チャージポンプ回路３１０は、チャージポンプ動作によって、電源ＶＤＤより大きな第１の基板バイアス電位Ｖｐｐを発生する。センサー回路３３０の入力は、チャージポンプ回路３１０の出力と電気的に接続され、チャージポンプ回路３１０から出力される第１の基板バイアス電位Ｖｐｐを予め設定した値或いは範囲内に維持するよう動作する。具体的には、第１の基板バイアス電位Ｖｐｐが予め設定した値或いは範囲の上限値を超えたことをセンサー回路３３０が検知すると、チャージポンプ回路３１０の動作とリングオシレータ３２０の動作とを停止させる。該停止後、基板バイアス発生回路３００と電気的に接続されたメモリセル中の第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板を流れる基板リーク電流によって、第１の基板バイアス電位Ｖｐｐが徐々に下がる。そして、第１の基板バイアス電位Ｖｐｐが予め設定した値或いは範囲内になったことを該センサー回路３３０が検知すると、該センサー回路３３０は、チャージポンプ回路３１０の動作とリングオシレータ３２０の動作とを開始させる。この結果、センサー回路３３０の入力は、チャージポンプ回路３１０の出力と電気的に接続され、チャージポンプ回路３１０から出力される第１の基板バイアス電位Ｖｐｐを予め設定した値或いは範囲内に維持する。
【００３０】
図１中に示したソースバイアス発生回路４００の回路構成につき図４を参照して説明する。ソースバイアス発生回路４００は、好適には、レギュレータ回路により構成することが可能であるが、必ずしもこれに限定するものではない。具体的には、レギュレータ回路からなるソースバイアス発生回路４００は、図４に示すように、定電流回路４１０と、基準電圧回路４２０と、増幅回路４３０と、ＮＭＯＳトランジスタｍｎ５とを含む。ＮＭＯＳトランジスタｍｎ５のゲートは、増幅回路４３０の出力に電気的に接続される。ＮＭＯＳトランジスタｍｎ５のソースは、接地電源ＶＳＳに接続される。ＮＭＯＳトランジスタｍｎ５のドレインは、ソースバイアス発生回路４００の出力である第２のソースバイアス電位Ｖｓｎに接続される。定電流回路４１０は、図１中に示したスタンバイ制御回路５００と電気的に接続されると共に、図４に示す第２のソースバイアス電位Ｖｓｎに接続される。定電流回路４１０は、スタンバイ制御回路５００からのスタンバイ信号ｓｔｂｙ１に従って、動作状態或いは待機状態をとる。具体的には、定電流回路４１０は、ＳＲＡＭ１０００の待機状態を示すスタンバイ信号ｓｔｂｙ１を受けると、定電流回路４１０は、動作状態となり、定電流回路４１０によって、一定電流Ｉ０が出力され、その電流Ｉ０が基準電圧回路４２０、増幅回路４３０、ＮＭＯＳトランジスタｍｎ５にバイアス電流として供給される。基準電圧回路４２０から出力された基準電圧Ｖｒｅｆは、増幅回路４３０の−入力端子に入力される。一方、＋入力端子には、ソースバイアス発生回路４００の出力としての第２のソースバイアス電位Ｖｓｎが入力される。
【００３１】
第２のソースバイアス電位供給線Ｖｓｎに流れ込む電流が増加し、基準電圧Ｖｒｅｆに比較して第２のソースバイアス電位Ｖｓｎが上昇した場合、増幅器４３０により、増幅器４３０の出力Ｖｏｕｔが上昇し、ＮＭＯＳトランジスタｍｎ５の出力抵抗が減少するので、第２のソースバイアス電位Ｖｓｎの上昇を抑える。第２のソースバイアス電位Ｖｓｎが減少する場合も同様となる。このフィードバック動作により、第２のソースバイアス電位Ｖｓｎは、基準電圧Ｖｒｅｆと同じ電位に保持される。また、ＳＲＡＭ１０００が動作状態の時は、ソースバイアス発生回路４００は待機状態となり、定電流回路４１０からのバイアス電流がほぼゼロとなり、ソースバイアス発生回路４００の消費電流は非常に小さいリーク電流のみとなる。また、ソースバイアス発生回路４００の最終段を構成するＮＭＯＳトランジスタｍｎ５のゲート電位が電源ＶＤＤレベルになり、該ＮＭＯＳトランジスタｍｎ５がオンすることで、第２のソースバイアス電位Ｖｓｎのレベルは、接地電源レベルに保たれる。該ＮＭＯＳトランジスタｍｎ５のゲート幅はできるだけ大きく設定することで、第２のソースバイアス電位Ｖｓｎをできるだけ低インピーダンスで接地電源に接続できるので、ＳＲＡＭ１０００の動作特性に影響を与えない。
【００３２】
ソースバイアス発生回路４００を構成するレギュレータ回路内の定電流回路４１０及び基準電圧回路４２０は、既知のバンドギャップ基準電圧回路を用いて実現することが可能である。バンドギャップ基準電圧回路を用いた場合、定電流回路４１０及び基準電圧回路４２０は、プロセス、電源電圧及び温度による変動を受けにくい、安定した出力特性を得ることができる。従って、ソースバイアス発生回路４００は、プロセス、電源電圧及び温度による影響を受けにくい第２のソースバイアス電位Ｖｓｎを発生することができる。
【００３３】
バンドギャップ基準電圧回路の構成につき図５を参照して以下説明する。バンドギャップ基準電圧回路は、ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５、ＮＭＯＳトランジスタｍｎ６、ｍｎ７、ＰＮＰバイポーラトランジスタＱ１、Ｑ２、Ｑ３、抵抗素子Ｒ１、Ｒ２とから構成することが可能である。ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５のソースは、電源ＶＤＤに接続する。ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５のゲートは、ＰＭＯＳトランジスタｍｐ４のドレインに接続する。ＰＭＯＳトランジスタｍｐ３のドレインは、ＮＭＯＳトランジスタｍｎ６のドレインとゲートとに接続する。ＰＭＯＳトランジスタｍｐ４のドレインは、ＮＭＯＳトランジスタｍｎ７のドレインに接続する。ＰＭＯＳトランジスタｍｐ５のドレインは、バンドギャップ基準電圧回路の出力である基準電圧Ｖｒｅｆに接続されると共に、抵抗素子Ｒ２を介してＰＮＰバイポーラトランジスタＱ３のエミッタに接続される。ＮＭＯＳトランジスタｍｎ６のゲートは、ＮＭＯＳトランジスタｍｎ７のゲートに接続される。ＮＭＯＳトランジスタｍｎ６のソースは、ＰＮＰバイポーラトランジスタＱ１のエミッタに接続される。ＮＭＯＳトランジスタｍｎ７のソースは、抵抗素子Ｒ１を介してＰＮＰバイポーラトランジスタＱ２のエミッタに接続される。ＰＮＰバイポーラトランジスタＱ１のベースとコレクタとは互いに接続されると共に、接地電源ＶＳＳに接続される。ＰＮＰバイポーラトランジスタＱ２のベースとコレクタとは互いに接続されると共に、接地電源ＶＳＳに接続される。ＰＮＰバイポーラトランジスタＱ３のベースとコレクタとは互いに接続されると共に、接地電源ＶＳＳに接続される。
【００３４】
抵抗素子Ｒ１及び抵抗素子Ｒ２の値を適当に調整することで、温度に依存しない基準電圧Ｖｒｅｆを生成できる。
【００３５】
図１中に示すスタンバイ制御回路５００の回路構成につき図６を参照して説明する。スタンバイ制御回路５００は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の多段接続で構成することが可能である。スタンバイ制御回路５００は、図示しない内部論理回路からから出力されたＳＲＡＭ１０００の動作状態及び待機状態の切替え用のスタンバイ信号ｓｔｂｙを反転または非反転論理の信号としてのスタンバイ信号ｓｔｂｙ１を発生し、ソースバイアス発生回路４００へ供給する。
【００３６】
図１のＳＲＡＭ１０００の動作状態及び待機状態における各ノードの波形を図７に示す。図７では各電圧条件の例として、電源電圧ＶＤＤ＝１．２Ｖ、第１の基板バイアス電位Ｖｐｐ＝１．７Ｖ、第２のソースバイアス電位Ｖｓｎ＝０．４Ｖと仮定する。前述したように、電源電圧ＶＤＤの立ち上がりに起因して、メモリセルの第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の第１の基板バイアス電位Ｖｐｐは、電源電圧ＶＤＤより高い電圧１．７Ｖまで立ち上がり、ＳＲＡＭ１０００の動作状態及び待機状態の間、第１の基板バイアス電位Ｖｐｐは、１．７Ｖに保持される。また、メモリセルの第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２の第２のソースバイアス電位Ｖｓｎは、ＳＲＡＭ１０００の動作状態の間、接地電源０Ｖに保持されると共に、ＳＲＡＭ１０００が動作状態から待機状態に遷移すると、接地電源０Ｖから、該接地電源より高い０．４Ｖに立ち上がり、待機状態の間、０．４Ｖに保持される。
【００３７】
（回路動作）
次にリーク電流低減効果について説明する。図８乃至図１１に、メモリセルの動作時、待機時における各ノードの電位状態を示す。動作時のメモリセルの電位状態は、書込み動作時、読出し動作時、書込み/読出し動作無し時の3つの状態に分かれるため、それぞれの電位状態を示す。図において、白い矢印はトランジスタのリーク電流が流れる経路を表し、黒い矢印はトランジスタのオン電流が流れる経路を表している。
【００３８】
図８乃至図１０の各動作時においては、動作状態によって、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４にリーク電流が流れ得る経路が存在する。第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２には、ＳＲＡＭ１０００の３つの動作状態、即ち、書込み動作、読出し動作、書込みも読出しも行われていない動作時の全てにおいて、リーク電流が流れている。しかし、３つの動作状態において、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４の第１の基板バイアス電位Ｖｐｐを約１．７Ｖにバイアスし、ソース電位は電源電圧ＶＤＤ＝１．２Ｖに固定されているので、基板−ソース間が０．５Ｖで逆方向バイアスされる。従って、基板バイアス効果によって、動作時における上記の３つの状態すべてにおいて、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２を流れるリーク電流を低減できる。
【００３９】
また、図１１の待機時においては、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４にリーク電流が流れる経路が存在する。第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２を流れるリーク電流は、動作時同様、基板バイアス効果によって低減される。第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２を流れるリーク電流は、第２のソースバイアス電位Ｖｓｎが約０．４Ｖにバイアスされ、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２の基板電位は接地電源(０Ｖ)に固定されているので、基板−ソース間が０．４Ｖで逆方向バイアスされる。従って、基板バイアス効果によって、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２を流れるリーク電流が低減される。同様に、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４についても、基板バイアス効果によって、リーク電流が低減されるが、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４のゲート電位とソース電位間は逆方向にバイアスされるため、この効果によって、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４に流れるリーク電流は大幅に低減される。
【００４０】
また、一般に、トランジスタのリーク電流は、ドレイン-ソース間の電圧の減少によっても低減されることが知られており、ソースバイアス電位によって、ドレイン-ソース間電圧が電源電圧ＶＤＤ１．２Ｖから、０．４Ｖ減少して０．８Ｖになることによっても、第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２、第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２、第１及び第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４のリークが低減される。
【００４１】
尚、周辺回路２００については、動作時及び待機時共に、通常の動作を行うので、リーク低減効果はない。
【００４２】
（効果）
以上説明したように、本発明の第１の実施形態によれば、動作時、待機時に拘らず、ＳＲＡＭ１０００のメモリセルを構成する負荷ＰＭＯＳトランジスタを流れるリーク電流を低減できる。また、メモリセル内の基板バイアスは、動作時、待機時ともメモリセル内の負荷ＰＭＯＳの基板電位のみを制御するので、動作時は、メモリのアクセススピードにほとんど影響を与えない。また、ＰＭＯＳトランジスタのみの基板バイアスを制御するため、トリプルウェルのプロセス構造を必要とせず、低コストに実現できる。
【００４３】
さらに、待機時においては、メモリセルの駆動ＮＭＯＳトランジスタのソース電位を接地電源より高い一定の電位に保持することで、メモリセルのデータを保持しながら、基板バイアス効果、ゲート−ソース間電位の逆バイアス効果、ドレイン−ソース間電圧の電圧減少効果により、駆動ＮＭＯＳトランジスタ、転送ＮＭＯＳトランジスタ、負荷ＰＭＯＳトランジスタのリーク電流を大幅に低減することができる。ダイオード接続したトランジスタではなく、ソースバイアス発生回路４００を構成するレギュレータ回路の出力電圧で第２のソースバイアス電位Ｖｓｎを制御することで、プロセス変動、電源電圧、温度による影響を受けにくい安定なソース電位を供給でき、常に一定のリーク電流の低減効果が見込むことができる。また、ソースバイアス発生回路４００を構成するレギュレータ回路の基準電圧Ｖｒｅｆを制御することで、任意のバイアス電圧を容易に実現することができるので、電源電圧の低電圧化が進んだ場合でも、リーク電流の低減と安定なデータの保持性能とを両立できる。
【００４４】
（２）第２実施形態
本発明の第２の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１２は、本発明の第２の実施形態に係る基準電圧回路を構成する正の温度係数を有する基準電圧回路の構成を示す等価回路図である。
【００４５】
（回路構成）
本発明の第２の実施形態に係る半導体集積回路の構成は、図４中に示す基準電圧回路４２０の回路構成を除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、基準電圧回路４２０の回路構成のみ図１２を参照して以下説明する。
【００４６】
ソースバイアス発生回路４００を構成するレギュレータ回路内の定電流回路４１０及び基準電圧回路４２０は、既知の正の温度係数を持った基準電圧回路を用いて実現することが可能である。正の温度係数を持った基準電圧回路を用いた場合、定電流回路４１０及び基準電圧回路４２０は、プロセス、電源電圧による変動を受けにくく、一定の正の温度係数を持った出力特性を得ることができる。従って、ソースバイアス発生回路４００は、プロセス、電源電圧による影響を受けにくく、一定の正の温度係数を持った第２のソースバイアス電位Ｖｓｎを発生することができる。
【００４７】
正の温度係数を持った基準電圧回路の構成につき図１２を参照して以下説明する。正の温度係数を持った基準電圧回路は、ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５、ＮＭＯＳトランジスタｍｎ６、ｍｎ７、ＰＮＰバイポーラトランジスタＱ１、Ｑ２、抵抗素子Ｒ１、Ｒ２とから構成することが可能である。ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５のソースは、電源ＶＤＤに接続する。ＰＭＯＳトランジスタｍｐ３、ｍｐ４、ｍｐ５のゲートは、ＰＭＯＳトランジスタｍｐ４のドレインに接続する。ＰＭＯＳトランジスタｍｐ３のドレインは、ＮＭＯＳトランジスタｍｎ６のドレインとゲートとに接続する。ＰＭＯＳトランジスタｍｐ４のドレインは、ＮＭＯＳトランジスタｍｎ７のドレインに接続する。ＰＭＯＳトランジスタｍｐ５のドレインは、正の温度係数を持った基準電圧回路の出力である基準電圧Ｖｒｅｆに接続されると共に、抵抗素子Ｒ２を介して接地電源ＶＳＳに接続される。ＮＭＯＳトランジスタｍｎ６のゲートは、ＮＭＯＳトランジスタｍｎ７のゲートに接続される。ＮＭＯＳトランジスタｍｎ６のソースは、ＰＮＰバイポーラトランジスタＱ１のエミッタに接続される。ＮＭＯＳトランジスタｍｎ７のソースは、抵抗素子Ｒ１を介してＰＮＰバイポーラトランジスタＱ２のエミッタに接続される。ＰＮＰバイポーラトランジスタＱ１のベースとコレクタとは互いに接続されると共に、接地電源ＶＳＳに接続される。ＰＮＰバイポーラトランジスタＱ２のベースとコレクタとは互いに接続されると共に、接地電源ＶＳＳに接続される。
【００４８】
即ち、図１２に示した基準電圧回路は、図５に示した基準電圧回路においてＰＮＰバイポーラトランジスタＱ３が無い点を除けば同一の回路構成を有する。
【００４９】
この回路は、一般に正の温度係数を持つ基準電圧回路を構成し、この基準電圧Ｖｒｅｆを使用することで、プロセス、電源電圧の変動に依存せずに、一定の温度係数を持った出力電圧を発生するレギュレータ回路を実現することが可能である。トランジスタのリーク電流は、温度が高くなると、指数関数的に増加する傾向があるので、温度が低く、ＳＲＡＭ１０００のリーク電流が小さい条件の時は、レギュレータ回路の出力電圧を低くし、ソースバイアス電位を低くして、リーク低減効果を弱める。温度が高く、リーク電流が大きい条件の時は、レギュレータ回路の出力電圧を高くし、ソースバイアス電位を高くして、リーク低減効果を大きくする。図１２に示した基準電圧回路を使用することで、このような温度補正効果を持ったレギュレータ回路を実現することができる。また、基準電圧発生回路の構成を変えることで、電源電圧が高い時には、ソースバイアス電位を高くして、電源電圧が低い時には、ソースバイアス電位も低くするといった電源電圧補正効果を持たせることも可能である。
【００５０】
（効果）
以上説明したように、本発明の第２の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ソースバイアス発生回路４００を構成するレギュレータ回路の出力電圧に一定の温度依存性を持たせることで、ＳＲＡＭ１０００の待機時におけるリーク電流の大きさに依存したソースバイアス電圧を発生させるような補正効果を持たすことが可能となる。
【００５１】
（３）第３実施形態
本発明の第３の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１３は、本発明の第３の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００５２】
（回路構成）
本発明の第３の実施形態に係る半導体集積回路の構成は、図１３中に示す第１のスイッチング素子ＳＷ１を電源ＶＤＤと周辺回路２００との間に設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第１のスイッチング素子ＳＷ１の回路接続関係のみ図１３を参照して以下説明する。
【００５３】
第１のスイッチング素子ＳＷ１は、電源ＶＤＤと周辺回路２００との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００を電源ＶＤＤから遮断する。該第１のスイッチング素子ＳＷ１は、具体的には、ＰＭＯＳトランジスタｍｐ６で構成し得る。ＰＭＯＳトランジスタｍｐ６のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＰＭＯＳトランジスタｍｐ６のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ６のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は電源ＶＤＤと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は電源ＶＤＤから遮断される。第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【００５４】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオン状態となり、周辺回路２００は通常の動作を行う。
【００５５】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、ＰＭＯＳトランジスタｍｐ６がオフ状態となり、周辺回路２００の仮想電源ＶＤＤ１が電源ＶＤＤから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流によって制限される。ＰＭＯＳトランジスタｍｐ６のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。
【００５６】
（効果）
以上説明したように、本発明の第３の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００を第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６で電源ＶＤＤから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。
【００５７】
（４）第４実施形態
本発明の第４の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１４は、本発明の第４の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００５８】
（回路構成）
本発明の第４の実施形態に係る半導体集積回路の構成は、図１４中に示す第２のスイッチング素子ＳＷ２を接地電源ＶＳＳと周辺回路２００との間に設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第２のスイッチング素子ＳＷ２の回路接続関係のみ図１４を参照して以下説明する。
【００５９】
第２のスイッチング素子ＳＷ２は、接地電源ＶＳＳと周辺回路２００との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００を接地電源ＶＳＳから遮断する。該第２のスイッチング素子ＳＷ２は、具体的には、ＮＭＯＳトランジスタｍｎ８で構成し得る。ＮＭＯＳトランジスタｍｎ８のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＮＭＯＳトランジスタｍｎ８のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ８のドレインは、周辺回路２００の仮想接地電源ＶＳＳ１に電気的に接続される。即ち、第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８は、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間をオン／オフするためのスイッチである。オン状態では仮想接地電源ＶＳＳ１は接地電源ＶＳＳと同一の電位になり、オフ状態では仮想接地電源ＶＳＳ１は接地電源ＶＳＳから遮断される。第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【００６０】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間のＮＭＯＳトランジスタｍｎ８がオン状態となり、周辺回路２００は通常の動作を行う。
【００６１】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、ＮＭＯＳトランジスタｍｎ８がオフ状態となり、周辺回路２００の仮想接地電源ＶＳＳ１が接地電源ＶＳＳから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＮＭＯＳトランジスタｍｎ８を流れるリーク電流によって制限される。ＮＭＯＳトランジスタｍｎ８のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。
【００６２】
（効果）
以上説明したように、本発明の第４の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００を第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８で接地電源ＶＳＳから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。また、一般的に、ＮＭＯＳトランジスタの電流駆動能力は、ＰＭＯＳトランジスタのそれよりも高いので、周辺回路２００を接地電源ＶＳＳから遮断するための第２のスイッチング素子ＳＷ２をＮＭＯＳトランジスタで構成することで、レイアウト面積を削減できる。
【００６３】
（５）第５実施形態
本発明の第５の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１５は、本発明の第５の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００６４】
（回路構成）
本発明の第５の実施形態に係る半導体集積回路の構成は、図１５中に示す第１のスイッチング素子ＳＷ１を電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間に設け、更に、第３のスイッチング素子ＳＷ３を接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第１のスイッチング素子ＳＷ１の回路接続関係及び第３のスイッチング素子ＳＷ３の回路接続関係のみ図１５を参照して以下説明する。
【００６５】
第１のスイッチング素子ＳＷ１は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００の仮想電源ＶＤＤ１を電源ＶＤＤから遮断する。該第１のスイッチング素子ＳＷ１は、具体的には、ＰＭＯＳトランジスタｍｐ６で構成し得る。ＰＭＯＳトランジスタｍｐ６のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＰＭＯＳトランジスタｍｐ６のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ６のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は電源ＶＤＤと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は電源ＶＤＤから遮断される。第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【００６６】
第３のスイッチング素子ＳＷ３は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００を接地電源ＶＳＳから遮断する。該第３のスイッチング素子ＳＷ３は、具体的には、ＮＭＯＳトランジスタｍｎ９で構成し得る。ＮＭＯＳトランジスタｍｎ９のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＮＭＯＳトランジスタｍｎ９のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ９のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は接地電源ＶＳＳと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は接地電源ＶＳＳから遮断される。第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、周辺回路が動作状態のときにオフ状態となり、周辺回路が待機状態の時にオン状態になるので、オフ状態の時に出来るだけリーク電流を低減し、且つオン状態の時に周辺回路の仮想電源ＶＤＤ１の電位を速やかに接地電位に落とせるように、出来る限り小さいゲート幅に設定する。
【００６７】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオン状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオフ状態となり、周辺回路２００は通常の動作を行う。
【００６８】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、ＰＭＯＳトランジスタｍｐ６がオフ状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１が電源ＶＤＤから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流によって制限される。ＰＭＯＳトランジスタｍｐ６のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。更に、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１を接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００６９】
（効果）
以上説明したように、本発明の第５の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００の仮想電源ＶＤＤ１を第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６で電源ＶＤＤから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。更に、該仮想電源ＶＤＤ１を第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９で接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００７０】
（６）第６実施形態
本発明の第６の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１６は、本発明の第６の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００７１】
（回路構成）
本発明の第６の実施形態に係る半導体集積回路の構成は、図１６中に示す第２のスイッチング素子ＳＷ２を接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間に設け、更に、第４のスイッチング素子ＳＷ４を電源ＶＤＤと周辺回路２００の仮想接地電源ＶＳＳ１との間に設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第２のスイッチング素子ＳＷ２の回路接続関係及び第４のスイッチング素子ＳＷ４の回路接続関係のみ図１６を参照して以下説明する。
【００７２】
第２のスイッチング素子ＳＷ２は、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００の仮想接地電源ＶＳＳ１を接地電源ＶＳＳから遮断する。該第２のスイッチング素子ＳＷ２は、具体的には、ＮＭＯＳトランジスタｍｎ８で構成し得る。ＮＭＯＳトランジスタｍｎ８のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＮＭＯＳトランジスタｍｎ８のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ８のドレインは、周辺回路２００の仮想接地電源ＶＳＳ１に電気的に接続される。即ち、第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８は、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間をオン／オフするためのスイッチである。オン状態では仮想接地電源ＶＳＳ１は接地電源ＶＳＳと同一の電位になり、オフ状態では仮想接地電源ＶＳＳ１は接地電源ＶＳＳから遮断される。第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【００７３】
第４のスイッチング素子ＳＷ４は、電源ＶＤＤと周辺回路２００の仮想接地電源ＶＳＳ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００の仮想接地電源ＶＳＳ１を電源ＶＤＤから遮断する。該第４のスイッチング素子ＳＷ４は、具体的には、ＰＭＯＳトランジスタｍｐ７で構成し得る。ＰＭＯＳトランジスタｍｐ７のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＰＭＯＳトランジスタｍｐ７のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ７のドレインは、周辺回路２００の仮想接地電源ＶＳＳ１に電気的に接続される。即ち、第４のスイッチング素子ＳＷ４を構成するＰＭＯＳトランジスタｍｐ７は、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間をオン／オフするためのスイッチである。オン状態では仮想接地電源ＶＳＳ１は電源ＶＤＤと同一の電位になり、オフ状態では仮想接地電源ＶＳＳ１は電源ＶＤＤから遮断される。第４のスイッチング素子ＳＷ４を構成するＰＭＯＳトランジスタｍｎ７は、周辺回路が動作状態のときにオフ状態となり、周辺回路が待機状態の時にオン状態になるので、オフ状態の時に出来るだけリーク電流を低減し、且つオン状態の時に周辺回路の仮想接地電源ＶＳＳ１の電位を速やかに電源電位ＶＤＤに上げるように、出来る限り小さいゲート幅に設定する。
【００７４】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、接地電源ＶＳＳと周辺回路２００の仮想接地電源ＶＳＳ１との間のＮＭＯＳトランジスタｍｎ８がオン状態となり、電源ＶＤＤと周辺回路２００の仮想接地電源ＶＳＳ１との間のＰＭＯＳトランジスタｍｐ７がオフ状態となるので、周辺回路２００は通常の動作を行う。
【００７５】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、ＮＭＯＳトランジスタｍｎ８がオフ状態となり、ＰＭＯＳトランジスタｍｐ７がオン状態となるので、周辺回路２００の仮想接地電源ＶＳＳ１が接地電源ＶＳＳから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＮＭＯＳトランジスタｍｎ８を流れるリーク電流によって制限される。ＮＭＯＳトランジスタｍｎ８のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。更に、ＰＭＯＳトランジスタｍｐ７がオン状態となるので、周辺回路２００の仮想接地電源ＶＳＳ１を電源ＶＤＤに接続し、仮想接地電源ＶＳＳ１の電位を電源電位ＶＤＤに上げて、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００７６】
（効果）
以上説明したように、本発明の第６の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００の仮想接地電源ＶＳＳ１を第２のスイッチング素子ＳＷ２を構成するＮＭＯＳトランジスタｍｎ８で接地電源ＶＳＳから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。更に、該仮想接地電源ＶＳＳ１を第４のスイッチング素子ＳＷ４を構成するＰＭＯＳトランジスタｍｐ７で電源ＶＤＤに接続し、仮想接地電源ＶＳＳ１の電位を電源電位ＶＤＤに上げて、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００７７】
（７）第７実施形態
本発明の第７の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１７は、本発明の第７の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００７８】
（回路構成）
本発明の第７の実施形態に係る半導体集積回路の構成は、図１７中に示す第１のスイッチング素子ＳＷ１を電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間に設け、更に、第１のレベルシフタ回路６００をスタンバイ制御回路５００とノードＮ１との間に設け、第５のスイッチング素子ＳＷ５を電源ＶＤＤとノードＮ２との間に設け、第６のスイッチング素子ＳＷ６をノードＮ２と第１の基板バイアス電位供給線Ｖｐｐとの間に設け、インバータＩＮＶ４をノードＮ１と第６のスイッチング素子ＳＷ６との間に設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第１のスイッチング素子ＳＷ１の回路接続関係及び第１のレベルシフタ回路６００の回路接続関係、第５のスイッチング素子ＳＷ５の回路接続関係、第６のスイッチング素子ＳＷ６の回路接続関係、インバータＩＮＶ４の回路接続関係のみ図１７を参照して以下説明する。
【００７９】
第１のスイッチング素子ＳＷ１は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００を電源ＶＤＤから遮断する。該第１のスイッチング素子ＳＷ１は、具体的には、ＰＭＯＳトランジスタｍｐ６で構成し得る。ＰＭＯＳトランジスタｍｐ６のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＰＭＯＳトランジスタｍｐ６のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ６のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は電源ＶＤＤと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は電源ＶＤＤから遮断される。第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【００８０】
第１のレベルシフタ回路６００の入力ＩＮは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。第１のレベルシフタ回路６００の出力ＯＵＴは、ノードＮ１に接続される。
【００８１】
第５のスイッチング素子ＳＷ５は、電源ＶＤＤとノードＮ２との間に設けられ、第１のレベルシフタ回路６００からの出力ＯＵＴに基づき、ノードＮ２を電源ＶＤＤから遮断する。該ノードＮ２は、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板に電気的に接続され、該ＰＭＯＳトランジスタｍｐ６の基板電位は、該ノードＮ２の電位を取る。第５のスイッチング素子ＳＷ５は、具体的には、ＰＭＯＳトランジスタｍｐ８で構成し得る。ＰＭＯＳトランジスタｍｐ８のゲートは、ノードＮ１に接続され、第１のレベルシフタ回路６００からの出力ＯＵＴを受ける。ＰＭＯＳトランジスタｍｐ８のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ８のドレインは、ノードＮ２に電気的に接続される。
【００８２】
第６のスイッチング素子ＳＷ６は、ノードＮ２と第１の基板バイアス電位供給線Ｖｐｐとの間に設けられ、第１のレベルシフタ回路６００からの出力ＯＵＴの反転信号に基づき、ノードＮ２を第１の基板バイアス電位供給線Ｖｐｐから遮断する。ＰＭＯＳトランジスタｍｐ９のゲートは、インバータＩＮＶ４の出力に接続され、第１のレベルシフタ回路６００からの出力ＯＵＴの反転信号を受ける。ＰＭＯＳトランジスタｍｐ９のソースは、第１の基板バイアス電位供給線Ｖｐｐに電気的に接続され、ＰＭＯＳトランジスタｍｐ９のドレインは、ノードＮ２に電気的に接続される。
【００８３】
第１のレベルシフタ回路６００、インバータＩＮＶ４、第５のスイッチング素子ＳＷ５及び第６のスイッチング素子ＳＷ６は、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位を制御するための回路素子である。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６がオン状態にあるとき、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８がオン状態、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９がオフ状態を取り、ノードＮ２は電源ＶＤＤに接続され、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位が電源ＶＤＤと同じになる。一方、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６がオフ状態にあるとき、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８がオフ状態、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９がオン状態を取り、ノードＮ２は第１の基板バイアス電位供給線Ｖｐｐに接続され、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位が電源ＶＤＤよりも高い第１の基板バイアス電位Ｖｐｐと同じになることで、ＰＭＯＳトランジスタｍｐ６の閾値電圧を高くし、周辺回路２００の待機時におけるリーク電流が更に低減する。
【００８４】
尚、第１のレベルシフタ回路６００は、既知の回路構成で実現することが可能である。図１８は、図１７中に示す第１のレベルシフタ回路６００の回路構成を示す等価回路図である。具体的には、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２、ｍｐ１０３及びＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２、ｍｎ１０３で構成することができる。電源ＶＤＤと接地電源ＶＳＳとの間にＣＭＯＳインバータを設ける。該ＣＭＯＳインバータは、ＰＭＯＳトランジスタｍｐ１０３とＮＭＯＳトランジスタｍｎ１０３とで構成する。ＰＭＯＳトランジスタｍｐ１０３のゲートとＮＭＯＳトランジスタｍｎ１０３のゲートとは、入力端子ＩＮに接続され、スタンバイ制御回路５００からのスタンバイ信号ｓｔｂｙ２を受ける。ＰＭＯＳトランジスタｍｐ１０３のソースは、電源ＶＤＤに接続され、ＮＭＯＳトランジスタｍｎ１０３のソースは、接地電源ＶＳＳに接続される。ＰＭＯＳトランジスタｍｐ１０３及びＮＭＯＳトランジスタｍｎ１０３のドレインは、ＣＭＯＳインバータの出力としてＮＭＯＳトランジスタｍｎ１０１のゲートに接続される。ＮＭＯＳトランジスタｍｎ１０２のゲートは、入力端子ＩＮに接続される。ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースは、接地電源ＶＳＳに接続される。ＮＭＯＳトランジスタｍｎ１０１のドレインは、ＰＭＯＳトランジスタｍｐ１０１のドレインと接続されると共に、出力端子ＯＵＴに接続される。ＮＭＯＳトランジスタｍｎ１０２のドレインは、ＰＭＯＳトランジスタｍｐ１０２のドレインと接続される。ＰＭＯＳトランジスタｍｐ１０１のゲートは、ＮＭＯＳトランジスタｍｎ１０２のドレインと、ＰＭＯＳトランジスタｍｐ１０２のドレインとに接続される。ＰＭＯＳトランジスタｍｐ１０２のゲートは、ＮＭＯＳトランジスタｍｎ１０１のドレインと、ＰＭＯＳトランジスタｍｐ１０１のドレインと、出力端子ＯＵＴとに接続される。第１のレベルシフタ回路６００は、電源ＶＤＤより高い第１の基板バイアス電位Ｖｐｐを出力する。
【００８５】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオン状態となり、周辺回路２００は通常の動作を行う。更に、スタンバイ信号ｓｔｂｙ２が第１のレベルシフタ回路６００の入力ＩＮに入力され、出力ＯＵＴからレベル変換された信号が出力される。該出力された信号は、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８のゲートに供給されると共に、インバータＩＮＶ４に入力される。該インバータＩＮＶ４は、反転信号を出力し、該反転信号は、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９のゲートに供給される。結果、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８がオン状態となり、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９がオフ状態となる。このため、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板に電気的に接続されたノードＮ２は、電源ＶＤＤに接続されると共に第１の基板バイアス電位供給線Ｖｐｐから遮断させる。この結果、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位は電源ＶＤＤと同じになる。
【００８６】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオフ状態となり、周辺回路２００は通常の動作を行う。更に、スタンバイ信号ｓｔｂｙ２が第１のレベルシフタ回路６００の入力ＩＮに入力され、出力ＯＵＴからレベル変換された信号が出力される。該出力された信号は、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８のゲートに供給されると共に、インバータＩＮＶ４に入力される。該インバータＩＮＶ４は、反転信号を出力し、該反転信号は、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９のゲートに供給される。結果、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８がオフ状態となり、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９がオン状態となる。このため、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板に電気的に接続されたノードＮ２は、第１の基板バイアス電位供給線Ｖｐｐに接続されると共に電源ＶＤＤから遮断させる。この結果、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位は第１の基板バイアス電位Ｖｐｐと同じになる。第１の基板バイアス電位Ｖｐｐは、電源電位ＶＤＤより高いので、周辺回路２００の待機時におけるリーク電流が更に低減する。
【００８７】
（効果）
以上説明したように、本発明の第７の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００を第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６で電源ＶＤＤから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。
【００８８】
更に、待機時において、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位を電源電位ＶＤＤより高くするので、周辺回路２００の待機時におけるリーク電流が更に低減する。
【００８９】
待機時において、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６への基板バイアス電位の印加は、メモリセルの第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２に供給する基板バイアス発生回路３００を利用するので、新たなバイアス回路を設ける必要が無く、新たな消費電流や面積増加をほとんど必要とせずに済む。レベルシフタ回路６００、第５のスイッチング素子ＳＷ５、第６のスイッチング素子ＳＷ６、インバータＩＮＶ４を設けることによる消費電流増加分及び、レイアウト面積増加分については、ほとんど無視できるほど小さくて済む。また、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板制御により、該ＰＭＯＳトランジスタｍｐ６を流れるリーク電流を低減できるので、動作時における周辺回路２００のスピードに影響を与えないように、ＰＭＯＳトランジスタｍｐ６のゲート幅を大きくした場合でも、リークを低減することができる。
【００９０】
（８）第８実施形態
本発明の第８の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１９は、本発明の第８の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００９１】
（回路構成）
本発明の第８の実施形態に係る半導体集積回路の構成は、図１９中に示す第３のスイッチング素子ＳＷ３を接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けたことを除いて、前述の第７の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第３のスイッチング素子ＳＷ３の回路接続関係のみ図１９を参照して以下説明する。
【００９２】
第３のスイッチング素子ＳＷ３は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２に基づき、周辺回路２００の仮想電源ＶＤＤ１を接地電源ＶＳＳから遮断する。該第３のスイッチング素子ＳＷ３は、具体的には、ＮＭＯＳトランジスタｍｎ９で構成し得る。ＮＭＯＳトランジスタｍｎ９のゲートは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。ＮＭＯＳトランジスタｍｎ９のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ９のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は接地電源ＶＳＳと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は接地電源ＶＳＳから遮断される。第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、周辺回路が動作状態の時にオフ状態となり、周辺回路が待機状態の時にオン状態となるので、オフ状態の時に出来るだけリーク電流を低減し、且つオン状態の時に周辺回路の仮想電源ＶＤＤ１の電位を速やかに接地電位に落とせるように、出来る限り小さいゲート幅に設定する。
【００９３】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオン状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオフ状態となり、周辺回路２００は通常の動作を行う。
【００９４】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、ＰＭＯＳトランジスタｍｐ６がオフ状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１が電源ＶＤＤから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流によって制限される。ＰＭＯＳトランジスタｍｐ６のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。更に、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１を接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００９５】
（効果）
以上説明したように、本発明の第８の実施形態によれば、前述した第７の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００の仮想電源ＶＤＤ１を第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６で電源ＶＤＤから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。更に、該仮想電源ＶＤＤ１を第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９で接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【００９６】
（９）第９実施形態
本発明の第９の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図２０は、本発明の第９の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【００９７】
（回路構成）
本発明の第９の実施形態に係る半導体集積回路の構成は、図２０中に示す第１のスイッチング素子ＳＷ１を電源ＶＤＤと周辺回路２００との間に設け、更に、第１のスイッチング素子ＳＷ１とスタンバイ制御回路５００との間に第１のレベルシフタ回路６００を設けたことを除いて、前述の第１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第１のスイッチング素子ＳＷ１の回路接続関係及び第１のレベルシフタ回路６００の回路接続関係のみ図２０を参照して以下説明する。
【００９８】
第１のスイッチング素子ＳＷ１は、電源ＶＤＤと周辺回路２００との間に設けられ、第１のレベルシフタ回路６００の出力であるスタンバイ信号ｓｔｂｙ３に基づき、周辺回路２００を電源ＶＤＤから遮断する。第１のレベルシフタ回路６００の入力ＩＮは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。第１のレベルシフタ回路６００の出力ＯＵＴは、該第１のスイッチング素子ＳＷ１に電気的に接続される。第１のレベルシフタ回路６００は、スタンバイ制御回路５００から出力されるスタンバイ信号ｓｔｂｙ１のＨｉｇｈレベル電位をＳＲＡＭ用の電源電圧ＶＤＤから、より高いＩＯバッファ用のＶＤＤＩＯの電位レベルに変換して、第１のスイッチング素子ＳＷ１に入力する構成を取る。一般に半導体集積回路では、内部の論理回路からの信号を、外部ピンを通して入出力動作するためにＩＯバッファが搭載されており、通常、ＩＯバッファ用の電源電圧は、外部とのインターフェースを目的とするため、内部回路で使用される内部電源よりも高い、３．３Ｖや２．５Ｖといった電源電圧が用いられる。
【００９９】
該第１のスイッチング素子ＳＷ１は、具体的には、ＰＭＯＳトランジスタｍｐ６で構成し得る。ＰＭＯＳトランジスタｍｐ６のゲートは、第１のレベルシフタ回路６００の出力ＯＵＴに電気的に接続され、該第１のレベルシフタ回路６００の出力ＯＵＴの出力であるスタンバイ信号ｓｔｂｙ３を受ける。ＰＭＯＳトランジスタｍｐ６のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ６のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は電源ＶＤＤと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は電源ＶＤＤから遮断される。第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、オフ状態で、周辺回路２００の待機時におけるリーク電流をできるだけ低減し、かつ、動作時における周辺回路２００の動作速度への影響を最小限に抑えるように、周辺回路２００の総ゲート幅よりもできる限り小さいゲート幅に設定する。
【０１００】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、接地電源ＶＳＳのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６のゲートに供給する。これにより、ＰＭＯＳトランジスタｍｐ６がオン状態となり、周辺回路２００は通常の動作を行う。
【０１０１】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、電源電圧ＶＤＤより高いＩＯバッファ用のＶＤＤＩＯの電位レベルのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６のゲートに供給する。この結果、ＰＭＯＳトランジスタｍｐ６は、オフ状態となる。この時、ＰＭＯＳトランジスタｍｐ６のソース電位が電源電圧ＶＤＤと同一で、ゲート電位が電源電圧ＶＤＤよりも高いＩＯバッファ用のＶＤＤＩＯの電位レベルであるため、ＰＭＯＳトランジスタｍｐ６のゲート−ソース電圧間は、逆バイアスが印加された状態になるため、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流が大幅に低減される。
【０１０２】
（効果）
以上説明したように、本発明の第９の実施形態によれば、前述した第１の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、周辺回路２００を第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６で電源ＶＤＤから遮断をすることで、周辺回路２００を流れるリーク電流を大幅に低減できるので、メモリセルでのリーク電流の低減と共に、ＳＲＡＭ１０００全体での消費電流を低減できる。
【０１０３】
更に、待機時にＰＭＯＳトランジスタｍｐ６を流れるリーク電流をより低減できるので、周辺回路２００を流れるリーク電流を低減することができ、待機時のＳＲＡＭ１０００の消費電流をさらに低減することができる。また、付加するレベルシフタ回路６００による消費電流及び、レイアウト面積増加分については、ほとんど無視できるほど小さくて済む。
【０１０４】
（１０）第１０実施形態
本発明の第１０の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図２１は、本発明の第１０の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【０１０５】
（回路構成）
本発明の第１０の実施形態に係る半導体集積回路の構成は、図２１中に示す第３のスイッチング素子ＳＷ３を接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けたことを除いて、前述の第９の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第３のスイッチング素子ＳＷ３の回路接続関係のみ図２１を参照して以下説明する。
【０１０６】
第３のスイッチング素子ＳＷ３は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、第１のレベルシフタ回路６００の出力であるスタンバイ信号ｓｔｂｙ３に基づき、周辺回路２００の仮想電源ＶＤＤ１を接地電源ＶＳＳから遮断する。該第３のスイッチング素子ＳＷ３は、具体的には、ＮＭＯＳトランジスタｍｎ９で構成し得る。ＮＭＯＳトランジスタｍｎ９のゲートは、第１のレベルシフタ回路６００の出力ＯＵＴに電気的に接続され、該第１のレベルシフタ回路６００の出力であるスタンバイ信号ｓｔｂｙ３を受ける。ＮＭＯＳトランジスタｍｎ９のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ９のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。オン状態では仮想電源ＶＤＤ１は接地電源ＶＳＳと同一の電位になり、オフ状態では仮想電源ＶＤＤ１は接地電源ＶＳＳから遮断される。第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、周辺回路が動作状態の時にオフ状態となり、周辺回路が待機状態の時にオン状態となるので、オフ状態の時に出来るだけリーク電流を低減し、且つオン状態の時に周辺回路の仮想電源ＶＤＤ１の電位を速やかに接地電位に落とせるように、出来る限り小さいゲート幅に設定する。
【０１０７】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、接地電源ＶＳＳのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲートに供給する。これにより、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間のＰＭＯＳトランジスタｍｐ６がオン状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオフ状態となり、周辺回路２００は通常の動作を行う。
【０１０８】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、電源電圧ＶＤＤより高いＩＯバッファ用のＶＤＤＩＯの電位レベルのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲートに供給する。この結果、ＰＭＯＳトランジスタｍｐ６がオフ状態となり、且つ、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１が電源ＶＤＤから遮断され、周辺回路２００を流れる全リーク電流は、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流によって制限される。しかし、ＰＭＯＳトランジスタｍｐ６のソース電位が電源電圧ＶＤＤと同一で、ゲート電位が電源電圧ＶＤＤよりも高いＩＯバッファ用のＶＤＤＩＯの電位レベルであるため、ＰＭＯＳトランジスタｍｐ６のゲート−ソース電圧間は、逆バイアスが印加された状態になるため、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流が大幅に低減される。更に、ＰＭＯＳトランジスタｍｐ６のゲート幅は、周辺回路２００を構成するトランジスタの総ゲート幅よりも十分小さいものを使用するので、リーク電流を大幅に低減することができる。更に、ＮＭＯＳトランジスタｍｎ９がオン状態となるので、周辺回路２００の仮想電源ＶＤＤ１を接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【０１０９】
（効果）
以上説明したように、本発明の第１０の実施形態によれば、前述した第９の実施形態で説明した効果に加えて、該仮想電源ＶＤＤ１を第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９で接地電源ＶＳＳに接続し、仮想電源ＶＤＤ１の電位を接地電位に落とすので、周辺回路２００内の各ノードが過渡的に不安定な電位状態となる期間をできるだけ減らし、余計な消費電流を抑えることができる。
【０１１０】
（１１）第１１実施形態
本発明の第１１の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図２２は、本発明の第１１の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【０１１１】
（回路構成）
本発明の第１１の実施形態に係る半導体集積回路の構成は、図２２中に示す第２のレベルシフタ回路７００をスタンバイ制御回路５００と第１のスイッチング素子ＳＷ１との間に設けたことを除いて、前述の第８の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第２のレベルシフタ回路７００の回路接続関係のみ図２２を参照して以下説明する。
【０１１２】
第２のレベルシフタ回路７００は、スタンバイ制御回路５００と、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６及び第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９のゲートとの間に接続される。第２のレベルシフタ回路７００の入力ＩＮは、スタンバイ制御回路５００に接続される。第２のレベルシフタ回路７００の出力ＯＵＴは、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６及び第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９のゲートに接続される。第２のレベルシフタ回路７００は、スタンバイ制御回路５００から出力されたスタンバイ信号ｓｔｂｙ２の入力を受け、電源ＶＤＤより高い電位ＶＤＤＩＯを有するスタンバイ信号ｓｔｂｙ４を発生する。
【０１１３】
第１のスイッチング素子ＳＷ１は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、第２のレベルシフタ回路７００の出力であるスタンバイ信号ｓｔｂｙ４に基づき、周辺回路２００を電源ＶＤＤから遮断する。第３のスイッチング素子ＳＷ３は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間に設けられ、第２のレベルシフタ回路７００の出力であるスタンバイ信号ｓｔｂｙ４に基づき、周辺回路２００を接地電源ＶＳＳから遮断する。第２のレベルシフタ回路７００の入力ＩＮは、スタンバイ制御回路５００に電気的に接続され、該スタンバイ制御回路５００の第２の出力であるスタンバイ信号ｓｔｂｙ２を受ける。第２のレベルシフタ回路７００の出力ＯＵＴは、該第１のスイッチング素子ＳＷ１及び第３のスイッチング素子ＳＷ３に電気的に接続される。第２のレベルシフタ回路７００は、スタンバイ制御回路５００から出力されるスタンバイ信号ｓｔｂｙ２のＨｉｇｈレベル電位をＳＲＡＭ用の電源電圧ＶＤＤより高いＩＯバッファ用のＶＤＤＩＯの電位レベルに変換して、第１のスイッチング素子ＳＷ１及び第３のスイッチング素子ＳＷ３に入力する構成を取る。一般に半導体集積回路では、内部の論理回路からの信号を、外部ピンを通して入出力動作するためにＩＯバッファが搭載されており、通常、ＩＯバッファ用の電源電圧は、外部とのインターフェースを目的とするため、内部回路で使用される内部電源よりも高い、３．３Ｖや２．５Ｖといった電源電圧が用いられる。
【０１１４】
該第１のスイッチング素子ＳＷ１は、具体的には、ＰＭＯＳトランジスタｍｐ６で構成し得る。ＰＭＯＳトランジスタｍｐ６のゲートは、第２のレベルシフタ回路７００の出力ＯＵＴに電気的に接続され、該第２のレベルシフタ回路７００の出力ＯＵＴの出力であるスタンバイ信号ｓｔｂｙ４を受ける。ＰＭＯＳトランジスタｍｐ６のソースは、電源ＶＤＤに電気的に接続され、ＰＭＯＳトランジスタｍｐ６のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６は、電源ＶＤＤと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。
【０１１５】
該第３のスイッチング素子ＳＷ３は、具体的には、ＮＭＯＳトランジスタｍｎ９で構成し得る。ＮＭＯＳトランジスタｍｎ９のゲートは、第２のレベルシフタ回路７００の出力ＯＵＴに電気的に接続され、該第２のレベルシフタ回路７００の出力ＯＵＴの出力であるスタンバイ信号ｓｔｂｙ４を受ける。ＮＭＯＳトランジスタｍｎ９のソースは、接地電源ＶＳＳに電気的に接続され、ＮＭＯＳトランジスタｍｎ９のドレインは、周辺回路２００の仮想電源ＶＤＤ１に電気的に接続される。即ち、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９は、接地電源ＶＳＳと周辺回路２００の仮想電源ＶＤＤ１との間をオン／オフするためのスイッチである。
【０１１６】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、接地電源ＶＳＳのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲートに供給する。これにより、ＰＭＯＳトランジスタｍｐ６がオン状態となり、ＮＭＯＳトランジスタｍｎ９がオフ状態となり、周辺回路２００は通常の動作を行う。
【０１１７】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、電源電圧ＶＤＤより高いＩＯバッファ用のＶＤＤＩＯの電位レベルのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲートに供給する。この結果、ＰＭＯＳトランジスタｍｐ６は、オフ状態となり、ＮＭＯＳトランジスタｍｎ９は、オン状態となる。この時、ＰＭＯＳトランジスタｍｐ６のソース電位が電源電圧ＶＤＤと同一で、ゲート電位が電源電圧ＶＤＤよりも高いＩＯバッファ用のＶＤＤＩＯの電位レベルであるため、ＰＭＯＳトランジスタｍｐ６のゲート−ソース電圧間は、逆バイアスが印加された状態になるため、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流が大幅に低減される。
【０１１８】
（効果）
以上説明したように、本発明の第１１の実施形態によれば、前述した第８の実施形態で説明した効果に加えて、ＳＲＡＭ１０００の待機時に、ＰＭＯＳトランジスタｍｐ６を流れるリーク電流をより低減できるので、周辺回路２００を流れるリーク電流を低減することができ、待機時のＳＲＡＭ１０００の消費電流をさらに低減することができる。また、付加するレベルシフタ回路７００による消費電流及び、レイアウト面積増加分については、ほとんど無視できるほど小さくて済む。
【０１１９】
（１２）第１２実施形態
本発明の第１２の実施形態は、ＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図２３は、本発明の第１２の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【０１２０】
（回路構成）
本発明の第１２の実施形態に係る半導体集積回路の構成は、図２３中に示す第１のレベルシフタ回路６００のみ設け、第２のレベルシフタ回路７００を設けないことを除いて、前述の第１１の実施形態に係る半導体集積回路の構成と同じである。従って、重複説明を避けるため、第１のレベルシフタ回路６００の回路接続関係のみ図２３を参照して以下説明する。
【０１２１】
第１のレベルシフタ回路６００の入力ＩＮは、スタンバイ制御回路５００に電気的に接続される。第１のレベルシフタ回路６００の出力ＯＵＴは、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６のゲートと、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９のゲートと、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８のゲートと、インバータＩＮＶ４の入力とに接続される。第１のレベルシフタ回路６００の入力ＩＮがスタンバイ制御回路５００から出力されたスタンバイ信号ｓｔｂｙ２を受けると、第１のレベルシフタ回路６００は、Ｈｉｇｈレベルにおいて電源ＶＤＤより高い第１の基板バイアス電位Ｖｐｐを有するスタンバイ信号ｓｔｂｙ３を発生する。スタンバイ信号ｓｔｂｙ３は、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６のゲートと、第３のスイッチング素子ＳＷ３を構成するＮＭＯＳトランジスタｍｎ９のゲートと、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８のゲートとに入力されると共に、インバータＩＮＶ４を介して反転された反転信号が第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９のゲートに入力される。
【０１２２】
（回路動作）
ＳＲＡＭ１０００が動作時の場合は、動作時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、接地電源ＶＳＳのスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲート並びにＰＭＯＳトランジスタｍｐ８に供給する。更に、インバータＩＮＶ４を介してスタンバイ信号ｓｔｂｙ３の反転信号がＰＭＯＳトランジスタｍｐ９のゲートに供給される。これにより、ＰＭＯＳトランジスタｍｐ６がオン状態となり、ＮＭＯＳトランジスタｍｎ９がオフ状態となり、周辺回路２００は通常の動作を行う。更に、ＰＭＯＳトランジスタｍｐ８がオン状態となり、ＰＭＯＳトランジスタｍｐ９がオフ状態となることで、ノードＮ２が電源ＶＤＤと接続され、ＰＭＯＳトランジスタｍｐ６の基板電位が、電源ＶＤＤと同一となる。
【０１２３】
ＳＲＡＭ１０００が待機時の場合は、待機時に切り替わる制御信号であるスタンバイ信号ｓｔｂｙ２がスタンバイ制御回路５００から出力され、スタンバイ信号ｓｔｂｙ２の入力を受けた第１のレベルシフタ回路６００は、Ｈｉｇｈレベル時に電源電圧ＶＤＤより高い第１の基板バイアス電位Ｖｐｐを有するスタンバイ信号ｓｔｂｙ３をＰＭＯＳトランジスタｍｐ６及びＮＭＯＳトランジスタｍｎ９のゲート並びにＰＭＯＳトランジスタｍｐ８に供給する。更に、インバータＩＮＶ４を介してスタンバイ信号ｓｔｂｙ３の反転信号がＰＭＯＳトランジスタｍｐ９のゲートに供給される。この結果、ＰＭＯＳトランジスタｍｐ６は、オフ状態となり、ＮＭＯＳトランジスタｍｎ９は、オン状態となる。この時、ＰＭＯＳトランジスタｍｐ６のソース電位が電源電圧ＶＤＤと同一で、ゲート電位が電源電圧ＶＤＤよりも高い第１の基板バイアス電位Ｖｐｐの電位レベルであるため、ＰＭＯＳトランジスタｍｐ６のゲート−ソース電圧間は、逆バイアスが印加された状態になるため、オフ状態のＰＭＯＳトランジスタｍｐ６を流れるリーク電流が大幅に低減される。
【０１２４】
結果、第５のスイッチング素子ＳＷ５を構成するＰＭＯＳトランジスタｍｐ８がオフ状態となり、第６のスイッチング素子ＳＷ６を構成するＰＭＯＳトランジスタｍｐ９がオン状態となる。このため、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板に電気的に接続されたノードＮ２は、第１の基板バイアス電位供給線Ｖｐｐに接続されると共に電源ＶＤＤから遮断させる。この結果、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位は第１の基板バイアス電位Ｖｐｐと同じになる。第１の基板バイアス電位Ｖｐｐは、電源電位ＶＤＤより高いので、周辺回路２００の待機時におけるリーク電流が更に低減する。
【０１２５】
（効果）
以上説明したように、本発明の第１２の実施形態によれば、待機時において、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板電位とゲート電位の両方を電源電位ＶＤＤより高くするので、周辺回路２００の待機時におけるリーク電流が更に低減する。
【０１２６】
待機時において、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６への基板バイアス電位の印加は、メモリセルの第１及び第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２に供給する基板バイアス発生回路３００を利用するので、新たなバイアス回路を設ける必要が無く、新たな消費電流や面積増加をほとんど必要とせずに済む。レベルシフタ回路６００、第５のスイッチング素子ＳＷ５、第６のスイッチング素子ＳＷ６、インバータＩＮＶ４を設けることによる消費電流増加分及び、レイアウト面積増加分については、ほとんど無視できるほど小さくて済む。また、第１のスイッチング素子ＳＷ１を構成するＰＭＯＳトランジスタｍｐ６の基板制御により、該ＰＭＯＳトランジスタｍｐ６を流れるリーク電流を低減できるので、動作時における周辺回路２００のスピードに影響を与えないように、ＰＭＯＳトランジスタｍｐ６のゲート幅を大きくした場合でも、リークを低減することができる。
【０１２７】
（１３）第１３実施形態
本発明の第１３の実施形態は、基板バイアス発生回路の回路構成を提供する。図２４は、本発明の第１３の実施形態に係る基板バイアス発生回路の構成を示す等価回路図である。
【０１２８】
（回路構成）
本発明の第１３の実施形態に係る基板バイアス発生回路の構成は、チャージポンプ回路を用いることなく、ＩＯバッファの電源として供給されているＩＯ電源ＶＤＤＩＯを利用する。内部電源よりも高いＩＯ電源ＶＤＤＩＯから、２つのダイオード接続したＮＭＯＳトランジスタｍｎ１１、ｍｎ１２を直列接続した回路によって、降圧した電圧を第１の基板バイアス電位Ｖｐｐとして用いる。
【０１２９】
（効果）
チャージポンプ回路から成る基板電圧発生回路を用いないで、ＩＯ電源を利用したダイオード接続したＭＯＳトランジスタによって、第１の基板バイアス電位Ｖｐｐを生成するので、バイアス回路による消費電流増加分を低減することができる。ダイオード接続したＭＯＳトランジスタを使用することで、第１の基板バイアス電位Ｖｐｐがプロセス変動、電源電圧、温度による影響を受けやすくはなるが、第１の基板バイアス電位Ｖｐｐはメモリセルの負荷ＰＭＯＳトランジスタの基板にのみ供給されるので、駆動ＮＭＯＳトランジスタに印加されるソースバイアス電圧とは異なり、それほど高い精度は必要としないため、ＳＲＡＭ特性への影響は小さくて済む。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１中に示すメモリセルの回路構成を示す等価回路図である。
【図３】図１中に示す基板バイアス発生回路の構成を示すブロック図である。
【図４】図１中に示すソースバイアス発生回路を構成するレギュレータ回路の構成を示す回路図である。
【図５】図４中に示す基準電圧回路を構成するバンドギャップ基準電圧回路の構成を示す等価回路図である。
【図６】図１中に示すスタンバイ制御回路の構成を示す等価回路図である。
【図７】図１に示す半導体集積回路の動作を示す電圧波形図である。
【図８】図２に示すメモリセルの書き込み動作時におけるリーク電流とオン電流とを示す図である。
【図９】図２に示すメモリセルの読み出し動作時におけるリーク電流とオン電流とを示す図である。
【図１０】図２に示すメモリセルの動作時であって書き込み及び読み出しのいずれも行わない時のリーク電流を示す図である。
【図１１】図２に示すメモリセルの待機時におけるリーク電流を示す図である。
【図１２】本発明の第２の実施形態に係る基準電圧回路を構成する正の温度係数を有する基準電圧回路の構成を示す等価回路図である。
【図１３】本発明の第３の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図１４】本発明の第４の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図１５】本発明の第５の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図１６】本発明の第６の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図１７】本発明の第７の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図１８】図１７中に示す第１のレベルシフタ回路の回路構成を示す等価回路図である。
【図１９】本発明の第８の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図２０】本発明の第９の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図２１】本発明の第１０の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図２２】本発明の第１１の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図２３】本発明の第１２の実施形態に係る半導体集積回路の回路構成を示すブロック図である。
【図２４】本発明の第１３の実施形態に係る基板バイアス発生回路の構成を示す等価回路図である。
【符号の説明】
【０１３１】
１０００  ＳＲＡＭ
１００  メモリセルアレイ
２００  周辺回路
３００  基板バイアス発生回路
３１０  チャージポンプ回路
３２０  リングオシレータ
３３０  センサー回路
４００  ソースバイアス発生回路
４１０  定電流回路
４２０  基準電圧回路
４３０  増幅回路
５００  スタンバイ制御回路
６００  第１のレベルシフタ回路
７００  第２のレベルシフタ回路
ＩＮＶ１  インバータ
ＩＮＶ２  インバータ
ＩＮＶ３  インバータ
ＩＮＶ４  インバータ
Ｎ１  ノード
Ｎ２  ノード
ＷＬ  ワードライン
ＢＬ  非反転ビットライン
／ＢＬ  反転ビットライン
ｍｐ１  第１の負荷ＰＭＯＳトランジスタ
ｍｐ２  第２の負荷ＰＭＯＳトランジスタ
ｍｎ１  第１の駆動ＮＭＯＳトランジスタ
ｍｎ２  第２の駆動ＮＭＯＳトランジスタ
ｍｎ３  第１の転送ＮＭＯＳトランジスタ
ｍｎ４  第２の転送ＮＭＯＳトランジスタ
ｍｎ５  ＮＭＯＳトランジスタ
ｍｎ６  ＮＭＯＳトランジスタ
ｍｎ７  ＮＭＯＳトランジスタ
ｍｎ８  ＮＭＯＳトランジスタ
ｍｎ９  ＮＭＯＳトランジスタ
ｍｎ１０  ＮＭＯＳトランジスタ
ｍｎ１１  ＮＭＯＳトランジス
ｍｎ１０１  ＮＭＯＳトランジスタ
ｍｎ１０２  ＮＭＯＳトランジスタ
ｍｎ１０３  ＮＭＯＳトランジスタ
ｍｐ３  ＰＭＯＳトランジスタ
ｍｐ４  ＰＭＯＳトランジスタ
ｍｐ５  ＰＭＯＳトランジスタ
ｍｐ６  ＰＭＯＳトランジスタ
ｍｐ７  ＰＭＯＳトランジスタ
ｍｐ８  ＰＭＯＳトランジスタ
ｍｐ９  ＰＭＯＳトランジスタ
ｍｐ１０１  ＰＭＯＳトランジスタ
ｍｐ１０２  ＰＭＯＳトランジスタ
ｍｐ１０３  ＰＭＯＳトランジスタ
Ｑ１  ＰＮＰバイポーラトランジスタ
Ｑ２  ＰＮＰバイポーラトランジスタ
Ｑ３  ＰＮＰバイポーラトランジスタ
Ｒ１  抵抗素子
Ｒ２  抵抗素子
Ｖｓｐ  第１のソースバイアス電位供給線
Ｖｓｎ  第２のソースバイアス電位供給線
Ｖｐｐ  第１の基板バイアス電位供給線
Ｖｂｂ  第２の基板バイアス電位供給線
ｓｔｂｙ  スタンバイ信号
ｓｔｂｙ１  スタンバイ信号
ｓｔｂｙ２  スタンバイ信号
ｓｔｂｙ３  スタンバイ信号
ｓｔｂｙ４  スタンバイ信号
ＶＤＤ  電源
ＶＤＤ１  仮想電源
ＶＳＳ  接地電源
ＶＳＳ１  仮想接地電源
Ｖｒｅｆ  基準電圧
ＳＷ１  第１のスイッチング素子
ＳＷ２  第２のスイッチング素子
ＳＷ３  第３のスイッチング素子
ＳＷ４  第４のスイッチング素子
ＳＷ５  第５のスイッチング素子
ＳＷ６  第６のスイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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