(57)【要約】      （修正有）【課題】導電パターン層が設けられることにより生ずる寄生容量のキャンセルをするにあたり、簡易な構成で且つ製造性の良好なキャンセル手段を備えた高周波多層回路基板を提供すること。【解決手段】高周波多層回路基板２０は、複数の導電パターン層が、絶縁層を介してそれぞれ積層され、複数の主導体スルーホール２７〜２９を備えた積層基板と、複数の主導体スルーホール２７〜２９は、そのそれぞれの周面側において、最上段導電パターン層２１ａから最下段導電パターン層２１ｈまでの任意の複数段に導電接続して設けられ、複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇ，３２ａ〜３２ｇが点在するように設けられる。複数のグランド導体スルーホールは、複数の主導体スルーホールと複数の導電パターン層との導電接続段数に応じて上記半径を大きく設定する。【選択図】図１
2007073772.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、
上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、
上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、
上記複数のグランド導体スルーホールは、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、上記半径を大きく設定したことを特徴とする高周波多層回路基板。
【請求項２】
複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、
上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、
上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、
上記複数の主導体スルーホールは、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、それぞれの主導体スルーホールの径が大きく形成されたことを特徴とする高周波多層回路基板。
【請求項３】
複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、
上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、
上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、
上記積層基板のそれぞれの導電パターンには、それぞれ導電層端子部が設けられ、このそれぞれの導電層端子部は、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、それぞれの導電端子部の大きさが大きく形成されたことを特徴とする高周波多層回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波等の高周波信号を伝送する高周波多層回路基板に係り、特に導電パターン層を複層化して構成した高周波回路における寄生容量をキャンセルして信号伝送の効率を向上させることができる高周波多層回路基板に関する。
【背景技術】
【０００２】
従来、高周波多層回路基板には、接地導電層を含む複数の導電パターン層を多段構成とし、この多段構成の導電パターン層に種々の長さの主導体スルーホールを設けている。この種々の長さの主導体スルーホールを、任意の複数の導電パターンに接続したものがある。この種の高周波多層回路基板は、１段目の導電パターン層の表面積の限界により、複数の導電パターンを積層構成にしたタイプのものが採用されるに至っている。
【０００３】
このような多層回路基板を用いて層（段）間の電気的接続をする場合には、これらの複数の導電パターン層間を主導体スルーホールを介して導電接続する一方で、導電パターン層が設けられることで起生する所定量の寄生容量（寄生インダクタンス成分）により信号伝送の効率性を悪化させることが知られている。また、このような寄生容量をキャンセルさせるためには、新たな解決手段を設けねばならず高周波多層回路基板としての製作容易性、およびこの製作容易性に関わるコストアップの問題があった。
【０００４】
そこで、近年、このような高周波多層回路基板一対を相互接合して相互に上記悪影響を除去する基板接合技術が開発されている。（特許文献１参照）。
【０００５】
この種の高周波多層回路基板について、図７を参照して説明する。図７に示す高周波多層回路基板１には、両面スルーホール・ベースのピンデバイスを実施するための技術が示されている。
【０００６】
高周波多層回路基板１は、第１の回路基板２と、第２の回路基板３とをピンデバイス４により接合した構成のものである。この高周波多層回路基板１の接合された一対の第１の回路基板２および第２の回路基板３は、それぞれ種々の深さの異なる主導体スルーホール５ａ〜５ｃおよび６ａ〜６ｃが設けられる。
【０００７】
ピンデバイス４は、これらの第１の回路基板２および第２の回路基板３の種々の深さの主導体スルーホール５ａ〜５ｃおよび６ａ〜６ｃへ、その上面７および下面８側に備えた同一長の複数のピン４ａおよび４ｂが挿入され、導電的に結合される。また、両面ピンデバイス４には、上部表面７側の１つの接続ピン７ａおよび下部表面８側の１つの接続ピン８ａとの間を、電気的に接続させるためにノイズキャンセラー９が設けられる。
【特許文献１】特開２００５−４４７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の高周波多層回路基板１によれば、複層化された第１および第２の多層回路基板２および３を用いて、層間の電気的接続をする場合に、第１の回路基板２の主導体スルーホール５ａ〜５ｃおよび第２の回路基板３の中心導体６ａ〜６ｃのように、両基板２および３のそれぞれに長さの異なる主導体スルーホール５ａ〜５ｃ，６ａ〜６ｃが用いられることにより、信号の減衰化等、信号伝送の効率性に悪影響が生じていた。
【０００９】
また、その悪影響を回避するための手段として両基板２および３の間に、ノイズキャンセラー９を接続して、接続ピン７ａ−８ａ間を伝送する信号のノイズを除去して信号減衰化の防止が図れるようになっている。
【００１０】
しかしながら、この種の高周波多層回路基板１によれば、多層回路基板２および３そのものに、長さの異なる主導体スルーホールが混在して設けられるため、高周波多層回路基板１の設計が複雑化し、延いては高周波多層回路基板１の製造性が良好でなかった。
【００１１】
また、ノイズ発生のための除去装置としてのノイズキャンセラー９が必要となるため、高周波多層回路基板１としての構成がより一層複雑且つ高価なものとなっていた。
【００１２】
本発明は、上記事情に鑑みてなされたもので、ノイズキャンセラーのような、特別なノイズキャンセル手段を設けることなく、簡易な構成で且つ製造性の良好なキャンセル手段を備えた高周波多層回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明によれば、複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、上記複数のグランド導体スルーホールは、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、上記半径を大きく設定したことを特徴とする高周波多層回路基板を提供する。
【００１４】
上記目的を達成するために、本発明によれば、複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、上記複数の主導体スルーホールは、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、それぞれの主導体スルーホールの径が大きく形成されたことを特徴とする高周波多層回路基板を提供する。
【００１５】
上記目的を達成するために、本発明によれば、複数の導電パターン層が、絶縁層を介してそれぞれ積層され、上記導電パターン層の最上段導電パターン層から最下段導電パターン層までを貫通して形成された複数の主導体スルーホールを備えた積層基板と、上記複数の主導体スルーホールは、そのそれぞれの周面側において、上記最上段導電パターン層から上記最下段導電パターン層までの任意の複数段に導電接続して設けられ、上記複数の主導体スルーホールのそれぞれの軸心から所要半径の線上位置には、上記最上段導電パターン層から最下段導電パターン層までを貫通して複数のグランド導体スルーホールが点在するように設けられ、上記積層基板のそれぞれの導電パターンには、それぞれ導電層端子部が設けられ、このそれぞれの導電層端子部は、上記複数の主導体スルーホールと上記複数の導電パターン層との導電接続段数の多さに対応して、それぞれの導電端子部の大きさが大きく形成されたことを特徴とする高周波多層回路基板を提供する。
【発明の効果】
【００１６】
本発明によれば、導電パターン層が設けられることにより生ずる所定量の寄生容量のキャンセルをするにあたり、寄生容量をキャンセル可能なキャパシタンス成分を得ることができる簡易な構成で且つ製造性の良好なキャンセル手段を備えた高周波多層回路基板を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明にかかる装置の実施形態について、添付図面を参照して説明する。
【００１８】
図１は、本発明の高周波多層回路基板を示す要部の平面図である。
【００１９】
図２は、図１のＡ−Ａ線に沿う断面図である。
【００２０】
図３は、高周波多層回路基板の多層に配列された複数の導電パターン層２１ａ〜２１ｈの要部を示す斜視図で、（Ａ）は、主導体スルーホール２７側の導電パターン層２１ａ〜２１ｈの構成を示す図、（Ｂ）は、主導体スルーホール２８側の導電パターン層２１ａ〜２１ｈの構成を示す図、（Ｃ）は、主導体スルーホール２９側の導電パターン層２１ａ〜２１ｈの構成を示す図である。
【００２１】
図４は、本発明の高周波多層回路基板における所定量の寄生容量に対応する等価回路を示す図で、（Ａ）〜（Ｃ）は、それぞれ異なった寄生容量に対応する等価回路を示す図である。
【００２２】
図１，図２に示す高周波多層回路基板２０は、積層基板２１と、この積層基板２１に設けられ、この積層基板２１の板面に対して垂直な方向に筒状に貫通した複数のスルーホール２３ａ，２３ｂ，２３ｃに導電層２７ａ，２８ａ，２９ａが設けられた主導体スルーホール２７，２８，２９と、この主導体スルーホール２７〜２９のそれぞれの軸心から所要半径にて描かれる円の線上位置に設けられる複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇ，３２ａ〜３２ｇとから構成される。
【００２３】
積層基板２１は、図２に示すように、最上段導電パターン層２１ａ、中段導電パターン層２１ｂ〜２１ｇおよび最下段導電パターン層２１ｈまでの８段（枚）の導電パターン層と、これらの導電パターン層２１ａ〜２１ｈのそれぞれが所要の厚さの絶縁層３３ａ〜３３ｇを介して積層構成される。
【００２４】
８段の導電パターン層２１ａ〜２１ｈの内、例えば最上段導電パターン層２１ａおよび最下段導電パターン層２１ｈは、接地導体パターン層として用いられる。
【００２５】
主導体スルーホール２７〜２９は、最上段導電パターン層２１ａから最下段導電パターン層２１ｈまでを積層方向に直線的に貫通されて設けられる。
【００２６】
主導体スルーホール２７の導電層２７ａは、最上段導電パターン層２１ａから最下段導電パターン層２１ｈまでの全てに導電接続される。
【００２７】
すなわち、図２に示すように、導電接続有効長さＨ１に亘って導電接続される。
【００２８】
主導体スルーホール２８の導電層２８ａは、導電パターン層２１ａ〜２１ｆの６段までが導電接続される。
【００２９】
すなわち、主導体スルーホール２７の導電層２７ａは、図２に示すように、導電パターン層２１ａ〜２１ｈに及ぶ導電接続有効長さＨ２に亘って導電接続される。
【００３０】
また、主導体スルーホール２９の導電層２９ａは、導電パターン層２１ａ〜２１ｃの３段までが導電接続される。
【００３１】
すなわち、図２に示すように、導電接続有効長さＨ３に亘って導電接続される。
【００３２】
複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇ，３２ａ〜３２ｇは、主導体スルーホール２７〜２９の各々の軸心ａ〜ｃから所要半径にて描かれる円の線上位置に設けられる。
【００３３】
すなわち、複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇ３２ａ〜３２ｇは、複数の主導体スルーホール２７〜２９と複数の導電パターン層２１ａ〜２１ｈとの導電接続段数の増加に応じて所要半径ｒ１，ｒ２，ｒ３にて描かれる円の線上に、例えば７個のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇ３２ａ〜３２ｇが設けられる。
【００３４】
次に、複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇについて詳述する。
【００３５】
グランド導体スルーホール３０ａ〜３０ｇは、図１，図２に示すように、主導体スルーホール２７のスルーホール軸心ａを中心とした半径ｒ１により描かれる円の線上にほぼ等間隔に設けられる。
【００３６】
グランド導体スルーホール３１ａ〜３１ｎは、図１，図２に示すように、主導体スルーホール２８のスルーホール軸心ｂを中心とした半径ｒ２により描かれる円の線上にほぼ等間隔に設けられる。
【００３７】
また、グランド導体スルーホール３２ａ〜３２ｎは、図１，図２示すように、主導体スルーホール２９のスルーホール軸心ｃを中心とした半径ｒ３により描かれる円の線上にほぼ等間隔に設けられる。
【００３８】
そして、これらの主導体スルーホール２７〜２９に形成した最上段導電パターン２１ａの導電層３５ａ，３６ａ，３７ａおよびその他の導電パターン層２１ｂ〜２１ｈの導電層（３５ｈ，３６ｆ，３７ｃのみ図示）は、それらの導電層端子部３５ａ１，３６ａ１，３７ａ１および導電パターン層２１ｂ〜２１ｈの導電層端子部（３５ｈ１，３６ｆ１，３７ｃ１のみ図示）を介して主導体スルーホール２７〜２９側のそれぞれに通電接続される。
【００３９】
このように、最上段〜最下段導電パターン層２１ａ〜２１ｈを、それぞれ絶縁層３３ａ〜３３ｇを介して多層化構成された積層基板２１と、この積層基板２１の最上段導電パターン層２１ａから最下段導電パターン層２１ｈを貫通して主導体スルーホール２７〜２９とを設けた構成であることから、主導体スルーホール２７〜２９と、中段導電パターン層２１ｂ〜２１ｇの範囲で導電接続した場合に、残余の導電部として使用されない主導体スルーホール２７〜２９が、通常、所定量の寄生容量の発生要因となっている。
【００４０】
そこで、この寄生容量をキャンセルする手段を設けて、信号伝送の効率性の向上を図る手段が採られる。
【００４１】
次に、この寄生容量のキャンセル手段について説明する。
【００４２】
主導体スルーホール２７側においては、スルーホール軸心ａを中心として、半径ｒ１により描かれる円の線上において、ほぼ等間隔に、例えば７個のグランド導体スルーホール３０ａ〜３０ｇが設けられる。
【００４３】
主導体スルーホール２８側においては、スルーホール軸心ｂを中心として、半径ｒ２により描かれる円の線上において、ほぼ等間隔に、例えば７個のグランド導体スルーホール３１ａ〜３１ｇが設けられる。
【００４４】
主導体スルーホール２９側においては、スルーホール軸心ｃを中心として、半径ｒ３により描かれる円の線上において、ほぼ等間隔に、例えば７個のグランド導体スルーホール３２ａ〜３２ｇが設けられる。
【００４５】
そして、主導体スルーホール２７〜２９のスルーホール軸心ａ〜ｃのそれぞれを中心とした半径ｒ１〜ｒ３は、ｒ１＞ｒ２＞ｒ３の関係にある。
【００４６】
また、このようなｒ１＞ｒ２＞ｒ３の関係は、主導体スルーホール２７〜２９が、最上段導体パターン層２１ａから、中段導体パターン層２１ｂ〜２１ｇの所望の層まで導電接続するかにより決められる。
【００４７】
例えば図２に示すように、主導体スルーホール２８によれば、導体接続有効長さＨ１にて示すように、中段導電パターン層２１ｆまでが有効長さである。
【００４８】
また、主導体スルーホール２９によれば、導体接続有効長さＨ２にて示すように、中段導体パターン層２１ｃまでが有効長さとなる。
【００４９】
従って、それぞれの主導体スルーホール２８の導電パターン層２１ｇ〜２１ｈまで、および主導体スルーホール２９の導電パターン層２１ｄ〜２１ｈまでの部分は、元々不要な部分であり、これが高周波多層回路基板２０の作動時において、寄生容量を生じさせる原因となっている。
【００５０】
この原因に対しては、主導体スルーホール２７における寄生容量をキャンセルさせることにより解決することができる。
【００５１】
すなわち、上述した主導体スルーホール２８および主導体スルーホール２９の不要部分にて生じる所定量の寄生容量は、図４（Ｂ）または（Ｃ）に示すように、Ｌ−Ｃ平滑回路による等価回路４０に置き換えることができる。
【００５２】
このように、主導体スルーホール２８および主導体スルーホール２９の周囲に設けられたグランド導体スルーホール３１ａ〜３１ｇおよび３２ａ〜３２ｇが設けられたことにより得られる等価回路４０のキャパシタンス成分により、上記寄生容量をキャンセルさせることができるものである。このキャンセル効果により、主導体スルーホール２８および主導体スルーホール２９側における所定量の寄生容量をキャンセルさせることができる。
【００５３】
ここで、図４（Ａ）は、図２に示す主導体スルーホール２７が、最上段〜最下段導電パターン層２１ａ〜２１ｈに亘って導電接続した場合に、元々生じる寄生容量相当の等価回路４０を示している。
【００５４】
図４（Ｂ）は、図１および図２に示す主導体スルーホール２８の場合に発生する寄生容量をキャンセル可能なキャパシタンス成分が得られる等価回路４１を示す。
【００５５】
この等価回路４１は、等価回路４０のキャパシタンス成分に加え、第２の等価回路４３を直列接続した回路である。従って、等価回路４１は、それぞれの等価回路４０および４３のキャパシタンス成分が加算された構成である。
【００５６】
具体的には、等価回路４１は、この等価回路４１相当のキャパシタンス成分により、主導体スルーホール２８と、最上段〜中段導電パターン層２１ａ〜２１ｆ側との導電接続構成に応じて起生する所定量の寄生容量をキャンセルさせることができる。
【００５７】
また、図４（Ｃ）は、図１および図２に示す主導体スルーホール２９の場合に発生する所定量の寄生容量をキャンセル可能なキャパシタンス成分が得られる等価回路４２を示す。
【００５８】
この等価回路４２は、等価回路４０のキャパシタンス成分に加え、第３の等価回路４４を直列接続した回路である。従って、等価回路４２は、それぞれの等価回路４２および４４のキャパシタンス成分が加算された構成である。
【００５９】
具体的には、等価回路４２は、この等価回路４２相当のキャパシタンス成分により、上記寄生容量をキャンセルさせることにより、主導体スルーホール２９と、最上段〜中段導電パターン層２１ａ〜２１ｃ側との導電接続構成に応じて起生する寄生容量をキャンセルさせることができる。
【００６０】
次に、高周波多層回路基板２０の作用を、図１〜図４を参照して説明する。
【００６１】
図１に示す高周波多層回路基板２０の最上段〜中段導電パターン層２１ａ〜２１ｃに高周波信号電流が通電されると、その最上段の導電パターン層２１ａにおいては、その導電層３５ａ，３６ａ，３７ａを介して主導体スルーホール２７〜２９側へ通電される。
【００６２】
主導体スルーホール２７側へ通電された高周波信号は、主導体スルーホール２７を介して中段〜最下段導電パターン層２１ａ〜２１ｈの導電層（３５ｈのみ図示）へ送信される。この送信された信号（図示せず）は、主導体スルーホール２７における不用導体スルーホール部分がほとんどないために、比較的低レベルの寄生容量が生じる。
【００６３】
また同時に、主導体スルーホール２７には、グランド導体スルーホール３０ａ〜３０ｇによる、図４（Ａ）の等価回路４０に示す比較的小レベルのキャパシタンス成分が得られる。
【００６４】
従って、上記比較的低レベルの寄生容量は、グランド導体スルーホール３０ａ〜３０ｇにより得られるキャパシタンス成分によりキャンセルされ、主導体スルーホール２７側における寄生容量のキャンセルがなされる。
【００６５】
また、主導体スルーホール２８側へ通電された高周波信号は、最上段〜中段導電パターン層２１ａ〜２１ｆまでの導電層３６ａ〜３６ｆへ送信される。
【００６６】
主導体スルーホール２８側へ通電された高周波信号は、主導体スルーホール２８を介して中段導電パターン層２１ａ〜２１ｆの導電層（３５ｆのみ図示）へ送信される。この送信された信号（図示せず）は、主導体スルーホール２８における不用導体スルーホール部分がほとんどないために、比較的中レベルの寄生容量が生じる。
【００６７】
また同時に、主導体スルーホール２８には、グランド導体スルーホール３１ａ〜３１ｇによる、図４（Ｂ）の等価回路４１に示す比較的中レベルのキャパシタンス成分が得られる。
【００６８】
従って、上記比較的低レベルの寄生容量は、グランド導体スルーホール３１ａ〜３１ｇにより得られるキャパシタンス成分によりキャンセルされ、主導体スルーホール２８側における所定量の寄生容量のキャンセルがなされる。
【００６９】
更にまた、主導体スルーホール２９側へ通電された高周波信号は、最上段〜中段導電パターン層２１ａ〜２１ｃまでの導電層３７ａ〜３７ｃへ送信される。
【００７０】
主導体スルーホール２９側へ通電された高周波信号は、主導体スルーホール２９を介して最上段〜中段導電パターン層２１ａ〜２１ｃの導電層（３５ａ，３５ｆのみ図示）へ送信される。この送信された信号（図示せず）は、主導体スルーホール２９における不用導体スルーホール部分がほとんどないために、比較的高レベルの寄生容量が生じる。
【００７１】
また同時に、主導体スルーホール２９には、グランド導体スルーホール３２ａ〜３２ｇによる、図４（Ｃ）等価回路４２に示す比較的高レベルのキャパシタンス成分が得られる。
【００７２】
従って、上記比較的低レベルの寄生容量は、グランド導体スルーホール３２ａ〜３２ｇにより得られるキャパシタンス成分によりキャンセルされ、主導体スルーホール２９側における所定量の寄生容量のキャンセルがなされる。
【００７３】
従って、グランド導体スルーホール３２ａ〜３２ｇを設けたことにより得られるキャパシタンス成分により、積層基板２１に設けられる主導体スルーホール２７〜２９が起因して導電時に起生する小レベルから中レベルの様々な寄生容量のキャンセルがなされる。
【００７４】
このように、高周波多層回路基板２０は、複数の導電パターン層２１ａ〜２１ｈが、絶縁層３３ａ〜３３ｇを介してそれぞれ積層され、上記導電パターン層２１ａ〜２１ｈの最上段導電パターン層２１ａから最下段導電パターン層２１ｈまでを貫通して形成された複数の主導体スルーホール２７〜２９を備えた積層基板２１が設けられる。
【００７５】
また、主導体スルーホール２７〜２９の軸心から所要半径の線上位置には、最上段導電パターン層２１ａから最下段導電パターン層２１ｈまでを貫通してグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇが点在するように設けられ、更に複数のグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇは、複数の主導体スルーホールと複数の導電パターン層との導電接続段数の多さに対応して、上記半径を大きく設定したことを特徴としている。
【００７６】
従って、高周波多層回路基板２０によれば、主導体スルーホール２７〜２９のそれぞれの周囲に設けられたグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇが設けられたことにより得られる等価回路４０〜４２のキャパシタンス成分により、それぞれの主導体スルーホール２７〜２９に起生する所定量の寄生容量をキャンセルさせることができるので、高周波信号の減衰化等信号の伝送効率に悪影響をなくすことができる。
【００７７】
なお、高周波多層回路基板２０によれば、寄生容量のキャンセル手段として、主導体スルーホール２７〜２９のスルーホール軸心ａ〜ｃを中心として、それぞれ所要の異なった長さを有する半径ｒ１〜ｒ３により描かれた円の線上にグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇを設けた構成にしたが、必ずしもこのグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇは必要ではなく、例えば図５に示すように、寄生容量のキャンセル手段を採用することもできる。すなわち、主導体スルーホール径の大きさを変えることにより寄生容量のキャンセルを行うことができる。
【００７８】
以下、図１と同一部分に同一符合を附した図５について説明する。
【００７９】
図５は、図４の等価回路（Ａ），（Ｂ）および（Ｃ）の対応関係にある主導体スルーホール部の径の異なる３種類の大きさの主導体スルーホール内径Ｄ１，Ｄ２およびＤ３を、それぞれ（Ａ），（Ｂ）および（Ｃ）にて示す。
【００８０】
この主導体スルーホール内径Ｄ１〜Ｄ３の径の大きさは、Ｄ３＞Ｄ２＞Ｄ１の関係にある。また、これらの主導体スルーホール内径Ｄ１〜Ｄ３の具体的径の大きさは、主導体スルーホール５３〜５５の各々と、最上段導電パターン層２１ａから何段目の導電パターン層（２１ｂ〜２１ｈ）までが導電接続されるか、また高周波多層回路基板２０の出力定格等の設計上の都合により予め定められる。
【００８１】
なお、主導体スルーホール内径Ｄ１〜Ｄ３のそれぞれに導電接続される導電層５２の導電層端子部５２ａは同一外形のものが用いられる。
【００８２】
具体的には、図５（Ａ）に示すように、主導体スルーホール５３側にて主導体スルーホール内径Ｄ１のものが用いられる。
【００８３】
また、図５（Ｂ）に示すように、主導体スルーホール５４側にて主導体スルーホール内径Ｄ２のものが用いられる。
【００８４】
更に、図５（Ｃ）に示すように、主導体スルーホール５５側にて主導体スルーホール内径Ｄ３のものが用いられる。
【００８５】
このように、主導体スルーホール内径Ｄ１〜Ｄ３を、高周波多層回路基板２０の設計上の都合により所要の基準で変更して採用することにより、図４に示す等価回路（Ａ）〜（Ｃ）の対応関係が得られる。
【００８６】
すなわち、主導体スルーホール５３〜５５のそれぞれにて起生する所定量の寄生容量を、主導体スルーホール５３〜５５それぞれの導電パターン層までの導電接続段数に応じて、主導体スルーホール内径Ｄ１〜Ｄ３とすることにより、それぞれの主導体スルーホール５３〜５５にて起生する寄生容量を等価的にキャンセルするキャパシタンス成分が生成されるものである。
【００８７】
なお、主導体スルーホール５３〜５５にて起生する寄生容量をキャンセルするにあたり、それぞれの主導体スルーホール内径Ｄ１〜Ｄ３としたが、これを図５に示すように、外形Ｄ１´〜Ｄ３´としてもよい。
【００８８】
このように、複数の主導体スルーホール５３〜５５は、この複数の主導体スルーホール５３〜５５のそれぞれに導電接続する導電パターン層２１ａ〜２１ｈ（図２，図３参照）までの導電接続段数の多さに対応して、それぞれの主導体スルーホールの径が大きく形成されることを特徴としている。
【００８９】
また、高周波多層回路基板２０によれば、図１に示すように、主導体スルーホール２７〜２９のスルーホール軸心ａ〜ｃを中心として、それぞれ所要の異なった長さを有する半径ｒ１〜ｒ３により描かれた円の線上にグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇを設けた構成にしたが、必ずしもこのグランド導体スルーホール３０ａ〜３０ｇ，３１ａ〜３１ｇおよび３２ａ〜３２ｇは必要ではなく、例えば図６に示すように、積層基板２１のそれぞれの導電パターン層２１ａ，２１ｆ，２１ｈには、それぞれ導電層５２の導電層端子部５２ａが設けられ、このそれぞれの導電層端子部５２ａは、複数の主導体スルーホール２７〜２９のそれぞれの、導電パターン層２１ａ，２１ｆ，２１ｈへの導電接続段数に応じて、その外形がより大きく形成されたことを特徴としている。
【００９０】
従って、導電パターン層２１ａ，２１ｆ，２１ｈのそれぞれの導電層端子部５２ａの外形の大きさを変えることにより所定量の寄生容量をキャンセルすることができる。
【００９１】
以下、具体的には、図１と同一部分に同一符合を附して示す図６について説明する。
【００９２】
図６は、図４の等価回路（Ａ），（Ｂ）および（Ｃ）の対応関係にある導電層６１〜６３の導電層端子部６１ａ〜６３ａの異なる３種類の大きさの導電層端子部外径ｄ１〜ｄ３を、それぞれ（Ａ），（Ｂ）および（Ｃ）にて示す図である。
【００９３】
図６に示すように、導電層端子部６１ａ〜６３ａの外形の大きさを変えることにより、主導体スルーホール６５〜６７にて起生する寄生容量を等価的にキャンセルするキャパシタンス成分が生成されるものである。この導電層端子部６１ａ〜６３ａの異なる３種類の外形の大きさは、ｄ３＞ｄ２＞ｄ１の関係である。
【００９４】
また、これらの導電層端子部６１ａ〜６３ａの具体的外形の大きさは、導電層端子部６１ａ〜６３ａの各々と、最上段導電パターン層２１ａから複数段、例えば３段目の導電パターン層２１ｃまで導電接続するか、設計上の所望の段数にすることができる。
【００９５】
なお、導電層端子部６１ａ〜６３ａが電導的に接続される主導体スルーホール６０は、例えば図１〜３に示す主導体スルーホール２７〜２９と同一内径のものが用いられる。
【００９６】
具体的には、図６（Ａ）に示すように、導電層６１として導電層端子部外径ｄ１の導電層端子部６１ａが用いられる。また、図６（Ｂ）に示すように、導電層６２として導電層端子部外径ｄ２の導電層端子部６２ａが用いられる。更に、図６（Ｃ）に示すように、導電層６３として導電層端子部外径ｄ３の導電層端子部６３ａが用いられる。
【００９７】
このように、それぞれの導電層端子部６１ａ〜６３ａは、複数の主導体スルーホール６５〜６７と、複数の導電パターン層（２１ａ，２１ｆ，２１ｈのみ図示）との導電接続段数の多さに対応して、それぞれの導電層端子部６１ａ〜６３ａの大きさが大きく形成される。
【００９８】
従って、複数の主導体スルーホール６５〜６７の複数の導電パターン層（２１ａ，２１ｆ，２１ｈのみ図示）における導電層端子部６１ａ〜６３の導電層端子外径ｄ１〜ｄ３は、高周波多層回路基板２０の主導体スルーホール６５〜６７と複数の導電パターン層との導電接続段数を設計上の都合により任意に選択して採用することが可能となる一方で、図４に示す等価回路（Ａ）〜（Ｃ）の対応関係が得られて、所定量の寄生容量のキャンセルを行うことができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施形態を示す高周波多層回路基板の要部の平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１に示す高周波多層回路基板の多層に配列された複数の導電パターン層の要部を示す斜視図で、（Ａ）は、１つの主導体スルーホール側の導電パターン層の構成を示す図、（Ｂ）は、他の主導体スルーホール側の導電パターン層の構成を示す図、（Ｃ）は、更に他の主導体スルーホール側の導電パターン層の構成を示す図。
【図４】図１に示す高周波多層回路基板における寄生容量に対応する等価回路を示す図で、（Ａ），（Ｂ）および（Ｃ）は、それぞれ異なった寄生容量に対応する等価回路を示す図。
【図５】図４の等価回路（Ａ），（Ｂ）および（Ｃ）の対応関係にある主導体スルーホール部を、それぞれ（Ａ），（Ｂ）および（Ｃ）にて示す図。
【図６】図４の等価回路（Ａ），（Ｂ）および（Ｃ）の対応関係にある導電層の導電層端子部を、それぞれ（Ａ），（Ｂ）および（Ｃ）にて示す図。
【図７】従来の高周波多層回路基板の概要を示す要部の断面図。
【符号の説明】
【０１００】
２０  高周波多層回路基板
２１  積層基板
２１ａ  最上段導電パターン層
２１ｂ〜２１ｇ  中段導電パターン層
２１ｈ  最下段導電パターン層
２３ａ〜２３ｃ  スルーホール
２７〜２９，５３〜５５，６５〜６７  主導体スルーホール
２７ａ〜２９ａ，３５ａ，３５ｈ，３６ａ，３６ｆ，３７ａ，３７ｃ，５２，６１〜６３  導電層
３０ａ〜３０ｇ，３１ａ〜３１ｇ，３２ａ〜３２ｇ  グランド導体スルーホール
３３ａ〜３３ｇ  絶縁層
３５ａ１，３６ａ１，３７ａ１，５２ａ，６１ａ〜６３ａ  導電層端子部
４０〜４４  等価回路（Ｌ−Ｃ平滑回路）
ａ〜ｃ  スルーホール軸心
Ｄ１〜Ｄ３  主導体スルーホール内径
Ｄ１´〜Ｄ３´  主導体スルーホール外径
ｄ１〜ｄ３  導電層端子部外径
ｒ１〜ｒ３  半径
Ｈ１〜Ｈ３  導電接続有効長さ
【図１】
2007073772.tif 000003
【図２】
2007073772.tif 000004
【図３】
2007073772.tif 000005
【図４】
2007073772.tif 000006
【図５】
2007073772.tif 000007
【図６】
2007073772.tif 000008
【図７】
2007073772.tif 000009