(57)【要約】      （修正有）【課題】耐放射性強化を提供することに加え、出力データを記憶するための論理ラッチを提供する。【解決手段】シングルイベントアップセットに対する強化を可能しデータを記憶するために決定ブロックが回路設計に組み込まれる。この決定ブロックは、決定ブロックへの入力が変わらない限りデータを記憶する記憶素子を含む。決定ブロックは、冗長論理ブロックから、又は相補出力を提供するように設計された論理ブロックから第１のデータ入力及び第２のデータ入力を受け取る。正常動作状態の（すなわち妨害がない）間、２つのデータ入力が期待論理レベルである場合、決定ブロックは第１のデータ入力と同じ論理レベルである出力を提供する。正常動作状態の間、２つのデータ入力が期待論理レベルではない場合、決定ブロックは以前の決定ブロックの出力と同じ論理レベルである出力を提供する。【選択図】図２
2007082206.tif 000002
【特許請求の範囲】
【請求項１】
シングルイベントアップセットに対して回路を強化する方法であって、
決定ブロックへの第１の入力及び第２の入力が変わらない限りデータを記憶する記憶素子を含む決定ブロックを提供する段階と、
前記第１の入力及び前記第２の入力が期待論理レベルである場合に前記第１の入力と同じ論理レベルを有する前記決定ブロックからの出力を提供する段階と、
前記第１の入力及び前記第２の入力が期待論理レベルではない場合に前記決定ブロックの以前の出力を提供する段階と、
を組み合わせて含む方法。
【請求項２】
前記第１の入力が、前記第２の入力と同じ論理レベルであることが期待される請求項１に記載の方法。
【請求項３】
前記第１の入力が、前記第２の入力と反対の論理レベルであることが期待される請求項１に記載の方法。
【請求項４】
前記第２の入力が、前記第１の入力の遅延形態である請求項１に記載の方法。
【請求項５】
前記決定ブロックへの第１の入力及び第２の入力をクロック制御する段階を更に含む請求項１に記載の方法。
【請求項６】
前記決定ブロックから相補出力を提供する段階を更に含む請求項１に記載の方法。
【請求項７】
前記記憶素子がラッチである請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路設計に関し、より詳細にはシングルイベントアップセットに対して強化された冗長回路に関する。
【背景技術】
【０００２】
シングルイベント効果（ＳＥＥ）は、単一のエネルギー粒子によって引き起こされる動作中の半導体素子における妨害である。ＳＥＥの一種にシングルイベントアップセット（ＳＥＵ）がある。ＳＥＵは、荷電粒子がその通過する媒体を電離し、電子−正孔対の伴流を残して寄生伝導路を形成することによって荷電粒子がエネルギーを失うときに生じる半導体素子の放射線誘起エラーである。寄生伝導路は、ノードに誤った遷移を引き起こす。誤った遷移すなわちグリッチは、半導体素子全体に伝播し、最終的にはラッチまたはレジスタの出力のような状態情報を含むノードの妨害を生じることになる。
【０００３】
典型的にはＳＥＵは、中性子、陽子、及び重イオンなどの大気中にある放射成分が電離することによって引き起こされる。電離放射成分は、宇宙空間、及び民間飛行高度ででも豊富に存在する。更に、ＳＥＵは、幾つかの集積回路パッケージングに存在する微量濃度のウラニウム及びトリウムの崩壊から生じるアルファ粒子によって起こる可能性がある。別の実施例としては、核兵器の爆発によってＳＥＵが起こる場合がある。核爆弾が爆発すると、ガンマ線、Ｘ線、及び他の高エネルギー粒子の強力な線束が生成される。
【０００４】
半導体素子の中には、素子をエネルギー粒子に曝す状態で動作するように設計されているものがある。これらの素子は通常、ＳＥＥに対して強化されるように変更されている。例えば米国特許第６，７５３，６９４号は、冗長な一組の入力を有する論理素子を構成し、各論理素子の２つのコピーを使用して冗長出力を供給することによってＳＥＵ耐性を獲得することについて記載している。冗長入力が一致すると、論理素子の出力は論理関数を実行する。しかしながら冗長入力が一致しないと論理素子の出力は切断され、又はトライステート状態となり、前の出力値を保持する。米国特許出願番号２００２／０１７５７１３は、ＳＥＥに対して素子を強化する同様の方法を記載しており、ここでは論理素子の出力はＳＥＵを検知すると切断されている。米国特許第６，７５３，６９４及び特許出願番号２００２／０１７５７１３は共に、出力データを記憶するためにキャパシタンスに依存する。
【０００５】
【特許文献１】米国特許第６，７５３，６９４号
【特許文献２】米国特許出願番号２００２／０１７５７１３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体素子をエネルギー粒子に曝す状態で動作し、且つ確実にデータを記憶することができるように半導体素子を設計することは有益であろう。本発明は、耐放射性強化を提供することに加え、出力データを記憶するための論理ラッチ機構に基づく。
【課題を解決するための手段】
【０００７】
ＳＥＵに対して回路を強化する方法及びシステムが記載される。本方法は、決定ブロックへの第１の入力及び第２の入力が変わらない限りデータを記憶する記憶素子有する決定ブロックを提供する段階を含む。例えば、記憶素子はラッチとすることができる。第１の入力及び第２の入力が期待論理レベルである場合、本方法は第１の入力と同じ論理レベルを有する決定ブロックからの出力を提供する段階を含む。第１の入力及び第２の入力が期待論理レベルではない場合は、本方法は決定ブロックの以前の出力を提供する段階を含む。本方法はまた、決定ブロックへの第１の入力及び第２の入力にクロック信号を送る段階を含むことができる。
【０００８】
一例では、第１の入力は、第２の入力と同じ論理レベルであると期待される。別の例では、第１の入力は第２の入力とは反対の論理レベルであると期待される。更に別の例では、第２の入力は第１の入力の遅延形態である。
【０００９】
また、ＳＥＵに対して回路を強化するシステムが記載される。一例では本システムは、第１の論理入力と、第１の論理入力と同じ論理レベルを有するように設計された第２の論理入力と、第１の論理入力及び第２の論理入力に接続された決定ブロックとを含む。この決定ブロックは、決定ブロックへの第１の入力及び第２の入力が変わらない限りデータを記憶する記憶素子を含む。例えば、記憶素子はラッチとすることができる。
【００１０】
決定ブロックは、論理出力を提供する。第１の論理入力及び第２の論理入力が同じ論理レベルである場合、論理出力は、第１の論理入力と同じである。或いは、第１の論理入力と第２の論理入力とが反対の論理レベルである場合、論理出力は以前の論理出力の値である。
【００１１】
一例では、決定ブロックは２つのＮＯＴ回路及び４つのＮＡＮＤゲートを含む。第１の論理入力及び第２の論理入力は、第１のＮＡＮＤゲート及び２つのＮＯＴ回路の入力に接続される。２つのＮＯＴ回路の出力は、第２のＮＡＮＤゲートの入力に接続される。第１のＮＡＮＤゲートの出力は、第３のＮＡＮＤゲートの入力に接続され、第２のＮＡＮＤゲートの出力は、第４のＮＡＮＤゲートの入力に接続される。第３のＮＡＮＤゲートの出力は、第４のＮＡＮＤゲートの入力に接続され、第４のＮＡＮＤゲートの出力は、第３のＮＡＮＤゲートの入力に接続される。第３のＮＡＮＤゲートの出力は、論理出力である。
【００１２】
一例では、第３及び第４のＮＡＮＤゲートは、シングルイベントアップセットに対して強化されている。別の例では、第１位及び第２のＮＡＮＤゲートは、クロック入力に接続されている。別の例では、決定ブロックは更に、スレーブラッチを形成するように接続された４つのＮＡＮＤゲートを含む。
【００１３】
別の例ではＳＥＵに対して回路を強化するシステムは、第１の論理入力と、第１の論理入力と反対の論理レベルを有するように設計された第２の論理入力と、第１の論理入力及び第２の論理入力に接続された決定ブロックとを含む。この決定ブロックは、決定ブロックへの第１の入力及び第２の入力が変わらない限りデータを記憶する記憶素子を含む。
【００１４】
決定ブロックは、論理出力を提供する。第１の論理入力及び第２の論理入力が反対の論理レベルである場合、論理出力は、第１の論理入力と同じものである。或いは、第１の論理入力と第２の論理入力とが同じ論理レベルである場合、論理出力は以前の論理出力の値である。
【００１５】
一例では、決定ブロックは２つのＮＯＴ回路及び４つのＮＡＮＤゲートを含む。第１の論理入力は、第１のＮＯＴ回路の入力及び第１のＮＡＮＤゲートの入力に接続され、第２の論理入力は、第２のＮＯＴ回路の入力及び第２のＮＡＮＤゲートの入力に接続される。第１のＮＯＴ回路の出力は、第２のＮＡＮＤゲートの入力に接続され、第２のＮＯＴ回路の出力は、第１のＮＡＮＤゲートの入力に接続される。第１のＮＡＮＤゲートの出力は、第３のＮＡＮＤゲートの入力に接続され、第２のＮＡＮＤゲートの出力は、第４のＮＡＮＤゲートの入力に接続される。第３のＮＡＮＤゲートの出力は、第４のＮＡＮＤゲートの入力に接続され、第４のＮＡＮＤゲートの出力は、第３のＮＡＮＤゲートの入力に接続される。第３のＮＡＮＤゲートの出力は、論理出力である。
【００１６】
一例では、第３及び第４のＮＡＮＤゲートは、シングルイベントアップセットに対して強化されている。別の例では、第１及び第２のＮＡＮＤゲートは、クロック入力に接続されている。
【００１７】
別の例では、決定ブロックは４つのＮＯＴ回路を含む。第１の論理入力は、第１のＮＯＴ回路の入力に接続され、第２の論理入力は、第２のＮＯＴ回路の入力に接続される。第１のＮＯＴ回路の出力は、第３のＮＯＴ回路の入力及び第４のＮＯＴ回路の出力に接続される。第２のＮＯＴ回路の出力は、第４のＮＯＴ回路の入力及び第３のＮＯＴ回路の出力に接続される。第３のＮＯＴ回路の出力は、論理出力である。
【００１８】
第３及び第４のＮＯＴ回路は第１のサイズを有し、第１及び第２のＮＯＴ回路は第２のサイズを有する。第１のサイズは、第２のサイズよりも大きい。第１及び第２の論理入力が同じ論理レベルである場合、第１のサイズと第２のサイズとの間のサイズの違いは、論理出力が反対の論理レベルに変化するのを防止する。
【００１９】
第１の論理入力及び第２の論理入力が期待論理レベルでない場合には決定ブロックの論理出力は変化しないので、決定ブロックは、ＳＥＵに対する強化を提供するグリッチ除去装置として機能する。回路の設計に決定ブロックを組み込むことにより、回路をＳＥＵに対して強化することができる。その結果、ＳＥＵが動作上の問題となる可能性のある環境に回路を曝す用途において、本回路を使用することができる。この上決定ブロックはデータストレージを提供し、これは多くの用途において重要とすることができる。
【００２０】
これら並びに他の態様及び利点は、適切な場合に添付図面を参照しながら以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この要約は単に例証に過ぎず、請求項に記載する本発明の範囲を限定するものではない点を理解されたい。
【発明を実施するための最良の形態】
【００２１】
種々の図において同じ参照符号が同じ要素を示す添付図面と併せて現時点で好ましい実施形態を以下に説明する。
図１は、決定ブロック１００のブロック図である。決定ブロック１００は、２つのデータ入力（Ａ及びＡ＊）に接続されている。決定ブロック１００に接続された２つのデータ入力は、冗長論理ブロックの出力とすることができる。従って、決定ブロック１００への２つのデータ入力は、正常動作状態の（すなわち妨害がない）間、同じ論理値（すなわち論理０又は論理１）とすることができる。或いは、２つのデータ入力は、相補的出力を提供するように設計された論理ブロックの出力とすることができる。従って、決定ブロック１００に接続された２つのデータ入力は、正常動作状態の間は反対の論理値（すなわち一方のデータ入力が論理１レベルであるときには他方のデータ入力が論理０レベルである）とすることができる。更に別の実施例として、第２のデータ入力Ａ＊は第１のデータ入力Ａの遅延形態とすることができる。決定ブロック１００は、クロック入力（ＣＬＫ）を受け取ることもできる。決定ブロック１００は、クロック制御される場合とクロック制御されない場合があるので、クロック入力は点線で図１に示されている。
【００２２】
決定ブロック１００は、出力（Ｆ）を提供することができる。決定ブロック１００は、２つのデータ入力Ａ、Ａ＊が正常動作状態中に期待される同じ論理レベル又は反対の論理レベルである場合に、第１のデータ入力Ａと同じ論理値を有する出力信号を提供するように機能する。例えば、２つのデータ入力Ａ、Ａ＊が冗長論理ブロックに接続されている場合、２つのデータ入力Ａ、Ａ＊が同じ論理レベルであれば決定ブロック１００の出力Ｆは第１のデータ入力Ａと同じ論理値を有する出力信号を提供することができる。別の実施例として、２つのデータ入力Ａ、Ａ＊が相補出力を提供するように設計された論理ブロックに接続されている場合、２つのデータ入力が反対の論理レベルであれば決定ブロック１００の出力Ｆは第１のデータ入力Ａと同じ論理値を有する出力信号を提供することができる。
【００２３】
決定ブロック１００は、２つのデータ入力Ａ、Ａ＊が正常動作状態中に期待される論理レベルではない場合、出力Ｆの以前の値と同じ論理値を有する出力信号を提供するように機能する。例えば、２つのデータ入力Ａ、Ａ＊が同じ論理レベルであると期待されながら反対の論理レベルである場合、決定ブロック１００の出力Ｆは、出力Ｆの以前の値となる。同様に、２つのデータ入力Ａ、Ａ＊が反対の論理レベルであると期待されながら同じ論理レベルである場合、決定ブロック１００の出力Ｆは出力Ｆの以前の値となる。２つのデータ入力Ａ、Ａ＊が期待論理レベルでなければ決定ブロック１００の出力Ｆは変わらないため、決定ブロック１００は、耐ＳＥＵ強化を与えるグリッチ除去装置として機能する。
【００２４】
過渡現象をフィルタリングすることに加えて、決定ブロック１００はまた、出力データを記憶する機能を果たす。決定ブロックは、出力データを記憶するストレージ素子を含む。出力データを記憶するためにキャパシタンスに依存するのとは対照的に、決定ブロックは、出力データを記憶するために論理ラッチ機構に依存する。論理ラッチ機構は、決定ブロック１００への入力が変わらない限り出力データを記憶している。結果として、決定ブロック１００は二重の目的を有し、耐ＳＥＵ強化とデータストレージの両方を必要とする回路の設計に使用することができる。論理ラッチ機構の実施例は、図２、６、及び図８〜１０を参照して説明しているが、決定ブロック１００には他のラッチ設計を使用してもよい。
【００２５】
図２は、図１に示された決定ブロック１００に使用することができる論理回路２００の回路図である。論理回路２００は、正常動作（すなわち妨害がない）中に同じ論理レベルであるように設計された２つのデータ入力Ａ、Ａ＊を受け取る。論理回路２００は、２つのＮＯＴ回路２０２、２０４と、４つのＮＡＮＤゲート２０６〜２１２とを含む。Ｎ１  ＮＡＮＤゲート２０６、２０８は、ＳＥＵに対して強化することができないが、Ｎ２  ＮＡＮＤゲート２１０、２１２はＳＥＵに対して強化することができる。Ｎ１  ＮＡＮＤゲート２０６、２０８とＮ２  ＮＡＮＤゲート２１０、２１２との違いは、図３、４、及び５を参照して詳細に説明する。
【００２６】
２つのデータ入力Ａ、Ａ＊は、第１のＮ１  ＮＡＮＤゲート２０６の入力に接続される。第１のデータ入力Ａはまた、第１のＮＯＴ回路２０２の入力に接続され、第２のデータ入力Ａ＊はまた、第２のＮＯＴ回路２０４の入力に接続される。第１及び第２のＮＯＴ回路２０２、２０４の出力は、第２のＮ１  ＮＡＮＤゲート２０８の入力に接続される。
【００２７】
第１のＮ１  ＮＡＮＤゲート２０６の出力は、第１のＮ２  ＮＡＮＤゲート２１０の入力に接続される。第２のＮ１  ＮＡＮＤゲート２０８の出力は、第２のＮ２  ＮＡＮＤゲート２１２の入力に接続される。第１のＮ２  ＮＡＮＤゲート２１０の出力Ｑは、第２のＮ２  ＮＡＮＤゲート２１２の入力に接続される。第２のＮ２  ＮＡＮＤゲート２１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート２１０の入力に接続される。出力Ｑ、ＱＢからＮ２  ＮＡＮＤゲート２１０、２１２の入力までのこれらのフィードバック接続は、ラッチを形成する。結果として、論理回路２００はデータストレージを提供する。
【００２８】
第１のＮ２  ＮＡＮＤゲート２１０の出力Ｑは、図１に示された決定ブロック１００の出力Ｆと実質的に同じである。第２のＮ２  ＮＡＮＤゲート２１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート２１０の出力Ｑの論理値とは反対の論理値を有する相補出力である。相補出力ＱＢは図１には示されていないが、この出力は決定ブロック１００の出力として提供することができる。
【００２９】
論理回路２００の動作の以下の説明では、論理回路２００へのデータ入力Ａ、Ａ＊は共に論理１レベルと仮定する。この実施例では、第１のＮ１  ＮＡＮＤゲート２０６の出力は論理０レベルであり、第２のＮ１  ＮＡＮＤゲート２０８の出力は論理１レベルである。更に、第１のＮ２  ＮＡＮＤゲート２１０の出力は論理１レベルであり、第２のＮ１  ＮＡＮＤゲート２１２の出力は論理０レベルである。説明されるように、論理回路２００が正常動作中は、第１のＮ２  ＮＡＮＤゲート２１０の出力Ｑは、論理回路２００に対する第１のデータ入力Ａと同じ論理レベル（すなわち論理１）を有する。
【００３０】
第１のデータ入力Ａに対するグリッチをもたらすＳＥＵが生じる場合、第１のデータ入力Ａの論理レベルは、論理１から論理０に遷移する可能性がある。このグリッチの結果として、第１のＮ１  ＮＡＮＤゲートの出力は、論理０レベルから論理１レベルに遷移する可能性がある。更に、第１のＮＯＴ回路２０２の出力は、論理０レベルから論理１レベルに遷移する可能性がある。しかしながら、第１のＮ１  ＮＡＮＤゲート２０６及び第１のＮＯＴ回路２０２の出力に対するこれらの変化は、第２のＮ１  ＮＡＮＤゲート２０８、第１のＮ２  ＮＡＮＤゲート２１０、及び第２のＮ２  ＮＡＮＤゲート２１２の出力の状態に影響を与えない。結果として、第１のＮ２  ＮＡＮＤゲート２１０の出力Ｑは、ＳＥＵの前の第1のＮ２  ＮＡＮＤゲート２１０の以前の出力と同じ論理レベル（すなわち論理１）を有する。
【００３１】
図３は、図２に示された論理回路２００で使用される論理ゲートのトランジスタ配置を示す概略図である。図３ａでは、ＮＯＴ回路２０２、２０４のトランジスタ配置３０２が示されている。トランジスタ配置３０２は、ＮＯＴ回路用の典型的なトランジスタ配置である。トランジスタ配置３０２は、ｐ型トランジスタＴ１及びｎ型トランジスタＴ２の２つのトランジスタを含む。この２つのトランジスタＴ１及びＴ２は、ＣＭＯＳトランジスタとして図３に示されているが、他のタイプのトランジスタを使用することもできる。
【００３２】
ＮＯＴ回路への入力（ＩＮ）は、Ｔ１及びＴ２の両方のトランジスタのゲートに接続される。Ｔ１トランジスタのドレイン及び本体は、電源ＶＤＤに接続される。Ｔ２トランジスタのソース及び本体は、アースに接続される。Ｔ１トランジスタのソースとＴ２トランジスタのドレインとを互いに接続して、ＮＯＴ回路の出力（ＯＵＴ）を形成する。ＮＯＴ回路の入力に論理０が印加されると、Ｔ１はターンオンとなり、Ｔ２はターンオフとなって、その結果ＮＯＴ回路の出力が論理１となる。ＮＯＴ回路の入力に論理１が印加されると、Ｔ１はターンオフとなり、Ｔ２はターンオンとなって、その結果ＮＯＴ回路の出力が論理０となる。
【００３３】
図３ｂでは、Ｎ１  ＮＡＮＤゲート２０６、２０８のトランジスタ配置３０４を示している。トランジスタ配置３０４は、ＮＡＮＤゲートの典型的なトランジスタ配置である。トランジスタ配置３０４は、プルアップネットワークの２つのｐ型トランジスタＴ３、Ｔ４とプルダウンネットワークの２つのｎ型トランジスタＴ５、Ｔ６の４つのトランジスタを含む。トランジスタＴ３、Ｔ４、Ｔ５及びＴ６は、ＣＭＯＳトランジスタとして図３に示されているが、他のタイプのトランジスタを使用することもできる。
【００３４】
Ｎ１  ＮＡＮＤゲートへの第１の入力（ＩＮ＿１）は、Ｔ４及びＴ５トランジスタの両方のゲートに接続される。Ｎ１  ＮＡＮＤゲートへの第２の入力（ＩＮ＿２）は、Ｔ３及びＴ６トランジスタの両方のゲートに接続される。Ｔ３及びＴ４トランジスタのドレイン及び本体は、電源ＶＤＤに接続される。Ｔ６トランジスタのソース及び本体は、アースに接続される。Ｔ３トランジスタのソース、Ｔ４トランジスタのソース、及びＴ５トランジスタのドレインは、共に接続されてＮ１  ＮＡＮＤゲートの出力（ＯＵＴ）を形成する。Ｔ５トランジスタのソース及び本体は、Ｔ６トランジスタのドレインに接続される。
【００３５】
Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力が共に論理０レベルであると、Ｔ３及びＴ４トランジスタはターンオンし、Ｔ５及びＴ６トランジスタはターンオフする。結果として、Ｎ１  ＮＡＮＤゲートの出力は、Ｔ３及びＴ４トランジスタを介して論理１レベルにプルされる。Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力がそれぞれ論理０レベル及び論理1レベルであると、Ｔ４及びＴ６トランジスタはターンオンし、Ｔ３及びＴ５トランジスタはターンオフする。結果として、Ｎ１  ＮＡＮＤゲートの出力は、Ｔ４トランジスタを介して論理１レベルにプルされる。Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力がそれぞれ論理１レベル及び論理０レベルであると、Ｔ３及びＴ５トランジスタはターンオンし、Ｔ４及びＴ６トランジスタはターンオフする。結果として、Ｎ１  ＮＡＮＤゲートの出力は、Ｔ３トランジスタを介して論理１レベルにプルされる。Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力が共に論理1レベルであると、Ｔ５及びＴ６トランジスタはターンオンし、Ｔ３及びＴ４トランジスタはターンオフする。結果として、Ｎ１  ＮＡＮＤゲートの出力は、Ｔ５及びＴ６トランジスタを介して論理０レベルにプルされる。
【００３６】
図３ｃでは、Ｎ２  ＮＡＮＤゲート２１０、２１２のトランジスタ配置３０６を示している。トランジスタ配置３０６は、ＮＡＮＤゲートの強化されたトランジスタ配置を示している。トランジスタ配置３０６は、トランジスタ配置３０４と同様であるが、ＳＥＵに対してＮＡＮＤゲートを強化するために２つの追加のトランジスタＴ７及びＴ８がこの設計に付加されている。トランジスタ配置３０６は、プルアップネットワークの４つのｐ型トランジスタＴ３、Ｔ４、Ｔ７、Ｔ８と、プルダウンネットワークの２つのｎ型トランジスタＴ５、Ｔ６の６つのトランジスタを含む。トランジスタＴ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、及びＴ８は、ＣＭＯＳトランジスタとして図３に示されているが、他のタイプのトランジスタを使用することもできる。
【００３７】
Ｎ２  ＮＡＮＤゲートへの第１の入力（ＩＮ＿１）は、Ｔ４、Ｔ８、及びＴ５トランジスタのゲートに接続される。Ｎ２  ＮＡＮＤゲートへの第２の入力（ＩＮ＿２）は、Ｔ３、Ｔ７、及びＴ６トランジスタのゲートに接続される。Ｔ３及びＴ４トランジスタのドレイン及び本体は、電源ＶＤＤに接続される。Ｔ６トランジスタのソース及び本体は、アースに接続される。Ｔ３トランジスタのソースは、Ｔ７トランジスタのドレイン及び本体に接続され、Ｔ４トランジスタのソースは、Ｔ８トランジスタのドレイン及び本体に接続される。Ｔ７トランジスタのソース、Ｔ８トランジスタのソース、及びＴ５トランジスタのドレインは共に接続されて、Ｎ２  ＮＡＮＤゲートの出力（ＯＵＴ）を形成する。Ｔ５トランジスタのソース及び本体は、Ｔ６トランジスタのドレインに接続される。
【００３８】
Ｎ２  ＮＡＮＤゲートは、正常動作状態中は、図３ｂを参照して説明されるように実質的にＮ１  ＮＡＮＤゲートと同じ動作をする。しかしながら、冗長なＴ７及びＴ８トランジスタを追加すると、Ｎ２  ＮＡＮＤゲートがＳＥＵに対して強化される。例えば、Ｎ２  ＮＡＮＤゲートへの第１の入力が論理１であり、Ｎ２  ＮＡＮＤゲートへの第２の入力が論理０である場合、Ｔ６トランジスタへのイオン衝突によって、Ｔ６トランジスタが誤ってターンオンし、アースへのプルダウン経路が生成されることになる可能性がある。しかしながら、ＶＤＤへのプルアップ経路は、冗長プルアップトランジスタＴ７、Ｔ８の結果として、Ｎ２  ＮＡＮＤゲートの出力を論理１レベルに保持する。
【００３９】
上述のように、Ｎ１  ＮＡＮＤゲート２０６、２０８は、ＳＥＵに対して強化することはできないが、Ｎ２  ＮＡＮＤゲート２１０、２１２は、ＳＥＵに対して強化することができる。図４及び図５に関して説明するように、Ｎ１  ＮＡＮＤゲートのトランジスタへのイオン衝突は決定ブロック１００の出力Ｆに影響を与える可能性はないので、Ｎ１  ＮＡＮＤゲートを強化する必要はない。
【００４０】
図４は、図２及び３ｂに示されたＮ１  ＮＡＮＤゲート２０６、２０８のｎ型トランジスタへのイオン衝突の影響を示す回路図４００である。回路図４００は、図３ｂに示されたトランジスタ配置３０４と実質的に同じである。また回路図４００は、Ｔ５トランジスタに対するイオン衝突（Ｉ（ｔ）で表す）の影響を示している。Ｔ５トランジスタ（又はＴ６トランジスタ）へのイオン衝突の結果、トランジスタは誤ってターンオンする。
【００４１】
正常動作状態中は、Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力は同じ論理レベルであって、論理０レベル又は論理１レベルのいずれかである。Ｎ１  ＮＡＮＤゲートへの第１及び第２の入力が論理０レベルである場合、プルダウントランジスタＴ５、Ｔ６のいずれかがイオンの衝突を受けたとしてもＮ１  ＮＡＮＤゲートの出力は論理１レベルのままである。Ｔ５トランジスタが誤ってターンオンすると、Ｔ６トランジスタは電流がアースへと流れるのを阻止する。同様に、Ｔ６トランジスタが誤ってターンオンすると、Ｔ５トランジスタは電流がアースへ流れるのを阻止する。結果として、Ｎ１  ＮＡＮＤゲートの出力は、Ｔ５又はＴ６トランジスタに対するイオン衝突によって影響を受けない。
【００４２】
図５は、図２及び図３ｂに示されたＮ１  ＮＡＮＤゲート２０６、２０８のｐ型トランジスタへのイオン衝突の影響を示す回路図５００である。回路図５００は、図３ｂに示されたトランジスタ配置３０４と実質的に同じである。また回路図５００は、Ｔ４トランジスタへのイオンの衝突（Ｉ（ｔ）で表す）の影響を示している。Ｔ４トランジスタ（又はＴ３トランジスタ）へのイオン衝突の結果、トランジスタは誤ってターンオンする。Ｔ４トランジスタがターンオンすると、Ｎ１  ＮＡＮＤゲートの出力は、論理０レベルから論理１レベルに誤って遷移する可能性がある。しかしながら、この遷移は、図２を参照して説明したように、決定ブロック１００の出力Ｆには影響しない。
【００４３】
図６は、図１に示された決定ブロック１００で使用することができる別の論理回路６００の回路図である。論理回路６００は、論理回路２００と実質的に同じであるが、論理回路６００はクロック入力Ｃを有する。その結果、論理回路６００の出力Ｑは、クロック制御される。
【００４４】
論理回路６００は、２つのＮＯＴ回路６０２、６０４と、４つのＮＡＮＤゲート６０６〜６１２とを含む。Ｎ３  ＮＡＮＤゲート６０６、６０８は、ＳＥＵに対して強化することはできないが、Ｎ２  ＮＡＮＤゲート６１０、６１２はＳＥＵに対して強化することができる。Ｎ２  ＮＡＮＤゲート６１０、６１２は、図２に示されたＮ２  ＮＡＮＤゲート２１０、２１２と実質的に同じである。Ｎ３  ＮＡＮＤゲート６０６、６０８は、２つではなく３つの入力を有すること以外は、図２に示されたＮ１  ＮＡＮＤゲート２０６、２０８と同様である。図７を参照してＮ３  ＮＡＮＤゲート６０６、６０８を更に説明する。
【００４５】
２つのデータ入力Ａ、Ａ＊は、第１のＮ３  ＮＡＮＤゲート６０６の入力に接続される。第１のデータ入力Ａは、第１のＮＯＴ回路６０２の入力にも接続され、第２のデータ入力Ａ＊は、第２のＮＯＴ回路６０４の入力にも接続される。第１及び第２のＮＯＴ回路６０２、６０４の出力は、第２のＮ３  ＮＡＮＤゲート６０８の入力に接続される。クロック入力Ｃは、第１及び第２のＮ３  ＮＡＮＤゲート６０６、６０８の各々の入力に接続される。
【００４６】
第１のＮ３  ＮＡＮＤゲート６０６の出力は、第１のＮ２  ＮＡＮＤゲート６１０の入力に接続される。第２のＮ３  ＮＡＮＤゲート６０８の出力は、第２のＮ２  ＮＡＮＤゲート６１２の入力に接続される。第１のＮ２  ＮＡＮＤゲート６１０の出力Ｑは、第２のＮ２  ＮＡＮＤゲート６１２の入力に接続される。第２のＮ２  ＮＡＮＤゲート６１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート６１０の入力に接続される。出力Ｑ、ＱＢからＮ２  ＮＡＮＤゲート６１０、６１２の入力までのこれらのフィードバック接続は、ラッチを形成する。結果として、論理回路６００はデータストレージを提供する。
【００４７】
第１のＮ２  ＮＡＮＤゲート６１０の出力Ｑは、図１に示された決定ブロック１００の出力Ｆと実質的に同じである。第２のＮ２  ＮＡＮＤゲート６１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート６１０の出力Ｑと反対の論理値を有する相補出力である。図１では相補出力を示していないが、この出力は決定ブロック１００の出力として提供することができる。
【００４８】
Ｎ３  ＮＡＮＤゲートへの２つの入力が論理１レベルであってクロック入力Ｃが論理０レベルから論理１レベルへ遷移しない限り、Ｎ３  ＮＡＮＤゲート６０６、６０８の出力が論理１レベルのまま維持されること以外は、論理回路６００の動作は、論理回路２００の動作と同様である。論理回路６００の動作の以下の説明では、論理回路６００へのデータ入力Ａ、Ａ＊は共に論理１レベルであり、クロック入力Ｃは論理０レベルから論理１レベルへ遷移したと仮定する。この実施例では、第１のＮ３  ＮＡＮＤゲート６０６の出力は論理０レベルであり、第２のＮ３  ＮＡＮＤゲート６０８の出力は論理１レベルである。更に、第１のＮ２  ＮＡＮＤゲート６１０の出力は論理１レベルであり、第２のＮ２  ＮＡＮＤゲート６１２の出力は論理０レベルである。説明されるように、論理回路６００の正常動作中、第１のＮ２  ＮＡＮＤゲート６３０の出力Ｑは、論理回路６００への第１のデータ入力Ａと同じ論理レベル（すなわち論理１）を有する。
【００４９】
第１のデータ入力ＡにグリッチをもたらすＳＥＵが生じる場合、第１のデータ入力Ａの論理レベルは、論理１から論理０に遷移する可能性がある。クロック信号Ｃは、第１のＮ３  ＮＡＮＤゲート６０６の出力へのグリッチをラッチすることができる。その結果、第１のＮ３  ＮＡＮＤゲート６０６の出力は、論理０レベルから論理１レベルに遷移する可能性がある。その上第１のＮＯＴ回路６０２の出力は、論理０レベルから論理１レベルに遷移する可能性がある。しかしながら、第１のＮ３  ＮＡＮＤゲート６０６及び第１のＮＯＴ回路６０２の出力に対するこれらの変化は、第２のＮ３  ＮＡＮＤゲート６０８、第１のＮ２  ＮＡＮＤゲート６１０、及び第２のＮ２  ＮＡＮＤゲート６１２の出力に影響を与えない。結果として、第１のＮ２  ＮＡＮＤゲート６１０の出力Ｑは、ＳＥＵの前の第1のＮ２  ＮＡＮＤゲート６１０の以前の出力と同じ論理レベル（すなわち論理１）を有する。
【００５０】
図７は、図６で示された論理回路６００で使用されるＮ３  ＮＡＮＤゲート６０６、６０８のトランジスタ配置７００を示す回路図である。トランジスタ配置７００は、３入力ＮＡＮＤゲート用の典型的なトランジスタ配置である。トランジスタ配置７００は、プルアップネットワークのｐ型３つのトランジスタＴ９、Ｔ１０、Ｔ１１と、プルダウンネットワークのｎ型３つのトランジスタＴ１２、Ｔ１３、Ｔ１４の６つのトランジスタを含む。トランジスタＴ９〜Ｔ１４は、ＣＭＯＳトランジスタとして図７に示されているが、他のタイプのトランジスタを使用することもできる。
【００５１】
Ｎ３  ＮＡＮＤゲートへの第１の入力（ＩＮ＿１）は、Ｔ１１及びＴ１２トランジスタの両方のゲートに接続される。Ｎ３  ＮＡＮＤゲートへの第２の入力（ＩＮ＿２）は、Ｔ１０及びＴ１３トランジスタの両方のゲートに接続される。Ｎ３  ＮＡＮＤゲートへの第３の入力（ＩＮ＿３）は、Ｔ９及びＴ１４トランジスタの両方のゲートに接続される。Ｎ３  ＮＡＮＤゲートの第１、第２、及び第３の入力を、２つのデータ入力Ａ、Ａ＊及びクロック入力Ｃに接続される順番は問題ではない。
【００５２】
Ｔ９、Ｔ１０、及びＴ１１トランジスタのドレイン及び本体は、電源ＶＤＤに接続される。Ｔ１４トランジスタのソース及び本体は、アースに接続される。Ｔ９トランジスタのソース、Ｔ１０トランジスタのソース、Ｔ１１トランジスタのソース、及びＴ１２トランジスタのドレインは共に接続されてＮ３  ＮＡＮＤゲートの出力（ＯＵＴ）を形成する。Ｔ１２トランジスタのソース及び本体は、Ｔ１３トランジスタのドレインに接続される。Ｔ１３トランジスタのソース及び本体は、Ｔ１４トランジスタのドレインに接続される。
【００５３】
プルアップネットワークのトランジスタ（Ｔ９、Ｔ１０、及びＴ１１）のいずれかがターンオンする（すなわちプルアップトランジスタのゲートが論理０レベルで入力に接続される）と、Ｎ３  ＮＡＮＤゲートの出力は論理１レベルにプルされる（すなわちＶＣＣに接続される）。プルダウンネットワークのトランジスタ（Ｔ１２、Ｔ１３、及びＴ１４）のいずれかがターンオフする（すなわちプルダウントランジスタのゲートが論理０レベルで入力に接続される）と、Ｎ３  ＮＡＮＤゲートの出力はアースにプルされない（すなわち接続されない）。このように、Ｎ３  ＮＡＮＤゲートの入力のいずれかが論理０レベルであると、Ｎ３  ＮＡＮＤゲートの出力は論理１レベルとなる。Ｎ３  ＮＡＮＤゲートへの入力の全てが論理１レベルである場合、Ｎ３  ＮＡＮＤゲートの出力は論理０レベルとなる。
【００５４】
図８は、図１に示された決定ブロック１００で使用することができる別の論理回路８００の回路図である。論理回路８００は、マスターラッチ８０２と、スレーブラッチ８０４とを含む。マスターラッチ８０２は、図６に示された論理回路６００と実質的に同じものである。スレーブラッチ８０４は、２つのＮ１  ＮＡＮＤゲート８０６、８０８と、２つのＮ２  ＮＡＮＤゲート８１０、８１２とを含む。
【００５５】
マスターラッチ８０２の出力Ｆは、第１のＮ１  ＮＡＮＤゲート８０６の入力に接続される。マスターラッチ８０２の相補出力ＦＢは、第２のＮ１  ＮＡＮＤゲート８０８の入力に接続される。相補クロック信号ＣＢは、第１及び第２のＮ１  ＮＡＮＤゲート８０６、８０８の両方の入力に接続される。第１のＮ１  ＮＡＮＤゲート８０６の出力は、第１のＮ２  ＮＡＮＤゲート８１０の入力に接続される。第２のＮ１  ＮＡＮＤゲート８０８の出力は、第２のＮ２  ＮＡＮＤゲート８１２の入力に接続される。第１のＮ２  ＮＡＮＤゲート８１０の出力Ｑは、第２のＮ２  ＮＡＮＤゲート８１２の入力に接続される。第２のＮ２  ＮＡＮＤゲート８１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート８１０の入力に接続される。出力Ｑ、ＱＢからＮ２  ＮＡＮＤゲート８１０、８１２の入力までのこれらのフィードバック接続は、ラッチを形成する。結果として、スレーブラッチ８０４はデータストレージを提供する。
【００５６】
２つのデータ入力Ａ、Ａ＊が同じ論理レベルを有する場合、マスターラッチ８０２の出力Ｆは、第１のデータ入力Ａと同じ論理レベルを有する。２つのデータ入力Ａ、Ａ＊が異なる論理レベルを有する場合、マスターラッチ８０２の出力Ｆは、マスターラッチ８０２の以前の出力と同じ論理レベルを有する。スレーブラッチ８０４の出力Ｑは、マスターラッチ８０２の出力Ｆの遅延形態である。論理回路８００へのクロック入力が、論理０レベルから論理１レベルへ遷移すると、マスターラッチ８０２の出力Ｆは、データ入力Ａ、Ａ＊の論理レベルに基づいて変化し、スレーブラッチ８０４の出力Ｑは、出力Ｆの以前の状態を保持する。論理回路８００へのクロック入力が、論理１レベルから論理０レベルへ遷移すると、マスターラッチ８０２の出力Ｆは、データ入力Ａ、Ａ＊への変化に基づいて変化しないが、スレーブラッチ８０４の出力Ｑは、出力Ｆの論理レベルに変化する。図６を参照して説明した強化に加えて、論理回路８００は、マスターラッチ８０２の出力Ｆからスレーブラッチ８０４の出力Ｑへの伝送の遅延により、ＳＥＵに対するさらなる強化をもたらすことができる。
【００５７】
図９は、図１に示された決定ブロック１００に使用することができる別の論理回路９００の回路図である。論理回路９００は、相補入力Ａ及びＡＢで動作するように設計されている。２つの入力Ａ及びＡＢは、正常動作状態（すなわち妨害がない）中は反対の論理値を有する（すなわち一方のデータ入力が論理１レベルであると、他方は論理０レベルである）。例えば、２つの入力Ａ及びＡＢは、相補出力を提供するように設計された論理ブロックの出力に接続することができる。
【００５８】
論理回路９００は、２つのＮＯＴ回路９０２、９０４と、４つのＮＡＮＤゲート９０６〜９１２とを含む。Ｎ１  ＮＡＮＤゲート９０６、９０８は、ＳＥＵに対して強化することはできないが、Ｎ２  ＮＡＮＤゲート９１０、９１２はＳＥＵに対して強化することができる。第１のデータ入力Ａは、第１のＮＯＴ回路９０２の入力及び第１のＮ１  ＮＡＮＤゲート９０６の入力に接続される。第２のデータ入力ＡＢは、第２のＮＯＴ回路９０４の入力及び第２のＮ１  ＮＡＮＤゲート９０８の入力に接続される。
【００５９】
第１のＮＯＴ回路９０２の出力は、第２のＮ１  ＮＡＮＤゲート９０８の入力に接続される。第２のＮＯＴ回路９０４の出力は、第１のＮ１  ＮＡＮＤゲート９０６の入力に接続される。第１のＮ１  ＮＡＮＤゲート９０６の出力は、第１のＮ２  ＮＡＮＤゲート９１０の入力に接続される。第２のＮ１  ＮＡＮＤゲート９０８の出力は、第２のＮ２  ＮＡＮＤゲート９１２の入力に接続される。第１のＮ２  ＮＡＮＤゲート９１０の出力Ｑは、第２のＮ２  ＮＡＮＤゲート９１２の入力に接続される。第２のＮ２  ＮＡＮＤゲート９１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート９１０の入力に接続される。出力Ｑ、ＱＢからＮ２  ＮＡＮＤゲート９１０、９１２の入力までのこれらのフィードバック接続は、ラッチを形成する。結果として、論理回路９００はデータストレージを提供する。
【００６０】
第１のＮ２  ＮＡＮＤゲート９１０の出力Ｑは、図１に示された決定ブロック１００の出力Ｆと実質的に同じである。第２のＮ２  ＮＡＮＤゲート９１２の出力ＱＢは、第１のＮ２  ＮＡＮＤゲート９１０の出力と反対の論理値を有する相補出力である。図１では相補出力を示していないが、この出力を決定ブロック１００の出力として提供することができる。
【００６１】
論理回路９００の動作の以下の説明では、論理回路９００への第１のデータ入力Ａは論理１レベルであり、第２のデータ入力ＡＢは論理０レベルであると仮定する。この実施例では、第１のＮ１  ＮＡＮＤゲート９０６の出力は論理０レベルであり、第２のＮ１  ＮＡＮＤゲート９０８の出力は論理１レベルである。更に、第１のＮ２  ＮＡＮＤゲート９１０の出力は論理１レベルであり、第２のＮ１  ＮＡＮＤゲート９１２の出力は論理０レベルである。論理回路９００が正常動作中、第１のＮ２  ＮＡＮＤゲート９１０の出力Ｑは、論理回路９００への第１のデータ入力Ａと同じ論理レベル（すなわち論理１）を有する。
【００６２】
第１のデータ入力ＡにグリッチをもたらすＳＥＵが生じると、第１のデータ入力Ａの論理レベルは論理１から論理０に遷移する可能性がある。このグリッチの結果として、第１のＮ１  ＮＡＮＤゲート９０６の出力は、論理０レベルから論理１レベルに遷移することができる。その上第１のＮＯＴ回路９０２の出力は、論理０レベルから論理１レベルに遷移する可能性がある。しかしながら、第１のＮ１  ＮＡＮＤゲート９０６及び第１のＮＯＴ回路９０２の出力に対するこれらの変化は、第２のＮ１  ＮＡＮＤゲート９０８、第１のＮ２  ＮＡＮＤゲート９１０、及び第２のＮ２  ＮＡＮＤゲート９１２の出力に影響を与えない。結果として、第１のＮ２  ＮＡＮＤゲート９１０の出力Ｑは、ＳＥＵの前の第1のＮ２  ＮＡＮＤゲート９１０の以前の出力と同じ論理レベル（すなわち論理１）を有する。
【００６３】
図１０は、図１に示された決定ブロックで使用することができる別の論理回路１０００の回路図である。この論理回路１０００は、「スティッキー」ラッチと呼ぶことができ、電流接続を利用してＳＥＵに対して強化する。論理回路１０００は、相補入力Ａ及びＡＢで動作するように設計されている。２つの入力Ａ及びＡＢは、正常動作状態（すなわち妨害がない）中は反対の論理値を有する（すなわち一方のデータ入力が論理１レベルであると、他方は論理０レベルである）。例えば、２つの入力Ａ及びＡＢは、相補出力を提供するように設計された論理ブロックの出力に接続することができる。
【００６４】
論理回路１０００は、４つのＮＯＴ回路１００２〜１００８を含む。第１及び第２のＮＯＴ回路１００２、１００４（入力ＮＯＴ回路と呼ぶ）は、第３及び第４のＮＯＴ回路１００６、１００８（出力ＮＯＴ回路と呼ぶ）のトランジスタよりも小さいトランジスタから構成される。サイズの違いは、出力ＮＯＴ回路１００６、１００８の状態を変えるのに両方の入力ＮＯＴ回路１００２、１００４が必要とされるように設計されている。例えば、出力ＮＯＴ回路１００６、１００８は、入力ＮＯＴ回路１００２、１００４の２倍とすることができる。
【００６５】
第１のデータ入力Ａは、第１のＮＯＴ回路１００２の入力に接続される。第２のデータ入力ＡＢは、第２のＮＯＴ回路１００４の入力に接続される。第１のＮＯＴ回路１００２の出力は、第３のＮＯＴ回路１００６の入力及び第４のＮＯＴ回路１００８の出力ＱＢに接続される。第２のＮＯＴ回路１００４の出力は、第４のＮＯＴ回路１００８の入力及び第３のＮＯＴ回路１００６の出力Ｑに接続される。出力Ｑ、ＱＢから第３及び第４のＮＯＴ回路１００６、１００８の入力までのフィードバック接続は、ラッチを形成する。結果として、論理回路１０００はデータストレージを提供する。
【００６６】
第３のＮＯＴ回路１００６の出力Ｑは、図１に示された決定ブロック３００の出力Ｆと実質的に同じである。第４のＮＯＴ回路１００８の出力ＱＢは、第３のＮＯＴ回路１００６の出力と反対の論理値を有する相補出力である。図１では相補出力ＱＢを示していないが、この出力を決定ブロック１００の出力として提供することができる。
【００６７】
ＳＥＵの間、データ入力Ａ、ＡＢのうち１つが誤った状態に遷移し、データ入力Ａ、ＡＢが共に同じ論理レベルとなる可能性がある。しかしながら、ＳＥＵにより入力ＮＯＴ回路１００２、１００４のうちの１つに発生される電流フローは、出力ＮＯＴ回路１００６、１００８の出力で遷移を引き起こすほど大きくはない。出力ＮＯＴ回路１００６、１００８からのフィードバックは、出力ＮＯＴ回路１００６、１００８への入力を以前の状態に保持する。このようにして、論理回路１０００はＳＥＵに対して強化される。
【００６８】
決定ブロック１００で使用することができる様々な論理回路を、限定ではない実施例として説明してきた。決定ブロック１００の二重の目的の機能性を提供するのに、他の論理回路を使用することも可能である。決定ブロック１００を回路の設計に組み込むことによって、回路をＳＥＵに対して強化することができる。その結果、これらの回路を航空宇宙応用など放射線に対して回路が曝される用途で使用することができる。これらの回路は、データストレージを必要とする用途にも使用することができる。決定ブロック１００は、耐放射線強化及びデータストレージの両方を提供するので、回路設計における素子の数を削減することができる。
【００６９】
説明した実施形態は例証に過ぎず、本発明の範囲を限定するものと捉えるべきではない点を理解されたい。例えば、決定ブロックは、ＳＥＵ以外の原因で妨害される可能性のある回路に使用することができる。請求項は、その作用の別段の記述がない限り説明した順番又は要素に限定されるものと解釈すべきではない。従って、請求項の範囲及び精神、並びにその均等物に含まれる全ての実施形態を本発明として請求する。
【図面の簡単な説明】
【００７０】
【図１】１つの実施例による決定ブロックのブロック図である。
【図２】１つの実施例による図１に示された決定ブロックに使用することができる論理回路の回路図である。
【図３】１つの実施例による図２に示された論理回路で使用する論理ゲートのトランジスタ配置を示す回路図である。
【図４】１つの実施例による図２に示されたＮ１  ＮＡＮＤゲートの第１のトランジスタへのイオンの衝突の影響を示す回路図である。
【図５】１つの実施例による図２に示されたＮ１  ＮＡＮＤゲートの第２のトランジスタへのイオンの衝突の影響を示す回路図である。
【図６】別の実施例による図１に示された決定ブロックに使用することができる論理回路の回路図である。
【図７】１つの実施例による図６に示された論理回路で使用する論理ゲートのうちの１つのトランジスタ配置を示す回路図である。
【図８】別の実施例による図１に示された決定ブロックに使用することができる論理回路の回路図である。
【図９】別の実施例による図１に示された決定ブロックに使用することができる論理回路の回路図である。
【図１０】別の実施例による図１に示された決定ブロックに使用することができる論理回路の回路図である。
【符号の説明】
【００７１】
２００  決定ブロック
２０２、２０４  ＮＯＴ回路
２０６、２０８、２１０、２１２  ＮＡＮＤゲート
【図１】
2007082206.tif 000003
【図２】
2007082206.tif 000004
【図３】
2007082206.tif 000005
【図４】
2007082206.tif 000006
【図５】
2007082206.tif 000007
【図６】
2007082206.tif 000008
【図７】
2007082206.tif 000009
【図８】
2007082206.tif 000010
【図９】
2007082206.tif 000011
【図１０】
2007082206.tif 000012
【外国語明細書】
2007082206000001.pdf