(57)【要約】【課題】ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供【解決手段】セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。前記電圧制御回路それぞれは、対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は、電圧線金属層で形成される。そして、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。本発明の不揮発性半導体メモリ装置によれば、入力または出力されるデータの間におけるスキューは著しく緩和できる。さらに、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。【選択図】図９ａ
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【特許請求の範囲】
【請求項１】
一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記多数の電圧制御回路は、
前記セルアレイの一側領域に配置されることを特徴とする、不揮発性半導体メモリ装置。
【請求項２】
前記電圧線金属層は、前記ビット層より先立った工程で形成されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記互いに隣接する２本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の第１行および第２行に交互的に配置されることを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記互いに隣接する２本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の一列に配置されることを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項６】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
一方向に配列される多数のビットラインおよび前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記電圧線金属層は、
前記ビット層より先立った工程で形成されることを特徴とする、不揮発性半導体メモリ装置。
【請求項９】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
互いに隣接する２本のビットラインは、同一のラッチブロックに接続されることを特徴とする、請求項８に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるＮＡＮＤ型であることを特徴とする、請求項８に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項８に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係り、特に、セルアレイに含まれるビットラインが一方向に延在する構造を有する不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置は、多数のメモリセルが配列されるセルアレイと、前記セルアレイに対して入出力されるデータを制御するための周辺回路とから構成される。セルアレイには、多数のメモリセルとビットラインが含まれる。前記メモリセルは、対応するビットラインを介してデータを入出力するように構成される。このようなビットラインは、電圧制御ブロックによって、電源電圧にプリチャージされたり接地電圧にディスチャージされたりする。
【０００３】
従来の不揮発性半導体メモリ装置では、図１および図２に示すように、セルアレイ１０のビットラインは、半分ずつに分けられて下方と上方に延在するように構成される。すなわち、図１および図２に代表的に示された８本のビットラインＢＬ１〜ＢＬ８のうち、４本のビットラインＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６は、下方の電圧制御ブロック２０に連結され、残り４本のビットラインＢＬ３、ＢＬ４、ＢＬ７、ＢＬ８は、上方の電圧制御ブロック３０に連結される。このようにビットラインＢＬ１〜ＢＬ８が両方に分けられて延在するように構成される理由は、半導体装置の製造工程の際に、前記電圧制御ブロック２０、３０において前記ビットラインＢＬ１〜ＢＬ８を形成するビット層ＢＭＴを使用するためである。図１および図２の不揮発性半導体メモリ装置では、隣接する２本のビットラインは、一組のヒットライン対を成して同一のラッチブロック４１〜４４に接続される。
【０００４】
次に、前記電圧制御ブロック２０、３０のレイアウトをより詳細に説明する。まず、図３および図４に示すように、電源電圧ＶＤＤを供給する電源電圧線２１、２５、３１、３５と、接地電圧ＶＳＳを供給する接地電圧線２３、２７、３３、３７は、メタル層ＭＥＴで形成される。この際、前記メタル層ＭＥＴは、前記ビット層ＢＭＴより後工程で形成される。よって、前記電源電圧線２１、２５、３１、３５および前記接地電圧線２３、２７、３３、３７は、プリチャージトランジスタＴＲ１およびディスチャージトランジスタＴＲ２のソース／ドレイン接合に接続されるために前記ビット層ＢＭＴ２６、２８を経る（図５参照）。これにより、従来の不揮発性半導体メモリ装置において、前記ビットラインＢＬ１〜ＢＬ８が前記セルアレイ１０の一側領域に延在する場合、前記ビットラインＢＬ１〜ＢＬ８の半分は、電源電圧ＶＤＤおよび接地電圧ＶＳＳを提供するための前記ビット層（ＢＭＴ）２６、２８と交差するという問題点が発生する。かかる問題点を解決するために、従来の不揮発性半導体メモリ装置において、前記ビットラインＢＬ１〜ＢＬ８は、半分ずつに分けられ、前記セルアレイ１０の下方および上方に配置される電圧制御ブロック２０、３０に接続される。
【０００５】
ところが、ビットラインＢＬ１〜ＢＬ８が前記セルアレイ１０の下方および上方に分けられて延在する従来の不揮発性半導体メモリ装置は、入力または出力されるデータの間にスキュー(skew)が発生する可能性があるという欠点を持つ。すなわち、不揮発性半導体メモリ装置において、データを入出力するためのデータ入出力パッドは、下方または上方の縁部に配置できる。この場合、上方に延在するビットラインと下方に延在するビットラインとの間には、データ入出力パッドに達するデータバスにおいて、長さに顕著な差が発生する可能性がある。この際、入力または出力されるデータの間に著しいスキューが発生する。また、このようなデータスキューにより、入出力されるデータを制御するための制御回路の構成が非常に複雑になる。
【０００６】
そして、従来の不揮発性半導体メモリ装置では、セルアレイを基準として入出力パッドの反対方向に延在するビットラインの場合には、データを伝送するためのデータバスが不要に増加し、かつ、電圧制御ブロック、および入出力データをラッチするラッチブロックを制御するための制御信号が無駄に増加し、これにより消耗されるレイアウト面積が増加するという欠点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置が提供される。本発明の不揮発性半導体メモリ装置は、一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備える。
【０００９】
好ましくは、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。
また、好ましくは、前記電圧線金属層は、前記ビット層より先立った工程で形成される。
【発明の効果】
【００１０】
上述した本発明の不揮発性半導体メモリ装置によれば、一つのセルアレイから延在するビットラインは、同じ方向の領域に配置する電圧制御回路およびラッチブロックに連結される。したがって、入力または出力されるデータの間におけるスキューは著しく緩和できる。そして、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。
【発明を実施するための最良の形態】
【００１１】
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能および構成についての詳細な記述は省略する。
【００１２】
以下に添付図面を参照しながら、本発明の好適な実施形態について説明することにより、本発明を詳細に説明する。
図６は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を回路的に示す図、図７は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を示すレイアウト図である。図６および図７にはセルアレイ１００および電圧制御ブロック２００が示される。前記セルアレイ１００は、所定のピッチで一方向に配列される多数のビットラインＢＬ１〜ＢＬ８を内包する。この際、前記ビットラインＢＬ１〜ＢＬ８は、所定のビット層ＢＭＴで形成される。参考までに、図６および図７には８本のビットラインＢＬ１〜ＢＬ８のみが代表的に示されているが、これに限定されない。
【００１３】
前記ビットラインＢＬ１〜ＢＬ８には、図８に示すように、多数のメモリセルＭＣが連結される。前記ビットラインＢＬ１〜ＢＬ８を介して、自分に連結されるメモリセルＭＣにデータを入力（プログラム）しあるいは前記メモリセルＭＣに格納されたデータを出力する。セルアレイ１００は、共通ソースラインＣＳＬを内包する。前記共通ソースラインＣＳＬは、対応する前記ビットラインＢＬに連結されるメモリセルＭＣに所定のソース電圧（一般に、接地電圧ＶＳＳ）を提供する。
【００１４】
参考のため、図８にはＮＡＮＤ型の不揮発性半導体メモリ装置のセルアレイ１００の一部が示されている。すなわち、各者のワードラインＷＬ１〜ＷＬｎによってゲーティングされる多数のメモリセルＭＣがストリング構造を成して対応ビットラインＢＬに連結される。ここで、信号ＳＳＬは、特定のストリングを選択するストリング選択信号を示し、信号ＧＳＬは、前記メモリセルＭＣに前記共通ソースラインＣＳＬのソース電圧を提供するように制御するグラウンド選択信号を示す。この際、図８の前記ビットラインＢＬは、図６および図７におけるビットラインＢＬ１〜ＢＬ８のいずれか一つになれる。
【００１５】
一方、前記共通ソースラインＣＳＬは、共通ソース層ＣＭＴで形成される。この際、前記共通ソース層ＣＭＴは、前記ビット層ＢＭＴより先立った工程で形成される。したがって、前記共通ソース層ＣＭＴと前記ビット層ＢＭＴが平面上で重なり合う場合、前記共通ソース層ＣＭＴは、前記ビット層ＢＭＴの下に位置する。
【００１６】
前記電圧制御ブロック２００は、各者のビットラインＢＬ１〜ＢＬ８に対応する多数の電圧制御回路ＴＤＳ１〜ＴＤＳ８を含む。そして、前記電圧制御回路ＴＤＳ１〜ＴＤＳ８それぞれは、プリチャージトランジスタＴＤ１〜ＴＤ８およびディスチャージトランジスタＴＳ１〜ＴＳ８を有する。前記プリチャージトランジスタＴＤ１〜ＴＤ８は、対応する前記ビットラインＢＬ１〜ＢＬ８を電源電圧ＶＤＤにプリチャージする。前記ディスチャージトランジスタＴＳ１〜ＴＳ８は、前記ビットラインＢＬ１〜ＢＬ８を接地電圧ＶＳＳにディスチャージする。
【００１７】
図６および図７において、信号ＳＨＬＤＨｅは、プリチャージトランジスタＴＤ１、ＴＤ３、ＴＤ５、ＴＤ７を制御して、対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７を電源電圧ＶＤＤにプリチャージさせる。信号ＳＨＬＤＬｅは、ディスチャージトランジスタＴＳ１、ＴＳ３、ＴＳ５、ＴＳ７を制御して、対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７を接地電圧ＶＳＳにディスチャージさせる。
【００１８】
そして、図６および図７において、信号ＳＨＬＤＨｏは、プリチャージトランジスタＴＤ２、ＴＤ４、ＴＤ６、ＴＤ８を制御して、対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８を電源電圧ＶＤＤにプリチャージさせる。信号ＳＨＬＤＬｏは、ディスチャージトランジスタＴＳ２、ＴＳ４、ＴＳ６、ＴＳ８を制御して、対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８を接地電圧ＶＳＳにディスチャージさせる。
【００１９】
本実施形態において、信号ＳＨＬＤＨｅおよび信号ＳＨＬＤＬｅに対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７に連結されるメモリセルが選択される場合、信号ＳＨＬＤＨｏおよび信号ＳＨＬＤＬｏに対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号ＳＨＬＤＨｏおよび信号ＳＨＬＤＬｏに対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８に連結されるメモリセルが選択される場合、信号ＳＨＬＤＨｅおよび信号ＳＨＬＤＬｅに対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、隣接するビットラインを電気的にシールドする役割を行う。
【００２０】
したがって、信号ＳＨＬＤＨｅおよび信号ＳＨＬＤＬｅに対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７と、信号ＳＨＬＤＨｏおよび信号ＳＨＬＤＬｏに対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８は、それぞれビットライン対を形成して駆動される。
【００２１】
図９ａおよび図９ｂそれぞれは図７の電圧制御ブロック２００のレイアウトの一部ずつを具体的に示す図である。図９ａおよび図９ｂを参照すると、前記プリチャージトランジスタＴＤ１〜ＴＤ８に電源電圧ＶＤＤを提供する電源電圧線２１０、２５０、３１０、３５０、および前記ディスチャージトランジスタＴＳ１〜ＴＳ８に接地電圧ＶＳＳを提供する接地電圧線２３０、２７０、３３０、３７０は、所定の「電圧線金属層」で実現される。本明細書において、前記電源電圧線２１０、２５０、３１０、３５０と前記接地電圧線２３０、２７０、３３０、３７０は、「電源供給線」とも呼ばれる。
【００２２】
好ましくは、前記「電圧線金属層」は、前記共通ソース層ＣＭＴと同一である。
一方、前記電源電圧線２１０、２５０、３１０、３５０および前記接地電圧線２３０、２７０、３３０、３７０を形成する共通ソース層ＣＭＴは、前記ビットラインＢＬ１〜ＢＬ８を形成するビット層ＢＭＴと互いに接続されない。すなわち、前記電源電圧線２１０、２５０、３１０、３５０および前記接地電圧線２３０、２７０、３３０、３７０は、図１０に示すように、前記プリチャージトランジスタＴＤ１〜ＴＤ８およびディスチャージトランジスタＴＳ１〜ＴＳ８のソース／ドレイン接合に直接接続される。したがって、ビットラインＢＬ１〜ＢＬ８はいずれも前記セルアレイ１００の一側領域に延在できる。
【００２３】
したがって、図６および図７に示すように、前記電圧制御ブロック２００に内包される前記多数の電圧制御回路ＴＤＳ１〜ＴＤＳ８は、前記セルアレイ１００の一側領域に配置される。
【００２４】
一方、前記プリチャージトランジスタＴＤ１〜ＴＤ８および前記ディスチャージトランジスタＴＳ１〜ＴＳ８のゲート端子、および信号ＳＨＬＤＨｅ、ＳＨＬＤＬｅ、ＳＨＬＤＨｏおよびＳＨＬＤＬｏを案内する信号線は、ポリシリコンＰＯＬＹで形成される。
【００２５】
本実施形態において、隣接する２本のビットラインは、一組のビットライン対を成して駆動され、同一のラッチブロック４１０、４２０、４３０、４４０に連結される。本明細書では、一組のビットライン対を成す隣接する２本のビットラインに連結される２つの電圧制御回路は「電圧制御回路対」とも呼ばれる。
【００２６】
前記ビットライン対ＢＬ１／ＢＬ２、ＢＬ３／ＢＬ４、ＢＬ５／ＢＬ６、ＢＬ７／ＢＬ８に対応する前記電圧制御回路対ＴＤＳ１／ＴＤＳ２、ＴＤＳ３／ＴＤＳ４、ＴＤＳ５／ＴＤＳ６、ＴＤＳ７／ＴＤＳ８は、前記ソース共通ラインＣＳＬが延長される方向であるが、お互い異なる第１行および第２行に交互的に配置される。すなわち、前記電圧制御回路対ＴＤＳ１／ＴＤＳ２、ＴＤＳ５／ＴＤＳ６は第１行に配置され、前記電圧制御回路対ＴＤＳ３／ＴＤＳ４、ＴＤＳ７／ＴＤＳ８は第２行に配置される。このように電圧制御回路対が第１行および第２行に交互的に配置される場合、アクティブ領域のレイアウトが容易であるという利点がある。
【００２７】
図１１は本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。図１２は図１１の電圧制御ブロック２００’のレイアウトを示す図である。
【００２８】
図１１の実施形態は、ビットラインＢＬ１〜ＢＬ８が、前記セルアレイ１００’の一側領域に配置される電圧制御ブロック２００’に延在し、前記電圧制御ブロック２００’に内包される各者の電圧制御回路ＴＤＳ１〜ＴＤＳ８に連結されるという点においては、図６の実施形態と同様である。
【００２９】
一方、図６の実施形態では、前記電圧制御回路対ＴＤＳ１／ＴＤＳ２、ＴＤＳ３／ＴＤＳ４、ＴＤＳ５／ＴＤＳ６、ＴＤＳ７／ＴＤＳ８が、お互い異なる第１行および第２行に交互的に配置されることは前述したとおりである。これに対し、図１１の実施形態では、前記電圧制御回路ＴＤＳ１／ＴＤＳ２、ＴＤＳ３／ＴＤＳ４、ＴＤＳ５／ＴＤＳ６、ＴＤＳ７／ＴＤＳ８は、一つの行に一列に配列される。
【００３０】
この場合、電圧制御ブロック２００’のためのレイアウト面積は、図１２に示すように、著しく減少できる。
【００３１】
図１１および図１２に示される本発明の他の一実施形態に係る不揮発性半導体メモリ装置において、隣接する２本のビットラインが、一組のビットライン対を成して駆動され且つ同一のラッチブロック４１０’、４２０’、４３０’、４４０’に連結されるという点は、図６〜図１０に示される本発明の一実施形態の場合と同様である。
【００３２】
本実施形態において、信号ＳＨＬＤＨｅおよび信号ＳＨＬＤＬｅに対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７に連結されるメモリセルが選択される場合、信号ＳＨＬＤＨｏおよび信号ＳＨＬＤＬｏに対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号ＳＨＬＤＨｏおよびＳＨＬＤＬｏに対応するビットラインＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８に連結されるメモリセルが選択される場合、信号ＳＨＬＤＨｅおよび信号ＳＨＬＤＬｅに対応するビットラインＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、隣接するビットラインを電気的にシールドする役割を行う。
【００３３】
そして、本発明の他の一実施形態における信号ＳＨＬＤＨｅ、信号ＳＨＬＤＬｅ、信号ＳＨＬＤＨｏおよび信号ＳＨＬＤＬｏの作用も、本発明の一実施形態の場合と同様である。また、本発明の他の一実施形態におけるプリチャージトランジスタＴＤ１〜ＴＤ８およびディスチャージトランジスタＴＳ１〜ＴＳ８の作用も、本発明の一実施形態の場合と同様である。
【００３４】
本発明は、図示された一実施形態を参考として説明されたが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または均等な他の実施形態に想到し得ることを理解できるであろう。
【００３５】
例えば、本発明では、電圧供給線を形成する電圧線金属層が共通ソース層と同一である実施形態が示されて述べられた。ところが、本発明の技術的思想は、前記電圧線金属層が前記共通ソース層ではない実施形態によっても具現できる。但し、この場合、前記電圧線金属層は前記ビット層より先立った工程で形成されることが要求される。
よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００３６】
本発明は、一つのセルアレイから延在するビットラインが、同じ方向の領域に配置される電圧制御回路およびラッチブロックに連結されるようにして、入力または出力されるデータの間におけるスキューを緩和するものであって、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【００３７】
【図１】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図２】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図３】図２のセルアレイの下方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図４】図２のセルアレイの上方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図５】図３のレイアウトにおいてＡ−Ａ’に沿った断面図である。
【図６】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図７】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図８】図６のセルアレイにおけるビットラインおよび共通ソースラインを説明するための図である。
【図９ａ】図７の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図９ｂ】図７の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図１０】図９ａのレイアウトにおけるＢ−Ｂ’に沿った断面図である。
【図１１】本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図１２】図１１の電圧制御ブロックのレイアウトを示す図である。
【符号の説明】
【００３８】
ＢＬ１〜ＢＬ８    ビットライン
ＢＭＴ    ビット層
ＣＳＬ    共通ソースライン
ＣＭＴ    共通ソース層
ＶＤＤ    電源電圧
ＶＳＳ    接地電圧
１００、１００’    セルアレイ
２００、２００’    電圧制御ブロック
ＴＤＳ１〜ＴＤＳ８    電圧制御回路
ＴＤ１〜ＴＤ８    プリチャージトランジスタ
ＴＳ１〜ＴＳ８    ディスチャージトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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