(57)【要約】【課題】破壊読み出しを行うメモリを利用して、正しいレスポンス値の生成を成功させないデータ処理装置及び方法を提供すること。【解決手段】メモリセルに読み出されたデータを残さない機能を有するメモリ部１０と、所定のデータ処理を行うデータ処理部１１と、メモリ部１０に格納されているデータを読み出し、読み出したデータをデータ処理部１１に供給し、データ処理部１１による処理後のデータをメモリ部１０に書き込むデータ読出／書込部１２と、外部から入力される高周波信号に応じて電力を生成し、当該電力から所定の電圧を生成し、当該電圧をデータ処理部１１及びデータ読出／書込部１２等に供給する電圧供給部１３と、外部から供給される高周波信号のＯＮ／ＯＦＦの数をカウントするカウント部１４と、データ読出／書込部１２によるデータの読み出し及び書き込み動作をカウント部１４によるカウント値に基づいて間欠的に制御する制御部１５とを備える。【選択図】図１
2007323383.tif 000002
【特許請求の範囲】
【請求項１】
データが蓄積される複数のメモリセルを有し、当該メモリセルからデータが読み出された場合に、当該メモリセルに読み出されたデータを残さない機能を有するメモリ手段と、
所定のデータ処理を行うデータ処理手段と、
前記メモリ手段に格納されているデータを読み出し、読み出したデータを前記データ処理手段に供給し、前記データ処理手段による処理後のデータをメモリ手段に書き込むデータ読出／書込手段と、
所定の電圧を生成し、生成した電圧を前記データ処理手段及び前記データ読出／書込手段に供給する電圧供給手段と、
前記電圧供給手段により生成される電圧のＯＮ／ＯＦＦの数をカウントするカウント手段と、
前記カウント手段によるカウント数に基づいて、前記データ読出／書込手段によるデータの読み出し及び書き込み動作を間欠的に制御する制御手段とを備えることを特徴とするデータ処理装置。
【請求項２】
請求項１記載のデータ処理装置において、
前記メモリ手段は、基板上に、
データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部と、
前記データ書込部によるデータの書き込み動作を制御し、前記データ読出部によるデータの読み出し動作を制御する制御部とを備え、
前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とするデータ処理装置。
【請求項３】
請求項１記載のデータ処理装置において、
前記メモリ手段は、基板上に、
データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、
前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部とを備え、
前記データ書込部によるデータの書き込み動作及び前記データ読出部によるデータの読み出し動作は、前記基板の外部に存する外部制御部により制御され、
前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持されることを特徴とするデータ処理装置。
【請求項４】
請求項１記載のデータ処理装置において、
前記電圧供給手段は、外部から入力される電力用の信号に応じて所定の電圧を生成することを特徴とするデータ処理装置。
【請求項５】
データが蓄積される複数のメモリセルを有し、当該メモリセルからデータが読み出された場合に、当該メモリセルに読み出されたデータを残さない機能を有するメモリ手段と、所定のデータ処理を行うデータ処理手段と、所定の電圧を生成し、生成した電圧を前記データ処理手段に供給する電圧生成手段とを備えるデータ処理装置によるデータ処理方法において、
前記電圧生成手段により生成される電圧のＯＮ／ＯＦＦの数に基づいて、前記メモリ手段に格納されているデータを読み出す第１の読出工程と、
前記第１の読出工程により読み出したデータを前記データ処理手段によりデータ処理を行うデータ処理工程と、
前記データ処理工程による処理後のデータを前記メモリ手段に書き込む書込工程と、
前記電圧生成手段により生成される電圧のＯＮ／ＯＦＦの数に基づいて、前記書込工程により前記メモリ手段に書き込まれたデータを読み出し、読み出したデータを前記データ処理装置の外部に出力する第２の読出工程とを有することを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、破壊読み出しを行うメモリを備え、所定のデータ処理を行うデータ処理装置及び方法に関する。
【背景技術】
【０００２】
現在、データの一時書き込みや保存のために、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やフラッシュメモリ等の種々のメモリがある。これらのメモリにおいては、特性に応じたメリットとデメリットがあり、例えば、ＳＲＡＭでは、データの保持に電源が必要である、というデメリットがある一方、データのアクセス速度が高速である、というメリットがあり、また、フラッシュメモリでは、データのアクセス速度が低速である、というデメリットがある一方、データの保持に電源が不要である、というメリットがある。
【０００３】
したがって、各メモリは、それぞれのメリットとデメリットの特性が勘案され、適宜、様々な分野・技術の利用に供されている。
【０００４】
例えば、チャレンジ・レスポンス方式を利用したデータ認証においては、クライアント装置は、サーバ装置から供給されたチャレンジ値をメモリに保存し、当該メモリからチャレンジ値を読み出してレスポンス値生成部によりレスポンス値を生成し、生成したレスポンス値をサーバ装置に供給する。そして、サーバ装置は、クライアント装置から供給されたレスポンス値と、チャレンジ値に基づいて自ら生成したレスポンス値とを比較することによりデータの認証を行う。
【特許文献１】特開２００３−３３７９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、クライアント装置に備えられているメモリが不揮発性メモリであった場合には、サーバ装置から供給されたチャレンジ値を不正に読み出されてしまう可能性がある。
【０００６】
そこで、クライアント装置のメモリにＤＲＡＭ等の揮発性メモリを利用し、揮発性メモリに供給される電源を遮断することによりデータを消去することにより、メモリに記憶されているデータの不正利用を回避する技術が提案されている（例えば、特許文献１参照。）。
【０００７】
ところが、このようにセキュリティ・レベルを向上させても、悪意のある者が自らランダムにチャレンジ値を生成し、クライアント装置のレスポンス値生成部を利用してレスポンス値を生成する、いわゆる総当り攻撃を実行することにより、僅かな時間で正しいレスポンス値が生成されてしまう可能性がある。
【０００８】
本発明では、いわゆる破壊読み出しを行うメモリを利用して、悪意のある者からの総当り攻撃によっても、僅かな時間で正しいレスポンス値の生成を成功させないデータ処理装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のデータ処理装置は、上述の課題を解決するために、データが蓄積される複数のメモリセルを有し、当該メモリセルからデータが読み出された場合に、当該メモリセルに読み出されたデータを残さない機能を有するメモリ手段と、所定のデータ処理を行うデータ処理手段と、前記メモリ手段に格納されているデータを読み出し、読み出したデータを前記データ処理手段に供給し、前記データ処理手段による処理後のデータをメモリ手段に書き込むデータ読出／書込手段と、所定の電圧を生成し、生成した電圧を前記データ処理手段及び前記データ読出／書込手段に供給する電圧供給手段と、前記電圧供給手段により生成される電圧のＯＮ／ＯＦＦの数をカウントするカウント手段と、前記カウント手段によるカウント数に基づいて、前記データ読出／書込手段によるデータの読み出し及び書き込み動作を間欠的に制御する制御手段とを備える。
【００１０】
この発明によれば、メモリ手段からデータが読み出された際に当該データがメモリ手段から消去され、かつ、データの処理に常に一定の時間を要するので、例えば、悪意のある者からの総当り攻撃によっても、僅かな時間で正しいデータの処理結果を与えることがなく、セキュリティ・レベルの一層の向上に寄与することができる。
【００１１】
また、本発明のデータ処理装置では、メモリ手段は、基板上に、データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部と、前記データ書込部によるデータの書き込み動作を制御し、前記データ読出部によるデータの読み出し動作を制御する制御部とを備え、前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持される。
【００１２】
この発明によれば、メモリ手段にデータの再書き込み動作を行う制御部を有さないため、データ読出部により任意のメモリセルからデータが反転読み出された後、当該メモリセルに対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。
【００１３】
また、本発明のデータ処理装置では、メモリ手段は、基板上に、データ記憶手段として強誘電体材料を使用した強誘電体キャパシタを用いたメモリセルと、マトリクス状に複数個並んで配置されている前記メモリセルの中から任意のメモリセルを選択する選択信号が供給される選択線と、前記メモリセルに第１の電圧が供給される第１の電圧供給線と、前記メモリセルに第２の電圧が供給される第２の電圧供給線とから構成されるメモリ部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルにデータを書き込むデータ書込部と、前記選択線を介して前記選択信号を供給して任意のメモリセルを選択し、当該メモリセルに書き込まれているデータを読み出すデータ読出部とを備え、前記データ書込部によるデータの書き込み動作及び前記データ読出部によるデータの読み出し動作は、前記基板の外部に存する外部制御部により制御され、前記メモリセルは、前記データ読出部によりデータが読み出された後は、当該データが一定の記憶状態に保持される。
【００１４】
この発明によれば、メモリ手段の基板上にデータ書込部とデータ読出部を制御する機能を実装しないため、基板を小規模化することができる。また、この発明によれば、データ読出部により任意のメモリセルからデータが反転読み出しをされた後、当該メモリセルに対してデータの再書き込み動作が行われないため、同一データが複数個存在する状態を回避することができる。
【００１５】
また、本発明のデータ処理装置では、電圧供給手段は、外部から入力される電力用の信号に応じて所定の電圧を生成することを特徴とする。
【００１６】
この発明によれば、データ処理装置は、電池等の電源供給手段を有さないため、装置全体を小規模化することができる。
【００１７】
また、本発明のデータ処理方法は、上述の課題を解決するために、データが蓄積される複数のメモリセルを有し、当該メモリセルからデータが読み出された場合に、当該メモリセルに読み出されたデータを残さない機能を有するメモリ手段と、所定のデータ処理を行うデータ処理手段と、所定の電圧を生成し、生成した電圧を前記データ処理手段に供給する電圧生成手段とを備えるデータ処理装置によるデータ処理方法において、前記電圧生成手段により生成される電圧のＯＮ／ＯＦＦの数に基づいて、前記メモリ手段に格納されているデータを読み出す第１の読出工程と、前記第１の読出工程により読み出したデータを前記データ処理手段によりデータ処理を行うデータ処理工程と、前記データ処理工程による処理後のデータを前記メモリ手段に書き込む書込工程と、前記電圧生成手段により生成される電圧のＯＮ／ＯＦＦの数に基づいて、前記書込工程により前記メモリ手段に書き込まれたデータを読み出し、読み出したデータを前記データ処理装置の外部に出力する第２の読出工程とを有することを特徴とする。
【００１８】
この発明によれば、メモリ手段からデータが読み出された際に当該データがメモリ手段から消去され、かつ、データの処理に常に一定の時間を要するので、例えば、悪意のある者からの総当り攻撃によっても、僅かな時間で正しいデータの処理結果を与えることがなく、セキュリティ・レベルの一層の向上に寄与することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
本発明に係るデータ処理装置１は、図１に示すように、データが蓄積される複数のメモリセルを有し、当該メモリセルからデータが読み出された場合に、当該メモリセルに読み出されたデータを残さない機能を有するメモリ部１０と、所定のデータ処理を行うデータ処理部１１と、メモリ部１０に格納されているデータを読み出し、読み出したデータをデータ処理部１１に供給し、データ処理部１１による処理後のデータをメモリ部１０に書き込むデータ読出／書込部１２と、外部から入力される高周波信号に応じて電力を生成し、当該電力から所定の電圧を生成し、当該電圧をデータ処理部１１及びデータ読出／書込部１２等に供給する電圧供給部１３と、外部から供給される高周波信号のＯＮ／ＯＦＦの数をカウントするカウント部１４と、データ読出／書込部１２によるデータの読み出し及び書き込み動作をカウント部１４によるカウント値に基づいて間欠的に制御する制御部１５とを備える。また、データ処理装置１は、外部機器とデータの送受信を行うインターフェース（Ｉ／Ｆ）部１６と、所定のプログラムが格納されているＲＯＭ１７と、プログラムが展開され、ワーキングメモリとして利用されるＲＡＭ１８とが備えられている。
【００２１】
メモリ部１０は、詳細な構成については後述するが、例えば、強誘電体材料から構成されるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリであって、データが読み出された際に、当該データを残さない、いわゆる破壊読み出しとなるメモリである。
【００２２】
データ処理部１１は、供給されたデータに基づいて、所定の暗号化処理を行う処理部である。データ処理部１１は、例えば、暗号化を行う処理部であり、供給されたデータに基づいてハッシュ関数（不可逆な一方向関数）によりハッシュ値を生成する。
【００２３】
データ読出／書込部１２は、制御部１５からの制御にしたがって、メモリ部１０の任意の場所（アドレス）にデータを書き込み、また、メモリ部１０の任意の場所（アドレス）に書き込まれているデータを読み出す処理を行う。
【００２４】
電圧供給部１３は、例えば、ＤＣ−ＤＣコンバータにより構成されており、Ｉ／Ｆ部１６を介して外部から供給される高周波信号（ＲＦ、Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）に基づいて電力を生成し、生成した電力に基づいて所定の電圧を生成し、生成した電圧をデータ処理装置１の各部に供給する。電圧供給部１３は、例えば、外部から供給される高周波信号に基づいて電磁誘導により電力を生成する。
【００２５】
カウント部１４は、外部から供給される高周波信号のＯＮ／ＯＦＦの数をカウントする。カウント部１４は、カウントした数を制御部１５に供給する。なお、データ処理部１１は、内部に電力を生成する電源部を有している構成であっても良い。このような構成の場合には、カウント部１４は、電源部のＯＮ／ＯＦＦ動作に応じた数をカウントする。
【００２６】
制御部１５は、Ｉ／Ｆ部１６を介して外部から供給された所定のコマンドに基づいて、ＲＯＭ１７に格納されている所定のプログラムを読み出し、読み出したプログラムをＲＡＭ１８に展開する。制御部１５は、ＲＡＭ１８に展開されているプログラムの動作に応じて、所定の制御を行う。
【００２７】
＜メモリ部１０の第１の構成例＞
ここで、メモリ部１０の第１の構成例について説明する。メモリ部１０Ａは、図２に示すように、基板（Ｃｈｉｐ）３０上に、強誘電体膜がデータの蓄積メモリとして構成されるメモリセル１００と、マトリクス状に複数個並んで配置されているメモリセル１００の中から任意のメモリセル１００を選択する選択信号Ｓ１が供給される選択線（以降、ワードライン（ＷＬ、Ｗｏｒｄ  Ｌｉｎｅ）と呼ぶ。）１０１と、メモリセル１００に第１の電圧Ｖ１が供給される第１の電圧供給線（以降、ビットライン（ＢＬ、Ｂｉｔ  Ｌｉｎｅ）と呼ぶ。）１０２と、メモリセル１００に第２の電圧Ｖ２が供給される第２の電圧供給線（以降、プレートライン（ＰＬ、Ｐｌａｔｅ  Ｌｉｎｅ）と呼ぶ。）１０３とから構成されるメモリセル群３１と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００にデータを書き込むデータ書込部３２と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００に書き込まれているデータを読み出すデータ読出部３３と、データ書込部３２によるデータの書き込み動作を制御し、また、データ読出部３３によるデータの読み出し動作を制御する制御部３４とを備える。
【００２８】
また、メモリセル１００は、データ読出部３３によりデータが反転して読み出された後は、データの再書き込み動作が行われず、その状態（反転状態）が維持される。
【００２９】
ここで、メモリセル群３１の構成について詳述する。メモリセル群３１は、図３に示すように、複数のメモリセル１００と、ＷＬ１０１に選択信号Ｓ１を供給するＷＬ駆動部１０４と、ＢＬ１０２に第１の電圧Ｖ１を供給するＢＬ駆動部１０５と、ＰＬ１０３に第２の電圧Ｖ２を供給するＰＬ駆動部１０６とを備える。
【００３０】
メモリセル１００は、図４に示すように、トランジスタ１１０と、強誘電体膜から構成される強誘電体キャパシタ１１１とから構成されており、トランジスタ１１０のゲート端子にＷＬ１０１が接続され、また、トランジスタ１１０のドレイン端子（又はソース端子）にＢＬ１０２が接続され、また、トランジスタ１１０のソース端子（又はドレイン端子）に強誘電体キャパシタ１１１の一方側の端子が接続され、さらに、強誘電体キャパシタ１１１の他方側の端子にＰＬ１０３が接続されている。また、強誘電体膜の材料としては、ＰＺＴ（ジルコン酸チタン酸鉛）等のペロブスカイト化合物系や、ＳＢＺ（チタン酸バリウム・ストロンチウム）等の層状ペロブスカイト化合物系が用いられる。また、本実施例では、メモリセル１００は、いわゆる１Ｔ／１Ｃ型を示しているが、これに限定されず、例えば、２Ｔ／２Ｃ型等であっても良い。
【００３１】
ＷＬ駆動部１０４は、行方向アドレスデコーダを有しており、アドレス選択されたＷＬ１０１に、データの書き込み又は読み出しに応じた電位を供給する。
【００３２】
ＢＬ駆動部１０５は、列方向アドレスデコーダと、センスアンプ回路とを有しており、アドレス選択されたＢＬ１０２に、データの書き込み又は読み出しに応じた電位を供給する。また、ＢＬ駆動部１０５は、データの読み出し時においては、ＢＬ１０２を介してセンスアンプ回路に供給される電圧をセンスアンプ回路において増幅し、増幅後の信号を外部に出力する。
【００３３】
ＰＬ駆動部１０６は、行方向アドレスデコーダを含んで構成されており、アドレス選択されたＰＬ１０３に、データの書き込み又は読み出しに応じた電位を供給する。
【００３４】
ここで、メモリセル１００にデータを書き込む動作について説明する。データ書込部３２は、制御部３４による書き込み制御にしたがって、メモリセル群３１のＷＬ駆動部１０４と、ＢＬ駆動部１０５と、ＰＬ駆動部１０６に所定の信号を供給する。ＷＬ駆動部１０４は、データ書込部３２から供給された信号にしたがって、任意のＷＬ１０１を選択し、選択したＷＬ１０１に所定の選択信号を供給する。ＷＬ駆動部１０４により選択されたＷＬ１０１上のメモリセル１００は、ゲート端子に選択信号が供給されることによりトランジスタ１１０がＯＮ状態となる。
【００３５】
また、ＢＬ駆動部１０５は、データ書込部３２から供給された信号にしたがって、任意のＢＬ１０２を選択し、選択したＢＬ１０２に第１の電圧Ｖ１を供給する。また、ＰＬ駆動部１０６は、データ書込部３２から供給された信号にしたがって、任意のＰＬ１０３に所定の第２の電圧Ｖ２を供給する。
【００３６】
例えば、ＢＬ１０２に第１の電圧Ｖ１として０Ｖが印加され、ＰＬ１０３に第２の電圧Ｖ２としてＶｃｃが印加されると、強誘電体キャパシタ１１１には「０」が書き込まれ、また、ＢＬ１０２に第１の電圧Ｖ１としてＶｃｃが印加され、ＰＬ１０３に第２の電圧Ｖ２として０Ｖが印加されると、強誘電体キャパシタ１１１には「１」が書き込まれる。
【００３７】
また、強誘電体キャパシタ１１１は、ＷＬ１０１が非選択状態（トランジスタ１１０がＯＦＦ状態）になっても書き込まれたデータ（状態）を保持する。
【００３８】
つぎに、メモリセル１００に書き込まれているデータを読み出す動作について説明する。まず、外部からアドレス信号並びに読み出しを行うための読み出し制御信号が供給される。また、供給されたアドレス信号は、図示しないアドレスデコーダ回路部により、ＷＬ１０１とＰＬ１０３とを選択するためのＸデコード信号にデコードされ、センスアンプ回路やＢＬ１０２を選択するためのＹデコード信号にデコードされる。
【００３９】
また、Ｘデコード信号は、ＷＬ１０１に備えられているＷＬ駆動部１０４と、ＰＬ１０３に備えられているＰＬ駆動部１０６に供給される。ＷＬ駆動部１０４は、Ｘデコード信号に基づいて任意のＷＬ１０１を選択する。また、ＰＬ駆動部１０６は、Ｘデコード信号に基づいて任意のＰＬ１０３を選択する。
【００４０】
また、Ｙデコード信号は、ＢＬ１０２に備えられているＢＬ駆動部１０５に供給される。ＢＬ駆動部１０５は、Ｙデコード信号に基づいて任意のＢＬ１０２とセンスアンプ回路とを選択する。
【００４１】
また、外部から供給されたアドレス信号にしたがって、ＷＬ１０１並びにＰＬ１０３が選択されたメモリセル１００は、強誘電体キャパシタ１１１に記憶されているデータに応じた電圧をＢＬ１０２上に出力する。
【００４２】
一方、外部から供給された読み出し制御信号は、制御部１５に供給され、ＢＬ１０２並びにＢＬ駆動部１０５（センスアンプ回路）を動作させるタイミングを制御するための信号として用いられる。
【００４３】
また、ＢＬ１０２上に出力された電圧は、制御部１５によるＢＬ１０２を選択するタイミングと、センスアンプ回路を動作させるタイミングとにしたがって、増幅された後、読み出しデータとして外部に出力される。
【００４４】
また、強誘電体キャパシタ１１１は、「１」が読み出された場合には、分極状態が「１」の状態から「０」の状態に反転され、この反転状態を維持する、いわゆる破壊読み出しが行われる。なお、強誘電体キャパシタ１１１は、「０」が読み出された場合には、分極状態の反転が生じないため、データの読み出し後も「０」が維持される。
【００４５】
したがって、本発明に係るメモリ部１０Ａは、反転読み出しをした際に、従来から行われているデータの再書き込み動作を行う機能を有さないため、データ読出部３３により任意のメモリセル１００からデータが反転読み出された後、当該メモリセル１００に対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。なお、メモリ部からデータが読み出された後、同一のデータがメモリ部上に残ってしまうような従来型の構成の場合、データを読み出した回数分、同一のデータが存在してしまうことになる。そうなると、重複して存在するデータを悪用される問題があり、セキュリティを図る上で障害となる。
【００４６】
また、メモリ部１０Ａは、基板３０上に制御部３４を備えず、外部制御部により同様の制御が行われるような構成であっても良い。
【００４７】
このような構成によれば、基板３０上にデータ書込部３２とデータ読出部３３を制御する機能を実装しないため、基板３０を小規模化することができる。また、このような構成においても、データ読出部３３により任意のメモリセル１００からデータが反転読み出された後、当該メモリセル１００に対してデータの再書き込み動作が実行されず、同一データが複数個存在する状態を回避することができる。
【００４８】
ここで、強誘電体キャパシタ１１１に記憶されているデータが読み出される原理について説明する。図５は、強誘電体キャパシタ１１１のヒステリシス特性を有している。なお、図５中において、Ａ点は、「０」の状態を示し、Ｂ点は、「１」の状態を示す。ここで、「０」の状態とは、ＢＬ１０２側の電位を基準として、強誘電体キャパシタ１１１のＰＬ１０３が接続されている側の電位を正方向に電圧印加した場合に記憶されるデータの状態をいい、また、「１」の状態とは、ＢＬ１０２側の電位を基準として、強誘電体キャパシタ１１１のＰＬ１０３が接続されている側の電位を負方向に電圧印加した場合に記憶されるデータの状態をいう。
【００４９】
また、データの読み出し時には、ＢＬ１０２側を基準電位（図５中Ｃ点）として、強誘電体キャパシタ１１１のＰＬ１０３に正方向の電圧を印加する。そうすると、強誘電体キャパシタ１１１が「０」の状態に保持されている場合の電荷量（図５中Ｖ１）に比べ、強誘電体キャパシタ１１１が「１」の状態に保持されている場合の電荷量（図５中Ｖ２）の方が高く（多く）なる。センスアンプ回路は、このＢＬ１０２の電位の違いを検出し、データ読み出し動作を行う。
【００５０】
＜メモリ部１０の第２の構成例＞
つぎに、メモリ部１０の第２の構成例について以下に説明する。なお、上述したメモリ部１０Ａと同一の構成要素については、同一の番号を付し、詳細な説明を省略する。
【００５１】
メモリ部１０Ｂは、図６に示すように、基板３０上に、強誘電体キャパシタ１１１がデータの蓄積メモリとして構成されるメモリセル１００と、マトリクス状に複数個並んで配置されているメモリセル１００の中から任意のメモリセル１００を選択する選択信号Ｓ１が供給されるＷＬ１０１と、メモリセル１００に第１の電圧Ｖ１が供給されるＢＬ１０２と、メモリセル１００に第２の電圧Ｖ２が供給されるＰＬ１０３とから構成されるメモリセル群３１と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００にデータを書き込むデータ書込部３２と、ＷＬ１０１を介して選択信号Ｓ１を供給して任意のメモリセル１００を選択し、当該メモリセル１００に書き込まれているデータを読み出すデータ読出部３３と、データ書込部３２によるデータの書き込み動作を制御し、また、データ読出部３３によるデータの読み出し動作を制御する制御部３４と、データ読出部３３によりデータが読み出された任意のメモリセル１００に対して、読み出したデータと同一のデータを再書き込みするようにデータ書込部３２を制御するデータ再書込制御部３５を備える。
【００５２】
また、データ再書込制御部３５は、メモリセル群３１の動作確認検査を行う場合にのみデータの再書き込み動作を行い、それ以外の場合には再書き込み動作を行わないようにデータ書込部３２を制御する。
【００５３】
ここで、メモリセル群３１の動作確認検査を行う場合におけるデータの再書き込み動作について説明する。なお、強誘電体キャパシタ１１１から「１」を読み出した場合には、ＢＬ１０２の電位は、Ｖｃｃになっている。また、再書き込み動作は、データが反転読み出しをされた後所定期間内に実行されるものとする。
【００５４】
データ書込部３２は、データ再書込制御部３５によるデータの再書き込み制御にしたがって、ＰＬ駆動部１０６に所定の信号を供給する。ＰＬ駆動部１０６は、反転読み出しをされた強誘電体キャパシタ１１１が接続されているＰＬ１０３の電位を０Ｖにする。したがって、強誘電体キャパシタ１１１は、逆バイアスが印加されることになり、元の状態である「１」が再書き込みされる。
【００５５】
したがって、本発明に係るメモリ部１０Ｂは、工場出荷時においてメモリセル群３１の動作確認検査を行う場合には、基板３０上に搭載されているデータ再書込制御部３５を利用することができ、また、検査終了後には、データ再書込制御部３５の機能を無効（制限）にすることができる。ゆえに、本発明に係るメモリ部１０Ｂは、検査終了後においては、データ読出部３３により任意のメモリセル１００からデータが反転読み出しをされた後、当該メモリセル１００に対してデータの再書き込み動作が実行されないため、同一データが複数個存在する状態を回避することができる。
【００５６】
また、メモリ部１０Ｂは、基板３０上に制御部３４及びデータ再書込制御部３５を備えず、外部制御部により同様の制御が行われるような構成であっても良い。
【００５７】
このような構成によれば、基板３０上にデータ書込部３２とデータ読出部３３を制御する機能を実装しないため、基板３０を小規模化することができる。また、このような構成においても、工場出荷時においてメモリセル群３１の動作確認検査を行う場合には、基板３０上に搭載されているデータ再書込制御部３５を利用することができ、また、検査終了後には、データ再書込制御部３５の機能を無効（制限）にすることができる。また、本構成においても、検査終了後においては、データ読出部３３により任意のメモリセル１００からデータが反転読み出しをされた後、当該メモリセル１００に対してデータの再書き込み動作が実行されないため、同一データが複数個存在する状態を回避することができる。
【００５８】
＜データの間欠処理に関して＞
また、本発明に係るデータ処理装置１は、メモリ部１０に格納されているデータを読み出し、読み出したデータをデータ処理部１１で所定の処理を行い、処理後のデータをメモリ部１０に書き込む一連の処理動作を間欠的に行う。ここで、データ処理をする手順について図７に示すフローチャートを参照しながら説明する。なお、以下では、メモリ部１０の任意の場所（アドレス）に、処理対象となるデータが書き込まれているものとする。
【００５９】
ステップＳ１において、カウント部１４は、Ｉ／Ｆ部１６を介して供給される高周波信号のＯＮ／ＯＦＦの数をカウントし、そのカウント値を制御部１５に通知する。
【００６０】
ステップＳ２において、制御部１５は、カウント部１４から供給されるカウント値が所定の値に達するかどうかを判断し、所定の値に達している場合にはステップＳ３の工程に進む。なお、カウント値は、自由に設定ができるものとし、設定値が多い（高い）ほど、各工程の処理に時間を要するようになる。
【００６１】
ステップＳ３において、制御部１５は、カウント値が所定の値に達した場合には、メモリ部１０からデータを読み出すようにデータ読出／書込部１２を制御する。データ読出／書込部１２は、制御部１５による制御に応じて、メモリ部１０の任意のアドレスからデータを読み出し、読み出したデータをデータ処理部１１に供給する。また、メモリ部１０は、読み出されたデータに対して再書き込み動作を行わない、いわゆる破壊読み出しによるデータの読み出しが行われる。
【００６２】
ステップＳ４において、データ処理部１１は、供給されたデータに所定の処理を行う。
【００６３】
ステップＳ５において、データ読出／書込部１２は、ステップＳ４の工程による処理後のデータをメモリ部１０の任意の場所に書き込む。
【００６４】
ステップＳ６において、制御部１５は、カウント部１４から供給されるカウント値が所定の値に達するかどうかを判断し、所定の値に達している場合にはステップＳ７の工程に進む。
【００６５】
ステップＳ７において、制御部１５は、カウント値が所定の値に達した場合には、メモリ部１０からデータを読み出すようにデータ読出／書込部１２を制御する。データ読出／書込部１２は、制御部１５による制御に応じて、メモリ部１０の任意のアドレスからデータを読み出し、読み出したデータをＩ／Ｆ部１６を介して外部に出力する。また、メモリ部１０は、読み出されたデータに対して再書き込み動作を行わない、いわゆる破壊読み出しによりデータの読み出しが行われる。
【００６６】
このようにして、本発明に係るデータ処理装置１は、メモリ部１０が不揮発性メモリであり、かつデータの読み出し時に破壊読み出しが行われる特性を有するので、データの保持に電源を不要としつつ、メモリ部１０からデータが読み出された際に当該データが消去され、また、読み出したデータを電力のＯＮ／ＯＦＦに連動して処理するので、データ処理に常に一定の時間を要することになり、例えば、悪意のある者からの総当り攻撃によっても、僅かな時間で正しいデータ処理の結果を与えることがなく、セキュリティ・レベルの一層の向上に寄与することができる。
【００６７】
なお、本実施例では、メモリ部１０をＦｅＲＡＭとして説明を行ったが、破壊読み出しができるメモリであれば良く、例えば、ＤＲＡＭ等であっても良い。なお、ＤＲＡＭは、揮発メモリであるため、データを保持するために所定の電圧の供給がされているものとする。
【図面の簡単な説明】
【００６８】
【図１】本発明に係るデータ処理装置の構成を示すブロック図である。
【図２】本発明に係るデータ処理装置に備えられているメモリ部の第１の構成を示すブロック図である。
【図３】図２に示すメモリ部に備えられているメモリセル群の構成を示すブロック図である。
【図４】図３に示すメモリセル群に備えられている一のメモリセルの構成を示すブロック図である。
【図５】強誘電体キャパシタのヒステリシス特性を示す図である。
【図６】本発明に係るデータ処理装置に備えられているメモリ部の第２の構成を示すブロック図である。
【図７】本発明に係るデータ処理装置により行われる間欠的なデータ処理についての説明に供するフローチャートである。
【符号の説明】
【００６９】
１…データ処理装置、１０…メモリ部、１１…データ処理部、１２…データ読出／書込部、１３…電圧供給部、１４…カウント部、１５…制御部、１６…インターフェース（Ｉ／Ｆ）部、１７…ＲＯＭ、１８…ＲＡＭ、３０…基板、３１…メモリセル群、３２…データ書込部、３３…データ読出部、３４…制御部、３５…データ再書込制御部、１００…メモリセル、１０１…選択線（ワードライン（ＷＬ））、１０２…第１の電圧供給線（ビットライン（ＢＬ））、１０３…第２の電圧供給線（プレートライン（ＰＬ））、１０４…ＷＬ駆動部、１０５…ＢＬ駆動部、１０６…ＰＬ駆動部、１１０…トランジスタ、１１１…強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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