(57)【要約】【課題】  外部信号を用いずにクロック信号のデューティを正確に測定及び補正する。【解決手段】  半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられている。デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。このとき、デューティ測定回路部２の遅延回路と対をなすデューティ補正回路部３の遅延回路が選択されて、補正前クロック信号ＣＬＫＡのデューティがデューティ補正回路部３で補正される。【選択図】  図１
2007198880.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比５０％、５０％よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短いクロック信号と、
前記クロック信号を入力し、前記クロック信号を遅延させる遅延時間が異なる複数の遅延手段を有し、出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記遅延手段の遅延時間を前記クロック信号のデューティとして測定するデューティ測定回路部と、
を具備することを特徴とする半導体集積回路。
【請求項２】
デューティ比５０％、５０％の第１のクロック信号よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短い第２のクロック信号と、
前記第２のクロック信号を入力し、前記第２のクロック信号を遅延させる遅延時間が異なる複数の第１の遅延手段を有し、出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記第１の遅延手段の第１の遅延時間を前記第２のクロック信号のデューティとして測定するデューティ測定回路部と、
前記第２のクロック信号を入力し、前記第２のクロック信号を遅延させる遅延時間が異なる複数の第２の遅延手段を有し、前記第１のクロック信号のデューティ５０％の時間から前記第１の遅延時間を引いた第２の遅延時間を有する前記第２の遅延手段を選択し、前記第２の遅延時間を用いて前記第２のクロック信号のデューティを補正するデューティ補正回路部と、
を具備することを特徴とする半導体集積回路。
【請求項３】
デューティ比５０％、５０％の第１のクロック信号よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短い第２のクロック信号と、
前記第２のクロック信号とは周波数が異なり、“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短い第３のクロック信号と、
前記第２及び第３のクロック信号を遅延させる異なる遅延時間を有する複数の第１及び第２の遅延手段の情報の組み合わせテーブルを格納するレジスタと、
前記第２或いは第３のクロック信号を入力し、前記第２或いは第３のクロック信号を遅延させる遅延時間が異なる前記複数の第１の遅延手段を有し、前記組み合わせテーブルにもとづいて、出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記第１の遅延手段の第１の遅延時間を前記第２或いは第３のクロック信号のデューティとして測定するデューティ測定回路部と、
前記第２或いは第３のクロック信号を入力し、前記第２或いは第３のクロック信号を遅延させる遅延時間が異なる前記複数の第２の遅延手段を有し、前記組み合わせテーブルにもとづいて、前記第２或いは第３のクロック信号の１周期の１／２の時間から前記第１の遅延時間を引いた第２の遅延時間を有する前記第２の遅延手段を選択し、前記第２の遅延時間を用いて前記第２或いは第３クロック信号のデューティを補正するデューティ補正回路部と、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記第１及び第２の遅延手段は、インバータチェーンから構成されていることを特徴とする請求項２又は３に記載の半導体集積回路。
【請求項５】
デューティ比５０％、５０％の第１のクロック信号よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短い第２のクロック信号をデューティ測定回路部及びデューティ補正回路部を入力するステップと、
前記デューティ測定回路部に設けられる複数の第１の遅延手段により、前記第２のクロック信号を遅延させ、前記デューティ測定回路部の出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記第１の遅延手段の第１の遅延時間を前記第２のクロック信号のデューティとして測定するステップと、
前記デューティ補正回路部に設けられ、前記第２のクロック信号を遅延させる複数の第２の遅延手段の中から、前記第１のクロック信号のデューティ５０％の時間から前記第１の遅延時間を引いた第２の遅延時間を有する前記第２の遅延手段を選択し、前記第２の遅延時間を用いて前記第２のクロック信号のデューティを補正するステップと、
を具備することを特徴とする半導体集積回路を用いたデューティ測定・補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のデューティを測定及び補正する半導体集積回路及びデューティ測定・補正方法に関する。
【背景技術】
【０００２】
デジタルＬＳＩやＳｏＣ（System  On  ａ  Chip）などの半導体装置では、種々のクロック供給回路が用いられ、ＰＬＬ（Phase  Locked  Loop）回路（周波数逓倍回路とも呼称される）やＤＬＬ（Delay  locked  Loop）が多用されている。近年、半導体素子の微細化、高集積化の進展に伴い、クロック供給回路から出力されるクロック信号の高周波化が進行し、製造上のばらつきによる回路閾値の変化などにより、クロック信号の周波数及びデューティ変動が発生する可能性がある。このため、クロック信号の周波数及びデューティの高精度な測定及び補正が重要となっている。デューティ測定としては、クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いて、デューティの高精度な測定が行われている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているクロック信号のデューティ測定では、半導体装置の内部で発生した信号だけではデューティを測定できない、そして、デューティを補正できないという問題点がある。また、最先端のデジタルＬＳＩやＳｏＣの場合、クロック信号が高周波数化されているので、より高速な外部サンプリングクロック信号が必要となるという問題点がある。更に、高精度なデューティ測定及び補正を行うためには回路構成が複雑になり、これらの回路を半導体装置内に設けた場合、半導体装置のコストが上昇し、一方、これらの回路を半導体装置外に設けた場合、評価コストが上昇するという問題点がある。
【特許文献１】特開２００１−１２４８１３号公報（図１及び図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、外部信号を用いずにクロック信号のデューティを正確に測定及び補正できる半導体集積回路及びそれを用いたデューティ測定・補正方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体集積回路は、デューティ比５０％、５０％よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短いクロック信号と、前記クロック信号を入力し、前記クロック信号を遅延させる遅延時間が異なる複数の遅延手段を有し、出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記遅延手段の遅延時間を前記クロック信号のデューティとして測定するデューティ測定回路部とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路を用いたデューティ測定・補正方法は、デューティ比５０％、５０％の第１のクロック信号よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短い第２のクロック信号をデューティ測定回路部及びデューティ補正回路部を入力するステップと、前記デューティ測定回路部に設けられる複数の第１の遅延手段により、前記第２のクロック信号を遅延させ、前記デューティ測定回路部の出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に選択される前記第１の遅延手段の第１の遅延時間を前記第２のクロック信号のデューティとして測定するステップと、前記デューティ補正回路部に設けられ、前記第２のクロック信号を遅延させる複数の第２の遅延手段の中から、前記第１のクロック信号のデューティ５０％の時間から前記第１の遅延時間を引いた第２の遅延時間を有する前記第２の遅延手段を選択し、前記第２の遅延時間を用いて前記第２のクロック信号のデューティを補正するステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部信号を用いずにクロック信号のデューティを正確に測定及び補正できる半導体集積回路及びそれを用いたデューティ測定・補正方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路及びそれを用いたデューティ測定・補正方法について、図面を参照して説明する。図１は半導体装置の構成を示すブロック図である。本実施例では、ＳｏＣとしての半導体装置にデューティ測定・補正回路を設けている。
【００１０】
図１に示すように、半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられ、デューティ測定・補正回路１から出力される補正後クロック信号ＣＬＫＣにもとづいて、半導体装置２０内の図示しない各種回路が動作する。
【００１１】
デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、ＰＬＬ回路４から出力され、製造上のバラツキによる回路閾値変化などによりデューティ比５０％、５０％である理想的なクロック信号ＣＬＫに対して、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。ここで、ＰＬＬ回路４から出力される補正前クロック信号ＣＬＫＡの周波数は、例えば、８００ＭＨｚと高速な信号である。
【００１２】
デューティ測定回路部２は、遅延回路ＤＡ１乃至ＤＡｎ、ＸＯＲ回路ＥＸ１、フリップフロップＦＦ１乃至３、インバータＩＮＶ１、インバータＩＮＶ２、セレクタＳＥＬ１、及びセレクタＳＥＬ２から構成されている。
【００１３】
インバータＩＮＶ２は、補正前クロック信号ＣＬＫＡを入力し、その反転信号をセレクタＳＥＬ２に出力する。セレクタＳＥＬ２は、補正前クロック信号ＣＬＫＡ及びその反転信号を入力し、制御信号ＳＧＢにもとづいていずれかの信号を選択して補正前クロック信号ＣＬＫＢとして出力する。
【００１４】
リセット機能付きフリップフロップＦＦ１は、セレクタＳＥＬ２と遅延回路ＤＡ１乃至ＤＡｎの間に設けられ、補正前クロック信号ＣＬＫＢをクロックとして入力し、出力された信号はインバータＩＮＶ１で反転され、反転された信号が再度データとして入力される。フリップフロップＦＦ１は、補正前クロック信号ＣＬＫＢが立ち上がるときにデータをラッチする。そして、リセット機能付きフリップフロップＦＦ１は、リセット信号を入力して、リセット信号の信号レベルに応じて、信号Ａを出力する。
【００１５】
遅延回路ＤＡ１乃至遅延回路ＤＡｎは、リセット機能付きフリップフロップＦＦ１とセレクタＳＥＬ１の間に並列してｎ個設けられ、リセット機能付きフリップフロップＦＦ１から出力された信号Ａを所定期間遅延させる役目をする。
【００１６】
ここで、遅延回路ＤＡ１乃至ＤＡｎには、例えば、インバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。遅延回路ＤＡ１乃至ＤＡｎの遅延時間の算出方法は、例えば、デバイスデータから回路シミュレータであるＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）を用いて算出、或いはＴＥＧ（Test  Element  Group）評価から得られるデータなどを用いて算出してもよい。なお、デューティ測定回路部２に設けられているＸＯＲ回路ＥＸ１、フリップフロップＦＦ１乃至３、インバータＩＮＶ１、インバータＩＮＶ２、セレクタＳＥＬ１、及びセレクタＳＥＬ２の遅延時間は、遅延回路ＤＡ１乃至ＤＡｎの遅延時間よりも十分短い。
【００１７】
セレクタＳＥＬ１は、遅延回路ＤＡ１乃至ＤＡｎとフリップフロップＦＦ３の間に設けられ、制御信号ＳＧＡを入力し、この制御信号ＳＧＡにもとづいて遅延回路ＤＡ１乃至ＤＡｎのいずれかを選択し、信号Ａより所定時間遅延した信号ＡＤを出力する。
【００１８】
フリップフロップＦＦ２は、フリップフロップＦＦ１とＸＯＲ回路ＥＸ１の間に設けられ、補正前クロック信号ＣＬＫＢをクロックとして入力し、補正前クロック信号ＣＬＫＢが立ち下がるときに信号Ａデータをラッチし、信号Ｂを出力する。
【００１９】
フリップフロップＦＦ３は、セレクタＳＥＬ２とＸＯＲ回路ＥＸ１の間に設けられ、補正前クロック信号ＣＬＫＢをクロックとして入力し、補正前クロック信号ＣＬＫＢが立ち下がるときに信号ＡＤデータをラッチし、信号Ｃを出力する。
【００２０】
ＸＯＲ回路ＥＸ１は、フリップフロップＦＦ２から出力される信号ＢとフリップフロップＦＦ３から出力される信号Ｃを入力し、論理演算した信号Ｏｕｔを出力する。この信号Ｏｕｔは、デューティ測定用として用いられる。ここで、ＸＯＲ回路ＥＸ１は、フリップフロップＦＦ２の信号ＢレベルとフリップフロップＦＦ３の信号Ｃレベルとが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、フリップフロップＦＦ２の信号ＢレベルとフリップフロップＦＦ３の信号Ｂレベルとが同一の場合、“Ｌｏｗ”レベルの信号を出力する。なお、ＸＯＲ回路は、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路、ＥＸ−ＯＲ回路、或いはＥｘ−ＯＲとも呼称される。
【００２１】
デューティ補正回路３は、遅延回路ＤＢ１乃至ＤＢｎ、２入力ＡＮＤ回路ＡＮＤ１、２入力ＯＲ回路ＯＲ１、セレクタＳＥＬ３、及びセレクタＳＥＬ４から構成されている。
【００２２】
遅延回路ＤＢ１乃至遅延回路ＤＢｎは、それぞれ補正前クロック信号ＣＬＫＡを入力し、所定時間補正前クロック信号ＣＬＫＡを遅延させる。ここで、遅延回路ＤＢ１乃至ＤＢｎには、例えば、インバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。遅延回路ＤＢ１乃至ＤＢｎの遅延時間の算出方法は、例えば、デバイスデータから回路シミュレータであるＳＰＩＣＥを用いて算出、或いはＴＥＧ評価から得られるデータなどを用いて算出してもよい。なお、デューティ補正回路部３に設けられている２入力ＡＮＤ回路ＡＮＤ１、２入力ＯＲ回路ＯＲ１、セレクタＳＥＬ３、及びセレクタＳＥＬ４の遅延時間は、遅延回路ＤＢ１乃至ＤＢｎの遅延時間よりも十分短い。
【００２３】
セレクタＳＥＬ３は、遅延回路ＤＢ１乃至ＤＢｎと２入力ＯＲ回路ＯＲ１の間に設けられ、制御信号ＳＧＡを入力し、この制御信号ＳＧＡにもとづいて遅延回路ＤＡ１乃至ＤＡｎのいずれかを選択し、補正前クロック信号ＣＬＫＡより所定時間遅延した信号Ｄを出力する。
【００２４】
２入力ＯＲ回路ＯＲ１は、セレクタＳＥＬ３とセレクタＳＥＬ４の間に設けられ、補正前クロック信号ＣＬＫＡと信号Ｄを入力し、論理演算した信号Ｅを出力する。ここで、信号Ｅの信号は、補正前クロック信号ＣＬＫＡと信号Ｄが“Ｌｏｗ”レベルのとき“Ｌｏｗ”レベルとなり、それ以外は“Ｈｉｇｈ”レベルとなる。
【００２５】
２入力ＡＮＤ回路ＡＮＤ１は、補正前クロック信号ＣＬＫＡと信号Ｄを入力し、論理演算した信号Ｆを出力する。ここで、信号Ｆの信号は、補正前クロック信号ＣＬＫＡと信号Ｄが“Ｈｉｇｈ”レベルのとき“Ｈｉｇｈ”レベルとなり、それ以外は“Ｌｏｗ”レベルとなる。
【００２６】
セレクタＳＥＬ４は、制御信号ＳＧＢを入力し、この制御信号ＳＧＢにもとづいて信号Ｅ或いは信号Ｆのいずれかを選択し、補正後クロック信号ＣＬＫＣとして出力される。
【００２７】
次に、デューティ測定・補正回路の動作について図２乃至図６を参照して説明する、図２はクロック信号のデューティと遅延回路の遅延時間の関係を示す図、図３は遅延回路の遅延時間の程度を示す図、図４はデューティの測定・補正におけるクロック信号の“Ｈｉｇｈ”レベル期間と“Ｌｏｗ”レベル期間の切り替えを示す図、図４（ａ）は“Ｈｉｇｈ”レベル期間の補正を示す図、図４（ｂ）は“Ｌｏｗ”レベル期間の補正を示す図、図５はクロック信号の“Ｈｉｇｈ”レベル期間を用いたデューティ測定・補正回路の動作を示すタイミングチャート、図５（ａ）は補正前クロック信号の“Ｈｉｇｈ”レベル期間より遅延時間の短い遅延回路を選択した場合のデューティ測定回路部の動作を示すタイミングチャート、図５（ｂ）は補正前クロック信号の“Ｈｉｇｈ”レベル期間よりも遅延時間の長い遅延回路を選択した場合のデューティ測定・補正回路の動作を示すタイミングチャート、図６はクロック信号の“Ｌｏｗ”レベル期間を用いたデューティ測定・補正回路の動作を示すタイミングチャート、図６（ａ）は補正前クロック信号の“Ｌｏｗ”レベル期間より遅延時間の短い遅延回路を選択した場合のデューティ測定回路部の動作を示すタイミングチャート、図６（ｂ）は補正前クロック信号の“Ｌｏｗ”レベル期間よりも遅延時間の長い遅延回路を選択した場合のデューティ測定・補正回路の動作を示すタイミングチャートである。
【００２８】
図２に示すように、理想的なクロック信号ＣＬＫは、“Ｈｉｇｈ”レベル期間ＴＨのデューティが５０％で、“Ｌｏｗ”レベル期間ＴＬのデューティが５０％で、ＴＨ＝ＴＬである。既知であるクロック信号ＣＬＫに対し、遅延回路ＤＡの遅延時間ＴＤＡと遅延回路ＤＢの遅延時間ＴＤＢの和を、
ＴＬ、ＴＨ＝ＴＤＡ＋ＴＤＢ・・・・・・・・・・・・・式（１）
と設定する。ここでは、和を“Ｌｏｗ”レベル期間ＴＬとしている。
【００２９】
図３に示すように、遅延回路ＤＡｎの遅延時間ＴＤＡｎを最大にし、徐々に遅延時間を減少させ、遅延回路ＤＡ１の遅延時間ＴＤＡ１を最小に設定する。一方、遅延回路ＤＢ１の遅延時間ＴＤＡ１を最大にし、徐々に遅延時間を減少させ、遅延回路ＤＡｎの遅延時間ＴＤＡｎを最小に設定する。遅延回路ＤＡと遅延回路ＤＢは、制御信号ＳＧＡで選択され、例えば、遅延回路ＤＡ１と遅延回路ＤＢ１とが選択される。なお、遅延回路ごとの遅延時間間隔を、
ＴＤＡｍ＋１−ＴＤＡｍ＝ＴＤＢｍ−ＴＤＢｍ＋１・・・・式（２）
と同一に設定するのが好ましい。ここで、ｍの値は１から（ｎ−１）である。
【００３０】
図４（ａ）に示すように、補正前クロック信号ＣＬＫＡの“Ｈｉｇｈ”レベル期間がクロック信号の“Ｈｉｇｈ”レベル期間ＴＨ（５０％）に対して短い場合、遅延回路を選択して“Ｈｉｇｈ”レベル期間を補正してクロック信号の“Ｈｉｇｈ”レベル期間ＴＨ（５０％）に近づける。
【００３１】
一方、図４（ｂ）に示すように、補正前クロック信号ＣＬＫＡの“Ｌｏｗ”レベル期間がクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）に対して短い場合、遅延回路を選択して“Ｌｏｗ”レベル期間を補正してクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）に近づける。なお、“Ｈｉｇｈ”レベル期間の補正と“Ｌｏｗ”レベル期間の補正の選択は、制御信号ＳＧＢにもとづいて行われる。
【００３２】
図５（ａ）に示すように、補正前クロック信号の“Ｈｉｇｈ”レベル期間より遅延時間の短い遅延回路を選択した場合のデューティ測定では、まず、制御信号ＳＧＢにもとづいて、セレクタＳＥＬ２は補正前クロック信号ＣＬＫＡを選択し、補正前クロック信号ＣＬＫＢとして出力する。
【００３３】
次に、リセット付きフリップフロップＦＦ１は、リセット信号にもとづいてリセットの解除を行い、補正前クロック信号ＣＬＫＡをクロックとして入力し、信号Ａを出力する。ここで、補正前クロック信号ＣＬＫＡが“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時に、データがラッチされるので信号Ａは補正前クロック信号ＣＬＫＡよりも２倍の周期を有する。
【００３４】
続いて、セレクタＳＥＬ１は、制御信号ＳＧＡにもとづいて、遅延回路ＤＡ１乃至ＤＡｎのいずれかを選択する。セレクタＳＥＬ１から信号Ａよりも所定時間（ＴＤＡ）遅延された信号ＡＤが出力される。ここで、遅延回路ＤＡの遅延時間ＴＤＡは補正前クロック信号ＣＬＫＡの“Ｈｉｇｈ”レベル期間よりも短い。
【００３５】
そして、フリップフロップＦＦ２は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号Ａをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｈｉｇｈ”から“Ｌｏｗ“に立ち下がるとき、”Ｈｉｇｈ”レベルの信号ＡがラッチされてフリップフロップＦＦ２から“Ｈｉｇｈ”レベルの信号Ｂが出力される。フリップフロップＦＦ３は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号ＡＤをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｈｉｇｈ”から“Ｌｏｗ“に立ち下がるとき、”Ｈｉｇｈ”レベルの信号ＡＤがラッチされてフリップフロップＦＦ３から“Ｈｉｇｈ”レベルの信号Ｃが出力される。ここで、信号Ｂと信号Ｃは周期及びレベルが同一な同期信号となる。
【００３６】
次に、ＸＯＲ回路ＥＸ１は、信号Ｂ及び信号Ｃを入力し、論理演算した信号を信号Ｏｕｔとして出力する。信号Ｂと信号Ｃは周期及びレベルが同一な同期信号なので、信号Ｏｕｔは“Ｌｏｗ”レベルとなり、その信号はデューティ測定・補正回路１の外部から観測可能となる。
【００３７】
図５（ｂ）に示すように、補正前クロック信号の“Ｈｉｇｈ”レベル期間よりも遅延時間の長い遅延回路を選択した場合のデューティ測定・補正では、補正前クロック信号ＣＬＫＡが２入力ＡＮＤ回路ＡＮＤ１と２入力ＯＲ回路ＯＲ１に入力される。
【００３８】
次に、補正前クロック信号ＣＬＫＡの“Ｈｉｇｈ”レベル期間よりも遅延時間の長い遅延回路ＤＡが、制御信号ＳＧＡにもとづいてセレクタ１で選択され、所定時間遅延された信号ＡＤがセレクタＳＥＬ１から出力される。このとき、クロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）から遅延回路ＤＡの遅延時間ＴＤＡ分だけ引き算された遅延時間ＴＤＢを有する遅延回路ＤＢが制御信号ＳＧＡにもとづいてセレクタ３で選択され、所定時間遅延された信号ＤがセレクタＳＥＬ３から出力される。
【００３９】
続いて、フリップフロップＦＦ３は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号ＡＤをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｈｉｇｈ”から“Ｌｏｗ“に立ち下がるとき、”Ｌｏｗ”レベルの信号ＡＤがラッチされてフリップフロップＦＦ３から“Ｌｏｗ”レベルの信号Ｃが出力される。このとき、フリップフロップＦＦ２から出力される信号Ｂは“Ｈｉｇｈ”レベルであり、信号Ｃは信号Ｂの反転信号となる。
【００４０】
次に、ＸＯＲ回路ＥＸ１は、信号Ｂ及び信号Ｃを入力し、論理演算した信号を信号Ｏｕｔとして出力する。信号Ｃは信号Ｂの反転信号なので、信号Ｏｕｔは“Ｈｉｇｈ”レベルとなり、その信号はデューティ測定・補正回路１の外部から観測可能となる。
【００４１】
このことから、信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化直後の遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号ＣＬＫＡの“Ｈｉｇｈ”レベル期間にもっとも近い値となる。つまり、遅延回路ＤＡの数ｎを増大させれば、遅延回路ＤＡの遅延時間ＴＤＡを補正前クロック信号の“Ｈｉｇｈ”レベル期間とほぼ同一にすることが可能となる。遅延回路ＤＡの数ｎは、補正前クロック信号ＣＬＫＡの測定に要求されるレベルに応じて適宜選択すればよい。セレクタＳＥＬ１は、補正前クロック信号ＣＬＫＡのデューティにもっとも近い値を有する遅延回路を選択する選択手段として機能している。
【００４２】
続いて、補正前クロック信号の“Ｈｉｇｈ”レベル期間にもっとも近い遅延回路ＤＡを選択する制御信号ＳＧＡを用いて、遅延回路ＤＢを選択する。遅延回路ＤＢの遅延時間ＴＤＢだけ遅延された信号ＤがセレクタＳＥＬ３から出力される。
【００４３】
そして、２入力ＯＲ回路ＯＲ１は、信号Ｄと補正前クロック信号ＣＬＫＡを入力し、論理演算して信号Ｅを出力する。２入力ＡＮＤ回路ＡＮＤ１は、信号Ｄと補正前クロック信号ＣＬＫＡを入力し、論理演算して信号Ｆを出力する。ここで、信号Ｅの“Ｈｉｇｈ”レベル期間はクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）とほぼ同一になる。
【００４４】
次に、セレクタＳＥＬ４は、信号Ｅと信号Ｆを入力し、制御信号ＳＧＢにもとづいて信号Ｅを選択して補正後信号ＣＬＫＣとして出力する。この補正後クロック信号ＣＬＫＣは、半導体装置２０内に設けられている図示しない各種回路の動作に必要なクロック信号として使用される。セレクタＳＥＬ３は、補正前クロック信号ＣＬＫＡの補正に必要な遅延回路を選択する選択手段として機能している。
【００４５】
ここで、デューティ補正時、リセット信号を用いてフリップフロップＦＦ１の動作を停止させてもよい。この場合、セレクタＳＥＬ２及びインバータＩＮＶ２以外のデューティ測定回路部２の動作が停止するので省電力化が図れる。なお、遅延回路ＤＡの数ｎは、補正前クロック信号ＣＬＫＡの補正に要求されるレベルに応じて適宜選択すればよい。
【００４６】
図６（ａ）に示すように、補正前クロック信号の“Ｌｏｗ”レベル期間より遅延時間の短い遅延回路を選択した場合のデューティ測定では、まず、制御信号ＳＧＢにもとづいて、セレクタＳＥＬ２はインバータＩＮＶ２により反転された補正前クロック信号ＣＬＫＡの反転信号を選択し、補正前クロック信号ＣＬＫＢとして出力する。
【００４７】
次に、リセット付きフリップフロップＦＦ１は、リセット信号にもとづいてリセットの解除を行い、補正前クロック信号ＣＬＫＡの反転信号をクロックとして入力し、信号Ａを出力する。ここで、補正前クロック信号ＣＬＫＡが“Ｈｉｇｈ”から“Ｌｏｗ“に立ち下がる時に、データがラッチされるので信号Ａは補正前クロック信号ＣＬＫＡよりも２倍の周期を有する。
【００４８】
続いて、セレクタＳＥＬ１は、制御信号ＳＧＡにもとづいて、遅延回路ＤＡ１乃至ＤＡｎのいずれかを選択する。セレクタＳＥＬ１から信号Ａよりも所定時間（ＴＤＡ）遅延された信号ＡＤが出力される。ここで、遅延回路ＤＡの遅延時間ＴＤＡは補正前クロック信号ＣＬＫＡの“Ｌｏｗ”レベル期間よりも短い。
【００４９】
そして、フリップフロップＦＦ２は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号Ａをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるとき、”Ｌｏｗ”レベルの信号ＡがラッチされてフリップフロップＦＦ２から“Ｌｏｗ”レベルの信号Ｂが出力される。フリップフロップＦＦ３は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号ＡＤをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるとき、”Ｌｏｗ”レベルの信号ＡＤがラッチされてフリップフロップＦＦ３から“Ｌｏｗ”レベルの信号Ｃが出力される。ここで、信号Ｂと信号Ｃは周期及びレベルが同一な同期信号となる。
【００５０】
次に、ＸＯＲ回路ＥＸ１は、信号Ｂ及び信号Ｃを入力し、論理演算した信号を信号Ｏｕｔとして出力する。信号Ｂと信号Ｃは周期及びレベルが同一な同期信号なので、信号Ｏｕｔは“Ｌｏｗ”レベルとなり、その信号はデューティ測定・補正回路１の外部から観測可能となる。
【００５１】
図６（ｂ）に示すように、補正前クロック信号の“Ｌｏｗ”レベル期間よりも遅延時間の長い遅延回路を選択した場合のデューティ測定・補正では、補正前クロック信号ＣＬＫＡが２入力ＡＮＤ回路ＡＮＤ１と２入力ＯＲ回路ＯＲ１に入力される。
【００５２】
次に、補正前クロック信号ＣＬＫＡの“Ｌｏｗ”レベル期間よりも遅延時間の長い遅延回路ＤＡが、制御信号ＳＧＡにもとづいてセレクタ１で選択され、所定時間遅延された信号ＡＤがセレクタＳＥＬ１から出力される。このとき、クロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）から遅延回路ＤＡの遅延時間ＴＤＡ分だけ引き算された遅延時間ＴＤＢを有する遅延回路ＤＢが制御信号ＳＧＡにもとづいてセレクタ３で選択され、所定時間遅延された信号ＤがセレクタＳＥＬ３から出力される。
【００５３】
続いて、フリップフロップＦＦ３は、補正前クロック信号ＣＬＫＢをクロックとして入力し、信号ＡＤをデータ信号として入力する。補正前クロック信号ＣＬＫＡが“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるとき、”Ｈｉｇｈ”レベルの信号ＡＤがラッチされてフリップフロップＦＦ３から“Ｈｉｇｈ”レベルの信号Ｃが出力される。このとき、フリップフロップＦＦ２から出力される信号Ｂは“Ｌｏｗ”レベルであり、信号Ｃは信号Ｂの反転信号となる。
【００５４】
次に、ＸＯＲ回路ＥＸ１は、信号Ｂ及び信号Ｃを入力し、論理演算した信号を信号Ｏｕｔとして出力される。信号Ｃは信号Ｂの反転信号なので、信号Ｏｕｔは“Ｈｉｇｈ”レベルとなり、その信号はデューティ測定・補正回路１の外部から観測可能となる。
【００５５】
このことから、信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化直後の遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号ＣＬＫＡの“Ｌｏｗ”レベル期間にもっとも近い値となる。つまり、遅延回路ＤＡの数ｎを増大させれば遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号の“Ｌｏｗ”レベル期間とほぼ同一となる。遅延回路ＤＡの数ｎは、補正前クロック信号ＣＬＫＡの測定に要求されるレベルに応じて適宜選択すればよい。
【００５６】
続いて、補正前クロック信号の“Ｌｏｗ”レベル期間にもっとも近い遅延回路ＤＡを選択する制御信号ＳＧＡを用いて、遅延回路ＤＢを選択する。遅延回路ＤＢの遅延時間ＴＤＢだけ遅延された信号ＤがセレクタＳＥＬ３から出力される。
【００５７】
そして、２入力ＯＲ回路ＯＲ１は、信号Ｄと補正前クロック信号ＣＬＫＡを入力し、論理演算して信号Ｅを出力する。２入力ＡＮＤ回路ＡＮＤ１は、信号Ｄと補正前クロック信号ＣＬＫＡを入力し、論理演算して信号Ｆを出力する。ここで、信号Ｆの“Ｌｏｗ”レベル期間はクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）とほぼ同一になる。
【００５８】
次に、セレクタＳＥＬ４は、信号Ｅと信号Ｆを入力し、制御信号ＳＧＢにもとづいて信号Ｆを選択して補正後信号ＣＬＫＣとして出力する。この補正後クロック信号ＣＬＫＣは、半導体装置２０内に設けられている図示しない各種回路の動作に必要なクロック信号として使用される。
【００５９】
ここで、デューティ補正時、リセット信号を用いてフリップフロップＦＦ１の動作を停止させてもよい。この場合、セレクタＳＥＬ２及びインバータＩＮＶ２以外のデューティ測定回路部２の動作が停止するので省電力化が図れる。なお、遅延回路ＤＡの数ｎは、補正前クロック信号ＣＬＫＡの補正に要求されるレベルに応じて適宜選択すればよい。
【００６０】
補正前クロック信号ＣＬＫＡの“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間のいずれかがデューティ５０％以下であるかの判定は、例えば、遅延回時間が最大である遅延回路ＤＡｎを選択し、制御信号ＳＧＢによりセレクタＳＥＬ２の出力信号ＣＬＫＢを補正前クロック信号ＣＬＫＡ或いはその反転信号のいずれかを選択し、デューティ測定回路部２から出力される信号Ｏｕｔが“Ｈｉｇｈ”レベルに変化する方がデューティ５０％以下と判定することができる。
【００６１】
上述したように、本実施例の半導体集積回路及びそれを用いたデューティ測定・補正方法では、遅延回路ＤＡ１乃至ＤＡｎ、ＸＯＲ回路ＥＸ１、フリップフロップＦＦ１乃至３、インバータＩＮＶ１、インバータＩＮＶ２、セレクタＳＥＬ１、及びセレクタＳＥＬ２から構成されるデューティ測定回路部２と、遅延回路ＤＢ１乃至ＤＢｎ、２入力ＡＮＤ回路ＡＮＤ１、２入力ＯＲ回路ＯＲ１、セレクタＳＥＬ３、及びセレクタＳＥＬ４から構成されるデューティ補正回路３とからなるデューティ測定・補正回路１が設けられている。デューティ測定回路部２とデューティ補正回路３には、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号ＣＬＫＡのデューティとして、セレクタＳＥＬ１により選択され、デューティ測定回路部２で測定することができる。このとき、デューティ測定回路部２の遅延回路ＤＡと対をなすデューティ補正回路部３の遅延回路ＤＢがセレクタＳＥＬ３で選択され、補正前クロック信号ＣＬＫＡのデューティをデューティ補正回路部３で補正することができる。
【００６２】
このため、従来のように半導体装置２０の内部クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いることなく、半導体層地２０内の信号だけを用いて、補正前クロック信号ＣＬＫＡのデューティ測定及び補正を高精度に行うことができる。また、従来よりも回路構成が比較的簡略であり、デューティ測定及び補正を簡略に行うことができ、高価な測定装置を用いる必要がない。
【００６３】
なお、本実施例では遅延回路にインバータチェーンを用いているが抵抗やＲＣ遅延回路などを用いてもよい。また、セレクタを用いて複数の遅延回路のいずれかを選択して、クロック信号を遅延させているが、セレクタを用いて複数の遅延回路のいずれかを選択する選択手段を複数段設けてもよい。この場合、１段目の遅延回路の遅延時間を大きくし、２段目以降の遅延回路の遅延時間を小さくすることにより、１段構成の場合と比較して遅延回路の数を削減することが可能となる。更に、デューティ測定・補正回路１は、ＰＬＬ回路４から直接補正前クロック信号を入力しているが、回路を介して間接的に直接補正前クロック信号を入力させてもよい。
【実施例２】
【００６４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は半導体装置の構成を示すブロック図である。本実施例ではクロック信号が２種類、デューティ測定・補正回路に入力される。
【００６５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６６】
図７に示すように、半導体装置２０ａには、半導体集積回路としてのデューティ測定・補正回路１ａ、ＰＬＬ回路４、及びＰＬＬ回路４ａが設けられ、デューティ測定・補正回路１から出力される補正後クロック信号ＣＬＫＣにもとづいて、半導体装置２０内の図示しない各種回路が動作する。
【００６７】
デューティ測定・補正回路１ａは、デューティ測定回路部２、デューティ補正回路部３、及びレジスタ５から構成されている。クロック選択回路６は、ＰＬＬ回路４から出力される、例えば、周波数８００ＭＨｚのクロック信号とＰＬＬ回路４ａから出力される、例えば、周波数４００ＭＨｚのクロック信号を入力し、いずれか一方のクロック信号を選択して出力する。クロック選択回路６から出力され、製造上のバラツキによる回路閾値変化などによりデューティ比５０％、５０％である理想的なクロック信号ＣＬＫに対して、デューティ比が変化した補正前クロック信号ＣＬＫＡがデューティ測定回路部２とデューティ補正回路部３に入力される。
【００６８】
次に、デューティ測定回路の動作について図８及び図９を参照して説明する、図８は遅延回路の遅延時間の程度を示す図、図９はレジスタに格納されている遅延回路の組み合わせテーブルを示す図、図９（ａ）は補正前クロック信号が８００ＭＨｚの場合の遅延回路の組み合わせテーブルを示す図、図９（ｂ）は補正前クロック信号が４００ＭＨｚの場合の遅延回路の組み合わせテーブルを示す図である。
【００６９】
図８に示すように、デューティ測定回路部２に設けられている遅延回路ＤＡｎの遅延時間ＴＤＡｎを最大にし、徐々に遅延時間を減少させ、遅延回路ＤＡ１の遅延時間ＴＤＡ１を最小に設定する。同様に、デューティ補正回路部３に設けられている遅延回路ＤＡｎの遅延時間ＴＤＡｎを最大にし、徐々に遅延時間を減少させ、遅延回路ＤＢ１の遅延時間ＴＤＡ１を最小に設定する。遅延回路ＤＡは制御信号ＳＧＡで選択され、遅延回路ＤＢは制御信号ＳＧＣで選択される。なお、遅延回路ごとの遅延時間を、
ＴＤＡｍ＝ＴＤＢｍ・・・・・・・・・・・・・・・・・式（３）
と同一に設定するのが好ましい。ここで、ｍの値は１からｎである。遅延回路ごとの遅延時間間隔は同一に変化させるのが好ましい。
【００７０】
図９（ａ）に示すように、制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択されるデューティ測定回路部２に設けられている遅延回路ＤＡは、遅延回路ＤＡ１乃至ＤＡ（（１／２）ｎ）で、一方、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択されるデューティ補正回路部３に設けられている遅延回路ＤＢは、遅延回路ＤＢ１乃至ＤＢ（（１／２）ｎ）である。制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択される遅延回路ＤＡが、例えば、遅延回路ＤＡ１である場合、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択される遅延回路ＤＢは遅延回路ＤＢ（（１／２）ｎ）となり、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和は、理想的なクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）、或いは理想的なクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）である時間Ｔ１に設定される。
【００７１】
図９（ｂ）に示すように、制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択されるデューティ測定回路部２に設けられている遅延回路ＤＡは、遅延回路ＤＡ１乃至ＤＡｎで、一方、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択されるデューティ補正回路部３に設けられている遅延回路ＤＢは、遅延回路ＤＢ１乃至ＤＢｎである。制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択される遅延回路ＤＡが、例えば、遅延回路ＤＡ１である場合、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択される遅延回路ＤＢは遅延回路ＤＢｎとなり、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和は、理想的なクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）×２、或いは理想的なクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）×２である時間Ｔ１×２に設定される。
【００７２】
ここでは、補正前クロック信号ＣＬＫＡの周波数ｆがｆ／２になった場合、遅延回路の数を２倍、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和を２倍に設定、つまりギア比を変更している。なお、補正前クロック信号ＣＬＫＡのデューティ測定及び補正については、実施例１と同様に行うことができるので説明を省略する。
【００７３】
上述したように、本実施例の半導体集積回路では、遅延回路ＤＡ１乃至ＤＡｎ、ＸＯＲ回路ＥＸ１、フリップフロップＦＦ１乃至３、インバータＩＮＶ１、インバータＩＮＶ２、セレクタＳＥＬ１、及びセレクタＳＥＬ２から構成されるデューティ測定回路部２と、遅延回路ＤＢ１乃至ＤＢｎ、２入力ＡＮＤ回路ＡＮＤ１、２入力ＯＲ回路ＯＲ１、セレクタＳＥＬ３、及びセレクタＳＥＬ４から構成されるデューティ補正回路３と、遅延回路ＤＡ及び遅延回路ＤＢの組み合わせテーブルを格納するレジスタとからなるデューティ測定・補正回路１が設けられている。デューティ測定回路部２とデューティ補正回路３には、クロック選択回路６で選択され、周波数ｆ或いは周波数ｆ／２を有するデューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号ＣＬＫＡのデューティとして、セレクタＳＥＬ１により選択され、デューティ測定回路部２で測定することができる。このとき、デューティ測定回路部２の遅延回路ＤＡと対をなすデューティ補正回路部３の遅延回路ＤＢがセレクタＳＥＬ３で選択され、補正前クロック信号ＣＬＫＡのデューティをデューティ補正回路部３で補正することができる。
【００７４】
このため、従来のように半導体装置２０の内部クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いることなく、半導体層地２０内の信号だけを用いて、レジスタ５に格納されている遅延回路ＤＡ及び遅延回路ＤＢの組み合わせテーブルから周波数の異なる２種類の補正前クロック信号ＣＬＫＡのデューティ測定及び補正を高精度に行うことができる。また、従来よりも回路構成が比較的簡略であり、デューティ測定及び補正を簡略に行うことができ、高価な測定装置を用いる必要がない。
【００７５】
なお、本実施例では、ＰＬＬ回路から出力される補正前クロック信号の周波数の組み合わせをｆ、ｆ／２にしているが、それ以外の組み合わせでもよい。
【実施例３】
【００７６】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１０は半導体装置の構成を示すブロック図である。本実施例ではクロック信号が３種類、デューティ測定・補正回路に入力される。
【００７７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７８】
図１０に示すように、半導体装置２０ｂには、半導体集積回路としてのデューティ測定・補正回路１ａ、ＰＬＬ回路４、ＰＬＬ回路４ａ、及びＰＬＬ回路４ｂが設けられ、デューティ測定・補正回路１から出力される補正後クロック信号ＣＬＫＣにもとづいて、半導体装置２０内の図示しない各種回路が動作する。
【００７９】
クロック選択回路６は、ＰＬＬ回路４から出力される、例えば、周波数８００ＭＨｚのクロック信号、ＰＬＬ回路４ａから出力される、例えば、周波数４００ＭＨｚのクロック信号、及びＰＬＬ回路４ｂから出力される、例えば、周波数２００ＭＨｚのクロック信号を入力し、いずれか一方のクロック信号を選択して出力する。クロック選択回路６から出力され、製造上のバラツキによる回路閾値変化などによりデューティ比５０％、５０％である理想的なクロック信号ＣＬＫに対して、デューティ比が変化した補正前クロック信号ＣＬＫＡがデューティ測定回路部２とデューティ補正回路部３に入力される。
【００８０】
次に、デューティ測定回路の動作について図１１を参照して説明する、図１１はレジスタに格納されている遅延回路の組み合わせテーブルを示す図、図１１（ａ）は補正前クロック信号が８００ＭＨｚの場合の遅延回路の組み合わせテーブルを示す図、図１１（ｂ）は補正前クロック信号が４００ＭＨｚの場合の遅延回路の組み合わせテーブルを示す図、図１１（ｃ）は補正前クロック信号が２００ＭＨｚの場合の遅延回路の組み合わせテーブルを示す図である。ここで、遅延回路ＤＡと遅延回路ＤＢの遅延時間の程度は、実施例２の図８で示したものと同一に設定される。
【００８１】
図１１（ａ）に示すように、制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択されるデューティ測定回路部２に設けられている遅延回路ＤＡは、遅延回路ＤＡ１乃至ＤＡ（（１／４）ｎ）で、一方、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択されるデューティ補正回路部３に設けられている遅延回路ＤＢは、遅延回路ＤＢ１乃至ＤＢ（（１／４）ｎ）である。制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択される遅延回路ＤＡが、例えば、遅延回路ＤＡ１である場合、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択される遅延回路ＤＢは遅延回路ＤＢ（（１／４）ｎ）となり、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和は、理想的なクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）、或いは理想的なクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）である時間Ｔ１に設定される。
【００８２】
図１１（ｂ）に示すように、制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択されるデューティ測定回路部２に設けられている遅延回路ＤＡは、遅延回路ＤＡ１乃至ＤＡ（（１／２）ｎ）で、一方、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択されるデューティ補正回路部３に設けられている遅延回路ＤＢは、遅延回路ＤＢ１乃至ＤＢ（（１／２）ｎ）である。制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択される遅延回路ＤＡが、例えば、遅延回路ＤＡ１である場合、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択される遅延回路ＤＢは遅延回路ＤＢ（（１／２）ｎ）となり、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和は、理想的なクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）×２、或いは理想的なクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）×２である時間Ｔ１×２に設定される。
【００８３】
図１１（ｃ）に示すように、制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択されるデューティ測定回路部２に設けられている遅延回路ＤＡは、遅延回路ＤＡ１乃至ＤＡｎで、一方、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択されるデューティ補正回路部３に設けられている遅延回路ＤＢは、遅延回路ＤＢ１乃至ＤＢｎである。制御信号ＳＧＡにもとづいてセレクタＳＥＬ１で選択される遅延回路ＤＡが、例えば、遅延回路ＤＡ１である場合、制御信号ＳＧＣにもとづいてセレクタＳＥＬ３で選択される遅延回路ＤＢは遅延回路ＤＢｎとなり、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和は、理想的なクロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間ＴＨ（５０％）×４、或いは理想的なクロック信号ＣＬＫの“Ｌｏｗ”レベル期間ＴＬ（５０％）×４である時間Ｔ１×４に設定される。
【００８４】
ここでは、補正前クロック信号ＣＬＫＡの周波数ｆがｆ／２になった場合、遅延回路の数を２倍、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和を２倍に設定、周波数ｆがｆ／４になった場合、遅延回路の数を４倍、遅延回路ＤＡの遅延時間と遅延回路ＤＢの遅延時間との和を４倍に設定、つまりギア比を変更している。なお、補正前クロック信号ＣＬＫＡのデューティ測定及び補正については、実施例１と同様に行うことができるので説明を省略する。
【００８５】
上述したように、本実施例の半導体集積回路では、遅延回路ＤＡ１乃至ＤＡｎ、ＸＯＲ回路ＥＸ１、フリップフロップＦＦ１乃至３、インバータＩＮＶ１、インバータＩＮＶ２、セレクタＳＥＬ１、及びセレクタＳＥＬ２から構成されるデューティ測定回路部２と、遅延回路ＤＢ１乃至ＤＢｎ、２入力ＡＮＤ回路ＡＮＤ１、２入力ＯＲ回路ＯＲ１、セレクタＳＥＬ３、及びセレクタＳＥＬ４から構成されるデューティ補正回路３と、遅延回路ＤＡ及び遅延回路ＤＢの組み合わせテーブルを格納するレジスタとからなるデューティ測定・補正回路１が設けられている。デューティ測定回路部２とデューティ補正回路３には、クロック選択回路６で選択され、周波数ｆ、周波数ｆ／２、或いは周波数ｆ／４を有するデューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路ＤＡの遅延時間ＴＤＡが補正前クロック信号ＣＬＫＡのデューティとして、セレクタＳＥＬ１により選択され、デューティ測定回路部２で測定することができる。このとき、デューティ測定回路部２の遅延回路ＤＡと対をなすデューティ補正回路部３の遅延回路ＤＢがセレクタＳＥＬ３で選択され、補正前クロック信号ＣＬＫＡのデューティをデューティ補正回路部３で補正することができる。
【００８６】
このため、従来のように半導体装置２０の内部クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いることなく、半導体層地２０内の信号だけを用いて、レジスタ５に格納されている遅延回路ＤＡ及び遅延回路ＤＢの組み合わせテーブルから周波数の異なる３種類の補正前クロック信号ＣＬＫＡのデューティ測定及び補正を高精度に行うことができる。また、従来よりも回路構成が比較的簡略であり、デューティ測定及び補正を簡略に行うことができ、高価な測定装置を用いる必要がない。
【００８７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８８】
例えば、本実施例では、デューティ測定・補正回路を用いて、補正前クロック信号のデューティ測定及び補正を行っているが、デューティ補正回路部を省略し、デューティ測定回路部を用いてデューティ測定のみ行ってもよい。
【００８９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ＰＬＬ回路から出力され、デューティ比５０％、５０％よりも“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間の短いクロック信号と、前記クロック信号を入力し、前記クロック信号を遅延させる遅延時間が異なる複数の遅延手段を有し、出力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化した直後に、セレクタにより選択される前記遅延手段の遅延時間を前記クロック信号のデューティとして測定するデューティ測定回路部とを具備する半導体集積回路。
【００９０】
（付記２）  前記遅延手段は、インバータチェーンから構成されている付記１記載の半導体集積回路。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係る半導体装置の構成を示すブロック図。
【図２】本発明の実施例１に係るクロック信号のデューティと遅延回路の遅延時間の関係を示す図。
【図３】本発明の実施例１に係る遅延回路の遅延時間の程度を示す図。
【図４】本発明の実施例１に係るデューティの測定・補正におけるクロック信号の“Ｈｉｇｈ”レベル期間と“Ｌｏｗ”レベル期間の切り替えを示す図。
【図５】本発明の実施例１に係るクロック信号の“Ｈｉｇｈ”レベル期間を用いたデューティ測定・補正回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係るクロック信号の“Ｌｏｗ”レベル期間を用いたデューティ測定・補正回路の動作を示すタイミングチャート。
【図７】本発明の実施例２に係る半導体装置の構成を示すブロック図。
【図８】本発明の実施例２に係る遅延回路の遅延時間の程度を示す図。
【図９】本発明の実施例２に係るレジスタに格納されている遅延回路の組み合わせテーブルを示す図。
【図１０】本発明の実施例３に係る半導体装置の構成を示すブロック図。
【図１１】本発明の実施例３に係るレジスタに格納されている遅延回路の組み合わせテーブルを示す図。
【符号の説明】
【００９２】
１、１ａ  デューティ測定・補正回路
２  デューティ測定回路部
３  デューティ補正回路部
４、４ａ、４ｂ  ＰＬＬ回路
５  レジスタ
６  クロック選択回路
２０、２０ａ、２０ｂ  半導体装置
ＡＮＤ１  ２入力ＡＮＤ回路
ＣＬＫ  クロック信号
ＣＬＫＡ、ＣＬＫＢ  補正前クロック信号
ＣＬＫＣ  補正後クロック信号
ＤＡ１、ＤＡ１、ＤＡｎ、ＤＢ１、ＤＢ２、ＤＢ３  遅延回路
ＥＸ１  ＸＯＲ回路
ＦＦ１、ＦＦ２、ＦＦ３  フリップフロップ
ＩＮＶ１、ＩＮＶ２  インバータ
ＯＲ１  ２入力ＯＲ回路
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４  セレクタ
ＳＧＡ、ＳＧＢ、ＳＧＣ  制御信号
ＳＳＡ  周波数選択信号
ＴＤＡ  遅延回路ＤＡの遅延時間
ＴＤＢ  遅延回路ＤＢの遅延時間
ＴＨ  “Ｈｉｇｈ”レベル期間
ＴＬ  “Ｌｏｗ”レベル期間
【図１】
2007198880.tif 000003
【図２】
2007198880.tif 000004
【図３】
2007198880.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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