(57)【要約】      （修正有）【課題】ＴＦＴ特性の優れたＴＦＴ基板を提供する。【解決手段】基板１１と、基板１１上に設けられた半導体層を含むポリシリコン層１３と、ポリシリコン層を覆うように形成されたゲート絶縁膜１４と、ゲート絶縁膜の上に形成されたゲート電極を含む第１のメタル層１５であって、ポリシリコン層のソース・ドレイン領域の上に配置されるパターンを有する第１のメタル層１５と、第１のメタル層を覆うように形成される層間絶縁膜１６と、層間絶縁膜の上に形成され、ソース・ドレイン領域の上に配置される配線パターンを有する第２のメタル層１８と、を有し、ポリシリコン層のソース・ドレイン領域と、第２のメタル層とを電気的に接続する第１のコンタクトホール１７は、層間絶縁膜、ゲート絶縁膜、及び第１のメタル層を貫通して形成されている薄膜トランジスタ基板。【選択図】  図２
2007324534.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた半導体層を含むポリシリコン層と、
前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極を含む第１のメタル層であって、前記ポリシリコン層のソース・ドレイン領域の上に配置されるパターンを有する第１のメタル層と、
前記第１のメタル層を覆うように形成される層間絶縁膜と、
前記層間絶縁膜の上に形成され、前記ソース・ドレイン領域の上に配置される配線パターンを有する第２のメタル層と、を有し、
前記ポリシリコン層のソース・ドレイン領域と、前記第２のメタル層とを電気的に接続する第１のコンタクトホールは、前記層間絶縁膜、前記ゲート絶縁膜、及び前記第１のメタル層を貫通して形成されている薄膜トランジスタ基板。
【請求項２】
前記ポリシリコン層、前記第１のメタル層、及び前記第２のメタル層は、同一のコンタクトホールによって、電気的に接続されていることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記第１のメタル層が前記ポリシリコン層形成領域の上部からはみ出すように形成され、
前記ポリシリコン層からはみ出した部分において、前記第１のメタル層と前記第２のメタル層とを電気的に接続する第２のコンタクトホールが形成されている請求項１又は２に記載の薄膜トランジスタ基板。
【請求項４】
前記第２のコンタクトホールは、前記第１のメタル層を貫通し、該第１のメタル層の下部領域まで形成されていることを特徴とする請求項３に記載の薄膜トランジスタ基板。
【請求項５】
前記第１のコンタクトホールにおいて、前記層間絶縁膜の開口径が前記ゲート絶縁膜の開口径よりも大きく、前記層間絶縁膜と前記第１のメタル層との界面において、前記第１のコンタクトホールの開口径が段階的に変化している請求項１又は２に記載の薄膜トランジスタ基板。
【請求項６】
前記半導体層に、低温ポリシリコンが用いられていることを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタ基板。
【請求項７】
基板上に、半導体層を含むポリシリコン層を形成する工程と、
前記ポリシリコン層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を含み、前記ポリシリコン層のソース・ドレイン領域の上にも配置される第１のメタル層を形成する工程と、
前記第１のメタル層の上に、層間絶縁膜を形成する工程と、
前記ソース・ドレイン領域の上に、前記層間絶縁膜、前記第１のメタル層、及び前記ゲート絶縁膜を貫通し、前記ポリシリコン層まで到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールが形成された層間絶縁膜の上に、第２のメタル層を形成する工程と、を備える薄膜トランジスタ基板の製造方法。
【請求項８】
前記第１のコンタクトホールが１つのフォトマスクによって形成される請求項７に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１のメタル層が前記ポリシリコン層形成領域からはみ出すように形成され、
前記第１のコンタクトホールを形成する工程では、前記ポリシリコン層からはみ出した部分において、前記第１のメタル層と前記第２のメタル層とを電気的に接続する第２のコンタクトホールが形成される請求項７又は８に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第１のコンタクトホールを形成する工程では、
フォトレジストを介して前記層間絶縁膜と前記第１のメタル層を除去しゲート絶縁膜まで開口させ、
フォトレジストを後退させた後、前記層間絶縁膜と前記ゲート絶縁膜をエッチングする請求項７乃至９に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板、及びその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリックス型の液晶表示装置や有機ＥＬ装置は、絶縁性基板上に半導体層となるポリシリコンを用いて薄膜トランジスタ（Thin Film Transistors：以下、ＴＦＴと示す）基板を形成する。以下に、従来技術におけるＴＦＴ基板、及びその製造方法について説明する。
【０００３】
始めに、無アルカリガラス等を用いた絶縁性基板の上にバリア層として、酸化シリコン（以降、ＳｉＯ２と示す）や窒化シリコン（以降、ＳｉＮと示す）といった無機絶縁膜を堆積し、絶縁保護層を成膜する。その後、絶縁保護層の上から、非晶質シリコンをＣＶＤ（化学気相成膜）法によって形成する。絶縁保護層と非晶質シリコンの形成は、連続成膜する場合が多い。その後、非晶質シリコン層にエキシマレーザーを照射し、ポリシリコン層に変換する。
【０００４】
ポリシリコン層は、写真製版工程によってレジストで覆われ、そのレジストをマスクにしてエッチングされ、半導体層等が形成される。エッチングはドライエッチングで行い、フッ化ガス（ＣＦ４やＳＦ６）と酸素（Ｏ２）等の混合ガスを用いる。半導体層を形成した後、その上に厚膜バラツキを小さくするように制御したＳｉＯ２又はＳｉＮ等を堆積させることにより、ゲート絶縁膜が形成される。
【０００５】
ゲート絶縁膜の上には、ゲート電極層が成膜され、ゲート電極等が形成される。その後、ゲート電極の上には、層間絶縁膜が成膜される。層間絶縁膜の上からは、半導体層へのコンタクトホールが形成され、ソース・ドレイン配線が形成される。なお、層間絶縁膜は、クロス容量を小さくする目的から、ＳｉＯ２を５００ｎｍ以上堆積させることが望ましい。或いは、ＳｉＯ２とＳｉＮとの積層構造でもよい。
【０００６】
最後に、ソース・ドレイン配線を覆うように、上部絶縁膜を成膜、パターニング、エッチングの順序で形成する。このようにして、ＴＦＴ基板が製造される。液晶表示パネル等の表示装置とするには、一画素単位に形成された画素電極を形成し、ソース・ドレイン配線と電気的に接続する必要がある。画素電極には、透明導電膜であるＩＴＯ（Indium Tin Oxide）が一般的に用いられる。
【０００７】
しかしながら、上述した工程において、層間絶縁膜は、ＳｉＯ２を５００ｎｍ以上もの厚膜に堆積しなくてはならない。例えばＴＥＯＳ材のＳｉＯ２を堆積した場合、プロセス上において１０％程度の膜厚のバラツキが発生する。特に、半導体層上に形成されるＳｉＯ２の膜厚は、厚くなる傾向にある。このような部分は、エッチングの深さ量が増すため、エッチング不足によるコンタクト不良が発生する。また、例えばＣＦ４ガスを使用してエッチングする場合、半導体層を形成するポリシリコンとＳｉＯ２とのエッチング選択比は４以下と低い。そのため、ＳｉＯ２の膜厚が薄い部分では、装置やプロセス変動を考慮すると、半導体層までオーバーエッチングされてしまうことがあり、ＴＦＴ特性やＴＦＴの信頼性の劣化が生じる。これらを回避するためには、ＳｉＯ２エッチングのレート管理やＳｉＯ２自体の膜厚管理を強化する必要があり、生産負荷として問題となっている。
【０００８】
更に、上述したＴＦＴ基板では、マスク枚数を削減するため、ソース・ドレイン配線と半導体層との接続は、同一のコンタクトホールによって形成される。従って、コンタクトホールは、半導体層に到達するまで、異なるレイヤーを貫通する必要がある。即ち、コンタクトホールは、層間絶縁膜１６、及びゲート絶縁膜１４と、異なる膜での積層構造をまたがって、エッチングされなくてはならず、エッチング制御が更に困難になるという問題が発生する。
【０００９】
このような問題を解決するための一例として、特許文献１が開示されている。特許文献１では、半導体層から延設された導電膜を設け、その導電膜と上部配線とがコンタクトホールによって接続される。この導電膜がコンタクトホールのエッチングストッパーとなり、半導体層へのオーバーエッチングを防いでいる。
【００１０】
【特許文献１】特開２００４−１２６５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、発明者は従来技術には以下の課題があることを見出した。特許文献１では、導電膜を介してコンタクトホールと半導体層が接続する。導電膜と半導体層間においては、オーミックなコンタクトを形成することが困難であるため、配線抵抗が増加しＴＦＴ特性が劣化するという問題が発生する。
【００１２】
本発明は、以上の課題を考慮し、ＴＦＴ特性の優れたＴＦＴ基板、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様としては、基板と、前記基板上に設けられた半導体層を含むポリシリコン層と、前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極を含む第１のメタル層であって、前記ポリシリコン層のソース・ドレイン領域の上に配置されるパターンを有する第１のメタル層と、前記第１のメタル層を覆うように形成される層間絶縁膜と、前記層間絶縁膜の上に形成され、前記ソース・ドレイン領域の上に配置される配線パターンを有する第２のメタル層と、を有し、前記ポリシリコン層のソース・ドレイン領域と、前記第２のメタル層とを電気的に接続する第１のコンタクトホールは、前記層間絶縁膜、前記ゲート絶縁膜、及び前記第１のメタル層を貫通して形成されている薄膜トランジスタ基板である。
【００１４】
また、第２の態様としては、基板上に、半導体層を含むポリシリコン層を形成する工程と、前記ポリシリコン層の上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を含み、前記ポリシリコン層のソース・ドレイン領域の上にも配置される第１のメタル層を形成する工程と、前記第１のメタル層の上に、層間絶縁膜を形成する工程と、前記ソース・ドレイン領域の上に、前記層間絶縁膜、前記第１のメタル層、及び前記ゲート絶縁膜を貫通し、前記ポリシリコン層まで到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールが形成された層間絶縁膜の上に、第２のメタル層を形成する工程と、を備える薄膜トランジスタ基板の製造方法である。
【発明の効果】
【００１５】
以上のような構成により、本発明は、ＴＦＴ特性の優れたＴＦＴ基板、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１７】
始めに、図１を用いて、本発明に係るＴＦＴ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００１８】
本発明に係る液晶表示装置は、絶縁性基板１１を有している。絶縁性基板１１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。絶縁性基板１１には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１８２と複数のソース配線（表示信号線）１５３とが形成されている。複数のゲート配線１８２は平行に設けられている。同様に、複数のソース配線１５３は平行に設けられている。ゲート配線１８２とソース配線１５３とは、互いに交差するように形成されている。ゲート配線１８２とソース配線１５３とは直交している。そして、隣接するゲート配線１８２とソース配線１５３とで囲まれた領域が画素１１７となる。従って、絶縁性基板１１では、画素１１７がマトリクス状に配列される。
【００１９】
更に、絶縁性基板１１の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１８２は、表示領域１１１から額縁領域１１２まで延設されている。ゲート配線１８２は、絶縁性基板１１の端部で、走査信号駆動回路１１５に接続される。ソース配線１５３も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線１５３は、絶縁性基板１１の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２０】
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１８２に供給する。このゲート信号によって、ゲート配線１８２が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１５３に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
【００２１】
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１５３とゲート配線１８２の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１８２からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１５３から、ＴＦＴのドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、絶縁性基板１１の表面には、配向膜（図示せず）が形成されている。
【００２２】
更に、絶縁性基板１１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、絶縁性基板１１側に配置される場合もある。そして、絶縁性基板１１と対向基板との間に液晶層が狭持される。即ち、絶縁性基板１１と対向基板との間には液晶が注入されている。更に、絶縁性基板１１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２３】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２４】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２５】
本発明は、上述した液晶表示装置等に適用されるトップゲート型構造のＴＦＴ基板を製造した場合について、例示的に説明するものである。ＴＦＴ基板を用いる表示装置は、液晶表示装置に限らず、有機ＥＬディスプレイ等とすることも可能である。
【００２６】
実施の形態１．
図２を用いて、本実施形態に係るＴＦＴ基板の一例について説明する。図２（ａ）は、図１に示す液晶表示装置における画素１１７領域を詳細に示した上平面図である。図２（ｂ）は、図２（ａ）の点線Ｘ−Ｙ部の断面構造を示した断面図である。本実施形態に係るＴＦＴ基板は、半導体層に低温ポリシリコンを用いたＰＭＯＳ  ＴＦＴを例示している。
【００２７】
図２（ａ）では、図１に示したとおり、ゲート配線１８２とソース配線１５３とが、互いに交差するように形成されている。そして、隣接するゲート配線１８２とソース配線１５３とで囲まれた領域が画素１１７となる。画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１５３とゲート配線１８２の交差点近傍に配置される。
【００２８】
図２（ｂ）を用いて、本実施形態に係るＴＦＴ基板について詳述する。例えば無アルカリガラス等を用いた絶縁性基板１１の上に、ＳｉＯ２やＳｉＮを用いた絶縁保護層１２が成膜される。その上に、ソース領域１３２、ドレイン領域１３３及びチャネル領域１３４を持つ半導体層１３１、及び容量下部電極１３５が形成される。容量下部電極１３５は、ＴＦＴの補助容量領域となる。半導体層１３１、及び容量下部電極１３５は、例えば低温ポリシリコンによって形成されている。以降、半導体層１３１と容量下部電極１３５とを、ポリシリコン層１３と称す。これら半導体層１３１及び容量下部電極１３５の上を覆うように、ゲート絶縁膜１４が成膜されている。そして、ゲート絶縁膜１４を介して、半導体層１３１のチャネル領域１３４上にゲート電極１５１が形成されている。また、容量下部電極１３５上に容量上部電極１５２が形成されている。更に、ソース領域１３２上にソース配線１５３が形成されている。以降、ゲート電極１５１、容量上部電極１５２、及びソース配線１５３を、第１のメタル層１５と称す。なお、容量上部電極１５２は、ドレイン領域１３３の上から容量下部電極１３５の上まで延在されている。
【００２９】
次に、第１のメタル層１５の上に、層間絶縁膜１６が形成される。なお、層間絶縁膜１６を介して、ソース配線１５３上には配線１８１が形成されている。また、ゲート電極１５１上にはゲート配線１８２が形成されている。また、ゲート絶縁膜１４、容量上部電極１５２、及び層間絶縁膜１６を介して、容量下部電極１３５上には配線１８４が形成されている。また、ドレイン領域１３３の上には配線１８３が形成されている。配線１８１、１８３、１８４、及びゲート配線１８２を第２のメタル層１８と称す。配線１８１、１８３及び配線１８４は、コンタクトホール１７によって第１のメタル層１５を貫通し、半導体層１３１、及び容量下部電極１３５と接続している。即ち、コンタクトホール１７が層間絶縁膜１６とゲート絶縁膜１４を突き抜けている。コンタクトホール１７には、第２のメタル層１８の導体が内部に埋め込まれているため、ソース領域１３２と配線１８１は、ソース配線１５３を介して電気的に接続される。また、ドレイン領域１３３と配線１８３は、容量上部電極１５２を介して電気的に接続される。なお、コンタクトホール１７が貫通するソース配線１５３、及び容量上部電極１５２の一部は、コンタクトホール１７の開口面積よりも大きい。
【００３０】
また、図２（ｂ）には図示されないが、ゲート配線１８２とゲート電極１５１とは、コンタクトホール３０によって接続されている。即ち、図２（ａ）に示すように上面から見た場合、ゲート電極１５１は、半導体層１３１からはみ出すように形成されている。そして、ゲート電極１５１の半導体層１３１からはみ出した部分にコンタクトホール３０が形成される。このコンタクトホール３０においても、層間絶縁膜１６を突き抜けている。コンタクトホール３０には、第２のメタル層１８の導体が内部に埋め込まれているため、ゲート電極１５１とゲート配線１８２は、電気的に接続される。なお、コンタクトホール３０の直下では、ゲート電極１５１の下部に、半導体層１３１は形成されない。図示しないが、第１のメタル層１５の一部の上にコンタクトホールを形成する場合は、その下部に容量下部電極１３５等のポリシリコン層１３は配置しない。以上のように、コンタクトホール１７を介して、ソース・ドレイン領域１３２、１３３が第２のメタル層１８と接続され、コンタクトホール３０を介してゲート電極１５１が第２のメタル層１８と接続されて所定の回路を形成する。ゲート配線１８２、及び配線１８１、１８３、１８４からなる第２のメタル層１８の上部には、上部絶縁膜１９が形成される。上部絶縁膜１９は、ゲート配線１８２、及び配線１８１、１８３、１８４を覆うように形成されたパッシベーション膜である。
【００３１】
第２のメタル層１８は、例えばアルミニウム（Ａｌ）系を用いた積層構造が一般的である。従って、第２のメタル層１８は、ソース・ドレイン領域１３２、１３３、及びゲート電極１５１と電気的に接続し、外部及びＴＦＴ基板上の回路内の画像信号や制御信号を伝達する。例えば、液晶ディスプレイや有機ＥＬ装置では、マトリクス上に配置された各画素毎に上記ＴＦＴ１２０と同様のＴＦＴが４〜６個含まれていることがある。各画素には、画素内の上記ＴＦＴ１２０のドレイン領域１３３からの配線の一つと接続する画素電極２０が設けられている。そして、画素毎に電流を制御することによって、所望の画像を表示する。なお、上述したＴＦＴは、スイッチング用だけでなく、画素電極に駆動電流を供給する駆動用ＴＦＴや、その他のＴＦＴ等へ利用することも可能である。
【００３２】
次に、図３〜図１０を用いて、本実施形態に係るＴＦＴ基板の製造工程を詳細に述べる。図３〜図１０は、ＴＦＴ基板の製造工程を示した工程断面図である。図３は、絶縁性基板１１に第１のメタル層１５を成膜するまでの工程を示している。始めに、例えば無アルカリガラスを用いた絶縁性基板１１を純水又は酸を用いて洗浄する。なお、絶縁性基板１１は、ガラスに限らず、ポリカーボネートやアクリル等の樹脂を用いることもできる。次に、絶縁性基板１１上にバリア層として、ＳｉＯ２やＳｉＮといった無機絶縁膜を堆積し、絶縁保護層１２を成膜する。絶縁保護層１２は、絶縁性基板１１とその上部の素子間との絶縁、及び絶縁性基板１１からの汚染物質の拡散を防止する。また、絶縁保護層１２の上部に形成する半導体層１３１との界面準位密度を抑え、ＴＦＴ１２０の性能を安定化するものである。
【００３３】
次に、絶縁保護層１２の上から非晶質シリコンをＣＶＤ法によって形成する。絶縁保護層１２と非晶質シリコンの形成は、ＣＶＤ法によって連続成膜する場合が多い。その後、非晶質シリコン層にエキシマレーザーを照射し結晶化してポリシリコン層１３に変換する。ポリシリコン層１３は、第１のフォトマスクを用いて形成された第１のフォトレジスト（不図示）で覆われる。その第１のフォトレジストによって、ウェット又はドライエッチングされ、半導体層１３１領域及び容量下部電極１３５領域が形成される。エッチングはドライエッチングで行い、フッ化ガス（ＣＦ４やＳＦ６）と酸素（Ｏ２）等の混合ガスを用いる。なお、ドライエッチングでは、半導体層１３１のテーパ角度が３０度の傾きとなるように制御する。その後、第１のフォトレジストは除去される。
【００３４】
半導体層１３１は、ソース領域１３２、ドレイン領域１３３、及びチャネル領域１３４によって構成される。本実施形態では、半導体層１３１の材料として非晶質シリコンを用いたが、マイクロクリスタルシリコン等も使用が可能である。但し、ポリシリコン膜を直接基板にＣＶＤ法で形成するには６００℃以上の熱処理が必要となるため、通常の安価なガラス基板に形成することが困難である。そこで、ＬＰＣＶＤやプラズマＣＶＤ法等の低温ＣＶＤによって非晶質シリコンを形成し、エキシマレーザーによってポリシリコン化する工程を用いることが望ましい。これにより、半導体層１３１が低温で形成することができ、通常の安価なガラス基板を使用することが可能となる。
【００３５】
次に、半導体層１３１と容量下部電極１３５からなるポリシリコン層１３と絶縁保護層１２を覆うように、ゲート絶縁膜１４を成膜する。ゲート絶縁膜１４は、ＳｉＯ２やＳｉＮ等で形成されているが、ＴＦＴ特性に特に影響を与えるため、膜厚等を非常に厳しく管理している。例えば、膜厚は７０〜１００ｎｍ程度であることが望ましい。また、絶縁性基板１１の材料であるガラスの熱歪を考慮すると低温ＣＶＤ法による成膜が望ましいが、低温ＣＶＤ法以外のＴＦＴ製造手段によって形成することはもちろん可能である。
【００３６】
次に、ゲート電極１５１、容量上部電極１５２、配線１５３を形成するため、第１のメタル層１５を成膜する。これにより、図３に示す構成となる。第１のメタル層１５には、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ａｌ系の単層、或いはこれらの金属を積層した構造のものを用いる。第１のメタル層１５の材料は、一般的にＭｏ、Ｃｒ系の単膜で構わないが、ソース配線１５３を信号線として用いるならば、配線抵抗を下げるため、Ａｌ系を使った積層構造が望ましい。この場合では、第１のメタル層１５のシート抵抗値は、０．１Ω／□以下となる。
【００３７】
次に、図４を用いて、第１のメタル層１５のパターニングから、層間絶縁膜１６の成膜までの工程を説明する。図３にて成膜された第１のメタル層は、第２のフォトマスクを用いて形成される第２のフォトレジスト（不図示）を使って所定形状にパターニングされる。その後不要な第２のフォトレジストを剥離する。その結果、ゲート電極１５１、容量上部電極１５２、及びソース配線１５３が形成される。ゲート電極１５１、容量上部電極１５２、及びソース配線１５３は、互いに分離して形成される。ここで、半導体層１３１のチャネル領域１３４上には、ゲート絶縁膜１４を介してゲート電極１５１が形成される。同様に、ドレイン領域１３３及び容量下部電極１３５上には、容量上部電極１５２が形成される。更に、ソース領域１３２上にはソース配線１５３が形成される。
【００３８】
なお、ゲート電極１５１形成後、ゲート電極１５１をマスクとして、半導体層１３１のソース・ドレイン領域１３２、１３３にボロン（Ｂ）を導入する。これにより、ｎチャネル型ＭＯＳＴＦＴが形成される。なお、ｐチャネル型ＭＯＳＴＦＴを形成する場合は、この工程において、リン（Ｐ）等の不純物を導入する。導入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。その後、ゲート電極１５１、容量上部電極１５２、及びソース配線１５３の上には、層間絶縁膜１６が成膜される。これにより、図４に示す構成となる。層間絶縁膜１６は、例えばＴＥＯＳ材のＳｉＯ２を５００ｎｍ成膜する。ここで、４００ｍｍ×５００ｍｍの絶縁性基板１１上に成膜する場合、基板面内の膜厚はプロセスの性質上、１０％のバラツキを持っている。層間絶縁膜１６の膜厚（５００ｎｍ）は、ゲート絶縁膜１４の膜厚（７０〜１００ｎｍ）に比べると非常に厚く形成されている。
【００３９】
次に、図５、６、及び７を用いて、コンタクトホール１７、３０の形成工程について説明する。本実施形態では、半導体層１３１及び容量下部電極１３５を含むポリシリコン層１３と上部配線からなる第２のメタル層１８とを接続するコンタクトホール１７は、ゲート電極１５１、容量上部電極１５２、及びソース配線１５３を含む第１のメタル層１５の一部を貫通して形成する必要がある。これは、本実施形態の実現する上で特徴的な構成である。
【００４０】
また、ゲート電極１５１或いは第１のメタル層１５の一部と上部配線からなる第２のメタル層１８とは、コンタクトホール３０によって、電気的に接続される。その場合、ゲート電極１５１或いは第１のメタル層１５におけるコンタクトホール３０のコンタクト形成領域の下部に、ポリシリコン層１３を配置しないようにする。即ち、ゲート電極１５１或いは第１のメタル層１５の一部がポリシリコン層１３の領域上部からはみ出すように形成され、はみ出した部分において、第１のメタル層１５と第２のメタル層１８とを電気的に接続するコンタクトホール３０が形成されている。これについても、本実施形態を実現する上で特徴的な構成である。
【００４１】
図５に示されるように、コンタクトホール１７は、半導体層１３１におけるソース・ドレイン領域１３２、１３３上に形成される。また、図５に示されないが、コンタクトホール３０は、ゲート電極１５１上に形成される。ここで、コンタクトホール１７とコンタクトホール３０は、同時に形成される。コンタクトホール１７、３０の形成部分には、ＳｉＯ２のエッチングを行うため、第３のフォトマスクによってレジスト２１が形成される。レジスト２１を第３のフォトレジストにして、例えばＣＦ４ガスで層間絶縁膜１６をエッチングし、コンタクトホール１７、３０を形成する。図５では、コンタクトホール１７が形成される位置に、層間絶縁膜１６に対してのコンタクトホール１７１ａ、１７２ａが形成される。この場合のエッチングレートは７０ｎｍ／ｍｉｎであり、エッチング時間はオーバーエッチング時間を考慮して７００ｓｅｃとすることが好適である。
【００４２】
なお、エッチングについては、プロセス上の余裕として時間延長することが一般的である。この時、コンタクトホール１７１ａ、１７２ａを始め、図示されないコンタクトホール３０も含めて全てのコンタクトホールは、第１のメタル層１５のレイヤー上まで開口している。これにより、コンタクトホール１７１ａ、１７２ａがソース配線１５３、容量上部電極１５２の表面まで到達し、図５に示す構成となる。即ち、第１のメタル層１５は、ＳｉＯ２エッチングに対し、エッチングストッパーとなっている。その結果、コンタクトホール１７１ａ、１７２ａのエッチングは、層間絶縁膜１６の膜厚の変動が大きくても、十分なエッチング時間を設けることで、エッチングプロセスが安定する。
【００４３】
次に、図６では、第１のメタル層１５のレイヤー部分のエッチングを行う。レジスト２１は除去せず、レジスト２１及び図５において開口したコンタクトホール１７１がマスクとなる。これにより、図６に示す構成となる。
【００４４】
次に、図７では、ゲート絶縁膜１４のエッチングを行う。引き続きレジスト２１は除去せず、レジスト２１及び図６にて形成された第１のメタル層１５の開口部をマスクにして、ゲート絶縁膜１４のＳｉＯ２をエッチングする。エッチング時間を調整し、半導体層１３１の上に、コンタクトホール１７１ｂ、１７２ｂが開口される。従って、層間絶縁膜１６のコンタクトホール１７１ａ、１７２ａと、ゲート絶縁膜１４のコンタクトホール１７１ｂ、１７２ｂが、第１のメタル層１５を介して貫通する。これにより、図７に示す構成となる。なお、ゲート絶縁膜１４は、層間絶縁膜１６に比べ膜厚が薄く、膜厚制御されているため、エッチングの制御が容易である。
【００４５】
なお、図５〜図７の工程では、上部配線からなる第２のメタル層１８からゲート電極１５１、或いは第１のメタル層１５の一部とを接続するためのコンタクトホール３０を同時に形成する。即ち、ゲート電極１５１、或いは第１のメタル層１５の一部の上に形成するコンタクトホールが、ゲート電極１５１、及び第１のメタル層１５を突き抜け、ゲート絶縁膜１４或いは絶縁保護層１２まで貫通する。この場合、ゲート絶縁膜１４にもコンタクトホール３０が形成される。即ち、コンタクトホール３０の形成時、第１のメタル層１５の下のゲート絶縁膜１４が除去される。コンタクトホール３０がゲート絶縁膜１４を貫通し、絶縁保護膜１２まで到達する。しかし、前述したようにコンタクトホールが形成されたゲート電極１５１、或いは第１のメタル層１５の下部に、半導体層１３１、及び容量下部電極１３５等の導電層は配置されない。従って、コンタクトホール３０がゲート絶縁膜１４或いは絶縁保護層１２まで突き抜けても特性上問題とはならない。
【００４６】
次に、図８を用いて、第２のメタル層１８の形成工程について説明する。まず、図７に示したレジスト２１を剥離し、画素電極２０層と第２のメタル層１８を連続して成膜する。なお、本実施形態は、ＴＦＴ基板の製造を５枚のフォトレジストを用いた工程で行う場合について例示的に説明する。その場合、画素電極２０の成膜を先に形成する必要があるが、その理由については後に詳述する。画素電極２０は、例えばＩＴＯ等の透明導電膜を用いる。第２のメタル層１８は、Ａｌ系を使った積層構造が一般的であるが、それに限る必要はない。成膜した画素電極２０層、及び第２のメタル層１８は、層間絶縁膜１６上やコンタクトホール１７の内部に成膜される。次に、第４のフォトマスクによってレジスト２２を形成し、レジスト２２を第４のフォトレジストにして、配線１８１、１８３、１８４、ゲート配線１８２をエッチングして形成する。なお、配線１８１、１８３、１８４、ゲート配線１８２の下部には、画素電極２０と同じ材料である透明導電膜２０１、２０２、２０３、２０４が敷設されている。これにより、図８に示す構成となる。
【００４７】
以上のように、第２のメタル層１８の配線１８１、１８３とソース・ドレイン領域１３２、１３３とは、第１のメタル層１５のソース配線１５３、及び容量上部電極１５２を介して電気的に接続される。同様に、第２のメタル層１８の配線１８４と容量下部電極１３５とも、第１のメタル層１５である容量上部電極１５２を介して電気的に接続される。ここで、コンタクトホール１７は、下部容量電極１５２の側面と、配線１８３が接触し、ソース配線１５３の側面と配線１８１とが接触する。更に、コンタクトホール３０では、ゲート電極１５１の側面とゲート配線１８２が接触する。
【００４８】
次に、図９では、画素電極２０上のレジストを除去する。この工程の一例としては、レジスト２２を残したまま、異なるレジストを形成する。即ち、第５のフォトマスクによって、レジスト２２とは異なる第５のフォトレジスト（不図示）を形成し、画素電極２０上のレジスト２２を除去する。その後、画素電極２０のみを残すように、画素電極２０上の第２のメタル層１８をエッチングする。つまり、層間絶縁膜１６の画素領域上には画素電極２０のみが残される。最後に、第５のフォトレジストとレジスト２２を除去する。なお、画素電極２０は、液晶表示パネルにした場合、バックライト光が透過する部分を示す。なお、上述した第５のフォトレジストを使用せずに、画素電極２０上のレジスト２２及び第２のメタル層１８を除去する工程例を後述する。
【００４９】
最後に、図１０を用いて、上部絶縁膜１９の形成工程について説明する。図９に示されたレジスト２２を除去し、例えばＳｉＮ等の上部絶縁膜１９を成膜する。上部絶縁膜１９は、少なくとも１００ｎｍ以上の膜厚を有することが望ましい。その後、第６のフォトマスクによりレジスト２３を形成し、上部絶縁膜１９をエッチングする。上部絶縁膜１９は、少なくとも第２のメタル層１８と、第２のメタル層１８と画素電極との接続端子が覆われるように形成する。
【００５０】
ここまでの工程では、フォトレジスト形成用のフォトマスクの枚数が６枚必要である。図９に示す工程において、第５のフォトマスクにより形成された第５のフォトレジストで画素電極２０上のレジストを除去するのではなく、グレイトーンプロセス等のプロセスを使用することで、マスク枚数を５枚にすることが可能である。まず、図１１に示すように、画素電極２０の上のレジスト２２が予め膜ベリするように形成する。すなわち、露光量を制御することにより、画素電極２０上のレジスト２２が、配線１８１、１８３、及びゲート配線１８２の上のレジスト２２よりも薄くなるように形成される。この方法については、グレイトーンプロセスに限らず、ハーフトーンプロセス等、公知の方法を用いることが可能である。
【００５１】
その後、図１２に示すように、画素電極２０上のレジスト２２をアッシングして除去する。ここでは、配線１８１、１８３、及びゲート配線１８２の上のレジスト２２が薄くなって残存し、且つ、画素電極２０上のレジスト２２が除去され、画素電極２０上の第２のメタル層１８が露出するよう、アッシング時間が調整される。
【００５２】
図１３は、アッシングによって除去された量（以下、スリミング量と称す）とアッシング時間との関係を示すグラフである。このグラフにおいて、Ｏ２流量は、１５０ｓｃｃｍである。この関係により、レジスト２２のスリミング量を制御することが可能となる。図１２に示すように、画素電極２０上のレジスト２２を除去すると、第２のメタル層１８が露出するため、エッチングが可能となる。また、配線１８１、１８３、及びゲート配線１８２の上では、レジスト２２が薄くなって残存しているため、配線１８１、１８３、及びゲート配線１８２がエッチングされるのを防ぐことができる。
【００５３】
その結果、第５のフォトレジストを用いずに画素電極２０を露出させることが可能となる。この方法を使うことにより、ポリシリコン層１３の加工、第１のメタル層１５の加工、コンタクト１７の加工、画素電極２０並びに第２のメタル層１８の加工、上部絶縁膜１９の加工として５枚マスクプロセスが可能となる。以上のような構成のため、この方法では、画素電極２０が、第２のメタル層１８の下部に配置されている必要がある。
【００５４】
以上のように、ＳｉＯ２膜厚の変動が大きい層間絶縁膜１６にコンタクトホールを形成する場合、ＳｉＯ２エッチングではエッチングされない第１のメタル層１５をエッチングストッパーとして形成する。これにより、プロセス変動の大きい層間絶縁膜１６のエッチングを容易に制御することができ、エッチングプロセスが安定する。なお、第１のメタル層１５の下のゲート絶縁膜１４は、膜厚が薄く膜厚制御されているため、エッチングの制御が容易である。その結果、半導体層へのオーバーエッチングを防止することができ、トランジスタの特性異常や信頼性劣化を防止することができる。
【００５５】
また、以上の構成において、コンタクトホール１７は、第２のメタル層１８と半導体層１３１を、第１のメタル層１５を介して貫通して接続している。従って、特許文献１に示されるように、半導体層１３１の突き抜けの問題はなくなり、接続抵抗が増加しＴＦＴ特性が劣化することはない。
【００５６】
また、本実施形態は、第２のメタル層１８、第１のメタル層１５、及び半導体層１３１と、３つの導電層が同時にコンタクトすることが可能な構成であり、コンタクト数、及びコンタクト形成工程を削減することが可能である。
【００５７】
更に、以上の構成におけるＴＦＴ基板は、ゲート電極１５１と同じレイヤーで形成される第１のメタル層１５がエッチングストッパーとなるため、製造工程の増加とならない。また、図９における画素電極２０のレジスト除去にグレイトーンプロセス等を用いることにより、５枚のフォトレジストによって形成可能であり、マスク枚数を削減することが可能である。従って、ＴＦＴ基板を用いた表示装置の生産性を向上することが可能となる。
【００５８】
次に、本実施形態に係る変形例について説明する。本変形例は、図５に示した工程までは、今まで述べた実施形態と同じである。図５では、第３のフォトレジストを用いて、第１のメタル層１５まで、コンタクトホール１７１ａ、１７２ａを形成している。その後、図１３のアッシングデータを用いて、レジスト２１のマスク開口部を広げるようアッシングする。これにより、レジスト２１が後退して、コンタクトホール１７１ａ、１７２ａ周辺のゲート電極１６が露出する。そして、ゲート絶縁膜１４のエッチングと同時に層間絶縁膜１６を、再度エッチングする。ここまでの工程を図１４に示す。図１４は、本変形例に係るＴＦＴ基板の構造を示す断面図である。再エッチングの結果、本変形例では、点線で示すコンタクトホール１７１ａ、１７２ａよりも開口径の大きいコンタクトホール１７３ａ、１７４ａが形成される。なお、コンタクトホール１７３ａ、１７４ａは、ゲート絶縁膜１４のエッチングと同時に形成するため、エッチング工程が増えることはない。
【００５９】
図１４では、層間絶縁膜１６におけるコンタクトホール１７３ａの開口径が第１のメタル層１５の開口径よりも広がるため、第１のメタル層１５がコンタクトホール内部に突出する方向に段差が生じる。即ち、ソース配線１５３、及び上部容量電極１５２の上面において、コンタクトホール１７の開口径が段階的に変化している。換言すると、ソース配線１５３、及び上部容量電極１５２の上面におけるコンタクトホール１７の開口径が、層間絶縁膜１６の下面におけるコンタクトホール１７の開口径よりも段階的に小さくなっている。従って、第１のメタル層１５と層間絶縁膜１４との界面でコンタクトホール１７の開口径が不連続になる。
【００６０】
その後、コンタクトホール内部に、画素電極２０と第２のメタル層１８とが成膜される際、第１のメタル層１５との接触面積が増加する。即ち、コンタクトホール１７の周辺において、ソース配線１５３、及び上部容量電極１５２の上面と、第２のメタル層１８とが電気的に接触する。なお、上記の構成をコンタクトホール３０に適用することももちろん可能である。
【００６１】
以上のように、本変形例では、エッチング工程を増やすことなく、第２のメタル層１８と第１のメタル層１５との電気的接続の信頼性を上げる効果がある。コンタクトホール内の成膜におけるステップカバレッジによる段切れ不良を無くすことで、安定した電気的接続が可能となる。
【００６２】
なお、本発明は、上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る液晶表示装置を示す平面図である。
【図２】本発明に係るＴＦＴ基板を示す平面図、及び断面図である。
【図３】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図４】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図５】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図６】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図７】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図８】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図９】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１０】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１１】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１２】本実施形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１３】アッシング量とアッシング時間との関係を示すグラフである。
【図１４】本実施形態に係るＴＦＴ基板及びその製造方法の変形例を示す断面図である。
【符号の説明】
【００６４】
１１  絶縁性基板、
１１１  表示領域、  １１２  額縁領域、
１１５  走査信号駆動回路、  １１６  表示信号駆動回路、
１１７  画素、  １１８、１１９  外部配線、
１２  絶縁保護層、
１２０  ＴＦＴ、
１３  ポリシリコン層、
１３１  半導体層、
１３２  ソース領域、  １３３  ドレイン領域、
１３４  チャネル領域、  １３５  容量下部電極、
１４  ゲート絶縁膜、
１５  第１のメタル層、
１５１  ゲート電極、  １５２  容量上部電極、  １５３  配線、
１６  層間絶縁膜、
１７  コンタクトホール、
１７１ａ、１７１ｂ、１７２ａ、１７２ｂ、１７３ａ、１７４ａ、コンタクトホール、
１８  第２のメタル層、
１８１、１８３、１８４  配線、  １８２  ゲート配線
１９  上部絶縁膜、
２０  画素電極、
２０１、２０２、２０３、２０４  透明導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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