(57)【要約】【課題】  高い精度で入出力回路の信号遅延を解析することができるテスト回路を備えた半導体集積回路装置及びそのテスト方法を提供する。【解決手段】  上記テスト回路は、複数の入出力回路において内部出力ノードを他の入出力回路の上記内部入力ノードと接続して縦列形態し、パルス入力端子と初段の入出力回路の上記内部入力ノードを接続し、上記パルス入力端子の信号と終段の入出力回路の上記内部出力ノードの信号とを論理回路を通してパルス出力端子に伝える。上記論理回路は、上記パルス入力端子の変化タイミングと上記終段の入出力回路の上記内部出力ノードの信号の変化タイミングに同期したパルス幅のパルス信号を形成する【選択図】  図１
2007033037.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力回路と、
上記複数の入出力回路に対応して設けられた内部回路と、
第１端子と、
第２端子と、
テスト回路とを含み、
上記複数の入出力回路は、外部端子からの入力信号が伝えられる内部出力ノードと、上記内部回路からの信号を受ける内部入力ノードとを備え、
上記テスト回路は、
上記複数の入出力回路において内部出力ノードを他の入出力回路の上記内部入力ノードと接続して縦列形態する信号経路と、
上記第１端子と上記縦列形態の入出力回路のうちの初段の入出力回路の上記内部入力ノードとを接続する信号経路と、
上記第１端子の信号と、上記縦列形態の入出力回路のうち終段の入出力回路の上記内部出力ノードの信号との論理信号を形成する論理回路と、
上記論理回路の出力と上記第２端子とを接続する信号経路とを備え、
上記論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、上記終段の入出力回路の上記内部出力ノードの信号の変化タイミングに従ってレベルを変化されるパルス信号を形成することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
論理回路は、第１論理回路、第２論理回路及び第３論理回路とを備え、
上記第１論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、縦列形態の入出力回路における２段目以降であり最終段よりは前の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第１パルス信号を形成し、
上記第２論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、上記終段の入出力回路の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第２パルス信号を形成し、
上記第３論理回路は、選択信号に対応して上記第１パルス信号又は第２パルス信号を上記第２端子に伝えることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
論理回路は、第４論理回路、第５論理回路及び第６論理回路とを更に備え、
上記複数の入出力回路は、第１縦列回路と第２縦列回路からなり、
上記第１縦列回路は、上記第１論理回路及び第２論理回路に対応し、
上記第１論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、縦列形態の入出力回路における２段目以降であり最終段よりは前の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第１パルス信号を形成し、
上記第２論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、上記終段の入出力回路の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第２パルス信号を形成し、
上記第３論理回路は、選択信号に対応して上記第１パルス信号又は第２パルス信号を上記第２端子に伝え、
上記第２縦列回路は、上記第４論理回路及び第５論理回路に対応し、
上記第４論理回路は、上記第１端子が他方から一方のレベルに変化に従ってレベルを変化され、上記第２縦列回路の入出力回路における中間的な内部出力ノードの信号の変化タイミングに従ってレベルを変化される第３パルス信号を形成し、
上記第５論理回路は、上記第１端子が他方から一方のレベルに変化に従ってレベルを変化され、上記終段の入出力回路の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第４パルス信号を形成し、
上記第５論理回路は、選択信号に対応して上記第３パルス信号又は第４パルス信号を上記第２端子に伝えることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記第１端子は、入力回路に対応した外部端子であり、
上記入力回路が上記初段の入出力回路の上記内部入力ノードを接続する信号経路の一部を構成し、
上記第２端子は、出力回路に対応した外部端子であり、
上記出力回路が上記論理回路の出力と上記第２端子とを接続する信号経路の一部を構成することを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記第１端子は、入力回路に対応した外部端子であり、
上記入力回路が上記初段の入出力回路の上記内部入力ノードを接続する信号経路の一部を構成し、
上記第２端子は、出力回路に対応した外部端子であり、
上記出力回路が上記論理回路の出力と上記第２端子とを接続する信号経路の一部を構成することを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
信号出力セレクタと、信号入力セレクタとを更に備え、
上記信号出力セレタクは、上記複数の入出力回路の出力ノードに対応してそれぞれ設けられ、
上記信号入力セレクタは、上記複数の入出力回路の入力ノードに対応してそれぞれ設けられ、
上記信号出力セレクタと信号入力セレクタは、上記テスト回路の信号経路と上記内部回路との信号経路との切り替えに用いられることを特徴とする半導体集積回路装置。
【請求項７】
外部端子からの入力信号が伝えられる内部出力ノードと、内部回路からの信号を受ける内部入力ノードとを備える複数の入出力回路と、
第１端子と、
第２端子と、
上記複数の入出力回路において内部出力ノードを他の入出力回路の上記内部入力ノードと接続して縦列形態する信号経路と、上記第１端子と上記縦列形態の入出力回路のうちの初段の入出力回路の上記内部入力ノードを接続する信号経路と、上記第１端子の信号と、上記縦列形態の入出力回路のうち終段の入出力回路の上記内部出力ノードの信号とを受けて、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、上記終段の入出力回路の上記内部出力ノードの信号の変化タイミングに従ってレベルを変化されるパルス信号を形成する論理回路と、上記論理回路の出力と上記第２端子とを接続する信号経路とを備えたテスト回路とを用い、
上記第１端子に一方のレベルから他方のレベルに変化する信号を含むパルス入力信号を供給し、
上記第２端子のパルス信号を測定装置で観測して、パルス幅を読み取ることを特徴とする半導体集積回路装置のテスト方法。
【請求項８】
請求項７において、
論理回路は、第１論理回路、第２論理回路及び第３論理回路からなり、
上記第１論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、縦列形態の入出力回路における２段目以降であり最終段よりは前の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第１パルス信号を形成し、
上記第２論理回路は、上記第１端子が一方から他方のレベルへの変化に従ってレベルを変化され、上記終段の入出力回路の内部出力ノードの信号の変化タイミングに従ってレベルを変化される第２パルス信号を形成し、
上記第３論理回路は、選択信号に対応して上記第１パルス信号又は第２パルス信号を上記第２端子に伝え、
上記測定装置により上記第１パルス信号と第２パルス信号とのパルス幅の差分を読み取ることを特徴とする半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置とテスト方法に関し、半導体集積回路装置における入出力回路の評価を行うテスト回路及びテスト方法に利用して好適な技術に関するものである。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）のような半導体集積回路装置においては、入出力回路（ＩＯＢセル）のスペックとして正確な信号遅延時間の解析が求められている。なお、半導体チップ内でのゲート遅延を高精度でモニター可能なリングオシレータを搭載した半導体集積回路の例として、特開平１０−０７４８４１号公報がある。
【特許文献１】特開平１０−０７４８４１号公報
【特許文献１】特開平０９−０５４１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１チップ内のゲート遅延をモニターするものであり、入出力回路そのものの信号遅延時間を解析するものではない。また、特許文献２は入出力回路部に設けられたインバータ回路でリングオシレータを構成するものであり、上記同様に入出力回路そのものの信号遅延を解析するものではない。本願発明者においては、この技術を応用して入出力回路を縦列接続してリングオシレータを構成して、その周波数より入出力回路の遅延時間を間接的に観測することを検討したが、周波数測定では入出力回路での信号の立ち上がり時の遅延時間と、信号の立ち下がり時の遅延時間を分離して測定することができない。また、観測点である外部端子と測定装置と接続するためのケーブル等の外部要因を排除することができないために正確な入出力回路の信号遅延時間の解析結果が得られない。
【０００４】
そこで、図１８に示すように、２つの入出力回路ＩＯＢ１とＩＯＢ２を用い、１つの入出力回路ＩＯＢ１の入力回路の出力信号を他の入出力回路ＩＯＢ２の出力回路の入力に接続し、図１９に示したように上記入出力回路ＩＯＢ１に対応した外部端子Ｐ１からロウレベルからハイレベルに変化する入力信号を供給し、上記入出力回路ＩＯＢ２に対応した外部端子Ｐ２から出力信号を取り出して、両者の間の信号遅延をシンクロスコープ等の測定装置で観察して信号遅延ｔｐｄｒを解析することを考えた。このようにすれば、信号の立ち上がりと立ち下がりの両方をそれぞれ解析することができる。しかしながら、上記信号遅延ｔｐｄｒには、上記測定装置と上記外部端子Ｐ１，Ｐ２との間に存在するパッケージ、ソケット及びボード配線等での遅延時間ｔｄ１及びｔｄ２が含まれることになる。また、上記測定経路での容量等による波形のゆがみが出力波形観測点に発生し、上記入力波形と出力波形との信号遅延ｔｐｄｒをどのポイント（ＡＸ，ＡＹ及びＢＸ，ＢＹ）でとるか観測者の主観に依存することになってしまい、それも誤差の要因になる。
【０００５】
本発明の目的は、高い精度で入出力回路の信号遅延を解析することができるテスト回路を備えた半導体集積回路装置及びそのテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子からの入力信号が伝えられる内部出力ノードと、上記内部回路からの信号を受ける内部入力ノードをそれぞれ持つ複数の入出力回路と、それに対応した内部回路とテスト回路とを備える。上記テスト回路は、上記複数の入出力回路において内部出力ノードを他の入出力回路の上記内部入力ノードと接続して縦列形態する信号経路と、パルス入力端子と上記縦列形態の入出力回路のうちの初段の入出力回路の上記内部入力ノードを接続する信号経路と、上記パルス入力端子の信号と、上記縦列形態の入出力回路のうち終段の入出力回路の上記内部出力ノードの信号との論理信号を形成する論理回路と、上記論理回路の出力とパルス出力端子とを接続する信号経路とを備える。上記論理回路は、上記パルス入力端子が一方から他方のレベルへの変化するときに一方から他方のレベルへの変化し、上記終段の入出力回路の上記内部出力ノードの信号の変化タイミングに同期して上記他方のレベルから上記一方のレベルに変化するパルス信号を形成する。
【発明の効果】
【０００７】
測定経路での信号遅延を相殺させ、高精度の信号遅延を解析できる観測波形を生成することができる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体集積回路装置に設けられるテスト回路の一実施例のブロック図が示されている。同図のテスト回路は、高速メモリ等のような半導体集積回路装置に搭載される一部の回路を例示的に示している。特に制限されないが、外部端子Ｐ１〜Ｐ３に対応した３つの入出力回路ＩＯＢ１〜ＩＯＢ３に対して、その信号遅延時間の解析を行うテスト回路として次の回路が付加される。
【０００９】
上記３つの入出力回路ＩＯＢ１〜ＩＯＢ３は、内部出力ノードｏと内部入力ノードｉを備える。これらの入出力回路ＩＯＢ１〜ＩＯＢ３は、入力回路と出力回路からなる。上記内部出力ノードｏは、外部端子Ｐに入力端子が接続された入力回路の出力端子が接続される。上記内部入力ノードｉは、上記外部端子Ｐに出力端子が接続される出力回路の入力端子が接続される。そして、上記入力回路の入力端子と出力回路の出力端子とは上記外部端子Ｐに共通に接続されている。このような構成を利用し、３つの入出力回路ＩＯＢ１〜ＩＯＢ３は、縦列形態に接続される。つまり、入出力回路ＩＯＢ１の内部出力ノードｏは、入出力回路ＩＯＢ２の内部入力ノードｉに接続され、かかる入出力回路ＩＯＢ２の内部出力ノードｏは、入出力回路ＩＯＢ３の内部入力ノードｉに接続される。
【００１０】
端子Ｔ１は、パルス入力端子であり、ここから検査装置で生成されたパルス信号が入力される。このパルス入力端子Ｔ１は、一方において上記縦列形態にされた初段の入出力回路ＩＯＢ１の内部入力ノードｉと接続され、他方においてインバータ回路ＩＶ１の入力端子に接続される。このインバータ回路ＩＶ１の出力端子はノア（ＮＯＲ）ゲート回路Ｇの一方の入力端子に接続される。かかるゲート回路Ｇの他方の入力端子は、上記縦列形態にされた終段の入出力回路ＩＯＢ３の内部出力ノードｏと接続される。上記ゲート回路Ｇの出力端子は端子Ｔ２に接続される。この端子Ｔ２はパルス出力端子であり、ここにシンクロスコープ等の測定装置が接続されて波形観測が行われる。
【００１１】
このテスト回路は、開発中の半導体集積回路装置に設けられる。したがって、上記端子Ｔ１、Ｔ２及びインバータ回路ＩＶ１やゲート回路Ｇ１を含んだ信号経路は、テスト用のものであり、実際の半導体集積回路装置の持つ本来の回路機能のためのものとは異なる。後述するように、かかる端子Ｔ１やＴ２も他の入出力回路に対応した外部端子を利用することもできる。
【００１２】
図２には、上記テスト回路の動作を説明するための波形図が示されている。端子Ｔ１の波形Ａがロウレベルからハイレベルに変化すると、インバータ回路ＩＶ１の出力波形Ｂはハイレベルからロウレベルに変化する。これにより、ゲート回路Ｇ１の出力波形Ｄはロウレベルからハイレベルに変化する。上記入出力回路ＩＯＢ１〜ＩＯＢ３は、それぞれが反転信号を形成するので、波形Ｃは、上記入出力回路ＩＯＢ１〜ＩＯＢ３での信号伝播遅延時間を経てロウレベルからハイレベルに変化する。これに応じてゲート回路Ｇの出力はロウレベルに変化する。したがって、端子Ｔ２から上記入出力回路ＩＯＢ〜ＩＯＢ３での信号伝播遅延時間に対応したパルス幅のパルス信号が出力される。
【００１３】
ここで、上記端子Ｔ１に入力されるパルスは、同図で点線で示したように検査装置から伝えるパルス信号に対して前記図１８に示したようなボード配線、ソケット及びパッケージでの遅延時間ｔｄ１遅れた信号とされている。また、端子Ｔ２の波形Ｃを観測するためには、同図に点線で示したように前記同様にボード配線、ソケット及びパッケージでの遅延時間ｔｄ２だけ遅れた信号を観測することになる。しかしながら、上記観測される信号Ｃの立ち上がり及び立ち下がりには、上記遅延時間ｔｄ１及びｔｄ２を相殺させたものを観測することになる。これにより、上記入出力回路ＩＯＢ１〜ＩＯＢ３での遅延伝播遅延時間をボード配線、ソケット及びパッケージでの遅延時間に影響されないで高精度で解析でき、それを１／３にして１個当たりの入出力回路での信号遅延伝播時間を算出することができる。
【００１４】
後述するように、上記信号Ｂ及びＣを受けるナンド（ＮＡＮＤ）ゲート回路を設ければ、端子Ｔ１をハイレベルからロウレベルに変化させたときにハイレベルからロウレベルに立ち下がり、入出力回路ＩＯＢ１〜ＩＯＢ３での遅延伝播遅延時間の後にハイレベルに立ち上がる信号を形成し、それを同様に観測することもできる。
【００１５】
図３には、この発明に係る半導体集積回路装置に設けられるテスト回路の他の一実施例のブロック図が示されている。同図のテスト回路は、前記図１のテスト回路の改良に係るものであり、前記図１の回路を２組設けて、２つのパルス信号のパルス幅の差分から入出力回路ＩＯＢでの信号遅延時間の解析を行うようにされる。
【００１６】
この実施例では、７個の入出力回路ＩＯＢ１〜ＩＯＢ７が前記同様に縦列形態に接続される。そして、初段の入出力回路ＩＯＢ１の内部入力ノードｉには、端子Ｔ１からパルス入力が行われる。このパルス入力は、インバータ回路ＩＶ１を通した前記同様なノアゲート回路（ＮＯＲ）Ｇ１及びＧ２の一方の入力端子に伝えられる。ゲート回路Ｇ１の他方の入力端子には、特に制限されないが、第３段目の入出力回路ＩＯＢ３の内部出力ノードｏの信号が伝えられる。ゲート回路Ｇ２の他方の入力端子には最終段（第７段目）の入出力回路ＩＯＢ７の内部出力ノードｏの信号が伝えられる。
【００１７】
そして、上記ゲート回路Ｇ１のＧ２の出力信号を選択的に端子Ｔ２から出力させるためのゲート回路Ｇ３〜Ｇ５が設けられる。ゲート回路Ｇ３は、出力制御端子Ｔ３に従って上記ゲート回路Ｇ１の出力信号の伝達を制御する。ゲート回路Ｇ４は、出力制御端子Ｔ４に従って上記ゲート回路Ｇ２の出力信号の伝達を制御する。ゲート回路Ｇ５は、上記ゲート回路Ｇ３又はＧ４により選択された信号を端子Ｔ２に伝達する。
【００１８】
出力制御端子Ｔ３に従って上記ゲート回路Ｇ１の出力信号を有効としたときには、同図で示したように入出力回路ＩＯＢ１〜ＩＯＢ３での信号伝播遅延時間ＤＬ１−３に対応したパルス幅ｔ１を持つパルスを出力させることができる。出力制御端子Ｔ４に従って上記ゲート回路Ｇ２の出力信号を有効としたときには、同図で示したように入出力回路ＩＯＢ１〜ＩＯＢ７での信号伝播遅延時間ＤＬ１−７に対応したパルス幅ｔ２を持つパルスを出力させることができる。そして、上記２つのパルス信号ＤＬ１−３とＤＬ１−７の差分から入出力回路ＩＯＢ４〜ＩＯＢ７での信号伝播遅延時間ＤＬ４−７を求めることができる。
【００１９】
図４には、前記図３のテスト回路で実際に観測される波形図が示されている。信号Ａは、端子Ｔ２での理想的な波形を示している。このような端子Ｔ２での波形は、前記図１８に示したようなボード配線、ソケット及びパッケージに存在する寄生インダクタンス、寄生抵抗及び寄生容量等の影響を受けて、波形のゆがみが生じてシンクロスコープ等の画面に表示されることなる。この場合、比較対象である２つの波形Ｂ及び波形Ｃに同じような波形のゆがみが生じているので、上記ボード配線、ソケット及びパッケージといったような測定経路での遅延時間ｔｐｄｒ（立ち上がり）及び遅延時間ｔｐｄｆ（立ち下がり）を同様に排除しつつ、パルス幅ｔ１とｔ２の差分を読み取ること、つまりは論理しきい値ＶＴＨの判定が容易で、しかも個人差によらず正確となる。つまりＢとＣにおいて、同一の論理閾値ＶＴＨを用いれば、図１の例と比較して更に正確になる。
【００２０】
図５には、この発明に係る半導体集積回路装置に設けられるテスト回路の他の一実施例のブロック図が示されている。この実施例のテスト回路は、端子Ｔ１から入力するパルス入力がロウレベルからハイレベルに変化するときの信号遅延時間に向けられている。この実施例では、前記図３のゲート回路Ｇ２とＧ３がナンドゲート（ＮＡＮＤ）回路Ｇ６及びＧ７に置き換えられる。そして、これらのゲート回路Ｇ６とＧ７の出力信号を選択するためのゲート回路Ｇ８〜Ｇ１０が前記同様に設けられる。これらのゲート回路Ｇ８、Ｇ９の制御端子は前記同様な端子Ｔ３及びＴ４が用いられる。そして、ゲート回路Ｇ１０の出力端子は前記同様な端子Ｔ２に接続される。これにより、前記図３の実施例と同様に入出力回路ＩＯＢ１〜ＩＯＢ３での信号伝播遅延時間ＤＬ１−３に対応したパルス幅ｔ１を持つパルスと、入出力回路ＩＯＢ１〜ＩＯＢ７での信号伝播遅延時間ＤＬ１−７に対応したパルス幅ｔ２を持つパルスを出力させることができる。
【００２１】
図６には、この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例のブロック図が示されている。この実施例では、前記図３及び図５に示したテスト回路が組み合わされて設けられる。また、端子Ｔ１〜Ｔ４は、外部端子を利用して構成される。このため、端子Ｔ１〜Ｔ４には、それぞれ入出力回路のうちの入力回路又は出力回路を通して信号の伝達が行われる。前記のように２つの信号の差分を取る構成では、かかる入力回路や出力回路での信号遅延は、相殺されるので測定誤差には入らない。
【００２２】
この実施例では、外部端子Ｐ１６〜Ｐ２２に対応した測定対象回路である入出力回路ＩＯＢ１６〜ＩＯＢ２２は、前記図５の実施例に対応したものであり、３つの入出力回路ＩＯＢ２２、ＩＯＢ２０及びＩＯＢ２１の信号伝播遅延時間と、それに加えてＩＯＢ１６からＩＯＢ１９の信号伝播遅延時間に対応した２つのパルス幅を持つパルスがゲート回路Ｇ１３とＧ１４から取り出される。また、外部端子Ｐ２４〜Ｐ３０に対応した測定対象回路である入出力回路ＩＯＢ２４〜ＩＯＢ３０は、前記図３の実施例に対応したものであり、３つの入出力回路ＩＯＢ２４、ＩＯＢ２６及びＩＯＢ２４の信号伝播遅延時間と、それに加えてＩＯＢ１７からＩＯＢ３０の信号伝播遅延時間に対応した２つのパルス幅を持つパルスがゲート回路Ｇ１２とＧ１３から取り出される。
【００２３】
上記２つの測定対象回路の中間の外部端子Ｐ２３は、前記端子Ｔ１として用いられる。つまり、外部端子Ｐ２３は、テスト端子Ｔ１として前記パルス入力が行われる。そして、外部端子Ｐ１１〜Ｐ１５は、出力制御端子とされる。外部端子Ｐ１２は前記図５の端子Ｔ４の役割を果たし、外部端子Ｐ１３は前記図５の端子Ｔ３の役割を果たす。また、端子Ｐ１４は前記図３の端子Ｔ３の役割を果たし、端子Ｐ１３は前記図３の端子Ｔ４の役割を果たす。そして、外部端子Ｐ１１は、前記入出力回路ＩＯＢ１６〜ＩＯＢ２２と入出力回路ＩＯＢ２４〜ＩＯＢ３０の測定対象回路の選択を行うものである。これらの外部端子Ｐ１１〜Ｐ１５による前記のようなパルス信号の選択的な伝達のためにゲート回路Ｇ１５〜Ｇ２３及びインバータ回路ＩＶ１３〜ＩＶ１５が設けられる。
【００２４】
外部端子Ｐ１０は、前記端子Ｔ２として用いられる。この外部端子Ｐ１０に対応した入出力回路ＩＯＢ１０は、その出力回路が上記ゲート回路Ｇ２３の出力信号を増幅して上記外部端子Ｐ１０に伝える。この実施例では、半導体集積回路装置に設けられる入出力回路及び外部端子をテスト回路の一部として用いているが、これらの信号伝達経路での信号遅延は、最終的には前記図４に示した比較波形から求められる時間ｔ２とｔ１の差分には含まれないから高い精度での入出力回路の信号伝播遅延時間の解析が可能となる。
【００２５】
図７には、この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例のブロック図が示されている。この実施例では、測定対象回路として用いられる入出力回路ＩＯＢ０〜ＩＯＢ７は、そのまま内部回路との間での信号授受も可能にされる。このような両機能を選択的に有効とするために、各入出力回路の内部出力ノードｏ及び内部入力ノードｉに対してセレクタＳＥＬＯ及びＳＥＬＩがそれぞれ設けられる。
【００２６】
例えば、入出力回路ＩＯＢ１を例にして説明すると、入出力回路ＩＯＢ１の内部入力ノードｉには、セレクタＳＥＬＩが設けられて、端子Ｔのテスト信号と端子Ｉ／Ｏの信号を選択的に伝える。つまり、テストモードのときには上記端子Ｔの信号を選択して上記内部入力ノードｉに伝える。通常動作のときには端子Ｉ／Ｏを選択して図示しない内部回路からの信号を上記内部入力ノードｉに伝える。上記入出力回路ＩＯＢ１の内部出力ノードｏには、セレクタＳＥＬＯが設けられて、端子Ｔと端子Ｉ／Ｏに信号を選択的に伝える。つまり、テストモードのときには上記端子Ｔを選択してテスト用の出力信号を次段回路の入力として伝える。通常動作のときには端子Ｉ／Ｏを選択して図示しない内部回路に外部端子Ｐ１から入力された信号を伝える。
【００２７】
この実施例では、８個の入出力回路のうち入出力回路ＩＯＢ０が入力パルスを取り込むために用いられ、入出力回路ＩＯＢ７が出力パルスを出力させるために用いられる。端子Ｔ６から供給される制御信号によって、上記セレクタＳＥＬＯ及びＳＥＬＩをテストＴ側にすると、外部端子Ｐ０は前記端子Ｔ１に対応し、外部端子Ｐ７は前記端子Ｔ２に対応するようなテスト経路が形成される。また、残り６個の入出力回路ＩＯＢ１〜ＩＯＢ６が測定対象回路とされて縦列形態にされる。そして、入出力回路ＩＯＢ１〜ＩＯＢ３の３段分の遅延時間に対応したパルス幅ｔ１を持つパルスと、入出力回路ＩＯＢ１〜ＩＯＢ６の６段分の遅延時間に対応したパルス幅ｔ２を持つパルスとを出力制御端子Ｔ３、Ｔ４により選択して入出力回路ＩＯＢ７を通して外部端子Ｐ７から出力させるというテスト経路が形成される。
【００２８】
上記端子Ｔ６により各セレクタＳＥＬＯとＳＥＬＩを入出力側Ｉ／Ｏにすると、上記各入出力回路ＩＯＢ０〜ＩＯＢ７は、図示しない内部回路と外部端子Ｐ０〜Ｐ７との間での信号の授受を行うような動作を行うものとなる。したがって、前記セレクタＳＥＬＯとＳＥＬＩを設けた場合には、試作段階の他に量産された半導体集積回路装置においても上記テスト回路を有効として、入出力回路での信号伝播遅延時間を解決することができる。
【００２９】
図８には、図７のセレクタＳＥＬＯの一実施例の回路図が示されている。入出力回路ＩＯＢの内部出力ノードｏからの信号が入力に供給される。この入力は、ノアゲート回路Ｇ３０とナンドゲート回路Ｇ３１の一方の入力に供給される。これらのゲート回路Ｇ３０とＧ３１の他方の入力には、テストモード制御端子が接続される。この端子は前記図７では端子Ｔ６に対応される。上記ゲート回路Ｇ３０の出力信号はインバータ回路ＩＶ３０を通して出力端子Ｔに伝えられる。上記ゲート回路Ｇ３１の出力信号はインバータ回路ＩＶ３１を通して出力端子Ｉ／Ｏに伝えられる。
【００３０】
図９には、図８のセレタクＳＥＬＯの動作を説明するための波形図が示されている。テストモード時には制御端子がロウレベルにされる。このとき、ゲート回路Ｇ３０は、入力パルスがロウレベルのときにハイレベルに、入力パルスがハイレベルのときにロウレベルにされる。このゲート回路Ｇ３０の出力は、インバータ回路ＩＶ３０を通して反転されて出力端子Ｔからは入力に対応したパルスが伝えられる。制御端子のロウレベルによりゲート回路Ｇ３１は、入力パルスに無関係にハイレベルを出力しているので、インバータ回路ＩＶ３１を通して端子Ｉ／Ｏはロウレベルに固定される。
【００３１】
通常動作時には制御端子がハイレベルにされる。このとき、ゲート回路Ｇ３１は、入力パルスがハイレベルのときにロウレベルに、入力パルスがロウレベルのときにハイレベルにされる。このゲート回路Ｇ３１の出力は、インバータ回路ＩＶ３１を通して反転されて出力端子Ｉ／Ｏからは入力に対応したパルスが伝えられる。制御端子のハイレベルによりゲート回路Ｇ３１は、入力パルスに無関係にロウレベルを出力しているので、インバータ回路ＩＶ３０を通して端子Ｔはハイレベルに固定される。
【００３２】
図１０には、図７のセレクタＳＥＬＩの一実施例の回路図が示されている。入力端子Ｔからの信号はナンドゲート回路Ｇ３２の一方の入力に供給される。入力端子Ｉ／Ｏの信号は、ナンドゲート回路Ｇ３３の一方の入力に供給される。上記ゲート回路Ｇ３３の他方の入力には、テストモード制御端子が接続される。また、テストモード制御端子の信号は、インバータ回路ＩＶ３２を通して反転されてゲート回路Ｇ３２の他方の入力に供給される。これらのゲート回路Ｇ３２とＧ３３の出力信号は、ナンドゲート回路Ｇ３４に供給される。このナンドゲート回路Ｇ３４の出力端子は、セレクタ出力とされて前記入出力回路ＩＯＢの内部入力ノードｉに接続される。
【００３３】
図１１には、図１０のセレタクＳＥＬＩの動作を説明するための波形図が示されている。テストモード時には制御端子がロウレベルにされる。このとき、ゲート回路Ｇ３２には、インバータ回路ＩＶ３２を通してハイレベルの制御信号が供給されので、入力端子Ｔのパルスがハイレベルのときにロウレベルに、上記パルスがロウレベルのときにハイレベルにされる。このとき、ゲート回路Ｇ３３は入力端子Ｉ／Ｏのパルスに無関係にハイレベルを出力している。したがって、ゲート回路Ｇ３４の出力は、上記ゲート回路Ｇ３２の出力信号を反転して入力端子Ｔのパルスに対応したパルスを出力する。
【００３４】
通常動作時には制御端子がハイレベルにされる。このとき、ゲート回路Ｇ３３には、ハイレベルの制御信号により、入力端子Ｉ／Ｏのパルスがハイレベルのときにロウレベルに、上記パルスがロウレベルのときにハイレベルにされる。このとき、ゲート回路Ｇ３２は、インバータ回路ＩＶ３２の出力信号のロウレベルによって入力端子Ｔのパルスに無関係にハイレベルを出力している。したがって、ゲート回路Ｇ３４の出力は、上記ゲート回路Ｇ３３の出力信号を反転して入力端子Ｉ／Ｏにパルスに対応したパルスを出力する。
【００３５】
入出力回路ＩＯＢの内部入力ノードｉ及び内部出力ノードｏに前記のようなセレクタＳＥＬＩ及びＳＥＬＯを設けて半導体集積回路装置を形成することにより、上記入出力回路ＩＯＢを前記テスト動作を行わせることと、通常の入出力動作を行わせることの２通りの動作を行わせることができる。
【００３６】
図１２には、この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例のブロック図が示されている。この実施例では、前記図７と同様に８個の入出力回路を用いてテスト回路が構成される。この実施例では、両側の入出力回路がパルス入力用とパルス出力用に用いられ、残り６個の入出力回路が前記図７と同様に測定対象回路とされる。この実施例では、２段分の遅延時間に対応したパルスと、６段分の遅延時間に対応したパルスとの２通りのパルスを上記出力させる。この実施例では、２段分の遅延時間に対応したパルスと、６段分の遅延時間に対応したパルスとを形成するためのゲート回路としてノアゲート回路が用いられる。他は前記図７の実施例と同様である。
【００３７】
図１３には、図１２のテスト回路の動作の一例を説明するための波形図が示されている。同図には、出力制御端子ＡがロウレベルでＢがハイレベルのとき、入力パルス（１）、インバータ回路により反転されたパルス（２）、２段分の遅延時間に対応したパルス（３）ａ、上記２段分の遅延時間に対応したパルス幅を持つパルス（４）ａ、及び出力波形（５）が示されている。このときには、制御信号Ａのロウレベルより、６段分の遅延時間に対応したパルス幅を持つパルス（４）ｂには無関係にハイレベルの出力信号を形成するので、出力波形は上記入出力回路の２段分の遅延時間ｔ１に対応したパルス幅とされる。
【００３８】
図１４には、図１２のテスト回路の動作の他の一例を説明するための波形図が示されている。同図には、出力制御端子ＡがハイレベルでＢがロウレベルのとき、入力パルス（１）、インバータ回路により反転されたパルス（２）、６段分の遅延時間に対応したパルス（３）ｂ、上記６段分の遅延時間に対応したパルス幅を持つパルス（４）ｂ、及び出力波形（５）が示されている。このときには、制御信号Ｂのロウレベルより、２段分の遅延時間に対応したパルス幅を持つパルス（４）ａには無関係にハイレベルの出力信号を形成するので、出力波形は上記入出力回路の４段分の遅延時間ｔ２に対応したパルス幅とされる。
【００３９】
図１５には、この発明に係る半導体集積回路装置の入出力回路の一実施例の回路図が示されている。特に制限されないが、この実施例では内部回路が１Ｖ程度の低い電圧で動作するのに対して、入出力回路は３Ｖ程度の高い電圧レベルの信号の入力及び出力動作を行う。このため、この実施例の入出力回路としては入出力回路の内部回路側にはレベルシフタＬ／Ｓが設けられる。入出力回路として上記レベルシフト回路を含めて信号伝達遅延時間の測定が必要とされるときには、テスト回路を構成する前記各種ゲート回路等も内部回路と同じ電源で動作する回路とされる。
【００４０】
したがって、内部入力ノードｉは、信号出力ｄｏｕｔが伝えられるノードとされる。ただし、テスト動作のときには入力回路と出力回路とを同時に動作させる必要があるので、出力イネーブル信号ｏｅはロウレベルにされる。つまり、出力回路は、レベルシフト回路Ｌ／Ｓ（ＵＰ）と、３状態出力制御回路、プリバッファ及び出力ＮチャネルＭＯＳＦＥＴＱ１と出力ＰチャネルＭＯＳＦＥＴＱ２から構成される。この出力ＭＯＳＦＥＴＱ１とＱ２の共通接続されたドレインは、抵抗Ｒ１、ダイオードＤ１，Ｄ２等からなるＥＳＤ（静電）保護素子を介して外部端子Ｐｉに接続される。
【００４１】
上記出力ＭＯＳＦＥＴＱ１とＱ２の出力ノードは、入力バッファの入力端子に接続される。この入力バッファはＣＭＯＳインバータ回路ＩＶ４５から構成されており、その出力信号は、レベルシフト回路Ｌ／Ｓ（ＤＯＷＮ）によりレベルシフトされて、内部回路に伝えられる。内部出力ノードｏは、レベルシフト回路（ＤＯＷＮ）を通した信号ｄｉｎが伝えられるノードとされる。
【００４２】
前記のようなセレクタＳＥＬＯ及びＳＥＬＩを組み込むときには、上記ｄｉｎに対して前記セレクタＳＥＬＯが設けられ、上記ｄｏｕｔ及びｏｅに対してセレクタＳＥＬＩがそれぞれ設けられる。テストモードのときには、上記セレクタＳＥＬＩを通してｏｅがロウレベルに固定されて出力回路を動作状態にさせる。
【００４３】
入出力回路での測定対象となる遅延時間として、レベルシフト回路での遅延時間を除いたものが必要なら、テスト回路も上記入出力回路と同じ電源電圧で動作する回路とし、上記入力バッファの出力及び３状態制御回路にテスト回路を接続するようにすればよい。
【００４４】
図１６には、この発明が適用されるＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００４５】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００４６】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００４７】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００４８】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード、テストモード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００４９】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００５０】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００５１】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００５２】
ＤＤＲ  ＳＤＲＡＭの読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００５３】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００５４】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立ち上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００５５】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００５６】
この実施例では、上記のようなＤＤＲ  ＳＤＲＡＭにおける上記データ入力回路２１０、データ出力回路２１１や、ＤＱＳバッファ２１５での信号伝播遅延時間が所望の規格に該当するか否かのために前記テスト回路が用いられる。
【００５７】
図１７にはこの発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例のブロック図が示されている。本実施例においては、図３のようなハイレベルをアクティブレベルとする正のパルスｔ１、ｔ２を生成するためのノアゲート回路Ｇ１，Ｇ２及び、図５のようなロウレベルをアクティブレベルとする負のパルスｔ１、ｔ２を生成するためのナンドゲート回路Ｇ６，Ｇ７の出力信号を選択するためのセレクタＳＥＬ1,ＳＥＬ２を有し、選択端子Ｔ５によりいずれかを選択する。すなわち、ハイレベルパルス幅、ロウレベルパルス幅測定を選択端子Ｔ５のハイレベル／ロウレベルにより指定する。同じ符号をつけたものは図３、及び図５と同様である。これにより、一つの測定対象回路がハイレベルをアクティブレベルとする正のパルス及びロウレベルをアクティブレベルとする負のパルス両方を測定可能となる。
【００５８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト回路として用いられるゲート回路は、入出力回路の段数に対応したパルス幅のパルスを形成するものであればよい。例えば図１において、ＢとＣにインバータ回路を設け、ノアゲート回路Ｇをナンドゲート回路に置き換えることもできる。これにより、Ａに供給される波形が立ち上がりにもかかわらず、ロウレベルをアクティブレベルとしたパルスで測定可能となる。このとき、パルスとしてはハイレベルをアクティブレベルとする正のパルスの他にロウレベルをアクティブレベルとする負のパルスであってもよい。ただし、２つのパルス幅の差分から遅延時間を解析するものでは、両方とも正又は負パルスであることが必要である。この発明は、入出力回路での信号遅延時間の測定を必要とする各種半導体集積回路装置とそのテスト方法に広く利用することができる。
【図面の簡単な説明】
【００５９】
【図１】この発明に係る半導体集積回路装置に設けられるテスト回路の一実施例を示すブロック図である。
【図２】図１のテスト回路の動作を説明するための波形図である。
【図３】この発明に係る半導体集積回路装置に設けられるテスト回路の他の一実施例を示すブロック図である。
【図４】図３のテスト回路で実際に観測される波形図である。
【図５】この発明に係る半導体集積回路装置に設けられるテスト回路の他の一実施例を示すブロック図である。
【図６】この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例を示すブロック図である。
【図７】この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例を示すブロック図である。
【図８】図７のセレクタＳＥＬＯの一実施例を示す回路図である。
【図９】図８のセレタクＳＥＬＯの動作を説明するための波形図である。
【図１０】図７のセレクタＳＥＬＩの一実施例を示す回路図である。
【図１１】図１０のセレタクＳＥＬＩの動作を説明するための波形図である。
【図１２】この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例を示すブロック図である。
【図１３】図１２のテスト回路の動作の一例を説明するための波形図である。
【図１４】図１２のテスト回路の動作の他の一例を説明するための波形図である。
【図１５】この発明に係る半導体集積回路装置の入出力回路の一実施例を示す回路図である。
【図１６】この発明が適用されるＤＤＲ  ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図１７】この発明に係る半導体集積回路装置に設けられるテスト回路の更に他の一実施例を示すブロック図である。
【図１８】本願に先立って検討されたテスト回路の回路図である。
【図１９】図１８のテスト回路の動作を説明するための波形図である。
【符号の説明】
【００６０】
Ｐ０〜Ｐ３０…外部端子、ＩＯＢ０〜ＩＯＢ３０…入出力回路、Ｇ１〜Ｇ４１…ゲート回路、ＩＶ１〜ＩＶ４５…インバータ回路、Ｑ１，Ｑ２…ＭＯＳＦＥＴ、Ｒ１…抵抗、Ｄ１，Ｄ２…ダイオード、Ｔ１…パルス入力端子、Ｔ２…パルス出力端子、Ｔ３〜Ｔ６…制御端子、Ｌ／Ｓ…レベルシフト回路、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ。
【図１】
2007033037.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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