(57)【要約】【課題】高温熱酸化を行うことなく、第２半導体層表面の角部での電界集中を緩和できるようにした半導体装置の製造方法を提供する。【解決手段】ＳＢＳＩ法を用いてバルクのＳｉ基板１にＳＯＩ構造を形成する方法であって、フッ酸を用いた洗浄処理をシリコン基板１に施して支持体９をトリミング（即ち、細線化）し、次に、シリコンゲルマニウム層２をフッ硝酸でエッチングしてシリコン層３とシリコン基板１との間に空洞部を形成する。フッ硝酸を用いて空洞部を形成する際に、シリコン層３のトレンチコーナ４は支持体９下から露出しているので、トレンチコーナ４が僅かにエッチングされて、その角が丸められる。【選択図】図５
2007324376.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に単結晶の第１半導体層を形成する工程と、
前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、
前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングすることによって、前記支持体膜から支持体を形成すると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝の縁辺に位置する前記第２半導体層表面の角部をエッチングする工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記角部をエッチングする工程では、
前記支持体をトリミングして当該支持体下から前記第２半導体表面の前記角部を露出させ、次に、
トリミングされた前記支持体をマスクとして前記角部をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体層はシリコンゲルマニウム層であり、
前記第２半導体層はシリコン層であり、
トリミングされた前記支持体をマスクとして前記角部をエッチングする工程と、前記空洞部を形成する工程とを、フッ硝酸を用いたウェットエッチングで同時に行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記角部をエッチングする工程を、前記第２溝を形成する過程又は、前記第２溝を形成した後であって前記空洞部を形成する前までにウェットエッチングで行い、
当該ウェットエッチングでは前記第２半導体層の（１１１）面を優先的にエッチングする薬液を使用する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１半導体層はシリコンゲルマニウム層であり、
前記第２半導体層はシリコン層であり、
前記薬液には下記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組合せからなる液体、
ａ）ＨＦ＋（ＣＯＯＨ）2
ｂ）ＨＦ＋Ｋ2Ｃｒ2Ｏ7
ｃ）ＨＦ＋Ｃｒ2Ｏ3
を使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
従来から、バルクシリコン基板の全面にＳＯＩ構造を形成し、このＳＯＩ構造上に電界効果型トランジスタを形成することが行われている。ＳＯＩ構造上に形成された電界効果型トランジスタ（以下、「ＳＯＩトランジスタ」ともいう。）は、バルクシリコン基板上に直接形成されたトランジスタと比較して、接合容量（ソース・ドレイン領域と基板間の容量）が小さい。このため、ＳＯＩトランジスタは、低消費電力化、高速動作化が可能である等の大きな利点を有している。
【０００３】
また、特許文献１や非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ）法が開示されている。
ＳＢＳＩ法では、シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層を順次エピタキシャル成長させ、そこに支持体を形成するための穴（即ち、支持体穴）を形成する（なお、説明の便宜上から、この支持体穴を形成するための選択的エッチング工程を第１のパターニングともいう。）。
【０００４】
次に、支持体穴を埋め込むようにしてシリコン層上に支持体膜を成膜する。支持体膜は例えばシリコン酸化膜であり、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等で成膜する。そして支持体膜と、その下のシリコン層及びシリコンゲルマニウム層を順次、選択的にドライエッチングして支持体を形成する。ここで、支持体によってシリコン層が覆われている領域が素子領域となり、それ以外の領域が素子分離領域となる（なお、説明の便宜上から、この支持体を形成するための選択的エッチング工程を第２のパターニングともいう。）。
【０００５】
次に、平面視で支持体の側面の側から、当該支持体下に残されたシリコンゲルマニウムを例えばフッ硝酸でウェットエッチングして、シリコン層とシリコン基板との間に空洞部を形成する。そして、この空洞部にＳｉＯ2などの絶縁層を埋め込んでＢＯＸ（Ｂｕｒｉ
ｅｄ  Ｏｘｉｄｅ）層を形成する。その後、基板表面を平坦化処理し、シリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を完成させる。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１３（ａ）及び（ｂ）は従来例に係る問題点を示す模式図であり、図１３（ａ）は模式平面図、図１３（ｂ）は同図（ａ）におけるＢ−Ｂ´断線に沿う模式断面図である。
上記のＳＢＳＩ法では、支持体穴１０５を形成する第１のパターニングと、支持体膜を選択的にエッチングする第２のパターニングとによって、素子領域（即ち、ＳＯＩ構造のシリコン層）の周囲に素子分離領域となるトレンチ１１３が形成される。上記トレンチ１
１３はＳｉＯ2などの絶縁層で埋め込まれる。そして、素子領域に例えばＭＯＳ構造のト
ランジスタを形成する場合は、第２のパターニングよってできたシリコン１０３層表面の角部（即ち、トレンチコーナ）１０４を跨ぐようにしてゲート電極１２１を形成する。
【０００７】
しかしながら、第２のパターニングはドライエッチングで行うため、トレンチコーナ１０４は断面視でほぼ直角に、尖った形に形成されることになる。このため、ゲート電極１２１に電圧を印加した際にトレンチコーナ１０４に電界が集中し易く、この部分に寄生ＭＯＳが形成され、また、この部分でゲート絶縁膜１２１の絶縁信頼性が劣化するおそれがあった（問題点１）。
【０００８】
この問題点１を回避するための対策として、シリコンゲルマニウム層１０２をウェットエッチングした後で、シリコン基板１０１に高温熱酸化を施してトレンチコーナ（以下、「角部」ともいう。）１０４を丸め処理する方法がある。しかしながら、この方法では、１１００℃前後の高温が必要であり、ＳＯＩ構造のシリコン層１０３が熱酸化によって膜減りしてしまうという不具合があった。さらに、高温状態でのシリコン層（以下、「第２半導体層」ともいう。）１０３とシリコン酸化膜との熱膨張率の差により、これらの膜間には意図しない応力が発生し、デバイスが変形してしまうおそれもあった（問題点２）。
【０００９】
本発明は上記問題点１、２を解決するためになされたものであり、高温熱酸化を行うことなく、第２半導体層表面の角部での電界集中を緩和できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝が埋め込まれ且つ当該第２半導体層が覆われるようにして前記半導体基板上に支持体膜を形成する工程と、前記支持体膜、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングすることによって、前記支持体膜から支持体を形成すると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝の縁辺に位置する前記第２半導体層表面の角部をエッチングする工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、基板に１１００℃前後の高温熱酸化を施さなくても、第２溝の縁辺に位置する第２半導体層表面の角部を角取りする（即ち、角を丸める）ことができる。従って、高温熱酸化によるデバイスの変形といった問題を回避しつつ、上記角部での電界集中を緩和することができ、ゲート絶縁膜の信頼性を高めることができる。
【００１１】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記角部をエッチングする工程では、前記支持体をトリミングして当該支持体下から前記第２半導体表面の前記角部を露出させ、次に、トリミングされた前記支持体をマスクとして前記角部をエッチングすることを特徴とするものである。ここで、「支持体をトリミング」するとは、支持体を平面視で細線化する処理のことである。
このような構成であれば、第２半導体表面の角部を角取りする際に、当該角部だけをエッチングし、角部以外（即ち、支持体でおおわれている領域）の第２半導体層表面をできるだけエッチングしないようにすることができる。
【００１２】
〔発明３〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において
、前記第１半導体層はシリコンゲルマニウム層であり、前記第２半導体層はシリコン層であり、トリミングされた前記支持体をマスクとして前記角部をエッチングする工程と、前記空洞部を形成する工程とを、フッ硝酸を用いたウェットエッチングで同時に行うことを特徴とするものである。
このような構成であれば、半導体装置の製造工程を短縮することができ、製造コストの低減に貢献することができる。
【００１３】
〔発明４、５〕  発明４の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記角部をエッチングする工程を、前記第２溝を形成する過程又は、前記第２溝を形成した後であって前記空洞部を形成する前までにウェットエッチングで行い、当該ウェットエッチングでは前記第２半導体層の（１１１）面を優先的にエッチングする薬液を使用する、ことを特徴とするものである。
発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記第１半導体層はシリコンゲルマニウム層であり、前記第２半導体層はシリコン層であり、前記薬液には下記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組合せからなる液体、
【００１４】
ａ）ＨＦ＋（ＣＯＯＨ）2
ｂ）ＨＦ＋Ｋ2Ｃｒ2Ｏ7
ｃ）ＨＦ＋Ｃｒ2Ｏ3、を使用することを特徴とするものである。
【００１５】
発明４、５によれば、第２半導体層（例えば、シリコン層）の被エッチング面は（１１１）面となるので、シリコン層の上記角部を角がそれほど尖っていない、緩やか形状とすることができる。従って、上記角部での電界集中を緩和することが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１〜図９は本発明の第１実施形態に係る半導体装置の製造方法を示す模式図である。詳しくは、図１〜図８の各図（ａ）及び図９は模式平面図であり、図１〜図８の各図（ｂ）は同図（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。また、図３〜図８の各図（ｃ）は同図（ａ）におけるＢ−Ｂ´断線に沿う模式断面図である。
【００１７】
図１（ａ）及び（ｂ）において、まず始めに、バルクシリコンウエーハであるシリコン基板１に第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層２を形成し、その上に第２半導体層としてのシリコン（Ｓｉ）層３を形成する。シリコンゲルマニウム層２およびシリコン層３はそれぞれ単結晶であり、エピタキシャル成長によって形成する。
次に、支持体穴５を形成する領域を開口し、それ以外の領域を覆うフォトレジスト膜Ｒ１をシリコン層３上に形成する。そして、このフォトレジスト膜Ｒ１をマスクにして、シリコン層３とシリコンゲルマニウム層２とを順次エッチングしてシリコン基板１の表面を露出させ、支持体穴５を形成する。図１（ａ）において、支持体穴５によって（平面視で）両側から挟まれた領域が素子を形成する領域（即ち、素子領域）となる。
【００１８】
なお、図示しないが、支持体穴形成用のフォトレジスト膜Ｒ１を形成する前に、シリコン層３上に下地酸化膜や、酸化防止膜等を形成しても良い。下地酸化膜は、例えばシリコン酸化膜であり、シリコン層の熱酸化によって形成することが可能である。また、酸化防止膜は例えばシリコン窒化膜であり、ＣＶＤによって形成することが可能である。酸化防止膜がシリコン窒化膜である場合には、シリコン層３の酸化を防止する膜として機能するだけでなく、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）による平坦化プロセスのストッパー層として機能することも可能である。
【００１９】
支持体穴５を形成した後は、酸素プラズマなどを用いたアッシング処理によって、シリコン基板１上からフォトレジスト膜Ｒ１を取り除く。
次に、図２（ａ）及び（ｂ）に示すように、支持体穴５を埋め込み、かつシリコン層３を覆うようにして、シリコン基板１の上方全体に支持体膜７を形成する。この支持体膜７は例えばシリコン酸化膜であり、例えばＣＶＤなどによって形成する。そして、図３（ａ）〜（ｃ）に示すように、支持体膜上にフォトレジスト膜Ｒ２を形成する。このフォトレジスト膜Ｒ２の平面視での形状（即ち、平面形状）は、例えば２つの支持体穴５に跨って素子領域を覆うような形状である。
【００２０】
次に、上記フォトレジスト膜Ｒ２をマスクにして支持体膜、シリコン層３、シリコンゲルマニウム層２を順次ドライエッチングする。図３（ａ）〜（ｃ）に示すように、このエッチングによって、シリコン基板１上には支持体膜からなる支持体９が形成されると共に、支持体９の周りにはシリコン基板１を底面とするトレンチ１３が形成される。図３（ａ）〜（ｃ）において、支持体９下方の（トレンチ１３に面した）側面１５では、シリコン層３とシリコンゲルマニウム層２とが露出している。このようなトレンチ１３を形成した後で、図４（ａ）〜（ｃ）に示すように支持体９上からフォトレジスト膜を除去する。
【００２１】
次に、図  ５（ａ）〜（ｃ）に示すように、例えばフッ酸（ＨＦ）を用いた洗浄処理によって支持体９をトリミング（即ち、細線化）して、トレンチ１３の縁辺に位置するシリコン層３表面の角部（即ち、トレンチコーナ）４を支持体９下から露出させる。そして、このトレンチ１３に面した側面１５からフッ硝酸などのエッチング液をシリコン層３及びシリコンゲルマニウム層２に接触させることによって、シリコンゲルマニウム層２を選択的にエッチングして除去する。
【００２２】
これにより、図６（ａ）〜（ｃ）に示すように、シリコン基板１とシリコン層３との間に空洞部１０を形成する。フッ硝酸を用いたウェットエッチングでは、シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく（即ち、シリコンよりもシリコンゲルマニウムの方がエッチングされ易く）、シリコン層を残してシリコンゲルマニウム層だけを選択的にエッチングして除去することが可能である。空洞部１０の形成後は、シリコン層３は支持体９によって完全に支持された構造となる。
【００２３】
また、図６（ａ）〜（ｃ）に示すように、このウェットエッチング工程では、そのエッチング処理を開始する前までに支持体９のトリミングが行われており、トリミングによって支持体９下から上記トレンチコーナ４が露出した状態となっている。ここで、フッ硝酸を用いたウェットエッチングでは、シリコンゲルマニウムだけでなく、シリコンも僅かにエッチングされる。それゆえ、このウェットエッチング工程では、支持体９下から露出しているシリコン層３のトレンチコーナ４も僅かにエッチングされ、その角が丸められる。
【００２４】
続いて、図７（ａ）〜（ｃ）に示すように、シリコン基板１を熱酸化して、空洞部１０内にＳｉＯ2膜からなる埋め込み絶縁層（ＢＯＸ層）１１を形成する。なお、この埋め込
み絶縁層１１の形成は、シリコン基板１の熱酸化に限らず、ＣＶＤで行うことも可能である。次に、シリコン基板１の上方全面に素子間分離用の絶縁膜を形成する。この絶縁膜の形成によってトレンチ１３が埋め込まれる。また、埋め込み絶縁層１１による空洞部内の埋め込みが不十分である場合には、この絶縁膜の形成によって空洞部１０内の埋め込みも補完される。その後、ＣＭＰなどによりシリコン基板１の上方全面を平坦化処理し、絶縁膜と、支持体９の一部とを取り除く。
【００２５】
これにより、図８（ａ）〜（ｃ）に示すように、シリコン層３の上面が露出し、かつシリコン層３が埋め込み絶縁層１１と絶縁膜１２とによって素子分離された構造（ＳＯＩ構造）が完成する。なお、上述したように、シリコン層３上に酸化防止膜としてシリコン窒
化膜を形成していた場合には、この平坦化処理工程で酸化防止膜がストッパー層として機能するので、シリコン層３の意図しないディッシング等を防ぐことが可能である。また、シリコン窒化膜をストッパー層として使用した場合には、平坦化処理後に例えば熱燐酸を用いたウェットエッチングでこれを除去し、その後、例えば希フッ酸を用いたウェットエッチングで下地酸化膜（ＳｉＯ2膜）を除去すれば良い。
【００２６】
これ以降は、ＳＯＩ構造のシリコン層３に例えばＭＯＳ構造のトランジスタを形成する。即ち、シリコン層の表面を熱酸化してゲート絶縁膜を形成する。そして、ＣＶＤなどの方法によって、ゲート絶縁膜上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングする。これにより、図９に示すようにゲート電極２１を形成する。
【００２７】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層３内にイオン注入することにより、ゲート電極２１両側のシリコン層３にそれぞれ低濃度不純物導入層からなるＬＤＤ層を形成する。
さらに、ＣＶＤなどの方法により、ＬＤＤ層が形成されたシリコン層３上に絶縁層を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などのドライエッチングを用いて絶縁層をエッチバックする。これにより、ゲート電極の側壁にサイドウォールを形成する。そしてゲート電極２１およびサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層３内にイオン注入することで、ゲート電極２１両側のシリコン層３にそれぞれ高濃度不純物導入層からなるソース層、ドレイン層を形成する。これにより、ＭＯＳ型のトランジスタを完成させる。
【００２８】
このように、本発明の第１実施形態によれば、フッ硝酸を用いて空洞部１０を形成する際に、シリコン層３のトレンチコーナ４は支持体９下から露出しているので、トレンチコーナ４が僅かにエッチングされて、その角が丸められる。つまり、従来技術と比べて、シリコン基板１に１１００℃前後の高温熱酸化を施さなくても、シリコン層３のトレンチコーナ４の角を丸めることができる。従って、高温熱酸化によるデバイスの変形といった問題を回避しつつ、上記トレンチコーナ４での電界集中を緩和することができ、ゲート絶縁膜の信頼性を高めることができる。
また、トリミング後の支持体９がマスクとして機能するので、トレンチコーナ４を角取りする際に、当該トレンチコーナ４だけをエッチングするようにし、トレンチコーナ４以外（即ち、支持体９でおおわれている領域）のシリコン層３表面をできるだけエッチングしないようにすることができる。
【００２９】
（２）第２実施形態
図１０〜図１２は、本発明の第２実施形態に係る半導体装置の製造方法を示す模式図である。図１０〜図１２の各図の（ａ）は、第１実施形態と同様に平面図のＡ−Ａ´断線に沿う模式断面図である。また、図１０〜図１２の各図の（ｂ）は、第１実施形態と同様に平面図のＢ−Ｂ´断線に沿う模式断面図である。なお、図１０〜図１２において、第１実施形態で説明した図１〜図９と同一の構成及び機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３０】
この第２実施形態では、図１０（ａ）及び（ｂ）に示すように、フォトレジスト膜Ｒ２をマスクにして支持体膜をドライエッチングして支持体９を形成する。このとき、下地のシリコン層３をオーバーエッチングして、シリコン層３をある程度削っておく。次に、図１１（ａ）及び（ｂ）に示すように、等方性ウェットエッチ又は異方性ウェットエッチで、シリコン層３のトレンチコーナとなる部位（以下、単に「トレンチコーナ」ともいう。）４をエッチングする。
【００３１】
等方性ウェットエッチの場合にはエッチャントとして、例えば下記Ａ）〜Ｄ）の何れか一、又はＡ）〜Ｄ）の任意の組合せからなる液体を使用する。
Ａ）フッ硝酸
Ｂ）フッ硝酸＋酢酸
Ｃ）フッ酸
Ｄ）フッ酸＋フッ化アンモニウム
【００３２】
また、異方性ウェットエッチの場合にはエッチャントとして、シリコン層３の（１１１）面を優先的にエッチングする薬液を使用する。このような薬液としては、例えば下記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組合せからなる液体が挙げられる。
ａ）ＨＦ＋（ＣＯＯＨ）2
ｂ）ＨＦ＋Ｋ2Ｃｒ2Ｏ7
ｃ）ＨＦ＋Ｃｒ2Ｏ3
【００３３】
このような等方性ウェットエッチ又は異方性ウェットエッチによって、トレンチコーナ４の角取りを行った後、図１２（ａ）及び（ｂ）に示すように、フォトレジスト膜Ｒ２をマスクに、残りのシリコン層３とシリコンゲルマニウム層２とをドライエッチングしてトレンチ１３を形成する。これ以降の工程は、例えば第１実施形態と同じであるためその説明を省略する。
【００３４】
このように、本発明の第２実施形態によれば、支持体９をトリミングしなくてもトレンチコーナ４を角取りすることができる。特に、上記（ａ）〜（ｃ）に例示したような異方性のエッチャントを用いて角取りを行った場合には、シリコン層の被エッチング面は（１１１）面となる。ここで、（１１１）面は、（１００）面や（１１０）面と緩やかな角度で交差する面方位であり、通常、シリコン基板１表面や、シリコン層３表面の面方位は（１００）面となっている。従って、上記トレンチコーナ４を角がそれほど尖っていない、緩やかな形状とすることができ、トレンチコーナ４での電界集中を緩和することが可能である。
【００３５】
（３）第３実施形態
上記第２実施形態では、トレンチ１３を形成する過程で（即ち、トレンチ１３を完成させないうちに）、トレンチコーナ４を等方性ウェットエッチ又は異方性ウェットエッチでエッチングする場合について説明した。しかしながら、異方性ウェットエッチを実施するタイミングはこれに限られることはない。
【００３６】
例えば、図３（ａ）〜（ｃ）に示したように、トレンチ１３を完成させた後で、シリコン基板１に異方性ウェットエッチを施しても良い。異方性ウェットエッチで使用するエッチャント（薬液）には、例えば上記ａ）〜ｃ）の何れか一、又はａ）〜ｃ）の任意の組合せからなる液体を使用する。このような構成であっても、シリコン層の被エッチング面は（１１１）面となるので、図１２（ａ）及び（ｂ）に示したように、上記トレンチコーナ４の角取り後の形状を角がそれほど尖っていない、緩やかな形状とすることができ、トレンチコーナ４での電界集中を緩和することが可能である。
【００３７】
上記の第１〜第３実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、シリコンゲルマニウム層２が本発明の「第１半導体層」に対応し、シリコン層３が本発明の「第２半導体層」に対応している。まだ、支持体穴５が本発明の「第１溝」に対応し、トレンチ１３が本発明の「第２溝」に対応している。さらに、埋め込み絶縁層１１が本発明の「絶縁層」に対応している。また、トレンチコーナ４が本発明の「第２溝の縁辺に位置する第２半導体層表面の角部」に対応している。
【００３８】
なお、上記の第１〜第３実施形態では、「半導体基板」がバルクシリコンウエーハであり、「第１半導体層」の材質がシリコンゲルマニウムであり、「第２半導体層」がシリコンである場合について説明した。しかしながら、本発明の「半導体基板」、「第１半導体層」及び「第２半導体層」の材質はこれに限られることはなく、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択される組み合わせを用いることができる。
【図面の簡単な説明】
【００３９】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図（その３）。
【図１３】従来例に係る問題点を示す図。
【符号の説明】
【００４０】
１  シリコン（Ｓｉ）基板、２  シリコンゲルマニウム（ＳｉＧｅ）層、３  シリコン（Ｓｉ）層、４  トレンチコーナ、５  支持体穴、７  支持体膜、９  支持体、１０  空洞部、１１  埋め込み絶縁層、１２  絶縁膜、２１  ゲート電極、Ｒ１、Ｒ２  フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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