(57)【要約】【課題】デジタル・アナログ変換ユニット内のアナログ電圧ラインの数を著しく減らし、チップ面積を節約し、その結果、製造コストを低減する。【解決手段】  表示パネルを駆動するための装置と、そのデジタル・アナログ変換器が提供される。タイミング制御部が提供した（Ｍ＋Ｌ）ビットのデジタルデータは、Ｎチャンネルのアナログ出力電圧に変換され、表示パネルを制御して駆動する。表示パネルを駆動するための装置内の（Ｍ＋Ｌ）ビットＤＡＣのアナログ電圧ラインの数と選択スイッチの数は、この発明によって著しく低減できる。既存の技術に比べて、表示パネルを駆動するための装置のチップ面積を減らし、その結果、コストを最低限にする。【選択図】  図３
2007124606.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動するための装置であって、
少なくとも一つの入力データストリームを受け取ってラッチし、そのラッチ結果に基づいて、Ｎ個のデジタル・ラッチデータを出力し、前記デジタル・ラッチデータが各々（Ｍ＋Ｌ）ビットであり、Ｎ、Ｍ、およびＬが全て０より大きな正の整数であるデータラッチ・ユニットと、
異なるレベルを備えた２Ｍ＋１個の粗アナログ電圧Ｖ（ｉ）を提供するために用いられ、ここでＶ（ｉ）がｉ番目の粗アナログ電圧を表し、ｉが整数で０＜ｉ≦２Ｍ＋１である基準電源と、
データラッチ・ユニットと基準電源に接続し、Ｎ個のデジタル・アナログ変換器（ＤＡＣ）を含むデジタル・アナログ変換ユニットを有し、前記ＤＡＣが各々、対応するデジタル・ラッチデータ内のＭビットの第一部分データに基づいて、二つの粗アナログ電圧を選択し、選択した二つの粗アナログ電圧と、対応するデジタル・ラッチデータ内のＬビットの第二部分データに基づいて、対応するアナログ出力データを生成する装置。
【請求項２】
基準電源が、
第一定電圧と第二定電圧に基づいて、粗アナログ電圧Ｖ（ｉ）を生成するために用いられる第一電圧分割器と、
第一電圧分割器と電気的に接続し、第一電圧分割器が出力した粗アナログ電圧Ｖ（ｉ）を一時的に蓄える複数のバッファを有する請求項１記載の装置。
【請求項３】
第一定電圧がシステム電圧または第一電圧調整器が生成した電圧であり、第二定電圧が接地電圧または第二電圧調整器が生成した電圧である請求項２記載の装置。
【請求項４】
第一電圧分割器が、直列に接続した少なくとも２Ｍ個の第一抵抗器を有する請求項２記載の装置。
【請求項５】
デジタル・アナログ変換ユニットのＤＡＣが各々、
基準電源と電気的に接続し、対応するデジタル・ラッチデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（ｊ）を選択するために用いられ、ここでｊが整数で１＜ｊ≦２Ｍ＋１である第一選択器と、
基準電源と電気的に接続し、対応するデジタル・ラッチデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（ｊ−１）を選択するために用いられる第二選択器と、
第一選択器と第二選択器に電気的に接続し、第一選択器と第二選択器が各々選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて、電圧を分割し、異なるレベルの２Ｌ個の微アナログ電圧を生成するために用いられる第二電圧分割器と、
第二電圧分割器と電気的に接続し、対応するデジタル・ラッチデータ内のＬビットの第二部分データに基づいて、微アナログ電圧の一つを選択し、それをアナログ出力データとして出力するために用いられる出力選択器を有する請求項１記載の装置。
【請求項６】
デジタル・アナログ変換ユニットのＤＡＣが各々、
基準電源と電気的に接続し、対応するデジタル・ラッチデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）を選択するために用いられ、ここでｊが整数で１＜ｊ≦２Ｍ＋１である粗選択器と、
粗選択器と電気的に接続し、粗選択器が選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて、電圧を分割し、異なるレベルを備えた２Ｌ個の微アナログ電圧を生成するために用いられる第二電圧分割器と、
第二電圧分割器と電気的に接続し、対応するデジタル・ラッチデータ内のＬビットの第二部分データに基づいて、微アナログ電圧の一つを選択し、それをアナログ出力データとして出力するために用いられる出力選択器を有する請求項１記載の装置。
【請求項７】
データラッチ・ユニットが、
クロック信号に基づいて、受け取った第一制御信号を次第にシフトさせ、異なる位相の（Ｎ／３）個のラッチ信号を出力するために用いられる第一シフトレジスタと、
シフトレジスタと電気的に接続し、ラッチ信号に基づいて、入力データストリームを受け取ってラッチするために用いられる第一ラインラッチと、
第一ラインラッチと電気的に接続し、第二制御信号に基づいて、第一ラインラッチのラッチ結果を受け取ってラッチするために用いられる第二ラインラッチと、
第二ラインラッチと電気的に接続し、第二ラインラッチのラッチ結果に基づいて、デジタル・ラッチデータを出力するために用いられるレベルシフト器を有する請求項１記載の装置。
【請求項８】
表示パネルが、液晶表示（ＬＣＤ）パネルである請求項１記載の装置。
【請求項９】
（Ｍ＋Ｌ）ビットのデジタルデータに基づいて、対応するアナログ出力データを出力するために用いられ、ここでＭとＬが両方とも０より大きな正の整数であるデジタル・アナログ変換器（ＤＡＣ）であって、
デジタルデータ内のＭビットの第一部分データに基づいて、受け取った異なるレベルの（２Ｍ＋１）個の粗アナログ電圧Ｖ（ｉ）から、粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）を選択するために用いられ、ここでＶ（ｉ）がｉ番目の粗アナログ電圧であり、ｉとｊが整数で０＜ｉ≦２Ｍ＋１、１＜ｊ≦２Ｍ＋１である粗選択器と、
粗選択器と電気的に接続し、粗選択器が選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて、電圧を分割し、異なるレベルを備えた２Ｌ個の微アナログ電圧を生成するために用いられる電圧分割器と、
電圧分割器と電気的に接続し、デジタルデータ内のＬビットの第二部分データに基づいて、微アナログ電圧の一つを選択し、それをアナログ出力データとして出力するために用いられる出力選択器を有するＤＡＣ。
【請求項１０】
電圧分割器が２Ｌ個の抵抗器を有し、粗選択器が出力したアナログ電圧Ｖ（ｊ）とＶ（ｊ−１）の間に直列に前記抵抗器を接続する請求項９記載のＤＡＣ。
【請求項１１】
異なるレベルを備えた２Ｍ＋１個の粗アナログ電圧Ｖ（ｉ）を受け取り、（Ｍ＋Ｌ）ビットのデジタルデータに基づいて、対応するアナログ出力データを出力するために用いられ、ここでＶ（ｉ）がｉ番目の粗アナログ電圧を表し、ｉが整数で０＜ｉ≦２Ｍ＋１であり、ＭとＬが両方とも０より大きな正の整数であるデジタル・アナログ変換器（ＤＡＣ）であって、
デジタルデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（２）〜Ｖ（２Ｍ＋１）から、粗アナログ電圧Ｖ（ｊ）を選択するために用いられ、ここでｊが整数で１＜ｊ≦２Ｍ＋１である第一選択器と、
デジタルデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ）から、粗アナログ電圧Ｖ（ｊ−１）を選択するために用いられる第二選択器と、
第一選択器と第二選択器に電気的に接続し、第一選択器と第二選択器が各々選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて、電圧を分割し、異なるレベルを備えた２Ｌ個の微アナログ電圧を生成するために用いられる電圧分割器と、
電圧分割器と電気的に接続し、デジタルデータ内のＬビットの第二部分データに基づいて、微アナログ電圧を選択し、それをアナログ出力データとして出力するために用いられる出力選択器を有するＤＡＣ。
【請求項１２】
電圧分割器が２Ｌ個の抵抗器を有し、第一選択器と第二選択器が各々出力したアナログ電圧Ｖ（ｊ）とＶ（ｊ−１）の間に、前記抵抗器を直列に接続した請求項１１記載のＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル・アナログ変換器に関する。より詳細には、この発明は、アナログ電圧ラインのレイアウト面積を著しく低減可能なデジタル・アナログ変換器に関する。
【背景技術】
【０００２】
例えば、液晶表示（ＬＣＤ）パネル等の表示パネルを駆動するための装置は、タイミング制御部が出力したデジタル入力データに従って、表示パネルを制御および駆動するために用いられる。図１は、既存のＮチャンネル、（Ｍ＋Ｌ）ビット駆動装置を示すブロック図である。図１を参照すると、シフトレジスタ１０１、第一ラインラッチ１０２、第二ラインラッチ１０３、レベルシフト器１０４、（Ｍ＋Ｌ）ビットのデジタル・アナログ変換器（ＤＡＣ）１０５、基準電源１０７、およびＮチャンネルの出力バッファ１０６が含まれている。
【０００３】
クロック信号ＣＬＫと第一制御信号ＣＴ１はシフトレジスタ１０１を起動するために用いられ、第二制御信号ＣＴ２は第二ラインラッチ１０３を制御するために用いられる。第一制御信号ＣＴ１がハイレベルになると、シフトレジスタ１０１はクロック信号ＣＬＫに基づいて、受け取った第一制御信号ＣＴ１を次第にシフトさせ、異なる位相の（Ｎ／３）ラッチ信号を第一ラインラッチ１０２に出力する。第一ラインラッチ１０２は、シフトレジスタ１０１が出力したラッチ信号に基づいて、（Ｍ＋Ｌ）ビットの赤、緑、および青（ＲＧＢ）のデジタル入力データストリームＤｉｎ１、Ｄｉｎ２、およびＤｉｎ３を受け取ってラッチする。ライン全体のデジタル入力データストリームが第一ラインラッチ１０２にラッチされると、第二制御信号ＣＴ２はハイレベルになり、その結果、第一ラインラッチ１０２にラッチしたデータが送信され、第二ラインラッチ１０３にラッチされる。レベルシフト器１０４は、デジタル・アナログ変換ユニット１０５を正確に駆動するように、第二ラインラッチ１０３にラッチしたデジタルデータをより高い電圧レベルのデータに変換する。デジタル・アナログ変換ユニット１０５は、レベルシフト器１０４が出力したデジタル・ラッチデータと、基準電源１０７が提供したアナログ電圧に基づいて、対応するアナログ出力データを生成する。出力バッファ１０６は、出力負荷への駆動能力を拡大し、出力を所望のアナログ電圧レベルにするために用いられる。それから、クロック信号ＣＬＫと第一制御信号ＣＴ１は再びハイレベルになり、第一ラインラッチ１０２内のデータを更新してラッチする。上記の動作は、繰り返し実行される。
【０００４】
図２は、既存の（Ｍ＋Ｌ）ビットのデジタル・アナログ変換ユニット１０５を示すブロック図である。図２を参照すると、デジタル・アナログ変換ユニット１０５は、ＤＡＣ２０１−１、２０１−２…２０１−Ｎを有する。基準電源１０７は、２Ｍ＋Ｌ個のアナログ電圧ラインを介して、デジタル・アナログ変換ユニット１０５に、異なるレベルの２Ｍ＋Ｌ個のアナログ電圧Ｙ（１）、Ｙ（２）…Ｙ（２Ｍ＋Ｌ）を提供する。２Ｍ＋Ｌ個のアナログ電圧ラインはデジタル・アナログ変換ユニット１０５を介して、各ＤＡＣ２０１−１〜２０１−Ｎに、異なるレベルの２Ｍ＋Ｌ個のアナログ電圧Ｙ（１）〜Ｙ（２Ｍ＋Ｌ）を送信する。各ＤＡＣ２０１−１〜２０１−Ｎは、レベルシフト器１０４が出力した対応するデジタルデータに基づいて、基準電源１０７が提供したアナログ電圧Ｙ（１）〜Ｙ（２Ｍ＋Ｌ）の一つを各々選択し、出力バッファ１０６を介して表示パネルに選択した電圧レベルを送信する。
【０００５】
図１と２に示した既存の表示パネル駆動装置の欠点は、デジタル・アナログ変換ユニット１０５のアナログ電圧ラインが多くのチップ面積を占め、特に解像度が高いほど、アナログ電圧ラインが占める面積も大きくなることである。例えば、（Ｍ＋Ｌ）が８ビットの場合、２８（つまり２５６）本のアナログ電圧ラインが、デジタル・アナログ変換ユニット１０５で必要とされる。（Ｍ＋Ｌ）が１０ビットの場合（解像度を上げるため）、２１０（つまり１０２４）本のアナログ電圧ラインが、デジタル・アナログ変換ユニット１０５で必要とされる。従って、そのチップ面積は非常に大きくなり、表示パネルを駆動するための装置の製造コストも著しく増大する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、この発明は表示パネルを駆動するための装置を提供することを対象とし、前記装置はそのデジタル・アナログ変換ユニット内のアナログ電圧ラインの数を著しく減らし、チップ面積を節約し、その結果、製造コストを低減する。
【０００７】
この発明の別の形態によると、デジタル・アナログ変換器（ＤＡＣ）が提供され、前記ＤＡＣで必要とされるアナログ電圧ラインを著しく減らし、その結果、チップ面積と製造コストを低減する。
【０００８】
この発明のさらに別の形態によると、別の構造を備えた別のＤＡＣが提供され、上記の目的を実現する。
【課題を解決するための手段】
【０００９】
上記の目的および他の目的に基づいて、この発明は表示パネルを駆動するための装置を提供し、前記装置はデータラッチ・ユニット、基準電源、およびデジタル・アナログ変換ユニットを有する。データラッチ・ユニットは入力データストリームを受け取ってラッチし、ラッチ結果に基づいてＮ個のデジタル・ラッチデータを出力する。ここで、各デジタル・ラッチデータは（Ｍ＋Ｌ）ビットであり、Ｎ、Ｍ、およびＬは全て０より大きな正の整数である。基準電源は、異なるレベルの２Ｍ＋１個の粗アナログ電圧Ｖ（ｉ）を提供し、ここでＶ（ｉ）はｉ番目の粗アナログ電圧を表し、ｉは整数で０＜ｉ≦２Ｍ＋１である。デジタル・アナログ変換ユニットは、データラッチ・ユニットと基準電源に接続する。デジタル・アナログ変換ユニットはＮ個のＤＡＣを有し、前記ＤＡＣは各々対応するデジタル・ラッチデータ内のＭビットの第一部分データに基づいて、二つの粗アナログ電圧を選択し、選択した二つの粗アナログ電圧と、対応するデジタル・ラッチデータ内のＬビットの第二部分データに基づいて、対応するアナログ出力データを各々生成する。
【００１０】
この発明の別の形態によると、（Ｍ＋Ｌ）ビットのデジタルデータに基づいて、対応するアナログ出力データを出力するためのＤＡＣが提供され、ＭとＬは両方とも０より大きな正の整数である。ＤＡＣは、粗選択器、電圧分割器、および出力選択器を有する。粗選択器は、デジタルデータ内のＭビットの第一部分データに基づいて、受け取った異なるレベルの２Ｍ＋１個の粗アナログ電圧Ｖ（ｉ）から粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）を選択する。ここで、Ｖ（ｉ）はｉ番目の粗アナログ電圧であり、ｉとｊは整数で０＜ｉ≦２Ｍ＋１、１＜ｊ≦２Ｍ＋１である。電圧分割器は粗選択器と電気的に接続し、粗選択器が選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて電圧を分割し、異なるレベルの２Ｌ個の微アナログ電圧を生成するために用いられる。出力選択器は電圧分割器と電気的に接続し、デジタルデータ内のＬビットの第二部分データに基づいて、微アナログ電圧の一つを選択し、それをアナログ出力データとして出力するために用いられる。
【００１１】
この発明は、異なるレベルの２Ｍ＋１個の粗アナログ電圧Ｖ（ｉ）を受け取り、（Ｍ＋Ｌ）ビットのデジタルデータに基づいて、対応するアナログ出力データを出力するために別のＤＡＣを提供する。ここで、Ｖ（ｉ）はｉ番目の粗アナログ電圧を表し、ｉ、Ｍ、およびＬは全て正の整数で０＜ｉ≦２Ｍ＋１である。ＤＡＣは、第一選択器、第二選択器、電圧分割器、および出力選択器を有する。第一選択器は、デジタルデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（２）〜Ｖ（２Ｍ＋１）から粗アナログ電圧Ｖ（ｊ）を選択し、ここでｊは整数で、１＜ｊ≦２Ｍ＋１である。第二選択器は、デジタルデータ内のＭビットの第一部分データに基づいて、粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ）から粗アナログ電圧Ｖ（ｊ−１）を選択する。電圧分割器は第一選択器と第二選択器に電気的に接続し、第一選択器と第二選択器が各々選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）に基づいて電圧を分割し、異なるレベルの２Ｌ個の微アナログ電圧を生成するために用いられる。出力選択器は電圧分割器と電気的に接続し、デジタルデータ内のＬビットの第二部分データに基づいて、微アナログ電圧の一つを選択し、それをアナログ出力データとして出力するために用いられる。
【発明の効果】
【００１２】
この発明によると、（Ｍ＋Ｌ）ビットのデジタル・ラッチデータはＭビットの第一部分データと、Ｌビットの第二部分データに分割され、それからＤＡＣが第一部分データに基づいて、２Ｍ＋１個の粗アナログ電圧から二つの粗アナログ電圧を選択し、さらに第二部分データと選択した二つの粗アナログ電圧に基づいて、対応するアナログ出力データを生成し、その結果、この発明のＤＡＣでは２Ｍ＋１個の粗アナログ電圧ラインのみが必要とされる。既存の技術に比べて、この発明は２Ｍ＋Ｌから２Ｍ＋１に、デジタル・アナログ変換ユニット内のアナログ電圧ラインの数を著しく減らすことができる。従って、チップ面積が縮小され、製造コストを低減できる。
【００１３】
この発明の上記および他の目的、特徴および利点を理解可能にするために、図面と共に好ましい実施例を以降で詳しく説明する。
【００１４】
当然のことながら、上記の一般的な説明と以降の詳細な説明は例示的なものであり、請求されたとおりの発明をさらに説明するものとする。
【発明を実施するための最良の形態】
【００１５】
既存の構造に比べて、この発明の表示パネル駆動装置では、デジタル・アナログ変換ユニット内のアナログ電圧ラインの数を著しく減らすことができる。図３は、この発明の一実施例による表示パネルを駆動するための装置を示すブロック図である。図３を参照すると、データラッチ・ユニット３１０、基準電源３４０、（Ｍ＋Ｌ）ビットのデジタル・アナログ変換ユニット３２０、およびＮチャンネルの出力バッファ３３０が含まれている。データラッチ・ユニット３１０は、少なくとも一つの（Ｍ＋Ｌ）ビットの入力データストリーム（ここでは赤、緑、および青のデジタル入力データストリームＤｉｎ１、Ｄｉｎ２、およびＤｉｎ３）を受け取ってラッチし、そのラッチ結果に基づいて、Ｎ個のデジタル・ラッチデータを出力し、ここでＮ、Ｍ、およびＬは全て０より大きな正の整数である。この実施例では、データラッチ・ユニット３１０は、シフトレジスタ３０１、第一ラインラッチ３０２、第二ラインラッチ３０３、およびレベルシフト器３０４を有する。デジタル・アナログ変換ユニット３２０の出力は、Ｎチャンネルの出力バッファ３３０を介して、表示パネル（図示せず）を駆動する。この実施例では、駆動される表示パネルは、ＬＣＤパネル等であってもよい。
【００１６】
クロック信号ＣＬＫと第一制御信号ＣＴ１はシフトレジスタ３０１を起動するために用いられ、第二制御信号ＣＴ２は第二ラインラッチ３０３を制御するために用いられる。第一制御信号ＣＴ１がハイレベルになると、シフトレジスタ３０１はクロック信号ＣＬＫに基づいて、受け取った第一制御信号ＣＴ１を次第にシフトさせ、異なる位相の（Ｎ／３）ラッチ信号を第一ラインラッチ３０２に出力する。第一ラインラッチ３０２は、シフトレジスタ３０１が出力したラッチ信号に基づいて、（Ｍ＋Ｌ）ビットの赤、緑、および青（ＲＧＢ）のデジタル入力データストリームＤｉｎ１、Ｄｉｎ２、およびＤｉｎ３を受け取ってラッチする。水平ライン全体のデジタル入力データストリームが第一ラインラッチ３０２内にラッチされると、第二制御信号ＣＴ２はハイレベルになり、その結果、第一ラインラッチ３０２内にラッチしたデータが、第二ラインラッチ３０３に送信されラッチされる。レベルシフト器３０４は、第二ラインラッチ３０３内にラッチしたデジタルデータをより高い電圧レベルのデータに変換し、デジタル・アナログ変換ユニット３２０をより正確に駆動する。デジタル・アナログ変換ユニット３２０は、レベルシフト器３０４が出力したデジタル・ラッチデータと、基準電源３４０が提供したアナログ電圧に基づいて、対応するアナログ出力データを生成する。出力バッファ３３０は、出力負荷への駆動能力を拡大し、出力を所望のアナログ電圧レベルにするために用いられる。それから、クロック信号ＣＬＫと第一制御信号ＣＴ１は再びハイレベルになり、第一ラインラッチ３０２内のデータを更新してラッチし、上記の動作は、繰り返し実行される。
【００１７】
図４は、図３のデジタル・アナログ変換ユニット３２０と基準電源３４０を示すブロック図である。図４を参照すると、基準電源３４０は、第一電圧分割器３４１とバッファＯＰ（１）〜ＯＰ（２Ｍ＋１）を有する。第一電圧分割器３４１は、第一定電圧（例えば、システム電圧ＶＤＤまたは第一電圧調整器が出力したＤＣ電圧）と、第二定電圧（例えば、接地電圧ＶＳＳまたは第二電圧調整器が出力したＤＣ電圧）に基づいて、異なるレベルの２Ｍ＋１個の粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）を生成する。第一電圧分割器３４１は、直列に接続した少なくとも２Ｍ個の第一抵抗器を有する。バッファＯＰ（１）〜ＯＰ（２Ｍ＋１）の入力端子は、第一電圧分割器３４１と電気的に接続する。基準電源３４０は、抵抗器列を用いて電圧を分割し、バッファＯＰ（１）〜ＯＰ（２Ｍ＋１）の出力端子を介して、粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）を各々提供する。システム電圧ＶＤＤと接地電圧ＶＳＳへ各々直接接続するか、または第一および第二電圧調整器が出力した二つのＤＣ電圧で、Ｖ（１）とＶ（２Ｍ＋１）を生成する場合、バッファＯＰ（１）とＯＰ（２Ｍ＋１）は省略できる。
【００１８】
デジタル・アナログ変換ユニット３２０は、データラッチ・ユニット３１０と基準電源３４０に接続する。デジタル・アナログ変換ユニット３２０はＮ個のＤＡＣ  ＤＡ（１）〜ＤＡ（Ｎ）を有し、ここでＤＡＣ  ＤＡ（１）〜ＤＡ（Ｎ）内の各ＤＡＣは、対応するデジタル・ラッチデータＤＤ１〜ＤＤＮ内のＭビットの第一部分データＭＳＢ１〜ＭＳＢＮの一つに基づいて、粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）の二つを選択する。それから、各ＤＡＣは、選択した二つの粗アナログ電圧と、対応するデジタル・ラッチデータＤＤ１〜ＤＤＮ内のＬビットの第二部分データＬＳＢ１〜ＬＳＢＮに基づいて、対応するアナログ出力データＡＤ１〜ＡＤＮの一つを各々生成し、表示パネル（図示せず）を駆動する。
【００１９】
既存のデジタル・アナログ変換ユニット（例えば、図２に示したデジタル・アナログ変換ユニット１０５）内には、（２Ｍ＋Ｌ）本のアナログ電圧ラインをレイアウトする必要があり、アナログ電圧ラインが多くのチップ面積を占める。特に、高解像度になるほど、アナログ電圧ラインが占める面積も大きくなる。既存の技術に比べて、この実施例のデジタル・アナログ変換ユニット３２０では、２Ｍ＋１個のアナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）のみが必要とされ、これはこの実施例では２Ｍ＋１本のアナログ電圧ラインのみが必要とされることを意味する。例えば、入力されるデジタルデータが８ビット（つまりＭ＋Ｌ＝８）で、上位バイトと下位バイトが各々４ビット（つまりＭ＝Ｌ＝４）である場合、既存のデジタル・アナログ変換ユニットでは２８（つまり２５６）本のアナログ電圧ラインが必要とされるが、この実施例では２４＋１（つまり１７）本のアナログ電圧ラインのみが必要とされる。（Ｍ＋Ｌ）が１０ビットで（解像度を上げるため）、上位バイトと下位バイトが各々５バイト（つまりＭ＝Ｌ＝５）である場合、既存のデジタル・アナログ変換ユニットでは２１０（つまり１０２４）本のアナログ電圧ラインが必要とされるが、この実施例では２５＋１（つまり３３）本のアナログ電圧ラインのみが必要とされる。上位バイトと下位バイト（つまりＭとＬ）の上記のビット数は、以上の定義には限定されない。従って、この発明は、デジタル・アナログ変換ユニット内で必要とされるアナログ電圧ラインを著しく減らすことができる。さらに、チップ面積と製造コストを著しく低減できる。
【００２０】
図５は、この発明の一実施例による図４のＤＡＣ  ＤＡ（１）を示すブロック図である。図４のＤＡＣ  ＤＡ（２）〜ＤＡ（Ｎ）の実施例は、図５の実施例を参照できる。図４と５を両方参照すると、ＤＡＣ  ＤＡ（１）は、第一選択器５１０、第二選択器５２０、第二電圧分割器５３０、および出力選択器５４０を有する。第一選択器５１０と第二選択器５２０は、基準電源３４０と電気的に接続する。第一選択器５１０は、対応するデジタルデータＤＤ１内のＭビットの第一部分データＭＳＢ１に基づいて、基準電源３４０が出力した粗アナログ電圧Ｖ（２）〜Ｖ（２Ｍ＋１）から粗アナログ電圧Ｖ（ｊ）を、その出力Ａ２として選択する。第二選択器５２０は、対応するデジタルデータＤＤ１内のＭビットの第一部分データＭＳＢ１に基づいて、基準電源３４０が出力した粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ）から粗アナログ電圧Ｖ（ｊ−１）を、その出力Ａ１として選択する。例えば、第一選択器５１０が、その出力Ａ２として粗アナログ電圧Ｖ（３）を選択すると、第二選択器５２０はその出力Ａ１として粗アナログ電圧Ｖ（２）を選択する。
【００２１】
第二選択器５２０は、第一選択器５１０と第二選択器５２０が選択した粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）（つまりその出力電圧Ａ２とＡ１）に基づいて電圧を分割し、異なるレベルの２Ｌ個の微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）を生成する。出力選択器５４０は、対応するデジタルデータＤＤ１内のＬビットの第二部分データＬＳＢ１に基づいて、微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）の一つを選択し、それをアナログ出力データＡＤ１として出力する。
【００２２】
図６は、この発明の別の実施例による図４のＤＡＣ  ＤＡ（１）を示すブロック図である。図４のＤＡＣ  ＤＡ（２）〜ＤＡ（Ｎ）の実施例は、図６の実施例を参照できる。図４と６を両方参照すると、ＤＡＣ  ＤＡ（１）は、粗選択器６１０、第二電圧分割器６３０、および出力選択器６４０を有する。粗選択器６１０は基準電源３４０と電気的に接続し、対応するデジタルデータＤＤ１内のＭビットの第一部分データＭＳＢ１に基づいて、基準電源３４０が出力した粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）から粗アナログ電圧Ｖ（ｊ）とＶ（ｊ−１）を、その出力Ａ２およびＡ１として選択するために用いられる。例えば、粗選択器６１０は、粗アナログ電圧Ｖ（１）〜Ｖ（２Ｍ＋１）から粗アナログ電圧Ｖ（３）とＶ（２）を、その出力Ａ２およびＡ１として選択する。
【００２３】
第二電圧分割器６３０は、粗選択器６１０が選択した粗アナログ電圧Ｖ（ｊ）およびＶ（ｊ−１）（つまりその出力電圧Ａ２およびＡ１）に基づいて電圧を分割し、異なるレベルの２Ｌ個の微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）を生成する。出力選択器６４０は、対応するデジタルデータＤＤ１内のＬビットの第二部分データＬＳＢ１に基づいて、微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）の一つを選択し、それをアナログ出力データＡＤ１として出力する。
【００２４】
図７（Ａ）〜（Ｄ）は、この発明の様々な実施例による第二電圧分割器を示している。図５と６に示したように二つの実施例では、電圧分割器５３０と６３０は図７（Ａ）、（Ｂ）、（Ｃ）、または（Ｄ）を参照して実装できる。例えば、図７（Ａ）の電圧分割器は２Ｌ個の抵抗器を有し、それらは粗選択器６１０が出力した（または第一選択器５１０と第二選択器５２０が各々出力した）出力電圧Ａ２とＡ１の間に直列に接続し、電圧を分割して、微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）を得る。図７（Ａ）〜（Ｄ）では抵抗器列のみが示されているが、当業者は実際の要件に従ってそこに複数のバッファを配置し、バッファを介して出力選択器６４０（または５４０）に、抵抗器列の電圧分割によって得られた微アナログ電圧Ｂ（１）〜Ｂ（２Ｌ）を提供することもできる。
【産業上の利用可能性】
【００２５】
要約すると、既存の（Ｍ＋Ｌ）ビットのＤＡＣでは（２Ｍ＋Ｌ）個のアナログ基準電圧が必要とされ、その結果、既存のデジタル・アナログ変換ユニット内には（２Ｍ＋Ｌ）本のアナログ電圧ラインをレイアウトする必要があり、アナログ電圧ラインが多くのチップ面積を占めることとなる。特に、解像度が高くなると、アナログ電圧ラインが占める面積も大きくなる。既存の技術に対して、この発明の（Ｍ＋Ｌ）ビットのＤＡＣでは、２Ｍ＋１個の粗アナログ電圧のみが必要とされ、その結果、この発明のデジタル・アナログ変換ユニット内では（２Ｍ＋１）本のアナログ電圧ラインのみが必要とされる。従って、この発明は、デジタル・アナログ変換ユニット内のアナログ電圧ラインの数を著しく減らすことができる。その結果、チップ面積と製造コストも著しく低減できる。
【００２６】
当業者には明らかなように、発明の範囲または精神から逸脱することなく、この発明の構造に様々な修正および変更を行うことができる。上記の観点から、添付の請求項およびそれらと等価なものの範囲内にある限り、この発明はその修正および変更を含むものとする。
【００２７】
添付の図面は、発明をさらに理解するために含められ、この明細書に組み込まれ、その一部を構成する。図面は発明の実施例を示し、その説明と共に発明の原理を理解するために役立つ。
【図面の簡単な説明】
【００２８】
【図１】既存のＮチャンネル、（Ｍ＋Ｌ）ビットの駆動装置を示すブロック図である。
【図２】既存の（Ｍ＋Ｌ）ビットのデジタル・アナログ変換ユニット１０５を示すブロック図である。
【図３】この発明の一実施例による表示パネルを駆動するための装置を示すブロック図である。
【図４】図３のデジタル・アナログ変換ユニットと基準電源を示すブロック図である。
【図５】この発明の一実施例による図４のデジタル・アナログ変換器を示すブロック図である。
【図６】この発明の別の実施例による図４のデジタル・アナログ変換器を示すブロック図である。
【図７】（Ａ）〜（Ｄ）は、この発明の様々な実施例による第二電圧分割器を示す図である。
【符号の説明】
【００２９】
１０１ シフトレジスタ
１０２ 第一ラインラッチ
１０３ 第二ラインラッチ
１０４ レベルシフト器
１０５ デジタル・アナログ変換ユニット
１０６ 出力バッファ
１０７ 基準電源
３０１ シフトレジスタ
３０２ 第一ラインラッチ
３０３ 第二ラインラッチ
３０４ レベルシフト器
３１０ データラッチ・ユニット
３２０ デジタル・アナログ変換ユニット
３３０ 出力バッファ
３４０ 基準電源
３４１ 第一電圧分割器
５１０ 第一選択器
５２０ 第二選択器
５３０ 第二電圧分割器
５４０ 出力選択器
６１０ 粗選択器
６３０ 第二電圧分割器
６４０ 出力選択器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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