(57)【要約】【課題】ｐ型及びｎ型のＭＯＳＦＥＴのいずれにおいても、仕事関数が制御されていることにより、閾値電圧が低減され且つ制御されたＣＭＯＳトランジスタを有する半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００は、半導体基板１０１と、半導体基板１０１におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極１３１と、半導体基板１０１におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極１３２とを備え、第１のゲート電極１３１は、シリコン層１０７及びその上に形成された第１の金属シリサイド層１１８を含み、第２のゲート電極１３２は、金属過剰な第２の金属シリサイド層１１９を含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極と、
前記半導体基板におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極と備え、
前記第１のゲート電極は、シリコン層及びその上に形成された第１の金属シリサイド層を含み、
前記第２のゲート電極は、金属過剰な第２の金属シリサイド層からなることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の金属シリサイド層は、金属が６０％以上である組成を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１の金属シリサイド層及び前記第２の金属シリサイド層に含まれる金属は、ニッケル、コバルト、チタン及び白金のうちの少なくとも１つを含むことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記半導体基板と、前記第１のゲート電極及び前記第２のゲート電極との間に、それぞれ金属酸化膜であるゲート絶縁膜が設けられていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記金属酸化膜に含まれる金属は、ハフニウム、ジルコニウム、チタン、タンタル、ランタン及びアルミニウムのうちの少なくとも１つを含むことを特徴とする半導体装置。
【請求項６】
請求項４又は５において、
前記金属酸化膜は、シリコンを更に含むことを特徴とする半導体装置。
【請求項７】
請求項４〜６のいずれか一つにおいて、
前記ゲート酸化膜と、前記第１のゲート電極及び前記第２のゲート電極との間に、それぞれ保護膜が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記第１のゲート電極は、前記シリコン層と前記第１の金属シリサイド層との間にバリア層を備えることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記バリア層は、シリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記シリコン酸化膜は、ウェット処理により形成されたシリコン酸化膜であることを特徴とする半導体装置。
【請求項１１】
請求項８〜１０のいずれか一つにおいて、
前記バリア層の膜厚は、１．０ｎｍ以上で且つ１．５ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程（ｂ）と、
前記第１の半導体層上にバリア層を形成する工程（ｃ）と、
前記バリア層上に第２の半導体層を形成する工程（ｄ）と、
前記第１の半導体層、前記バリア層及び前記第２の半導体層をパターン化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）と、
前記第２のゲート電極における前記第２の半導体層及び前記バリア層を除去する工程（ｆ）と、
前記第１のゲート電極における第２の半導体層及び前記第２のゲート電極における前記第１の半導体層の上に、金属膜を形成する工程（ｇ）と、
前記第１のゲート電極における第２の半導体層及び前記第２のゲート電極における前記第１の半導体層を、それぞれ前記金属膜との反応によりシリサイド化させる工程（ｈ）とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記工程（ｄ）の後で且つ前記工程（ｅ）の前に、前記第２の半導体層上にハードマスクを形成する工程を更に備え、
前記工程（ｅ）において、前記ハードマスクを用いたエッチングにより前記第１のゲート電極及び前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３において、
前記工程（ｅ）の後で且つ前記工程（ｆ）の前に、前記半導体基板上に、前記第１のゲート電極及び第２のゲート電極の上面が露出するように層間絶縁膜を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のいずれか一つにおいて、
前記第１の半導体層及び前記第２の半導体層にイオン注入を行なう工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２〜１５のいずれか一つにおいて、
前記工程（ｅ）の後で且つ工程（ｆ）の前に、前記第１のゲート電極及び前記第２のゲート電極の側面にサイドウォールを形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２〜１６のいずれか一つにおいて、
前記工程（ａ）の前に、前記半導体基板における前記第１のゲート電極を形成する領域にｐ型ウェルを形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２〜１７のいずれか一つにおいて、
前記工程（ａ）の前に、前記半導体基板における前記第２のゲート電極を形成する領域にｎ型ウェルを形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２〜１８のいずれか一つにおいて、
前記工程（ａ）の前に、前記半導体基板に素子分離領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイドゲートを有する電界効果トランジスタである半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化及び高速化に関する技術進展に従って、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Feild Effect Transistor ）の微細化が進行している。これに伴ってゲート絶縁膜が薄膜化すると、トンネル電流によるゲートリーク電流の増大が顕在化してくる。
【０００３】
この問題を抑制するために、ゲート絶縁膜を形成する材料として、ＨｆＯ2 又はＺｒＯ2 等の金属酸化物である高誘電率材料を用いることが研究されている（例えば非特許文献１を参照）。このようにすると、ＳｉＯ2 換算膜厚を薄くすると共に、物理的な実際の膜厚については厚くすることができ、その結果としてリーク電流の増大を抑制することができる。
【０００４】
その一方、電極材料として、従来のドープドシリコンに代えて、金属又は金属シリサイドが用いられ始めている。これは、ドープドシリコン電極（不純物のドープされたシリコン電極）の場合、電極空乏化による容量の低下が発生するのに対し、金属電極又は金属シリサイド電極の場合にはこのような容量低下を回避することができるためである。結果として、実効的なゲート絶縁膜を更に薄膜化することが可能である。
【０００５】
また、高誘電率材料からなるゲート絶縁膜をシリコン電極と共に用いる場合、シリコン電極とゲート絶縁膜との界面において形成されるシリコンと金属との結合に起因して、リーク電流が増大する。また、フェルミレベルピンニングによるトランジスタ閾値の制御困難性が生じる。しかし、これらについては、シリコン電極に代えて金属電極を用いることによって回避可能である。
【０００６】
次に、半導体装置の製造方法の観点から電極材料の選択について考える。
【０００７】
従来のシリコン電極の場合、ＣＭＯＳＦＥＴにおけるｎ型及びｐ型のＭＯＳＦＥＴは、レジストカバーを用いてイオン注入種を切り替えることにより容易に形成することができた。しかし、金属電極の場合、材料自体の仕事関数によって導電型が決まってしまうため、ｎ型及びｐ型のＭＯＳＦＥＴを形成するためには、それぞれに異種の材料を用いなければならない。このため、シリコン電極に比べると金属電極の形成プロセスはより複雑である。
【０００８】
これに対し、金属シリサイド電極は、シリコン電極を形成した後、その上に金属を堆積して熱処理することによって形成するため、製造工程が金属電極に比べると簡便であるというメリットがある（例えば、非特許文献２を参照）。
【０００９】
ここで、金属シリサイドもまた固有の仕事関数を有する。このため、金属シリサイド電極を有するｎ型及びｐ型のＭＯＳＦＥＴを形成する場合、適切な閾値を得るための材料選択をする必要がある。
【００１０】
一つの具体例としてニッケルシリサイドを考えると、ニッケルシリサイドの仕事関数はシリコンのバンドギャップに対し中間位置（ミッドギャップ）に対応する。このため、一般にｎ型及びｐ型のいずれにおいてもドープドシリコン電極の場合に比べて閾値電圧が上昇する。
【００１１】
このような閾値電圧の上昇は、基板のチャネル部分に対して逆極性のドーパントを注入することにより低下させることができる。しかし、このようにチャネルに対してドーピングを行なうと、キャリアの移動度が劣化すると共に、特にショートチャネル領域の場合に閾値電圧制御がより難しくなる。
【００１２】
これに関しても、ゲート絶縁膜がシリコン酸化膜の場合には、シリサイド化前のシリコン電極にイオン注入を行ない、イオン種とドーズ量を制御することによって、ある程度の閾値電圧制御は可能である（例えば、非特許文献３を参照）。
【００１３】
しかし、ゲート絶縁膜が金属酸化膜である場合には、シリコン酸化膜である場合とは異なり、シリサイド化前のシリコン電極へのイオン注入は効果が少ないと報告されている（同じく非特許文献３を参照）。これは、金属酸化膜が例えばハフニウム酸化膜である場合、ハフニウムとシリコンとの結合により形成される電気的な準位がシリコンの伝導帯近傍に固定されるためである。フェルミレベルピンニング効果と呼ばれるこの現象により、シリコン電極電極に対するドーピングの効果は小さなものとなっている。更に、ｐ型ＭＯＳＦＥＴについては、閾値の上昇がより大きく、０．５Ｖ程度以下には下がらない。
【００１４】
非特許文献４には、閾値電圧を変える方法として、金属シリサイドの金属組成及び結晶相を調整することにより金属シリサイドの仕事関数を変えることが提案されている。
【００１５】
特に、ｐ型ＭＯＳＦＥＴの閾値電圧が高いという点に対しては、金属過剰である（金属をシリコンに比べて過剰に含有する）金属シリサイドを用いることにより、仕事関数を増大させて閾値を下げることに成功している。
【００１６】
これに対し、ｎ型ＭＯＳＦＥＴに対しては、ｐ型ＭＯＳＦＥＴとは逆に仕事関数を小さくする必要があるため、金属過剰の金属シリサイドを用いることはできない。その上、金属とシリコンとの比が一対一に近い場合であっても金属シリサイドは元来ミッドギャップ材料であり、このことから閾値が高くなる。以上から、空乏化による容量低下というデメリットはあるものの、低閾値化の観点からはｎ型ＭＯＳＦＥＴにはシリコン電極を用いることが望ましい。
【００１７】
また、特許文献１及び非特許文献５において、金属シリサイド化を行なう前にシリコン層の膜厚を変更することにより、形成される金属シリサイド層の組成比及び結晶相を設定する製造方法が開示されている。
【００１８】
つまり、ｎ型ＭＯＳＦＥＴについては、シリコン層の膜厚を厚くする。これにより、シリコン層がその上に形成された一定膜厚の金属膜と反応してシリサイド化した後にも、上部については金属シリサイド化されているが、下部（ゲート絶縁膜付近）についてはシリサイド化されずシリコンのままであるゲート電極を形成することができる。
【００１９】
この一方で、ｐ型ＭＯＳＦＥＴについては、シリコン膜厚を薄くする。これにより、シリコン層とその上に形成された金属膜とのシリサイド化反応は、電極の下部（絶縁膜上部界面）にまで達し、ｐ型ＭＯＳＦＥＴのゲート電極は金属シリサイド電極とすることができる。
【特許文献１】特開２００５−２２８８６８号公報
【非特許文献１】ジャーナル・オブ・アプライド・フィジクス。８９巻、５２４３ページ、２００１年。G.D.Wilkら
【非特許文献２】インターナショナル・エレクトロン・マテリアル・ミーティング、８２５ページ、２００１年。B.Tavelら
【非特許文献３】インターナショナル・エレクトロン・マテリアル・ミーティング、８３ページ、２００４年。T.Nabatameら
【非特許文献４】エレクトロン・デバイス・レター、２７巻、３４ページ。J.G.Kittlら
【非特許文献５】インターナショナル・エレクトロン・マテリアル・ミーティング、９５ページ、２００４年。T.Aoyamaら
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来の半導体装置に関し、次のような課題があった。
【００２１】
前記に説明したように、ｐ型及びｎ型のＭＯＳＦＥＴのゲート電極を構成する材料としての金属シリサイドに関し、それぞれ組成を制御することが必要である。このような金属シリサイドの組成は、シリサイド化を行なう前のシリコン層の膜厚に大きく依存する。このため、異なるゲート長及び異なるゲート幅を有するデバイスに対しても膜厚が一定となるように制御することが非常に重要である。しかし、シリコン電極の高さの制御は困難であるため、このことの解決が課題の一つとなっている。
【００２２】
また、金属過剰な金属シリサイドからなる電極を有するｐ型ＭＯＳＦＥＴについて、シリコン層がシリサイド化される際に、シリコン層の直下に位置するゲート絶縁膜に欠陥が形成されるという問題がある。つまり、シリコンのシリサイド化反応は、体積膨張を伴うため、ゲート絶縁膜にストレスが加わる。このため、条件によってはゲート絶縁膜にピンホール又は結晶グレイン等が形成され、これらを通じて金属が拡散し、ゲート絶縁膜の下のシリコン基板と反応する可能性がある。このようなことが起きると、ゲート絶縁膜を介して基板にシリサイド化層が形成され、もはやゲート絶縁膜による絶縁性が機能しなくなる。よって、このことの解決も課題の一つである。
【００２３】
この一方、ｎ型ＭＯＳＦＥＴに関しては、シリコン層の膜厚を厚くして、金属元素がシリコン層とゲート絶縁膜との界面に達しないようにすればよい。しかし、実際のトランジスタ構造を形成する際のようにゲート電極として領域が区切られたシリコン層において、金属元素は、ゲート電極に対応する部分の金属膜だけではなく、ゲート電極に対応する部分の外からも表面拡散によって供給される。この結果、金属元素は過剰に供給される傾向がある。
【００２４】
この結果、特に実デバイスにおいては異なるゲート長のＭＯＳＦＥＴが存在するため、表面拡散によって相対的に多くの金属が供給されることになる短ゲート長のゲート電極において、より金属シリサイドが形成されやすい。金属シリサイドがゲート絶縁膜に達すると、そのようなゲート電極の閾値は大きく変動する。これは、電極の仕事関数がシリコンのものから金属シリサイドのものに置き換わるためである。
【００２５】
以上に説明したことから、ｐ型ＭＯＳＦＥＴについてはシリサイド化を行なう前のシリコン層の膜厚を制御する必要があると共に、ｎ型ＭＯＳＦＥＴについてはシリサイド化を行なった後の金属シリサイド層の膜厚を制御する必要がある。よって、これらを確実に行なうことが課題となっている。
【００２６】
以上の課題に鑑みて、本発明の目的は、金属シリサイドゲート電極を有するＣＭＯＳＦＥＴにおいて、仕事関数が制御されていることによって閾値電圧が低減され且つ制御されたトランジスタ構造を提供することである。また、ｐ型ＭＯＳＦＥＴにおけるシリサイド化前のシリコン層の膜厚及びｎ型ＭＯＳＦＥＴにおけるシリサイド化後の金属シリサイド層の膜厚を共に制御することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２７】
ＣＭＯＳＦＥＴが有するｎ型及びｐ型のＭＯＳＦＥＴについて、それぞれ閾値電圧を低減し且つ制御するためには、ｎ型ＭＯＳＦＥＴにはシリコン電極を用いると共に、ｐ型ＭＯＳＦＥＴには金属過剰な金属シリサイド電極を用いるという組み合わせが最も望ましいと本願発明者は着想した。
【００２８】
そこで、前記の目的を達成するための本発明の半導体装置は、半導体基板と、半導体基板におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極と、半導体基板におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極とを備え、第１のゲート電極は、シリコン層及びその上に形成された第１の金属シリサイド層を含み、第２のゲート電極は、金属過剰な第２の金属シリサイド層からなる。
【００２９】
ここで、金属過剰な金属シリサイドとは、金属元素の割合がシリコンの割合よりも多く、原子％において５０％を超える金属シリサイドのことである。
【００３０】
本発明の半導体装置によると、以下に説明するように、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのいずれにおいても、低い閾値電圧を実現することができる。
【００３１】
ｎ型ＭＯＳＦＥＴが有する第１のゲート電極について、ゲート絶縁膜に接する下部はシリコン層となっているため、低い閾値電圧が実現される。更に、シリコン層の上には第１の金属シリサイド層が積層されている。金属シリサイド層はシリコン層よりも低抵抗であるから、ゲート遅延時間を短縮してデバイス動作を高速化することができる。
【００３２】
また、ｐ型ＭＯＳＦＥＴが有する第２のゲート電極については、金属過剰な第２の金属シリサイド層を有するフルシリサイド電極となっているため、ｐ型ＭＯＳＦＥＴにおいても低い閾値電圧を実現することができる。
【００３３】
尚、第２の金属シリサイド層は、金属が６０％以上である組成を有することが好ましい。これにより、ｐ型ＭＯＳＦＥＴにおける閾値電圧の低減が確実に実現される。
【００３４】
また、第１の金属シリサイド層及び第２の金属シリサイド層に含まれる金属は、ニッケル、コバルト、チタン及び白金のうちの少なくとも１つを含むことが好ましい。このような金属を含む金属シリサイドを用いることにより、本発明の半導体装置が具体的に実現できる。
【００３５】
また、半導体基板と、第１のゲート電極及び第２のゲート電極との間に、それぞれ金属酸化膜であるゲート絶縁膜が設けられていることが好ましい。
【００３６】
それぞれのＭＯＳＦＥＴのゲート絶縁膜が金属酸化膜である場合、シリサイド化前にシリコン電極に対してイオン注入することによる閾値電圧の制御は効果が薄い。これに対し、本発明の効果はＭＯＳＦＥＴのゲート絶縁膜が金属酸化膜の場合にも顕著に発揮される。但し、ゲート絶縁膜がシリコン酸化膜又はシリコン窒化膜である場合にも、本発明の半導体装置の効果は機能する。
【００３７】
また、金属酸化膜に含まれる金属は、ハフニウム、ジルコニウム、チタン、タンタル、ランタン及びアルミニウムのうちの少なくとも１つを含むことが好ましい。本発明の半導体装置におけるゲート絶縁膜として、このような金属の酸化膜を用いることができる。
【００３８】
また、金属酸化膜は、シリコンを更に含むことが好ましい。
【００３９】
金属酸化膜は、シリコンを含むことにより結晶化温度が高くなり、結晶化されにくくなる。これにより、ゲート電極からゲート絶縁膜を通じてチャネル部分に金属が拡散されるのを抑制することができる。
【００４０】
また、ゲート酸化膜と、第１のゲート電極及び第２のゲート電極との間に、それぞれ保護膜が形成されていることが好ましい。このようにすると、シリサイド化を行なう際にゲート絶縁膜に欠陥を誘発するのを防ぐことができ、その結果、欠陥に起因するリーク電流を低減すると共に、製造の歩留りを向上することが出来る。
【００４１】
また、第１のゲート電極は、シリコン層と第１の金属シリサイド層との間にバリア層を備えることが好ましい。
【００４２】
このようにすると、膜厚の制御されたシリコン層が実現するため、ｎ型ＭＯＳＦＥＴにおける閾値電圧の制御をより確実に行なうことができる。
【００４３】
また、バリア層は、シリコン酸化膜、シリコン酸窒化又はシリコン酸窒化膜であることが好ましい。更に、該シリコン酸化膜は、ウェット処理により形成されたシリコン酸化膜であることが好ましい。
【００４４】
このようにすると、第１のゲート電極を構成するシリコン層及び第１金属シリサイド層の膜厚を確実に制御するためのバリア層が実現される。
【００４５】
また、バリア層の膜厚は、１．０ｎｍ以上で且つ１．５ｎｍ以下であることが好ましい。
【００４６】
このようにすると、バリア層が十分に厚いため、シリコン層及び第１金属シリサイド層の膜厚を確実に制御することができると共に、バリア層が十分に薄いため、シリコン層と第１金属シリサイド層との電気伝導は、トンネル効果により維持される。
【００４７】
次に、前記の目的を達成するため、ＣＭＯＳＦＥＴが有するｐ型ＭＯＳＦＥＴにおいて、当初形成するシリコン層の膜厚を確実に制御してより薄くすることにより、金属とシリコンとの比率をより金属過剰にすることを本願発明者等は着想した。このとき、シリサイド化のための熱処理を高温且つ長時間にして金属の拡散を促進することによっても金属過剰にすることができると考える。
【００４８】
そこで、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上に第１の半導体層を形成する工程（ｂ）と、第１の半導体層上にバリア層を形成する工程（ｃ）と、バリア層上に第２の半導体層を形成する工程（ｄ）と、第１の半導体層、バリア層及び第２の半導体層をパターン化することにより、第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）と、第２のゲート電極における第２の半導体層及びバリア層を除去する工程（ｆ）と、第１のゲート電極における第２の半導体層及び第２のゲート電極における第１の半導体層の上に、金属膜を形成する工程（ｇ）と、第１のゲート電極における第２の半導体層及び第２のゲート電極における第１の半導体層を、それぞれ金属膜との反応によりシリサイド化させる工程（ｈ）とを含む。
【００４９】
本発明の半導体装置の製造方法によると、第１のゲート電極を有するｎ型ＭＯＳＦＥＴ及び第２のゲート電極を有するｐ型ＭＯＳＦＥＴのいずれにおいても、閾値電圧が低減される。それぞれ、理由を以下に説明する。
【００５０】
まず、第１のゲート電極について、工程（ｈ）においてシリサイド化を行なう際、バリア層が形成されているため、該バリア層の下に位置する第１の半導体層がシリサイド化されることは防がれている。つまり、第２の半導体層だけがシリサイド化される。この結果、第１のゲート電極において、第１の半導体層及びその上に形成される金属シリサイド層は、いずれも膜厚を確実に制御することができる。言い換えると、膜厚のバラツキを低減すると共に、望みの膜厚を確実に得ることができる。
【００５１】
このため、金属シリサイド層が厚くなってゲート絶縁膜に達することが防止されており、ｎ型ＭＯＳＦＥＴにおける閾値電圧の制御が実現している。
【００５２】
次に、第２のゲート電極について説明する。第２の半導体層とバリア層とを異なる材料によって形成するようにすると、工程（ｆ）において、エッチング等の第２の半導体層を除去する作業をバリア層によって止めることができる。更に、第１の半導体層が削られることを避けながらバリア層を除去することも可能である。このため、第２のゲート電極における第１の半導体層の膜厚を容易に制御することができる。言い換えると、小さなバラツキで所定の膜厚を確実に得ることができる。
【００５３】
この結果、工程（ｇ）及び（ｈ）を経て第２のゲート電極における第１の半導体層がシリサイド化された際の組成を制御することができる。このことから、ｐ型ＭＯＳＦＥＴにおける閾値電圧の低減及び制御が実現する。
【００５４】
以上のように、第１の半導体層と第２の半導体層との間に形成したバリア層を、第１のゲート電極においてはシリサイド化の進行を制御するために用いると共に、第２のゲート電極においてはシリサイド化するための半導体層の膜厚を制御するために用いる。このようにして製造された半導体装置において、前記のように、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのいずれに関しても閾値電圧が低減且つ制御される。
【００５５】
尚、工程（ｄ）の後で且つ工程（ｅ）の前に、第２の半導体層上にハードマスクを形成する工程を更に備え、工程（ｅ）において、ハードマスクを用いたエッチングにより第１のゲート電極及び第２のゲート電極を形成することが好ましい。
【００５６】
また、工程（ｅ）の後で且つ工程（ｆ）の前に、半導体基板上に、第１のゲート電極及び第２のゲート電極の上面が露出するように層間絶縁膜を形成する工程を更に備えることが好ましい。
【００５７】
これらの工程により、半導体装置の製造をより確実且つ具体的に実現することができる。
【００５８】
また、第１の半導体層及び第２の半導体層にイオン注入を行なう工程を更に備えることが好ましい。これにより、第１及び第２のゲート電極について、導電型の制御等が可能である。
【００５９】
また、工程（ｅ）の後で且つ工程（ｆ）の前に、第１のゲート電極及び第２のゲート電極の側面にサイドウォールを形成する工程を更に含むことが好ましい。
【００６０】
また、工程（ａ）の前に、半導体基板における第１のゲート電極を形成する領域にｐ型ウェルを形成する工程を更に含むことが好ましい。
【００６１】
また、工程（ａ）の前に、半導体基板における第２のゲート電極を形成する領域にｎ型ウェルを形成する工程を更に含むことが好ましい。
【００６２】
また、工程（ａ）の前に、半導体基板に素子分離領域を形成することが好ましい。
【００６３】
これらの工程により、それぞれの構成要素を備えた半導体装置を製造することができる。
【発明の効果】
【００６４】
本発明の半導体装置及びその製造方法によると、ｎ型及びｐ型のＭＯＳＦＥＴにおいて、金属シリサイド層の膜厚及び組成の制御が可能であるため、それぞれのＭＯＳＦＥＴの閾値電圧を低減することができる。また、同時に閾値電圧のバラツキ低減が可能であるため、デバイス特性の安定化及び製造歩留りの向上も実現する。
【００６５】
ここで、ｐ型ＭＯＳＦＥＴのゲート電極を構成する金属シリサイド組成は、金属過剰であるため、高誘電率体膜をゲート絶縁膜として用いる場合にも閾値電圧を低減することができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の一実施形態に係る半導体装置及び製造方法について、図面を参照しながら説明する。
【００６７】
まず、図１は、本発明の一実施形態の半導体装置１００を模式的に示すものである。図１に示されるように、半導体装置１００は、半導体基板としてシリコン基板１０１を用いて形成されている。シリコン基板１０１の表面は、素子分離１０２によって区画されている。ここではトレンチ型の素子分離１０２を用いているが、この他に、例えばＬＯＣＯＳ分離技術を用いても良い。
【００６８】
素子分離１０２によって区画されたシリコン基板１０１には、ボロンがイオン注入されたｐ型ウェル１０３と、ヒ素又はリンがイオン注入されたｎ型ウェル１０４とが形成されている。更に、ｐ型ウェル１０３及びｎ型ウェル１０４の上に、ゲート絶縁膜として、ハフニウム酸化膜であるゲート酸化膜１０５が形成されていると共に、その上には、シリコン酸化膜又はシリコン窒化膜等からなる保護膜１０６が形成されている。つまり、ゲート酸化膜１０５及び保護膜１０６が共にゲート絶縁膜として機能する。
【００６９】
また、ｐ型ウェル１０３上において、保護膜１０６の上に半導体層である第１のシリコン層１０７が形成され、その上にシリコン酸化膜等からなるバリア層１０８が形成されている。更に、バリア層１０８上には、第１の金属シリサイド層１１８が形成されている。ここで、第１のシリコン層１０７、バリア層１０８及び第１の金属シリサイド層１１８により第１のゲート電極１３１が構成され、ｎ型ＭＯＳＦＥＴのゲート電極となっている。
【００７０】
また、ｎ型ウェル１０４上において、保護膜１０６の上には、金属を過剰に含有する第２の金属シリサイド層１１９が形成され、これがフルシリサイド電極である第２のゲート電極１３２として、ｐ型ＭＯＳＦＥＴのゲート電極になっている。
【００７１】
尚、第１の金属シリサイド層１１８は、例えばＮｉＳｉ、つまり、Ｎｉ原子１に対してＳｉ原子１の割合でそれぞれの原子を含むシリサイドにより構成される。また、第２の金属シリサイド層１１９は、例えばＮｉ3 Ｓｉ、つまり、Ｎｉ原子３に対してＳｉ原子１の割合でそれぞれの原子を含むシリサイドにより構成される。
【００７２】
また、第１のゲート電極１３１及び第２のゲート電極１３２の側面を覆うように、サイドウォール１１２が形成されている。また、ｐ型ウェル１０３及びｎ型ウェル１０４において、第１のゲート電極１３１及び第２のゲート電極１３２の両側の領域にそれぞれエクステンション領域１１１が形成され、更にその外側にはソース・ドレイン領域１１３（ソース領域とドレイン領域とを合わせてこのように呼ぶことにする）が形成されている。
【００７３】
このように、ソース・ドレイン領域１１３と、ゲート酸化膜１０５及び保護膜１０６と、第１のゲート電極１３１により、ｎ型ＭＯＳＦＥＴが構成されていると共に、ソース・ドレイン領域１１３と、ゲート酸化膜１０５及び保護膜１０６と、第２のゲート電極１３２により、ｐ型ＭＯＳＦＥＴが構成されている。
【００７４】
また、ソース・ドレイン領域１１３上にはシリサイド化層１１４が形成されている。更に、シリコン基板１０１上に、第１の層間絶縁膜１１５及びその上に積層される第２の層間絶縁膜１２０が形成され、前記のｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ等が覆われている。第１の層間絶縁膜１１５及び第２の層間絶縁膜１２０にはコンタクトプラグ１２１が形成され、ソース・ドレイン領域１１３、第１のゲート電極１３１及び第２のゲート電極１３２に対する電気的な接続が行なわれている。
【００７５】
以上に説明したように、ｐ型ウェル１０３上に構成されるｎ型ＭＯＳＦＥＴのゲート電極である第１のゲート電極１３１は、第１のシリコン層１０７上に第１の金属シリサイド層１１８が積層された構造である。後に説明するが、バリア層１０８により、第１のシリコン層１０７及び第１の金属シリサイド層１１８の膜厚が制御されており、金属シリサイド層１１８の膜厚が大きくなって保護膜１０６に達するようなことは防がれている。この結果、ｎ型ＭＯＳＦＥＴの閾値電圧の低減及び制御が実現している。
【００７６】
また、ｎ型ウェル１０４上に構成されるｐ型ＭＯＳＦＥＴのゲート電極である第２のゲート電極１３２は、金属過剰な組成に制御された第２の金属シリサイド層１１９からなっている。これにより、ｐ型ＭＯＳＦＥＴの閾値電圧についても、低減及び制御が実現されている。
【００７７】
尚、保護膜１０６は、第２の金属シリサイド層１１９を形成する際等に、金属元素がゲート酸化膜１０５に拡散するのを防止するために設けられている。シリサイド化に用いるニッケル等の金属がゲート酸化膜１０５に拡散した場合、該金属がゲート酸化膜１０５下のシリコン基板１０１と反応して金属シリサイドが形成されることがある。このようなことが起こると、ゲート酸化膜１０５は絶縁膜として機能しなくなる。そこで、ゲート酸化膜１０５に対する金属元素の拡散を防止するため、ゲート酸化膜１０５上に保護膜１０６が形成されている。
【００７８】
ここで、上に説明したゲート酸化膜１０５に対する金属元素の拡散は、ゲート酸化膜１０５中において結晶化が発生し、グレインバウンダリー（結晶境界）を形成しやすい場合に特に問題となる。具体的には、ゲート酸化膜１０５を金属酸化膜によって形成した場合に問題になりやすい。そのため、ハウニウム酸化膜を用いている本実施形態の場合には保護膜１０６を設けることが望ましい。
【００７９】
これに対し、ゲート酸化膜１０５が金属酸化膜ではない場合、具体的には、シリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜を用いている場合、更に、ハウニウム組成が５０％以下であるハウニウムシリケートを用いている場合には、保護膜１０６は不要である。シリコンを含むゲート絶縁膜は、結晶化温度が高いために結晶化されにくく、グレインバウンダリーも形成されにくいためである。
【００８０】
次に、半導体装置１００の製造工程について説明する。図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は、半導体装置１００の製造方法を説明するための図である。
【００８１】
まず、図２（ａ）のように、公知の方法を用いて、シリコン基板１０１上にトレンチ型の素子分離１０２を形成する。ここで用いているトレンチ型素子分離の他には、ＬＯＣＯＳ分離を用いても良い。また、素子分離１０２によって区画された領域の一つをｎ型ＭＯＳＦＥＴが形成されるｎＭＯＳ領域Ａ、他の一つをｐ型ＭＯＳＦＥＴが形成されるｐＭＯＳ領域Ｂとして代表して示す。
【００８２】
次に、素子分離１０２によって区画されたシリコン基板１０１に、イオン注入を行なってｐ型ウェル１０３及びｎ型ウェル１０４を形成する。このためには、シリコン基板１０１上にレジストを塗布した後、公知のリソグラフィー技術を用いてｎＭＯＳ領域Ａについてレジストを除去し、該領域にボロンを注入する。これにより、ｐ型ウェル１０３が形成される。次に、同様にリソグラフィー技術を用いて、ｐＭＯＳ領域Ｂに対してヒ素又はリンをイオン注入し、ｎ型ウェル１０４を形成する。図２（ｂ）には、レジスト１４０を用いてｎ型ウェル１０４形成のためのイオン注入を行なっている様子が示されている。この後、レジスト１４０は除去する。
【００８３】
この後、例えば希釈フッ酸水溶液を用いて活性領域における自然酸化膜を除去し、シリコン清浄表面を露出させる。続いて、トランジスタの移動度向上のための界面制御、ＣＶＤ堆積時の初期層成膜制御及びゲート容量調整等を目的として、シリコン表面を窒化する又はシリコン酸化膜を形成する等をしても良い。
【００８４】
次に、図２（ｃ）に示すように、ゲート酸化膜１０５と保護膜１０６とを成膜する。このためには、まず、成膜チャンバーに導入したシリコン基板１０１に対し、金属原子（Ｈｆ）を用いて金属膜を形成した後、該金属膜を酸化する。これにより、金属酸化膜（ハフニウム酸化膜）からなるゲート酸化膜１０５がシリコン基板１０１上に形成される。
【００８５】
尚、金属膜の成膜には、ＰＶＤ法、例えば直流スパッタ法を用いることができる。この他に、真空蒸着法、電子ビーム蒸着法、レーザー蒸着法又はＣＶＤ法等を用いて金属膜を形成しても良い。
【００８６】
また、ゲート酸化膜１０５としては、ここで用いているハフニウム酸化膜の他に、ハフニウムシリケート膜又は窒化ハフニウムシリケート膜を用いても良いし、他の種類の高誘電率膜を用いても良い。更に、シリコン酸化膜（例えば熱酸化により形成する）又はシリコン酸窒化膜（例えば熱酸窒化により形成する）を用いることも可能であり、絶縁膜であれば良い。
【００８７】
更に、ゲート酸化膜１０５上に、保護膜１０６を形成する。これは、既に説明したように、ゲート酸化膜１０５に対する金属元素の拡散を防止するために形成する。本実施形態においてはゲート酸化膜１０５が金属酸化膜であるから、特に重要である。保護膜１０６は、シリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜等を用いて形成すれば良い。このためには、スパッタ法、ＣＶＤ法、真空蒸着法、電子ビーム蒸着法又はレーザー蒸着法等を用いることができる。尚、保護膜１０６の膜厚（物理膜厚）は、１．０ｎｍ以上であることが望ましい。また、保護膜１０６は、ゲート酸化膜１０５が金属酸化膜以外の材料によって形成されている場合には、省略することも可能である。
【００８８】
次に、図２（ｄ）に示すように、例えばＣＶＤ法を用いて堆積することにより、保護膜１０６上に第１のシリコン層１０７を形成する。この膜厚は、例えば３０ｎｍ程度とする。
【００８９】
また、堆積温度を６００℃以上とすることにより、第１のシリコン層１０７は多結晶化したシリコン層とするのが望ましい。仮に、第１のシリコン層１０７がアモルファスシリコンであったとすると、熱処理によってアモルファスから多結晶に変化し、この際にグレインが形成される。この結果、本実施形態のようにゲート酸化膜１０５が金属酸化膜である場合、グレインが金属酸化膜に貫通して欠陥を誘発する。このようなことを防ぐため、第１のシリコン層１０７は、多結晶化したシリコン層であることが望ましい。
【００９０】
次に、図３（ａ）に示すように、第１のシリコン層１０７上に、例えばシリコン酸化膜からなるバリア層１０８を形成する。バリア層１０８の膜厚は、１．０ｎｍ以上で且つ１．５ｎｍ以下であるのが良い。このような膜厚とすると、後に説明するバリア層１０８の機能が十分に発揮されると共に、トンネル効果によるバリア層１０８を通した電気的導通が維持される。
【００９１】
尚、バリア層１０８の材料としては、まず、シリサイド化することがなく、そのことによってシリサイド化の反応をストップすることができる材料であることが必要である。これと共に、エッチングを行なう際にシリコン膜に対して十分大きな選択比の取れる材料であり、エッチストップ膜として使用できることが必要である。
【００９２】
このようなバリア層１０８の一例としてシリコン酸化膜を形成するには、例えば、第１のシリコン層１０７を希釈フッ酸に浸して表面の自然酸化膜をし、水洗した後、過酸化水素水に浸してシリコン酸化膜を形成する。過酸化水素水に代えて、オゾン水を用いることもできる。また、このようなウェット処理によって形成され、ケミカル酸化膜と呼ばれる酸化膜の他に、自然酸化膜を除去した後に酸素雰囲気中の熱処理により形成される熱酸化膜を用いても良い。更には、シリコン酸化膜に代えて、シリコン酸窒化膜を用いても良い。
【００９３】
次に、図３（ｂ）に示すように、バリア層１０８上に第２のシリコン層１０９を形成する。これは、例えばＣＶＤ法を用いた堆積により膜厚７０ｎｍ程度の層とする。
【００９４】
トランジスタのゲート長が６５ｎｍ以下である場合、ゲート電極の高さは一般に１００ｎｍ程度である。このため、第２のシリコン層１０９の膜厚は、第１のシリコン層１０７の膜厚と合計して１００ｎｍ程度になるように設定する。本実施形態では第１のシリコン層１０７の膜厚は３０ｎｍ程度としているから、第２のシリコン層１０９の膜厚は７０ｎｍ程度となる。但し、この数値はあくまで一例である。
【００９５】
尚、第２のシリコン層１０９については、多結晶化していても良いし、アモルファスであっても良い。
【００９６】
次に、ｎＭＯＳ領域Ａにはドナー不純物（例えば、リン、ヒ素又はアンチモン等）、ｐＭＯＳ領域Ｂにはアクセプタ不純物（例えば、ボロン又はインジウム等）をそれぞれイオン注入する。図３（ｃ）には、レジスト１４１を用いてｐ型ウェル１０３上方にドナー不純物を注入する際の様子を示している。シリコン酸化膜からなるバリア層１０８は十分に薄いため、第２のシリコン層１０９上からイオン注入されるドーパントはバリア層１０８を透過し、第２のシリコン層１０９だけではなく第１のシリコン層１０７にも分布する。尚、注入ドーズ量は、いずれも１×１０15〜１×１０16ｃｍ-2程度とする。
【００９７】
次に、第２のシリコン層１０９上に、ゲート加工用のシリコン酸化膜を形成する。これには、例えばＴＥＯＳ酸化膜を減圧ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。次に、レジストを塗布してリソグラフィー技術によりレジストをゲート形状に加工する。この後、ゲート形状のレジストをマスクとする反応性エッチングにより、ゲート加工用のシリコン酸化膜をゲート形状に加工する。これにより、図３（ｄ）に示すように、第２のシリコン層１０９上にゲート形状に加工されたシリコン酸化膜からなるハードマスク１１０が形成される。
【００９８】
次に、図４（ａ）に示すように、ハードマスク１１０をマスクとして用い、第１のシリコン層１０７、バリア層１０８及び第２のシリコン層１０９等をドライエッチングしてゲート電極の形状に加工する。この際、シリコン酸化膜であるハードマスク１１０は、エッチングにより薄膜化する。
【００９９】
この後、イオン注入により、ｎＭＯＳ領域Ａ（より詳しくは、そのうちのｐ型ウェル１０３）にはｎ型ドーパント、ｐＭＯＳ領域Ｂ（より詳しくは、そのうちのｎ型ウェル１０４）にはｐ型ドーパントを注入する。これにより、それぞれのゲート電極の両側にエクステンション領域１１１が形成される。
【０１００】
次に、図４（ｂ）に示すように、ゲート電極の形状に加工された第１のシリコン層１０７及び第２のシリコン層１０９等の側面を覆うサイドウォール１１２を形成する。このためには、例えば、シリコン基板１０１を覆うシリコン窒化膜を堆積した後、異方性エッチングを行なう。続いて、ｎＭＯＳ領域Ａにはｎ型ドーパント、ｐＭＯＳ領域Ｂにはｐ型ドーパントをそれぞれ注入し、これらを活性化するために例えば１０５０℃で且つ実質０秒のスパイクアニール処理を行なう。これにより、ソース・ドレイン領域１１３が形成される。尚、スパイクアニール処理に代えて、ＲＴＡ（rapid thermal annealing ）又はレーザーアニールを行なっても良い。
【０１０１】
次に、図４（ｃ）に示すように、ソース・ドレイン領域１１３上にシリサイド化層１１４を形成する。このためには、スパッタ法を用いてシリコン基板１０１上にＮｉ膜を形成した後、例えば３００℃程度で且つ３０秒間の熱処理を行なう。これにより、シリコンが露出しているソース・ドレイン領域１１３上においてシリサイド化が進行し、シリサイド化層１１４が形成される。
【０１０２】
この後、アンモニア、過酸化水素水及び水の混合液により、未反応のＮｉをウェット除去する。続いて、例えば５００℃で且つ３０秒間の熱処理を再度行なうことにより、シリサイド化層１１４の抵抗を安定化させる。
【０１０３】
尚、この工程において、第２のシリコン層１０９は、ハードマスク１１０に覆われていることからシリサイド化が防止されている。また、Ｎｉ以外の金属、例えばコバルト、チタン又は白金等を用いることもできる。
【０１０４】
次に、図４（ｄ）に示すように、シリコン基板１０１上にサイドウォール１１２及び第２のシリコン層１０９等を覆う第１の層間絶縁膜１１５を形成する。これは、例えばシリコン酸化膜、より具体的にはＴＥＯＳ酸化膜、プラズマＴＥＯＳ酸化膜及び高密度プラズマにより形成したシリコン酸化膜等のいずれかを用いることができる。
【０１０５】
次に、図５（ａ）に示すように、公知のＣＭＰ（Chemical Mechanical Polishing ）技術を用いて第１の層間絶縁膜１１５を均一に研磨し、ハードマスク１１０を露出させる。
【０１０６】
次に、図５（ｂ）に示すように、ＣＦ4 又はＣ4 Ｆ8 等のフッ素系ガスを用いたドライエッチングにより、シリコン酸化膜であるハードマスク１１０を除去して第２のシリコン層１０９を露出させる。この際、同じシリコン酸化膜である第１の層間絶縁膜１１５も削られて膜厚が薄くなる。
【０１０７】
次に、図５（ｃ）に示すように、ｎＭＯＳ領域Ａにレジスト１１６を形成して保護した後、ＨＢｒガスを用いてエッチバックを行ない、第２のシリコン層１０９を除去する。このとき、ＨＢｒガスによるエッチングのシリコン酸化膜（バリア層１０８）とシリコン層（第２のシリコン層１０９）とに関する選択比は十分に高いため、バリア層１０８がエッチストップ膜として機能し、第２のシリコン層１０９だけがエッチングされることになる。つまり、第１のシリコン層１０７はエッチングされることなく残される。
【０１０８】
このように、第１のシリコン層１０７と第２のシリコン層１０９との間に挟まれたバリア層１０８の存在により、ｐＭＯＳ領域Ｂにおいて、後にシリサイド化を行なうためのシリコン電極（ここでは、第１のシリコン層１０７）の高さをバラツキ無く一定にすることができる。これは、ゲートサイズ及びレイアウト等に依存することなく実現可能である。
【０１０９】
次に、図５（ｄ）に示すように、レジスト１１６を除去した後、例えばスパッタチャンバーに搬送してアルゴンガスを用いた逆スパッタを行なう。これにより、ｎＭＯＳ領域Ａにおける第２のシリコン層１０９表面に形成された自然酸化膜と、ｐＭＯＳ領域Ｂにおけるバリア層１０８とを除去し、清浄なシリコン表面を露出させる。
【０１１０】
続いて、図６（ａ）に示すように、第１の層間絶縁膜１１５、ｎＭＯＳ領域Ａの第２のシリコン層１０９及びｐＭＯＳ領域Ｂの第１のシリコン層１０７等を覆うＮｉ膜１１７を、スパッタ法により形成する。Ｎｉ膜１１７の膜厚は、例えば１００ｎｍ程度とする。
【０１１１】
次に、例えば５００℃で且つ３０秒間、窒素雰囲気化の熱処理を行ない、シリサイド化を進行させる。図６（ｂ）には、この後、未反応のＮｉ膜１１７を除去した段階の様子を示している。
【０１１２】
ｎＭＯＳ領域Ａにおいて、熱処理により第２のシリコン層１０９はシリサイド化するが、バリア層１０８にシリサイド化の反応が阻害されてここで停止する。つまり、バリア層１０８の下に位置する第１のシリコン層１０７は、シリサイド化されずにシリコンのままとなる。結果として、ｎＭＯＳ領域Ａには、金属シリサイド／シリコン構造を有する第１のゲート電極１３１が形成される。より詳しくは、第１のシリコン層１０７上に、バリア層１０８を挟んで第１の金属シリサイド層１１８が積層された構造である。
【０１１３】
このため、ｎＭＯＳ領域Ａにおいて、ゲート酸化膜１０５の上には第１のシリコン層１０７が位置するため、ｎ型ＭＯＳＦＥＴに適した閾値を得ることができる。バリア層１０８を用いてシリサイド化を停止することにより、ゲートサイズ及びレイアウト等に依存することなくこのような構造が実現される。第１のゲート電極１３１のうちゲート酸化膜１０５上の部分の組成を一定にすることができるから、閾値電圧の低減及びそのバラツキの抑制が可能となっている。
【０１１４】
尚、バリア層１０８は、シリコン酸化膜であるから絶縁膜である。しかし、その膜厚が例えば１．５ｎｍ程度と十分に薄いため、トンネル電流により第１のシリコン層１０７と第１の金属シリサイド層１１８との電気伝導は維持されている。
【０１１５】
この一方、ｐＭＯＳ領域Ｂにおいては、第１のシリコン層１０７がＮｉ膜１１７と反応して第２の金属シリサイド層１１９となる。
【０１１６】
ここで、図５（ｃ）に示して説明したように、シリサイド化される第１のシリコン層１０７の膜厚は確実に制御されている。この膜厚は薄いものであり、第２の金属シリサイド層１１９は、金属組成が大きく且つ組成が確実に制御された金属シリサイド層となる。このような第２の金属シリサイド層１１９がフルシリサイド電極である第２のゲート電極１３２となるから、ｐ型ＭＯＳＦＥＴに適した閾値を有し且つその閾値のバラツキは抑制されている。
【０１１７】
ｐ型ＭＯＳＦＥＴにおいて、ゲート絶縁膜（ゲート酸化膜１０５及びその上形成された保護膜１０６）接する部分まで第１のシリコン層１０７がシリサイド化されるが、保護膜１０６の存在により、ゲート酸化膜１０５に欠陥が導入されることはない。
【０１１８】
尚、第２のシリコン層１０９の膜厚は７０ｎｍ程度であって第１のシリコン層１０７の膜厚３０ｎｍ程度に比べて大きいため、第１の金属シリサイド層１１８の金属組成は第２の金属シリサイド層１１９に比べて低い。また、第２のシリコン層１０９の膜厚がもっと小さく、第１の金属シリサイド層１１８が金属過剰な組成となる場合にも、バリア層１０８の下の第１のシリコン層１０７がゲート絶縁膜（ゲート酸化膜１０５上の保護膜１０６）と接することになるから、ｎ型ＭＯＳＦＥＴの閾値に影響することはない。
【０１１９】
また、ここでは一回の熱処理によってシリサイド化反応を行なっているが、ソース・ドレイン領域１１３の形成方法（図４（ｂ）を参照）において示したように、二回の熱処理に分割して行なっても良い。この場合、金属膜の体積、一度目の熱処理、未反応金属膜の除去及び二度目の熱処理をこの順に行なう。
【０１２０】
最後に、図６（ｃ）に示すように、第２の層間絶縁膜１２０を形成する。これは、例えばＣＶＤ法によりシリコン酸化膜を堆積して形成する。その他、ＴＥＯＳ酸化膜、プラズマＴＥＯＳ酸化膜、高密度プラズマにより形成するシリコン酸化膜等でも良い。
【０１２１】
更に、リソグラフィー技術を用いてソース・ドレイン領域１１３、第１のゲート電極１３１及び第２のゲート電極１３２に対してそれぞれコンタクトホールを開口する。更に、該コンタクトホールにＴｉ／ＴｉＮバリア膜を形成した後、ＣＶＤ法によりＷを埋め込むことにより、コンタクトプラグ１２１を形成する。
【０１２２】
以上のようにして、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴが形成された半導体装置１００が製造される。
【産業上の利用可能性】
【０１２３】
本発明によると、ｐ型及びｎ型のＭＯＳＦＥＴにおいていずれも閾値が低減され且つバラツキを抑えられた半導体装置を実現することができ、特に、微細化の進行した半導体装置において有用である。
【図面の簡単な説明】
【０１２４】
【図１】図１は、本発明の一実施形態に係る半導体装置１００の構造を説明する模式的な断面図である。
【図２】図２（ａ）〜（ｄ）は、半導体装置１００を製造する工程を説明する図であり、第１のシリコン層１０７の形成までを示している。
【図３】図３（ａ）〜（ｄ）は、半導体装置１００を製造する工程を説明する図であり、ハードマスク１１０の形成までを示している。
【図４】図４（ａ）〜（ｄ）は、半導体装置１００を製造する工程を説明する図であり、第１の層間絶縁膜１１５の形成までを示している。
【図５】図５（ａ）〜（ｄ）は、半導体装置１００を製造する工程を説明する図である。特に、図５（ｂ）は、ｐＭＯＳ領域Ｂにおいてバリア層１０８により第２のシリコン層１０９が選択的にエッチングされる工程を示している。
【図６】図６（ａ）〜（ｄ）は、半導体装置１００を製造する工程を説明する図である。特に、図６（ｂ）は、ｎＭＯＳ領域Ａにおいてバリア層１０８により第２のシリコン層１０９が選択的にシリサイド化されることを示している。
【符号の説明】
【０１２５】
１０１      シリコン基板
１０２      素子分離
１０３      ｐ型ウェル
１０４      ｎ型ウェル
１０５      ゲート酸化膜
１０６      保護膜
１０７      第１のシリコン層
１０８      バリア層
１０９      第２のシリコン層
１１０      ハードマスク
１１１      エクステンション領域
１１２      サイドウォール
１１３      ソース・ドレイン領域
１１４      シリサイド化層
１１５      第１の層間絶縁膜
１１６      レジスト
１１７      Ｎｉ膜
１１８      第１の金属シリサイド層
１１９      第２の金属シリサイド層
１２０      第２の層間絶縁膜
１２１      コンタクトプラグ
１３１      第１のゲート電極
１３２      第２のゲート電極
１４０      レジスト
１４１      レジスト
【図１】
2007324390.tif 000003
【図２】
2007324390.tif 000004
【図３】
2007324390.tif 000005
【図４】
2007324390.tif 000006
【図５】
2007324390.tif 000007
【図６】
2007324390.tif 000008