(57)【要約】【課題】  メモリモジュールは、搭載されている複数のDRAMが同時動作するために、モジュール状態では不良DRAMの特定ができないという問題がある。またモジュール状態で冗長回路へ置換する場合には、不良DRAM以外のDRAMの冗長回路が不要に浪費されるという問題もある。【解決手段】  本発明の半導体記憶装置はチップ選択回路を備える。冗長回路に置換されたメモリアドレスを半導体記憶装置固有の認識情報（ID）とすることでモジュール内の半導体記憶装置を選択可能とする。モジュール状態で入力されたアドレスに一致したIDを有する半導体記憶装置が選択され、動作モードあるいはスタンバイモードに設定される。【選択図】  図１
2007323723.tif 000002
【特許請求の範囲】
【請求項１】
冗長回路を有する半導体記憶装置において、テストモード時に冗長回路に置換された不良メモリアドレスをその半導体記憶装置の識別情報とすることを特徴とする半導体記憶装置。
【請求項２】
前記識別情報は冗長メモリアドレス読み出しテストにより読み出された不良メモリアドレスであり、読み出したテスター装置に識別情報として記憶されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記テスター装置からの入力アドレスに一致した識別情報を有する半導体記憶装置は、動作モードあるいはスタンバイモードのいずれかの１つに設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記テスター装置からの入力アドレスに一致した識別情報を有する半導体記憶装置のみが活性化され、不良メモリを冗長回路に置換されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
テストチップ選択信号とリダンダンシイネイブル信号とにより選択されたかどうかを判定し、選択判定信号を出力するチップ選択回路を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記選択判定信号により、内部回路を動作モードあるいはスタンバイモードのいずれかの１つに設定することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記スタンバイモードは、入力初段回路をディセイブルとすることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記スタンバイモードは、スタンバイモードリセットコマンドが入力されるまでは維持されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体記憶装置を搭載したことを特徴とするメモリモジュール。
【請求項１０】
メモリモジュールの試験方法において、メモリモジュールに搭載された半導体記憶装置はチップ選択回路を備え、冗長回路に置換された不良メモリアドレスを読み出すステップと、読み出された不良メモリアドレスをそれぞれの半導体記憶装置の識別情報として試験装置に保持するステップと、前記チップ選択回路は入力された識別情報により選択あるいは非選択を判定するチップ選択信号を出力するステップとを有することを特徴とするメモリモジュールの試験方法。
【請求項１１】
前記チップ選択回路は、チップ選択信号とリダンダンシイネイブル信号とにより選択されたかどうかを判定することを特徴とする請求項１０に記載のメモリモジュールの試験方法。
【請求項１２】
前記読み出された不良メモリアドレスのうち、同じメモリモジュールに搭載された他の半導体記憶装置と重複していない最初の不良メモリアドレスを識別情報とすることを特徴とする請求項１０に記載のメモリモジュールの試験方法。
【請求項１３】
前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力されたコマンドに従って動作することを特徴とする請求項１０に記載のメモリモジュールの試験方法。
【請求項１４】
前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力された冗長置換コマンドに従って冗長回路に置換されることを特徴とする請求項１０に記載のメモリモジュールの試験方法。
【請求項１５】
前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力されたスタンバイモードコマンドに従ってスタンバイ状態となることを特徴とする請求項１０に記載のメモリモジュールの試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長回路を備えた半導体記憶装置、その半導体装置を複数搭載したメモリモジュール、メモリモジュールの検査方法に関する。
【背景技術】
【０００２】
昨今半導体記憶装置はますます高集積化、大容量化されている。例えばダイナミック型ランダムアクセスメモリ（以下、DRAMと記す。）は、１ギガビット容量の製品が実用化されている。これらの大容量DRAMは、不良メモリを置換し救済する冗長回路が採用されている。冗長回路は不揮発性の記憶素子により不良メモリのアドレスを記憶し、予備のメモリに切替えることで不良メモリを救済する。この冗長回路により不良メモリを置換し救済することで歩留まりを向上させ、半導体記憶装置のコストダウンが図られている。この不揮発性の記憶素子としてはポリシリ配線や金属配線をレーザーで切断するレーザーヒューズや、電気的に切断あるいは破壊短絡させる電気ヒューズがある。最近はパッケージに組立てた後工程でも書き込み可能であることから、電気ヒューズが採用されるケースが多くなっている。
【０００３】
さらに最近は半導体記憶装置のさらなる小型化が要求され、半導体メーカにおいて半導体記憶装置をメモリモジュールに組み立てた後に出荷するケースが増加している。この場合には半導体メーカにおいて、メモリモジュールの組み立てが行われることから、メモリモジュールの評価・解析や、テスト工程が追加される。当然ながらモジュールの組立工程においても、不良が発生することから冗長回路による救済が行われる。
【０００４】
このモジュール工程において、搭載されている複数のDRAMのうち1つ、あるいはDRAMの一 部のみが動作不良となる。しかしモジュールは全DRAM、又は複数のDRAMが同時動作することになる。そのため例えば電流値の異常があった場合には、DRAMをメモリモジュール基板から外し、どのDRAMが異常であるかを調査する必要があった。またメモリモジュール状態で電気ヒューズにより不良ビットを救済する場合、搭載されている全DRAM又は複数のDRAMに対して冗長回路の置換が行われることになる。つまり不良 DRAM以外のDRAMの冗長回路が不要に使われ、そのDRAMの不良救済が出来なくなる等の問題があった。
【０００５】
これらの問題について図１１，１２を参照して説明する。従来のメモリモジュール１は図１１のようにモジュール基板２に複数のDRAM３（U0〜U7）が搭載されている。図１１は８個（U0〜U7）のDRAM３が搭載された例である。ここでは、例えばDRAMは８ビット構成、モジュールは６４ビット構成とする。モジュールとしては、６４ビットを同時にデータ入出力する。そのため全DRAMを同時に動作できるようにアドレス及びコマンド信号配線が各々のDRAMに接続されるように共通配線されている。全DRAMが同時に動作することから、テスト時には以下の問題点があった。
【０００６】
１）メモリモジュールの電流に異常がある場合、どのDRAMが異常なのか分からない。これは電流測定を行うテストにおいても、全DRAMが動作してしまい異常DRAMがどれなのか判別が出来ない為である。
【０００７】
２）メモリモジュール組立て後のテストにおいて、モジュール状態のまま検出された不良メモリを電気ヒューズ等により冗長メモリと置換する。この場合、外部から冗長回路置換信号を入れると該当DRAM以外のDRAMも置換されていた。なぜなら例えば図１２のようにU0〜U7の８個のDRAMからなるメモリモジュールにおいて、モジュール組立て後のテストでU2及びU4でそれぞれ不良が検出されたとする。U2の不良ビットアドレスが（X=0123、 Y=4567）、U4の不良ビットアドレスが（X=4321、Y=8765）だったとする。電気ヒューズでU2の不良ビット(X=0123、Y=4567)を置換すると、メモリモジュール上の全DRAMは同時に動作するためU2以外のDRAM（U0,1,3〜7）の同一アドレス(X=0123、Y=4567)も置換されてしまう。そのためU4の不良ビット（X=4321、Y=8765）が置換できなくなり、救済できなくなるという問題がある。
【０００８】
この問題を回避するために各DRAMの独立信号のデータ信号を用いてDRAMを選択させる方法もある。しかし一般的なメモリテスタでは全データ信号が完全に独立したデータを出せるようになって無く、あるデータ信号の繰り返しになっている場合が多い。このためその機能を用いたとしても８個のDRAMの内４個又は２個程度のDRAMが同時に同じアドレスを置換されてしまう。このため該当DRAM以外のDRAMの冗長メモリが不要に使われることになる。そのDRAMに不良メモリがあった場合冗長メモリが足らなくなり置換できなくなると言う問題がある。
【０００９】
３）近年DRAMの高速化や高密度実装によってメモリモジュールの動作電流が増大してきている。電源能力が限られたメモリテスタの場合には電圧ドロップにより、このような大消費電流のモジュールのテストが出来ないと言う問題がある。
【００１０】
このような冗長回路に関する先行文献として下記特許文献がある。特許文献１（特開2003-338193）では、チップは入出力制御パッドの他に、活性／非活性制御パッドを備え、不良がある場合には非活性状態にしている。特許文献２（特開2003-346496）では、ｒ本の行冗長回路とｃ本の列冗長回路を備えた半導体記憶装置において、不良メモリアドレスとこのアドレス上の不良個数とを含む不良情報を格納する不良情報格納テーブルを有している。これらの先行文献のいずれにも本願発明の構成に関する記載はなく、技術的示唆もない。
【００１１】
【特許文献１】特開２００３−３３８１９３号公報
【特許文献２】特開２００３−３４６４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したようにメモリモジュールは、搭載されている複数のDRAMが同時動作するために、不良DRAMの特定ができない。また不良DRAM以外のDRAMの冗長回路が不要に浪費されるという問題がある。本発明の目的は、これらの問題に鑑み、メモリモジュール上の特定DRAMのみが動作可能となる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１４】
本発明の半導体記憶装置は、冗長回路を有しており、テストモード時に冗長回路に置換された不良メモリアドレスをその半導体記憶装置の識別情報とすることを特徴とする。
【００１５】
本発明の半導体記憶装置においては、前記識別情報は冗長メモリアドレス読み出しテストにより読み出された不良メモリアドレスであり、読み出したテスター装置に識別情報として記憶されることを特徴とする。
【００１６】
本発明の半導体記憶装置においては、前記テスター装置からの入力アドレスに一致した識別情報を有する半導体記憶装置は、動作モードあるいはスタンバイモードのいずれかの１つに設定されることを特徴とする。
【００１７】
本発明の半導体記憶装置においては、前記テスター装置からの入力アドレスに一致した識別情報を有する半導体記憶装置のみが活性化され、不良メモリを冗長回路に置換されることを特徴とする。
【００１８】
本発明の半導体記憶装置においては、テストチップ選択信号とリダンダンシイネイブル信号とにより選択されたかどうかを判定し、選択判定信号を出力するチップ選択回路を備えたことを特徴とする。
【００１９】
本発明の半導体記憶装置においては、前記選択判定信号により、内部回路を動作モードあるいはスタンバイモードのいずれかの１つに設定することを特徴とする。
【００２０】
本発明の半導体記憶装置においては、前記スタンバイモードは、入力初段回路をディセイブルとすることを特徴とする。
【００２１】
本発明の半導体記憶装置においては、前記スタンバイモードは、スタンバイモードリセットコマンドが入力されるまでは維持されることを特徴とする。
【００２２】
本発明のメモリモジュールは、上記記載のいずれかの半導体記憶装置を搭載したことを特徴とする。
【００２３】
本発明のメモリモジュールの試験方法は、メモリモジュールに搭載された半導体記憶装置はチップ選択回路を備え、冗長回路に置換された不良メモリアドレスを読み出すステップと、読み出された不良メモリアドレスをそれぞれの半導体記憶装置の識別情報として試験装置に保持するステップと、前記チップ選択回路は入力された識別情報により選択あるいは非選択を判定するチップ選択信号を出力するステップとを有することを特徴とする。
【００２４】
本発明のメモリモジュールの試験方法においては、前記チップ選択回路は、チップ選択信号とリダンダンシイネイブル信号とにより選択されたかどうかを判定することを特徴とする。
【００２５】
本発明のメモリモジュールの試験方法においては、前記読み出された不良メモリアドレスのうち、同じメモリモジュールに搭載された他の半導体記憶装置と重複していない最初の不良メモリアドレスを識別情報とすることを特徴とする。
【００２６】
本発明のメモリモジュールの試験方法においては、前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力されたコマンドに従って動作することを特徴とする。
【００２７】
本発明のメモリモジュールの試験方法においては、前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力された冗長置換コマンドに従って冗長回路に置換されることを特徴とする。
【００２８】
本発明のメモリモジュールの試験方法においては、前記チップ選択回路からの選択信号により選択された半導体記憶装置は、入力されたスタンバイモードコマンドに従ってスタンバイ状態となることを特徴とする。
【発明の効果】
【００２９】
本発明の半導体装置は置換されている不良メモリアドレス情報をそのDRAMの認識情報（ID）として使用することで、メモリモジュールの特定 DRAMのみを選択可能とする。複数のDRAMを同時に動作できるように配線されたメモリモジュール基板に本発明のDRAMを搭載することによって、特定の DRAMのみを選択出来る。これによりメモリモジュール上の特定DRAMの評価及び不良解析、救済等が可能となる。本発明の構成により置換効率のよい冗長回路を備えた製造歩留まりの良い半導体装置が得られる。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体記憶装置について、図１〜５を参照して説明する。図１に本発明における半導体記憶装置の全体構成ブロック図、図２には本発明の動作タイミングチャート図を示す。図３にメモリモジュールにおける特定DRAMの選択手順を示す説明図、図４に動作モード回路図、図５には強制スタンバイモード回路図を示す。
【００３１】
図１は、本発明の実施例の全体構成を示すブロック図である。通常のDRAM回路３と同様に、外部から入力されるアドレス信号A0〜Anを受けるアドレス入力初段回路１１と、アドレス信号をデコードするX及びYアドレスデコード回路１２及び１３と、X及びYアドレスデコード信号からメモリセルアレイの1ビットを選択するX及びYデコーダ＆SA１４及び１５と、メモリセルからのデータを増幅するデータアンプ１７及びデータを出力する出力バッファ１８と、不良メモリを救済するため冗長メモリへ置き換えるXリダンダンシ判定回路１９と、X冗長デコーダ２０、アンド回路２１を備えている。
【００３２】
さらに本発明は、アンド回路２２と、ラッチ回路２３とを備えたチップ選択回路を有している。アンド回路２２には、Xリダンダンシ判定回路１９の出力（Ｘリダンダンシイネイブル）信号と、テストモード信号の“テストチップ選択（Test Chip Select）信号”とが入力される。ラッチ回路２３はアンド回路２２の出力信号φ１をラッチし、テストチップ選択フラグ（Test Chip Select Flag）信号”として出力する。ラッチ回路２３は“テストチップ選択リセット（Test Chip Select Reset）信号”によりリセットされる。
【００３３】
次に図２の動作タイミングチャート図を用いて、本発明の動作を説明する。信号波形としてはクロックＣＬＫ、外部入力信号、Test Chip Select信号、Xリダンダンシイネイブル信号、出力信号φ１、Test Chip Select Reset信号、Test Chip Select Flag信号を示す。まず外部からコマンド信号がCLK信号に同期して入力される。コマンドデコーダ回路（不図示）によりチップ選択（Chip Select）テストモードにエントリされる。内部テスト回路（不図示）により“テストチップ選択（Test Chip Select）信号”がL→Hに活性化される。
【００３４】
続いてXアドレス活性化信号(ACTコマンド)とXアドレスを入力する。もし入力したXアドレスがレーザー ヒューズ等で既に置換されているアドレス情報（X冗長アドレス）と一致すればXリダンダンシ判定回路より“Xリダンダンシイネイブル信号”がL→Hになる。この“テストチップ選択（Test Chip Select）信号”と"Xリダンダンシイネイブル信号"のHを受けたアンド回路２２の出力信号φ１はL→Hになる。
【００３５】
この出力信号φ１はラッチ回路２３に入り“テストチップ選択フラグ（Test Chip Select Flag）信号”をHにする。一方もし入力したXアドレスがX冗長アドレスと不一致なら“Xリダンダンシイネイブル信号”はLのままであり、“テストチップ選択フラグ（Test Chip Select Flag）信号”はLの状態を保つ（破線で示す）。テストチップ選択フラグ（Test Chip Select Flag）信号はチップが選択されたかどうかを示すチップ選択信号である。その後プリチャージコマンドなどで非選択状態にすると、“テストチップ選択（Test Chip Select）信号”、アンド回路の出力φ１はH→Lになる。“テストチップ選択フラグ（Test Chip Select Flag）信号”は、“テストチップ選択リセット（Test Chip Select Reset）信号”がエントリされるまではその状態を保つことが出来る。
【００３６】
図３には実際のモジュールにおける特定DRAMの選択手順を示す。ここでは例えばメモリモジュールに搭載されたDRAM U0〜U7のうち、U2のみを選択する場合を示す。ステップ１として、ロールコールテストで冗長メモリアドレスを読み出し、読み出された冗長メモリアドレスを各DRAMの認識情報（ID）とする。実施の形態と同様に、他のDRAMと重複していない最初の冗長メモリアドレスをDRAMのIDとする。ステップ２として、認識情報（ID）をアドレス入力し、特定ＤＲＡＭを選択する。本発明においては、不良メモリは冗長メモリに置換されることから、冗長メモリアドレスと不良メモリアドレスは同じアドレスであり、同意語として記載する。
【００３７】
ステップ１では、ウェハーテスト時にレーザーヒューズ等で置換された冗長メモリアドレスを冗長メモリアドレス読み出しテスト（以降ロールコールと記す）で読み出す。それぞれのDRAMにおいて読み出された冗長メモリアドレスのうちで最初のアドレスを各DRAMの認識情報（ID）とする。例えばU0：X=0123, U1：X=0012, U2：X=5432, ‥‥ U7：X=3456という様に各DRAMの最初の冗長メモリアドレスを各DRAMの認識情報（ID）とする。この認識情報（ID）はメモリテスタに記憶される。
【００３８】
通常置換されるメモリアドレスはDRAMによってさまざまであり、同一モジュール内のDRAMで同一のメモリアドレスが置換されている確率は非常に小さく０と考えてよい。仮に同一のメモリアドレスの場合には認識情報（ID）として使用しないで、次に読み出された冗長メモリアドレスを認識情報（ID）とする。また昨今の大容量DRAMは、動作良品であっても動作領域がマージナルのメモリビットも冗長回路に置換されている。従ってDRAMとして、冗長回路が使用されていないケースは存在しない。このようにしてDRAMの認識情報（ID）としては異なる冗長メモリアドレスが必ず付与される。
【００３９】
次にステップ２では、本発明のChip Selectテストモードに入り、U2の認識情報（ID）として冗長メモリアドレス X=5432を入力する。Chip Selectテストモード信号はU0〜U7の全DRAMに入力される。しかし入力されるメモリアドレスX=5432はU2の冗長メモリアドレスであることから、Test Chip Select Flag信号がL→HになるのはDRAMのうちU2のみである。これによりU2のDRAMのみを選択することが可能となる。Test Chip Select Flag信号により特定ＤＲＡＭを動作させる動作モード、逆に特定ＤＲＡＭを強制的にスタンバイ状態とする強制スタンバイモードとして選択動作させることができる。図４にはDRAMを選択的に動作状態とする動作モード回路図、図５にはスタンバイモードにする強制スタンバイモード回路図を示す。
【００４０】
図４の動作モード回路は、外部からの入力信号を受ける入力初段回路２４をアンド回路とする。アンド回路の一方には入力信号、もう一方にはオア回路２５からの出力を入力する。オア回路２５にはTest Chip Select Flag信号と、Test Chip Select信号の反転信号とを入力する。Test Chip Select信号がＬ、あるいはTest Chip Select Flag信号がＨの場合には外部入力信号がＤＲＡＭ内部回路に伝達される。つまり通常動作の場合でTest Chip Select信号がＬ、あるいはテストモードでDRAMが選択されTest Chip Select Flag信号がＨの場合には、外部入力信号により動作可能となる。またDRAM回路内の初期化が必要な部分は必要に応じてこのオア回路の出力を内部回路セット信号とし、内部回路をセットできるようにする。
【００４１】
図５の強制スタンバイモード回路は、外部からの入力信号を受ける入力初段回路２６をアンド回路とする。アンド回路の一方には入力信号、もう一方にはアンド回路２７からの出力反転信号を入力する。アンド回路２７にはTest Chip Select Flag信号と、強制スタンバイテスト信号とを入力する。Test Chip Select Flag信号と強制スタンバイテスト信号とがともにＨの場合には外部入力信号がＤＲＡＭ内部回路に伝達されない。DRAMがテストモードで選択されると、Test Chip Select Flag信号がHとなり、入力初段回路は非活性化され外部からの信号を受け付けなくなる。すなわち強制的にスタンバイ状態にされる。またDRAM回路内の初期化が必要な部分は必要に応じてこのアンド回路の出力を内部回路リセット信号とし、内部回路をリセットできるようにする。
【００４２】
また図５では全入力初段回路を非活性化させたが、この場合はリセットのコマンドを受付無くなり電源を切らない限りリセットが出来ない。この問題を解決するためにコマンド入力のみ活性化させる方法もある。また部分的に一部のコマンド入力を活性化させ、後述するTest Chip Select Reset信号を生成してもよい。本発明においてはTest Chip Select Reset信号を生成するためのコマンド入力初段回路（不図示）は非活性化されないタイプとする。さらに入力初段回路はそのままにして、内部のデコード回路を強制的に非活性化させたりするなどさまざまな方法が考えられる。
【００４３】
本発明のDRAMはチップ選択回路を備え、チップ選択信号により選択可能とする。冗長回路に置換されたメモリアドレスをDRAM固有の認識情報（ID）とする。入力されたアドレスに一致することで、選択されたDRAMのみが動作モード、あるいはスタンバイモードに設定することができる。次に、本発明のDRAMを搭載したメモリモジュールにおける動作を実施例１、２として説明する。
【実施例１】
【００４４】
本発明の実施例1について図６、７、８を参照して詳細に説明する。実施例１はメモリモジュールにおいて動作モードを使用した実施例である。メモリモジュールにおいて特定DRAMのみを選択し、冗長回路に置換させる。図６は本実施例における手順を示す説明図である。図７に冗長回路の置換を説明するブロック構成図を示す。図８にその動作タイミングチャート図を示す。本実施例のDRAMは図４の動作モード回路を備えているものである。
【００４５】
本実施例の動作手順を説明する。ステップ１として、モジュール組立て後のテストにおいて、良否判定する。ここではU2(X=1111,Y=2222)、U4(X=3333,Y=4444)のDRAMのビットが不良になったとする。次にステップ２でロールコール機能を用いて、メモリモジュールに搭載されたそれぞれのDRAMにおいて既に置換されている冗長メモリアドレスを読み出す。実施の形態と同様に、モジュール内の他のDRAMと重複しない最初の冗長メモリアドレスをDRAMのIDとする。このときのIDは、例えばU2(X=0123)、U4(X=0012)とする。
【００４６】
続いてステップ３で、コマンドによりChip Selectテストモードにエントリされ、Test Chip Select信号がHとなる。ACTコマンドとU2のIDアドレスX=0123とが入力され、U2のDRAMを選択する。U2のDRAMは、Test Chip Select Flag信号がHになり、動作モードとなる。他のDRAM（U0、U1,U3〜7）は、Test Chip Select Flag信号はLのままであり、非動作モードとなる。さらに電気ヒューズ冗長回路へエントリされ、電気ヒューズ活性化信号、電気ヒューズ書き込み信号がHとなる。ACT、WRTコマンドとともにU2の不良メモリアドレスX=1111,Y=2222を入力する。U2のDRAMの不良メモリを電気ヒューズ冗長メモリに置換する。
【００４７】
PREコマンドが入力され、Test Chip Select信号、Test Chip Select Flag信号、電気ヒューズ活性化信号、電気ヒューズ書き込み信号がともにLとなる。Test Chip Select Reset信号によりU2のDRAMのTest Chip Select Flag信号がLになり、U2のDRAMも非活性化される。このステップ３によりU2のDRAMのみが選択され、電気ヒューズへの書き込みが行われる。このとき他のDRAM（U0、U1,U3〜7）は、非動作モードであり電気ヒューズへの書き込みは行われない。さらにステップ４では、ステップ３と同様にしてU４のDRAMの不良メモリを電気ヒューズで置換する。上記の動作によって２つのDRAMのそれぞれの不良メモリが電気ヒューズで置換が出来る。
【００４８】
これらの冗長回路への置換を実施するためのブロック図を図７に示す。ナンド回路２８は電気ヒューズ活性化信号とTest Chip Select Flag信号が入力され、電気ヒューズ書き込み信号を電気ヒューズ冗長回路２９に出力する。電気ヒューズ冗長回路２９は電気ヒューズを含む制御回路である。冗長メモリアレイ３０は、電気ヒューズ冗長回路２９に制御される冗長メモリセルアレイである。ノーマル・冗長I/Oバス切り替え回路３１はノーマルのセルアレイ１６からの出力と、冗長メモリアレイ３０からの出力との切り替え回路である。ナンド回路２８にTest Chip Select Flag信号を入力することで選択されたDRAMのみの冗長回路への置換が可能となる。その他の回路動作は上記した実施手順から理解できるためその詳細説明は省略する。
【００４９】
本発明のDRAMを搭載したメモリモジュールは、複数のDRAMのうち特定のDRAMを選択動作可能となる。そのためメモリモジュール工程で見つかった不良DRAMだけを冗長回路に置換可能となる。不良DRAMだけを置換することで、不良DRAM以外のDRAMの冗長回路が不要に使われることがない。そのためにそれぞれのDRAMの冗長回路が有効に活用でき、冗長回路の効率が向上し歩留まりのよい半導体記憶装置、メモリモジュールが得られる。
【実施例２】
【００５０】
本発明の実施例２について図９、１０を参照して詳細に説明する。実施例２はメモリモジュールにおいて強制スタンバイモードを使った実施例である。最初に選択したDRAMを強制スタンバイモードとし、残りのDRAMを動作させる。図９に本実施例における手順を示す説明図を示す。図１０にその動作タイミングチャート図を示す。また本実施例のDRAMは図５の強制スタンバイモード回路を備えているものとする。ただしTest Chip Select Reset信号を作成するため一部のコマンド入力初段回路は通常のバッファ回路形式とする。本実施例はメモリモジュール上に搭載されたU0〜U7までのDRAMのうちU１の1つだけをテストするものである。
【００５１】
ステップ１として、ロールコール機能を用いて、メモリモジュールに搭載されたそれぞれのDRAMの既に置換されている冗長メモリアドレスを読み出す。実施の形態と同様に、他のDRAMと重複していない最初の冗長メモリアドレスをDRAMのIDとする。このとき読み出したアドレスは、例えばU0(X=0123)、U1(X= 0012)、U2(X=5432)、… U7(X=3456)とする。
【００５２】
続いてステップ２で、コマンドによりChip Selectテストモードにエントリされ、全てのDRAMのTest Chip Select信号がHとなる。ACTコマンドとU0のIDアドレスX=0123とが入力され、IDアドレスが一致するU0のDRAMを選択する。U0のDRAMは、Test Chip Select Flag信号がHとなる。他のDRAM（U1〜7）はIDアドレスが不一致であり、Test Chip Select Flag信号はLのままである。さらに強制スタンバイテストモードへエントリされ、全てのDRAMの強制スタンバイテスト信号がHとなる。Test Chip Select Flag信号がHであるU0のDRAMのみは強制スタンバイモードエントリがHとなり、強制スタンバイ状態となる。他のDRAM（U1〜7）はTest Chip Select Flag信号はLであり、強制スタンバイエントリはLのままで、強制スタンバイ状態にはならない。
【００５３】
PREコマンドが入力される。ここでは前のChip Selectテストモードで選択され強制スタンバイ状態であるU0のDRAMと、他のDRAM（U1〜7）における動作が異なる。強制スタンバイ状態であるU0のDRAMは、入力初段回路２６がディセイブル状態であり、PREコマンドが無効となることからその前の状態を維持する。U0のDRAMは次に入力されるコマンドを無効とし、Test Chip Select Reset信号が入力されるまでこの状態を維持する。他のDRAM（U1〜7）は、PREコマンドによりTest Chip Select信号、強制スタンバイテスト信号がLとなる。
【００５４】
ステップ３で、再びコマンド入力によりChip Selectテストモードにエントリされ、Test Chip Select信号がHとなる。ACTコマンドとU2のIDアドレスX=5432とが入力され、IDアドレスが一致するU2のDRAMを選択する。U2のDRAMは、Test Chip Select Flag信号がHとなる。DRAM（U1、U3〜7）はIDアドレスが不一致であり、Test Chip Select Flag信号はLのままである。さらに強制スタンバイテストモードへエントリされ、強制スタンバイテスト信号がHとなる。Test Chip Select Flag信号がHであるU2のDRAMのみが強制スタンバイテストエントリがHとなり、強制スタンバイテスト状態となる。他のDRAM（U1、U3〜7）はTest Chip Select Flag信号はLであり、強制スタンバイテストエントリはLのままで、強制スタンバイテスト状態にはならない。U0のDRAMは、ステップ３において入力されるコマンドは全て無効とし、前の状態を維持したままである。
【００５５】
PREコマンドが入力される。ここでは前々回、前回のChip Selectテストモードで選択され強制スタンバイ状態であるU0、U2のDRAMと、他のDRAM（U1、U3〜7）における動作が異なる。強制スタンバイ状態であるU0、U2のDRAMは、入力初段回路２６がディセイブル状態であり、PREコマンドが無効となることからその前の状態を維持する。U0、U2のDRAMは次に入力されるコマンドを無効とし、Test Chip Select Reset信号が入力されるまでこの状態を維持する。他のDRAM（U1、U3〜7）は、PREコマンドによりTest Chip Select信号、強制スタンバイテスト信号がLとなる。このようにChip SelectテストモードエントリからPREコマンド入力を繰り返すことで、残りのDRAM（U3〜7）を強制スタンバイ状態とする。その結果DRAM（U0、U2〜7）は強制スタンバイ状態とされ、DRAM（U1）のみが動作可能となる。
【００５６】
ステップ４で、テストモードにエントリし、ACTコマンド及び動作コマンド（例えば、読み出し、書き込みコマンド）を入力する。ここではDRAM（U0、U2〜7）は強制スタンバイ状態であることから、これらのコマンドを無効とし、動作しない。U1のDRAMは入力されたコマンドに従って動作する。U1のDRAMのみ動作させることが可能となる。このように注目DRAMのみの動作させることで、メモリモジュール上のある特定のDRAMの動作電流の測定が可能となる。また特定のDRAMのみの冗長回路救済が可能となる。さらに電源能力の低いテスターにおいては、そのテスターで測定できる個数のみテストを行うことも可能となってくる。
【００５７】
本実施例のメモリモジュールは、同時動作する複数のDRAMを搭載している。このメモリモジュールに搭載された複数のDRAMのうち特定のDRAMを選択動作可能とする。注目以外のDRAMを強制的にスタンバイ状態とし、注目DRAMのみのテストが可能となる。このように注目DRAMのみのテストすることで、メモリモジュール上のある特定のDRAMの動作電流の測定が可能となる。また特定のDRAMのみの冗長回路救済が可能となる。さらに電源能力の低いテスターにおいては、そのテスターで測定できる個数のみテストを行うことも可能となってくる。
【００５８】
本発明のDRAMはチップ選択回路を備え、チップ選択信号により選択可能とする。DRAM内の冗長回路に置換されたアドレスをDRAM固有の認識情報（ID）とする。入力されたアドレスが認識情報（ID）に一致することで、選択されたDRAMのみが動作モード、あるいはスタンバイモードに設定される。このDRAMを搭載したメモリモジュールは、認識情報（ID）をアドレス入力することで、特定DRAMのみを動作モード、あるいはスタンバイモードに設定される。この構成とすることで、特定のDRAMのみのテスト、冗長回路救済が可能となる。さらに電源能力の低いテスターに おいてはそのテスターで測定できる個数のみテストを行うことも可能となってくる。そのために効率、歩留まりのよい半導体記憶装置、メモリモジュールが得られる。
【００５９】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。本発明においては半導体記憶装置としてDRAMを使用して説明したが、DRAMに限定されることなく冗長回路を採用されたSRAM等の他の記憶装置にも適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明における半導体記憶装置の全体構成を示すブロック図である。
【図２】本発明における動作タイミングチャート図である。
【図３】本発明におけるDRAMの選択手順を示す説明図である。
【図４】本発明における動作モードの回路図である。
【図５】本発明における強制スタンバイモードの回路図である。
【図６】実施例１における冗長回路への置換手順を示す説明図である。
【図７】実施例１における冗長回路への置換を説明するブロック図である。
【図８】実施例１における冗長回路への置換を説明するタイミングチャート図である。
【図９】実施例２におけるスタンバイ動作手順を示す説明図である。
【図１０】実施例２におけるスタンバイ動作を説明するタイミングチャート図である。
【図１１】メモリモジュールの構成図である。
【図１２】従来例における冗長回路への置換手順を示す説明図である。
【符号の説明】
【００６１】
１    メモリモジュール
２    モジュール基板
３     DRAM
１０    チップ選択回路
１１    アドレス(Add)入力初段回路
１２    Xアドレスデコード回路
１３    Yアドレスデコード回路
１４    Xデコーダ
１５    Yデコーダ＆SA
１６    セルアレイ
１７    データアンプ
１８    出力バッファ
１９    Xリダンダンシ判定回路
２０    X冗長デコーダ
２１、２２、２７、２８    アンド回路
２３    ラッチ回路
２４、２６    入力初段回路
２５    オア回路
２９    電気ヒューズ冗長回路
３０    冗長メモリアレイ
３１    ノーマル・冗長I/Oバス切り替え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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