(57)【要約】【課題】自走ＲＴＳ値生成のための自走作成パラメータの計算をする回路の複雑化を回避【解決手段】ＣＲＴＳ差分周期検出部２３は受信ＲＴＳ値が増減するまでの周期を検出し、ＣＢＲ信号周波数予測部２４はＲＴＳ差分周期検出部からのＲＴＳ値差分周期からＣＢＲ信号周波数偏差を求める。初期演算部２５は、ＣＢＲ信号周波数予測部で予測したＣＢＲ信号周波数偏差からＶＣＸＯ制御用デジタルデータを生成する。ＰＬＬ３０は、初期演算部からのＶＣＸＯ制御用デジタルデータ、またはＣＤＶ吸収バッファからの受信ＲＴＳ値に基づくＶＣＸＯ制御用デジタルデータを切替指示信号４３により選択してＣＢＲ信号のクロックを発生しＣＤＶ吸収バッファに供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ網における受信側のクロック再生用ＰＬＬ引込み時間短縮装置において、
ＡＴＭセルがＡＴＭ網を経由する間に通過するクロスコネクト装置のバッファ遅延ゆらぎや、セル損失・セル誤配による遅延ゆらぎを吸収し、また自走／受信ＲＴＳ切替指示信号を出力するＣＤＶ吸収バッファと、
前記受信ＡＴＭセルのデセル化信号が前記ＣＤＶ吸収バッファへ入力するのと同時に受信ＲＴＳ値を受け取ってＲＴＳ値が増減するまでの周期を検出するＲＴＳ差分周期検出部と、
前記ＲＴＳ差分周期検出部からのＲＴＳ値差分周期からＣＢＲ信号の周波数を予測しＣＢＲ信号周波数偏差を求めるＣＢＲ信号周波数予測部と、
前記ＣＢＲ信号周波数予測部で予測したＣＢＲ信号周波数偏差からＶＣＸＯ制御用デジタルデータを生成する初期演算部と、
前記初期演算部からのＶＣＸＯ制御用デジタルデータ、または前記ＣＤＶ吸収バッファからの受信ＲＴＳ値に基づくＶＣＸＯ制御用デジタルデータを前記自走／受信ＲＴＳ切替指示信号により選択してＣＢＲ信号のクロックを発生し前記ＣＤＶ吸収バッファに供給するＰＬＬを備えたことを特徴とするクロック再生用ＰＬＬ引込み時間短縮装置。
【請求項２】
前記ＰＬＬは、
前記自走／受信ＲＴＳ切替指示信号が受信ＲＴＳ切替指示であると、前記ＣＢＲ信号のクロックを分周したＣＢＲ信号分周クロックを前記受信ＲＴＳ値を示すパルス位相に合わせて出力する分周部と、
前記ＣＢＲ信号分周クロックの位相と前記受信ＲＴＳ値を示すパルス位相を比較して差分を出力する位相比較部と、
前記位相比較部から入力された前記位相差分を量子化してデジタル値に変換する量子化部と、
前記量子化されたデジタルデータを平滑化するフィルタと、
前記自走／受信ＲＴＳ切替指示信号により前記初期演算部または前記フィルタからの信号を選択する選択部と、
前記選択部からの出力をアナログ信号へ変換してＶＣＸＯに対して制御電圧を出力するＤ／Ａ変換器を有することを特徴とする請求項１記載のクロック再生用ＰＬＬ引込み時間短縮装置。
【請求項３】
前記初期演算部は、前記ＣＢＲ信号周波数偏差を前記Ｄ／Ａ変換器で制御可能な最小周波数偏差で除算し、これに前記ＶＣＸＯの出力周波数がＣＢＲ公称周波数となる制御値を加算して前記ＶＣＸＯ制御用デジタルデータを算出することを特徴とする請求項２記載のクロック再生用ＰＬＬ引込み時間短縮装置。
【請求項４】
前記初期演算部は、電源投入後の最初の自走／受信ＲＴＳ切替後、前記ＰＬＬが受信ＲＴＳ値から生成したクロックに同期しＣＢＲ信号周波数を再現している状態のＶＣＸＯ制御データを保持することを特徴とする請求項１ないし請求項３のいずれかに記載のクロック再生用ＰＬＬ引込み時間短縮装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＲＴＳ方式を用いてソースクロック再生を行う非同期転送モード（ＡＴＭ：Asynchronous Transfer Mode）網における受信側のクロック再生用ＰＬＬ引込み時間短縮装置に関する。
【背景技術】
【０００２】
ＡＴＭの伝送網では音声，固定速度ビデオ等のＣＢＲ（Ｃｏｎｓｔａｎｔ  Ｂｉｔ  Ｒａｔｅ： 固定ビット速度）信号をＡＴＭセルにより伝送する場合、ＡＡＬ（ＡＴＭ  Ａｄａｐｔａｔｉｏｎ  Ｌａｙｅｒ  ｔｙｐｅ−１）機能として受信側でのソースクロックを再生する手段としてＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄｕａｌ・Ｔｉｍｅ・Ｓｔａｍｐ）方式がＩＴＵ−Ｔ（国際電気通信連合）Ｉ．３６３．１により勧告されている。
【０００３】
この方式では、ＲＴＳ値が到着するまでの間は自走ＲＴＳ値によって公称周波数が生成されることになり、ＲＴＳ値が到着したら自走ＲＴＳ値から受信ＲＴＳ値に切り替えられ、再生されるクロックも公称周波数から受信されたＣＢＲ信号周波数へ切り替えられる。
【０００４】
従来、この種のＳＲＴＳクロック再生は、公称周波数で自走している自走ＲＴＳ値から受信ＲＴＳ値に切り替えを行う時、受信ＲＴＳ値がセル遅延ゆらぎ吸収バッファに蓄積されている間に、受信ＲＴＳ値の差分周期のサイクルを検出することにより、再生される固定ビット速度信号周波数を予測し、自走ＲＴＳ値によって生成されている自走の固定ビット速度信号周波数を予測した受信周波数に予め変化させておくことで自走ＲＴＳから受信ＲＴＳ切り替え時の固定ビット速度信号周波数のゆらぎを抑制している（例えば、特許文献１参照）。
【０００５】
この場合、自走ＲＴＳ値を生成するには、自走作成パラメータ計算部がＣＢＲ信号周波数予測部から入力される周波数偏差情報から３つのパラメータＡ，Ｂ，Ｃを計算して自走ＲＴＳ値生成部へ出力する。パラメータＡは自走ＲＴＳ値を生成する周期、パラメータＢＲＴＳ差分値をプラス１する回数、パラメータＣは基準となるＲＴＳ差分値である。
【０００６】
【特許文献１】特開２００４−２５３８５４号公報（第２頁、第８頁−第９頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の技術では、受信ＲＴＳ値から予測したＣＢＲ信号周波数を自走ＲＴＳ値生成部で生成するにはパラメータＡ，Ｂ，Ｃを要するが、Ａ，Ｂ，Ｃはソースクロックの周波数と網クロックの周波数に依存して変化するため固定値を予め準備して設定することは実用的でなく、自走作成パラメータ計算部においてパラメータを計算する必要がある。しかし、上記計算をハードウェアで実現することは明らかに回路の複雑化が予測でき、ファームウェアを使用した回路構成が現実的となるが、この場合にも、ファームウェアを実行するＣＰＵと、ファームウェアを記憶するメモリが必要であるという問題点がある。
【０００８】
そこで、本発明の目的は、回路規模を抑え部品点数等を減らして安価に実現することができるクロック再生用ＰＬＬ引込み時間短縮装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のクロック再生用ＰＬＬ引込み時間短縮装置は、ＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ網における受信側のクロック再生用ＰＬＬ引込み時間短縮装置において、ＡＴＭセルがＡＴＭ網を経由する間に通過するクロスコネクト装置のバッファ遅延ゆらぎや、セル損失・セル誤配による遅延ゆらぎを吸収し、また自走／受信ＲＴＳ切替指示信号（図１の４３）を出力するＣＤＶ吸収バッファ（図１の２１）と、受信ＡＴＭセルのデセル化信号がＣＤＶ吸収バッファへ入力するのと同時に受信ＲＴＳ値を受け取ってＲＴＳ値が増減するまでの周期を検出するＲＴＳ差分周期検出部（図１の２３）と、ＲＴＳ差分周期検出部からのＲＴＳ値差分周期からＣＢＲ信号の周波数を予測しＣＢＲ信号周波数偏差を求めるＣＢＲ信号周波数予測部（図１の２４）と、ＣＢＲ信号周波数予測部で予測したＣＢＲ信号周波数偏差からＶＣＸＯ制御用デジタルデータを生成する初期演算部（図１の２５）と、初期演算部からのＶＣＸＯ制御用デジタルデータ、またはＣＤＶ吸収バッファからの受信ＲＴＳ値に基づくＶＣＸＯ制御用デジタルデータを自走／受信ＲＴＳ切替指示信号により選択してＣＢＲ信号のクロックを発生しＣＤＶ吸収バッファに供給するＰＬＬ（図１の３０）を備えたことを特徴とする。
【００１０】
具体的には、ＰＬＬは、自走／受信ＲＴＳ切替指示信号が受信ＲＴＳ切替指示であると、ＣＢＲ信号のクロックを分周したＣＢＲ信号分周クロックを受信ＲＴＳ値を示すパルス位相に合わせて出力する分周部（図１の３７）と、ＣＢＲ信号分周クロックの位相と受信ＲＴＳ値を示すパルス位相（図１のマスク部２９の出力）を比較して差分を出力する位相比較部（図１の３１）と、位相比較部から入力された位相差分を量子化してデジタル値に変換する量子化部（図１の３２）と、量子化されたデジタルデータを平滑化するフィルタ（図１の３３）と、自走／受信ＲＴＳ切替指示信号により初期演算部またはフィルタからの信号を選択する選択部（図１の３４）と、選択部からの出力をアナログ信号へ変換してＶＣＸＯ（図１の３６）に対して制御電圧を出力するＤ／Ａ変換器（図１の３５）を有することを特徴とする。
【００１１】
また、初期演算部は、ＣＢＲ信号周波数偏差をＤ／Ａ変換器で制御可能な最小周波数偏差で除算し、これにＶＣＸＯの出力周波数がＣＢＲ公称周波数となる制御値を加算してＶＣＸＯ制御用デジタルデータを算出することを特徴とする。
【００１２】
更に、初期演算部は、電源投入後の最初の自走／受信ＲＴＳ切替後、ＰＬＬが受信ＲＴＳ値から生成したクロックに同期しＣＢＲ信号周波数を再現している状態のＶＣＸＯ制御データを保持するように構成してもよい。
【発明の効果】
【００１３】
本発明では、ＶＣＸＯの制御をデジタル値で制御するために、ＰＬＬの位相比較器の出力を量子化し、フィルタ部からの出力信号をＤ／Ａ変換器に入力し、Ｄ／Ａ変換器の出力信号でＶＣＸＯを制御する構成とする。この構成により、Ｄ／Ａ変換器まではデジタル制御となるため、受信ＲＴＳ情報や自走ＲＴＳ情報からＣＢＲ周波数のクロックを生成することなく、数値として扱うことが可能となる。これに伴って、従来技術における自走作成パラメータ計算部と自走ＲＴＳ生成部が不要となり、代わりに初期演算部で予測ＣＢＲ周波数偏差からＶＣＸＯ制御用の周波数偏差値を生成する。
【００１４】
この結果、本発明によれば、自走ＲＴＳ値を簡単な計算式で算出することができるので、演算部分を極力減らすことでハードウェアでの構成を現実的にし、回路規模を抑えることで部品点数等を減らし安価に実現可能であるいう効果を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１を参照すると、本発明のクロック再生用ＰＬＬ引込み時間短縮装置の実施例１の構成が示されている。このＳＲＴＳクロック再生用ＰＬＬ制御装置は、送信側のセル化部１０，分周部１１およびＲＴＳ作成部１２と、受信側のデセル化部２０，ＣＤＶ（Cell Delay Variation：セル遅延ゆらぎ）吸収バッファ２１，受信ＲＴＳ値保持部２２，ＲＴＳ差分周期検出部２３，ＣＢＲ信号周波数予測部２４，初期演算部２５，４ビットカウンタ２６，マスクカウンタ２７，一致検出部２８，マスク部２９およびＰＬＬ（Phase Lock Loop：位相ロックループ回路）３０とで構成されている。更に、ＰＬＬ３０は、位相比較部３１，量子化部３２，平滑用のフィルタ３３，選択部３４，Ｄ／Ａ変換器３５，電圧制御水晶発振器（ＶＣＸＯ）３６および分周部３７で構成されている。
【００１６】
送信側の分周部１１は、入力する固定ビット速度信号（ＣＢＲ信号）から抽出した信号に同期した周波数ｆｓの送信元ＣＢＲ信号クロックを分周して、ＲＴＳ値を生成するための周期を決定する出力を発生する。ＲＴＳ作成部１２は、ネットワークから抽出して生成された網クロック（ｆｎｘ）を内蔵する４ビットカウンタでカウントし、分周部１１からの出力の周期で定まる時刻における４ビットのカウント値をＲＴＳ値として作成してセル化部１０へ出力する。セル化部１０は、ＣＢＲ信号とＲＴＳ値とを入力してＡＴＭセルを作成しＡＴＭ網４０へ送出する。
【００１７】
受信側のデセル化部２０は、ＡＴＭ網４０からＡＴＭセルを受信すると、セルから元のＣＢＲ信号に戻すデセル化の処理を行う。この処理で分解された受信ＲＴＳ値およびＣＢＲ信号はＣＤＶ吸収バッファ２１へ出力される。また、受信ＲＴＳ値がＲＴＳ差分周期検出部２３へ供給される。
【００１８】
ＣＤＶ吸収バッファ２１は、ＡＴＭセルがＡＴＭ網４０を経由する間に通過するクロスコネクト装置のバッファ遅延ゆらぎや、セル損失・セル誤配による遅延ゆらぎを吸収するものであって、入力された情報を一定時間だけ保持する。ＣＤＶ吸収バッファ２１の出力４１はＲＴＳ値、出力４２は後段で処理されるＣＢＲ信号、出力４３はＰＬＬ３０の選択部３４に対する自走／受信ＲＴＳ切替指示信号である。自走／受信ＲＴＳ切替指示信号４３は、受信セルからＲＴＳ値を抽出することができるまでは、例えば“Ｈ”レベル、受信セルからＲＴＳ値を抽出することができるようになると“Ｌ”レベルになる。受信ＲＴＳ値保持部１９はＣＤＶ吸収バッファ１８からの出力２１であるＲＴＳ値を保持する。
【００１９】
ＲＴＳ差分周期検出部２３は、受信ＡＴＭセルのデセル化信号がＣＤＶ吸収バッファへ入力するのと同時に受信ＲＴＳ値を受け取ってＲＴＳ値が増減するまでの周期を網クロックを用いて検出する。ＣＢＲ信号周波数予測部２４は、ＲＴＳ差分周期検出部２３からのＲＴＳ値差分周期からＣＢＲ信号の周波数（ＣＢＲ公称周波数）を予測し、ＣＢＲ信号周波数偏差を求める。ＣＢＲ信号周波数偏差は、ＣＢＲ公称周波数とＲＴＳ値差分周期対応の実際のＣＢＲ周波数との周波数偏差である。
【００２０】
初期演算部２５はＣＢＲ信号周波数予測部２４で予測したＣＢＲ信号周波数偏差からＶＣＸＯ制御用のデジタルデータを生成する。初期演算部２５では、従来技術における自走作成パラメータ計算部の計算式を下記の式（１）に置き換えることにより回路構成を簡略化できる。
【００２１】
初期演算値＝（ＣＢＲ信号周波数偏差／Ｄ）＋Ｅ・・・・・式（１）
ここで、初期演算値は、ＣＢＲ信号周波数予測部２４からのＣＢＲ信号予測周波数に基づき、自走時のＣＢＲ信号周波数からＣＢＲ信号予測周波数に変換するための初期周波数オフセット値である。式（１）におけるＣＢＲ信号周波数偏差はＣＢＲ周波数予測部２４で導き出され、また、ＤはＤ／Ａ変換器３５で制御可能な最小周波数偏差、ＥはＶＣＸＯ３６の出力周波数がＣＢＲ公称周波数となる制御値である。
【００２２】
最小周波数偏差ＤはＶＣＸＯ３６のＶ−Ｆ特性から求められる固定値であり、例えば、ＶＣＸＯ３６のＶ−Ｆ特性が１Ｖから３Ｖで１００ｐｐｍ変化する線形特性とし、Ｄ／Ａ変換器３５が１６ビットのデジタル値で０Ｖから４.５Ｖのアナログ出力を制御する特性を持つとすると式（２）から計算できる。
【００２３】
Ｄ＝１００ｐｐｍ／（２Ｖ／（４.５Ｖ／２〜１６））・・・式（２）
式（２）において、１００ｐｐｍはＶＣＸＯの周波数変動範囲、２ＶはＶＣＸＯの電圧制御範囲の絶対値（電圧制御範囲：１Ｖ〜３Ｖ）、４.５ＶはＤ／Ａの制御電圧範囲、（２〜１６）はＤ／Ａ変換器の入力範囲（１６ビット）である。
【００２４】
通常、ＶＣＸＯ３６のＶ−Ｆ特性は完全な線形特性とはならないため、式（２）から分かるとおり、本発明ではＶＣＸＯ３６のＶ−Ｆ特性がＣＢＲ予測周波数の精度に影響する。ＶＣＸＯ３６のＶ−Ｆ特性の線形特性が理想的な直線の場合は従来の技術と同程度の特性となる。
【００２５】
図３は、図１において下方に描いた回路の動作を示すタイムチャートであり、ＲＴＳ値が“７”であるとしている。４ビットカウンタ２６は網クロックｆｎｘをカウントする。一致検出部２８は、一方の入力へ供給される受信ＲＴＳ値保持部２２の出力であるＲＴＳ値（“７”）と、他方の入力に供給される４ビットカウンタ２６の出力とを比較し、両者が一致すると一致信号を出力する。この一致信号の位相は受信ＲＴＳ値を示す。
【００２６】
マスクカウンタ２７は、網クロックｆｎｘをカウントして、ＲＴＳ値生成の周期Ｔｔｓ（ｆｓのクロックを３００８個カウントした時間）の前後の±８の範囲（図３のタイミングt2〜t5）だけマスク部２９によるマスクを解除し、その他の時間はマスク（禁止）するための出力を発生する。マスク部２９は、マスクカウンタ２７によるマスク解除時間に一致検出部２８からの一致信号を出力し、その他の時間は一致信号をマスク（禁止）する出力を発生する。マスク解除時間内のタイミングt1では一致信号がマスクされている。
【００２７】
マスク部２９の出力はＰＬＬ３０に供給される。ＰＬＬ３０は、マスク部２９からの出力（一致信号）に基づいて、最終段のＶＣＸＯ３６がＣＢＲ信号のクロックを発生し、ＣＤＶ吸収バッファ２１に供給する。
【００２８】
ＰＬＬ３０の分周部３７は、上記のＣＢＲ信号のクロックを分周し、出力を位相比較部３１にフィードバックする。このとき、ＣＤＶ吸収バッファ２１からの自走／受信ＲＴＳ切替指示信号４３が自走ＲＴＳを指示する“Ｈ”であるとき（図３のタイミングt3まで）は、上記のＣＢＲ信号の分周クロックをそのまま出力している。しかし、タイミングt3において自走／受信ＲＴＳ切替指示信号４３が“Ｌ”になると、分周部３７は、マスク部２９からの出力（一致信号）マスク部の出力に位相（タイミングt4）合わせて上記のＣＢＲ信号分周クロックを出力する。
【００２９】
位相比較部３１は、マスク部２９からの出力（一致信号）と分周部３７からのＣＢＲ信号分周クロックの位相を比較して比較結果（差分）を出力する。量子化３２は、位相比較部３１から入力された比較結果を量子化してデジタル値に変換する。フィルタ３３は量子化されたデジタルデータを平滑化し、選択部３４に入力する。選択部３４は、自走／受信ＲＴＳ切替指示信号４３が“Ｈ”であるときは初期演算部２５からの信号を選択し、“Ｌ”になるとフィルタ３３からの信号を選択する。
【００３０】
Ｄ／Ａ変換器３５は選択部３４の出力をアナログ信号へ変換し、ＶＣＸＯ３６に対して制御電圧を出力する。ＶＣＸＯ３６は入力電圧に対応する周波数ｆｓの周波数信号（再生ＣＢＲ信号のクロック）を発生する。分周部３７は、その周波数信号を分周し、出力を位相比較部３１にフィードバックする。これにより、再生固定ビット速度信号（ＣＢＲ信号）クロックが制御される。
【００３１】
図２は本発明のクロック再生用ＰＬＬ引込み時間短縮装置の実施例２を示す。この実施例の基本的構成は実施例１の同じであるが、ＣＤＶ吸収バッファ２１からの自走／受信ＲＴＳ切替指示信号４３と選択部３４からのＶＣＸＯ制御データを初期演算部２５へ入力する点が異なっている。これにより、電源投入後の最初の自走／受信ＲＴＳ切替（図４のタイミングt1）後、ＰＬＬ３０が受信ＲＴＳ値から生成したクロックに同期しＣＢＲ信号周波数を再現している状態のＶＣＸＯ制御データを初期演算部２５に保持する。次回受信ＲＴＳが異常となり、自走ＲＴＳに切り替える場合（タイミングt2）、忠実にＣＢＲ信号周波数を再現することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１を示すブロック図
【図２】本発明の実施例２を示すブロック図
【図３】本発明の実施例１のタイミングチャート
【図４】本発明の実施例２のタイミングチャート
【符号の説明】
【００３３】
１０      セル化部
１１      分周部
１２      ＲＴＳ作成部
２０      デセル化部
２１      ＣＤＶ吸収バッファ
２２      受信ＲＴＳ値保持部
２３      ＲＴＳ差分周期検出部
２４      ＣＢＲ信号周波数予測部
２５      初期演算部
２６      ４ビットカウンタ
２７      マスクカウンタ
２８      一致検出部
２９      マスク部
３０      ＰＬＬ部
３１      位相比較部
３２      量子化部
３３      フィルタ部
３４      選択部（ＳＥＬ）
３５      Ｄ／Ａ変換器
３６      電圧制御型水晶発信器（ＶＣＸＯ）
３７      分周部
４０      ＡＴＭ網
【図１】
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【図２】
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【図３】
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【図４】
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