(57)【要約】【課題】  半導体素子の物性値や挙動を高い精度で評価する。【解決手段】  第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するための評価装置であって、第１電極と、半導体層に設けられた第２電極と、の間の容量と印加電圧との関係を実測する実測部１、絶縁層の容量、空乏層の容量、半導体層の容量、半導体層の抵抗が直列接続されているとの仮定に基づき第１電極及び第２電極間に印加される電圧を表したＣ-Ｖ論理式に係る定義情報を格納する記憶部２、絶縁層の容量、空乏層の容量、半導体層の容量、及び半導体層の抵抗のパラメータを設定し、各パラメータにおけるＣ−Ｖ論理式の特性をシミュレートするシミュレーション部３、および各パラメータを任意に設定変更しながら、Ｃ−Ｖ論理式の特性と実測の結果とを比較し、Ｃ−Ｖ論理式の特性が実測の結果に近づくようにＣ-Ｖ論理式の各パラメータを特定するパラメータ特定部４を備える。【選択図】      図２
2007073846.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するための評価装置であって、
該第１電極と、該半導体層に設けられた第２電極と、の間の容量と印加電圧との関係を実測する実測部と、
該絶縁層の容量、該空乏層の容量、該半導体層の容量、該半導体層の抵抗が直列接続されているとの仮定に基づき該第１電極及び該第２電極間に印加される電圧を表したＣ-Ｖ論理式に係る定義情報を格納する記憶部と、
該絶縁層の容量、該空乏層の容量、該半導体層の容量、及び該半導体層の抵抗のパラメータを任意に設定可能に構成され、設定された各該パラメータにおける該Ｃ−Ｖ論理式の特性をシミュレートするシミュレーション部と、
各該パラメータを任意に設定変更しながら、シミュレーションされた該Ｃ−Ｖ論理式の特性と該実測の結果とを比較し、該Ｃ−Ｖ論理式の特性が該実測の結果に近づくように該Ｃ-Ｖ論理式の各該パラメータを特定するパラメータ特定部と、
を備えたことを特徴とする半導体素子の評価装置。
【請求項２】
前記シミュレーション部は、前記半導体層の容量に前記半導体層の抵抗がさらに並列接続されているとの仮定に基づき前記Ｃ−Ｖ論理式の特性をシミュレートする、
請求項１に記載の半導体素子の評価装置。
【請求項３】
前記シミュレーション部は、前記空乏層に、連続する複数の界面トラップ準位が存在するものと仮定して、前記Ｃ−Ｖ論理式の特性をシミュレーションする、
請求項１に記載の半導体素子の評価装置。
【請求項４】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するための評価方法であって、
該第１電極と、該半導体層に設けられた第２電極と、の間の容量と印加電圧との関係を実測するステップと、
該絶縁層の容量、該空乏層の容量、該半導体層の容量、該半導体層の抵抗が直列接続されているとの仮定に基づき該第１電極及び該第２電極間に印加される電圧を表したＣ-Ｖ論理式に係る定義情報に基づいて、該絶縁層の容量、該空乏層の容量、該半導体層の容量、及び該半導体層の抵抗のパラメータを任意に設定するステップと、
設定された各該パラメータにおける該Ｃ−Ｖ論理式の特性をシミュレートするステップと、
各該パラメータを任意に設定変更しながら、シミュレーションされた該Ｃ−Ｖ論理式の特性と該実測の結果とを比較し、該Ｃ−Ｖ論理式の特性が該実測の結果に近づくように該Ｃ-Ｖ論理式の各該パラメータを特定するステップと、
を備えることを特徴とする半導体素子の評価方法。
【請求項５】
前記半導体層の容量に前記半導体層の抵抗がさらに並列接続されているとの仮定に基づき前記Ｃ−Ｖ論理式の特性をシミュレートする、
請求項４に記載の半導体素子の評価方法。
【請求項６】
前記空乏層に、連続する複数の界面トラップ準位が存在するものと仮定して、前記Ｃ−Ｖ論理式の特性をシミュレーションする、
請求項４に記載の半導体素子の評価方法。
【請求項７】
請求項４乃至６のいずれか一項に記載された半導体素子の評価方法によって特定したパラメータに基づいて、半導体素子の材料および形状を選定する過程と、選定された材料および形状の前記絶縁層および前記半導体層を用いて半導体素子を製造する過程と、を備える半導体素子の製造方法。
【請求項８】
請求項４乃至６のいずれか一項に記載の半導体素子の評価方法をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を評価する技術に係り、特に、電極と半導体層とが絶縁層を挟んで対向する構造（絶縁ゲート型）を有する半導体素子に適した評価技術の改良に関する。
【背景技術】
【０００２】
半導体素子に関する様々な物性値の測定やその挙動の解析は、その半導体素子の実用に際して材料や寸法を最適化したり製造プロセスを最適化したりするうえで極めて重要である。このような事情を背景として、半導体素子の物性値や挙動を評価するための種々の技術が従来から提案されてきた。例えば非特許文献１ないし非特許文献３には、シリコンなどの無機材料によって形成された半導体層を含む半導体素子を評価する方法が開示されている。
【非特許文献１】"Interface statesand depletion-induced threshold voltage instability in organicmetal-insulator-semiconductor structures", APPLIEDPHYSICS LETTERS VOLUME 85 NUMBER 2, p314-p316
【非特許文献２】"Simple PhysicalModel for the Space-Charge Capacitance of Metal-Oxide-Semiconductor Structures", JOUNAL OF APPLIED PHYSICS(1964) VOLUME 35 NUMBER 8, p2458-p2460
【非特許文献３】"INVESTIGATION OFTHERMALLY OXIDISED SILICON SURFACES USING METAL-OXIDE-SEMICONDUCTOR STRUCTURES", Solid-State Electronics(1965) vol.8, p145-p163
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、近年においては、ペンタセン（pentacene）など有機の半導体材料（以下、「有機半導体材料」という。）によって形成された薄膜を半導体層として半導体素子を構成する技術が提案されるに至っている。この種の半導体素子（以下、「有機半導体素子」という。）は、シリコンなどの無機材料からなる半導体素子と比較すると、印刷法などの低廉な技術によって半導体層を大量に作成することが可能であり、さらには可撓性の基板（フレキシブル基板）の表面上にも常温のもとで半導体層を形成することができるといった種々の利点を有する。
【０００４】
しかしながら、有機半導体素子の物性値や挙動を評価するための技術は未だ確立されていないのが現状であり、非特許文献１ないし非特許文献３の何れにもそのような技術については何ら言及されていない。また、非特許文献１ないし非特許文献３の技術を有機半導体素子の評価にそのまま適用することも一応は考えられるが、有機半導体材料に固有の性質（すなわち無機の半導体材料にはない性質）が存在することを考慮すると、半導体素子の最適化に充分な精度の評価を実現するには限界がある。
【０００５】
なお、ここでは有機半導体材料に特に注目して従来の技術の課題に言及したが、シリコンなどの半導体材料と比較して電気的な特性に劣る他の半導体材料についても同様の事情が妥当し得る。
【０００６】
本発明は、以上に説明した事情に鑑みてなされたものであり、半導体素子（特に有機半導体材料を利用した半導体素子）の物性値や挙動を高い精度で評価するという課題の解決を目的としている。
【課題を解決するための手段】
【０００７】
この課題を解決するために、本発明の半導体素子の評価装置は、第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するための評価装置であって、第１電極と、半導体層に設けられた第２電極と、の間の容量と印加電圧との関係を実測する実測部と、絶縁層の容量、空乏層の容量、半導体層の容量、半導体層の抵抗が直列接続されているとの仮定に基づき第１電極及び第２電極間に印加される電圧を表したＣ-Ｖ論理式に係る定義情報を格納する記憶部と、絶縁層の容量、空乏層の容量、半導体層の容量、及び半導体層の抵抗のパラメータを任意に設定可能に構成され、設定された各パラメータにおけるＣ−Ｖ論理式の特性をシミュレートするシミュレーション部と、各パラメータを任意に設定変更しながら、シミュレーションされたＣ−Ｖ論理式の特性と実測の結果とを比較し、Ｃ−Ｖ論理式の特性が実測の結果に近づくようにＣ-Ｖ論理式の各パラメータを特定するパラメータ特定部とを備えたことを特徴とする。
【０００８】
また本発明の半導体素子の評価方法は、第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するための評価方法であって、第１電極と、半導体層に設けられた第２電極と、の間の容量と印加電圧との関係を実測するステップと、絶縁層の容量、空乏層の容量、半導体層の容量、半導体層の抵抗が直列接続されているとの仮定に基づき第１電極及び第２電極間に印加される電圧を表したＣ-Ｖ論理式に係る定義情報に基づいて、絶縁層の容量、空乏層の容量、半導体層の容量、及び半導体層の抵抗のパラメータを任意に設定するステップと、設定された各パラメータにおけるＣ−Ｖ論理式の特性をシミュレートするステップと、各パラメータを任意に設定変更しながら、シミュレーションされたＣ−Ｖ論理式の特性と実測の結果とを比較し、Ｃ−Ｖ論理式の特性が実測の結果に近づくようにＣ-Ｖ論理式の各パラメータを特定するステップとを備えたことを特徴とする。
【０００９】
本発明で評価されるＣ−Ｖ論理式は、例えば、第１電極と半導体層に形成された第２電極とに印加される電圧（ＶG）と、第１電極と第２電極との間の容量（ＣMIS1）との関係を、半導体層の容量（Ｃse）と当半導体層の抵抗（Ｒse）とを含む複数のパラメータによって表現したものであり、特に、絶縁層の容量、空乏層の容量、半導体層の容量、半導体層の抵抗が直列接続されているとの仮定に基づいていることが特徴である。本発明では、これらのパラメータを任意に指定することで、Ｃ−Ｖ論理式の特性を評価可能になっている。第１電極と第２電極とに印加される電圧（ＶG）と、第１電極と第２電極との間の容量（ＣMIS0）との関係が実測される。そして、上記Ｃ-Ｖ論理式によって表現される特性が実測の結果に近づくように当Ｃ-Ｖ論理式の各パラメータを特定することになる。
【００１０】
特に、この発明によれば、静電容量と半導体層の抵抗とが直列接続をしていると仮定して評価されるので、第１電極及び第２電極間にキャリアが蓄積されるまで、静電容量Ｃと抵抗Ｒとの時定数τ（＝ＲＣ）に対応した非定常状態における時間依存性を考慮した界面電位φs等の解析が可能となる。
【００１１】
なお、複数のＣ-Ｖ論理式のオプションがある場合には、シミュレーション前にいずれかのＣ−Ｖ論理式を特定するようにしてもよい。を特定する過程と半導体素子を実測する過程との順序は任意である。また、上記のように仮定されたＣ−Ｖ論理式が適用可能な半導体素子は、例えば、ＭＩＳ（Metal-Insulator-Semiconductor）型に代表される絶縁ゲート型の半導体素子であり、電極-絶縁体-半導体という積層構造を含んだ構成の素子であれば足り、ダイオードであってもトランジスタ（特にＦＥＴ（Field Effect Transistor））であってもよい。
【００１２】
また、本発明によって評価される半導体素子の特性としては、例えば、絶縁層と半導体層との界面における電荷量（Ｑs）およびキャリア密度（Ｑs／ｑ）、半導体層の容量値（Ｃse）、半導体層の抵抗値（Ｒse）、半導体層に形成される空乏層の容量（Ｃdip）、空乏層の厚さ（ｄdip）または半導体層のうち空乏層を除いた部分の厚さ（ｄse−ｄdip）、半導体層の伝導帯における有効状態密度（Ｎc）および有効質量（ｍe）、半導体層の価電子帯における有効状態密度（Ｎv）および有効質量（ｍh）、伝導帯の電子密度（ｎ）、価電子帯のホール密度（ｐ）、半導体層のバンドギャップ（Ｅgap）、真性半導体たる半導体層の真性キャリア密度（ｎi）、半導体層にキャリアが存在するときの誘電率（εse）および電圧の印加によって空乏層が形成されたとき（すなわちキャリアが出払ったとき）の半導体層の誘電率（εdip）、半導体層のデバイ長（ＬD）、半導体層における不純物濃度（アクセプター濃度ＮA、ドナー濃度ＮD）、半導体素子の閾値電圧（Ｖth）などがある。
【００１３】
また、半導体素子を実際に使用した装置においては第１電極と第２電極との間の電圧を制御する構成が一般的である。本発明によれば、第１電極と第２電極との間の電圧と容量との関係に基づいて半導体素子が評価されるから、現実の半導体素子の使用に近い態様にてその特性を評価できるという利点がある。なお、半導体素子の評価に際して無視できないほど半導体層の容量や抵抗が大きい場合としては、半導体層がペンタセンなどの有機材料によって形成された場合がある。
【００１４】
ここで、半導体層の容量に半導体層の抵抗がさらに並列接続されているとの仮定に基づきＣ−Ｖ論理式の特性をシミュレートするように構成してもよい。この構成によれば、実測の結果と対比されるＣ-Ｖ論理式が半導体層の容量と半導体層の抵抗とをパラメータとして含んでいるので、半導体層の容量や抵抗が半導体素子の評価に際して無視できないほど大きい構成の半導体素子についても高い精度で特性を評価することができる。
【００１５】
本発明の望ましい態様においては、空乏層に、連続する複数の界面トラップ準位が存在するものと仮定してＣ−Ｖ論理式の特性がシミュレーションされる。半導体層には、絶縁層と半導体層との界面に形成される不純物に起因したトラップ準位が存在する。トラップ準位が一つであるとすればトラップ準位に捕獲されるキャリアの割合を比較的簡単に評価可能である。ところが、実際の半導体素子における界面トラップは単純なものではないため、界面トラップを実際の半導体素子の挙動に即して定義しないと、Ｃ−Ｖ論理式のシミュレーション特性における盛り上がり（極値）が再現できなかったり、実測値と大きくずれたりしてしまう。本発明によれば、連続する複数の界面トラップ準位が存在するものとしてシミュレーションを実行可能としているので、絶縁層と空乏層との界面に存在するキャリアによる電場変調を含めて実測の半導体素子の特性に近づけけたＣ−Ｖ論理式に基づく評価が行え、より実測値に近いシミュレーションができるようになっている。
【００１６】
また、本発明は、以上に説明した評価方法による評価の結果に基づいて半導体素子を製造する方法としても特定される。すなわち、この製造方法は、本発明に係る製造方法によって決定したパラメータに基づいて、製造の対象となる半導体素子の材料および各部の寸法を選定する過程と、この過程で選定した材料および寸法の半導体素子を形成する過程とを有する。この製造方法によれば、所望の特性の半導体素子を精度よく製造することができる。
【００１７】
また、本発明は、以上に説明した評価装置や評価方法は、この評価方法をコンピュータに実行させるためのプログラムとしても把握される。このようなプログラムは、記憶媒体に格納されて流通可能なものである。このような記憶媒体としては、各種ＲＯＭ、フラッシュメモリを備えたＵＳＢメモリ、ＵＳＢメモリ、ＳＤメモリ、メモリスティック、メモリカードや、ＦＤ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の物理的な記憶媒体の他、プログラムを伝送可能なインターネット等の伝送媒体をも含むものとする。
【発明を実施するための最良の形態】
【００１８】
次に図面を参照しながら本発明の実施の形態を説明する。
本実施形態で評価対象となる半導体素子は、ＭＩＳ型に代表される絶縁ゲート型の半導体素子である。但し、本実施形態のＣ−Ｖ論理式や等価回路の適用が妥当な半導体素子であれば、ＳＩＴ構造その他の半導体素子にも適用可能である。
なお、以下の各図面においては、各部の寸法の比率を実際のものとは適宜に異ならせている。
【００１９】
＜Ａ：半導体素子の構成＞
図１は、半導体素子Ｓの構造とこの半導体素子Ｓの特性を評価するための評価装置Ｄの構成とを示す説明図である。まず評価対象となる半導体素子から説明する。
図１に示されるように、半導体素子Ｓは、シリコンからなる基板４０の表面上に、第１電極４１（ゲート電極）と絶縁層４４と半導体層４６と第２電極４２とが、基板４０側からみてこの順番に積層された構成となっている。
【００２０】
第１電極４１は、基板４０の表面上に金（Au）などの金属を蒸着することによって形成された膜体であり、その膜厚は、例えば300ｎｍ程度である。絶縁層４４は、第１電極４１と半導体層４６との間に介在する膜体であり、ＳｉＯ2などの絶縁性の材料によって、例えば200ｎｍ程度の膜厚に形成される。
【００２１】
半導体層４６は、半導体材料によって絶縁層４４の表面上に形成された膜体である。本実施形態における半導体層４６は、ペンタセンなどの有機半導体材料によって形成され、その膜厚は、例えば300ｎｍ程度である。この半導体層４６は、例えば真空蒸着法（蒸着速度として例えば0.01nm/s〜0.02nm/s）によって形成される。このように、本実施形態における半導体素子Ｓは、金属（第１電極４１）と絶縁体（絶縁層４４）と半導体（半導体層４６）とがこの順番に積層された、いわゆるＭＩＳ構造を含んでいる。
【００２２】
第２電極４２は、半導体層４６の表面状に金（Au）などの金属を蒸着することによって形成される。この第２電極４２は、例えば、縦１ｍｍ×横２ｍｍ程度の略矩形状の電極である。この第２電極４２は、有機半導体素子の評価のために形成されるものであり、通常のＭＩＳ構造の有機半導体素子は、第２電極に相当する層には、ソース電極およびドレイン電極が形成される。なお、半導体層４６や第２電極４２の蒸着は、基板４０の温度が室温程度とされた環境で実施される。
【００２３】
＜Ｂ：評価装置の構成＞
次に、本発明に係る評価方法を実施可能に構成された評価装置Ｄの構成を説明する。
図１に示すように、評価装置Ｄは、半導体素子Ｓの電気的な特性を計測する計測装置（例えばＬＣＲメータ）Ｄ１と、この計測装置Ｄ１による計測の結果に基づいて種々の演算を実行する情報処理装置Ｄ２とを含む。
【００２４】
本実施形態における計測装置Ｄ１は、半導体素子Ｓの第１電極４１および第２電極４２の間の容量値（以下、「実測容量値」という。）ＣMIS0と第１電極４１および第２電極４２の間の抵抗値（以下、「実測抵抗値」という。）Ｒ0とを測定する。実測容量値ＣMIS0と実測抵抗値Ｒ0とにより半導体素子Ｓのインピーダンスが測定される。
【００２５】
図４に示すように、この実測容量値ＣMIS0および実測抵抗値Ｒ0は、容量と抵抗とが並列に接続された等価回路における容量値および抵抗値に相当する。すなわち、本実施形態における計測装置Ｄ１は、測定の対象である半導体素子Ｓを図４の構成の等価回路と仮定したときの容量値を実測容量値ＣMIS0として出力するとともに抵抗値を実測抵抗値Ｒ0として出力するようになっている。なお、図４においては容量と抵抗とが並列に接続された等価回路を想定したが、容量と抵抗とが直列に接続された等価回路を仮定して各々の容量値および抵抗値を測定の結果として出力する構成としてもよい。
【００２６】
さらに図１に示されるように、計測装置Ｄ１は、両端間の電圧ＶGが可変である直流電圧源１１と、正弦波形の電圧信号を生成する発振器１２と、交流電流を計測する電流計１３と、交流電圧を計測する電圧計１４とを含む。実際の計測に際しては、第１電極４１と第２電極４２との間の電圧ＶGを直流電圧源１１と発振器１２とによって変動させながら、電流計１３および電圧計１４とを使用した擬似４端子法によって第１電極４１と第２電極４２との間の電流および電圧を測定情報処理装置Ｄ２に出力するように構成されている。但し、計測装置Ｄ１は、電流計１３および電圧計１４から得られた電流と電圧とに基づいて、実測容量値ＣMIS0および実測抵抗値Ｒ0の各々を特定し、これらの値を情報処理装置Ｄ２に出力するように構成してもよい。
【００２７】
なお、有機半導体材料には嫌気性があるため、計測装置Ｄ１を使用した計測は、例えば圧力が10-6torr程度とされた真空中で実施することが好ましい。なお、半導体素子Ｓのスイッチング特性（半導体素子Ｓを薄膜トランジスタとして使用する場合のスイッチング特性）を重点的に評価する場合、真空中では評価の精度が低下する可能性がある。これは、有機半導体材料からなる半導体層４６の膜厚が大きいからであると考えられる。この事情を考慮すると、計測装置Ｄ１による計測は大気中で実施されてもよい。
【００２８】
次に情報処理装置Ｄ２の構成について説明する。
図１に示すように、情報処理装置Ｄ２は、計測装置Ｄ１による計測の結果に基づいて種々の処理を実行する手段（例えばパーソナルコンピュータ）であり、プログラムを実行することによって各種の処理を実行する制御装置２１と、この制御装置２１が実行するプログラムやその実行に使用される種々のデータを記憶する記憶装置２２と、利用者が情報処理装置Ｄ２に指示を入力するための入力装置２３と、制御装置２１による処理の結果を出力する出力装置２４とを有する。
【００２９】
図２に、本発明の評価方法を実施させるためのプログラムを制御装置２１が実行することにより実現される機能ブロックを示す。
図２に示すように、情報処理装置Ｄ２により実現される評価装置は、機能的に、実測部１、記憶部２、シミュレーション部３、およびパラメータ特定部４を備えて構成される。このうち、実測部１、シミュレーション部３、パラメータ特定部４は、主として制御装置２１によって実現され、記憶部２は、記憶装置２２によって実現される。
【００３０】
実測部１は、第１電極４１と半導体層４６に設けられた第２電極４２との間に印加される電圧と、第１電極４１と第２電極４２との間の容量と、の関係を実測するように構成されている。具体的には、上述したように、電流計１３および電圧計１４から得られた第１電極４１と第２電極４２との間の電流および電圧に基づいて、実測容量値ＣMIS0と実測抵抗値Ｒ0とを特定する。
【００３１】
記憶部２は、第１電極４１と第２電極４２とに印加される電圧ＶGと、第１電極４１と第２電極４２との間の容量値（以下、「論理容量値」という。）ＣMIS1との理論的な関係を、半導体層４６の容量値Ｃseと半導体層４６の抵抗Ｒseとを含む複数のパラメータによって表現するために仮定された演算式（以下、「Ｃ-Ｖ論理式」という。）を定義するための情報を記憶するものである。このＣ−Ｖ論理式は、測定対象となる半導体素子Ｓの等価回路が、図５に示すようなものであるとの仮定に基づいている。Ｃ−Ｖ論理式の特性を定義するパラメータとしては、第１電極４１と第２電極４２とに印加される電圧ＶGの他に、第１電極４１と第２電極４２との間の容量ＣMIS1を表現するために設定された、半導体層４６の容量Ｃseと半導体層４６の抵抗Ｒseとを含む複数のパラメータである。このような複数のパラメータとしては、絶縁層４４の容量Ｃin、空乏層の容量Ｃdip、半導体層４６の容量Ｃse、半導体層４６の抵抗Ｒse等が挙げられる。この定義情報に基づく評価については後述する。
【００３２】
シミュレーション部３は、絶縁層４４の容量、半導体層４６に生ずる空乏層の容量、半導体層４６の容量、及び半導体層４６の抵抗のパラメータを任意に設定可能に構成されており、設定された各パラメータにおけるＣ−Ｖ論理式の特性をシミュレートするようになっている。
【００３３】
パラメータ特定部４は、各パラメータを任意に設定変更しながら、シミュレーションされたＣ−Ｖ論理式の特性と実測の結果とを比較し、Ｃ−Ｖ論理式の特性が実測の結果に近づくようにＣ-Ｖ論理式の各パラメータを特定するようになっている。
【００３４】
＜Ｃ：情報処理装置Ｄ２の動作＞
次に、情報処理装置Ｄ２の動作を説明する。
図３は、情報処理装置Ｄ２における処理の概要を示すフローチャートである。
これらの処理の前提として、記憶部２には、前記したＣ−Ｖ論理式を特定するための定義情報が記憶されているものとする。
【００３５】
まず、ステップＳ１において、実測部１は、計測装置Ｄ１による実測の結果として、第１電極４１と第２電極４２とに実際に印加された電圧ＶGと実測された電流値Ａを入力する。そして、実測部１は、電圧値ＶGと実測電流値Ａと、発振器１２にて印加された交流信号の周波数との関係から、公知の疑似４端子法により、実測容量値ＣMIS0と実測抵抗値Ｒ0とを特定する。これは、実測されたインピーダンスを示している。
【００３６】
続いて、ステップＳ２に移り、シミュレーション部３は、記憶部２からＣ−Ｖ論理式の定義情報を読み取って、Ｃ−Ｖ論理式に各パラメータの初期値を設定する。そして、シミュレーション部３は、ステップＳ３に移り、設定された初期パラメータに基づいて、定義されたＣ−Ｖ論理式に基づく演算を実施して、実測部１において実測されたのと同じ電圧ＶGにおけるシミュレーション結果を出力する。
【００３７】
次いでステップＳ４に移り、パラメータ特定部４は、ステップＳ１で実測された実測値とステップＳ３でシミュレートされたし論理容量値を含む特性値とを比較し、両者の差が所定の範囲に収まっているか否かを判定する。この比較のロジックは任意に設定できるが、例えば同一の電圧ＶGおける実測された容量値とシミュレーションされた論理容量値との差が一定値以上離れていないかを判断することが考えられる。
【００３８】
もしも実測値とシミュレーション特性値との差が、所定の範囲より大きいものであったなら（Ｓ４；ＮＯ）、ステップＳ５に移行し、パラメータ特定部４は、実測値とシミュレーション特性値との差異を減少させる方に働くよう、Ｃ−Ｖ論理式に設定するパラメータの値を変更する。そしてシミュレーション部３は再び、変更されて設定されたパラメータに基づくＣ−Ｖ論理式のシミュレーション演算を実施する（Ｓ３）。この処理ループは、実測値とシミュレーション特性値との差異が所定範囲に収束するまで（理想的には一致するように）繰り返される。
【００３９】
このようにして、ステップＳ４において、実測値とシミュレーション特性値との差異が所定範囲に収束したら（ＹＥＳ）、このときに設定されているパラメータは、半導体素子Ｓのパラメータに対応する物性値に近似してきたことを意味している。そこで、パラメータ特定部４は、ステップＳ５に移行し、このときのパラメータ値を最適なパラメータとして特定する。この結果は、例えば、出力装置２４に出力（表示または印刷）される。
【００４０】
＜Ｄ：Ｃ-Ｖ論理式の特定＞
次に、Ｃ-Ｖ論理式の内容について詳述する。
図５は、本発明の仮定に基づいた、半導体素子Ｓの電気的な特性を表している等価回路図である。
本実施形態においては、半導体層４６がペンタセンなどの有機半導体材料からなる場合を想定している。このような材料からなる半導体層４６の容量成分や抵抗成分は、半導体素子Ｓの特性の評価に際して無視できない程度に大きい。このため、図５に示されるように、本実施形態における半導体素子Ｓは、絶縁層４４の容量成分（単位面積あたり容量値Ｃin）と、半導体層４６に形成される空乏層４６１の容量成分（単位面積あたり容量値Ｃdip）とが、第１電極４１と第２電極４２との間に介在する回路として把握される。
【００４１】
そして、本実施形態では、まず、第１電極４１と第２電極４２との間にキャリアが蓄積される際に半導体層４６のうち空乏層４６１を除外した部分の容量成分（単位面積当たりの容量値Ｃse）と抵抗成分（単位面積当たりの抵抗値Ｒse）とが並列接続されており、さらに抵抗成分（抵抗値Ｒse）が直列接続されて、時定数τ（＝ＲseＣse）でキャリアの蓄積が起こるとの仮定に立つ。
【００４２】
そこで、図５に示されるように、本実施形態のＣ−Ｖ論理式においては、容量成分（容量値Ｃse）と抵抗成分（抵抗値Ｒse）とを並列接続し、さらに抵抗成分を直列接続したうえで、空乏層４６１と第２電極４２との間に介在させた等価回路を評価のモデルとして想定する。
【００４３】
なお、非特許文献１ないし非特許文献３で評価の対象とされているのはシリコンなど無機の半導体材料からなる半導体層である。このような構成においては、非特許文献１ないし非特許文献３に開示されているように絶縁層の容量値および空乏層の容量値のみを考慮すれば足りる。
【００４４】
図５に示されるように、半導体層４６の厚さを「ｄse」とし、この半導体層４６のうち空乏層４６１の厚さを「ｄdip」とする。半導体層４６の容量値Ｃseおよび抵抗値Ｒseと空乏層４６１の容量値Ｃdipとは、空乏層４６１の厚さｄdip（あるいは空乏層４６１を除いた半導体層４６の厚さ（ｄse−ｄdip））に依存する。一方、空乏層４６１の厚さｄdipは、第１電極４１と第２電極４２との間の電圧ＶGに応じて変化する。したがって、半導体層４６の容量値Ｃseおよび抵抗値Ｒseと空乏層４６１の容量値Ｃdipとは、第１電極４１と第２電極４２との間の電圧ＶGに依存する。
【００４５】
図６は、半導体素子Ｓの各部に印加される電圧を示す図である。
図６に示されるように、第１電極４１と第２電極４２との間に電圧ＶGが印加されたときに単位面積あたり電荷量Ｑsが第１電極４１に蓄積されると仮定すると、絶縁層４４の両界面間の電圧は「Ｑs／Ｃin」と表現される。また、第２電極４２には第１電極４１と等しい電荷量Ｑsが蓄積されるから、非定常状態では、半導体層４６のうち空乏層４６１を除外した部分の電圧は「ΔＱsＲse」となる。
【００４６】
図７は、本実施形態において印加される電圧ＶGの時間変化の様子を示している。
図７に示すように、本実施形態では、非定常状態における半導体素子Ｓの評価をするため、実際に半導体素子Ｓに印加する電圧ＶGを、ステップ状に増加させたり減少させたりすることを想定する。所定の時刻のステップΔｔごとに電圧がΔＶG変化するものとしている。このようなステップ状の変化をする印加電圧における評価をするため、最初に、印加電圧ＶGが漸増していく場合のＣ−Ｖ論理式の特性について考察をし、次に印加電圧ＶGが漸減していく場合のＣ−Ｖ論理式の特性について考察する。
【００４７】
印加電圧が漸増していく場合に、絶縁層４４の容量と空乏層４６１の容量の直列接続の合成を容量ＣMOSとおくと、この容量ＣMOSと半導体層４６の有する抵抗Ｒseとが直列に接続されていることになる。絶縁層４４と半導体層４６との接合に起因したエネルギーバンドの曲がりを考慮すると、絶縁層４４と空乏層４６１との界面の電位（ポテンシャル）ｕsを含めて、第１電極４１と第２電極４２との間の電圧ＶG（ｕs）は以下の式(１)によって表現される。
【数１】
2007073846.tif 000003
すなわち、非定常状態なので、有機の半導体層４６の抵抗成分によって電圧降下が生じる。式（１）の右辺の第２項および第３項は、ＭＯＳダイオードの界面電位を定める際に使用する式になっている。
【００４８】
ここで、式（１）には、第２項にφsが含まれているため、このままでは微分方程式を解くことができない。時間についての微分方程式を解くために、式（１）をφsが含まれたに形で近似する。式（１）の第２項を空乏層の電位で置き換えて電磁気学的に正しい式（２）とする。
【数２】
2007073846.tif 000004
【００４９】
式（２）は時間依存性を含めて計算するための近似式であり、これを微分方程式で解き、式（１）に再度代入して、φsやＱsを求めることとする。式（２）をｔ＝０、Ｑs＝０（Ｑs（ｕs、０）＝０）、ｔ＝０においてＶG＝ΔＶG・θ（ｔ）（θ（ｔ）は、図７に対応するステップ関数）の電圧印加条件で解くと式（３）が得られる。
【数３】
2007073846.tif 000005
この式（３）は、ＭＩＳ型半導体素子に、ｔ＝０のときに電圧ΔＶGを印加した場合のＱs（ｕs（ΔＶG）、ｔ）の振る舞いを示したものとなっている。このＱs（ｕs（ΔＶG）、ｔ）をｔで微分したものを式（１）に代入すれば、任意の電圧ΔＶGのときのＱs（ｕs、ｔ）が得られる。したがって、次のステップ電圧印加の時、同様に微分方程式を解くと、式（４）が得られる。
【数４】
2007073846.tif 000006
ここでは、初期条件として、式（３）においてｔ＝Δｔを代入し、時刻ｔ＝Δｔのときに、Ｑs（ｕs（ΔＶG）、Δｔ）だけＣMOSキャパシタの界面に電荷が蓄積しており、かつ、この時刻に次の印加電圧２ΔＶGが印加されるという条件に基づいている。
【００５０】
同様にして、ｎ回目にΔＶGが印加された場合、Ｑs（ｕs（ΔＶG）、ｔ）は、式（５）となる。
【数５】
2007073846.tif 000007
式（５）の標記を簡略化するため、ｕs（ｎΔＶG）等を省略すると、式（５）は式（５）'となる。
【数６】
2007073846.tif 000008
式（５）'をｔで偏微分すると式（６）となる。
【数７】
2007073846.tif 000009
式（６）を式（１）に代入すると、式（７）となる。
【数８】
2007073846.tif 000010
したがって、任意の時刻ｔにおける電圧分布の様子が評価可能となった。例えば、時刻ｔ（＝ｎΔｔ＋ΔｔM）においてインピーダンス測定を行うとすれば、式（７）は、式（８）となる。
【数９】
2007073846.tif 000011
さらに、Ｑsn（nΔｔ）＝Ｑsnの第２項の自然関数の係数をφsn-1およびΔｔM≒０で近似すると、式（８）は、式（９）に変形できる。
【数１０】
2007073846.tif 000012
式（９）は、一回前の計算結果に依存する項が付加された形になっている。すなわち電圧ＶG＝０でｔ＝０のとき、φsn-1＝０、かつ、Ｑsn-1＝０である。
【００５１】
そして、絶縁層４４と空乏層４６１との界面の電位（ポテンシャル）ｕsを計算するため、式（８）にいわゆるニュートン法または挟み撃ち法を適用すればよい。界面の電位ｕsの決定によって時刻ｔにおける電荷量Ｑsをはじめとする各種物理量が計算可能となる。
【００５２】
次に、印加電圧ＶGが漸減していく場合を考察する。
図７に示すように、電圧ＶG＝ｋΔＶG（ｋΔｔ）で印加電圧の増加を止めて、次のステップｔ＝（ｎ＋１）ΔｔからΔＶGだけ印加電圧が減少していくとすると（ＶG＝（ｋ−１）ΔＶG）、電荷Ｑs（ｕs（（ｋ＋１）ΔＶG）、（ｋ＋１）ｔ）の場合の電圧の式は、式（１０）となる。
【数１１】
2007073846.tif 000013
したがって、印加電圧ＶGを減少させる場合の漸化式も、電圧ＶGが異なるだけで、式（９）と同様の形となる。つまり、式（１１）が、印加電圧ＶGが漸減する場合に用いる一般式となる。
【数１２】
2007073846.tif 000014
【００５３】
これらの解析から判るように、界面電位は、印加電圧ＶGの変化のさせ方には依存せずに、一つ前の計算結果とΔｔとを使えばよいことが示された。これらの関係式は、図５に示すような等価回路に基づいており、半導体層４６の抵抗Ｒseが容量Ｃseと直列に接続されていると仮定した場合における非定常状態を考慮したものに相当している。これらの関係式により、本実施形態の半導体素子ＳのようなＭＩＳ型ダイオード（ＦＥＴやＴＦＴ）の界面状況を研究し、評価し、これら半導体素子において最適な特性となる材料や寸法を特定することができる。すなわち、印加電圧が漸増するような場合のＣ−Ｖ論理式の定義情報として式（９）に示す関係式を定義する情報を、また印加電圧が漸減するような場合のＣ−Ｖ論理式の定義情報として式（１１）に示す関係式を定義する情報を、それぞれ記憶部２に記憶しておけばよいことが判る。
【００５４】
次に、半導体素子をどのような等価回路で仮定し、特定していけば判らない場合における評価方法を説明する。
図８に、このような場合の評価に適する等価回路を示す。
図８に示すように、この等価回路においては、容量成分（容量値Ｃse）と抵抗成分（抵抗値Ｒse）とを直列接続したものを、空乏層４６１と第２電極４２との間に介在させた接続関係になっている。この等価回路に基づいた半導体素子の評価は、上記関係式（３）〜（１０）において、ＣMOSのパラメータに代えて以下のＣTOTALを用いてればよい。
【数１３】
2007073846.tif 000015
半導体素子の等価回路を想定できない場合には、図８に示すような等価回路を適用してまず、予備実験として半導体素子の静電容量の周波数依存性を測定し田植えで、等価回路の表現を特定し、最終的に式（９）や式（１１）を決定することによって、Ｃ−Ｖ論理式の印加電圧依存性を計算し評価することが可能である。
【００５５】
＜Ｅ：トラップ準位の評価＞
次に、空乏層におけるトラップ準位についての考察を詳述する。
半導体層４６には、絶縁層４４と半導体層４６との界面に形成される不純物に起因したトラップ準位が存在する。シリコンからなる半導体層４６のトラップ準位については、例えば、"The Si-SiO2 Interface-Electrical Properties as Determined By the Metal-Insulator Silicon Conductance Technique", E.H.Nicollan and A.Goetzberger, THE BELL SYSTEM TECHNICAL JOURNAL, Number 6, 1967 に解析が詳述されている。
【００５６】
図９に、このような連続した界面トラップ準位が存在するとした場合の等価回路を示す。
【００５７】
まず単一のトラップ準位が存在すると仮定すると、総てのキャリア（ここでは電子とする）のうちトラップ準位に捕獲されるキャリアの割合Ｒn(t)は以下の式（１２）によって表現される。
Ｒn(t)＝Ｎsｃn｛１−ｆ(t)｝ｎs(t)      ……(12)
この式（１２）において、「Ｎs」はトラップの密度（1/cm2）であり、「ｃn」は電子が捕獲される確率（cm3/s）である。また、「ｆ(t)」は任意の時刻ｔでのフェルミ分布関数であり、「ｎs(t)」は任意の時刻ｔにおける半導体層４６の表面での電子密度（1/cm3）である。
【００５８】
また、総てのキャリアのうちトラップから解放されるキャリアの割合Ｇn(t)は以下の式（１３）によって表現される。
Ｇn(t)＝Ｎsｅnｆ(t)      ……(13)
なお、式（１３）における「ｅn」は、電子が放出されるときの時定数（1/s）である。
このとき、トラップ準位に流れる電流（Net電流）ｉs(t)は、
ｉs(t)＝ｑＮsｃn｛１−ｆ(t)｝ｎs(t)−ｑＮsｅnｆ(t)      ……(14)
として表現される。
【００５９】
以上を踏まえて、単一のトラップ準位が存在するとした場合の半導体層４６のアドミタンスＹsを計算すると、以下の式（１５）が導出される。なお、式（１５）における「ｎs0」は、時刻ｔがゼロであるときの「ｎs(t)」の数値である。また、式（１５）における「ｆ0」は以下の式（１５ａ）によって定義される。なお、式（１５ａ)における「ｕtr」は、トラップ準位（ｅＶ）である。
【数１４】
2007073846.tif 000016
この式（１５）を複数のトラップ準位に拡張すると、式（１６）が得られる。
【数１５】
2007073846.tif 000017
例えば、論文"The Si-SiO2 Interface-Electrical Properties as Determined by the Metal-Insulator-Silicon Conductance Technique," E.H. Nicollian and A.Goetzberger, The Bell System Technical Journalに記載されているような方法で厳密に積分すると、その積分結果は、式（１７）となる。
【数１６】
2007073846.tif 000018
式（１７）において、ＮSSは空乏層界面に存在するトラップ準位に対する状態密度を表す。
【００６０】
静電容量と抵抗とが直列接続されている場合、実部がコンダクタンス（リアクタンスの逆数）、虚部がキャパシタンスになるので、式（１７）について、実部と虚部とに分解すると、式（１８）のＲM、ＣMが得られる。
【数１７】
2007073846.tif 000019
この式（１８）を図９に示すようなＭＩＳ型ダイオードの等価回路に代入して演算すれば、複数の界面トラップ準位が存在すると仮定した場合の、空乏層界面の量子状態に関する評価が行える。この代入は、空乏層の静電容量Ｃdipとトラップ準位に関する抵抗ＲMと容量ＣMとを用いて、図１０に対応するような変更後の抵抗成分ＲMおよび容量成分ＣMで表すと、式（１９）が得られる。
【数１８】
2007073846.tif 000020
式（１９）を等価回路に組み込んだものをＣ−Ｖ論理式の定義情報として記憶部２に記憶させておけば、半導体素子Ｓにおいて、複数の界面トラップ準位が存在すると仮定した場合の評価が可能となる。
【００６１】
＜Ｆ：電場の揺らぎを考慮した場合の評価＞
図１１に、ＭＩＳ型ダイオードにおける電荷の界面分布の様子を模式的に表した断面図を示す。
【００６２】
図１１に示すように、ＭＩＳ型ダイオード等の半導体素子では、空乏層４６１の界面にランダムに電荷が分布していると考えられる。この電荷によりランダムな電場が空乏層４６１中に発生する。これらＭＯＳＦＥＴやＭＯＳダイオードと同様の現象である。
【００６３】
仮に界面のキャリアがトラップから脱出することなく残留したり、はじめからキャリアが界面に存在したいたりする場合、電場の揺らぎが発生すると考えられる。ＭＯＳダイオードの場合には、この効果はコンダクタンスの時定数の広がりとして観測される。これはＭＩＳ型ダイオード等の半導体素子でも同様に観測される。しかしながら、有機半導体素子の場合、ＭＯＳの場合よりも、多くの項（静電容量や抵抗等）が存在するため、解析法の一手段としてこれらを考慮することは意義がある。
【００６４】
このような状況を再現する導出方法について考察する。基本的には、連続する界面トラップ準位を想定した場合を応用して演算する。そして最終的に得られるキャパシタンスＣpは式（２０）に、コンダクタンスＧp（Ｒp）は式（２１）のようになる。
【数１９】
2007073846.tif 000021
【数２０】
2007073846.tif 000022
ここで、各種パラメータは、式（２２）のようになる。
【数２１】
2007073846.tif 000023
ここで、β＝kBT/qであり、uS（バー）はトラップ順位の平均（表面ポテンシャルで表現、無次元）、Q（バー）は表面電荷の平均値もしくはuS（バー）のときのQを表している。ここで、トラップ順位の分布式は式（２３）となる。
P(uS )=(2πσs2)1/2exp(-(uS-uS（バー）)2/2σS2 )    …(23)
式（２３）は、トラップ順位が任意のuSのとき、そこを電荷が占める確率で式（１８）にかけてすべてについて足したものである（期待値）。同様にσBはアクセプター（orドナー）に分布がある場合、上述P(uS )の式（２３）の中のσs2の部分を（σs2+σB2）に置き換えればよい。すなわち表面（界面）にたまる電荷（キャリア）に分布（揺らぎ）がある場合とアクセプター（orドナー）に分布がある場合を考慮している。
このような電場の揺らぎを考慮したキャパシタンスおよびコンダクタンスを定義する情報を記憶部２に記憶させることによって、複数の連続した界面トラップ準位の評価を、より好適に行うことができる。
【００６５】
以上、本実施形態によれば、有機半導体素子における、薄膜自体の静電容量や抵抗成分の影響を考慮しながら、その影響を排斥するための解析をＣ−Ｖ論理式による評価により実施可能としたので、実際の有機半導体素子の物性に近づけた等価回路および界面状態で、より正確に有機半導体素子の評価をすることができる。
また本実施形態における正確な評価に基づき、半導体素子の最適な材料や寸法を特定することにより、高性能の半導体素子を製造することが可能となる。
また本実施形態の評価方法によれば、各種外部のパラメータ、例えば蒸着の差異の基板温度、蒸着速度、膜厚や界面修飾（自己組織化単分子膜の形成）による界面状態の違いを定量的に評価できることになる。また、そのような各種外部パラメータに違いによるトラップ準位の定量的な解析が可能となる。
【００６６】
＜Ｇ：変形例＞
本発明は上記実施形態に限定されることなく種々に変形して適用が可能である。以下その変形例を示す。
（１）変形例１
実施形態においては、絶縁層４４の表面に半導体層４６が形成された構成を例示したが、本出願人の先願である特開2005-32774号公報に開示されているように、半導体素子Ｓの特性（特に閾値電圧）を制御するための膜体（以下、「特性制御膜」という。）を絶縁層４４と半導体層４６との間に介在させた構成としてもよい。この特性制御膜の典型例は、自己組織化（ＳＡ：Self-Assembly）法によって形成される自己組織化単分子膜（ＳＡＭs：Self-Assembled Monolayers）である。この自己組織化単分子膜としては、例えば、Ｒ1（ＣＨ2）mＳｉＲ2nＸ3-nの一般式で表現されるシラン化合物を利用することができる（ｍは自然数、ｎ＝１,２）。この化学式のＲ1基は、例えば、水素（-Ｈ）、フッ素（-Ｆ）、メチル基（-ＣＨ3）、トリフルオロメチル基（-ＣＦ3）、アミノ基（-ＮＨ2）、あるいはメルカプト基（-ＳＨ）である。この自己組織化単分子膜の材料や膜厚を調整することによって半導体素子Ｓの閾値電圧を適宜に制御することが可能となる。
【００６７】
（２）変形例２
実施形態においては、半導体層４６がペンタセンによって形成された構成を例示したが、この半導体層４６の材料は任意である。半導体層４６の材料は、例えば、オリゴチオフェンなどの有機低分子材料やポリチオフェンなどの有機高分子材料、フェタロシアニンなどの金属錯体、Ｃ60、Ｃ70、金属内包フラーレンなどのフラーレン類、およびカーボンナノチューブ類といった種々の有機材料のなかから選択される。ただし、半導体層４６が有機材料によって形成される必要は必ずしもなく、各種の無機材料によって形成されてもよい。もっとも、本発明においては、半導体層４６の容量値Ｃseおよび抵抗値Ｒseを含むＣ-Ｖ論理式によって半導体素子Ｓの特性が評価されるから、容量値Ｃseや抵抗値Ｒseの影響が比較的に大きい材料によって半導体層４６が形成された半導体素子Ｓの評価に特に好適であると言える。新規な材料については物性やキャリアの挙動を制御するための技術が未だ確立されておらず、したがって材料そのものの抵抗値が高い場合が多い。したがって、本発明は、有機および無機の何れであるかを問わず新規な材料の評価に特に有用であると言える。
【００６８】
（３）変形例３
実施形態においては、第１電極４１と第２電極４２との間隙に絶縁層４４と半導体層４６とを介在させたダイオード構造の半導体素子Ｓを評価の対象としたが、この構造を含むトランジスタ（例えば図１に示される構造の２個の半導体素子Ｓを一体に構成した構造のスイッチング素子）など他の半導体素子Ｓの特性についても実施形態と同様の手順で評価することが可能である。
【００６９】
（４）変形例４
以上の実施形態として説明した評価方法は、半導体素子Ｓを製造するときのひとつのプロセスとして実施される。すなわち、試料となる半導体素子Ｓについて以上の評価が実施されると、実際に製造される半導体素子の性状（材料や寸法）がこの評価の結果に基づいて決定される。そして、ここで決定された内容に基づいて実際に半導体素子が製造される。実施形態によれば試料となる半導体素子Ｓの特性を高い精度で評価することができるから、この結果を反映させることによって高品質な半導体素子を製造することができる。
【００７０】
なお、ここでは半導体素子Ｓを製造するときのひとつのプロセスとして本発明に係る評価方法が実施される場合を例示したが、既に製造された半導体素子Ｓの特性の検査に際して本発明の評価方法が実施されてもよい。例えば、過去に製造された半導体素子Ｓを試料として本発明の評価方法を実施し、この評価の結果（例えば半導体素子Ｓについて算定された種々のパラメータ）が所期の結果と略一致する場合にはこの半導体素子Ｓを良品と判定する一方、これらが一致しない場合には半導体素子Ｓを不良品と判定するといった具合である。また、実際に製品として使用される半導体素子Ｓとともに評価の対象となる半導体素子Ｓをひとつのウェハに形成すれば、後者の半導体素子Ｓについて評価を実施することによって他の半導体素子Ｓの特性や良否を判定することができる。
【実施例１】
【００７１】
図１２に、印加電圧ＶGと半導体素子Ｓの実測による実測容量値ＣMIS0とシミュレーションによる論理容量値ＣMIS1との関係を示す。
図１２では、第１電極４１と第２電極３２との間の印加電圧ＶGが横軸に示され、実測容量値および論理容量値を絶縁層４４の容量値Ｃinで除算することにより規格化した数値が横軸に示されている。この図１２は、発振器１２の発信周波数を２０Ｈｚとした場合の実施例である。
【００７２】
図１２には、自己組織化単分子膜（ＳＡＭs）からなる特性制御膜を絶縁層４４と半導体層４６との間に介在させた半導体素子における「処理」と称した実測値および論理値と、このような特性制御膜を設けない半導体素子における「非処理」と称した実測値および論理値とが示されている。曲線ａ１は、印加電圧ＶGを＋４０Ｖ〜−４０Ｖの間で変化させた場合の、特性制御膜を備えた半導体素子の実測値である。曲線ａ２は、印加電圧ＶGを＋４０Ｖ〜−４０Ｖの間で変化させた場合の、特性制御膜を備えない半導体素子の実測値である。曲線ｂ１は、特性制御膜を備えたとした場合の半導体素子における論理値（シミュレーション特性）であり、曲線ｂ２は、特性制御膜を備えないとした場合の半導体素子における論理値（シミュレーション特性）である。
【００７３】
このように、本実施形態におけるＣ−Ｖ論理式による評価により、実測値に近い論理値が得られている。このＣ-Ｖ論理式によってシミュレーションされた特性曲線（以下、「論理Ｃ-Ｖ曲線」という。）から、実際の半導体素子におけるパラメータを求めるために、パラメータ特定部４は、曲線ｂ１が曲線ａ１に近づくように、また、曲線ｂ２が曲線ａ２に近づくように平行移動させる。このときの移動量は、半導体素子Ｓの特性のひとつ（以下、「シフト量Ｓft」という。
）である「φMS＋Ｑss／Ｃin」に対応している。ここで、「φMS」は、絶縁層４４を挟んで対向する第１電極４１と半導体層４６との仕事関数の差分（Ｖ）である。また、「Ｑss」は、半導体層４６と絶縁層４４との界面に蓄積される電荷量であり、電圧ＶGが「0Ｖ」のときに半導体層４６と絶縁層４４との界面に蓄積するキャリアの総数と単位電荷量ｑとの積に相当する。シフト量Ｓftを最適に選定することによって論理Ｃ-Ｖ曲線を実測値の曲線ａ1に近づかせることができ、そのときのパラメータを、実際の半導体素子におけるパラメータとして特定することができる。仕事関数差φMSを別個の実験等によって測定しておけば、ここで選定したシフト量Ｓftとこの仕事関数の差分φMSとから「Ｑss／Ｃin」を算定することができる。さらに、絶縁層４４の容量値Ｃinを別途に測定すれば、電圧ＶGが「0Ｖ」のときに半導体層４６と絶縁層４４との界面に蓄積されるキャリアの総数（さらにはこの総数に応じた閾値電圧Ｖth）を評価することも可能である。
【図面の簡単な説明】
【００７４】
【図１】半導体素子Ｓおよび評価装置Ｄの構成を示す説明図
【図２】情報処理装置Ｄ２における機能ブロック図
【図３】半導体素子Ｓの特性を評価するための処理の内容を示すフローチャート
【図４】計測装置Ｄ１による計測を説明するための等価回路図
【図５】半導体素子Ｓの本発明の仮定に基づく等価回路図
【図６】半導体素子Ｓの各部に印加される電圧を示す説明図
【図７】印加電圧ＶGのステップ状の増減を示す図
【図８】半導体素子Ｓの変形例による仮定の等価回路図
【図９】連続した複数の界面トラップ準位を考慮した半導体素子Ｓの等価回路図
【図１０】連続した複数の界面トラップ準位を考慮した場合の最終的な等価回路図
【図１１】有機半導体素子における電場の揺らぎを説明する模式断面図
【図１２】実施例の半導体素子Ｓの容量値ＣMISと電圧ＶGとの関係を示すグラフ
【符号の説明】
【００７５】
Ｓ……半導体素子、Ｄ……評価装置、Ｄ１……計測装置、Ｄ２……情報処理装置、４０……基板、４１……第１電極、４２……第２電極、４４……絶縁層、４６……半導体層、４６１……空乏層。
【図１】
2007073846.tif 000024
【図２】
2007073846.tif 000025
【図３】
2007073846.tif 000026
【図４】
2007073846.tif 000027
【図５】
2007073846.tif 000028
【図６】
2007073846.tif 000029
【図７】
2007073846.tif 000030
【図８】
2007073846.tif 000031
【図９】
2007073846.tif 000032
【図１０】
2007073846.tif 000033
【図１１】
2007073846.tif 000034
【図１２】
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