(57)【要約】【課題】使用する不揮発性メモリの性能に応じた、最適な書き込み性能を得る。【解決手段】不揮発性メモリ１１０のＩＤコード１１４に基づきメモリセルアレイ１１２への書き込みレート（レート３）を検知し、バス１のレート１がレート３と概ね等しくなるように調整する。データをレート１でバッファ１０１に記憶し、バッファ１０１からデータをレート１にて不揮発性メモリ１１０に書き込む。従って、例えば、レート３が３０Ｍバイト／秒の高速な不揮発性メモリの場合、レート１をレート３に引き上げることとなり、不揮発性記憶システムが３０Ｍバイト／秒の高レートとなる。一方、レート３が１０Ｍバイト／秒の比較的低速な不揮発性メモリの場合、レート１を下げるので、メモリコントローラ１００のピーク電流の抑制や低ノイズ化を実現できる。また、バッファ１０１に対する入出力のレートを等しくできるので、容量を少なくすることができる。【選択図】図１
2007299142.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリからのデータの読み出し、及び外部から所定の転送レート（レート１）で転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラであって、
前記メモリコントローラは、
前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、
前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、
前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、
前記レート３を外部に通知するレート３通知手段と、
を有していることを特徴とするメモリコントローラ。
【請求項２】
前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることを特徴とする請求項１に記載のメモリコントローラ。
【請求項３】
前記不揮発性メモリは、不揮発性ＲＡＭであり、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリのうちのいずれか１つで構成されることを特徴とする請求項１または２に記載のメモリコントローラ。
【請求項４】
不揮発性メモリと、不揮発性メモリからのデータの読み出し、及び外部から所定の転送レート（レート１）で転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラとを有す不揮発性記憶装置であって、
前記メモリコントローラは、
前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、
前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、
前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、
前記レート３を外部に通知するレート３通知手段と、
を有していることを特徴とする不揮発性記憶装置。
【請求項５】
前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記不揮発性メモリは、不揮発性ＲＡＭであり、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリのうちのいずれか１つで構成されることを特徴とする請求項４または５に記載の不揮発性記憶装置。
【請求項７】
アクセス装置と、不揮発性メモリと、不揮発性メモリからのデータの読み出し、及び前記アクセス装置から転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラとを有す不揮発性記憶システムであって、
前記アクセス装置は、前記不揮発性メモリにアクセスすべく前記メモリコントローラに所定の転送レート（レート１）にてデータを転送し、
前記メモリコントローラは、
前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、
前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、
前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、
前記レート３を前記アクセス装置に通知するレート３通知手段とを有し、
前記アクセス装置は、前記レート１が前記レート３と概ね等しくなるように調整するレート１調整手段を有していることを特徴とする不揮発性記憶システム。
【請求項８】
前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることを特徴とする請求項７に記載の不揮発性記憶システム。
【請求項９】
前記不揮発性メモリは、不揮発性ＲＡＭであり、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリのうちのいずれか１つで構成されることを特徴とする請求項７または８に記載の不揮発性記憶システム。
【請求項１０】
不揮発性メモリと、バッファとを備える不揮発性記憶装置へデータを書き込むデータ書き込み方法であって、
前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知し、
前記バッファへの所定の転送レート（レート１）を前記レート３と概ね等しくなるように調整し、
前記データを前記レート１にて一時的に前記バッファに記憶し、
前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込むデータ書き込み方法。
【請求項１１】
前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることを特徴とする請求項１０に記載のデータ書き込み方法。
【請求項１２】
前記不揮発性メモリは、不揮発性ＲＡＭであり、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリのうちのいずれか１つで構成されることを特徴とする請求項１０または１１に記載のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを備えた半導体メモリカード等の不揮発性記憶装置、及びそれに内蔵されるメモリコントローラに関するものである。さらに、不揮発性記憶装置にアクセス装置を構成要件として加えた不揮発性記憶システム、ならびにメモリコントローラの動作に関するデータ書き込み方法も含む。
【背景技術】
【０００２】
書き換え可能な不揮発性メモリを備えた不揮発性記憶装置は、半導体メモリカードを中心的な実施形態として、その需要が広まっている。また半導体メモリカードを使った不揮発性記憶システムは、デジタルスチルカメラ等を中心にその需要が広まっている。かかる半導体メモリカードには様々な種類があり、その一つとしてＳＤ（セキュア・デジタル）メモリカードがある。このＳＤメモリカードは、不揮発性の主記憶メモリとしてフラッシュメモリを備え、それを制御するメモリコントローラを有している。メモリコントローラは、デジタルスチルカメラやパソコン（パーソナルコンピュータ）本体等のアクセス装置からの読み書き指示に応じて、フラッシュメモリに対する読み書き制御を行うものとなっている。
【０００３】
このようなＳＤメモリカードをデジタルスチルカメラ等のアクセス装置に取り付けて、アクセス装置側からリムーバブルディスクと見なしてＦＡＴファイルシステムで管理し、データのアクセスを行うことを考える。ＦＡＴファイルシステムは、記録デバイスへファイルやデータを記録する際にファイル・アローケション・テーブル（以降、ＦＡＴと明記する）を用いてデータの読み書きを指示するシステムである。
【０００４】
ＳＤメモリカードを構成するフラッシュメモリは、記憶単位であるメモリセルアレイへの書き込みや消去に比較的長い時間を必要とするため、複数のメモリセルを一括して消去したり書き込んだりできる構造となっている。具体的には、複数の物理ブロック（消去単位）から構成され、各物理ブロックは複数のページ（書き込み単位）を含み、消去は物理ブロック単位で、書き込みはページ単位で行われる。
【０００５】
近年フラッシュメモリは、大容量化と低コスト化への要望に対応して、多値ＮＡＮＤフラッシュメモリのように1つのメモリセルに２ビットの情報が記憶できる品種が主流となってきている。このような多値ＮＡＮＤフラッシュメモリは、従来の２値ＮＡＮＤフラッシュメモリと比較すると、メモリセルの消去や書き込みに要する時間がより長時間必要となる。そのため、消去単位である物理ブロックのサイズや、書き込み単位であるページのサイズを従来よりも大きくすることにより、単位容量あたりの消去時間（以降、消去レートとする）と単位時間あたりの書き込み時間（以降、書き込みレートとする）を向上させる工夫がなされている。代表的な多値ＮＡＮＤフラッシュメモリの書き込みレートは、次式（以下、数式１）により２．５Ｍバイト／秒である。
【０００６】
２ｋバイト（ページサイズ）÷８００μ秒（書き込み時間）＝２．５Ｍバイト／秒
このようなフラッシュメモリを有するＳＤメモリカード用いた典型的な不揮発性記憶システムのデータ書き込み方法について図６を用いて説明する。
【０００７】
図６において、アクセス装置２０００は不揮発性記憶装置５０００にデータを書き込む。
【０００８】
なお、ＳＤメモリカードにおいて、最小書き込み単位は５１２バイトであるが、簡単のため、アクセス装置２０００から１クラスタ分の書き込み指示がなされたものとする。また１クラスタのサイズを１６ｋバイトとする。
【０００９】
アクセス装置２０００から転送された１６ｋバイト分のデータは、まずホストインターフェース２００１で受信される。ホストインターフェース２００１はデータ受信を検知すると、ＣＰＵ部２００７に対して受信を開始したことを通知する。ＣＰＵ部２００７は切り替え回路２００２と切り替え回路２００５に指示を送り、切り替え回路２００２がバッファ２００３にデータを一時記憶できるように切り替えを行わせる。それと同時に、切り替え回路２００５がバッファ２００４に一時記憶されたデータを読み書き制御部２００６を介して不揮発性メモリ４０００に書き込めるように切り替えを行わせる。この時バッファ２００４は空き状態であるので、不揮発性メモリ４０００へのデータの書き込みはなされない。
【００１０】
次に、ＣＰＵ部２００７はホストインターフェース２００１が２ｋバイト分のデータを受信し、バッファ２００３に２ｋバイト分のデータを一時記憶したことを検知すると、切り替え回路２００２と切り替え回路２００５に指示を送り、切り替え回路２００２がバッファ２００４にデータを一時記憶できるように切り替えを行わせる。それと同時に、切り替え回路２００５がバッファ２００３に一時記憶されたデータを読み書き制御部２００６を介して不揮発性メモリ４０００に書き込めるように切り替えを行われる。この時バッファ２００３には２ｋバイト分のデータが一時記憶されているので、読み書き制御部２００６は不揮発性メモリ４０００へのデータの書き込みを行う。
【００１１】
ＣＰＵ部２００７はアクセス装置２０００から受信した論理アドレスに基づいて不揮発性メモリ４０００の書き込み先（物理アドレス）を決定し、該物理アドレスを読み書き制御部２００６に指定する。読み書き制御部２００６は、ＣＰＵ部２００７が指定した物理アドレスと２ｋバイト分のデータをセットとして不揮発性メモリ４０００に転送する。
【００１２】
不揮発性メモリ４０００において、読み書き制御部２００６から転送された物理アドレスを制御回路４００３が受信し、制御回路４００３はメモリセルアレイ４００２内の物理アドレスへの書き込み先を指定する。そして読み書き制御部２００６から転送された２ｋバイト分のデータが全てレジスタ４００１に一時保持された段階で、読み書き制御部２００６は書き込み開始命令を不揮発性メモリ４０００に転送し、それを受けた制御回路４００３は、レジスタ４００１からメモリセルアレイ４００２に書き込みを行う。
【００１３】
以上のように、ＣＰＵ部２００７がバッファ２００３および２００４への一時記憶と読み出しを交互に切り替えることにより、１６ｋバイト分のデータの受信と不揮発性メモリ４０００への書き込みをパイプライン的に行うことができる。
【００１４】
ここで、バス１〜３のレートについて説明する。バス１の書き込みレート（以降、レート１とする）は、現在ＳＤメモリカードの物理規格において最高２５Ｍバイト／秒に定められているが、将来的に更に向上される可能性もある。なお、レート１の実際の値はアクセス装置の種類によってまちまちである。バス２の書き込みレート（以降、レート２とする）も設計によって様々であるが、例えば８ビットバスタイプ（１６ビットバスタイプもある）のフラッシュメモリを使用し２０ＭＨｚの周波数で動作させた場合は、２０Ｍバイト／秒となる。バス３の書き込みレート（以降、レート３とする）は上述の数式１で説明した通り、フラッシュメモリの書き込み時間で決まり、例えば２．５Ｍバイト／秒となる。このように、不揮発性記憶システムの書き込みレートは、レート３で律速されることとなる。但し、フラッシュメモリには下記制約（Ａ）（Ｂ）があるため、バス３における現実的な書き込みレートは、レート３（２．５Ｍバイト／秒）より遅くなってしまう。
【００１５】
（Ａ）オーバーライトができない
（Ｂ）前述した通り、消去単位と書き込み単位が異なる
アクセス装置からの書き込みにおいては、書き替えも含むものであり、上記制約（Ａ）、（Ｂ）を考慮すると、メモリコントローラは書き込み前に書き込み先の物理ブロックを消去したり、物理ブロックの一部のページの書き替えにおいては有効ページの退避処理を行うなどの、書き込み以外の処理が発生してしまう。また、これらの処理は、フラッシュメモリの記録状態によって変わるので、バス３における現実的な書き込みレートをレート３として一意に決めることはできない。
【００１６】
いずれにせよ、図６に示した不揮発性記憶システムのレートは、レート３未満となってしまうので、レート３を改善して不揮発性記憶システムの書き込みレートを向上させるために、下記の工夫や取組みがなされている。
【００１７】
（１）複数の不揮発性メモリの並列アクセス
（２）レジスタサイズの増加
（３）フラッシュメモリに替わる高速な不揮発性メモリの開発
（１）は、実際の製品で既に対応されている工夫であるが、半導体メモリカードの実装上、不揮発性メモリの実装数に限度があるので、不揮発性記憶システムの書き込みレートをレート１やレート２のレベルまでに向上させることは困難である。また、（２）はレジスタが膨大となり、不揮発性メモリのコスト上、あまり好ましくはない。（３）においては、特許文献１に示すような抵抗変化型メモリなどの、いわゆる不揮発性ＲＡＭが開発されており、フラッシュメモリの代替として有望視されている。
【００１８】
抵抗変化型メモリに代表される不揮発性メモリは、オーバーライト可能な不揮発性メモリであり、１バイトあたりの書き込み時間は数十ｎ秒（ｎはナノ）と高速にアクセスできものである。例えば３３ｎ秒とし、書き込み単位を１バイトとすると、レート３に対応するレートは３０Ｍバイト／秒となり、不揮発性記憶システムのレートを飛躍的に向上させるメモリ素子として期待されている。
【特許文献１】特開２００４−１８５７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、この抵抗変化型メモリなどの高速メモリを適用したとしても、前述した不揮発性記憶システム（図６）においては、レート１やレート２を不揮発性メモリの性能に対応して可変できる仕組みにはなっていないので、レート２に律速してしまい、レート３の性能を出すことができない。
【００２０】
更に言えば、上述したとおりフラッシュメモリにおいては、制約（Ａ）、（Ｂ）があるため、バス３における現実的な書き込みレートをレート３として定義できないので、レート３に応じて不揮発性記憶システムのレートを最適化することにあまり意味がなかった。
【００２１】
そこで、本発明は、上記問題点に鑑み、使用する不揮発性メモリの性能に応じて、レート１やレート２に律速しない最高の書き込み性能のだせる、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
前記目的を達成するため、本発明においては以下の技術的手段を講じた。
【００２３】
すなわち、本発明における技術的手段は、不揮発性メモリからのデータの読み出し、及び外部から所定の転送レート（レート１）で転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラであって、前記メモリコントローラは、前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、前記レート３を外部に通知するレート３通知手段と、を有していることを特徴とする。
【００２４】
なお、前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることが好ましい。
【００２５】
さらに好ましくは、前記不揮発性メモリは、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリに代表される、不揮発性ＲＡＭであるとよい。
【００２６】
また、本発明における技術的手段は、不揮発性メモリと、不揮発性メモリからのデータの読み出し、及び外部から所定の転送レート（レート１）で転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラとを有す不揮発性記憶装置であって、前記メモリコントローラは、前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、前記レート３を外部に通知するレート３通知手段と、を有していることを特徴とする。
【００２７】
なお、前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることが好ましい。
【００２８】
さらに好ましくは、前記不揮発性メモリは、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリに代表される、不揮発性ＲＡＭであるとよい。
【００２９】
また、本発明における技術的手段は、アクセス装置と、不揮発性メモリと、不揮発性メモリからのデータの読み出し、及び前記アクセス装置から転送されるデータの該不揮発性メモリへの書き込みを制御するメモリコントローラとを有す不揮発性記憶システムであって、前記アクセス装置は、前記不揮発性メモリにアクセスすべく前記メモリコントローラに所定の転送レート（レート１）にてデータを転送し、前記メモリコントローラは、前記不揮発性メモリへ書き込まれる前のデータを前記レート１にて一時的に記憶するバッファと、前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知するレート３検知手段と、前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込む読み書き手段と、前記レート３を前記アクセス装置に通知するレート３通知手段とを有し、前記アクセス装置は、前記レート１が前記レート３と概ね等しくなるように調整するレート１調整手段を有していることを特徴とする。
【００３０】
なお、前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることが好ましい。
【００３１】
さらに好ましくは、前記不揮発性メモリは、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリに代表される、不揮発性ＲＡＭであるとよい。
【００３２】
また、本発明における技術的手段は、不揮発性メモリと、バッファとを備える不揮発性記憶装置へデータを書き込むデータ書き込み方法であって、前記不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知し、前記バッファへの所定の転送レート（レート１）を前記レート３と概ね等しくなるように調整し、前記データを前記レート１にて一時的に前記バッファに記憶し、前記バッファに一時記憶されたデータを前記レート１にて前記不揮発性メモリに書き込むことを特徴とする。
【００３３】
なお、前記バッファのサイズは、前記不揮発性メモリへの書き込み単位の容量であることが好ましい。
【００３４】
さらに好ましくは、前記不揮発性メモリは、抵抗変化型メモリ、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、オボニックユニファイドメモリに代表される、不揮発性ＲＡＭであるとよい。
【００３５】
なお、言うまでもないが、レートとはアクセスタイム（時間）や転送周波数などのいわゆる速度情報ではなく、単位時間あたりの転送情報量を表すパラメータとして定義されるものである。もし、レート１やレート３を速度情報とすると、外部やアクセス装置からデータを受信する経路のビット幅と、不揮発性メモリ内のメモリセルアレイへの書き込み経路のビット幅が異なっていた場合、それぞれの経路における単位時間あたりの転送情報量を概ね等しくなるように調整することができない。
【発明の効果】
【００３６】
本発明によれば、不揮発性メモリが有するＩＤコードに基づき該不揮発性メモリ内のメモリセルアレイへの書き込みレート（レート３）を検知し、バッファへの転送レート（レート１）をレート３と概ね等しくなるように調整し、データをレート１にて一時的にバッファに記憶し、バッファに一時記憶されたデータをレート１にて不揮発性メモリに書き込むようにしたので、高速な不揮発性メモリを使用した場合、すなわちレート１よりレート３が大きい場合は、レート１をレート３に引き上げることとなり、不揮発性記憶システムのレートがレート３となる、言い換えれば調整前のレート２に律速しない高速なシステムが実現できる。また低速な不揮発性メモリを使用した場合、すなわちレート１よりレート３が小さい場合は、レート１をレート３に下げることとなり、メモリコントローラのピーク電流の抑制や低ノイズ化を実現することができる。
【００３７】
更にバッファへの一時記憶や読み出しをレート１で同期的に行えるので、メモリコントローラ内部にレートを調整するための回路が不要となり、またバッファサイズを小さくすることができるので、低コストのシステムを実現することができる。更に、メモリコントローラから不揮発性メモリの転送レートをアクセス装置からの転送レート（レート１）と同じレートとし、レート１をレート３に応じて自動的に調整できるようにしたので、使用する不揮発性メモリの種類に応じてメモリコントローラを設計し直す必要がなく、開発コストを合理化することが可能となる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３９】
（実施の形態）
図１は、本発明の実施の形態に於ける不揮発性記憶システムの実施方法を示したブロック図である。なお、本発明の特徴的なブロックは、レート３検知部１０３、レート３通知部１０４、ＩＤコード１１４及びレート１調整部１５１である。
【００４０】
図１において、不揮発性記憶システムは、アクセス装置１５０と不揮発性記憶装置１２０とから構成され、不揮発性記憶装置１２０は、メモリコントローラ１００と不揮発性メモリ１１０を含む。メモリコントローラ１００はホストインターフェース２００１、バッファ１０１、読み書き制御部１０２、レート３検知部１０３、レート３通知部１０４、ＣＰＵ部１０５を含む。
【００４１】
バッファ１０１のサイズは、不揮発性メモリ１１０内のレジスタ１１１のサイズと同じである。なお、レジスタ１１１のサイズより大きくしても構わない。
【００４２】
読み書き制御部１０２はバッファ１０１に一時記憶されたデータを不揮発性メモリ１１０に書き込んだり、不揮発性メモリ１１０に記憶されたデータをバッファ１０１に読み出したりするためのブロックである。
【００４３】
レート３検知部１０３は不揮発性メモリ１１０内に保持されているＩＤコード１１４に基づいてバス３のレートであるレート３を検知するブロック、レート３通知部１０４は、レート３検知部１０３が検知したレート３を保持するレジスタであり、アクセス装置１５０がこのレジスタを参照することによって、レート３をアクセス装置１５０に通知する。
【００４４】
ＣＰＵ部１０５は、従来の不揮発性システムのＣＰＵ２００７と同様に、メモリコントローラ１００全体を制御したり、アクセス装置１５０から受信した論理アドレスに基づいて不揮発性メモリ１１０の物理アドレスを生成したりするものである。
【００４５】
不揮発性メモリ１１０は、引用した特許文献１に開示された抵抗変化型メモリのメモリセルアレイを含むものである。なお、強誘電体メモリ、磁性記録式随時書き込み読み出しメモリ、あるいはオボニックユニファイドメモリであっても構わない。これらを総称して不揮発性ＲＡＭとする。
【００４６】
レジスタ１１１は、１バイト分のデータを保持できるレジスタ、メモリセルアレイ１１２は、複数の抵抗変化型のメモリセルから構成されるものであり、制御回路１１３はレジスタ１１１に一時記憶されたデータをメモリセルアレイ１１２に書き込んだり、メモリセルアレイ１１２の物理アドレスを設定したりするための回路である。ＩＤコード１１４は制御回路１１３のＲＯＭ等に記憶されたコードであり、不揮発性メモリ１１０の種類を識別できるコードである。なお、ＩＤコード１１４はメモリセルアレイ１１２内の一部の領域に予め書き込んでおくようにしても構わない。
【００４７】
アクセス装置１５０は、少なくともレート１調整部１５１を含む。レート１調整部１５１はレート３通知部１０４から読み込んだレート３の情報に基づき、アクセス装置１５０の転送時に使用する転送クロック（以降ＴＣＫとする）の周波数を制御するブロックである。
【００４８】
その他の回路ブロックは従来の不揮発性記憶システムと同様である。
【００４９】
図２は、バッファ１０１の構成を示す説明図である。図２において、２０１はデータをラッチするためのＤフリップフロップ、２０２はＴＣＫを分周してＤフリップフロップ２０１のクロック信号（以降、ＤＣＫとする）を出力するラッチ制御回路である。
【００５０】
図３は、レート３検知部１０３に含まれるレートテーブルを示すメモリマップである。
【００５１】
図４は、レート１調整部１５１の処理内容を示すフローチャートである。
【００５２】
図５は、バッファ１０１への一時記憶状態を示すタイムチャートである。
【００５３】
以上のように構成された、本発明の不揮発性記憶システムについて、初期状態、電源立ち上げ時の初期化処理、通常動作時のデータ書き込み処理に分けて説明する。
【００５４】
［初期状態］
まず、出荷前にメーカ側で設定される情報として、下記の２点がある。
【００５５】
（１）不揮発性メモリ１１０内に設定される情報
不揮発性メモリ１１０を識別するためのＩＤコード１１４が制御回路１１３内のＲＯＭに記憶される。なお、メモリセルアレイ１１２内に記憶されても構わない。また、メモリセルアレイ１１２内には、セキュリティ情報等のシステム情報を記憶したシステム領域と、ユーザがデータを読み書きする通常領域とがあるが、説明の簡略化のためシステム情報については説明を省略し、ここでは、メモリセルアレイ１１２の全領域が通常領域であるとして説明する。
【００５６】
（２）レート３検知部１０３に設定される情報
レート３検知部１０３が含むレートテーブル（図３）には、様々な不揮発性メモリ毎の書き込みレート（レート３）を記憶しておき、ＩＤコード１１４に対応してレート３が参照できるようにしておく。なおレートテーブルは予めＲＯＭ上に生成しておくことが好ましい。
【００５７】
［電源立ち上げ時の初期化処理］
アクセス装置１５０の電源の立ち上げにより、バス１を通じて不揮発性記憶装置１２０も電源が立ち上がり、不揮発性記憶装置１２０は初期化処理に移行する。初期化処理において、ＣＰＵ部１０５は読み書き制御部１０２を介してＩＤコード１１４を読み込み、レート３検知部１０３に転送する。次にレート３検知部１０３が、内蔵するレートテーブル（図３）を参照し、該ＩＤコードに対応するレート３パラメータを読み出し、それをレート３通知部１０４に転送する。レート３通知部１０４はレート３パラメータを保持する。
【００５８】
アクセス装置１５０内のレート１調整部１５１は、図４に示すフローチャートに従ってＴＣＫを算出する。図４において、まず初期化処理かどうかを判定し（Ｓ４００）、初期化処理であれば、レート３通知部１０４を参照しに行く（Ｓ４０１）。ここで、レート３通知部１０４に保持しているレート３パラメータとレート３との対応関係は、メモリカードの規格等で定めておけばよい。次に、アクセス装置１５０のバス１のビット幅（以降、ＷＢＩＴとする）と次式（以下、数式２）に基づき、ＴＣＫを決定する（Ｓ４０２）。本実施の形態において、ＷＢＩＴは４ビットとする。
【００５９】
ＴＣＫ［Ｈｚ］＝レート３［Ｍバイト／秒］×（８ビット／ＷＢＩＴ）
なお、不揮発性メモリ１１０としてフラッシュメモリを使用した従来の不揮発性記憶システムにおいては、フラッシュメモリの書き替え保証回数が１万回〜１０万回と比較的小さいので、ウェアレベリングを行う為の論理物理変換テーブル等をメモリコントローラ内のＲＡＭ上に作成する必要があったが、本発明の実施の形態に示すように、抵抗変化型メモリなどの不揮発性ＲＡＭを使用した不揮発性記憶システムにおいては、抵抗変化型メモリの書き替え保証回数が１００億回と非常に大きいので、特にウェアレベルリングする必要がない。従って、従来のような論理物理アドレス変換テーブル等を作成し、論理物理アドレス変換処理を行なう必要は特にないが、従来通り論理物理アドレス変換処理を行っても構わない。本発明の実施の形態においては簡単のため、アクセス装置１５０が指定した論理アドレスを不揮発性メモリ１１０の物理アドレスとして使用する。
【００６０】
［通常動作時のデータ書き込み処理］
アクセス装置１５０が、最小書き込み単位であるセクタ単位（５１２バイト）で５１２バイト分のデータを書き込む場合について説明する。なお、不揮発性メモリ１１０として、ＩＤコードが０ｘ８（０ｘは１６進数を表す記号）、すなわちレートが３０Ｍバイト／秒の不揮発性メモリを使用するものとする（図３）。この場合、初期化処理において、ＣＰＵ部１０５が不揮発性メモリ１１０からＩＤコード１１４（値０ｘ８）を読み出し、レート３検知部１０３が、内蔵するレートテーブル（図３）を参照し、該ＩＤコードに対応するレート３パラメータ（値０ｘ１ｅ）を読み出し、それをレート３通知部１０４に転送する。アクセス装置１５０内のレート調整部１５１は、レート３通知部１０４を参照し、前述した数式２に基づきＴＣＫを６０ＭＨｚとしてデータの転送を行う。
【００６１】
図５において、アクセス装置１５０が５１２バイト単位での論理セクタアドレスを引数にもつライトコマンド（以降、ＷＣＭＤする）をホストインターフェース２００１に転送し、続いて５１２バイト分のデータを転送する。ホストインターフェース２００１はＣＰＵ部１０５にライトコマンドを受信したことを通知し、ＴＣＫの立ち上がりエッジでデータを内部にラッチする。なお、０Ｌ及び０Ｕは、それぞれバイト０の下位４ビットと上位４ビットを表しており、下位４ビット及び上位４ビットをまとめた８ビット単位でラッチする。
【００６２】
ＣＰＵ部１０５はホストインターフェース２００１がＷＣＭＤを受信した直後に受信フラグをアクティブ（値１）にセットし、バッファ１０１へのデータの書き込み処理を開始する。
【００６３】
図２において、ラッチ制御回路２０２は次式に示す数式３に基づき分周比を算出しＴＣＫをＤＣＫに分周する。なお、ＤＢＩＴとは、Ｄフリップフロップ２０１のビット幅であり、本実施の形態では８ビットとする。従って、分周比は、「２」となる。Ｄフリップフロップ２０１のビット幅はレジスタ１１１のサイズに対応させる方が好ましい。
【００６４】
分周比  ＝  ＤＢＩＴ（８ビット）／ＷＢＩＴ（4ビット）
データはＤＣＫの立ち上がりエッジでＤフリップフロップ２０１にラッチされ、Ｄフリップフロップ２０１にラッチされたデータおよびＤＣＫは読み書き制御部１０２に転送される。データが読み書き制御部１０２においては、書き込みイネーブルフラグがアクティブ（値１）の期間、Ｄフリップフロップ２０１にラッチされたデータをＤＣＫの立ち下がりエッジで取り込み、バス２を介して不揮発性メモリ１１０内のレジスタ１１１に書き込む。それと同時に、ＣＰＵ部１０５はアクセス装置１５０から受信した論理セクタアドレスをバイト単位に分割した論理バイトアドレスを制御回路１１３に転送し、その直後に読み書き制御部１０２が書き込み開始命令を指示することにより、レジスタ１１１からメモリセルアレイ１１２に１バイト分のデータが書き込まれる。なお書き込みイネーブルフラグは、ラッチ制御回路２０２が前述した受信フラグをＤＣＫの立ち上がりエッジで２回ラッチすることにより生成されるフラグである。このようにして、５１２バイト分のデータがバッファ１０２と読み書き制御部１０２を介して不揮発性メモリ１１０に書き込まれることとなる。
【００６５】
以上のように、本発明の実施形態に示す不揮発性記憶システムは、不揮発性メモリ１１０が有するＩＤコード１１４に基づき不揮発性メモリ１１０内のメモリセルアレイ１１２への書き込みレート（レート３）を検知し、アクセス装置１５０がデータを転送するレート、およびバッファ１０１から不揮発性メモリ１１０に転送するレートが概ねレート３になるようにレート１を調整する。従って、例えば３０Ｍバイト／秒のレートを有する高速な不揮発性メモリを使用した場合、レート１を３０Ｍバイト／秒の高レートに引き上げることとなり、不揮発性記憶システムのレートが３０Ｍバイト／秒の高レートとなる。一方、例えば１０Ｍバイト／秒のレートを有する比較的低速な不揮発性メモリを使用した場合、レート１を１０Ｍバイト／秒の低レートに下げることとなり、メモリコントローラのピーク電流の抑制や低ノイズ化を実現することができる。また、アクセス装置１５０がデータを転送するレートとバッファ１０１から不揮発性メモリ１１０に転送するレートとを等しくできる、言い換えればバッファ１０１におけるレート調整が不要となるので、バッファ１０１の容量を削減し、Ｄフリップフロック２０１のような小さな回路で実現することができる。
【００６６】
なお、本発明の実施の形態において、不揮発性メモリ１１０として抵抗変化型メモリを使用したが、その他の不揮発性メモリを用いても構わない。また、レジスタ１１１はバイト単位であるが、２バイトや４バイト単位など、不揮発性メモリに都合の良い容量単位であっても構わない。またバッファ１０１もバイト単位である必要はなく、他の容量単位でよい。但し、レジスタのサイズに合わせた方が好ましい。また、レート１調整部１５１は、レート３通知部１０４が保持するレート３パラメータを参照するようにしたが、レート３通知部１０４側からアクセス装置１５０に対してレート３パラメータを送信する仕組みしても構わない。また、レート３通知部１０４はレート３パラメータを保持できるレジスタとしたが、メモリセルアレイ１１２の一部の領域にレート３パラメータを記憶しておき、アクセス装置１５０がそこを参照するようにしても構わない。
【産業上の利用可能性】
【００６７】
本発明にかかる不揮発性記憶システムは、抵抗変化型メモリなどの高速なメモリ装置を用いた不揮発性記憶装置において、高速書き込みのできるシステム及び書き込み方法を提案したものであり、半導体メモリカード等の不揮発性記憶装置を使用した静止画記録再生装置や動画記録再生装置、あるいは携帯電話等において有益である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態に於ける不揮発性記憶システムの実施方法を示すブロック図
【図２】同不揮発性記憶システムのバッファの構成を示すブロック図
【図３】同不揮発性記憶システムのレート３検知部に含まれるレートテーブルを示した模式図
【図４】同不揮発性記憶システムのレート１調整部の処理内容を示すフローチャート
【図５】同不揮発性記憶システムのバッファへの一時記憶状態を示すタイムチャート
【図６】従来の不揮発性記憶システムの実施方法を示すブロック図
【符号の説明】
【００６９】
１００    メモリコントローラ
１０１    バッファ
１０２    読み書き制御部
１０３    レート３検知部
１０４    レート３通知部
１０５    ＣＰＵ部
１１０    不揮発性メモリ
１１１    レジスタ
１１２    メモリセルアレイ
１１３    制御回路
１１４    ＩＤコード
１２０    不揮発性記憶装置
１５０    アクセス装置
１５１    レート１調整部
２０１    Ｄフリップフロップ
２０２    ラッチ制御回路
２０００    アクセス装置
２００１    ホストインターフェース
２００２、２００５    切り替え回路
２００３、２００４    バッファ
２００６    読み書き制御部
３０００    メモリコントローラ
４０００    不揮発性メモリ
４００１    レジスタ
４００２    メモリセルアレイ
４００３    制御回路
５０００    不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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