(57)【要約】      （修正有）【課題】第１導電膜パターン間に導電性ストリンガーが残存しないスプリットゲート型不揮発性記憶装置及びその製造方法を提供する。【解決手段】本発明は、半導体基板に設けた活性領域５１と、活性領域５１上に形成された一対の第１導電膜パターン５６ａと、一対の第１導電膜パターン５６ａと活性領域５１との間に介在させた電荷格納層５４と、活性領域５１上に形成され、各々第１導電膜パターン５６ａの上部に一部分が重なり合う一対のワードラインＷＬと、ワードラインＷＬと活性領域５１との間に介在されたゲート絶縁膜６４とを備える。互いに対称である第１導電膜パターン５６ａは、活性領域５１上に形成された第１導電膜パターン５６ａ上に第２導電膜６６を形成し、第２導電膜６６と第１導電膜パターン５６ａを順次にパターニングして形成する。【選択図】図４
2007073963.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けた活性領域と、
前記活性領域の上に形成された一対の第１導電膜パターンと、
前記一対の第１導電膜パターンと前記活性領域との間に介在させた電荷格納層と、
前記活性領域上に形成され、各々前記一対の第１導電膜パターンの上部で一部が第１導電膜パターンと重なる一対のワードラインと、
前記ワードラインと前記活性領域との間に介在されたゲート絶縁膜と、を備え、
前記一対の第１導電膜パターン上部において、前記ワードラインの側壁は、前記一対の第１導電膜パターンが互いに対向する側壁に各々整列されることを特徴とするスプリットゲート型不揮発性記憶装置。
【請求項２】
前記一対の第１導電膜パターン上に形成されたキャッピング絶縁膜パターンをさらに備え、前記ワードラインは、前記キャッピング絶縁膜パターン上に重なることを特徴とする請求項１に記載のスプリットゲート型不揮発性記憶装置。
【請求項３】
前記一対の第１導電膜パターンの側壁と前記ワードラインとの間に介在された側壁絶縁膜をさらに備えることを特徴とする請求項２に記載のスプリットゲート型不揮発性記憶装置。
【請求項４】
前記一対の第１導電膜パターン上に重なる前記ワードラインの端部と前記一対の第１導電膜パターンの対向する側壁とは、同一平面に整列されることを特徴とする請求項１に記載のスプリットゲート型不揮発性記憶装置。
【請求項５】
半導体基板に活性領域を区画する段階と、
前記活性領域上に多層の電荷格納層と第１導電膜パターンを形成する段階と、
前記第１導電膜パターンが形成された結果物の全面にコンフォーマルな第２導電膜を形成する段階と、
前記第２導電膜上に、前記活性領域を横切る開口が形成されたフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記第２導電膜と前記第１導電膜を同時にエッチングすることによって、一対の第１導電膜パターンを形成する段階と、
前記第２導電膜のパターニングによって、前記活性領域と前記一対の第１導電膜パターンの上部に重なる一対のワードラインを形成する段階と、を備えることを特徴とする不揮発性記憶装置の製造方法。
【請求項６】
前記第１導電膜パターンの上部にキャッピング絶縁膜パターンをさらに形成し、
前記キャッピング絶縁膜パターンは、前記フォトレジストを用いたエッチング段階で第２導電膜パターンと第１導電膜パターンと同時にエッチングされることを特徴とする請求項５に記載の不揮発性記憶装置の製造方法。
【請求項７】
前記第２導電膜を形成する前に、
前記第１導電膜パターンの側壁に側壁絶縁膜を形成する段階と、
前記第１導電膜パターン両側の前記活性領域上にゲート絶縁膜を形成する段階と、をさらに備えることを特徴とする請求項５に記載の不揮発性記憶装置の製造方法。
【請求項８】
隣接する前記一対の第１導電膜パターン各々の一方の側壁は前記活性領域上で対向し、前記一対のワードライン各々の端部は、前記一対の第１導電膜パターンの前記一方の側壁と同一平面に整列させられて形成されることを特徴とする請求項５に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、さらに具体的には、スプリットゲート型不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性記憶装置は、電気的にデータの消去と格納が可能であり、電源が供給されていなくてもデータの保存が可能なので、多様な分野においてその応用が増加する傾向にある。このような不揮発性記憶装置は、代表的に、ＮＡＮＤ型とＮＯＲ型とに区分される。ＮＡＮＤ型記憶セルとノア型記憶セルは、各々高集積化と高速化に大別される長所を有していて、各々の長所が強調される分野においてその使用が増加する傾向にある。
【０００３】
ＮＯＲ型不揮発性記憶装置は、一つのビットラインに単一のトランジスタで構成される多数のメモリセルが並列に連結されている。一つのメモリセルトランジスタは、ビットラインに連結されるドレインと、共通ソースラインに連結されるソースとの間に連結される。ＮＯＲ型不揮発性記憶装置は、メモリセルの電流が高く、高速動作が可能であるという長所を有するのに対し、ビットラインのコンタクトとソースラインが占める面積が広く、高集積化が難しいという短所を有する。
【０００４】
ＮＯＲ型不揮発性記憶装置では、ビットラインにメモリセルが並列に連結されている。メモリセルトランジスタのしきい値電圧が非選択のメモリセルのワードラインに印加される電圧（通常、０Ｖ）より低くなる場合、選択メモリセルのオン／オフに関係なく、ソースとドレイン間で電流が流れ、全てのメモリセルがオン状態として読み出される誤動作が発生する。このような問題を解決するために、通常、スプリットゲート型（split-gate type）と呼ばれる構造の不揮発性記憶装置が提案された。
【０００５】
一方、不揮発性記憶装置は、ＦＬＯＴＯＸ構造の積層ゲート構造を有するフラッシュ記憶装置と、ＭＯＳトランジスタと類似した構造を有し、さらに多層のゲート絶縁膜が設けられたソノス（ＳＯＮＯＳ）素子とに区分することができる。 ＳＯＮＯＳ素子のゲート絶縁膜は、多層の電荷格納絶縁層であって、電荷が深い準位のトラップ（deep level trap）に格納されるため、フラッシュメモリ素子に比べて信頼性の面において優れており、低い電圧下で書き込み及び消去動作が可能である。
【０００６】
図１乃至図３は、従来のスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【０００７】
図１を参照すれば、半導体基板に素子分離膜を形成して、活性領域１１を定め、電荷格納層、第１導電膜、キャッピング膜を形成する。電荷格納層は、 ＳＯＮＯＳ素子の場合、トンネル絶縁膜とブロッキング絶縁膜との間にトラップ密度の高い絶縁膜が設けられ、一般的にシリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ膜）の積層構造が使われる。また、フローティングゲートを含む積層ゲート構造のＦＬＯＴＯＸ素子の場合には、電荷格納層は、トンネル酸化膜、ポリシリコンフローティングゲート、ＯＮＯ膜で構成される。尚、キャッピング膜には、バッファ層であるシリコン酸化膜とハードマスク層であるシリコン窒化膜とが積層された構造が使われる。
【０００８】
キャッピング膜、第１導電膜、電荷格納層を順次パターニングして、活性領域上に多層の電荷格納層１４の上に設けた第１導電膜パターン１６を形成し、酸化膜パターン１８と窒化膜パターン２０が積層されたキャッピング膜パターンを第１導電膜パターン１６上に形成する。
【０００９】
図２を参照すれば、第１導電膜パターン１６の側壁に側壁絶縁膜２２を形成し、活性領域にゲート絶縁膜２４を形成する。ゲート絶縁膜２４の上にコンフォーマルな第２導電膜２６を形成する。このとき、第２導電膜２６は、第１導電膜パターン１６間に溝Ｇが形成され、第２導電膜２６のその部分が側壁の形状となる。そして、第２導電膜２６上にフォトレジストパターン２８を形成する。
【００１０】
図３を参照すれば、フォトレジストパターン２８をエッチングマスクとして使用して、隣り合う第１導電膜パターン１６間の活性領域を露出させるように第２導電膜２６をパターニングする。第２導電膜２６は異方性エッチングで除去される。溝Ｇが形成されて第２導電膜２６の側壁となった部分に異方性エッチングを行っている間に、ポリマーまたは副産物が堆積し、エッチングが正しくなされない場合がある。その結果、第２導電膜２６がエッチングされてゲート絶縁膜２４まで露出された時、基板上に導電性ストリンガー３０が残される。基板上に形成された導電性ストリンガー３０を完全に除去するために、エッチング時間を伸ばしてオーバーエッチングすると、基板が損傷されるおそれがある。また、導電性ストリンガー３０が基板上に残される場合、シリサイドの形成が妨害され、活性領域の抵抗値が増加し、コンタクトパターンの形成の際、障害物となり、コンタクト抵抗値もやはり増加し、後続工程でパーティクル発生の原因となることもある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、第１導電膜パターン間に導電性ストリンガーが残存しないスプリットゲート型不揮発性記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るスプリットゲート型不揮発性記憶装置は、半導体基板に設けた活性領域と、活性領域の上に形成された一対の第１導電膜パターンと、第１導電膜パターンと活性領域との間に介在させた電荷格納層と、活性領域上に形成され、各々第１導電膜パターンの上部で一部が第１導電膜パターンと重なる一対のワードラインと、ワードラインと活性領域との間に介在されたゲート絶縁膜とを備えることを特徴とする。この装置で、隣接する一対の第１導電膜パターンの一方の側壁は互いに対向し、ワードラインは、各々第１導電膜パターンの他方の側壁に隣接する活性領域、第１導電膜パターンの他方の側壁、さらに第１導電膜パターンの上部に連続的に形成される。互いに対向する第１導電膜パターンの側壁は、各々ワードラインの側壁の下部に自己整列された構造を有する。
【００１３】
本発明に係るスプリットゲート型不揮発性記憶装置の製造方法は、半導体基板に活性領域を形成し、活性領域上に多層の電荷格納層と第１導電膜パターンを形成し、第１導電膜パターンが形成された結果物の全面にコンフォーマルな第２導電膜を形成することを備える。第２導電膜上に、前記活性領域を横切る開口が形成されたフォトレジストパターンを形成する。フォトレジストパターンをエッチングマスクとして使用して、開口に露出された第２導電膜と第１導電膜パターンを同時にエッチングすることによって、一対の第１導電膜パターンを形成する。
【発明の効果】
【００１４】
本発明によれば、スプリットゲートの溝に起因して導電性ストリンガーが活性領域に残存することを防止することができる。その結果、導電性ストリンガーによる抵抗の増加や後続工程でのパーティクルの発生を防止することができる。また、ストリンガーを除去するために、第１導電膜の高さを低減したり、オーバーエッチング時間を増加する必要がないので、信頼性ある素子を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照して本発明の実施形態を詳細に説明する。
実施形態
図４は、本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の断面図である。
図４を参照すると、半導体基板５０に素子分離膜で区画された活性領域５１上に一対の第１導電膜パターン５６ａが隣接して位置している。この一対の第１導電膜パターン５６ａの一方の側壁は互いに対向しており、他方の側壁に隣接する活性領域上にワードラインＷＬが形成されている。一対の第１導電膜パターン５６ａのそれぞれと活性領域５１との間に、多層の電荷格納層５４が介在され、ワードラインＷＬと活性領域５１との間には、ゲート絶縁膜６４が介在される。多層の電荷格納層５４は、 ＳＯＮＯＳ素子の場合、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜で構成されたＯＮＯ層で形成され、積層ゲート型素子の場合、トンネル絶縁膜−フローティングゲート−ＯＮＯ膜で構成される。本実施形態では、 ＳＯＮＯＳ素子の場合を主として説明するが、本発明の本質的な特徴は、積層ゲート型素子にも同様に適用できることを、当業者は容易に理解することができるであろう。
【００１６】
一方、一対の第１導電膜パターン５６ａの上にキャッピング絶縁膜パターン５８が形成され、第１導電膜パターン５６ａのワードラインＷＬ側の側壁には側壁絶縁膜６２が介在され、一対の第１導電膜パターン５６ａとワードラインＷＬは、互いに電気的に絶縁される。ワードラインＷＬは、活性領域５１の上を横切って配置される。ワードラインＷＬは、一対の第１導電膜パターン５６ａに隣接する活性領域５１の上、一対の第１導電膜パターン５６ａの側壁に形成されるとともに、さらにその一部が一対の第１導電膜パターン５６ａの上部に重なるように、一対の第１導電膜パターン５６ａの上側（キャッピング絶縁膜パターン５８の上側）に連続的に形成されている。一対の第１導電膜パターン５６ａの上部に重なるワードラインの端部、すなわち、一対の第１導電膜パターン５６ａ上部に位置するワードラインの側壁は、一対の第１導電膜パターン５６ａの側壁と整列されている。したがって、隣り合う一対の第１導電膜パターン５６ａの対向する側壁は、各々その上部に形成されたワードラインＷＬの側壁に自己整列された側壁を有し、隣り合うワードラインＷＬは、一対の第１導電膜パターン５６ａの上部で互いに対称的に配置されて、活性領域５１の上部を横切っている。
【００１７】
図５乃至図７は、本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【００１８】
図５を参照すれば、半導体基板に素子分離膜を形成して活性領域５１を区画し、多層の電荷格納層、第１導電膜、キャッピング層を形成する。この段階までは、従来のスプリットゲート型不揮発性記憶装置製造工程を適用することができる。キャッピング層、第１導電膜を順次にパターニングして、活性領域５１上に第１導電膜パターン５６とキャッピング膜パターン５８が積層されたパターンを形成する。第１導電膜パターン５６を形成する過程で損傷された側壁をキュアリングするために、第１導電膜パターン５６の側壁酸化工程を実施して、側壁絶縁膜６２を形成する。次に、第１導電膜パターン５６の下の多層電荷格納層５４を除いて、活性領域上に露出された多層電荷格納層を除去し、活性領域上にゲート絶縁膜６４を形成する。
【００１９】
図６を参照すれば、ゲート絶縁膜６４上に第２導電膜６６をコンフォーマルに形成する。第２導電膜上に、開口６７を有するフォトレジストパターン６８を形成する。開口６７は、第１導電膜パターン５６を含む活性領域の上側を横切って配置され、開口６７内に第２導電膜６６が露出される。
【００２０】
図７を参照すれば、フォトレジストパターン６８をエッチングマスクとして使用して第２導電膜６６をエッチングすると共に、同時に第２導電膜６６に自己整列されるようにキャッピング膜パターン５８と第１導電膜パターン５６をエッチングすることによって、各々の側壁が互いに対向する一対の第１導電膜パターン５６ａを形成する。
【００２１】
次に、通常のスプリットゲート型不揮発性記憶装置製造工程を適用して第２導電膜６６をパターニングして、図４に示されたように、互いに対称である一対のワードラインＷＬを形成する。
【図面の簡単な説明】
【００２２】
【図１】従来のスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【図２】従来のスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【図３】従来のスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【図４】本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の断面図である。
【図５】本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【図６】本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【図７】本発明の実施形態に係るスプリットゲート型不揮発性記憶装置の製造方法を説明するための図である。
【符号の説明】
【００２３】
５０  半導体基板、５１  活性領域、５４  電荷格納層、５６  第１導電膜パターン、５８  キャッピング絶縁膜パターン、６２  側壁絶縁膜、６４  ゲート絶縁膜、６６  第２導電膜、６７  開口、６８  フォトレジストパターン
【図１】
2007073963.tif 000003
【図２】
2007073963.tif 000004
【図３】
2007073963.tif 000005
【図４】
2007073963.tif 000006
【図５】
2007073963.tif 000007
【図６】
2007073963.tif 000008
【図７】
2007073963.tif 000009