(57)【要約】【課題】電流コラプス発生の抑制とともにリーク電流の低減と絶縁耐圧の向上とが可能であり、一層の高信頼化を実現できること。【解決手段】ＨＥＭＴ１００は、半絶縁性基板１上に、ＧａＮからなるバッファ層２と、ＧａＮからなる電子走行層３と、アンドープＡｌＮからなる中間層６と、アンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層４とを、この順に積層して形成されたヘテロ接合構造を有し、電子供給層４上には、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄと、これら複数電極間の化合物半導体層上の表面ＳＦを保護する表面保護膜７と、を備える。表面保護膜７は、屈折率と表面ＳＦに及ぼす応力との相関関係における応力が略最小となる屈折率を有する。【選択図】        図１
2007073555.tif 000002
【特許請求の範囲】
【請求項１】
積層された化合物半導体層上に配設された複数電極間の前記化合物半導体層上の半導体層表面を保護する表面保護膜を備える半導体素子において、
前記表面保護膜は、該表面保護膜の屈折率と、前記表面保護膜が前記半導体層表面に及ぼす応力との相関関係における前記応力が略最小となる前記屈折率を有することを特徴とする半導体素子。
【請求項２】
積層された化合物半導体層上に配設された複数電極間の前記化合物半導体層上の半導体層表面を保護する表面保護膜を備える半導体素子において、
前記表面保護膜は、シリコンおよび窒素を用いて形成された誘電体膜であり、２．０以上の屈折率を有することを特徴とする半導体素子。
【請求項３】
前記表面保護膜は、シリコンおよび窒素を用いて形成された誘電体膜であり、前記シリコンと前記窒素との組成比によって前記屈折率が決定されることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記表面保護膜上に、所定の耐圧性を有する誘電体の耐圧保護膜を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
【請求項５】
前記耐圧保護膜上に、所定の耐湿性を有する誘電体の耐湿保護膜を備えることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする請求項１〜５のいずれか一つに記載の半導体素子。
【請求項７】
当該半導体素子は、ダイオードまたは電界効果トランジスタであることを特徴とする請求項１〜６のいずれか一つに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された化合物半導体層上に配設された複数電極間の化合物半導体層上の表面を保護する表面保護膜を備える半導体素子に関するものである。
【背景技術】
【０００２】
化合物半導体を用いて形成された半導体素子は、直接遷移性等、化合物半導体材料が本質的に有する特性から、高耐圧素子、高速素子として有望な電子素子である。かかる半導体素子として、近年、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の一種である、窒化物系化合物半導体を用いて形成された高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目を集めており、種々のＨＥＭＴが提案されている（例えば、特許文献１および２を参照。）。
【０００３】
図８は、窒化物系化合物半導体としてＧａＮ系化合物半導体を用いて形成された、従来技術にかかるＨＥＭＴの一例を示す断面図である。図８に示すＨＥＭＴでは、サファイア基板等の半絶縁性基板１１上に、ＧａＮからなるバッファ層１２、アンドープＧａＮからなる電子走行層１３、および電子走行層１３に比べて薄いアンドープＡｌＧａＮからなる電子供給層１４が積層され、ヘテロ接合構造が形成されている。電子供給層１４上には、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄが配設されている。なお、ソース電極Ｓおよびドレイン電極Ｄと、電子供給層４との間には、各層間のコンタクト抵抗を低減するための図示しないｎ−ＧａＮからなるコンタクト層が形成されている。
【０００４】
ＨＥＭＴでは、一般に、電子走行層１３と電子供給層１４とのヘテロ接合界面直下に形成される２次元電子ガスがキャリアとして利用される。図８に示すＨＥＭＴでは、電子走行層１３と電子供給層１４との間に、電子走行層１３よりもバンドギャップエネルギーが大きい窒化物系化合物半導体からなる中間層１６がさらに積層され、通常より高密度の２次元電子ガス層１５が形成されている。これによって、低損失かつ高出力特性を有するＦＥＴが実現されている。
【０００５】
かかるＨＥＭＴでは、ソース電極Ｓとドレイン電極Ｄとを作動させた場合、電子走行層１３に供給された電子が２次元電子ガス層１５中を高速走行してドレイン電極Ｄまで移動する。このとき、ゲート電極Ｇに加える電圧に応じて、ゲート電極Ｇ直下の空乏層の厚さを変化させることによって、ソース電極Ｓからドレイン電極Ｄへ移動する電子、すなわちドレイン電流を制御することができる。
【０００６】
ところで、ＧａＮを用いたＨＥＭＴでは、ピエゾ圧電効果によってチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体表面に負電荷が発生することが知られている。この負電荷は、ドレイン電流に直接作用し、素子性能に大きな影響を及ぼす。具体的には、表面に大きな負電荷が発生した場合、交流動作時の最大ドレイン電流が直流動作時に比べて劣化する現象である電流コラプスが生じる。この電流コラプスの発生を抑制するため、従来、ＳｉＮｘからなる表面保護膜が電流供給層の表面に形成されている。
【０００７】
【特許文献１】特開２００５−１２９８５６号公報
【特許文献２】特開２００３−１７９０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＳｉＮｘをＨＥＭＴ等のＦＥＴの表面保護膜に用いた場合、ＳｉＯ2等を用いる他の表面保護膜に比べて大きなゲートリーク電流が発生するという問題があった。また、ＳｉＮｘをダイオードの表面保護膜に用いた場合には、同様に、ショットキー電極におけるリーク電流であるショットキーリーク電流が発生するという問題があった。さらに、ＳｉＮｘをダイオード、ＦＥＴ等の半導体素子の表面保護膜に用いた場合、ＳｉＮｘ自身の絶縁耐圧が低いため、半導体素子の絶縁耐圧が劣化するという問題があった。
【０００９】
本発明は、上記に鑑みてなされたものであって、電流コラプスの発生を抑制可能であるとともに、ゲートリーク電流、ショットキーリーク電流等のリーク電流の低減と、絶縁耐圧の向上とが可能であり、一層の高信頼化を実現することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、請求項１にかかる半導体素子は、積層された化合物半導体層上に配設された複数電極間の前記化合物半導体層上の半導体層表面を保護する表面保護膜を備える半導体素子において、前記表面保護膜は、該表面保護膜の屈折率と、前記表面保護膜が前記半導体層表面に及ぼす応力との相関関係における前記応力が略最小となる前記屈折率を有することを特徴とする。
【００１１】
また、請求項２にかかる半導体素子は、積層された化合物半導体層上に配設された複数電極間の前記化合物半導体層上の半導体層表面を保護する表面保護膜を備える半導体素子において、前記表面保護膜は、シリコンおよび窒素を用いて形成された誘電体膜であり、２．０以上の屈折率を有することを特徴とする。
【００１２】
また、請求項３にかかる半導体素子は、上記の発明において、前記表面保護膜は、シリコンおよび窒素を用いて形成された誘電体膜であり、前記シリコンと前記窒素との組成比によって前記屈折率が決定されることを特徴とする。
【００１３】
また、請求項４にかかる半導体素子は、上記の発明において、前記表面保護膜上に、所定の耐圧性を有する誘電体の耐圧保護膜を備えることを特徴とする。
【００１４】
また、請求項５にかかる半導体素子は、上記の発明において、前記耐圧保護膜上に、所定の耐湿性を有する誘電体の耐湿保護膜を備えることを特徴とする。
【００１５】
また、請求項６にかかる半導体素子は、上記の発明において、前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする。
【００１６】
また、請求項７にかかる半導体素子は、上記の発明において、当該半導体素子は、ダイオードまたは電界効果トランジスタであることを特徴とする。
【発明の効果】
【００１７】
本発明にかかる半導体素子によれば、電流コラプスの発生を抑制可能であるとともに、ゲートリーク電流、ショットキーリーク電流等のリーク電流の低減と、絶縁耐圧の向上とが可能であり、一層の高信頼化を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明にかかる半導体素子の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。
【００１９】
（実施の形態１）
まず、本発明の実施の形態１にかかる半導体素子について説明する。図１は、本実施の形態１にかかる半導体素子としてのＨＥＭＴ１００の構成を示す断面図である。図１に示すように、ＨＥＭＴ１００は、サファイア基板等の半絶縁性基板１上に、ＧａＮからなるバッファ層２と、ＧａＮからなる電子走行層３と、アンドープＡｌＮからなる中間層６と、電子走行層３に比べて薄くアンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層４とを、この順に積層して形成されたヘテロ接合構造を有する。また、電子供給層４上には、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄと、これら複数電極間の化合物半導体層上の半導体層表面としての表面ＳＦを保護する表面保護膜７と、を備える。
【００２０】
電子供給層４は、電子走行層３に比べてバンドギャップエネルギーが大きく、この２つの層のヘテロ接合界面直下には２次元電子ガス層が形成される。ＨＥＭＴ１００では、特に、電子走行層３と電子供給層４との間に、電子走行層３よりもバンドギャップエネルギーが大きい中間層６が積層されており、通常より高密度の２次元電子ガス層５が形成されている。なお、このような２次元電子ガス層は、ヘテロ接合界面における結晶歪みに基づくピエゾ圧電効果によって発生するピエゾ電界に応じて形成されるものである。
【００２１】
かかるＨＥＭＴ１００では、ソース電極Ｓとドレイン電極Ｄとを作動させた場合、電子走行層３に供給された電子が２次元電子ガス層５中を高速走行してドレイン電極Ｄまで移動する。このとき、ゲート電極Ｇに加える電圧に応じて、ゲート電極Ｇ直下の空乏層の厚さを変化させることによって、ソース電極Ｓからドレイン電極Ｄへ移動する電子、すなわちドレイン電流を制御することができる。
【００２２】
ここで、表面ＳＦ上に形成された表面保護膜７について説明する。本実施の形態１にかかるＨＥＭＴ１００では、電流コラプスの発生を抑制し、かつ、ゲートリーク電流を低減する、ＳｉＮｘからなる誘電体の表面保護膜７が形成されている。
【００２３】
かかる表面保護膜７を形成するにあたって、本発明者らは、表面保護膜が表面ＳＦに及ぼす応力に着目した。そして、従来のＳｉＮｘからなる表面保護膜では、表面保護膜が表面ＳＦに及ぼす応力に起因してゲート電極端にピエゾ電荷が発生し、これによって大きなゲートリーク電流が発生しているという推測のもと、この応力とゲートリーク電流との相関関係を調査した。図２は、この調査結果として、表面ＳＦに及ぼす応力が異なる表面保護膜の複数サンプルを実測して導出した、応力とゲートリーク電流との相関関係を示すグラフである。図２中の■印は、ＳｉＮｘを用いて形成した表面保護膜による結果を示し、●印は、ＳｉＯ2を用いて形成した表面保護膜による結果を示している。なお、図２に示す結果は、ゲート電極Ｇに−５Ｖの電圧を印加した場合である。また、図２では、表面保護膜が表面ＳＦに及ぼす引張応力を負の値、圧縮応力を正の値として示している。
【００２４】
図２に示す結果から、本発明者らは、ＳｉＮｘからなる表面保護膜が表面ＳＦに及ぼす応力を小さくすることによって、ゲートリーク電流を低減できることを見出した。また、表面保護膜が表面ＳＦに及ぼす応力の大きさが等しい場合には、ＳｉＮｘを用いて形成した表面保護膜は、ＳｉＯ2を用いて形成した表面保護膜に比べて、ゲートリーク電流を低減できることを見出した。なお、ここで表面保護膜が表面ＳＦに及ぼす応力を小さくするとは、応力の絶対値を小さくすることを意味する。
【００２５】
つぎに、本発明者らは、表面ＳＦに及ぼす応力の小さい表面保護膜を形成する条件を求めるため、ＳｉＮｘからなる表面保護膜の屈折率と、この表面保護膜が表面ＳＦに及ぼす応力との相関関係を導出した。図３は、屈折率が異なる表面保護膜の複数サンプルを実測して導出した、屈折率と応力との相関関係を示すグラフである。なお、ここで応力とは、表面ＳＦにかかる引張応力のことを言うものとする。図３に示す結果から、本発明者らは、ＳｉＮｘからなる表面保護膜が表面ＳＦに及ぼす応力は、屈折率の増加にともなって減少し、屈折率が２．０以上の場合にほぼ最小となることを見出した。
【００２６】
さらに、本発明者らは、ＳｉＮｘからなる表面保護膜の屈折率を２．０以上とするためのＳｉＮｘの組成条件を求めるため、ＳｉＮｘを構成するＳｉとＮとの組成比であるＳｉ／Ｎ比と、屈折率との相関関係を導出した。図４は、屈折率が異なる表面保護膜の複数サンプルを実測して導出した、屈折率とＳｉ／Ｎ比との相関関係を示すグラフである。図４に示す結果から、本発明者らは、ＳｉＮｘからなる表面保護膜の屈折率とＳｉ／Ｎ比とが線形関係にあり、屈折率がＳｉ／Ｎ比によって決定できることを見出した。そして、この結果から、Ｓｉ／Ｎ比が１．８５以上、２．９以下である場合、すなわちＳｉＮｘにおいて０．３４≦ｘ≦０．５５である場合に、屈折率が２．０以上、２．５以下であるＳｉＮｘによる表面保護膜を得られることを見出した。
【００２７】
以上の結果から、表面保護膜７は、表面保護膜の屈折率と、この表面保護膜が表面ＳＦに及ぼす応力との相関関係における応力が略最小となる屈折率を有するように形成されており、具体的には、表面保護膜７の屈折率は、２．０以上とされている。また、表面保護膜７の屈折率は、耐圧特性等の観点から２．２以下とされている。さらに、表面保護膜７は、ＳｉおよびＮを構成元素とするＳｉＮｘを用いて形成された誘電体膜であって、ＳｉとＮとの組成比であるＳｉ／Ｎ比によって屈折率が決定されており、０．４３≦ｘ≦０．５５とされている。
【００２８】
このようにして、本実施の形態１にかかるＨＥＭＴ１００では、ゲートリーク電流を低減可能なＳｉＮｘからなる誘電体の表面保護膜７を備え、半導体素子としての一層の高信頼化を実現することができる。また、ＨＥＭＴ１００では、表面保護膜７は、ＳｉＮｘを用いて形成されているため、従来技術にかかるＳｉＮｘからなる表面保護膜を用いた場合と同様に、電流コラプスの発生が抑制される。
【００２９】
ここで、ＨＥＭＴ１００の製造工程について説明する。ＨＥＭＴ１００は、半絶縁性基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって窒化物系化合物半導体層を積層して形成される。具体的には、まず、サファイア基板等の半絶縁性基板１を設置して、真空度を１００ｈＰａとしたＭＯＣＶＤ装置内に、化合物半導体の原料となるトリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ3）とを、それぞれ１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１１００℃で、層厚５０ｎｍのＧａＮからなるバッファ層２を半絶縁性基板１上に成膜する。
【００３０】
つぎに、ＴＭＧａとＮＨ3とを、それぞれ１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚４００ｎｍのＧａＮからなる電子走行層３をバッファ層２上に成膜する。つづいて、トリメチルアルミニウム（ＴＭＡｌ）とＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚１ｎｍのアンドープＡｌＮからなる中間層６を電子走行層３上に成膜する。さらに、ＴＭＡｌとＴＭＧａとＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚３０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層４を中間層６上に成膜する。この電子供給層４のキャリア濃度は１×１０16／ｃｍ3である。
【００３１】
つぎに、フォトリソグラフィを利用したパターンニングによって、ゲート電極Ｇを形成すべき電子供給層４上の表面上にＳｉＯ2膜からなるマスクを形成するとともに、ソース電極Ｓおよびドレイン電極Ｄを形成すべき表面上に、各電極形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＡｌおよびＡｕを、それぞれ膜厚５０ｎｍ、５０ｎｍおよび１００ｎｍとして順次蒸着して、ソース電極Ｓおよびドレイン電極Ｄを形成する。
【００３２】
その後、電子供給層４上のマスクを除去し、ソース電極Ｓおよびドレイン電極Ｄの間の電子供給層４上の表面にＳｉＮｘを蒸着して、例えば屈折率が２．０２である表面保護膜７を形成する。このとき、表面保護膜７の膜厚は、１５０ｎｍ以下であることが好ましい。さらに、ゲート電極Ｇを形成すべき表面上の表面保護膜７をエッチングして、ゲート電極形状に対応した開口部を形成する。そして、この開口部にＮｉおよびＡｕを、それぞれ膜厚１００ｎｍ、２００ｎｍとして順次蒸着して、ゲート電極Ｇを形成する。
【００３３】
なお、本実施の形態１にかかる表面保護膜７は、例えば、このゲート電極Ｇを形成する工程における開口部のエッチングを行う際に、従来の表面保護膜を用いる場合に比して、エッチングレートを安定させるという効果を奏する。図５は、屈折率が異なる表面保護膜の複数サンプルを実測して導出した、屈折率とエッチングレートとの相関関係を示すグラフである。図５に示す結果から、表面保護膜をエッチングする際のエッチングレートは、表面保護膜の屈折率の増加にともなって減少し、屈折率が２．０以上の場合にほぼ一定となることがわかる。したがって、屈折率２．０以上である表面保護膜７を用いた場合には、製造ロット等によるエッチングレートのばらつきが小さく、安定したエッチングを行うことができ、良好なエッチングを行うことが容易となる。
【００３４】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。上述した実施の形態１では、ソース電極Ｓとドレイン電極Ｄとの間の電子供給層４上に表面保護膜７を形成するようにしていたが、この実施の形態２では、表面保護膜７上にさらに、絶縁耐圧を向上させる耐圧保護膜を形成するようにしている。
【００３５】
図６は、本実施の形態２にかかる半導体素子としてのＨＥＭＴ２００の構成を示す断面図である。図６に示すように、ＨＥＭＴ２００は、ＨＥＭＴ１００の構成をもとに、表面保護膜７上にさらに耐圧保護膜８を備える。なお、実施の形態１と同じ構成部分には、同一の符号を付している。
【００３６】
耐圧保護膜８は、ＳｉＯ2，Ａｌ2Ｏ3，ＺｒＯ2等の誘電体を用いて形成され、所定の耐圧性としての絶縁耐圧を有している。より好ましくは、耐圧保護膜８は、ＳｉＯ2を用いて形成される。これによって、ＨＥＭＴ２００における表面保護膜７および耐圧保護膜８からなる誘電体層は、全体として、電流コラプスの発生を抑制可能であるとともに、従来技術にかかる表面保護膜に比して、ゲートリーク電流を低減し、絶縁耐圧を向上させた表面保護膜としての機能を有する。そして、かかる誘電体層を備えたＨＥＭＴ２００では、半導体素子としての一層の高信頼化を実現することができる。
【００３７】
ここで、表面保護膜７、耐圧保護膜８およびゲート電極Ｄを形成する工程について説明する。この工程では、ＨＥＭＴ１００の製造工程と同様にソース電極Ｓおよびドレイン電極Ｄを形成した後、まず、電子供給層４上のマスクを除去する。つぎに、ソース電極Ｓおよびドレイン電極Ｄの間の電子供給層４上の表面に、例えば屈折率が２．０２であるＳｉＮｘからなる誘電体の表面保護膜７と、誘電率が４．０であるＳｉＯ2からなる誘電体の耐圧保護膜８とを、この順で蒸着形成する。このとき、表面保護膜７の膜厚は、１５０ｎｍ以下であることが好ましい。さらに、ゲート電極Ｇを形成すべき表面上の耐圧保護膜８および表面保護膜７をエッチングして、ゲート電極形状に対応した開口部を形成する。そして、この開口部にＮｉおよびＡｕを、それぞれ膜厚１００ｎｍ、２００ｎｍとして順次蒸着して、ゲート電極Ｇを形成する。
【００３８】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。上述した実施の形態２では、ソース電極Ｓとドレイン電極Ｄとの間の電子供給層４上に表面保護膜７および耐圧保護膜８を順次形成するようにしていたが、この実施の形態３では、耐圧保護膜８上にさらに、耐湿性を向上させる耐湿保護膜を形成するようにしている。
【００３９】
図７は、本実施の形態３にかかる半導体素子としてのＨＥＭＴ３００の構成を示す断面図である。図７に示すように、ＨＥＭＴ３００は、ＨＥＭＴ２００の構成をもとに、耐圧保護膜８上にさらに耐湿保護膜９を備える。なお、実施の形態２と同じ構成部分には、同一の符号を付している。
【００４０】
耐湿保護膜９は、ＳｉＮｘ等の誘電体を用いて形成され、所定の耐湿性を有している。これによって、ＨＥＭＴ３００における表面保護膜７、耐圧保護膜８および耐湿保護膜９からなる誘電体層は、全体として、電流コラプスの発生を抑制可能であるとともに、従来技術にかかる表面保護膜に比して、ゲートリーク電流を低減し、絶縁耐圧を向上させ、さらに、耐環境性として特に耐湿性を向上させた表面保護膜としての機能を有する。そして、かかる誘電体層を備えたＨＥＭＴ３００では、半導体素子としての一層の高信頼化を実現することができる。
【００４１】
ここで、表面保護膜７、耐圧保護膜８、耐湿保護膜９およびゲート電極Ｄを形成する工程について説明する。この工程では、ＨＥＭＴ１００の製造工程と同様にソース電極Ｓおよびドレイン電極Ｄを形成した後、まず、電子供給層４上のマスクを除去する。つぎに、ソース電極Ｓおよびドレイン電極Ｄの間の電子供給層４上の表面に、例えば屈折率が２．０２であるＳｉＮｘからなる誘電体の表面保護膜７と、誘電率が４．０であるＳｉＯ2からなる誘電体の耐圧保護膜８と、ＳｉＮｘからなる誘電体の耐湿保護膜９とを、この順で蒸着形成する。このとき、表面保護膜７の膜厚は、１５０ｎｍ以下であることが好ましい。さらに、ゲート電極Ｇを形成すべき表面上の耐湿保護膜９、耐圧保護膜８および表面保護膜７をエッチングして、ゲート電極形状に対応した開口部を形成する。そして、この開口部にＮｉおよびＡｕを、それぞれ膜厚１００ｎｍ、２００ｎｍとして順次蒸着して、ゲート電極Ｇを形成する。
【００４２】
なお、上述した実施の形態１〜３では、本発明にかかる半導体素子として、ＦＥＴの一種であるＨＥＭＴについて説明したが、ＨＥＭＴに限定して解釈する必要はなく、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等、種々のＦＥＴに対して本発明は適用可能である。
【００４３】
また、ＦＥＴ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、ＨＥＭＴ１００〜３００が備えたソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｄに替えて、カソード電極およびアノード電極を形成し、このカソード電極とアノード電極との間の化合物半導体層上の表面上に表面保護膜７を形成したダイオードが実現できる。また、表面保護膜７上にさらに耐圧保護膜８と耐湿保護膜９との少なくとも一方を形成したダイオードが実現できる。
【００４４】
なお、上述した実施の形態１〜３では、本発明にかかる半導体素子が、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された化合物半導体層を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された化合物半導体層を備える半導体素子に対しても、本発明は適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１にかかる半導体素子の構成を示す断面図である。
【図２】表面保護膜が半導体層表面に及ぼす応力とゲートリーク電流との相関関係を示すグラフである。
【図３】表面保護膜の屈折率と、表面保護膜が半導体層表面に及ぼす応力との相関関係を示すグラフである。
【図４】表面保護膜の屈折率とＳｉ／Ｎ比との相関関係を示すグラフである。
【図５】表面保護膜の屈折率とエッチングレートとの相関関係を示すグラフである。
【図６】本発明の実施の形態２にかかる半導体素子の構成を示す断面図である。
【図７】本発明の実施の形態３にかかる半導体素子の構成を示す断面図である。
【図８】従来技術にかかる半導体素子の構成を示す断面図である。
【符号の説明】
【００４６】
１，１１    半絶縁性基板
２，１２    バッファ層
３，１３    電子走行層
４，１４    電子供給層
５，１５    ２次元電子ガス層
６，１６    中間層
７    表面保護膜
８    耐圧保護膜
９    耐湿保護膜
１００〜３００    ＨＥＭＴ
Ｄ    ドレイン電極
Ｇ    ゲート電極
Ｓ    ソース電極
ＳＦ    表面
【図１】
2007073555.tif 000003
【図２】
2007073555.tif 000004
【図３】
2007073555.tif 000005
【図４】
2007073555.tif 000006
【図５】
2007073555.tif 000007
【図６】
2007073555.tif 000008
【図７】
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【図８】
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