(57)【要約】      （修正有）【課題】各電荷転送電極をシリサイド化することができる固体撮像素子の製造方法を提供する。【解決手段】半導体基板１１上にゲート絶縁膜を形成し、第１の電荷転送電極１５をパターニングにより形成し、第１の電荷転送電極１５の上に窒化シリコン膜１６を形成し、第１の電荷転送電極１５の側面に酸化シリコン膜又は窒化シリコン膜１６からなる膜を形成し、その後、第２の電荷転送電極２１を構成する電極材料層を積層し、第１の電荷転送電極上の窒化シリコン膜１６をストッパとしてＣＭＰにより平坦化し、第２の電荷転送電極２１をパターニングし、第１の電荷転送電極１５の上の窒化シリコン膜１６をエッチングによって除去し、第１の電荷転送電極１５の上面を露出させ、第１の電荷転送電極１５及び第２の電荷転送電極２１の上面のみをシリサイド処理する。【選択図】図３
2007324164.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成された光電変換部と、前記光電変換部で生じた電荷を転送する２つの電荷転送電極とを備えた固体撮像素子の製造方法であって、
前記半導体基板上に少なくとも最下層に酸化シリコン膜を有するゲート絶縁膜を形成し、第１の電荷転送電極をパターニングにより形成し、前記第１の電荷転送電極の上に窒化シリコン膜又は少なくとも窒化シリコンを含む膜を形成し、また、前記第１の電荷転送電極の側面に酸化シリコン膜又は窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜とからなる膜を形成し、その後、第２の電荷転送電極を構成する電極材料層を積層し、前記第１の電荷転送電極上の前記窒化シリコン膜をストッパとして平坦化し、フォトリソグラフィとエッチングによって第２の電荷転送電極をパターニングし、前記第１の電荷転送電極の上の前記窒化シリコン膜をエッチングによって除去し、前記第１の電荷転送電極の上面を露出させ、前記第１の電荷転送電極及び前記第２の電荷転送電極の上面のみをシリサイド処理することを特徴とする固体撮像素子の製造方法。
【請求項２】
半導体基板と、前記半導体基板に形成された光電変換部と、前記光電変換部で生じた電荷を転送する電荷転送電極とを備えた固体撮像素子であって、
前記半導体基板上に少なくとも最下層に酸化シリコン膜を有するゲート絶縁膜が形成され、前記電荷転送電極の上面のみがシリサイド処理されていることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷転送電極同士の間隔を小さくした構成の固体撮像素子であって、電荷転送電極の上面のみをシリサイド化することができる固体撮像素子の製造方法及び固体撮像素子に関する。
【背景技術】
【０００２】
従来の固体撮像素子は、半導体基板上にフォトダイオードなどの光電変換部と、この光電変換部で生じた電荷を転送するための電荷転送電極とを備えた構成である。
【０００３】
固体撮像素子の画素数が多くなり、チップ面積が大きくなってくると、電荷の転送速度を速くすることが必要となる。一般に、電荷転送電極はポリシリコンで作られているが、ポリシリコンの低抵抗化には限界があり、半導体基板と電荷転送電極との間に形成されるゲート絶縁膜とのＣＲによる電気信号の伝達遅延時間が無視できなくなる。同一チップ内での電荷転送を起こすための電気信号のタイミングが違ってしまうと信号電荷の転送が正確に行われなくなってしまう。そこでポリシリコン電極の低抵抗化が必要となる。
また、電荷転送電極間の間隔が大きくなると電荷の転送効率が悪化するので、電荷転送電極の間隔をできるだけ狭くする必要がある。さらに、電荷転送電極をシリサイド化する必要があるが、半導体基板表面にはフォトダイオードが形成されており、シリサイドを行えないといった制約もあった。
【０００４】
【特許文献１】特開平３−１６５０４１号公報
【特許文献２】特開平５−１１４６１７号公報
【特許文献３】特開平６−２９１２９６号公報
【特許文献４】特開平８−２７４３０７号公報
【特許文献５】特開平１１−２６７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、２層のポリシリコン電極のうち上層側のポリシリコン電極上にのみＷＳｉなどの低抵抗材料を積層しているが、下層側のポリシリコン電極は低抵抗材料が積層されず、低抵抗化が不十分と考えられる。下層側のポリシリコン電極もシリサイド処理（電極表面に、金属材料とシリコンとからなる合金の層を形成する処理）した場合、あるいは、ポリシリコン電極と低抵抗材料の積層構造にした場合には、上層側と下層側の絶縁膜としての熱酸化膜の絶縁性が劣化するおそれがある。
【０００６】
特許文献２，３では、２つの電荷転送電極を同じ層に形成するいわゆる単層構造であって、それぞれの電荷転送電極をポリシリコンと金属シリサイドからなる積層構造で作る構成である。このとき、２つの電荷転送電極同士の間隔を小さくすることが課題となり、ポリシリコン電極の側部にサイドウォールを形成し、実質的にポリシリコン電極の幅寸法を大きくすることによって電極同士の間隔を小さくしている。しかし、電極の間隔はまだ大きく、この間隔に発生するポテンシャルのポケットによって電荷の転送が阻害され、転送効率を向上させることができない点で改善の余地があった。
【０００７】
特許文献４，５では、２つの電極をＣＭＰを利用して形成するものである。しかし、これらの例では、電極間の間隔を小さくできるが、２つの電極にはシリサイド処理が施されていないため、低抵抗化を図ることができなかった。一般的なＣＭＯＳプロセスにおいて用いられる、ポリシリコン電極のシリサイド処理では、ポリシリコンの上面と、半導体基板表面のソース領域及びドレイン領域とを同時にシリサイド化している。このような方法を、固体撮像素子の電荷転送電極に適用すると、半導体基板に形成されたフォトダイオードの表面もシリサイド化してしまうため適用できない。
【０００８】
図１４から図１６は、特許文献４などの従来の固体撮像素子の製造プロセスを示す図である。
図１４（ａ）に示すように、半導体基板１上に絶縁膜２を形成し、ポリシリコンからなる第１の電荷転送電極３を形成する。第１の電荷転送電極３を形成した後で、図１４（ｂ），（ｃ）に示すように、第２の電荷転送電極４を構成するポリシリコン材料を形成し、そして、エッチバックする。次に、図１５（ａ），（ｂ）に示すように、第２の電荷転送電極２上にレジスト層５をパターニングし、エッチングを行うことで、第２の電荷転送電極２を形成する。図１５（ｃ），（ｄ）に示すように、レジスト層５を除去し、絶縁膜２をＲＩＥ又はＨＦのウエットエッチでＳｉＯ２を選択的にエッチングし、第１の電荷転送電極３の上面を露呈させる。次に、図１６（ａ）に示すように、半導体基板１，第１の電荷転送電極３，第２の電荷転送電極４を覆うようにチタン（Ｔｉ）層６をスパッタリングによって形成する。そして、図１６（ｂ），（ｃ）に示すように、熱処理を施すことで、第１電荷転送電極３と第２の電荷転送電極４との上面にＴｉＳｉ層６ａを形成し、エッチング処理において未反応部位を除去する。
【０００９】
上述の従来の製造方法では、図１５（ｃ），（ｄ）に示すように、第１の電荷転送電極３の上面と半導体基板１上の絶縁膜２の膜厚の差を十分に確保することができないため、ウエットエッチによって第１の電荷転送電極３の上面を露呈させる際に、半導体基板１の表面も露出してしまうことがある。すると、第１の電荷転送電極３及び第２の電荷転送電極４をシリサイド化する際に、半導体基板１における露出した面もシリサイド化されてしまうことが懸念される。
【００１０】
本発明は、上記事情に鑑みてなされたもので、その目的は、電荷転送電極の間隔を小さくする構成であって、半導体基板表面にシリサイド化することを回避できるとともに、各電荷転送電極をシリサイド化することができる固体撮像素子の製造方法及び固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の上記目的は、半導体基板と、前記半導体基板に形成された光電変換部と、前記光電変換部で生じた電荷を転送する２つの電荷転送電極とを備えた固体撮像素子の製造方法であって、前記半導体基板上に少なくとも最下層に酸化シリコン膜を有するゲート絶縁膜を形成し、第１の電荷転送電極をパターニングにより形成し、前記第１の電荷転送電極の上に窒化シリコン膜又は少なくとも窒化シリコンを含む膜を形成し、また、前記第１の電荷転送電極の側面に酸化シリコン膜又は窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜とからなる膜を形成し、その後、第２の電荷転送電極を構成する電極材料層を積層し、前記第１の電荷転送電極上の前記窒化シリコン膜をストッパとしてＣＭＰにより平坦化し、フォトリソグラフィとエッチングによって第２の電荷転送電極をパターニングし、前記第１の電荷転送電極の上の前記窒化シリコン膜をエッチングによって除去し、前記第１の電荷転送電極の上面を露出させ、前記第１の電荷転送電極及び前記第２の電荷転送電極の上面のみをシリサイド処理することを特徴とする固体撮像素子の製造方法によって達成される。
【００１２】
また、本発明の上記目的は、半導体基板と、前記半導体基板に形成された光電変換部と、前記光電変換部で生じた電荷を転送する電荷転送電極とを備えた固体撮像素子であって、前記半導体基板上に少なくとも最下層に酸化シリコン膜を有するゲート絶縁膜が形成され、前記電荷転送電極の上面のみがシリサイド処理されていることを特徴とする固体撮像素子によって達成される。
【００１３】
本発明の固体撮像素子は、半導体基板の上面に酸化シリコン膜を有するゲート絶縁膜を形成するとともに、第１の電荷転送電極の側面に酸化シリコン膜又は窒化シリコン膜の１つの絶縁膜、あるいは、酸化シリコン膜と窒化シリコン膜とを含む複数の絶縁膜と形成している。第２の電荷転送電極の電極材料層を積層した後、第１の電荷転送電極上の窒化シリコン膜をエッチングして、第１の電荷転送電極の上面を露出させても、半導体基板の上面は少なくとも酸化シリコン膜が形成されているため、露出してしまうことがない。このため、第１の電荷転送電極及び第２の電荷転送電極の上面をシリサイド処理する際に、半導体基板の上面がシリサイド化することを回避することができる。
【発明の効果】
【００１４】
本発明によれば、電荷転送電極の間隔を小さくする構成であって、半導体基板表面にシリサイド化することを回避できるとともに、各電荷転送電極をシリサイド化することができる固体撮像素子の製造方法及び固体撮像素子を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて詳しく説明する。
図１から図４は、第１実施形態にかかる固体撮像素子の製造方法の手順を説明する図である。
本実施形態の半導体基板１１は、シリコンから構成せれており、撮像領域を形成する側に不純物領域が形成されている。半導体基板１１には、フォトダイオードなどの図示しない光電変換部が形成され、光電変換部に発生した電荷信号を読み取る読み取り領域や転送チェンネルが形成されている。
【００１６】
図１（ａ）に示すように、半導体基板１１上には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、最下層に形成された酸化シリコン（ＳｉＯ２）膜１２が形成され、該酸化シリコン膜１２上に、窒化シリコン（ＳｉＮ）膜１３、酸化シリコン（ＳｉＯ２）膜１４が順に形成されている。本実施形態では、ゲート絶縁膜は、酸化シリコン膜１２と、窒化シリコン膜１３と、酸化シリコン膜１４とからなる３層構造（いわゆるＯＮＯ膜構造）を有している。ゲート絶縁膜は、例えば、酸化シリコン膜１２の膜厚を２５ｎｍとし、窒化シリコン膜１３の膜厚を５０ｎｍとし、酸化シリコン膜１４の膜厚を１ｎｍとする。窒化シリコン膜１３は、ＬＰ−ＣＶＤ法で形成することができ、酸化シリコン膜１４は、熱酸化又はＣＶＤ法で形成することができる。
【００１７】
ゲート絶縁膜上には、フォトリソグラフィによってパターン形成された、第１の電荷転送電極１５が設けられている。第１の電荷転送電極１５は、Ｎ型にドープされた導電性のポリシリコンから構成されている。
【００１８】
図１（ｂ）に示すように、ゲート絶縁膜の最上面を構成する酸化シリコン膜１４を、第１の電荷転送電極１５の下の領域には残した状態で、除去する。このとき、第１の電荷転送電極１５をパターン形成するのと同時に、エッチングによって酸化シリコン膜１４を除去してもよい。
【００１９】
図１（ｃ）に示すように、酸化シリコン膜１４を除去した後、窒化シリコン膜１３及び第１の電荷転送電極１５を覆うように窒化シリコン膜（ＳｉＮ）１６をＬＰ−ＣＶＤ法などを用いて１００ｎｍの膜厚で成膜する。このとき、第１の電荷転送電極１５の上面及び側面が窒化シリコン膜１６によって覆われる。
【００２０】
次に、図２（ａ）に示すように、窒化シリコン膜１６上に第２の電荷転送電極２１を構成する電極材料層をＬＰ−ＣＶＤ法などを用いて、６００ｎｍの膜厚で積層する。第２の電荷転送電極２１は、第１の電荷転送電極と同様に、Ｎ型にドープされた導電性のポリシリコンとする。
【００２１】
第２の電荷転送電極２１を構成する電極材料層を積層した後、図２（ｂ）に示すように、この電極材料層を、第１の電荷転送電極１５の上面に形成された窒化シリコン膜１６が露出するまでＣＭＰ法によって研磨し、除去する。こうして、第１の電荷転送電極１５の上面の窒化シリコン膜１６及び第２の電荷転送電極２１が一面となるように平坦化される。ＣＭＰの際には、窒化シリコン膜１６は研磨レートが遅いため研磨のストッパとして機能し、研磨を正確な位置で終了することができる。
【００２２】
図２（ｃ）に示すように、平坦化の後、第２の電荷転送電極２１をパターニングするためのレジスト層Ｒ１を、窒化シリコン膜１６及び第２の電荷転送電極２１の上層に形成する。
【００２３】
図３（ａ）に示すように、第２の電荷転送電極２１を、一般的なフォトリソグラフィ及びエッチングを用いることで、不要な領域の部位を除去し、パターニングする。
【００２４】
第２の電荷転送電極２１をパターニングした後、図３（ｂ）に示すように、窒化シリコン膜１６及び第２の電荷転送電極２１の表面にＬＰ−ＣＶＤ法によって膜厚１００ｎｍで窒化シリコン膜２２を形成する。
【００２５】
そして、図３（ｃ）に示すように、ＲＩＥ（反応性イオンエッチング）を用いて窒化シリコン膜２２をエッチングし、該窒化シリコン膜２２を第２の電荷転送電極２１の側面に残すことで側壁を形成する。このとき、第１の電荷転送電極１５の上面の窒化シリコン膜１６，２２と、第２の電荷転送電極２１の上面の窒化シリコン膜２２と、半導体基板１１上の窒化シリコン膜１３，１６とが、除去される。なお、図３（ｃ）では、ＲＩＥ後に、第１の電荷転送電極１５及び第２の電荷転送電極２１の下部及び側部に残されている窒化シリコン膜１３，１６，２２を、窒化シリコン膜３１として示している。
【００２６】
このとき、ＲＩＥは、第１の電荷転送電極１５及び第２の電荷転送電極２１の上面が露出するとともに、半導体基板１１の表面が露出しない条件とする。本実施形態において、ＲＩＥの条件は半導体プロセスにおける一般的な条件を適用することが可能であり、例えば、ＣＨＦ３＋Ａｒ＋Ｏ２をエッチングガスとして使用することができる。
【００２７】
次に、図４（ａ）に示すように、ゲート絶縁膜上の、窒化シリコン膜３１，第１の電荷転送電極１５，第２の電荷転送電極２１を覆うようにチタン（Ｔｉ）層３２を膜厚６０ｎｍでスパッタリングにより形成する。そして、図４（ｂ）に示すように、チタン層３２を、一般的にＣＭＯＳプロセスで用いられるシリサイド化の処理を行う。例えば、ＲＴＡ(Rapid Thermal Annealing)装置を使用し、Ａｒ雰囲気で６７５℃で１０秒アニールすることで、ＴｉとＳｉを反応させる。その後、チタン層３２における未反応の部位を、ＮＨ４ＯＨ＋Ｈ２Ｏ２の混合液で除去する。そして、ＲＴＡ装置を使用し、Ａｒ雰囲気で８００℃で１０秒アニールすることで、ＴｉＳｉを低抵抗化させる。
【００２８】
本実施形態の製造方法によれば、半導体基板１１の上に酸化シリコン膜１２を有するゲート絶縁膜を形成するとともに、第１の電荷転送電極１５の側面に窒化シリコン膜１６を形成している。第２の電荷転送電極２１の電極材料層を積層した後、第１の電荷転送電極１５上の窒化シリコン膜１６をエッチングして、第１の電荷転送電極１５の上面を露出させても、半導体基板１１の上面は少なくとも酸化シリコン膜１２が形成されているため、露出してしまうことがない。このため、第１の電荷転送電極１５及び第２の電荷転送電極２１の上面をシリサイド処理する際に、半導体基板１１の上面がシリサイド化することを回避することができる。
【００２９】
なお、本実施形態では、半導体基板１１上にＴｒ（トランジスタ）やフォトダイオードや電荷転送路などを形成するイオン注入の工程や、電荷転送電極上に層間絶縁膜や周辺回路部に金属配線を形成する工程については、従来の工程を適用することができるため、説明を省略している。
【００３０】
次に、本発明にかかる固体撮像素子の製造方法の第２実施形態を説明する。
図５から図９は、本実施形態にかかる製造方法の手順を示す図である。なお、以下に説明する実施形態において、すでに説明した部材などと同等な構成・作用を有する部材等については、図中に同一符号又は相当符号を付すことにより、説明を簡略化或いは省略する。
【００３１】
図５（ａ）に示すように、半導体基板１１上に、酸化シリコン膜１２、窒化シリコン膜４３、酸化シリコン膜４４からなる３層構造（ＯＮＯ構造）のゲート絶縁膜を形成する。ゲート絶縁膜の各膜の膜厚や形成方法は、上記第１実施形態と同様とすることができる。
【００３２】
ゲート絶縁膜上にポリシリコンからなる第１の電荷転送電極４５を構成する電極材料層を形成し、該電極材料層上に酸化シリコン膜４６を熱酸化によって膜厚５ｎｍで形成する。また、酸化シリコン膜４６上にＬＰ−ＣＶＤ法によって窒化シリコン膜４７を形成する。酸化シリコン膜４６は、第１の電荷転送電極４５の形成の際に、ドーパントが解離して装置を汚染することを防止するものであり、本実施形態では必須ではなく、省略することができる。
【００３３】
次に、図５（ｂ）に示すように、エッチングを行う。具体的には、上方の膜から順に、窒化シリコン膜４７、酸化シリコン膜４６、第１の電荷転送電極４５、ゲート絶縁膜の最上層である酸化シリコン膜４４、及び、ゲート絶縁膜の窒化シリコン膜４３の一部をエッチングする。本実施形態では、窒化シリコン膜４３の一部をエッチングすることで、ゲート絶縁膜の最下層である酸化シリコン膜１２上にエッチングされず残る窒化シリコン膜４３ａと、第１の電荷転送電極４５の下方にのみ残る窒化シリコン膜４３ｂとが形成される。
【００３４】
エッチング後、図５（ｃ）に示すように、第１の電荷転送電極４５における露出した側面に酸化処理を施し、後述する第２の電荷転送電極５２との絶縁を得るための酸化シリコン膜４８，４９を厚さ９０ｎｍで形成する。
【００３５】
図６（ａ）に示すように、窒化シリコン膜４３ａと、第１の電荷転送電極４５（上面の窒化シリコン膜４７及び側面の酸化シリコン膜４８，４９を含む）上にＣＶＤ法を用いて酸化シリコン膜５１を５ｎｍの膜厚で形成する。なお、酸化シリコン膜５１を形成するのは、第１の電荷転送電極４５のエッチング時に下の窒化シリコン膜４３ｂの一部が除去されてしまうことにより薄くなったゲート絶縁膜の膜厚を補うためであり、必ずしも必要ではない。
【００３６】
窒化シリコン膜５１を形成した後、図６（ｂ）に示すように、窒化シリコン膜５１上に第２の電荷転送電極５２を構成する電極材料層をＬＰ−ＣＶＤ法によって形成する。
【００３７】
図７（ａ）に示すように、第２の電荷転送電極５２の電極材料層にＣＭＰを行い、該電極材料層を研磨することで、第１の電荷転送電極４５の上の窒化シリコン膜４７を露出させるように平坦化処理を行う。このとき、窒化シリコン膜４７をＣＭＰのストッパとする。図７（ｂ）に示すように、平坦化した後、第２の電荷転送電極５２をパターニングするためのレジスト層Ｒ２を形成する。
【００３８】
そして、図８（ａ）に示すように、第２の電荷転送電極５２をレジスト層Ｒ２をマスクとしてフォトリソグラフィ及びエッチングすることでパターンを形成する。
【００３９】
図８（ｂ）に示すように、第２の電荷転送電極５２のパターニング後、窒化シリコン膜５３を５０ｎｍの膜厚で形成する。そして、ＲＩＥによって、第１の電荷転送電極４５上の窒化シリコン膜５３，４７及び酸化シリコン膜４６と、第２の電荷転送電極５２上の窒化シリコン膜５３と、半導体基板１１上の窒化シリコン膜４３ａ，５３とを、除去する。ＲＩＥの際に、半導体基板１１上のゲート絶縁膜の最下層である酸化シリコン膜１２でエッチングを止めることができ、半導体基板１１の表面が露出することを回避することができる。第１の電荷転送電極４５上の酸化シリコン膜４６がＲＩＥで除去されずに残っている場合には、バッファードＨＦで適当な時間だけ追加的にエッチングを行うことで除去してもよい。
【００４０】
こうすることで、図８（ｃ）に示すように、第１の電荷転送電極４５及び第２の電荷転送電極５２の上面を露出させた状態とすることができる。なお、図８（ｃ）では、ＲＩＥ後に、第１の電荷転送電極４５及び第２の電荷転送電極５２の下部及び側部に残されている窒化シリコン膜４３ａ，４３ｂ，５３を、窒化シリコン膜５４として一体で示している。
【００４１】
次に、図９（ａ）に示すように、酸化シリコン膜１２，第１の電荷転送電極４５，第２の電荷転送電極５２を覆うようにチタン層５５をスパッタリングにより形成する。そして、図９（ｂ）に示すように、チタン層５５にシリサイド処理を行い、第１の電荷転送電極４５及び第２の電荷転送電極５２の各上面においてＴｉとＳｉを反応させ、シリサイド化する。その後、チタン層５５における未反応の部位を、ＮＨ４ＯＨ＋Ｈ２Ｏ２の混合液で除去する。
【００４２】
本実施形態の製造方法によれば、半導体基板１１の上面に酸化シリコン膜１２を有するゲート絶縁膜を形成するとともに、第１の電荷転送電極４５の側面に酸化シリコン膜４８，４９を形成している。第２の電荷転送電極５２の電極材料層を積層した後、第１の電荷転送電極４５上の窒化シリコン膜４６をエッチングして、第１の電荷転送電極４５の上面を露出させても、半導体基板１１の上面は少なくとも酸化シリコン膜１２が形成されているため、露出してしまうことがない。このため、第１の電荷転送電極４５及び第２の電荷転送電極５２の上面をシリサイド処理する際に、半導体基板１１の上面がシリサイド化することを回避することができる。
【００４３】
次に、本発明にかかる固体撮像素子の製造方法の第３実施形態を説明する。図１０から図１３は、本実施形態にかかる製造方法の手順を示す図である。
図１０（ａ）に示すように、半導体基板１１上に酸化シリコン膜１２の単層からなるゲート絶縁膜を形成する。ゲート絶縁膜上には、第１の電荷転送電極６３を構成する電極材料層が膜厚４００ｎｍで形成され、この電極材料層上に膜厚５ｎｍで酸化シリコン膜６４が形成され、この酸化シリコン膜６４上に膜厚１００ｎｍで窒化シリコン膜６５が形成されている。
【００４４】
図１０（ｂ）に示すように、フォトリソグラフィ及びエッチングによって第１の電荷転送電極６３のパターンを形成する。このとき、第１の電荷転送電極６３上にのみ、酸化シリコン膜６４と窒化シリコン膜６５が残された状態となる。
【００４５】
第１の電荷転送電極６３のパターニングの後、図１０（ｃ）に示すように、第１の電荷転送電極６３の露出した側面に、酸化によって厚さ９０ｎｍの酸化膜６４ａを形成する。このとき、半導体基板１１上の酸化シリコン膜１２は、上に窒化シリコン膜等の酸化を阻止する膜がないため、酸化により膜厚が増加する。ここで、酸化シリコン膜１２の増加した膜厚を調整したい場合には、第１の電荷転送電極６３のエッチング後にレジストを残した状態で、酸化シリコン膜１２にＲＩＥを行うことで、膜厚を減少させてもよい。
【００４６】
図１１（ａ）に示すように、酸化シリコン膜１２及び第１の電荷転送電極６３（酸化シリコン膜６４及び窒化シリコン膜６５を含む）を覆うように第２の電荷転送電極６６を構成する電極材料層を形成する。図１１（ｂ）に示すように、第２の電荷転送電極６６の電極材料層をＣＭＰで研磨して除去し、窒化シリコン膜６５を露出させるように平坦化する。このとき、第１の電荷転送電極６３の上の窒化シリコン膜６５をＣＭＰのストッパとする。
【００４７】
図１２（ａ）に示すように、第１の電荷転送電極６３の窒化シリコン膜６５及び第２の電荷転送電極６６の電極材料層上に、第２の電荷転送電極６６のパターン形成のためのレジスト層Ｒ３を塗布し、フォトリソグラフィ及びエッチングを用いて、図１２（ｂ）に示すように第２の電荷転送電極６６をパターン形成する。
【００４８】
次に、図１２（ｃ）に示すように、ゲート絶縁膜上の第１の電荷転送電極６３（酸化シリコン膜６４及び窒化シリコン膜６５を含む）及び第２の電荷転送電極６６を覆うように、膜厚５０ｎｍで窒化シリコン膜６７をＣＶＤ法によって形成する。なお、図１２（ｃ）では、図１２（ｂ）に示す窒化シリコン膜６５を含めた状態で窒化シリコン膜６７を一体として示している。
【００４９】
次に、図１３（ａ）に示すように、窒化シリコン膜６７をＲＩＥを用いたエッチングによって除去し、第１の電荷転送電極６３及び第２の電荷転送電極６６の各上面を露出させる。ここで、半導体基板１１の表面が露出しないように、窒化シリコン膜６７及び酸化シリコン膜６４に対してエッチングレートがある程度高い条件でＲＩＥを行う。
【００５０】
その後、図１３（ｂ）に示すように、酸化シリコン膜１２及び第１の電荷転送電極６３及び第２の電荷転送電極６６を覆うように、チタン層６８をスパッタリングによって形成する。そして、図１３（ｃ）に示すように、チタン層６８にシリサイド処理を行い、第１の電荷転送電極６３及び第２の電荷転送電極６６の各上面においてＴｉとＳｉを反応させ、シリサイド化する。その後、チタン層６８における未反応の部位を、ＮＨ４ＯＨ＋Ｈ２Ｏ２の混合液で除去する。
【００５１】
本実施形態の製造方法によれば、半導体基板１１の上面に酸化シリコン膜１２からなるゲート絶縁膜を形成するとともに、第１の電荷転送電極６３の側面に酸化シリコン膜６４ａと窒化シリコン幕６７とからなる膜を形成している。第２の電荷転送電極６６の電極材料層を積層した後、第１の電荷転送電極６３上の窒化シリコン膜６５をエッチングして、第１の電荷転送電極６３の上面を露出させても、半導体基板１１の上面は少なくとも酸化シリコン膜１２が形成されているため、露出してしまうことがない。このため、第１の電荷転送電極６３及び第２の電荷転送電極６６の上面をシリサイド処理する際に、半導体基板１１の上面がシリサイド化することを回避することができる。
【図面の簡単な説明】
【００５２】
【図１】固体撮像素子の製造方法の第１実施形態の手順を示す図である。
【図２】固体撮像素子の製造方法の第１実施形態の手順を示す図である。
【図３】固体撮像素子の製造方法の第１実施形態の手順を示す図である。
【図４】固体撮像素子の製造方法の第１実施形態の手順を示す図である。
【図５】固体撮像素子の製造方法の第２実施形態の手順を示す図である。
【図６】固体撮像素子の製造方法の第２実施形態の手順を示す図である。
【図７】固体撮像素子の製造方法の第２実施形態の手順を示す図である。
【図８】固体撮像素子の製造方法の第２実施形態の手順を示す図である。
【図９】固体撮像素子の製造方法の第２実施形態の手順を示す図である。
【図１０】固体撮像素子の製造方法の第３実施形態の手順を示す図である。
【図１１】固体撮像素子の製造方法の第３実施形態の手順を示す図である。
【図１２】固体撮像素子の製造方法の第３実施形態の手順を示す図である。
【図１３】固体撮像素子の製造方法の第３実施形態の手順を示す図である。
【図１４】従来の固体撮像素子の製造方法の一例を示す図である。
【図１５】従来の固体撮像素子の製造方法の一例を示す図である。
【図１６】従来の固体撮像素子の製造方法の一例を示す図である。
【符号の説明】
【００５３】
１１    半導体基板
１２    （ゲート絶縁膜の）酸化シリコン膜
１５，４５，６３    第１の電荷転送電極
１６，４７，６５    （第１の電荷転送電極の上の）窒化シリコン膜
２１，５２，６６    第２の電荷転送電極
３２，５５，６８    チタン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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